lib/Target/ARM/ARMExpandPseudoInsts.cpp

   1 //===-- ARMExpandPseudoInsts.cpp - Expand pseudo instructions -----*- C++ -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a pass that expands pseudo instructions into target
  11 // instructions to allow proper scheduling, if-conversion, and other late
  12 // optimizations. This pass should be run after register allocation but before
  13 // the post-regalloc scheduling pass.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #define DEBUG_TYPE "arm-pseudo"
  18 #include "ARM.h"
  19 #include "ARMBaseInstrInfo.h"
  20 #include "ARMBaseRegisterInfo.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunctionPass.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/Target/TargetFrameLowering.h"
  28 #include "llvm/Target/TargetRegisterInfo.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/raw_ostream.h" // FIXME: for debug only. remove!
  31 using namespace llvm;
  32
  33 static cl::opt<bool>
  34 VerifyARMPseudo("verify-arm-pseudo-expand", cl::Hidden,
  35                 cl::desc("Verify machine code after expanding ARM pseudos"));
  36
  37 namespace {
  38   class ARMExpandPseudo : public MachineFunctionPass {
  39   public:
  40     static char ID;
  41     ARMExpandPseudo() : MachineFunctionPass(ID) {}
  42
  43     const ARMBaseInstrInfo *TII;
  44     const TargetRegisterInfo *TRI;
  45     const ARMSubtarget *STI;
  46     ARMFunctionInfo *AFI;
  47
  48     virtual bool runOnMachineFunction(MachineFunction &Fn);
  49
  50     virtual const char *getPassName() const {
  51       return "ARM pseudo instruction expansion pass";
  52     }
  53
  54   private:
  55     void TransferImpOps(MachineInstr &OldMI,
  56                         MachineInstrBuilder &UseMI, MachineInstrBuilder &DefMI);
  57     bool ExpandMI(MachineBasicBlock &MBB,
  58                   MachineBasicBlock::iterator MBBI);
  59     bool ExpandMBB(MachineBasicBlock &MBB);
  60     void ExpandVLD(MachineBasicBlock::iterator &MBBI);
  61     void ExpandVST(MachineBasicBlock::iterator &MBBI);
  62     void ExpandLaneOp(MachineBasicBlock::iterator &MBBI);
  63     void ExpandVTBL(MachineBasicBlock::iterator &MBBI,
  64                     unsigned Opc, bool IsExt, unsigned NumRegs);
  65     void ExpandMOV32BitImm(MachineBasicBlock &MBB,
  66                            MachineBasicBlock::iterator &MBBI);
  67   };
  68   char ARMExpandPseudo::ID = 0;
  69 }
  70
  71 /// TransferImpOps - Transfer implicit operands on the pseudo instruction to
  72 /// the instructions created from the expansion.
  73 void ARMExpandPseudo::TransferImpOps(MachineInstr &OldMI,
  74                                      MachineInstrBuilder &UseMI,
  75                                      MachineInstrBuilder &DefMI) {
  76   const MCInstrDesc &Desc = OldMI.getDesc();
  77   for (unsigned i = Desc.getNumOperands(), e = OldMI.getNumOperands();
  78        i != e; ++i) {
  79     const MachineOperand &MO = OldMI.getOperand(i);
  80     assert(MO.isReg() && MO.getReg());
  81     if (MO.isUse())
  82       UseMI.addOperand(MO);
  83     else
  84       DefMI.addOperand(MO);
  85   }
  86 }
  87
  88 namespace {
  89   // Constants for register spacing in NEON load/store instructions.
  90   // For quad-register load-lane and store-lane pseudo instructors, the
  91   // spacing is initially assumed to be EvenDblSpc, and that is changed to
  92   // OddDblSpc depending on the lane number operand.
  93   enum NEONRegSpacing {
  94     SingleSpc,
  95     EvenDblSpc,
  96     OddDblSpc
  97   };
  98
  99   // Entries for NEON load/store information table.  The table is sorted by
 100   // PseudoOpc for fast binary-search lookups.
 101   struct NEONLdStTableEntry {
 102     unsigned PseudoOpc;
 103     unsigned RealOpc;
 104     bool IsLoad;
 105     bool isUpdating;
 106     bool hasWritebackOperand;
 107     NEONRegSpacing RegSpacing;
 108     unsigned char NumRegs; // D registers loaded or stored
 109     unsigned char RegElts; // elements per D register; used for lane ops
 110     // FIXME: Temporary flag to denote whether the real instruction takes
 111     // a single register (like the encoding) or all of the registers in
 112     // the list (like the asm syntax and the isel DAG). When all definitions
 113     // are converted to take only the single encoded register, this will
 114     // go away.
 115     bool copyAllListRegs;
 116
 117     // Comparison methods for binary search of the table.
 118     bool operator<(const NEONLdStTableEntry &TE) const {
 119       return PseudoOpc < TE.PseudoOpc;
 120     }
 121     friend bool operator<(const NEONLdStTableEntry &TE, unsigned PseudoOpc) {
 122       return TE.PseudoOpc < PseudoOpc;
 123     }
 124     friend bool LLVM_ATTRIBUTE_UNUSED operator<(unsigned PseudoOpc,
 125                                                 const NEONLdStTableEntry &TE) {
 126       return PseudoOpc < TE.PseudoOpc;
 127     }
 128   };
 129 }
 130
 131 static const NEONLdStTableEntry NEONLdStTable[] = {
 132 { ARM::VLD1DUPq16Pseudo,     ARM::VLD1DUPq16,     true, false, false, SingleSpc, 2, 4,false},
 133 { ARM::VLD1DUPq16PseudoWB_fixed, ARM::VLD1DUPq16wb_fixed, true, true, true,  SingleSpc, 2, 4,false},
 134 { ARM::VLD1DUPq16PseudoWB_register, ARM::VLD1DUPq16wb_register, true, true, true,  SingleSpc, 2, 4,false},
 135 { ARM::VLD1DUPq32Pseudo,     ARM::VLD1DUPq32,     true, false, false, SingleSpc, 2, 2,false},
 136 { ARM::VLD1DUPq32PseudoWB_fixed, ARM::VLD1DUPq32wb_fixed, true, true, false,  SingleSpc, 2, 2,false},
 137 { ARM::VLD1DUPq32PseudoWB_register, ARM::VLD1DUPq32wb_register, true, true, true,  SingleSpc, 2, 2,false},
 138 { ARM::VLD1DUPq8Pseudo,      ARM::VLD1DUPq8,      true, false, false, SingleSpc, 2, 8,false},
 139 { ARM::VLD1DUPq8PseudoWB_fixed,  ARM::VLD1DUPq8wb_fixed, true, true, false,  SingleSpc, 2, 8,false},
 140 { ARM::VLD1DUPq8PseudoWB_register,  ARM::VLD1DUPq8wb_register, true, true, true,  SingleSpc, 2, 8,false},
 141
 142 { ARM::VLD1LNq16Pseudo,     ARM::VLD1LNd16,     true, false, false, EvenDblSpc, 1, 4 ,true},
 143 { ARM::VLD1LNq16Pseudo_UPD, ARM::VLD1LNd16_UPD, true, true, true,  EvenDblSpc, 1, 4 ,true},
 144 { ARM::VLD1LNq32Pseudo,     ARM::VLD1LNd32,     true, false, false, EvenDblSpc, 1, 2 ,true},
 145 { ARM::VLD1LNq32Pseudo_UPD, ARM::VLD1LNd32_UPD, true, true, true,  EvenDblSpc, 1, 2 ,true},
 146 { ARM::VLD1LNq8Pseudo,      ARM::VLD1LNd8,      true, false, false, EvenDblSpc, 1, 8 ,true},
 147 { ARM::VLD1LNq8Pseudo_UPD,  ARM::VLD1LNd8_UPD, true, true, true,  EvenDblSpc, 1, 8 ,true},
 148
 149 { ARM::VLD1d64QPseudo,      ARM::VLD1d64Q,     true,  false, false, SingleSpc,  4, 1 ,false},
 150 { ARM::VLD1d64TPseudo,      ARM::VLD1d64T,     true,  false, false, SingleSpc,  3, 1 ,false},
 151 { ARM::VLD1q16Pseudo,       ARM::VLD1q16,      true,  false, false, SingleSpc,  2, 4 ,false},
 152 { ARM::VLD1q16PseudoWB_fixed, ARM::VLD1q16wb_fixed,true,false,false,SingleSpc, 2, 4 ,false},
 153 { ARM::VLD1q16PseudoWB_register, ARM::VLD1q16wb_register, true, true, true, SingleSpc, 2, 4 ,false},
 154 { ARM::VLD1q32Pseudo,       ARM::VLD1q32,      true,  false, false, SingleSpc,  2, 2 ,false},
 155 { ARM::VLD1q32PseudoWB_fixed, ARM::VLD1q32wb_fixed,true,false, false,SingleSpc, 2, 2 ,false},
 156 { ARM::VLD1q32PseudoWB_register, ARM::VLD1q32wb_register, true, true, true, SingleSpc, 2, 2 ,false},
 157 { ARM::VLD1q64Pseudo,       ARM::VLD1q64,      true,  false, false, SingleSpc,  2, 1 ,false},
 158 { ARM::VLD1q64PseudoWB_fixed, ARM::VLD1q64wb_fixed,true,false, false,SingleSpc, 2, 2 ,false},
 159 { ARM::VLD1q64PseudoWB_register, ARM::VLD1q64wb_register, true, true, true, SingleSpc, 2, 1 ,false},
 160 { ARM::VLD1q8Pseudo,        ARM::VLD1q8,       true,  false, false, SingleSpc,  2, 8 ,false},
 161 { ARM::VLD1q8PseudoWB_fixed, ARM::VLD1q8wb_fixed,true,false, false, SingleSpc,  2, 8 ,false},
 162 { ARM::VLD1q8PseudoWB_register, ARM::VLD1q8wb_register,true,true, true,SingleSpc,2,8,false},
 163
 164 { ARM::VLD2DUPd16Pseudo,     ARM::VLD2DUPd16,     true, false, false, SingleSpc, 2, 4,true},
 165 { ARM::VLD2DUPd16Pseudo_UPD, ARM::VLD2DUPd16_UPD, true, true, true,  SingleSpc, 2, 4,true},
 166 { ARM::VLD2DUPd32Pseudo,     ARM::VLD2DUPd32,     true, false, false, SingleSpc, 2, 2,true},
 167 { ARM::VLD2DUPd32Pseudo_UPD, ARM::VLD2DUPd32_UPD, true, true, true,  SingleSpc, 2, 2,true},
 168 { ARM::VLD2DUPd8Pseudo,      ARM::VLD2DUPd8,      true, false, false, SingleSpc, 2, 8,true},
 169 { ARM::VLD2DUPd8Pseudo_UPD,  ARM::VLD2DUPd8_UPD, true, true, true,  SingleSpc, 2, 8,true},
 170
 171 { ARM::VLD2LNd16Pseudo,     ARM::VLD2LNd16,     true, false, false, SingleSpc,  2, 4 ,true},
 172 { ARM::VLD2LNd16Pseudo_UPD, ARM::VLD2LNd16_UPD, true, true, true,  SingleSpc,  2, 4 ,true},
 173 { ARM::VLD2LNd32Pseudo,     ARM::VLD2LNd32,     true, false, false, SingleSpc,  2, 2 ,true},
 174 { ARM::VLD2LNd32Pseudo_UPD, ARM::VLD2LNd32_UPD, true, true, true,  SingleSpc,  2, 2 ,true},
 175 { ARM::VLD2LNd8Pseudo,      ARM::VLD2LNd8,      true, false, false, SingleSpc,  2, 8 ,true},
 176 { ARM::VLD2LNd8Pseudo_UPD,  ARM::VLD2LNd8_UPD, true, true, true,  SingleSpc,  2, 8 ,true},
 177 { ARM::VLD2LNq16Pseudo,     ARM::VLD2LNq16,     true, false, false, EvenDblSpc, 2, 4 ,true},
 178 { ARM::VLD2LNq16Pseudo_UPD, ARM::VLD2LNq16_UPD, true, true, true,  EvenDblSpc, 2, 4 ,true},
 179 { ARM::VLD2LNq32Pseudo,     ARM::VLD2LNq32,     true, false, false, EvenDblSpc, 2, 2 ,true},
 180 { ARM::VLD2LNq32Pseudo_UPD, ARM::VLD2LNq32_UPD, true, true, true,  EvenDblSpc, 2, 2 ,true},
 181
 182 { ARM::VLD2d16Pseudo,       ARM::VLD2d16,      true,  false, false, SingleSpc,  2, 4 ,false},
 183 { ARM::VLD2d16PseudoWB_fixed,   ARM::VLD2d16wb_fixed, true, true, false,  SingleSpc,  2, 4 ,false},
 184 { ARM::VLD2d16PseudoWB_register,   ARM::VLD2d16wb_register, true, true, true,  SingleSpc,  2, 4 ,false},
 185 { ARM::VLD2d32Pseudo,       ARM::VLD2d32,      true,  false, false, SingleSpc,  2, 2 ,false},
 186 { ARM::VLD2d32PseudoWB_fixed,   ARM::VLD2d32wb_fixed, true, true, false,  SingleSpc,  2, 2 ,false},
 187 { ARM::VLD2d32PseudoWB_register,   ARM::VLD2d32wb_register, true, true, true,  SingleSpc,  2, 2 ,false},
 188 { ARM::VLD2d8Pseudo,        ARM::VLD2d8,       true,  false, false, SingleSpc,  2, 8 ,false},
 189 { ARM::VLD2d8PseudoWB_fixed,    ARM::VLD2d8wb_fixed, true, true, false,  SingleSpc,  2, 8 ,false},
 190 { ARM::VLD2d8PseudoWB_register,    ARM::VLD2d8wb_register, true, true, true,  SingleSpc,  2, 8 ,false},
 191
 192 { ARM::VLD2q16Pseudo,       ARM::VLD2q16,      true,  false, false, SingleSpc,  4, 4 ,false},
 193 { ARM::VLD2q16PseudoWB_fixed,   ARM::VLD2q16wb_fixed, true, true, false,  SingleSpc,  4, 4 ,false},
 194 { ARM::VLD2q16PseudoWB_register,   ARM::VLD2q16wb_register, true, true, true,  SingleSpc,  4, 4 ,false},
 195 { ARM::VLD2q32Pseudo,       ARM::VLD2q32,      true,  false, false, SingleSpc,  4, 2 ,false},
 196 { ARM::VLD2q32PseudoWB_fixed,   ARM::VLD2q32wb_fixed, true, true, false,  SingleSpc,  4, 2 ,false},
 197 { ARM::VLD2q32PseudoWB_register,   ARM::VLD2q32wb_register, true, true, true,  SingleSpc,  4, 2 ,false},
 198 { ARM::VLD2q8Pseudo,        ARM::VLD2q8,       true,  false, false, SingleSpc,  4, 8 ,false},
 199 { ARM::VLD2q8PseudoWB_fixed,    ARM::VLD2q8wb_fixed, true, true, false,  SingleSpc,  4, 8 ,false},
 200 { ARM::VLD2q8PseudoWB_register,    ARM::VLD2q8wb_register, true, true, true,  SingleSpc,  4, 8 ,false},
 201
 202 { ARM::VLD3DUPd16Pseudo,     ARM::VLD3DUPd16,     true, false, false, SingleSpc, 3, 4,true},
 203 { ARM::VLD3DUPd16Pseudo_UPD, ARM::VLD3DUPd16_UPD, true, true, true,  SingleSpc, 3, 4,true},
 204 { ARM::VLD3DUPd32Pseudo,     ARM::VLD3DUPd32,     true, false, false, SingleSpc, 3, 2,true},
 205 { ARM::VLD3DUPd32Pseudo_UPD, ARM::VLD3DUPd32_UPD, true, true, true,  SingleSpc, 3, 2,true},
 206 { ARM::VLD3DUPd8Pseudo,      ARM::VLD3DUPd8,      true, false, false, SingleSpc, 3, 8,true},
 207 { ARM::VLD3DUPd8Pseudo_UPD,  ARM::VLD3DUPd8_UPD, true, true, true,  SingleSpc, 3, 8,true},
 208
 209 { ARM::VLD3LNd16Pseudo,     ARM::VLD3LNd16,     true, false, false, SingleSpc,  3, 4 ,true},
 210 { ARM::VLD3LNd16Pseudo_UPD, ARM::VLD3LNd16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 211 { ARM::VLD3LNd32Pseudo,     ARM::VLD3LNd32,     true, false, false, SingleSpc,  3, 2 ,true},
 212 { ARM::VLD3LNd32Pseudo_UPD, ARM::VLD3LNd32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 213 { ARM::VLD3LNd8Pseudo,      ARM::VLD3LNd8,      true, false, false, SingleSpc,  3, 8 ,true},
 214 { ARM::VLD3LNd8Pseudo_UPD,  ARM::VLD3LNd8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 215 { ARM::VLD3LNq16Pseudo,     ARM::VLD3LNq16,     true, false, false, EvenDblSpc, 3, 4 ,true},
 216 { ARM::VLD3LNq16Pseudo_UPD, ARM::VLD3LNq16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 217 { ARM::VLD3LNq32Pseudo,     ARM::VLD3LNq32,     true, false, false, EvenDblSpc, 3, 2 ,true},
 218 { ARM::VLD3LNq32Pseudo_UPD, ARM::VLD3LNq32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 219
 220 { ARM::VLD3d16Pseudo,       ARM::VLD3d16,      true,  false, false, SingleSpc,  3, 4 ,true},
 221 { ARM::VLD3d16Pseudo_UPD,   ARM::VLD3d16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 222 { ARM::VLD3d32Pseudo,       ARM::VLD3d32,      true,  false, false, SingleSpc,  3, 2 ,true},
 223 { ARM::VLD3d32Pseudo_UPD,   ARM::VLD3d32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 224 { ARM::VLD3d8Pseudo,        ARM::VLD3d8,       true,  false, false, SingleSpc,  3, 8 ,true},
 225 { ARM::VLD3d8Pseudo_UPD,    ARM::VLD3d8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 226
 227 { ARM::VLD3q16Pseudo_UPD,    ARM::VLD3q16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 228 { ARM::VLD3q16oddPseudo,     ARM::VLD3q16,     true,  false, false, OddDblSpc,  3, 4 ,true},
 229 { ARM::VLD3q16oddPseudo_UPD, ARM::VLD3q16_UPD, true, true, true,  OddDblSpc,  3, 4 ,true},
 230 { ARM::VLD3q32Pseudo_UPD,    ARM::VLD3q32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 231 { ARM::VLD3q32oddPseudo,     ARM::VLD3q32,     true,  false, false, OddDblSpc,  3, 2 ,true},
 232 { ARM::VLD3q32oddPseudo_UPD, ARM::VLD3q32_UPD, true, true, true,  OddDblSpc,  3, 2 ,true},
 233 { ARM::VLD3q8Pseudo_UPD,     ARM::VLD3q8_UPD, true, true, true,  EvenDblSpc, 3, 8 ,true},
 234 { ARM::VLD3q8oddPseudo,      ARM::VLD3q8,      true,  false, false, OddDblSpc,  3, 8 ,true},
 235 { ARM::VLD3q8oddPseudo_UPD,  ARM::VLD3q8_UPD, true, true, true,  OddDblSpc,  3, 8 ,true},
 236
 237 { ARM::VLD4DUPd16Pseudo,     ARM::VLD4DUPd16,     true, false, false, SingleSpc, 4, 4,true},
 238 { ARM::VLD4DUPd16Pseudo_UPD, ARM::VLD4DUPd16_UPD, true, true, true,  SingleSpc, 4, 4,true},
 239 { ARM::VLD4DUPd32Pseudo,     ARM::VLD4DUPd32,     true, false, false, SingleSpc, 4, 2,true},
 240 { ARM::VLD4DUPd32Pseudo_UPD, ARM::VLD4DUPd32_UPD, true, true, true,  SingleSpc, 4, 2,true},
 241 { ARM::VLD4DUPd8Pseudo,      ARM::VLD4DUPd8,      true, false, false, SingleSpc, 4, 8,true},
 242 { ARM::VLD4DUPd8Pseudo_UPD,  ARM::VLD4DUPd8_UPD, true, true, true,  SingleSpc, 4, 8,true},
 243
 244 { ARM::VLD4LNd16Pseudo,     ARM::VLD4LNd16,     true, false, false, SingleSpc,  4, 4 ,true},
 245 { ARM::VLD4LNd16Pseudo_UPD, ARM::VLD4LNd16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 246 { ARM::VLD4LNd32Pseudo,     ARM::VLD4LNd32,     true, false, false, SingleSpc,  4, 2 ,true},
 247 { ARM::VLD4LNd32Pseudo_UPD, ARM::VLD4LNd32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 248 { ARM::VLD4LNd8Pseudo,      ARM::VLD4LNd8,      true, false, false, SingleSpc,  4, 8 ,true},
 249 { ARM::VLD4LNd8Pseudo_UPD,  ARM::VLD4LNd8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 250 { ARM::VLD4LNq16Pseudo,     ARM::VLD4LNq16,     true, false, false, EvenDblSpc, 4, 4 ,true},
 251 { ARM::VLD4LNq16Pseudo_UPD, ARM::VLD4LNq16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 252 { ARM::VLD4LNq32Pseudo,     ARM::VLD4LNq32,     true, false, false, EvenDblSpc, 4, 2 ,true},
 253 { ARM::VLD4LNq32Pseudo_UPD, ARM::VLD4LNq32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 254
 255 { ARM::VLD4d16Pseudo,       ARM::VLD4d16,      true,  false, false, SingleSpc,  4, 4 ,true},
 256 { ARM::VLD4d16Pseudo_UPD,   ARM::VLD4d16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 257 { ARM::VLD4d32Pseudo,       ARM::VLD4d32,      true,  false, false, SingleSpc,  4, 2 ,true},
 258 { ARM::VLD4d32Pseudo_UPD,   ARM::VLD4d32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 259 { ARM::VLD4d8Pseudo,        ARM::VLD4d8,       true,  false, false, SingleSpc,  4, 8 ,true},
 260 { ARM::VLD4d8Pseudo_UPD,    ARM::VLD4d8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 261
 262 { ARM::VLD4q16Pseudo_UPD,    ARM::VLD4q16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 263 { ARM::VLD4q16oddPseudo,     ARM::VLD4q16,     true,  false, false, OddDblSpc,  4, 4 ,true},
 264 { ARM::VLD4q16oddPseudo_UPD, ARM::VLD4q16_UPD, true, true, true,  OddDblSpc,  4, 4 ,true},
 265 { ARM::VLD4q32Pseudo_UPD,    ARM::VLD4q32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 266 { ARM::VLD4q32oddPseudo,     ARM::VLD4q32,     true,  false, false, OddDblSpc,  4, 2 ,true},
 267 { ARM::VLD4q32oddPseudo_UPD, ARM::VLD4q32_UPD, true, true, true,  OddDblSpc,  4, 2 ,true},
 268 { ARM::VLD4q8Pseudo_UPD,     ARM::VLD4q8_UPD, true, true, true,  EvenDblSpc, 4, 8 ,true},
 269 { ARM::VLD4q8oddPseudo,      ARM::VLD4q8,      true,  false, false, OddDblSpc,  4, 8 ,true},
 270 { ARM::VLD4q8oddPseudo_UPD,  ARM::VLD4q8_UPD, true, true, true,  OddDblSpc,  4, 8 ,true},
 271
 272 { ARM::VST1LNq16Pseudo,     ARM::VST1LNd16,    false, false, false, EvenDblSpc, 1, 4 ,true},
 273 { ARM::VST1LNq16Pseudo_UPD, ARM::VST1LNd16_UPD, false, true, true,  EvenDblSpc, 1, 4 ,true},
 274 { ARM::VST1LNq32Pseudo,     ARM::VST1LNd32,    false, false, false, EvenDblSpc, 1, 2 ,true},
 275 { ARM::VST1LNq32Pseudo_UPD, ARM::VST1LNd32_UPD, false, true, true,  EvenDblSpc, 1, 2 ,true},
 276 { ARM::VST1LNq8Pseudo,      ARM::VST1LNd8,     false, false, false, EvenDblSpc, 1, 8 ,true},
 277 { ARM::VST1LNq8Pseudo_UPD,  ARM::VST1LNd8_UPD, false, true, true,  EvenDblSpc, 1, 8 ,true},
 278
 279 { ARM::VST1d64QPseudo,      ARM::VST1d64Q,     false, false, false, SingleSpc,  4, 1 ,false},
 280 { ARM::VST1d64QPseudoWB_fixed,  ARM::VST1d64Qwb_fixed, false, true, false,  SingleSpc,  4, 1 ,false},
 281 { ARM::VST1d64QPseudoWB_register, ARM::VST1d64Qwb_register, false, true, true,  SingleSpc,  4, 1 ,false},
 282 { ARM::VST1d64TPseudo,      ARM::VST1d64T,     false, false, false, SingleSpc,  3, 1 ,false},
 283 { ARM::VST1d64TPseudoWB_fixed,  ARM::VST1d64Twb_fixed, false, true, false,  SingleSpc,  3, 1 ,false},
 284 { ARM::VST1d64TPseudoWB_register,  ARM::VST1d64Twb_register, false, true, true,  SingleSpc,  3, 1 ,false},
 285
 286 { ARM::VST1q16Pseudo,       ARM::VST1q16,      false, false, false, SingleSpc,  2, 4 ,false},
 287 { ARM::VST1q16PseudoWB_fixed,   ARM::VST1q16wb_fixed, false, true, false,  SingleSpc,  2, 4 ,false},
 288 { ARM::VST1q16PseudoWB_register,   ARM::VST1q16wb_register, false, true, true,  SingleSpc,  2, 4 ,false},
 289 { ARM::VST1q32Pseudo,       ARM::VST1q32,      false, false, false, SingleSpc,  2, 2 ,false},
 290 { ARM::VST1q32PseudoWB_fixed,   ARM::VST1q32wb_fixed, false, true, false,  SingleSpc,  2, 2 ,false},
 291 { ARM::VST1q32PseudoWB_register,   ARM::VST1q32wb_register, false, true, true,  SingleSpc,  2, 2 ,false},
 292 { ARM::VST1q64Pseudo,       ARM::VST1q64,      false, false, false, SingleSpc,  2, 1 ,false},
 293 { ARM::VST1q64PseudoWB_fixed,   ARM::VST1q64wb_fixed, false, true, false,  SingleSpc,  2, 1 ,false},
 294 { ARM::VST1q64PseudoWB_register,   ARM::VST1q64wb_register, false, true, true,  SingleSpc,  2, 1 ,false},
 295 { ARM::VST1q8Pseudo,        ARM::VST1q8,       false, false, false, SingleSpc,  2, 8 ,false},
 296 { ARM::VST1q8PseudoWB_fixed,    ARM::VST1q8wb_fixed, false, true, false,  SingleSpc,  2, 8 ,false},
 297 { ARM::VST1q8PseudoWB_register,    ARM::VST1q8wb_register, false, true, true,  SingleSpc,  2, 8 ,false},
 298
 299 { ARM::VST2LNd16Pseudo,     ARM::VST2LNd16,     false, false, false, SingleSpc, 2, 4 ,true},
 300 { ARM::VST2LNd16Pseudo_UPD, ARM::VST2LNd16_UPD, false, true, true,  SingleSpc, 2, 4 ,true},
 301 { ARM::VST2LNd32Pseudo,     ARM::VST2LNd32,     false, false, false, SingleSpc, 2, 2 ,true},
 302 { ARM::VST2LNd32Pseudo_UPD, ARM::VST2LNd32_UPD, false, true, true,  SingleSpc, 2, 2 ,true},
 303 { ARM::VST2LNd8Pseudo,      ARM::VST2LNd8,      false, false, false, SingleSpc, 2, 8 ,true},
 304 { ARM::VST2LNd8Pseudo_UPD,  ARM::VST2LNd8_UPD, false, true, true,  SingleSpc, 2, 8 ,true},
 305 { ARM::VST2LNq16Pseudo,     ARM::VST2LNq16,     false, false, false, EvenDblSpc, 2, 4,true},
 306 { ARM::VST2LNq16Pseudo_UPD, ARM::VST2LNq16_UPD, false, true, true,  EvenDblSpc, 2, 4,true},
 307 { ARM::VST2LNq32Pseudo,     ARM::VST2LNq32,     false, false, false, EvenDblSpc, 2, 2,true},
 308 { ARM::VST2LNq32Pseudo_UPD, ARM::VST2LNq32_UPD, false, true, true,  EvenDblSpc, 2, 2,true},
 309
 310 { ARM::VST2d16Pseudo,       ARM::VST2d16,      false, false, false, SingleSpc,  2, 4 ,true},
 311 { ARM::VST2d16Pseudo_UPD,   ARM::VST2d16_UPD, false, true, true,  SingleSpc,  2, 4 ,true},
 312 { ARM::VST2d32Pseudo,       ARM::VST2d32,      false, false, false, SingleSpc,  2, 2 ,true},
 313 { ARM::VST2d32Pseudo_UPD,   ARM::VST2d32_UPD, false, true, true,  SingleSpc,  2, 2 ,true},
 314 { ARM::VST2d8Pseudo,        ARM::VST2d8,       false, false, false, SingleSpc,  2, 8 ,true},
 315 { ARM::VST2d8Pseudo_UPD,    ARM::VST2d8_UPD, false, true, true,  SingleSpc,  2, 8 ,true},
 316
 317 { ARM::VST2q16Pseudo,       ARM::VST2q16,      false, false, false, SingleSpc,  4, 4 ,true},
 318 { ARM::VST2q16Pseudo_UPD,   ARM::VST2q16_UPD, false, true, true,  SingleSpc,  4, 4 ,true},
 319 { ARM::VST2q32Pseudo,       ARM::VST2q32,      false, false, false, SingleSpc,  4, 2 ,true},
 320 { ARM::VST2q32Pseudo_UPD,   ARM::VST2q32_UPD, false, true, true,  SingleSpc,  4, 2 ,true},
 321 { ARM::VST2q8Pseudo,        ARM::VST2q8,       false, false, false, SingleSpc,  4, 8 ,true},
 322 { ARM::VST2q8Pseudo_UPD,    ARM::VST2q8_UPD, false, true, true,  SingleSpc,  4, 8 ,true},
 323
 324 { ARM::VST3LNd16Pseudo,     ARM::VST3LNd16,     false, false, false, SingleSpc, 3, 4 ,true},
 325 { ARM::VST3LNd16Pseudo_UPD, ARM::VST3LNd16_UPD, false, true, true,  SingleSpc, 3, 4 ,true},
 326 { ARM::VST3LNd32Pseudo,     ARM::VST3LNd32,     false, false, false, SingleSpc, 3, 2 ,true},
 327 { ARM::VST3LNd32Pseudo_UPD, ARM::VST3LNd32_UPD, false, true, true,  SingleSpc, 3, 2 ,true},
 328 { ARM::VST3LNd8Pseudo,      ARM::VST3LNd8,      false, false, false, SingleSpc, 3, 8 ,true},
 329 { ARM::VST3LNd8Pseudo_UPD,  ARM::VST3LNd8_UPD, false, true, true,  SingleSpc, 3, 8 ,true},
 330 { ARM::VST3LNq16Pseudo,     ARM::VST3LNq16,     false, false, false, EvenDblSpc, 3, 4,true},
 331 { ARM::VST3LNq16Pseudo_UPD, ARM::VST3LNq16_UPD, false, true, true,  EvenDblSpc, 3, 4,true},
 332 { ARM::VST3LNq32Pseudo,     ARM::VST3LNq32,     false, false, false, EvenDblSpc, 3, 2,true},
 333 { ARM::VST3LNq32Pseudo_UPD, ARM::VST3LNq32_UPD, false, true, true,  EvenDblSpc, 3, 2,true},
 334
 335 { ARM::VST3d16Pseudo,       ARM::VST3d16,      false, false, false, SingleSpc,  3, 4 ,true},
 336 { ARM::VST3d16Pseudo_UPD,   ARM::VST3d16_UPD, false, true, true,  SingleSpc,  3, 4 ,true},
 337 { ARM::VST3d32Pseudo,       ARM::VST3d32,      false, false, false, SingleSpc,  3, 2 ,true},
 338 { ARM::VST3d32Pseudo_UPD,   ARM::VST3d32_UPD, false, true, true,  SingleSpc,  3, 2 ,true},
 339 { ARM::VST3d8Pseudo,        ARM::VST3d8,       false, false, false, SingleSpc,  3, 8 ,true},
 340 { ARM::VST3d8Pseudo_UPD,    ARM::VST3d8_UPD, false, true, true,  SingleSpc,  3, 8 ,true},
 341
 342 { ARM::VST3q16Pseudo_UPD,    ARM::VST3q16_UPD, false, true, true,  EvenDblSpc, 3, 4 ,true},
 343 { ARM::VST3q16oddPseudo,     ARM::VST3q16,     false, false, false, OddDblSpc,  3, 4 ,true},
 344 { ARM::VST3q16oddPseudo_UPD, ARM::VST3q16_UPD, false, true, true,  OddDblSpc,  3, 4 ,true},
 345 { ARM::VST3q32Pseudo_UPD,    ARM::VST3q32_UPD, false, true, true,  EvenDblSpc, 3, 2 ,true},
 346 { ARM::VST3q32oddPseudo,     ARM::VST3q32,     false, false, false, OddDblSpc,  3, 2 ,true},
 347 { ARM::VST3q32oddPseudo_UPD, ARM::VST3q32_UPD, false, true, true,  OddDblSpc,  3, 2 ,true},
 348 { ARM::VST3q8Pseudo_UPD,     ARM::VST3q8_UPD, false, true, true,  EvenDblSpc, 3, 8 ,true},
 349 { ARM::VST3q8oddPseudo,      ARM::VST3q8,      false, false, false, OddDblSpc,  3, 8 ,true},
 350 { ARM::VST3q8oddPseudo_UPD,  ARM::VST3q8_UPD, false, true, true,  OddDblSpc,  3, 8 ,true},
 351
 352 { ARM::VST4LNd16Pseudo,     ARM::VST4LNd16,     false, false, false, SingleSpc, 4, 4 ,true},
 353 { ARM::VST4LNd16Pseudo_UPD, ARM::VST4LNd16_UPD, false, true, true,  SingleSpc, 4, 4 ,true},
 354 { ARM::VST4LNd32Pseudo,     ARM::VST4LNd32,     false, false, false, SingleSpc, 4, 2 ,true},
 355 { ARM::VST4LNd32Pseudo_UPD, ARM::VST4LNd32_UPD, false, true, true,  SingleSpc, 4, 2 ,true},
 356 { ARM::VST4LNd8Pseudo,      ARM::VST4LNd8,      false, false, false, SingleSpc, 4, 8 ,true},
 357 { ARM::VST4LNd8Pseudo_UPD,  ARM::VST4LNd8_UPD, false, true, true,  SingleSpc, 4, 8 ,true},
 358 { ARM::VST4LNq16Pseudo,     ARM::VST4LNq16,     false, false, false, EvenDblSpc, 4, 4,true},
 359 { ARM::VST4LNq16Pseudo_UPD, ARM::VST4LNq16_UPD, false, true, true,  EvenDblSpc, 4, 4,true},
 360 { ARM::VST4LNq32Pseudo,     ARM::VST4LNq32,     false, false, false, EvenDblSpc, 4, 2,true},
 361 { ARM::VST4LNq32Pseudo_UPD, ARM::VST4LNq32_UPD, false, true, true,  EvenDblSpc, 4, 2,true},
 362
 363 { ARM::VST4d16Pseudo,       ARM::VST4d16,      false, false, false, SingleSpc,  4, 4 ,true},
 364 { ARM::VST4d16Pseudo_UPD,   ARM::VST4d16_UPD, false, true, true,  SingleSpc,  4, 4 ,true},
 365 { ARM::VST4d32Pseudo,       ARM::VST4d32,      false, false, false, SingleSpc,  4, 2 ,true},
 366 { ARM::VST4d32Pseudo_UPD,   ARM::VST4d32_UPD, false, true, true,  SingleSpc,  4, 2 ,true},
 367 { ARM::VST4d8Pseudo,        ARM::VST4d8,       false, false, false, SingleSpc,  4, 8 ,true},
 368 { ARM::VST4d8Pseudo_UPD,    ARM::VST4d8_UPD, false, true, true,  SingleSpc,  4, 8 ,true},
 369
 370 { ARM::VST4q16Pseudo_UPD,    ARM::VST4q16_UPD, false, true, true,  EvenDblSpc, 4, 4 ,true},
 371 { ARM::VST4q16oddPseudo,     ARM::VST4q16,     false, false, false, OddDblSpc,  4, 4 ,true},
 372 { ARM::VST4q16oddPseudo_UPD, ARM::VST4q16_UPD, false, true, true,  OddDblSpc,  4, 4 ,true},
 373 { ARM::VST4q32Pseudo_UPD,    ARM::VST4q32_UPD, false, true, true,  EvenDblSpc, 4, 2 ,true},
 374 { ARM::VST4q32oddPseudo,     ARM::VST4q32,     false, false, false, OddDblSpc,  4, 2 ,true},
 375 { ARM::VST4q32oddPseudo_UPD, ARM::VST4q32_UPD, false, true, true,  OddDblSpc,  4, 2 ,true},
 376 { ARM::VST4q8Pseudo_UPD,     ARM::VST4q8_UPD, false, true, true,  EvenDblSpc, 4, 8 ,true},
 377 { ARM::VST4q8oddPseudo,      ARM::VST4q8,      false, false, false, OddDblSpc,  4, 8 ,true},
 378 { ARM::VST4q8oddPseudo_UPD,  ARM::VST4q8_UPD, false, true, true,  OddDblSpc,  4, 8 ,true}
 379 };
 380
 381 /// LookupNEONLdSt - Search the NEONLdStTable for information about a NEON
 382 /// load or store pseudo instruction.
 383 static const NEONLdStTableEntry *LookupNEONLdSt(unsigned Opcode) {
 384   unsigned NumEntries = array_lengthof(NEONLdStTable);
 385
 386 #ifndef NDEBUG
 387   // Make sure the table is sorted.
 388   static bool TableChecked = false;
 389   if (!TableChecked) {
 390     for (unsigned i = 0; i != NumEntries-1; ++i)
 391       assert(NEONLdStTable[i] < NEONLdStTable[i+1] &&
 392              "NEONLdStTable is not sorted!");
 393     TableChecked = true;
 394   }
 395 #endif
 396
 397   const NEONLdStTableEntry *I =
 398     std::lower_bound(NEONLdStTable, NEONLdStTable + NumEntries, Opcode);
 399   if (I != NEONLdStTable + NumEntries && I->PseudoOpc == Opcode)
 400     return I;
 401   return NULL;
 402 }
 403
 404 /// GetDSubRegs - Get 4 D subregisters of a Q, QQ, or QQQQ register,
 405 /// corresponding to the specified register spacing.  Not all of the results
 406 /// are necessarily valid, e.g., a Q register only has 2 D subregisters.
 407 static void GetDSubRegs(unsigned Reg, NEONRegSpacing RegSpc,
 408                         const TargetRegisterInfo *TRI, unsigned &D0,
 409                         unsigned &D1, unsigned &D2, unsigned &D3) {
 410   if (RegSpc == SingleSpc) {
 411     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 412     D1 = TRI->getSubReg(Reg, ARM::dsub_1);
 413     D2 = TRI->getSubReg(Reg, ARM::dsub_2);
 414     D3 = TRI->getSubReg(Reg, ARM::dsub_3);
 415   } else if (RegSpc == EvenDblSpc) {
 416     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 417     D1 = TRI->getSubReg(Reg, ARM::dsub_2);
 418     D2 = TRI->getSubReg(Reg, ARM::dsub_4);
 419     D3 = TRI->getSubReg(Reg, ARM::dsub_6);
 420   } else {
 421     assert(RegSpc == OddDblSpc && "unknown register spacing");
 422     D0 = TRI->getSubReg(Reg, ARM::dsub_1);
 423     D1 = TRI->getSubReg(Reg, ARM::dsub_3);
 424     D2 = TRI->getSubReg(Reg, ARM::dsub_5);
 425     D3 = TRI->getSubReg(Reg, ARM::dsub_7);
 426   }
 427 }
 428
 429 /// ExpandVLD - Translate VLD pseudo instructions with Q, QQ or QQQQ register
 430 /// operands to real VLD instructions with D register operands.
 431 void ARMExpandPseudo::ExpandVLD(MachineBasicBlock::iterator &MBBI) {
 432   MachineInstr &MI = *MBBI;
 433   MachineBasicBlock &MBB = *MI.getParent();
 434
 435   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 436   assert(TableEntry && TableEntry->IsLoad && "NEONLdStTable lookup failed");
 437   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 438   unsigned NumRegs = TableEntry->NumRegs;
 439
 440   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 441                                     TII->get(TableEntry->RealOpc));
 442   unsigned OpIdx = 0;
 443
 444   bool DstIsDead = MI.getOperand(OpIdx).isDead();
 445   unsigned DstReg = MI.getOperand(OpIdx++).getReg();
 446   unsigned D0, D1, D2, D3;
 447   GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 448   MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 449   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 450     MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 451   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 452     MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 453   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 454     MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 455
 456   if (TableEntry->isUpdating)
 457     MIB.addOperand(MI.getOperand(OpIdx++));
 458
 459   // Copy the addrmode6 operands.
 460   MIB.addOperand(MI.getOperand(OpIdx++));
 461   MIB.addOperand(MI.getOperand(OpIdx++));
 462   // Copy the am6offset operand.
 463   if (TableEntry->hasWritebackOperand)
 464     MIB.addOperand(MI.getOperand(OpIdx++));
 465
 466   // For an instruction writing double-spaced subregs, the pseudo instruction
 467   // has an extra operand that is a use of the super-register.  Record the
 468   // operand index and skip over it.
 469   unsigned SrcOpIdx = 0;
 470   if (RegSpc == EvenDblSpc || RegSpc == OddDblSpc)
 471     SrcOpIdx = OpIdx++;
 472
 473   // Copy the predicate operands.
 474   MIB.addOperand(MI.getOperand(OpIdx++));
 475   MIB.addOperand(MI.getOperand(OpIdx++));
 476
 477   // Copy the super-register source operand used for double-spaced subregs over
 478   // to the new instruction as an implicit operand.
 479   if (SrcOpIdx != 0) {
 480     MachineOperand MO = MI.getOperand(SrcOpIdx);
 481     MO.setImplicit(true);
 482     MIB.addOperand(MO);
 483   }
 484   // Add an implicit def for the super-register.
 485   MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 486   TransferImpOps(MI, MIB, MIB);
 487
 488   // Transfer memoperands.
 489   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 490
 491   MI.eraseFromParent();
 492 }
 493
 494 /// ExpandVST - Translate VST pseudo instructions with Q, QQ or QQQQ register
 495 /// operands to real VST instructions with D register operands.
 496 void ARMExpandPseudo::ExpandVST(MachineBasicBlock::iterator &MBBI) {
 497   MachineInstr &MI = *MBBI;
 498   MachineBasicBlock &MBB = *MI.getParent();
 499
 500   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 501   assert(TableEntry && !TableEntry->IsLoad && "NEONLdStTable lookup failed");
 502   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 503   unsigned NumRegs = TableEntry->NumRegs;
 504
 505   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 506                                     TII->get(TableEntry->RealOpc));
 507   unsigned OpIdx = 0;
 508   if (TableEntry->isUpdating)
 509     MIB.addOperand(MI.getOperand(OpIdx++));
 510
 511   // Copy the addrmode6 operands.
 512   MIB.addOperand(MI.getOperand(OpIdx++));
 513   MIB.addOperand(MI.getOperand(OpIdx++));
 514   // Copy the am6offset operand.
 515   if (TableEntry->hasWritebackOperand)
 516     MIB.addOperand(MI.getOperand(OpIdx++));
 517
 518   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 519   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 520   unsigned D0, D1, D2, D3;
 521   GetDSubRegs(SrcReg, RegSpc, TRI, D0, D1, D2, D3);
 522   MIB.addReg(D0);
 523   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 524     MIB.addReg(D1);
 525   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 526     MIB.addReg(D2);
 527   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 528     MIB.addReg(D3);
 529
 530   // Copy the predicate operands.
 531   MIB.addOperand(MI.getOperand(OpIdx++));
 532   MIB.addOperand(MI.getOperand(OpIdx++));
 533
 534   if (SrcIsKill) // Add an implicit kill for the super-reg.
 535     MIB->addRegisterKilled(SrcReg, TRI, true);
 536   TransferImpOps(MI, MIB, MIB);
 537
 538   // Transfer memoperands.
 539   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 540
 541   MI.eraseFromParent();
 542 }
 543
 544 /// ExpandLaneOp - Translate VLD*LN and VST*LN instructions with Q, QQ or QQQQ
 545 /// register operands to real instructions with D register operands.
 546 void ARMExpandPseudo::ExpandLaneOp(MachineBasicBlock::iterator &MBBI) {
 547   MachineInstr &MI = *MBBI;
 548   MachineBasicBlock &MBB = *MI.getParent();
 549
 550   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 551   assert(TableEntry && "NEONLdStTable lookup failed");
 552   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 553   unsigned NumRegs = TableEntry->NumRegs;
 554   unsigned RegElts = TableEntry->RegElts;
 555
 556   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 557                                     TII->get(TableEntry->RealOpc));
 558   unsigned OpIdx = 0;
 559   // The lane operand is always the 3rd from last operand, before the 2
 560   // predicate operands.
 561   unsigned Lane = MI.getOperand(MI.getDesc().getNumOperands() - 3).getImm();
 562
 563   // Adjust the lane and spacing as needed for Q registers.
 564   assert(RegSpc != OddDblSpc && "unexpected register spacing for VLD/VST-lane");
 565   if (RegSpc == EvenDblSpc && Lane >= RegElts) {
 566     RegSpc = OddDblSpc;
 567     Lane -= RegElts;
 568   }
 569   assert(Lane < RegElts && "out of range lane for VLD/VST-lane");
 570
 571   unsigned D0 = 0, D1 = 0, D2 = 0, D3 = 0;
 572   unsigned DstReg = 0;
 573   bool DstIsDead = false;
 574   if (TableEntry->IsLoad) {
 575     DstIsDead = MI.getOperand(OpIdx).isDead();
 576     DstReg = MI.getOperand(OpIdx++).getReg();
 577     GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 578     MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 579     if (NumRegs > 1)
 580       MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 581     if (NumRegs > 2)
 582       MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 583     if (NumRegs > 3)
 584       MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 585   }
 586
 587   if (TableEntry->isUpdating)
 588     MIB.addOperand(MI.getOperand(OpIdx++));
 589
 590   // Copy the addrmode6 operands.
 591   MIB.addOperand(MI.getOperand(OpIdx++));
 592   MIB.addOperand(MI.getOperand(OpIdx++));
 593   // Copy the am6offset operand.
 594   if (TableEntry->hasWritebackOperand)
 595     MIB.addOperand(MI.getOperand(OpIdx++));
 596
 597   // Grab the super-register source.
 598   MachineOperand MO = MI.getOperand(OpIdx++);
 599   if (!TableEntry->IsLoad)
 600     GetDSubRegs(MO.getReg(), RegSpc, TRI, D0, D1, D2, D3);
 601
 602   // Add the subregs as sources of the new instruction.
 603   unsigned SrcFlags = (getUndefRegState(MO.isUndef()) |
 604                        getKillRegState(MO.isKill()));
 605   MIB.addReg(D0, SrcFlags);
 606   if (NumRegs > 1)
 607     MIB.addReg(D1, SrcFlags);
 608   if (NumRegs > 2)
 609     MIB.addReg(D2, SrcFlags);
 610   if (NumRegs > 3)
 611     MIB.addReg(D3, SrcFlags);
 612
 613   // Add the lane number operand.
 614   MIB.addImm(Lane);
 615   OpIdx += 1;
 616
 617   // Copy the predicate operands.
 618   MIB.addOperand(MI.getOperand(OpIdx++));
 619   MIB.addOperand(MI.getOperand(OpIdx++));
 620
 621   // Copy the super-register source to be an implicit source.
 622   MO.setImplicit(true);
 623   MIB.addOperand(MO);
 624   if (TableEntry->IsLoad)
 625     // Add an implicit def for the super-register.
 626     MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 627   TransferImpOps(MI, MIB, MIB);
 628   MI.eraseFromParent();
 629 }
 630
 631 /// ExpandVTBL - Translate VTBL and VTBX pseudo instructions with Q or QQ
 632 /// register operands to real instructions with D register operands.
 633 void ARMExpandPseudo::ExpandVTBL(MachineBasicBlock::iterator &MBBI,
 634                                  unsigned Opc, bool IsExt, unsigned NumRegs) {
 635   MachineInstr &MI = *MBBI;
 636   MachineBasicBlock &MBB = *MI.getParent();
 637
 638   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc));
 639   unsigned OpIdx = 0;
 640
 641   // Transfer the destination register operand.
 642   MIB.addOperand(MI.getOperand(OpIdx++));
 643   if (IsExt)
 644     MIB.addOperand(MI.getOperand(OpIdx++));
 645
 646   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 647   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 648   unsigned D0, D1, D2, D3;
 649   GetDSubRegs(SrcReg, SingleSpc, TRI, D0, D1, D2, D3);
 650   MIB.addReg(D0).addReg(D1);
 651   if (NumRegs > 2)
 652     MIB.addReg(D2);
 653   if (NumRegs > 3)
 654     MIB.addReg(D3);
 655
 656   // Copy the other source register operand.
 657   MIB.addOperand(MI.getOperand(OpIdx++));
 658
 659   // Copy the predicate operands.
 660   MIB.addOperand(MI.getOperand(OpIdx++));
 661   MIB.addOperand(MI.getOperand(OpIdx++));
 662
 663   if (SrcIsKill)  // Add an implicit kill for the super-reg.
 664     MIB->addRegisterKilled(SrcReg, TRI, true);
 665   TransferImpOps(MI, MIB, MIB);
 666   MI.eraseFromParent();
 667 }
 668
 669 void ARMExpandPseudo::ExpandMOV32BitImm(MachineBasicBlock &MBB,
 670                                         MachineBasicBlock::iterator &MBBI) {
 671   MachineInstr &MI = *MBBI;
 672   unsigned Opcode = MI.getOpcode();
 673   unsigned PredReg = 0;
 674   ARMCC::CondCodes Pred = llvm::getInstrPredicate(&MI, PredReg);
 675   unsigned DstReg = MI.getOperand(0).getReg();
 676   bool DstIsDead = MI.getOperand(0).isDead();
 677   bool isCC = Opcode == ARM::MOVCCi32imm || Opcode == ARM::t2MOVCCi32imm;
 678   const MachineOperand &MO = MI.getOperand(isCC ? 2 : 1);
 679   MachineInstrBuilder LO16, HI16;
 680
 681   if (!STI->hasV6T2Ops() &&
 682       (Opcode == ARM::MOVi32imm || Opcode == ARM::MOVCCi32imm)) {
 683     // Expand into a movi + orr.
 684     LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi), DstReg);
 685     HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::ORRri))
 686       .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 687       .addReg(DstReg);
 688
 689     assert (MO.isImm() && "MOVi32imm w/ non-immediate source operand!");
 690     unsigned ImmVal = (unsigned)MO.getImm();
 691     unsigned SOImmValV1 = ARM_AM::getSOImmTwoPartFirst(ImmVal);
 692     unsigned SOImmValV2 = ARM_AM::getSOImmTwoPartSecond(ImmVal);
 693     LO16 = LO16.addImm(SOImmValV1);
 694     HI16 = HI16.addImm(SOImmValV2);
 695     LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 696     HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 697     LO16.addImm(Pred).addReg(PredReg).addReg(0);
 698     HI16.addImm(Pred).addReg(PredReg).addReg(0);
 699     TransferImpOps(MI, LO16, HI16);
 700     MI.eraseFromParent();
 701     return;
 702   }
 703
 704   unsigned LO16Opc = 0;
 705   unsigned HI16Opc = 0;
 706   if (Opcode == ARM::t2MOVi32imm || Opcode == ARM::t2MOVCCi32imm) {
 707     LO16Opc = ARM::t2MOVi16;
 708     HI16Opc = ARM::t2MOVTi16;
 709   } else {
 710     LO16Opc = ARM::MOVi16;
 711     HI16Opc = ARM::MOVTi16;
 712   }
 713
 714   LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(LO16Opc), DstReg);
 715   HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(HI16Opc))
 716     .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 717     .addReg(DstReg);
 718
 719   if (MO.isImm()) {
 720     unsigned Imm = MO.getImm();
 721     unsigned Lo16 = Imm & 0xffff;
 722     unsigned Hi16 = (Imm >> 16) & 0xffff;
 723     LO16 = LO16.addImm(Lo16);
 724     HI16 = HI16.addImm(Hi16);
 725   } else {
 726     const GlobalValue *GV = MO.getGlobal();
 727     unsigned TF = MO.getTargetFlags();
 728     LO16 = LO16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_LO16);
 729     HI16 = HI16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_HI16);
 730   }
 731
 732   LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 733   HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 734   LO16.addImm(Pred).addReg(PredReg);
 735   HI16.addImm(Pred).addReg(PredReg);
 736
 737   TransferImpOps(MI, LO16, HI16);
 738   MI.eraseFromParent();
 739 }
 740
 741 bool ARMExpandPseudo::ExpandMI(MachineBasicBlock &MBB,
 742                                MachineBasicBlock::iterator MBBI) {
 743   MachineInstr &MI = *MBBI;
 744   unsigned Opcode = MI.getOpcode();
 745   switch (Opcode) {
 746     default:
 747       return false;
 748     case ARM::VMOVScc:
 749     case ARM::VMOVDcc: {
 750       unsigned newOpc = Opcode == ARM::VMOVScc ? ARM::VMOVS : ARM::VMOVD;
 751       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(newOpc),
 752               MI.getOperand(1).getReg())
 753         .addReg(MI.getOperand(2).getReg(),
 754                 getKillRegState(MI.getOperand(2).isKill()))
 755         .addImm(MI.getOperand(3).getImm()) // 'pred'
 756         .addReg(MI.getOperand(4).getReg());
 757
 758       MI.eraseFromParent();
 759       return true;
 760     }
 761     case ARM::t2MOVCCr:
 762     case ARM::MOVCCr: {
 763       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVr : ARM::MOVr;
 764       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 765               MI.getOperand(1).getReg())
 766         .addReg(MI.getOperand(2).getReg(),
 767                 getKillRegState(MI.getOperand(2).isKill()))
 768         .addImm(MI.getOperand(3).getImm()) // 'pred'
 769         .addReg(MI.getOperand(4).getReg())
 770         .addReg(0); // 's' bit
 771
 772       MI.eraseFromParent();
 773       return true;
 774     }
 775     case ARM::MOVCCsi: {
 776       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 777               (MI.getOperand(1).getReg()))
 778         .addReg(MI.getOperand(2).getReg(),
 779                 getKillRegState(MI.getOperand(2).isKill()))
 780         .addImm(MI.getOperand(3).getImm())
 781         .addImm(MI.getOperand(4).getImm()) // 'pred'
 782         .addReg(MI.getOperand(5).getReg())
 783         .addReg(0); // 's' bit
 784
 785       MI.eraseFromParent();
 786       return true;
 787     }
 788
 789     case ARM::MOVCCsr: {
 790       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsr),
 791               (MI.getOperand(1).getReg()))
 792         .addReg(MI.getOperand(2).getReg(),
 793                 getKillRegState(MI.getOperand(2).isKill()))
 794         .addReg(MI.getOperand(3).getReg(),
 795                 getKillRegState(MI.getOperand(3).isKill()))
 796         .addImm(MI.getOperand(4).getImm())
 797         .addImm(MI.getOperand(5).getImm()) // 'pred'
 798         .addReg(MI.getOperand(6).getReg())
 799         .addReg(0); // 's' bit
 800
 801       MI.eraseFromParent();
 802       return true;
 803     }
 804     case ARM::MOVCCi16: {
 805       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi16),
 806               MI.getOperand(1).getReg())
 807         .addImm(MI.getOperand(2).getImm())
 808         .addImm(MI.getOperand(3).getImm()) // 'pred'
 809         .addReg(MI.getOperand(4).getReg());
 810
 811       MI.eraseFromParent();
 812       return true;
 813     }
 814     case ARM::t2MOVCCi:
 815     case ARM::MOVCCi: {
 816       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVi : ARM::MOVi;
 817       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 818               MI.getOperand(1).getReg())
 819         .addImm(MI.getOperand(2).getImm())
 820         .addImm(MI.getOperand(3).getImm()) // 'pred'
 821         .addReg(MI.getOperand(4).getReg())
 822         .addReg(0); // 's' bit
 823
 824       MI.eraseFromParent();
 825       return true;
 826     }
 827     case ARM::MVNCCi: {
 828       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MVNi),
 829               MI.getOperand(1).getReg())
 830         .addImm(MI.getOperand(2).getImm())
 831         .addImm(MI.getOperand(3).getImm()) // 'pred'
 832         .addReg(MI.getOperand(4).getReg())
 833         .addReg(0); // 's' bit
 834
 835       MI.eraseFromParent();
 836       return true;
 837     }
 838     case ARM::eh_sjlj_dispatchsetup: {
 839       MachineFunction &MF = *MI.getParent()->getParent();
 840       const ARMBaseInstrInfo *AII =
 841         static_cast<const ARMBaseInstrInfo*>(TII);
 842       const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
 843       // For functions using a base pointer, we rematerialize it (via the frame
 844       // pointer) here since eh.sjlj.setjmp and eh.sjlj.longjmp don't do it
 845       // for us. Otherwise, expand to nothing.
 846       if (RI.hasBasePointer(MF)) {
 847         int32_t NumBytes = AFI->getFramePtrSpillOffset();
 848         unsigned FramePtr = RI.getFrameRegister(MF);
 849         assert(MF.getTarget().getFrameLowering()->hasFP(MF) &&
 850                "base pointer without frame pointer?");
 851
 852         if (AFI->isThumb2Function()) {
 853           llvm::emitT2RegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 854                                        FramePtr, -NumBytes, ARMCC::AL, 0, *TII);
 855         } else if (AFI->isThumbFunction()) {
 856           llvm::emitThumbRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 857                                           FramePtr, -NumBytes, *TII, RI);
 858         } else {
 859           llvm::emitARMRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 860                                         FramePtr, -NumBytes, ARMCC::AL, 0,
 861                                         *TII);
 862         }
 863         // If there's dynamic realignment, adjust for it.
 864         if (RI.needsStackRealignment(MF)) {
 865           MachineFrameInfo  *MFI = MF.getFrameInfo();
 866           unsigned MaxAlign = MFI->getMaxAlignment();
 867           assert (!AFI->isThumb1OnlyFunction());
 868           // Emit bic r6, r6, MaxAlign
 869           unsigned bicOpc = AFI->isThumbFunction() ?
 870             ARM::t2BICri : ARM::BICri;
 871           AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 872                                               TII->get(bicOpc), ARM::R6)
 873                                       .addReg(ARM::R6, RegState::Kill)
 874                                       .addImm(MaxAlign-1)));
 875         }
 876
 877       }
 878       MI.eraseFromParent();
 879       return true;
 880     }
 881
 882     case ARM::MOVsrl_flag:
 883     case ARM::MOVsra_flag: {
 884       // These are just fancy MOVs insructions.
 885       AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 886                              MI.getOperand(0).getReg())
 887                      .addOperand(MI.getOperand(1))
 888                      .addImm(ARM_AM::getSORegOpc((Opcode == ARM::MOVsrl_flag ?
 889                                                   ARM_AM::lsr : ARM_AM::asr),
 890                                                  1)))
 891         .addReg(ARM::CPSR, RegState::Define);
 892       MI.eraseFromParent();
 893       return true;
 894     }
 895     case ARM::RRX: {
 896       // This encodes as "MOVs Rd, Rm, rrx
 897       MachineInstrBuilder MIB =
 898         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),TII->get(ARM::MOVsi),
 899                                MI.getOperand(0).getReg())
 900                        .addOperand(MI.getOperand(1))
 901                        .addImm(ARM_AM::getSORegOpc(ARM_AM::rrx, 0)))
 902         .addReg(0);
 903       TransferImpOps(MI, MIB, MIB);
 904       MI.eraseFromParent();
 905       return true;
 906     }
 907     case ARM::tTPsoft:
 908     case ARM::TPsoft: {
 909       MachineInstrBuilder MIB =
 910         BuildMI(MBB, MBBI, MI.getDebugLoc(),
 911                 TII->get(Opcode == ARM::tTPsoft ? ARM::tBL : ARM::BL))
 912         .addExternalSymbol("__aeabi_read_tp", 0);
 913
 914       MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 915       TransferImpOps(MI, MIB, MIB);
 916       MI.eraseFromParent();
 917       return true;
 918     }
 919     case ARM::tLDRpci_pic:
 920     case ARM::t2LDRpci_pic: {
 921       unsigned NewLdOpc = (Opcode == ARM::tLDRpci_pic)
 922         ? ARM::tLDRpci : ARM::t2LDRpci;
 923       unsigned DstReg = MI.getOperand(0).getReg();
 924       bool DstIsDead = MI.getOperand(0).isDead();
 925       MachineInstrBuilder MIB1 =
 926         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 927                                TII->get(NewLdOpc), DstReg)
 928                        .addOperand(MI.getOperand(1)));
 929       MIB1->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 930       MachineInstrBuilder MIB2 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 931                                          TII->get(ARM::tPICADD))
 932         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 933         .addReg(DstReg)
 934         .addOperand(MI.getOperand(2));
 935       TransferImpOps(MI, MIB1, MIB2);
 936       MI.eraseFromParent();
 937       return true;
 938     }
 939
 940     case ARM::MOV_ga_dyn:
 941     case ARM::MOV_ga_pcrel:
 942     case ARM::MOV_ga_pcrel_ldr:
 943     case ARM::t2MOV_ga_dyn:
 944     case ARM::t2MOV_ga_pcrel: {
 945       // Expand into movw + movw. Also "add pc" / ldr [pc] in PIC mode.
 946       unsigned LabelId = AFI->createPICLabelUId();
 947       unsigned DstReg = MI.getOperand(0).getReg();
 948       bool DstIsDead = MI.getOperand(0).isDead();
 949       const MachineOperand &MO1 = MI.getOperand(1);
 950       const GlobalValue *GV = MO1.getGlobal();
 951       unsigned TF = MO1.getTargetFlags();
 952       bool isARM = (Opcode != ARM::t2MOV_ga_pcrel && Opcode!=ARM::t2MOV_ga_dyn);
 953       bool isPIC = (Opcode != ARM::MOV_ga_dyn && Opcode != ARM::t2MOV_ga_dyn);
 954       unsigned LO16Opc = isARM ? ARM::MOVi16_ga_pcrel : ARM::t2MOVi16_ga_pcrel;
 955       unsigned HI16Opc = isARM ? ARM::MOVTi16_ga_pcrel :ARM::t2MOVTi16_ga_pcrel;
 956       unsigned LO16TF = isPIC
 957         ? ARMII::MO_LO16_NONLAZY_PIC : ARMII::MO_LO16_NONLAZY;
 958       unsigned HI16TF = isPIC
 959         ? ARMII::MO_HI16_NONLAZY_PIC : ARMII::MO_HI16_NONLAZY;
 960       unsigned PICAddOpc = isARM
 961         ? (Opcode == ARM::MOV_ga_pcrel_ldr ? ARM::PICLDR : ARM::PICADD)
 962         : ARM::tPICADD;
 963       MachineInstrBuilder MIB1 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 964                                          TII->get(LO16Opc), DstReg)
 965         .addGlobalAddress(GV, MO1.getOffset(), TF | LO16TF)
 966         .addImm(LabelId);
 967       MachineInstrBuilder MIB2 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 968                                          TII->get(HI16Opc), DstReg)
 969         .addReg(DstReg)
 970         .addGlobalAddress(GV, MO1.getOffset(), TF | HI16TF)
 971         .addImm(LabelId);
 972       if (!isPIC) {
 973         TransferImpOps(MI, MIB1, MIB2);
 974         MI.eraseFromParent();
 975         return true;
 976       }
 977
 978       MachineInstrBuilder MIB3 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 979                                          TII->get(PICAddOpc))
 980         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 981         .addReg(DstReg).addImm(LabelId);
 982       if (isARM) {
 983         AddDefaultPred(MIB3);
 984         if (Opcode == ARM::MOV_ga_pcrel_ldr)
 985           MIB2->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 986       }
 987       TransferImpOps(MI, MIB1, MIB3);
 988       MI.eraseFromParent();
 989       return true;
 990     }
 991
 992     case ARM::MOVi32imm:
 993     case ARM::MOVCCi32imm:
 994     case ARM::t2MOVi32imm:
 995     case ARM::t2MOVCCi32imm:
 996       ExpandMOV32BitImm(MBB, MBBI);
 997       return true;
 998
 999     case ARM::VLDMQIA: {
1000       unsigned NewOpc = ARM::VLDMDIA;
1001       MachineInstrBuilder MIB =
1002         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1003       unsigned OpIdx = 0;
1004
1005       // Grab the Q register destination.
1006       bool DstIsDead = MI.getOperand(OpIdx).isDead();
1007       unsigned DstReg = MI.getOperand(OpIdx++).getReg();
1008
1009       // Copy the source register.
1010       MIB.addOperand(MI.getOperand(OpIdx++));
1011
1012       // Copy the predicate operands.
1013       MIB.addOperand(MI.getOperand(OpIdx++));
1014       MIB.addOperand(MI.getOperand(OpIdx++));
1015
1016       // Add the destination operands (D subregs).
1017       unsigned D0 = TRI->getSubReg(DstReg, ARM::dsub_0);
1018       unsigned D1 = TRI->getSubReg(DstReg, ARM::dsub_1);
1019       MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead))
1020         .addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
1021
1022       // Add an implicit def for the super-register.
1023       MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
1024       TransferImpOps(MI, MIB, MIB);
1025       MI.eraseFromParent();
1026       return true;
1027     }
1028
1029     case ARM::VSTMQIA: {
1030       unsigned NewOpc = ARM::VSTMDIA;
1031       MachineInstrBuilder MIB =
1032         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1033       unsigned OpIdx = 0;
1034
1035       // Grab the Q register source.
1036       bool SrcIsKill = MI.getOperand(OpIdx).isKill();
1037       unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
1038
1039       // Copy the destination register.
1040       MIB.addOperand(MI.getOperand(OpIdx++));
1041
1042       // Copy the predicate operands.
1043       MIB.addOperand(MI.getOperand(OpIdx++));
1044       MIB.addOperand(MI.getOperand(OpIdx++));
1045
1046       // Add the source operands (D subregs).
1047       unsigned D0 = TRI->getSubReg(SrcReg, ARM::dsub_0);
1048       unsigned D1 = TRI->getSubReg(SrcReg, ARM::dsub_1);
1049       MIB.addReg(D0).addReg(D1);
1050
1051       if (SrcIsKill)      // Add an implicit kill for the Q register.
1052         MIB->addRegisterKilled(SrcReg, TRI, true);
1053
1054       TransferImpOps(MI, MIB, MIB);
1055       MI.eraseFromParent();
1056       return true;
1057     }
1058     case ARM::VDUPfqf:
1059     case ARM::VDUPfdf:{
1060       unsigned NewOpc = Opcode == ARM::VDUPfqf ? ARM::VDUPLN32q :
1061         ARM::VDUPLN32d;
1062       MachineInstrBuilder MIB =
1063         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1064       unsigned OpIdx = 0;
1065       unsigned SrcReg = MI.getOperand(1).getReg();
1066       unsigned Lane = getARMRegisterNumbering(SrcReg) & 1;
1067       unsigned DReg = TRI->getMatchingSuperReg(SrcReg,
1068                             Lane & 1 ? ARM::ssub_1 : ARM::ssub_0,
1069                             &ARM::DPR_VFP2RegClass);
1070       // The lane is [0,1] for the containing DReg superregister.
1071       // Copy the dst/src register operands.
1072       MIB.addOperand(MI.getOperand(OpIdx++));
1073       MIB.addReg(DReg);
1074       ++OpIdx;
1075       // Add the lane select operand.
1076       MIB.addImm(Lane);
1077       // Add the predicate operands.
1078       MIB.addOperand(MI.getOperand(OpIdx++));
1079       MIB.addOperand(MI.getOperand(OpIdx++));
1080
1081       TransferImpOps(MI, MIB, MIB);
1082       MI.eraseFromParent();
1083       return true;
1084     }
1085
1086     case ARM::VLD1q8Pseudo:
1087     case ARM::VLD1q16Pseudo:
1088     case ARM::VLD1q32Pseudo:
1089     case ARM::VLD1q64Pseudo:
1090     case ARM::VLD1q8PseudoWB_register:
1091     case ARM::VLD1q16PseudoWB_register:
1092     case ARM::VLD1q32PseudoWB_register:
1093     case ARM::VLD1q64PseudoWB_register:
1094     case ARM::VLD1q8PseudoWB_fixed:
1095     case ARM::VLD1q16PseudoWB_fixed:
1096     case ARM::VLD1q32PseudoWB_fixed:
1097     case ARM::VLD1q64PseudoWB_fixed:
1098     case ARM::VLD2d8Pseudo:
1099     case ARM::VLD2d16Pseudo:
1100     case ARM::VLD2d32Pseudo:
1101     case ARM::VLD2q8Pseudo:
1102     case ARM::VLD2q16Pseudo:
1103     case ARM::VLD2q32Pseudo:
1104     case ARM::VLD2d8PseudoWB_fixed:
1105     case ARM::VLD2d16PseudoWB_fixed:
1106     case ARM::VLD2d32PseudoWB_fixed:
1107     case ARM::VLD2q8PseudoWB_fixed:
1108     case ARM::VLD2q16PseudoWB_fixed:
1109     case ARM::VLD2q32PseudoWB_fixed:
1110     case ARM::VLD2d8PseudoWB_register:
1111     case ARM::VLD2d16PseudoWB_register:
1112     case ARM::VLD2d32PseudoWB_register:
1113     case ARM::VLD2q8PseudoWB_register:
1114     case ARM::VLD2q16PseudoWB_register:
1115     case ARM::VLD2q32PseudoWB_register:
1116     case ARM::VLD3d8Pseudo:
1117     case ARM::VLD3d16Pseudo:
1118     case ARM::VLD3d32Pseudo:
1119     case ARM::VLD1d64TPseudo:
1120     case ARM::VLD3d8Pseudo_UPD:
1121     case ARM::VLD3d16Pseudo_UPD:
1122     case ARM::VLD3d32Pseudo_UPD:
1123     case ARM::VLD3q8Pseudo_UPD:
1124     case ARM::VLD3q16Pseudo_UPD:
1125     case ARM::VLD3q32Pseudo_UPD:
1126     case ARM::VLD3q8oddPseudo:
1127     case ARM::VLD3q16oddPseudo:
1128     case ARM::VLD3q32oddPseudo:
1129     case ARM::VLD3q8oddPseudo_UPD:
1130     case ARM::VLD3q16oddPseudo_UPD:
1131     case ARM::VLD3q32oddPseudo_UPD:
1132     case ARM::VLD4d8Pseudo:
1133     case ARM::VLD4d16Pseudo:
1134     case ARM::VLD4d32Pseudo:
1135     case ARM::VLD1d64QPseudo:
1136     case ARM::VLD4d8Pseudo_UPD:
1137     case ARM::VLD4d16Pseudo_UPD:
1138     case ARM::VLD4d32Pseudo_UPD:
1139     case ARM::VLD4q8Pseudo_UPD:
1140     case ARM::VLD4q16Pseudo_UPD:
1141     case ARM::VLD4q32Pseudo_UPD:
1142     case ARM::VLD4q8oddPseudo:
1143     case ARM::VLD4q16oddPseudo:
1144     case ARM::VLD4q32oddPseudo:
1145     case ARM::VLD4q8oddPseudo_UPD:
1146     case ARM::VLD4q16oddPseudo_UPD:
1147     case ARM::VLD4q32oddPseudo_UPD:
1148     case ARM::VLD1DUPq8Pseudo:
1149     case ARM::VLD1DUPq16Pseudo:
1150     case ARM::VLD1DUPq32Pseudo:
1151     case ARM::VLD1DUPq8PseudoWB_fixed:
1152     case ARM::VLD1DUPq16PseudoWB_fixed:
1153     case ARM::VLD1DUPq32PseudoWB_fixed:
1154     case ARM::VLD1DUPq8PseudoWB_register:
1155     case ARM::VLD1DUPq16PseudoWB_register:
1156     case ARM::VLD1DUPq32PseudoWB_register:
1157     case ARM::VLD2DUPd8Pseudo:
1158     case ARM::VLD2DUPd16Pseudo:
1159     case ARM::VLD2DUPd32Pseudo:
1160     case ARM::VLD2DUPd8Pseudo_UPD:
1161     case ARM::VLD2DUPd16Pseudo_UPD:
1162     case ARM::VLD2DUPd32Pseudo_UPD:
1163     case ARM::VLD3DUPd8Pseudo:
1164     case ARM::VLD3DUPd16Pseudo:
1165     case ARM::VLD3DUPd32Pseudo:
1166     case ARM::VLD3DUPd8Pseudo_UPD:
1167     case ARM::VLD3DUPd16Pseudo_UPD:
1168     case ARM::VLD3DUPd32Pseudo_UPD:
1169     case ARM::VLD4DUPd8Pseudo:
1170     case ARM::VLD4DUPd16Pseudo:
1171     case ARM::VLD4DUPd32Pseudo:
1172     case ARM::VLD4DUPd8Pseudo_UPD:
1173     case ARM::VLD4DUPd16Pseudo_UPD:
1174     case ARM::VLD4DUPd32Pseudo_UPD:
1175       ExpandVLD(MBBI);
1176       return true;
1177
1178     case ARM::VST1q8Pseudo:
1179     case ARM::VST1q16Pseudo:
1180     case ARM::VST1q32Pseudo:
1181     case ARM::VST1q64Pseudo:
1182     case ARM::VST1q8PseudoWB_fixed:
1183     case ARM::VST1q16PseudoWB_fixed:
1184     case ARM::VST1q32PseudoWB_fixed:
1185     case ARM::VST1q64PseudoWB_fixed:
1186     case ARM::VST1q8PseudoWB_register:
1187     case ARM::VST1q16PseudoWB_register:
1188     case ARM::VST1q32PseudoWB_register:
1189     case ARM::VST1q64PseudoWB_register:
1190     case ARM::VST2d8Pseudo:
1191     case ARM::VST2d16Pseudo:
1192     case ARM::VST2d32Pseudo:
1193     case ARM::VST2q8Pseudo:
1194     case ARM::VST2q16Pseudo:
1195     case ARM::VST2q32Pseudo:
1196     case ARM::VST2d8Pseudo_UPD:
1197     case ARM::VST2d16Pseudo_UPD:
1198     case ARM::VST2d32Pseudo_UPD:
1199     case ARM::VST2q8Pseudo_UPD:
1200     case ARM::VST2q16Pseudo_UPD:
1201     case ARM::VST2q32Pseudo_UPD:
1202     case ARM::VST3d8Pseudo:
1203     case ARM::VST3d16Pseudo:
1204     case ARM::VST3d32Pseudo:
1205     case ARM::VST1d64TPseudo:
1206     case ARM::VST3d8Pseudo_UPD:
1207     case ARM::VST3d16Pseudo_UPD:
1208     case ARM::VST3d32Pseudo_UPD:
1209     case ARM::VST1d64TPseudoWB_fixed:
1210     case ARM::VST1d64TPseudoWB_register:
1211     case ARM::VST3q8Pseudo_UPD:
1212     case ARM::VST3q16Pseudo_UPD:
1213     case ARM::VST3q32Pseudo_UPD:
1214     case ARM::VST3q8oddPseudo:
1215     case ARM::VST3q16oddPseudo:
1216     case ARM::VST3q32oddPseudo:
1217     case ARM::VST3q8oddPseudo_UPD:
1218     case ARM::VST3q16oddPseudo_UPD:
1219     case ARM::VST3q32oddPseudo_UPD:
1220     case ARM::VST4d8Pseudo:
1221     case ARM::VST4d16Pseudo:
1222     case ARM::VST4d32Pseudo:
1223     case ARM::VST1d64QPseudo:
1224     case ARM::VST4d8Pseudo_UPD:
1225     case ARM::VST4d16Pseudo_UPD:
1226     case ARM::VST4d32Pseudo_UPD:
1227     case ARM::VST1d64QPseudoWB_fixed:
1228     case ARM::VST1d64QPseudoWB_register:
1229     case ARM::VST4q8Pseudo_UPD:
1230     case ARM::VST4q16Pseudo_UPD:
1231     case ARM::VST4q32Pseudo_UPD:
1232     case ARM::VST4q8oddPseudo:
1233     case ARM::VST4q16oddPseudo:
1234     case ARM::VST4q32oddPseudo:
1235     case ARM::VST4q8oddPseudo_UPD:
1236     case ARM::VST4q16oddPseudo_UPD:
1237     case ARM::VST4q32oddPseudo_UPD:
1238       ExpandVST(MBBI);
1239       return true;
1240
1241     case ARM::VLD1LNq8Pseudo:
1242     case ARM::VLD1LNq16Pseudo:
1243     case ARM::VLD1LNq32Pseudo:
1244     case ARM::VLD1LNq8Pseudo_UPD:
1245     case ARM::VLD1LNq16Pseudo_UPD:
1246     case ARM::VLD1LNq32Pseudo_UPD:
1247     case ARM::VLD2LNd8Pseudo:
1248     case ARM::VLD2LNd16Pseudo:
1249     case ARM::VLD2LNd32Pseudo:
1250     case ARM::VLD2LNq16Pseudo:
1251     case ARM::VLD2LNq32Pseudo:
1252     case ARM::VLD2LNd8Pseudo_UPD:
1253     case ARM::VLD2LNd16Pseudo_UPD:
1254     case ARM::VLD2LNd32Pseudo_UPD:
1255     case ARM::VLD2LNq16Pseudo_UPD:
1256     case ARM::VLD2LNq32Pseudo_UPD:
1257     case ARM::VLD3LNd8Pseudo:
1258     case ARM::VLD3LNd16Pseudo:
1259     case ARM::VLD3LNd32Pseudo:
1260     case ARM::VLD3LNq16Pseudo:
1261     case ARM::VLD3LNq32Pseudo:
1262     case ARM::VLD3LNd8Pseudo_UPD:
1263     case ARM::VLD3LNd16Pseudo_UPD:
1264     case ARM::VLD3LNd32Pseudo_UPD:
1265     case ARM::VLD3LNq16Pseudo_UPD:
1266     case ARM::VLD3LNq32Pseudo_UPD:
1267     case ARM::VLD4LNd8Pseudo:
1268     case ARM::VLD4LNd16Pseudo:
1269     case ARM::VLD4LNd32Pseudo:
1270     case ARM::VLD4LNq16Pseudo:
1271     case ARM::VLD4LNq32Pseudo:
1272     case ARM::VLD4LNd8Pseudo_UPD:
1273     case ARM::VLD4LNd16Pseudo_UPD:
1274     case ARM::VLD4LNd32Pseudo_UPD:
1275     case ARM::VLD4LNq16Pseudo_UPD:
1276     case ARM::VLD4LNq32Pseudo_UPD:
1277     case ARM::VST1LNq8Pseudo:
1278     case ARM::VST1LNq16Pseudo:
1279     case ARM::VST1LNq32Pseudo:
1280     case ARM::VST1LNq8Pseudo_UPD:
1281     case ARM::VST1LNq16Pseudo_UPD:
1282     case ARM::VST1LNq32Pseudo_UPD:
1283     case ARM::VST2LNd8Pseudo:
1284     case ARM::VST2LNd16Pseudo:
1285     case ARM::VST2LNd32Pseudo:
1286     case ARM::VST2LNq16Pseudo:
1287     case ARM::VST2LNq32Pseudo:
1288     case ARM::VST2LNd8Pseudo_UPD:
1289     case ARM::VST2LNd16Pseudo_UPD:
1290     case ARM::VST2LNd32Pseudo_UPD:
1291     case ARM::VST2LNq16Pseudo_UPD:
1292     case ARM::VST2LNq32Pseudo_UPD:
1293     case ARM::VST3LNd8Pseudo:
1294     case ARM::VST3LNd16Pseudo:
1295     case ARM::VST3LNd32Pseudo:
1296     case ARM::VST3LNq16Pseudo:
1297     case ARM::VST3LNq32Pseudo:
1298     case ARM::VST3LNd8Pseudo_UPD:
1299     case ARM::VST3LNd16Pseudo_UPD:
1300     case ARM::VST3LNd32Pseudo_UPD:
1301     case ARM::VST3LNq16Pseudo_UPD:
1302     case ARM::VST3LNq32Pseudo_UPD:
1303     case ARM::VST4LNd8Pseudo:
1304     case ARM::VST4LNd16Pseudo:
1305     case ARM::VST4LNd32Pseudo:
1306     case ARM::VST4LNq16Pseudo:
1307     case ARM::VST4LNq32Pseudo:
1308     case ARM::VST4LNd8Pseudo_UPD:
1309     case ARM::VST4LNd16Pseudo_UPD:
1310     case ARM::VST4LNd32Pseudo_UPD:
1311     case ARM::VST4LNq16Pseudo_UPD:
1312     case ARM::VST4LNq32Pseudo_UPD:
1313       ExpandLaneOp(MBBI);
1314       return true;
1315
1316     case ARM::VTBL2Pseudo: ExpandVTBL(MBBI, ARM::VTBL2, false, 2); return true;
1317     case ARM::VTBL3Pseudo: ExpandVTBL(MBBI, ARM::VTBL3, false, 3); return true;
1318     case ARM::VTBL4Pseudo: ExpandVTBL(MBBI, ARM::VTBL4, false, 4); return true;
1319     case ARM::VTBX2Pseudo: ExpandVTBL(MBBI, ARM::VTBX2, true, 2); return true;
1320     case ARM::VTBX3Pseudo: ExpandVTBL(MBBI, ARM::VTBX3, true, 3); return true;
1321     case ARM::VTBX4Pseudo: ExpandVTBL(MBBI, ARM::VTBX4, true, 4); return true;
1322   }
1323
1324   return false;
1325 }
1326
1327 bool ARMExpandPseudo::ExpandMBB(MachineBasicBlock &MBB) {
1328   bool Modified = false;
1329
1330   MachineBasicBlock::iterator MBBI = MBB.begin(), E = MBB.end();
1331   while (MBBI != E) {
1332     MachineBasicBlock::iterator NMBBI = llvm::next(MBBI);
1333     Modified |= ExpandMI(MBB, MBBI);
1334     MBBI = NMBBI;
1335   }
1336
1337   return Modified;
1338 }
1339
1340 bool ARMExpandPseudo::runOnMachineFunction(MachineFunction &MF) {
1341   const TargetMachine &TM = MF.getTarget();
1342   TII = static_cast<const ARMBaseInstrInfo*>(TM.getInstrInfo());
1343   TRI = TM.getRegisterInfo();
1344   STI = &TM.getSubtarget<ARMSubtarget>();
1345   AFI = MF.getInfo<ARMFunctionInfo>();
1346
1347   bool Modified = false;
1348   for (MachineFunction::iterator MFI = MF.begin(), E = MF.end(); MFI != E;
1349        ++MFI)
1350     Modified |= ExpandMBB(*MFI);
1351   if (VerifyARMPseudo)
1352     MF.verify(this, "After expanding ARM pseudo instructions.");
1353   return Modified;
1354 }
1355
1356 /// createARMExpandPseudoPass - returns an instance of the pseudo instruction
1357 /// expansion pass.
1358 FunctionPass *llvm::createARMExpandPseudoPass() {
1359   return new ARMExpandPseudo();
1360 }