lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRelocations.h"
  20 #include "ARMSubtarget.h"
  21 #include "ARMTargetMachine.h"
  22 #include "MCTargetDesc/ARMAddressingModes.h"
  23 #include "llvm/ADT/Statistic.h"
  24 #include "llvm/CodeGen/JITCodeEmitter.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineInstr.h"
  28 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  29 #include "llvm/CodeGen/MachineModuleInfo.h"
  30 #include "llvm/CodeGen/Passes.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/DerivedTypes.h"
  33 #include "llvm/IR/Function.h"
  34 #include "llvm/PassManager.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "jit"
  44
  45 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  46
  47 namespace {
  48
  49   class ARMCodeEmitter : public MachineFunctionPass {
  50     ARMJITInfo                *JTI;
  51     const ARMBaseInstrInfo    *II;
  52     const DataLayout          *TD;
  53     const ARMSubtarget        *Subtarget;
  54     TargetMachine             &TM;
  55     JITCodeEmitter            &MCE;
  56     MachineModuleInfo *MMI;
  57     const std::vector<MachineConstantPoolEntry> *MCPEs;
  58     const std::vector<MachineJumpTableEntry> *MJTEs;
  59     bool IsPIC;
  60     bool IsThumb;
  61
  62     void getAnalysisUsage(AnalysisUsage &AU) const override {
  63       AU.addRequired<MachineModuleInfo>();
  64       MachineFunctionPass::getAnalysisUsage(AU);
  65     }
  66
  67     static char ID;
  68   public:
  69     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  70         : MachineFunctionPass(ID), JTI(nullptr),
  71           II((const ARMBaseInstrInfo *)tm.getSubtargetImpl()->getInstrInfo()),
  72           TD(tm.getSubtargetImpl()->getDataLayout()), TM(tm), MCE(mce),
  73           MCPEs(nullptr), MJTEs(nullptr),
  74           IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  75
  76     /// getBinaryCodeForInstr - This function, generated by the
  77     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  78     /// machine instructions.
  79     uint64_t getBinaryCodeForInstr(const MachineInstr &MI) const;
  80
  81     bool runOnMachineFunction(MachineFunction &MF) override;
  82
  83     const char *getPassName() const override {
  84       return "ARM Machine Code Emitter";
  85     }
  86
  87     void emitInstruction(const MachineInstr &MI);
  88
  89   private:
  90
  91     void emitWordLE(unsigned Binary);
  92     void emitDWordLE(uint64_t Binary);
  93     void emitConstPoolInstruction(const MachineInstr &MI);
  94     void emitMOVi32immInstruction(const MachineInstr &MI);
  95     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  96     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  97     void emitPseudoMoveInstruction(const MachineInstr &MI);
  98     void addPCLabel(unsigned LabelID);
  99     void emitPseudoInstruction(const MachineInstr &MI);
 100     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
 101                                     const MCInstrDesc &MCID,
 102                                     const MachineOperand &MO,
 103                                     unsigned OpIdx);
 104
 105     unsigned getMachineSoImmOpValue(unsigned SoImm);
 106     unsigned getAddrModeSBit(const MachineInstr &MI,
 107                              const MCInstrDesc &MCID) const;
 108
 109     void emitDataProcessingInstruction(const MachineInstr &MI,
 110                                        unsigned ImplicitRd = 0,
 111                                        unsigned ImplicitRn = 0);
 112
 113     void emitLoadStoreInstruction(const MachineInstr &MI,
 114                                   unsigned ImplicitRd = 0,
 115                                   unsigned ImplicitRn = 0);
 116
 117     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 118                                       unsigned ImplicitRn = 0);
 119
 120     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 121
 122     void emitMulFrmInstruction(const MachineInstr &MI);
 123
 124     void emitExtendInstruction(const MachineInstr &MI);
 125
 126     void emitMiscArithInstruction(const MachineInstr &MI);
 127
 128     void emitSaturateInstruction(const MachineInstr &MI);
 129
 130     void emitBranchInstruction(const MachineInstr &MI);
 131
 132     void emitInlineJumpTable(unsigned JTIndex);
 133
 134     void emitMiscBranchInstruction(const MachineInstr &MI);
 135
 136     void emitVFPArithInstruction(const MachineInstr &MI);
 137
 138     void emitVFPConversionInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 141
 142     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 143
 144     void emitNEONLaneInstruction(const MachineInstr &MI);
 145     void emitNEONDupInstruction(const MachineInstr &MI);
 146     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 147     void emitNEON2RegInstruction(const MachineInstr &MI);
 148     void emitNEON3RegInstruction(const MachineInstr &MI);
 149
 150     /// getMachineOpValue - Return binary encoding of operand. If the machine
 151     /// operand requires relocation, record the relocation and return zero.
 152     unsigned getMachineOpValue(const MachineInstr &MI,
 153                                const MachineOperand &MO) const;
 154     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 155       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 156     }
 157
 158     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 159     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 160     //  operand values, instead querying getMachineOpValue() directly for
 161     //  each operand it needs to encode. Thus, any of the new encoder
 162     //  helper functions can simply return 0 as the values the return
 163     //  are already handled elsewhere. They are placeholders to allow this
 164     //  encoder to continue to function until the MC encoder is sufficiently
 165     //  far along that this one can be eliminated entirely.
 166     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 171       const { return 0; }
 172     unsigned NEONThumb2V8PostEncoder(const MachineInstr &MI,unsigned Val)
 173       const { return 0; }
 174     unsigned VFPThumb2PostEncoder(const MachineInstr&MI, unsigned Val)
 175       const { return 0; }
 176     unsigned getAdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getThumbAdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getThumbBLTargetOpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getThumbBLXTargetOpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getThumbBRTargetOpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getThumbBCCTargetOpValue(const MachineInstr &MI, unsigned Op)
 187       const { return 0; }
 188     unsigned getThumbCBTargetOpValue(const MachineInstr &MI, unsigned Op)
 189       const { return 0; }
 190     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 191       const { return 0; }
 192     unsigned getUnconditionalBranchTargetOpValue(const MachineInstr &MI,
 193       unsigned Op) const { return 0; }
 194     unsigned getARMBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 195       const { return 0; }
 196     unsigned getARMBLTargetOpValue(const MachineInstr &MI, unsigned Op)
 197       const { return 0; }
 198     unsigned getARMBLXTargetOpValue(const MachineInstr &MI, unsigned Op)
 199       const { return 0; }
 200     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 201       const { return 0; }
 202     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 203       const { return 0; }
 204     unsigned getT2SOImmOpValue(const MachineInstr &MI, unsigned Op)
 205       const { return 0; }
 206     unsigned getSORegRegOpValue(const MachineInstr &MI, unsigned Op)
 207       const { return 0; }
 208     unsigned getSORegImmOpValue(const MachineInstr &MI, unsigned Op)
 209       const { return 0; }
 210     unsigned getThumbAddrModeRegRegOpValue(const MachineInstr &MI, unsigned Op)
 211       const { return 0; }
 212     unsigned getT2AddrModeImm8OpValue(const MachineInstr &MI, unsigned Op)
 213       const { return 0; }
 214     unsigned getT2Imm8s4OpValue(const MachineInstr &MI, unsigned Op)
 215       const { return 0; }
 216     unsigned getT2AddrModeImm8s4OpValue(const MachineInstr &MI, unsigned Op)
 217       const { return 0; }
 218     unsigned getT2AddrModeImm0_1020s4OpValue(const MachineInstr &MI,unsigned Op)
 219       const { return 0; }
 220     unsigned getT2AddrModeImm8OffsetOpValue(const MachineInstr &MI, unsigned Op)
 221       const { return 0; }
 222     unsigned getT2AddrModeSORegOpValue(const MachineInstr &MI, unsigned Op)
 223       const { return 0; }
 224     unsigned getT2SORegOpValue(const MachineInstr &MI, unsigned Op)
 225       const { return 0; }
 226     unsigned getT2AdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 227       const { return 0; }
 228     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 229       const { return 0; }
 230     unsigned getAddrMode6OneLane32AddressOpValue(const MachineInstr &MI,
 231                                                  unsigned Op)
 232       const { return 0; }
 233     unsigned getAddrMode6DupAddressOpValue(const MachineInstr &MI, unsigned Op)
 234       const { return 0; }
 235     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 236       const { return 0; }
 237     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 238                                             unsigned Op) const { return 0; }
 239     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 240       const { return 0; }
 241
 242     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 243       const {
 244       // {17-13} = reg
 245       // {12}    = (U)nsigned (add == '1', sub == '0')
 246       // {11-0}  = imm12
 247       const MachineOperand &MO  = MI.getOperand(Op);
 248       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 249       if (!MO.isReg()) {
 250         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 251         return 0;
 252       }
 253       unsigned Reg = II->getRegisterInfo().getEncodingValue(MO.getReg());
 254       int32_t Imm12 = MO1.getImm();
 255       uint32_t Binary;
 256       Binary = Imm12 & 0xfff;
 257       if (Imm12 >= 0)
 258         Binary |= (1 << 12);
 259       Binary |= (Reg << 13);
 260       return Binary;
 261     }
 262
 263     unsigned getHiLo16ImmOpValue(const MachineInstr &MI, unsigned Op) const {
 264       return 0;
 265     }
 266
 267     uint32_t getAddrMode2OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 268       const { return 0;}
 269     uint32_t getPostIdxRegOpValue(const MachineInstr &MI, unsigned OpIdx)
 270       const { return 0;}
 271     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 272       const { return 0;}
 273     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op)
 274       const { return 0; }
 275     uint32_t getAddrModeThumbSPOpValue(const MachineInstr &MI, unsigned Op)
 276       const { return 0; }
 277     uint32_t getAddrModeISOpValue(const MachineInstr &MI, unsigned Op)
 278       const { return 0; }
 279     uint32_t getAddrModePCOpValue(const MachineInstr &MI, unsigned Op)
 280       const { return 0; }
 281     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 282       // {17-13} = reg
 283       // {12}    = (U)nsigned (add == '1', sub == '0')
 284       // {11-0}  = imm12
 285       const MachineOperand &MO  = MI.getOperand(Op);
 286       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 287       if (!MO.isReg()) {
 288         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 289         return 0;
 290       }
 291       unsigned Reg = II->getRegisterInfo().getEncodingValue(MO.getReg());
 292       int32_t Imm12 = MO1.getImm();
 293
 294       // Special value for #-0
 295       if (Imm12 == INT32_MIN)
 296         Imm12 = 0;
 297
 298       // Immediate is always encoded as positive. The 'U' bit controls add vs
 299       // sub.
 300       bool isAdd = true;
 301       if (Imm12 < 0) {
 302         Imm12 = -Imm12;
 303         isAdd = false;
 304       }
 305
 306       uint32_t Binary = Imm12 & 0xfff;
 307       if (isAdd)
 308         Binary |= (1 << 12);
 309       Binary |= (Reg << 13);
 310       return Binary;
 311     }
 312     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 313       const { return 0; }
 314
 315     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 316       const { return 0; }
 317
 318     unsigned getShiftRight8Imm(const MachineInstr &MI, unsigned Op)
 319       const { return 0; }
 320     unsigned getShiftRight16Imm(const MachineInstr &MI, unsigned Op)
 321       const { return 0; }
 322     unsigned getShiftRight32Imm(const MachineInstr &MI, unsigned Op)
 323       const { return 0; }
 324     unsigned getShiftRight64Imm(const MachineInstr &MI, unsigned Op)
 325       const { return 0; }
 326
 327     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 328     /// machine operand requires relocation, record the relocation and return
 329     /// zero.
 330     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 331                             unsigned Reloc);
 332
 333     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 334     ///
 335     unsigned getShiftOp(unsigned Imm) const ;
 336
 337     /// Routines that handle operands which add machine relocations which are
 338     /// fixed up by the relocation stage.
 339     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 340                            bool MayNeedFarStub,  bool Indirect,
 341                            intptr_t ACPV = 0) const;
 342     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 343     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 344     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 345     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 346                                intptr_t JTBase = 0) const;
 347     unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) const;
 348     unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) const;
 349     unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) const;
 350     unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) const;
 351     unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) const;
 352     unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) const;
 353   };
 354 }
 355
 356 char ARMCodeEmitter::ID = 0;
 357
 358 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 359 /// code to the specified MCE object.
 360 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 361                                                 JITCodeEmitter &JCE) {
 362   return new ARMCodeEmitter(TM, JCE);
 363 }
 364
 365 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 366   TargetMachine &Target = const_cast<TargetMachine&>(MF.getTarget());
 367
 368   assert((Target.getRelocationModel() != Reloc::Default ||
 369           Target.getRelocationModel() != Reloc::Static) &&
 370          "JIT relocation model must be set to static or default!");
 371   // Initialize the subtarget first so we can grab all of the
 372   // subtarget dependent variables from there.
 373   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 374   JTI = static_cast<ARMJITInfo *>(Target.getSubtargetImpl()->getJITInfo());
 375   II = static_cast<const ARMBaseInstrInfo *>(Subtarget->getInstrInfo());
 376   TD = Target.getSubtargetImpl()->getDataLayout();
 377
 378   MCPEs = &MF.getConstantPool()->getConstants();
 379   MJTEs = nullptr;
 380   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 381   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 382   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 383   JTI->Initialize(MF, IsPIC);
 384   MMI = &getAnalysis<MachineModuleInfo>();
 385   MCE.setModuleInfo(MMI);
 386
 387   do {
 388     DEBUG(errs() << "JITTing function '"
 389           << MF.getName() << "'\n");
 390     MCE.startFunction(MF);
 391     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 392          MBB != E; ++MBB) {
 393       MCE.StartMachineBasicBlock(MBB);
 394       for (MachineBasicBlock::iterator I = MBB->begin(), E = MBB->end();
 395            I != E; ++I)
 396         emitInstruction(*I);
 397     }
 398   } while (MCE.finishFunction(MF));
 399
 400   return false;
 401 }
 402
 403 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 404 ///
 405 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 406   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 407   default: llvm_unreachable("Unknown shift opc!");
 408   case ARM_AM::asr: return 2;
 409   case ARM_AM::lsl: return 0;
 410   case ARM_AM::lsr: return 1;
 411   case ARM_AM::ror:
 412   case ARM_AM::rrx: return 3;
 413   }
 414 }
 415
 416 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 417 /// machine operand requires relocation, record the relocation and return zero.
 418 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 419                                         const MachineOperand &MO,
 420                                         unsigned Reloc) {
 421   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 422       && "Relocation to this function should be for movt or movw");
 423
 424   if (MO.isImm())
 425     return static_cast<unsigned>(MO.getImm());
 426   else if (MO.isGlobal())
 427     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 428   else if (MO.isSymbol())
 429     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 430   else if (MO.isMBB())
 431     emitMachineBasicBlock(MO.getMBB(), Reloc);
 432   else {
 433 #ifndef NDEBUG
 434     errs() << MO;
 435 #endif
 436     llvm_unreachable("Unsupported operand type for movw/movt");
 437   }
 438   return 0;
 439 }
 440
 441 /// getMachineOpValue - Return binary encoding of operand. If the machine
 442 /// operand requires relocation, record the relocation and return zero.
 443 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 444                                            const MachineOperand &MO) const {
 445   if (MO.isReg())
 446     return II->getRegisterInfo().getEncodingValue(MO.getReg());
 447   else if (MO.isImm())
 448     return static_cast<unsigned>(MO.getImm());
 449   else if (MO.isGlobal())
 450     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 451   else if (MO.isSymbol())
 452     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 453   else if (MO.isCPI()) {
 454     const MCInstrDesc &MCID = MI.getDesc();
 455     // For VFP load, the immediate offset is multiplied by 4.
 456     unsigned Reloc =  ((MCID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 457       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 458     emitConstPoolAddress(MO.getIndex(), Reloc);
 459   } else if (MO.isJTI())
 460     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 461   else if (MO.isMBB())
 462     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 463   else
 464     llvm_unreachable("Unable to encode MachineOperand!");
 465   return 0;
 466 }
 467
 468 /// emitGlobalAddress - Emit the specified address to the code stream.
 469 ///
 470 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 471                                        bool MayNeedFarStub, bool Indirect,
 472                                        intptr_t ACPV) const {
 473   MachineRelocation MR = Indirect
 474     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 475                                            const_cast<GlobalValue *>(GV),
 476                                            ACPV, MayNeedFarStub)
 477     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 478                                const_cast<GlobalValue *>(GV), ACPV,
 479                                MayNeedFarStub);
 480   MCE.addRelocation(MR);
 481 }
 482
 483 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 484 /// be emitted to the current location in the function, and allow it to be PC
 485 /// relative.
 486 void ARMCodeEmitter::
 487 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 488   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 489                                                  Reloc, ES));
 490 }
 491
 492 /// emitConstPoolAddress - Arrange for the address of an constant pool
 493 /// to be emitted to the current location in the function, and allow it to be PC
 494 /// relative.
 495 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 496   // Tell JIT emitter we'll resolve the address.
 497   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 498                                                     Reloc, CPI, 0, true));
 499 }
 500
 501 /// emitJumpTableAddress - Arrange for the address of a jump table to
 502 /// be emitted to the current location in the function, and allow it to be PC
 503 /// relative.
 504 void ARMCodeEmitter::
 505 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 506   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 507                                                     Reloc, JTIndex, 0, true));
 508 }
 509
 510 /// emitMachineBasicBlock - Emit the specified address basic block.
 511 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 512                                            unsigned Reloc,
 513                                            intptr_t JTBase) const {
 514   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 515                                              Reloc, BB, JTBase));
 516 }
 517
 518 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 519   DEBUG(errs() << "  0x";
 520         errs().write_hex(Binary) << "\n");
 521   MCE.emitWordLE(Binary);
 522 }
 523
 524 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 525   DEBUG(errs() << "  0x";
 526         errs().write_hex(Binary) << "\n");
 527   MCE.emitDWordLE(Binary);
 528 }
 529
 530 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 531   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 532
 533   MCE.processDebugLoc(MI.getDebugLoc(), true);
 534
 535   ++NumEmitted;  // Keep track of the # of mi's emitted
 536   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 537   default: {
 538     llvm_unreachable("Unhandled instruction encoding format!");
 539   }
 540   case ARMII::MiscFrm:
 541     if (MI.getOpcode() == ARM::LEApcrelJT) {
 542       // Materialize jumptable address.
 543       emitLEApcrelJTInstruction(MI);
 544       break;
 545     }
 546     llvm_unreachable("Unhandled instruction encoding!");
 547   case ARMII::Pseudo:
 548     emitPseudoInstruction(MI);
 549     break;
 550   case ARMII::DPFrm:
 551   case ARMII::DPSoRegFrm:
 552     emitDataProcessingInstruction(MI);
 553     break;
 554   case ARMII::LdFrm:
 555   case ARMII::StFrm:
 556     emitLoadStoreInstruction(MI);
 557     break;
 558   case ARMII::LdMiscFrm:
 559   case ARMII::StMiscFrm:
 560     emitMiscLoadStoreInstruction(MI);
 561     break;
 562   case ARMII::LdStMulFrm:
 563     emitLoadStoreMultipleInstruction(MI);
 564     break;
 565   case ARMII::MulFrm:
 566     emitMulFrmInstruction(MI);
 567     break;
 568   case ARMII::ExtFrm:
 569     emitExtendInstruction(MI);
 570     break;
 571   case ARMII::ArithMiscFrm:
 572     emitMiscArithInstruction(MI);
 573     break;
 574   case ARMII::SatFrm:
 575     emitSaturateInstruction(MI);
 576     break;
 577   case ARMII::BrFrm:
 578     emitBranchInstruction(MI);
 579     break;
 580   case ARMII::BrMiscFrm:
 581     emitMiscBranchInstruction(MI);
 582     break;
 583   // VFP instructions.
 584   case ARMII::VFPUnaryFrm:
 585   case ARMII::VFPBinaryFrm:
 586     emitVFPArithInstruction(MI);
 587     break;
 588   case ARMII::VFPConv1Frm:
 589   case ARMII::VFPConv2Frm:
 590   case ARMII::VFPConv3Frm:
 591   case ARMII::VFPConv4Frm:
 592   case ARMII::VFPConv5Frm:
 593     emitVFPConversionInstruction(MI);
 594     break;
 595   case ARMII::VFPLdStFrm:
 596     emitVFPLoadStoreInstruction(MI);
 597     break;
 598   case ARMII::VFPLdStMulFrm:
 599     emitVFPLoadStoreMultipleInstruction(MI);
 600     break;
 601
 602   // NEON instructions.
 603   case ARMII::NGetLnFrm:
 604   case ARMII::NSetLnFrm:
 605     emitNEONLaneInstruction(MI);
 606     break;
 607   case ARMII::NDupFrm:
 608     emitNEONDupInstruction(MI);
 609     break;
 610   case ARMII::N1RegModImmFrm:
 611     emitNEON1RegModImmInstruction(MI);
 612     break;
 613   case ARMII::N2RegFrm:
 614     emitNEON2RegInstruction(MI);
 615     break;
 616   case ARMII::N3RegFrm:
 617     emitNEON3RegInstruction(MI);
 618     break;
 619   }
 620   MCE.processDebugLoc(MI.getDebugLoc(), false);
 621 }
 622
 623 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 624   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 625   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 626   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 627
 628   // Remember the CONSTPOOL_ENTRY address for later relocation.
 629   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 630
 631   // Emit constpool island entry. In most cases, the actual values will be
 632   // resolved and relocated after code emission.
 633   if (MCPE.isMachineConstantPoolEntry()) {
 634     ARMConstantPoolValue *ACPV =
 635       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 636
 637     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 638           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 639
 640     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 641     const GlobalValue *GV = cast<ARMConstantPoolConstant>(ACPV)->getGV();
 642     if (GV) {
 643       Reloc::Model RelocM = TM.getRelocationModel();
 644       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 645                         isa<Function>(GV),
 646                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 647                         (intptr_t)ACPV);
 648     } else  {
 649       const char *Sym = cast<ARMConstantPoolSymbol>(ACPV)->getSymbol();
 650       emitExternalSymbolAddress(Sym, ARM::reloc_arm_absolute);
 651     }
 652     emitWordLE(0);
 653   } else {
 654     const Constant *CV = MCPE.Val.ConstVal;
 655
 656     DEBUG({
 657         errs() << "  ** Constant pool #" << CPI << " @ "
 658                << (void*)MCE.getCurrentPCValue() << " ";
 659         if (const Function *F = dyn_cast<Function>(CV))
 660           errs() << F->getName();
 661         else
 662           errs() << *CV;
 663         errs() << '\n';
 664       });
 665
 666     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 667       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 668       emitWordLE(0);
 669     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 670       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 671       emitWordLE(Val);
 672     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 673       if (CFP->getType()->isFloatTy())
 674         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 675       else if (CFP->getType()->isDoubleTy())
 676         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 677       else {
 678         llvm_unreachable("Unable to handle this constantpool entry!");
 679       }
 680     } else {
 681       llvm_unreachable("Unable to handle this constantpool entry!");
 682     }
 683   }
 684 }
 685
 686 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 687   const MachineOperand &MO0 = MI.getOperand(0);
 688   const MachineOperand &MO1 = MI.getOperand(1);
 689
 690   // Emit the 'movw' instruction.
 691   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 692
 693   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 694
 695   // Set the conditional execution predicate.
 696   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 697
 698   // Encode Rd.
 699   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 700
 701   // Encode imm16 as imm4:imm12
 702   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 703   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 704   emitWordLE(Binary);
 705
 706   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 707   // Emit the 'movt' instruction.
 708   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 709
 710   // Set the conditional execution predicate.
 711   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 712
 713   // Encode Rd.
 714   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 715
 716   // Encode imm16 as imm4:imm1, same as movw above.
 717   Binary |= Hi16 & 0xFFF;
 718   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 719   emitWordLE(Binary);
 720 }
 721
 722 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 723   const MachineOperand &MO0 = MI.getOperand(0);
 724   const MachineOperand &MO1 = MI.getOperand(1);
 725   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 726                                                   "Not a valid so_imm value!");
 727   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 728   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 729
 730   // Emit the 'mov' instruction.
 731   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 732
 733   // Set the conditional execution predicate.
 734   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 735
 736   // Encode Rd.
 737   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 738
 739   // Encode so_imm.
 740   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 741   Binary |= 1 << ARMII::I_BitShift;
 742   Binary |= getMachineSoImmOpValue(V1);
 743   emitWordLE(Binary);
 744
 745   // Now the 'orr' instruction.
 746   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 747
 748   // Set the conditional execution predicate.
 749   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 750
 751   // Encode Rd.
 752   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 753
 754   // Encode Rn.
 755   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 756
 757   // Encode so_imm.
 758   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 759   Binary |= 1 << ARMII::I_BitShift;
 760   Binary |= getMachineSoImmOpValue(V2);
 761   emitWordLE(Binary);
 762 }
 763
 764 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 765   // It's basically add r, pc, (LJTI - $+8)
 766
 767   const MCInstrDesc &MCID = MI.getDesc();
 768
 769   // Emit the 'add' instruction.
 770   unsigned Binary = 0x4 << 21;  // add: Insts{24-21} = 0b0100
 771
 772   // Set the conditional execution predicate
 773   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 774
 775   // Encode S bit if MI modifies CPSR.
 776   Binary |= getAddrModeSBit(MI, MCID);
 777
 778   // Encode Rd.
 779   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 780
 781   // Encode Rn which is PC.
 782   Binary |= II->getRegisterInfo().getEncodingValue(ARM::PC) << ARMII::RegRnShift;
 783
 784   // Encode the displacement.
 785   Binary |= 1 << ARMII::I_BitShift;
 786   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 787
 788   emitWordLE(Binary);
 789 }
 790
 791 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 792   unsigned Opcode = MI.getDesc().Opcode;
 793
 794   // Part of binary is determined by TableGn.
 795   unsigned Binary = getBinaryCodeForInstr(MI);
 796
 797   // Set the conditional execution predicate
 798   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 799
 800   // Encode S bit if MI modifies CPSR.
 801   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 802     Binary |= 1 << ARMII::S_BitShift;
 803
 804   // Encode register def if there is one.
 805   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 806
 807   // Encode the shift operation.
 808   switch (Opcode) {
 809   default: break;
 810   case ARM::RRX:
 811     // rrx
 812     Binary |= 0x6 << 4;
 813     break;
 814   case ARM::MOVsrl_flag:
 815     // lsr #1
 816     Binary |= (0x2 << 4) | (1 << 7);
 817     break;
 818   case ARM::MOVsra_flag:
 819     // asr #1
 820     Binary |= (0x4 << 4) | (1 << 7);
 821     break;
 822   }
 823
 824   // Encode register Rm.
 825   Binary |= getMachineOpValue(MI, 1);
 826
 827   emitWordLE(Binary);
 828 }
 829
 830 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 831   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 832         << (void*)MCE.getCurrentPCValue() << '\n');
 833   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 834 }
 835
 836 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 837   unsigned Opcode = MI.getDesc().Opcode;
 838   switch (Opcode) {
 839   default:
 840     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 841   case ARM::BX_CALL:
 842   case ARM::BMOVPCRX_CALL: {
 843     // First emit mov lr, pc
 844     unsigned Binary = 0x01a0e00f;
 845     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 846     emitWordLE(Binary);
 847
 848     // and then emit the branch.
 849     emitMiscBranchInstruction(MI);
 850     break;
 851   }
 852   case TargetOpcode::INLINEASM: {
 853     // We allow inline assembler nodes with empty bodies - they can
 854     // implicitly define registers, which is ok for JIT.
 855     if (MI.getOperand(0).getSymbolName()[0]) {
 856       report_fatal_error("JIT does not support inline asm!");
 857     }
 858     break;
 859   }
 860   case TargetOpcode::CFI_INSTRUCTION:
 861     break;
 862   case TargetOpcode::EH_LABEL:
 863     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 864     break;
 865   case TargetOpcode::IMPLICIT_DEF:
 866   case TargetOpcode::KILL:
 867     // Do nothing.
 868     break;
 869   case ARM::CONSTPOOL_ENTRY:
 870     emitConstPoolInstruction(MI);
 871     break;
 872   case ARM::PICADD: {
 873     // Remember of the address of the PC label for relocation later.
 874     addPCLabel(MI.getOperand(2).getImm());
 875     // PICADD is just an add instruction that implicitly read pc.
 876     emitDataProcessingInstruction(MI, 0, ARM::PC);
 877     break;
 878   }
 879   case ARM::PICLDR:
 880   case ARM::PICLDRB:
 881   case ARM::PICSTR:
 882   case ARM::PICSTRB: {
 883     // Remember of the address of the PC label for relocation later.
 884     addPCLabel(MI.getOperand(2).getImm());
 885     // These are just load / store instructions that implicitly read pc.
 886     emitLoadStoreInstruction(MI, 0, ARM::PC);
 887     break;
 888   }
 889   case ARM::PICLDRH:
 890   case ARM::PICLDRSH:
 891   case ARM::PICLDRSB:
 892   case ARM::PICSTRH: {
 893     // Remember of the address of the PC label for relocation later.
 894     addPCLabel(MI.getOperand(2).getImm());
 895     // These are just load / store instructions that implicitly read pc.
 896     emitMiscLoadStoreInstruction(MI, ARM::PC);
 897     break;
 898   }
 899
 900   case ARM::MOVi32imm:
 901     // Two instructions to materialize a constant.
 902     if (Subtarget->hasV6T2Ops())
 903       emitMOVi32immInstruction(MI);
 904     else
 905       emitMOVi2piecesInstruction(MI);
 906     break;
 907
 908   case ARM::LEApcrelJT:
 909     // Materialize jumptable address.
 910     emitLEApcrelJTInstruction(MI);
 911     break;
 912   case ARM::RRX:
 913   case ARM::MOVsrl_flag:
 914   case ARM::MOVsra_flag:
 915     emitPseudoMoveInstruction(MI);
 916     break;
 917   }
 918 }
 919
 920 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 921                                                 const MCInstrDesc &MCID,
 922                                                 const MachineOperand &MO,
 923                                                 unsigned OpIdx) {
 924   unsigned Binary = getMachineOpValue(MI, MO);
 925
 926   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 927   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 928   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 929
 930   // Encode the shift opcode.
 931   unsigned SBits = 0;
 932   unsigned Rs = MO1.getReg();
 933   if (Rs) {
 934     // Set shift operand (bit[7:4]).
 935     // LSL - 0001
 936     // LSR - 0011
 937     // ASR - 0101
 938     // ROR - 0111
 939     // RRX - 0110 and bit[11:8] clear.
 940     switch (SOpc) {
 941     default: llvm_unreachable("Unknown shift opc!");
 942     case ARM_AM::lsl: SBits = 0x1; break;
 943     case ARM_AM::lsr: SBits = 0x3; break;
 944     case ARM_AM::asr: SBits = 0x5; break;
 945     case ARM_AM::ror: SBits = 0x7; break;
 946     case ARM_AM::rrx: SBits = 0x6; break;
 947     }
 948   } else {
 949     // Set shift operand (bit[6:4]).
 950     // LSL - 000
 951     // LSR - 010
 952     // ASR - 100
 953     // ROR - 110
 954     switch (SOpc) {
 955     default: llvm_unreachable("Unknown shift opc!");
 956     case ARM_AM::lsl: SBits = 0x0; break;
 957     case ARM_AM::lsr: SBits = 0x2; break;
 958     case ARM_AM::asr: SBits = 0x4; break;
 959     case ARM_AM::ror: SBits = 0x6; break;
 960     }
 961   }
 962   Binary |= SBits << 4;
 963   if (SOpc == ARM_AM::rrx)
 964     return Binary;
 965
 966   // Encode the shift operation Rs or shift_imm (except rrx).
 967   if (Rs) {
 968     // Encode Rs bit[11:8].
 969     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 970     return Binary | (II->getRegisterInfo().getEncodingValue(Rs) << ARMII::RegRsShift);
 971   }
 972
 973   // Encode shift_imm bit[11:7].
 974   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 975 }
 976
 977 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 978   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 979   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 980
 981   // Encode rotate_imm.
 982   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 983     << ARMII::SoRotImmShift;
 984
 985   // Encode immed_8.
 986   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 987   return Binary;
 988 }
 989
 990 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 991                                          const MCInstrDesc &MCID) const {
 992   for (unsigned i = MI.getNumOperands(), e = MCID.getNumOperands(); i >= e;--i){
 993     const MachineOperand &MO = MI.getOperand(i-1);
 994     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 995       return 1 << ARMII::S_BitShift;
 996   }
 997   return 0;
 998 }
 999
1000 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
1001                                                    unsigned ImplicitRd,
1002                                                    unsigned ImplicitRn) {
1003   const MCInstrDesc &MCID = MI.getDesc();
1004
1005   // Part of binary is determined by TableGn.
1006   unsigned Binary = getBinaryCodeForInstr(MI);
1007
1008   // Set the conditional execution predicate
1009   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1010
1011   // Encode S bit if MI modifies CPSR.
1012   Binary |= getAddrModeSBit(MI, MCID);
1013
1014   // Encode register def if there is one.
1015   unsigned NumDefs = MCID.getNumDefs();
1016   unsigned OpIdx = 0;
1017   if (NumDefs)
1018     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1019   else if (ImplicitRd)
1020     // Special handling for implicit use (e.g. PC).
1021     Binary |= (II->getRegisterInfo().getEncodingValue(ImplicitRd) << ARMII::RegRdShift);
1022
1023   if (MCID.Opcode == ARM::MOVi16) {
1024       // Get immediate from MI.
1025       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
1026                       ARM::reloc_arm_movw);
1027       // Encode imm which is the same as in emitMOVi32immInstruction().
1028       Binary |= Lo16 & 0xFFF;
1029       Binary |= ((Lo16 >> 12) & 0xF) << 16;
1030       emitWordLE(Binary);
1031       return;
1032   } else if(MCID.Opcode == ARM::MOVTi16) {
1033       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
1034                        ARM::reloc_arm_movt) >> 16);
1035       Binary |= Hi16 & 0xFFF;
1036       Binary |= ((Hi16 >> 12) & 0xF) << 16;
1037       emitWordLE(Binary);
1038       return;
1039   } else if ((MCID.Opcode == ARM::BFC) || (MCID.Opcode == ARM::BFI)) {
1040       uint32_t v = ~MI.getOperand(2).getImm();
1041       int32_t lsb = countTrailingZeros(v);
1042       int32_t msb = (32 - countLeadingZeros(v)) - 1;
1043       // Instr{20-16} = msb, Instr{11-7} = lsb
1044       Binary |= (msb & 0x1F) << 16;
1045       Binary |= (lsb & 0x1F) << 7;
1046       emitWordLE(Binary);
1047       return;
1048   } else if ((MCID.Opcode == ARM::UBFX) || (MCID.Opcode == ARM::SBFX)) {
1049       // Encode Rn in Instr{0-3}
1050       Binary |= getMachineOpValue(MI, OpIdx++);
1051
1052       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
1053       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
1054
1055       // Instr{20-16} = widthm1, Instr{11-7} = lsb
1056       Binary |= (widthm1 & 0x1F) << 16;
1057       Binary |= (lsb & 0x1F) << 7;
1058       emitWordLE(Binary);
1059       return;
1060   }
1061
1062   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
1063   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1)
1064     ++OpIdx;
1065
1066   // Encode first non-shifter register operand if there is one.
1067   bool isUnary = MCID.TSFlags & ARMII::UnaryDP;
1068   if (!isUnary) {
1069     if (ImplicitRn)
1070       // Special handling for implicit use (e.g. PC).
1071       Binary |= (II->getRegisterInfo().getEncodingValue(ImplicitRn) << ARMII::RegRnShift);
1072     else {
1073       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
1074       ++OpIdx;
1075     }
1076   }
1077
1078   // Encode shifter operand.
1079   const MachineOperand &MO = MI.getOperand(OpIdx);
1080   if ((MCID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
1081     // Encode SoReg.
1082     emitWordLE(Binary | getMachineSoRegOpValue(MI, MCID, MO, OpIdx));
1083     return;
1084   }
1085
1086   if (MO.isReg()) {
1087     // Encode register Rm.
1088     emitWordLE(Binary | II->getRegisterInfo().getEncodingValue(MO.getReg()));
1089     return;
1090   }
1091
1092   // Encode so_imm.
1093   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
1094
1095   emitWordLE(Binary);
1096 }
1097
1098 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1099                                               unsigned ImplicitRd,
1100                                               unsigned ImplicitRn) {
1101   const MCInstrDesc &MCID = MI.getDesc();
1102   unsigned Form = MCID.TSFlags & ARMII::FormMask;
1103   bool IsPrePost = (MCID.TSFlags & ARMII::IndexModeMask) != 0;
1104
1105   // Part of binary is determined by TableGn.
1106   unsigned Binary = getBinaryCodeForInstr(MI);
1107
1108   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1109   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1110       MI.getOpcode() == ARM::STRi12) {
1111     emitWordLE(Binary);
1112     return;
1113   }
1114
1115   // Set the conditional execution predicate
1116   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1117
1118   unsigned OpIdx = 0;
1119
1120   // Operand 0 of a pre- and post-indexed store is the address base
1121   // writeback. Skip it.
1122   bool Skipped = false;
1123   if (IsPrePost && Form == ARMII::StFrm) {
1124     ++OpIdx;
1125     Skipped = true;
1126   }
1127
1128   // Set first operand
1129   if (ImplicitRd)
1130     // Special handling for implicit use (e.g. PC).
1131     Binary |= (II->getRegisterInfo().getEncodingValue(ImplicitRd) << ARMII::RegRdShift);
1132   else
1133     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1134
1135   // Set second operand
1136   if (ImplicitRn)
1137     // Special handling for implicit use (e.g. PC).
1138     Binary |= (II->getRegisterInfo().getEncodingValue(ImplicitRn) << ARMII::RegRnShift);
1139   else
1140     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1141
1142   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1143   if (!Skipped && MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1)
1144     ++OpIdx;
1145
1146   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1147   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1148     ? 0 : MI.getOperand(OpIdx+1).getImm();
1149
1150   // Set bit U(23) according to sign of immed value (positive or negative).
1151   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1152              ARMII::U_BitShift);
1153   if (!MO2.getReg()) { // is immediate
1154     if (ARM_AM::getAM2Offset(AM2Opc))
1155       // Set the value of offset_12 field
1156       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1157     emitWordLE(Binary);
1158     return;
1159   }
1160
1161   // Set bit I(25), because this is not in immediate encoding.
1162   Binary |= 1 << ARMII::I_BitShift;
1163   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1164   // Set bit[3:0] to the corresponding Rm register
1165   Binary |= II->getRegisterInfo().getEncodingValue(MO2.getReg());
1166
1167   // If this instr is in scaled register offset/index instruction, set
1168   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1169   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1170     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1171     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1172   }
1173
1174   emitWordLE(Binary);
1175 }
1176
1177 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1178                                                   unsigned ImplicitRn) {
1179   const MCInstrDesc &MCID = MI.getDesc();
1180   unsigned Form = MCID.TSFlags & ARMII::FormMask;
1181   bool IsPrePost = (MCID.TSFlags & ARMII::IndexModeMask) != 0;
1182
1183   // Part of binary is determined by TableGn.
1184   unsigned Binary = getBinaryCodeForInstr(MI);
1185
1186   // Set the conditional execution predicate
1187   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1188
1189   unsigned OpIdx = 0;
1190
1191   // Operand 0 of a pre- and post-indexed store is the address base
1192   // writeback. Skip it.
1193   bool Skipped = false;
1194   if (IsPrePost && Form == ARMII::StMiscFrm) {
1195     ++OpIdx;
1196     Skipped = true;
1197   }
1198
1199   // Set first operand
1200   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1201
1202   // Skip LDRD and STRD's second operand.
1203   if (MCID.Opcode == ARM::LDRD || MCID.Opcode == ARM::STRD)
1204     ++OpIdx;
1205
1206   // Set second operand
1207   if (ImplicitRn)
1208     // Special handling for implicit use (e.g. PC).
1209     Binary |= (II->getRegisterInfo().getEncodingValue(ImplicitRn) << ARMII::RegRnShift);
1210   else
1211     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1212
1213   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1214   if (!Skipped && MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1)
1215     ++OpIdx;
1216
1217   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1218   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1219     ? 0 : MI.getOperand(OpIdx+1).getImm();
1220
1221   // Set bit U(23) according to sign of immed value (positive or negative)
1222   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1223              ARMII::U_BitShift);
1224
1225   // If this instr is in register offset/index encoding, set bit[3:0]
1226   // to the corresponding Rm register.
1227   if (MO2.getReg()) {
1228     Binary |= II->getRegisterInfo().getEncodingValue(MO2.getReg());
1229     emitWordLE(Binary);
1230     return;
1231   }
1232
1233   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1234   Binary |= 1 << ARMII::AM3_I_BitShift;
1235   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1236     // Set operands
1237     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1238     Binary |= (ImmOffs & 0xF);                      // immedL
1239   }
1240
1241   emitWordLE(Binary);
1242 }
1243
1244 static unsigned getAddrModeUPBits(unsigned Mode) {
1245   unsigned Binary = 0;
1246
1247   // Set addressing mode by modifying bits U(23) and P(24)
1248   // IA - Increment after  - bit U = 1 and bit P = 0
1249   // IB - Increment before - bit U = 1 and bit P = 1
1250   // DA - Decrement after  - bit U = 0 and bit P = 0
1251   // DB - Decrement before - bit U = 0 and bit P = 1
1252   switch (Mode) {
1253   default: llvm_unreachable("Unknown addressing sub-mode!");
1254   case ARM_AM::da:                                     break;
1255   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1256   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1257   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1258   }
1259
1260   return Binary;
1261 }
1262
1263 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1264   const MCInstrDesc &MCID = MI.getDesc();
1265   bool IsUpdating = (MCID.TSFlags & ARMII::IndexModeMask) != 0;
1266
1267   // Part of binary is determined by TableGn.
1268   unsigned Binary = getBinaryCodeForInstr(MI);
1269
1270   // Set the conditional execution predicate
1271   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1272
1273   // Skip operand 0 of an instruction with base register update.
1274   unsigned OpIdx = 0;
1275   if (IsUpdating)
1276     ++OpIdx;
1277
1278   // Set base address operand
1279   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1280
1281   // Set addressing mode by modifying bits U(23) and P(24)
1282   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1283   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1284
1285   // Set bit W(21)
1286   if (IsUpdating)
1287     Binary |= 0x1 << ARMII::W_BitShift;
1288
1289   // Set registers
1290   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1291     const MachineOperand &MO = MI.getOperand(i);
1292     if (!MO.isReg() || MO.isImplicit())
1293       break;
1294     unsigned RegNum = II->getRegisterInfo().getEncodingValue(MO.getReg());
1295     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1296            RegNum < 16);
1297     Binary |= 0x1 << RegNum;
1298   }
1299
1300   emitWordLE(Binary);
1301 }
1302
1303 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1304   const MCInstrDesc &MCID = MI.getDesc();
1305
1306   // Part of binary is determined by TableGn.
1307   unsigned Binary = getBinaryCodeForInstr(MI);
1308
1309   // Set the conditional execution predicate
1310   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1311
1312   // Encode S bit if MI modifies CPSR.
1313   Binary |= getAddrModeSBit(MI, MCID);
1314
1315   // 32x32->64bit operations have two destination registers. The number
1316   // of register definitions will tell us if that's what we're dealing with.
1317   unsigned OpIdx = 0;
1318   if (MCID.getNumDefs() == 2)
1319     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1320
1321   // Encode Rd
1322   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1323
1324   // Encode Rm
1325   Binary |= getMachineOpValue(MI, OpIdx++);
1326
1327   // Encode Rs
1328   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1329
1330   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1331   // it as Rn (for multiply, that's in the same offset as RdLo.
1332   if (MCID.getNumOperands() > OpIdx &&
1333       !MCID.OpInfo[OpIdx].isPredicate() &&
1334       !MCID.OpInfo[OpIdx].isOptionalDef())
1335     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1336
1337   emitWordLE(Binary);
1338 }
1339
1340 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1341   const MCInstrDesc &MCID = MI.getDesc();
1342
1343   // Part of binary is determined by TableGn.
1344   unsigned Binary = getBinaryCodeForInstr(MI);
1345
1346   // Set the conditional execution predicate
1347   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1348
1349   unsigned OpIdx = 0;
1350
1351   // Encode Rd
1352   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1353
1354   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1355   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1356   if (MO2.isReg()) {
1357     // Two register operand form.
1358     // Encode Rn.
1359     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1360
1361     // Encode Rm.
1362     Binary |= getMachineOpValue(MI, MO2);
1363     ++OpIdx;
1364   } else {
1365     Binary |= getMachineOpValue(MI, MO1);
1366   }
1367
1368   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1369   if (MI.getOperand(OpIdx).isImm() &&
1370       !MCID.OpInfo[OpIdx].isPredicate() &&
1371       !MCID.OpInfo[OpIdx].isOptionalDef())
1372     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1373
1374   emitWordLE(Binary);
1375 }
1376
1377 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1378   const MCInstrDesc &MCID = MI.getDesc();
1379
1380   // Part of binary is determined by TableGn.
1381   unsigned Binary = getBinaryCodeForInstr(MI);
1382
1383   // Set the conditional execution predicate
1384   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1385
1386   // PKH instructions are finished at this point
1387   if (MCID.Opcode == ARM::PKHBT || MCID.Opcode == ARM::PKHTB) {
1388     emitWordLE(Binary);
1389     return;
1390   }
1391
1392   unsigned OpIdx = 0;
1393
1394   // Encode Rd
1395   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1396
1397   const MachineOperand &MO = MI.getOperand(OpIdx++);
1398   if (OpIdx == MCID.getNumOperands() ||
1399       MCID.OpInfo[OpIdx].isPredicate() ||
1400       MCID.OpInfo[OpIdx].isOptionalDef()) {
1401     // Encode Rm and it's done.
1402     Binary |= getMachineOpValue(MI, MO);
1403     emitWordLE(Binary);
1404     return;
1405   }
1406
1407   // Encode Rn.
1408   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1409
1410   // Encode Rm.
1411   Binary |= getMachineOpValue(MI, OpIdx++);
1412
1413   // Encode shift_imm.
1414   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1415   if (MCID.Opcode == ARM::PKHTB) {
1416     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1417     if (ShiftAmt == 32)
1418       ShiftAmt = 0;
1419   }
1420   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1421   Binary |= ShiftAmt << ARMII::ShiftShift;
1422
1423   emitWordLE(Binary);
1424 }
1425
1426 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1427   const MCInstrDesc &MCID = MI.getDesc();
1428
1429   // Part of binary is determined by TableGen.
1430   unsigned Binary = getBinaryCodeForInstr(MI);
1431
1432   // Set the conditional execution predicate
1433   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1434
1435   // Encode Rd
1436   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1437
1438   // Encode saturate bit position.
1439   unsigned Pos = MI.getOperand(1).getImm();
1440   if (MCID.Opcode == ARM::SSAT || MCID.Opcode == ARM::SSAT16)
1441     Pos -= 1;
1442   assert((Pos < 16 || (Pos < 32 &&
1443                        MCID.Opcode != ARM::SSAT16 &&
1444                        MCID.Opcode != ARM::USAT16)) &&
1445          "saturate bit position out of range");
1446   Binary |= Pos << 16;
1447
1448   // Encode Rm
1449   Binary |= getMachineOpValue(MI, 2);
1450
1451   // Encode shift_imm.
1452   if (MCID.getNumOperands() == 4) {
1453     unsigned ShiftOp = MI.getOperand(3).getImm();
1454     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1455     if (Opc == ARM_AM::asr)
1456       Binary |= (1 << 6);
1457     unsigned ShiftAmt = MI.getOperand(3).getImm();
1458     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1459       ShiftAmt = 0;
1460     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1461     Binary |= ShiftAmt << ARMII::ShiftShift;
1462   }
1463
1464   emitWordLE(Binary);
1465 }
1466
1467 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1468   const MCInstrDesc &MCID = MI.getDesc();
1469
1470   if (MCID.Opcode == ARM::TPsoft) {
1471     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1472   }
1473
1474   // Part of binary is determined by TableGn.
1475   unsigned Binary = getBinaryCodeForInstr(MI);
1476
1477   // Set the conditional execution predicate
1478   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1479
1480   // Set signed_immed_24 field
1481   Binary |= getMachineOpValue(MI, 0);
1482
1483   emitWordLE(Binary);
1484 }
1485
1486 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1487   // Remember the base address of the inline jump table.
1488   uintptr_t JTBase = MCE.getCurrentPCValue();
1489   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1490   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1491                << '\n');
1492
1493   // Now emit the jump table entries.
1494   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1495   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1496     if (IsPIC)
1497       // DestBB address - JT base.
1498       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1499     else
1500       // Absolute DestBB address.
1501       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1502     emitWordLE(0);
1503   }
1504 }
1505
1506 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1507   const MCInstrDesc &MCID = MI.getDesc();
1508
1509   // Handle jump tables.
1510   if (MCID.Opcode == ARM::BR_JTr || MCID.Opcode == ARM::BR_JTadd) {
1511     // First emit a ldr pc, [] instruction.
1512     emitDataProcessingInstruction(MI, ARM::PC);
1513
1514     // Then emit the inline jump table.
1515     unsigned JTIndex =
1516       (MCID.Opcode == ARM::BR_JTr)
1517       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1518     emitInlineJumpTable(JTIndex);
1519     return;
1520   } else if (MCID.Opcode == ARM::BR_JTm) {
1521     // First emit a ldr pc, [] instruction.
1522     emitLoadStoreInstruction(MI, ARM::PC);
1523
1524     // Then emit the inline jump table.
1525     emitInlineJumpTable(MI.getOperand(3).getIndex());
1526     return;
1527   }
1528
1529   // Part of binary is determined by TableGn.
1530   unsigned Binary = getBinaryCodeForInstr(MI);
1531
1532   // Set the conditional execution predicate
1533   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1534
1535   if (MCID.Opcode == ARM::BX_RET || MCID.Opcode == ARM::MOVPCLR)
1536     // The return register is LR.
1537     Binary |= II->getRegisterInfo().getEncodingValue(ARM::LR);
1538   else
1539     // otherwise, set the return register
1540     Binary |= getMachineOpValue(MI, 0);
1541
1542   emitWordLE(Binary);
1543 }
1544
1545 unsigned ARMCodeEmitter::encodeVFPRd(const MachineInstr &MI,
1546                                      unsigned OpIdx) const {
1547   unsigned RegD = MI.getOperand(OpIdx).getReg();
1548   unsigned Binary = 0;
1549   bool isSPVFP = ARM::SPRRegClass.contains(RegD);
1550   RegD = II->getRegisterInfo().getEncodingValue(RegD);
1551   if (!isSPVFP)
1552     Binary |=   RegD               << ARMII::RegRdShift;
1553   else {
1554     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1555     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1556   }
1557   return Binary;
1558 }
1559
1560 unsigned ARMCodeEmitter::encodeVFPRn(const MachineInstr &MI,
1561                                      unsigned OpIdx) const {
1562   unsigned RegN = MI.getOperand(OpIdx).getReg();
1563   unsigned Binary = 0;
1564   bool isSPVFP = ARM::SPRRegClass.contains(RegN);
1565   RegN = II->getRegisterInfo().getEncodingValue(RegN);
1566   if (!isSPVFP)
1567     Binary |=   RegN               << ARMII::RegRnShift;
1568   else {
1569     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1570     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1571   }
1572   return Binary;
1573 }
1574
1575 unsigned ARMCodeEmitter::encodeVFPRm(const MachineInstr &MI,
1576                                      unsigned OpIdx) const {
1577   unsigned RegM = MI.getOperand(OpIdx).getReg();
1578   unsigned Binary = 0;
1579   bool isSPVFP = ARM::SPRRegClass.contains(RegM);
1580   RegM = II->getRegisterInfo().getEncodingValue(RegM);
1581   if (!isSPVFP)
1582     Binary |=   RegM;
1583   else {
1584     Binary |= ((RegM & 0x1E) >> 1);
1585     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1586   }
1587   return Binary;
1588 }
1589
1590 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1591   const MCInstrDesc &MCID = MI.getDesc();
1592
1593   // Part of binary is determined by TableGn.
1594   unsigned Binary = getBinaryCodeForInstr(MI);
1595
1596   // Set the conditional execution predicate
1597   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1598
1599   unsigned OpIdx = 0;
1600   assert((Binary & ARMII::D_BitShift) == 0 &&
1601          (Binary & ARMII::N_BitShift) == 0 &&
1602          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1603
1604   // Encode Dd / Sd.
1605   Binary |= encodeVFPRd(MI, OpIdx++);
1606
1607   // If this is a two-address operand, skip it, e.g. FMACD.
1608   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1)
1609     ++OpIdx;
1610
1611   // Encode Dn / Sn.
1612   if ((MCID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1613     Binary |= encodeVFPRn(MI, OpIdx++);
1614
1615   if (OpIdx == MCID.getNumOperands() ||
1616       MCID.OpInfo[OpIdx].isPredicate() ||
1617       MCID.OpInfo[OpIdx].isOptionalDef()) {
1618     // FCMPEZD etc. has only one operand.
1619     emitWordLE(Binary);
1620     return;
1621   }
1622
1623   // Encode Dm / Sm.
1624   Binary |= encodeVFPRm(MI, OpIdx);
1625
1626   emitWordLE(Binary);
1627 }
1628
1629 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1630   const MCInstrDesc &MCID = MI.getDesc();
1631   unsigned Form = MCID.TSFlags & ARMII::FormMask;
1632
1633   // Part of binary is determined by TableGn.
1634   unsigned Binary = getBinaryCodeForInstr(MI);
1635
1636   // Set the conditional execution predicate
1637   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1638
1639   switch (Form) {
1640   default: break;
1641   case ARMII::VFPConv1Frm:
1642   case ARMII::VFPConv2Frm:
1643   case ARMII::VFPConv3Frm:
1644     // Encode Dd / Sd.
1645     Binary |= encodeVFPRd(MI, 0);
1646     break;
1647   case ARMII::VFPConv4Frm:
1648     // Encode Dn / Sn.
1649     Binary |= encodeVFPRn(MI, 0);
1650     break;
1651   case ARMII::VFPConv5Frm:
1652     // Encode Dm / Sm.
1653     Binary |= encodeVFPRm(MI, 0);
1654     break;
1655   }
1656
1657   switch (Form) {
1658   default: break;
1659   case ARMII::VFPConv1Frm:
1660     // Encode Dm / Sm.
1661     Binary |= encodeVFPRm(MI, 1);
1662     break;
1663   case ARMII::VFPConv2Frm:
1664   case ARMII::VFPConv3Frm:
1665     // Encode Dn / Sn.
1666     Binary |= encodeVFPRn(MI, 1);
1667     break;
1668   case ARMII::VFPConv4Frm:
1669   case ARMII::VFPConv5Frm:
1670     // Encode Dd / Sd.
1671     Binary |= encodeVFPRd(MI, 1);
1672     break;
1673   }
1674
1675   if (Form == ARMII::VFPConv5Frm)
1676     // Encode Dn / Sn.
1677     Binary |= encodeVFPRn(MI, 2);
1678   else if (Form == ARMII::VFPConv3Frm)
1679     // Encode Dm / Sm.
1680     Binary |= encodeVFPRm(MI, 2);
1681
1682   emitWordLE(Binary);
1683 }
1684
1685 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1686   // Part of binary is determined by TableGn.
1687   unsigned Binary = getBinaryCodeForInstr(MI);
1688
1689   // Set the conditional execution predicate
1690   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1691
1692   unsigned OpIdx = 0;
1693
1694   // Encode Dd / Sd.
1695   Binary |= encodeVFPRd(MI, OpIdx++);
1696
1697   // Encode address base.
1698   const MachineOperand &Base = MI.getOperand(OpIdx++);
1699   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1700
1701   // If there is a non-zero immediate offset, encode it.
1702   if (Base.isReg()) {
1703     const MachineOperand &Offset = MI.getOperand(OpIdx);
1704     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1705       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1706         Binary |= 1 << ARMII::U_BitShift;
1707       Binary |= ImmOffs;
1708       emitWordLE(Binary);
1709       return;
1710     }
1711   }
1712
1713   // If immediate offset is omitted, default to +0.
1714   Binary |= 1 << ARMII::U_BitShift;
1715
1716   emitWordLE(Binary);
1717 }
1718
1719 void
1720 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1721   const MCInstrDesc &MCID = MI.getDesc();
1722   bool IsUpdating = (MCID.TSFlags & ARMII::IndexModeMask) != 0;
1723
1724   // Part of binary is determined by TableGn.
1725   unsigned Binary = getBinaryCodeForInstr(MI);
1726
1727   // Set the conditional execution predicate
1728   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1729
1730   // Skip operand 0 of an instruction with base register update.
1731   unsigned OpIdx = 0;
1732   if (IsUpdating)
1733     ++OpIdx;
1734
1735   // Set base address operand
1736   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1737
1738   // Set addressing mode by modifying bits U(23) and P(24)
1739   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1740   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1741
1742   // Set bit W(21)
1743   if (IsUpdating)
1744     Binary |= 0x1 << ARMII::W_BitShift;
1745
1746   // First register is encoded in Dd.
1747   Binary |= encodeVFPRd(MI, OpIdx+2);
1748
1749   // Count the number of registers.
1750   unsigned NumRegs = 1;
1751   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1752     const MachineOperand &MO = MI.getOperand(i);
1753     if (!MO.isReg() || MO.isImplicit())
1754       break;
1755     ++NumRegs;
1756   }
1757   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1758   // Otherwise, it will be 0, in the case of 32-bit registers.
1759   if(Binary & 0x100)
1760     Binary |= NumRegs * 2;
1761   else
1762     Binary |= NumRegs;
1763
1764   emitWordLE(Binary);
1765 }
1766
1767 unsigned ARMCodeEmitter::encodeNEONRd(const MachineInstr &MI,
1768                                       unsigned OpIdx) const {
1769   unsigned RegD = MI.getOperand(OpIdx).getReg();
1770   unsigned Binary = 0;
1771   RegD = II->getRegisterInfo().getEncodingValue(RegD);
1772   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1773   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1774   return Binary;
1775 }
1776
1777 unsigned ARMCodeEmitter::encodeNEONRn(const MachineInstr &MI,
1778                                       unsigned OpIdx) const {
1779   unsigned RegN = MI.getOperand(OpIdx).getReg();
1780   unsigned Binary = 0;
1781   RegN = II->getRegisterInfo().getEncodingValue(RegN);
1782   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1783   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1784   return Binary;
1785 }
1786
1787 unsigned ARMCodeEmitter::encodeNEONRm(const MachineInstr &MI,
1788                                       unsigned OpIdx) const {
1789   unsigned RegM = MI.getOperand(OpIdx).getReg();
1790   unsigned Binary = 0;
1791   RegM = II->getRegisterInfo().getEncodingValue(RegM);
1792   Binary |= (RegM & 0xf);
1793   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1794   return Binary;
1795 }
1796
1797 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1798 /// data-processing instruction to the corresponding Thumb encoding.
1799 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1800   assert((Binary & 0xfe000000) == 0xf2000000 &&
1801          "not an ARM NEON data-processing instruction");
1802   unsigned UBit = (Binary >> 24) & 1;
1803   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1804 }
1805
1806 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1807   unsigned Binary = getBinaryCodeForInstr(MI);
1808
1809   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1810   const MCInstrDesc &MCID = MI.getDesc();
1811   if ((MCID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1812     RegTOpIdx = 0;
1813     RegNOpIdx = 1;
1814     LnOpIdx = 2;
1815   } else { // ARMII::NSetLnFrm
1816     RegTOpIdx = 2;
1817     RegNOpIdx = 0;
1818     LnOpIdx = 3;
1819   }
1820
1821   // Set the conditional execution predicate
1822   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1823
1824   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1825   RegT = II->getRegisterInfo().getEncodingValue(RegT);
1826   Binary |= (RegT << ARMII::RegRdShift);
1827   Binary |= encodeNEONRn(MI, RegNOpIdx);
1828
1829   unsigned LaneShift;
1830   if ((Binary & (1 << 22)) != 0)
1831     LaneShift = 0; // 8-bit elements
1832   else if ((Binary & (1 << 5)) != 0)
1833     LaneShift = 1; // 16-bit elements
1834   else
1835     LaneShift = 2; // 32-bit elements
1836
1837   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1838   unsigned Opc1 = Lane >> 2;
1839   unsigned Opc2 = Lane & 3;
1840   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1841   Binary |= (Opc1 << 21);
1842   Binary |= (Opc2 << 5);
1843
1844   emitWordLE(Binary);
1845 }
1846
1847 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1848   unsigned Binary = getBinaryCodeForInstr(MI);
1849
1850   // Set the conditional execution predicate
1851   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1852
1853   unsigned RegT = MI.getOperand(1).getReg();
1854   RegT = II->getRegisterInfo().getEncodingValue(RegT);
1855   Binary |= (RegT << ARMII::RegRdShift);
1856   Binary |= encodeNEONRn(MI, 0);
1857   emitWordLE(Binary);
1858 }
1859
1860 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1861   unsigned Binary = getBinaryCodeForInstr(MI);
1862   // Destination register is encoded in Dd.
1863   Binary |= encodeNEONRd(MI, 0);
1864   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1865   unsigned Imm = MI.getOperand(1).getImm();
1866   unsigned Op = (Imm >> 12) & 1;
1867   unsigned Cmode = (Imm >> 8) & 0xf;
1868   unsigned I = (Imm >> 7) & 1;
1869   unsigned Imm3 = (Imm >> 4) & 0x7;
1870   unsigned Imm4 = Imm & 0xf;
1871   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1872   if (IsThumb)
1873     Binary = convertNEONDataProcToThumb(Binary);
1874   emitWordLE(Binary);
1875 }
1876
1877 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1878   const MCInstrDesc &MCID = MI.getDesc();
1879   unsigned Binary = getBinaryCodeForInstr(MI);
1880   // Destination register is encoded in Dd; source register in Dm.
1881   unsigned OpIdx = 0;
1882   Binary |= encodeNEONRd(MI, OpIdx++);
1883   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1)
1884     ++OpIdx;
1885   Binary |= encodeNEONRm(MI, OpIdx);
1886   if (IsThumb)
1887     Binary = convertNEONDataProcToThumb(Binary);
1888   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1889   emitWordLE(Binary);
1890 }
1891
1892 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1893   const MCInstrDesc &MCID = MI.getDesc();
1894   unsigned Binary = getBinaryCodeForInstr(MI);
1895   // Destination register is encoded in Dd; source registers in Dn and Dm.
1896   unsigned OpIdx = 0;
1897   Binary |= encodeNEONRd(MI, OpIdx++);
1898   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1)
1899     ++OpIdx;
1900   Binary |= encodeNEONRn(MI, OpIdx++);
1901   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1)
1902     ++OpIdx;
1903   Binary |= encodeNEONRm(MI, OpIdx);
1904   if (IsThumb)
1905     Binary = convertNEONDataProcToThumb(Binary);
1906   // FIXME: This does not handle VMOVDneon or VMOVQ.
1907   emitWordLE(Binary);
1908 }
1909
1910 #include "ARMGenCodeEmitter.inc"