lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "asm-printer"
  16 #include "ARMAsmPrinter.h"
  17 #include "ARM.h"
  18 #include "ARMBuildAttrs.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMTargetMachine.h"
  22 #include "ARMTargetObjectFile.h"
  23 #include "InstPrinter/ARMInstPrinter.h"
  24 #include "MCTargetDesc/ARMAddressingModes.h"
  25 #include "MCTargetDesc/ARMMCExpr.h"
  26 #include "llvm/ADT/SetVector.h"
  27 #include "llvm/ADT/SmallString.h"
  28 #include "llvm/Assembly/Writer.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  31 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  32 #include "llvm/DebugInfo.h"
  33 #include "llvm/IR/Constants.h"
  34 #include "llvm/IR/DataLayout.h"
  35 #include "llvm/IR/Module.h"
  36 #include "llvm/IR/Type.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCAssembler.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCELFStreamer.h"
  41 #include "llvm/MC/MCInst.h"
  42 #include "llvm/MC/MCInstBuilder.h"
  43 #include "llvm/MC/MCObjectStreamer.h"
  44 #include "llvm/MC/MCSectionMachO.h"
  45 #include "llvm/MC/MCStreamer.h"
  46 #include "llvm/MC/MCSymbol.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/ELF.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/TargetRegistry.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 #include "llvm/Target/Mangler.h"
  54 #include "llvm/Target/TargetMachine.h"
  55 #include <cctype>
  56 using namespace llvm;
  57
  58 namespace {
  59
  60   // Per section and per symbol attributes are not supported.
  61   // To implement them we would need the ability to delay this emission
  62   // until the assembly file is fully parsed/generated as only then do we
  63   // know the symbol and section numbers.
  64   class AttributeEmitter {
  65   public:
  66     virtual void MaybeSwitchVendor(StringRef Vendor) = 0;
  67     virtual void EmitAttribute(unsigned Attribute, unsigned Value) = 0;
  68     virtual void EmitTextAttribute(unsigned Attribute, StringRef String) = 0;
  69     virtual void Finish() = 0;
  70     virtual ~AttributeEmitter() {}
  71   };
  72
  73   class AsmAttributeEmitter : public AttributeEmitter {
  74     MCStreamer &Streamer;
  75
  76   public:
  77     AsmAttributeEmitter(MCStreamer &Streamer_) : Streamer(Streamer_) {}
  78     void MaybeSwitchVendor(StringRef Vendor) { }
  79
  80     void EmitAttribute(unsigned Attribute, unsigned Value) {
  81       Streamer.EmitRawText("\t.eabi_attribute " +
  82                            Twine(Attribute) + ", " + Twine(Value));
  83     }
  84
  85     void EmitTextAttribute(unsigned Attribute, StringRef String) {
  86       switch (Attribute) {
  87       default: llvm_unreachable("Unsupported Text attribute in ASM Mode");
  88       case ARMBuildAttrs::CPU_name:
  89         Streamer.EmitRawText(StringRef("\t.cpu ") + String.lower());
  90         break;
  91       /* GAS requires .fpu to be emitted regardless of EABI attribute */
  92       case ARMBuildAttrs::Advanced_SIMD_arch:
  93       case ARMBuildAttrs::VFP_arch:
  94         Streamer.EmitRawText(StringRef("\t.fpu ") + String.lower());
  95         break;
  96       }
  97     }
  98     void Finish() { }
  99   };
 100
 101   class ObjectAttributeEmitter : public AttributeEmitter {
 102     // This structure holds all attributes, accounting for
 103     // their string/numeric value, so we can later emmit them
 104     // in declaration order, keeping all in the same vector
 105     struct AttributeItemType {
 106       enum {
 107         HiddenAttribute = 0,
 108         NumericAttribute,
 109         TextAttribute
 110       } Type;
 111       unsigned Tag;
 112       unsigned IntValue;
 113       StringRef StringValue;
 114     };
 115
 116     MCObjectStreamer &Streamer;
 117     StringRef CurrentVendor;
 118     SmallVector<AttributeItemType, 64> Contents;
 119
 120     // Account for the ULEB/String size of each item,
 121     // not just the number of items
 122     size_t ContentsSize;
 123     // FIXME: this should be in a more generic place, but
 124     // getULEBSize() is in MCAsmInfo and will be moved to MCDwarf
 125     size_t getULEBSize(int Value) {
 126       size_t Size = 0;
 127       do {
 128         Value >>= 7;
 129         Size += sizeof(int8_t); // Is this really necessary?
 130       } while (Value);
 131       return Size;
 132     }
 133
 134   public:
 135     ObjectAttributeEmitter(MCObjectStreamer &Streamer_) :
 136       Streamer(Streamer_), CurrentVendor(""), ContentsSize(0) { }
 137
 138     void MaybeSwitchVendor(StringRef Vendor) {
 139       assert(!Vendor.empty() && "Vendor cannot be empty.");
 140
 141       if (CurrentVendor.empty())
 142         CurrentVendor = Vendor;
 143       else if (CurrentVendor == Vendor)
 144         return;
 145       else
 146         Finish();
 147
 148       CurrentVendor = Vendor;
 149
 150       assert(Contents.size() == 0);
 151     }
 152
 153     void EmitAttribute(unsigned Attribute, unsigned Value) {
 154       AttributeItemType attr = {
 155         AttributeItemType::NumericAttribute,
 156         Attribute,
 157         Value,
 158         StringRef("")
 159       };
 160       ContentsSize += getULEBSize(Attribute);
 161       ContentsSize += getULEBSize(Value);
 162       Contents.push_back(attr);
 163     }
 164
 165     void EmitTextAttribute(unsigned Attribute, StringRef String) {
 166       AttributeItemType attr = {
 167         AttributeItemType::TextAttribute,
 168         Attribute,
 169         0,
 170         String
 171       };
 172       ContentsSize += getULEBSize(Attribute);
 173       // String + \0
 174       ContentsSize += String.size()+1;
 175
 176       Contents.push_back(attr);
 177     }
 178
 179     void Finish() {
 180       // Vendor size + Vendor name + '\0'
 181       const size_t VendorHeaderSize = 4 + CurrentVendor.size() + 1;
 182
 183       // Tag + Tag Size
 184       const size_t TagHeaderSize = 1 + 4;
 185
 186       Streamer.EmitIntValue(VendorHeaderSize + TagHeaderSize + ContentsSize, 4);
 187       Streamer.EmitBytes(CurrentVendor);
 188       Streamer.EmitIntValue(0, 1); // '\0'
 189
 190       Streamer.EmitIntValue(ARMBuildAttrs::File, 1);
 191       Streamer.EmitIntValue(TagHeaderSize + ContentsSize, 4);
 192
 193       // Size should have been accounted for already, now
 194       // emit each field as its type (ULEB or String)
 195       for (unsigned int i=0; i<Contents.size(); ++i) {
 196         AttributeItemType item = Contents[i];
 197         Streamer.EmitULEB128IntValue(item.Tag);
 198         switch (item.Type) {
 199         default: llvm_unreachable("Invalid attribute type");
 200         case AttributeItemType::NumericAttribute:
 201           Streamer.EmitULEB128IntValue(item.IntValue);
 202           break;
 203         case AttributeItemType::TextAttribute:
 204           Streamer.EmitBytes(item.StringValue.upper());
 205           Streamer.EmitIntValue(0, 1); // '\0'
 206           break;
 207         }
 208       }
 209
 210       Contents.clear();
 211     }
 212   };
 213
 214 } // end of anonymous namespace
 215
 216 /// EmitDwarfRegOp - Emit dwarf register operation.
 217 void ARMAsmPrinter::EmitDwarfRegOp(const MachineLocation &MLoc,
 218                                    bool Indirect) const {
 219   const TargetRegisterInfo *RI = TM.getRegisterInfo();
 220   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1) {
 221     AsmPrinter::EmitDwarfRegOp(MLoc, Indirect);
 222     return;
 223   }
 224   assert(MLoc.isReg() && !Indirect &&
 225          "This doesn't support offset/indirection - implement it if needed");
 226   unsigned Reg = MLoc.getReg();
 227   if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 228     assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 229     // S registers are described as bit-pieces of a register
 230     // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 231     // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 232
 233     unsigned SReg = Reg - ARM::S0;
 234     bool odd = SReg & 0x1;
 235     unsigned Rx = 256 + (SReg >> 1);
 236
 237     OutStreamer.AddComment("DW_OP_regx for S register");
 238     EmitInt8(dwarf::DW_OP_regx);
 239
 240     OutStreamer.AddComment(Twine(SReg));
 241     EmitULEB128(Rx);
 242
 243     if (odd) {
 244       OutStreamer.AddComment("DW_OP_bit_piece 32 32");
 245       EmitInt8(dwarf::DW_OP_bit_piece);
 246       EmitULEB128(32);
 247       EmitULEB128(32);
 248     } else {
 249       OutStreamer.AddComment("DW_OP_bit_piece 32 0");
 250       EmitInt8(dwarf::DW_OP_bit_piece);
 251       EmitULEB128(32);
 252       EmitULEB128(0);
 253     }
 254   } else if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 255     assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 256     // Q registers Q0-Q15 are described by composing two D registers together.
 257     // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1)
 258     // DW_OP_piece(8)
 259
 260     unsigned QReg = Reg - ARM::Q0;
 261     unsigned D1 = 256 + 2 * QReg;
 262     unsigned D2 = D1 + 1;
 263
 264     OutStreamer.AddComment("DW_OP_regx for Q register: D1");
 265     EmitInt8(dwarf::DW_OP_regx);
 266     EmitULEB128(D1);
 267     OutStreamer.AddComment("DW_OP_piece 8");
 268     EmitInt8(dwarf::DW_OP_piece);
 269     EmitULEB128(8);
 270
 271     OutStreamer.AddComment("DW_OP_regx for Q register: D2");
 272     EmitInt8(dwarf::DW_OP_regx);
 273     EmitULEB128(D2);
 274     OutStreamer.AddComment("DW_OP_piece 8");
 275     EmitInt8(dwarf::DW_OP_piece);
 276     EmitULEB128(8);
 277   }
 278 }
 279
 280 void ARMAsmPrinter::EmitFunctionBodyEnd() {
 281   // Make sure to terminate any constant pools that were at the end
 282   // of the function.
 283   if (!InConstantPool)
 284     return;
 285   InConstantPool = false;
 286   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
 287 }
 288
 289 void ARMAsmPrinter::EmitFunctionEntryLabel() {
 290   if (AFI->isThumbFunction()) {
 291     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 292     OutStreamer.EmitThumbFunc(CurrentFnSym);
 293   }
 294
 295   OutStreamer.EmitLabel(CurrentFnSym);
 296 }
 297
 298 void ARMAsmPrinter::EmitXXStructor(const Constant *CV) {
 299   uint64_t Size = TM.getDataLayout()->getTypeAllocSize(CV->getType());
 300   assert(Size && "C++ constructor pointer had zero size!");
 301
 302   const GlobalValue *GV = dyn_cast<GlobalValue>(CV->stripPointerCasts());
 303   assert(GV && "C++ constructor pointer was not a GlobalValue!");
 304
 305   const MCExpr *E = MCSymbolRefExpr::Create(Mang->getSymbol(GV),
 306                                             (Subtarget->isTargetDarwin()
 307                                              ? MCSymbolRefExpr::VK_None
 308                                              : MCSymbolRefExpr::VK_ARM_TARGET1),
 309                                             OutContext);
 310
 311   OutStreamer.EmitValue(E, Size);
 312 }
 313
 314 /// runOnMachineFunction - This uses the EmitInstruction()
 315 /// method to print assembly for each instruction.
 316 ///
 317 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 318   AFI = MF.getInfo<ARMFunctionInfo>();
 319   MCP = MF.getConstantPool();
 320
 321   return AsmPrinter::runOnMachineFunction(MF);
 322 }
 323
 324 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 325                                  raw_ostream &O, const char *Modifier) {
 326   const MachineOperand &MO = MI->getOperand(OpNum);
 327   unsigned TF = MO.getTargetFlags();
 328
 329   switch (MO.getType()) {
 330   default: llvm_unreachable("<unknown operand type>");
 331   case MachineOperand::MO_Register: {
 332     unsigned Reg = MO.getReg();
 333     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 334     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 335     if(ARM::GPRPairRegClass.contains(Reg)) {
 336       const MachineFunction &MF = *MI->getParent()->getParent();
 337       const TargetRegisterInfo *TRI = MF.getTarget().getRegisterInfo();
 338       Reg = TRI->getSubReg(Reg, ARM::gsub_0);
 339     }
 340     O << ARMInstPrinter::getRegisterName(Reg);
 341     break;
 342   }
 343   case MachineOperand::MO_Immediate: {
 344     int64_t Imm = MO.getImm();
 345     O << '#';
 346     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 347         (TF == ARMII::MO_LO16))
 348       O << ":lower16:";
 349     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 350              (TF == ARMII::MO_HI16))
 351       O << ":upper16:";
 352     O << Imm;
 353     break;
 354   }
 355   case MachineOperand::MO_MachineBasicBlock:
 356     O << *MO.getMBB()->getSymbol();
 357     return;
 358   case MachineOperand::MO_GlobalAddress: {
 359     const GlobalValue *GV = MO.getGlobal();
 360     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 361         (TF & ARMII::MO_LO16))
 362       O << ":lower16:";
 363     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 364              (TF & ARMII::MO_HI16))
 365       O << ":upper16:";
 366     O << *Mang->getSymbol(GV);
 367
 368     printOffset(MO.getOffset(), O);
 369     if (TF == ARMII::MO_PLT)
 370       O << "(PLT)";
 371     break;
 372   }
 373   case MachineOperand::MO_ExternalSymbol: {
 374     O << *GetExternalSymbolSymbol(MO.getSymbolName());
 375     if (TF == ARMII::MO_PLT)
 376       O << "(PLT)";
 377     break;
 378   }
 379   case MachineOperand::MO_ConstantPoolIndex:
 380     O << *GetCPISymbol(MO.getIndex());
 381     break;
 382   case MachineOperand::MO_JumpTableIndex:
 383     O << *GetJTISymbol(MO.getIndex());
 384     break;
 385   }
 386 }
 387
 388 //===--------------------------------------------------------------------===//
 389
 390 MCSymbol *ARMAsmPrinter::
 391 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 392   SmallString<60> Name;
 393   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "JTI"
 394     << getFunctionNumber() << '_' << uid << '_' << uid2;
 395   return OutContext.GetOrCreateSymbol(Name.str());
 396 }
 397
 398
 399 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel() const {
 400   SmallString<60> Name;
 401   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "SJLJEH"
 402     << getFunctionNumber();
 403   return OutContext.GetOrCreateSymbol(Name.str());
 404 }
 405
 406 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 407                                     unsigned AsmVariant, const char *ExtraCode,
 408                                     raw_ostream &O) {
 409   // Does this asm operand have a single letter operand modifier?
 410   if (ExtraCode && ExtraCode[0]) {
 411     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 412
 413     switch (ExtraCode[0]) {
 414     default:
 415       // See if this is a generic print operand
 416       return AsmPrinter::PrintAsmOperand(MI, OpNum, AsmVariant, ExtraCode, O);
 417     case 'a': // Print as a memory address.
 418       if (MI->getOperand(OpNum).isReg()) {
 419         O << "["
 420           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 421           << "]";
 422         return false;
 423       }
 424       // Fallthrough
 425     case 'c': // Don't print "#" before an immediate operand.
 426       if (!MI->getOperand(OpNum).isImm())
 427         return true;
 428       O << MI->getOperand(OpNum).getImm();
 429       return false;
 430     case 'P': // Print a VFP double precision register.
 431     case 'q': // Print a NEON quad precision register.
 432       printOperand(MI, OpNum, O);
 433       return false;
 434     case 'y': // Print a VFP single precision register as indexed double.
 435       if (MI->getOperand(OpNum).isReg()) {
 436         unsigned Reg = MI->getOperand(OpNum).getReg();
 437         const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 438         // Find the 'd' register that has this 's' register as a sub-register,
 439         // and determine the lane number.
 440         for (MCSuperRegIterator SR(Reg, TRI); SR.isValid(); ++SR) {
 441           if (!ARM::DPRRegClass.contains(*SR))
 442             continue;
 443           bool Lane0 = TRI->getSubReg(*SR, ARM::ssub_0) == Reg;
 444           O << ARMInstPrinter::getRegisterName(*SR) << (Lane0 ? "[0]" : "[1]");
 445           return false;
 446         }
 447       }
 448       return true;
 449     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 450       if (!MI->getOperand(OpNum).isImm())
 451         return true;
 452       O << ~(MI->getOperand(OpNum).getImm());
 453       return false;
 454     case 'L': // The low 16 bits of an immediate constant.
 455       if (!MI->getOperand(OpNum).isImm())
 456         return true;
 457       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 458       return false;
 459     case 'M': { // A register range suitable for LDM/STM.
 460       if (!MI->getOperand(OpNum).isReg())
 461         return true;
 462       const MachineOperand &MO = MI->getOperand(OpNum);
 463       unsigned RegBegin = MO.getReg();
 464       // This takes advantage of the 2 operand-ness of ldm/stm and that we've
 465       // already got the operands in registers that are operands to the
 466       // inline asm statement.
 467       O << "{";
 468       if (ARM::GPRPairRegClass.contains(RegBegin)) {
 469         const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 470         unsigned Reg0 = TRI->getSubReg(RegBegin, ARM::gsub_0);
 471         O << ARMInstPrinter::getRegisterName(Reg0) << ", ";;
 472         RegBegin = TRI->getSubReg(RegBegin, ARM::gsub_1);
 473       }
 474       O << ARMInstPrinter::getRegisterName(RegBegin);
 475
 476       // FIXME: The register allocator not only may not have given us the
 477       // registers in sequence, but may not be in ascending registers. This
 478       // will require changes in the register allocator that'll need to be
 479       // propagated down here if the operands change.
 480       unsigned RegOps = OpNum + 1;
 481       while (MI->getOperand(RegOps).isReg()) {
 482         O << ", "
 483           << ARMInstPrinter::getRegisterName(MI->getOperand(RegOps).getReg());
 484         RegOps++;
 485       }
 486
 487       O << "}";
 488
 489       return false;
 490     }
 491     case 'R': // The most significant register of a pair.
 492     case 'Q': { // The least significant register of a pair.
 493       if (OpNum == 0)
 494         return true;
 495       const MachineOperand &FlagsOP = MI->getOperand(OpNum - 1);
 496       if (!FlagsOP.isImm())
 497         return true;
 498       unsigned Flags = FlagsOP.getImm();
 499
 500       // This operand may not be the one that actually provides the register. If
 501       // it's tied to a previous one then we should refer instead to that one
 502       // for registers and their classes.
 503       unsigned TiedIdx;
 504       if (InlineAsm::isUseOperandTiedToDef(Flags, TiedIdx)) {
 505         for (OpNum = InlineAsm::MIOp_FirstOperand; TiedIdx; --TiedIdx) {
 506           unsigned OpFlags = MI->getOperand(OpNum).getImm();
 507           OpNum += InlineAsm::getNumOperandRegisters(OpFlags) + 1;
 508         }
 509         Flags = MI->getOperand(OpNum).getImm();
 510
 511         // Later code expects OpNum to be pointing at the register rather than
 512         // the flags.
 513         OpNum += 1;
 514       }
 515
 516       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 517       unsigned RC;
 518       InlineAsm::hasRegClassConstraint(Flags, RC);
 519       if (RC == ARM::GPRPairRegClassID) {
 520         if (NumVals != 1)
 521           return true;
 522         const MachineOperand &MO = MI->getOperand(OpNum);
 523         if (!MO.isReg())
 524           return true;
 525         const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 526         unsigned Reg = TRI->getSubReg(MO.getReg(), ExtraCode[0] == 'Q' ?
 527             ARM::gsub_0 : ARM::gsub_1);
 528         O << ARMInstPrinter::getRegisterName(Reg);
 529         return false;
 530       }
 531       if (NumVals != 2)
 532         return true;
 533       unsigned RegOp = ExtraCode[0] == 'Q' ? OpNum : OpNum + 1;
 534       if (RegOp >= MI->getNumOperands())
 535         return true;
 536       const MachineOperand &MO = MI->getOperand(RegOp);
 537       if (!MO.isReg())
 538         return true;
 539       unsigned Reg = MO.getReg();
 540       O << ARMInstPrinter::getRegisterName(Reg);
 541       return false;
 542     }
 543
 544     case 'e': // The low doubleword register of a NEON quad register.
 545     case 'f': { // The high doubleword register of a NEON quad register.
 546       if (!MI->getOperand(OpNum).isReg())
 547         return true;
 548       unsigned Reg = MI->getOperand(OpNum).getReg();
 549       if (!ARM::QPRRegClass.contains(Reg))
 550         return true;
 551       const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 552       unsigned SubReg = TRI->getSubReg(Reg, ExtraCode[0] == 'e' ?
 553                                        ARM::dsub_0 : ARM::dsub_1);
 554       O << ARMInstPrinter::getRegisterName(SubReg);
 555       return false;
 556     }
 557
 558     // This modifier is not yet supported.
 559     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 560       return true;
 561     case 'H': { // The highest-numbered register of a pair.
 562       const MachineOperand &MO = MI->getOperand(OpNum);
 563       if (!MO.isReg())
 564         return true;
 565       const MachineFunction &MF = *MI->getParent()->getParent();
 566       const TargetRegisterInfo *TRI = MF.getTarget().getRegisterInfo();
 567       unsigned Reg = MO.getReg();
 568       if(!ARM::GPRPairRegClass.contains(Reg))
 569         return false;
 570       Reg = TRI->getSubReg(Reg, ARM::gsub_1);
 571       O << ARMInstPrinter::getRegisterName(Reg);
 572       return false;
 573     }
 574     }
 575   }
 576
 577   printOperand(MI, OpNum, O);
 578   return false;
 579 }
 580
 581 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 582                                           unsigned OpNum, unsigned AsmVariant,
 583                                           const char *ExtraCode,
 584                                           raw_ostream &O) {
 585   // Does this asm operand have a single letter operand modifier?
 586   if (ExtraCode && ExtraCode[0]) {
 587     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 588
 589     switch (ExtraCode[0]) {
 590       case 'A': // A memory operand for a VLD1/VST1 instruction.
 591       default: return true;  // Unknown modifier.
 592       case 'm': // The base register of a memory operand.
 593         if (!MI->getOperand(OpNum).isReg())
 594           return true;
 595         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 596         return false;
 597     }
 598   }
 599
 600   const MachineOperand &MO = MI->getOperand(OpNum);
 601   assert(MO.isReg() && "unexpected inline asm memory operand");
 602   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 603   return false;
 604 }
 605
 606 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 607   if (Subtarget->isTargetDarwin()) {
 608     Reloc::Model RelocM = TM.getRelocationModel();
 609     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 610       // Declare all the text sections up front (before the DWARF sections
 611       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 612       // them together at the beginning of the object file.  This helps
 613       // avoid out-of-range branches that are due a fundamental limitation of
 614       // the way symbol offsets are encoded with the current Darwin ARM
 615       // relocations.
 616       const TargetLoweringObjectFileMachO &TLOFMacho =
 617         static_cast<const TargetLoweringObjectFileMachO &>(
 618           getObjFileLowering());
 619
 620       // Collect the set of sections our functions will go into.
 621       SetVector<const MCSection *, SmallVector<const MCSection *, 8>,
 622         SmallPtrSet<const MCSection *, 8> > TextSections;
 623       // Default text section comes first.
 624       TextSections.insert(TLOFMacho.getTextSection());
 625       // Now any user defined text sections from function attributes.
 626       for (Module::iterator F = M.begin(), e = M.end(); F != e; ++F)
 627         if (!F->isDeclaration() && !F->hasAvailableExternallyLinkage())
 628           TextSections.insert(TLOFMacho.SectionForGlobal(F, Mang, TM));
 629       // Now the coalescable sections.
 630       TextSections.insert(TLOFMacho.getTextCoalSection());
 631       TextSections.insert(TLOFMacho.getConstTextCoalSection());
 632
 633       // Emit the sections in the .s file header to fix the order.
 634       for (unsigned i = 0, e = TextSections.size(); i != e; ++i)
 635         OutStreamer.SwitchSection(TextSections[i]);
 636
 637       if (RelocM == Reloc::DynamicNoPIC) {
 638         const MCSection *sect =
 639           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 640                                      MCSectionMachO::S_SYMBOL_STUBS,
 641                                      12, SectionKind::getText());
 642         OutStreamer.SwitchSection(sect);
 643       } else {
 644         const MCSection *sect =
 645           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 646                                      MCSectionMachO::S_SYMBOL_STUBS,
 647                                      16, SectionKind::getText());
 648         OutStreamer.SwitchSection(sect);
 649       }
 650       const MCSection *StaticInitSect =
 651         OutContext.getMachOSection("__TEXT", "__StaticInit",
 652                                    MCSectionMachO::S_REGULAR |
 653                                    MCSectionMachO::S_ATTR_PURE_INSTRUCTIONS,
 654                                    SectionKind::getText());
 655       OutStreamer.SwitchSection(StaticInitSect);
 656     }
 657   }
 658
 659   // Use unified assembler syntax.
 660   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 661
 662   // Emit ARM Build Attributes
 663   if (Subtarget->isTargetELF())
 664     emitAttributes();
 665 }
 666
 667
 668 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 669   if (Subtarget->isTargetDarwin()) {
 670     // All darwin targets use mach-o.
 671     const TargetLoweringObjectFileMachO &TLOFMacho =
 672       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 673     MachineModuleInfoMachO &MMIMacho =
 674       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 675
 676     // Output non-lazy-pointers for external and common global variables.
 677     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 678
 679     if (!Stubs.empty()) {
 680       // Switch with ".non_lazy_symbol_pointer" directive.
 681       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 682       EmitAlignment(2);
 683       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 684         // L_foo$stub:
 685         OutStreamer.EmitLabel(Stubs[i].first);
 686         //   .indirect_symbol _foo
 687         MachineModuleInfoImpl::StubValueTy &MCSym = Stubs[i].second;
 688         OutStreamer.EmitSymbolAttribute(MCSym.getPointer(),MCSA_IndirectSymbol);
 689
 690         if (MCSym.getInt())
 691           // External to current translation unit.
 692           OutStreamer.EmitIntValue(0, 4/*size*/);
 693         else
 694           // Internal to current translation unit.
 695           //
 696           // When we place the LSDA into the TEXT section, the type info
 697           // pointers need to be indirect and pc-rel. We accomplish this by
 698           // using NLPs; however, sometimes the types are local to the file.
 699           // We need to fill in the value for the NLP in those cases.
 700           OutStreamer.EmitValue(MCSymbolRefExpr::Create(MCSym.getPointer(),
 701                                                         OutContext),
 702                                 4/*size*/);
 703       }
 704
 705       Stubs.clear();
 706       OutStreamer.AddBlankLine();
 707     }
 708
 709     Stubs = MMIMacho.GetHiddenGVStubList();
 710     if (!Stubs.empty()) {
 711       OutStreamer.SwitchSection(getObjFileLowering().getDataSection());
 712       EmitAlignment(2);
 713       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 714         // L_foo$stub:
 715         OutStreamer.EmitLabel(Stubs[i].first);
 716         //   .long _foo
 717         OutStreamer.EmitValue(MCSymbolRefExpr::
 718                               Create(Stubs[i].second.getPointer(),
 719                                      OutContext),
 720                               4/*size*/);
 721       }
 722
 723       Stubs.clear();
 724       OutStreamer.AddBlankLine();
 725     }
 726
 727     // Funny Darwin hack: This flag tells the linker that no global symbols
 728     // contain code that falls through to other global symbols (e.g. the obvious
 729     // implementation of multiple entry points).  If this doesn't occur, the
 730     // linker can safely perform dead code stripping.  Since LLVM never
 731     // generates code that does this, it is always safe to set.
 732     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 733   }
 734 }
 735
 736 //===----------------------------------------------------------------------===//
 737 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 738 // FIXME:
 739 // The following seem like one-off assembler flags, but they actually need
 740 // to appear in the .ARM.attributes section in ELF.
 741 // Instead of subclassing the MCELFStreamer, we do the work here.
 742
 743 void ARMAsmPrinter::emitAttributes() {
 744
 745   emitARMAttributeSection();
 746
 747   /* GAS expect .fpu to be emitted, regardless of VFP build attribute */
 748   bool emitFPU = false;
 749   AttributeEmitter *AttrEmitter;
 750   if (OutStreamer.hasRawTextSupport()) {
 751     AttrEmitter = new AsmAttributeEmitter(OutStreamer);
 752     emitFPU = true;
 753   } else {
 754     MCObjectStreamer &O = static_cast<MCObjectStreamer&>(OutStreamer);
 755     AttrEmitter = new ObjectAttributeEmitter(O);
 756   }
 757
 758   AttrEmitter->MaybeSwitchVendor("aeabi");
 759
 760   std::string CPUString = Subtarget->getCPUString();
 761
 762   if (CPUString == "cortex-a8" ||
 763       Subtarget->isCortexA8()) {
 764     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a8");
 765     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 766     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 767                                ARMBuildAttrs::ApplicationProfile);
 768     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 769                                ARMBuildAttrs::Allowed);
 770     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 771                                ARMBuildAttrs::AllowThumb32);
 772     // Fixme: figure out when this is emitted.
 773     //AttrEmitter->EmitAttribute(ARMBuildAttrs::WMMX_arch,
 774     //                           ARMBuildAttrs::AllowWMMXv1);
 775     //
 776
 777     /// ADD additional Else-cases here!
 778   } else if (CPUString == "xscale") {
 779     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TEJ);
 780     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 781                                ARMBuildAttrs::Allowed);
 782     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 783                                ARMBuildAttrs::Allowed);
 784   } else if (Subtarget->hasV8Ops())
 785     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v8);
 786   else if (Subtarget->hasV7Ops()) {
 787     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 788     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 789                                ARMBuildAttrs::AllowThumb32);
 790   } else if (Subtarget->hasV6T2Ops())
 791     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v6T2);
 792   else if (Subtarget->hasV6Ops())
 793     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v6);
 794   else if (Subtarget->hasV5TEOps())
 795     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TE);
 796   else if (Subtarget->hasV5TOps())
 797     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5T);
 798   else if (Subtarget->hasV4TOps())
 799     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v4T);
 800   else
 801     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v4);
 802
 803   if (Subtarget->hasNEON() && emitFPU) {
 804     /* NEON is not exactly a VFP architecture, but GAS emit one of
 805      * neon/neon-fp-armv8/neon-vfpv4/vfpv3/vfpv2 for .fpu parameters */
 806     if (Subtarget->hasFPARMv8())
 807       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 808                                      "neon-fp-armv8");
 809     else if (Subtarget->hasVFP4())
 810       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 811                                      "neon-vfpv4");
 812     else
 813       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch, "neon");
 814     /* If emitted for NEON, omit from VFP below, since you can have both
 815      * NEON and VFP in build attributes but only one .fpu */
 816     emitFPU = false;
 817   }
 818
 819   /* FPARMv8 + .fpu */
 820   if (Subtarget->hasFPARMv8()) {
 821     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 822                                ARMBuildAttrs::AllowFPARMv8A);
 823     if (emitFPU)
 824       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "fp-armv8");
 825     /* VFPv4 + .fpu */
 826   } else if (Subtarget->hasVFP4()) {
 827     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 828                                ARMBuildAttrs::AllowFPv4A);
 829     if (emitFPU)
 830       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv4");
 831
 832   /* VFPv3 + .fpu */
 833   } else if (Subtarget->hasVFP3()) {
 834     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 835                                ARMBuildAttrs::AllowFPv3A);
 836     if (emitFPU)
 837       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv3");
 838
 839   /* VFPv2 + .fpu */
 840   } else if (Subtarget->hasVFP2()) {
 841     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 842                                ARMBuildAttrs::AllowFPv2);
 843     if (emitFPU)
 844       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv2");
 845   }
 846
 847   /* TODO: ARMBuildAttrs::Allowed is not completely accurate,
 848    * since NEON can have 1 (allowed) or 2 (MAC operations) */
 849   if (Subtarget->hasNEON()) {
 850     if (Subtarget->hasV8Ops())
 851       AttrEmitter->EmitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 852                                  ARMBuildAttrs::AllowedNeonV8);
 853     else
 854       AttrEmitter->EmitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 855                                  ARMBuildAttrs::Allowed);
 856   }
 857
 858   // Signal various FP modes.
 859   if (!TM.Options.UnsafeFPMath) {
 860     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 861                                ARMBuildAttrs::Allowed);
 862     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 863                                ARMBuildAttrs::Allowed);
 864   }
 865
 866   if (TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath)
 867     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 868                                ARMBuildAttrs::Allowed);
 869   else
 870     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 871                                ARMBuildAttrs::AllowIEE754);
 872
 873   // FIXME: add more flags to ARMBuildAttrs.h
 874   // 8-bytes alignment stuff.
 875   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_needed, 1);
 876   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_preserved, 1);
 877
 878   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 879   if (Subtarget->isAAPCS_ABI() && TM.Options.FloatABIType == FloatABI::Hard) {
 880     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_HardFP_use, 3);
 881     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_VFP_args, 1);
 882   }
 883   // FIXME: Should we signal R9 usage?
 884
 885   if (Subtarget->hasDivide())
 886     AttrEmitter->EmitAttribute(ARMBuildAttrs::DIV_use, 1);
 887
 888   AttrEmitter->Finish();
 889   delete AttrEmitter;
 890 }
 891
 892 void ARMAsmPrinter::emitARMAttributeSection() {
 893   // <format-version>
 894   // [ <section-length> "vendor-name"
 895   // [ <file-tag> <size> <attribute>*
 896   //   | <section-tag> <size> <section-number>* 0 <attribute>*
 897   //   | <symbol-tag> <size> <symbol-number>* 0 <attribute>*
 898   //   ]+
 899   // ]*
 900
 901   if (OutStreamer.hasRawTextSupport())
 902     return;
 903
 904   const ARMElfTargetObjectFile &TLOFELF =
 905     static_cast<const ARMElfTargetObjectFile &>
 906     (getObjFileLowering());
 907
 908   OutStreamer.SwitchSection(TLOFELF.getAttributesSection());
 909
 910   // Format version
 911   OutStreamer.EmitIntValue(0x41, 1);
 912 }
 913
 914 //===----------------------------------------------------------------------===//
 915
 916 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 917                              unsigned LabelId, MCContext &Ctx) {
 918
 919   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 920                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 921   return Label;
 922 }
 923
 924 static MCSymbolRefExpr::VariantKind
 925 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 926   switch (Modifier) {
 927   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 928   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_ARM_TLSGD;
 929   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_ARM_TPOFF;
 930   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_ARM_GOTTPOFF;
 931   case ARMCP::GOT:         return MCSymbolRefExpr::VK_ARM_GOT;
 932   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_ARM_GOTOFF;
 933   }
 934   llvm_unreachable("Invalid ARMCPModifier!");
 935 }
 936
 937 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV) {
 938   bool isIndirect = Subtarget->isTargetDarwin() &&
 939     Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 940   if (!isIndirect)
 941     return Mang->getSymbol(GV);
 942
 943   // FIXME: Remove this when Darwin transition to @GOT like syntax.
 944   MCSymbol *MCSym = GetSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 945   MachineModuleInfoMachO &MMIMachO =
 946     MMI->getObjFileInfo<MachineModuleInfoMachO>();
 947   MachineModuleInfoImpl::StubValueTy &StubSym =
 948     GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym) :
 949     MMIMachO.getGVStubEntry(MCSym);
 950   if (StubSym.getPointer() == 0)
 951     StubSym = MachineModuleInfoImpl::
 952       StubValueTy(Mang->getSymbol(GV), !GV->hasInternalLinkage());
 953   return MCSym;
 954 }
 955
 956 void ARMAsmPrinter::
 957 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 958   int Size = TM.getDataLayout()->getTypeAllocSize(MCPV->getType());
 959
 960   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 961
 962   MCSymbol *MCSym;
 963   if (ACPV->isLSDA()) {
 964     SmallString<128> Str;
 965     raw_svector_ostream OS(Str);
 966     OS << MAI->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 967     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 968   } else if (ACPV->isBlockAddress()) {
 969     const BlockAddress *BA =
 970       cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress();
 971     MCSym = GetBlockAddressSymbol(BA);
 972   } else if (ACPV->isGlobalValue()) {
 973     const GlobalValue *GV = cast<ARMConstantPoolConstant>(ACPV)->getGV();
 974     MCSym = GetARMGVSymbol(GV);
 975   } else if (ACPV->isMachineBasicBlock()) {
 976     const MachineBasicBlock *MBB = cast<ARMConstantPoolMBB>(ACPV)->getMBB();
 977     MCSym = MBB->getSymbol();
 978   } else {
 979     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 980     const char *Sym = cast<ARMConstantPoolSymbol>(ACPV)->getSymbol();
 981     MCSym = GetExternalSymbolSymbol(Sym);
 982   }
 983
 984   // Create an MCSymbol for the reference.
 985   const MCExpr *Expr =
 986     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 987                             OutContext);
 988
 989   if (ACPV->getPCAdjustment()) {
 990     MCSymbol *PCLabel = getPICLabel(MAI->getPrivateGlobalPrefix(),
 991                                     getFunctionNumber(),
 992                                     ACPV->getLabelId(),
 993                                     OutContext);
 994     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 995     PCRelExpr =
 996       MCBinaryExpr::CreateAdd(PCRelExpr,
 997                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 998                                                      OutContext),
 999                               OutContext);
1000     if (ACPV->mustAddCurrentAddress()) {
1001       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
1002       // label, so just emit a local label end reference that instead.
1003       MCSymbol *DotSym = OutContext.CreateTempSymbol();
1004       OutStreamer.EmitLabel(DotSym);
1005       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
1006       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
1007     }
1008     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
1009   }
1010   OutStreamer.EmitValue(Expr, Size);
1011 }
1012
1013 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
1014   unsigned Opcode = MI->getOpcode();
1015   int OpNum = 1;
1016   if (Opcode == ARM::BR_JTadd)
1017     OpNum = 2;
1018   else if (Opcode == ARM::BR_JTm)
1019     OpNum = 3;
1020
1021   const MachineOperand &MO1 = MI->getOperand(OpNum);
1022   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
1023   unsigned JTI = MO1.getIndex();
1024
1025   // Emit a label for the jump table.
1026   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
1027   OutStreamer.EmitLabel(JTISymbol);
1028
1029   // Mark the jump table as data-in-code.
1030   OutStreamer.EmitDataRegion(MCDR_DataRegionJT32);
1031
1032   // Emit each entry of the table.
1033   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
1034   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
1035   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
1036
1037   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
1038     MachineBasicBlock *MBB = JTBBs[i];
1039     // Construct an MCExpr for the entry. We want a value of the form:
1040     // (BasicBlockAddr - TableBeginAddr)
1041     //
1042     // For example, a table with entries jumping to basic blocks BB0 and BB1
1043     // would look like:
1044     // LJTI_0_0:
1045     //    .word (LBB0 - LJTI_0_0)
1046     //    .word (LBB1 - LJTI_0_0)
1047     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
1048
1049     if (TM.getRelocationModel() == Reloc::PIC_)
1050       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
1051                                                                    OutContext),
1052                                      OutContext);
1053     // If we're generating a table of Thumb addresses in static relocation
1054     // model, we need to add one to keep interworking correctly.
1055     else if (AFI->isThumbFunction())
1056       Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(1,OutContext),
1057                                      OutContext);
1058     OutStreamer.EmitValue(Expr, 4);
1059   }
1060   // Mark the end of jump table data-in-code region.
1061   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1062 }
1063
1064 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
1065   unsigned Opcode = MI->getOpcode();
1066   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
1067   const MachineOperand &MO1 = MI->getOperand(OpNum);
1068   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
1069   unsigned JTI = MO1.getIndex();
1070
1071   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
1072   OutStreamer.EmitLabel(JTISymbol);
1073
1074   // Emit each entry of the table.
1075   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
1076   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
1077   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
1078   unsigned OffsetWidth = 4;
1079   if (MI->getOpcode() == ARM::t2TBB_JT) {
1080     OffsetWidth = 1;
1081     // Mark the jump table as data-in-code.
1082     OutStreamer.EmitDataRegion(MCDR_DataRegionJT8);
1083   } else if (MI->getOpcode() == ARM::t2TBH_JT) {
1084     OffsetWidth = 2;
1085     // Mark the jump table as data-in-code.
1086     OutStreamer.EmitDataRegion(MCDR_DataRegionJT16);
1087   }
1088
1089   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
1090     MachineBasicBlock *MBB = JTBBs[i];
1091     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
1092                                                       OutContext);
1093     // If this isn't a TBB or TBH, the entries are direct branch instructions.
1094     if (OffsetWidth == 4) {
1095       OutStreamer.EmitInstruction(MCInstBuilder(ARM::t2B)
1096         .addExpr(MBBSymbolExpr)
1097         .addImm(ARMCC::AL)
1098         .addReg(0));
1099       continue;
1100     }
1101     // Otherwise it's an offset from the dispatch instruction. Construct an
1102     // MCExpr for the entry. We want a value of the form:
1103     // (BasicBlockAddr - TableBeginAddr) / 2
1104     //
1105     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
1106     // would look like:
1107     // LJTI_0_0:
1108     //    .byte (LBB0 - LJTI_0_0) / 2
1109     //    .byte (LBB1 - LJTI_0_0) / 2
1110     const MCExpr *Expr =
1111       MCBinaryExpr::CreateSub(MBBSymbolExpr,
1112                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
1113                               OutContext);
1114     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
1115                                    OutContext);
1116     OutStreamer.EmitValue(Expr, OffsetWidth);
1117   }
1118   // Mark the end of jump table data-in-code region. 32-bit offsets use
1119   // actual branch instructions here, so we don't mark those as a data-region
1120   // at all.
1121   if (OffsetWidth != 4)
1122     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1123 }
1124
1125 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
1126   assert(MI->getFlag(MachineInstr::FrameSetup) &&
1127       "Only instruction which are involved into frame setup code are allowed");
1128
1129   const MachineFunction &MF = *MI->getParent()->getParent();
1130   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
1131   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
1132
1133   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1134   unsigned Opc = MI->getOpcode();
1135   unsigned SrcReg, DstReg;
1136
1137   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
1138     // Two special cases:
1139     // 1) tPUSH does not have src/dst regs.
1140     // 2) for Thumb1 code we sometimes materialize the constant via constpool
1141     // load. Yes, this is pretty fragile, but for now I don't see better
1142     // way... :(
1143     SrcReg = DstReg = ARM::SP;
1144   } else {
1145     SrcReg = MI->getOperand(1).getReg();
1146     DstReg = MI->getOperand(0).getReg();
1147   }
1148
1149   // Try to figure out the unwinding opcode out of src / dst regs.
1150   if (MI->mayStore()) {
1151     // Register saves.
1152     assert(DstReg == ARM::SP &&
1153            "Only stack pointer as a destination reg is supported");
1154
1155     SmallVector<unsigned, 4> RegList;
1156     // Skip src & dst reg, and pred ops.
1157     unsigned StartOp = 2 + 2;
1158     // Use all the operands.
1159     unsigned NumOffset = 0;
1160
1161     switch (Opc) {
1162     default:
1163       MI->dump();
1164       llvm_unreachable("Unsupported opcode for unwinding information");
1165     case ARM::tPUSH:
1166       // Special case here: no src & dst reg, but two extra imp ops.
1167       StartOp = 2; NumOffset = 2;
1168     case ARM::STMDB_UPD:
1169     case ARM::t2STMDB_UPD:
1170     case ARM::VSTMDDB_UPD:
1171       assert(SrcReg == ARM::SP &&
1172              "Only stack pointer as a source reg is supported");
1173       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
1174            i != NumOps; ++i) {
1175         const MachineOperand &MO = MI->getOperand(i);
1176         // Actually, there should never be any impdef stuff here. Skip it
1177         // temporary to workaround PR11902.
1178         if (MO.isImplicit())
1179           continue;
1180         RegList.push_back(MO.getReg());
1181       }
1182       break;
1183     case ARM::STR_PRE_IMM:
1184     case ARM::STR_PRE_REG:
1185     case ARM::t2STR_PRE:
1186       assert(MI->getOperand(2).getReg() == ARM::SP &&
1187              "Only stack pointer as a source reg is supported");
1188       RegList.push_back(SrcReg);
1189       break;
1190     }
1191     OutStreamer.EmitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1192   } else {
1193     // Changes of stack / frame pointer.
1194     if (SrcReg == ARM::SP) {
1195       int64_t Offset = 0;
1196       switch (Opc) {
1197       default:
1198         MI->dump();
1199         llvm_unreachable("Unsupported opcode for unwinding information");
1200       case ARM::MOVr:
1201       case ARM::tMOVr:
1202         Offset = 0;
1203         break;
1204       case ARM::ADDri:
1205         Offset = -MI->getOperand(2).getImm();
1206         break;
1207       case ARM::SUBri:
1208       case ARM::t2SUBri:
1209         Offset = MI->getOperand(2).getImm();
1210         break;
1211       case ARM::tSUBspi:
1212         Offset = MI->getOperand(2).getImm()*4;
1213         break;
1214       case ARM::tADDspi:
1215       case ARM::tADDrSPi:
1216         Offset = -MI->getOperand(2).getImm()*4;
1217         break;
1218       case ARM::tLDRpci: {
1219         // Grab the constpool index and check, whether it corresponds to
1220         // original or cloned constpool entry.
1221         unsigned CPI = MI->getOperand(1).getIndex();
1222         const MachineConstantPool *MCP = MF.getConstantPool();
1223         if (CPI >= MCP->getConstants().size())
1224           CPI = AFI.getOriginalCPIdx(CPI);
1225         assert(CPI != -1U && "Invalid constpool index");
1226
1227         // Derive the actual offset.
1228         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1229         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1230         // FIXME: Check for user, it should be "add" instruction!
1231         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1232         break;
1233       }
1234       }
1235
1236       if (DstReg == FramePtr && FramePtr != ARM::SP)
1237         // Set-up of the frame pointer. Positive values correspond to "add"
1238         // instruction.
1239         OutStreamer.EmitSetFP(FramePtr, ARM::SP, -Offset);
1240       else if (DstReg == ARM::SP) {
1241         // Change of SP by an offset. Positive values correspond to "sub"
1242         // instruction.
1243         OutStreamer.EmitPad(Offset);
1244       } else {
1245         MI->dump();
1246         llvm_unreachable("Unsupported opcode for unwinding information");
1247       }
1248     } else if (DstReg == ARM::SP) {
1249       // FIXME: .movsp goes here
1250       MI->dump();
1251       llvm_unreachable("Unsupported opcode for unwinding information");
1252     }
1253     else {
1254       MI->dump();
1255       llvm_unreachable("Unsupported opcode for unwinding information");
1256     }
1257   }
1258 }
1259
1260 extern cl::opt<bool> EnableARMEHABI;
1261
1262 // Simple pseudo-instructions have their lowering (with expansion to real
1263 // instructions) auto-generated.
1264 #include "ARMGenMCPseudoLowering.inc"
1265
1266 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1267   // If we just ended a constant pool, mark it as such.
1268   if (InConstantPool && MI->getOpcode() != ARM::CONSTPOOL_ENTRY) {
1269     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1270     InConstantPool = false;
1271   }
1272
1273   // Emit unwinding stuff for frame-related instructions
1274   if (EnableARMEHABI && MI->getFlag(MachineInstr::FrameSetup))
1275     EmitUnwindingInstruction(MI);
1276
1277   // Do any auto-generated pseudo lowerings.
1278   if (emitPseudoExpansionLowering(OutStreamer, MI))
1279     return;
1280
1281   assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
1282          "Pseudo flag setting opcode should be expanded early");
1283
1284   // Check for manual lowerings.
1285   unsigned Opc = MI->getOpcode();
1286   switch (Opc) {
1287   case ARM::t2MOVi32imm: llvm_unreachable("Should be lowered by thumb2it pass");
1288   case ARM::DBG_VALUE: llvm_unreachable("Should be handled by generic printing");
1289   case ARM::LEApcrel:
1290   case ARM::tLEApcrel:
1291   case ARM::t2LEApcrel: {
1292     // FIXME: Need to also handle globals and externals
1293     MCSymbol *CPISymbol = GetCPISymbol(MI->getOperand(1).getIndex());
1294     OutStreamer.EmitInstruction(MCInstBuilder(MI->getOpcode() ==
1295                                               ARM::t2LEApcrel ? ARM::t2ADR
1296                   : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1297                      : ARM::ADR))
1298       .addReg(MI->getOperand(0).getReg())
1299       .addExpr(MCSymbolRefExpr::Create(CPISymbol, OutContext))
1300       // Add predicate operands.
1301       .addImm(MI->getOperand(2).getImm())
1302       .addReg(MI->getOperand(3).getReg()));
1303     return;
1304   }
1305   case ARM::LEApcrelJT:
1306   case ARM::tLEApcrelJT:
1307   case ARM::t2LEApcrelJT: {
1308     MCSymbol *JTIPICSymbol =
1309       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1310                                   MI->getOperand(2).getImm());
1311     OutStreamer.EmitInstruction(MCInstBuilder(MI->getOpcode() ==
1312                                               ARM::t2LEApcrelJT ? ARM::t2ADR
1313                   : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1314                      : ARM::ADR))
1315       .addReg(MI->getOperand(0).getReg())
1316       .addExpr(MCSymbolRefExpr::Create(JTIPICSymbol, OutContext))
1317       // Add predicate operands.
1318       .addImm(MI->getOperand(3).getImm())
1319       .addReg(MI->getOperand(4).getReg()));
1320     return;
1321   }
1322   // Darwin call instructions are just normal call instructions with different
1323   // clobber semantics (they clobber R9).
1324   case ARM::BX_CALL: {
1325     OutStreamer.EmitInstruction(MCInstBuilder(ARM::MOVr)
1326       .addReg(ARM::LR)
1327       .addReg(ARM::PC)
1328       // Add predicate operands.
1329       .addImm(ARMCC::AL)
1330       .addReg(0)
1331       // Add 's' bit operand (always reg0 for this)
1332       .addReg(0));
1333
1334     OutStreamer.EmitInstruction(MCInstBuilder(ARM::BX)
1335       .addReg(MI->getOperand(0).getReg()));
1336     return;
1337   }
1338   case ARM::tBX_CALL: {
1339     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tMOVr)
1340       .addReg(ARM::LR)
1341       .addReg(ARM::PC)
1342       // Add predicate operands.
1343       .addImm(ARMCC::AL)
1344       .addReg(0));
1345
1346     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tBX)
1347       .addReg(MI->getOperand(0).getReg())
1348       // Add predicate operands.
1349       .addImm(ARMCC::AL)
1350       .addReg(0));
1351     return;
1352   }
1353   case ARM::BMOVPCRX_CALL: {
1354     OutStreamer.EmitInstruction(MCInstBuilder(ARM::MOVr)
1355       .addReg(ARM::LR)
1356       .addReg(ARM::PC)
1357       // Add predicate operands.
1358       .addImm(ARMCC::AL)
1359       .addReg(0)
1360       // Add 's' bit operand (always reg0 for this)
1361       .addReg(0));
1362
1363     OutStreamer.EmitInstruction(MCInstBuilder(ARM::MOVr)
1364       .addReg(ARM::PC)
1365       .addReg(MI->getOperand(0).getReg())
1366       // Add predicate operands.
1367       .addImm(ARMCC::AL)
1368       .addReg(0)
1369       // Add 's' bit operand (always reg0 for this)
1370       .addReg(0));
1371     return;
1372   }
1373   case ARM::BMOVPCB_CALL: {
1374     OutStreamer.EmitInstruction(MCInstBuilder(ARM::MOVr)
1375       .addReg(ARM::LR)
1376       .addReg(ARM::PC)
1377       // Add predicate operands.
1378       .addImm(ARMCC::AL)
1379       .addReg(0)
1380       // Add 's' bit operand (always reg0 for this)
1381       .addReg(0));
1382
1383     const GlobalValue *GV = MI->getOperand(0).getGlobal();
1384     MCSymbol *GVSym = Mang->getSymbol(GV);
1385     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1386     OutStreamer.EmitInstruction(MCInstBuilder(ARM::Bcc)
1387       .addExpr(GVSymExpr)
1388       // Add predicate operands.
1389       .addImm(ARMCC::AL)
1390       .addReg(0));
1391     return;
1392   }
1393   case ARM::MOVi16_ga_pcrel:
1394   case ARM::t2MOVi16_ga_pcrel: {
1395     MCInst TmpInst;
1396     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1397     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1398
1399     unsigned TF = MI->getOperand(1).getTargetFlags();
1400     bool isPIC = TF == ARMII::MO_LO16_NONLAZY_PIC;
1401     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1402     MCSymbol *GVSym = GetARMGVSymbol(GV);
1403     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1404     if (isPIC) {
1405       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1406                                        getFunctionNumber(),
1407                                        MI->getOperand(2).getImm(), OutContext);
1408       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1409       unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1410       const MCExpr *PCRelExpr =
1411         ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1412                                   MCBinaryExpr::CreateAdd(LabelSymExpr,
1413                                       MCConstantExpr::Create(PCAdj, OutContext),
1414                                           OutContext), OutContext), OutContext);
1415       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1416     } else {
1417       const MCExpr *RefExpr= ARMMCExpr::CreateLower16(GVSymExpr, OutContext);
1418       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1419     }
1420
1421     // Add predicate operands.
1422     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1423     TmpInst.addOperand(MCOperand::CreateReg(0));
1424     // Add 's' bit operand (always reg0 for this)
1425     TmpInst.addOperand(MCOperand::CreateReg(0));
1426     OutStreamer.EmitInstruction(TmpInst);
1427     return;
1428   }
1429   case ARM::MOVTi16_ga_pcrel:
1430   case ARM::t2MOVTi16_ga_pcrel: {
1431     MCInst TmpInst;
1432     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1433                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1434     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1435     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1436
1437     unsigned TF = MI->getOperand(2).getTargetFlags();
1438     bool isPIC = TF == ARMII::MO_HI16_NONLAZY_PIC;
1439     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1440     MCSymbol *GVSym = GetARMGVSymbol(GV);
1441     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1442     if (isPIC) {
1443       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1444                                        getFunctionNumber(),
1445                                        MI->getOperand(3).getImm(), OutContext);
1446       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1447       unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1448       const MCExpr *PCRelExpr =
1449         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1450                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1451                                       MCConstantExpr::Create(PCAdj, OutContext),
1452                                           OutContext), OutContext), OutContext);
1453       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1454     } else {
1455       const MCExpr *RefExpr= ARMMCExpr::CreateUpper16(GVSymExpr, OutContext);
1456       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1457     }
1458     // Add predicate operands.
1459     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1460     TmpInst.addOperand(MCOperand::CreateReg(0));
1461     // Add 's' bit operand (always reg0 for this)
1462     TmpInst.addOperand(MCOperand::CreateReg(0));
1463     OutStreamer.EmitInstruction(TmpInst);
1464     return;
1465   }
1466   case ARM::tPICADD: {
1467     // This is a pseudo op for a label + instruction sequence, which looks like:
1468     // LPC0:
1469     //     add r0, pc
1470     // This adds the address of LPC0 to r0.
1471
1472     // Emit the label.
1473     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1474                           getFunctionNumber(), MI->getOperand(2).getImm(),
1475                           OutContext));
1476
1477     // Form and emit the add.
1478     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tADDhirr)
1479       .addReg(MI->getOperand(0).getReg())
1480       .addReg(MI->getOperand(0).getReg())
1481       .addReg(ARM::PC)
1482       // Add predicate operands.
1483       .addImm(ARMCC::AL)
1484       .addReg(0));
1485     return;
1486   }
1487   case ARM::PICADD: {
1488     // This is a pseudo op for a label + instruction sequence, which looks like:
1489     // LPC0:
1490     //     add r0, pc, r0
1491     // This adds the address of LPC0 to r0.
1492
1493     // Emit the label.
1494     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1495                           getFunctionNumber(), MI->getOperand(2).getImm(),
1496                           OutContext));
1497
1498     // Form and emit the add.
1499     OutStreamer.EmitInstruction(MCInstBuilder(ARM::ADDrr)
1500       .addReg(MI->getOperand(0).getReg())
1501       .addReg(ARM::PC)
1502       .addReg(MI->getOperand(1).getReg())
1503       // Add predicate operands.
1504       .addImm(MI->getOperand(3).getImm())
1505       .addReg(MI->getOperand(4).getReg())
1506       // Add 's' bit operand (always reg0 for this)
1507       .addReg(0));
1508     return;
1509   }
1510   case ARM::PICSTR:
1511   case ARM::PICSTRB:
1512   case ARM::PICSTRH:
1513   case ARM::PICLDR:
1514   case ARM::PICLDRB:
1515   case ARM::PICLDRH:
1516   case ARM::PICLDRSB:
1517   case ARM::PICLDRSH: {
1518     // This is a pseudo op for a label + instruction sequence, which looks like:
1519     // LPC0:
1520     //     OP r0, [pc, r0]
1521     // The LCP0 label is referenced by a constant pool entry in order to get
1522     // a PC-relative address at the ldr instruction.
1523
1524     // Emit the label.
1525     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1526                           getFunctionNumber(), MI->getOperand(2).getImm(),
1527                           OutContext));
1528
1529     // Form and emit the load
1530     unsigned Opcode;
1531     switch (MI->getOpcode()) {
1532     default:
1533       llvm_unreachable("Unexpected opcode!");
1534     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1535     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1536     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1537     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1538     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1539     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1540     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1541     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1542     }
1543     OutStreamer.EmitInstruction(MCInstBuilder(Opcode)
1544       .addReg(MI->getOperand(0).getReg())
1545       .addReg(ARM::PC)
1546       .addReg(MI->getOperand(1).getReg())
1547       .addImm(0)
1548       // Add predicate operands.
1549       .addImm(MI->getOperand(3).getImm())
1550       .addReg(MI->getOperand(4).getReg()));
1551
1552     return;
1553   }
1554   case ARM::CONSTPOOL_ENTRY: {
1555     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1556     /// in the function.  The first operand is the ID# for this instruction, the
1557     /// second is the index into the MachineConstantPool that this is, the third
1558     /// is the size in bytes of this constant pool entry.
1559     /// The required alignment is specified on the basic block holding this MI.
1560     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1561     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1562
1563     // If this is the first entry of the pool, mark it.
1564     if (!InConstantPool) {
1565       OutStreamer.EmitDataRegion(MCDR_DataRegion);
1566       InConstantPool = true;
1567     }
1568
1569     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1570
1571     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1572     if (MCPE.isMachineConstantPoolEntry())
1573       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1574     else
1575       EmitGlobalConstant(MCPE.Val.ConstVal);
1576     return;
1577   }
1578   case ARM::t2BR_JT: {
1579     // Lower and emit the instruction itself, then the jump table following it.
1580     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tMOVr)
1581       .addReg(ARM::PC)
1582       .addReg(MI->getOperand(0).getReg())
1583       // Add predicate operands.
1584       .addImm(ARMCC::AL)
1585       .addReg(0));
1586
1587     // Output the data for the jump table itself
1588     EmitJump2Table(MI);
1589     return;
1590   }
1591   case ARM::t2TBB_JT: {
1592     // Lower and emit the instruction itself, then the jump table following it.
1593     OutStreamer.EmitInstruction(MCInstBuilder(ARM::t2TBB)
1594       .addReg(ARM::PC)
1595       .addReg(MI->getOperand(0).getReg())
1596       // Add predicate operands.
1597       .addImm(ARMCC::AL)
1598       .addReg(0));
1599
1600     // Output the data for the jump table itself
1601     EmitJump2Table(MI);
1602     // Make sure the next instruction is 2-byte aligned.
1603     EmitAlignment(1);
1604     return;
1605   }
1606   case ARM::t2TBH_JT: {
1607     // Lower and emit the instruction itself, then the jump table following it.
1608     OutStreamer.EmitInstruction(MCInstBuilder(ARM::t2TBH)
1609       .addReg(ARM::PC)
1610       .addReg(MI->getOperand(0).getReg())
1611       // Add predicate operands.
1612       .addImm(ARMCC::AL)
1613       .addReg(0));
1614
1615     // Output the data for the jump table itself
1616     EmitJump2Table(MI);
1617     return;
1618   }
1619   case ARM::tBR_JTr:
1620   case ARM::BR_JTr: {
1621     // Lower and emit the instruction itself, then the jump table following it.
1622     // mov pc, target
1623     MCInst TmpInst;
1624     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1625       ARM::MOVr : ARM::tMOVr;
1626     TmpInst.setOpcode(Opc);
1627     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1628     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1629     // Add predicate operands.
1630     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1631     TmpInst.addOperand(MCOperand::CreateReg(0));
1632     // Add 's' bit operand (always reg0 for this)
1633     if (Opc == ARM::MOVr)
1634       TmpInst.addOperand(MCOperand::CreateReg(0));
1635     OutStreamer.EmitInstruction(TmpInst);
1636
1637     // Make sure the Thumb jump table is 4-byte aligned.
1638     if (Opc == ARM::tMOVr)
1639       EmitAlignment(2);
1640
1641     // Output the data for the jump table itself
1642     EmitJumpTable(MI);
1643     return;
1644   }
1645   case ARM::BR_JTm: {
1646     // Lower and emit the instruction itself, then the jump table following it.
1647     // ldr pc, target
1648     MCInst TmpInst;
1649     if (MI->getOperand(1).getReg() == 0) {
1650       // literal offset
1651       TmpInst.setOpcode(ARM::LDRi12);
1652       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1653       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1654       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1655     } else {
1656       TmpInst.setOpcode(ARM::LDRrs);
1657       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1658       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1659       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1660       TmpInst.addOperand(MCOperand::CreateImm(0));
1661     }
1662     // Add predicate operands.
1663     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1664     TmpInst.addOperand(MCOperand::CreateReg(0));
1665     OutStreamer.EmitInstruction(TmpInst);
1666
1667     // Output the data for the jump table itself
1668     EmitJumpTable(MI);
1669     return;
1670   }
1671   case ARM::BR_JTadd: {
1672     // Lower and emit the instruction itself, then the jump table following it.
1673     // add pc, target, idx
1674     OutStreamer.EmitInstruction(MCInstBuilder(ARM::ADDrr)
1675       .addReg(ARM::PC)
1676       .addReg(MI->getOperand(0).getReg())
1677       .addReg(MI->getOperand(1).getReg())
1678       // Add predicate operands.
1679       .addImm(ARMCC::AL)
1680       .addReg(0)
1681       // Add 's' bit operand (always reg0 for this)
1682       .addReg(0));
1683
1684     // Output the data for the jump table itself
1685     EmitJumpTable(MI);
1686     return;
1687   }
1688   case ARM::TRAP: {
1689     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1690     // FIXME: Remove this special case when they do.
1691     if (!Subtarget->isTargetDarwin()) {
1692       //.long 0xe7ffdefe @ trap
1693       uint32_t Val = 0xe7ffdefeUL;
1694       OutStreamer.AddComment("trap");
1695       OutStreamer.EmitIntValue(Val, 4);
1696       return;
1697     }
1698     break;
1699   }
1700   case ARM::TRAPNaCl: {
1701     //.long 0xe7fedef0 @ trap
1702     uint32_t Val = 0xe7fedef0UL;
1703     OutStreamer.AddComment("trap");
1704     OutStreamer.EmitIntValue(Val, 4);
1705     return;
1706   }
1707   case ARM::tTRAP: {
1708     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1709     // FIXME: Remove this special case when they do.
1710     if (!Subtarget->isTargetDarwin()) {
1711       //.short 57086 @ trap
1712       uint16_t Val = 0xdefe;
1713       OutStreamer.AddComment("trap");
1714       OutStreamer.EmitIntValue(Val, 2);
1715       return;
1716     }
1717     break;
1718   }
1719   case ARM::t2Int_eh_sjlj_setjmp:
1720   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1721   case ARM::tInt_eh_sjlj_setjmp: {
1722     // Two incoming args: GPR:$src, GPR:$val
1723     // mov $val, pc
1724     // adds $val, #7
1725     // str $val, [$src, #4]
1726     // movs r0, #0
1727     // b 1f
1728     // movs r0, #1
1729     // 1:
1730     unsigned SrcReg = MI->getOperand(0).getReg();
1731     unsigned ValReg = MI->getOperand(1).getReg();
1732     MCSymbol *Label = GetARMSJLJEHLabel();
1733     OutStreamer.AddComment("eh_setjmp begin");
1734     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tMOVr)
1735       .addReg(ValReg)
1736       .addReg(ARM::PC)
1737       // Predicate.
1738       .addImm(ARMCC::AL)
1739       .addReg(0));
1740
1741     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tADDi3)
1742       .addReg(ValReg)
1743       // 's' bit operand
1744       .addReg(ARM::CPSR)
1745       .addReg(ValReg)
1746       .addImm(7)
1747       // Predicate.
1748       .addImm(ARMCC::AL)
1749       .addReg(0));
1750
1751     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tSTRi)
1752       .addReg(ValReg)
1753       .addReg(SrcReg)
1754       // The offset immediate is #4. The operand value is scaled by 4 for the
1755       // tSTR instruction.
1756       .addImm(1)
1757       // Predicate.
1758       .addImm(ARMCC::AL)
1759       .addReg(0));
1760
1761     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tMOVi8)
1762       .addReg(ARM::R0)
1763       .addReg(ARM::CPSR)
1764       .addImm(0)
1765       // Predicate.
1766       .addImm(ARMCC::AL)
1767       .addReg(0));
1768
1769     const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1770     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tB)
1771       .addExpr(SymbolExpr)
1772       .addImm(ARMCC::AL)
1773       .addReg(0));
1774
1775     OutStreamer.AddComment("eh_setjmp end");
1776     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tMOVi8)
1777       .addReg(ARM::R0)
1778       .addReg(ARM::CPSR)
1779       .addImm(1)
1780       // Predicate.
1781       .addImm(ARMCC::AL)
1782       .addReg(0));
1783
1784     OutStreamer.EmitLabel(Label);
1785     return;
1786   }
1787
1788   case ARM::Int_eh_sjlj_setjmp_nofp:
1789   case ARM::Int_eh_sjlj_setjmp: {
1790     // Two incoming args: GPR:$src, GPR:$val
1791     // add $val, pc, #8
1792     // str $val, [$src, #+4]
1793     // mov r0, #0
1794     // add pc, pc, #0
1795     // mov r0, #1
1796     unsigned SrcReg = MI->getOperand(0).getReg();
1797     unsigned ValReg = MI->getOperand(1).getReg();
1798
1799     OutStreamer.AddComment("eh_setjmp begin");
1800     OutStreamer.EmitInstruction(MCInstBuilder(ARM::ADDri)
1801       .addReg(ValReg)
1802       .addReg(ARM::PC)
1803       .addImm(8)
1804       // Predicate.
1805       .addImm(ARMCC::AL)
1806       .addReg(0)
1807       // 's' bit operand (always reg0 for this).
1808       .addReg(0));
1809
1810     OutStreamer.EmitInstruction(MCInstBuilder(ARM::STRi12)
1811       .addReg(ValReg)
1812       .addReg(SrcReg)
1813       .addImm(4)
1814       // Predicate.
1815       .addImm(ARMCC::AL)
1816       .addReg(0));
1817
1818     OutStreamer.EmitInstruction(MCInstBuilder(ARM::MOVi)
1819       .addReg(ARM::R0)
1820       .addImm(0)
1821       // Predicate.
1822       .addImm(ARMCC::AL)
1823       .addReg(0)
1824       // 's' bit operand (always reg0 for this).
1825       .addReg(0));
1826
1827     OutStreamer.EmitInstruction(MCInstBuilder(ARM::ADDri)
1828       .addReg(ARM::PC)
1829       .addReg(ARM::PC)
1830       .addImm(0)
1831       // Predicate.
1832       .addImm(ARMCC::AL)
1833       .addReg(0)
1834       // 's' bit operand (always reg0 for this).
1835       .addReg(0));
1836
1837     OutStreamer.AddComment("eh_setjmp end");
1838     OutStreamer.EmitInstruction(MCInstBuilder(ARM::MOVi)
1839       .addReg(ARM::R0)
1840       .addImm(1)
1841       // Predicate.
1842       .addImm(ARMCC::AL)
1843       .addReg(0)
1844       // 's' bit operand (always reg0 for this).
1845       .addReg(0));
1846     return;
1847   }
1848   case ARM::Int_eh_sjlj_longjmp: {
1849     // ldr sp, [$src, #8]
1850     // ldr $scratch, [$src, #4]
1851     // ldr r7, [$src]
1852     // bx $scratch
1853     unsigned SrcReg = MI->getOperand(0).getReg();
1854     unsigned ScratchReg = MI->getOperand(1).getReg();
1855     OutStreamer.EmitInstruction(MCInstBuilder(ARM::LDRi12)
1856       .addReg(ARM::SP)
1857       .addReg(SrcReg)
1858       .addImm(8)
1859       // Predicate.
1860       .addImm(ARMCC::AL)
1861       .addReg(0));
1862
1863     OutStreamer.EmitInstruction(MCInstBuilder(ARM::LDRi12)
1864       .addReg(ScratchReg)
1865       .addReg(SrcReg)
1866       .addImm(4)
1867       // Predicate.
1868       .addImm(ARMCC::AL)
1869       .addReg(0));
1870
1871     OutStreamer.EmitInstruction(MCInstBuilder(ARM::LDRi12)
1872       .addReg(ARM::R7)
1873       .addReg(SrcReg)
1874       .addImm(0)
1875       // Predicate.
1876       .addImm(ARMCC::AL)
1877       .addReg(0));
1878
1879     OutStreamer.EmitInstruction(MCInstBuilder(ARM::BX)
1880       .addReg(ScratchReg)
1881       // Predicate.
1882       .addImm(ARMCC::AL)
1883       .addReg(0));
1884     return;
1885   }
1886   case ARM::tInt_eh_sjlj_longjmp: {
1887     // ldr $scratch, [$src, #8]
1888     // mov sp, $scratch
1889     // ldr $scratch, [$src, #4]
1890     // ldr r7, [$src]
1891     // bx $scratch
1892     unsigned SrcReg = MI->getOperand(0).getReg();
1893     unsigned ScratchReg = MI->getOperand(1).getReg();
1894     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tLDRi)
1895       .addReg(ScratchReg)
1896       .addReg(SrcReg)
1897       // The offset immediate is #8. The operand value is scaled by 4 for the
1898       // tLDR instruction.
1899       .addImm(2)
1900       // Predicate.
1901       .addImm(ARMCC::AL)
1902       .addReg(0));
1903
1904     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tMOVr)
1905       .addReg(ARM::SP)
1906       .addReg(ScratchReg)
1907       // Predicate.
1908       .addImm(ARMCC::AL)
1909       .addReg(0));
1910
1911     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tLDRi)
1912       .addReg(ScratchReg)
1913       .addReg(SrcReg)
1914       .addImm(1)
1915       // Predicate.
1916       .addImm(ARMCC::AL)
1917       .addReg(0));
1918
1919     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tLDRi)
1920       .addReg(ARM::R7)
1921       .addReg(SrcReg)
1922       .addImm(0)
1923       // Predicate.
1924       .addImm(ARMCC::AL)
1925       .addReg(0));
1926
1927     OutStreamer.EmitInstruction(MCInstBuilder(ARM::tBX)
1928       .addReg(ScratchReg)
1929       // Predicate.
1930       .addImm(ARMCC::AL)
1931       .addReg(0));
1932     return;
1933   }
1934   }
1935
1936   MCInst TmpInst;
1937   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1938
1939   OutStreamer.EmitInstruction(TmpInst);
1940 }
1941
1942 //===----------------------------------------------------------------------===//
1943 // Target Registry Stuff
1944 //===----------------------------------------------------------------------===//
1945
1946 // Force static initialization.
1947 extern "C" void LLVMInitializeARMAsmPrinter() {
1948   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMTarget);
1949   RegisterAsmPrinter<ARMAsmPrinter> Y(TheThumbTarget);
1950 }