lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "asm-printer"
  16 #include "ARMAsmPrinter.h"
  17 #include "ARM.h"
  18 #include "ARMBuildAttrs.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMTargetMachine.h"
  22 #include "ARMTargetObjectFile.h"
  23 #include "InstPrinter/ARMInstPrinter.h"
  24 #include "MCTargetDesc/ARMAddressingModes.h"
  25 #include "MCTargetDesc/ARMMCExpr.h"
  26 #include "llvm/ADT/SetVector.h"
  27 #include "llvm/ADT/SmallString.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/DebugInfo.h"
  30 #include "llvm/Module.h"
  31 #include "llvm/Type.h"
  32 #include "llvm/Assembly/Writer.h"
  33 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  34 #include "llvm/CodeGen/MachineFunctionPass.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/MC/MCAsmInfo.h"
  37 #include "llvm/MC/MCAssembler.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCInst.h"
  40 #include "llvm/MC/MCSectionMachO.h"
  41 #include "llvm/MC/MCObjectStreamer.h"
  42 #include "llvm/MC/MCStreamer.h"
  43 #include "llvm/MC/MCSymbol.h"
  44 #include "llvm/Target/Mangler.h"
  45 #include "llvm/DataLayout.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/TargetRegistry.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 #include <cctype>
  53 using namespace llvm;
  54
  55 namespace {
  56
  57   // Per section and per symbol attributes are not supported.
  58   // To implement them we would need the ability to delay this emission
  59   // until the assembly file is fully parsed/generated as only then do we
  60   // know the symbol and section numbers.
  61   class AttributeEmitter {
  62   public:
  63     virtual void MaybeSwitchVendor(StringRef Vendor) = 0;
  64     virtual void EmitAttribute(unsigned Attribute, unsigned Value) = 0;
  65     virtual void EmitTextAttribute(unsigned Attribute, StringRef String) = 0;
  66     virtual void Finish() = 0;
  67     virtual ~AttributeEmitter() {}
  68   };
  69
  70   class AsmAttributeEmitter : public AttributeEmitter {
  71     MCStreamer &Streamer;
  72
  73   public:
  74     AsmAttributeEmitter(MCStreamer &Streamer_) : Streamer(Streamer_) {}
  75     void MaybeSwitchVendor(StringRef Vendor) { }
  76
  77     void EmitAttribute(unsigned Attribute, unsigned Value) {
  78       Streamer.EmitRawText("\t.eabi_attribute " +
  79                            Twine(Attribute) + ", " + Twine(Value));
  80     }
  81
  82     void EmitTextAttribute(unsigned Attribute, StringRef String) {
  83       switch (Attribute) {
  84       default: llvm_unreachable("Unsupported Text attribute in ASM Mode");
  85       case ARMBuildAttrs::CPU_name:
  86         Streamer.EmitRawText(StringRef("\t.cpu ") + String.lower());
  87         break;
  88       /* GAS requires .fpu to be emitted regardless of EABI attribute */
  89       case ARMBuildAttrs::Advanced_SIMD_arch:
  90       case ARMBuildAttrs::VFP_arch:
  91         Streamer.EmitRawText(StringRef("\t.fpu ") + String.lower());
  92         break;
  93       }
  94     }
  95     void Finish() { }
  96   };
  97
  98   class ObjectAttributeEmitter : public AttributeEmitter {
  99     // This structure holds all attributes, accounting for
 100     // their string/numeric value, so we can later emmit them
 101     // in declaration order, keeping all in the same vector
 102     struct AttributeItemType {
 103       enum {
 104         HiddenAttribute = 0,
 105         NumericAttribute,
 106         TextAttribute
 107       } Type;
 108       unsigned Tag;
 109       unsigned IntValue;
 110       StringRef StringValue;
 111     } AttributeItem;
 112
 113     MCObjectStreamer &Streamer;
 114     StringRef CurrentVendor;
 115     SmallVector<AttributeItemType, 64> Contents;
 116
 117     // Account for the ULEB/String size of each item,
 118     // not just the number of items
 119     size_t ContentsSize;
 120     // FIXME: this should be in a more generic place, but
 121     // getULEBSize() is in MCAsmInfo and will be moved to MCDwarf
 122     size_t getULEBSize(int Value) {
 123       size_t Size = 0;
 124       do {
 125         Value >>= 7;
 126         Size += sizeof(int8_t); // Is this really necessary?
 127       } while (Value);
 128       return Size;
 129     }
 130
 131   public:
 132     ObjectAttributeEmitter(MCObjectStreamer &Streamer_) :
 133       Streamer(Streamer_), CurrentVendor(""), ContentsSize(0) { }
 134
 135     void MaybeSwitchVendor(StringRef Vendor) {
 136       assert(!Vendor.empty() && "Vendor cannot be empty.");
 137
 138       if (CurrentVendor.empty())
 139         CurrentVendor = Vendor;
 140       else if (CurrentVendor == Vendor)
 141         return;
 142       else
 143         Finish();
 144
 145       CurrentVendor = Vendor;
 146
 147       assert(Contents.size() == 0);
 148     }
 149
 150     void EmitAttribute(unsigned Attribute, unsigned Value) {
 151       AttributeItemType attr = {
 152         AttributeItemType::NumericAttribute,
 153         Attribute,
 154         Value,
 155         StringRef("")
 156       };
 157       ContentsSize += getULEBSize(Attribute);
 158       ContentsSize += getULEBSize(Value);
 159       Contents.push_back(attr);
 160     }
 161
 162     void EmitTextAttribute(unsigned Attribute, StringRef String) {
 163       AttributeItemType attr = {
 164         AttributeItemType::TextAttribute,
 165         Attribute,
 166         0,
 167         String
 168       };
 169       ContentsSize += getULEBSize(Attribute);
 170       // String + \0
 171       ContentsSize += String.size()+1;
 172
 173       Contents.push_back(attr);
 174     }
 175
 176     void Finish() {
 177       // Vendor size + Vendor name + '\0'
 178       const size_t VendorHeaderSize = 4 + CurrentVendor.size() + 1;
 179
 180       // Tag + Tag Size
 181       const size_t TagHeaderSize = 1 + 4;
 182
 183       Streamer.EmitIntValue(VendorHeaderSize + TagHeaderSize + ContentsSize, 4);
 184       Streamer.EmitBytes(CurrentVendor, 0);
 185       Streamer.EmitIntValue(0, 1); // '\0'
 186
 187       Streamer.EmitIntValue(ARMBuildAttrs::File, 1);
 188       Streamer.EmitIntValue(TagHeaderSize + ContentsSize, 4);
 189
 190       // Size should have been accounted for already, now
 191       // emit each field as its type (ULEB or String)
 192       for (unsigned int i=0; i<Contents.size(); ++i) {
 193         AttributeItemType item = Contents[i];
 194         Streamer.EmitULEB128IntValue(item.Tag, 0);
 195         switch (item.Type) {
 196         default: llvm_unreachable("Invalid attribute type");
 197         case AttributeItemType::NumericAttribute:
 198           Streamer.EmitULEB128IntValue(item.IntValue, 0);
 199           break;
 200         case AttributeItemType::TextAttribute:
 201           Streamer.EmitBytes(item.StringValue.upper(), 0);
 202           Streamer.EmitIntValue(0, 1); // '\0'
 203           break;
 204         }
 205       }
 206
 207       Contents.clear();
 208     }
 209   };
 210
 211 } // end of anonymous namespace
 212
 213 MachineLocation ARMAsmPrinter::
 214 getDebugValueLocation(const MachineInstr *MI) const {
 215   MachineLocation Location;
 216   assert(MI->getNumOperands() == 4 && "Invalid no. of machine operands!");
 217   // Frame address.  Currently handles register +- offset only.
 218   if (MI->getOperand(0).isReg() && MI->getOperand(1).isImm())
 219     Location.set(MI->getOperand(0).getReg(), MI->getOperand(1).getImm());
 220   else {
 221     DEBUG(dbgs() << "DBG_VALUE instruction ignored! " << *MI << "\n");
 222   }
 223   return Location;
 224 }
 225
 226 /// EmitDwarfRegOp - Emit dwarf register operation.
 227 void ARMAsmPrinter::EmitDwarfRegOp(const MachineLocation &MLoc) const {
 228   const TargetRegisterInfo *RI = TM.getRegisterInfo();
 229   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 230     AsmPrinter::EmitDwarfRegOp(MLoc);
 231   else {
 232     unsigned Reg = MLoc.getReg();
 233     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 234       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 235       // S registers are described as bit-pieces of a register
 236       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 237       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 238
 239       unsigned SReg = Reg - ARM::S0;
 240       bool odd = SReg & 0x1;
 241       unsigned Rx = 256 + (SReg >> 1);
 242
 243       OutStreamer.AddComment("DW_OP_regx for S register");
 244       EmitInt8(dwarf::DW_OP_regx);
 245
 246       OutStreamer.AddComment(Twine(SReg));
 247       EmitULEB128(Rx);
 248
 249       if (odd) {
 250         OutStreamer.AddComment("DW_OP_bit_piece 32 32");
 251         EmitInt8(dwarf::DW_OP_bit_piece);
 252         EmitULEB128(32);
 253         EmitULEB128(32);
 254       } else {
 255         OutStreamer.AddComment("DW_OP_bit_piece 32 0");
 256         EmitInt8(dwarf::DW_OP_bit_piece);
 257         EmitULEB128(32);
 258         EmitULEB128(0);
 259       }
 260     } else if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 261       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 262       // Q registers Q0-Q15 are described by composing two D registers together.
 263       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1)
 264       // DW_OP_piece(8)
 265
 266       unsigned QReg = Reg - ARM::Q0;
 267       unsigned D1 = 256 + 2 * QReg;
 268       unsigned D2 = D1 + 1;
 269
 270       OutStreamer.AddComment("DW_OP_regx for Q register: D1");
 271       EmitInt8(dwarf::DW_OP_regx);
 272       EmitULEB128(D1);
 273       OutStreamer.AddComment("DW_OP_piece 8");
 274       EmitInt8(dwarf::DW_OP_piece);
 275       EmitULEB128(8);
 276
 277       OutStreamer.AddComment("DW_OP_regx for Q register: D2");
 278       EmitInt8(dwarf::DW_OP_regx);
 279       EmitULEB128(D2);
 280       OutStreamer.AddComment("DW_OP_piece 8");
 281       EmitInt8(dwarf::DW_OP_piece);
 282       EmitULEB128(8);
 283     }
 284   }
 285 }
 286
 287 void ARMAsmPrinter::EmitFunctionBodyEnd() {
 288   // Make sure to terminate any constant pools that were at the end
 289   // of the function.
 290   if (!InConstantPool)
 291     return;
 292   InConstantPool = false;
 293   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
 294 }
 295
 296 void ARMAsmPrinter::EmitFunctionEntryLabel() {
 297   if (AFI->isThumbFunction()) {
 298     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 299     OutStreamer.EmitThumbFunc(CurrentFnSym);
 300   }
 301
 302   OutStreamer.EmitLabel(CurrentFnSym);
 303 }
 304
 305 void ARMAsmPrinter::EmitXXStructor(const Constant *CV) {
 306   uint64_t Size = TM.getDataLayout()->getTypeAllocSize(CV->getType());
 307   assert(Size && "C++ constructor pointer had zero size!");
 308
 309   const GlobalValue *GV = dyn_cast<GlobalValue>(CV->stripPointerCasts());
 310   assert(GV && "C++ constructor pointer was not a GlobalValue!");
 311
 312   const MCExpr *E = MCSymbolRefExpr::Create(Mang->getSymbol(GV),
 313                                             (Subtarget->isTargetDarwin()
 314                                              ? MCSymbolRefExpr::VK_None
 315                                              : MCSymbolRefExpr::VK_ARM_TARGET1),
 316                                             OutContext);
 317
 318   OutStreamer.EmitValue(E, Size);
 319 }
 320
 321 /// runOnMachineFunction - This uses the EmitInstruction()
 322 /// method to print assembly for each instruction.
 323 ///
 324 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 325   AFI = MF.getInfo<ARMFunctionInfo>();
 326   MCP = MF.getConstantPool();
 327
 328   return AsmPrinter::runOnMachineFunction(MF);
 329 }
 330
 331 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 332                                  raw_ostream &O, const char *Modifier) {
 333   const MachineOperand &MO = MI->getOperand(OpNum);
 334   unsigned TF = MO.getTargetFlags();
 335
 336   switch (MO.getType()) {
 337   default: llvm_unreachable("<unknown operand type>");
 338   case MachineOperand::MO_Register: {
 339     unsigned Reg = MO.getReg();
 340     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 341     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 342     O << ARMInstPrinter::getRegisterName(Reg);
 343     break;
 344   }
 345   case MachineOperand::MO_Immediate: {
 346     int64_t Imm = MO.getImm();
 347     O << '#';
 348     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 349         (TF == ARMII::MO_LO16))
 350       O << ":lower16:";
 351     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 352              (TF == ARMII::MO_HI16))
 353       O << ":upper16:";
 354     O << Imm;
 355     break;
 356   }
 357   case MachineOperand::MO_MachineBasicBlock:
 358     O << *MO.getMBB()->getSymbol();
 359     return;
 360   case MachineOperand::MO_GlobalAddress: {
 361     const GlobalValue *GV = MO.getGlobal();
 362     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 363         (TF & ARMII::MO_LO16))
 364       O << ":lower16:";
 365     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 366              (TF & ARMII::MO_HI16))
 367       O << ":upper16:";
 368     O << *Mang->getSymbol(GV);
 369
 370     printOffset(MO.getOffset(), O);
 371     if (TF == ARMII::MO_PLT)
 372       O << "(PLT)";
 373     break;
 374   }
 375   case MachineOperand::MO_ExternalSymbol: {
 376     O << *GetExternalSymbolSymbol(MO.getSymbolName());
 377     if (TF == ARMII::MO_PLT)
 378       O << "(PLT)";
 379     break;
 380   }
 381   case MachineOperand::MO_ConstantPoolIndex:
 382     O << *GetCPISymbol(MO.getIndex());
 383     break;
 384   case MachineOperand::MO_JumpTableIndex:
 385     O << *GetJTISymbol(MO.getIndex());
 386     break;
 387   }
 388 }
 389
 390 //===--------------------------------------------------------------------===//
 391
 392 MCSymbol *ARMAsmPrinter::
 393 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 394   SmallString<60> Name;
 395   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "JTI"
 396     << getFunctionNumber() << '_' << uid << '_' << uid2;
 397   return OutContext.GetOrCreateSymbol(Name.str());
 398 }
 399
 400
 401 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel(void) const {
 402   SmallString<60> Name;
 403   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "SJLJEH"
 404     << getFunctionNumber();
 405   return OutContext.GetOrCreateSymbol(Name.str());
 406 }
 407
 408 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 409                                     unsigned AsmVariant, const char *ExtraCode,
 410                                     raw_ostream &O) {
 411   // Does this asm operand have a single letter operand modifier?
 412   if (ExtraCode && ExtraCode[0]) {
 413     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 414
 415     switch (ExtraCode[0]) {
 416     default:
 417       // See if this is a generic print operand
 418       return AsmPrinter::PrintAsmOperand(MI, OpNum, AsmVariant, ExtraCode, O);
 419     case 'a': // Print as a memory address.
 420       if (MI->getOperand(OpNum).isReg()) {
 421         O << "["
 422           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 423           << "]";
 424         return false;
 425       }
 426       // Fallthrough
 427     case 'c': // Don't print "#" before an immediate operand.
 428       if (!MI->getOperand(OpNum).isImm())
 429         return true;
 430       O << MI->getOperand(OpNum).getImm();
 431       return false;
 432     case 'P': // Print a VFP double precision register.
 433     case 'q': // Print a NEON quad precision register.
 434       printOperand(MI, OpNum, O);
 435       return false;
 436     case 'y': // Print a VFP single precision register as indexed double.
 437       if (MI->getOperand(OpNum).isReg()) {
 438         unsigned Reg = MI->getOperand(OpNum).getReg();
 439         const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 440         // Find the 'd' register that has this 's' register as a sub-register,
 441         // and determine the lane number.
 442         for (MCSuperRegIterator SR(Reg, TRI); SR.isValid(); ++SR) {
 443           if (!ARM::DPRRegClass.contains(*SR))
 444             continue;
 445           bool Lane0 = TRI->getSubReg(*SR, ARM::ssub_0) == Reg;
 446           O << ARMInstPrinter::getRegisterName(*SR) << (Lane0 ? "[0]" : "[1]");
 447           return false;
 448         }
 449       }
 450       return true;
 451     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 452       if (!MI->getOperand(OpNum).isImm())
 453         return true;
 454       O << ~(MI->getOperand(OpNum).getImm());
 455       return false;
 456     case 'L': // The low 16 bits of an immediate constant.
 457       if (!MI->getOperand(OpNum).isImm())
 458         return true;
 459       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 460       return false;
 461     case 'M': { // A register range suitable for LDM/STM.
 462       if (!MI->getOperand(OpNum).isReg())
 463         return true;
 464       const MachineOperand &MO = MI->getOperand(OpNum);
 465       unsigned RegBegin = MO.getReg();
 466       // This takes advantage of the 2 operand-ness of ldm/stm and that we've
 467       // already got the operands in registers that are operands to the
 468       // inline asm statement.
 469
 470       O << "{" << ARMInstPrinter::getRegisterName(RegBegin);
 471
 472       // FIXME: The register allocator not only may not have given us the
 473       // registers in sequence, but may not be in ascending registers. This
 474       // will require changes in the register allocator that'll need to be
 475       // propagated down here if the operands change.
 476       unsigned RegOps = OpNum + 1;
 477       while (MI->getOperand(RegOps).isReg()) {
 478         O << ", "
 479           << ARMInstPrinter::getRegisterName(MI->getOperand(RegOps).getReg());
 480         RegOps++;
 481       }
 482
 483       O << "}";
 484
 485       return false;
 486     }
 487     case 'R': // The most significant register of a pair.
 488     case 'Q': { // The least significant register of a pair.
 489       if (OpNum == 0)
 490         return true;
 491       const MachineOperand &FlagsOP = MI->getOperand(OpNum - 1);
 492       if (!FlagsOP.isImm())
 493         return true;
 494       unsigned Flags = FlagsOP.getImm();
 495       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 496       if (NumVals != 2)
 497         return true;
 498       unsigned RegOp = ExtraCode[0] == 'Q' ? OpNum : OpNum + 1;
 499       if (RegOp >= MI->getNumOperands())
 500         return true;
 501       const MachineOperand &MO = MI->getOperand(RegOp);
 502       if (!MO.isReg())
 503         return true;
 504       unsigned Reg = MO.getReg();
 505       O << ARMInstPrinter::getRegisterName(Reg);
 506       return false;
 507     }
 508
 509     case 'e': // The low doubleword register of a NEON quad register.
 510     case 'f': { // The high doubleword register of a NEON quad register.
 511       if (!MI->getOperand(OpNum).isReg())
 512         return true;
 513       unsigned Reg = MI->getOperand(OpNum).getReg();
 514       if (!ARM::QPRRegClass.contains(Reg))
 515         return true;
 516       const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 517       unsigned SubReg = TRI->getSubReg(Reg, ExtraCode[0] == 'e' ?
 518                                        ARM::dsub_0 : ARM::dsub_1);
 519       O << ARMInstPrinter::getRegisterName(SubReg);
 520       return false;
 521     }
 522
 523     // This modifier is not yet supported.
 524     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 525       return true;
 526     case 'H': { // The highest-numbered register of a pair.
 527       const MachineOperand &MO = MI->getOperand(OpNum);
 528       if (!MO.isReg())
 529         return true;
 530       const TargetRegisterClass &RC = ARM::GPRRegClass;
 531       const MachineFunction &MF = *MI->getParent()->getParent();
 532       const TargetRegisterInfo *TRI = MF.getTarget().getRegisterInfo();
 533
 534       unsigned RegIdx = TRI->getEncodingValue(MO.getReg());
 535       RegIdx |= 1; //The odd register is also the higher-numbered one of a pair.
 536
 537       unsigned Reg = RC.getRegister(RegIdx);
 538       O << ARMInstPrinter::getRegisterName(Reg);
 539       return false;
 540     }
 541     }
 542   }
 543
 544   printOperand(MI, OpNum, O);
 545   return false;
 546 }
 547
 548 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 549                                           unsigned OpNum, unsigned AsmVariant,
 550                                           const char *ExtraCode,
 551                                           raw_ostream &O) {
 552   // Does this asm operand have a single letter operand modifier?
 553   if (ExtraCode && ExtraCode[0]) {
 554     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 555
 556     switch (ExtraCode[0]) {
 557       case 'A': // A memory operand for a VLD1/VST1 instruction.
 558       default: return true;  // Unknown modifier.
 559       case 'm': // The base register of a memory operand.
 560         if (!MI->getOperand(OpNum).isReg())
 561           return true;
 562         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 563         return false;
 564     }
 565   }
 566
 567   const MachineOperand &MO = MI->getOperand(OpNum);
 568   assert(MO.isReg() && "unexpected inline asm memory operand");
 569   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 570   return false;
 571 }
 572
 573 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 574   if (Subtarget->isTargetDarwin()) {
 575     Reloc::Model RelocM = TM.getRelocationModel();
 576     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 577       // Declare all the text sections up front (before the DWARF sections
 578       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 579       // them together at the beginning of the object file.  This helps
 580       // avoid out-of-range branches that are due a fundamental limitation of
 581       // the way symbol offsets are encoded with the current Darwin ARM
 582       // relocations.
 583       const TargetLoweringObjectFileMachO &TLOFMacho =
 584         static_cast<const TargetLoweringObjectFileMachO &>(
 585           getObjFileLowering());
 586
 587       // Collect the set of sections our functions will go into.
 588       SetVector<const MCSection *, SmallVector<const MCSection *, 8>,
 589         SmallPtrSet<const MCSection *, 8> > TextSections;
 590       // Default text section comes first.
 591       TextSections.insert(TLOFMacho.getTextSection());
 592       // Now any user defined text sections from function attributes.
 593       for (Module::iterator F = M.begin(), e = M.end(); F != e; ++F)
 594         if (!F->isDeclaration() && !F->hasAvailableExternallyLinkage())
 595           TextSections.insert(TLOFMacho.SectionForGlobal(F, Mang, TM));
 596       // Now the coalescable sections.
 597       TextSections.insert(TLOFMacho.getTextCoalSection());
 598       TextSections.insert(TLOFMacho.getConstTextCoalSection());
 599
 600       // Emit the sections in the .s file header to fix the order.
 601       for (unsigned i = 0, e = TextSections.size(); i != e; ++i)
 602         OutStreamer.SwitchSection(TextSections[i]);
 603
 604       if (RelocM == Reloc::DynamicNoPIC) {
 605         const MCSection *sect =
 606           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 607                                      MCSectionMachO::S_SYMBOL_STUBS,
 608                                      12, SectionKind::getText());
 609         OutStreamer.SwitchSection(sect);
 610       } else {
 611         const MCSection *sect =
 612           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 613                                      MCSectionMachO::S_SYMBOL_STUBS,
 614                                      16, SectionKind::getText());
 615         OutStreamer.SwitchSection(sect);
 616       }
 617       const MCSection *StaticInitSect =
 618         OutContext.getMachOSection("__TEXT", "__StaticInit",
 619                                    MCSectionMachO::S_REGULAR |
 620                                    MCSectionMachO::S_ATTR_PURE_INSTRUCTIONS,
 621                                    SectionKind::getText());
 622       OutStreamer.SwitchSection(StaticInitSect);
 623     }
 624   }
 625
 626   // Use unified assembler syntax.
 627   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 628
 629   // Emit ARM Build Attributes
 630   if (Subtarget->isTargetELF())
 631     emitAttributes();
 632 }
 633
 634
 635 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 636   if (Subtarget->isTargetDarwin()) {
 637     // All darwin targets use mach-o.
 638     const TargetLoweringObjectFileMachO &TLOFMacho =
 639       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 640     MachineModuleInfoMachO &MMIMacho =
 641       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 642
 643     // Output non-lazy-pointers for external and common global variables.
 644     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 645
 646     if (!Stubs.empty()) {
 647       // Switch with ".non_lazy_symbol_pointer" directive.
 648       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 649       EmitAlignment(2);
 650       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 651         // L_foo$stub:
 652         OutStreamer.EmitLabel(Stubs[i].first);
 653         //   .indirect_symbol _foo
 654         MachineModuleInfoImpl::StubValueTy &MCSym = Stubs[i].second;
 655         OutStreamer.EmitSymbolAttribute(MCSym.getPointer(),MCSA_IndirectSymbol);
 656
 657         if (MCSym.getInt())
 658           // External to current translation unit.
 659           OutStreamer.EmitIntValue(0, 4/*size*/, 0/*addrspace*/);
 660         else
 661           // Internal to current translation unit.
 662           //
 663           // When we place the LSDA into the TEXT section, the type info
 664           // pointers need to be indirect and pc-rel. We accomplish this by
 665           // using NLPs; however, sometimes the types are local to the file.
 666           // We need to fill in the value for the NLP in those cases.
 667           OutStreamer.EmitValue(MCSymbolRefExpr::Create(MCSym.getPointer(),
 668                                                         OutContext),
 669                                 4/*size*/, 0/*addrspace*/);
 670       }
 671
 672       Stubs.clear();
 673       OutStreamer.AddBlankLine();
 674     }
 675
 676     Stubs = MMIMacho.GetHiddenGVStubList();
 677     if (!Stubs.empty()) {
 678       OutStreamer.SwitchSection(getObjFileLowering().getDataSection());
 679       EmitAlignment(2);
 680       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 681         // L_foo$stub:
 682         OutStreamer.EmitLabel(Stubs[i].first);
 683         //   .long _foo
 684         OutStreamer.EmitValue(MCSymbolRefExpr::
 685                               Create(Stubs[i].second.getPointer(),
 686                                      OutContext),
 687                               4/*size*/, 0/*addrspace*/);
 688       }
 689
 690       Stubs.clear();
 691       OutStreamer.AddBlankLine();
 692     }
 693
 694     // Funny Darwin hack: This flag tells the linker that no global symbols
 695     // contain code that falls through to other global symbols (e.g. the obvious
 696     // implementation of multiple entry points).  If this doesn't occur, the
 697     // linker can safely perform dead code stripping.  Since LLVM never
 698     // generates code that does this, it is always safe to set.
 699     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 700   }
 701 }
 702
 703 //===----------------------------------------------------------------------===//
 704 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 705 // FIXME:
 706 // The following seem like one-off assembler flags, but they actually need
 707 // to appear in the .ARM.attributes section in ELF.
 708 // Instead of subclassing the MCELFStreamer, we do the work here.
 709
 710 void ARMAsmPrinter::emitAttributes() {
 711
 712   emitARMAttributeSection();
 713
 714   /* GAS expect .fpu to be emitted, regardless of VFP build attribute */
 715   bool emitFPU = false;
 716   AttributeEmitter *AttrEmitter;
 717   if (OutStreamer.hasRawTextSupport()) {
 718     AttrEmitter = new AsmAttributeEmitter(OutStreamer);
 719     emitFPU = true;
 720   } else {
 721     MCObjectStreamer &O = static_cast<MCObjectStreamer&>(OutStreamer);
 722     AttrEmitter = new ObjectAttributeEmitter(O);
 723   }
 724
 725   AttrEmitter->MaybeSwitchVendor("aeabi");
 726
 727   std::string CPUString = Subtarget->getCPUString();
 728
 729   if (CPUString == "cortex-a8" ||
 730       Subtarget->isCortexA8()) {
 731     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a8");
 732     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 733     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 734                                ARMBuildAttrs::ApplicationProfile);
 735     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 736                                ARMBuildAttrs::Allowed);
 737     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 738                                ARMBuildAttrs::AllowThumb32);
 739     // Fixme: figure out when this is emitted.
 740     //AttrEmitter->EmitAttribute(ARMBuildAttrs::WMMX_arch,
 741     //                           ARMBuildAttrs::AllowWMMXv1);
 742     //
 743
 744     /// ADD additional Else-cases here!
 745   } else if (CPUString == "xscale") {
 746     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TEJ);
 747     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 748                                ARMBuildAttrs::Allowed);
 749     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 750                                ARMBuildAttrs::Allowed);
 751   } else if (CPUString == "generic") {
 752     // For a generic CPU, we assume a standard v7a architecture in Subtarget.
 753     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 754     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 755                                ARMBuildAttrs::ApplicationProfile);
 756     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 757                                ARMBuildAttrs::Allowed);
 758     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 759                                ARMBuildAttrs::AllowThumb32);
 760   } else if (Subtarget->hasV7Ops()) {
 761     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 762     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 763                                ARMBuildAttrs::AllowThumb32);
 764   } else if (Subtarget->hasV6T2Ops())
 765     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v6T2);
 766   else if (Subtarget->hasV6Ops())
 767     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v6);
 768   else if (Subtarget->hasV5TEOps())
 769     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TE);
 770   else if (Subtarget->hasV5TOps())
 771     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5T);
 772   else if (Subtarget->hasV4TOps())
 773     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v4T);
 774   else
 775     llvm_unreachable("No target ARM architecture detected.");
 776
 777   if (Subtarget->hasNEON() && emitFPU) {
 778     /* NEON is not exactly a VFP architecture, but GAS emit one of
 779      * neon/neon-vfpv4/vfpv3/vfpv2 for .fpu parameters */
 780     if (Subtarget->hasVFP4())
 781       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 782                                      "neon-vfpv4");
 783     else
 784       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch, "neon");
 785     /* If emitted for NEON, omit from VFP below, since you can have both
 786      * NEON and VFP in build attributes but only one .fpu */
 787     emitFPU = false;
 788   }
 789
 790   /* VFPv4 + .fpu */
 791   if (Subtarget->hasVFP4()) {
 792     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 793                                ARMBuildAttrs::AllowFPv4A);
 794     if (emitFPU)
 795       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv4");
 796
 797   /* VFPv3 + .fpu */
 798   } else if (Subtarget->hasVFP3()) {
 799     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 800                                ARMBuildAttrs::AllowFPv3A);
 801     if (emitFPU)
 802       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv3");
 803
 804   /* VFPv2 + .fpu */
 805   } else if (Subtarget->hasVFP2()) {
 806     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 807                                ARMBuildAttrs::AllowFPv2);
 808     if (emitFPU)
 809       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv2");
 810   }
 811
 812   /* TODO: ARMBuildAttrs::Allowed is not completely accurate,
 813    * since NEON can have 1 (allowed) or 2 (MAC operations) */
 814   if (Subtarget->hasNEON()) {
 815     AttrEmitter->EmitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 816                                ARMBuildAttrs::Allowed);
 817   }
 818
 819   // Signal various FP modes.
 820   if (!TM.Options.UnsafeFPMath) {
 821     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 822                                ARMBuildAttrs::Allowed);
 823     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 824                                ARMBuildAttrs::Allowed);
 825   }
 826
 827   if (TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath)
 828     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 829                                ARMBuildAttrs::Allowed);
 830   else
 831     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 832                                ARMBuildAttrs::AllowIEE754);
 833
 834   // FIXME: add more flags to ARMBuildAttrs.h
 835   // 8-bytes alignment stuff.
 836   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_needed, 1);
 837   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_preserved, 1);
 838
 839   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 840   if (Subtarget->isAAPCS_ABI() && TM.Options.FloatABIType == FloatABI::Hard) {
 841     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_HardFP_use, 3);
 842     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_VFP_args, 1);
 843   }
 844   // FIXME: Should we signal R9 usage?
 845
 846   if (Subtarget->hasDivide())
 847     AttrEmitter->EmitAttribute(ARMBuildAttrs::DIV_use, 1);
 848
 849   AttrEmitter->Finish();
 850   delete AttrEmitter;
 851 }
 852
 853 void ARMAsmPrinter::emitARMAttributeSection() {
 854   // <format-version>
 855   // [ <section-length> "vendor-name"
 856   // [ <file-tag> <size> <attribute>*
 857   //   | <section-tag> <size> <section-number>* 0 <attribute>*
 858   //   | <symbol-tag> <size> <symbol-number>* 0 <attribute>*
 859   //   ]+
 860   // ]*
 861
 862   if (OutStreamer.hasRawTextSupport())
 863     return;
 864
 865   const ARMElfTargetObjectFile &TLOFELF =
 866     static_cast<const ARMElfTargetObjectFile &>
 867     (getObjFileLowering());
 868
 869   OutStreamer.SwitchSection(TLOFELF.getAttributesSection());
 870
 871   // Format version
 872   OutStreamer.EmitIntValue(0x41, 1);
 873 }
 874
 875 //===----------------------------------------------------------------------===//
 876
 877 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 878                              unsigned LabelId, MCContext &Ctx) {
 879
 880   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 881                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 882   return Label;
 883 }
 884
 885 static MCSymbolRefExpr::VariantKind
 886 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 887   switch (Modifier) {
 888   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 889   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_ARM_TLSGD;
 890   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_ARM_TPOFF;
 891   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_ARM_GOTTPOFF;
 892   case ARMCP::GOT:         return MCSymbolRefExpr::VK_ARM_GOT;
 893   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_ARM_GOTOFF;
 894   }
 895   llvm_unreachable("Invalid ARMCPModifier!");
 896 }
 897
 898 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV) {
 899   bool isIndirect = Subtarget->isTargetDarwin() &&
 900     Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 901   if (!isIndirect)
 902     return Mang->getSymbol(GV);
 903
 904   // FIXME: Remove this when Darwin transition to @GOT like syntax.
 905   MCSymbol *MCSym = GetSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 906   MachineModuleInfoMachO &MMIMachO =
 907     MMI->getObjFileInfo<MachineModuleInfoMachO>();
 908   MachineModuleInfoImpl::StubValueTy &StubSym =
 909     GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym) :
 910     MMIMachO.getGVStubEntry(MCSym);
 911   if (StubSym.getPointer() == 0)
 912     StubSym = MachineModuleInfoImpl::
 913       StubValueTy(Mang->getSymbol(GV), !GV->hasInternalLinkage());
 914   return MCSym;
 915 }
 916
 917 void ARMAsmPrinter::
 918 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 919   int Size = TM.getDataLayout()->getTypeAllocSize(MCPV->getType());
 920
 921   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 922
 923   MCSymbol *MCSym;
 924   if (ACPV->isLSDA()) {
 925     SmallString<128> Str;
 926     raw_svector_ostream OS(Str);
 927     OS << MAI->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 928     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 929   } else if (ACPV->isBlockAddress()) {
 930     const BlockAddress *BA =
 931       cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress();
 932     MCSym = GetBlockAddressSymbol(BA);
 933   } else if (ACPV->isGlobalValue()) {
 934     const GlobalValue *GV = cast<ARMConstantPoolConstant>(ACPV)->getGV();
 935     MCSym = GetARMGVSymbol(GV);
 936   } else if (ACPV->isMachineBasicBlock()) {
 937     const MachineBasicBlock *MBB = cast<ARMConstantPoolMBB>(ACPV)->getMBB();
 938     MCSym = MBB->getSymbol();
 939   } else {
 940     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 941     const char *Sym = cast<ARMConstantPoolSymbol>(ACPV)->getSymbol();
 942     MCSym = GetExternalSymbolSymbol(Sym);
 943   }
 944
 945   // Create an MCSymbol for the reference.
 946   const MCExpr *Expr =
 947     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 948                             OutContext);
 949
 950   if (ACPV->getPCAdjustment()) {
 951     MCSymbol *PCLabel = getPICLabel(MAI->getPrivateGlobalPrefix(),
 952                                     getFunctionNumber(),
 953                                     ACPV->getLabelId(),
 954                                     OutContext);
 955     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 956     PCRelExpr =
 957       MCBinaryExpr::CreateAdd(PCRelExpr,
 958                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 959                                                      OutContext),
 960                               OutContext);
 961     if (ACPV->mustAddCurrentAddress()) {
 962       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 963       // label, so just emit a local label end reference that instead.
 964       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 965       OutStreamer.EmitLabel(DotSym);
 966       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 967       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 968     }
 969     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 970   }
 971   OutStreamer.EmitValue(Expr, Size);
 972 }
 973
 974 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 975   unsigned Opcode = MI->getOpcode();
 976   int OpNum = 1;
 977   if (Opcode == ARM::BR_JTadd)
 978     OpNum = 2;
 979   else if (Opcode == ARM::BR_JTm)
 980     OpNum = 3;
 981
 982   const MachineOperand &MO1 = MI->getOperand(OpNum);
 983   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 984   unsigned JTI = MO1.getIndex();
 985
 986   // Emit a label for the jump table.
 987   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 988   OutStreamer.EmitLabel(JTISymbol);
 989
 990   // Mark the jump table as data-in-code.
 991   OutStreamer.EmitDataRegion(MCDR_DataRegionJT32);
 992
 993   // Emit each entry of the table.
 994   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 995   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 996   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 997
 998   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 999     MachineBasicBlock *MBB = JTBBs[i];
1000     // Construct an MCExpr for the entry. We want a value of the form:
1001     // (BasicBlockAddr - TableBeginAddr)
1002     //
1003     // For example, a table with entries jumping to basic blocks BB0 and BB1
1004     // would look like:
1005     // LJTI_0_0:
1006     //    .word (LBB0 - LJTI_0_0)
1007     //    .word (LBB1 - LJTI_0_0)
1008     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
1009
1010     if (TM.getRelocationModel() == Reloc::PIC_)
1011       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
1012                                                                    OutContext),
1013                                      OutContext);
1014     // If we're generating a table of Thumb addresses in static relocation
1015     // model, we need to add one to keep interworking correctly.
1016     else if (AFI->isThumbFunction())
1017       Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(1,OutContext),
1018                                      OutContext);
1019     OutStreamer.EmitValue(Expr, 4);
1020   }
1021   // Mark the end of jump table data-in-code region.
1022   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1023 }
1024
1025 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
1026   unsigned Opcode = MI->getOpcode();
1027   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
1028   const MachineOperand &MO1 = MI->getOperand(OpNum);
1029   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
1030   unsigned JTI = MO1.getIndex();
1031
1032   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
1033   OutStreamer.EmitLabel(JTISymbol);
1034
1035   // Emit each entry of the table.
1036   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
1037   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
1038   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
1039   unsigned OffsetWidth = 4;
1040   if (MI->getOpcode() == ARM::t2TBB_JT) {
1041     OffsetWidth = 1;
1042     // Mark the jump table as data-in-code.
1043     OutStreamer.EmitDataRegion(MCDR_DataRegionJT8);
1044   } else if (MI->getOpcode() == ARM::t2TBH_JT) {
1045     OffsetWidth = 2;
1046     // Mark the jump table as data-in-code.
1047     OutStreamer.EmitDataRegion(MCDR_DataRegionJT16);
1048   }
1049
1050   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
1051     MachineBasicBlock *MBB = JTBBs[i];
1052     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
1053                                                       OutContext);
1054     // If this isn't a TBB or TBH, the entries are direct branch instructions.
1055     if (OffsetWidth == 4) {
1056       MCInst BrInst;
1057       BrInst.setOpcode(ARM::t2B);
1058       BrInst.addOperand(MCOperand::CreateExpr(MBBSymbolExpr));
1059       BrInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1060       BrInst.addOperand(MCOperand::CreateReg(0));
1061       OutStreamer.EmitInstruction(BrInst);
1062       continue;
1063     }
1064     // Otherwise it's an offset from the dispatch instruction. Construct an
1065     // MCExpr for the entry. We want a value of the form:
1066     // (BasicBlockAddr - TableBeginAddr) / 2
1067     //
1068     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
1069     // would look like:
1070     // LJTI_0_0:
1071     //    .byte (LBB0 - LJTI_0_0) / 2
1072     //    .byte (LBB1 - LJTI_0_0) / 2
1073     const MCExpr *Expr =
1074       MCBinaryExpr::CreateSub(MBBSymbolExpr,
1075                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
1076                               OutContext);
1077     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
1078                                    OutContext);
1079     OutStreamer.EmitValue(Expr, OffsetWidth);
1080   }
1081   // Mark the end of jump table data-in-code region. 32-bit offsets use
1082   // actual branch instructions here, so we don't mark those as a data-region
1083   // at all.
1084   if (OffsetWidth != 4)
1085     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1086 }
1087
1088 void ARMAsmPrinter::PrintDebugValueComment(const MachineInstr *MI,
1089                                            raw_ostream &OS) {
1090   unsigned NOps = MI->getNumOperands();
1091   assert(NOps==4);
1092   OS << '\t' << MAI->getCommentString() << "DEBUG_VALUE: ";
1093   // cast away const; DIetc do not take const operands for some reason.
1094   DIVariable V(const_cast<MDNode *>(MI->getOperand(NOps-1).getMetadata()));
1095   OS << V.getName();
1096   OS << " <- ";
1097   // Frame address.  Currently handles register +- offset only.
1098   assert(MI->getOperand(0).isReg() && MI->getOperand(1).isImm());
1099   OS << '['; printOperand(MI, 0, OS); OS << '+'; printOperand(MI, 1, OS);
1100   OS << ']';
1101   OS << "+";
1102   printOperand(MI, NOps-2, OS);
1103 }
1104
1105 static void populateADROperands(MCInst &Inst, unsigned Dest,
1106                                 const MCSymbol *Label,
1107                                 unsigned pred, unsigned ccreg,
1108                                 MCContext &Ctx) {
1109   const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, Ctx);
1110   Inst.addOperand(MCOperand::CreateReg(Dest));
1111   Inst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1112   // Add predicate operands.
1113   Inst.addOperand(MCOperand::CreateImm(pred));
1114   Inst.addOperand(MCOperand::CreateReg(ccreg));
1115 }
1116
1117 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
1118   assert(MI->getFlag(MachineInstr::FrameSetup) &&
1119       "Only instruction which are involved into frame setup code are allowed");
1120
1121   const MachineFunction &MF = *MI->getParent()->getParent();
1122   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
1123   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
1124
1125   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1126   unsigned Opc = MI->getOpcode();
1127   unsigned SrcReg, DstReg;
1128
1129   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
1130     // Two special cases:
1131     // 1) tPUSH does not have src/dst regs.
1132     // 2) for Thumb1 code we sometimes materialize the constant via constpool
1133     // load. Yes, this is pretty fragile, but for now I don't see better
1134     // way... :(
1135     SrcReg = DstReg = ARM::SP;
1136   } else {
1137     SrcReg = MI->getOperand(1).getReg();
1138     DstReg = MI->getOperand(0).getReg();
1139   }
1140
1141   // Try to figure out the unwinding opcode out of src / dst regs.
1142   if (MI->mayStore()) {
1143     // Register saves.
1144     assert(DstReg == ARM::SP &&
1145            "Only stack pointer as a destination reg is supported");
1146
1147     SmallVector<unsigned, 4> RegList;
1148     // Skip src & dst reg, and pred ops.
1149     unsigned StartOp = 2 + 2;
1150     // Use all the operands.
1151     unsigned NumOffset = 0;
1152
1153     switch (Opc) {
1154     default:
1155       MI->dump();
1156       llvm_unreachable("Unsupported opcode for unwinding information");
1157     case ARM::tPUSH:
1158       // Special case here: no src & dst reg, but two extra imp ops.
1159       StartOp = 2; NumOffset = 2;
1160     case ARM::STMDB_UPD:
1161     case ARM::t2STMDB_UPD:
1162     case ARM::VSTMDDB_UPD:
1163       assert(SrcReg == ARM::SP &&
1164              "Only stack pointer as a source reg is supported");
1165       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
1166            i != NumOps; ++i) {
1167         const MachineOperand &MO = MI->getOperand(i);
1168         // Actually, there should never be any impdef stuff here. Skip it
1169         // temporary to workaround PR11902.
1170         if (MO.isImplicit())
1171           continue;
1172         RegList.push_back(MO.getReg());
1173       }
1174       break;
1175     case ARM::STR_PRE_IMM:
1176     case ARM::STR_PRE_REG:
1177     case ARM::t2STR_PRE:
1178       assert(MI->getOperand(2).getReg() == ARM::SP &&
1179              "Only stack pointer as a source reg is supported");
1180       RegList.push_back(SrcReg);
1181       break;
1182     }
1183     OutStreamer.EmitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1184   } else {
1185     // Changes of stack / frame pointer.
1186     if (SrcReg == ARM::SP) {
1187       int64_t Offset = 0;
1188       switch (Opc) {
1189       default:
1190         MI->dump();
1191         llvm_unreachable("Unsupported opcode for unwinding information");
1192       case ARM::MOVr:
1193       case ARM::tMOVr:
1194         Offset = 0;
1195         break;
1196       case ARM::ADDri:
1197         Offset = -MI->getOperand(2).getImm();
1198         break;
1199       case ARM::SUBri:
1200       case ARM::t2SUBri:
1201         Offset = MI->getOperand(2).getImm();
1202         break;
1203       case ARM::tSUBspi:
1204         Offset = MI->getOperand(2).getImm()*4;
1205         break;
1206       case ARM::tADDspi:
1207       case ARM::tADDrSPi:
1208         Offset = -MI->getOperand(2).getImm()*4;
1209         break;
1210       case ARM::tLDRpci: {
1211         // Grab the constpool index and check, whether it corresponds to
1212         // original or cloned constpool entry.
1213         unsigned CPI = MI->getOperand(1).getIndex();
1214         const MachineConstantPool *MCP = MF.getConstantPool();
1215         if (CPI >= MCP->getConstants().size())
1216           CPI = AFI.getOriginalCPIdx(CPI);
1217         assert(CPI != -1U && "Invalid constpool index");
1218
1219         // Derive the actual offset.
1220         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1221         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1222         // FIXME: Check for user, it should be "add" instruction!
1223         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1224         break;
1225       }
1226       }
1227
1228       if (DstReg == FramePtr && FramePtr != ARM::SP)
1229         // Set-up of the frame pointer. Positive values correspond to "add"
1230         // instruction.
1231         OutStreamer.EmitSetFP(FramePtr, ARM::SP, -Offset);
1232       else if (DstReg == ARM::SP) {
1233         // Change of SP by an offset. Positive values correspond to "sub"
1234         // instruction.
1235         OutStreamer.EmitPad(Offset);
1236       } else {
1237         MI->dump();
1238         llvm_unreachable("Unsupported opcode for unwinding information");
1239       }
1240     } else if (DstReg == ARM::SP) {
1241       // FIXME: .movsp goes here
1242       MI->dump();
1243       llvm_unreachable("Unsupported opcode for unwinding information");
1244     }
1245     else {
1246       MI->dump();
1247       llvm_unreachable("Unsupported opcode for unwinding information");
1248     }
1249   }
1250 }
1251
1252 extern cl::opt<bool> EnableARMEHABI;
1253
1254 // Simple pseudo-instructions have their lowering (with expansion to real
1255 // instructions) auto-generated.
1256 #include "ARMGenMCPseudoLowering.inc"
1257
1258 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1259   // If we just ended a constant pool, mark it as such.
1260   if (InConstantPool && MI->getOpcode() != ARM::CONSTPOOL_ENTRY) {
1261     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1262     InConstantPool = false;
1263   }
1264
1265   // Emit unwinding stuff for frame-related instructions
1266   if (EnableARMEHABI && MI->getFlag(MachineInstr::FrameSetup))
1267     EmitUnwindingInstruction(MI);
1268
1269   // Do any auto-generated pseudo lowerings.
1270   if (emitPseudoExpansionLowering(OutStreamer, MI))
1271     return;
1272
1273   assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
1274          "Pseudo flag setting opcode should be expanded early");
1275
1276   // Check for manual lowerings.
1277   unsigned Opc = MI->getOpcode();
1278   switch (Opc) {
1279   case ARM::t2MOVi32imm: llvm_unreachable("Should be lowered by thumb2it pass");
1280   case ARM::DBG_VALUE: {
1281     if (isVerbose() && OutStreamer.hasRawTextSupport()) {
1282       SmallString<128> TmpStr;
1283       raw_svector_ostream OS(TmpStr);
1284       PrintDebugValueComment(MI, OS);
1285       OutStreamer.EmitRawText(StringRef(OS.str()));
1286     }
1287     return;
1288   }
1289   case ARM::LEApcrel:
1290   case ARM::tLEApcrel:
1291   case ARM::t2LEApcrel: {
1292     // FIXME: Need to also handle globals and externals
1293     MCInst TmpInst;
1294     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrel ? ARM::t2ADR
1295                       : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1296                          : ARM::ADR));
1297     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1298                         GetCPISymbol(MI->getOperand(1).getIndex()),
1299                         MI->getOperand(2).getImm(), MI->getOperand(3).getReg(),
1300                         OutContext);
1301     OutStreamer.EmitInstruction(TmpInst);
1302     return;
1303   }
1304   case ARM::LEApcrelJT:
1305   case ARM::tLEApcrelJT:
1306   case ARM::t2LEApcrelJT: {
1307     MCInst TmpInst;
1308     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrelJT ? ARM::t2ADR
1309                       : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1310                          : ARM::ADR));
1311     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1312                       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1313                                                   MI->getOperand(2).getImm()),
1314                       MI->getOperand(3).getImm(), MI->getOperand(4).getReg(),
1315                       OutContext);
1316     OutStreamer.EmitInstruction(TmpInst);
1317     return;
1318   }
1319   // Darwin call instructions are just normal call instructions with different
1320   // clobber semantics (they clobber R9).
1321   case ARM::BX_CALL: {
1322     {
1323       MCInst TmpInst;
1324       TmpInst.setOpcode(ARM::MOVr);
1325       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1326       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1327       // Add predicate operands.
1328       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1329       TmpInst.addOperand(MCOperand::CreateReg(0));
1330       // Add 's' bit operand (always reg0 for this)
1331       TmpInst.addOperand(MCOperand::CreateReg(0));
1332       OutStreamer.EmitInstruction(TmpInst);
1333     }
1334     {
1335       MCInst TmpInst;
1336       TmpInst.setOpcode(ARM::BX);
1337       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1338       OutStreamer.EmitInstruction(TmpInst);
1339     }
1340     return;
1341   }
1342   case ARM::tBX_CALL: {
1343     {
1344       MCInst TmpInst;
1345       TmpInst.setOpcode(ARM::tMOVr);
1346       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1347       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1348       // Add predicate operands.
1349       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1350       TmpInst.addOperand(MCOperand::CreateReg(0));
1351       OutStreamer.EmitInstruction(TmpInst);
1352     }
1353     {
1354       MCInst TmpInst;
1355       TmpInst.setOpcode(ARM::tBX);
1356       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1357       // Add predicate operands.
1358       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1359       TmpInst.addOperand(MCOperand::CreateReg(0));
1360       OutStreamer.EmitInstruction(TmpInst);
1361     }
1362     return;
1363   }
1364   case ARM::BMOVPCRX_CALL: {
1365     {
1366       MCInst TmpInst;
1367       TmpInst.setOpcode(ARM::MOVr);
1368       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1369       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1370       // Add predicate operands.
1371       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1372       TmpInst.addOperand(MCOperand::CreateReg(0));
1373       // Add 's' bit operand (always reg0 for this)
1374       TmpInst.addOperand(MCOperand::CreateReg(0));
1375       OutStreamer.EmitInstruction(TmpInst);
1376     }
1377     {
1378       MCInst TmpInst;
1379       TmpInst.setOpcode(ARM::MOVr);
1380       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1381       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1382       // Add predicate operands.
1383       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1384       TmpInst.addOperand(MCOperand::CreateReg(0));
1385       // Add 's' bit operand (always reg0 for this)
1386       TmpInst.addOperand(MCOperand::CreateReg(0));
1387       OutStreamer.EmitInstruction(TmpInst);
1388     }
1389     return;
1390   }
1391   case ARM::BMOVPCB_CALL: {
1392     {
1393       MCInst TmpInst;
1394       TmpInst.setOpcode(ARM::MOVr);
1395       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1396       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1397       // Add predicate operands.
1398       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1399       TmpInst.addOperand(MCOperand::CreateReg(0));
1400       // Add 's' bit operand (always reg0 for this)
1401       TmpInst.addOperand(MCOperand::CreateReg(0));
1402       OutStreamer.EmitInstruction(TmpInst);
1403     }
1404     {
1405       MCInst TmpInst;
1406       TmpInst.setOpcode(ARM::Bcc);
1407       const GlobalValue *GV = MI->getOperand(0).getGlobal();
1408       MCSymbol *GVSym = Mang->getSymbol(GV);
1409       const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1410       TmpInst.addOperand(MCOperand::CreateExpr(GVSymExpr));
1411       // Add predicate operands.
1412       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1413       TmpInst.addOperand(MCOperand::CreateReg(0));
1414       OutStreamer.EmitInstruction(TmpInst);
1415     }
1416     return;
1417   }
1418   case ARM::t2BMOVPCB_CALL: {
1419     {
1420       MCInst TmpInst;
1421       TmpInst.setOpcode(ARM::tMOVr);
1422       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1423       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1424       // Add predicate operands.
1425       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1426       TmpInst.addOperand(MCOperand::CreateReg(0));
1427       OutStreamer.EmitInstruction(TmpInst);
1428     }
1429     {
1430       MCInst TmpInst;
1431       TmpInst.setOpcode(ARM::t2B);
1432       const GlobalValue *GV = MI->getOperand(0).getGlobal();
1433       MCSymbol *GVSym = Mang->getSymbol(GV);
1434       const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1435       TmpInst.addOperand(MCOperand::CreateExpr(GVSymExpr));
1436       // Add predicate operands.
1437       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1438       TmpInst.addOperand(MCOperand::CreateReg(0));
1439       OutStreamer.EmitInstruction(TmpInst);
1440     }
1441     return;
1442   }
1443   case ARM::MOVi16_ga_pcrel:
1444   case ARM::t2MOVi16_ga_pcrel: {
1445     MCInst TmpInst;
1446     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1447     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1448
1449     unsigned TF = MI->getOperand(1).getTargetFlags();
1450     bool isPIC = TF == ARMII::MO_LO16_NONLAZY_PIC;
1451     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1452     MCSymbol *GVSym = GetARMGVSymbol(GV);
1453     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1454     if (isPIC) {
1455       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1456                                        getFunctionNumber(),
1457                                        MI->getOperand(2).getImm(), OutContext);
1458       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1459       unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1460       const MCExpr *PCRelExpr =
1461         ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1462                                   MCBinaryExpr::CreateAdd(LabelSymExpr,
1463                                       MCConstantExpr::Create(PCAdj, OutContext),
1464                                           OutContext), OutContext), OutContext);
1465       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1466     } else {
1467       const MCExpr *RefExpr= ARMMCExpr::CreateLower16(GVSymExpr, OutContext);
1468       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1469     }
1470
1471     // Add predicate operands.
1472     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1473     TmpInst.addOperand(MCOperand::CreateReg(0));
1474     // Add 's' bit operand (always reg0 for this)
1475     TmpInst.addOperand(MCOperand::CreateReg(0));
1476     OutStreamer.EmitInstruction(TmpInst);
1477     return;
1478   }
1479   case ARM::MOVTi16_ga_pcrel:
1480   case ARM::t2MOVTi16_ga_pcrel: {
1481     MCInst TmpInst;
1482     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1483                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1484     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1485     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1486
1487     unsigned TF = MI->getOperand(2).getTargetFlags();
1488     bool isPIC = TF == ARMII::MO_HI16_NONLAZY_PIC;
1489     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1490     MCSymbol *GVSym = GetARMGVSymbol(GV);
1491     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1492     if (isPIC) {
1493       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1494                                        getFunctionNumber(),
1495                                        MI->getOperand(3).getImm(), OutContext);
1496       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1497       unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1498       const MCExpr *PCRelExpr =
1499         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1500                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1501                                       MCConstantExpr::Create(PCAdj, OutContext),
1502                                           OutContext), OutContext), OutContext);
1503       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1504     } else {
1505       const MCExpr *RefExpr= ARMMCExpr::CreateUpper16(GVSymExpr, OutContext);
1506       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1507     }
1508     // Add predicate operands.
1509     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1510     TmpInst.addOperand(MCOperand::CreateReg(0));
1511     // Add 's' bit operand (always reg0 for this)
1512     TmpInst.addOperand(MCOperand::CreateReg(0));
1513     OutStreamer.EmitInstruction(TmpInst);
1514     return;
1515   }
1516   case ARM::tPICADD: {
1517     // This is a pseudo op for a label + instruction sequence, which looks like:
1518     // LPC0:
1519     //     add r0, pc
1520     // This adds the address of LPC0 to r0.
1521
1522     // Emit the label.
1523     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1524                           getFunctionNumber(), MI->getOperand(2).getImm(),
1525                           OutContext));
1526
1527     // Form and emit the add.
1528     MCInst AddInst;
1529     AddInst.setOpcode(ARM::tADDhirr);
1530     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1531     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1532     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1533     // Add predicate operands.
1534     AddInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1535     AddInst.addOperand(MCOperand::CreateReg(0));
1536     OutStreamer.EmitInstruction(AddInst);
1537     return;
1538   }
1539   case ARM::PICADD: {
1540     // This is a pseudo op for a label + instruction sequence, which looks like:
1541     // LPC0:
1542     //     add r0, pc, r0
1543     // This adds the address of LPC0 to r0.
1544
1545     // Emit the label.
1546     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1547                           getFunctionNumber(), MI->getOperand(2).getImm(),
1548                           OutContext));
1549
1550     // Form and emit the add.
1551     MCInst AddInst;
1552     AddInst.setOpcode(ARM::ADDrr);
1553     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1554     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1555     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1556     // Add predicate operands.
1557     AddInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1558     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1559     // Add 's' bit operand (always reg0 for this)
1560     AddInst.addOperand(MCOperand::CreateReg(0));
1561     OutStreamer.EmitInstruction(AddInst);
1562     return;
1563   }
1564   case ARM::PICSTR:
1565   case ARM::PICSTRB:
1566   case ARM::PICSTRH:
1567   case ARM::PICLDR:
1568   case ARM::PICLDRB:
1569   case ARM::PICLDRH:
1570   case ARM::PICLDRSB:
1571   case ARM::PICLDRSH: {
1572     // This is a pseudo op for a label + instruction sequence, which looks like:
1573     // LPC0:
1574     //     OP r0, [pc, r0]
1575     // The LCP0 label is referenced by a constant pool entry in order to get
1576     // a PC-relative address at the ldr instruction.
1577
1578     // Emit the label.
1579     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1580                           getFunctionNumber(), MI->getOperand(2).getImm(),
1581                           OutContext));
1582
1583     // Form and emit the load
1584     unsigned Opcode;
1585     switch (MI->getOpcode()) {
1586     default:
1587       llvm_unreachable("Unexpected opcode!");
1588     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1589     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1590     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1591     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1592     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1593     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1594     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1595     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1596     }
1597     MCInst LdStInst;
1598     LdStInst.setOpcode(Opcode);
1599     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1600     LdStInst.addOperand(MCOperand::CreateReg(ARM::PC));
1601     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1602     LdStInst.addOperand(MCOperand::CreateImm(0));
1603     // Add predicate operands.
1604     LdStInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1605     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1606     OutStreamer.EmitInstruction(LdStInst);
1607
1608     return;
1609   }
1610   case ARM::CONSTPOOL_ENTRY: {
1611     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1612     /// in the function.  The first operand is the ID# for this instruction, the
1613     /// second is the index into the MachineConstantPool that this is, the third
1614     /// is the size in bytes of this constant pool entry.
1615     /// The required alignment is specified on the basic block holding this MI.
1616     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1617     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1618
1619     // If this is the first entry of the pool, mark it.
1620     if (!InConstantPool) {
1621       OutStreamer.EmitDataRegion(MCDR_DataRegion);
1622       InConstantPool = true;
1623     }
1624
1625     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1626
1627     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1628     if (MCPE.isMachineConstantPoolEntry())
1629       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1630     else
1631       EmitGlobalConstant(MCPE.Val.ConstVal);
1632     return;
1633   }
1634   case ARM::t2BR_JT: {
1635     // Lower and emit the instruction itself, then the jump table following it.
1636     MCInst TmpInst;
1637     TmpInst.setOpcode(ARM::tMOVr);
1638     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1639     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1640     // Add predicate operands.
1641     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1642     TmpInst.addOperand(MCOperand::CreateReg(0));
1643     OutStreamer.EmitInstruction(TmpInst);
1644     // Output the data for the jump table itself
1645     EmitJump2Table(MI);
1646     return;
1647   }
1648   case ARM::t2TBB_JT: {
1649     // Lower and emit the instruction itself, then the jump table following it.
1650     MCInst TmpInst;
1651
1652     TmpInst.setOpcode(ARM::t2TBB);
1653     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1654     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1655     // Add predicate operands.
1656     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1657     TmpInst.addOperand(MCOperand::CreateReg(0));
1658     OutStreamer.EmitInstruction(TmpInst);
1659     // Output the data for the jump table itself
1660     EmitJump2Table(MI);
1661     // Make sure the next instruction is 2-byte aligned.
1662     EmitAlignment(1);
1663     return;
1664   }
1665   case ARM::t2TBH_JT: {
1666     // Lower and emit the instruction itself, then the jump table following it.
1667     MCInst TmpInst;
1668
1669     TmpInst.setOpcode(ARM::t2TBH);
1670     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1671     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1672     // Add predicate operands.
1673     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1674     TmpInst.addOperand(MCOperand::CreateReg(0));
1675     OutStreamer.EmitInstruction(TmpInst);
1676     // Output the data for the jump table itself
1677     EmitJump2Table(MI);
1678     return;
1679   }
1680   case ARM::tBR_JTr:
1681   case ARM::BR_JTr: {
1682     // Lower and emit the instruction itself, then the jump table following it.
1683     // mov pc, target
1684     MCInst TmpInst;
1685     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1686       ARM::MOVr : ARM::tMOVr;
1687     TmpInst.setOpcode(Opc);
1688     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1689     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1690     // Add predicate operands.
1691     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1692     TmpInst.addOperand(MCOperand::CreateReg(0));
1693     // Add 's' bit operand (always reg0 for this)
1694     if (Opc == ARM::MOVr)
1695       TmpInst.addOperand(MCOperand::CreateReg(0));
1696     OutStreamer.EmitInstruction(TmpInst);
1697
1698     // Make sure the Thumb jump table is 4-byte aligned.
1699     if (Opc == ARM::tMOVr)
1700       EmitAlignment(2);
1701
1702     // Output the data for the jump table itself
1703     EmitJumpTable(MI);
1704     return;
1705   }
1706   case ARM::BR_JTm: {
1707     // Lower and emit the instruction itself, then the jump table following it.
1708     // ldr pc, target
1709     MCInst TmpInst;
1710     if (MI->getOperand(1).getReg() == 0) {
1711       // literal offset
1712       TmpInst.setOpcode(ARM::LDRi12);
1713       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1714       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1715       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1716     } else {
1717       TmpInst.setOpcode(ARM::LDRrs);
1718       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1719       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1720       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1721       TmpInst.addOperand(MCOperand::CreateImm(0));
1722     }
1723     // Add predicate operands.
1724     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1725     TmpInst.addOperand(MCOperand::CreateReg(0));
1726     OutStreamer.EmitInstruction(TmpInst);
1727
1728     // Output the data for the jump table itself
1729     EmitJumpTable(MI);
1730     return;
1731   }
1732   case ARM::BR_JTadd: {
1733     // Lower and emit the instruction itself, then the jump table following it.
1734     // add pc, target, idx
1735     MCInst TmpInst;
1736     TmpInst.setOpcode(ARM::ADDrr);
1737     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1738     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1739     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1740     // Add predicate operands.
1741     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1742     TmpInst.addOperand(MCOperand::CreateReg(0));
1743     // Add 's' bit operand (always reg0 for this)
1744     TmpInst.addOperand(MCOperand::CreateReg(0));
1745     OutStreamer.EmitInstruction(TmpInst);
1746
1747     // Output the data for the jump table itself
1748     EmitJumpTable(MI);
1749     return;
1750   }
1751   case ARM::TRAP: {
1752     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1753     // FIXME: Remove this special case when they do.
1754     if (!Subtarget->isTargetDarwin()) {
1755       //.long 0xe7ffdefe @ trap
1756       uint32_t Val = 0xe7ffdefeUL;
1757       OutStreamer.AddComment("trap");
1758       OutStreamer.EmitIntValue(Val, 4);
1759       return;
1760     }
1761     break;
1762   }
1763   case ARM::tTRAP: {
1764     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1765     // FIXME: Remove this special case when they do.
1766     if (!Subtarget->isTargetDarwin()) {
1767       //.short 57086 @ trap
1768       uint16_t Val = 0xdefe;
1769       OutStreamer.AddComment("trap");
1770       OutStreamer.EmitIntValue(Val, 2);
1771       return;
1772     }
1773     break;
1774   }
1775   case ARM::t2Int_eh_sjlj_setjmp:
1776   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1777   case ARM::tInt_eh_sjlj_setjmp: {
1778     // Two incoming args: GPR:$src, GPR:$val
1779     // mov $val, pc
1780     // adds $val, #7
1781     // str $val, [$src, #4]
1782     // movs r0, #0
1783     // b 1f
1784     // movs r0, #1
1785     // 1:
1786     unsigned SrcReg = MI->getOperand(0).getReg();
1787     unsigned ValReg = MI->getOperand(1).getReg();
1788     MCSymbol *Label = GetARMSJLJEHLabel();
1789     {
1790       MCInst TmpInst;
1791       TmpInst.setOpcode(ARM::tMOVr);
1792       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1793       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1794       // Predicate.
1795       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1796       TmpInst.addOperand(MCOperand::CreateReg(0));
1797       OutStreamer.AddComment("eh_setjmp begin");
1798       OutStreamer.EmitInstruction(TmpInst);
1799     }
1800     {
1801       MCInst TmpInst;
1802       TmpInst.setOpcode(ARM::tADDi3);
1803       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1804       // 's' bit operand
1805       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1806       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1807       TmpInst.addOperand(MCOperand::CreateImm(7));
1808       // Predicate.
1809       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1810       TmpInst.addOperand(MCOperand::CreateReg(0));
1811       OutStreamer.EmitInstruction(TmpInst);
1812     }
1813     {
1814       MCInst TmpInst;
1815       TmpInst.setOpcode(ARM::tSTRi);
1816       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1817       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1818       // The offset immediate is #4. The operand value is scaled by 4 for the
1819       // tSTR instruction.
1820       TmpInst.addOperand(MCOperand::CreateImm(1));
1821       // Predicate.
1822       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1823       TmpInst.addOperand(MCOperand::CreateReg(0));
1824       OutStreamer.EmitInstruction(TmpInst);
1825     }
1826     {
1827       MCInst TmpInst;
1828       TmpInst.setOpcode(ARM::tMOVi8);
1829       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1830       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1831       TmpInst.addOperand(MCOperand::CreateImm(0));
1832       // Predicate.
1833       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1834       TmpInst.addOperand(MCOperand::CreateReg(0));
1835       OutStreamer.EmitInstruction(TmpInst);
1836     }
1837     {
1838       const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1839       MCInst TmpInst;
1840       TmpInst.setOpcode(ARM::tB);
1841       TmpInst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1842       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1843       TmpInst.addOperand(MCOperand::CreateReg(0));
1844       OutStreamer.EmitInstruction(TmpInst);
1845     }
1846     {
1847       MCInst TmpInst;
1848       TmpInst.setOpcode(ARM::tMOVi8);
1849       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1850       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1851       TmpInst.addOperand(MCOperand::CreateImm(1));
1852       // Predicate.
1853       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1854       TmpInst.addOperand(MCOperand::CreateReg(0));
1855       OutStreamer.AddComment("eh_setjmp end");
1856       OutStreamer.EmitInstruction(TmpInst);
1857     }
1858     OutStreamer.EmitLabel(Label);
1859     return;
1860   }
1861
1862   case ARM::Int_eh_sjlj_setjmp_nofp:
1863   case ARM::Int_eh_sjlj_setjmp: {
1864     // Two incoming args: GPR:$src, GPR:$val
1865     // add $val, pc, #8
1866     // str $val, [$src, #+4]
1867     // mov r0, #0
1868     // add pc, pc, #0
1869     // mov r0, #1
1870     unsigned SrcReg = MI->getOperand(0).getReg();
1871     unsigned ValReg = MI->getOperand(1).getReg();
1872
1873     {
1874       MCInst TmpInst;
1875       TmpInst.setOpcode(ARM::ADDri);
1876       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1877       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1878       TmpInst.addOperand(MCOperand::CreateImm(8));
1879       // Predicate.
1880       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1881       TmpInst.addOperand(MCOperand::CreateReg(0));
1882       // 's' bit operand (always reg0 for this).
1883       TmpInst.addOperand(MCOperand::CreateReg(0));
1884       OutStreamer.AddComment("eh_setjmp begin");
1885       OutStreamer.EmitInstruction(TmpInst);
1886     }
1887     {
1888       MCInst TmpInst;
1889       TmpInst.setOpcode(ARM::STRi12);
1890       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1891       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1892       TmpInst.addOperand(MCOperand::CreateImm(4));
1893       // Predicate.
1894       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1895       TmpInst.addOperand(MCOperand::CreateReg(0));
1896       OutStreamer.EmitInstruction(TmpInst);
1897     }
1898     {
1899       MCInst TmpInst;
1900       TmpInst.setOpcode(ARM::MOVi);
1901       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1902       TmpInst.addOperand(MCOperand::CreateImm(0));
1903       // Predicate.
1904       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1905       TmpInst.addOperand(MCOperand::CreateReg(0));
1906       // 's' bit operand (always reg0 for this).
1907       TmpInst.addOperand(MCOperand::CreateReg(0));
1908       OutStreamer.EmitInstruction(TmpInst);
1909     }
1910     {
1911       MCInst TmpInst;
1912       TmpInst.setOpcode(ARM::ADDri);
1913       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1914       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1915       TmpInst.addOperand(MCOperand::CreateImm(0));
1916       // Predicate.
1917       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1918       TmpInst.addOperand(MCOperand::CreateReg(0));
1919       // 's' bit operand (always reg0 for this).
1920       TmpInst.addOperand(MCOperand::CreateReg(0));
1921       OutStreamer.EmitInstruction(TmpInst);
1922     }
1923     {
1924       MCInst TmpInst;
1925       TmpInst.setOpcode(ARM::MOVi);
1926       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1927       TmpInst.addOperand(MCOperand::CreateImm(1));
1928       // Predicate.
1929       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1930       TmpInst.addOperand(MCOperand::CreateReg(0));
1931       // 's' bit operand (always reg0 for this).
1932       TmpInst.addOperand(MCOperand::CreateReg(0));
1933       OutStreamer.AddComment("eh_setjmp end");
1934       OutStreamer.EmitInstruction(TmpInst);
1935     }
1936     return;
1937   }
1938   case ARM::Int_eh_sjlj_longjmp: {
1939     // ldr sp, [$src, #8]
1940     // ldr $scratch, [$src, #4]
1941     // ldr r7, [$src]
1942     // bx $scratch
1943     unsigned SrcReg = MI->getOperand(0).getReg();
1944     unsigned ScratchReg = MI->getOperand(1).getReg();
1945     {
1946       MCInst TmpInst;
1947       TmpInst.setOpcode(ARM::LDRi12);
1948       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1949       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1950       TmpInst.addOperand(MCOperand::CreateImm(8));
1951       // Predicate.
1952       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1953       TmpInst.addOperand(MCOperand::CreateReg(0));
1954       OutStreamer.EmitInstruction(TmpInst);
1955     }
1956     {
1957       MCInst TmpInst;
1958       TmpInst.setOpcode(ARM::LDRi12);
1959       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1960       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1961       TmpInst.addOperand(MCOperand::CreateImm(4));
1962       // Predicate.
1963       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1964       TmpInst.addOperand(MCOperand::CreateReg(0));
1965       OutStreamer.EmitInstruction(TmpInst);
1966     }
1967     {
1968       MCInst TmpInst;
1969       TmpInst.setOpcode(ARM::LDRi12);
1970       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1971       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1972       TmpInst.addOperand(MCOperand::CreateImm(0));
1973       // Predicate.
1974       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1975       TmpInst.addOperand(MCOperand::CreateReg(0));
1976       OutStreamer.EmitInstruction(TmpInst);
1977     }
1978     {
1979       MCInst TmpInst;
1980       TmpInst.setOpcode(ARM::BX);
1981       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1982       // Predicate.
1983       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1984       TmpInst.addOperand(MCOperand::CreateReg(0));
1985       OutStreamer.EmitInstruction(TmpInst);
1986     }
1987     return;
1988   }
1989   case ARM::tInt_eh_sjlj_longjmp: {
1990     // ldr $scratch, [$src, #8]
1991     // mov sp, $scratch
1992     // ldr $scratch, [$src, #4]
1993     // ldr r7, [$src]
1994     // bx $scratch
1995     unsigned SrcReg = MI->getOperand(0).getReg();
1996     unsigned ScratchReg = MI->getOperand(1).getReg();
1997     {
1998       MCInst TmpInst;
1999       TmpInst.setOpcode(ARM::tLDRi);
2000       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
2001       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
2002       // The offset immediate is #8. The operand value is scaled by 4 for the
2003       // tLDR instruction.
2004       TmpInst.addOperand(MCOperand::CreateImm(2));
2005       // Predicate.
2006       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2007       TmpInst.addOperand(MCOperand::CreateReg(0));
2008       OutStreamer.EmitInstruction(TmpInst);
2009     }
2010     {
2011       MCInst TmpInst;
2012       TmpInst.setOpcode(ARM::tMOVr);
2013       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
2014       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
2015       // Predicate.
2016       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2017       TmpInst.addOperand(MCOperand::CreateReg(0));
2018       OutStreamer.EmitInstruction(TmpInst);
2019     }
2020     {
2021       MCInst TmpInst;
2022       TmpInst.setOpcode(ARM::tLDRi);
2023       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
2024       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
2025       TmpInst.addOperand(MCOperand::CreateImm(1));
2026       // Predicate.
2027       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2028       TmpInst.addOperand(MCOperand::CreateReg(0));
2029       OutStreamer.EmitInstruction(TmpInst);
2030     }
2031     {
2032       MCInst TmpInst;
2033       TmpInst.setOpcode(ARM::tLDRi);
2034       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
2035       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
2036       TmpInst.addOperand(MCOperand::CreateImm(0));
2037       // Predicate.
2038       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2039       TmpInst.addOperand(MCOperand::CreateReg(0));
2040       OutStreamer.EmitInstruction(TmpInst);
2041     }
2042     {
2043       MCInst TmpInst;
2044       TmpInst.setOpcode(ARM::tBX);
2045       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
2046       // Predicate.
2047       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2048       TmpInst.addOperand(MCOperand::CreateReg(0));
2049       OutStreamer.EmitInstruction(TmpInst);
2050     }
2051     return;
2052   }
2053   }
2054
2055   MCInst TmpInst;
2056   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
2057
2058   OutStreamer.EmitInstruction(TmpInst);
2059 }
2060
2061 //===----------------------------------------------------------------------===//
2062 // Target Registry Stuff
2063 //===----------------------------------------------------------------------===//
2064
2065 // Force static initialization.
2066 extern "C" void LLVMInitializeARMAsmPrinter() {
2067   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMTarget);
2068   RegisterAsmPrinter<ARMAsmPrinter> Y(TheThumbTarget);
2069 }