lib/Target/AMDGPU/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isGCN : Predicate<"Subtarget->getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">,
  31             AssemblerPredicate<"FeatureGCN">;
  32 def isSI : Predicate<"Subtarget->getGeneration() "
  33                       "== AMDGPUSubtarget::SOUTHERN_ISLANDS">,
  34            AssemblerPredicate<"FeatureSouthernIslands">;
  35
  36
  37 def has16BankLDS : Predicate<"Subtarget->getLDSBankCount() == 16">;
  38 def has32BankLDS : Predicate<"Subtarget->getLDSBankCount() == 32">;
  39
  40 def SWaitMatchClass : AsmOperandClass {
  41   let Name = "SWaitCnt";
  42   let RenderMethod = "addImmOperands";
  43   let ParserMethod = "parseSWaitCntOps";
  44 }
  45
  46 def WAIT_FLAG : InstFlag<"printWaitFlag"> {
  47   let ParserMatchClass = SWaitMatchClass;
  48 }
  49
  50 let SubtargetPredicate = isGCN in {
  51
  52 //===----------------------------------------------------------------------===//
  53 // EXP Instructions
  54 //===----------------------------------------------------------------------===//
  55
  56 defm EXP : EXP_m;
  57
  58 //===----------------------------------------------------------------------===//
  59 // SMRD Instructions
  60 //===----------------------------------------------------------------------===//
  61
  62 let mayLoad = 1 in {
  63
  64 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  65 // SMRD instructions, because the SGPR_32 register class does not include M0
  66 // and writing to M0 from an SMRD instruction will hang the GPU.
  67 defm S_LOAD_DWORD : SMRD_Helper <smrd<0x00>, "s_load_dword", SReg_64, SGPR_32>;
  68 defm S_LOAD_DWORDX2 : SMRD_Helper <smrd<0x01>, "s_load_dwordx2", SReg_64, SReg_64>;
  69 defm S_LOAD_DWORDX4 : SMRD_Helper <smrd<0x02>, "s_load_dwordx4", SReg_64, SReg_128>;
  70 defm S_LOAD_DWORDX8 : SMRD_Helper <smrd<0x03>, "s_load_dwordx8", SReg_64, SReg_256>;
  71 defm S_LOAD_DWORDX16 : SMRD_Helper <smrd<0x04>, "s_load_dwordx16", SReg_64, SReg_512>;
  72
  73 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  74   smrd<0x08>, "s_buffer_load_dword", SReg_128, SGPR_32
  75 >;
  76
  77 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  78   smrd<0x09>, "s_buffer_load_dwordx2", SReg_128, SReg_64
  79 >;
  80
  81 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  82   smrd<0x0a>, "s_buffer_load_dwordx4", SReg_128, SReg_128
  83 >;
  84
  85 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  86   smrd<0x0b>, "s_buffer_load_dwordx8", SReg_128, SReg_256
  87 >;
  88
  89 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  90   smrd<0x0c>, "s_buffer_load_dwordx16", SReg_128, SReg_512
  91 >;
  92
  93 } // mayLoad = 1
  94
  95 //def S_MEMTIME : SMRD_ <0x0000001e, "s_memtime", []>;
  96
  97 defm S_DCACHE_INV : SMRD_Inval <smrd<0x1f, 0x20>, "s_dcache_inv",
  98   int_amdgcn_s_dcache_inv>;
  99
 100 //===----------------------------------------------------------------------===//
 101 // SOP1 Instructions
 102 //===----------------------------------------------------------------------===//
 103
 104 let isMoveImm = 1 in {
 105   let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 106     defm S_MOV_B32 : SOP1_32 <sop1<0x03, 0x00>, "s_mov_b32", []>;
 107     defm S_MOV_B64 : SOP1_64 <sop1<0x04, 0x01>, "s_mov_b64", []>;
 108   } // let isRematerializeable = 1
 109
 110   let Uses = [SCC] in {
 111     defm S_CMOV_B32 : SOP1_32 <sop1<0x05, 0x02>, "s_cmov_b32", []>;
 112     defm S_CMOV_B64 : SOP1_64 <sop1<0x06, 0x03>, "s_cmov_b64", []>;
 113   } // End Uses = [SCC]
 114 } // End isMoveImm = 1
 115
 116 let Defs = [SCC] in {
 117   defm S_NOT_B32 : SOP1_32 <sop1<0x07, 0x04>, "s_not_b32",
 118     [(set i32:$dst, (not i32:$src0))]
 119   >;
 120
 121   defm S_NOT_B64 : SOP1_64 <sop1<0x08, 0x05>, "s_not_b64",
 122     [(set i64:$dst, (not i64:$src0))]
 123   >;
 124   defm S_WQM_B32 : SOP1_32 <sop1<0x09, 0x06>, "s_wqm_b32", []>;
 125   defm S_WQM_B64 : SOP1_64 <sop1<0x0a, 0x07>, "s_wqm_b64", []>;
 126 } // End Defs = [SCC]
 127
 128
 129 defm S_BREV_B32 : SOP1_32 <sop1<0x0b, 0x08>, "s_brev_b32",
 130   [(set i32:$dst, (AMDGPUbrev i32:$src0))]
 131 >;
 132 defm S_BREV_B64 : SOP1_64 <sop1<0x0c, 0x09>, "s_brev_b64", []>;
 133
 134 let Defs = [SCC] in {
 135   defm S_BCNT0_I32_B32 : SOP1_32 <sop1<0x0d, 0x0a>, "s_bcnt0_i32_b32", []>;
 136   defm S_BCNT0_I32_B64 : SOP1_32_64 <sop1<0x0e, 0x0b>, "s_bcnt0_i32_b64", []>;
 137   defm S_BCNT1_I32_B32 : SOP1_32 <sop1<0x0f, 0x0c>, "s_bcnt1_i32_b32",
 138     [(set i32:$dst, (ctpop i32:$src0))]
 139   >;
 140   defm S_BCNT1_I32_B64 : SOP1_32_64 <sop1<0x10, 0x0d>, "s_bcnt1_i32_b64", []>;
 141 } // End Defs = [SCC]
 142
 143 defm S_FF0_I32_B32 : SOP1_32 <sop1<0x11, 0x0e>, "s_ff0_i32_b32", []>;
 144 defm S_FF0_I32_B64 : SOP1_32_64 <sop1<0x12, 0x0f>, "s_ff0_i32_b64", []>;
 145 defm S_FF1_I32_B32 : SOP1_32 <sop1<0x13, 0x10>, "s_ff1_i32_b32",
 146   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
 147 >;
 148 defm S_FF1_I32_B64 : SOP1_32_64 <sop1<0x14, 0x11>, "s_ff1_i32_b64", []>;
 149
 150 defm S_FLBIT_I32_B32 : SOP1_32 <sop1<0x15, 0x12>, "s_flbit_i32_b32",
 151   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
 152 >;
 153
 154 defm S_FLBIT_I32_B64 : SOP1_32_64 <sop1<0x16, 0x13>, "s_flbit_i32_b64", []>;
 155 defm S_FLBIT_I32 : SOP1_32 <sop1<0x17, 0x14>, "s_flbit_i32",
 156   [(set i32:$dst, (int_AMDGPU_flbit_i32 i32:$src0))]
 157 >;
 158 defm S_FLBIT_I32_I64 : SOP1_32_64 <sop1<0x18, 0x15>, "s_flbit_i32_i64", []>;
 159 defm S_SEXT_I32_I8 : SOP1_32 <sop1<0x19, 0x16>, "s_sext_i32_i8",
 160   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 161 >;
 162 defm S_SEXT_I32_I16 : SOP1_32 <sop1<0x1a, 0x17>, "s_sext_i32_i16",
 163   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 164 >;
 165
 166 defm S_BITSET0_B32 : SOP1_32 <sop1<0x1b, 0x18>, "s_bitset0_b32", []>;
 167 defm S_BITSET0_B64 : SOP1_64 <sop1<0x1c, 0x19>, "s_bitset0_b64", []>;
 168 defm S_BITSET1_B32 : SOP1_32 <sop1<0x1d, 0x1a>, "s_bitset1_b32", []>;
 169 defm S_BITSET1_B64 : SOP1_64 <sop1<0x1e, 0x1b>, "s_bitset1_b64", []>;
 170 defm S_GETPC_B64 : SOP1_64_0 <sop1<0x1f, 0x1c>, "s_getpc_b64", []>;
 171 defm S_SETPC_B64 : SOP1_64 <sop1<0x20, 0x1d>, "s_setpc_b64", []>;
 172 defm S_SWAPPC_B64 : SOP1_64 <sop1<0x21, 0x1e>, "s_swappc_b64", []>;
 173 defm S_RFE_B64 : SOP1_64 <sop1<0x22, 0x1f>, "s_rfe_b64", []>;
 174
 175 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC] in {
 176
 177 defm S_AND_SAVEEXEC_B64 : SOP1_64 <sop1<0x24, 0x20>, "s_and_saveexec_b64", []>;
 178 defm S_OR_SAVEEXEC_B64 : SOP1_64 <sop1<0x25, 0x21>, "s_or_saveexec_b64", []>;
 179 defm S_XOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x26, 0x22>, "s_xor_saveexec_b64", []>;
 180 defm S_ANDN2_SAVEEXEC_B64 : SOP1_64 <sop1<0x27, 0x23>, "s_andn2_saveexec_b64", []>;
 181 defm S_ORN2_SAVEEXEC_B64 : SOP1_64 <sop1<0x28, 0x24>, "s_orn2_saveexec_b64", []>;
 182 defm S_NAND_SAVEEXEC_B64 : SOP1_64 <sop1<0x29, 0x25>, "s_nand_saveexec_b64", []>;
 183 defm S_NOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x2a, 0x26>, "s_nor_saveexec_b64", []>;
 184 defm S_XNOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x2b, 0x27>, "s_xnor_saveexec_b64", []>;
 185
 186 } // End hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC]
 187
 188 defm S_QUADMASK_B32 : SOP1_32 <sop1<0x2c, 0x28>, "s_quadmask_b32", []>;
 189 defm S_QUADMASK_B64 : SOP1_64 <sop1<0x2d, 0x29>, "s_quadmask_b64", []>;
 190
 191 let Uses = [M0] in {
 192 defm S_MOVRELS_B32 : SOP1_32 <sop1<0x2e, 0x2a>, "s_movrels_b32", []>;
 193 defm S_MOVRELS_B64 : SOP1_64 <sop1<0x2f, 0x2b>, "s_movrels_b64", []>;
 194 defm S_MOVRELD_B32 : SOP1_32 <sop1<0x30, 0x2c>, "s_movreld_b32", []>;
 195 defm S_MOVRELD_B64 : SOP1_64 <sop1<0x31, 0x2d>, "s_movreld_b64", []>;
 196 } // End Uses = [M0]
 197
 198 defm S_CBRANCH_JOIN : SOP1_1 <sop1<0x32, 0x2e>, "s_cbranch_join", []>;
 199 defm S_MOV_REGRD_B32 : SOP1_32 <sop1<0x33, 0x2f>, "s_mov_regrd_b32", []>;
 200 let Defs = [SCC] in {
 201   defm S_ABS_I32 : SOP1_32 <sop1<0x34, 0x30>, "s_abs_i32", []>;
 202 } // End Defs = [SCC]
 203 defm S_MOV_FED_B32 : SOP1_32 <sop1<0x35, 0x31>, "s_mov_fed_b32", []>;
 204
 205 //===----------------------------------------------------------------------===//
 206 // SOP2 Instructions
 207 //===----------------------------------------------------------------------===//
 208
 209 let Defs = [SCC] in { // Carry out goes to SCC
 210 let isCommutable = 1 in {
 211 defm S_ADD_U32 : SOP2_32 <sop2<0x00>, "s_add_u32", []>;
 212 defm S_ADD_I32 : SOP2_32 <sop2<0x02>, "s_add_i32",
 213   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 214 >;
 215 } // End isCommutable = 1
 216
 217 defm S_SUB_U32 : SOP2_32 <sop2<0x01>, "s_sub_u32", []>;
 218 defm S_SUB_I32 : SOP2_32 <sop2<0x03>, "s_sub_i32",
 219   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 220 >;
 221
 222 let Uses = [SCC] in { // Carry in comes from SCC
 223 let isCommutable = 1 in {
 224 defm S_ADDC_U32 : SOP2_32 <sop2<0x04>, "s_addc_u32",
 225   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 226 } // End isCommutable = 1
 227
 228 defm S_SUBB_U32 : SOP2_32 <sop2<0x05>, "s_subb_u32",
 229   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 230 } // End Uses = [SCC]
 231
 232 defm S_MIN_I32 : SOP2_32 <sop2<0x06>, "s_min_i32",
 233   [(set i32:$dst, (smin i32:$src0, i32:$src1))]
 234 >;
 235 defm S_MIN_U32 : SOP2_32 <sop2<0x07>, "s_min_u32",
 236   [(set i32:$dst, (umin i32:$src0, i32:$src1))]
 237 >;
 238 defm S_MAX_I32 : SOP2_32 <sop2<0x08>, "s_max_i32",
 239   [(set i32:$dst, (smax i32:$src0, i32:$src1))]
 240 >;
 241 defm S_MAX_U32 : SOP2_32 <sop2<0x09>, "s_max_u32",
 242   [(set i32:$dst, (umax i32:$src0, i32:$src1))]
 243 >;
 244 } // End Defs = [SCC]
 245
 246
 247 let Uses = [SCC] in {
 248   defm S_CSELECT_B32 : SOP2_32 <sop2<0x0a>, "s_cselect_b32", []>;
 249   defm S_CSELECT_B64 : SOP2_64 <sop2<0x0b>, "s_cselect_b64", []>;
 250 } // End Uses = [SCC]
 251
 252 let Defs = [SCC] in {
 253 defm S_AND_B32 : SOP2_32 <sop2<0x0e, 0x0c>, "s_and_b32",
 254   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 255 >;
 256
 257 defm S_AND_B64 : SOP2_64 <sop2<0x0f, 0x0d>, "s_and_b64",
 258   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 259 >;
 260
 261 defm S_OR_B32 : SOP2_32 <sop2<0x10, 0x0e>, "s_or_b32",
 262   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 263 >;
 264
 265 defm S_OR_B64 : SOP2_64 <sop2<0x11, 0x0f>, "s_or_b64",
 266   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 267 >;
 268
 269 defm S_XOR_B32 : SOP2_32 <sop2<0x12, 0x10>, "s_xor_b32",
 270   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 271 >;
 272
 273 defm S_XOR_B64 : SOP2_64 <sop2<0x13, 0x11>, "s_xor_b64",
 274   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 275 >;
 276 defm S_ANDN2_B32 : SOP2_32 <sop2<0x14, 0x12>, "s_andn2_b32", []>;
 277 defm S_ANDN2_B64 : SOP2_64 <sop2<0x15, 0x13>, "s_andn2_b64", []>;
 278 defm S_ORN2_B32 : SOP2_32 <sop2<0x16, 0x14>, "s_orn2_b32", []>;
 279 defm S_ORN2_B64 : SOP2_64 <sop2<0x17, 0x15>, "s_orn2_b64", []>;
 280 defm S_NAND_B32 : SOP2_32 <sop2<0x18, 0x16>, "s_nand_b32", []>;
 281 defm S_NAND_B64 : SOP2_64 <sop2<0x19, 0x17>, "s_nand_b64", []>;
 282 defm S_NOR_B32 : SOP2_32 <sop2<0x1a, 0x18>, "s_nor_b32", []>;
 283 defm S_NOR_B64 : SOP2_64 <sop2<0x1b, 0x19>, "s_nor_b64", []>;
 284 defm S_XNOR_B32 : SOP2_32 <sop2<0x1c, 0x1a>, "s_xnor_b32", []>;
 285 defm S_XNOR_B64 : SOP2_64 <sop2<0x1d, 0x1b>, "s_xnor_b64", []>;
 286 } // End Defs = [SCC]
 287
 288 // Use added complexity so these patterns are preferred to the VALU patterns.
 289 let AddedComplexity = 1 in {
 290 let Defs = [SCC] in {
 291
 292 defm S_LSHL_B32 : SOP2_32 <sop2<0x1e, 0x1c>, "s_lshl_b32",
 293   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 294 >;
 295 defm S_LSHL_B64 : SOP2_64_32 <sop2<0x1f, 0x1d>, "s_lshl_b64",
 296   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 297 >;
 298 defm S_LSHR_B32 : SOP2_32 <sop2<0x20, 0x1e>, "s_lshr_b32",
 299   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 300 >;
 301 defm S_LSHR_B64 : SOP2_64_32 <sop2<0x21, 0x1f>, "s_lshr_b64",
 302   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 303 >;
 304 defm S_ASHR_I32 : SOP2_32 <sop2<0x22, 0x20>, "s_ashr_i32",
 305   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 306 >;
 307 defm S_ASHR_I64 : SOP2_64_32 <sop2<0x23, 0x21>, "s_ashr_i64",
 308   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 309 >;
 310 } // End Defs = [SCC]
 311
 312 defm S_BFM_B32 : SOP2_32 <sop2<0x24, 0x22>, "s_bfm_b32",
 313   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
 314 defm S_BFM_B64 : SOP2_64 <sop2<0x25, 0x23>, "s_bfm_b64", []>;
 315 defm S_MUL_I32 : SOP2_32 <sop2<0x26, 0x24>, "s_mul_i32",
 316   [(set i32:$dst, (mul i32:$src0, i32:$src1))]
 317 >;
 318
 319 } // End AddedComplexity = 1
 320
 321 let Defs = [SCC] in {
 322 defm S_BFE_U32 : SOP2_32 <sop2<0x27, 0x25>, "s_bfe_u32", []>;
 323 defm S_BFE_I32 : SOP2_32 <sop2<0x28, 0x26>, "s_bfe_i32", []>;
 324 defm S_BFE_U64 : SOP2_64 <sop2<0x29, 0x27>, "s_bfe_u64", []>;
 325 defm S_BFE_I64 : SOP2_64_32 <sop2<0x2a, 0x28>, "s_bfe_i64", []>;
 326 } // End Defs = [SCC]
 327
 328 let sdst = 0 in {
 329 defm S_CBRANCH_G_FORK : SOP2_m <
 330   sop2<0x2b, 0x29>, "s_cbranch_g_fork", (outs),
 331   (ins SReg_64:$src0, SReg_64:$src1), "s_cbranch_g_fork $src0, $src1", []
 332 >;
 333 }
 334
 335 let Defs = [SCC] in {
 336 defm S_ABSDIFF_I32 : SOP2_32 <sop2<0x2c, 0x2a>, "s_absdiff_i32", []>;
 337 } // End Defs = [SCC]
 338
 339 //===----------------------------------------------------------------------===//
 340 // SOPC Instructions
 341 //===----------------------------------------------------------------------===//
 342
 343 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "s_cmp_eq_i32">;
 344 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "s_cmp_lg_i32">;
 345 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "s_cmp_gt_i32">;
 346 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "s_cmp_ge_i32">;
 347 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "s_cmp_lt_i32">;
 348 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "s_cmp_le_i32">;
 349 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "s_cmp_eq_u32">;
 350 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "s_cmp_lg_u32">;
 351 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "s_cmp_gt_u32">;
 352 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "s_cmp_ge_u32">;
 353 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "s_cmp_lt_u32">;
 354 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "s_cmp_le_u32">;
 355 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "s_bitcmp0_b32", []>;
 356 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "s_bitcmp1_b32", []>;
 357 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "s_bitcmp0_b64", []>;
 358 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "s_bitcmp1_b64", []>;
 359 //def S_SETVSKIP : SOPC_ <0x00000010, "s_setvskip", []>;
 360
 361 //===----------------------------------------------------------------------===//
 362 // SOPK Instructions
 363 //===----------------------------------------------------------------------===//
 364
 365 let isReMaterializable = 1, isMoveImm = 1 in {
 366 defm S_MOVK_I32 : SOPK_32 <sopk<0x00>, "s_movk_i32", []>;
 367 } // End isReMaterializable = 1
 368 let Uses = [SCC] in {
 369   defm S_CMOVK_I32 : SOPK_32 <sopk<0x02, 0x01>, "s_cmovk_i32", []>;
 370 }
 371
 372 let isCompare = 1 in {
 373
 374 /*
 375 This instruction is disabled for now until we can figure out how to teach
 376 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 377 instructions.
 378
 379 When this instruction is enabled the code generator sometimes produces this
 380 invalid sequence:
 381
 382 SCC = S_CMPK_EQ_I32 SGPR0, imm
 383 VCC = COPY SCC
 384 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 385
 386 defm S_CMPK_EQ_I32 : SOPK_SCC <sopk<0x03, 0x02>, "s_cmpk_eq_i32",
 387   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 388 >;
 389 */
 390
 391 defm S_CMPK_EQ_I32 : SOPK_SCC <sopk<0x03, 0x02>, "s_cmpk_eq_i32", []>;
 392 defm S_CMPK_LG_I32 : SOPK_SCC <sopk<0x04, 0x03>, "s_cmpk_lg_i32", []>;
 393 defm S_CMPK_GT_I32 : SOPK_SCC <sopk<0x05, 0x04>, "s_cmpk_gt_i32", []>;
 394 defm S_CMPK_GE_I32 : SOPK_SCC <sopk<0x06, 0x05>, "s_cmpk_ge_i32", []>;
 395 defm S_CMPK_LT_I32 : SOPK_SCC <sopk<0x07, 0x06>, "s_cmpk_lt_i32", []>;
 396 defm S_CMPK_LE_I32 : SOPK_SCC <sopk<0x08, 0x07>, "s_cmpk_le_i32", []>;
 397 defm S_CMPK_EQ_U32 : SOPK_SCC <sopk<0x09, 0x08>, "s_cmpk_eq_u32", []>;
 398 defm S_CMPK_LG_U32 : SOPK_SCC <sopk<0x0a, 0x09>, "s_cmpk_lg_u32", []>;
 399 defm S_CMPK_GT_U32 : SOPK_SCC <sopk<0x0b, 0x0a>, "s_cmpk_gt_u32", []>;
 400 defm S_CMPK_GE_U32 : SOPK_SCC <sopk<0x0c, 0x0b>, "s_cmpk_ge_u32", []>;
 401 defm S_CMPK_LT_U32 : SOPK_SCC <sopk<0x0d, 0x0c>, "s_cmpk_lt_u32", []>;
 402 defm S_CMPK_LE_U32 : SOPK_SCC <sopk<0x0e, 0x0d>, "s_cmpk_le_u32", []>;
 403 } // End isCompare = 1
 404
 405 let Defs = [SCC], isCommutable = 1, DisableEncoding = "$src0",
 406     Constraints = "$sdst = $src0" in {
 407   defm S_ADDK_I32 : SOPK_32TIE <sopk<0x0f, 0x0e>, "s_addk_i32", []>;
 408   defm S_MULK_I32 : SOPK_32TIE <sopk<0x10, 0x0f>, "s_mulk_i32", []>;
 409 }
 410
 411 defm S_CBRANCH_I_FORK : SOPK_m <
 412   sopk<0x11, 0x10>, "s_cbranch_i_fork", (outs),
 413   (ins SReg_64:$sdst, u16imm:$simm16), " $sdst, $simm16"
 414 >;
 415 defm S_GETREG_B32 : SOPK_32 <sopk<0x12, 0x11>, "s_getreg_b32", []>;
 416 defm S_SETREG_B32 : SOPK_m <
 417   sopk<0x13, 0x12>, "s_setreg_b32", (outs),
 418   (ins SReg_32:$sdst, u16imm:$simm16), " $sdst, $simm16"
 419 >;
 420 // FIXME: Not on SI?
 421 //defm S_GETREG_REGRD_B32 : SOPK_32 <sopk<0x14, 0x13>, "s_getreg_regrd_b32", []>;
 422 defm S_SETREG_IMM32_B32 : SOPK_IMM32 <
 423   sopk<0x15, 0x14>, "s_setreg_imm32_b32", (outs),
 424   (ins i32imm:$imm, u16imm:$simm16), " $imm, $simm16"
 425 >;
 426
 427 //===----------------------------------------------------------------------===//
 428 // SOPP Instructions
 429 //===----------------------------------------------------------------------===//
 430
 431 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "s_nop $simm16">;
 432
 433 let isTerminator = 1 in {
 434
 435 def S_ENDPGM : SOPP <0x00000001, (ins), "s_endpgm",
 436   [(IL_retflag)]> {
 437   let simm16 = 0;
 438   let isBarrier = 1;
 439   let hasCtrlDep = 1;
 440 }
 441
 442 let isBranch = 1 in {
 443 def S_BRANCH : SOPP <
 444   0x00000002, (ins sopp_brtarget:$simm16), "s_branch $simm16",
 445   [(br bb:$simm16)]> {
 446   let isBarrier = 1;
 447 }
 448
 449 let Uses = [SCC] in {
 450 def S_CBRANCH_SCC0 : SOPP <
 451   0x00000004, (ins sopp_brtarget:$simm16),
 452   "s_cbranch_scc0 $simm16"
 453 >;
 454 def S_CBRANCH_SCC1 : SOPP <
 455   0x00000005, (ins sopp_brtarget:$simm16),
 456   "s_cbranch_scc1 $simm16"
 457 >;
 458 } // End Uses = [SCC]
 459
 460 let Uses = [VCC] in {
 461 def S_CBRANCH_VCCZ : SOPP <
 462   0x00000006, (ins sopp_brtarget:$simm16),
 463   "s_cbranch_vccz $simm16"
 464 >;
 465 def S_CBRANCH_VCCNZ : SOPP <
 466   0x00000007, (ins sopp_brtarget:$simm16),
 467   "s_cbranch_vccnz $simm16"
 468 >;
 469 } // End Uses = [VCC]
 470
 471 let Uses = [EXEC] in {
 472 def S_CBRANCH_EXECZ : SOPP <
 473   0x00000008, (ins sopp_brtarget:$simm16),
 474   "s_cbranch_execz $simm16"
 475 >;
 476 def S_CBRANCH_EXECNZ : SOPP <
 477   0x00000009, (ins sopp_brtarget:$simm16),
 478   "s_cbranch_execnz $simm16"
 479 >;
 480 } // End Uses = [EXEC]
 481
 482
 483 } // End isBranch = 1
 484 } // End isTerminator = 1
 485
 486 let hasSideEffects = 1 in {
 487 def S_BARRIER : SOPP <0x0000000a, (ins), "s_barrier",
 488   [(int_AMDGPU_barrier_local)]
 489 > {
 490   let SchedRW = [WriteBarrier];
 491   let simm16 = 0;
 492   let mayLoad = 1;
 493   let mayStore = 1;
 494   let isConvergent = 1;
 495 }
 496
 497 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "s_waitcnt $simm16">;
 498 def S_SETHALT : SOPP <0x0000000d, (ins i16imm:$simm16), "s_sethalt $simm16">;
 499 def S_SLEEP : SOPP <0x0000000e, (ins i16imm:$simm16), "s_sleep $simm16">;
 500 def S_SETPRIO : SOPP <0x0000000f, (ins i16imm:$sim16), "s_setprio $sim16">;
 501
 502 let Uses = [EXEC, M0] in {
 503   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16), "s_sendmsg $simm16",
 504       [(AMDGPUsendmsg (i32 imm:$simm16))]
 505   >;
 506 } // End Uses = [EXEC, M0]
 507
 508 def S_SENDMSGHALT : SOPP <0x00000011, (ins i16imm:$simm16), "s_sendmsghalt $simm16">;
 509 def S_TRAP : SOPP <0x00000012, (ins i16imm:$simm16), "s_trap $simm16">;
 510 def S_ICACHE_INV : SOPP <0x00000013, (ins), "s_icache_inv"> {
 511         let simm16 = 0;
 512 }
 513 def S_INCPERFLEVEL : SOPP <0x00000014, (ins i16imm:$simm16), "s_incperflevel $simm16">;
 514 def S_DECPERFLEVEL : SOPP <0x00000015, (ins i16imm:$simm16), "s_decperflevel $simm16">;
 515 def S_TTRACEDATA : SOPP <0x00000016, (ins), "s_ttracedata"> {
 516   let simm16 = 0;
 517 }
 518 } // End hasSideEffects
 519
 520 //===----------------------------------------------------------------------===//
 521 // VOPC Instructions
 522 //===----------------------------------------------------------------------===//
 523
 524 let isCompare = 1, isCommutable = 1 in {
 525
 526 defm V_CMP_F_F32 : VOPC_F32 <vopc<0x0, 0x40>, "v_cmp_f_f32">;
 527 defm V_CMP_LT_F32 : VOPC_F32 <vopc<0x1, 0x41>, "v_cmp_lt_f32", COND_OLT, "v_cmp_gt_f32">;
 528 defm V_CMP_EQ_F32 : VOPC_F32 <vopc<0x2, 0x42>, "v_cmp_eq_f32", COND_OEQ>;
 529 defm V_CMP_LE_F32 : VOPC_F32 <vopc<0x3, 0x43>, "v_cmp_le_f32", COND_OLE, "v_cmp_ge_f32">;
 530 defm V_CMP_GT_F32 : VOPC_F32 <vopc<0x4, 0x44>, "v_cmp_gt_f32", COND_OGT>;
 531 defm V_CMP_LG_F32 : VOPC_F32 <vopc<0x5, 0x45>, "v_cmp_lg_f32", COND_ONE>;
 532 defm V_CMP_GE_F32 : VOPC_F32 <vopc<0x6, 0x46>, "v_cmp_ge_f32", COND_OGE>;
 533 defm V_CMP_O_F32 : VOPC_F32 <vopc<0x7, 0x47>, "v_cmp_o_f32", COND_O>;
 534 defm V_CMP_U_F32 : VOPC_F32 <vopc<0x8, 0x48>, "v_cmp_u_f32", COND_UO>;
 535 defm V_CMP_NGE_F32 : VOPC_F32 <vopc<0x9, 0x49>, "v_cmp_nge_f32",  COND_ULT, "v_cmp_nle_f32">;
 536 defm V_CMP_NLG_F32 : VOPC_F32 <vopc<0xa, 0x4a>, "v_cmp_nlg_f32", COND_UEQ>;
 537 defm V_CMP_NGT_F32 : VOPC_F32 <vopc<0xb, 0x4b>, "v_cmp_ngt_f32", COND_ULE, "v_cmp_nlt_f32">;
 538 defm V_CMP_NLE_F32 : VOPC_F32 <vopc<0xc, 0x4c>, "v_cmp_nle_f32", COND_UGT>;
 539 defm V_CMP_NEQ_F32 : VOPC_F32 <vopc<0xd, 0x4d>, "v_cmp_neq_f32", COND_UNE>;
 540 defm V_CMP_NLT_F32 : VOPC_F32 <vopc<0xe, 0x4e>, "v_cmp_nlt_f32", COND_UGE>;
 541 defm V_CMP_TRU_F32 : VOPC_F32 <vopc<0xf, 0x4f>, "v_cmp_tru_f32">;
 542
 543
 544 defm V_CMPX_F_F32 : VOPCX_F32 <vopc<0x10, 0x50>, "v_cmpx_f_f32">;
 545 defm V_CMPX_LT_F32 : VOPCX_F32 <vopc<0x11, 0x51>, "v_cmpx_lt_f32", "v_cmpx_gt_f32">;
 546 defm V_CMPX_EQ_F32 : VOPCX_F32 <vopc<0x12, 0x52>, "v_cmpx_eq_f32">;
 547 defm V_CMPX_LE_F32 : VOPCX_F32 <vopc<0x13, 0x53>, "v_cmpx_le_f32", "v_cmpx_ge_f32">;
 548 defm V_CMPX_GT_F32 : VOPCX_F32 <vopc<0x14, 0x54>, "v_cmpx_gt_f32">;
 549 defm V_CMPX_LG_F32 : VOPCX_F32 <vopc<0x15, 0x55>, "v_cmpx_lg_f32">;
 550 defm V_CMPX_GE_F32 : VOPCX_F32 <vopc<0x16, 0x56>, "v_cmpx_ge_f32">;
 551 defm V_CMPX_O_F32 : VOPCX_F32 <vopc<0x17, 0x57>, "v_cmpx_o_f32">;
 552 defm V_CMPX_U_F32 : VOPCX_F32 <vopc<0x18, 0x58>, "v_cmpx_u_f32">;
 553 defm V_CMPX_NGE_F32 : VOPCX_F32 <vopc<0x19, 0x59>, "v_cmpx_nge_f32">;
 554 defm V_CMPX_NLG_F32 : VOPCX_F32 <vopc<0x1a, 0x5a>, "v_cmpx_nlg_f32">;
 555 defm V_CMPX_NGT_F32 : VOPCX_F32 <vopc<0x1b, 0x5b>, "v_cmpx_ngt_f32">;
 556 defm V_CMPX_NLE_F32 : VOPCX_F32 <vopc<0x1c, 0x5c>, "v_cmpx_nle_f32">;
 557 defm V_CMPX_NEQ_F32 : VOPCX_F32 <vopc<0x1d, 0x5d>, "v_cmpx_neq_f32">;
 558 defm V_CMPX_NLT_F32 : VOPCX_F32 <vopc<0x1e, 0x5e>, "v_cmpx_nlt_f32">;
 559 defm V_CMPX_TRU_F32 : VOPCX_F32 <vopc<0x1f, 0x5f>, "v_cmpx_tru_f32">;
 560
 561
 562 defm V_CMP_F_F64 : VOPC_F64 <vopc<0x20, 0x60>, "v_cmp_f_f64">;
 563 defm V_CMP_LT_F64 : VOPC_F64 <vopc<0x21, 0x61>, "v_cmp_lt_f64", COND_OLT, "v_cmp_gt_f64">;
 564 defm V_CMP_EQ_F64 : VOPC_F64 <vopc<0x22, 0x62>, "v_cmp_eq_f64", COND_OEQ>;
 565 defm V_CMP_LE_F64 : VOPC_F64 <vopc<0x23, 0x63>, "v_cmp_le_f64", COND_OLE, "v_cmp_ge_f64">;
 566 defm V_CMP_GT_F64 : VOPC_F64 <vopc<0x24, 0x64>, "v_cmp_gt_f64", COND_OGT>;
 567 defm V_CMP_LG_F64 : VOPC_F64 <vopc<0x25, 0x65>, "v_cmp_lg_f64", COND_ONE>;
 568 defm V_CMP_GE_F64 : VOPC_F64 <vopc<0x26, 0x66>, "v_cmp_ge_f64", COND_OGE>;
 569 defm V_CMP_O_F64 : VOPC_F64 <vopc<0x27, 0x67>, "v_cmp_o_f64", COND_O>;
 570 defm V_CMP_U_F64 : VOPC_F64 <vopc<0x28, 0x68>, "v_cmp_u_f64", COND_UO>;
 571 defm V_CMP_NGE_F64 : VOPC_F64 <vopc<0x29, 0x69>, "v_cmp_nge_f64", COND_ULT, "v_cmp_nle_f64">;
 572 defm V_CMP_NLG_F64 : VOPC_F64 <vopc<0x2a, 0x6a>, "v_cmp_nlg_f64", COND_UEQ>;
 573 defm V_CMP_NGT_F64 : VOPC_F64 <vopc<0x2b, 0x6b>, "v_cmp_ngt_f64", COND_ULE, "v_cmp_nlt_f64">;
 574 defm V_CMP_NLE_F64 : VOPC_F64 <vopc<0x2c, 0x6c>, "v_cmp_nle_f64", COND_UGT>;
 575 defm V_CMP_NEQ_F64 : VOPC_F64 <vopc<0x2d, 0x6d>, "v_cmp_neq_f64", COND_UNE>;
 576 defm V_CMP_NLT_F64 : VOPC_F64 <vopc<0x2e, 0x6e>, "v_cmp_nlt_f64", COND_UGE>;
 577 defm V_CMP_TRU_F64 : VOPC_F64 <vopc<0x2f, 0x6f>, "v_cmp_tru_f64">;
 578
 579
 580 defm V_CMPX_F_F64 : VOPCX_F64 <vopc<0x30, 0x70>, "v_cmpx_f_f64">;
 581 defm V_CMPX_LT_F64 : VOPCX_F64 <vopc<0x31, 0x71>, "v_cmpx_lt_f64", "v_cmpx_gt_f64">;
 582 defm V_CMPX_EQ_F64 : VOPCX_F64 <vopc<0x32, 0x72>, "v_cmpx_eq_f64">;
 583 defm V_CMPX_LE_F64 : VOPCX_F64 <vopc<0x33, 0x73>, "v_cmpx_le_f64", "v_cmpx_ge_f64">;
 584 defm V_CMPX_GT_F64 : VOPCX_F64 <vopc<0x34, 0x74>, "v_cmpx_gt_f64">;
 585 defm V_CMPX_LG_F64 : VOPCX_F64 <vopc<0x35, 0x75>, "v_cmpx_lg_f64">;
 586 defm V_CMPX_GE_F64 : VOPCX_F64 <vopc<0x36, 0x76>, "v_cmpx_ge_f64">;
 587 defm V_CMPX_O_F64 : VOPCX_F64 <vopc<0x37, 0x77>, "v_cmpx_o_f64">;
 588 defm V_CMPX_U_F64 : VOPCX_F64 <vopc<0x38, 0x78>, "v_cmpx_u_f64">;
 589 defm V_CMPX_NGE_F64 : VOPCX_F64 <vopc<0x39, 0x79>, "v_cmpx_nge_f64", "v_cmpx_nle_f64">;
 590 defm V_CMPX_NLG_F64 : VOPCX_F64 <vopc<0x3a, 0x7a>, "v_cmpx_nlg_f64">;
 591 defm V_CMPX_NGT_F64 : VOPCX_F64 <vopc<0x3b, 0x7b>, "v_cmpx_ngt_f64", "v_cmpx_nlt_f64">;
 592 defm V_CMPX_NLE_F64 : VOPCX_F64 <vopc<0x3c, 0x7c>, "v_cmpx_nle_f64">;
 593 defm V_CMPX_NEQ_F64 : VOPCX_F64 <vopc<0x3d, 0x7d>, "v_cmpx_neq_f64">;
 594 defm V_CMPX_NLT_F64 : VOPCX_F64 <vopc<0x3e, 0x7e>, "v_cmpx_nlt_f64">;
 595 defm V_CMPX_TRU_F64 : VOPCX_F64 <vopc<0x3f, 0x7f>, "v_cmpx_tru_f64">;
 596
 597
 598 let SubtargetPredicate = isSICI in {
 599
 600 defm V_CMPS_F_F32 : VOPC_F32 <vopc<0x40>, "v_cmps_f_f32">;
 601 defm V_CMPS_LT_F32 : VOPC_F32 <vopc<0x41>, "v_cmps_lt_f32", COND_NULL, "v_cmps_gt_f32">;
 602 defm V_CMPS_EQ_F32 : VOPC_F32 <vopc<0x42>, "v_cmps_eq_f32">;
 603 defm V_CMPS_LE_F32 : VOPC_F32 <vopc<0x43>, "v_cmps_le_f32", COND_NULL, "v_cmps_ge_f32">;
 604 defm V_CMPS_GT_F32 : VOPC_F32 <vopc<0x44>, "v_cmps_gt_f32">;
 605 defm V_CMPS_LG_F32 : VOPC_F32 <vopc<0x45>, "v_cmps_lg_f32">;
 606 defm V_CMPS_GE_F32 : VOPC_F32 <vopc<0x46>, "v_cmps_ge_f32">;
 607 defm V_CMPS_O_F32 : VOPC_F32 <vopc<0x47>, "v_cmps_o_f32">;
 608 defm V_CMPS_U_F32 : VOPC_F32 <vopc<0x48>, "v_cmps_u_f32">;
 609 defm V_CMPS_NGE_F32 : VOPC_F32 <vopc<0x49>, "v_cmps_nge_f32", COND_NULL, "v_cmps_nle_f32">;
 610 defm V_CMPS_NLG_F32 : VOPC_F32 <vopc<0x4a>, "v_cmps_nlg_f32">;
 611 defm V_CMPS_NGT_F32 : VOPC_F32 <vopc<0x4b>, "v_cmps_ngt_f32", COND_NULL, "v_cmps_nlt_f32">;
 612 defm V_CMPS_NLE_F32 : VOPC_F32 <vopc<0x4c>, "v_cmps_nle_f32">;
 613 defm V_CMPS_NEQ_F32 : VOPC_F32 <vopc<0x4d>, "v_cmps_neq_f32">;
 614 defm V_CMPS_NLT_F32 : VOPC_F32 <vopc<0x4e>, "v_cmps_nlt_f32">;
 615 defm V_CMPS_TRU_F32 : VOPC_F32 <vopc<0x4f>, "v_cmps_tru_f32">;
 616
 617
 618 defm V_CMPSX_F_F32 : VOPCX_F32 <vopc<0x50>, "v_cmpsx_f_f32">;
 619 defm V_CMPSX_LT_F32 : VOPCX_F32 <vopc<0x51>, "v_cmpsx_lt_f32", "v_cmpsx_gt_f32">;
 620 defm V_CMPSX_EQ_F32 : VOPCX_F32 <vopc<0x52>, "v_cmpsx_eq_f32">;
 621 defm V_CMPSX_LE_F32 : VOPCX_F32 <vopc<0x53>, "v_cmpsx_le_f32", "v_cmpsx_ge_f32">;
 622 defm V_CMPSX_GT_F32 : VOPCX_F32 <vopc<0x54>, "v_cmpsx_gt_f32">;
 623 defm V_CMPSX_LG_F32 : VOPCX_F32 <vopc<0x55>, "v_cmpsx_lg_f32">;
 624 defm V_CMPSX_GE_F32 : VOPCX_F32 <vopc<0x56>, "v_cmpsx_ge_f32">;
 625 defm V_CMPSX_O_F32 : VOPCX_F32 <vopc<0x57>, "v_cmpsx_o_f32">;
 626 defm V_CMPSX_U_F32 : VOPCX_F32 <vopc<0x58>, "v_cmpsx_u_f32">;
 627 defm V_CMPSX_NGE_F32 : VOPCX_F32 <vopc<0x59>, "v_cmpsx_nge_f32", "v_cmpsx_nle_f32">;
 628 defm V_CMPSX_NLG_F32 : VOPCX_F32 <vopc<0x5a>, "v_cmpsx_nlg_f32">;
 629 defm V_CMPSX_NGT_F32 : VOPCX_F32 <vopc<0x5b>, "v_cmpsx_ngt_f32", "v_cmpsx_nlt_f32">;
 630 defm V_CMPSX_NLE_F32 : VOPCX_F32 <vopc<0x5c>, "v_cmpsx_nle_f32">;
 631 defm V_CMPSX_NEQ_F32 : VOPCX_F32 <vopc<0x5d>, "v_cmpsx_neq_f32">;
 632 defm V_CMPSX_NLT_F32 : VOPCX_F32 <vopc<0x5e>, "v_cmpsx_nlt_f32">;
 633 defm V_CMPSX_TRU_F32 : VOPCX_F32 <vopc<0x5f>, "v_cmpsx_tru_f32">;
 634
 635
 636 defm V_CMPS_F_F64 : VOPC_F64 <vopc<0x60>, "v_cmps_f_f64">;
 637 defm V_CMPS_LT_F64 : VOPC_F64 <vopc<0x61>, "v_cmps_lt_f64", COND_NULL, "v_cmps_gt_f64">;
 638 defm V_CMPS_EQ_F64 : VOPC_F64 <vopc<0x62>, "v_cmps_eq_f64">;
 639 defm V_CMPS_LE_F64 : VOPC_F64 <vopc<0x63>, "v_cmps_le_f64", COND_NULL, "v_cmps_ge_f64">;
 640 defm V_CMPS_GT_F64 : VOPC_F64 <vopc<0x64>, "v_cmps_gt_f64">;
 641 defm V_CMPS_LG_F64 : VOPC_F64 <vopc<0x65>, "v_cmps_lg_f64">;
 642 defm V_CMPS_GE_F64 : VOPC_F64 <vopc<0x66>, "v_cmps_ge_f64">;
 643 defm V_CMPS_O_F64 : VOPC_F64 <vopc<0x67>, "v_cmps_o_f64">;
 644 defm V_CMPS_U_F64 : VOPC_F64 <vopc<0x68>, "v_cmps_u_f64">;
 645 defm V_CMPS_NGE_F64 : VOPC_F64 <vopc<0x69>, "v_cmps_nge_f64", COND_NULL, "v_cmps_nle_f64">;
 646 defm V_CMPS_NLG_F64 : VOPC_F64 <vopc<0x6a>, "v_cmps_nlg_f64">;
 647 defm V_CMPS_NGT_F64 : VOPC_F64 <vopc<0x6b>, "v_cmps_ngt_f64", COND_NULL, "v_cmps_nlt_f64">;
 648 defm V_CMPS_NLE_F64 : VOPC_F64 <vopc<0x6c>, "v_cmps_nle_f64">;
 649 defm V_CMPS_NEQ_F64 : VOPC_F64 <vopc<0x6d>, "v_cmps_neq_f64">;
 650 defm V_CMPS_NLT_F64 : VOPC_F64 <vopc<0x6e>, "v_cmps_nlt_f64">;
 651 defm V_CMPS_TRU_F64 : VOPC_F64 <vopc<0x6f>, "v_cmps_tru_f64">;
 652
 653
 654 defm V_CMPSX_F_F64 : VOPCX_F64 <vopc<0x70>, "v_cmpsx_f_f64">;
 655 defm V_CMPSX_LT_F64 : VOPCX_F64 <vopc<0x71>, "v_cmpsx_lt_f64", "v_cmpsx_gt_f64">;
 656 defm V_CMPSX_EQ_F64 : VOPCX_F64 <vopc<0x72>, "v_cmpsx_eq_f64">;
 657 defm V_CMPSX_LE_F64 : VOPCX_F64 <vopc<0x73>, "v_cmpsx_le_f64", "v_cmpsx_ge_f64">;
 658 defm V_CMPSX_GT_F64 : VOPCX_F64 <vopc<0x74>, "v_cmpsx_gt_f64">;
 659 defm V_CMPSX_LG_F64 : VOPCX_F64 <vopc<0x75>, "v_cmpsx_lg_f64">;
 660 defm V_CMPSX_GE_F64 : VOPCX_F64 <vopc<0x76>, "v_cmpsx_ge_f64">;
 661 defm V_CMPSX_O_F64 : VOPCX_F64 <vopc<0x77>, "v_cmpsx_o_f64">;
 662 defm V_CMPSX_U_F64 : VOPCX_F64 <vopc<0x78>, "v_cmpsx_u_f64">;
 663 defm V_CMPSX_NGE_F64 : VOPCX_F64 <vopc<0x79>, "v_cmpsx_nge_f64", "v_cmpsx_nle_f64">;
 664 defm V_CMPSX_NLG_F64 : VOPCX_F64 <vopc<0x7a>, "v_cmpsx_nlg_f64">;
 665 defm V_CMPSX_NGT_F64 : VOPCX_F64 <vopc<0x7b>, "v_cmpsx_ngt_f64", "v_cmpsx_nlt_f64">;
 666 defm V_CMPSX_NLE_F64 : VOPCX_F64 <vopc<0x7c>, "v_cmpsx_nle_f64">;
 667 defm V_CMPSX_NEQ_F64 : VOPCX_F64 <vopc<0x7d>, "v_cmpsx_neq_f64">;
 668 defm V_CMPSX_NLT_F64 : VOPCX_F64 <vopc<0x7e>, "v_cmpsx_nlt_f64">;
 669 defm V_CMPSX_TRU_F64 : VOPCX_F64 <vopc<0x7f>, "v_cmpsx_tru_f64">;
 670
 671 } // End SubtargetPredicate = isSICI
 672
 673 defm V_CMP_F_I32 : VOPC_I32 <vopc<0x80, 0xc0>, "v_cmp_f_i32">;
 674 defm V_CMP_LT_I32 : VOPC_I32 <vopc<0x81, 0xc1>, "v_cmp_lt_i32", COND_SLT, "v_cmp_gt_i32">;
 675 defm V_CMP_EQ_I32 : VOPC_I32 <vopc<0x82, 0xc2>, "v_cmp_eq_i32", COND_EQ>;
 676 defm V_CMP_LE_I32 : VOPC_I32 <vopc<0x83, 0xc3>, "v_cmp_le_i32", COND_SLE, "v_cmp_ge_i32">;
 677 defm V_CMP_GT_I32 : VOPC_I32 <vopc<0x84, 0xc4>, "v_cmp_gt_i32", COND_SGT>;
 678 defm V_CMP_NE_I32 : VOPC_I32 <vopc<0x85, 0xc5>, "v_cmp_ne_i32", COND_NE>;
 679 defm V_CMP_GE_I32 : VOPC_I32 <vopc<0x86, 0xc6>, "v_cmp_ge_i32", COND_SGE>;
 680 defm V_CMP_T_I32 : VOPC_I32 <vopc<0x87, 0xc7>, "v_cmp_t_i32">;
 681
 682
 683 defm V_CMPX_F_I32 : VOPCX_I32 <vopc<0x90, 0xd0>, "v_cmpx_f_i32">;
 684 defm V_CMPX_LT_I32 : VOPCX_I32 <vopc<0x91, 0xd1>, "v_cmpx_lt_i32", "v_cmpx_gt_i32">;
 685 defm V_CMPX_EQ_I32 : VOPCX_I32 <vopc<0x92, 0xd2>, "v_cmpx_eq_i32">;
 686 defm V_CMPX_LE_I32 : VOPCX_I32 <vopc<0x93, 0xd3>, "v_cmpx_le_i32", "v_cmpx_ge_i32">;
 687 defm V_CMPX_GT_I32 : VOPCX_I32 <vopc<0x94, 0xd4>, "v_cmpx_gt_i32">;
 688 defm V_CMPX_NE_I32 : VOPCX_I32 <vopc<0x95, 0xd5>, "v_cmpx_ne_i32">;
 689 defm V_CMPX_GE_I32 : VOPCX_I32 <vopc<0x96, 0xd6>, "v_cmpx_ge_i32">;
 690 defm V_CMPX_T_I32 : VOPCX_I32 <vopc<0x97, 0xd7>, "v_cmpx_t_i32">;
 691
 692
 693 defm V_CMP_F_I64 : VOPC_I64 <vopc<0xa0, 0xe0>, "v_cmp_f_i64">;
 694 defm V_CMP_LT_I64 : VOPC_I64 <vopc<0xa1, 0xe1>, "v_cmp_lt_i64", COND_SLT, "v_cmp_gt_i64">;
 695 defm V_CMP_EQ_I64 : VOPC_I64 <vopc<0xa2, 0xe2>, "v_cmp_eq_i64", COND_EQ>;
 696 defm V_CMP_LE_I64 : VOPC_I64 <vopc<0xa3, 0xe3>, "v_cmp_le_i64", COND_SLE, "v_cmp_ge_i64">;
 697 defm V_CMP_GT_I64 : VOPC_I64 <vopc<0xa4, 0xe4>, "v_cmp_gt_i64", COND_SGT>;
 698 defm V_CMP_NE_I64 : VOPC_I64 <vopc<0xa5, 0xe5>, "v_cmp_ne_i64", COND_NE>;
 699 defm V_CMP_GE_I64 : VOPC_I64 <vopc<0xa6, 0xe6>, "v_cmp_ge_i64", COND_SGE>;
 700 defm V_CMP_T_I64 : VOPC_I64 <vopc<0xa7, 0xe7>, "v_cmp_t_i64">;
 701
 702
 703 defm V_CMPX_F_I64 : VOPCX_I64 <vopc<0xb0, 0xf0>, "v_cmpx_f_i64">;
 704 defm V_CMPX_LT_I64 : VOPCX_I64 <vopc<0xb1, 0xf1>, "v_cmpx_lt_i64", "v_cmpx_gt_i64">;
 705 defm V_CMPX_EQ_I64 : VOPCX_I64 <vopc<0xb2, 0xf2>, "v_cmpx_eq_i64">;
 706 defm V_CMPX_LE_I64 : VOPCX_I64 <vopc<0xb3, 0xf3>, "v_cmpx_le_i64", "v_cmpx_ge_i64">;
 707 defm V_CMPX_GT_I64 : VOPCX_I64 <vopc<0xb4, 0xf4>, "v_cmpx_gt_i64">;
 708 defm V_CMPX_NE_I64 : VOPCX_I64 <vopc<0xb5, 0xf5>, "v_cmpx_ne_i64">;
 709 defm V_CMPX_GE_I64 : VOPCX_I64 <vopc<0xb6, 0xf6>, "v_cmpx_ge_i64">;
 710 defm V_CMPX_T_I64 : VOPCX_I64 <vopc<0xb7, 0xf7>, "v_cmpx_t_i64">;
 711
 712
 713 defm V_CMP_F_U32 : VOPC_I32 <vopc<0xc0, 0xc8>, "v_cmp_f_u32">;
 714 defm V_CMP_LT_U32 : VOPC_I32 <vopc<0xc1, 0xc9>, "v_cmp_lt_u32", COND_ULT, "v_cmp_gt_u32">;
 715 defm V_CMP_EQ_U32 : VOPC_I32 <vopc<0xc2, 0xca>, "v_cmp_eq_u32", COND_EQ>;
 716 defm V_CMP_LE_U32 : VOPC_I32 <vopc<0xc3, 0xcb>, "v_cmp_le_u32", COND_ULE, "v_cmp_ge_u32">;
 717 defm V_CMP_GT_U32 : VOPC_I32 <vopc<0xc4, 0xcc>, "v_cmp_gt_u32", COND_UGT>;
 718 defm V_CMP_NE_U32 : VOPC_I32 <vopc<0xc5, 0xcd>, "v_cmp_ne_u32", COND_NE>;
 719 defm V_CMP_GE_U32 : VOPC_I32 <vopc<0xc6, 0xce>, "v_cmp_ge_u32", COND_UGE>;
 720 defm V_CMP_T_U32 : VOPC_I32 <vopc<0xc7, 0xcf>, "v_cmp_t_u32">;
 721
 722
 723 defm V_CMPX_F_U32 : VOPCX_I32 <vopc<0xd0, 0xd8>, "v_cmpx_f_u32">;
 724 defm V_CMPX_LT_U32 : VOPCX_I32 <vopc<0xd1, 0xd9>, "v_cmpx_lt_u32", "v_cmpx_gt_u32">;
 725 defm V_CMPX_EQ_U32 : VOPCX_I32 <vopc<0xd2, 0xda>, "v_cmpx_eq_u32">;
 726 defm V_CMPX_LE_U32 : VOPCX_I32 <vopc<0xd3, 0xdb>, "v_cmpx_le_u32", "v_cmpx_le_u32">;
 727 defm V_CMPX_GT_U32 : VOPCX_I32 <vopc<0xd4, 0xdc>, "v_cmpx_gt_u32">;
 728 defm V_CMPX_NE_U32 : VOPCX_I32 <vopc<0xd5, 0xdd>, "v_cmpx_ne_u32">;
 729 defm V_CMPX_GE_U32 : VOPCX_I32 <vopc<0xd6, 0xde>, "v_cmpx_ge_u32">;
 730 defm V_CMPX_T_U32 : VOPCX_I32 <vopc<0xd7, 0xdf>, "v_cmpx_t_u32">;
 731
 732
 733 defm V_CMP_F_U64 : VOPC_I64 <vopc<0xe0, 0xe8>, "v_cmp_f_u64">;
 734 defm V_CMP_LT_U64 : VOPC_I64 <vopc<0xe1, 0xe9>, "v_cmp_lt_u64", COND_ULT, "v_cmp_gt_u64">;
 735 defm V_CMP_EQ_U64 : VOPC_I64 <vopc<0xe2, 0xea>, "v_cmp_eq_u64", COND_EQ>;
 736 defm V_CMP_LE_U64 : VOPC_I64 <vopc<0xe3, 0xeb>, "v_cmp_le_u64", COND_ULE, "v_cmp_ge_u64">;
 737 defm V_CMP_GT_U64 : VOPC_I64 <vopc<0xe4, 0xec>, "v_cmp_gt_u64", COND_UGT>;
 738 defm V_CMP_NE_U64 : VOPC_I64 <vopc<0xe5, 0xed>, "v_cmp_ne_u64", COND_NE>;
 739 defm V_CMP_GE_U64 : VOPC_I64 <vopc<0xe6, 0xee>, "v_cmp_ge_u64", COND_UGE>;
 740 defm V_CMP_T_U64 : VOPC_I64 <vopc<0xe7, 0xef>, "v_cmp_t_u64">;
 741
 742 defm V_CMPX_F_U64 : VOPCX_I64 <vopc<0xf0, 0xf8>, "v_cmpx_f_u64">;
 743 defm V_CMPX_LT_U64 : VOPCX_I64 <vopc<0xf1, 0xf9>, "v_cmpx_lt_u64", "v_cmpx_gt_u64">;
 744 defm V_CMPX_EQ_U64 : VOPCX_I64 <vopc<0xf2, 0xfa>, "v_cmpx_eq_u64">;
 745 defm V_CMPX_LE_U64 : VOPCX_I64 <vopc<0xf3, 0xfb>, "v_cmpx_le_u64", "v_cmpx_ge_u64">;
 746 defm V_CMPX_GT_U64 : VOPCX_I64 <vopc<0xf4, 0xfc>, "v_cmpx_gt_u64">;
 747 defm V_CMPX_NE_U64 : VOPCX_I64 <vopc<0xf5, 0xfd>, "v_cmpx_ne_u64">;
 748 defm V_CMPX_GE_U64 : VOPCX_I64 <vopc<0xf6, 0xfe>, "v_cmpx_ge_u64">;
 749 defm V_CMPX_T_U64 : VOPCX_I64 <vopc<0xf7, 0xff>, "v_cmpx_t_u64">;
 750
 751 } // End isCompare = 1, isCommutable = 1
 752
 753 defm V_CMP_CLASS_F32 : VOPC_CLASS_F32 <vopc<0x88, 0x10>, "v_cmp_class_f32">;
 754 defm V_CMPX_CLASS_F32 : VOPCX_CLASS_F32 <vopc<0x98, 0x11>, "v_cmpx_class_f32">;
 755 defm V_CMP_CLASS_F64 : VOPC_CLASS_F64 <vopc<0xa8, 0x12>, "v_cmp_class_f64">;
 756 defm V_CMPX_CLASS_F64 : VOPCX_CLASS_F64 <vopc<0xb8, 0x13>, "v_cmpx_class_f64">;
 757
 758 //===----------------------------------------------------------------------===//
 759 // DS Instructions
 760 //===----------------------------------------------------------------------===//
 761
 762 defm DS_ADD_U32 : DS_1A1D_NORET <0x0, "ds_add_u32", VGPR_32>;
 763 defm DS_SUB_U32 : DS_1A1D_NORET <0x1, "ds_sub_u32", VGPR_32>;
 764 defm DS_RSUB_U32 : DS_1A1D_NORET <0x2, "ds_rsub_u32", VGPR_32>;
 765 defm DS_INC_U32 : DS_1A1D_NORET <0x3, "ds_inc_u32", VGPR_32>;
 766 defm DS_DEC_U32 : DS_1A1D_NORET <0x4, "ds_dec_u32", VGPR_32>;
 767 defm DS_MIN_I32 : DS_1A1D_NORET <0x5, "ds_min_i32", VGPR_32>;
 768 defm DS_MAX_I32 : DS_1A1D_NORET <0x6, "ds_max_i32", VGPR_32>;
 769 defm DS_MIN_U32 : DS_1A1D_NORET <0x7, "ds_min_u32", VGPR_32>;
 770 defm DS_MAX_U32 : DS_1A1D_NORET <0x8, "ds_max_u32", VGPR_32>;
 771 defm DS_AND_B32 : DS_1A1D_NORET <0x9, "ds_and_b32", VGPR_32>;
 772 defm DS_OR_B32 : DS_1A1D_NORET <0xa, "ds_or_b32", VGPR_32>;
 773 defm DS_XOR_B32 : DS_1A1D_NORET <0xb, "ds_xor_b32", VGPR_32>;
 774 defm DS_MSKOR_B32 : DS_1A2D_NORET <0xc, "ds_mskor_b32", VGPR_32>;
 775 let mayLoad = 0 in {
 776 defm DS_WRITE_B32 : DS_1A1D_NORET <0xd, "ds_write_b32", VGPR_32>;
 777 defm DS_WRITE2_B32 : DS_1A1D_Off8_NORET <0xe, "ds_write2_b32", VGPR_32>;
 778 defm DS_WRITE2ST64_B32 : DS_1A1D_Off8_NORET <0xf, "ds_write2st64_b32", VGPR_32>;
 779 }
 780 defm DS_CMPST_B32 : DS_1A2D_NORET <0x10, "ds_cmpst_b32", VGPR_32>;
 781 defm DS_CMPST_F32 : DS_1A2D_NORET <0x11, "ds_cmpst_f32", VGPR_32>;
 782 defm DS_MIN_F32 : DS_1A2D_NORET <0x12, "ds_min_f32", VGPR_32>;
 783 defm DS_MAX_F32 : DS_1A2D_NORET <0x13, "ds_max_f32", VGPR_32>;
 784
 785 defm DS_GWS_INIT : DS_1A_GDS <0x19, "ds_gws_init">;
 786 defm DS_GWS_SEMA_V : DS_1A_GDS <0x1a, "ds_gws_sema_v">;
 787 defm DS_GWS_SEMA_BR : DS_1A_GDS <0x1b, "ds_gws_sema_br">;
 788 defm DS_GWS_SEMA_P : DS_1A_GDS <0x1c, "ds_gws_sema_p">;
 789 defm DS_GWS_BARRIER : DS_1A_GDS <0x1d, "ds_gws_barrier">;
 790 let mayLoad = 0 in {
 791 defm DS_WRITE_B8 : DS_1A1D_NORET <0x1e, "ds_write_b8", VGPR_32>;
 792 defm DS_WRITE_B16 : DS_1A1D_NORET <0x1f, "ds_write_b16", VGPR_32>;
 793 }
 794 defm DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "ds_add_rtn_u32", VGPR_32, "ds_add_u32">;
 795 defm DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "ds_sub_rtn_u32", VGPR_32, "ds_sub_u32">;
 796 defm DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "ds_rsub_rtn_u32", VGPR_32, "ds_rsub_u32">;
 797 defm DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "ds_inc_rtn_u32", VGPR_32, "ds_inc_u32">;
 798 defm DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "ds_dec_rtn_u32", VGPR_32, "ds_dec_u32">;
 799 defm DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "ds_min_rtn_i32", VGPR_32, "ds_min_i32">;
 800 defm DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "ds_max_rtn_i32", VGPR_32, "ds_max_i32">;
 801 defm DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "ds_min_rtn_u32", VGPR_32, "ds_min_u32">;
 802 defm DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "ds_max_rtn_u32", VGPR_32, "ds_max_u32">;
 803 defm DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "ds_and_rtn_b32", VGPR_32, "ds_and_b32">;
 804 defm DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "ds_or_rtn_b32", VGPR_32, "ds_or_b32">;
 805 defm DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "ds_xor_rtn_b32", VGPR_32, "ds_xor_b32">;
 806 defm DS_MSKOR_RTN_B32 : DS_1A2D_RET <0x2c, "ds_mskor_rtn_b32", VGPR_32, "ds_mskor_b32">;
 807 defm DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "ds_wrxchg_rtn_b32", VGPR_32>;
 808 defm DS_WRXCHG2_RTN_B32 : DS_1A2D_RET <
 809   0x2e, "ds_wrxchg2_rtn_b32", VReg_64, "", VGPR_32
 810 >;
 811 defm DS_WRXCHG2ST64_RTN_B32 : DS_1A2D_RET <
 812   0x2f, "ds_wrxchg2st64_rtn_b32", VReg_64, "", VGPR_32
 813 >;
 814 defm DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "ds_cmpst_rtn_b32", VGPR_32, "ds_cmpst_b32">;
 815 defm DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "ds_cmpst_rtn_f32", VGPR_32, "ds_cmpst_f32">;
 816 defm DS_MIN_RTN_F32 : DS_1A2D_RET <0x32, "ds_min_rtn_f32", VGPR_32, "ds_min_f32">;
 817 defm DS_MAX_RTN_F32 : DS_1A2D_RET <0x33, "ds_max_rtn_f32", VGPR_32, "ds_max_f32">;
 818 defm DS_SWIZZLE_B32 : DS_1A_RET <0x35, "ds_swizzle_b32", VGPR_32>;
 819 let mayStore = 0 in {
 820 defm DS_READ_B32 : DS_1A_RET <0x36, "ds_read_b32", VGPR_32>;
 821 defm DS_READ2_B32 : DS_1A_Off8_RET <0x37, "ds_read2_b32", VReg_64>;
 822 defm DS_READ2ST64_B32 : DS_1A_Off8_RET <0x38, "ds_read2st64_b32", VReg_64>;
 823 defm DS_READ_I8 : DS_1A_RET <0x39, "ds_read_i8", VGPR_32>;
 824 defm DS_READ_U8 : DS_1A_RET <0x3a, "ds_read_u8", VGPR_32>;
 825 defm DS_READ_I16 : DS_1A_RET <0x3b, "ds_read_i16", VGPR_32>;
 826 defm DS_READ_U16 : DS_1A_RET <0x3c, "ds_read_u16", VGPR_32>;
 827 }
 828 defm DS_CONSUME : DS_0A_RET <0x3d, "ds_consume">;
 829 defm DS_APPEND : DS_0A_RET <0x3e, "ds_append">;
 830 defm DS_ORDERED_COUNT : DS_1A_RET_GDS <0x3f, "ds_ordered_count">;
 831 defm DS_ADD_U64 : DS_1A1D_NORET <0x40, "ds_add_u64", VReg_64>;
 832 defm DS_SUB_U64 : DS_1A1D_NORET <0x41, "ds_sub_u64", VReg_64>;
 833 defm DS_RSUB_U64 : DS_1A1D_NORET <0x42, "ds_rsub_u64", VReg_64>;
 834 defm DS_INC_U64 : DS_1A1D_NORET <0x43, "ds_inc_u64", VReg_64>;
 835 defm DS_DEC_U64 : DS_1A1D_NORET <0x44, "ds_dec_u64", VReg_64>;
 836 defm DS_MIN_I64 : DS_1A1D_NORET <0x45, "ds_min_i64", VReg_64>;
 837 defm DS_MAX_I64 : DS_1A1D_NORET <0x46, "ds_max_i64", VReg_64>;
 838 defm DS_MIN_U64 : DS_1A1D_NORET <0x47, "ds_min_u64", VReg_64>;
 839 defm DS_MAX_U64 : DS_1A1D_NORET <0x48, "ds_max_u64", VReg_64>;
 840 defm DS_AND_B64 : DS_1A1D_NORET <0x49, "ds_and_b64", VReg_64>;
 841 defm DS_OR_B64 : DS_1A1D_NORET <0x4a, "ds_or_b64", VReg_64>;
 842 defm DS_XOR_B64 : DS_1A1D_NORET <0x4b, "ds_xor_b64", VReg_64>;
 843 defm DS_MSKOR_B64 : DS_1A2D_NORET <0x4c, "ds_mskor_b64", VReg_64>;
 844 let mayLoad = 0 in {
 845 defm DS_WRITE_B64 : DS_1A1D_NORET <0x4d, "ds_write_b64", VReg_64>;
 846 defm DS_WRITE2_B64 : DS_1A1D_Off8_NORET <0x4E, "ds_write2_b64", VReg_64>;
 847 defm DS_WRITE2ST64_B64 : DS_1A1D_Off8_NORET <0x4f, "ds_write2st64_b64", VReg_64>;
 848 }
 849 defm DS_CMPST_B64 : DS_1A2D_NORET <0x50, "ds_cmpst_b64", VReg_64>;
 850 defm DS_CMPST_F64 : DS_1A2D_NORET <0x51, "ds_cmpst_f64", VReg_64>;
 851 defm DS_MIN_F64 : DS_1A1D_NORET <0x52, "ds_min_f64", VReg_64>;
 852 defm DS_MAX_F64 : DS_1A1D_NORET <0x53, "ds_max_f64", VReg_64>;
 853
 854 defm DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "ds_add_rtn_u64", VReg_64, "ds_add_u64">;
 855 defm DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "ds_sub_rtn_u64", VReg_64, "ds_sub_u64">;
 856 defm DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "ds_rsub_rtn_u64", VReg_64, "ds_rsub_u64">;
 857 defm DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "ds_inc_rtn_u64", VReg_64, "ds_inc_u64">;
 858 defm DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "ds_dec_rtn_u64", VReg_64, "ds_dec_u64">;
 859 defm DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "ds_min_rtn_i64", VReg_64, "ds_min_i64">;
 860 defm DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "ds_max_rtn_i64", VReg_64, "ds_max_i64">;
 861 defm DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "ds_min_rtn_u64", VReg_64, "ds_min_u64">;
 862 defm DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "ds_max_rtn_u64", VReg_64, "ds_max_u64">;
 863 defm DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "ds_and_rtn_b64", VReg_64, "ds_and_b64">;
 864 defm DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "ds_or_rtn_b64", VReg_64, "ds_or_b64">;
 865 defm DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "ds_xor_rtn_b64", VReg_64, "ds_xor_b64">;
 866 defm DS_MSKOR_RTN_B64 : DS_1A2D_RET <0x6c, "ds_mskor_rtn_b64", VReg_64, "ds_mskor_b64">;
 867 defm DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "ds_wrxchg_rtn_b64", VReg_64, "ds_wrxchg_b64">;
 868 defm DS_WRXCHG2_RTN_B64 : DS_1A2D_RET <0x6e, "ds_wrxchg2_rtn_b64", VReg_128, "ds_wrxchg2_b64", VReg_64>;
 869 defm DS_WRXCHG2ST64_RTN_B64 : DS_1A2D_RET <0x6f, "ds_wrxchg2st64_rtn_b64", VReg_128, "ds_wrxchg2st64_b64", VReg_64>;
 870 defm DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "ds_cmpst_rtn_b64", VReg_64, "ds_cmpst_b64">;
 871 defm DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "ds_cmpst_rtn_f64", VReg_64, "ds_cmpst_f64">;
 872 defm DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "ds_min_rtn_f64", VReg_64, "ds_min_f64">;
 873 defm DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "ds_max_rtn_f64", VReg_64, "ds_max_f64">;
 874
 875 let mayStore = 0 in {
 876 defm DS_READ_B64 : DS_1A_RET <0x76, "ds_read_b64", VReg_64>;
 877 defm DS_READ2_B64 : DS_1A_Off8_RET <0x77, "ds_read2_b64", VReg_128>;
 878 defm DS_READ2ST64_B64 : DS_1A_Off8_RET <0x78, "ds_read2st64_b64", VReg_128>;
 879 }
 880
 881 defm DS_ADD_SRC2_U32 : DS_1A <0x80, "ds_add_src2_u32">;
 882 defm DS_SUB_SRC2_U32 : DS_1A <0x81, "ds_sub_src2_u32">;
 883 defm DS_RSUB_SRC2_U32 : DS_1A <0x82, "ds_rsub_src2_u32">;
 884 defm DS_INC_SRC2_U32 : DS_1A <0x83, "ds_inc_src2_u32">;
 885 defm DS_DEC_SRC2_U32 : DS_1A <0x84, "ds_dec_src2_u32">;
 886 defm DS_MIN_SRC2_I32 : DS_1A <0x85, "ds_min_src2_i32">;
 887 defm DS_MAX_SRC2_I32 : DS_1A <0x86, "ds_max_src2_i32">;
 888 defm DS_MIN_SRC2_U32 : DS_1A <0x87, "ds_min_src2_u32">;
 889 defm DS_MAX_SRC2_U32 : DS_1A <0x88, "ds_max_src2_u32">;
 890 defm DS_AND_SRC2_B32 : DS_1A <0x89, "ds_and_src_b32">;
 891 defm DS_OR_SRC2_B32 : DS_1A <0x8a, "ds_or_src2_b32">;
 892 defm DS_XOR_SRC2_B32 : DS_1A <0x8b, "ds_xor_src2_b32">;
 893 defm DS_WRITE_SRC2_B32 : DS_1A <0x8c, "ds_write_src2_b32">;
 894
 895 defm DS_MIN_SRC2_F32 : DS_1A <0x92, "ds_min_src2_f32">;
 896 defm DS_MAX_SRC2_F32 : DS_1A <0x93, "ds_max_src2_f32">;
 897
 898 defm DS_ADD_SRC2_U64 : DS_1A <0xc0, "ds_add_src2_u64">;
 899 defm DS_SUB_SRC2_U64 : DS_1A <0xc1, "ds_sub_src2_u64">;
 900 defm DS_RSUB_SRC2_U64 : DS_1A <0xc2, "ds_rsub_src2_u64">;
 901 defm DS_INC_SRC2_U64 : DS_1A <0xc3, "ds_inc_src2_u64">;
 902 defm DS_DEC_SRC2_U64 : DS_1A <0xc4, "ds_dec_src2_u64">;
 903 defm DS_MIN_SRC2_I64 : DS_1A <0xc5, "ds_min_src2_i64">;
 904 defm DS_MAX_SRC2_I64 : DS_1A <0xc6, "ds_max_src2_i64">;
 905 defm DS_MIN_SRC2_U64 : DS_1A <0xc7, "ds_min_src2_u64">;
 906 defm DS_MAX_SRC2_U64 : DS_1A <0xc8, "ds_max_src2_u64">;
 907 defm DS_AND_SRC2_B64 : DS_1A <0xc9, "ds_and_src2_b64">;
 908 defm DS_OR_SRC2_B64 : DS_1A <0xca, "ds_or_src2_b64">;
 909 defm DS_XOR_SRC2_B64 : DS_1A <0xcb, "ds_xor_src2_b64">;
 910 defm DS_WRITE_SRC2_B64 : DS_1A <0xcc, "ds_write_src2_b64">;
 911
 912 defm DS_MIN_SRC2_F64 : DS_1A <0xd2, "ds_min_src2_f64">;
 913 defm DS_MAX_SRC2_F64 : DS_1A <0xd3, "ds_max_src2_f64">;
 914
 915 //===----------------------------------------------------------------------===//
 916 // MUBUF Instructions
 917 //===----------------------------------------------------------------------===//
 918
 919 defm BUFFER_LOAD_FORMAT_X : MUBUF_Load_Helper <
 920   mubuf<0x00>, "buffer_load_format_x", VGPR_32
 921 >;
 922 defm BUFFER_LOAD_FORMAT_XY : MUBUF_Load_Helper <
 923   mubuf<0x01>, "buffer_load_format_xy", VReg_64
 924 >;
 925 defm BUFFER_LOAD_FORMAT_XYZ : MUBUF_Load_Helper <
 926   mubuf<0x02>, "buffer_load_format_xyz", VReg_96
 927 >;
 928 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <
 929   mubuf<0x03>, "buffer_load_format_xyzw", VReg_128
 930 >;
 931 defm BUFFER_STORE_FORMAT_X : MUBUF_Store_Helper <
 932   mubuf<0x04>, "buffer_store_format_x", VGPR_32
 933 >;
 934 defm BUFFER_STORE_FORMAT_XY : MUBUF_Store_Helper <
 935   mubuf<0x05>, "buffer_store_format_xy", VReg_64
 936 >;
 937 defm BUFFER_STORE_FORMAT_XYZ : MUBUF_Store_Helper <
 938   mubuf<0x06>, "buffer_store_format_xyz", VReg_96
 939 >;
 940 defm BUFFER_STORE_FORMAT_XYZW : MUBUF_Store_Helper <
 941   mubuf<0x07>, "buffer_store_format_xyzw", VReg_128
 942 >;
 943 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <
 944   mubuf<0x08, 0x10>, "buffer_load_ubyte", VGPR_32, i32, az_extloadi8_global
 945 >;
 946 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <
 947   mubuf<0x09, 0x11>, "buffer_load_sbyte", VGPR_32, i32, sextloadi8_global
 948 >;
 949 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <
 950   mubuf<0x0a, 0x12>, "buffer_load_ushort", VGPR_32, i32, az_extloadi16_global
 951 >;
 952 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <
 953   mubuf<0x0b, 0x13>, "buffer_load_sshort", VGPR_32, i32, sextloadi16_global
 954 >;
 955 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <
 956   mubuf<0x0c, 0x14>, "buffer_load_dword", VGPR_32, i32, global_load
 957 >;
 958 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <
 959   mubuf<0x0d, 0x15>, "buffer_load_dwordx2", VReg_64, v2i32, global_load
 960 >;
 961 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <
 962   mubuf<0x0e, 0x17>, "buffer_load_dwordx4", VReg_128, v4i32, global_load
 963 >;
 964
 965 defm BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 966   mubuf<0x18>, "buffer_store_byte", VGPR_32, i32, truncstorei8_global
 967 >;
 968
 969 defm BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 970   mubuf<0x1a>, "buffer_store_short", VGPR_32, i32, truncstorei16_global
 971 >;
 972
 973 defm BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 974   mubuf<0x1c>, "buffer_store_dword", VGPR_32, i32, global_store
 975 >;
 976
 977 defm BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 978   mubuf<0x1d>, "buffer_store_dwordx2", VReg_64, v2i32, global_store
 979 >;
 980
 981 defm BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 982   mubuf<0x1e, 0x1f>, "buffer_store_dwordx4", VReg_128, v4i32, global_store
 983 >;
 984
 985 defm BUFFER_ATOMIC_SWAP : MUBUF_Atomic <
 986   mubuf<0x30, 0x40>, "buffer_atomic_swap", VGPR_32, i32, atomic_swap_global
 987 >;
 988 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <mubuf<0x31, 0x41>, "buffer_atomic_cmpswap", []>;
 989 defm BUFFER_ATOMIC_ADD : MUBUF_Atomic <
 990   mubuf<0x32, 0x42>, "buffer_atomic_add", VGPR_32, i32, atomic_add_global
 991 >;
 992 defm BUFFER_ATOMIC_SUB : MUBUF_Atomic <
 993   mubuf<0x33, 0x43>, "buffer_atomic_sub", VGPR_32, i32, atomic_sub_global
 994 >;
 995 //def BUFFER_ATOMIC_RSUB : MUBUF_ <mubuf<0x34>, "buffer_atomic_rsub", []>; // isn't on CI & VI
 996 defm BUFFER_ATOMIC_SMIN : MUBUF_Atomic <
 997   mubuf<0x35, 0x44>, "buffer_atomic_smin", VGPR_32, i32, atomic_min_global
 998 >;
 999 defm BUFFER_ATOMIC_UMIN : MUBUF_Atomic <
1000   mubuf<0x36, 0x45>, "buffer_atomic_umin", VGPR_32, i32, atomic_umin_global
1001 >;
1002 defm BUFFER_ATOMIC_SMAX : MUBUF_Atomic <
1003   mubuf<0x37, 0x46>, "buffer_atomic_smax", VGPR_32, i32, atomic_max_global
1004 >;
1005 defm BUFFER_ATOMIC_UMAX : MUBUF_Atomic <
1006   mubuf<0x38, 0x47>, "buffer_atomic_umax", VGPR_32, i32, atomic_umax_global
1007 >;
1008 defm BUFFER_ATOMIC_AND : MUBUF_Atomic <
1009   mubuf<0x39, 0x48>, "buffer_atomic_and", VGPR_32, i32, atomic_and_global
1010 >;
1011 defm BUFFER_ATOMIC_OR : MUBUF_Atomic <
1012   mubuf<0x3a, 0x49>, "buffer_atomic_or", VGPR_32, i32, atomic_or_global
1013 >;
1014 defm BUFFER_ATOMIC_XOR : MUBUF_Atomic <
1015   mubuf<0x3b, 0x4a>, "buffer_atomic_xor", VGPR_32, i32, atomic_xor_global
1016 >;
1017 //def BUFFER_ATOMIC_INC : MUBUF_ <mubuf<0x3c, 0x4b>, "buffer_atomic_inc", []>;
1018 //def BUFFER_ATOMIC_DEC : MUBUF_ <mubuf<0x3d, 0x4c>, "buffer_atomic_dec", []>;
1019 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <mubuf<0x3e>, "buffer_atomic_fcmpswap", []>; // isn't on VI
1020 //def BUFFER_ATOMIC_FMIN : MUBUF_ <mubuf<0x3f>, "buffer_atomic_fmin", []>; // isn't on VI
1021 //def BUFFER_ATOMIC_FMAX : MUBUF_ <mubuf<0x40>, "buffer_atomic_fmax", []>; // isn't on VI
1022 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <mubuf<0x50, 0x60>, "buffer_atomic_swap_x2", []>;
1023 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <mubuf<0x51, 0x61>, "buffer_atomic_cmpswap_x2", []>;
1024 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <mubuf<0x52, 0x62>, "buffer_atomic_add_x2", []>;
1025 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <mubuf<0x53, 0x63>, "buffer_atomic_sub_x2", []>;
1026 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <mubuf<0x54>, "buffer_atomic_rsub_x2", []>; // isn't on CI & VI
1027 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <mubuf<0x55, 0x64>, "buffer_atomic_smin_x2", []>;
1028 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <mubuf<0x56, 0x65>, "buffer_atomic_umin_x2", []>;
1029 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <mubuf<0x57, 0x66>, "buffer_atomic_smax_x2", []>;
1030 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <mubuf<0x58, 0x67>, "buffer_atomic_umax_x2", []>;
1031 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <mubuf<0x59, 0x68>, "buffer_atomic_and_x2", []>;
1032 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <mubuf<0x5a, 0x69>, "buffer_atomic_or_x2", []>;
1033 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <mubuf<0x5b, 0x6a>, "buffer_atomic_xor_x2", []>;
1034 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <mubuf<0x5c, 0x6b>, "buffer_atomic_inc_x2", []>;
1035 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <mubuf<0x5d, 0x6c>, "buffer_atomic_dec_x2", []>;
1036 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <mubuf<0x5e>, "buffer_atomic_fcmpswap_x2", []>; // isn't on VI
1037 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <mubuf<0x5f>, "buffer_atomic_fmin_x2", []>; // isn't on VI
1038 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <mubuf<0x60>, "buffer_atomic_fmax_x2", []>; // isn't on VI
1039
1040 let SubtargetPredicate = isSI in {
1041 defm BUFFER_WBINVL1_SC : MUBUF_Invalidate <mubuf<0x70>, "buffer_wbinvl1_sc", int_amdgcn_buffer_wbinvl1_sc>; // isn't on CI & VI
1042 }
1043
1044 defm BUFFER_WBINVL1 : MUBUF_Invalidate <mubuf<0x71, 0x3e>, "buffer_wbinvl1", int_amdgcn_buffer_wbinvl1>;
1045
1046 //===----------------------------------------------------------------------===//
1047 // MTBUF Instructions
1048 //===----------------------------------------------------------------------===//
1049
1050 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "tbuffer_load_format_x", []>;
1051 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "tbuffer_load_format_xy", []>;
1052 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "tbuffer_load_format_xyz", []>;
1053 defm TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "tbuffer_load_format_xyzw", VReg_128>;
1054 defm TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "tbuffer_store_format_x", VGPR_32>;
1055 defm TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "tbuffer_store_format_xy", VReg_64>;
1056 defm TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "tbuffer_store_format_xyz", VReg_128>;
1057 defm TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "tbuffer_store_format_xyzw", VReg_128>;
1058
1059 //===----------------------------------------------------------------------===//
1060 // MIMG Instructions
1061 //===----------------------------------------------------------------------===//
1062
1063 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "image_load">;
1064 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "image_load_mip">;
1065 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"image_load_pck", 0x00000002>;
1066 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"image_load_pck_sgn", 0x00000003>;
1067 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"image_load_mip_pck", 0x00000004>;
1068 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"image_load_mip_pck_sgn", 0x00000005>;
1069 //def IMAGE_STORE : MIMG_NoPattern_ <"image_store", 0x00000008>;
1070 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"image_store_mip", 0x00000009>;
1071 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"image_store_pck", 0x0000000a>;
1072 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"image_store_mip_pck", 0x0000000b>;
1073 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "image_get_resinfo">;
1074 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"image_atomic_swap", 0x0000000f>;
1075 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"image_atomic_cmpswap", 0x00000010>;
1076 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"image_atomic_add", 0x00000011>;
1077 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"image_atomic_sub", 0x00000012>;
1078 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"image_atomic_rsub", 0x00000013>;
1079 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"image_atomic_smin", 0x00000014>;
1080 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"image_atomic_umin", 0x00000015>;
1081 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"image_atomic_smax", 0x00000016>;
1082 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"image_atomic_umax", 0x00000017>;
1083 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"image_atomic_and", 0x00000018>;
1084 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"image_atomic_or", 0x00000019>;
1085 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"image_atomic_xor", 0x0000001a>;
1086 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"image_atomic_inc", 0x0000001b>;
1087 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"image_atomic_dec", 0x0000001c>;
1088 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"image_atomic_fcmpswap", 0x0000001d>;
1089 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"image_atomic_fmin", 0x0000001e>;
1090 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"image_atomic_fmax", 0x0000001f>;
1091 defm IMAGE_SAMPLE           : MIMG_Sampler_WQM <0x00000020, "image_sample">;
1092 defm IMAGE_SAMPLE_CL        : MIMG_Sampler_WQM <0x00000021, "image_sample_cl">;
1093 defm IMAGE_SAMPLE_D         : MIMG_Sampler <0x00000022, "image_sample_d">;
1094 defm IMAGE_SAMPLE_D_CL      : MIMG_Sampler <0x00000023, "image_sample_d_cl">;
1095 defm IMAGE_SAMPLE_L         : MIMG_Sampler <0x00000024, "image_sample_l">;
1096 defm IMAGE_SAMPLE_B         : MIMG_Sampler_WQM <0x00000025, "image_sample_b">;
1097 defm IMAGE_SAMPLE_B_CL      : MIMG_Sampler_WQM <0x00000026, "image_sample_b_cl">;
1098 defm IMAGE_SAMPLE_LZ        : MIMG_Sampler <0x00000027, "image_sample_lz">;
1099 defm IMAGE_SAMPLE_C         : MIMG_Sampler_WQM <0x00000028, "image_sample_c">;
1100 defm IMAGE_SAMPLE_C_CL      : MIMG_Sampler_WQM <0x00000029, "image_sample_c_cl">;
1101 defm IMAGE_SAMPLE_C_D       : MIMG_Sampler <0x0000002a, "image_sample_c_d">;
1102 defm IMAGE_SAMPLE_C_D_CL    : MIMG_Sampler <0x0000002b, "image_sample_c_d_cl">;
1103 defm IMAGE_SAMPLE_C_L       : MIMG_Sampler <0x0000002c, "image_sample_c_l">;
1104 defm IMAGE_SAMPLE_C_B       : MIMG_Sampler_WQM <0x0000002d, "image_sample_c_b">;
1105 defm IMAGE_SAMPLE_C_B_CL    : MIMG_Sampler_WQM <0x0000002e, "image_sample_c_b_cl">;
1106 defm IMAGE_SAMPLE_C_LZ      : MIMG_Sampler <0x0000002f, "image_sample_c_lz">;
1107 defm IMAGE_SAMPLE_O         : MIMG_Sampler_WQM <0x00000030, "image_sample_o">;
1108 defm IMAGE_SAMPLE_CL_O      : MIMG_Sampler_WQM <0x00000031, "image_sample_cl_o">;
1109 defm IMAGE_SAMPLE_D_O       : MIMG_Sampler <0x00000032, "image_sample_d_o">;
1110 defm IMAGE_SAMPLE_D_CL_O    : MIMG_Sampler <0x00000033, "image_sample_d_cl_o">;
1111 defm IMAGE_SAMPLE_L_O       : MIMG_Sampler <0x00000034, "image_sample_l_o">;
1112 defm IMAGE_SAMPLE_B_O       : MIMG_Sampler_WQM <0x00000035, "image_sample_b_o">;
1113 defm IMAGE_SAMPLE_B_CL_O    : MIMG_Sampler_WQM <0x00000036, "image_sample_b_cl_o">;
1114 defm IMAGE_SAMPLE_LZ_O      : MIMG_Sampler <0x00000037, "image_sample_lz_o">;
1115 defm IMAGE_SAMPLE_C_O       : MIMG_Sampler_WQM <0x00000038, "image_sample_c_o">;
1116 defm IMAGE_SAMPLE_C_CL_O    : MIMG_Sampler_WQM <0x00000039, "image_sample_c_cl_o">;
1117 defm IMAGE_SAMPLE_C_D_O     : MIMG_Sampler <0x0000003a, "image_sample_c_d_o">;
1118 defm IMAGE_SAMPLE_C_D_CL_O  : MIMG_Sampler <0x0000003b, "image_sample_c_d_cl_o">;
1119 defm IMAGE_SAMPLE_C_L_O     : MIMG_Sampler <0x0000003c, "image_sample_c_l_o">;
1120 defm IMAGE_SAMPLE_C_B_O     : MIMG_Sampler_WQM <0x0000003d, "image_sample_c_b_o">;
1121 defm IMAGE_SAMPLE_C_B_CL_O  : MIMG_Sampler_WQM <0x0000003e, "image_sample_c_b_cl_o">;
1122 defm IMAGE_SAMPLE_C_LZ_O    : MIMG_Sampler <0x0000003f, "image_sample_c_lz_o">;
1123 defm IMAGE_GATHER4          : MIMG_Gather_WQM <0x00000040, "image_gather4">;
1124 defm IMAGE_GATHER4_CL       : MIMG_Gather_WQM <0x00000041, "image_gather4_cl">;
1125 defm IMAGE_GATHER4_L        : MIMG_Gather <0x00000044, "image_gather4_l">;
1126 defm IMAGE_GATHER4_B        : MIMG_Gather_WQM <0x00000045, "image_gather4_b">;
1127 defm IMAGE_GATHER4_B_CL     : MIMG_Gather_WQM <0x00000046, "image_gather4_b_cl">;
1128 defm IMAGE_GATHER4_LZ       : MIMG_Gather <0x00000047, "image_gather4_lz">;
1129 defm IMAGE_GATHER4_C        : MIMG_Gather_WQM <0x00000048, "image_gather4_c">;
1130 defm IMAGE_GATHER4_C_CL     : MIMG_Gather_WQM <0x00000049, "image_gather4_c_cl">;
1131 defm IMAGE_GATHER4_C_L      : MIMG_Gather <0x0000004c, "image_gather4_c_l">;
1132 defm IMAGE_GATHER4_C_B      : MIMG_Gather_WQM <0x0000004d, "image_gather4_c_b">;
1133 defm IMAGE_GATHER4_C_B_CL   : MIMG_Gather_WQM <0x0000004e, "image_gather4_c_b_cl">;
1134 defm IMAGE_GATHER4_C_LZ     : MIMG_Gather <0x0000004f, "image_gather4_c_lz">;
1135 defm IMAGE_GATHER4_O        : MIMG_Gather_WQM <0x00000050, "image_gather4_o">;
1136 defm IMAGE_GATHER4_CL_O     : MIMG_Gather_WQM <0x00000051, "image_gather4_cl_o">;
1137 defm IMAGE_GATHER4_L_O      : MIMG_Gather <0x00000054, "image_gather4_l_o">;
1138 defm IMAGE_GATHER4_B_O      : MIMG_Gather_WQM <0x00000055, "image_gather4_b_o">;
1139 defm IMAGE_GATHER4_B_CL_O   : MIMG_Gather <0x00000056, "image_gather4_b_cl_o">;
1140 defm IMAGE_GATHER4_LZ_O     : MIMG_Gather <0x00000057, "image_gather4_lz_o">;
1141 defm IMAGE_GATHER4_C_O      : MIMG_Gather_WQM <0x00000058, "image_gather4_c_o">;
1142 defm IMAGE_GATHER4_C_CL_O   : MIMG_Gather_WQM <0x00000059, "image_gather4_c_cl_o">;
1143 defm IMAGE_GATHER4_C_L_O    : MIMG_Gather <0x0000005c, "image_gather4_c_l_o">;
1144 defm IMAGE_GATHER4_C_B_O    : MIMG_Gather_WQM <0x0000005d, "image_gather4_c_b_o">;
1145 defm IMAGE_GATHER4_C_B_CL_O : MIMG_Gather_WQM <0x0000005e, "image_gather4_c_b_cl_o">;
1146 defm IMAGE_GATHER4_C_LZ_O   : MIMG_Gather <0x0000005f, "image_gather4_c_lz_o">;
1147 defm IMAGE_GET_LOD          : MIMG_Sampler_WQM <0x00000060, "image_get_lod">;
1148 defm IMAGE_SAMPLE_CD        : MIMG_Sampler <0x00000068, "image_sample_cd">;
1149 defm IMAGE_SAMPLE_CD_CL     : MIMG_Sampler <0x00000069, "image_sample_cd_cl">;
1150 defm IMAGE_SAMPLE_C_CD      : MIMG_Sampler <0x0000006a, "image_sample_c_cd">;
1151 defm IMAGE_SAMPLE_C_CD_CL   : MIMG_Sampler <0x0000006b, "image_sample_c_cd_cl">;
1152 defm IMAGE_SAMPLE_CD_O      : MIMG_Sampler <0x0000006c, "image_sample_cd_o">;
1153 defm IMAGE_SAMPLE_CD_CL_O   : MIMG_Sampler <0x0000006d, "image_sample_cd_cl_o">;
1154 defm IMAGE_SAMPLE_C_CD_O    : MIMG_Sampler <0x0000006e, "image_sample_c_cd_o">;
1155 defm IMAGE_SAMPLE_C_CD_CL_O : MIMG_Sampler <0x0000006f, "image_sample_c_cd_cl_o">;
1156 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"image_rsrc256", 0x0000007e>;
1157 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"image_sampler", 0x0000007f>;
1158
1159 //===----------------------------------------------------------------------===//
1160 // VOP1 Instructions
1161 //===----------------------------------------------------------------------===//
1162
1163 let vdst = 0, src0 = 0, VOPAsmPrefer32Bit = 1 in {
1164 defm V_NOP : VOP1Inst <vop1<0x0>, "v_nop", VOP_NONE>;
1165 }
1166
1167 let isMoveImm = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1168 defm V_MOV_B32 : VOP1Inst <vop1<0x1>, "v_mov_b32", VOP_I32_I32>;
1169 } // End isMoveImm = 1
1170
1171 let Uses = [EXEC] in {
1172
1173 // FIXME: Specify SchedRW for READFIRSTLANE_B32
1174
1175 def V_READFIRSTLANE_B32 : VOP1 <
1176   0x00000002,
1177   (outs SReg_32:$vdst),
1178   (ins VGPR_32:$src0),
1179   "v_readfirstlane_b32 $vdst, $src0",
1180   []
1181 >;
1182
1183 }
1184
1185 let SchedRW = [WriteQuarterRate32] in {
1186
1187 defm V_CVT_I32_F64 : VOP1Inst <vop1<0x3>, "v_cvt_i32_f64",
1188   VOP_I32_F64, fp_to_sint
1189 >;
1190 defm V_CVT_F64_I32 : VOP1Inst <vop1<0x4>, "v_cvt_f64_i32",
1191   VOP_F64_I32, sint_to_fp
1192 >;
1193 defm V_CVT_F32_I32 : VOP1Inst <vop1<0x5>, "v_cvt_f32_i32",
1194   VOP_F32_I32, sint_to_fp
1195 >;
1196 defm V_CVT_F32_U32 : VOP1Inst <vop1<0x6>, "v_cvt_f32_u32",
1197   VOP_F32_I32, uint_to_fp
1198 >;
1199 defm V_CVT_U32_F32 : VOP1Inst <vop1<0x7>, "v_cvt_u32_f32",
1200   VOP_I32_F32, fp_to_uint
1201 >;
1202 defm V_CVT_I32_F32 : VOP1Inst <vop1<0x8>, "v_cvt_i32_f32",
1203   VOP_I32_F32, fp_to_sint
1204 >;
1205 defm V_CVT_F16_F32 : VOP1Inst <vop1<0xa>, "v_cvt_f16_f32",
1206   VOP_I32_F32, fp_to_f16
1207 >;
1208 defm V_CVT_F32_F16 : VOP1Inst <vop1<0xb>, "v_cvt_f32_f16",
1209   VOP_F32_I32, f16_to_fp
1210 >;
1211 defm V_CVT_RPI_I32_F32 : VOP1Inst <vop1<0xc>, "v_cvt_rpi_i32_f32",
1212   VOP_I32_F32, cvt_rpi_i32_f32>;
1213 defm V_CVT_FLR_I32_F32 : VOP1Inst <vop1<0xd>, "v_cvt_flr_i32_f32",
1214   VOP_I32_F32, cvt_flr_i32_f32>;
1215 defm V_CVT_OFF_F32_I4 : VOP1Inst  <vop1<0x0e>, "v_cvt_off_f32_i4", VOP_F32_I32>;
1216 defm V_CVT_F32_F64 : VOP1Inst <vop1<0xf>, "v_cvt_f32_f64",
1217   VOP_F32_F64, fround
1218 >;
1219 defm V_CVT_F64_F32 : VOP1Inst <vop1<0x10>, "v_cvt_f64_f32",
1220   VOP_F64_F32, fextend
1221 >;
1222 defm V_CVT_F32_UBYTE0 : VOP1Inst <vop1<0x11>, "v_cvt_f32_ubyte0",
1223   VOP_F32_I32, AMDGPUcvt_f32_ubyte0
1224 >;
1225 defm V_CVT_F32_UBYTE1 : VOP1Inst <vop1<0x12>, "v_cvt_f32_ubyte1",
1226   VOP_F32_I32, AMDGPUcvt_f32_ubyte1
1227 >;
1228 defm V_CVT_F32_UBYTE2 : VOP1Inst <vop1<0x13>, "v_cvt_f32_ubyte2",
1229   VOP_F32_I32, AMDGPUcvt_f32_ubyte2
1230 >;
1231 defm V_CVT_F32_UBYTE3 : VOP1Inst <vop1<0x14>, "v_cvt_f32_ubyte3",
1232   VOP_F32_I32, AMDGPUcvt_f32_ubyte3
1233 >;
1234 defm V_CVT_U32_F64 : VOP1Inst <vop1<0x15>, "v_cvt_u32_f64",
1235   VOP_I32_F64, fp_to_uint
1236 >;
1237 defm V_CVT_F64_U32 : VOP1Inst <vop1<0x16>, "v_cvt_f64_u32",
1238   VOP_F64_I32, uint_to_fp
1239 >;
1240
1241 } // let SchedRW = [WriteQuarterRate32]
1242
1243 defm V_FRACT_F32 : VOP1Inst <vop1<0x20, 0x1b>, "v_fract_f32",
1244   VOP_F32_F32, AMDGPUfract
1245 >;
1246 defm V_TRUNC_F32 : VOP1Inst <vop1<0x21, 0x1c>, "v_trunc_f32",
1247   VOP_F32_F32, ftrunc
1248 >;
1249 defm V_CEIL_F32 : VOP1Inst <vop1<0x22, 0x1d>, "v_ceil_f32",
1250   VOP_F32_F32, fceil
1251 >;
1252 defm V_RNDNE_F32 : VOP1Inst <vop1<0x23, 0x1e>, "v_rndne_f32",
1253   VOP_F32_F32, frint
1254 >;
1255 defm V_FLOOR_F32 : VOP1Inst <vop1<0x24, 0x1f>, "v_floor_f32",
1256   VOP_F32_F32, ffloor
1257 >;
1258 defm V_EXP_F32 : VOP1Inst <vop1<0x25, 0x20>, "v_exp_f32",
1259   VOP_F32_F32, fexp2
1260 >;
1261
1262 let SchedRW = [WriteQuarterRate32] in {
1263
1264 defm V_LOG_F32 : VOP1Inst <vop1<0x27, 0x21>, "v_log_f32",
1265   VOP_F32_F32, flog2
1266 >;
1267 defm V_RCP_F32 : VOP1Inst <vop1<0x2a, 0x22>, "v_rcp_f32",
1268   VOP_F32_F32, AMDGPUrcp
1269 >;
1270 defm V_RCP_IFLAG_F32 : VOP1Inst <vop1<0x2b, 0x23>, "v_rcp_iflag_f32",
1271   VOP_F32_F32
1272 >;
1273 defm V_RSQ_F32 : VOP1Inst <vop1<0x2e, 0x24>, "v_rsq_f32",
1274   VOP_F32_F32, AMDGPUrsq
1275 >;
1276
1277 } //let SchedRW = [WriteQuarterRate32]
1278
1279 let SchedRW = [WriteDouble] in {
1280
1281 defm V_RCP_F64 : VOP1Inst <vop1<0x2f, 0x25>, "v_rcp_f64",
1282   VOP_F64_F64, AMDGPUrcp
1283 >;
1284 defm V_RSQ_F64 : VOP1Inst <vop1<0x31, 0x26>, "v_rsq_f64",
1285   VOP_F64_F64, AMDGPUrsq
1286 >;
1287
1288 } // let SchedRW = [WriteDouble];
1289
1290 defm V_SQRT_F32 : VOP1Inst <vop1<0x33, 0x27>, "v_sqrt_f32",
1291   VOP_F32_F32, fsqrt
1292 >;
1293
1294 let SchedRW = [WriteDouble] in {
1295
1296 defm V_SQRT_F64 : VOP1Inst <vop1<0x34, 0x28>, "v_sqrt_f64",
1297   VOP_F64_F64, fsqrt
1298 >;
1299
1300 } // End SchedRW = [WriteDouble]
1301
1302 let SchedRW = [WriteQuarterRate32] in {
1303
1304 defm V_SIN_F32 : VOP1Inst <vop1<0x35, 0x29>, "v_sin_f32",
1305   VOP_F32_F32, AMDGPUsin
1306 >;
1307 defm V_COS_F32 : VOP1Inst <vop1<0x36, 0x2a>, "v_cos_f32",
1308   VOP_F32_F32, AMDGPUcos
1309 >;
1310
1311 } // End SchedRW = [WriteQuarterRate32]
1312
1313 defm V_NOT_B32 : VOP1Inst <vop1<0x37, 0x2b>, "v_not_b32", VOP_I32_I32>;
1314 defm V_BFREV_B32 : VOP1Inst <vop1<0x38, 0x2c>, "v_bfrev_b32", VOP_I32_I32>;
1315 defm V_FFBH_U32 : VOP1Inst <vop1<0x39, 0x2d>, "v_ffbh_u32", VOP_I32_I32>;
1316 defm V_FFBL_B32 : VOP1Inst <vop1<0x3a, 0x2e>, "v_ffbl_b32", VOP_I32_I32>;
1317 defm V_FFBH_I32 : VOP1Inst <vop1<0x3b, 0x2f>, "v_ffbh_i32", VOP_I32_I32>;
1318 defm V_FREXP_EXP_I32_F64 : VOP1Inst <vop1<0x3c,0x30>, "v_frexp_exp_i32_f64",
1319   VOP_I32_F64
1320 >;
1321
1322 let SchedRW = [WriteDoubleAdd] in {
1323 defm V_FREXP_MANT_F64 : VOP1Inst <vop1<0x3d, 0x31>, "v_frexp_mant_f64",
1324   VOP_F64_F64
1325 >;
1326
1327 defm V_FRACT_F64 : VOP1Inst <vop1<0x3e, 0x32>, "v_fract_f64",
1328   VOP_F64_F64
1329 >;
1330 } // End SchedRW = [WriteDoubleAdd]
1331
1332
1333 defm V_FREXP_EXP_I32_F32 : VOP1Inst <vop1<0x3f, 0x33>, "v_frexp_exp_i32_f32",
1334   VOP_I32_F32
1335 >;
1336 defm V_FREXP_MANT_F32 : VOP1Inst <vop1<0x40, 0x34>, "v_frexp_mant_f32",
1337   VOP_F32_F32
1338 >;
1339 let vdst = 0, src0 = 0, VOPAsmPrefer32Bit = 1 in {
1340 defm V_CLREXCP : VOP1Inst <vop1<0x41,0x35>, "v_clrexcp", VOP_NONE>;
1341 }
1342
1343 let Uses = [M0, EXEC] in {
1344 defm V_MOVRELD_B32 : VOP1Inst <vop1<0x42, 0x36>, "v_movreld_b32", VOP_I32_I32>;
1345 defm V_MOVRELS_B32 : VOP1Inst <vop1<0x43, 0x37>, "v_movrels_b32", VOP_I32_I32>;
1346 defm V_MOVRELSD_B32 : VOP1Inst <vop1<0x44, 0x38>, "v_movrelsd_b32", VOP_I32_I32>;
1347 } // End Uses = [M0, EXEC]
1348
1349 // These instruction only exist on SI and CI
1350 let SubtargetPredicate = isSICI in {
1351
1352 let SchedRW = [WriteQuarterRate32] in {
1353
1354 defm V_MOV_FED_B32 : VOP1InstSI <vop1<0x9>, "v_mov_fed_b32", VOP_I32_I32>;
1355 defm V_LOG_CLAMP_F32 : VOP1InstSI <vop1<0x26>, "v_log_clamp_f32", VOP_F32_F32>;
1356 defm V_RCP_CLAMP_F32 : VOP1InstSI <vop1<0x28>, "v_rcp_clamp_f32", VOP_F32_F32>;
1357 defm V_RCP_LEGACY_F32 : VOP1InstSI <vop1<0x29>, "v_rcp_legacy_f32", VOP_F32_F32>;
1358 defm V_RSQ_CLAMP_F32 : VOP1InstSI <vop1<0x2c>, "v_rsq_clamp_f32",
1359   VOP_F32_F32, AMDGPUrsq_clamped
1360 >;
1361 defm V_RSQ_LEGACY_F32 : VOP1InstSI <vop1<0x2d>, "v_rsq_legacy_f32",
1362   VOP_F32_F32, AMDGPUrsq_legacy
1363 >;
1364
1365 } // End SchedRW = [WriteQuarterRate32]
1366
1367 let SchedRW = [WriteDouble] in {
1368
1369 defm V_RCP_CLAMP_F64 : VOP1InstSI <vop1<0x30>, "v_rcp_clamp_f64", VOP_F64_F64>;
1370 defm V_RSQ_CLAMP_F64 : VOP1InstSI <vop1<0x32>, "v_rsq_clamp_f64",
1371   VOP_F64_F64, AMDGPUrsq_clamped
1372 >;
1373
1374 } // End SchedRW = [WriteDouble]
1375
1376 } // End SubtargetPredicate = isSICI
1377
1378 //===----------------------------------------------------------------------===//
1379 // VINTRP Instructions
1380 //===----------------------------------------------------------------------===//
1381
1382 let Uses = [M0, EXEC] in {
1383
1384 // FIXME: Specify SchedRW for VINTRP insturctions.
1385
1386 multiclass V_INTERP_P1_F32_m : VINTRP_m <
1387   0x00000000,
1388   (outs VGPR_32:$dst),
1389   (ins VGPR_32:$i, i32imm:$attr_chan, i32imm:$attr),
1390   "v_interp_p1_f32 $dst, $i, $attr_chan, $attr, [m0]",
1391   [(set f32:$dst, (AMDGPUinterp_p1 i32:$i, (i32 imm:$attr_chan),
1392                                            (i32 imm:$attr)))]
1393 >;
1394
1395 let OtherPredicates = [has32BankLDS] in {
1396
1397 defm V_INTERP_P1_F32 : V_INTERP_P1_F32_m;
1398
1399 } // End OtherPredicates = [has32BankLDS]
1400
1401 let OtherPredicates = [has16BankLDS], Constraints = "@earlyclobber $dst" in {
1402
1403 defm V_INTERP_P1_F32_16bank : V_INTERP_P1_F32_m;
1404
1405 } // End OtherPredicates = [has32BankLDS], Constraints = "@earlyclobber $dst"
1406
1407 let DisableEncoding = "$src0", Constraints = "$src0 = $dst" in {
1408
1409 defm V_INTERP_P2_F32 : VINTRP_m <
1410   0x00000001,
1411   (outs VGPR_32:$dst),
1412   (ins VGPR_32:$src0, VGPR_32:$j, i32imm:$attr_chan, i32imm:$attr),
1413   "v_interp_p2_f32 $dst, [$src0], $j, $attr_chan, $attr, [m0]",
1414   [(set f32:$dst, (AMDGPUinterp_p2 f32:$src0, i32:$j, (i32 imm:$attr_chan),
1415                                                      (i32 imm:$attr)))]>;
1416
1417 } // End DisableEncoding = "$src0", Constraints = "$src0 = $dst"
1418
1419 defm V_INTERP_MOV_F32 : VINTRP_m <
1420   0x00000002,
1421   (outs VGPR_32:$dst),
1422   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr),
1423   "v_interp_mov_f32 $dst, $src0, $attr_chan, $attr, [m0]",
1424   [(set f32:$dst, (AMDGPUinterp_mov (i32 imm:$src0), (i32 imm:$attr_chan),
1425                                     (i32 imm:$attr)))]>;
1426
1427 } // End Uses = [M0, EXEC]
1428
1429 //===----------------------------------------------------------------------===//
1430 // VOP2 Instructions
1431 //===----------------------------------------------------------------------===//
1432
1433 multiclass V_CNDMASK <vop2 op, string name> {
1434   defm _e32 : VOP2_m <
1435       op, VOP_CNDMASK.Outs, VOP_CNDMASK.Ins32, VOP_CNDMASK.Asm32, [],
1436       name, name>;
1437
1438   defm _e64  : VOP3_m <
1439       op, VOP_CNDMASK.Outs, VOP_CNDMASK.Ins64,
1440       name#!cast<string>(VOP_CNDMASK.Asm64), [], name, 3>;
1441 }
1442
1443 defm V_CNDMASK_B32 : V_CNDMASK<vop2<0x0>, "v_cndmask_b32">;
1444
1445 let isCommutable = 1 in {
1446 defm V_ADD_F32 : VOP2Inst <vop2<0x3, 0x1>, "v_add_f32",
1447   VOP_F32_F32_F32, fadd
1448 >;
1449
1450 defm V_SUB_F32 : VOP2Inst <vop2<0x4, 0x2>, "v_sub_f32", VOP_F32_F32_F32, fsub>;
1451 defm V_SUBREV_F32 : VOP2Inst <vop2<0x5, 0x3>, "v_subrev_f32",
1452   VOP_F32_F32_F32, null_frag, "v_sub_f32"
1453 >;
1454 } // End isCommutable = 1
1455
1456 let isCommutable = 1 in {
1457
1458 defm V_MUL_LEGACY_F32 : VOP2Inst <vop2<0x7, 0x4>, "v_mul_legacy_f32",
1459   VOP_F32_F32_F32, int_AMDGPU_mul
1460 >;
1461
1462 defm V_MUL_F32 : VOP2Inst <vop2<0x8, 0x5>, "v_mul_f32",
1463   VOP_F32_F32_F32, fmul
1464 >;
1465
1466 defm V_MUL_I32_I24 : VOP2Inst <vop2<0x9, 0x6>, "v_mul_i32_i24",
1467   VOP_I32_I32_I32, AMDGPUmul_i24
1468 >;
1469
1470 defm V_MUL_HI_I32_I24 : VOP2Inst <vop2<0xa,0x7>, "v_mul_hi_i32_i24",
1471   VOP_I32_I32_I32
1472 >;
1473
1474 defm V_MUL_U32_U24 : VOP2Inst <vop2<0xb, 0x8>, "v_mul_u32_u24",
1475   VOP_I32_I32_I32, AMDGPUmul_u24
1476 >;
1477
1478 defm V_MUL_HI_U32_U24 : VOP2Inst <vop2<0xc,0x9>, "v_mul_hi_u32_u24",
1479  VOP_I32_I32_I32
1480 >;
1481
1482 defm V_MIN_F32 : VOP2Inst <vop2<0xf, 0xa>, "v_min_f32", VOP_F32_F32_F32,
1483   fminnum>;
1484 defm V_MAX_F32 : VOP2Inst <vop2<0x10, 0xb>, "v_max_f32", VOP_F32_F32_F32,
1485   fmaxnum>;
1486 defm V_MIN_I32 : VOP2Inst <vop2<0x11, 0xc>, "v_min_i32", VOP_I32_I32_I32>;
1487 defm V_MAX_I32 : VOP2Inst <vop2<0x12, 0xd>, "v_max_i32", VOP_I32_I32_I32>;
1488 defm V_MIN_U32 : VOP2Inst <vop2<0x13, 0xe>, "v_min_u32", VOP_I32_I32_I32>;
1489 defm V_MAX_U32 : VOP2Inst <vop2<0x14, 0xf>, "v_max_u32", VOP_I32_I32_I32>;
1490
1491 defm V_LSHRREV_B32 : VOP2Inst <
1492   vop2<0x16, 0x10>, "v_lshrrev_b32", VOP_I32_I32_I32, null_frag,
1493     "v_lshr_b32"
1494 >;
1495
1496 defm V_ASHRREV_I32 : VOP2Inst <
1497   vop2<0x18, 0x11>, "v_ashrrev_i32", VOP_I32_I32_I32, null_frag,
1498     "v_ashr_i32"
1499 >;
1500
1501 defm V_LSHLREV_B32 : VOP2Inst <
1502   vop2<0x1a, 0x12>, "v_lshlrev_b32", VOP_I32_I32_I32, null_frag,
1503     "v_lshl_b32"
1504 >;
1505
1506 defm V_AND_B32 : VOP2Inst <vop2<0x1b, 0x13>, "v_and_b32", VOP_I32_I32_I32>;
1507 defm V_OR_B32 : VOP2Inst <vop2<0x1c, 0x14>, "v_or_b32", VOP_I32_I32_I32>;
1508 defm V_XOR_B32 : VOP2Inst <vop2<0x1d, 0x15>, "v_xor_b32", VOP_I32_I32_I32>;
1509
1510 let Constraints = "$dst = $src2", DisableEncoding="$src2",
1511     isConvertibleToThreeAddress = 1 in {
1512 defm V_MAC_F32 : VOP2Inst <vop2<0x1f, 0x16>, "v_mac_f32", VOP_MAC>;
1513 }
1514 } // End isCommutable = 1
1515
1516 defm V_MADMK_F32 : VOP2MADK <vop2<0x20, 0x17>, "v_madmk_f32">;
1517
1518 let isCommutable = 1 in {
1519 defm V_MADAK_F32 : VOP2MADK <vop2<0x21, 0x18>, "v_madak_f32">;
1520 } // End isCommutable = 1
1521
1522 let isCommutable = 1 in {
1523 // No patterns so that the scalar instructions are always selected.
1524 // The scalar versions will be replaced with vector when needed later.
1525
1526 // V_ADD_I32, V_SUB_I32, and V_SUBREV_I32 where renamed to *_U32 in VI,
1527 // but the VI instructions behave the same as the SI versions.
1528 defm V_ADD_I32 : VOP2bInst <vop2<0x25, 0x19>, "v_add_i32",
1529   VOP2b_I32_I1_I32_I32
1530 >;
1531 defm V_SUB_I32 : VOP2bInst <vop2<0x26, 0x1a>, "v_sub_i32", VOP2b_I32_I1_I32_I32>;
1532
1533 defm V_SUBREV_I32 : VOP2bInst <vop2<0x27, 0x1b>, "v_subrev_i32",
1534   VOP2b_I32_I1_I32_I32, null_frag, "v_sub_i32"
1535 >;
1536
1537 defm V_ADDC_U32 : VOP2bInst <vop2<0x28, 0x1c>, "v_addc_u32",
1538   VOP2b_I32_I1_I32_I32_I1
1539 >;
1540 defm V_SUBB_U32 : VOP2bInst <vop2<0x29, 0x1d>, "v_subb_u32",
1541   VOP2b_I32_I1_I32_I32_I1
1542 >;
1543 defm V_SUBBREV_U32 : VOP2bInst <vop2<0x2a, 0x1e>, "v_subbrev_u32",
1544   VOP2b_I32_I1_I32_I32_I1, null_frag, "v_subb_u32"
1545 >;
1546
1547 } // End isCommutable = 1
1548
1549 defm V_READLANE_B32 : VOP2SI_3VI_m <
1550   vop3 <0x001, 0x289>,
1551   "v_readlane_b32",
1552   (outs SReg_32:$vdst),
1553   (ins VGPR_32:$src0, SCSrc_32:$src1),
1554   "v_readlane_b32 $vdst, $src0, $src1"
1555 >;
1556
1557 defm V_WRITELANE_B32 : VOP2SI_3VI_m <
1558   vop3 <0x002, 0x28a>,
1559   "v_writelane_b32",
1560   (outs VGPR_32:$vdst),
1561   (ins SReg_32:$src0, SCSrc_32:$src1),
1562   "v_writelane_b32 $vdst, $src0, $src1"
1563 >;
1564
1565 // These instructions only exist on SI and CI
1566 let SubtargetPredicate = isSICI in {
1567
1568 let isCommutable = 1 in {
1569 defm V_MAC_LEGACY_F32 : VOP2InstSI <vop2<0x6>, "v_mac_legacy_f32",
1570   VOP_F32_F32_F32
1571 >;
1572 } // End isCommutable = 1
1573
1574 defm V_MIN_LEGACY_F32 : VOP2InstSI <vop2<0xd>, "v_min_legacy_f32",
1575   VOP_F32_F32_F32, AMDGPUfmin_legacy
1576 >;
1577 defm V_MAX_LEGACY_F32 : VOP2InstSI <vop2<0xe>, "v_max_legacy_f32",
1578   VOP_F32_F32_F32, AMDGPUfmax_legacy
1579 >;
1580
1581 let isCommutable = 1 in {
1582 defm V_LSHR_B32 : VOP2InstSI <vop2<0x15>, "v_lshr_b32", VOP_I32_I32_I32>;
1583 defm V_ASHR_I32 : VOP2InstSI <vop2<0x17>, "v_ashr_i32", VOP_I32_I32_I32>;
1584 defm V_LSHL_B32 : VOP2InstSI <vop2<0x19>, "v_lshl_b32", VOP_I32_I32_I32>;
1585 } // End isCommutable = 1
1586 } // End let SubtargetPredicate = SICI
1587
1588 defm V_BFM_B32 : VOP2_VI3_Inst <vop23<0x1e, 0x293>, "v_bfm_b32",
1589   VOP_I32_I32_I32
1590 >;
1591 defm V_BCNT_U32_B32 : VOP2_VI3_Inst <vop23<0x22, 0x28b>, "v_bcnt_u32_b32",
1592   VOP_I32_I32_I32
1593 >;
1594 defm V_MBCNT_LO_U32_B32 : VOP2_VI3_Inst <vop23<0x23, 0x28c>, "v_mbcnt_lo_u32_b32",
1595   VOP_I32_I32_I32
1596 >;
1597 defm V_MBCNT_HI_U32_B32 : VOP2_VI3_Inst <vop23<0x24, 0x28d>, "v_mbcnt_hi_u32_b32",
1598   VOP_I32_I32_I32
1599 >;
1600 defm V_LDEXP_F32 : VOP2_VI3_Inst <vop23<0x2b, 0x288>, "v_ldexp_f32",
1601   VOP_F32_F32_I32, AMDGPUldexp
1602 >;
1603
1604 defm V_CVT_PKACCUM_U8_F32 : VOP2_VI3_Inst <vop23<0x2c, 0x1f0>, "v_cvt_pkaccum_u8_f32",
1605   VOP_I32_F32_I32>; // TODO: set "Uses = dst"
1606
1607 defm V_CVT_PKNORM_I16_F32 : VOP2_VI3_Inst <vop23<0x2d, 0x294>, "v_cvt_pknorm_i16_f32",
1608   VOP_I32_F32_F32
1609 >;
1610 defm V_CVT_PKNORM_U16_F32 : VOP2_VI3_Inst <vop23<0x2e, 0x295>, "v_cvt_pknorm_u16_f32",
1611   VOP_I32_F32_F32
1612 >;
1613 defm V_CVT_PKRTZ_F16_F32 : VOP2_VI3_Inst <vop23<0x2f, 0x296>, "v_cvt_pkrtz_f16_f32",
1614   VOP_I32_F32_F32, int_SI_packf16
1615 >;
1616 defm V_CVT_PK_U16_U32 : VOP2_VI3_Inst <vop23<0x30, 0x297>, "v_cvt_pk_u16_u32",
1617   VOP_I32_I32_I32
1618 >;
1619 defm V_CVT_PK_I16_I32 : VOP2_VI3_Inst <vop23<0x31, 0x298>, "v_cvt_pk_i16_i32",
1620   VOP_I32_I32_I32
1621 >;
1622
1623 //===----------------------------------------------------------------------===//
1624 // VOP3 Instructions
1625 //===----------------------------------------------------------------------===//
1626
1627 let isCommutable = 1 in {
1628 defm V_MAD_LEGACY_F32 : VOP3Inst <vop3<0x140, 0x1c0>, "v_mad_legacy_f32",
1629   VOP_F32_F32_F32_F32
1630 >;
1631
1632 defm V_MAD_F32 : VOP3Inst <vop3<0x141, 0x1c1>, "v_mad_f32",
1633   VOP_F32_F32_F32_F32, fmad
1634 >;
1635
1636 defm V_MAD_I32_I24 : VOP3Inst <vop3<0x142, 0x1c2>, "v_mad_i32_i24",
1637   VOP_I32_I32_I32_I32, AMDGPUmad_i24
1638 >;
1639 defm V_MAD_U32_U24 : VOP3Inst <vop3<0x143, 0x1c3>, "v_mad_u32_u24",
1640   VOP_I32_I32_I32_I32, AMDGPUmad_u24
1641 >;
1642 } // End isCommutable = 1
1643
1644 defm V_CUBEID_F32 : VOP3Inst <vop3<0x144, 0x1c4>, "v_cubeid_f32",
1645   VOP_F32_F32_F32_F32
1646 >;
1647 defm V_CUBESC_F32 : VOP3Inst <vop3<0x145, 0x1c5>, "v_cubesc_f32",
1648   VOP_F32_F32_F32_F32
1649 >;
1650 defm V_CUBETC_F32 : VOP3Inst <vop3<0x146, 0x1c6>, "v_cubetc_f32",
1651   VOP_F32_F32_F32_F32
1652 >;
1653 defm V_CUBEMA_F32 : VOP3Inst <vop3<0x147, 0x1c7>, "v_cubema_f32",
1654   VOP_F32_F32_F32_F32
1655 >;
1656
1657 defm V_BFE_U32 : VOP3Inst <vop3<0x148, 0x1c8>, "v_bfe_u32",
1658   VOP_I32_I32_I32_I32, AMDGPUbfe_u32
1659 >;
1660 defm V_BFE_I32 : VOP3Inst <vop3<0x149, 0x1c9>, "v_bfe_i32",
1661   VOP_I32_I32_I32_I32, AMDGPUbfe_i32
1662 >;
1663
1664 defm V_BFI_B32 : VOP3Inst <vop3<0x14a, 0x1ca>, "v_bfi_b32",
1665   VOP_I32_I32_I32_I32, AMDGPUbfi
1666 >;
1667
1668 let isCommutable = 1 in {
1669 defm V_FMA_F32 : VOP3Inst <vop3<0x14b, 0x1cb>, "v_fma_f32",
1670   VOP_F32_F32_F32_F32, fma
1671 >;
1672 defm V_FMA_F64 : VOP3Inst <vop3<0x14c, 0x1cc>, "v_fma_f64",
1673   VOP_F64_F64_F64_F64, fma
1674 >;
1675 } // End isCommutable = 1
1676
1677 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "v_lerp_u8", []>;
1678 defm V_ALIGNBIT_B32 : VOP3Inst <vop3<0x14e, 0x1ce>, "v_alignbit_b32",
1679   VOP_I32_I32_I32_I32
1680 >;
1681 defm V_ALIGNBYTE_B32 : VOP3Inst <vop3<0x14f, 0x1cf>, "v_alignbyte_b32",
1682   VOP_I32_I32_I32_I32
1683 >;
1684
1685 defm V_MIN3_F32 : VOP3Inst <vop3<0x151, 0x1d0>, "v_min3_f32",
1686   VOP_F32_F32_F32_F32, AMDGPUfmin3>;
1687
1688 defm V_MIN3_I32 : VOP3Inst <vop3<0x152, 0x1d1>, "v_min3_i32",
1689   VOP_I32_I32_I32_I32, AMDGPUsmin3
1690 >;
1691 defm V_MIN3_U32 : VOP3Inst <vop3<0x153, 0x1d2>, "v_min3_u32",
1692   VOP_I32_I32_I32_I32, AMDGPUumin3
1693 >;
1694 defm V_MAX3_F32 : VOP3Inst <vop3<0x154, 0x1d3>, "v_max3_f32",
1695   VOP_F32_F32_F32_F32, AMDGPUfmax3
1696 >;
1697 defm V_MAX3_I32 : VOP3Inst <vop3<0x155, 0x1d4>, "v_max3_i32",
1698   VOP_I32_I32_I32_I32, AMDGPUsmax3
1699 >;
1700 defm V_MAX3_U32 : VOP3Inst <vop3<0x156, 0x1d5>, "v_max3_u32",
1701   VOP_I32_I32_I32_I32, AMDGPUumax3
1702 >;
1703 defm V_MED3_F32 : VOP3Inst <vop3<0x157, 0x1d6>, "v_med3_f32",
1704   VOP_F32_F32_F32_F32
1705 >;
1706 defm V_MED3_I32 : VOP3Inst <vop3<0x158, 0x1d7>, "v_med3_i32",
1707   VOP_I32_I32_I32_I32
1708 >;
1709 defm V_MED3_U32 : VOP3Inst <vop3<0x159, 0x1d8>, "v_med3_u32",
1710   VOP_I32_I32_I32_I32
1711 >;
1712
1713 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "v_sad_u8", []>;
1714 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "v_sad_hi_u8", []>;
1715 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "v_sad_u16", []>;
1716 defm V_SAD_U32 : VOP3Inst <vop3<0x15d, 0x1dc>, "v_sad_u32",
1717   VOP_I32_I32_I32_I32
1718 >;
1719 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "v_cvt_pk_u8_f32", []>;
1720 defm V_DIV_FIXUP_F32 : VOP3Inst <
1721   vop3<0x15f, 0x1de>, "v_div_fixup_f32", VOP_F32_F32_F32_F32, AMDGPUdiv_fixup
1722 >;
1723
1724 let SchedRW = [WriteDoubleAdd] in {
1725
1726 defm V_DIV_FIXUP_F64 : VOP3Inst <
1727   vop3<0x160, 0x1df>, "v_div_fixup_f64", VOP_F64_F64_F64_F64, AMDGPUdiv_fixup
1728 >;
1729
1730 } // End SchedRW = [WriteDouble]
1731
1732 let SchedRW = [WriteDoubleAdd] in {
1733 let isCommutable = 1 in {
1734
1735 defm V_ADD_F64 : VOP3Inst <vop3<0x164, 0x280>, "v_add_f64",
1736   VOP_F64_F64_F64, fadd
1737 >;
1738 defm V_MUL_F64 : VOP3Inst <vop3<0x165, 0x281>, "v_mul_f64",
1739   VOP_F64_F64_F64, fmul
1740 >;
1741
1742 defm V_MIN_F64 : VOP3Inst <vop3<0x166, 0x282>, "v_min_f64",
1743   VOP_F64_F64_F64, fminnum
1744 >;
1745 defm V_MAX_F64 : VOP3Inst <vop3<0x167, 0x283>, "v_max_f64",
1746   VOP_F64_F64_F64, fmaxnum
1747 >;
1748
1749 } // isCommutable = 1
1750
1751 defm V_LDEXP_F64 : VOP3Inst <vop3<0x168, 0x284>, "v_ldexp_f64",
1752   VOP_F64_F64_I32, AMDGPUldexp
1753 >;
1754
1755 } // let SchedRW = [WriteDoubleAdd]
1756
1757 let isCommutable = 1, SchedRW = [WriteQuarterRate32] in {
1758
1759 defm V_MUL_LO_U32 : VOP3Inst <vop3<0x169, 0x285>, "v_mul_lo_u32",
1760   VOP_I32_I32_I32
1761 >;
1762 defm V_MUL_HI_U32 : VOP3Inst <vop3<0x16a, 0x286>, "v_mul_hi_u32",
1763   VOP_I32_I32_I32
1764 >;
1765
1766 defm V_MUL_LO_I32 : VOP3Inst <vop3<0x16b, 0x285>, "v_mul_lo_i32",
1767   VOP_I32_I32_I32
1768 >;
1769 defm V_MUL_HI_I32 : VOP3Inst <vop3<0x16c, 0x287>, "v_mul_hi_i32",
1770   VOP_I32_I32_I32
1771 >;
1772
1773 } // isCommutable = 1, SchedRW = [WriteQuarterRate32]
1774
1775 let SchedRW = [WriteFloatFMA, WriteSALU] in {
1776 defm V_DIV_SCALE_F32 : VOP3bInst <vop3<0x16d, 0x1e0>, "v_div_scale_f32",
1777   VOP3b_F32_I1_F32_F32_F32
1778 >;
1779 }
1780
1781 let SchedRW = [WriteDouble, WriteSALU] in {
1782 // Double precision division pre-scale.
1783 defm V_DIV_SCALE_F64 : VOP3bInst <vop3<0x16e, 0x1e1>, "v_div_scale_f64",
1784   VOP3b_F64_I1_F64_F64_F64
1785 >;
1786 } // let SchedRW = [WriteDouble]
1787
1788 let isCommutable = 1, Uses = [VCC, EXEC] in {
1789
1790 let SchedRW = [WriteFloatFMA] in {
1791 // v_div_fmas_f32:
1792 //   result = src0 * src1 + src2
1793 //   if (vcc)
1794 //     result *= 2^32
1795 //
1796 defm V_DIV_FMAS_F32 : VOP3_VCC_Inst <vop3<0x16f, 0x1e2>, "v_div_fmas_f32",
1797   VOP_F32_F32_F32_F32, AMDGPUdiv_fmas
1798 >;
1799 }
1800
1801 let SchedRW = [WriteDouble] in {
1802 // v_div_fmas_f64:
1803 //   result = src0 * src1 + src2
1804 //   if (vcc)
1805 //     result *= 2^64
1806 //
1807 defm V_DIV_FMAS_F64 : VOP3_VCC_Inst <vop3<0x170, 0x1e3>, "v_div_fmas_f64",
1808   VOP_F64_F64_F64_F64, AMDGPUdiv_fmas
1809 >;
1810
1811 } // End SchedRW = [WriteDouble]
1812 } // End isCommutable = 1, Uses = [VCC, EXEC]
1813
1814 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "v_msad_u8", []>;
1815 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "v_qsad_u8", []>;
1816 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "v_mqsad_u8", []>;
1817
1818 let SchedRW = [WriteDouble] in {
1819 defm V_TRIG_PREOP_F64 : VOP3Inst <
1820   vop3<0x174, 0x292>, "v_trig_preop_f64", VOP_F64_F64_I32, AMDGPUtrig_preop
1821 >;
1822
1823 } // let SchedRW = [WriteDouble]
1824
1825 // These instructions only exist on SI and CI
1826 let SubtargetPredicate = isSICI in {
1827
1828 defm V_LSHL_B64 : VOP3Inst <vop3<0x161>, "v_lshl_b64", VOP_I64_I64_I32>;
1829 defm V_LSHR_B64 : VOP3Inst <vop3<0x162>, "v_lshr_b64", VOP_I64_I64_I32>;
1830 defm V_ASHR_I64 : VOP3Inst <vop3<0x163>, "v_ashr_i64", VOP_I64_I64_I32>;
1831
1832 defm V_MULLIT_F32 : VOP3Inst <vop3<0x150>, "v_mullit_f32",
1833   VOP_F32_F32_F32_F32>;
1834
1835 } // End SubtargetPredicate = isSICI
1836
1837 let SubtargetPredicate = isVI in {
1838
1839 defm V_LSHLREV_B64 : VOP3Inst <vop3<0, 0x28f>, "v_lshlrev_b64",
1840   VOP_I64_I32_I64
1841 >;
1842 defm V_LSHRREV_B64 : VOP3Inst <vop3<0, 0x290>, "v_lshrrev_b64",
1843   VOP_I64_I32_I64
1844 >;
1845 defm V_ASHRREV_I64 : VOP3Inst <vop3<0, 0x291>, "v_ashrrev_i64",
1846   VOP_I64_I32_I64
1847 >;
1848
1849 } // End SubtargetPredicate = isVI
1850
1851 //===----------------------------------------------------------------------===//
1852 // Pseudo Instructions
1853 //===----------------------------------------------------------------------===//
1854 let isCodeGenOnly = 1, isPseudo = 1 in {
1855
1856 // For use in patterns
1857 def V_CNDMASK_B64_PSEUDO : VOP3Common <(outs VReg_64:$dst),
1858   (ins VSrc_64:$src0, VSrc_64:$src1, SSrc_64:$src2), "", []
1859 >;
1860
1861 let hasSideEffects = 0, mayLoad = 0, mayStore = 0, Uses = [EXEC] in {
1862 // 64-bit vector move instruction.  This is mainly used by the SIFoldOperands
1863 // pass to enable folding of inline immediates.
1864 def V_MOV_B64_PSEUDO : InstSI <(outs VReg_64:$dst), (ins VSrc_64:$src0), "", []>;
1865 } // end let hasSideEffects = 0, mayLoad = 0, mayStore = 0
1866
1867 let hasSideEffects = 1, SALU = 1 in {
1868 def SGPR_USE : InstSI <(outs),(ins), "", []>;
1869 }
1870
1871 // SI pseudo instructions. These are used by the CFG structurizer pass
1872 // and should be lowered to ISA instructions prior to codegen.
1873
1874 let mayLoad = 1, mayStore = 1, hasSideEffects = 1 in {
1875 let Uses = [EXEC], Defs = [EXEC] in {
1876
1877 let isBranch = 1, isTerminator = 1 in {
1878
1879 def SI_IF: InstSI <
1880   (outs SReg_64:$dst),
1881   (ins SReg_64:$vcc, brtarget:$target),
1882   "",
1883   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1884 >;
1885
1886 def SI_ELSE : InstSI <
1887   (outs SReg_64:$dst),
1888   (ins SReg_64:$src, brtarget:$target),
1889   "",
1890   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1891 > {
1892   let Constraints = "$src = $dst";
1893 }
1894
1895 def SI_LOOP : InstSI <
1896   (outs),
1897   (ins SReg_64:$saved, brtarget:$target),
1898   "si_loop $saved, $target",
1899   [(int_SI_loop i64:$saved, bb:$target)]
1900 >;
1901
1902 } // end isBranch = 1, isTerminator = 1
1903
1904 def SI_BREAK : InstSI <
1905   (outs SReg_64:$dst),
1906   (ins SReg_64:$src),
1907   "si_else $dst, $src",
1908   [(set i64:$dst, (int_SI_break i64:$src))]
1909 >;
1910
1911 def SI_IF_BREAK : InstSI <
1912   (outs SReg_64:$dst),
1913   (ins SReg_64:$vcc, SReg_64:$src),
1914   "si_if_break $dst, $vcc, $src",
1915   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1916 >;
1917
1918 def SI_ELSE_BREAK : InstSI <
1919   (outs SReg_64:$dst),
1920   (ins SReg_64:$src0, SReg_64:$src1),
1921   "si_else_break $dst, $src0, $src1",
1922   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1923 >;
1924
1925 def SI_END_CF : InstSI <
1926   (outs),
1927   (ins SReg_64:$saved),
1928   "si_end_cf $saved",
1929   [(int_SI_end_cf i64:$saved)]
1930 >;
1931
1932 } // End Uses = [EXEC], Defs = [EXEC]
1933
1934 let Uses = [EXEC], Defs = [EXEC,VCC] in {
1935 def SI_KILL : InstSI <
1936   (outs),
1937   (ins VSrc_32:$src),
1938   "si_kill $src",
1939   [(int_AMDGPU_kill f32:$src)]
1940 >;
1941 } // End Uses = [EXEC], Defs = [EXEC,VCC]
1942
1943 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1944
1945 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1946
1947 //defm SI_ : RegisterLoadStore <VGPR_32, FRAMEri, ADDRIndirect>;
1948
1949 let UseNamedOperandTable = 1 in {
1950
1951 def SI_RegisterLoad : InstSI <
1952   (outs VGPR_32:$dst, SReg_64:$temp),
1953   (ins FRAMEri32:$addr, i32imm:$chan),
1954   "", []
1955 > {
1956   let isRegisterLoad = 1;
1957   let mayLoad = 1;
1958 }
1959
1960 class SIRegStore<dag outs> : InstSI <
1961   outs,
1962   (ins VGPR_32:$val, FRAMEri32:$addr, i32imm:$chan),
1963   "", []
1964 > {
1965   let isRegisterStore = 1;
1966   let mayStore = 1;
1967 }
1968
1969 let usesCustomInserter = 1 in {
1970 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1971 } // End usesCustomInserter = 1
1972 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1973
1974
1975 } // End UseNamedOperandTable = 1
1976
1977 class SI_INDIRECT_SRC<RegisterClass rc> : InstSI <
1978   (outs VGPR_32:$dst, SReg_64:$temp),
1979   (ins rc:$src, VSrc_32:$idx, i32imm:$off),
1980   "si_indirect_src $dst, $temp, $src, $idx, $off",
1981   []
1982 >;
1983
1984 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1985   (outs rc:$dst, SReg_64:$temp),
1986   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VGPR_32:$val),
1987   "si_indirect_dst $dst, $temp, $src, $idx, $off, $val",
1988   []
1989 > {
1990   let Constraints = "$src = $dst";
1991 }
1992
1993 // TODO: We can support indirect SGPR access.
1994 def SI_INDIRECT_SRC_V1 : SI_INDIRECT_SRC<VGPR_32>;
1995 def SI_INDIRECT_SRC_V2 : SI_INDIRECT_SRC<VReg_64>;
1996 def SI_INDIRECT_SRC_V4 : SI_INDIRECT_SRC<VReg_128>;
1997 def SI_INDIRECT_SRC_V8 : SI_INDIRECT_SRC<VReg_256>;
1998 def SI_INDIRECT_SRC_V16 : SI_INDIRECT_SRC<VReg_512>;
1999
2000 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VGPR_32>;
2001 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
2002 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
2003 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
2004 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
2005
2006 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
2007
2008 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
2009
2010   let UseNamedOperandTable = 1, Uses = [EXEC] in {
2011     def _SAVE : InstSI <
2012       (outs),
2013       (ins sgpr_class:$src, i32imm:$frame_idx, SReg_128:$scratch_rsrc,
2014            SReg_32:$scratch_offset),
2015       "", []
2016     > {
2017       let mayStore = 1;
2018       let mayLoad = 0;
2019     }
2020
2021     def _RESTORE : InstSI <
2022       (outs sgpr_class:$dst),
2023       (ins i32imm:$frame_idx, SReg_128:$scratch_rsrc, SReg_32:$scratch_offset),
2024       "", []
2025     > {
2026       let mayStore = 0;
2027       let mayLoad = 1;
2028     }
2029   } // End UseNamedOperandTable = 1
2030 }
2031
2032 // It's unclear whether you can use M0 as the output of v_readlane_b32
2033 // instructions, so use SGPR_32 register class for spills to prevent
2034 // this from happening.
2035 defm SI_SPILL_S32  : SI_SPILL_SGPR <SGPR_32>;
2036 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
2037 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
2038 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
2039 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
2040
2041 multiclass SI_SPILL_VGPR <RegisterClass vgpr_class> {
2042   let UseNamedOperandTable = 1, VGPRSpill = 1, Uses = [EXEC] in {
2043     def _SAVE : InstSI <
2044       (outs),
2045       (ins vgpr_class:$src, i32imm:$frame_idx, SReg_128:$scratch_rsrc,
2046            SReg_32:$scratch_offset),
2047       "", []
2048     > {
2049       let mayStore = 1;
2050       let mayLoad = 0;
2051     }
2052
2053     def _RESTORE : InstSI <
2054       (outs vgpr_class:$dst),
2055       (ins i32imm:$frame_idx, SReg_128:$scratch_rsrc, SReg_32:$scratch_offset),
2056       "", []
2057     > {
2058       let mayStore = 0;
2059       let mayLoad = 1;
2060     }
2061   } // End UseNamedOperandTable = 1, VGPRSpill = 1
2062 }
2063
2064 defm SI_SPILL_V32  : SI_SPILL_VGPR <VGPR_32>;
2065 defm SI_SPILL_V64  : SI_SPILL_VGPR <VReg_64>;
2066 defm SI_SPILL_V96  : SI_SPILL_VGPR <VReg_96>;
2067 defm SI_SPILL_V128 : SI_SPILL_VGPR <VReg_128>;
2068 defm SI_SPILL_V256 : SI_SPILL_VGPR <VReg_256>;
2069 defm SI_SPILL_V512 : SI_SPILL_VGPR <VReg_512>;
2070
2071 let Defs = [SCC] in {
2072
2073 def SI_CONSTDATA_PTR : InstSI <
2074   (outs SReg_64:$dst),
2075   (ins),
2076   "", [(set SReg_64:$dst, (i64 SIconstdata_ptr))]
2077 > {
2078   let SALU = 1;
2079 }
2080
2081 } // End Defs = [SCC]
2082
2083 } // end IsCodeGenOnly, isPseudo
2084
2085 } // end SubtargetPredicate = isGCN
2086
2087 let Predicates = [isGCN] in {
2088
2089 def : Pat<
2090   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
2091   (V_CNDMASK_B32_e64 $src2, $src1,
2092                      (V_CMP_GT_F32_e64 SRCMODS.NONE, 0, SRCMODS.NONE, $src0,
2093                                        DSTCLAMP.NONE, DSTOMOD.NONE))
2094 >;
2095
2096 def : Pat <
2097   (int_AMDGPU_kilp),
2098   (SI_KILL 0xbf800000)
2099 >;
2100
2101 /* int_SI_vs_load_input */
2102 def : Pat<
2103   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
2104   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $buf_idx_vgpr, $tlst, 0, imm:$attr_offset, 0, 0, 0)
2105 >;
2106
2107 /* int_SI_export */
2108 def : Pat <
2109   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
2110                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
2111   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
2112        $src0, $src1, $src2, $src3)
2113 >;
2114
2115 //===----------------------------------------------------------------------===//
2116 // SMRD Patterns
2117 //===----------------------------------------------------------------------===//
2118
2119 multiclass SMRD_Pattern <string Instr, ValueType vt> {
2120
2121   // 1. IMM offset
2122   def : Pat <
2123     (constant_load (SMRDImm i64:$sbase, i32:$offset)),
2124     (vt (!cast<SMRD>(Instr#"_IMM") $sbase, $offset))
2125   >;
2126
2127   // 2. SGPR offset
2128   def : Pat <
2129     (constant_load (SMRDSgpr i64:$sbase, i32:$offset)),
2130     (vt (!cast<SMRD>(Instr#"_SGPR") $sbase, $offset))
2131   >;
2132
2133   def : Pat <
2134     (constant_load (SMRDImm32 i64:$sbase, i32:$offset)),
2135     (vt (!cast<SMRD>(Instr#"_IMM_ci") $sbase, $offset))
2136   > {
2137     let Predicates = [isCIOnly];
2138   }
2139 }
2140
2141 defm : SMRD_Pattern <"S_LOAD_DWORD", i32>;
2142 defm : SMRD_Pattern <"S_LOAD_DWORDX2", v2i32>;
2143 defm : SMRD_Pattern <"S_LOAD_DWORDX4", v4i32>;
2144 defm : SMRD_Pattern <"S_LOAD_DWORDX8", v32i8>;
2145 defm : SMRD_Pattern <"S_LOAD_DWORDX8", v8i32>;
2146 defm : SMRD_Pattern <"S_LOAD_DWORDX16", v16i32>;
2147
2148 // 1. Offset as an immediate
2149 def : Pat <
2150   (SIload_constant v4i32:$sbase, (SMRDBufferImm i32:$offset)),
2151   (S_BUFFER_LOAD_DWORD_IMM $sbase, $offset)
2152 >;
2153
2154 // 2. Offset loaded in an 32bit SGPR
2155 def : Pat <
2156   (SIload_constant v4i32:$sbase, (SMRDBufferSgpr i32:$offset)),
2157   (S_BUFFER_LOAD_DWORD_SGPR $sbase, $offset)
2158 >;
2159
2160 let Predicates = [isCI] in {
2161
2162 def : Pat <
2163   (SIload_constant v4i32:$sbase, (SMRDBufferImm32 i32:$offset)),
2164   (S_BUFFER_LOAD_DWORD_IMM_ci $sbase, $offset)
2165 >;
2166
2167 } // End Predicates = [isCI]
2168
2169 //===----------------------------------------------------------------------===//
2170 // SOP1 Patterns
2171 //===----------------------------------------------------------------------===//
2172
2173 def : Pat <
2174   (i64 (ctpop i64:$src)),
2175     (i64 (REG_SEQUENCE SReg_64,
2176      (S_BCNT1_I32_B64 $src), sub0,
2177      (S_MOV_B32 0), sub1))
2178 >;
2179
2180 //===----------------------------------------------------------------------===//
2181 // SOP2 Patterns
2182 //===----------------------------------------------------------------------===//
2183
2184 // V_ADD_I32_e32/S_ADD_U32 produces carry in VCC/SCC. For the vector
2185 // case, the sgpr-copies pass will fix this to use the vector version.
2186 def : Pat <
2187   (i32 (addc i32:$src0, i32:$src1)),
2188   (S_ADD_U32 $src0, $src1)
2189 >;
2190
2191 //===----------------------------------------------------------------------===//
2192 // SOPP Patterns
2193 //===----------------------------------------------------------------------===//
2194
2195 def : Pat <
2196   (int_AMDGPU_barrier_global),
2197   (S_BARRIER)
2198 >;
2199
2200 //===----------------------------------------------------------------------===//
2201 // VOP1 Patterns
2202 //===----------------------------------------------------------------------===//
2203
2204 let Predicates = [UnsafeFPMath] in {
2205
2206 //def : RcpPat<V_RCP_F64_e32, f64>;
2207 //defm : RsqPat<V_RSQ_F64_e32, f64>;
2208 //defm : RsqPat<V_RSQ_F32_e32, f32>;
2209
2210 def : RsqPat<V_RSQ_F32_e32, f32>;
2211 def : RsqPat<V_RSQ_F64_e32, f64>;
2212 }
2213
2214 //===----------------------------------------------------------------------===//
2215 // VOP2 Patterns
2216 //===----------------------------------------------------------------------===//
2217
2218 def : Pat <
2219   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
2220   (V_BCNT_U32_B32_e64 $popcnt, $val)
2221 >;
2222
2223 def : Pat <
2224   (i32 (select i1:$src0, i32:$src1, i32:$src2)),
2225   (V_CNDMASK_B32_e64 $src2, $src1, $src0)
2226 >;
2227
2228 // Pattern for V_MAC_F32
2229 def : Pat <
2230   (fmad  (VOP3NoMods0 f32:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod),
2231          (VOP3NoMods f32:$src1, i32:$src1_modifiers),
2232          (VOP3NoMods f32:$src2, i32:$src2_modifiers)),
2233   (V_MAC_F32_e64 $src0_modifiers, $src0, $src1_modifiers, $src1,
2234                  $src2_modifiers, $src2, $clamp, $omod)
2235 >;
2236
2237 /********** ======================= **********/
2238 /********** Image sampling patterns **********/
2239 /********** ======================= **********/
2240
2241 // Image + sampler
2242 class SampleRawPattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2243   (name vt:$addr, v8i32:$rsrc, v4i32:$sampler, i32:$dmask, i32:$unorm,
2244         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2245   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2246           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2247           $addr, $rsrc, $sampler)
2248 >;
2249
2250 multiclass SampleRawPatterns<SDPatternOperator name, string opcode> {
2251   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2252   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2253   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2254   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V8), v8i32>;
2255   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V16), v16i32>;
2256 }
2257
2258 // Image only
2259 class ImagePattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2260   (name vt:$addr, v8i32:$rsrc, i32:$dmask, i32:$unorm,
2261         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2262   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2263           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2264           $addr, $rsrc)
2265 >;
2266
2267 multiclass ImagePatterns<SDPatternOperator name, string opcode> {
2268   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2269   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2270   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2271 }
2272
2273 // Basic sample
2274 defm : SampleRawPatterns<int_SI_image_sample,           "IMAGE_SAMPLE">;
2275 defm : SampleRawPatterns<int_SI_image_sample_cl,        "IMAGE_SAMPLE_CL">;
2276 defm : SampleRawPatterns<int_SI_image_sample_d,         "IMAGE_SAMPLE_D">;
2277 defm : SampleRawPatterns<int_SI_image_sample_d_cl,      "IMAGE_SAMPLE_D_CL">;
2278 defm : SampleRawPatterns<int_SI_image_sample_l,         "IMAGE_SAMPLE_L">;
2279 defm : SampleRawPatterns<int_SI_image_sample_b,         "IMAGE_SAMPLE_B">;
2280 defm : SampleRawPatterns<int_SI_image_sample_b_cl,      "IMAGE_SAMPLE_B_CL">;
2281 defm : SampleRawPatterns<int_SI_image_sample_lz,        "IMAGE_SAMPLE_LZ">;
2282 defm : SampleRawPatterns<int_SI_image_sample_cd,        "IMAGE_SAMPLE_CD">;
2283 defm : SampleRawPatterns<int_SI_image_sample_cd_cl,     "IMAGE_SAMPLE_CD_CL">;
2284
2285 // Sample with comparison
2286 defm : SampleRawPatterns<int_SI_image_sample_c,         "IMAGE_SAMPLE_C">;
2287 defm : SampleRawPatterns<int_SI_image_sample_c_cl,      "IMAGE_SAMPLE_C_CL">;
2288 defm : SampleRawPatterns<int_SI_image_sample_c_d,       "IMAGE_SAMPLE_C_D">;
2289 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl,    "IMAGE_SAMPLE_C_D_CL">;
2290 defm : SampleRawPatterns<int_SI_image_sample_c_l,       "IMAGE_SAMPLE_C_L">;
2291 defm : SampleRawPatterns<int_SI_image_sample_c_b,       "IMAGE_SAMPLE_C_B">;
2292 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl,    "IMAGE_SAMPLE_C_B_CL">;
2293 defm : SampleRawPatterns<int_SI_image_sample_c_lz,      "IMAGE_SAMPLE_C_LZ">;
2294 defm : SampleRawPatterns<int_SI_image_sample_c_cd,      "IMAGE_SAMPLE_C_CD">;
2295 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl,   "IMAGE_SAMPLE_C_CD_CL">;
2296
2297 // Sample with offsets
2298 defm : SampleRawPatterns<int_SI_image_sample_o,         "IMAGE_SAMPLE_O">;
2299 defm : SampleRawPatterns<int_SI_image_sample_cl_o,      "IMAGE_SAMPLE_CL_O">;
2300 defm : SampleRawPatterns<int_SI_image_sample_d_o,       "IMAGE_SAMPLE_D_O">;
2301 defm : SampleRawPatterns<int_SI_image_sample_d_cl_o,    "IMAGE_SAMPLE_D_CL_O">;
2302 defm : SampleRawPatterns<int_SI_image_sample_l_o,       "IMAGE_SAMPLE_L_O">;
2303 defm : SampleRawPatterns<int_SI_image_sample_b_o,       "IMAGE_SAMPLE_B_O">;
2304 defm : SampleRawPatterns<int_SI_image_sample_b_cl_o,    "IMAGE_SAMPLE_B_CL_O">;
2305 defm : SampleRawPatterns<int_SI_image_sample_lz_o,      "IMAGE_SAMPLE_LZ_O">;
2306 defm : SampleRawPatterns<int_SI_image_sample_cd_o,      "IMAGE_SAMPLE_CD_O">;
2307 defm : SampleRawPatterns<int_SI_image_sample_cd_cl_o,   "IMAGE_SAMPLE_CD_CL_O">;
2308
2309 // Sample with comparison and offsets
2310 defm : SampleRawPatterns<int_SI_image_sample_c_o,       "IMAGE_SAMPLE_C_O">;
2311 defm : SampleRawPatterns<int_SI_image_sample_c_cl_o,    "IMAGE_SAMPLE_C_CL_O">;
2312 defm : SampleRawPatterns<int_SI_image_sample_c_d_o,     "IMAGE_SAMPLE_C_D_O">;
2313 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl_o,  "IMAGE_SAMPLE_C_D_CL_O">;
2314 defm : SampleRawPatterns<int_SI_image_sample_c_l_o,     "IMAGE_SAMPLE_C_L_O">;
2315 defm : SampleRawPatterns<int_SI_image_sample_c_b_o,     "IMAGE_SAMPLE_C_B_O">;
2316 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl_o,  "IMAGE_SAMPLE_C_B_CL_O">;
2317 defm : SampleRawPatterns<int_SI_image_sample_c_lz_o,    "IMAGE_SAMPLE_C_LZ_O">;
2318 defm : SampleRawPatterns<int_SI_image_sample_c_cd_o,    "IMAGE_SAMPLE_C_CD_O">;
2319 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl_o, "IMAGE_SAMPLE_C_CD_CL_O">;
2320
2321 // Gather opcodes
2322 // Only the variants which make sense are defined.
2323 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V2,        v2i32>;
2324 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V4,        v4i32>;
2325 def : SampleRawPattern<int_SI_gather4_cl,        IMAGE_GATHER4_CL_V4_V4,     v4i32>;
2326 def : SampleRawPattern<int_SI_gather4_l,         IMAGE_GATHER4_L_V4_V4,      v4i32>;
2327 def : SampleRawPattern<int_SI_gather4_b,         IMAGE_GATHER4_B_V4_V4,      v4i32>;
2328 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V4,   v4i32>;
2329 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V8,   v8i32>;
2330 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V2,     v2i32>;
2331 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V4,     v4i32>;
2332
2333 def : SampleRawPattern<int_SI_gather4_c,         IMAGE_GATHER4_C_V4_V4,      v4i32>;
2334 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V4,   v4i32>;
2335 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V8,   v8i32>;
2336 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V4,    v4i32>;
2337 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V8,    v8i32>;
2338 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V4,    v4i32>;
2339 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V8,    v8i32>;
2340 def : SampleRawPattern<int_SI_gather4_c_b_cl,    IMAGE_GATHER4_C_B_CL_V4_V8, v8i32>;
2341 def : SampleRawPattern<int_SI_gather4_c_lz,      IMAGE_GATHER4_C_LZ_V4_V4,   v4i32>;
2342
2343 def : SampleRawPattern<int_SI_gather4_o,         IMAGE_GATHER4_O_V4_V4,      v4i32>;
2344 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V4,   v4i32>;
2345 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V8,   v8i32>;
2346 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V4,    v4i32>;
2347 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V8,    v8i32>;
2348 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V4,    v4i32>;
2349 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V8,    v8i32>;
2350 def : SampleRawPattern<int_SI_gather4_b_cl_o,    IMAGE_GATHER4_B_CL_O_V4_V8, v8i32>;
2351 def : SampleRawPattern<int_SI_gather4_lz_o,      IMAGE_GATHER4_LZ_O_V4_V4,   v4i32>;
2352
2353 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V4,    v4i32>;
2354 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V8,    v8i32>;
2355 def : SampleRawPattern<int_SI_gather4_c_cl_o,    IMAGE_GATHER4_C_CL_O_V4_V8, v8i32>;
2356 def : SampleRawPattern<int_SI_gather4_c_l_o,     IMAGE_GATHER4_C_L_O_V4_V8,  v8i32>;
2357 def : SampleRawPattern<int_SI_gather4_c_b_o,     IMAGE_GATHER4_C_B_O_V4_V8,  v8i32>;
2358 def : SampleRawPattern<int_SI_gather4_c_b_cl_o,  IMAGE_GATHER4_C_B_CL_O_V4_V8, v8i32>;
2359 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V4, v4i32>;
2360 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V8, v8i32>;
2361
2362 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V1, i32>;
2363 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V2, v2i32>;
2364 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V4, v4i32>;
2365
2366 def : ImagePattern<int_SI_getresinfo, IMAGE_GET_RESINFO_V4_V1, i32>;
2367 defm : ImagePatterns<int_SI_image_load, "IMAGE_LOAD">;
2368 defm : ImagePatterns<int_SI_image_load_mip, "IMAGE_LOAD_MIP">;
2369
2370 /* SIsample for simple 1D texture lookup */
2371 def : Pat <
2372   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2373   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2374 >;
2375
2376 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2377     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2378     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2379 >;
2380
2381 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2382     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
2383     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2384 >;
2385
2386 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2387     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
2388     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2389 >;
2390
2391 class SampleShadowPattern<SDNode name, MIMG opcode,
2392                           ValueType vt> : Pat <
2393     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
2394     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2395 >;
2396
2397 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
2398                                ValueType vt> : Pat <
2399     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
2400     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2401 >;
2402
2403 /* SIsample* for texture lookups consuming more address parameters */
2404 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
2405                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
2406 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
2407   def : SamplePattern <SIsample, sample, addr_type>;
2408   def : SampleRectPattern <SIsample, sample, addr_type>;
2409   def : SampleArrayPattern <SIsample, sample, addr_type>;
2410   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
2411   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
2412
2413   def : SamplePattern <SIsamplel, sample_l, addr_type>;
2414   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
2415   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
2416   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
2417
2418   def : SamplePattern <SIsampleb, sample_b, addr_type>;
2419   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
2420   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
2421   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
2422
2423   def : SamplePattern <SIsampled, sample_d, addr_type>;
2424   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
2425   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
2426   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
2427 }
2428
2429 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
2430                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
2431                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
2432                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
2433                       v2i32>;
2434 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
2435                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
2436                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
2437                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
2438                       v4i32>;
2439 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
2440                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
2441                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
2442                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
2443                       v8i32>;
2444 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
2445                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
2446                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
2447                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
2448                       v16i32>;
2449
2450 /* int_SI_imageload for texture fetches consuming varying address parameters */
2451 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2452     (name addr_type:$addr, v32i8:$rsrc, imm),
2453     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2454 >;
2455
2456 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2457     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
2458     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2459 >;
2460
2461 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2462     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
2463     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2464 >;
2465
2466 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2467     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
2468     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2469 >;
2470
2471 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
2472   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
2473   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
2474 }
2475
2476 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
2477   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
2478   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
2479 }
2480
2481 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
2482 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
2483
2484 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
2485 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
2486
2487 /* Image resource information */
2488 def : Pat <
2489   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
2490   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2491 >;
2492
2493 def : Pat <
2494   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
2495   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2496 >;
2497
2498 def : Pat <
2499   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
2500   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2501 >;
2502
2503 /********** ============================================ **********/
2504 /********** Extraction, Insertion, Building and Casting  **********/
2505 /********** ============================================ **********/
2506
2507 foreach Index = 0-2 in {
2508   def Extract_Element_v2i32_#Index : Extract_Element <
2509     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2510   >;
2511   def Insert_Element_v2i32_#Index : Insert_Element <
2512     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2513   >;
2514
2515   def Extract_Element_v2f32_#Index : Extract_Element <
2516     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2517   >;
2518   def Insert_Element_v2f32_#Index : Insert_Element <
2519     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2520   >;
2521 }
2522
2523 foreach Index = 0-3 in {
2524   def Extract_Element_v4i32_#Index : Extract_Element <
2525     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2526   >;
2527   def Insert_Element_v4i32_#Index : Insert_Element <
2528     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2529   >;
2530
2531   def Extract_Element_v4f32_#Index : Extract_Element <
2532     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2533   >;
2534   def Insert_Element_v4f32_#Index : Insert_Element <
2535     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2536   >;
2537 }
2538
2539 foreach Index = 0-7 in {
2540   def Extract_Element_v8i32_#Index : Extract_Element <
2541     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2542   >;
2543   def Insert_Element_v8i32_#Index : Insert_Element <
2544     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2545   >;
2546
2547   def Extract_Element_v8f32_#Index : Extract_Element <
2548     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2549   >;
2550   def Insert_Element_v8f32_#Index : Insert_Element <
2551     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2552   >;
2553 }
2554
2555 foreach Index = 0-15 in {
2556   def Extract_Element_v16i32_#Index : Extract_Element <
2557     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2558   >;
2559   def Insert_Element_v16i32_#Index : Insert_Element <
2560     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2561   >;
2562
2563   def Extract_Element_v16f32_#Index : Extract_Element <
2564     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2565   >;
2566   def Insert_Element_v16f32_#Index : Insert_Element <
2567     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2568   >;
2569 }
2570
2571 def : BitConvert <i32, f32, SReg_32>;
2572 def : BitConvert <i32, f32, VGPR_32>;
2573
2574 def : BitConvert <f32, i32, SReg_32>;
2575 def : BitConvert <f32, i32, VGPR_32>;
2576
2577 def : BitConvert <i64, f64, VReg_64>;
2578
2579 def : BitConvert <f64, i64, VReg_64>;
2580
2581 def : BitConvert <v2f32, v2i32, VReg_64>;
2582 def : BitConvert <v2i32, v2f32, VReg_64>;
2583 def : BitConvert <v2i32, i64, VReg_64>;
2584 def : BitConvert <i64, v2i32, VReg_64>;
2585 def : BitConvert <v2f32, i64, VReg_64>;
2586 def : BitConvert <i64, v2f32, VReg_64>;
2587 def : BitConvert <v2i32, f64, VReg_64>;
2588 def : BitConvert <f64, v2i32, VReg_64>;
2589 def : BitConvert <v4f32, v4i32, VReg_128>;
2590 def : BitConvert <v4i32, v4f32, VReg_128>;
2591
2592 def : BitConvert <v8f32, v8i32, SReg_256>;
2593 def : BitConvert <v8i32, v8f32, SReg_256>;
2594 def : BitConvert <v8i32, v32i8, SReg_256>;
2595 def : BitConvert <v32i8, v8i32, SReg_256>;
2596 def : BitConvert <v8i32, v32i8, VReg_256>;
2597 def : BitConvert <v8i32, v8f32, VReg_256>;
2598 def : BitConvert <v8f32, v8i32, VReg_256>;
2599 def : BitConvert <v32i8, v8i32, VReg_256>;
2600
2601 def : BitConvert <v16i32, v16f32, VReg_512>;
2602 def : BitConvert <v16f32, v16i32, VReg_512>;
2603
2604 /********** =================== **********/
2605 /********** Src & Dst modifiers **********/
2606 /********** =================== **********/
2607
2608 def : Pat <
2609   (AMDGPUclamp (VOP3Mods0Clamp f32:$src0, i32:$src0_modifiers, i32:$omod),
2610                (f32 FP_ZERO), (f32 FP_ONE)),
2611   (V_ADD_F32_e64 $src0_modifiers, $src0, 0, 0, 1, $omod)
2612 >;
2613
2614 /********** ================================ **********/
2615 /********** Floating point absolute/negative **********/
2616 /********** ================================ **********/
2617
2618 // Prevent expanding both fneg and fabs.
2619
2620 def : Pat <
2621   (fneg (fabs f32:$src)),
2622   (S_OR_B32 $src, 0x80000000) /* Set sign bit */
2623 >;
2624
2625 // FIXME: Should use S_OR_B32
2626 def : Pat <
2627   (fneg (fabs f64:$src)),
2628   (REG_SEQUENCE VReg_64,
2629     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2630     sub0,
2631     (V_OR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2632                   (V_MOV_B32_e32 0x80000000)), // Set sign bit.
2633     sub1)
2634 >;
2635
2636 def : Pat <
2637   (fabs f32:$src),
2638   (V_AND_B32_e32 $src, (V_MOV_B32_e32 0x7fffffff))
2639 >;
2640
2641 def : Pat <
2642   (fneg f32:$src),
2643   (V_XOR_B32_e32 $src, (V_MOV_B32_e32 0x80000000))
2644 >;
2645
2646 def : Pat <
2647   (fabs f64:$src),
2648   (REG_SEQUENCE VReg_64,
2649     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2650     sub0,
2651     (V_AND_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2652                    (V_MOV_B32_e32 0x7fffffff)), // Set sign bit.
2653      sub1)
2654 >;
2655
2656 def : Pat <
2657   (fneg f64:$src),
2658   (REG_SEQUENCE VReg_64,
2659     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2660     sub0,
2661     (V_XOR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2662                    (V_MOV_B32_e32 0x80000000)),
2663     sub1)
2664 >;
2665
2666 /********** ================== **********/
2667 /********** Immediate Patterns **********/
2668 /********** ================== **********/
2669
2670 def : Pat <
2671   (SGPRImm<(i32 imm)>:$imm),
2672   (S_MOV_B32 imm:$imm)
2673 >;
2674
2675 def : Pat <
2676   (SGPRImm<(f32 fpimm)>:$imm),
2677   (S_MOV_B32 (f32 (bitcast_fpimm_to_i32 $imm)))
2678 >;
2679
2680 def : Pat <
2681   (i32 imm:$imm),
2682   (V_MOV_B32_e32 imm:$imm)
2683 >;
2684
2685 def : Pat <
2686   (f32 fpimm:$imm),
2687   (V_MOV_B32_e32 (f32 (bitcast_fpimm_to_i32 $imm)))
2688 >;
2689
2690 def : Pat <
2691   (i64 InlineImm<i64>:$imm),
2692   (S_MOV_B64 InlineImm<i64>:$imm)
2693 >;
2694
2695 // XXX - Should this use a s_cmp to set SCC?
2696
2697 // Set to sign-extended 64-bit value (true = -1, false = 0)
2698 def : Pat <
2699   (i1 imm:$imm),
2700   (S_MOV_B64 (i64 (as_i64imm $imm)))
2701 >;
2702
2703 def : Pat <
2704   (f64 InlineFPImm<f64>:$imm),
2705   (S_MOV_B64 (f64 (bitcast_fpimm_to_i64 InlineFPImm<f64>:$imm)))
2706 >;
2707
2708 /********** ================== **********/
2709 /********** Intrinsic Patterns **********/
2710 /********** ================== **********/
2711
2712 /* llvm.AMDGPU.pow */
2713 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2714
2715 def : Pat <
2716   (int_AMDGPU_div f32:$src0, f32:$src1),
2717   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2718 >;
2719
2720 def : Pat <
2721   (int_AMDGPU_cube v4f32:$src),
2722   (REG_SEQUENCE VReg_128,
2723     (V_CUBETC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2724                   0 /* src1_modifiers */, (EXTRACT_SUBREG $src, sub1),
2725                   0 /* src2_modifiers */, (EXTRACT_SUBREG $src, sub2),
2726                   0 /* clamp */, 0 /* omod */), sub0,
2727     (V_CUBESC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2728                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2729                   0 /* src2_modifiers */,(EXTRACT_SUBREG $src, sub2),
2730                   0 /* clamp */, 0 /* omod */), sub1,
2731     (V_CUBEMA_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2732                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2733                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2734                   0 /* clamp */, 0 /* omod */), sub2,
2735     (V_CUBEID_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2736                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2737                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2738                   0 /* clamp */, 0 /* omod */), sub3)
2739 >;
2740
2741 def : Pat <
2742   (i32 (sext i1:$src0)),
2743   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2744 >;
2745
2746 class Ext32Pat <SDNode ext> : Pat <
2747   (i32 (ext i1:$src0)),
2748   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2749 >;
2750
2751 def : Ext32Pat <zext>;
2752 def : Ext32Pat <anyext>;
2753
2754 // Offset in an 32Bit VGPR
2755 def : Pat <
2756   (SIload_constant v4i32:$sbase, i32:$voff),
2757   (BUFFER_LOAD_DWORD_OFFEN $voff, $sbase, 0, 0, 0, 0, 0)
2758 >;
2759
2760 // The multiplication scales from [0,1] to the unsigned integer range
2761 def : Pat <
2762   (AMDGPUurecip i32:$src0),
2763   (V_CVT_U32_F32_e32
2764     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2765                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2766 >;
2767
2768 def : Pat <
2769   (int_SI_tid),
2770   (V_MBCNT_HI_U32_B32_e64 0xffffffff,
2771                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0))
2772 >;
2773
2774 //===----------------------------------------------------------------------===//
2775 // VOP3 Patterns
2776 //===----------------------------------------------------------------------===//
2777
2778 def : IMad24Pat<V_MAD_I32_I24>;
2779 def : UMad24Pat<V_MAD_U32_U24>;
2780
2781 def : Pat <
2782   (mulhu i32:$src0, i32:$src1),
2783   (V_MUL_HI_U32 $src0, $src1)
2784 >;
2785
2786 def : Pat <
2787   (mulhs i32:$src0, i32:$src1),
2788   (V_MUL_HI_I32 $src0, $src1)
2789 >;
2790
2791 defm : BFIPatterns <V_BFI_B32, S_MOV_B32, SReg_64>;
2792 def : ROTRPattern <V_ALIGNBIT_B32>;
2793
2794 /********** ======================= **********/
2795 /**********   Load/Store Patterns   **********/
2796 /********** ======================= **********/
2797
2798 class DSReadPat <DS inst, ValueType vt, PatFrag frag> : Pat <
2799   (vt (frag (DS1Addr1Offset i32:$ptr, i32:$offset))),
2800   (inst $ptr, (as_i16imm $offset), (i1 0))
2801 >;
2802
2803 def : DSReadPat <DS_READ_I8,  i32, si_sextload_local_i8>;
2804 def : DSReadPat <DS_READ_U8,  i32, si_az_extload_local_i8>;
2805 def : DSReadPat <DS_READ_I16, i32, si_sextload_local_i16>;
2806 def : DSReadPat <DS_READ_U16, i32, si_az_extload_local_i16>;
2807 def : DSReadPat <DS_READ_B32, i32, si_load_local>;
2808
2809 let AddedComplexity = 100 in {
2810
2811 def : DSReadPat <DS_READ_B64, v2i32, si_load_local_align8>;
2812
2813 } // End AddedComplexity = 100
2814
2815 def : Pat <
2816   (v2i32 (si_load_local (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2817                                                     i8:$offset1))),
2818   (DS_READ2_B32 $ptr, $offset0, $offset1, (i1 0))
2819 >;
2820
2821 class DSWritePat <DS inst, ValueType vt, PatFrag frag> : Pat <
2822   (frag vt:$value, (DS1Addr1Offset i32:$ptr, i32:$offset)),
2823   (inst $ptr, $value, (as_i16imm $offset), (i1 0))
2824 >;
2825
2826 def : DSWritePat <DS_WRITE_B8, i32, si_truncstore_local_i8>;
2827 def : DSWritePat <DS_WRITE_B16, i32, si_truncstore_local_i16>;
2828 def : DSWritePat <DS_WRITE_B32, i32, si_store_local>;
2829
2830 let AddedComplexity = 100 in {
2831
2832 def : DSWritePat <DS_WRITE_B64, v2i32, si_store_local_align8>;
2833 } // End AddedComplexity = 100
2834
2835 def : Pat <
2836   (si_store_local v2i32:$value, (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2837                                                                i8:$offset1)),
2838   (DS_WRITE2_B32 $ptr, (EXTRACT_SUBREG $value, sub0),
2839                        (EXTRACT_SUBREG $value, sub1), $offset0, $offset1,
2840                        (i1 0))
2841 >;
2842
2843 class DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> : Pat <
2844   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$value),
2845   (inst $ptr, $value, (as_i16imm $offset), (i1 0))
2846 >;
2847
2848 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2849 //
2850 // We need to use something for the data0, so we set a register to
2851 // -1. For the non-rtn variants, the manual says it does
2852 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2853 // will always do the increment so I'm assuming it's the same.
2854 class DSAtomicIncRetPat<DS inst, ValueType vt,
2855                         Instruction LoadImm, PatFrag frag> : Pat <
2856   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), (vt 1)),
2857   (inst $ptr, (LoadImm (vt -1)), (as_i16imm $offset), (i1 0))
2858 >;
2859
2860
2861 class DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> : Pat <
2862   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$cmp, vt:$swap),
2863   (inst $ptr, $cmp, $swap, (as_i16imm $offset), (i1 0))
2864 >;
2865
2866
2867 // 32-bit atomics.
2868 def : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2869                         V_MOV_B32_e32, si_atomic_load_add_local>;
2870 def : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2871                         V_MOV_B32_e32, si_atomic_load_sub_local>;
2872
2873 def : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, si_atomic_swap_local>;
2874 def : DSAtomicRetPat<DS_ADD_RTN_U32, i32, si_atomic_load_add_local>;
2875 def : DSAtomicRetPat<DS_SUB_RTN_U32, i32, si_atomic_load_sub_local>;
2876 def : DSAtomicRetPat<DS_AND_RTN_B32, i32, si_atomic_load_and_local>;
2877 def : DSAtomicRetPat<DS_OR_RTN_B32, i32, si_atomic_load_or_local>;
2878 def : DSAtomicRetPat<DS_XOR_RTN_B32, i32, si_atomic_load_xor_local>;
2879 def : DSAtomicRetPat<DS_MIN_RTN_I32, i32, si_atomic_load_min_local>;
2880 def : DSAtomicRetPat<DS_MAX_RTN_I32, i32, si_atomic_load_max_local>;
2881 def : DSAtomicRetPat<DS_MIN_RTN_U32, i32, si_atomic_load_umin_local>;
2882 def : DSAtomicRetPat<DS_MAX_RTN_U32, i32, si_atomic_load_umax_local>;
2883
2884 def : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, si_atomic_cmp_swap_32_local>;
2885
2886 // 64-bit atomics.
2887 def : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2888                         V_MOV_B64_PSEUDO, si_atomic_load_add_local>;
2889 def : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2890                         V_MOV_B64_PSEUDO, si_atomic_load_sub_local>;
2891
2892 def : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, si_atomic_swap_local>;
2893 def : DSAtomicRetPat<DS_ADD_RTN_U64, i64, si_atomic_load_add_local>;
2894 def : DSAtomicRetPat<DS_SUB_RTN_U64, i64, si_atomic_load_sub_local>;
2895 def : DSAtomicRetPat<DS_AND_RTN_B64, i64, si_atomic_load_and_local>;
2896 def : DSAtomicRetPat<DS_OR_RTN_B64, i64, si_atomic_load_or_local>;
2897 def : DSAtomicRetPat<DS_XOR_RTN_B64, i64, si_atomic_load_xor_local>;
2898 def : DSAtomicRetPat<DS_MIN_RTN_I64, i64, si_atomic_load_min_local>;
2899 def : DSAtomicRetPat<DS_MAX_RTN_I64, i64, si_atomic_load_max_local>;
2900 def : DSAtomicRetPat<DS_MIN_RTN_U64, i64, si_atomic_load_umin_local>;
2901 def : DSAtomicRetPat<DS_MAX_RTN_U64, i64, si_atomic_load_umax_local>;
2902
2903 def : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, si_atomic_cmp_swap_64_local>;
2904
2905
2906 //===----------------------------------------------------------------------===//
2907 // MUBUF Patterns
2908 //===----------------------------------------------------------------------===//
2909
2910 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2911                               PatFrag constant_ld> {
2912   def : Pat <
2913      (vt (constant_ld (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2914                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))),
2915      (Instr_ADDR64 $vaddr, $srsrc, $soffset, $offset, $glc, $slc, $tfe)
2916   >;
2917 }
2918
2919 let Predicates = [isSICI] in {
2920 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32, sextloadi8_constant>;
2921 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32, az_extloadi8_constant>;
2922 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32, sextloadi16_constant>;
2923 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32, az_extloadi16_constant>;
2924 } // End Predicates = [isSICI]
2925
2926 class MUBUFScratchLoadPat <MUBUF Instr, ValueType vt, PatFrag ld> : Pat <
2927   (vt (ld (MUBUFScratch v4i32:$srsrc, i32:$vaddr,
2928                         i32:$soffset, u16imm:$offset))),
2929   (Instr $vaddr, $srsrc, $soffset, $offset, 0, 0, 0)
2930 >;
2931
2932 def : MUBUFScratchLoadPat <BUFFER_LOAD_SBYTE_OFFEN, i32, sextloadi8_private>;
2933 def : MUBUFScratchLoadPat <BUFFER_LOAD_UBYTE_OFFEN, i32, extloadi8_private>;
2934 def : MUBUFScratchLoadPat <BUFFER_LOAD_SSHORT_OFFEN, i32, sextloadi16_private>;
2935 def : MUBUFScratchLoadPat <BUFFER_LOAD_USHORT_OFFEN, i32, extloadi16_private>;
2936 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORD_OFFEN, i32, load_private>;
2937 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX2_OFFEN, v2i32, load_private>;
2938 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX4_OFFEN, v4i32, load_private>;
2939
2940 // BUFFER_LOAD_DWORD*, addr64=0
2941 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2942                              MUBUF bothen> {
2943
2944   def : Pat <
2945     (vt (int_SI_buffer_load_dword v4i32:$rsrc, (i32 imm), i32:$soffset,
2946                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2947                                   imm:$tfe)),
2948     (offset $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc),
2949             (as_i1imm $slc), (as_i1imm $tfe))
2950   >;
2951
2952   def : Pat <
2953     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2954                                   imm:$offset, 1, 0, imm:$glc, imm:$slc,
2955                                   imm:$tfe)),
2956     (offen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
2957            (as_i1imm $tfe))
2958   >;
2959
2960   def : Pat <
2961     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2962                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2963                                   imm:$tfe)),
2964     (idxen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc),
2965            (as_i1imm $slc), (as_i1imm $tfe))
2966   >;
2967
2968   def : Pat <
2969     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2970                                   imm:$offset, 1, 1, imm:$glc, imm:$slc,
2971                                   imm:$tfe)),
2972     (bothen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
2973             (as_i1imm $tfe))
2974   >;
2975 }
2976
2977 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2978                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2979 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2980                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2981 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2982                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2983
2984 class MUBUFScratchStorePat <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2985   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i32:$vaddr, i32:$soffset,
2986                                u16imm:$offset)),
2987   (Instr $value, $vaddr, $srsrc, $soffset, $offset, 0, 0, 0)
2988 >;
2989
2990 def : MUBUFScratchStorePat <BUFFER_STORE_BYTE_OFFEN, i32, truncstorei8_private>;
2991 def : MUBUFScratchStorePat <BUFFER_STORE_SHORT_OFFEN, i32, truncstorei16_private>;
2992 def : MUBUFScratchStorePat <BUFFER_STORE_DWORD_OFFEN, i32, store_private>;
2993 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX2_OFFEN, v2i32, store_private>;
2994 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX4_OFFEN, v4i32, store_private>;
2995
2996 /*
2997 class MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2998   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i64:$vaddr, u16imm:$offset)),
2999   (Instr $value, $srsrc, $vaddr, $offset)
3000 >;
3001
3002 let Predicates = [isSICI] in {
3003 def : MUBUFStore_Pattern <BUFFER_STORE_BYTE_ADDR64, i32, truncstorei8_private>;
3004 def : MUBUFStore_Pattern <BUFFER_STORE_SHORT_ADDR64, i32, truncstorei16_private>;
3005 def : MUBUFStore_Pattern <BUFFER_STORE_DWORD_ADDR64, i32, store_private>;
3006 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2_ADDR64, v2i32, store_private>;
3007 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4_ADDR64, v4i32, store_private>;
3008 } // End Predicates = [isSICI]
3009
3010 */
3011
3012 //===----------------------------------------------------------------------===//
3013 // MTBUF Patterns
3014 //===----------------------------------------------------------------------===//
3015
3016 // TBUFFER_STORE_FORMAT_*, addr64=0
3017 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
3018   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
3019                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
3020                    imm:$nfmt, imm:$offen, imm:$idxen,
3021                    imm:$glc, imm:$slc, imm:$tfe),
3022   (opcode
3023     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
3024     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
3025     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
3026 >;
3027
3028 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
3029 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
3030 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
3031 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
3032
3033 /********** ====================== **********/
3034 /**********   Indirect adressing   **********/
3035 /********** ====================== **********/
3036
3037 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, string VecSize> {
3038
3039   // 1. Extract with offset
3040   def : Pat<
3041     (eltvt (vector_extract vt:$vec, (add i32:$idx, imm:$off))),
3042     (!cast<Instruction>("SI_INDIRECT_SRC_"#VecSize) $vec, $idx, imm:$off)
3043   >;
3044
3045   // 2. Extract without offset
3046   def : Pat<
3047     (eltvt (vector_extract vt:$vec, i32:$idx)),
3048     (!cast<Instruction>("SI_INDIRECT_SRC_"#VecSize) $vec, $idx, 0)
3049   >;
3050
3051   // 3. Insert with offset
3052   def : Pat<
3053     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
3054     (!cast<Instruction>("SI_INDIRECT_DST_"#VecSize) $vec, $idx, imm:$off, $val)
3055   >;
3056
3057   // 4. Insert without offset
3058   def : Pat<
3059     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
3060     (!cast<Instruction>("SI_INDIRECT_DST_"#VecSize) $vec, $idx, 0, $val)
3061   >;
3062 }
3063
3064 defm : SI_INDIRECT_Pattern <v2f32, f32, "V2">;
3065 defm : SI_INDIRECT_Pattern <v4f32, f32, "V4">;
3066 defm : SI_INDIRECT_Pattern <v8f32, f32, "V8">;
3067 defm : SI_INDIRECT_Pattern <v16f32, f32, "V16">;
3068
3069 defm : SI_INDIRECT_Pattern <v2i32, i32, "V2">;
3070 defm : SI_INDIRECT_Pattern <v4i32, i32, "V4">;
3071 defm : SI_INDIRECT_Pattern <v8i32, i32, "V8">;
3072 defm : SI_INDIRECT_Pattern <v16i32, i32, "V16">;
3073
3074 //===----------------------------------------------------------------------===//
3075 // Conversion Patterns
3076 //===----------------------------------------------------------------------===//
3077
3078 def : Pat<(i32 (sext_inreg i32:$src, i1)),
3079   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
3080
3081 // Handle sext_inreg in i64
3082 def : Pat <
3083   (i64 (sext_inreg i64:$src, i1)),
3084   (S_BFE_I64 i64:$src, 0x10000) // 0 | 1 << 16
3085 >;
3086
3087 def : Pat <
3088   (i64 (sext_inreg i64:$src, i8)),
3089   (S_BFE_I64 i64:$src, 0x80000) // 0 | 8 << 16
3090 >;
3091
3092 def : Pat <
3093   (i64 (sext_inreg i64:$src, i16)),
3094   (S_BFE_I64 i64:$src, 0x100000) // 0 | 16 << 16
3095 >;
3096
3097 def : Pat <
3098   (i64 (sext_inreg i64:$src, i32)),
3099   (S_BFE_I64 i64:$src, 0x200000) // 0 | 32 << 16
3100 >;
3101
3102 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
3103   (i64 (ext i32:$src)),
3104   (REG_SEQUENCE SReg_64, $src, sub0, (S_MOV_B32 0), sub1)
3105 >;
3106
3107 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
3108   (i64 (ext i1:$src)),
3109     (REG_SEQUENCE VReg_64,
3110       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0,
3111       (S_MOV_B32 0), sub1)
3112 >;
3113
3114
3115 def : ZExt_i64_i32_Pat<zext>;
3116 def : ZExt_i64_i32_Pat<anyext>;
3117 def : ZExt_i64_i1_Pat<zext>;
3118 def : ZExt_i64_i1_Pat<anyext>;
3119
3120 def : Pat <
3121   (i64 (sext i32:$src)),
3122     (REG_SEQUENCE SReg_64, $src, sub0,
3123     (S_ASHR_I32 $src, 31), sub1)
3124 >;
3125
3126 def : Pat <
3127   (i64 (sext i1:$src)),
3128   (REG_SEQUENCE VReg_64,
3129     (V_CNDMASK_B32_e64 0, -1, $src), sub0,
3130     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
3131 >;
3132
3133 // If we need to perform a logical operation on i1 values, we need to
3134 // use vector comparisons since there is only one SCC register. Vector
3135 // comparisions still write to a pair of SGPRs, so treat these as
3136 // 64-bit comparisons. When legalizing SGPR copies, instructions
3137 // resulting in the copies from SCC to these instructions will be
3138 // moved to the VALU.
3139 def : Pat <
3140   (i1 (and i1:$src0, i1:$src1)),
3141   (S_AND_B64 $src0, $src1)
3142 >;
3143
3144 def : Pat <
3145   (i1 (or i1:$src0, i1:$src1)),
3146   (S_OR_B64 $src0, $src1)
3147 >;
3148
3149 def : Pat <
3150   (i1 (xor i1:$src0, i1:$src1)),
3151   (S_XOR_B64 $src0, $src1)
3152 >;
3153
3154 def : Pat <
3155   (f32 (sint_to_fp i1:$src)),
3156   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
3157 >;
3158
3159 def : Pat <
3160   (f32 (uint_to_fp i1:$src)),
3161   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
3162 >;
3163
3164 def : Pat <
3165   (f64 (sint_to_fp i1:$src)),
3166   (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
3167 >;
3168
3169 def : Pat <
3170   (f64 (uint_to_fp i1:$src)),
3171   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
3172 >;
3173
3174 //===----------------------------------------------------------------------===//
3175 // Miscellaneous Patterns
3176 //===----------------------------------------------------------------------===//
3177
3178 def : Pat <
3179   (i32 (trunc i64:$a)),
3180   (EXTRACT_SUBREG $a, sub0)
3181 >;
3182
3183 def : Pat <
3184   (i1 (trunc i32:$a)),
3185   (V_CMP_EQ_I32_e64 (S_AND_B32 (i32 1), $a), 1)
3186 >;
3187
3188 def : Pat <
3189   (i1 (trunc i64:$a)),
3190   (V_CMP_EQ_I32_e64 (S_AND_B32 (i32 1),
3191                     (EXTRACT_SUBREG $a, sub0)), 1)
3192 >;
3193
3194 def : Pat <
3195   (i32 (bswap i32:$a)),
3196   (V_BFI_B32 (S_MOV_B32 0x00ff00ff),
3197              (V_ALIGNBIT_B32 $a, $a, 24),
3198              (V_ALIGNBIT_B32 $a, $a, 8))
3199 >;
3200
3201 def : Pat <
3202   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
3203   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
3204 >;
3205
3206 multiclass BFMPatterns <ValueType vt, InstSI BFM, InstSI MOV> {
3207   def : Pat <
3208     (vt (shl (vt (add (vt (shl 1, vt:$a)), -1)), vt:$b)),
3209     (BFM $a, $b)
3210   >;
3211
3212   def : Pat <
3213     (vt (add (vt (shl 1, vt:$a)), -1)),
3214     (BFM $a, (MOV 0))
3215   >;
3216 }
3217
3218 defm : BFMPatterns <i32, S_BFM_B32, S_MOV_B32>;
3219 // FIXME: defm : BFMPatterns <i64, S_BFM_B64, S_MOV_B64>;
3220
3221 def : BFEPattern <V_BFE_U32, S_MOV_B32>;
3222
3223 //===----------------------------------------------------------------------===//
3224 // Fract Patterns
3225 //===----------------------------------------------------------------------===//
3226
3227 let Predicates = [isSI] in {
3228
3229 // V_FRACT is buggy on SI, so the F32 version is never used and (x-floor(x)) is
3230 // used instead. However, SI doesn't have V_FLOOR_F64, so the most efficient
3231 // way to implement it is using V_FRACT_F64.
3232 // The workaround for the V_FRACT bug is:
3233 //    fract(x) = isnan(x) ? x : min(V_FRACT(x), 0.99999999999999999)
3234
3235 // Convert (x + (-floor(x)) to fract(x)
3236 def : Pat <
3237   (f64 (fadd (f64 (VOP3Mods f64:$x, i32:$mods)),
3238              (f64 (fneg (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))))))),
3239   (V_CNDMASK_B64_PSEUDO
3240       (V_MIN_F64
3241           SRCMODS.NONE,
3242           (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE),
3243           SRCMODS.NONE,
3244           (V_MOV_B64_PSEUDO 0x3fefffffffffffff),
3245           DSTCLAMP.NONE, DSTOMOD.NONE),
3246       $x,
3247       (V_CMP_CLASS_F64_e64 SRCMODS.NONE, $x, 3/*NaN*/))
3248 >;
3249
3250 // Convert floor(x) to (x - fract(x))
3251 def : Pat <
3252   (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))),
3253   (V_ADD_F64
3254       $mods,
3255       $x,
3256       SRCMODS.NEG,
3257       (V_CNDMASK_B64_PSEUDO
3258          (V_MIN_F64
3259              SRCMODS.NONE,
3260              (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE),
3261              SRCMODS.NONE,
3262              (V_MOV_B64_PSEUDO 0x3fefffffffffffff),
3263              DSTCLAMP.NONE, DSTOMOD.NONE),
3264          $x,
3265          (V_CMP_CLASS_F64_e64 SRCMODS.NONE, $x, 3/*NaN*/)),
3266       DSTCLAMP.NONE, DSTOMOD.NONE)
3267 >;
3268
3269 } // End Predicates = [isSI]
3270
3271 //============================================================================//
3272 // Miscellaneous Optimization Patterns
3273 //============================================================================//
3274
3275 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e64>;
3276
3277 //============================================================================//
3278 // Assembler aliases
3279 //============================================================================//
3280
3281 def : MnemonicAlias<"v_add_u32", "v_add_i32">;
3282 def : MnemonicAlias<"v_sub_u32", "v_sub_i32">;
3283 def : MnemonicAlias<"v_subrev_u32", "v_subrev_i32">;
3284
3285 } // End isGCN predicate