lib/Target/AMDGPU/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 def isCI : Predicate<"Subtarget->getGeneration() "
  10                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  11 def isCIOnly : Predicate<"Subtarget->getGeneration() =="
  12                          "AMDGPUSubtarget::SEA_ISLANDS">,
  13   AssemblerPredicate <"FeatureSeaIslands">;
  14 def isVI : Predicate <
  15   "Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS">,
  16   AssemblerPredicate<"FeatureGCN3Encoding">;
  17
  18 def DisableInst : Predicate <"false">, AssemblerPredicate<"FeatureDisable">;
  19
  20 class vop {
  21   field bits<9> SI3;
  22   field bits<10> VI3;
  23 }
  24
  25 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  26   field bits<8> SI = si;
  27   field bits<8> VI = vi;
  28
  29   field bits<9>  SI3 = {0, si{7-0}};
  30   field bits<10> VI3 = {0, 0, vi{7-0}};
  31 }
  32
  33 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  34   field bits<8> SI = si;
  35   field bits<8> VI = vi;
  36
  37   field bits<9>  SI3 = {1, 1, si{6-0}};
  38   field bits<10> VI3 = !add(0x140, vi);
  39 }
  40
  41 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  42   field bits<6> SI = si;
  43   field bits<6> VI = vi;
  44
  45   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  46   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  47 }
  48
  49 // Specify a VOP2 opcode for SI and VOP3 opcode for VI
  50 // that doesn't have VOP2 encoding on VI
  51 class vop23 <bits<6> si, bits<10> vi> : vop2 <si> {
  52   let VI3 = vi;
  53 }
  54
  55 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  56   let SI3 = si;
  57   let VI3 = vi;
  58 }
  59
  60 class sop1 <bits<8> si, bits<8> vi = si> {
  61   field bits<8> SI = si;
  62   field bits<8> VI = vi;
  63 }
  64
  65 class sop2 <bits<7> si, bits<7> vi = si> {
  66   field bits<7> SI = si;
  67   field bits<7> VI = vi;
  68 }
  69
  70 class sopk <bits<5> si, bits<5> vi = si> {
  71   field bits<5> SI = si;
  72   field bits<5> VI = vi;
  73 }
  74
  75 // Specify an SMRD opcode for SI and SMEM opcode for VI
  76
  77 // FIXME: This should really be bits<5> si, Tablegen crashes if
  78 // parameter default value is other parameter with different bit size
  79 class smrd<bits<8> si, bits<8> vi = si> {
  80   field bits<5> SI = si{4-0};
  81   field bits<8> VI = vi;
  82 }
  83
  84 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  85 // in AMDGPUInstrInfo.cpp
  86 def SISubtarget {
  87   int NONE = -1;
  88   int SI = 0;
  89   int VI = 1;
  90 }
  91
  92 //===----------------------------------------------------------------------===//
  93 // SI DAG Nodes
  94 //===----------------------------------------------------------------------===//
  95
  96 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  97   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  98                       [SDNPMayLoad, SDNPMemOperand]
  99 >;
 100
 101 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
 102   SDTypeProfile<0, 13,
 103     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
 104      SDTCisVT<1, iAny>,   // vdata(VGPR)
 105      SDTCisVT<2, i32>,    // num_channels(imm)
 106      SDTCisVT<3, i32>,    // vaddr(VGPR)
 107      SDTCisVT<4, i32>,    // soffset(SGPR)
 108      SDTCisVT<5, i32>,    // inst_offset(imm)
 109      SDTCisVT<6, i32>,    // dfmt(imm)
 110      SDTCisVT<7, i32>,    // nfmt(imm)
 111      SDTCisVT<8, i32>,    // offen(imm)
 112      SDTCisVT<9, i32>,    // idxen(imm)
 113      SDTCisVT<10, i32>,   // glc(imm)
 114      SDTCisVT<11, i32>,   // slc(imm)
 115      SDTCisVT<12, i32>    // tfe(imm)
 116     ]>,
 117   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
 118 >;
 119
 120 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
 121   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
 122                        SDTCisVT<3, i32>]>
 123 >;
 124
 125 class SDSample<string opcode> : SDNode <opcode,
 126   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 127                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 128 >;
 129
 130 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 131 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 132 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 133 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 134
 135 def SIconstdata_ptr : SDNode<
 136   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 137 >;
 138
 139 //===----------------------------------------------------------------------===//
 140 // SDNodes and PatFrag for local loads and stores to enable s_mov_b32 m0, -1
 141 // to be glued to the memory instructions.
 142 //===----------------------------------------------------------------------===//
 143
 144 def SIld_local : SDNode <"ISD::LOAD", SDTLoad,
 145   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 146 >;
 147
 148 def si_ld_local : PatFrag <(ops node:$ptr), (SIld_local node:$ptr), [{
 149   return isLocalLoad(cast<LoadSDNode>(N));
 150 }]>;
 151
 152 def si_load_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 153   return cast<LoadSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 154          cast<LoadSDNode>(N)->getExtensionType() == ISD::NON_EXTLOAD;
 155 }]>;
 156
 157 def si_load_local_align8 : Aligned8Bytes <
 158   (ops node:$ptr), (si_load_local node:$ptr)
 159 >;
 160
 161 def si_sextload_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 162   return cast<LoadSDNode>(N)->getExtensionType() == ISD::SEXTLOAD;
 163 }]>;
 164 def si_az_extload_local : AZExtLoadBase <si_ld_local>;
 165
 166 multiclass SIExtLoadLocal <PatFrag ld_node> {
 167
 168   def _i8 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 169                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i8;}]
 170   >;
 171
 172   def _i16 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 173                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i16;}]
 174   >;
 175 }
 176
 177 defm si_sextload_local : SIExtLoadLocal <si_sextload_local>;
 178 defm si_az_extload_local : SIExtLoadLocal <si_az_extload_local>;
 179
 180 def SIst_local : SDNode <"ISD::STORE", SDTStore,
 181   [SDNPHasChain, SDNPMayStore, SDNPMemOperand, SDNPInGlue]
 182 >;
 183
 184 def si_st_local : PatFrag <
 185   (ops node:$val, node:$ptr), (SIst_local node:$val, node:$ptr), [{
 186   return isLocalStore(cast<StoreSDNode>(N));
 187 }]>;
 188
 189 def si_store_local : PatFrag <
 190   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 191   return cast<StoreSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 192          !cast<StoreSDNode>(N)->isTruncatingStore();
 193 }]>;
 194
 195 def si_store_local_align8 : Aligned8Bytes <
 196   (ops node:$val, node:$ptr), (si_store_local node:$val, node:$ptr)
 197 >;
 198
 199 def si_truncstore_local : PatFrag <
 200   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 201   return cast<StoreSDNode>(N)->isTruncatingStore();
 202 }]>;
 203
 204 def si_truncstore_local_i8 : PatFrag <
 205   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 206   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i8;
 207 }]>;
 208
 209 def si_truncstore_local_i16 : PatFrag <
 210   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 211   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i16;
 212 }]>;
 213
 214 multiclass SIAtomicM0Glue2 <string op_name> {
 215
 216   def _glue : SDNode <"ISD::ATOMIC_"#op_name, SDTAtomic2,
 217     [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 218   >;
 219
 220   def _local : local_binary_atomic_op <!cast<SDNode>(NAME#"_glue")>;
 221 }
 222
 223 defm si_atomic_load_add : SIAtomicM0Glue2 <"LOAD_ADD">;
 224 defm si_atomic_load_and : SIAtomicM0Glue2 <"LOAD_AND">;
 225 defm si_atomic_load_min : SIAtomicM0Glue2 <"LOAD_MIN">;
 226 defm si_atomic_load_max : SIAtomicM0Glue2 <"LOAD_MAX">;
 227 defm si_atomic_load_or : SIAtomicM0Glue2 <"LOAD_OR">;
 228 defm si_atomic_load_sub : SIAtomicM0Glue2 <"LOAD_SUB">;
 229 defm si_atomic_load_xor : SIAtomicM0Glue2 <"LOAD_XOR">;
 230 defm si_atomic_load_umin : SIAtomicM0Glue2 <"LOAD_UMIN">;
 231 defm si_atomic_load_umax : SIAtomicM0Glue2 <"LOAD_UMAX">;
 232 defm si_atomic_swap : SIAtomicM0Glue2 <"SWAP">;
 233
 234 def si_atomic_cmp_swap_glue : SDNode <"ISD::ATOMIC_CMP_SWAP", SDTAtomic3,
 235   [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 236 >;
 237
 238 defm si_atomic_cmp_swap : AtomicCmpSwapLocal <si_atomic_cmp_swap_glue>;
 239
 240 // Transformation function, extract the lower 32bit of a 64bit immediate
 241 def LO32 : SDNodeXForm<imm, [{
 242   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, SDLoc(N),
 243                                    MVT::i32);
 244 }]>;
 245
 246 def LO32f : SDNodeXForm<fpimm, [{
 247   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 248   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 249 }]>;
 250
 251 // Transformation function, extract the upper 32bit of a 64bit immediate
 252 def HI32 : SDNodeXForm<imm, [{
 253   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, SDLoc(N), MVT::i32);
 254 }]>;
 255
 256 def HI32f : SDNodeXForm<fpimm, [{
 257   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 258   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), SDLoc(N),
 259                                      MVT::f32);
 260 }]>;
 261
 262 def IMM8bitDWORD : PatLeaf <(imm),
 263   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 264 >;
 265
 266 def as_dword_i32imm : SDNodeXForm<imm, [{
 267   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, SDLoc(N), MVT::i32);
 268 }]>;
 269
 270 def as_i1imm : SDNodeXForm<imm, [{
 271   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i1);
 272 }]>;
 273
 274 def as_i8imm : SDNodeXForm<imm, [{
 275   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i8);
 276 }]>;
 277
 278 def as_i16imm : SDNodeXForm<imm, [{
 279   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i16);
 280 }]>;
 281
 282 def as_i32imm: SDNodeXForm<imm, [{
 283   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i32);
 284 }]>;
 285
 286 def as_i64imm: SDNodeXForm<imm, [{
 287   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i64);
 288 }]>;
 289
 290 // Copied from the AArch64 backend:
 291 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 292 return CurDAG->getTargetConstant(
 293   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 294 }]>;
 295
 296 // Copied from the AArch64 backend:
 297 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 298 return CurDAG->getTargetConstant(
 299   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 300 }]>;
 301
 302 def IMM8bit : PatLeaf <(imm),
 303   [{return isUInt<8>(N->getZExtValue());}]
 304 >;
 305
 306 def IMM12bit : PatLeaf <(imm),
 307   [{return isUInt<12>(N->getZExtValue());}]
 308 >;
 309
 310 def IMM16bit : PatLeaf <(imm),
 311   [{return isUInt<16>(N->getZExtValue());}]
 312 >;
 313
 314 def IMM20bit : PatLeaf <(imm),
 315   [{return isUInt<20>(N->getZExtValue());}]
 316 >;
 317
 318 def IMM32bit : PatLeaf <(imm),
 319   [{return isUInt<32>(N->getZExtValue());}]
 320 >;
 321
 322 def mubuf_vaddr_offset : PatFrag<
 323   (ops node:$ptr, node:$offset, node:$imm_offset),
 324   (add (add node:$ptr, node:$offset), node:$imm_offset)
 325 >;
 326
 327 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 328   return isInlineImmediate(N);
 329 }]>;
 330
 331 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 332   return isInlineImmediate(N);
 333 }]>;
 334
 335 class SGPRImm <dag frag> : PatLeaf<frag, [{
 336   if (Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 337     return false;
 338   }
 339   const SIRegisterInfo *SIRI =
 340       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 341   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 342                                                 U != E; ++U) {
 343     const TargetRegisterClass *RC = getOperandRegClass(*U, U.getOperandNo());
 344     if (RC && SIRI->isSGPRClass(RC))
 345       return true;
 346   }
 347   return false;
 348 }]>;
 349
 350 //===----------------------------------------------------------------------===//
 351 // Custom Operands
 352 //===----------------------------------------------------------------------===//
 353
 354 def FRAMEri32 : Operand<iPTR> {
 355   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 356 }
 357
 358 def SoppBrTarget : AsmOperandClass {
 359   let Name = "SoppBrTarget";
 360   let ParserMethod = "parseSOppBrTarget";
 361 }
 362
 363 def sopp_brtarget : Operand<OtherVT> {
 364   let EncoderMethod = "getSOPPBrEncoding";
 365   let OperandType = "OPERAND_PCREL";
 366   let ParserMatchClass = SoppBrTarget;
 367 }
 368
 369 include "SIInstrFormats.td"
 370 include "VIInstrFormats.td"
 371
 372 def MubufOffsetMatchClass : AsmOperandClass {
 373   let Name = "MubufOffset";
 374   let ParserMethod = "parseMubufOptionalOps";
 375   let RenderMethod = "addImmOperands";
 376 }
 377
 378 class DSOffsetBaseMatchClass <string parser> : AsmOperandClass {
 379   let Name = "DSOffset"#parser;
 380   let ParserMethod = parser;
 381   let RenderMethod = "addImmOperands";
 382   let PredicateMethod = "isDSOffset";
 383 }
 384
 385 def DSOffsetMatchClass : DSOffsetBaseMatchClass <"parseDSOptionalOps">;
 386 def DSOffsetGDSMatchClass : DSOffsetBaseMatchClass <"parseDSOffsetOptional">;
 387
 388 def DSOffset01MatchClass : AsmOperandClass {
 389   let Name = "DSOffset1";
 390   let ParserMethod = "parseDSOff01OptionalOps";
 391   let RenderMethod = "addImmOperands";
 392   let PredicateMethod = "isDSOffset01";
 393 }
 394
 395 class GDSBaseMatchClass <string parser> : AsmOperandClass {
 396   let Name = "GDS"#parser;
 397   let PredicateMethod = "isImm";
 398   let ParserMethod = parser;
 399   let RenderMethod = "addImmOperands";
 400 }
 401
 402 def GDSMatchClass : GDSBaseMatchClass <"parseDSOptionalOps">;
 403 def GDS01MatchClass : GDSBaseMatchClass <"parseDSOff01OptionalOps">;
 404
 405 class GLCBaseMatchClass <string parser> : AsmOperandClass {
 406   let Name = "GLC"#parser;
 407   let PredicateMethod = "isImm";
 408   let ParserMethod = parser;
 409   let RenderMethod = "addImmOperands";
 410 }
 411
 412 def GLCMubufMatchClass : GLCBaseMatchClass <"parseMubufOptionalOps">;
 413 def GLCFlatMatchClass : GLCBaseMatchClass <"parseFlatOptionalOps">;
 414
 415 class SLCBaseMatchClass <string parser> : AsmOperandClass {
 416   let Name = "SLC"#parser;
 417   let PredicateMethod = "isImm";
 418   let ParserMethod = parser;
 419   let RenderMethod = "addImmOperands";
 420 }
 421
 422 def SLCMubufMatchClass : SLCBaseMatchClass <"parseMubufOptionalOps">;
 423 def SLCFlatMatchClass : SLCBaseMatchClass <"parseFlatOptionalOps">;
 424 def SLCFlatAtomicMatchClass : SLCBaseMatchClass <"parseFlatAtomicOptionalOps">;
 425
 426 class TFEBaseMatchClass <string parser> : AsmOperandClass {
 427   let Name = "TFE"#parser;
 428   let PredicateMethod = "isImm";
 429   let ParserMethod = parser;
 430   let RenderMethod = "addImmOperands";
 431 }
 432
 433 def TFEMubufMatchClass : TFEBaseMatchClass <"parseMubufOptionalOps">;
 434 def TFEFlatMatchClass : TFEBaseMatchClass <"parseFlatOptionalOps">;
 435 def TFEFlatAtomicMatchClass : TFEBaseMatchClass <"parseFlatAtomicOptionalOps">;
 436
 437 def OModMatchClass : AsmOperandClass {
 438   let Name = "OMod";
 439   let PredicateMethod = "isImm";
 440   let ParserMethod = "parseVOP3OptionalOps";
 441   let RenderMethod = "addImmOperands";
 442 }
 443
 444 def ClampMatchClass : AsmOperandClass {
 445   let Name = "Clamp";
 446   let PredicateMethod = "isImm";
 447   let ParserMethod = "parseVOP3OptionalOps";
 448   let RenderMethod = "addImmOperands";
 449 }
 450
 451 class SMRDOffsetBaseMatchClass <string predicate> : AsmOperandClass {
 452   let Name = "SMRDOffset"#predicate;
 453   let PredicateMethod = predicate;
 454   let RenderMethod = "addImmOperands";
 455 }
 456
 457 def SMRDOffsetMatchClass : SMRDOffsetBaseMatchClass <"isSMRDOffset">;
 458 def SMRDLiteralOffsetMatchClass : SMRDOffsetBaseMatchClass <
 459   "isSMRDLiteralOffset"
 460 >;
 461
 462 let OperandType = "OPERAND_IMMEDIATE" in {
 463
 464 def offen : Operand<i1> {
 465   let PrintMethod = "printOffen";
 466 }
 467 def idxen : Operand<i1> {
 468   let PrintMethod = "printIdxen";
 469 }
 470 def addr64 : Operand<i1> {
 471   let PrintMethod = "printAddr64";
 472 }
 473 def mbuf_offset : Operand<i16> {
 474   let PrintMethod = "printMBUFOffset";
 475   let ParserMatchClass = MubufOffsetMatchClass;
 476 }
 477 class ds_offset_base <AsmOperandClass mc> : Operand<i16> {
 478   let PrintMethod = "printDSOffset";
 479   let ParserMatchClass = mc;
 480 }
 481 def ds_offset : ds_offset_base <DSOffsetMatchClass>;
 482 def ds_offset_gds : ds_offset_base <DSOffsetGDSMatchClass>;
 483
 484 def ds_offset0 : Operand<i8> {
 485   let PrintMethod = "printDSOffset0";
 486   let ParserMatchClass = DSOffset01MatchClass;
 487 }
 488 def ds_offset1 : Operand<i8> {
 489   let PrintMethod = "printDSOffset1";
 490   let ParserMatchClass = DSOffset01MatchClass;
 491 }
 492 class gds_base <AsmOperandClass mc> : Operand <i1> {
 493   let PrintMethod = "printGDS";
 494   let ParserMatchClass = mc;
 495 }
 496 def gds : gds_base <GDSMatchClass>;
 497
 498 def gds01 : gds_base <GDS01MatchClass>;
 499
 500 class glc_base <AsmOperandClass mc> : Operand <i1> {
 501   let PrintMethod = "printGLC";
 502   let ParserMatchClass = mc;
 503 }
 504
 505 def glc : glc_base <GLCMubufMatchClass>;
 506 def glc_flat : glc_base <GLCFlatMatchClass>;
 507
 508 class slc_base <AsmOperandClass mc> : Operand <i1> {
 509   let PrintMethod = "printSLC";
 510   let ParserMatchClass = mc;
 511 }
 512
 513 def slc : slc_base <SLCMubufMatchClass>;
 514 def slc_flat : slc_base <SLCFlatMatchClass>;
 515 def slc_flat_atomic : slc_base <SLCFlatAtomicMatchClass>;
 516
 517 class tfe_base <AsmOperandClass mc> : Operand <i1> {
 518   let PrintMethod = "printTFE";
 519   let ParserMatchClass = mc;
 520 }
 521
 522 def tfe : tfe_base <TFEMubufMatchClass>;
 523 def tfe_flat : tfe_base <TFEFlatMatchClass>;
 524 def tfe_flat_atomic : tfe_base <TFEFlatAtomicMatchClass>;
 525
 526 def omod : Operand <i32> {
 527   let PrintMethod = "printOModSI";
 528   let ParserMatchClass = OModMatchClass;
 529 }
 530
 531 def ClampMod : Operand <i1> {
 532   let PrintMethod = "printClampSI";
 533   let ParserMatchClass = ClampMatchClass;
 534 }
 535
 536 def smrd_offset : Operand <i32> {
 537   let PrintMethod = "printU32ImmOperand";
 538   let ParserMatchClass = SMRDOffsetMatchClass;
 539 }
 540
 541 def smrd_literal_offset : Operand <i32> {
 542   let PrintMethod = "printU32ImmOperand";
 543   let ParserMatchClass = SMRDLiteralOffsetMatchClass;
 544 }
 545
 546 } // End OperandType = "OPERAND_IMMEDIATE"
 547
 548 def VOPDstS64 : VOPDstOperand <SReg_64>;
 549
 550 //===----------------------------------------------------------------------===//
 551 // Complex patterns
 552 //===----------------------------------------------------------------------===//
 553
 554 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 555 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 556
 557 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 558 def MUBUFAddr64 : ComplexPattern<i64, 7, "SelectMUBUFAddr64">;
 559 def MUBUFAddr64Atomic : ComplexPattern<i64, 5, "SelectMUBUFAddr64">;
 560 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 561 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 562 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 563
 564 def SMRDImm   : ComplexPattern<i64, 2, "SelectSMRDImm">;
 565 def SMRDImm32 : ComplexPattern<i64, 2, "SelectSMRDImm32">;
 566 def SMRDSgpr  : ComplexPattern<i64, 2, "SelectSMRDSgpr">;
 567 def SMRDBufferImm   : ComplexPattern<i32, 1, "SelectSMRDBufferImm">;
 568 def SMRDBufferImm32 : ComplexPattern<i32, 1, "SelectSMRDBufferImm32">;
 569 def SMRDBufferSgpr  : ComplexPattern<i32, 1, "SelectSMRDBufferSgpr">;
 570
 571 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 572 def VOP3NoMods0 : ComplexPattern<untyped, 4, "SelectVOP3NoMods0">;
 573 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 574 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 575 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 576 def VOP3NoMods : ComplexPattern<untyped, 2, "SelectVOP3NoMods">;
 577
 578 //===----------------------------------------------------------------------===//
 579 // SI assembler operands
 580 //===----------------------------------------------------------------------===//
 581
 582 def SIOperand {
 583   int ZERO = 0x80;
 584   int VCC = 0x6A;
 585   int FLAT_SCR = 0x68;
 586 }
 587
 588 def SRCMODS {
 589   int NONE = 0;
 590   int NEG = 1;
 591 }
 592
 593 def DSTCLAMP {
 594   int NONE = 0;
 595 }
 596
 597 def DSTOMOD {
 598   int NONE = 0;
 599 }
 600
 601 //===----------------------------------------------------------------------===//
 602 //
 603 // SI Instruction multiclass helpers.
 604 //
 605 // Instructions with _32 take 32-bit operands.
 606 // Instructions with _64 take 64-bit operands.
 607 //
 608 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 609 // encoding is the standard encoding, but instruction that make use of
 610 // any of the instruction modifiers must use the 64-bit encoding.
 611 //
 612 // Instructions with _e32 use the 32-bit encoding.
 613 // Instructions with _e64 use the 64-bit encoding.
 614 //
 615 //===----------------------------------------------------------------------===//
 616
 617 class SIMCInstr <string pseudo, int subtarget> {
 618   string PseudoInstr = pseudo;
 619   int Subtarget = subtarget;
 620 }
 621
 622 //===----------------------------------------------------------------------===//
 623 // EXP classes
 624 //===----------------------------------------------------------------------===//
 625
 626 class EXPCommon : InstSI<
 627   (outs),
 628   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 629        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 630   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 631   [] > {
 632
 633   let EXP_CNT = 1;
 634   let Uses = [EXEC];
 635 }
 636
 637 multiclass EXP_m {
 638
 639   let isPseudo = 1, isCodeGenOnly = 1 in {
 640     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 641   }
 642
 643   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 644
 645   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 646 }
 647
 648 //===----------------------------------------------------------------------===//
 649 // Scalar classes
 650 //===----------------------------------------------------------------------===//
 651
 652 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 653   SOP1 <outs, ins, "", pattern>,
 654   SIMCInstr<opName, SISubtarget.NONE> {
 655   let isPseudo = 1;
 656   let isCodeGenOnly = 1;
 657 }
 658
 659 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm> :
 660   SOP1 <outs, ins, asm, []>,
 661   SOP1e <op.SI>,
 662   SIMCInstr<opName, SISubtarget.SI> {
 663   let isCodeGenOnly = 0;
 664   let AssemblerPredicates = [isSICI];
 665 }
 666
 667 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm> :
 668   SOP1 <outs, ins, asm, []>,
 669   SOP1e <op.VI>,
 670   SIMCInstr<opName, SISubtarget.VI> {
 671   let isCodeGenOnly = 0;
 672   let AssemblerPredicates = [isVI];
 673 }
 674
 675 multiclass SOP1_m <sop1 op, string opName, dag outs, dag ins, string asm,
 676                    list<dag> pattern> {
 677
 678   def "" : SOP1_Pseudo <opName, outs, ins, pattern>;
 679
 680   def _si : SOP1_Real_si <op, opName, outs, ins, asm>;
 681
 682   def _vi : SOP1_Real_vi <op, opName, outs, ins, asm>;
 683
 684 }
 685
 686 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 687     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 688     opName#" $dst, $src0", pattern
 689 >;
 690
 691 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 692     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 693     opName#" $dst, $src0", pattern
 694 >;
 695
 696 // no input, 64-bit output.
 697 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 698   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 699
 700   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 701     opName#" $dst"> {
 702     let ssrc0 = 0;
 703   }
 704
 705   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 706     opName#" $dst"> {
 707     let ssrc0 = 0;
 708   }
 709 }
 710
 711 // 64-bit input, no output
 712 multiclass SOP1_1 <sop1 op, string opName, list<dag> pattern> {
 713   def "" : SOP1_Pseudo <opName, (outs), (ins SReg_64:$src0), pattern>;
 714
 715   def _si : SOP1_Real_si <op, opName, (outs), (ins SReg_64:$src0),
 716     opName#" $src0"> {
 717     let sdst = 0;
 718   }
 719
 720   def _vi : SOP1_Real_vi <op, opName, (outs), (ins SReg_64:$src0),
 721     opName#" $src0"> {
 722     let sdst = 0;
 723   }
 724 }
 725
 726 // 64-bit input, 32-bit output.
 727 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 728     op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 729     opName#" $dst, $src0", pattern
 730 >;
 731
 732 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 733   SOP2<outs, ins, "", pattern>,
 734   SIMCInstr<opName, SISubtarget.NONE> {
 735   let isPseudo = 1;
 736   let isCodeGenOnly = 1;
 737   let Size = 4;
 738
 739   // Pseudo instructions have no encodings, but adding this field here allows
 740   // us to do:
 741   // let sdst = xxx in {
 742   // for multiclasses that include both real and pseudo instructions.
 743   field bits<7> sdst = 0;
 744 }
 745
 746 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm> :
 747   SOP2<outs, ins, asm, []>,
 748   SOP2e<op.SI>,
 749   SIMCInstr<opName, SISubtarget.SI> {
 750   let AssemblerPredicates = [isSICI];
 751 }
 752
 753 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm> :
 754   SOP2<outs, ins, asm, []>,
 755   SOP2e<op.VI>,
 756   SIMCInstr<opName, SISubtarget.VI> {
 757   let AssemblerPredicates = [isVI];
 758 }
 759
 760 multiclass SOP2_m <sop2 op, string opName, dag outs, dag ins, string asm,
 761                    list<dag> pattern> {
 762
 763   def "" : SOP2_Pseudo <opName, outs, ins, pattern>;
 764
 765   def _si : SOP2_Real_si <op, opName, outs, ins, asm>;
 766
 767   def _vi : SOP2_Real_vi <op, opName, outs, ins, asm>;
 768
 769 }
 770
 771 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 772     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0, SSrc_32:$src1),
 773     opName#" $dst, $src0, $src1", pattern
 774 >;
 775
 776 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 777     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_64:$src1),
 778     opName#" $dst, $src0, $src1", pattern
 779 >;
 780
 781 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 782     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_32:$src1),
 783     opName#" $dst, $src0, $src1", pattern
 784 >;
 785
 786 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 787                     string opName, PatLeaf cond> : SOPC <
 788   op, (outs), (ins rc:$src0, rc:$src1),
 789   opName#" $src0, $src1", []> {
 790   let Defs = [SCC];
 791 }
 792
 793 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 794   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 795
 796 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 797   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 798
 799 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 800   SOPK <outs, ins, "", pattern>,
 801   SIMCInstr<opName, SISubtarget.NONE> {
 802   let isPseudo = 1;
 803   let isCodeGenOnly = 1;
 804 }
 805
 806 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm> :
 807   SOPK <outs, ins, asm, []>,
 808   SOPKe <op.SI>,
 809   SIMCInstr<opName, SISubtarget.SI> {
 810   let AssemblerPredicates = [isSICI];
 811   let isCodeGenOnly = 0;
 812 }
 813
 814 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm> :
 815   SOPK <outs, ins, asm, []>,
 816   SOPKe <op.VI>,
 817   SIMCInstr<opName, SISubtarget.VI> {
 818   let AssemblerPredicates = [isVI];
 819   let isCodeGenOnly = 0;
 820 }
 821
 822 multiclass SOPK_m <sopk op, string opName, dag outs, dag ins, string opAsm,
 823                    string asm = opName#opAsm> {
 824   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 825
 826   def _si : SOPK_Real_si <op, opName, outs, ins, asm>;
 827
 828   def _vi : SOPK_Real_vi <op, opName, outs, ins, asm>;
 829
 830 }
 831
 832 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 833   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 834     pattern>;
 835
 836   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 837     opName#" $dst, $src0">;
 838
 839   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 840     opName#" $dst, $src0">;
 841 }
 842
 843 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 844   def "" : SOPK_Pseudo <opName, (outs),
 845     (ins SReg_32:$src0, u16imm:$src1), pattern> {
 846     let Defs = [SCC];
 847   }
 848
 849
 850   def _si : SOPK_Real_si <op, opName, (outs),
 851     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 852     let Defs = [SCC];
 853   }
 854
 855   def _vi : SOPK_Real_vi <op, opName, (outs),
 856     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 857     let Defs = [SCC];
 858   }
 859 }
 860
 861 multiclass SOPK_32TIE <sopk op, string opName, list<dag> pattern> : SOPK_m <
 862   op, opName, (outs SReg_32:$sdst), (ins SReg_32:$src0, u16imm:$simm16),
 863   " $sdst, $simm16"
 864 >;
 865
 866 multiclass SOPK_IMM32 <sopk op, string opName, dag outs, dag ins,
 867                        string argAsm, string asm = opName#argAsm> {
 868
 869   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 870
 871   def _si : SOPK <outs, ins, asm, []>,
 872             SOPK64e <op.SI>,
 873             SIMCInstr<opName, SISubtarget.SI> {
 874               let AssemblerPredicates = [isSICI];
 875               let isCodeGenOnly = 0;
 876             }
 877
 878   def _vi : SOPK <outs, ins, asm, []>,
 879             SOPK64e <op.VI>,
 880             SIMCInstr<opName, SISubtarget.VI> {
 881               let AssemblerPredicates = [isVI];
 882               let isCodeGenOnly = 0;
 883             }
 884 }
 885 //===----------------------------------------------------------------------===//
 886 // SMRD classes
 887 //===----------------------------------------------------------------------===//
 888
 889 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 890   SMRD <outs, ins, "", pattern>,
 891   SIMCInstr<opName, SISubtarget.NONE> {
 892   let isPseudo = 1;
 893   let isCodeGenOnly = 1;
 894 }
 895
 896 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 897                     string asm> :
 898   SMRD <outs, ins, asm, []>,
 899   SMRDe <op, imm>,
 900   SIMCInstr<opName, SISubtarget.SI> {
 901   let AssemblerPredicates = [isSICI];
 902 }
 903
 904 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 905                     string asm, list<dag> pattern = []> :
 906   SMRD <outs, ins, asm, pattern>,
 907   SMEMe_vi <op, imm>,
 908   SIMCInstr<opName, SISubtarget.VI> {
 909   let AssemblerPredicates = [isVI];
 910 }
 911
 912 multiclass SMRD_m <smrd op, string opName, bit imm, dag outs, dag ins,
 913                    string asm, list<dag> pattern> {
 914
 915   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 916
 917   def _si : SMRD_Real_si <op.SI, opName, imm, outs, ins, asm>;
 918
 919   // glc is only applicable to scalar stores, which are not yet
 920   // implemented.
 921   let glc = 0 in {
 922     def _vi : SMRD_Real_vi <op.VI, opName, imm, outs, ins, asm>;
 923   }
 924 }
 925
 926 multiclass SMRD_Inval <smrd op, string opName,
 927                        SDPatternOperator node> {
 928   let hasSideEffects = 1, mayStore = 1 in {
 929     def "" : SMRD_Pseudo <opName, (outs), (ins), [(node)]>;
 930
 931     let sbase = 0, offset = 0 in {
 932       let sdst = 0 in {
 933         def _si : SMRD_Real_si <op.SI, opName, 0, (outs), (ins), opName>;
 934       }
 935
 936       let glc = 0, sdata = 0 in {
 937         def _vi : SMRD_Real_vi <op.VI, opName, 0, (outs), (ins), opName>;
 938       }
 939     }
 940   }
 941 }
 942
 943 class SMEM_Inval <bits<8> op, string opName, SDPatternOperator node> :
 944   SMRD_Real_vi<op, opName, 0, (outs), (ins), opName, [(node)]> {
 945   let hasSideEffects = 1;
 946   let mayStore = 1;
 947   let sbase = 0;
 948   let sdata = 0;
 949   let glc = 0;
 950   let offset = 0;
 951 }
 952
 953 multiclass SMRD_Helper <smrd op, string opName, RegisterClass baseClass,
 954                         RegisterClass dstClass> {
 955   defm _IMM : SMRD_m <
 956     op, opName#"_IMM", 1, (outs dstClass:$dst),
 957     (ins baseClass:$sbase, smrd_offset:$offset),
 958     opName#" $dst, $sbase, $offset", []
 959   >;
 960
 961   def _IMM_ci : SMRD <
 962     (outs dstClass:$dst), (ins baseClass:$sbase, smrd_literal_offset:$offset),
 963     opName#" $dst, $sbase, $offset", []>, SMRD_IMMe_ci <op.SI> {
 964     let AssemblerPredicates = [isCIOnly];
 965   }
 966
 967   defm _SGPR : SMRD_m <
 968     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 969     (ins baseClass:$sbase, SReg_32:$soff),
 970     opName#" $dst, $sbase, $soff", []
 971   >;
 972 }
 973
 974 //===----------------------------------------------------------------------===//
 975 // Vector ALU classes
 976 //===----------------------------------------------------------------------===//
 977
 978 // This must always be right before the operand being input modified.
 979 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 980   let PrintMethod = "printOperandAndMods";
 981 }
 982
 983 def InputModsMatchClass : AsmOperandClass {
 984   let Name = "RegWithInputMods";
 985 }
 986
 987 def InputModsNoDefault : Operand <i32> {
 988   let PrintMethod = "printOperandAndMods";
 989   let ParserMatchClass = InputModsMatchClass;
 990 }
 991
 992 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 993   int ret =
 994     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 995          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 996                                               3)); // VOP3
 997 }
 998
 999 // Returns the register class to use for the destination of VOP[123C]
1000 // instructions for the given VT.
1001 class getVALUDstForVT<ValueType VT> {
1002   RegisterOperand ret = !if(!eq(VT.Size, 32), VOPDstOperand<VGPR_32>,
1003                           !if(!eq(VT.Size, 64), VOPDstOperand<VReg_64>,
1004                             !if(!eq(VT.Size, 16), VOPDstOperand<VGPR_32>,
1005                             VOPDstOperand<SReg_64>))); // else VT == i1
1006 }
1007
1008 // Returns the register class to use for source 0 of VOP[12C]
1009 // instructions for the given VT.
1010 class getVOPSrc0ForVT<ValueType VT> {
1011   RegisterOperand ret = !if(!eq(VT.Size, 64), VSrc_64, VSrc_32);
1012 }
1013
1014 // Returns the register class to use for source 1 of VOP[12C] for the
1015 // given VT.
1016 class getVOPSrc1ForVT<ValueType VT> {
1017   RegisterClass ret = !if(!eq(VT.Size, 64), VReg_64, VGPR_32);
1018 }
1019
1020 // Returns the register class to use for sources of VOP3 instructions for the
1021 // given VT.
1022 class getVOP3SrcForVT<ValueType VT> {
1023   RegisterOperand ret =
1024   !if(!eq(VT.Size, 64),
1025       VCSrc_64,
1026       !if(!eq(VT.Value, i1.Value),
1027           SCSrc_64,
1028           VCSrc_32
1029        )
1030     );
1031 }
1032
1033 // Returns 1 if the source arguments have modifiers, 0 if they do not.
1034 // XXX - do f16 instructions?
1035 class hasModifiers<ValueType SrcVT> {
1036   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
1037             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
1038 }
1039
1040 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
1041 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
1042   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
1043             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
1044                                     (ins)));
1045 }
1046
1047 // Returns the input arguments for VOP3 instructions for the given SrcVT.
1048 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
1049                 RegisterOperand Src2RC, int NumSrcArgs,
1050                 bit HasModifiers> {
1051
1052   dag ret =
1053     !if (!eq(NumSrcArgs, 1),
1054       !if (!eq(HasModifiers, 1),
1055         // VOP1 with modifiers
1056         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1057              ClampMod:$clamp, omod:$omod)
1058       /* else */,
1059         // VOP1 without modifiers
1060         (ins Src0RC:$src0)
1061       /* endif */ ),
1062     !if (!eq(NumSrcArgs, 2),
1063       !if (!eq(HasModifiers, 1),
1064         // VOP 2 with modifiers
1065         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1066              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1067              ClampMod:$clamp, omod:$omod)
1068       /* else */,
1069         // VOP2 without modifiers
1070         (ins Src0RC:$src0, Src1RC:$src1)
1071       /* endif */ )
1072     /* NumSrcArgs == 3 */,
1073       !if (!eq(HasModifiers, 1),
1074         // VOP3 with modifiers
1075         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1076              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1077              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
1078              ClampMod:$clamp, omod:$omod)
1079       /* else */,
1080         // VOP3 without modifiers
1081         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
1082       /* endif */ )));
1083 }
1084
1085 // Returns the assembly string for the inputs and outputs of a VOP[12C]
1086 // instruction.  This does not add the _e32 suffix, so it can be reused
1087 // by getAsm64.
1088 class getAsm32 <int NumSrcArgs> {
1089   string src1 = ", $src1";
1090   string src2 = ", $src2";
1091   string ret = "$dst, $src0"#
1092                !if(!eq(NumSrcArgs, 1), "", src1)#
1093                !if(!eq(NumSrcArgs, 3), src2, "");
1094 }
1095
1096 // Returns the assembly string for the inputs and outputs of a VOP3
1097 // instruction.
1098 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
1099   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
1100   string src1 = !if(!eq(NumSrcArgs, 1), "",
1101                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
1102                                            " $src1_modifiers,"));
1103   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
1104   string ret =
1105   !if(!eq(HasModifiers, 0),
1106       getAsm32<NumSrcArgs>.ret,
1107       "$dst, "#src0#src1#src2#"$clamp"#"$omod");
1108 }
1109
1110 class VOPProfile <list<ValueType> _ArgVT> {
1111
1112   field list<ValueType> ArgVT = _ArgVT;
1113
1114   field ValueType DstVT = ArgVT[0];
1115   field ValueType Src0VT = ArgVT[1];
1116   field ValueType Src1VT = ArgVT[2];
1117   field ValueType Src2VT = ArgVT[3];
1118   field RegisterOperand DstRC = getVALUDstForVT<DstVT>.ret;
1119   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
1120   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
1121   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
1122   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
1123   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
1124
1125   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
1126   field bit HasModifiers = hasModifiers<Src0VT>.ret;
1127
1128   field dag Outs = (outs DstRC:$dst);
1129
1130   // VOP3b instructions are a special case with a second explicit
1131   // output. This is manually overridden for them.
1132   field dag Outs32 = Outs;
1133   field dag Outs64 = Outs;
1134
1135   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
1136   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
1137                              HasModifiers>.ret;
1138
1139   field string Asm32 = getAsm32<NumSrcArgs>.ret;
1140   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
1141 }
1142
1143 // FIXME: I think these F16/I16 profiles will need to use f16/i16 types in order
1144 //        for the instruction patterns to work.
1145 def VOP_F16_F16 : VOPProfile <[f16, f16, untyped, untyped]>;
1146 def VOP_F16_I16 : VOPProfile <[f16, i32, untyped, untyped]>;
1147 def VOP_I16_F16 : VOPProfile <[i32, f16, untyped, untyped]>;
1148
1149 def VOP_F16_F16_F16 : VOPProfile <[f16, f16, f16, untyped]>;
1150 def VOP_F16_F16_I16 : VOPProfile <[f16, f16, i32, untyped]>;
1151 def VOP_I16_I16_I16 : VOPProfile <[i32, i32, i32, untyped]>;
1152
1153 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
1154 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
1155 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
1156 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
1157 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
1158 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
1159 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
1160 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
1161 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
1162
1163 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
1164 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
1165 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
1166 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
1167 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
1168 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
1169 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
1170
1171 // Write out to vcc or arbitrary SGPR.
1172 def VOP2b_I32_I1_I32_I32 : VOPProfile<[i32, i32, i32, untyped]> {
1173   let Asm32 = "$dst, vcc, $src0, $src1";
1174   let Asm64 = "$dst, $sdst, $src0, $src1";
1175   let Outs32 = (outs DstRC:$dst);
1176   let Outs64 = (outs DstRC:$dst, SReg_64:$sdst);
1177 }
1178
1179 // Write out to vcc or arbitrary SGPR and read in from vcc or
1180 // arbitrary SGPR.
1181 def VOP2b_I32_I1_I32_I32_I1 : VOPProfile<[i32, i32, i32, i1]> {
1182   let Src0RC32 = VCSrc_32;
1183   let Asm32 = "$dst, vcc, $src0, $src1, vcc";
1184   let Asm64 = "$dst, $sdst, $src0, $src1, $src2";
1185   let Outs32 = (outs DstRC:$dst);
1186   let Outs64 = (outs DstRC:$dst, SReg_64:$sdst);
1187
1188   // Suppress src2 implied by type since the 32-bit encoding uses an
1189   // implicit VCC use.
1190   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
1191 }
1192
1193 class VOP3b_Profile<ValueType vt> : VOPProfile<[vt, vt, vt, vt]> {
1194   let Outs64 = (outs DstRC:$vdst, SReg_64:$sdst);
1195   let Asm64 = "$vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod";
1196 }
1197
1198 def VOP3b_F32_I1_F32_F32_F32 : VOP3b_Profile<f32> {
1199   // FIXME: Hack to stop printing _e64
1200   let DstRC = RegisterOperand<VGPR_32>;
1201 }
1202
1203 def VOP3b_F64_I1_F64_F64_F64 : VOP3b_Profile<f64> {
1204   // FIXME: Hack to stop printing _e64
1205   let DstRC = RegisterOperand<VReg_64>;
1206 }
1207
1208 // VOPC instructions are a special case because for the 32-bit
1209 // encoding, we want to display the implicit vcc write as if it were
1210 // an explicit $dst.
1211 class VOPC_Profile<ValueType vt0, ValueType vt1 = vt0> : VOPProfile <[i1, vt0, vt1, untyped]> {
1212   let Asm32 = "vcc, $src0, $src1";
1213 }
1214
1215 class VOPC_Class_Profile<ValueType vt> : VOPC_Profile<vt, i32> {
1216   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
1217   let Asm64 = "$dst, $src0_modifiers, $src1";
1218 }
1219
1220 def VOPC_I1_F32_F32 : VOPC_Profile<f32>;
1221 def VOPC_I1_F64_F64 : VOPC_Profile<f64>;
1222 def VOPC_I1_I32_I32 : VOPC_Profile<i32>;
1223 def VOPC_I1_I64_I64 : VOPC_Profile<i64>;
1224
1225 def VOPC_I1_F32_I32 : VOPC_Class_Profile<f32>;
1226 def VOPC_I1_F64_I32 : VOPC_Class_Profile<f64>;
1227
1228 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
1229 def VOP_I64_I32_I64 : VOPProfile <[i64, i32, i64, untyped]>;
1230 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
1231 def VOP_CNDMASK : VOPProfile <[i32, i32, i32, untyped]> {
1232   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
1233   let Ins64 = (ins Src0RC64:$src0, Src1RC64:$src1, SSrc_64:$src2);
1234   let Asm64 = "$dst, $src0, $src1, $src2";
1235 }
1236
1237 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
1238 def VOP_MADK : VOPProfile <[f32, f32, f32, f32]> {
1239   field dag Ins = (ins VCSrc_32:$src0, VGPR_32:$vsrc1, u32imm:$src2);
1240   field string Asm = "$dst, $src0, $vsrc1, $src2";
1241 }
1242 def VOP_MAC : VOPProfile <[f32, f32, f32, f32]> {
1243   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VGPR_32:$src2);
1244   let Ins64 = getIns64<Src0RC64, Src1RC64, RegisterOperand<VGPR_32>, 3,
1245                              HasModifiers>.ret;
1246   let Asm32 = getAsm32<2>.ret;
1247   let Asm64 = getAsm64<2, HasModifiers>.ret;
1248 }
1249 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
1250 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
1251 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
1252
1253 class SIInstAlias <string asm, dag result> : InstAlias <asm, result>,
1254                                              PredicateControl {
1255   field bit isCompare;
1256   field bit isCommutable;
1257 }
1258
1259 class VOP <string opName> {
1260   string OpName = opName;
1261 }
1262
1263 class VOP2_REV <string revOp, bit isOrig> {
1264   string RevOp = revOp;
1265   bit IsOrig = isOrig;
1266 }
1267
1268 class AtomicNoRet <string noRetOp, bit isRet> {
1269   string NoRetOp = noRetOp;
1270   bit IsRet = isRet;
1271 }
1272
1273 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1274   VOP1Common <outs, ins, "", pattern>,
1275   VOP <opName>,
1276   SIMCInstr <opName#"_e32", SISubtarget.NONE>,
1277   MnemonicAlias<opName#"_e32", opName> {
1278   let isPseudo = 1;
1279   let isCodeGenOnly = 1;
1280
1281   field bits<8> vdst;
1282   field bits<9> src0;
1283 }
1284
1285 class VOP1_Real_si <string opName, vop1 op, dag outs, dag ins, string asm> :
1286   VOP1<op.SI, outs, ins, asm, []>,
1287   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1288   let AssemblerPredicate = SIAssemblerPredicate;
1289 }
1290
1291 class VOP1_Real_vi <string opName, vop1 op, dag outs, dag ins, string asm> :
1292   VOP1<op.VI, outs, ins, asm, []>,
1293   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1294   let AssemblerPredicates = [isVI];
1295 }
1296
1297 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1298                    string opName> {
1299   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1300
1301   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1302
1303   def _vi : VOP1_Real_vi <opName, op, outs, ins, asm>;
1304 }
1305
1306 multiclass VOP1SI_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1307                    string opName> {
1308   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1309
1310   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1311 }
1312
1313 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1314   VOP2Common <outs, ins, "", pattern>,
1315   VOP <opName>,
1316   SIMCInstr<opName#"_e32", SISubtarget.NONE>,
1317   MnemonicAlias<opName#"_e32", opName> {
1318   let isPseudo = 1;
1319   let isCodeGenOnly = 1;
1320 }
1321
1322 class VOP2_Real_si <string opName, vop2 op, dag outs, dag ins, string asm> :
1323   VOP2 <op.SI, outs, ins, opName#asm, []>,
1324   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1325   let AssemblerPredicates = [isSICI];
1326 }
1327
1328 class VOP2_Real_vi <string opName, vop2 op, dag outs, dag ins, string asm> :
1329   VOP2 <op.VI, outs, ins, opName#asm, []>,
1330   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1331   let AssemblerPredicates = [isVI];
1332 }
1333
1334 multiclass VOP2SI_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1335                      string opName, string revOp> {
1336   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1337            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1338
1339   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1340 }
1341
1342 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1343                    string opName, string revOp> {
1344   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1345            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1346
1347   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1348
1349   def _vi : VOP2_Real_vi <opName, op, outs, ins, asm>;
1350
1351 }
1352
1353 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
1354
1355   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
1356   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
1357   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ?, 0), 0);
1358   bits<2> omod = !if(HasModifiers, ?, 0);
1359   bits<1> clamp = !if(HasModifiers, ?, 0);
1360   bits<9> src1 = !if(HasSrc1, ?, 0);
1361   bits<9> src2 = !if(HasSrc2, ?, 0);
1362 }
1363
1364 class VOP3DisableModFields <bit HasSrc0Mods,
1365                             bit HasSrc1Mods = 0,
1366                             bit HasSrc2Mods = 0,
1367                             bit HasOutputMods = 0> {
1368   bits<2> src0_modifiers = !if(HasSrc0Mods, ?, 0);
1369   bits<2> src1_modifiers = !if(HasSrc1Mods, ?, 0);
1370   bits<2> src2_modifiers = !if(HasSrc2Mods, ?, 0);
1371   bits<2> omod = !if(HasOutputMods, ?, 0);
1372   bits<1> clamp = !if(HasOutputMods, ?, 0);
1373 }
1374
1375 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1376   VOP3Common <outs, ins, "", pattern>,
1377   VOP <opName>,
1378   SIMCInstr<opName#"_e64", SISubtarget.NONE>,
1379   MnemonicAlias<opName#"_e64", opName> {
1380   let isPseudo = 1;
1381   let isCodeGenOnly = 1;
1382 }
1383
1384 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1385   VOP3Common <outs, ins, asm, []>,
1386   VOP3e <op>,
1387   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1388   let AssemblerPredicates = [isSICI];
1389 }
1390
1391 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1392   VOP3Common <outs, ins, asm, []>,
1393   VOP3e_vi <op>,
1394   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1395   let AssemblerPredicates = [isVI];
1396 }
1397
1398 class VOP3b_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1399   VOP3Common <outs, ins, asm, []>,
1400   VOP3be <op>,
1401   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1402   let AssemblerPredicates = [isSICI];
1403 }
1404
1405 class VOP3b_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1406   VOP3Common <outs, ins, asm, []>,
1407   VOP3be_vi <op>,
1408   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1409   let AssemblerPredicates = [isVI];
1410 }
1411
1412 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1413                    string opName, int NumSrcArgs, bit HasMods = 1> {
1414
1415   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1416
1417   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1418             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1419                               !if(!eq(NumSrcArgs, 2), 0, 1),
1420                               HasMods>;
1421   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1422             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1423                               !if(!eq(NumSrcArgs, 2), 0, 1),
1424                               HasMods>;
1425 }
1426
1427 // VOP3_m without source modifiers
1428 multiclass VOP3_m_nomods <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1429                    string opName, int NumSrcArgs, bit HasMods = 1> {
1430
1431   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1432
1433   let src0_modifiers = 0,
1434       src1_modifiers = 0,
1435       src2_modifiers = 0,
1436       clamp = 0,
1437       omod = 0 in {
1438     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
1439     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
1440   }
1441 }
1442
1443 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
1444                      list<dag> pattern, string opName, bit HasMods = 1> {
1445
1446   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1447
1448   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1449             VOP3DisableFields<0, 0, HasMods>;
1450
1451   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1452             VOP3DisableFields<0, 0, HasMods>;
1453 }
1454
1455 multiclass VOP3SI_1_m <vop op, dag outs, dag ins, string asm,
1456                      list<dag> pattern, string opName, bit HasMods = 1> {
1457
1458   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1459
1460   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1461             VOP3DisableFields<0, 0, HasMods>;
1462   // No VI instruction. This class is for SI only.
1463 }
1464
1465 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
1466                      list<dag> pattern, string opName, string revOp,
1467                      bit HasMods = 1> {
1468
1469   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1470            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1471
1472   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1473             VOP3DisableFields<1, 0, HasMods>;
1474
1475   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1476             VOP3DisableFields<1, 0, HasMods>;
1477 }
1478
1479 multiclass VOP3SI_2_m <vop op, dag outs, dag ins, string asm,
1480                      list<dag> pattern, string opName, string revOp,
1481                      bit HasMods = 1> {
1482
1483   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1484            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1485
1486   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1487             VOP3DisableFields<1, 0, HasMods>;
1488
1489   // No VI instruction. This class is for SI only.
1490 }
1491
1492 // Two operand VOP3b instruction that may have a 3rd SGPR bool operand
1493 // instead of an implicit VCC as in the VOP2b format.
1494 multiclass VOP3b_2_3_m <vop op, dag outs, dag ins, string asm,
1495                         list<dag> pattern, string opName, string revOp,
1496                         bit HasMods = 1, bit useSrc2Input = 0> {
1497   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1498
1499   def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1500             VOP3DisableFields<1, useSrc2Input, HasMods>;
1501
1502   def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1503             VOP3DisableFields<1, useSrc2Input, HasMods>;
1504 }
1505
1506 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
1507                      list<dag> pattern, string opName,
1508                      bit HasMods, bit defExec,
1509                      string revOp, list<SchedReadWrite> sched> {
1510
1511   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1512            VOP2_REV<revOp#"_e64", !eq(revOp, opName)> {
1513     let Defs = !if(defExec, [EXEC], []);
1514     let SchedRW = sched;
1515   }
1516
1517   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1518             VOP3DisableFields<1, 0, HasMods> {
1519     let Defs = !if(defExec, [EXEC], []);
1520     let SchedRW = sched;
1521   }
1522
1523   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1524             VOP3DisableFields<1, 0, HasMods> {
1525     let Defs = !if(defExec, [EXEC], []);
1526     let SchedRW = sched;
1527   }
1528 }
1529
1530 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
1531 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
1532                          string asm, list<dag> pattern = []> {
1533   let isPseudo = 1, isCodeGenOnly = 1 in {
1534     def "" : VOPAnyCommon <outs, ins, "", pattern>,
1535              SIMCInstr<opName, SISubtarget.NONE>;
1536   }
1537
1538   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1539             SIMCInstr <opName, SISubtarget.SI> {
1540             let AssemblerPredicates = [isSICI];
1541   }
1542
1543   def _vi : VOP3Common <outs, ins, asm, []>,
1544             VOP3e_vi <op.VI3>,
1545             VOP3DisableFields <1, 0, 0>,
1546             SIMCInstr <opName, SISubtarget.VI> {
1547             let AssemblerPredicates = [isVI];
1548   }
1549 }
1550
1551 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
1552                         dag ins32, string asm32, list<dag> pat32,
1553                         dag ins64, string asm64, list<dag> pat64,
1554                         bit HasMods> {
1555
1556   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
1557
1558   defm _e64 : VOP3_1_m <op, outs, ins64, opName#asm64, pat64, opName, HasMods>;
1559 }
1560
1561 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1562                      SDPatternOperator node = null_frag> : VOP1_Helper <
1563   op, opName, P.Outs,
1564   P.Ins32, P.Asm32, [],
1565   P.Ins64, P.Asm64,
1566   !if(P.HasModifiers,
1567       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1568                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1569       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1570   P.HasModifiers
1571 >;
1572
1573 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1574                        SDPatternOperator node = null_frag> {
1575
1576   defm _e32 : VOP1SI_m <op, P.Outs, P.Ins32, opName#P.Asm32, [], opName>;
1577
1578   defm _e64 : VOP3SI_1_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1579     !if(P.HasModifiers,
1580       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1581                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1582       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1583     opName, P.HasModifiers>;
1584 }
1585
1586 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1587                         dag ins32, string asm32, list<dag> pat32,
1588                         dag ins64, string asm64, list<dag> pat64,
1589                         string revOp, bit HasMods> {
1590   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1591
1592   defm _e64 : VOP3_2_m <op,
1593     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1594   >;
1595 }
1596
1597 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1598                      SDPatternOperator node = null_frag,
1599                      string revOp = opName> : VOP2_Helper <
1600   op, opName, P.Outs,
1601   P.Ins32, P.Asm32, [],
1602   P.Ins64, P.Asm64,
1603   !if(P.HasModifiers,
1604       [(set P.DstVT:$dst,
1605            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1606                                       i1:$clamp, i32:$omod)),
1607                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1608       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1609   revOp, P.HasModifiers
1610 >;
1611
1612 multiclass VOP2InstSI <vop2 op, string opName, VOPProfile P,
1613                        SDPatternOperator node = null_frag,
1614                        string revOp = opName> {
1615   defm _e32 : VOP2SI_m <op, P.Outs, P.Ins32, P.Asm32, [], opName, revOp>;
1616
1617   defm _e64 : VOP3SI_2_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1618     !if(P.HasModifiers,
1619         [(set P.DstVT:$dst,
1620              (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1621                                         i1:$clamp, i32:$omod)),
1622                    (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1623         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1624     opName, revOp, P.HasModifiers>;
1625 }
1626
1627 multiclass VOP2b_Helper <vop2 op, string opName, dag outs32, dag outs64,
1628                          dag ins32, string asm32, list<dag> pat32,
1629                          dag ins64, string asm64, list<dag> pat64,
1630                          string revOp, bit HasMods, bit useSGPRInput> {
1631   let SchedRW = [Write32Bit, WriteSALU] in {
1632     let Uses = !if(useSGPRInput, [VCC, EXEC], [EXEC]), Defs = [VCC] in {
1633       defm _e32 : VOP2_m <op, outs32, ins32, asm32, pat32, opName, revOp>;
1634     }
1635
1636     defm _e64 : VOP3b_2_3_m <op,
1637       outs64, ins64, opName#asm64, pat64, opName, revOp, HasMods, useSGPRInput
1638     >;
1639   }
1640 }
1641
1642 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1643                       SDPatternOperator node = null_frag,
1644                       string revOp = opName> : VOP2b_Helper <
1645   op, opName, P.Outs32, P.Outs64,
1646   P.Ins32, P.Asm32, [],
1647   P.Ins64, P.Asm64,
1648   !if(P.HasModifiers,
1649       [(set P.DstVT:$dst,
1650            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1651                                       i1:$clamp, i32:$omod)),
1652                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1653       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1654   revOp, P.HasModifiers, !eq(P.NumSrcArgs, 3)
1655 >;
1656
1657 // A VOP2 instruction that is VOP3-only on VI.
1658 multiclass VOP2_VI3_Helper <vop23 op, string opName, dag outs,
1659                             dag ins32, string asm32, list<dag> pat32,
1660                             dag ins64, string asm64, list<dag> pat64,
1661                             string revOp, bit HasMods> {
1662   defm _e32 : VOP2SI_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1663
1664   defm _e64 : VOP3_2_m <op, outs, ins64, opName#asm64, pat64, opName,
1665                         revOp, HasMods>;
1666 }
1667
1668 multiclass VOP2_VI3_Inst <vop23 op, string opName, VOPProfile P,
1669                           SDPatternOperator node = null_frag,
1670                           string revOp = opName>
1671                           : VOP2_VI3_Helper <
1672   op, opName, P.Outs,
1673   P.Ins32, P.Asm32, [],
1674   P.Ins64, P.Asm64,
1675   !if(P.HasModifiers,
1676       [(set P.DstVT:$dst,
1677            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1678                                       i1:$clamp, i32:$omod)),
1679                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1680       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1681   revOp, P.HasModifiers
1682 >;
1683
1684 multiclass VOP2MADK <vop2 op, string opName, list<dag> pattern = []> {
1685
1686   def "" : VOP2_Pseudo <VOP_MADK.Outs, VOP_MADK.Ins, pattern, opName>;
1687
1688 let isCodeGenOnly = 0 in {
1689   def _si : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1690                         !strconcat(opName, VOP_MADK.Asm), []>,
1691             SIMCInstr <opName#"_e32", SISubtarget.SI>,
1692             VOP2_MADKe <op.SI> {
1693             let AssemblerPredicates = [isSICI];
1694             }
1695
1696   def _vi : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1697                         !strconcat(opName, VOP_MADK.Asm), []>,
1698             SIMCInstr <opName#"_e32", SISubtarget.VI>,
1699             VOP2_MADKe <op.VI> {
1700             let AssemblerPredicates = [isVI];
1701             }
1702 } // End isCodeGenOnly = 0
1703 }
1704
1705 class VOPC_Pseudo <dag ins, list<dag> pattern, string opName> :
1706   VOPCCommon <ins, "", pattern>,
1707   VOP <opName>,
1708   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
1709   let isPseudo = 1;
1710   let isCodeGenOnly = 1;
1711 }
1712
1713 multiclass VOPC_m <vopc op, dag ins, string op_asm, list<dag> pattern,
1714                    string opName, bit DefExec, VOPProfile p,
1715                    list<SchedReadWrite> sched,
1716                    string revOpName = "", string asm = opName#"_e32 "#op_asm,
1717                    string alias_asm = opName#" "#op_asm> {
1718   def "" : VOPC_Pseudo <ins, pattern, opName> {
1719     let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1720     let SchedRW = sched;
1721   }
1722
1723   let AssemblerPredicates = [isSICI] in {
1724     def _si : VOPC<op.SI, ins, asm, []>,
1725               SIMCInstr <opName#"_e32", SISubtarget.SI> {
1726       let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1727       let hasSideEffects = DefExec;
1728       let SchedRW = sched;
1729     }
1730
1731     def : SIInstAlias <
1732       alias_asm,
1733       (!cast<Instruction>(NAME#"_e32_si") p.Src0RC32:$src0, p.Src1RC32:$src1)
1734     >;
1735
1736   } // End AssemblerPredicates = [isSICI]
1737
1738   let AssemblerPredicates = [isVI] in {
1739     def _vi : VOPC<op.VI, ins, asm, []>,
1740               SIMCInstr <opName#"_e32", SISubtarget.VI> {
1741       let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1742       let hasSideEffects = DefExec;
1743       let SchedRW = sched;
1744     }
1745
1746     def : SIInstAlias <
1747       alias_asm,
1748       (!cast<Instruction>(NAME#"_e32_vi") p.Src0RC32:$src0, p.Src1RC32:$src1)
1749     >;
1750   } // End AssemblerPredicates = [isVI]
1751 }
1752
1753 multiclass VOPC_Helper <vopc op, string opName,
1754                         dag ins32, string asm32, list<dag> pat32,
1755                         dag out64, dag ins64, string asm64, list<dag> pat64,
1756                         bit HasMods, bit DefExec, string revOp,
1757                         VOPProfile p,
1758                         list<SchedReadWrite> sched> {
1759   defm _e32 : VOPC_m <op, ins32, asm32, pat32, opName, DefExec, p, sched>;
1760
1761   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1762                         opName, HasMods, DefExec, revOp,
1763                         sched>;
1764 }
1765
1766 // Special case for class instructions which only have modifiers on
1767 // the 1st source operand.
1768 multiclass VOPC_Class_Helper <vopc op, string opName,
1769                              dag ins32, string asm32, list<dag> pat32,
1770                              dag out64, dag ins64, string asm64, list<dag> pat64,
1771                              bit HasMods, bit DefExec, string revOp,
1772                              VOPProfile p,
1773                              list<SchedReadWrite> sched> {
1774   defm _e32 : VOPC_m <op, ins32, asm32, pat32, opName, DefExec, p, sched>;
1775
1776   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1777                         opName, HasMods, DefExec, revOp, sched>,
1778                         VOP3DisableModFields<1, 0, 0>;
1779 }
1780
1781 multiclass VOPCInst <vopc op, string opName,
1782                      VOPProfile P, PatLeaf cond = COND_NULL,
1783                      string revOp = opName,
1784                      bit DefExec = 0,
1785                      list<SchedReadWrite> sched = [Write32Bit]> :
1786                      VOPC_Helper <
1787   op, opName,
1788   P.Ins32, P.Asm32, [],
1789   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1790   !if(P.HasModifiers,
1791       [(set i1:$dst,
1792           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1793                                       i1:$clamp, i32:$omod)),
1794                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1795                  cond))],
1796       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1797   P.HasModifiers, DefExec, revOp, P, sched
1798 >;
1799
1800 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1801                      bit DefExec = 0,
1802                      list<SchedReadWrite> sched> : VOPC_Class_Helper <
1803   op, opName,
1804   P.Ins32, P.Asm32, [],
1805   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1806   !if(P.HasModifiers,
1807       [(set i1:$dst,
1808           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1809       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1810   P.HasModifiers, DefExec, opName, P, sched
1811 >;
1812
1813
1814 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1815   VOPCInst <op, opName, VOPC_I1_F32_F32, cond, revOp>;
1816
1817 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1818   VOPCInst <op, opName, VOPC_I1_F64_F64, cond, revOp, 0, [WriteDoubleAdd]>;
1819
1820 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1821   VOPCInst <op, opName, VOPC_I1_I32_I32, cond, revOp>;
1822
1823 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1824   VOPCInst <op, opName, VOPC_I1_I64_I64, cond, revOp, 0, [Write64Bit]>;
1825
1826
1827 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1828                   PatLeaf cond = COND_NULL,
1829                   list<SchedReadWrite> sched,
1830                   string revOp = "">
1831   : VOPCInst <op, opName, P, cond, revOp, 1, sched>;
1832
1833 multiclass VOPCX_F32 <vopc op, string opName, string revOp = opName> :
1834   VOPCX <op, opName, VOPC_I1_F32_F32, COND_NULL, [Write32Bit], revOp>;
1835
1836 multiclass VOPCX_F64 <vopc op, string opName, string revOp = opName> :
1837   VOPCX <op, opName, VOPC_I1_F64_F64, COND_NULL, [WriteDoubleAdd], revOp>;
1838
1839 multiclass VOPCX_I32 <vopc op, string opName, string revOp = opName> :
1840   VOPCX <op, opName, VOPC_I1_I32_I32, COND_NULL, [Write32Bit], revOp>;
1841
1842 multiclass VOPCX_I64 <vopc op, string opName, string revOp = opName> :
1843   VOPCX <op, opName, VOPC_I1_I64_I64, COND_NULL, [Write64Bit], revOp>;
1844
1845 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1846                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1847     op, outs, ins, opName#" "#asm, pat, opName, NumSrcArgs, HasMods
1848 >;
1849
1850 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1851   VOPCClassInst <op, opName, VOPC_I1_F32_I32, 0, [Write32Bit]>;
1852
1853 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1854   VOPCClassInst <op, opName, VOPC_I1_F32_I32, 1, [Write32Bit]>;
1855
1856 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1857   VOPCClassInst <op, opName, VOPC_I1_F64_I32, 0, [WriteDoubleAdd]>;
1858
1859 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1860   VOPCClassInst <op, opName, VOPC_I1_F64_I32, 1, [WriteDoubleAdd]>;
1861
1862 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1863                      SDPatternOperator node = null_frag> : VOP3_Helper <
1864   op, opName, (outs P.DstRC.RegClass:$dst), P.Ins64, P.Asm64,
1865   !if(!eq(P.NumSrcArgs, 3),
1866     !if(P.HasModifiers,
1867         [(set P.DstVT:$dst,
1868             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1869                                        i1:$clamp, i32:$omod)),
1870                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1871                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1872         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1873                                   P.Src2VT:$src2))]),
1874   !if(!eq(P.NumSrcArgs, 2),
1875     !if(P.HasModifiers,
1876         [(set P.DstVT:$dst,
1877             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1878                                        i1:$clamp, i32:$omod)),
1879                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1880         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1881   /* P.NumSrcArgs == 1 */,
1882     !if(P.HasModifiers,
1883         [(set P.DstVT:$dst,
1884             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1885                                        i1:$clamp, i32:$omod))))],
1886         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1887   P.NumSrcArgs, P.HasModifiers
1888 >;
1889
1890 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
1891 // only VOP instruction that implicitly reads VCC.
1892 multiclass VOP3_VCC_Inst <vop3 op, string opName,
1893                           VOPProfile P,
1894                           SDPatternOperator node = null_frag> : VOP3_Helper <
1895   op, opName,
1896   (outs P.DstRC.RegClass:$dst),
1897   (ins InputModsNoDefault:$src0_modifiers, P.Src0RC64:$src0,
1898        InputModsNoDefault:$src1_modifiers, P.Src1RC64:$src1,
1899        InputModsNoDefault:$src2_modifiers, P.Src2RC64:$src2,
1900        ClampMod:$clamp,
1901        omod:$omod),
1902   "$dst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod",
1903   [(set P.DstVT:$dst,
1904             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1905                                        i1:$clamp, i32:$omod)),
1906                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1907                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
1908                   (i1 VCC)))],
1909   3, 1
1910 >;
1911
1912 multiclass VOP3bInst <vop op, string opName, VOPProfile P, list<dag> pattern = []> :
1913   VOP3b_2_3_m <
1914   op, P.Outs64, P.Ins64,
1915   opName#" "#P.Asm64, pattern,
1916   opName, "", 1, 1
1917 >;
1918
1919 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1920   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1921         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1922         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1923   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1924         i32:$src1_modifiers, P.Src1VT:$src1,
1925         i32:$src2_modifiers, P.Src2VT:$src2,
1926         i1:$clamp,
1927         i32:$omod)>;
1928
1929 //===----------------------------------------------------------------------===//
1930 // Interpolation opcodes
1931 //===----------------------------------------------------------------------===//
1932
1933 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1934   VINTRPCommon <outs, ins, "", pattern>,
1935   SIMCInstr<opName, SISubtarget.NONE> {
1936   let isPseudo = 1;
1937   let isCodeGenOnly = 1;
1938 }
1939
1940 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1941                       string asm> :
1942   VINTRPCommon <outs, ins, asm, []>,
1943   VINTRPe <op>,
1944   SIMCInstr<opName, SISubtarget.SI>;
1945
1946 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1947                       string asm> :
1948   VINTRPCommon <outs, ins, asm, []>,
1949   VINTRPe_vi <op>,
1950   SIMCInstr<opName, SISubtarget.VI>;
1951
1952 multiclass VINTRP_m <bits <2> op, dag outs, dag ins, string asm,
1953                      list<dag> pattern = []> {
1954   def "" : VINTRP_Pseudo <NAME, outs, ins, pattern>;
1955
1956   def _si : VINTRP_Real_si <op, NAME, outs, ins, asm>;
1957
1958   def _vi : VINTRP_Real_vi <op, NAME, outs, ins, asm>;
1959 }
1960
1961 //===----------------------------------------------------------------------===//
1962 // Vector I/O classes
1963 //===----------------------------------------------------------------------===//
1964
1965 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1966   DS <outs, ins, "", pattern>,
1967   SIMCInstr <opName, SISubtarget.NONE> {
1968   let isPseudo = 1;
1969   let isCodeGenOnly = 1;
1970 }
1971
1972 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1973   DS <outs, ins, asm, []>,
1974   DSe <op>,
1975   SIMCInstr <opName, SISubtarget.SI> {
1976   let isCodeGenOnly = 0;
1977 }
1978
1979 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1980   DS <outs, ins, asm, []>,
1981   DSe_vi <op>,
1982   SIMCInstr <opName, SISubtarget.VI>;
1983
1984 class DS_Off16_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1985   DS_Real_si <op,opName, outs, ins, asm> {
1986
1987   // Single load interpret the 2 i8imm operands as a single i16 offset.
1988   bits<16> offset;
1989   let offset0 = offset{7-0};
1990   let offset1 = offset{15-8};
1991   let isCodeGenOnly = 0;
1992 }
1993
1994 class DS_Off16_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1995   DS_Real_vi <op, opName, outs, ins, asm> {
1996
1997   // Single load interpret the 2 i8imm operands as a single i16 offset.
1998   bits<16> offset;
1999   let offset0 = offset{7-0};
2000   let offset1 = offset{15-8};
2001 }
2002
2003 multiclass DS_1A_RET <bits<8> op, string opName, RegisterClass rc,
2004   dag outs = (outs rc:$vdst),
2005   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
2006   string asm = opName#" $vdst, $addr"#"$offset$gds"> {
2007
2008   def "" : DS_Pseudo <opName, outs, ins, []>;
2009
2010   let data0 = 0, data1 = 0 in {
2011     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2012     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2013   }
2014 }
2015
2016 multiclass DS_1A_Off8_RET <bits<8> op, string opName, RegisterClass rc,
2017   dag outs = (outs rc:$vdst),
2018   dag ins = (ins VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
2019                  gds01:$gds),
2020   string asm = opName#" $vdst, $addr"#"$offset0"#"$offset1$gds"> {
2021
2022   def "" : DS_Pseudo <opName, outs, ins, []>;
2023
2024   let data0 = 0, data1 = 0, AsmMatchConverter = "cvtDSOffset01" in {
2025     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2026     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2027   }
2028 }
2029
2030 multiclass DS_1A1D_NORET <bits<8> op, string opName, RegisterClass rc,
2031   dag outs = (outs),
2032   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
2033   string asm = opName#" $addr, $data0"#"$offset$gds"> {
2034
2035   def "" : DS_Pseudo <opName, outs, ins, []>,
2036            AtomicNoRet<opName, 0>;
2037
2038   let data1 = 0, vdst = 0 in {
2039     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2040     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2041   }
2042 }
2043
2044 multiclass DS_1A1D_Off8_NORET <bits<8> op, string opName, RegisterClass rc,
2045   dag outs = (outs),
2046   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
2047               ds_offset0:$offset0, ds_offset1:$offset1, gds01:$gds),
2048   string asm = opName#" $addr, $data0, $data1"#"$offset0"#"$offset1"#"$gds"> {
2049
2050   def "" : DS_Pseudo <opName, outs, ins, []>;
2051
2052   let vdst = 0, AsmMatchConverter = "cvtDSOffset01" in {
2053     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2054     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2055   }
2056 }
2057
2058 multiclass DS_1A1D_RET <bits<8> op, string opName, RegisterClass rc,
2059                         string noRetOp = "",
2060   dag outs = (outs rc:$vdst),
2061   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
2062   string asm = opName#" $vdst, $addr, $data0"#"$offset$gds"> {
2063
2064   def "" : DS_Pseudo <opName, outs, ins, []>,
2065            AtomicNoRet<noRetOp, 1>;
2066
2067   let data1 = 0 in {
2068     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2069     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2070   }
2071 }
2072
2073 multiclass DS_1A2D_RET_m <bits<8> op, string opName, RegisterClass rc,
2074                           string noRetOp = "", dag ins,
2075   dag outs = (outs rc:$vdst),
2076   string asm = opName#" $vdst, $addr, $data0, $data1"#"$offset"#"$gds"> {
2077
2078   def "" : DS_Pseudo <opName, outs, ins, []>,
2079            AtomicNoRet<noRetOp, 1>;
2080
2081   def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2082   def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2083 }
2084
2085 multiclass DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc,
2086                         string noRetOp = "", RegisterClass src = rc> :
2087   DS_1A2D_RET_m <op, asm, rc, noRetOp,
2088                  (ins VGPR_32:$addr, src:$data0, src:$data1,
2089                       ds_offset:$offset, gds:$gds)
2090 >;
2091
2092 multiclass DS_1A2D_NORET <bits<8> op, string opName, RegisterClass rc,
2093                           string noRetOp = opName,
2094   dag outs = (outs),
2095   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
2096                  ds_offset:$offset, gds:$gds),
2097   string asm = opName#" $addr, $data0, $data1"#"$offset"#"$gds"> {
2098
2099   def "" : DS_Pseudo <opName, outs, ins, []>,
2100            AtomicNoRet<noRetOp, 0>;
2101
2102   let vdst = 0 in {
2103     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2104     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2105   }
2106 }
2107
2108 multiclass DS_0A_RET <bits<8> op, string opName,
2109   dag outs = (outs VGPR_32:$vdst),
2110   dag ins = (ins ds_offset:$offset, gds:$gds),
2111   string asm = opName#" $vdst"#"$offset"#"$gds"> {
2112
2113   let mayLoad = 1, mayStore = 1 in {
2114     def "" : DS_Pseudo <opName, outs, ins, []>;
2115
2116     let addr = 0, data0 = 0, data1 = 0 in {
2117       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2118       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2119     } // end addr = 0, data0 = 0, data1 = 0
2120   } // end mayLoad = 1, mayStore = 1
2121 }
2122
2123 multiclass DS_1A_RET_GDS <bits<8> op, string opName,
2124   dag outs = (outs VGPR_32:$vdst),
2125   dag ins = (ins VGPR_32:$addr, ds_offset_gds:$offset),
2126   string asm = opName#" $vdst, $addr"#"$offset gds"> {
2127
2128   def "" : DS_Pseudo <opName, outs, ins, []>;
2129
2130   let data0 = 0, data1 = 0, gds = 1 in {
2131     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2132     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2133   } // end data0 = 0, data1 = 0, gds = 1
2134 }
2135
2136 multiclass DS_1A_GDS <bits<8> op, string opName,
2137   dag outs = (outs),
2138   dag ins = (ins VGPR_32:$addr),
2139   string asm = opName#" $addr gds"> {
2140
2141   def "" : DS_Pseudo <opName, outs, ins, []>;
2142
2143   let vdst = 0, data0 = 0, data1 = 0, offset0 = 0, offset1 = 0, gds = 1 in {
2144     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2145     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2146   } // end vdst = 0, data = 0, data1 = 0, gds = 1
2147 }
2148
2149 multiclass DS_1A <bits<8> op, string opName,
2150   dag outs = (outs),
2151   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
2152   string asm = opName#" $addr"#"$offset"#"$gds"> {
2153
2154   let mayLoad = 1, mayStore = 1 in {
2155     def "" : DS_Pseudo <opName, outs, ins, []>;
2156
2157     let vdst = 0, data0 = 0, data1 = 0 in {
2158       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2159       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2160     } // let vdst = 0, data0 = 0, data1 = 0
2161   } // end mayLoad = 1, mayStore = 1
2162 }
2163
2164 //===----------------------------------------------------------------------===//
2165 // MTBUF classes
2166 //===----------------------------------------------------------------------===//
2167
2168 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2169   MTBUF <outs, ins, "", pattern>,
2170   SIMCInstr<opName, SISubtarget.NONE> {
2171   let isPseudo = 1;
2172   let isCodeGenOnly = 1;
2173 }
2174
2175 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
2176                     string asm> :
2177   MTBUF <outs, ins, asm, []>,
2178   MTBUFe <op>,
2179   SIMCInstr<opName, SISubtarget.SI>;
2180
2181 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
2182   MTBUF <outs, ins, asm, []>,
2183   MTBUFe_vi <op>,
2184   SIMCInstr <opName, SISubtarget.VI>;
2185
2186 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
2187                     list<dag> pattern> {
2188
2189   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
2190
2191   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
2192
2193   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
2194
2195 }
2196
2197 let mayStore = 1, mayLoad = 0 in {
2198
2199 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
2200                                RegisterClass regClass> : MTBUF_m <
2201   op, opName, (outs),
2202   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
2203    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
2204    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2205   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2206         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2207 >;
2208
2209 } // mayStore = 1, mayLoad = 0
2210
2211 let mayLoad = 1, mayStore = 0 in {
2212
2213 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
2214                               RegisterClass regClass> : MTBUF_m <
2215   op, opName, (outs regClass:$dst),
2216   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
2217        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
2218        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2219   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2220         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2221 >;
2222
2223 } // mayLoad = 1, mayStore = 0
2224
2225 //===----------------------------------------------------------------------===//
2226 // MUBUF classes
2227 //===----------------------------------------------------------------------===//
2228
2229 class mubuf <bits<7> si, bits<7> vi = si> {
2230   field bits<7> SI = si;
2231   field bits<7> VI = vi;
2232 }
2233
2234 let isCodeGenOnly = 0 in {
2235
2236 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2237   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
2238   let lds  = 0;
2239 }
2240
2241 } // End let isCodeGenOnly = 0
2242
2243 class MUBUF_vi <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2244   MUBUF <outs, ins, asm, pattern>, MUBUFe_vi <op> {
2245   let lds = 0;
2246 }
2247
2248 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
2249   bit IsAddr64 = is_addr64;
2250   string OpName = NAME # suffix;
2251 }
2252
2253 class MUBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2254   MUBUF <outs, ins, "", pattern>,
2255   SIMCInstr<opName, SISubtarget.NONE> {
2256   let isPseudo = 1;
2257   let isCodeGenOnly = 1;
2258
2259   // dummy fields, so that we can use let statements around multiclasses
2260   bits<1> offen;
2261   bits<1> idxen;
2262   bits<8> vaddr;
2263   bits<1> glc;
2264   bits<1> slc;
2265   bits<1> tfe;
2266   bits<8> soffset;
2267 }
2268
2269 class MUBUF_Real_si <mubuf op, string opName, dag outs, dag ins,
2270                      string asm> :
2271   MUBUF <outs, ins, asm, []>,
2272   MUBUFe <op.SI>,
2273   SIMCInstr<opName, SISubtarget.SI> {
2274   let lds = 0;
2275 }
2276
2277 class MUBUF_Real_vi <mubuf op, string opName, dag outs, dag ins,
2278                      string asm> :
2279   MUBUF <outs, ins, asm, []>,
2280   MUBUFe_vi <op.VI>,
2281   SIMCInstr<opName, SISubtarget.VI> {
2282   let lds = 0;
2283 }
2284
2285 multiclass MUBUF_m <mubuf op, string opName, dag outs, dag ins, string asm,
2286                     list<dag> pattern> {
2287
2288   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2289            MUBUFAddr64Table <0>;
2290
2291   let addr64 = 0, isCodeGenOnly = 0 in {
2292     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2293   }
2294
2295   def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2296 }
2297
2298 multiclass MUBUFAddr64_m <mubuf op, string opName, dag outs,
2299                           dag ins, string asm, list<dag> pattern> {
2300
2301   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2302            MUBUFAddr64Table <1>;
2303
2304   let addr64 = 1, isCodeGenOnly = 0 in {
2305     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2306   }
2307
2308   // There is no VI version. If the pseudo is selected, it should be lowered
2309   // for VI appropriately.
2310 }
2311
2312 multiclass MUBUFAtomicOffset_m <mubuf op, string opName, dag outs, dag ins,
2313                                 string asm, list<dag> pattern, bit is_return> {
2314
2315   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2316            MUBUFAddr64Table <0, !if(is_return, "_RTN", "")>,
2317            AtomicNoRet<NAME#"_OFFSET", is_return>;
2318
2319   let offen = 0, idxen = 0, tfe = 0, vaddr = 0 in {
2320     let addr64 = 0 in {
2321       def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2322     }
2323
2324     def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2325   }
2326 }
2327
2328 multiclass MUBUFAtomicAddr64_m <mubuf op, string opName, dag outs, dag ins,
2329                                 string asm, list<dag> pattern, bit is_return> {
2330
2331   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2332            MUBUFAddr64Table <1, !if(is_return, "_RTN", "")>,
2333            AtomicNoRet<NAME#"_ADDR64", is_return>;
2334
2335   let offen = 0, idxen = 0, addr64 = 1, tfe = 0 in {
2336     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2337   }
2338
2339   // There is no VI version. If the pseudo is selected, it should be lowered
2340   // for VI appropriately.
2341 }
2342
2343 multiclass MUBUF_Atomic <mubuf op, string name, RegisterClass rc,
2344                          ValueType vt, SDPatternOperator atomic> {
2345
2346   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
2347
2348     // No return variants
2349     let glc = 0 in {
2350
2351       defm _ADDR64 : MUBUFAtomicAddr64_m <
2352         op, name#"_addr64", (outs),
2353         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
2354              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2355         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#"$slc", [], 0
2356       >;
2357
2358       defm _OFFSET : MUBUFAtomicOffset_m <
2359         op, name#"_offset", (outs),
2360         (ins rc:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset, mbuf_offset:$offset,
2361              slc:$slc),
2362         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", [], 0
2363       >;
2364     } // glc = 0
2365
2366     // Variant that return values
2367     let glc = 1, Constraints = "$vdata = $vdata_in",
2368         DisableEncoding = "$vdata_in"  in {
2369
2370       defm _RTN_ADDR64 : MUBUFAtomicAddr64_m <
2371         op, name#"_rtn_addr64", (outs rc:$vdata),
2372         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
2373              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2374         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#" glc"#"$slc",
2375         [(set vt:$vdata,
2376          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2377                                     i16:$offset, i1:$slc), vt:$vdata_in))], 1
2378       >;
2379
2380       defm _RTN_OFFSET : MUBUFAtomicOffset_m <
2381         op, name#"_rtn_offset", (outs rc:$vdata),
2382         (ins rc:$vdata_in, SReg_128:$srsrc, SCSrc_32:$soffset,
2383              mbuf_offset:$offset, slc:$slc),
2384         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc$slc",
2385         [(set vt:$vdata,
2386          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
2387                                     i1:$slc), vt:$vdata_in))], 1
2388       >;
2389
2390     } // glc = 1
2391
2392   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
2393 }
2394
2395 multiclass MUBUF_Load_Helper <mubuf op, string name, RegisterClass regClass,
2396                               ValueType load_vt = i32,
2397                               SDPatternOperator ld = null_frag> {
2398
2399   let mayLoad = 1, mayStore = 0 in {
2400     let offen = 0, idxen = 0, vaddr = 0 in {
2401       defm _OFFSET : MUBUF_m <op, name#"_offset", (outs regClass:$vdata),
2402                            (ins SReg_128:$srsrc, SCSrc_32:$soffset,
2403                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2404                            name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2405                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
2406                                                      i32:$soffset, i16:$offset,
2407                                                      i1:$glc, i1:$slc, i1:$tfe)))]>;
2408     }
2409
2410     let offen = 1, idxen = 0  in {
2411       defm _OFFEN  : MUBUF_m <op, name#"_offen", (outs regClass:$vdata),
2412                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2413                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
2414                            tfe:$tfe),
2415                            name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2416     }
2417
2418     let offen = 0, idxen = 1 in {
2419       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs regClass:$vdata),
2420                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2421                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2422                            slc:$slc, tfe:$tfe),
2423                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2424     }
2425
2426     let offen = 1, idxen = 1 in {
2427       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs regClass:$vdata),
2428                            (ins VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2429                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2430                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2431     }
2432
2433     let offen = 0, idxen = 0 in {
2434       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs regClass:$vdata),
2435                            (ins VReg_64:$vaddr, SReg_128:$srsrc,
2436                                 SCSrc_32:$soffset, mbuf_offset:$offset,
2437                                 glc:$glc, slc:$slc, tfe:$tfe),
2438                            name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#
2439                                 "$glc"#"$slc"#"$tfe",
2440                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
2441                                                   i64:$vaddr, i32:$soffset,
2442                                                   i16:$offset, i1:$glc, i1:$slc,
2443                                                   i1:$tfe)))]>;
2444     }
2445   }
2446 }
2447
2448 multiclass MUBUF_Store_Helper <mubuf op, string name, RegisterClass vdataClass,
2449                           ValueType store_vt = i32, SDPatternOperator st = null_frag> {
2450   let mayLoad = 0, mayStore = 1 in {
2451     defm : MUBUF_m <op, name, (outs),
2452                     (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2453                     mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
2454                     tfe:$tfe),
2455                     name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
2456                          "$glc"#"$slc"#"$tfe", []>;
2457
2458     let offen = 0, idxen = 0, vaddr = 0 in {
2459       defm _OFFSET : MUBUF_m <op, name#"_offset",(outs),
2460                               (ins vdataClass:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset,
2461                               mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2462                               name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2463                               [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
2464                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))]>;
2465     } // offen = 0, idxen = 0, vaddr = 0
2466
2467     let offen = 1, idxen = 0  in {
2468       defm _OFFEN : MUBUF_m <op, name#"_offen", (outs),
2469                              (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2470                               SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2471                               slc:$slc, tfe:$tfe),
2472                              name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
2473                              "$glc"#"$slc"#"$tfe", []>;
2474     } // end offen = 1, idxen = 0
2475
2476     let offen = 0, idxen = 1 in {
2477       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs),
2478                            (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2479                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2480                            slc:$slc, tfe:$tfe),
2481                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2482     }
2483
2484     let offen = 1, idxen = 1 in {
2485       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs),
2486                            (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2487                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2488                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2489     }
2490
2491     let offen = 0, idxen = 0 in {
2492       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs),
2493                                     (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc,
2494                                          SCSrc_32:$soffset,
2495                                          mbuf_offset:$offset, glc:$glc, slc:$slc,
2496                                          tfe:$tfe),
2497                                     name#" $vdata, $vaddr, $srsrc, $soffset addr64"#
2498                                          "$offset"#"$glc"#"$slc"#"$tfe",
2499                                     [(st store_vt:$vdata,
2500                                       (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr,
2501                                                    i32:$soffset, i16:$offset,
2502                                                    i1:$glc, i1:$slc, i1:$tfe))]>;
2503     }
2504   } // End mayLoad = 0, mayStore = 1
2505 }
2506
2507 // For cache invalidation instructions.
2508 multiclass MUBUF_Invalidate <mubuf op, string opName, SDPatternOperator node> {
2509   let hasSideEffects = 1, mayStore = 1, AsmMatchConverter = "" in {
2510     def "" : MUBUF_Pseudo <opName, (outs), (ins), [(node)]>;
2511
2512     // Set everything to 0.
2513     let offset = 0, offen = 0, idxen = 0, glc = 0, vaddr = 0,
2514         vdata = 0, srsrc = 0, slc = 0, tfe = 0, soffset = 0 in {
2515       let addr64 = 0 in {
2516         def _si : MUBUF_Real_si <op, opName, (outs), (ins), opName>;
2517       }
2518
2519       def _vi : MUBUF_Real_vi <op, opName, (outs), (ins), opName>;
2520     }
2521   } // End hasSideEffects = 1, mayStore = 1, AsmMatchConverter = ""
2522 }
2523
2524 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
2525       FLAT <op, (outs regClass:$vdst),
2526                 (ins VReg_64:$addr, glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2527             asm#" $vdst, $addr"#"$glc"#"$slc"#"$tfe", []> {
2528   let data = 0;
2529   let mayLoad = 1;
2530 }
2531
2532 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
2533       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr,
2534                              glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2535           name#" $data, $addr"#"$glc"#"$slc"#"$tfe",
2536          []> {
2537
2538   let mayLoad = 0;
2539   let mayStore = 1;
2540
2541   // Encoding
2542   let vdst = 0;
2543 }
2544
2545 multiclass FLAT_ATOMIC <bits<7> op, string name, RegisterClass vdst_rc,
2546                         RegisterClass data_rc = vdst_rc> {
2547
2548   let mayLoad = 1, mayStore = 1 in {
2549     def "" : FLAT <op, (outs),
2550                   (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2551                        tfe_flat_atomic:$tfe),
2552                    name#" $addr, $data"#"$slc"#"$tfe", []>,
2553              AtomicNoRet <NAME, 0> {
2554       let glc = 0;
2555       let vdst = 0;
2556     }
2557
2558     def _RTN : FLAT <op, (outs vdst_rc:$vdst),
2559                      (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2560                           tfe_flat_atomic:$tfe),
2561                      name#" $vdst, $addr, $data glc"#"$slc"#"$tfe", []>,
2562                AtomicNoRet <NAME, 1> {
2563       let glc = 1;
2564     }
2565   }
2566 }
2567
2568 class MIMG_Mask <string op, int channels> {
2569   string Op = op;
2570   int Channels = channels;
2571 }
2572
2573 class MIMG_NoSampler_Helper <bits<7> op, string asm,
2574                              RegisterClass dst_rc,
2575                              RegisterClass src_rc> : MIMG <
2576   op,
2577   (outs dst_rc:$vdata),
2578   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2579        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2580        SReg_256:$srsrc),
2581   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2582      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
2583   []> {
2584   let ssamp = 0;
2585   let mayLoad = 1;
2586   let mayStore = 0;
2587   let hasPostISelHook = 1;
2588 }
2589
2590 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
2591                                       RegisterClass dst_rc,
2592                                       int channels> {
2593   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
2594             MIMG_Mask<asm#"_V1", channels>;
2595   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
2596             MIMG_Mask<asm#"_V2", channels>;
2597   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
2598             MIMG_Mask<asm#"_V4", channels>;
2599 }
2600
2601 multiclass MIMG_NoSampler <bits<7> op, string asm> {
2602   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
2603   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
2604   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
2605   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
2606 }
2607
2608 class MIMG_Sampler_Helper <bits<7> op, string asm,
2609                            RegisterClass dst_rc,
2610                            RegisterClass src_rc, int wqm> : MIMG <
2611   op,
2612   (outs dst_rc:$vdata),
2613   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2614        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2615        SReg_256:$srsrc, SReg_128:$ssamp),
2616   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2617      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2618   []> {
2619   let mayLoad = 1;
2620   let mayStore = 0;
2621   let hasPostISelHook = 1;
2622   let WQM = wqm;
2623 }
2624
2625 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
2626                                     RegisterClass dst_rc,
2627                                     int channels, int wqm> {
2628   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2629             MIMG_Mask<asm#"_V1", channels>;
2630   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64, wqm>,
2631             MIMG_Mask<asm#"_V2", channels>;
2632   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128, wqm>,
2633             MIMG_Mask<asm#"_V4", channels>;
2634   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256, wqm>,
2635             MIMG_Mask<asm#"_V8", channels>;
2636   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512, wqm>,
2637             MIMG_Mask<asm#"_V16", channels>;
2638 }
2639
2640 multiclass MIMG_Sampler <bits<7> op, string asm> {
2641   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 0>;
2642   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 0>;
2643   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 0>;
2644   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 0>;
2645 }
2646
2647 multiclass MIMG_Sampler_WQM <bits<7> op, string asm> {
2648   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 1>;
2649   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 1>;
2650   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 1>;
2651   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 1>;
2652 }
2653
2654 class MIMG_Gather_Helper <bits<7> op, string asm,
2655                           RegisterClass dst_rc,
2656                           RegisterClass src_rc, int wqm> : MIMG <
2657   op,
2658   (outs dst_rc:$vdata),
2659   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2660        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2661        SReg_256:$srsrc, SReg_128:$ssamp),
2662   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2663      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2664   []> {
2665   let mayLoad = 1;
2666   let mayStore = 0;
2667
2668   // DMASK was repurposed for GATHER4. 4 components are always
2669   // returned and DMASK works like a swizzle - it selects
2670   // the component to fetch. The only useful DMASK values are
2671   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
2672   // (red,red,red,red) etc.) The ISA document doesn't mention
2673   // this.
2674   // Therefore, disable all code which updates DMASK by setting these two:
2675   let MIMG = 0;
2676   let hasPostISelHook = 0;
2677   let WQM = wqm;
2678 }
2679
2680 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
2681                                     RegisterClass dst_rc,
2682                                     int channels, int wqm> {
2683   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2684             MIMG_Mask<asm#"_V1", channels>;
2685   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64, wqm>,
2686             MIMG_Mask<asm#"_V2", channels>;
2687   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128, wqm>,
2688             MIMG_Mask<asm#"_V4", channels>;
2689   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256, wqm>,
2690             MIMG_Mask<asm#"_V8", channels>;
2691   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512, wqm>,
2692             MIMG_Mask<asm#"_V16", channels>;
2693 }
2694
2695 multiclass MIMG_Gather <bits<7> op, string asm> {
2696   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 0>;
2697   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 0>;
2698   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 0>;
2699   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 0>;
2700 }
2701
2702 multiclass MIMG_Gather_WQM <bits<7> op, string asm> {
2703   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 1>;
2704   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 1>;
2705   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 1>;
2706   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 1>;
2707 }
2708
2709 //===----------------------------------------------------------------------===//
2710 // Vector instruction mappings
2711 //===----------------------------------------------------------------------===//
2712
2713 // Maps an opcode in e32 form to its e64 equivalent
2714 def getVOPe64 : InstrMapping {
2715   let FilterClass = "VOP";
2716   let RowFields = ["OpName"];
2717   let ColFields = ["Size"];
2718   let KeyCol = ["4"];
2719   let ValueCols = [["8"]];
2720 }
2721
2722 // Maps an opcode in e64 form to its e32 equivalent
2723 def getVOPe32 : InstrMapping {
2724   let FilterClass = "VOP";
2725   let RowFields = ["OpName"];
2726   let ColFields = ["Size"];
2727   let KeyCol = ["8"];
2728   let ValueCols = [["4"]];
2729 }
2730
2731 def getMaskedMIMGOp : InstrMapping {
2732   let FilterClass = "MIMG_Mask";
2733   let RowFields = ["Op"];
2734   let ColFields = ["Channels"];
2735   let KeyCol = ["4"];
2736   let ValueCols = [["1"], ["2"], ["3"] ];
2737 }
2738
2739 // Maps an commuted opcode to its original version
2740 def getCommuteOrig : InstrMapping {
2741   let FilterClass = "VOP2_REV";
2742   let RowFields = ["RevOp"];
2743   let ColFields = ["IsOrig"];
2744   let KeyCol = ["0"];
2745   let ValueCols = [["1"]];
2746 }
2747
2748 // Maps an original opcode to its commuted version
2749 def getCommuteRev : InstrMapping {
2750   let FilterClass = "VOP2_REV";
2751   let RowFields = ["RevOp"];
2752   let ColFields = ["IsOrig"];
2753   let KeyCol = ["1"];
2754   let ValueCols = [["0"]];
2755 }
2756
2757 def getCommuteCmpOrig : InstrMapping {
2758   let FilterClass = "VOP2_REV";
2759   let RowFields = ["RevOp"];
2760   let ColFields = ["IsOrig"];
2761   let KeyCol = ["0"];
2762   let ValueCols = [["1"]];
2763 }
2764
2765 // Maps an original opcode to its commuted version
2766 def getCommuteCmpRev : InstrMapping {
2767   let FilterClass = "VOP2_REV";
2768   let RowFields = ["RevOp"];
2769   let ColFields = ["IsOrig"];
2770   let KeyCol = ["1"];
2771   let ValueCols = [["0"]];
2772 }
2773
2774
2775 def getMCOpcodeGen : InstrMapping {
2776   let FilterClass = "SIMCInstr";
2777   let RowFields = ["PseudoInstr"];
2778   let ColFields = ["Subtarget"];
2779   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2780   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2781 }
2782
2783 def getAddr64Inst : InstrMapping {
2784   let FilterClass = "MUBUFAddr64Table";
2785   let RowFields = ["OpName"];
2786   let ColFields = ["IsAddr64"];
2787   let KeyCol = ["0"];
2788   let ValueCols = [["1"]];
2789 }
2790
2791 // Maps an atomic opcode to its version with a return value.
2792 def getAtomicRetOp : InstrMapping {
2793   let FilterClass = "AtomicNoRet";
2794   let RowFields = ["NoRetOp"];
2795   let ColFields = ["IsRet"];
2796   let KeyCol = ["0"];
2797   let ValueCols = [["1"]];
2798 }
2799
2800 // Maps an atomic opcode to its returnless version.
2801 def getAtomicNoRetOp : InstrMapping {
2802   let FilterClass = "AtomicNoRet";
2803   let RowFields = ["NoRetOp"];
2804   let ColFields = ["IsRet"];
2805   let KeyCol = ["1"];
2806   let ValueCols = [["0"]];
2807 }
2808
2809 include "SIInstructions.td"
2810 include "CIInstructions.td"
2811 include "VIInstructions.td"