lib/Target/AMDGPU/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26 #include "llvm/Support/Debug.h"
  27
  28 using namespace llvm;
  29
  30 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  31     : AMDGPUInstrInfo(st), RI() {}
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
  78                                                     AliasAnalysis *AA) const {
  79   // TODO: The generic check fails for VALU instructions that should be
  80   // rematerializable due to implicit reads of exec. We really want all of the
  81   // generic logic for this except for this.
  82   switch (MI->getOpcode()) {
  83   case AMDGPU::V_MOV_B32_e32:
  84   case AMDGPU::V_MOV_B32_e64:
  85   case AMDGPU::V_MOV_B64_PSEUDO:
  86     return true;
  87   default:
  88     return false;
  89   }
  90 }
  91
  92 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  93                                           int64_t &Offset0,
  94                                           int64_t &Offset1) const {
  95   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  96     return false;
  97
  98   unsigned Opc0 = Load0->getMachineOpcode();
  99   unsigned Opc1 = Load1->getMachineOpcode();
 100
 101   // Make sure both are actually loads.
 102   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
 103     return false;
 104
 105   if (isDS(Opc0) && isDS(Opc1)) {
 106
 107     // FIXME: Handle this case:
 108     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
 109       return false;
 110
 111     // Check base reg.
 112     if (Load0->getOperand(1) != Load1->getOperand(1))
 113       return false;
 114
 115     // Check chain.
 116     if (findChainOperand(Load0) != findChainOperand(Load1))
 117       return false;
 118
 119     // Skip read2 / write2 variants for simplicity.
 120     // TODO: We should report true if the used offsets are adjacent (excluded
 121     // st64 versions).
 122     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 123         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 124       return false;
 125
 126     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 127     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 128     return true;
 129   }
 130
 131   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 132     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 133
 134     // Check base reg.
 135     if (Load0->getOperand(0) != Load1->getOperand(0))
 136       return false;
 137
 138     const ConstantSDNode *Load0Offset =
 139         dyn_cast<ConstantSDNode>(Load0->getOperand(1));
 140     const ConstantSDNode *Load1Offset =
 141         dyn_cast<ConstantSDNode>(Load1->getOperand(1));
 142
 143     if (!Load0Offset || !Load1Offset)
 144       return false;
 145
 146     // Check chain.
 147     if (findChainOperand(Load0) != findChainOperand(Load1))
 148       return false;
 149
 150     Offset0 = Load0Offset->getZExtValue();
 151     Offset1 = Load1Offset->getZExtValue();
 152     return true;
 153   }
 154
 155   // MUBUF and MTBUF can access the same addresses.
 156   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 157
 158     // MUBUF and MTBUF have vaddr at different indices.
 159     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 160         findChainOperand(Load0) != findChainOperand(Load1) ||
 161         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 162         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 163       return false;
 164
 165     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 166     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 167
 168     if (OffIdx0 == -1 || OffIdx1 == -1)
 169       return false;
 170
 171     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 172     // inlcude the output in the operand list, but SDNodes don't, we need to
 173     // subtract the index by one.
 174     --OffIdx0;
 175     --OffIdx1;
 176
 177     SDValue Off0 = Load0->getOperand(OffIdx0);
 178     SDValue Off1 = Load1->getOperand(OffIdx1);
 179
 180     // The offset might be a FrameIndexSDNode.
 181     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 182       return false;
 183
 184     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 185     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 186     return true;
 187   }
 188
 189   return false;
 190 }
 191
 192 static bool isStride64(unsigned Opc) {
 193   switch (Opc) {
 194   case AMDGPU::DS_READ2ST64_B32:
 195   case AMDGPU::DS_READ2ST64_B64:
 196   case AMDGPU::DS_WRITE2ST64_B32:
 197   case AMDGPU::DS_WRITE2ST64_B64:
 198     return true;
 199   default:
 200     return false;
 201   }
 202 }
 203
 204 bool SIInstrInfo::getMemOpBaseRegImmOfs(MachineInstr *LdSt, unsigned &BaseReg,
 205                                         unsigned &Offset,
 206                                         const TargetRegisterInfo *TRI) const {
 207   unsigned Opc = LdSt->getOpcode();
 208
 209   if (isDS(*LdSt)) {
 210     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 211                                                       AMDGPU::OpName::offset);
 212     if (OffsetImm) {
 213       // Normal, single offset LDS instruction.
 214       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 215                                                       AMDGPU::OpName::addr);
 216
 217       BaseReg = AddrReg->getReg();
 218       Offset = OffsetImm->getImm();
 219       return true;
 220     }
 221
 222     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 223     // these as a load with a single offset if the 2 offsets are consecutive. We
 224     // will use this for some partially aligned loads.
 225     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 226                                                        AMDGPU::OpName::offset0);
 227     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 228                                                        AMDGPU::OpName::offset1);
 229
 230     uint8_t Offset0 = Offset0Imm->getImm();
 231     uint8_t Offset1 = Offset1Imm->getImm();
 232
 233     if (Offset1 > Offset0 && Offset1 - Offset0 == 1) {
 234       // Each of these offsets is in element sized units, so we need to convert
 235       // to bytes of the individual reads.
 236
 237       unsigned EltSize;
 238       if (LdSt->mayLoad())
 239         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 240       else {
 241         assert(LdSt->mayStore());
 242         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 243         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 244       }
 245
 246       if (isStride64(Opc))
 247         EltSize *= 64;
 248
 249       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 250                                                       AMDGPU::OpName::addr);
 251       BaseReg = AddrReg->getReg();
 252       Offset = EltSize * Offset0;
 253       return true;
 254     }
 255
 256     return false;
 257   }
 258
 259   if (isMUBUF(*LdSt) || isMTBUF(*LdSt)) {
 260     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 261       return false;
 262
 263     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 264                                                     AMDGPU::OpName::vaddr);
 265     if (!AddrReg)
 266       return false;
 267
 268     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 269                                                       AMDGPU::OpName::offset);
 270     BaseReg = AddrReg->getReg();
 271     Offset = OffsetImm->getImm();
 272     return true;
 273   }
 274
 275   if (isSMRD(*LdSt)) {
 276     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 277                                                       AMDGPU::OpName::offset);
 278     if (!OffsetImm)
 279       return false;
 280
 281     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 282                                                      AMDGPU::OpName::sbase);
 283     BaseReg = SBaseReg->getReg();
 284     Offset = OffsetImm->getImm();
 285     return true;
 286   }
 287
 288   return false;
 289 }
 290
 291 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 292                                      MachineInstr *SecondLdSt,
 293                                      unsigned NumLoads) const {
 294   // TODO: This needs finer tuning
 295   if (NumLoads > 4)
 296     return false;
 297
 298   if (isDS(*FirstLdSt) && isDS(*SecondLdSt))
 299     return true;
 300
 301   if (isSMRD(*FirstLdSt) && isSMRD(*SecondLdSt))
 302     return true;
 303
 304   if ((isMUBUF(*FirstLdSt) || isMTBUF(*FirstLdSt)) &&
 305       (isMUBUF(*SecondLdSt) || isMTBUF(*SecondLdSt)))
 306     return true;
 307
 308   return false;
 309 }
 310
 311 void
 312 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 313                          MachineBasicBlock::iterator MI, DebugLoc DL,
 314                          unsigned DestReg, unsigned SrcReg,
 315                          bool KillSrc) const {
 316
 317   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 318   // the backend.  While it may be theoretically possible to do this, it should
 319   // never be necessary.
 320   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 321
 322   static const int16_t Sub0_15[] = {
 323     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 324     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 325     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 326     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 327   };
 328
 329   static const int16_t Sub0_7[] = {
 330     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 331     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 332   };
 333
 334   static const int16_t Sub0_3[] = {
 335     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 336   };
 337
 338   static const int16_t Sub0_2[] = {
 339     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 340   };
 341
 342   static const int16_t Sub0_1[] = {
 343     AMDGPU::sub0, AMDGPU::sub1, 0
 344   };
 345
 346   unsigned Opcode;
 347   const int16_t *SubIndices;
 348
 349   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 350     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 351     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 352             .addReg(SrcReg, getKillRegState(KillSrc));
 353     return;
 354
 355   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 356     if (DestReg == AMDGPU::VCC) {
 357       if (AMDGPU::SReg_64RegClass.contains(SrcReg)) {
 358         BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), AMDGPU::VCC)
 359           .addReg(SrcReg, getKillRegState(KillSrc));
 360       } else {
 361         // FIXME: Hack until VReg_1 removed.
 362         assert(AMDGPU::VGPR_32RegClass.contains(SrcReg));
 363         BuildMI(MBB, MI, DL, get(AMDGPU::V_CMP_NE_I32_e32))
 364           .addImm(0)
 365           .addReg(SrcReg, getKillRegState(KillSrc));
 366       }
 367
 368       return;
 369     }
 370
 371     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 372     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 373             .addReg(SrcReg, getKillRegState(KillSrc));
 374     return;
 375
 376   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 377     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 378     Opcode = AMDGPU::S_MOV_B32;
 379     SubIndices = Sub0_3;
 380
 381   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 382     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 383     Opcode = AMDGPU::S_MOV_B32;
 384     SubIndices = Sub0_7;
 385
 386   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 387     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 388     Opcode = AMDGPU::S_MOV_B32;
 389     SubIndices = Sub0_15;
 390
 391   } else if (AMDGPU::VGPR_32RegClass.contains(DestReg)) {
 392     assert(AMDGPU::VGPR_32RegClass.contains(SrcReg) ||
 393            AMDGPU::SReg_32RegClass.contains(SrcReg));
 394     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 395             .addReg(SrcReg, getKillRegState(KillSrc));
 396     return;
 397
 398   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 399     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 400            AMDGPU::SReg_64RegClass.contains(SrcReg));
 401     Opcode = AMDGPU::V_MOV_B32_e32;
 402     SubIndices = Sub0_1;
 403
 404   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 405     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 406     Opcode = AMDGPU::V_MOV_B32_e32;
 407     SubIndices = Sub0_2;
 408
 409   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 410     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 411            AMDGPU::SReg_128RegClass.contains(SrcReg));
 412     Opcode = AMDGPU::V_MOV_B32_e32;
 413     SubIndices = Sub0_3;
 414
 415   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 416     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 417            AMDGPU::SReg_256RegClass.contains(SrcReg));
 418     Opcode = AMDGPU::V_MOV_B32_e32;
 419     SubIndices = Sub0_7;
 420
 421   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 422     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 423            AMDGPU::SReg_512RegClass.contains(SrcReg));
 424     Opcode = AMDGPU::V_MOV_B32_e32;
 425     SubIndices = Sub0_15;
 426
 427   } else {
 428     llvm_unreachable("Can't copy register!");
 429   }
 430
 431   while (unsigned SubIdx = *SubIndices++) {
 432     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 433       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 434
 435     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 436
 437     if (*SubIndices)
 438       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 439   }
 440 }
 441
 442 int SIInstrInfo::commuteOpcode(const MachineInstr &MI) const {
 443   const unsigned Opcode = MI.getOpcode();
 444
 445   int NewOpc;
 446
 447   // Try to map original to commuted opcode
 448   NewOpc = AMDGPU::getCommuteRev(Opcode);
 449   if (NewOpc != -1)
 450     // Check if the commuted (REV) opcode exists on the target.
 451     return pseudoToMCOpcode(NewOpc) != -1 ? NewOpc : -1;
 452
 453   // Try to map commuted to original opcode
 454   NewOpc = AMDGPU::getCommuteOrig(Opcode);
 455   if (NewOpc != -1)
 456     // Check if the original (non-REV) opcode exists on the target.
 457     return pseudoToMCOpcode(NewOpc) != -1 ? NewOpc : -1;
 458
 459   return Opcode;
 460 }
 461
 462 unsigned SIInstrInfo::getMovOpcode(const TargetRegisterClass *DstRC) const {
 463
 464   if (DstRC->getSize() == 4) {
 465     return RI.isSGPRClass(DstRC) ? AMDGPU::S_MOV_B32 : AMDGPU::V_MOV_B32_e32;
 466   } else if (DstRC->getSize() == 8 && RI.isSGPRClass(DstRC)) {
 467     return AMDGPU::S_MOV_B64;
 468   } else if (DstRC->getSize() == 8 && !RI.isSGPRClass(DstRC)) {
 469     return  AMDGPU::V_MOV_B64_PSEUDO;
 470   }
 471   return AMDGPU::COPY;
 472 }
 473
 474 static unsigned getSGPRSpillSaveOpcode(unsigned Size) {
 475   switch (Size) {
 476   case 4:
 477     return AMDGPU::SI_SPILL_S32_SAVE;
 478   case 8:
 479     return AMDGPU::SI_SPILL_S64_SAVE;
 480   case 16:
 481     return AMDGPU::SI_SPILL_S128_SAVE;
 482   case 32:
 483     return AMDGPU::SI_SPILL_S256_SAVE;
 484   case 64:
 485     return AMDGPU::SI_SPILL_S512_SAVE;
 486   default:
 487     llvm_unreachable("unknown register size");
 488   }
 489 }
 490
 491 static unsigned getVGPRSpillSaveOpcode(unsigned Size) {
 492   switch (Size) {
 493   case 4:
 494     return AMDGPU::SI_SPILL_V32_SAVE;
 495   case 8:
 496     return AMDGPU::SI_SPILL_V64_SAVE;
 497   case 16:
 498     return AMDGPU::SI_SPILL_V128_SAVE;
 499   case 32:
 500     return AMDGPU::SI_SPILL_V256_SAVE;
 501   case 64:
 502     return AMDGPU::SI_SPILL_V512_SAVE;
 503   default:
 504     llvm_unreachable("unknown register size");
 505   }
 506 }
 507
 508 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 509                                       MachineBasicBlock::iterator MI,
 510                                       unsigned SrcReg, bool isKill,
 511                                       int FrameIndex,
 512                                       const TargetRegisterClass *RC,
 513                                       const TargetRegisterInfo *TRI) const {
 514   MachineFunction *MF = MBB.getParent();
 515   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 516   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 517   DebugLoc DL = MBB.findDebugLoc(MI);
 518
 519   unsigned Size = FrameInfo->getObjectSize(FrameIndex);
 520   unsigned Align = FrameInfo->getObjectAlignment(FrameIndex);
 521   MachinePointerInfo PtrInfo
 522     = MachinePointerInfo::getFixedStack(*MF, FrameIndex);
 523   MachineMemOperand *MMO
 524     = MF->getMachineMemOperand(PtrInfo, MachineMemOperand::MOStore,
 525                                Size, Align);
 526
 527   if (RI.isSGPRClass(RC)) {
 528     MFI->setHasSpilledSGPRs();
 529
 530     // We are only allowed to create one new instruction when spilling
 531     // registers, so we need to use pseudo instruction for spilling
 532     // SGPRs.
 533     unsigned Opcode = getSGPRSpillSaveOpcode(RC->getSize());
 534     BuildMI(MBB, MI, DL, get(Opcode))
 535       .addReg(SrcReg)            // src
 536       .addFrameIndex(FrameIndex) // frame_idx
 537       .addMemOperand(MMO);
 538
 539     return;
 540   }
 541
 542   if (!ST.isVGPRSpillingEnabled(MFI)) {
 543     LLVMContext &Ctx = MF->getFunction()->getContext();
 544     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 545                   " spill register");
 546     BuildMI(MBB, MI, DL, get(AMDGPU::KILL))
 547       .addReg(SrcReg);
 548
 549     return;
 550   }
 551
 552   assert(RI.hasVGPRs(RC) && "Only VGPR spilling expected");
 553
 554   unsigned Opcode = getVGPRSpillSaveOpcode(RC->getSize());
 555   MFI->setHasSpilledVGPRs();
 556   BuildMI(MBB, MI, DL, get(Opcode))
 557     .addReg(SrcReg)                   // src
 558     .addFrameIndex(FrameIndex)        // frame_idx
 559     .addReg(MFI->getScratchRSrcReg())       // scratch_rsrc
 560     .addReg(MFI->getScratchWaveOffsetReg()) // scratch_offset
 561     .addMemOperand(MMO);
 562 }
 563
 564 static unsigned getSGPRSpillRestoreOpcode(unsigned Size) {
 565   switch (Size) {
 566   case 4:
 567     return AMDGPU::SI_SPILL_S32_RESTORE;
 568   case 8:
 569     return AMDGPU::SI_SPILL_S64_RESTORE;
 570   case 16:
 571     return AMDGPU::SI_SPILL_S128_RESTORE;
 572   case 32:
 573     return AMDGPU::SI_SPILL_S256_RESTORE;
 574   case 64:
 575     return AMDGPU::SI_SPILL_S512_RESTORE;
 576   default:
 577     llvm_unreachable("unknown register size");
 578   }
 579 }
 580
 581 static unsigned getVGPRSpillRestoreOpcode(unsigned Size) {
 582   switch (Size) {
 583   case 4:
 584     return AMDGPU::SI_SPILL_V32_RESTORE;
 585   case 8:
 586     return AMDGPU::SI_SPILL_V64_RESTORE;
 587   case 16:
 588     return AMDGPU::SI_SPILL_V128_RESTORE;
 589   case 32:
 590     return AMDGPU::SI_SPILL_V256_RESTORE;
 591   case 64:
 592     return AMDGPU::SI_SPILL_V512_RESTORE;
 593   default:
 594     llvm_unreachable("unknown register size");
 595   }
 596 }
 597
 598 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 599                                        MachineBasicBlock::iterator MI,
 600                                        unsigned DestReg, int FrameIndex,
 601                                        const TargetRegisterClass *RC,
 602                                        const TargetRegisterInfo *TRI) const {
 603   MachineFunction *MF = MBB.getParent();
 604   const SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 605   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 606   DebugLoc DL = MBB.findDebugLoc(MI);
 607   unsigned Align = FrameInfo->getObjectAlignment(FrameIndex);
 608   unsigned Size = FrameInfo->getObjectSize(FrameIndex);
 609
 610   MachinePointerInfo PtrInfo
 611     = MachinePointerInfo::getFixedStack(*MF, FrameIndex);
 612
 613   MachineMemOperand *MMO = MF->getMachineMemOperand(
 614     PtrInfo, MachineMemOperand::MOLoad, Size, Align);
 615
 616   if (RI.isSGPRClass(RC)) {
 617     // FIXME: Maybe this should not include a memoperand because it will be
 618     // lowered to non-memory instructions.
 619     unsigned Opcode = getSGPRSpillRestoreOpcode(RC->getSize());
 620     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 621       .addFrameIndex(FrameIndex) // frame_idx
 622       .addMemOperand(MMO);
 623
 624     return;
 625   }
 626
 627   if (!ST.isVGPRSpillingEnabled(MFI)) {
 628     LLVMContext &Ctx = MF->getFunction()->getContext();
 629     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 630                   " restore register");
 631     BuildMI(MBB, MI, DL, get(AMDGPU::IMPLICIT_DEF), DestReg);
 632
 633     return;
 634   }
 635
 636   assert(RI.hasVGPRs(RC) && "Only VGPR spilling expected");
 637
 638   unsigned Opcode = getVGPRSpillRestoreOpcode(RC->getSize());
 639   BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 640     .addFrameIndex(FrameIndex)        // frame_idx
 641     .addReg(MFI->getScratchRSrcReg())       // scratch_rsrc
 642     .addReg(MFI->getScratchWaveOffsetReg()) // scratch_offset
 643     .addMemOperand(MMO);
 644 }
 645
 646 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 647 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 648                                                MachineBasicBlock::iterator MI,
 649                                                RegScavenger *RS, unsigned TmpReg,
 650                                                unsigned FrameOffset,
 651                                                unsigned Size) const {
 652   MachineFunction *MF = MBB.getParent();
 653   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 654   const AMDGPUSubtarget &ST = MF->getSubtarget<AMDGPUSubtarget>();
 655   const SIRegisterInfo *TRI =
 656       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 657   DebugLoc DL = MBB.findDebugLoc(MI);
 658   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 659   unsigned WavefrontSize = ST.getWavefrontSize();
 660
 661   unsigned TIDReg = MFI->getTIDReg();
 662   if (!MFI->hasCalculatedTID()) {
 663     MachineBasicBlock &Entry = MBB.getParent()->front();
 664     MachineBasicBlock::iterator Insert = Entry.front();
 665     DebugLoc DL = Insert->getDebugLoc();
 666
 667     TIDReg = RI.findUnusedRegister(MF->getRegInfo(), &AMDGPU::VGPR_32RegClass);
 668     if (TIDReg == AMDGPU::NoRegister)
 669       return TIDReg;
 670
 671
 672     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 673         WorkGroupSize > WavefrontSize) {
 674
 675       unsigned TIDIGXReg
 676         = TRI->getPreloadedValue(*MF, SIRegisterInfo::WORKGROUP_ID_X);
 677       unsigned TIDIGYReg
 678         = TRI->getPreloadedValue(*MF, SIRegisterInfo::WORKGROUP_ID_Y);
 679       unsigned TIDIGZReg
 680         = TRI->getPreloadedValue(*MF, SIRegisterInfo::WORKGROUP_ID_Z);
 681       unsigned InputPtrReg =
 682           TRI->getPreloadedValue(*MF, SIRegisterInfo::KERNARG_SEGMENT_PTR);
 683       for (unsigned Reg : {TIDIGXReg, TIDIGYReg, TIDIGZReg}) {
 684         if (!Entry.isLiveIn(Reg))
 685           Entry.addLiveIn(Reg);
 686       }
 687
 688       RS->enterBasicBlock(&Entry);
 689       // FIXME: Can we scavenge an SReg_64 and access the subregs?
 690       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 691       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 692       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 693               .addReg(InputPtrReg)
 694               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 695       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 696               .addReg(InputPtrReg)
 697               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 698
 699       // NGROUPS.X * NGROUPS.Y
 700       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 701               .addReg(STmp1)
 702               .addReg(STmp0);
 703       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 704       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 705               .addReg(STmp1)
 706               .addReg(TIDIGXReg);
 707       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 708       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 709               .addReg(STmp0)
 710               .addReg(TIDIGYReg)
 711               .addReg(TIDReg);
 712       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 713       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 714               .addReg(TIDReg)
 715               .addReg(TIDIGZReg);
 716     } else {
 717       // Get the wave id
 718       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 719               TIDReg)
 720               .addImm(-1)
 721               .addImm(0);
 722
 723       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e64),
 724               TIDReg)
 725               .addImm(-1)
 726               .addReg(TIDReg);
 727     }
 728
 729     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 730             TIDReg)
 731             .addImm(2)
 732             .addReg(TIDReg);
 733     MFI->setTIDReg(TIDReg);
 734   }
 735
 736   // Add FrameIndex to LDS offset
 737   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 738   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 739           .addImm(LDSOffset)
 740           .addReg(TIDReg);
 741
 742   return TmpReg;
 743 }
 744
 745 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 746                              int Count) const {
 747   while (Count > 0) {
 748     int Arg;
 749     if (Count >= 8)
 750       Arg = 7;
 751     else
 752       Arg = Count - 1;
 753     Count -= 8;
 754     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 755             .addImm(Arg);
 756   }
 757 }
 758
 759 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 760   MachineBasicBlock &MBB = *MI->getParent();
 761   DebugLoc DL = MBB.findDebugLoc(MI);
 762   switch (MI->getOpcode()) {
 763   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 764
 765   case AMDGPU::SGPR_USE:
 766     // This is just a placeholder for register allocation.
 767     MI->eraseFromParent();
 768     break;
 769
 770   case AMDGPU::V_MOV_B64_PSEUDO: {
 771     unsigned Dst = MI->getOperand(0).getReg();
 772     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 773     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 774
 775     const MachineOperand &SrcOp = MI->getOperand(1);
 776     // FIXME: Will this work for 64-bit floating point immediates?
 777     assert(!SrcOp.isFPImm());
 778     if (SrcOp.isImm()) {
 779       APInt Imm(64, SrcOp.getImm());
 780       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 781               .addImm(Imm.getLoBits(32).getZExtValue())
 782               .addReg(Dst, RegState::Implicit);
 783       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 784               .addImm(Imm.getHiBits(32).getZExtValue())
 785               .addReg(Dst, RegState::Implicit);
 786     } else {
 787       assert(SrcOp.isReg());
 788       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 789               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub0))
 790               .addReg(Dst, RegState::Implicit);
 791       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 792               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub1))
 793               .addReg(Dst, RegState::Implicit);
 794     }
 795     MI->eraseFromParent();
 796     break;
 797   }
 798
 799   case AMDGPU::V_CNDMASK_B64_PSEUDO: {
 800     unsigned Dst = MI->getOperand(0).getReg();
 801     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 802     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 803     unsigned Src0 = MI->getOperand(1).getReg();
 804     unsigned Src1 = MI->getOperand(2).getReg();
 805     const MachineOperand &SrcCond = MI->getOperand(3);
 806
 807     BuildMI(MBB, MI, DL, get(AMDGPU::V_CNDMASK_B32_e64), DstLo)
 808         .addReg(RI.getSubReg(Src0, AMDGPU::sub0))
 809         .addReg(RI.getSubReg(Src1, AMDGPU::sub0))
 810         .addOperand(SrcCond);
 811     BuildMI(MBB, MI, DL, get(AMDGPU::V_CNDMASK_B32_e64), DstHi)
 812         .addReg(RI.getSubReg(Src0, AMDGPU::sub1))
 813         .addReg(RI.getSubReg(Src1, AMDGPU::sub1))
 814         .addOperand(SrcCond);
 815     MI->eraseFromParent();
 816     break;
 817   }
 818
 819   case AMDGPU::SI_CONSTDATA_PTR: {
 820     const SIRegisterInfo *TRI =
 821         static_cast<const SIRegisterInfo *>(ST.getRegisterInfo());
 822     MachineFunction &MF = *MBB.getParent();
 823     unsigned Reg = MI->getOperand(0).getReg();
 824     unsigned RegLo = TRI->getSubReg(Reg, AMDGPU::sub0);
 825     unsigned RegHi = TRI->getSubReg(Reg, AMDGPU::sub1);
 826
 827     // Create a bundle so these instructions won't be re-ordered by the
 828     // post-RA scheduler.
 829     MIBundleBuilder Bundler(MBB, MI);
 830     Bundler.append(BuildMI(MF, DL, get(AMDGPU::S_GETPC_B64), Reg));
 831
 832     // Add 32-bit offset from this instruction to the start of the
 833     // constant data.
 834     Bundler.append(BuildMI(MF, DL, get(AMDGPU::S_ADD_U32), RegLo)
 835                            .addReg(RegLo)
 836                            .addOperand(MI->getOperand(1)));
 837     Bundler.append(BuildMI(MF, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 838                            .addReg(RegHi)
 839                            .addImm(0));
 840
 841     llvm::finalizeBundle(MBB, Bundler.begin());
 842
 843     MI->eraseFromParent();
 844     break;
 845   }
 846   }
 847   return true;
 848 }
 849
 850 /// Commutes the operands in the given instruction.
 851 /// The commutable operands are specified by their indices OpIdx0 and OpIdx1.
 852 ///
 853 /// Do not call this method for a non-commutable instruction or for
 854 /// non-commutable pair of operand indices OpIdx0 and OpIdx1.
 855 /// Even though the instruction is commutable, the method may still
 856 /// fail to commute the operands, null pointer is returned in such cases.
 857 MachineInstr *SIInstrInfo::commuteInstructionImpl(MachineInstr *MI,
 858                                                   bool NewMI,
 859                                                   unsigned OpIdx0,
 860                                                   unsigned OpIdx1) const {
 861   int CommutedOpcode = commuteOpcode(*MI);
 862   if (CommutedOpcode == -1)
 863     return nullptr;
 864
 865   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 866                                            AMDGPU::OpName::src0);
 867   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 868   if (!Src0.isReg())
 869     return nullptr;
 870
 871   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 872                                            AMDGPU::OpName::src1);
 873
 874   if ((OpIdx0 != static_cast<unsigned>(Src0Idx) ||
 875        OpIdx1 != static_cast<unsigned>(Src1Idx)) &&
 876       (OpIdx0 != static_cast<unsigned>(Src1Idx) ||
 877        OpIdx1 != static_cast<unsigned>(Src0Idx)))
 878     return nullptr;
 879
 880   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 881
 882
 883   if (isVOP2(*MI)) {
 884     const MCInstrDesc &InstrDesc = MI->getDesc();
 885     // For VOP2 instructions, any operand type is valid to use for src0.  Make
 886     // sure we can use the src1 as src0.
 887     //
 888     // We could be stricter here and only allow commuting if there is a reason
 889     // to do so. i.e. if both operands are VGPRs there is no real benefit,
 890     // although MachineCSE attempts to find matches by commuting.
 891     const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 892     if (!isLegalRegOperand(MRI, InstrDesc.OpInfo[Src1Idx], Src0))
 893       return nullptr;
 894   }
 895
 896   if (!Src1.isReg()) {
 897     // Allow commuting instructions with Imm operands.
 898     if (NewMI || !Src1.isImm() ||
 899         (!isVOP2(*MI) && !isVOP3(*MI))) {
 900       return nullptr;
 901     }
 902     // Be sure to copy the source modifiers to the right place.
 903     if (MachineOperand *Src0Mods
 904           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 905       MachineOperand *Src1Mods
 906         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 907
 908       int Src0ModsVal = Src0Mods->getImm();
 909       if (!Src1Mods && Src0ModsVal != 0)
 910         return nullptr;
 911
 912       // XXX - This assert might be a lie. It might be useful to have a neg
 913       // modifier with 0.0.
 914       int Src1ModsVal = Src1Mods->getImm();
 915       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 916
 917       Src1Mods->setImm(Src0ModsVal);
 918       Src0Mods->setImm(Src1ModsVal);
 919     }
 920
 921     unsigned Reg = Src0.getReg();
 922     unsigned SubReg = Src0.getSubReg();
 923     if (Src1.isImm())
 924       Src0.ChangeToImmediate(Src1.getImm());
 925     else
 926       llvm_unreachable("Should only have immediates");
 927
 928     Src1.ChangeToRegister(Reg, false);
 929     Src1.setSubReg(SubReg);
 930   } else {
 931     MI = TargetInstrInfo::commuteInstructionImpl(MI, NewMI, OpIdx0, OpIdx1);
 932   }
 933
 934   if (MI)
 935     MI->setDesc(get(CommutedOpcode));
 936
 937   return MI;
 938 }
 939
 940 // This needs to be implemented because the source modifiers may be inserted
 941 // between the true commutable operands, and the base
 942 // TargetInstrInfo::commuteInstruction uses it.
 943 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 944                                         unsigned &SrcOpIdx0,
 945                                         unsigned &SrcOpIdx1) const {
 946   const MCInstrDesc &MCID = MI->getDesc();
 947   if (!MCID.isCommutable())
 948     return false;
 949
 950   unsigned Opc = MI->getOpcode();
 951   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 952   if (Src0Idx == -1)
 953     return false;
 954
 955   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 956   // immediate. Also, immediate src0 operand is not handled in
 957   // SIInstrInfo::commuteInstruction();
 958   if (!MI->getOperand(Src0Idx).isReg())
 959     return false;
 960
 961   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 962   if (Src1Idx == -1)
 963     return false;
 964
 965   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 966   if (Src1.isImm()) {
 967     // SIInstrInfo::commuteInstruction() does support commuting the immediate
 968     // operand src1 in 2 and 3 operand instructions.
 969     if (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))
 970       return false;
 971   } else if (Src1.isReg()) {
 972     // If any source modifiers are set, the generic instruction commuting won't
 973     // understand how to copy the source modifiers.
 974     if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 975         hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 976       return false;
 977   } else
 978     return false;
 979
 980   return fixCommutedOpIndices(SrcOpIdx0, SrcOpIdx1, Src0Idx, Src1Idx);
 981 }
 982
 983 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 984                                          MachineBasicBlock::iterator I,
 985                                          unsigned DstReg,
 986                                          unsigned SrcReg) const {
 987   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 988                  DstReg) .addReg(SrcReg);
 989 }
 990
 991 bool SIInstrInfo::isMov(unsigned Opcode) const {
 992   switch(Opcode) {
 993   default: return false;
 994   case AMDGPU::S_MOV_B32:
 995   case AMDGPU::S_MOV_B64:
 996   case AMDGPU::V_MOV_B32_e32:
 997   case AMDGPU::V_MOV_B32_e64:
 998     return true;
 999   }
1000 }
1001
1002 static void removeModOperands(MachineInstr &MI) {
1003   unsigned Opc = MI.getOpcode();
1004   int Src0ModIdx = AMDGPU::getNamedOperandIdx(Opc,
1005                                               AMDGPU::OpName::src0_modifiers);
1006   int Src1ModIdx = AMDGPU::getNamedOperandIdx(Opc,
1007                                               AMDGPU::OpName::src1_modifiers);
1008   int Src2ModIdx = AMDGPU::getNamedOperandIdx(Opc,
1009                                               AMDGPU::OpName::src2_modifiers);
1010
1011   MI.RemoveOperand(Src2ModIdx);
1012   MI.RemoveOperand(Src1ModIdx);
1013   MI.RemoveOperand(Src0ModIdx);
1014 }
1015
1016 bool SIInstrInfo::FoldImmediate(MachineInstr *UseMI, MachineInstr *DefMI,
1017                                 unsigned Reg, MachineRegisterInfo *MRI) const {
1018   if (!MRI->hasOneNonDBGUse(Reg))
1019     return false;
1020
1021   unsigned Opc = UseMI->getOpcode();
1022   if (Opc == AMDGPU::V_MAD_F32 || Opc == AMDGPU::V_MAC_F32_e64) {
1023     // Don't fold if we are using source modifiers. The new VOP2 instructions
1024     // don't have them.
1025     if (hasModifiersSet(*UseMI, AMDGPU::OpName::src0_modifiers) ||
1026         hasModifiersSet(*UseMI, AMDGPU::OpName::src1_modifiers) ||
1027         hasModifiersSet(*UseMI, AMDGPU::OpName::src2_modifiers)) {
1028       return false;
1029     }
1030
1031     MachineOperand *Src0 = getNamedOperand(*UseMI, AMDGPU::OpName::src0);
1032     MachineOperand *Src1 = getNamedOperand(*UseMI, AMDGPU::OpName::src1);
1033     MachineOperand *Src2 = getNamedOperand(*UseMI, AMDGPU::OpName::src2);
1034
1035     // Multiplied part is the constant: Use v_madmk_f32
1036     // We should only expect these to be on src0 due to canonicalizations.
1037     if (Src0->isReg() && Src0->getReg() == Reg) {
1038       if (!Src1->isReg() ||
1039           (Src1->isReg() && RI.isSGPRClass(MRI->getRegClass(Src1->getReg()))))
1040         return false;
1041
1042       if (!Src2->isReg() ||
1043           (Src2->isReg() && RI.isSGPRClass(MRI->getRegClass(Src2->getReg()))))
1044         return false;
1045
1046       // We need to do some weird looking operand shuffling since the madmk
1047       // operands are out of the normal expected order with the multiplied
1048       // constant as the last operand.
1049       //
1050       // v_mad_f32 src0, src1, src2 -> v_madmk_f32 src0 * src2K + src1
1051       // src0 -> src2 K
1052       // src1 -> src0
1053       // src2 -> src1
1054
1055       const int64_t Imm = DefMI->getOperand(1).getImm();
1056
1057       // FIXME: This would be a lot easier if we could return a new instruction
1058       // instead of having to modify in place.
1059
1060       // Remove these first since they are at the end.
1061       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
1062                                                       AMDGPU::OpName::omod));
1063       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
1064                                                       AMDGPU::OpName::clamp));
1065
1066       unsigned Src1Reg = Src1->getReg();
1067       unsigned Src1SubReg = Src1->getSubReg();
1068       unsigned Src2Reg = Src2->getReg();
1069       unsigned Src2SubReg = Src2->getSubReg();
1070       Src0->setReg(Src1Reg);
1071       Src0->setSubReg(Src1SubReg);
1072       Src0->setIsKill(Src1->isKill());
1073
1074       Src1->setReg(Src2Reg);
1075       Src1->setSubReg(Src2SubReg);
1076       Src1->setIsKill(Src2->isKill());
1077
1078       if (Opc == AMDGPU::V_MAC_F32_e64) {
1079         UseMI->untieRegOperand(
1080           AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src2));
1081       }
1082
1083       Src2->ChangeToImmediate(Imm);
1084
1085       removeModOperands(*UseMI);
1086       UseMI->setDesc(get(AMDGPU::V_MADMK_F32));
1087
1088       bool DeleteDef = MRI->hasOneNonDBGUse(Reg);
1089       if (DeleteDef)
1090         DefMI->eraseFromParent();
1091
1092       return true;
1093     }
1094
1095     // Added part is the constant: Use v_madak_f32
1096     if (Src2->isReg() && Src2->getReg() == Reg) {
1097       // Not allowed to use constant bus for another operand.
1098       // We can however allow an inline immediate as src0.
1099       if (!Src0->isImm() &&
1100           (Src0->isReg() && RI.isSGPRClass(MRI->getRegClass(Src0->getReg()))))
1101         return false;
1102
1103       if (!Src1->isReg() ||
1104           (Src1->isReg() && RI.isSGPRClass(MRI->getRegClass(Src1->getReg()))))
1105         return false;
1106
1107       const int64_t Imm = DefMI->getOperand(1).getImm();
1108
1109       // FIXME: This would be a lot easier if we could return a new instruction
1110       // instead of having to modify in place.
1111
1112       // Remove these first since they are at the end.
1113       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
1114                                                       AMDGPU::OpName::omod));
1115       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
1116                                                       AMDGPU::OpName::clamp));
1117
1118       if (Opc == AMDGPU::V_MAC_F32_e64) {
1119         UseMI->untieRegOperand(
1120           AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src2));
1121       }
1122
1123       // ChangingToImmediate adds Src2 back to the instruction.
1124       Src2->ChangeToImmediate(Imm);
1125
1126       // These come before src2.
1127       removeModOperands(*UseMI);
1128       UseMI->setDesc(get(AMDGPU::V_MADAK_F32));
1129
1130       bool DeleteDef = MRI->hasOneNonDBGUse(Reg);
1131       if (DeleteDef)
1132         DefMI->eraseFromParent();
1133
1134       return true;
1135     }
1136   }
1137
1138   return false;
1139 }
1140
1141 static bool offsetsDoNotOverlap(int WidthA, int OffsetA,
1142                                 int WidthB, int OffsetB) {
1143   int LowOffset = OffsetA < OffsetB ? OffsetA : OffsetB;
1144   int HighOffset = OffsetA < OffsetB ? OffsetB : OffsetA;
1145   int LowWidth = (LowOffset == OffsetA) ? WidthA : WidthB;
1146   return LowOffset + LowWidth <= HighOffset;
1147 }
1148
1149 bool SIInstrInfo::checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
1150                                                MachineInstr *MIb) const {
1151   unsigned BaseReg0, Offset0;
1152   unsigned BaseReg1, Offset1;
1153
1154   if (getMemOpBaseRegImmOfs(MIa, BaseReg0, Offset0, &RI) &&
1155       getMemOpBaseRegImmOfs(MIb, BaseReg1, Offset1, &RI)) {
1156     assert(MIa->hasOneMemOperand() && MIb->hasOneMemOperand() &&
1157            "read2 / write2 not expected here yet");
1158     unsigned Width0 = (*MIa->memoperands_begin())->getSize();
1159     unsigned Width1 = (*MIb->memoperands_begin())->getSize();
1160     if (BaseReg0 == BaseReg1 &&
1161         offsetsDoNotOverlap(Width0, Offset0, Width1, Offset1)) {
1162       return true;
1163     }
1164   }
1165
1166   return false;
1167 }
1168
1169 bool SIInstrInfo::areMemAccessesTriviallyDisjoint(MachineInstr *MIa,
1170                                                   MachineInstr *MIb,
1171                                                   AliasAnalysis *AA) const {
1172   assert(MIa && (MIa->mayLoad() || MIa->mayStore()) &&
1173          "MIa must load from or modify a memory location");
1174   assert(MIb && (MIb->mayLoad() || MIb->mayStore()) &&
1175          "MIb must load from or modify a memory location");
1176
1177   if (MIa->hasUnmodeledSideEffects() || MIb->hasUnmodeledSideEffects())
1178     return false;
1179
1180   // XXX - Can we relax this between address spaces?
1181   if (MIa->hasOrderedMemoryRef() || MIb->hasOrderedMemoryRef())
1182     return false;
1183
1184   // TODO: Should we check the address space from the MachineMemOperand? That
1185   // would allow us to distinguish objects we know don't alias based on the
1186   // underlying address space, even if it was lowered to a different one,
1187   // e.g. private accesses lowered to use MUBUF instructions on a scratch
1188   // buffer.
1189   if (isDS(*MIa)) {
1190     if (isDS(*MIb))
1191       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1192
1193     return !isFLAT(*MIb);
1194   }
1195
1196   if (isMUBUF(*MIa) || isMTBUF(*MIa)) {
1197     if (isMUBUF(*MIb) || isMTBUF(*MIb))
1198       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1199
1200     return !isFLAT(*MIb) && !isSMRD(*MIb);
1201   }
1202
1203   if (isSMRD(*MIa)) {
1204     if (isSMRD(*MIb))
1205       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1206
1207     return !isFLAT(*MIb) && !isMUBUF(*MIa) && !isMTBUF(*MIa);
1208   }
1209
1210   if (isFLAT(*MIa)) {
1211     if (isFLAT(*MIb))
1212       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1213
1214     return false;
1215   }
1216
1217   return false;
1218 }
1219
1220 MachineInstr *SIInstrInfo::convertToThreeAddress(MachineFunction::iterator &MBB,
1221                                                 MachineBasicBlock::iterator &MI,
1222                                                 LiveVariables *LV) const {
1223
1224   switch (MI->getOpcode()) {
1225     default: return nullptr;
1226     case AMDGPU::V_MAC_F32_e64: break;
1227     case AMDGPU::V_MAC_F32_e32: {
1228       const MachineOperand *Src0 = getNamedOperand(*MI, AMDGPU::OpName::src0);
1229       if (Src0->isImm() && !isInlineConstant(*Src0, 4))
1230         return nullptr;
1231       break;
1232     }
1233   }
1234
1235   const MachineOperand *Dst = getNamedOperand(*MI, AMDGPU::OpName::dst);
1236   const MachineOperand *Src0 = getNamedOperand(*MI, AMDGPU::OpName::src0);
1237   const MachineOperand *Src1 = getNamedOperand(*MI, AMDGPU::OpName::src1);
1238   const MachineOperand *Src2 = getNamedOperand(*MI, AMDGPU::OpName::src2);
1239
1240   return BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_MAD_F32))
1241                  .addOperand(*Dst)
1242                  .addImm(0) // Src0 mods
1243                  .addOperand(*Src0)
1244                  .addImm(0) // Src1 mods
1245                  .addOperand(*Src1)
1246                  .addImm(0) // Src mods
1247                  .addOperand(*Src2)
1248                  .addImm(0)  // clamp
1249                  .addImm(0); // omod
1250 }
1251
1252 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
1253   int64_t SVal = Imm.getSExtValue();
1254   if (SVal >= -16 && SVal <= 64)
1255     return true;
1256
1257   if (Imm.getBitWidth() == 64) {
1258     uint64_t Val = Imm.getZExtValue();
1259     return (DoubleToBits(0.0) == Val) ||
1260            (DoubleToBits(1.0) == Val) ||
1261            (DoubleToBits(-1.0) == Val) ||
1262            (DoubleToBits(0.5) == Val) ||
1263            (DoubleToBits(-0.5) == Val) ||
1264            (DoubleToBits(2.0) == Val) ||
1265            (DoubleToBits(-2.0) == Val) ||
1266            (DoubleToBits(4.0) == Val) ||
1267            (DoubleToBits(-4.0) == Val);
1268   }
1269
1270   // The actual type of the operand does not seem to matter as long
1271   // as the bits match one of the inline immediate values.  For example:
1272   //
1273   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
1274   // so it is a legal inline immediate.
1275   //
1276   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
1277   // floating-point, so it is a legal inline immediate.
1278   uint32_t Val = Imm.getZExtValue();
1279
1280   return (FloatToBits(0.0f) == Val) ||
1281          (FloatToBits(1.0f) == Val) ||
1282          (FloatToBits(-1.0f) == Val) ||
1283          (FloatToBits(0.5f) == Val) ||
1284          (FloatToBits(-0.5f) == Val) ||
1285          (FloatToBits(2.0f) == Val) ||
1286          (FloatToBits(-2.0f) == Val) ||
1287          (FloatToBits(4.0f) == Val) ||
1288          (FloatToBits(-4.0f) == Val);
1289 }
1290
1291 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO,
1292                                    unsigned OpSize) const {
1293   if (MO.isImm()) {
1294     // MachineOperand provides no way to tell the true operand size, since it
1295     // only records a 64-bit value. We need to know the size to determine if a
1296     // 32-bit floating point immediate bit pattern is legal for an integer
1297     // immediate. It would be for any 32-bit integer operand, but would not be
1298     // for a 64-bit one.
1299
1300     unsigned BitSize = 8 * OpSize;
1301     return isInlineConstant(APInt(BitSize, MO.getImm(), true));
1302   }
1303
1304   return false;
1305 }
1306
1307 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO,
1308                                     unsigned OpSize) const {
1309   return MO.isImm() && !isInlineConstant(MO, OpSize);
1310 }
1311
1312 static bool compareMachineOp(const MachineOperand &Op0,
1313                              const MachineOperand &Op1) {
1314   if (Op0.getType() != Op1.getType())
1315     return false;
1316
1317   switch (Op0.getType()) {
1318   case MachineOperand::MO_Register:
1319     return Op0.getReg() == Op1.getReg();
1320   case MachineOperand::MO_Immediate:
1321     return Op0.getImm() == Op1.getImm();
1322   default:
1323     llvm_unreachable("Didn't expect to be comparing these operand types");
1324   }
1325 }
1326
1327 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
1328                                  const MachineOperand &MO) const {
1329   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
1330
1331   assert(MO.isImm() || MO.isTargetIndex() || MO.isFI());
1332
1333   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
1334     return true;
1335
1336   if (OpInfo.RegClass < 0)
1337     return false;
1338
1339   unsigned OpSize = RI.getRegClass(OpInfo.RegClass)->getSize();
1340   if (isLiteralConstant(MO, OpSize))
1341     return RI.opCanUseLiteralConstant(OpInfo.OperandType);
1342
1343   return RI.opCanUseInlineConstant(OpInfo.OperandType);
1344 }
1345
1346 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
1347   int Op32 = AMDGPU::getVOPe32(Opcode);
1348   if (Op32 == -1)
1349     return false;
1350
1351   return pseudoToMCOpcode(Op32) != -1;
1352 }
1353
1354 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
1355   // The src0_modifier operand is present on all instructions
1356   // that have modifiers.
1357
1358   return AMDGPU::getNamedOperandIdx(Opcode,
1359                                     AMDGPU::OpName::src0_modifiers) != -1;
1360 }
1361
1362 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
1363                                   unsigned OpName) const {
1364   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1365   return Mods && Mods->getImm();
1366 }
1367
1368 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1369                                   const MachineOperand &MO,
1370                                   unsigned OpSize) const {
1371   // Literal constants use the constant bus.
1372   if (isLiteralConstant(MO, OpSize))
1373     return true;
1374
1375   if (!MO.isReg() || !MO.isUse())
1376     return false;
1377
1378   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1379     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1380
1381   // FLAT_SCR is just an SGPR pair.
1382   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1383     return true;
1384
1385   // EXEC register uses the constant bus.
1386   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1387     return true;
1388
1389   // SGPRs use the constant bus
1390   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1391       (!MO.isImplicit() &&
1392       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1393        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1394     return true;
1395   }
1396
1397   return false;
1398 }
1399
1400 static unsigned findImplicitSGPRRead(const MachineInstr &MI) {
1401   for (const MachineOperand &MO : MI.implicit_operands()) {
1402     // We only care about reads.
1403     if (MO.isDef())
1404       continue;
1405
1406     switch (MO.getReg()) {
1407     case AMDGPU::VCC:
1408     case AMDGPU::M0:
1409     case AMDGPU::FLAT_SCR:
1410       return MO.getReg();
1411
1412     default:
1413       break;
1414     }
1415   }
1416
1417   return AMDGPU::NoRegister;
1418 }
1419
1420 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1421                                     StringRef &ErrInfo) const {
1422   uint16_t Opcode = MI->getOpcode();
1423   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1424   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1425   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1426   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1427
1428   // Make sure the number of operands is correct.
1429   const MCInstrDesc &Desc = get(Opcode);
1430   if (!Desc.isVariadic() &&
1431       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1432      ErrInfo = "Instruction has wrong number of operands.";
1433      return false;
1434   }
1435
1436   // Make sure the register classes are correct
1437   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1438     if (MI->getOperand(i).isFPImm()) {
1439       ErrInfo = "FPImm Machine Operands are not supported. ISel should bitcast "
1440                 "all fp values to integers.";
1441       return false;
1442     }
1443
1444     int RegClass = Desc.OpInfo[i].RegClass;
1445
1446     switch (Desc.OpInfo[i].OperandType) {
1447     case MCOI::OPERAND_REGISTER:
1448       if (MI->getOperand(i).isImm()) {
1449         ErrInfo = "Illegal immediate value for operand.";
1450         return false;
1451       }
1452       break;
1453     case AMDGPU::OPERAND_REG_IMM32:
1454       break;
1455     case AMDGPU::OPERAND_REG_INLINE_C:
1456       if (isLiteralConstant(MI->getOperand(i),
1457                             RI.getRegClass(RegClass)->getSize())) {
1458         ErrInfo = "Illegal immediate value for operand.";
1459         return false;
1460       }
1461       break;
1462     case MCOI::OPERAND_IMMEDIATE:
1463       // Check if this operand is an immediate.
1464       // FrameIndex operands will be replaced by immediates, so they are
1465       // allowed.
1466       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFI()) {
1467         ErrInfo = "Expected immediate, but got non-immediate";
1468         return false;
1469       }
1470       // Fall-through
1471     default:
1472       continue;
1473     }
1474
1475     if (!MI->getOperand(i).isReg())
1476       continue;
1477
1478     if (RegClass != -1) {
1479       unsigned Reg = MI->getOperand(i).getReg();
1480       if (TargetRegisterInfo::isVirtualRegister(Reg))
1481         continue;
1482
1483       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1484       if (!RC->contains(Reg)) {
1485         ErrInfo = "Operand has incorrect register class.";
1486         return false;
1487       }
1488     }
1489   }
1490
1491
1492   // Verify VOP*
1493   if (isVOP1(*MI) || isVOP2(*MI) || isVOP3(*MI) || isVOPC(*MI)) {
1494     // Only look at the true operands. Only a real operand can use the constant
1495     // bus, and we don't want to check pseudo-operands like the source modifier
1496     // flags.
1497     const int OpIndices[] = { Src0Idx, Src1Idx, Src2Idx };
1498
1499     unsigned ConstantBusCount = 0;
1500     unsigned SGPRUsed = findImplicitSGPRRead(*MI);
1501     if (SGPRUsed != AMDGPU::NoRegister)
1502       ++ConstantBusCount;
1503
1504     for (int OpIdx : OpIndices) {
1505       if (OpIdx == -1)
1506         break;
1507       const MachineOperand &MO = MI->getOperand(OpIdx);
1508       if (usesConstantBus(MRI, MO, getOpSize(Opcode, OpIdx))) {
1509         if (MO.isReg()) {
1510           if (MO.getReg() != SGPRUsed)
1511             ++ConstantBusCount;
1512           SGPRUsed = MO.getReg();
1513         } else {
1514           ++ConstantBusCount;
1515         }
1516       }
1517     }
1518     if (ConstantBusCount > 1) {
1519       ErrInfo = "VOP* instruction uses the constant bus more than once";
1520       return false;
1521     }
1522   }
1523
1524   // Verify misc. restrictions on specific instructions.
1525   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1526       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1527     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1528     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1529     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1530     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1531       if (!compareMachineOp(Src0, Src1) &&
1532           !compareMachineOp(Src0, Src2)) {
1533         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1534         return false;
1535       }
1536     }
1537   }
1538
1539   // Make sure we aren't losing exec uses in the td files. This mostly requires
1540   // being careful when using let Uses to try to add other use registers.
1541   if (!isGenericOpcode(Opcode) && !isSALU(Opcode) && !isSMRD(Opcode)) {
1542     const MachineOperand *Exec = MI->findRegisterUseOperand(AMDGPU::EXEC);
1543     if (!Exec || !Exec->isImplicit()) {
1544       ErrInfo = "VALU instruction does not implicitly read exec mask";
1545       return false;
1546     }
1547   }
1548
1549   return true;
1550 }
1551
1552 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1553   switch (MI.getOpcode()) {
1554   default: return AMDGPU::INSTRUCTION_LIST_END;
1555   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1556   case AMDGPU::COPY: return AMDGPU::COPY;
1557   case AMDGPU::PHI: return AMDGPU::PHI;
1558   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1559   case AMDGPU::S_MOV_B32:
1560     return MI.getOperand(1).isReg() ?
1561            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1562   case AMDGPU::S_ADD_I32:
1563   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1564   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1565   case AMDGPU::S_SUB_I32:
1566   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1567   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1568   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1569   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1570   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1571   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1572   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1573   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1574   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1575   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1576   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1577   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1578   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1579   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1580   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1581   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1582   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1583   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1584   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1585   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1586   case AMDGPU::S_BFM_B32: return AMDGPU::V_BFM_B32_e64;
1587   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1588   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1589   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1590   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1591   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1592   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1593   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1594   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1595   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1596   case AMDGPU::S_LOAD_DWORD_IMM:
1597   case AMDGPU::S_LOAD_DWORD_SGPR:
1598   case AMDGPU::S_LOAD_DWORD_IMM_ci:
1599     return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1600   case AMDGPU::S_LOAD_DWORDX2_IMM:
1601   case AMDGPU::S_LOAD_DWORDX2_SGPR:
1602   case AMDGPU::S_LOAD_DWORDX2_IMM_ci:
1603     return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1604   case AMDGPU::S_LOAD_DWORDX4_IMM:
1605   case AMDGPU::S_LOAD_DWORDX4_SGPR:
1606   case AMDGPU::S_LOAD_DWORDX4_IMM_ci:
1607     return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1608   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e64;
1609   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1610   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1611   case AMDGPU::S_FLBIT_I32: return AMDGPU::V_FFBH_I32_e64;
1612   }
1613 }
1614
1615 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1616   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1617 }
1618
1619 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1620                                                       unsigned OpNo) const {
1621   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1622   const MCInstrDesc &Desc = get(MI.getOpcode());
1623   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1624       Desc.OpInfo[OpNo].RegClass == -1) {
1625     unsigned Reg = MI.getOperand(OpNo).getReg();
1626
1627     if (TargetRegisterInfo::isVirtualRegister(Reg))
1628       return MRI.getRegClass(Reg);
1629     return RI.getPhysRegClass(Reg);
1630   }
1631
1632   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1633   return RI.getRegClass(RCID);
1634 }
1635
1636 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1637   switch (MI.getOpcode()) {
1638   case AMDGPU::COPY:
1639   case AMDGPU::REG_SEQUENCE:
1640   case AMDGPU::PHI:
1641   case AMDGPU::INSERT_SUBREG:
1642     return RI.hasVGPRs(getOpRegClass(MI, 0));
1643   default:
1644     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1645   }
1646 }
1647
1648 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1649   MachineBasicBlock::iterator I = MI;
1650   MachineBasicBlock *MBB = MI->getParent();
1651   MachineOperand &MO = MI->getOperand(OpIdx);
1652   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1653   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1654   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1655   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1656   if (MO.isReg())
1657     Opcode = AMDGPU::COPY;
1658   else if (RI.isSGPRClass(RC))
1659     Opcode = AMDGPU::S_MOV_B32;
1660
1661
1662   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1663   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1664     VRC = &AMDGPU::VReg_64RegClass;
1665   else
1666     VRC = &AMDGPU::VGPR_32RegClass;
1667
1668   unsigned Reg = MRI.createVirtualRegister(VRC);
1669   DebugLoc DL = MBB->findDebugLoc(I);
1670   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1671     .addOperand(MO);
1672   MO.ChangeToRegister(Reg, false);
1673 }
1674
1675 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1676                                          MachineRegisterInfo &MRI,
1677                                          MachineOperand &SuperReg,
1678                                          const TargetRegisterClass *SuperRC,
1679                                          unsigned SubIdx,
1680                                          const TargetRegisterClass *SubRC)
1681                                          const {
1682   MachineBasicBlock *MBB = MI->getParent();
1683   DebugLoc DL = MI->getDebugLoc();
1684   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1685
1686   if (SuperReg.getSubReg() == AMDGPU::NoSubRegister) {
1687     BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1688       .addReg(SuperReg.getReg(), 0, SubIdx);
1689     return SubReg;
1690   }
1691
1692   // Just in case the super register is itself a sub-register, copy it to a new
1693   // value so we don't need to worry about merging its subreg index with the
1694   // SubIdx passed to this function. The register coalescer should be able to
1695   // eliminate this extra copy.
1696   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1697
1698   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), NewSuperReg)
1699     .addReg(SuperReg.getReg(), 0, SuperReg.getSubReg());
1700
1701   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1702     .addReg(NewSuperReg, 0, SubIdx);
1703
1704   return SubReg;
1705 }
1706
1707 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1708   MachineBasicBlock::iterator MII,
1709   MachineRegisterInfo &MRI,
1710   MachineOperand &Op,
1711   const TargetRegisterClass *SuperRC,
1712   unsigned SubIdx,
1713   const TargetRegisterClass *SubRC) const {
1714   if (Op.isImm()) {
1715     // XXX - Is there a better way to do this?
1716     if (SubIdx == AMDGPU::sub0)
1717       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1718     if (SubIdx == AMDGPU::sub1)
1719       return MachineOperand::CreateImm(Op.getImm() >> 32);
1720
1721     llvm_unreachable("Unhandled register index for immediate");
1722   }
1723
1724   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1725                                        SubIdx, SubRC);
1726   return MachineOperand::CreateReg(SubReg, false);
1727 }
1728
1729 // Change the order of operands from (0, 1, 2) to (0, 2, 1)
1730 void SIInstrInfo::swapOperands(MachineBasicBlock::iterator Inst) const {
1731   assert(Inst->getNumExplicitOperands() == 3);
1732   MachineOperand Op1 = Inst->getOperand(1);
1733   Inst->RemoveOperand(1);
1734   Inst->addOperand(Op1);
1735 }
1736
1737 bool SIInstrInfo::isLegalRegOperand(const MachineRegisterInfo &MRI,
1738                                     const MCOperandInfo &OpInfo,
1739                                     const MachineOperand &MO) const {
1740   if (!MO.isReg())
1741     return false;
1742
1743   unsigned Reg = MO.getReg();
1744   const TargetRegisterClass *RC =
1745     TargetRegisterInfo::isVirtualRegister(Reg) ?
1746     MRI.getRegClass(Reg) :
1747     RI.getPhysRegClass(Reg);
1748
1749   // In order to be legal, the common sub-class must be equal to the
1750   // class of the current operand.  For example:
1751   //
1752   // v_mov_b32 s0 ; Operand defined as vsrc_32
1753   //              ; RI.getCommonSubClass(s0,vsrc_32) = sgpr ; LEGAL
1754   //
1755   // s_sendmsg 0, s0 ; Operand defined as m0reg
1756   //                 ; RI.getCommonSubClass(s0,m0reg) = m0reg ; NOT LEGAL
1757
1758   return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass)) == RC;
1759 }
1760
1761 bool SIInstrInfo::isLegalVSrcOperand(const MachineRegisterInfo &MRI,
1762                                      const MCOperandInfo &OpInfo,
1763                                      const MachineOperand &MO) const {
1764   if (MO.isReg())
1765     return isLegalRegOperand(MRI, OpInfo, MO);
1766
1767   // Handle non-register types that are treated like immediates.
1768   assert(MO.isImm() || MO.isTargetIndex() || MO.isFI());
1769   return true;
1770 }
1771
1772 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1773                                  const MachineOperand *MO) const {
1774   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1775   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1776   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1777   const TargetRegisterClass *DefinedRC =
1778       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1779   if (!MO)
1780     MO = &MI->getOperand(OpIdx);
1781
1782   if (isVALU(*MI) &&
1783       usesConstantBus(MRI, *MO, DefinedRC->getSize())) {
1784     unsigned SGPRUsed =
1785         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1786     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1787       if (i == OpIdx)
1788         continue;
1789       const MachineOperand &Op = MI->getOperand(i);
1790       if (Op.isReg() && Op.getReg() != SGPRUsed &&
1791           usesConstantBus(MRI, Op, getOpSize(*MI, i))) {
1792         return false;
1793       }
1794     }
1795   }
1796
1797   if (MO->isReg()) {
1798     assert(DefinedRC);
1799     return isLegalRegOperand(MRI, OpInfo, *MO);
1800   }
1801
1802
1803   // Handle non-register types that are treated like immediates.
1804   assert(MO->isImm() || MO->isTargetIndex() || MO->isFI());
1805
1806   if (!DefinedRC) {
1807     // This operand expects an immediate.
1808     return true;
1809   }
1810
1811   return isImmOperandLegal(MI, OpIdx, *MO);
1812 }
1813
1814 void SIInstrInfo::legalizeOperandsVOP2(MachineRegisterInfo &MRI,
1815                                        MachineInstr *MI) const {
1816   unsigned Opc = MI->getOpcode();
1817   const MCInstrDesc &InstrDesc = get(Opc);
1818
1819   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
1820   MachineOperand &Src1 = MI->getOperand(Src1Idx);
1821
1822   // If there is an implicit SGPR use such as VCC use for v_addc_u32/v_subb_u32
1823   // we need to only have one constant bus use.
1824   //
1825   // Note we do not need to worry about literal constants here. They are
1826   // disabled for the operand type for instructions because they will always
1827   // violate the one constant bus use rule.
1828   bool HasImplicitSGPR = findImplicitSGPRRead(*MI) != AMDGPU::NoRegister;
1829   if (HasImplicitSGPR) {
1830     int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
1831     MachineOperand &Src0 = MI->getOperand(Src0Idx);
1832
1833     if (Src0.isReg() && RI.isSGPRReg(MRI, Src0.getReg()))
1834       legalizeOpWithMove(MI, Src0Idx);
1835   }
1836
1837   // VOP2 src0 instructions support all operand types, so we don't need to check
1838   // their legality. If src1 is already legal, we don't need to do anything.
1839   if (isLegalRegOperand(MRI, InstrDesc.OpInfo[Src1Idx], Src1))
1840     return;
1841
1842   // We do not use commuteInstruction here because it is too aggressive and will
1843   // commute if it is possible. We only want to commute here if it improves
1844   // legality. This can be called a fairly large number of times so don't waste
1845   // compile time pointlessly swapping and checking legality again.
1846   if (HasImplicitSGPR || !MI->isCommutable()) {
1847     legalizeOpWithMove(MI, Src1Idx);
1848     return;
1849   }
1850
1851   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
1852   MachineOperand &Src0 = MI->getOperand(Src0Idx);
1853
1854   // If src0 can be used as src1, commuting will make the operands legal.
1855   // Otherwise we have to give up and insert a move.
1856   //
1857   // TODO: Other immediate-like operand kinds could be commuted if there was a
1858   // MachineOperand::ChangeTo* for them.
1859   if ((!Src1.isImm() && !Src1.isReg()) ||
1860       !isLegalRegOperand(MRI, InstrDesc.OpInfo[Src1Idx], Src0)) {
1861     legalizeOpWithMove(MI, Src1Idx);
1862     return;
1863   }
1864
1865   int CommutedOpc = commuteOpcode(*MI);
1866   if (CommutedOpc == -1) {
1867     legalizeOpWithMove(MI, Src1Idx);
1868     return;
1869   }
1870
1871   MI->setDesc(get(CommutedOpc));
1872
1873   unsigned Src0Reg = Src0.getReg();
1874   unsigned Src0SubReg = Src0.getSubReg();
1875   bool Src0Kill = Src0.isKill();
1876
1877   if (Src1.isImm())
1878     Src0.ChangeToImmediate(Src1.getImm());
1879   else if (Src1.isReg()) {
1880     Src0.ChangeToRegister(Src1.getReg(), false, false, Src1.isKill());
1881     Src0.setSubReg(Src1.getSubReg());
1882   } else
1883     llvm_unreachable("Should only have register or immediate operands");
1884
1885   Src1.ChangeToRegister(Src0Reg, false, false, Src0Kill);
1886   Src1.setSubReg(Src0SubReg);
1887 }
1888
1889 // Legalize VOP3 operands. Because all operand types are supported for any
1890 // operand, and since literal constants are not allowed and should never be
1891 // seen, we only need to worry about inserting copies if we use multiple SGPR
1892 // operands.
1893 void SIInstrInfo::legalizeOperandsVOP3(
1894   MachineRegisterInfo &MRI,
1895   MachineInstr *MI) const {
1896   unsigned Opc = MI->getOpcode();
1897
1898   int VOP3Idx[3] = {
1899     AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0),
1900     AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1),
1901     AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src2)
1902   };
1903
1904   // Find the one SGPR operand we are allowed to use.
1905   unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1906
1907   for (unsigned i = 0; i < 3; ++i) {
1908     int Idx = VOP3Idx[i];
1909     if (Idx == -1)
1910       break;
1911     MachineOperand &MO = MI->getOperand(Idx);
1912
1913     // We should never see a VOP3 instruction with an illegal immediate operand.
1914     if (!MO.isReg())
1915       continue;
1916
1917     if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1918       continue; // VGPRs are legal
1919
1920     if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1921       SGPRReg = MO.getReg();
1922       // We can use one SGPR in each VOP3 instruction.
1923       continue;
1924     }
1925
1926     // If we make it this far, then the operand is not legal and we must
1927     // legalize it.
1928     legalizeOpWithMove(MI, Idx);
1929   }
1930 }
1931
1932 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1933   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1934
1935   // Legalize VOP2
1936   if (isVOP2(*MI)) {
1937     legalizeOperandsVOP2(MRI, MI);
1938     return;
1939   }
1940
1941   // Legalize VOP3
1942   if (isVOP3(*MI)) {
1943     legalizeOperandsVOP3(MRI, MI);
1944     return;
1945   }
1946
1947   // Legalize REG_SEQUENCE and PHI
1948   // The register class of the operands much be the same type as the register
1949   // class of the output.
1950   if (MI->getOpcode() == AMDGPU::PHI) {
1951     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1952     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1953       if (!MI->getOperand(i).isReg() ||
1954           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1955         continue;
1956       const TargetRegisterClass *OpRC =
1957               MRI.getRegClass(MI->getOperand(i).getReg());
1958       if (RI.hasVGPRs(OpRC)) {
1959         VRC = OpRC;
1960       } else {
1961         SRC = OpRC;
1962       }
1963     }
1964
1965     // If any of the operands are VGPR registers, then they all most be
1966     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1967     // them.
1968     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1969       if (!VRC) {
1970         assert(SRC);
1971         VRC = RI.getEquivalentVGPRClass(SRC);
1972       }
1973       RC = VRC;
1974     } else {
1975       RC = SRC;
1976     }
1977
1978     // Update all the operands so they have the same type.
1979     for (unsigned I = 1, E = MI->getNumOperands(); I != E; I += 2) {
1980       MachineOperand &Op = MI->getOperand(I);
1981       if (!Op.isReg() || !TargetRegisterInfo::isVirtualRegister(Op.getReg()))
1982         continue;
1983       unsigned DstReg = MRI.createVirtualRegister(RC);
1984
1985       // MI is a PHI instruction.
1986       MachineBasicBlock *InsertBB = MI->getOperand(I + 1).getMBB();
1987       MachineBasicBlock::iterator Insert = InsertBB->getFirstTerminator();
1988
1989       BuildMI(*InsertBB, Insert, MI->getDebugLoc(), get(AMDGPU::COPY), DstReg)
1990         .addOperand(Op);
1991       Op.setReg(DstReg);
1992     }
1993   }
1994
1995   // REG_SEQUENCE doesn't really require operand legalization, but if one has a
1996   // VGPR dest type and SGPR sources, insert copies so all operands are
1997   // VGPRs. This seems to help operand folding / the register coalescer.
1998   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1999     MachineBasicBlock *MBB = MI->getParent();
2000     const TargetRegisterClass *DstRC = getOpRegClass(*MI, 0);
2001     if (RI.hasVGPRs(DstRC)) {
2002       // Update all the operands so they are VGPR register classes. These may
2003       // not be the same register class because REG_SEQUENCE supports mixing
2004       // subregister index types e.g. sub0_sub1 + sub2 + sub3
2005       for (unsigned I = 1, E = MI->getNumOperands(); I != E; I += 2) {
2006         MachineOperand &Op = MI->getOperand(I);
2007         if (!Op.isReg() || !TargetRegisterInfo::isVirtualRegister(Op.getReg()))
2008           continue;
2009
2010         const TargetRegisterClass *OpRC = MRI.getRegClass(Op.getReg());
2011         const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(OpRC);
2012         if (VRC == OpRC)
2013           continue;
2014
2015         unsigned DstReg = MRI.createVirtualRegister(VRC);
2016
2017         BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), DstReg)
2018           .addOperand(Op);
2019
2020         Op.setReg(DstReg);
2021         Op.setIsKill();
2022       }
2023     }
2024
2025     return;
2026   }
2027
2028   // Legalize INSERT_SUBREG
2029   // src0 must have the same register class as dst
2030   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
2031     unsigned Dst = MI->getOperand(0).getReg();
2032     unsigned Src0 = MI->getOperand(1).getReg();
2033     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
2034     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
2035     if (DstRC != Src0RC) {
2036       MachineBasicBlock &MBB = *MI->getParent();
2037       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
2038       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
2039               .addReg(Src0);
2040       MI->getOperand(1).setReg(NewSrc0);
2041     }
2042     return;
2043   }
2044
2045   // Legalize MUBUF* instructions
2046   // FIXME: If we start using the non-addr64 instructions for compute, we
2047   // may need to legalize them here.
2048   int SRsrcIdx =
2049       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
2050   if (SRsrcIdx != -1) {
2051     // We have an MUBUF instruction
2052     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
2053     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
2054     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
2055                                              RI.getRegClass(SRsrcRC))) {
2056       // The operands are legal.
2057       // FIXME: We may need to legalize operands besided srsrc.
2058       return;
2059     }
2060
2061     MachineBasicBlock &MBB = *MI->getParent();
2062
2063     // Extract the ptr from the resource descriptor.
2064     unsigned SRsrcPtr = buildExtractSubReg(MI, MRI, *SRsrc,
2065       &AMDGPU::VReg_128RegClass, AMDGPU::sub0_sub1, &AMDGPU::VReg_64RegClass);
2066
2067     // Create an empty resource descriptor
2068     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
2069     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2070     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2071     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
2072     uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
2073
2074     // Zero64 = 0
2075     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
2076             Zero64)
2077             .addImm(0);
2078
2079     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
2080     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
2081             SRsrcFormatLo)
2082             .addImm(RsrcDataFormat & 0xFFFFFFFF);
2083
2084     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
2085     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
2086             SRsrcFormatHi)
2087             .addImm(RsrcDataFormat >> 32);
2088
2089     // NewSRsrc = {Zero64, SRsrcFormat}
2090     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), NewSRsrc)
2091       .addReg(Zero64)
2092       .addImm(AMDGPU::sub0_sub1)
2093       .addReg(SRsrcFormatLo)
2094       .addImm(AMDGPU::sub2)
2095       .addReg(SRsrcFormatHi)
2096       .addImm(AMDGPU::sub3);
2097
2098     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
2099     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2100     if (VAddr) {
2101       // This is already an ADDR64 instruction so we need to add the pointer
2102       // extracted from the resource descriptor to the current value of VAddr.
2103       unsigned NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2104       unsigned NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2105
2106       // NewVaddrLo = SRsrcPtr:sub0 + VAddr:sub0
2107       DebugLoc DL = MI->getDebugLoc();
2108       BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), NewVAddrLo)
2109         .addReg(SRsrcPtr, 0, AMDGPU::sub0)
2110         .addReg(VAddr->getReg(), 0, AMDGPU::sub0);
2111
2112       // NewVaddrHi = SRsrcPtr:sub1 + VAddr:sub1
2113       BuildMI(MBB, MI, DL, get(AMDGPU::V_ADDC_U32_e32), NewVAddrHi)
2114         .addReg(SRsrcPtr, 0, AMDGPU::sub1)
2115         .addReg(VAddr->getReg(), 0, AMDGPU::sub1);
2116
2117       // NewVaddr = {NewVaddrHi, NewVaddrLo}
2118       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), NewVAddr)
2119         .addReg(NewVAddrLo)
2120         .addImm(AMDGPU::sub0)
2121         .addReg(NewVAddrHi)
2122         .addImm(AMDGPU::sub1);
2123     } else {
2124       // This instructions is the _OFFSET variant, so we need to convert it to
2125       // ADDR64.
2126       assert(MBB.getParent()->getSubtarget<AMDGPUSubtarget>().getGeneration()
2127              < AMDGPUSubtarget::VOLCANIC_ISLANDS &&
2128              "FIXME: Need to emit flat atomics here");
2129
2130       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
2131       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
2132       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
2133       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
2134
2135       // Atomics rith return have have an additional tied operand and are
2136       // missing some of the special bits.
2137       MachineOperand *VDataIn = getNamedOperand(*MI, AMDGPU::OpName::vdata_in);
2138       MachineInstr *Addr64;
2139
2140       if (!VDataIn) {
2141         // Regular buffer load / store.
2142         MachineInstrBuilder MIB
2143           = BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
2144           .addOperand(*VData)
2145           .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
2146           // This will be replaced later
2147           // with the new value of vaddr.
2148           .addOperand(*SRsrc)
2149           .addOperand(*SOffset)
2150           .addOperand(*Offset);
2151
2152         // Atomics do not have this operand.
2153         if (const MachineOperand *GLC
2154             = getNamedOperand(*MI, AMDGPU::OpName::glc)) {
2155           MIB.addImm(GLC->getImm());
2156         }
2157
2158         MIB.addImm(getNamedImmOperand(*MI, AMDGPU::OpName::slc));
2159
2160         if (const MachineOperand *TFE
2161             = getNamedOperand(*MI, AMDGPU::OpName::tfe)) {
2162           MIB.addImm(TFE->getImm());
2163         }
2164
2165         MIB.setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
2166         Addr64 = MIB;
2167       } else {
2168         // Atomics with return.
2169         Addr64 = BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
2170           .addOperand(*VData)
2171           .addOperand(*VDataIn)
2172           .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
2173           // This will be replaced later
2174           // with the new value of vaddr.
2175           .addOperand(*SRsrc)
2176           .addOperand(*SOffset)
2177           .addOperand(*Offset)
2178           .addImm(getNamedImmOperand(*MI, AMDGPU::OpName::slc))
2179           .setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
2180       }
2181
2182       MI->removeFromParent();
2183       MI = Addr64;
2184
2185       // NewVaddr = {NewVaddrHi, NewVaddrLo}
2186       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), NewVAddr)
2187         .addReg(SRsrcPtr, 0, AMDGPU::sub0)
2188         .addImm(AMDGPU::sub0)
2189         .addReg(SRsrcPtr, 0, AMDGPU::sub1)
2190         .addImm(AMDGPU::sub1);
2191
2192       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
2193       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
2194     }
2195
2196     // Update the instruction to use NewVaddr
2197     VAddr->setReg(NewVAddr);
2198     // Update the instruction to use NewSRsrc
2199     SRsrc->setReg(NewSRsrc);
2200   }
2201 }
2202
2203 void SIInstrInfo::splitSMRD(MachineInstr *MI,
2204                             const TargetRegisterClass *HalfRC,
2205                             unsigned HalfImmOp, unsigned HalfSGPROp,
2206                             MachineInstr *&Lo, MachineInstr *&Hi) const {
2207
2208   DebugLoc DL = MI->getDebugLoc();
2209   MachineBasicBlock *MBB = MI->getParent();
2210   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
2211   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
2212   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
2213   unsigned HalfSize = HalfRC->getSize();
2214   const MachineOperand *OffOp =
2215       getNamedOperand(*MI, AMDGPU::OpName::offset);
2216   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
2217
2218   // The SMRD has an 8-bit offset in dwords on SI and a 20-bit offset in bytes
2219   // on VI.
2220
2221   bool IsKill = SBase->isKill();
2222   if (OffOp) {
2223     bool isVI =
2224         MBB->getParent()->getSubtarget<AMDGPUSubtarget>().getGeneration() >=
2225         AMDGPUSubtarget::VOLCANIC_ISLANDS;
2226     unsigned OffScale = isVI ? 1 : 4;
2227     // Handle the _IMM variant
2228     unsigned LoOffset = OffOp->getImm() * OffScale;
2229     unsigned HiOffset = LoOffset + HalfSize;
2230     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
2231                   // Use addReg instead of addOperand
2232                   // to make sure kill flag is cleared.
2233                   .addReg(SBase->getReg(), 0, SBase->getSubReg())
2234                   .addImm(LoOffset / OffScale);
2235
2236     if (!isUInt<20>(HiOffset) || (!isVI && !isUInt<8>(HiOffset / OffScale))) {
2237       unsigned OffsetSGPR =
2238           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
2239       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
2240               .addImm(HiOffset); // The offset in register is in bytes.
2241       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
2242                     .addReg(SBase->getReg(), getKillRegState(IsKill),
2243                             SBase->getSubReg())
2244                     .addReg(OffsetSGPR);
2245     } else {
2246       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
2247                      .addReg(SBase->getReg(), getKillRegState(IsKill),
2248                              SBase->getSubReg())
2249                      .addImm(HiOffset / OffScale);
2250     }
2251   } else {
2252     // Handle the _SGPR variant
2253     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
2254     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
2255                   .addReg(SBase->getReg(), 0, SBase->getSubReg())
2256                   .addOperand(*SOff);
2257     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
2258     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
2259       .addReg(SOff->getReg(), 0, SOff->getSubReg())
2260       .addImm(HalfSize);
2261     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
2262                   .addReg(SBase->getReg(), getKillRegState(IsKill),
2263                           SBase->getSubReg())
2264                   .addReg(OffsetSGPR);
2265   }
2266
2267   unsigned SubLo, SubHi;
2268   const TargetRegisterClass *NewDstRC;
2269   switch (HalfSize) {
2270     case 4:
2271       SubLo = AMDGPU::sub0;
2272       SubHi = AMDGPU::sub1;
2273       NewDstRC = &AMDGPU::VReg_64RegClass;
2274       break;
2275     case 8:
2276       SubLo = AMDGPU::sub0_sub1;
2277       SubHi = AMDGPU::sub2_sub3;
2278       NewDstRC = &AMDGPU::VReg_128RegClass;
2279       break;
2280     case 16:
2281       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
2282       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
2283       NewDstRC = &AMDGPU::VReg_256RegClass;
2284       break;
2285     case 32:
2286       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
2287       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
2288       NewDstRC = &AMDGPU::VReg_512RegClass;
2289       break;
2290     default:
2291       llvm_unreachable("Unhandled HalfSize");
2292   }
2293
2294   unsigned OldDst = MI->getOperand(0).getReg();
2295   unsigned NewDst = MRI.createVirtualRegister(NewDstRC);
2296
2297   MRI.replaceRegWith(OldDst, NewDst);
2298
2299   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE), NewDst)
2300     .addReg(RegLo)
2301     .addImm(SubLo)
2302     .addReg(RegHi)
2303     .addImm(SubHi);
2304 }
2305
2306 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI,
2307                                  MachineRegisterInfo &MRI,
2308                                  SmallVectorImpl<MachineInstr *> &Worklist) const {
2309   MachineBasicBlock *MBB = MI->getParent();
2310   int DstIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::dst);
2311   assert(DstIdx != -1);
2312   unsigned DstRCID = get(MI->getOpcode()).OpInfo[DstIdx].RegClass;
2313   switch(RI.getRegClass(DstRCID)->getSize()) {
2314     case 4:
2315     case 8:
2316     case 16: {
2317       unsigned NewOpcode = getVALUOp(*MI);
2318       unsigned RegOffset;
2319       unsigned ImmOffset;
2320
2321       if (MI->getOperand(2).isReg()) {
2322         RegOffset = MI->getOperand(2).getReg();
2323         ImmOffset = 0;
2324       } else {
2325         assert(MI->getOperand(2).isImm());
2326         // SMRD instructions take a dword offsets on SI and byte offset on VI
2327         // and MUBUF instructions always take a byte offset.
2328         ImmOffset = MI->getOperand(2).getImm();
2329         if (MBB->getParent()->getSubtarget<AMDGPUSubtarget>().getGeneration() <=
2330             AMDGPUSubtarget::SEA_ISLANDS)
2331           ImmOffset <<= 2;
2332         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2333
2334         if (isUInt<12>(ImmOffset)) {
2335           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
2336                   RegOffset)
2337                   .addImm(0);
2338         } else {
2339           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
2340                   RegOffset)
2341                   .addImm(ImmOffset);
2342           ImmOffset = 0;
2343         }
2344       }
2345
2346       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
2347       unsigned DWord0 = RegOffset;
2348       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2349       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2350       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2351       uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
2352
2353       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
2354               .addImm(0);
2355       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
2356               .addImm(RsrcDataFormat & 0xFFFFFFFF);
2357       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
2358               .addImm(RsrcDataFormat >> 32);
2359       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
2360         .addReg(DWord0)
2361         .addImm(AMDGPU::sub0)
2362         .addReg(DWord1)
2363         .addImm(AMDGPU::sub1)
2364         .addReg(DWord2)
2365         .addImm(AMDGPU::sub2)
2366         .addReg(DWord3)
2367         .addImm(AMDGPU::sub3);
2368
2369       const MCInstrDesc &NewInstDesc = get(NewOpcode);
2370       const TargetRegisterClass *NewDstRC
2371         = RI.getRegClass(NewInstDesc.OpInfo[0].RegClass);
2372       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2373       unsigned DstReg = MI->getOperand(0).getReg();
2374       MRI.replaceRegWith(DstReg, NewDstReg);
2375
2376       MachineInstr *NewInst =
2377         BuildMI(*MBB, MI, MI->getDebugLoc(), NewInstDesc, NewDstReg)
2378         .addOperand(MI->getOperand(1)) // sbase
2379         .addReg(SRsrc)
2380         .addImm(0)
2381         .addImm(ImmOffset)
2382         .addImm(0) // glc
2383         .addImm(0) // slc
2384         .addImm(0) // tfe
2385         .setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
2386       MI->eraseFromParent();
2387
2388       legalizeOperands(NewInst);
2389       addUsersToMoveToVALUWorklist(NewDstReg, MRI, Worklist);
2390       break;
2391     }
2392     case 32: {
2393       MachineInstr *Lo, *Hi;
2394       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
2395                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
2396       MI->eraseFromParent();
2397       moveSMRDToVALU(Lo, MRI, Worklist);
2398       moveSMRDToVALU(Hi, MRI, Worklist);
2399       break;
2400     }
2401
2402     case 64: {
2403       MachineInstr *Lo, *Hi;
2404       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
2405                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
2406       MI->eraseFromParent();
2407       moveSMRDToVALU(Lo, MRI, Worklist);
2408       moveSMRDToVALU(Hi, MRI, Worklist);
2409       break;
2410     }
2411   }
2412 }
2413
2414 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
2415   SmallVector<MachineInstr *, 128> Worklist;
2416   Worklist.push_back(&TopInst);
2417
2418   while (!Worklist.empty()) {
2419     MachineInstr *Inst = Worklist.pop_back_val();
2420     MachineBasicBlock *MBB = Inst->getParent();
2421     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
2422
2423     unsigned Opcode = Inst->getOpcode();
2424     unsigned NewOpcode = getVALUOp(*Inst);
2425
2426     // Handle some special cases
2427     switch (Opcode) {
2428     default:
2429       if (isSMRD(*Inst)) {
2430         moveSMRDToVALU(Inst, MRI, Worklist);
2431         continue;
2432       }
2433       break;
2434     case AMDGPU::S_AND_B64:
2435       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::V_AND_B32_e64);
2436       Inst->eraseFromParent();
2437       continue;
2438
2439     case AMDGPU::S_OR_B64:
2440       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::V_OR_B32_e64);
2441       Inst->eraseFromParent();
2442       continue;
2443
2444     case AMDGPU::S_XOR_B64:
2445       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::V_XOR_B32_e64);
2446       Inst->eraseFromParent();
2447       continue;
2448
2449     case AMDGPU::S_NOT_B64:
2450       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::V_NOT_B32_e32);
2451       Inst->eraseFromParent();
2452       continue;
2453
2454     case AMDGPU::S_BCNT1_I32_B64:
2455       splitScalar64BitBCNT(Worklist, Inst);
2456       Inst->eraseFromParent();
2457       continue;
2458
2459     case AMDGPU::S_BFE_I64: {
2460       splitScalar64BitBFE(Worklist, Inst);
2461       Inst->eraseFromParent();
2462       continue;
2463     }
2464
2465     case AMDGPU::S_LSHL_B32:
2466       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2467         NewOpcode = AMDGPU::V_LSHLREV_B32_e64;
2468         swapOperands(Inst);
2469       }
2470       break;
2471     case AMDGPU::S_ASHR_I32:
2472       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2473         NewOpcode = AMDGPU::V_ASHRREV_I32_e64;
2474         swapOperands(Inst);
2475       }
2476       break;
2477     case AMDGPU::S_LSHR_B32:
2478       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2479         NewOpcode = AMDGPU::V_LSHRREV_B32_e64;
2480         swapOperands(Inst);
2481       }
2482       break;
2483     case AMDGPU::S_LSHL_B64:
2484       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2485         NewOpcode = AMDGPU::V_LSHLREV_B64;
2486         swapOperands(Inst);
2487       }
2488       break;
2489     case AMDGPU::S_ASHR_I64:
2490       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2491         NewOpcode = AMDGPU::V_ASHRREV_I64;
2492         swapOperands(Inst);
2493       }
2494       break;
2495     case AMDGPU::S_LSHR_B64:
2496       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2497         NewOpcode = AMDGPU::V_LSHRREV_B64;
2498         swapOperands(Inst);
2499       }
2500       break;
2501
2502     case AMDGPU::S_ABS_I32:
2503       lowerScalarAbs(Worklist, Inst);
2504       Inst->eraseFromParent();
2505       continue;
2506
2507     case AMDGPU::S_BFE_U64:
2508     case AMDGPU::S_BFM_B64:
2509       llvm_unreachable("Moving this op to VALU not implemented");
2510     }
2511
2512     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
2513       // We cannot move this instruction to the VALU, so we should try to
2514       // legalize its operands instead.
2515       legalizeOperands(Inst);
2516       continue;
2517     }
2518
2519     // Use the new VALU Opcode.
2520     const MCInstrDesc &NewDesc = get(NewOpcode);
2521     Inst->setDesc(NewDesc);
2522
2523     // Remove any references to SCC. Vector instructions can't read from it, and
2524     // We're just about to add the implicit use / defs of VCC, and we don't want
2525     // both.
2526     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
2527       MachineOperand &Op = Inst->getOperand(i);
2528       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
2529         Inst->RemoveOperand(i);
2530     }
2531
2532     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
2533       // We are converting these to a BFE, so we need to add the missing
2534       // operands for the size and offset.
2535       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
2536       Inst->addOperand(MachineOperand::CreateImm(0));
2537       Inst->addOperand(MachineOperand::CreateImm(Size));
2538
2539     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
2540       // The VALU version adds the second operand to the result, so insert an
2541       // extra 0 operand.
2542       Inst->addOperand(MachineOperand::CreateImm(0));
2543     }
2544
2545     Inst->addImplicitDefUseOperands(*Inst->getParent()->getParent());
2546
2547     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
2548       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
2549       // If we need to move this to VGPRs, we need to unpack the second operand
2550       // back into the 2 separate ones for bit offset and width.
2551       assert(OffsetWidthOp.isImm() &&
2552              "Scalar BFE is only implemented for constant width and offset");
2553       uint32_t Imm = OffsetWidthOp.getImm();
2554
2555       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2556       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2557       Inst->RemoveOperand(2); // Remove old immediate.
2558       Inst->addOperand(MachineOperand::CreateImm(Offset));
2559       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
2560     }
2561
2562     // Update the destination register class.
2563     const TargetRegisterClass *NewDstRC = getDestEquivalentVGPRClass(*Inst);
2564     if (!NewDstRC)
2565       continue;
2566
2567     unsigned DstReg = Inst->getOperand(0).getReg();
2568     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2569     MRI.replaceRegWith(DstReg, NewDstReg);
2570
2571     // Legalize the operands
2572     legalizeOperands(Inst);
2573
2574     addUsersToMoveToVALUWorklist(NewDstReg, MRI, Worklist);
2575   }
2576 }
2577
2578 //===----------------------------------------------------------------------===//
2579 // Indirect addressing callbacks
2580 //===----------------------------------------------------------------------===//
2581
2582 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2583                                                  unsigned Channel) const {
2584   assert(Channel == 0);
2585   return RegIndex;
2586 }
2587
2588 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2589   return &AMDGPU::VGPR_32RegClass;
2590 }
2591
2592 void SIInstrInfo::lowerScalarAbs(SmallVectorImpl<MachineInstr *> &Worklist,
2593                                  MachineInstr *Inst) const {
2594   MachineBasicBlock &MBB = *Inst->getParent();
2595   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2596   MachineBasicBlock::iterator MII = Inst;
2597   DebugLoc DL = Inst->getDebugLoc();
2598
2599   MachineOperand &Dest = Inst->getOperand(0);
2600   MachineOperand &Src = Inst->getOperand(1);
2601   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2602   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2603
2604   BuildMI(MBB, MII, DL, get(AMDGPU::V_SUB_I32_e32), TmpReg)
2605     .addImm(0)
2606     .addReg(Src.getReg());
2607
2608   BuildMI(MBB, MII, DL, get(AMDGPU::V_MAX_I32_e64), ResultReg)
2609     .addReg(Src.getReg())
2610     .addReg(TmpReg);
2611
2612   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2613   addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2614 }
2615
2616 void SIInstrInfo::splitScalar64BitUnaryOp(
2617   SmallVectorImpl<MachineInstr *> &Worklist,
2618   MachineInstr *Inst,
2619   unsigned Opcode) const {
2620   MachineBasicBlock &MBB = *Inst->getParent();
2621   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2622
2623   MachineOperand &Dest = Inst->getOperand(0);
2624   MachineOperand &Src0 = Inst->getOperand(1);
2625   DebugLoc DL = Inst->getDebugLoc();
2626
2627   MachineBasicBlock::iterator MII = Inst;
2628
2629   const MCInstrDesc &InstDesc = get(Opcode);
2630   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2631     MRI.getRegClass(Src0.getReg()) :
2632     &AMDGPU::SGPR_32RegClass;
2633
2634   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2635
2636   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2637                                                        AMDGPU::sub0, Src0SubRC);
2638
2639   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2640   const TargetRegisterClass *NewDestRC = RI.getEquivalentVGPRClass(DestRC);
2641   const TargetRegisterClass *NewDestSubRC = RI.getSubRegClass(NewDestRC, AMDGPU::sub0);
2642
2643   unsigned DestSub0 = MRI.createVirtualRegister(NewDestSubRC);
2644   BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2645     .addOperand(SrcReg0Sub0);
2646
2647   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2648                                                        AMDGPU::sub1, Src0SubRC);
2649
2650   unsigned DestSub1 = MRI.createVirtualRegister(NewDestSubRC);
2651   BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2652     .addOperand(SrcReg0Sub1);
2653
2654   unsigned FullDestReg = MRI.createVirtualRegister(NewDestRC);
2655   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2656     .addReg(DestSub0)
2657     .addImm(AMDGPU::sub0)
2658     .addReg(DestSub1)
2659     .addImm(AMDGPU::sub1);
2660
2661   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2662
2663   // We don't need to legalizeOperands here because for a single operand, src0
2664   // will support any kind of input.
2665
2666   // Move all users of this moved value.
2667   addUsersToMoveToVALUWorklist(FullDestReg, MRI, Worklist);
2668 }
2669
2670 void SIInstrInfo::splitScalar64BitBinaryOp(
2671   SmallVectorImpl<MachineInstr *> &Worklist,
2672   MachineInstr *Inst,
2673   unsigned Opcode) const {
2674   MachineBasicBlock &MBB = *Inst->getParent();
2675   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2676
2677   MachineOperand &Dest = Inst->getOperand(0);
2678   MachineOperand &Src0 = Inst->getOperand(1);
2679   MachineOperand &Src1 = Inst->getOperand(2);
2680   DebugLoc DL = Inst->getDebugLoc();
2681
2682   MachineBasicBlock::iterator MII = Inst;
2683
2684   const MCInstrDesc &InstDesc = get(Opcode);
2685   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2686     MRI.getRegClass(Src0.getReg()) :
2687     &AMDGPU::SGPR_32RegClass;
2688
2689   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2690   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2691     MRI.getRegClass(Src1.getReg()) :
2692     &AMDGPU::SGPR_32RegClass;
2693
2694   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2695
2696   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2697                                                        AMDGPU::sub0, Src0SubRC);
2698   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2699                                                        AMDGPU::sub0, Src1SubRC);
2700
2701   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2702   const TargetRegisterClass *NewDestRC = RI.getEquivalentVGPRClass(DestRC);
2703   const TargetRegisterClass *NewDestSubRC = RI.getSubRegClass(NewDestRC, AMDGPU::sub0);
2704
2705   unsigned DestSub0 = MRI.createVirtualRegister(NewDestSubRC);
2706   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2707     .addOperand(SrcReg0Sub0)
2708     .addOperand(SrcReg1Sub0);
2709
2710   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2711                                                        AMDGPU::sub1, Src0SubRC);
2712   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2713                                                        AMDGPU::sub1, Src1SubRC);
2714
2715   unsigned DestSub1 = MRI.createVirtualRegister(NewDestSubRC);
2716   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2717     .addOperand(SrcReg0Sub1)
2718     .addOperand(SrcReg1Sub1);
2719
2720   unsigned FullDestReg = MRI.createVirtualRegister(NewDestRC);
2721   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2722     .addReg(DestSub0)
2723     .addImm(AMDGPU::sub0)
2724     .addReg(DestSub1)
2725     .addImm(AMDGPU::sub1);
2726
2727   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2728
2729   // Try to legalize the operands in case we need to swap the order to keep it
2730   // valid.
2731   legalizeOperands(LoHalf);
2732   legalizeOperands(HiHalf);
2733
2734   // Move all users of this moved vlaue.
2735   addUsersToMoveToVALUWorklist(FullDestReg, MRI, Worklist);
2736 }
2737
2738 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2739                                        MachineInstr *Inst) const {
2740   MachineBasicBlock &MBB = *Inst->getParent();
2741   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2742
2743   MachineBasicBlock::iterator MII = Inst;
2744   DebugLoc DL = Inst->getDebugLoc();
2745
2746   MachineOperand &Dest = Inst->getOperand(0);
2747   MachineOperand &Src = Inst->getOperand(1);
2748
2749   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e64);
2750   const TargetRegisterClass *SrcRC = Src.isReg() ?
2751     MRI.getRegClass(Src.getReg()) :
2752     &AMDGPU::SGPR_32RegClass;
2753
2754   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2755   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2756
2757   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2758
2759   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2760                                                       AMDGPU::sub0, SrcSubRC);
2761   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2762                                                       AMDGPU::sub1, SrcSubRC);
2763
2764   BuildMI(MBB, MII, DL, InstDesc, MidReg)
2765     .addOperand(SrcRegSub0)
2766     .addImm(0);
2767
2768   BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2769     .addOperand(SrcRegSub1)
2770     .addReg(MidReg);
2771
2772   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2773
2774   // We don't need to legalize operands here. src0 for etiher instruction can be
2775   // an SGPR, and the second input is unused or determined here.
2776   addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2777 }
2778
2779 void SIInstrInfo::splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
2780                                       MachineInstr *Inst) const {
2781   MachineBasicBlock &MBB = *Inst->getParent();
2782   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2783   MachineBasicBlock::iterator MII = Inst;
2784   DebugLoc DL = Inst->getDebugLoc();
2785
2786   MachineOperand &Dest = Inst->getOperand(0);
2787   uint32_t Imm = Inst->getOperand(2).getImm();
2788   uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2789   uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2790
2791   (void) Offset;
2792
2793   // Only sext_inreg cases handled.
2794   assert(Inst->getOpcode() == AMDGPU::S_BFE_I64 &&
2795          BitWidth <= 32 &&
2796          Offset == 0 &&
2797          "Not implemented");
2798
2799   if (BitWidth < 32) {
2800     unsigned MidRegLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2801     unsigned MidRegHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2802     unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2803
2804     BuildMI(MBB, MII, DL, get(AMDGPU::V_BFE_I32), MidRegLo)
2805       .addReg(Inst->getOperand(1).getReg(), 0, AMDGPU::sub0)
2806       .addImm(0)
2807       .addImm(BitWidth);
2808
2809     BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e32), MidRegHi)
2810       .addImm(31)
2811       .addReg(MidRegLo);
2812
2813     BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2814       .addReg(MidRegLo)
2815       .addImm(AMDGPU::sub0)
2816       .addReg(MidRegHi)
2817       .addImm(AMDGPU::sub1);
2818
2819     MRI.replaceRegWith(Dest.getReg(), ResultReg);
2820     addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2821     return;
2822   }
2823
2824   MachineOperand &Src = Inst->getOperand(1);
2825   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2826   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2827
2828   BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e64), TmpReg)
2829     .addImm(31)
2830     .addReg(Src.getReg(), 0, AMDGPU::sub0);
2831
2832   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2833     .addReg(Src.getReg(), 0, AMDGPU::sub0)
2834     .addImm(AMDGPU::sub0)
2835     .addReg(TmpReg)
2836     .addImm(AMDGPU::sub1);
2837
2838   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2839   addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2840 }
2841
2842 void SIInstrInfo::addUsersToMoveToVALUWorklist(
2843   unsigned DstReg,
2844   MachineRegisterInfo &MRI,
2845   SmallVectorImpl<MachineInstr *> &Worklist) const {
2846   for (MachineRegisterInfo::use_iterator I = MRI.use_begin(DstReg),
2847          E = MRI.use_end(); I != E; ++I) {
2848     MachineInstr &UseMI = *I->getParent();
2849     if (!canReadVGPR(UseMI, I.getOperandNo())) {
2850       Worklist.push_back(&UseMI);
2851     }
2852   }
2853 }
2854
2855 const TargetRegisterClass *SIInstrInfo::getDestEquivalentVGPRClass(
2856   const MachineInstr &Inst) const {
2857   const TargetRegisterClass *NewDstRC = getOpRegClass(Inst, 0);
2858
2859   switch (Inst.getOpcode()) {
2860   // For target instructions, getOpRegClass just returns the virtual register
2861   // class associated with the operand, so we need to find an equivalent VGPR
2862   // register class in order to move the instruction to the VALU.
2863   case AMDGPU::COPY:
2864   case AMDGPU::PHI:
2865   case AMDGPU::REG_SEQUENCE:
2866   case AMDGPU::INSERT_SUBREG:
2867     if (RI.hasVGPRs(NewDstRC))
2868       return nullptr;
2869
2870     NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
2871     if (!NewDstRC)
2872       return nullptr;
2873     return NewDstRC;
2874   default:
2875     return NewDstRC;
2876   }
2877 }
2878
2879 // Find the one SGPR operand we are allowed to use.
2880 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2881                                    int OpIndices[3]) const {
2882   const MCInstrDesc &Desc = MI->getDesc();
2883
2884   // Find the one SGPR operand we are allowed to use.
2885   //
2886   // First we need to consider the instruction's operand requirements before
2887   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2888   // of VCC, but we are still bound by the constant bus requirement to only use
2889   // one.
2890   //
2891   // If the operand's class is an SGPR, we can never move it.
2892
2893   unsigned SGPRReg = findImplicitSGPRRead(*MI);
2894   if (SGPRReg != AMDGPU::NoRegister)
2895     return SGPRReg;
2896
2897   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2898   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2899
2900   for (unsigned i = 0; i < 3; ++i) {
2901     int Idx = OpIndices[i];
2902     if (Idx == -1)
2903       break;
2904
2905     const MachineOperand &MO = MI->getOperand(Idx);
2906     if (!MO.isReg())
2907       continue;
2908
2909     // Is this operand statically required to be an SGPR based on the operand
2910     // constraints?
2911     const TargetRegisterClass *OpRC = RI.getRegClass(Desc.OpInfo[Idx].RegClass);
2912     bool IsRequiredSGPR = RI.isSGPRClass(OpRC);
2913     if (IsRequiredSGPR)
2914       return MO.getReg();
2915
2916     // If this could be a VGPR or an SGPR, Check the dynamic register class.
2917     unsigned Reg = MO.getReg();
2918     const TargetRegisterClass *RegRC = MRI.getRegClass(Reg);
2919     if (RI.isSGPRClass(RegRC))
2920       UsedSGPRs[i] = Reg;
2921   }
2922
2923   // We don't have a required SGPR operand, so we have a bit more freedom in
2924   // selecting operands to move.
2925
2926   // Try to select the most used SGPR. If an SGPR is equal to one of the
2927   // others, we choose that.
2928   //
2929   // e.g.
2930   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2931   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2932
2933   // TODO: If some of the operands are 64-bit SGPRs and some 32, we should
2934   // prefer those.
2935
2936   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2937     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2938       SGPRReg = UsedSGPRs[0];
2939   }
2940
2941   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2942     if (UsedSGPRs[1] == UsedSGPRs[2])
2943       SGPRReg = UsedSGPRs[1];
2944   }
2945
2946   return SGPRReg;
2947 }
2948
2949 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2950                                    MachineBasicBlock *MBB,
2951                                    MachineBasicBlock::iterator I,
2952                                    unsigned ValueReg,
2953                                    unsigned Address, unsigned OffsetReg) const {
2954   const DebugLoc &DL = MBB->findDebugLoc(I);
2955   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2956                                       getIndirectIndexBegin(*MBB->getParent()));
2957
2958   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2959           .addReg(IndirectBaseReg, RegState::Define)
2960           .addOperand(I->getOperand(0))
2961           .addReg(IndirectBaseReg)
2962           .addReg(OffsetReg)
2963           .addImm(0)
2964           .addReg(ValueReg);
2965 }
2966
2967 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2968                                    MachineBasicBlock *MBB,
2969                                    MachineBasicBlock::iterator I,
2970                                    unsigned ValueReg,
2971                                    unsigned Address, unsigned OffsetReg) const {
2972   const DebugLoc &DL = MBB->findDebugLoc(I);
2973   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2974                                       getIndirectIndexBegin(*MBB->getParent()));
2975
2976   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC_V1))
2977           .addOperand(I->getOperand(0))
2978           .addOperand(I->getOperand(1))
2979           .addReg(IndirectBaseReg)
2980           .addReg(OffsetReg)
2981           .addImm(0);
2982
2983 }
2984
2985 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2986                                             const MachineFunction &MF) const {
2987   int End = getIndirectIndexEnd(MF);
2988   int Begin = getIndirectIndexBegin(MF);
2989
2990   if (End == -1)
2991     return;
2992
2993
2994   for (int Index = Begin; Index <= End; ++Index)
2995     Reserved.set(AMDGPU::VGPR_32RegClass.getRegister(Index));
2996
2997   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2998     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2999
3000   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
3001     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
3002
3003   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
3004     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
3005
3006   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
3007     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
3008
3009   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
3010     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
3011 }
3012
3013 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
3014                                              unsigned OperandName) const {
3015   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
3016   if (Idx == -1)
3017     return nullptr;
3018
3019   return &MI.getOperand(Idx);
3020 }
3021
3022 uint64_t SIInstrInfo::getDefaultRsrcDataFormat() const {
3023   uint64_t RsrcDataFormat = AMDGPU::RSRC_DATA_FORMAT;
3024   if (ST.isAmdHsaOS()) {
3025     RsrcDataFormat |= (1ULL << 56);
3026
3027   if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
3028     // Set MTYPE = 2
3029     RsrcDataFormat |= (2ULL << 59);
3030   }
3031
3032   return RsrcDataFormat;
3033 }
3034
3035 uint64_t SIInstrInfo::getScratchRsrcWords23() const {
3036   uint64_t Rsrc23 = getDefaultRsrcDataFormat() |
3037                     AMDGPU::RSRC_TID_ENABLE |
3038                     0xffffffff; // Size;
3039
3040   // If TID_ENABLE is set, DATA_FORMAT specifies stride bits [14:17].
3041   // Clear them unless we want a huge stride.
3042   if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
3043     Rsrc23 &= ~AMDGPU::RSRC_DATA_FORMAT;
3044
3045   return Rsrc23;
3046 }