lib/Target/AMDGPU/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26 #include "llvm/Support/Debug.h"
  27
  28 using namespace llvm;
  29
  30 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  31     : AMDGPUInstrInfo(st), RI() {}
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
  78                                                     AliasAnalysis *AA) const {
  79   // TODO: The generic check fails for VALU instructions that should be
  80   // rematerializable due to implicit reads of exec. We really want all of the
  81   // generic logic for this except for this.
  82   switch (MI->getOpcode()) {
  83   case AMDGPU::V_MOV_B32_e32:
  84   case AMDGPU::V_MOV_B32_e64:
  85     return true;
  86   default:
  87     return false;
  88   }
  89 }
  90
  91 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  92                                           int64_t &Offset0,
  93                                           int64_t &Offset1) const {
  94   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  95     return false;
  96
  97   unsigned Opc0 = Load0->getMachineOpcode();
  98   unsigned Opc1 = Load1->getMachineOpcode();
  99
 100   // Make sure both are actually loads.
 101   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
 102     return false;
 103
 104   if (isDS(Opc0) && isDS(Opc1)) {
 105
 106     // FIXME: Handle this case:
 107     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
 108       return false;
 109
 110     // Check base reg.
 111     if (Load0->getOperand(1) != Load1->getOperand(1))
 112       return false;
 113
 114     // Check chain.
 115     if (findChainOperand(Load0) != findChainOperand(Load1))
 116       return false;
 117
 118     // Skip read2 / write2 variants for simplicity.
 119     // TODO: We should report true if the used offsets are adjacent (excluded
 120     // st64 versions).
 121     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 122         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 123       return false;
 124
 125     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 126     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 127     return true;
 128   }
 129
 130   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 131     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 132
 133     // Check base reg.
 134     if (Load0->getOperand(0) != Load1->getOperand(0))
 135       return false;
 136
 137     const ConstantSDNode *Load0Offset =
 138         dyn_cast<ConstantSDNode>(Load0->getOperand(1));
 139     const ConstantSDNode *Load1Offset =
 140         dyn_cast<ConstantSDNode>(Load1->getOperand(1));
 141
 142     if (!Load0Offset || !Load1Offset)
 143       return false;
 144
 145     // Check chain.
 146     if (findChainOperand(Load0) != findChainOperand(Load1))
 147       return false;
 148
 149     Offset0 = Load0Offset->getZExtValue();
 150     Offset1 = Load1Offset->getZExtValue();
 151     return true;
 152   }
 153
 154   // MUBUF and MTBUF can access the same addresses.
 155   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 156
 157     // MUBUF and MTBUF have vaddr at different indices.
 158     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 159         findChainOperand(Load0) != findChainOperand(Load1) ||
 160         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 161         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 162       return false;
 163
 164     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 165     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 166
 167     if (OffIdx0 == -1 || OffIdx1 == -1)
 168       return false;
 169
 170     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 171     // inlcude the output in the operand list, but SDNodes don't, we need to
 172     // subtract the index by one.
 173     --OffIdx0;
 174     --OffIdx1;
 175
 176     SDValue Off0 = Load0->getOperand(OffIdx0);
 177     SDValue Off1 = Load1->getOperand(OffIdx1);
 178
 179     // The offset might be a FrameIndexSDNode.
 180     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 181       return false;
 182
 183     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 184     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 185     return true;
 186   }
 187
 188   return false;
 189 }
 190
 191 static bool isStride64(unsigned Opc) {
 192   switch (Opc) {
 193   case AMDGPU::DS_READ2ST64_B32:
 194   case AMDGPU::DS_READ2ST64_B64:
 195   case AMDGPU::DS_WRITE2ST64_B32:
 196   case AMDGPU::DS_WRITE2ST64_B64:
 197     return true;
 198   default:
 199     return false;
 200   }
 201 }
 202
 203 bool SIInstrInfo::getMemOpBaseRegImmOfs(MachineInstr *LdSt, unsigned &BaseReg,
 204                                         unsigned &Offset,
 205                                         const TargetRegisterInfo *TRI) const {
 206   unsigned Opc = LdSt->getOpcode();
 207   if (isDS(Opc)) {
 208     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 209                                                       AMDGPU::OpName::offset);
 210     if (OffsetImm) {
 211       // Normal, single offset LDS instruction.
 212       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 213                                                       AMDGPU::OpName::addr);
 214
 215       BaseReg = AddrReg->getReg();
 216       Offset = OffsetImm->getImm();
 217       return true;
 218     }
 219
 220     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 221     // these as a load with a single offset if the 2 offsets are consecutive. We
 222     // will use this for some partially aligned loads.
 223     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 224                                                        AMDGPU::OpName::offset0);
 225     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 226                                                        AMDGPU::OpName::offset1);
 227
 228     uint8_t Offset0 = Offset0Imm->getImm();
 229     uint8_t Offset1 = Offset1Imm->getImm();
 230
 231     if (Offset1 > Offset0 && Offset1 - Offset0 == 1) {
 232       // Each of these offsets is in element sized units, so we need to convert
 233       // to bytes of the individual reads.
 234
 235       unsigned EltSize;
 236       if (LdSt->mayLoad())
 237         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 238       else {
 239         assert(LdSt->mayStore());
 240         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 241         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 242       }
 243
 244       if (isStride64(Opc))
 245         EltSize *= 64;
 246
 247       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 248                                                       AMDGPU::OpName::addr);
 249       BaseReg = AddrReg->getReg();
 250       Offset = EltSize * Offset0;
 251       return true;
 252     }
 253
 254     return false;
 255   }
 256
 257   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 258     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 259       return false;
 260
 261     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 262                                                     AMDGPU::OpName::vaddr);
 263     if (!AddrReg)
 264       return false;
 265
 266     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 267                                                       AMDGPU::OpName::offset);
 268     BaseReg = AddrReg->getReg();
 269     Offset = OffsetImm->getImm();
 270     return true;
 271   }
 272
 273   if (isSMRD(Opc)) {
 274     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 275                                                       AMDGPU::OpName::offset);
 276     if (!OffsetImm)
 277       return false;
 278
 279     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 280                                                      AMDGPU::OpName::sbase);
 281     BaseReg = SBaseReg->getReg();
 282     Offset = OffsetImm->getImm();
 283     return true;
 284   }
 285
 286   return false;
 287 }
 288
 289 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 290                                      MachineInstr *SecondLdSt,
 291                                      unsigned NumLoads) const {
 292   unsigned Opc0 = FirstLdSt->getOpcode();
 293   unsigned Opc1 = SecondLdSt->getOpcode();
 294
 295   // TODO: This needs finer tuning
 296   if (NumLoads > 4)
 297     return false;
 298
 299   if (isDS(Opc0) && isDS(Opc1))
 300     return true;
 301
 302   if (isSMRD(Opc0) && isSMRD(Opc1))
 303     return true;
 304
 305   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 306     return true;
 307
 308   return false;
 309 }
 310
 311 void
 312 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 313                          MachineBasicBlock::iterator MI, DebugLoc DL,
 314                          unsigned DestReg, unsigned SrcReg,
 315                          bool KillSrc) const {
 316
 317   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 318   // the backend.  While it may be theoretically possible to do this, it should
 319   // never be necessary.
 320   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 321
 322   static const int16_t Sub0_15[] = {
 323     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 324     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 325     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 326     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 327   };
 328
 329   static const int16_t Sub0_7[] = {
 330     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 331     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 332   };
 333
 334   static const int16_t Sub0_3[] = {
 335     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 336   };
 337
 338   static const int16_t Sub0_2[] = {
 339     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 340   };
 341
 342   static const int16_t Sub0_1[] = {
 343     AMDGPU::sub0, AMDGPU::sub1, 0
 344   };
 345
 346   unsigned Opcode;
 347   const int16_t *SubIndices;
 348
 349   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 350     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 351     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 352             .addReg(SrcReg, getKillRegState(KillSrc));
 353     return;
 354
 355   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 356     if (DestReg == AMDGPU::VCC) {
 357       if (AMDGPU::SReg_64RegClass.contains(SrcReg)) {
 358         BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), AMDGPU::VCC)
 359           .addReg(SrcReg, getKillRegState(KillSrc));
 360       } else {
 361         // FIXME: Hack until VReg_1 removed.
 362         assert(AMDGPU::VGPR_32RegClass.contains(SrcReg));
 363         BuildMI(MBB, MI, DL, get(AMDGPU::V_CMP_NE_I32_e32))
 364           .addImm(0)
 365           .addReg(SrcReg, getKillRegState(KillSrc));
 366       }
 367
 368       return;
 369     }
 370
 371     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 372     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 373             .addReg(SrcReg, getKillRegState(KillSrc));
 374     return;
 375
 376   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 377     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 378     Opcode = AMDGPU::S_MOV_B32;
 379     SubIndices = Sub0_3;
 380
 381   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 382     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 383     Opcode = AMDGPU::S_MOV_B32;
 384     SubIndices = Sub0_7;
 385
 386   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 387     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 388     Opcode = AMDGPU::S_MOV_B32;
 389     SubIndices = Sub0_15;
 390
 391   } else if (AMDGPU::VGPR_32RegClass.contains(DestReg)) {
 392     assert(AMDGPU::VGPR_32RegClass.contains(SrcReg) ||
 393            AMDGPU::SReg_32RegClass.contains(SrcReg));
 394     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 395             .addReg(SrcReg, getKillRegState(KillSrc));
 396     return;
 397
 398   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 399     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 400            AMDGPU::SReg_64RegClass.contains(SrcReg));
 401     Opcode = AMDGPU::V_MOV_B32_e32;
 402     SubIndices = Sub0_1;
 403
 404   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 405     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 406     Opcode = AMDGPU::V_MOV_B32_e32;
 407     SubIndices = Sub0_2;
 408
 409   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 410     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 411            AMDGPU::SReg_128RegClass.contains(SrcReg));
 412     Opcode = AMDGPU::V_MOV_B32_e32;
 413     SubIndices = Sub0_3;
 414
 415   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 416     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 417            AMDGPU::SReg_256RegClass.contains(SrcReg));
 418     Opcode = AMDGPU::V_MOV_B32_e32;
 419     SubIndices = Sub0_7;
 420
 421   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 422     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 423            AMDGPU::SReg_512RegClass.contains(SrcReg));
 424     Opcode = AMDGPU::V_MOV_B32_e32;
 425     SubIndices = Sub0_15;
 426
 427   } else {
 428     llvm_unreachable("Can't copy register!");
 429   }
 430
 431   while (unsigned SubIdx = *SubIndices++) {
 432     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 433       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 434
 435     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 436
 437     if (*SubIndices)
 438       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 439   }
 440 }
 441
 442 int SIInstrInfo::commuteOpcode(const MachineInstr &MI) const {
 443   const unsigned Opcode = MI.getOpcode();
 444
 445   int NewOpc;
 446
 447   // Try to map original to commuted opcode
 448   NewOpc = AMDGPU::getCommuteRev(Opcode);
 449   if (NewOpc != -1)
 450     // Check if the commuted (REV) opcode exists on the target.
 451     return pseudoToMCOpcode(NewOpc) != -1 ? NewOpc : -1;
 452
 453   // Try to map commuted to original opcode
 454   NewOpc = AMDGPU::getCommuteOrig(Opcode);
 455   if (NewOpc != -1)
 456     // Check if the original (non-REV) opcode exists on the target.
 457     return pseudoToMCOpcode(NewOpc) != -1 ? NewOpc : -1;
 458
 459   return Opcode;
 460 }
 461
 462 unsigned SIInstrInfo::getMovOpcode(const TargetRegisterClass *DstRC) const {
 463
 464   if (DstRC->getSize() == 4) {
 465     return RI.isSGPRClass(DstRC) ? AMDGPU::S_MOV_B32 : AMDGPU::V_MOV_B32_e32;
 466   } else if (DstRC->getSize() == 8 && RI.isSGPRClass(DstRC)) {
 467     return AMDGPU::S_MOV_B64;
 468   } else if (DstRC->getSize() == 8 && !RI.isSGPRClass(DstRC)) {
 469     return  AMDGPU::V_MOV_B64_PSEUDO;
 470   }
 471   return AMDGPU::COPY;
 472 }
 473
 474 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 475                                       MachineBasicBlock::iterator MI,
 476                                       unsigned SrcReg, bool isKill,
 477                                       int FrameIndex,
 478                                       const TargetRegisterClass *RC,
 479                                       const TargetRegisterInfo *TRI) const {
 480   MachineFunction *MF = MBB.getParent();
 481   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 482   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 483   DebugLoc DL = MBB.findDebugLoc(MI);
 484   int Opcode = -1;
 485
 486   if (RI.isSGPRClass(RC)) {
 487     // We are only allowed to create one new instruction when spilling
 488     // registers, so we need to use pseudo instruction for spilling
 489     // SGPRs.
 490     switch (RC->getSize() * 8) {
 491       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 492       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 493       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 494       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 495       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 496     }
 497   } else if(RI.hasVGPRs(RC) && ST.isVGPRSpillingEnabled(MFI)) {
 498     MFI->setHasSpilledVGPRs();
 499
 500     switch(RC->getSize() * 8) {
 501       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 502       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 503       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 504       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 505       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 506       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 507     }
 508   }
 509
 510   if (Opcode != -1) {
 511     FrameInfo->setObjectAlignment(FrameIndex, 4);
 512     BuildMI(MBB, MI, DL, get(Opcode))
 513             .addReg(SrcReg)
 514             .addFrameIndex(FrameIndex)
 515             // Place-holder registers, these will be filled in by
 516             // SIPrepareScratchRegs.
 517             .addReg(AMDGPU::SGPR0_SGPR1_SGPR2_SGPR3, RegState::Undef)
 518             .addReg(AMDGPU::SGPR0, RegState::Undef);
 519   } else {
 520     LLVMContext &Ctx = MF->getFunction()->getContext();
 521     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 522                   " spill register");
 523     BuildMI(MBB, MI, DL, get(AMDGPU::KILL))
 524             .addReg(SrcReg);
 525   }
 526 }
 527
 528 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 529                                        MachineBasicBlock::iterator MI,
 530                                        unsigned DestReg, int FrameIndex,
 531                                        const TargetRegisterClass *RC,
 532                                        const TargetRegisterInfo *TRI) const {
 533   MachineFunction *MF = MBB.getParent();
 534   const SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 535   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 536   DebugLoc DL = MBB.findDebugLoc(MI);
 537   int Opcode = -1;
 538
 539   if (RI.isSGPRClass(RC)){
 540     switch(RC->getSize() * 8) {
 541       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 542       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 543       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 544       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 545       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 546     }
 547   } else if(RI.hasVGPRs(RC) && ST.isVGPRSpillingEnabled(MFI)) {
 548     switch(RC->getSize() * 8) {
 549       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 550       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 551       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 552       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 553       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 554       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 555     }
 556   }
 557
 558   if (Opcode != -1) {
 559     FrameInfo->setObjectAlignment(FrameIndex, 4);
 560     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 561             .addFrameIndex(FrameIndex)
 562             // Place-holder registers, these will be filled in by
 563             // SIPrepareScratchRegs.
 564             .addReg(AMDGPU::SGPR0_SGPR1_SGPR2_SGPR3, RegState::Undef)
 565             .addReg(AMDGPU::SGPR0, RegState::Undef);
 566
 567   } else {
 568     LLVMContext &Ctx = MF->getFunction()->getContext();
 569     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 570                   " restore register");
 571     BuildMI(MBB, MI, DL, get(AMDGPU::IMPLICIT_DEF), DestReg);
 572   }
 573 }
 574
 575 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 576 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 577                                                MachineBasicBlock::iterator MI,
 578                                                RegScavenger *RS, unsigned TmpReg,
 579                                                unsigned FrameOffset,
 580                                                unsigned Size) const {
 581   MachineFunction *MF = MBB.getParent();
 582   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 583   const AMDGPUSubtarget &ST = MF->getSubtarget<AMDGPUSubtarget>();
 584   const SIRegisterInfo *TRI =
 585       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 586   DebugLoc DL = MBB.findDebugLoc(MI);
 587   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 588   unsigned WavefrontSize = ST.getWavefrontSize();
 589
 590   unsigned TIDReg = MFI->getTIDReg();
 591   if (!MFI->hasCalculatedTID()) {
 592     MachineBasicBlock &Entry = MBB.getParent()->front();
 593     MachineBasicBlock::iterator Insert = Entry.front();
 594     DebugLoc DL = Insert->getDebugLoc();
 595
 596     TIDReg = RI.findUnusedRegister(MF->getRegInfo(), &AMDGPU::VGPR_32RegClass);
 597     if (TIDReg == AMDGPU::NoRegister)
 598       return TIDReg;
 599
 600
 601     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 602         WorkGroupSize > WavefrontSize) {
 603
 604       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 605       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 606       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 607       unsigned InputPtrReg =
 608           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 609       for (unsigned Reg : {TIDIGXReg, TIDIGYReg, TIDIGZReg}) {
 610         if (!Entry.isLiveIn(Reg))
 611           Entry.addLiveIn(Reg);
 612       }
 613
 614       RS->enterBasicBlock(&Entry);
 615       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 616       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 617       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 618               .addReg(InputPtrReg)
 619               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 620       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 621               .addReg(InputPtrReg)
 622               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 623
 624       // NGROUPS.X * NGROUPS.Y
 625       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 626               .addReg(STmp1)
 627               .addReg(STmp0);
 628       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 629       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 630               .addReg(STmp1)
 631               .addReg(TIDIGXReg);
 632       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 633       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 634               .addReg(STmp0)
 635               .addReg(TIDIGYReg)
 636               .addReg(TIDReg);
 637       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 638       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 639               .addReg(TIDReg)
 640               .addReg(TIDIGZReg);
 641     } else {
 642       // Get the wave id
 643       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 644               TIDReg)
 645               .addImm(-1)
 646               .addImm(0);
 647
 648       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e64),
 649               TIDReg)
 650               .addImm(-1)
 651               .addReg(TIDReg);
 652     }
 653
 654     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 655             TIDReg)
 656             .addImm(2)
 657             .addReg(TIDReg);
 658     MFI->setTIDReg(TIDReg);
 659   }
 660
 661   // Add FrameIndex to LDS offset
 662   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 663   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 664           .addImm(LDSOffset)
 665           .addReg(TIDReg);
 666
 667   return TmpReg;
 668 }
 669
 670 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 671                              int Count) const {
 672   while (Count > 0) {
 673     int Arg;
 674     if (Count >= 8)
 675       Arg = 7;
 676     else
 677       Arg = Count - 1;
 678     Count -= 8;
 679     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 680             .addImm(Arg);
 681   }
 682 }
 683
 684 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 685   MachineBasicBlock &MBB = *MI->getParent();
 686   DebugLoc DL = MBB.findDebugLoc(MI);
 687   switch (MI->getOpcode()) {
 688   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 689
 690   case AMDGPU::SI_CONSTDATA_PTR: {
 691     unsigned Reg = MI->getOperand(0).getReg();
 692     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 693     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 694
 695     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 696
 697     // Add 32-bit offset from this instruction to the start of the constant data.
 698     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 699             .addReg(RegLo)
 700             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 701             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 702     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 703             .addReg(RegHi)
 704             .addImm(0)
 705             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 706             .addReg(AMDGPU::SCC, RegState::Implicit);
 707     MI->eraseFromParent();
 708     break;
 709   }
 710   case AMDGPU::SGPR_USE:
 711     // This is just a placeholder for register allocation.
 712     MI->eraseFromParent();
 713     break;
 714
 715   case AMDGPU::V_MOV_B64_PSEUDO: {
 716     unsigned Dst = MI->getOperand(0).getReg();
 717     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 718     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 719
 720     const MachineOperand &SrcOp = MI->getOperand(1);
 721     // FIXME: Will this work for 64-bit floating point immediates?
 722     assert(!SrcOp.isFPImm());
 723     if (SrcOp.isImm()) {
 724       APInt Imm(64, SrcOp.getImm());
 725       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 726               .addImm(Imm.getLoBits(32).getZExtValue())
 727               .addReg(Dst, RegState::Implicit);
 728       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 729               .addImm(Imm.getHiBits(32).getZExtValue())
 730               .addReg(Dst, RegState::Implicit);
 731     } else {
 732       assert(SrcOp.isReg());
 733       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 734               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub0))
 735               .addReg(Dst, RegState::Implicit);
 736       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 737               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub1))
 738               .addReg(Dst, RegState::Implicit);
 739     }
 740     MI->eraseFromParent();
 741     break;
 742   }
 743
 744   case AMDGPU::V_CNDMASK_B64_PSEUDO: {
 745     unsigned Dst = MI->getOperand(0).getReg();
 746     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 747     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 748     unsigned Src0 = MI->getOperand(1).getReg();
 749     unsigned Src1 = MI->getOperand(2).getReg();
 750     const MachineOperand &SrcCond = MI->getOperand(3);
 751
 752     BuildMI(MBB, MI, DL, get(AMDGPU::V_CNDMASK_B32_e64), DstLo)
 753         .addReg(RI.getSubReg(Src0, AMDGPU::sub0))
 754         .addReg(RI.getSubReg(Src1, AMDGPU::sub0))
 755         .addOperand(SrcCond);
 756     BuildMI(MBB, MI, DL, get(AMDGPU::V_CNDMASK_B32_e64), DstHi)
 757         .addReg(RI.getSubReg(Src0, AMDGPU::sub1))
 758         .addReg(RI.getSubReg(Src1, AMDGPU::sub1))
 759         .addOperand(SrcCond);
 760     MI->eraseFromParent();
 761     break;
 762   }
 763   }
 764   return true;
 765 }
 766
 767 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 768                                               bool NewMI) const {
 769
 770   if (MI->getNumOperands() < 3)
 771     return nullptr;
 772
 773   int CommutedOpcode = commuteOpcode(*MI);
 774   if (CommutedOpcode == -1)
 775     return nullptr;
 776
 777   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 778                                            AMDGPU::OpName::src0);
 779   assert(Src0Idx != -1 && "Should always have src0 operand");
 780
 781   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 782   if (!Src0.isReg())
 783     return nullptr;
 784
 785   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 786                                            AMDGPU::OpName::src1);
 787   if (Src1Idx == -1)
 788     return nullptr;
 789
 790   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 791
 792   // Make sure it's legal to commute operands for VOP2.
 793   if (isVOP2(MI->getOpcode()) &&
 794       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 795        !isOperandLegal(MI, Src1Idx, &Src0))) {
 796     return nullptr;
 797   }
 798
 799   if (!Src1.isReg()) {
 800     // Allow commuting instructions with Imm operands.
 801     if (NewMI || !Src1.isImm() ||
 802        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 803       return nullptr;
 804     }
 805
 806     // Be sure to copy the source modifiers to the right place.
 807     if (MachineOperand *Src0Mods
 808           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 809       MachineOperand *Src1Mods
 810         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 811
 812       int Src0ModsVal = Src0Mods->getImm();
 813       if (!Src1Mods && Src0ModsVal != 0)
 814         return nullptr;
 815
 816       // XXX - This assert might be a lie. It might be useful to have a neg
 817       // modifier with 0.0.
 818       int Src1ModsVal = Src1Mods->getImm();
 819       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 820
 821       Src1Mods->setImm(Src0ModsVal);
 822       Src0Mods->setImm(Src1ModsVal);
 823     }
 824
 825     unsigned Reg = Src0.getReg();
 826     unsigned SubReg = Src0.getSubReg();
 827     if (Src1.isImm())
 828       Src0.ChangeToImmediate(Src1.getImm());
 829     else
 830       llvm_unreachable("Should only have immediates");
 831
 832     Src1.ChangeToRegister(Reg, false);
 833     Src1.setSubReg(SubReg);
 834   } else {
 835     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 836   }
 837
 838   if (MI)
 839     MI->setDesc(get(CommutedOpcode));
 840
 841   return MI;
 842 }
 843
 844 // This needs to be implemented because the source modifiers may be inserted
 845 // between the true commutable operands, and the base
 846 // TargetInstrInfo::commuteInstruction uses it.
 847 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 848                                         unsigned &SrcOpIdx1,
 849                                         unsigned &SrcOpIdx2) const {
 850   const MCInstrDesc &MCID = MI->getDesc();
 851   if (!MCID.isCommutable())
 852     return false;
 853
 854   unsigned Opc = MI->getOpcode();
 855   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 856   if (Src0Idx == -1)
 857     return false;
 858
 859   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 860   // immediate.
 861   if (!MI->getOperand(Src0Idx).isReg())
 862     return false;
 863
 864   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 865   if (Src1Idx == -1)
 866     return false;
 867
 868   if (!MI->getOperand(Src1Idx).isReg())
 869     return false;
 870
 871   // If any source modifiers are set, the generic instruction commuting won't
 872   // understand how to copy the source modifiers.
 873   if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 874       hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 875     return false;
 876
 877   SrcOpIdx1 = Src0Idx;
 878   SrcOpIdx2 = Src1Idx;
 879   return true;
 880 }
 881
 882 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 883                                          MachineBasicBlock::iterator I,
 884                                          unsigned DstReg,
 885                                          unsigned SrcReg) const {
 886   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 887                  DstReg) .addReg(SrcReg);
 888 }
 889
 890 bool SIInstrInfo::isMov(unsigned Opcode) const {
 891   switch(Opcode) {
 892   default: return false;
 893   case AMDGPU::S_MOV_B32:
 894   case AMDGPU::S_MOV_B64:
 895   case AMDGPU::V_MOV_B32_e32:
 896   case AMDGPU::V_MOV_B32_e64:
 897     return true;
 898   }
 899 }
 900
 901 static void removeModOperands(MachineInstr &MI) {
 902   unsigned Opc = MI.getOpcode();
 903   int Src0ModIdx = AMDGPU::getNamedOperandIdx(Opc,
 904                                               AMDGPU::OpName::src0_modifiers);
 905   int Src1ModIdx = AMDGPU::getNamedOperandIdx(Opc,
 906                                               AMDGPU::OpName::src1_modifiers);
 907   int Src2ModIdx = AMDGPU::getNamedOperandIdx(Opc,
 908                                               AMDGPU::OpName::src2_modifiers);
 909
 910   MI.RemoveOperand(Src2ModIdx);
 911   MI.RemoveOperand(Src1ModIdx);
 912   MI.RemoveOperand(Src0ModIdx);
 913 }
 914
 915 bool SIInstrInfo::FoldImmediate(MachineInstr *UseMI, MachineInstr *DefMI,
 916                                 unsigned Reg, MachineRegisterInfo *MRI) const {
 917   if (!MRI->hasOneNonDBGUse(Reg))
 918     return false;
 919
 920   unsigned Opc = UseMI->getOpcode();
 921   if (Opc == AMDGPU::V_MAD_F32 || Opc == AMDGPU::V_MAC_F32_e64) {
 922     // Don't fold if we are using source modifiers. The new VOP2 instructions
 923     // don't have them.
 924     if (hasModifiersSet(*UseMI, AMDGPU::OpName::src0_modifiers) ||
 925         hasModifiersSet(*UseMI, AMDGPU::OpName::src1_modifiers) ||
 926         hasModifiersSet(*UseMI, AMDGPU::OpName::src2_modifiers)) {
 927       return false;
 928     }
 929
 930     MachineOperand *Src0 = getNamedOperand(*UseMI, AMDGPU::OpName::src0);
 931     MachineOperand *Src1 = getNamedOperand(*UseMI, AMDGPU::OpName::src1);
 932     MachineOperand *Src2 = getNamedOperand(*UseMI, AMDGPU::OpName::src2);
 933
 934     // Multiplied part is the constant: Use v_madmk_f32
 935     // We should only expect these to be on src0 due to canonicalizations.
 936     if (Src0->isReg() && Src0->getReg() == Reg) {
 937       if (!Src1->isReg() ||
 938           (Src1->isReg() && RI.isSGPRClass(MRI->getRegClass(Src1->getReg()))))
 939         return false;
 940
 941       if (!Src2->isReg() ||
 942           (Src2->isReg() && RI.isSGPRClass(MRI->getRegClass(Src2->getReg()))))
 943         return false;
 944
 945       // We need to do some weird looking operand shuffling since the madmk
 946       // operands are out of the normal expected order with the multiplied
 947       // constant as the last operand.
 948       //
 949       // v_mad_f32 src0, src1, src2 -> v_madmk_f32 src0 * src2K + src1
 950       // src0 -> src2 K
 951       // src1 -> src0
 952       // src2 -> src1
 953
 954       const int64_t Imm = DefMI->getOperand(1).getImm();
 955
 956       // FIXME: This would be a lot easier if we could return a new instruction
 957       // instead of having to modify in place.
 958
 959       // Remove these first since they are at the end.
 960       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
 961                                                       AMDGPU::OpName::omod));
 962       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
 963                                                       AMDGPU::OpName::clamp));
 964
 965       unsigned Src1Reg = Src1->getReg();
 966       unsigned Src1SubReg = Src1->getSubReg();
 967       unsigned Src2Reg = Src2->getReg();
 968       unsigned Src2SubReg = Src2->getSubReg();
 969       Src0->setReg(Src1Reg);
 970       Src0->setSubReg(Src1SubReg);
 971       Src0->setIsKill(Src1->isKill());
 972
 973       Src1->setReg(Src2Reg);
 974       Src1->setSubReg(Src2SubReg);
 975       Src1->setIsKill(Src2->isKill());
 976
 977       if (Opc == AMDGPU::V_MAC_F32_e64) {
 978         UseMI->untieRegOperand(
 979           AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src2));
 980       }
 981
 982       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
 983                                                       AMDGPU::OpName::src2));
 984       // ChangingToImmediate adds Src2 back to the instruction.
 985       Src2->ChangeToImmediate(Imm);
 986
 987       removeModOperands(*UseMI);
 988       UseMI->setDesc(get(AMDGPU::V_MADMK_F32));
 989
 990       bool DeleteDef = MRI->hasOneNonDBGUse(Reg);
 991       if (DeleteDef)
 992         DefMI->eraseFromParent();
 993
 994       return true;
 995     }
 996
 997     // Added part is the constant: Use v_madak_f32
 998     if (Src2->isReg() && Src2->getReg() == Reg) {
 999       // Not allowed to use constant bus for another operand.
1000       // We can however allow an inline immediate as src0.
1001       if (!Src0->isImm() &&
1002           (Src0->isReg() && RI.isSGPRClass(MRI->getRegClass(Src0->getReg()))))
1003         return false;
1004
1005       if (!Src1->isReg() ||
1006           (Src1->isReg() && RI.isSGPRClass(MRI->getRegClass(Src1->getReg()))))
1007         return false;
1008
1009       const int64_t Imm = DefMI->getOperand(1).getImm();
1010
1011       // FIXME: This would be a lot easier if we could return a new instruction
1012       // instead of having to modify in place.
1013
1014       // Remove these first since they are at the end.
1015       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
1016                                                       AMDGPU::OpName::omod));
1017       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
1018                                                       AMDGPU::OpName::clamp));
1019
1020       if (Opc == AMDGPU::V_MAC_F32_e64) {
1021         UseMI->untieRegOperand(
1022           AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src2));
1023       }
1024
1025       // ChangingToImmediate adds Src2 back to the instruction.
1026       Src2->ChangeToImmediate(Imm);
1027
1028       // These come before src2.
1029       removeModOperands(*UseMI);
1030       UseMI->setDesc(get(AMDGPU::V_MADAK_F32));
1031
1032       bool DeleteDef = MRI->hasOneNonDBGUse(Reg);
1033       if (DeleteDef)
1034         DefMI->eraseFromParent();
1035
1036       return true;
1037     }
1038   }
1039
1040   return false;
1041 }
1042
1043 static bool offsetsDoNotOverlap(int WidthA, int OffsetA,
1044                                 int WidthB, int OffsetB) {
1045   int LowOffset = OffsetA < OffsetB ? OffsetA : OffsetB;
1046   int HighOffset = OffsetA < OffsetB ? OffsetB : OffsetA;
1047   int LowWidth = (LowOffset == OffsetA) ? WidthA : WidthB;
1048   return LowOffset + LowWidth <= HighOffset;
1049 }
1050
1051 bool SIInstrInfo::checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
1052                                                MachineInstr *MIb) const {
1053   unsigned BaseReg0, Offset0;
1054   unsigned BaseReg1, Offset1;
1055
1056   if (getMemOpBaseRegImmOfs(MIa, BaseReg0, Offset0, &RI) &&
1057       getMemOpBaseRegImmOfs(MIb, BaseReg1, Offset1, &RI)) {
1058     assert(MIa->hasOneMemOperand() && MIb->hasOneMemOperand() &&
1059            "read2 / write2 not expected here yet");
1060     unsigned Width0 = (*MIa->memoperands_begin())->getSize();
1061     unsigned Width1 = (*MIb->memoperands_begin())->getSize();
1062     if (BaseReg0 == BaseReg1 &&
1063         offsetsDoNotOverlap(Width0, Offset0, Width1, Offset1)) {
1064       return true;
1065     }
1066   }
1067
1068   return false;
1069 }
1070
1071 bool SIInstrInfo::areMemAccessesTriviallyDisjoint(MachineInstr *MIa,
1072                                                   MachineInstr *MIb,
1073                                                   AliasAnalysis *AA) const {
1074   unsigned Opc0 = MIa->getOpcode();
1075   unsigned Opc1 = MIb->getOpcode();
1076
1077   assert(MIa && (MIa->mayLoad() || MIa->mayStore()) &&
1078          "MIa must load from or modify a memory location");
1079   assert(MIb && (MIb->mayLoad() || MIb->mayStore()) &&
1080          "MIb must load from or modify a memory location");
1081
1082   if (MIa->hasUnmodeledSideEffects() || MIb->hasUnmodeledSideEffects())
1083     return false;
1084
1085   // XXX - Can we relax this between address spaces?
1086   if (MIa->hasOrderedMemoryRef() || MIb->hasOrderedMemoryRef())
1087     return false;
1088
1089   // TODO: Should we check the address space from the MachineMemOperand? That
1090   // would allow us to distinguish objects we know don't alias based on the
1091   // underlying address space, even if it was lowered to a different one,
1092   // e.g. private accesses lowered to use MUBUF instructions on a scratch
1093   // buffer.
1094   if (isDS(Opc0)) {
1095     if (isDS(Opc1))
1096       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1097
1098     return !isFLAT(Opc1);
1099   }
1100
1101   if (isMUBUF(Opc0) || isMTBUF(Opc0)) {
1102     if (isMUBUF(Opc1) || isMTBUF(Opc1))
1103       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1104
1105     return !isFLAT(Opc1) && !isSMRD(Opc1);
1106   }
1107
1108   if (isSMRD(Opc0)) {
1109     if (isSMRD(Opc1))
1110       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1111
1112     return !isFLAT(Opc1) && !isMUBUF(Opc0) && !isMTBUF(Opc0);
1113   }
1114
1115   if (isFLAT(Opc0)) {
1116     if (isFLAT(Opc1))
1117       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1118
1119     return false;
1120   }
1121
1122   return false;
1123 }
1124
1125 MachineInstr *SIInstrInfo::convertToThreeAddress(MachineFunction::iterator &MBB,
1126                                                 MachineBasicBlock::iterator &MI,
1127                                                 LiveVariables *LV) const {
1128
1129   switch (MI->getOpcode()) {
1130     default: return nullptr;
1131     case AMDGPU::V_MAC_F32_e64: break;
1132     case AMDGPU::V_MAC_F32_e32: {
1133       const MachineOperand *Src0 = getNamedOperand(*MI, AMDGPU::OpName::src0);
1134       if (Src0->isImm() && !isInlineConstant(*Src0, 4))
1135         return nullptr;
1136       break;
1137     }
1138   }
1139
1140   const MachineOperand *Dst = getNamedOperand(*MI, AMDGPU::OpName::dst);
1141   const MachineOperand *Src0 = getNamedOperand(*MI, AMDGPU::OpName::src0);
1142   const MachineOperand *Src1 = getNamedOperand(*MI, AMDGPU::OpName::src1);
1143   const MachineOperand *Src2 = getNamedOperand(*MI, AMDGPU::OpName::src2);
1144
1145   return BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_MAD_F32))
1146                  .addOperand(*Dst)
1147                  .addImm(0) // Src0 mods
1148                  .addOperand(*Src0)
1149                  .addImm(0) // Src1 mods
1150                  .addOperand(*Src1)
1151                  .addImm(0) // Src mods
1152                  .addOperand(*Src2)
1153                  .addImm(0)  // clamp
1154                  .addImm(0); // omod
1155 }
1156
1157 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
1158   int64_t SVal = Imm.getSExtValue();
1159   if (SVal >= -16 && SVal <= 64)
1160     return true;
1161
1162   if (Imm.getBitWidth() == 64) {
1163     uint64_t Val = Imm.getZExtValue();
1164     return (DoubleToBits(0.0) == Val) ||
1165            (DoubleToBits(1.0) == Val) ||
1166            (DoubleToBits(-1.0) == Val) ||
1167            (DoubleToBits(0.5) == Val) ||
1168            (DoubleToBits(-0.5) == Val) ||
1169            (DoubleToBits(2.0) == Val) ||
1170            (DoubleToBits(-2.0) == Val) ||
1171            (DoubleToBits(4.0) == Val) ||
1172            (DoubleToBits(-4.0) == Val);
1173   }
1174
1175   // The actual type of the operand does not seem to matter as long
1176   // as the bits match one of the inline immediate values.  For example:
1177   //
1178   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
1179   // so it is a legal inline immediate.
1180   //
1181   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
1182   // floating-point, so it is a legal inline immediate.
1183   uint32_t Val = Imm.getZExtValue();
1184
1185   return (FloatToBits(0.0f) == Val) ||
1186          (FloatToBits(1.0f) == Val) ||
1187          (FloatToBits(-1.0f) == Val) ||
1188          (FloatToBits(0.5f) == Val) ||
1189          (FloatToBits(-0.5f) == Val) ||
1190          (FloatToBits(2.0f) == Val) ||
1191          (FloatToBits(-2.0f) == Val) ||
1192          (FloatToBits(4.0f) == Val) ||
1193          (FloatToBits(-4.0f) == Val);
1194 }
1195
1196 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO,
1197                                    unsigned OpSize) const {
1198   if (MO.isImm()) {
1199     // MachineOperand provides no way to tell the true operand size, since it
1200     // only records a 64-bit value. We need to know the size to determine if a
1201     // 32-bit floating point immediate bit pattern is legal for an integer
1202     // immediate. It would be for any 32-bit integer operand, but would not be
1203     // for a 64-bit one.
1204
1205     unsigned BitSize = 8 * OpSize;
1206     return isInlineConstant(APInt(BitSize, MO.getImm(), true));
1207   }
1208
1209   return false;
1210 }
1211
1212 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO,
1213                                     unsigned OpSize) const {
1214   return MO.isImm() && !isInlineConstant(MO, OpSize);
1215 }
1216
1217 static bool compareMachineOp(const MachineOperand &Op0,
1218                              const MachineOperand &Op1) {
1219   if (Op0.getType() != Op1.getType())
1220     return false;
1221
1222   switch (Op0.getType()) {
1223   case MachineOperand::MO_Register:
1224     return Op0.getReg() == Op1.getReg();
1225   case MachineOperand::MO_Immediate:
1226     return Op0.getImm() == Op1.getImm();
1227   default:
1228     llvm_unreachable("Didn't expect to be comparing these operand types");
1229   }
1230 }
1231
1232 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
1233                                  const MachineOperand &MO) const {
1234   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
1235
1236   assert(MO.isImm() || MO.isTargetIndex() || MO.isFI());
1237
1238   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
1239     return true;
1240
1241   if (OpInfo.RegClass < 0)
1242     return false;
1243
1244   unsigned OpSize = RI.getRegClass(OpInfo.RegClass)->getSize();
1245   if (isLiteralConstant(MO, OpSize))
1246     return RI.opCanUseLiteralConstant(OpInfo.OperandType);
1247
1248   return RI.opCanUseInlineConstant(OpInfo.OperandType);
1249 }
1250
1251 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
1252   int Op32 = AMDGPU::getVOPe32(Opcode);
1253   if (Op32 == -1)
1254     return false;
1255
1256   return pseudoToMCOpcode(Op32) != -1;
1257 }
1258
1259 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
1260   // The src0_modifier operand is present on all instructions
1261   // that have modifiers.
1262
1263   return AMDGPU::getNamedOperandIdx(Opcode,
1264                                     AMDGPU::OpName::src0_modifiers) != -1;
1265 }
1266
1267 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
1268                                   unsigned OpName) const {
1269   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1270   return Mods && Mods->getImm();
1271 }
1272
1273 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1274                                   const MachineOperand &MO,
1275                                   unsigned OpSize) const {
1276   // Literal constants use the constant bus.
1277   if (isLiteralConstant(MO, OpSize))
1278     return true;
1279
1280   if (!MO.isReg() || !MO.isUse())
1281     return false;
1282
1283   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1284     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1285
1286   // FLAT_SCR is just an SGPR pair.
1287   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1288     return true;
1289
1290   // EXEC register uses the constant bus.
1291   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1292     return true;
1293
1294   // SGPRs use the constant bus
1295   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1296       (!MO.isImplicit() &&
1297       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1298        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1299     return true;
1300   }
1301
1302   return false;
1303 }
1304
1305 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1306                                     StringRef &ErrInfo) const {
1307   uint16_t Opcode = MI->getOpcode();
1308   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1309   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1310   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1311   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1312
1313   // Make sure the number of operands is correct.
1314   const MCInstrDesc &Desc = get(Opcode);
1315   if (!Desc.isVariadic() &&
1316       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1317      ErrInfo = "Instruction has wrong number of operands.";
1318      return false;
1319   }
1320
1321   // Make sure the register classes are correct
1322   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1323     if (MI->getOperand(i).isFPImm()) {
1324       ErrInfo = "FPImm Machine Operands are not supported. ISel should bitcast "
1325                 "all fp values to integers.";
1326       return false;
1327     }
1328
1329     int RegClass = Desc.OpInfo[i].RegClass;
1330
1331     switch (Desc.OpInfo[i].OperandType) {
1332     case MCOI::OPERAND_REGISTER:
1333       if (MI->getOperand(i).isImm()) {
1334         ErrInfo = "Illegal immediate value for operand.";
1335         return false;
1336       }
1337       break;
1338     case AMDGPU::OPERAND_REG_IMM32:
1339       break;
1340     case AMDGPU::OPERAND_REG_INLINE_C:
1341       if (isLiteralConstant(MI->getOperand(i),
1342                             RI.getRegClass(RegClass)->getSize())) {
1343         ErrInfo = "Illegal immediate value for operand.";
1344         return false;
1345       }
1346       break;
1347     case MCOI::OPERAND_IMMEDIATE:
1348       // Check if this operand is an immediate.
1349       // FrameIndex operands will be replaced by immediates, so they are
1350       // allowed.
1351       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFI()) {
1352         ErrInfo = "Expected immediate, but got non-immediate";
1353         return false;
1354       }
1355       // Fall-through
1356     default:
1357       continue;
1358     }
1359
1360     if (!MI->getOperand(i).isReg())
1361       continue;
1362
1363     if (RegClass != -1) {
1364       unsigned Reg = MI->getOperand(i).getReg();
1365       if (TargetRegisterInfo::isVirtualRegister(Reg))
1366         continue;
1367
1368       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1369       if (!RC->contains(Reg)) {
1370         ErrInfo = "Operand has incorrect register class.";
1371         return false;
1372       }
1373     }
1374   }
1375
1376
1377   // Verify VOP*
1378   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1379     // Only look at the true operands. Only a real operand can use the constant
1380     // bus, and we don't want to check pseudo-operands like the source modifier
1381     // flags.
1382     const int OpIndices[] = { Src0Idx, Src1Idx, Src2Idx };
1383
1384     unsigned ConstantBusCount = 0;
1385     unsigned SGPRUsed = AMDGPU::NoRegister;
1386     for (int OpIdx : OpIndices) {
1387       if (OpIdx == -1)
1388         break;
1389       const MachineOperand &MO = MI->getOperand(OpIdx);
1390       if (usesConstantBus(MRI, MO, getOpSize(Opcode, OpIdx))) {
1391         if (MO.isReg()) {
1392           if (MO.getReg() != SGPRUsed)
1393             ++ConstantBusCount;
1394           SGPRUsed = MO.getReg();
1395         } else {
1396           ++ConstantBusCount;
1397         }
1398       }
1399     }
1400     if (ConstantBusCount > 1) {
1401       ErrInfo = "VOP* instruction uses the constant bus more than once";
1402       return false;
1403     }
1404   }
1405
1406   // Verify misc. restrictions on specific instructions.
1407   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1408       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1409     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1410     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1411     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1412     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1413       if (!compareMachineOp(Src0, Src1) &&
1414           !compareMachineOp(Src0, Src2)) {
1415         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1416         return false;
1417       }
1418     }
1419   }
1420
1421   return true;
1422 }
1423
1424 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1425   switch (MI.getOpcode()) {
1426   default: return AMDGPU::INSTRUCTION_LIST_END;
1427   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1428   case AMDGPU::COPY: return AMDGPU::COPY;
1429   case AMDGPU::PHI: return AMDGPU::PHI;
1430   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1431   case AMDGPU::S_MOV_B32:
1432     return MI.getOperand(1).isReg() ?
1433            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1434   case AMDGPU::S_ADD_I32:
1435   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1436   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1437   case AMDGPU::S_SUB_I32:
1438   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1439   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1440   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1441   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1442   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1443   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1444   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1445   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1446   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1447   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1448   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1449   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1450   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1451   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1452   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1453   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1454   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1455   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1456   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1457   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1458   case AMDGPU::S_BFM_B32: return AMDGPU::V_BFM_B32_e64;
1459   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1460   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1461   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1462   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1463   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1464   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1465   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1466   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1467   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1468   case AMDGPU::S_LOAD_DWORD_IMM:
1469   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1470   case AMDGPU::S_LOAD_DWORDX2_IMM:
1471   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1472   case AMDGPU::S_LOAD_DWORDX4_IMM:
1473   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1474   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e64;
1475   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1476   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1477   case AMDGPU::S_FLBIT_I32: return AMDGPU::V_FFBH_I32_e64;
1478   }
1479 }
1480
1481 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1482   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1483 }
1484
1485 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1486                                                       unsigned OpNo) const {
1487   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1488   const MCInstrDesc &Desc = get(MI.getOpcode());
1489   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1490       Desc.OpInfo[OpNo].RegClass == -1) {
1491     unsigned Reg = MI.getOperand(OpNo).getReg();
1492
1493     if (TargetRegisterInfo::isVirtualRegister(Reg))
1494       return MRI.getRegClass(Reg);
1495     return RI.getPhysRegClass(Reg);
1496   }
1497
1498   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1499   return RI.getRegClass(RCID);
1500 }
1501
1502 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1503   switch (MI.getOpcode()) {
1504   case AMDGPU::COPY:
1505   case AMDGPU::REG_SEQUENCE:
1506   case AMDGPU::PHI:
1507   case AMDGPU::INSERT_SUBREG:
1508     return RI.hasVGPRs(getOpRegClass(MI, 0));
1509   default:
1510     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1511   }
1512 }
1513
1514 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1515   MachineBasicBlock::iterator I = MI;
1516   MachineBasicBlock *MBB = MI->getParent();
1517   MachineOperand &MO = MI->getOperand(OpIdx);
1518   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1519   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1520   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1521   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1522   if (MO.isReg())
1523     Opcode = AMDGPU::COPY;
1524   else if (RI.isSGPRClass(RC))
1525     Opcode = AMDGPU::S_MOV_B32;
1526
1527
1528   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1529   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1530     VRC = &AMDGPU::VReg_64RegClass;
1531   else
1532     VRC = &AMDGPU::VGPR_32RegClass;
1533
1534   unsigned Reg = MRI.createVirtualRegister(VRC);
1535   DebugLoc DL = MBB->findDebugLoc(I);
1536   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1537     .addOperand(MO);
1538   MO.ChangeToRegister(Reg, false);
1539 }
1540
1541 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1542                                          MachineRegisterInfo &MRI,
1543                                          MachineOperand &SuperReg,
1544                                          const TargetRegisterClass *SuperRC,
1545                                          unsigned SubIdx,
1546                                          const TargetRegisterClass *SubRC)
1547                                          const {
1548   assert(SuperReg.isReg());
1549
1550   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1551   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1552
1553   // Just in case the super register is itself a sub-register, copy it to a new
1554   // value so we don't need to worry about merging its subreg index with the
1555   // SubIdx passed to this function. The register coalescer should be able to
1556   // eliminate this extra copy.
1557   MachineBasicBlock *MBB = MI->getParent();
1558   DebugLoc DL = MI->getDebugLoc();
1559
1560   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), NewSuperReg)
1561     .addReg(SuperReg.getReg(), 0, SuperReg.getSubReg());
1562
1563   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1564     .addReg(NewSuperReg, 0, SubIdx);
1565
1566   return SubReg;
1567 }
1568
1569 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1570   MachineBasicBlock::iterator MII,
1571   MachineRegisterInfo &MRI,
1572   MachineOperand &Op,
1573   const TargetRegisterClass *SuperRC,
1574   unsigned SubIdx,
1575   const TargetRegisterClass *SubRC) const {
1576   if (Op.isImm()) {
1577     // XXX - Is there a better way to do this?
1578     if (SubIdx == AMDGPU::sub0)
1579       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1580     if (SubIdx == AMDGPU::sub1)
1581       return MachineOperand::CreateImm(Op.getImm() >> 32);
1582
1583     llvm_unreachable("Unhandled register index for immediate");
1584   }
1585
1586   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1587                                        SubIdx, SubRC);
1588   return MachineOperand::CreateReg(SubReg, false);
1589 }
1590
1591 // Change the order of operands from (0, 1, 2) to (0, 2, 1)
1592 void SIInstrInfo::swapOperands(MachineBasicBlock::iterator Inst) const {
1593   assert(Inst->getNumExplicitOperands() == 3);
1594   MachineOperand Op1 = Inst->getOperand(1);
1595   Inst->RemoveOperand(1);
1596   Inst->addOperand(Op1);
1597 }
1598
1599 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1600                                  const MachineOperand *MO) const {
1601   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1602   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1603   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1604   const TargetRegisterClass *DefinedRC =
1605       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1606   if (!MO)
1607     MO = &MI->getOperand(OpIdx);
1608
1609   if (isVALU(InstDesc.Opcode) &&
1610       usesConstantBus(MRI, *MO, DefinedRC->getSize())) {
1611     unsigned SGPRUsed =
1612         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1613     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1614       if (i == OpIdx)
1615         continue;
1616       const MachineOperand &Op = MI->getOperand(i);
1617       if (Op.isReg() && Op.getReg() != SGPRUsed &&
1618           usesConstantBus(MRI, Op, getOpSize(*MI, i))) {
1619         return false;
1620       }
1621     }
1622   }
1623
1624   if (MO->isReg()) {
1625     assert(DefinedRC);
1626     const TargetRegisterClass *RC =
1627         TargetRegisterInfo::isVirtualRegister(MO->getReg()) ?
1628             MRI.getRegClass(MO->getReg()) :
1629             RI.getPhysRegClass(MO->getReg());
1630
1631     // In order to be legal, the common sub-class must be equal to the
1632     // class of the current operand.  For example:
1633     //
1634     // v_mov_b32 s0 ; Operand defined as vsrc_32
1635     //              ; RI.getCommonSubClass(s0,vsrc_32) = sgpr ; LEGAL
1636     //
1637     // s_sendmsg 0, s0 ; Operand defined as m0reg
1638     //                 ; RI.getCommonSubClass(s0,m0reg) = m0reg ; NOT LEGAL
1639
1640     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass)) == RC;
1641   }
1642
1643
1644   // Handle non-register types that are treated like immediates.
1645   assert(MO->isImm() || MO->isTargetIndex() || MO->isFI());
1646
1647   if (!DefinedRC) {
1648     // This operand expects an immediate.
1649     return true;
1650   }
1651
1652   return isImmOperandLegal(MI, OpIdx, *MO);
1653 }
1654
1655 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1656   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1657
1658   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1659                                            AMDGPU::OpName::src0);
1660   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1661                                            AMDGPU::OpName::src1);
1662   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1663                                            AMDGPU::OpName::src2);
1664
1665   // Legalize VOP2
1666   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1667     // Legalize src0
1668     if (!isOperandLegal(MI, Src0Idx))
1669       legalizeOpWithMove(MI, Src0Idx);
1670
1671     // Legalize src1
1672     if (isOperandLegal(MI, Src1Idx))
1673       return;
1674
1675     // Usually src0 of VOP2 instructions allow more types of inputs
1676     // than src1, so try to commute the instruction to decrease our
1677     // chances of having to insert a MOV instruction to legalize src1.
1678     if (MI->isCommutable()) {
1679       if (commuteInstruction(MI))
1680         // If we are successful in commuting, then we know MI is legal, so
1681         // we are done.
1682         return;
1683     }
1684
1685     legalizeOpWithMove(MI, Src1Idx);
1686     return;
1687   }
1688
1689   // XXX - Do any VOP3 instructions read VCC?
1690   // Legalize VOP3
1691   if (isVOP3(MI->getOpcode())) {
1692     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1693
1694     // Find the one SGPR operand we are allowed to use.
1695     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1696
1697     for (unsigned i = 0; i < 3; ++i) {
1698       int Idx = VOP3Idx[i];
1699       if (Idx == -1)
1700         break;
1701       MachineOperand &MO = MI->getOperand(Idx);
1702
1703       if (MO.isReg()) {
1704         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1705           continue; // VGPRs are legal
1706
1707         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1708
1709         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1710           SGPRReg = MO.getReg();
1711           // We can use one SGPR in each VOP3 instruction.
1712           continue;
1713         }
1714       } else if (!isLiteralConstant(MO, getOpSize(MI->getOpcode(), Idx))) {
1715         // If it is not a register and not a literal constant, then it must be
1716         // an inline constant which is always legal.
1717         continue;
1718       }
1719       // If we make it this far, then the operand is not legal and we must
1720       // legalize it.
1721       legalizeOpWithMove(MI, Idx);
1722     }
1723   }
1724
1725   // Legalize REG_SEQUENCE and PHI
1726   // The register class of the operands much be the same type as the register
1727   // class of the output.
1728   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1729       MI->getOpcode() == AMDGPU::PHI) {
1730     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1731     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1732       if (!MI->getOperand(i).isReg() ||
1733           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1734         continue;
1735       const TargetRegisterClass *OpRC =
1736               MRI.getRegClass(MI->getOperand(i).getReg());
1737       if (RI.hasVGPRs(OpRC)) {
1738         VRC = OpRC;
1739       } else {
1740         SRC = OpRC;
1741       }
1742     }
1743
1744     // If any of the operands are VGPR registers, then they all most be
1745     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1746     // them.
1747     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1748       if (!VRC) {
1749         assert(SRC);
1750         VRC = RI.getEquivalentVGPRClass(SRC);
1751       }
1752       RC = VRC;
1753     } else {
1754       RC = SRC;
1755     }
1756
1757     // Update all the operands so they have the same type.
1758     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1759       if (!MI->getOperand(i).isReg() ||
1760           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1761         continue;
1762       unsigned DstReg = MRI.createVirtualRegister(RC);
1763       MachineBasicBlock *InsertBB;
1764       MachineBasicBlock::iterator Insert;
1765       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1766         InsertBB = MI->getParent();
1767         Insert = MI;
1768       } else {
1769         // MI is a PHI instruction.
1770         InsertBB = MI->getOperand(i + 1).getMBB();
1771         Insert = InsertBB->getFirstTerminator();
1772       }
1773       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1774               get(AMDGPU::COPY), DstReg)
1775               .addOperand(MI->getOperand(i));
1776       MI->getOperand(i).setReg(DstReg);
1777     }
1778   }
1779
1780   // Legalize INSERT_SUBREG
1781   // src0 must have the same register class as dst
1782   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1783     unsigned Dst = MI->getOperand(0).getReg();
1784     unsigned Src0 = MI->getOperand(1).getReg();
1785     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1786     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1787     if (DstRC != Src0RC) {
1788       MachineBasicBlock &MBB = *MI->getParent();
1789       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1790       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1791               .addReg(Src0);
1792       MI->getOperand(1).setReg(NewSrc0);
1793     }
1794     return;
1795   }
1796
1797   // Legalize MUBUF* instructions
1798   // FIXME: If we start using the non-addr64 instructions for compute, we
1799   // may need to legalize them here.
1800   int SRsrcIdx =
1801       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1802   if (SRsrcIdx != -1) {
1803     // We have an MUBUF instruction
1804     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1805     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1806     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1807                                              RI.getRegClass(SRsrcRC))) {
1808       // The operands are legal.
1809       // FIXME: We may need to legalize operands besided srsrc.
1810       return;
1811     }
1812
1813     MachineBasicBlock &MBB = *MI->getParent();
1814     // Extract the ptr from the resource descriptor.
1815
1816     // SRsrcPtrLo = srsrc:sub0
1817     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1818         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VGPR_32RegClass);
1819
1820     // SRsrcPtrHi = srsrc:sub1
1821     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1822         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VGPR_32RegClass);
1823
1824     // Create an empty resource descriptor
1825     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1826     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1827     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1828     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1829     uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1830
1831     // Zero64 = 0
1832     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1833             Zero64)
1834             .addImm(0);
1835
1836     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1837     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1838             SRsrcFormatLo)
1839             .addImm(RsrcDataFormat & 0xFFFFFFFF);
1840
1841     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1842     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1843             SRsrcFormatHi)
1844             .addImm(RsrcDataFormat >> 32);
1845
1846     // NewSRsrc = {Zero64, SRsrcFormat}
1847     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1848             NewSRsrc)
1849             .addReg(Zero64)
1850             .addImm(AMDGPU::sub0_sub1)
1851             .addReg(SRsrcFormatLo)
1852             .addImm(AMDGPU::sub2)
1853             .addReg(SRsrcFormatHi)
1854             .addImm(AMDGPU::sub3);
1855
1856     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1857     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1858     unsigned NewVAddrLo;
1859     unsigned NewVAddrHi;
1860     if (VAddr) {
1861       // This is already an ADDR64 instruction so we need to add the pointer
1862       // extracted from the resource descriptor to the current value of VAddr.
1863       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1864       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1865
1866       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1867       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1868               NewVAddrLo)
1869               .addReg(SRsrcPtrLo)
1870               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1871               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1872
1873       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1874       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1875               NewVAddrHi)
1876               .addReg(SRsrcPtrHi)
1877               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1878               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1879               .addReg(AMDGPU::VCC, RegState::Implicit);
1880
1881     } else {
1882       // This instructions is the _OFFSET variant, so we need to convert it to
1883       // ADDR64.
1884       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1885       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1886       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1887
1888       // Create the new instruction.
1889       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1890       MachineInstr *Addr64 =
1891         BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1892         .addOperand(*VData)
1893         .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1894                                     // This will be replaced later
1895                                     // with the new value of vaddr.
1896         .addOperand(*SRsrc)
1897         .addOperand(*SOffset)
1898         .addOperand(*Offset)
1899         .addImm(0) // glc
1900         .addImm(0) // slc
1901         .addImm(0) // tfe
1902         .setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
1903
1904       MI->removeFromParent();
1905       MI = Addr64;
1906
1907       NewVAddrLo = SRsrcPtrLo;
1908       NewVAddrHi = SRsrcPtrHi;
1909       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1910       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1911     }
1912
1913     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1914     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1915             NewVAddr)
1916             .addReg(NewVAddrLo)
1917             .addImm(AMDGPU::sub0)
1918             .addReg(NewVAddrHi)
1919             .addImm(AMDGPU::sub1);
1920
1921
1922     // Update the instruction to use NewVaddr
1923     VAddr->setReg(NewVAddr);
1924     // Update the instruction to use NewSRsrc
1925     SRsrc->setReg(NewSRsrc);
1926   }
1927 }
1928
1929 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1930                             const TargetRegisterClass *HalfRC,
1931                             unsigned HalfImmOp, unsigned HalfSGPROp,
1932                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1933
1934   DebugLoc DL = MI->getDebugLoc();
1935   MachineBasicBlock *MBB = MI->getParent();
1936   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1937   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1938   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1939   unsigned HalfSize = HalfRC->getSize();
1940   const MachineOperand *OffOp =
1941       getNamedOperand(*MI, AMDGPU::OpName::offset);
1942   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1943
1944   // The SMRD has an 8-bit offset in dwords on SI and a 20-bit offset in bytes
1945   // on VI.
1946
1947   bool IsKill = SBase->isKill();
1948   if (OffOp) {
1949     bool isVI =
1950         MBB->getParent()->getSubtarget<AMDGPUSubtarget>().getGeneration() >=
1951         AMDGPUSubtarget::VOLCANIC_ISLANDS;
1952     unsigned OffScale = isVI ? 1 : 4;
1953     // Handle the _IMM variant
1954     unsigned LoOffset = OffOp->getImm() * OffScale;
1955     unsigned HiOffset = LoOffset + HalfSize;
1956     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1957                   // Use addReg instead of addOperand
1958                   // to make sure kill flag is cleared.
1959                   .addReg(SBase->getReg(), 0, SBase->getSubReg())
1960                   .addImm(LoOffset / OffScale);
1961
1962     if (!isUInt<20>(HiOffset) || (!isVI && !isUInt<8>(HiOffset / OffScale))) {
1963       unsigned OffsetSGPR =
1964           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1965       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1966               .addImm(HiOffset); // The offset in register is in bytes.
1967       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1968                     .addReg(SBase->getReg(), getKillRegState(IsKill),
1969                             SBase->getSubReg())
1970                     .addReg(OffsetSGPR);
1971     } else {
1972       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1973                      .addReg(SBase->getReg(), getKillRegState(IsKill),
1974                              SBase->getSubReg())
1975                      .addImm(HiOffset / OffScale);
1976     }
1977   } else {
1978     // Handle the _SGPR variant
1979     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1980     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1981                   .addReg(SBase->getReg(), 0, SBase->getSubReg())
1982                   .addOperand(*SOff);
1983     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1984     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1985             .addOperand(*SOff)
1986             .addImm(HalfSize);
1987     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1988                   .addReg(SBase->getReg(), getKillRegState(IsKill),
1989                           SBase->getSubReg())
1990                   .addReg(OffsetSGPR);
1991   }
1992
1993   unsigned SubLo, SubHi;
1994   switch (HalfSize) {
1995     case 4:
1996       SubLo = AMDGPU::sub0;
1997       SubHi = AMDGPU::sub1;
1998       break;
1999     case 8:
2000       SubLo = AMDGPU::sub0_sub1;
2001       SubHi = AMDGPU::sub2_sub3;
2002       break;
2003     case 16:
2004       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
2005       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
2006       break;
2007     case 32:
2008       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
2009       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
2010       break;
2011     default:
2012       llvm_unreachable("Unhandled HalfSize");
2013   }
2014
2015   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
2016           .addOperand(MI->getOperand(0))
2017           .addReg(RegLo)
2018           .addImm(SubLo)
2019           .addReg(RegHi)
2020           .addImm(SubHi);
2021 }
2022
2023 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
2024   MachineBasicBlock *MBB = MI->getParent();
2025   int DstIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::dst);
2026   assert(DstIdx != -1);
2027   unsigned DstRCID = get(MI->getOpcode()).OpInfo[DstIdx].RegClass;
2028   switch(RI.getRegClass(DstRCID)->getSize()) {
2029     case 4:
2030     case 8:
2031     case 16: {
2032       unsigned NewOpcode = getVALUOp(*MI);
2033       unsigned RegOffset;
2034       unsigned ImmOffset;
2035
2036       if (MI->getOperand(2).isReg()) {
2037         RegOffset = MI->getOperand(2).getReg();
2038         ImmOffset = 0;
2039       } else {
2040         assert(MI->getOperand(2).isImm());
2041         // SMRD instructions take a dword offsets on SI and byte offset on VI
2042         // and MUBUF instructions always take a byte offset.
2043         ImmOffset = MI->getOperand(2).getImm();
2044         if (MBB->getParent()->getSubtarget<AMDGPUSubtarget>().getGeneration() <=
2045             AMDGPUSubtarget::SEA_ISLANDS)
2046           ImmOffset <<= 2;
2047         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2048
2049         if (isUInt<12>(ImmOffset)) {
2050           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
2051                   RegOffset)
2052                   .addImm(0);
2053         } else {
2054           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
2055                   RegOffset)
2056                   .addImm(ImmOffset);
2057           ImmOffset = 0;
2058         }
2059       }
2060
2061       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
2062       unsigned DWord0 = RegOffset;
2063       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2064       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2065       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2066       uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
2067
2068       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
2069               .addImm(0);
2070       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
2071               .addImm(RsrcDataFormat & 0xFFFFFFFF);
2072       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
2073               .addImm(RsrcDataFormat >> 32);
2074       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
2075               .addReg(DWord0)
2076               .addImm(AMDGPU::sub0)
2077               .addReg(DWord1)
2078               .addImm(AMDGPU::sub1)
2079               .addReg(DWord2)
2080               .addImm(AMDGPU::sub2)
2081               .addReg(DWord3)
2082               .addImm(AMDGPU::sub3);
2083       MI->setDesc(get(NewOpcode));
2084       if (MI->getOperand(2).isReg()) {
2085         MI->getOperand(2).setReg(SRsrc);
2086       } else {
2087         MI->getOperand(2).ChangeToRegister(SRsrc, false);
2088       }
2089       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(0));
2090       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
2091       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(0)); // glc
2092       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(0)); // slc
2093       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(0)); // tfe
2094
2095       const TargetRegisterClass *NewDstRC =
2096           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
2097
2098       unsigned DstReg = MI->getOperand(0).getReg();
2099       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2100       MRI.replaceRegWith(DstReg, NewDstReg);
2101       break;
2102     }
2103     case 32: {
2104       MachineInstr *Lo, *Hi;
2105       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
2106                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
2107       MI->eraseFromParent();
2108       moveSMRDToVALU(Lo, MRI);
2109       moveSMRDToVALU(Hi, MRI);
2110       break;
2111     }
2112
2113     case 64: {
2114       MachineInstr *Lo, *Hi;
2115       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
2116                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
2117       MI->eraseFromParent();
2118       moveSMRDToVALU(Lo, MRI);
2119       moveSMRDToVALU(Hi, MRI);
2120       break;
2121     }
2122   }
2123 }
2124
2125 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
2126   SmallVector<MachineInstr *, 128> Worklist;
2127   Worklist.push_back(&TopInst);
2128
2129   while (!Worklist.empty()) {
2130     MachineInstr *Inst = Worklist.pop_back_val();
2131     MachineBasicBlock *MBB = Inst->getParent();
2132     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
2133
2134     unsigned Opcode = Inst->getOpcode();
2135     unsigned NewOpcode = getVALUOp(*Inst);
2136
2137     // Handle some special cases
2138     switch (Opcode) {
2139     default:
2140       if (isSMRD(Inst->getOpcode())) {
2141         moveSMRDToVALU(Inst, MRI);
2142       }
2143       break;
2144     case AMDGPU::S_AND_B64:
2145       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::V_AND_B32_e64);
2146       Inst->eraseFromParent();
2147       continue;
2148
2149     case AMDGPU::S_OR_B64:
2150       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::V_OR_B32_e64);
2151       Inst->eraseFromParent();
2152       continue;
2153
2154     case AMDGPU::S_XOR_B64:
2155       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::V_XOR_B32_e64);
2156       Inst->eraseFromParent();
2157       continue;
2158
2159     case AMDGPU::S_NOT_B64:
2160       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::V_NOT_B32_e32);
2161       Inst->eraseFromParent();
2162       continue;
2163
2164     case AMDGPU::S_BCNT1_I32_B64:
2165       splitScalar64BitBCNT(Worklist, Inst);
2166       Inst->eraseFromParent();
2167       continue;
2168
2169     case AMDGPU::S_BFE_I64: {
2170       splitScalar64BitBFE(Worklist, Inst);
2171       Inst->eraseFromParent();
2172       continue;
2173     }
2174
2175     case AMDGPU::S_LSHL_B32:
2176       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2177         NewOpcode = AMDGPU::V_LSHLREV_B32_e64;
2178         swapOperands(Inst);
2179       }
2180       break;
2181     case AMDGPU::S_ASHR_I32:
2182       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2183         NewOpcode = AMDGPU::V_ASHRREV_I32_e64;
2184         swapOperands(Inst);
2185       }
2186       break;
2187     case AMDGPU::S_LSHR_B32:
2188       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2189         NewOpcode = AMDGPU::V_LSHRREV_B32_e64;
2190         swapOperands(Inst);
2191       }
2192       break;
2193     case AMDGPU::S_LSHL_B64:
2194       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2195         NewOpcode = AMDGPU::V_LSHLREV_B64;
2196         swapOperands(Inst);
2197       }
2198       break;
2199     case AMDGPU::S_ASHR_I64:
2200       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2201         NewOpcode = AMDGPU::V_ASHRREV_I64;
2202         swapOperands(Inst);
2203       }
2204       break;
2205     case AMDGPU::S_LSHR_B64:
2206       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2207         NewOpcode = AMDGPU::V_LSHRREV_B64;
2208         swapOperands(Inst);
2209       }
2210       break;
2211
2212     case AMDGPU::S_BFE_U64:
2213     case AMDGPU::S_BFM_B64:
2214       llvm_unreachable("Moving this op to VALU not implemented");
2215     }
2216
2217     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
2218       // We cannot move this instruction to the VALU, so we should try to
2219       // legalize its operands instead.
2220       legalizeOperands(Inst);
2221       continue;
2222     }
2223
2224     // Use the new VALU Opcode.
2225     const MCInstrDesc &NewDesc = get(NewOpcode);
2226     Inst->setDesc(NewDesc);
2227
2228     // Remove any references to SCC. Vector instructions can't read from it, and
2229     // We're just about to add the implicit use / defs of VCC, and we don't want
2230     // both.
2231     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
2232       MachineOperand &Op = Inst->getOperand(i);
2233       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
2234         Inst->RemoveOperand(i);
2235     }
2236
2237     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
2238       // We are converting these to a BFE, so we need to add the missing
2239       // operands for the size and offset.
2240       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
2241       Inst->addOperand(MachineOperand::CreateImm(0));
2242       Inst->addOperand(MachineOperand::CreateImm(Size));
2243
2244     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
2245       // The VALU version adds the second operand to the result, so insert an
2246       // extra 0 operand.
2247       Inst->addOperand(MachineOperand::CreateImm(0));
2248     }
2249
2250     Inst->addImplicitDefUseOperands(*Inst->getParent()->getParent());
2251
2252     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
2253       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
2254       // If we need to move this to VGPRs, we need to unpack the second operand
2255       // back into the 2 separate ones for bit offset and width.
2256       assert(OffsetWidthOp.isImm() &&
2257              "Scalar BFE is only implemented for constant width and offset");
2258       uint32_t Imm = OffsetWidthOp.getImm();
2259
2260       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2261       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2262       Inst->RemoveOperand(2); // Remove old immediate.
2263       Inst->addOperand(MachineOperand::CreateImm(Offset));
2264       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
2265     }
2266
2267     // Update the destination register class.
2268
2269     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
2270
2271     switch (Opcode) {
2272       // For target instructions, getOpRegClass just returns the virtual
2273       // register class associated with the operand, so we need to find an
2274       // equivalent VGPR register class in order to move the instruction to the
2275       // VALU.
2276     case AMDGPU::COPY:
2277     case AMDGPU::PHI:
2278     case AMDGPU::REG_SEQUENCE:
2279     case AMDGPU::INSERT_SUBREG:
2280       if (RI.hasVGPRs(NewDstRC))
2281         continue;
2282       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
2283       if (!NewDstRC)
2284         continue;
2285       break;
2286     default:
2287       break;
2288     }
2289
2290     unsigned DstReg = Inst->getOperand(0).getReg();
2291     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2292     MRI.replaceRegWith(DstReg, NewDstReg);
2293
2294     // Legalize the operands
2295     legalizeOperands(Inst);
2296
2297     addUsersToMoveToVALUWorklist(NewDstReg, MRI, Worklist);
2298   }
2299 }
2300
2301 //===----------------------------------------------------------------------===//
2302 // Indirect addressing callbacks
2303 //===----------------------------------------------------------------------===//
2304
2305 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2306                                                  unsigned Channel) const {
2307   assert(Channel == 0);
2308   return RegIndex;
2309 }
2310
2311 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2312   return &AMDGPU::VGPR_32RegClass;
2313 }
2314
2315 void SIInstrInfo::splitScalar64BitUnaryOp(
2316   SmallVectorImpl<MachineInstr *> &Worklist,
2317   MachineInstr *Inst,
2318   unsigned Opcode) const {
2319   MachineBasicBlock &MBB = *Inst->getParent();
2320   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2321
2322   MachineOperand &Dest = Inst->getOperand(0);
2323   MachineOperand &Src0 = Inst->getOperand(1);
2324   DebugLoc DL = Inst->getDebugLoc();
2325
2326   MachineBasicBlock::iterator MII = Inst;
2327
2328   const MCInstrDesc &InstDesc = get(Opcode);
2329   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2330     MRI.getRegClass(Src0.getReg()) :
2331     &AMDGPU::SGPR_32RegClass;
2332
2333   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2334
2335   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2336                                                        AMDGPU::sub0, Src0SubRC);
2337
2338   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2339   const TargetRegisterClass *NewDestRC = RI.getEquivalentVGPRClass(DestRC);
2340   const TargetRegisterClass *NewDestSubRC = RI.getSubRegClass(NewDestRC, AMDGPU::sub0);
2341
2342   unsigned DestSub0 = MRI.createVirtualRegister(NewDestSubRC);
2343   BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2344     .addOperand(SrcReg0Sub0);
2345
2346   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2347                                                        AMDGPU::sub1, Src0SubRC);
2348
2349   unsigned DestSub1 = MRI.createVirtualRegister(NewDestSubRC);
2350   BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2351     .addOperand(SrcReg0Sub1);
2352
2353   unsigned FullDestReg = MRI.createVirtualRegister(NewDestRC);
2354   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2355     .addReg(DestSub0)
2356     .addImm(AMDGPU::sub0)
2357     .addReg(DestSub1)
2358     .addImm(AMDGPU::sub1);
2359
2360   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2361
2362   // We don't need to legalizeOperands here because for a single operand, src0
2363   // will support any kind of input.
2364
2365   // Move all users of this moved value.
2366   addUsersToMoveToVALUWorklist(FullDestReg, MRI, Worklist);
2367 }
2368
2369 void SIInstrInfo::splitScalar64BitBinaryOp(
2370   SmallVectorImpl<MachineInstr *> &Worklist,
2371   MachineInstr *Inst,
2372   unsigned Opcode) const {
2373   MachineBasicBlock &MBB = *Inst->getParent();
2374   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2375
2376   MachineOperand &Dest = Inst->getOperand(0);
2377   MachineOperand &Src0 = Inst->getOperand(1);
2378   MachineOperand &Src1 = Inst->getOperand(2);
2379   DebugLoc DL = Inst->getDebugLoc();
2380
2381   MachineBasicBlock::iterator MII = Inst;
2382
2383   const MCInstrDesc &InstDesc = get(Opcode);
2384   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2385     MRI.getRegClass(Src0.getReg()) :
2386     &AMDGPU::SGPR_32RegClass;
2387
2388   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2389   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2390     MRI.getRegClass(Src1.getReg()) :
2391     &AMDGPU::SGPR_32RegClass;
2392
2393   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2394
2395   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2396                                                        AMDGPU::sub0, Src0SubRC);
2397   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2398                                                        AMDGPU::sub0, Src1SubRC);
2399
2400   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2401   const TargetRegisterClass *NewDestRC = RI.getEquivalentVGPRClass(DestRC);
2402   const TargetRegisterClass *NewDestSubRC = RI.getSubRegClass(NewDestRC, AMDGPU::sub0);
2403
2404   unsigned DestSub0 = MRI.createVirtualRegister(NewDestSubRC);
2405   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2406     .addOperand(SrcReg0Sub0)
2407     .addOperand(SrcReg1Sub0);
2408
2409   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2410                                                        AMDGPU::sub1, Src0SubRC);
2411   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2412                                                        AMDGPU::sub1, Src1SubRC);
2413
2414   unsigned DestSub1 = MRI.createVirtualRegister(NewDestSubRC);
2415   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2416     .addOperand(SrcReg0Sub1)
2417     .addOperand(SrcReg1Sub1);
2418
2419   unsigned FullDestReg = MRI.createVirtualRegister(NewDestRC);
2420   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2421     .addReg(DestSub0)
2422     .addImm(AMDGPU::sub0)
2423     .addReg(DestSub1)
2424     .addImm(AMDGPU::sub1);
2425
2426   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2427
2428   // Try to legalize the operands in case we need to swap the order to keep it
2429   // valid.
2430   legalizeOperands(LoHalf);
2431   legalizeOperands(HiHalf);
2432
2433   // Move all users of this moved vlaue.
2434   addUsersToMoveToVALUWorklist(FullDestReg, MRI, Worklist);
2435 }
2436
2437 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2438                                        MachineInstr *Inst) const {
2439   MachineBasicBlock &MBB = *Inst->getParent();
2440   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2441
2442   MachineBasicBlock::iterator MII = Inst;
2443   DebugLoc DL = Inst->getDebugLoc();
2444
2445   MachineOperand &Dest = Inst->getOperand(0);
2446   MachineOperand &Src = Inst->getOperand(1);
2447
2448   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e64);
2449   const TargetRegisterClass *SrcRC = Src.isReg() ?
2450     MRI.getRegClass(Src.getReg()) :
2451     &AMDGPU::SGPR_32RegClass;
2452
2453   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2454   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2455
2456   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2457
2458   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2459                                                       AMDGPU::sub0, SrcSubRC);
2460   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2461                                                       AMDGPU::sub1, SrcSubRC);
2462
2463   BuildMI(MBB, MII, DL, InstDesc, MidReg)
2464     .addOperand(SrcRegSub0)
2465     .addImm(0);
2466
2467   BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2468     .addOperand(SrcRegSub1)
2469     .addReg(MidReg);
2470
2471   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2472
2473   // We don't need to legalize operands here. src0 for etiher instruction can be
2474   // an SGPR, and the second input is unused or determined here.
2475   addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2476 }
2477
2478 void SIInstrInfo::splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
2479                                       MachineInstr *Inst) const {
2480   MachineBasicBlock &MBB = *Inst->getParent();
2481   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2482   MachineBasicBlock::iterator MII = Inst;
2483   DebugLoc DL = Inst->getDebugLoc();
2484
2485   MachineOperand &Dest = Inst->getOperand(0);
2486   uint32_t Imm = Inst->getOperand(2).getImm();
2487   uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2488   uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2489
2490   (void) Offset;
2491
2492   // Only sext_inreg cases handled.
2493   assert(Inst->getOpcode() == AMDGPU::S_BFE_I64 &&
2494          BitWidth <= 32 &&
2495          Offset == 0 &&
2496          "Not implemented");
2497
2498   if (BitWidth < 32) {
2499     unsigned MidRegLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2500     unsigned MidRegHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2501     unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2502
2503     BuildMI(MBB, MII, DL, get(AMDGPU::V_BFE_I32), MidRegLo)
2504       .addReg(Inst->getOperand(1).getReg(), 0, AMDGPU::sub0)
2505       .addImm(0)
2506       .addImm(BitWidth);
2507
2508     BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e32), MidRegHi)
2509       .addImm(31)
2510       .addReg(MidRegLo);
2511
2512     BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2513       .addReg(MidRegLo)
2514       .addImm(AMDGPU::sub0)
2515       .addReg(MidRegHi)
2516       .addImm(AMDGPU::sub1);
2517
2518     MRI.replaceRegWith(Dest.getReg(), ResultReg);
2519     addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2520     return;
2521   }
2522
2523   MachineOperand &Src = Inst->getOperand(1);
2524   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2525   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2526
2527   BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e64), TmpReg)
2528     .addImm(31)
2529     .addReg(Src.getReg(), 0, AMDGPU::sub0);
2530
2531   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2532     .addReg(Src.getReg(), 0, AMDGPU::sub0)
2533     .addImm(AMDGPU::sub0)
2534     .addReg(TmpReg)
2535     .addImm(AMDGPU::sub1);
2536
2537   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2538   addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2539 }
2540
2541 void SIInstrInfo::addUsersToMoveToVALUWorklist(
2542   unsigned DstReg,
2543   MachineRegisterInfo &MRI,
2544   SmallVectorImpl<MachineInstr *> &Worklist) const {
2545   for (MachineRegisterInfo::use_iterator I = MRI.use_begin(DstReg),
2546          E = MRI.use_end(); I != E; ++I) {
2547     MachineInstr &UseMI = *I->getParent();
2548     if (!canReadVGPR(UseMI, I.getOperandNo())) {
2549       Worklist.push_back(&UseMI);
2550     }
2551   }
2552 }
2553
2554 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2555                                    int OpIndices[3]) const {
2556   const MCInstrDesc &Desc = get(MI->getOpcode());
2557
2558   // Find the one SGPR operand we are allowed to use.
2559   unsigned SGPRReg = AMDGPU::NoRegister;
2560
2561   // First we need to consider the instruction's operand requirements before
2562   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2563   // of VCC, but we are still bound by the constant bus requirement to only use
2564   // one.
2565   //
2566   // If the operand's class is an SGPR, we can never move it.
2567
2568   for (const MachineOperand &MO : MI->implicit_operands()) {
2569     // We only care about reads.
2570     if (MO.isDef())
2571       continue;
2572
2573     if (MO.getReg() == AMDGPU::VCC)
2574       return AMDGPU::VCC;
2575
2576     if (MO.getReg() == AMDGPU::FLAT_SCR)
2577       return AMDGPU::FLAT_SCR;
2578   }
2579
2580   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2581   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2582
2583   for (unsigned i = 0; i < 3; ++i) {
2584     int Idx = OpIndices[i];
2585     if (Idx == -1)
2586       break;
2587
2588     const MachineOperand &MO = MI->getOperand(Idx);
2589     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2590       SGPRReg = MO.getReg();
2591
2592     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2593       UsedSGPRs[i] = MO.getReg();
2594   }
2595
2596   if (SGPRReg != AMDGPU::NoRegister)
2597     return SGPRReg;
2598
2599   // We don't have a required SGPR operand, so we have a bit more freedom in
2600   // selecting operands to move.
2601
2602   // Try to select the most used SGPR. If an SGPR is equal to one of the
2603   // others, we choose that.
2604   //
2605   // e.g.
2606   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2607   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2608
2609   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2610     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2611       SGPRReg = UsedSGPRs[0];
2612   }
2613
2614   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2615     if (UsedSGPRs[1] == UsedSGPRs[2])
2616       SGPRReg = UsedSGPRs[1];
2617   }
2618
2619   return SGPRReg;
2620 }
2621
2622 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2623                                    MachineBasicBlock *MBB,
2624                                    MachineBasicBlock::iterator I,
2625                                    unsigned ValueReg,
2626                                    unsigned Address, unsigned OffsetReg) const {
2627   const DebugLoc &DL = MBB->findDebugLoc(I);
2628   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2629                                       getIndirectIndexBegin(*MBB->getParent()));
2630
2631   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2632           .addReg(IndirectBaseReg, RegState::Define)
2633           .addOperand(I->getOperand(0))
2634           .addReg(IndirectBaseReg)
2635           .addReg(OffsetReg)
2636           .addImm(0)
2637           .addReg(ValueReg);
2638 }
2639
2640 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2641                                    MachineBasicBlock *MBB,
2642                                    MachineBasicBlock::iterator I,
2643                                    unsigned ValueReg,
2644                                    unsigned Address, unsigned OffsetReg) const {
2645   const DebugLoc &DL = MBB->findDebugLoc(I);
2646   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2647                                       getIndirectIndexBegin(*MBB->getParent()));
2648
2649   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2650           .addOperand(I->getOperand(0))
2651           .addOperand(I->getOperand(1))
2652           .addReg(IndirectBaseReg)
2653           .addReg(OffsetReg)
2654           .addImm(0);
2655
2656 }
2657
2658 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2659                                             const MachineFunction &MF) const {
2660   int End = getIndirectIndexEnd(MF);
2661   int Begin = getIndirectIndexBegin(MF);
2662
2663   if (End == -1)
2664     return;
2665
2666
2667   for (int Index = Begin; Index <= End; ++Index)
2668     Reserved.set(AMDGPU::VGPR_32RegClass.getRegister(Index));
2669
2670   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2671     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2672
2673   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2674     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2675
2676   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2677     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2678
2679   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2680     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2681
2682   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2683     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2684 }
2685
2686 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2687                                              unsigned OperandName) const {
2688   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2689   if (Idx == -1)
2690     return nullptr;
2691
2692   return &MI.getOperand(Idx);
2693 }
2694
2695 uint64_t SIInstrInfo::getDefaultRsrcDataFormat() const {
2696   uint64_t RsrcDataFormat = AMDGPU::RSRC_DATA_FORMAT;
2697   if (ST.isAmdHsaOS()) {
2698     RsrcDataFormat |= (1ULL << 56);
2699
2700   if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
2701     // Set MTYPE = 2
2702     RsrcDataFormat |= (2ULL << 59);
2703   }
2704
2705   return RsrcDataFormat;
2706 }