lib/Target/AMDGPU/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26 #include "llvm/Support/Debug.h"
  27
  28 using namespace llvm;
  29
  30 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  31     : AMDGPUInstrInfo(st), RI() {}
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
  78                                                     AliasAnalysis *AA) const {
  79   // TODO: The generic check fails for VALU instructions that should be
  80   // rematerializable due to implicit reads of exec. We really want all of the
  81   // generic logic for this except for this.
  82   switch (MI->getOpcode()) {
  83   case AMDGPU::V_MOV_B32_e32:
  84   case AMDGPU::V_MOV_B32_e64:
  85   case AMDGPU::V_MOV_B64_PSEUDO:
  86     return true;
  87   default:
  88     return false;
  89   }
  90 }
  91
  92 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  93                                           int64_t &Offset0,
  94                                           int64_t &Offset1) const {
  95   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  96     return false;
  97
  98   unsigned Opc0 = Load0->getMachineOpcode();
  99   unsigned Opc1 = Load1->getMachineOpcode();
 100
 101   // Make sure both are actually loads.
 102   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
 103     return false;
 104
 105   if (isDS(Opc0) && isDS(Opc1)) {
 106
 107     // FIXME: Handle this case:
 108     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
 109       return false;
 110
 111     // Check base reg.
 112     if (Load0->getOperand(1) != Load1->getOperand(1))
 113       return false;
 114
 115     // Check chain.
 116     if (findChainOperand(Load0) != findChainOperand(Load1))
 117       return false;
 118
 119     // Skip read2 / write2 variants for simplicity.
 120     // TODO: We should report true if the used offsets are adjacent (excluded
 121     // st64 versions).
 122     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 123         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 124       return false;
 125
 126     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 127     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 128     return true;
 129   }
 130
 131   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 132     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 133
 134     // Check base reg.
 135     if (Load0->getOperand(0) != Load1->getOperand(0))
 136       return false;
 137
 138     const ConstantSDNode *Load0Offset =
 139         dyn_cast<ConstantSDNode>(Load0->getOperand(1));
 140     const ConstantSDNode *Load1Offset =
 141         dyn_cast<ConstantSDNode>(Load1->getOperand(1));
 142
 143     if (!Load0Offset || !Load1Offset)
 144       return false;
 145
 146     // Check chain.
 147     if (findChainOperand(Load0) != findChainOperand(Load1))
 148       return false;
 149
 150     Offset0 = Load0Offset->getZExtValue();
 151     Offset1 = Load1Offset->getZExtValue();
 152     return true;
 153   }
 154
 155   // MUBUF and MTBUF can access the same addresses.
 156   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 157
 158     // MUBUF and MTBUF have vaddr at different indices.
 159     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 160         findChainOperand(Load0) != findChainOperand(Load1) ||
 161         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 162         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 163       return false;
 164
 165     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 166     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 167
 168     if (OffIdx0 == -1 || OffIdx1 == -1)
 169       return false;
 170
 171     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 172     // inlcude the output in the operand list, but SDNodes don't, we need to
 173     // subtract the index by one.
 174     --OffIdx0;
 175     --OffIdx1;
 176
 177     SDValue Off0 = Load0->getOperand(OffIdx0);
 178     SDValue Off1 = Load1->getOperand(OffIdx1);
 179
 180     // The offset might be a FrameIndexSDNode.
 181     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 182       return false;
 183
 184     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 185     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 186     return true;
 187   }
 188
 189   return false;
 190 }
 191
 192 static bool isStride64(unsigned Opc) {
 193   switch (Opc) {
 194   case AMDGPU::DS_READ2ST64_B32:
 195   case AMDGPU::DS_READ2ST64_B64:
 196   case AMDGPU::DS_WRITE2ST64_B32:
 197   case AMDGPU::DS_WRITE2ST64_B64:
 198     return true;
 199   default:
 200     return false;
 201   }
 202 }
 203
 204 bool SIInstrInfo::getMemOpBaseRegImmOfs(MachineInstr *LdSt, unsigned &BaseReg,
 205                                         unsigned &Offset,
 206                                         const TargetRegisterInfo *TRI) const {
 207   unsigned Opc = LdSt->getOpcode();
 208
 209   if (isDS(*LdSt)) {
 210     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 211                                                       AMDGPU::OpName::offset);
 212     if (OffsetImm) {
 213       // Normal, single offset LDS instruction.
 214       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 215                                                       AMDGPU::OpName::addr);
 216
 217       BaseReg = AddrReg->getReg();
 218       Offset = OffsetImm->getImm();
 219       return true;
 220     }
 221
 222     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 223     // these as a load with a single offset if the 2 offsets are consecutive. We
 224     // will use this for some partially aligned loads.
 225     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 226                                                        AMDGPU::OpName::offset0);
 227     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 228                                                        AMDGPU::OpName::offset1);
 229
 230     uint8_t Offset0 = Offset0Imm->getImm();
 231     uint8_t Offset1 = Offset1Imm->getImm();
 232
 233     if (Offset1 > Offset0 && Offset1 - Offset0 == 1) {
 234       // Each of these offsets is in element sized units, so we need to convert
 235       // to bytes of the individual reads.
 236
 237       unsigned EltSize;
 238       if (LdSt->mayLoad())
 239         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 240       else {
 241         assert(LdSt->mayStore());
 242         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 243         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 244       }
 245
 246       if (isStride64(Opc))
 247         EltSize *= 64;
 248
 249       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 250                                                       AMDGPU::OpName::addr);
 251       BaseReg = AddrReg->getReg();
 252       Offset = EltSize * Offset0;
 253       return true;
 254     }
 255
 256     return false;
 257   }
 258
 259   if (isMUBUF(*LdSt) || isMTBUF(*LdSt)) {
 260     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 261       return false;
 262
 263     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 264                                                     AMDGPU::OpName::vaddr);
 265     if (!AddrReg)
 266       return false;
 267
 268     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 269                                                       AMDGPU::OpName::offset);
 270     BaseReg = AddrReg->getReg();
 271     Offset = OffsetImm->getImm();
 272     return true;
 273   }
 274
 275   if (isSMRD(*LdSt)) {
 276     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 277                                                       AMDGPU::OpName::offset);
 278     if (!OffsetImm)
 279       return false;
 280
 281     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 282                                                      AMDGPU::OpName::sbase);
 283     BaseReg = SBaseReg->getReg();
 284     Offset = OffsetImm->getImm();
 285     return true;
 286   }
 287
 288   return false;
 289 }
 290
 291 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 292                                      MachineInstr *SecondLdSt,
 293                                      unsigned NumLoads) const {
 294   // TODO: This needs finer tuning
 295   if (NumLoads > 4)
 296     return false;
 297
 298   if (isDS(*FirstLdSt) && isDS(*SecondLdSt))
 299     return true;
 300
 301   if (isSMRD(*FirstLdSt) && isSMRD(*SecondLdSt))
 302     return true;
 303
 304   if ((isMUBUF(*FirstLdSt) || isMTBUF(*FirstLdSt)) &&
 305       (isMUBUF(*SecondLdSt) || isMTBUF(*SecondLdSt)))
 306     return true;
 307
 308   return false;
 309 }
 310
 311 void
 312 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 313                          MachineBasicBlock::iterator MI, DebugLoc DL,
 314                          unsigned DestReg, unsigned SrcReg,
 315                          bool KillSrc) const {
 316
 317   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 318   // the backend.  While it may be theoretically possible to do this, it should
 319   // never be necessary.
 320   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 321
 322   static const int16_t Sub0_15[] = {
 323     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 324     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 325     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 326     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 327   };
 328
 329   static const int16_t Sub0_7[] = {
 330     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 331     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 332   };
 333
 334   static const int16_t Sub0_3[] = {
 335     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 336   };
 337
 338   static const int16_t Sub0_2[] = {
 339     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 340   };
 341
 342   static const int16_t Sub0_1[] = {
 343     AMDGPU::sub0, AMDGPU::sub1, 0
 344   };
 345
 346   unsigned Opcode;
 347   const int16_t *SubIndices;
 348
 349   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 350     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 351     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 352             .addReg(SrcReg, getKillRegState(KillSrc));
 353     return;
 354
 355   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 356     if (DestReg == AMDGPU::VCC) {
 357       if (AMDGPU::SReg_64RegClass.contains(SrcReg)) {
 358         BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), AMDGPU::VCC)
 359           .addReg(SrcReg, getKillRegState(KillSrc));
 360       } else {
 361         // FIXME: Hack until VReg_1 removed.
 362         assert(AMDGPU::VGPR_32RegClass.contains(SrcReg));
 363         BuildMI(MBB, MI, DL, get(AMDGPU::V_CMP_NE_I32_e32))
 364           .addImm(0)
 365           .addReg(SrcReg, getKillRegState(KillSrc));
 366       }
 367
 368       return;
 369     }
 370
 371     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 372     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 373             .addReg(SrcReg, getKillRegState(KillSrc));
 374     return;
 375
 376   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 377     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 378     Opcode = AMDGPU::S_MOV_B32;
 379     SubIndices = Sub0_3;
 380
 381   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 382     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 383     Opcode = AMDGPU::S_MOV_B32;
 384     SubIndices = Sub0_7;
 385
 386   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 387     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 388     Opcode = AMDGPU::S_MOV_B32;
 389     SubIndices = Sub0_15;
 390
 391   } else if (AMDGPU::VGPR_32RegClass.contains(DestReg)) {
 392     assert(AMDGPU::VGPR_32RegClass.contains(SrcReg) ||
 393            AMDGPU::SReg_32RegClass.contains(SrcReg));
 394     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 395             .addReg(SrcReg, getKillRegState(KillSrc));
 396     return;
 397
 398   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 399     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 400            AMDGPU::SReg_64RegClass.contains(SrcReg));
 401     Opcode = AMDGPU::V_MOV_B32_e32;
 402     SubIndices = Sub0_1;
 403
 404   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 405     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 406     Opcode = AMDGPU::V_MOV_B32_e32;
 407     SubIndices = Sub0_2;
 408
 409   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 410     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 411            AMDGPU::SReg_128RegClass.contains(SrcReg));
 412     Opcode = AMDGPU::V_MOV_B32_e32;
 413     SubIndices = Sub0_3;
 414
 415   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 416     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 417            AMDGPU::SReg_256RegClass.contains(SrcReg));
 418     Opcode = AMDGPU::V_MOV_B32_e32;
 419     SubIndices = Sub0_7;
 420
 421   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 422     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 423            AMDGPU::SReg_512RegClass.contains(SrcReg));
 424     Opcode = AMDGPU::V_MOV_B32_e32;
 425     SubIndices = Sub0_15;
 426
 427   } else {
 428     llvm_unreachable("Can't copy register!");
 429   }
 430
 431   while (unsigned SubIdx = *SubIndices++) {
 432     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 433       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 434
 435     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 436
 437     if (*SubIndices)
 438       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 439   }
 440 }
 441
 442 int SIInstrInfo::commuteOpcode(const MachineInstr &MI) const {
 443   const unsigned Opcode = MI.getOpcode();
 444
 445   int NewOpc;
 446
 447   // Try to map original to commuted opcode
 448   NewOpc = AMDGPU::getCommuteRev(Opcode);
 449   if (NewOpc != -1)
 450     // Check if the commuted (REV) opcode exists on the target.
 451     return pseudoToMCOpcode(NewOpc) != -1 ? NewOpc : -1;
 452
 453   // Try to map commuted to original opcode
 454   NewOpc = AMDGPU::getCommuteOrig(Opcode);
 455   if (NewOpc != -1)
 456     // Check if the original (non-REV) opcode exists on the target.
 457     return pseudoToMCOpcode(NewOpc) != -1 ? NewOpc : -1;
 458
 459   return Opcode;
 460 }
 461
 462 unsigned SIInstrInfo::getMovOpcode(const TargetRegisterClass *DstRC) const {
 463
 464   if (DstRC->getSize() == 4) {
 465     return RI.isSGPRClass(DstRC) ? AMDGPU::S_MOV_B32 : AMDGPU::V_MOV_B32_e32;
 466   } else if (DstRC->getSize() == 8 && RI.isSGPRClass(DstRC)) {
 467     return AMDGPU::S_MOV_B64;
 468   } else if (DstRC->getSize() == 8 && !RI.isSGPRClass(DstRC)) {
 469     return  AMDGPU::V_MOV_B64_PSEUDO;
 470   }
 471   return AMDGPU::COPY;
 472 }
 473
 474 static unsigned getSGPRSpillSaveOpcode(unsigned Size) {
 475   switch (Size) {
 476   case 4:
 477     return AMDGPU::SI_SPILL_S32_SAVE;
 478   case 8:
 479     return AMDGPU::SI_SPILL_S64_SAVE;
 480   case 16:
 481     return AMDGPU::SI_SPILL_S128_SAVE;
 482   case 32:
 483     return AMDGPU::SI_SPILL_S256_SAVE;
 484   case 64:
 485     return AMDGPU::SI_SPILL_S512_SAVE;
 486   default:
 487     llvm_unreachable("unknown register size");
 488   }
 489 }
 490
 491 static unsigned getVGPRSpillSaveOpcode(unsigned Size) {
 492   switch (Size) {
 493   case 4:
 494     return AMDGPU::SI_SPILL_V32_SAVE;
 495   case 8:
 496     return AMDGPU::SI_SPILL_V64_SAVE;
 497   case 16:
 498     return AMDGPU::SI_SPILL_V128_SAVE;
 499   case 32:
 500     return AMDGPU::SI_SPILL_V256_SAVE;
 501   case 64:
 502     return AMDGPU::SI_SPILL_V512_SAVE;
 503   default:
 504     llvm_unreachable("unknown register size");
 505   }
 506 }
 507
 508 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 509                                       MachineBasicBlock::iterator MI,
 510                                       unsigned SrcReg, bool isKill,
 511                                       int FrameIndex,
 512                                       const TargetRegisterClass *RC,
 513                                       const TargetRegisterInfo *TRI) const {
 514   MachineFunction *MF = MBB.getParent();
 515   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 516   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 517   DebugLoc DL = MBB.findDebugLoc(MI);
 518
 519   unsigned Size = FrameInfo->getObjectSize(FrameIndex);
 520   unsigned Align = FrameInfo->getObjectAlignment(FrameIndex);
 521   MachinePointerInfo PtrInfo
 522     = MachinePointerInfo::getFixedStack(*MF, FrameIndex);
 523   MachineMemOperand *MMO
 524     = MF->getMachineMemOperand(PtrInfo, MachineMemOperand::MOStore,
 525                                Size, Align);
 526
 527   if (RI.isSGPRClass(RC)) {
 528     MFI->setHasSpilledSGPRs();
 529
 530     // We are only allowed to create one new instruction when spilling
 531     // registers, so we need to use pseudo instruction for spilling
 532     // SGPRs.
 533     unsigned Opcode = getSGPRSpillSaveOpcode(RC->getSize());
 534     BuildMI(MBB, MI, DL, get(Opcode))
 535       .addReg(SrcReg)            // src
 536       .addFrameIndex(FrameIndex) // frame_idx
 537       .addMemOperand(MMO);
 538
 539     return;
 540   }
 541
 542   if (!ST.isVGPRSpillingEnabled(MFI)) {
 543     LLVMContext &Ctx = MF->getFunction()->getContext();
 544     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 545                   " spill register");
 546     BuildMI(MBB, MI, DL, get(AMDGPU::KILL))
 547       .addReg(SrcReg);
 548
 549     return;
 550   }
 551
 552   assert(RI.hasVGPRs(RC) && "Only VGPR spilling expected");
 553
 554   unsigned Opcode = getVGPRSpillSaveOpcode(RC->getSize());
 555   MFI->setHasSpilledVGPRs();
 556   BuildMI(MBB, MI, DL, get(Opcode))
 557     .addReg(SrcReg)                   // src
 558     .addFrameIndex(FrameIndex)        // frame_idx
 559     .addReg(MFI->getScratchRSrcReg())       // scratch_rsrc
 560     .addReg(MFI->getScratchWaveOffsetReg()) // scratch_offset
 561     .addMemOperand(MMO);
 562 }
 563
 564 static unsigned getSGPRSpillRestoreOpcode(unsigned Size) {
 565   switch (Size) {
 566   case 4:
 567     return AMDGPU::SI_SPILL_S32_RESTORE;
 568   case 8:
 569     return AMDGPU::SI_SPILL_S64_RESTORE;
 570   case 16:
 571     return AMDGPU::SI_SPILL_S128_RESTORE;
 572   case 32:
 573     return AMDGPU::SI_SPILL_S256_RESTORE;
 574   case 64:
 575     return AMDGPU::SI_SPILL_S512_RESTORE;
 576   default:
 577     llvm_unreachable("unknown register size");
 578   }
 579 }
 580
 581 static unsigned getVGPRSpillRestoreOpcode(unsigned Size) {
 582   switch (Size) {
 583   case 4:
 584     return AMDGPU::SI_SPILL_V32_RESTORE;
 585   case 8:
 586     return AMDGPU::SI_SPILL_V64_RESTORE;
 587   case 16:
 588     return AMDGPU::SI_SPILL_V128_RESTORE;
 589   case 32:
 590     return AMDGPU::SI_SPILL_V256_RESTORE;
 591   case 64:
 592     return AMDGPU::SI_SPILL_V512_RESTORE;
 593   default:
 594     llvm_unreachable("unknown register size");
 595   }
 596 }
 597
 598 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 599                                        MachineBasicBlock::iterator MI,
 600                                        unsigned DestReg, int FrameIndex,
 601                                        const TargetRegisterClass *RC,
 602                                        const TargetRegisterInfo *TRI) const {
 603   MachineFunction *MF = MBB.getParent();
 604   const SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 605   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 606   DebugLoc DL = MBB.findDebugLoc(MI);
 607   unsigned Align = FrameInfo->getObjectAlignment(FrameIndex);
 608   unsigned Size = FrameInfo->getObjectSize(FrameIndex);
 609
 610   MachinePointerInfo PtrInfo
 611     = MachinePointerInfo::getFixedStack(*MF, FrameIndex);
 612
 613   MachineMemOperand *MMO = MF->getMachineMemOperand(
 614     PtrInfo, MachineMemOperand::MOLoad, Size, Align);
 615
 616   if (RI.isSGPRClass(RC)) {
 617     // FIXME: Maybe this should not include a memoperand because it will be
 618     // lowered to non-memory instructions.
 619     unsigned Opcode = getSGPRSpillRestoreOpcode(RC->getSize());
 620     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 621       .addFrameIndex(FrameIndex) // frame_idx
 622       .addMemOperand(MMO);
 623
 624     return;
 625   }
 626
 627   if (!ST.isVGPRSpillingEnabled(MFI)) {
 628     LLVMContext &Ctx = MF->getFunction()->getContext();
 629     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 630                   " restore register");
 631     BuildMI(MBB, MI, DL, get(AMDGPU::IMPLICIT_DEF), DestReg);
 632
 633     return;
 634   }
 635
 636   assert(RI.hasVGPRs(RC) && "Only VGPR spilling expected");
 637
 638   unsigned Opcode = getVGPRSpillRestoreOpcode(RC->getSize());
 639   BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 640     .addFrameIndex(FrameIndex)        // frame_idx
 641     .addReg(MFI->getScratchRSrcReg())       // scratch_rsrc
 642     .addReg(MFI->getScratchWaveOffsetReg()) // scratch_offset
 643     .addMemOperand(MMO);
 644 }
 645
 646 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 647 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 648                                                MachineBasicBlock::iterator MI,
 649                                                RegScavenger *RS, unsigned TmpReg,
 650                                                unsigned FrameOffset,
 651                                                unsigned Size) const {
 652   MachineFunction *MF = MBB.getParent();
 653   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 654   const AMDGPUSubtarget &ST = MF->getSubtarget<AMDGPUSubtarget>();
 655   const SIRegisterInfo *TRI =
 656       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 657   DebugLoc DL = MBB.findDebugLoc(MI);
 658   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 659   unsigned WavefrontSize = ST.getWavefrontSize();
 660
 661   unsigned TIDReg = MFI->getTIDReg();
 662   if (!MFI->hasCalculatedTID()) {
 663     MachineBasicBlock &Entry = MBB.getParent()->front();
 664     MachineBasicBlock::iterator Insert = Entry.front();
 665     DebugLoc DL = Insert->getDebugLoc();
 666
 667     TIDReg = RI.findUnusedRegister(MF->getRegInfo(), &AMDGPU::VGPR_32RegClass);
 668     if (TIDReg == AMDGPU::NoRegister)
 669       return TIDReg;
 670
 671
 672     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 673         WorkGroupSize > WavefrontSize) {
 674
 675       unsigned TIDIGXReg
 676         = TRI->getPreloadedValue(*MF, SIRegisterInfo::WORKGROUP_ID_X);
 677       unsigned TIDIGYReg
 678         = TRI->getPreloadedValue(*MF, SIRegisterInfo::WORKGROUP_ID_Y);
 679       unsigned TIDIGZReg
 680         = TRI->getPreloadedValue(*MF, SIRegisterInfo::WORKGROUP_ID_Z);
 681       unsigned InputPtrReg =
 682           TRI->getPreloadedValue(*MF, SIRegisterInfo::KERNARG_SEGMENT_PTR);
 683       for (unsigned Reg : {TIDIGXReg, TIDIGYReg, TIDIGZReg}) {
 684         if (!Entry.isLiveIn(Reg))
 685           Entry.addLiveIn(Reg);
 686       }
 687
 688       RS->enterBasicBlock(&Entry);
 689       // FIXME: Can we scavenge an SReg_64 and access the subregs?
 690       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 691       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 692       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 693               .addReg(InputPtrReg)
 694               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 695       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 696               .addReg(InputPtrReg)
 697               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 698
 699       // NGROUPS.X * NGROUPS.Y
 700       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 701               .addReg(STmp1)
 702               .addReg(STmp0);
 703       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 704       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 705               .addReg(STmp1)
 706               .addReg(TIDIGXReg);
 707       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 708       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 709               .addReg(STmp0)
 710               .addReg(TIDIGYReg)
 711               .addReg(TIDReg);
 712       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 713       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 714               .addReg(TIDReg)
 715               .addReg(TIDIGZReg);
 716     } else {
 717       // Get the wave id
 718       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 719               TIDReg)
 720               .addImm(-1)
 721               .addImm(0);
 722
 723       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e64),
 724               TIDReg)
 725               .addImm(-1)
 726               .addReg(TIDReg);
 727     }
 728
 729     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 730             TIDReg)
 731             .addImm(2)
 732             .addReg(TIDReg);
 733     MFI->setTIDReg(TIDReg);
 734   }
 735
 736   // Add FrameIndex to LDS offset
 737   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 738   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 739           .addImm(LDSOffset)
 740           .addReg(TIDReg);
 741
 742   return TmpReg;
 743 }
 744
 745 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 746                              int Count) const {
 747   while (Count > 0) {
 748     int Arg;
 749     if (Count >= 8)
 750       Arg = 7;
 751     else
 752       Arg = Count - 1;
 753     Count -= 8;
 754     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 755             .addImm(Arg);
 756   }
 757 }
 758
 759 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 760   MachineBasicBlock &MBB = *MI->getParent();
 761   DebugLoc DL = MBB.findDebugLoc(MI);
 762   switch (MI->getOpcode()) {
 763   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 764
 765   case AMDGPU::SI_CONSTDATA_PTR: {
 766     unsigned Reg = MI->getOperand(0).getReg();
 767     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 768     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 769
 770     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 771
 772     // Add 32-bit offset from this instruction to the start of the constant data.
 773     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 774             .addReg(RegLo)
 775             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 776             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 777     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 778             .addReg(RegHi)
 779             .addImm(0)
 780             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 781             .addReg(AMDGPU::SCC, RegState::Implicit);
 782     MI->eraseFromParent();
 783     break;
 784   }
 785   case AMDGPU::SGPR_USE:
 786     // This is just a placeholder for register allocation.
 787     MI->eraseFromParent();
 788     break;
 789
 790   case AMDGPU::V_MOV_B64_PSEUDO: {
 791     unsigned Dst = MI->getOperand(0).getReg();
 792     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 793     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 794
 795     const MachineOperand &SrcOp = MI->getOperand(1);
 796     // FIXME: Will this work for 64-bit floating point immediates?
 797     assert(!SrcOp.isFPImm());
 798     if (SrcOp.isImm()) {
 799       APInt Imm(64, SrcOp.getImm());
 800       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 801               .addImm(Imm.getLoBits(32).getZExtValue())
 802               .addReg(Dst, RegState::Implicit);
 803       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 804               .addImm(Imm.getHiBits(32).getZExtValue())
 805               .addReg(Dst, RegState::Implicit);
 806     } else {
 807       assert(SrcOp.isReg());
 808       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 809               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub0))
 810               .addReg(Dst, RegState::Implicit);
 811       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 812               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub1))
 813               .addReg(Dst, RegState::Implicit);
 814     }
 815     MI->eraseFromParent();
 816     break;
 817   }
 818
 819   case AMDGPU::V_CNDMASK_B64_PSEUDO: {
 820     unsigned Dst = MI->getOperand(0).getReg();
 821     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 822     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 823     unsigned Src0 = MI->getOperand(1).getReg();
 824     unsigned Src1 = MI->getOperand(2).getReg();
 825     const MachineOperand &SrcCond = MI->getOperand(3);
 826
 827     BuildMI(MBB, MI, DL, get(AMDGPU::V_CNDMASK_B32_e64), DstLo)
 828         .addReg(RI.getSubReg(Src0, AMDGPU::sub0))
 829         .addReg(RI.getSubReg(Src1, AMDGPU::sub0))
 830         .addOperand(SrcCond);
 831     BuildMI(MBB, MI, DL, get(AMDGPU::V_CNDMASK_B32_e64), DstHi)
 832         .addReg(RI.getSubReg(Src0, AMDGPU::sub1))
 833         .addReg(RI.getSubReg(Src1, AMDGPU::sub1))
 834         .addOperand(SrcCond);
 835     MI->eraseFromParent();
 836     break;
 837   }
 838   }
 839   return true;
 840 }
 841
 842 /// Commutes the operands in the given instruction.
 843 /// The commutable operands are specified by their indices OpIdx0 and OpIdx1.
 844 ///
 845 /// Do not call this method for a non-commutable instruction or for
 846 /// non-commutable pair of operand indices OpIdx0 and OpIdx1.
 847 /// Even though the instruction is commutable, the method may still
 848 /// fail to commute the operands, null pointer is returned in such cases.
 849 MachineInstr *SIInstrInfo::commuteInstructionImpl(MachineInstr *MI,
 850                                                   bool NewMI,
 851                                                   unsigned OpIdx0,
 852                                                   unsigned OpIdx1) const {
 853   int CommutedOpcode = commuteOpcode(*MI);
 854   if (CommutedOpcode == -1)
 855     return nullptr;
 856
 857   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 858                                            AMDGPU::OpName::src0);
 859   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 860   if (!Src0.isReg())
 861     return nullptr;
 862
 863   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 864                                            AMDGPU::OpName::src1);
 865
 866   if ((OpIdx0 != static_cast<unsigned>(Src0Idx) ||
 867        OpIdx1 != static_cast<unsigned>(Src1Idx)) &&
 868       (OpIdx0 != static_cast<unsigned>(Src1Idx) ||
 869        OpIdx1 != static_cast<unsigned>(Src0Idx)))
 870     return nullptr;
 871
 872   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 873
 874   // Make sure it's legal to commute operands for VOP2.
 875   if (isVOP2(*MI) &&
 876       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 877        !isOperandLegal(MI, Src1Idx, &Src0))) {
 878     return nullptr;
 879   }
 880
 881   if (!Src1.isReg()) {
 882     // Allow commuting instructions with Imm operands.
 883     if (NewMI || !Src1.isImm() ||
 884        (!isVOP2(*MI) && !isVOP3(*MI))) {
 885       return nullptr;
 886     }
 887
 888     // Be sure to copy the source modifiers to the right place.
 889     if (MachineOperand *Src0Mods
 890           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 891       MachineOperand *Src1Mods
 892         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 893
 894       int Src0ModsVal = Src0Mods->getImm();
 895       if (!Src1Mods && Src0ModsVal != 0)
 896         return nullptr;
 897
 898       // XXX - This assert might be a lie. It might be useful to have a neg
 899       // modifier with 0.0.
 900       int Src1ModsVal = Src1Mods->getImm();
 901       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 902
 903       Src1Mods->setImm(Src0ModsVal);
 904       Src0Mods->setImm(Src1ModsVal);
 905     }
 906
 907     unsigned Reg = Src0.getReg();
 908     unsigned SubReg = Src0.getSubReg();
 909     if (Src1.isImm())
 910       Src0.ChangeToImmediate(Src1.getImm());
 911     else
 912       llvm_unreachable("Should only have immediates");
 913
 914     Src1.ChangeToRegister(Reg, false);
 915     Src1.setSubReg(SubReg);
 916   } else {
 917     MI = TargetInstrInfo::commuteInstructionImpl(MI, NewMI, OpIdx0, OpIdx1);
 918   }
 919
 920   if (MI)
 921     MI->setDesc(get(CommutedOpcode));
 922
 923   return MI;
 924 }
 925
 926 // This needs to be implemented because the source modifiers may be inserted
 927 // between the true commutable operands, and the base
 928 // TargetInstrInfo::commuteInstruction uses it.
 929 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 930                                         unsigned &SrcOpIdx0,
 931                                         unsigned &SrcOpIdx1) const {
 932   const MCInstrDesc &MCID = MI->getDesc();
 933   if (!MCID.isCommutable())
 934     return false;
 935
 936   unsigned Opc = MI->getOpcode();
 937   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 938   if (Src0Idx == -1)
 939     return false;
 940
 941   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 942   // immediate. Also, immediate src0 operand is not handled in
 943   // SIInstrInfo::commuteInstruction();
 944   if (!MI->getOperand(Src0Idx).isReg())
 945     return false;
 946
 947   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 948   if (Src1Idx == -1)
 949     return false;
 950
 951   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 952   if (Src1.isImm()) {
 953     // SIInstrInfo::commuteInstruction() does support commuting the immediate
 954     // operand src1 in 2 and 3 operand instructions.
 955     if (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))
 956       return false;
 957   } else if (Src1.isReg()) {
 958     // If any source modifiers are set, the generic instruction commuting won't
 959     // understand how to copy the source modifiers.
 960     if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 961         hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 962       return false;
 963   } else
 964     return false;
 965
 966   return fixCommutedOpIndices(SrcOpIdx0, SrcOpIdx1, Src0Idx, Src1Idx);
 967 }
 968
 969 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 970                                          MachineBasicBlock::iterator I,
 971                                          unsigned DstReg,
 972                                          unsigned SrcReg) const {
 973   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 974                  DstReg) .addReg(SrcReg);
 975 }
 976
 977 bool SIInstrInfo::isMov(unsigned Opcode) const {
 978   switch(Opcode) {
 979   default: return false;
 980   case AMDGPU::S_MOV_B32:
 981   case AMDGPU::S_MOV_B64:
 982   case AMDGPU::V_MOV_B32_e32:
 983   case AMDGPU::V_MOV_B32_e64:
 984     return true;
 985   }
 986 }
 987
 988 static void removeModOperands(MachineInstr &MI) {
 989   unsigned Opc = MI.getOpcode();
 990   int Src0ModIdx = AMDGPU::getNamedOperandIdx(Opc,
 991                                               AMDGPU::OpName::src0_modifiers);
 992   int Src1ModIdx = AMDGPU::getNamedOperandIdx(Opc,
 993                                               AMDGPU::OpName::src1_modifiers);
 994   int Src2ModIdx = AMDGPU::getNamedOperandIdx(Opc,
 995                                               AMDGPU::OpName::src2_modifiers);
 996
 997   MI.RemoveOperand(Src2ModIdx);
 998   MI.RemoveOperand(Src1ModIdx);
 999   MI.RemoveOperand(Src0ModIdx);
1000 }
1001
1002 bool SIInstrInfo::FoldImmediate(MachineInstr *UseMI, MachineInstr *DefMI,
1003                                 unsigned Reg, MachineRegisterInfo *MRI) const {
1004   if (!MRI->hasOneNonDBGUse(Reg))
1005     return false;
1006
1007   unsigned Opc = UseMI->getOpcode();
1008   if (Opc == AMDGPU::V_MAD_F32 || Opc == AMDGPU::V_MAC_F32_e64) {
1009     // Don't fold if we are using source modifiers. The new VOP2 instructions
1010     // don't have them.
1011     if (hasModifiersSet(*UseMI, AMDGPU::OpName::src0_modifiers) ||
1012         hasModifiersSet(*UseMI, AMDGPU::OpName::src1_modifiers) ||
1013         hasModifiersSet(*UseMI, AMDGPU::OpName::src2_modifiers)) {
1014       return false;
1015     }
1016
1017     MachineOperand *Src0 = getNamedOperand(*UseMI, AMDGPU::OpName::src0);
1018     MachineOperand *Src1 = getNamedOperand(*UseMI, AMDGPU::OpName::src1);
1019     MachineOperand *Src2 = getNamedOperand(*UseMI, AMDGPU::OpName::src2);
1020
1021     // Multiplied part is the constant: Use v_madmk_f32
1022     // We should only expect these to be on src0 due to canonicalizations.
1023     if (Src0->isReg() && Src0->getReg() == Reg) {
1024       if (!Src1->isReg() ||
1025           (Src1->isReg() && RI.isSGPRClass(MRI->getRegClass(Src1->getReg()))))
1026         return false;
1027
1028       if (!Src2->isReg() ||
1029           (Src2->isReg() && RI.isSGPRClass(MRI->getRegClass(Src2->getReg()))))
1030         return false;
1031
1032       // We need to do some weird looking operand shuffling since the madmk
1033       // operands are out of the normal expected order with the multiplied
1034       // constant as the last operand.
1035       //
1036       // v_mad_f32 src0, src1, src2 -> v_madmk_f32 src0 * src2K + src1
1037       // src0 -> src2 K
1038       // src1 -> src0
1039       // src2 -> src1
1040
1041       const int64_t Imm = DefMI->getOperand(1).getImm();
1042
1043       // FIXME: This would be a lot easier if we could return a new instruction
1044       // instead of having to modify in place.
1045
1046       // Remove these first since they are at the end.
1047       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
1048                                                       AMDGPU::OpName::omod));
1049       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
1050                                                       AMDGPU::OpName::clamp));
1051
1052       unsigned Src1Reg = Src1->getReg();
1053       unsigned Src1SubReg = Src1->getSubReg();
1054       unsigned Src2Reg = Src2->getReg();
1055       unsigned Src2SubReg = Src2->getSubReg();
1056       Src0->setReg(Src1Reg);
1057       Src0->setSubReg(Src1SubReg);
1058       Src0->setIsKill(Src1->isKill());
1059
1060       Src1->setReg(Src2Reg);
1061       Src1->setSubReg(Src2SubReg);
1062       Src1->setIsKill(Src2->isKill());
1063
1064       if (Opc == AMDGPU::V_MAC_F32_e64) {
1065         UseMI->untieRegOperand(
1066           AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src2));
1067       }
1068
1069       Src2->ChangeToImmediate(Imm);
1070
1071       removeModOperands(*UseMI);
1072       UseMI->setDesc(get(AMDGPU::V_MADMK_F32));
1073
1074       bool DeleteDef = MRI->hasOneNonDBGUse(Reg);
1075       if (DeleteDef)
1076         DefMI->eraseFromParent();
1077
1078       return true;
1079     }
1080
1081     // Added part is the constant: Use v_madak_f32
1082     if (Src2->isReg() && Src2->getReg() == Reg) {
1083       // Not allowed to use constant bus for another operand.
1084       // We can however allow an inline immediate as src0.
1085       if (!Src0->isImm() &&
1086           (Src0->isReg() && RI.isSGPRClass(MRI->getRegClass(Src0->getReg()))))
1087         return false;
1088
1089       if (!Src1->isReg() ||
1090           (Src1->isReg() && RI.isSGPRClass(MRI->getRegClass(Src1->getReg()))))
1091         return false;
1092
1093       const int64_t Imm = DefMI->getOperand(1).getImm();
1094
1095       // FIXME: This would be a lot easier if we could return a new instruction
1096       // instead of having to modify in place.
1097
1098       // Remove these first since they are at the end.
1099       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
1100                                                       AMDGPU::OpName::omod));
1101       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
1102                                                       AMDGPU::OpName::clamp));
1103
1104       if (Opc == AMDGPU::V_MAC_F32_e64) {
1105         UseMI->untieRegOperand(
1106           AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src2));
1107       }
1108
1109       // ChangingToImmediate adds Src2 back to the instruction.
1110       Src2->ChangeToImmediate(Imm);
1111
1112       // These come before src2.
1113       removeModOperands(*UseMI);
1114       UseMI->setDesc(get(AMDGPU::V_MADAK_F32));
1115
1116       bool DeleteDef = MRI->hasOneNonDBGUse(Reg);
1117       if (DeleteDef)
1118         DefMI->eraseFromParent();
1119
1120       return true;
1121     }
1122   }
1123
1124   return false;
1125 }
1126
1127 static bool offsetsDoNotOverlap(int WidthA, int OffsetA,
1128                                 int WidthB, int OffsetB) {
1129   int LowOffset = OffsetA < OffsetB ? OffsetA : OffsetB;
1130   int HighOffset = OffsetA < OffsetB ? OffsetB : OffsetA;
1131   int LowWidth = (LowOffset == OffsetA) ? WidthA : WidthB;
1132   return LowOffset + LowWidth <= HighOffset;
1133 }
1134
1135 bool SIInstrInfo::checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
1136                                                MachineInstr *MIb) const {
1137   unsigned BaseReg0, Offset0;
1138   unsigned BaseReg1, Offset1;
1139
1140   if (getMemOpBaseRegImmOfs(MIa, BaseReg0, Offset0, &RI) &&
1141       getMemOpBaseRegImmOfs(MIb, BaseReg1, Offset1, &RI)) {
1142     assert(MIa->hasOneMemOperand() && MIb->hasOneMemOperand() &&
1143            "read2 / write2 not expected here yet");
1144     unsigned Width0 = (*MIa->memoperands_begin())->getSize();
1145     unsigned Width1 = (*MIb->memoperands_begin())->getSize();
1146     if (BaseReg0 == BaseReg1 &&
1147         offsetsDoNotOverlap(Width0, Offset0, Width1, Offset1)) {
1148       return true;
1149     }
1150   }
1151
1152   return false;
1153 }
1154
1155 bool SIInstrInfo::areMemAccessesTriviallyDisjoint(MachineInstr *MIa,
1156                                                   MachineInstr *MIb,
1157                                                   AliasAnalysis *AA) const {
1158   assert(MIa && (MIa->mayLoad() || MIa->mayStore()) &&
1159          "MIa must load from or modify a memory location");
1160   assert(MIb && (MIb->mayLoad() || MIb->mayStore()) &&
1161          "MIb must load from or modify a memory location");
1162
1163   if (MIa->hasUnmodeledSideEffects() || MIb->hasUnmodeledSideEffects())
1164     return false;
1165
1166   // XXX - Can we relax this between address spaces?
1167   if (MIa->hasOrderedMemoryRef() || MIb->hasOrderedMemoryRef())
1168     return false;
1169
1170   // TODO: Should we check the address space from the MachineMemOperand? That
1171   // would allow us to distinguish objects we know don't alias based on the
1172   // underlying address space, even if it was lowered to a different one,
1173   // e.g. private accesses lowered to use MUBUF instructions on a scratch
1174   // buffer.
1175   if (isDS(*MIa)) {
1176     if (isDS(*MIb))
1177       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1178
1179     return !isFLAT(*MIb);
1180   }
1181
1182   if (isMUBUF(*MIa) || isMTBUF(*MIa)) {
1183     if (isMUBUF(*MIb) || isMTBUF(*MIb))
1184       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1185
1186     return !isFLAT(*MIb) && !isSMRD(*MIb);
1187   }
1188
1189   if (isSMRD(*MIa)) {
1190     if (isSMRD(*MIb))
1191       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1192
1193     return !isFLAT(*MIb) && !isMUBUF(*MIa) && !isMTBUF(*MIa);
1194   }
1195
1196   if (isFLAT(*MIa)) {
1197     if (isFLAT(*MIb))
1198       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1199
1200     return false;
1201   }
1202
1203   return false;
1204 }
1205
1206 MachineInstr *SIInstrInfo::convertToThreeAddress(MachineFunction::iterator &MBB,
1207                                                 MachineBasicBlock::iterator &MI,
1208                                                 LiveVariables *LV) const {
1209
1210   switch (MI->getOpcode()) {
1211     default: return nullptr;
1212     case AMDGPU::V_MAC_F32_e64: break;
1213     case AMDGPU::V_MAC_F32_e32: {
1214       const MachineOperand *Src0 = getNamedOperand(*MI, AMDGPU::OpName::src0);
1215       if (Src0->isImm() && !isInlineConstant(*Src0, 4))
1216         return nullptr;
1217       break;
1218     }
1219   }
1220
1221   const MachineOperand *Dst = getNamedOperand(*MI, AMDGPU::OpName::dst);
1222   const MachineOperand *Src0 = getNamedOperand(*MI, AMDGPU::OpName::src0);
1223   const MachineOperand *Src1 = getNamedOperand(*MI, AMDGPU::OpName::src1);
1224   const MachineOperand *Src2 = getNamedOperand(*MI, AMDGPU::OpName::src2);
1225
1226   return BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_MAD_F32))
1227                  .addOperand(*Dst)
1228                  .addImm(0) // Src0 mods
1229                  .addOperand(*Src0)
1230                  .addImm(0) // Src1 mods
1231                  .addOperand(*Src1)
1232                  .addImm(0) // Src mods
1233                  .addOperand(*Src2)
1234                  .addImm(0)  // clamp
1235                  .addImm(0); // omod
1236 }
1237
1238 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
1239   int64_t SVal = Imm.getSExtValue();
1240   if (SVal >= -16 && SVal <= 64)
1241     return true;
1242
1243   if (Imm.getBitWidth() == 64) {
1244     uint64_t Val = Imm.getZExtValue();
1245     return (DoubleToBits(0.0) == Val) ||
1246            (DoubleToBits(1.0) == Val) ||
1247            (DoubleToBits(-1.0) == Val) ||
1248            (DoubleToBits(0.5) == Val) ||
1249            (DoubleToBits(-0.5) == Val) ||
1250            (DoubleToBits(2.0) == Val) ||
1251            (DoubleToBits(-2.0) == Val) ||
1252            (DoubleToBits(4.0) == Val) ||
1253            (DoubleToBits(-4.0) == Val);
1254   }
1255
1256   // The actual type of the operand does not seem to matter as long
1257   // as the bits match one of the inline immediate values.  For example:
1258   //
1259   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
1260   // so it is a legal inline immediate.
1261   //
1262   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
1263   // floating-point, so it is a legal inline immediate.
1264   uint32_t Val = Imm.getZExtValue();
1265
1266   return (FloatToBits(0.0f) == Val) ||
1267          (FloatToBits(1.0f) == Val) ||
1268          (FloatToBits(-1.0f) == Val) ||
1269          (FloatToBits(0.5f) == Val) ||
1270          (FloatToBits(-0.5f) == Val) ||
1271          (FloatToBits(2.0f) == Val) ||
1272          (FloatToBits(-2.0f) == Val) ||
1273          (FloatToBits(4.0f) == Val) ||
1274          (FloatToBits(-4.0f) == Val);
1275 }
1276
1277 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO,
1278                                    unsigned OpSize) const {
1279   if (MO.isImm()) {
1280     // MachineOperand provides no way to tell the true operand size, since it
1281     // only records a 64-bit value. We need to know the size to determine if a
1282     // 32-bit floating point immediate bit pattern is legal for an integer
1283     // immediate. It would be for any 32-bit integer operand, but would not be
1284     // for a 64-bit one.
1285
1286     unsigned BitSize = 8 * OpSize;
1287     return isInlineConstant(APInt(BitSize, MO.getImm(), true));
1288   }
1289
1290   return false;
1291 }
1292
1293 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO,
1294                                     unsigned OpSize) const {
1295   return MO.isImm() && !isInlineConstant(MO, OpSize);
1296 }
1297
1298 static bool compareMachineOp(const MachineOperand &Op0,
1299                              const MachineOperand &Op1) {
1300   if (Op0.getType() != Op1.getType())
1301     return false;
1302
1303   switch (Op0.getType()) {
1304   case MachineOperand::MO_Register:
1305     return Op0.getReg() == Op1.getReg();
1306   case MachineOperand::MO_Immediate:
1307     return Op0.getImm() == Op1.getImm();
1308   default:
1309     llvm_unreachable("Didn't expect to be comparing these operand types");
1310   }
1311 }
1312
1313 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
1314                                  const MachineOperand &MO) const {
1315   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
1316
1317   assert(MO.isImm() || MO.isTargetIndex() || MO.isFI());
1318
1319   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
1320     return true;
1321
1322   if (OpInfo.RegClass < 0)
1323     return false;
1324
1325   unsigned OpSize = RI.getRegClass(OpInfo.RegClass)->getSize();
1326   if (isLiteralConstant(MO, OpSize))
1327     return RI.opCanUseLiteralConstant(OpInfo.OperandType);
1328
1329   return RI.opCanUseInlineConstant(OpInfo.OperandType);
1330 }
1331
1332 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
1333   int Op32 = AMDGPU::getVOPe32(Opcode);
1334   if (Op32 == -1)
1335     return false;
1336
1337   return pseudoToMCOpcode(Op32) != -1;
1338 }
1339
1340 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
1341   // The src0_modifier operand is present on all instructions
1342   // that have modifiers.
1343
1344   return AMDGPU::getNamedOperandIdx(Opcode,
1345                                     AMDGPU::OpName::src0_modifiers) != -1;
1346 }
1347
1348 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
1349                                   unsigned OpName) const {
1350   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1351   return Mods && Mods->getImm();
1352 }
1353
1354 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1355                                   const MachineOperand &MO,
1356                                   unsigned OpSize) const {
1357   // Literal constants use the constant bus.
1358   if (isLiteralConstant(MO, OpSize))
1359     return true;
1360
1361   if (!MO.isReg() || !MO.isUse())
1362     return false;
1363
1364   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1365     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1366
1367   // FLAT_SCR is just an SGPR pair.
1368   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1369     return true;
1370
1371   // EXEC register uses the constant bus.
1372   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1373     return true;
1374
1375   // SGPRs use the constant bus
1376   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1377       (!MO.isImplicit() &&
1378       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1379        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1380     return true;
1381   }
1382
1383   return false;
1384 }
1385
1386 static unsigned findImplicitSGPRRead(const MachineInstr &MI) {
1387   for (const MachineOperand &MO : MI.implicit_operands()) {
1388     // We only care about reads.
1389     if (MO.isDef())
1390       continue;
1391
1392     switch (MO.getReg()) {
1393     case AMDGPU::VCC:
1394     case AMDGPU::M0:
1395     case AMDGPU::FLAT_SCR:
1396       return MO.getReg();
1397
1398     default:
1399       break;
1400     }
1401   }
1402
1403   return AMDGPU::NoRegister;
1404 }
1405
1406 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1407                                     StringRef &ErrInfo) const {
1408   uint16_t Opcode = MI->getOpcode();
1409   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1410   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1411   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1412   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1413
1414   // Make sure the number of operands is correct.
1415   const MCInstrDesc &Desc = get(Opcode);
1416   if (!Desc.isVariadic() &&
1417       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1418      ErrInfo = "Instruction has wrong number of operands.";
1419      return false;
1420   }
1421
1422   // Make sure the register classes are correct
1423   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1424     if (MI->getOperand(i).isFPImm()) {
1425       ErrInfo = "FPImm Machine Operands are not supported. ISel should bitcast "
1426                 "all fp values to integers.";
1427       return false;
1428     }
1429
1430     int RegClass = Desc.OpInfo[i].RegClass;
1431
1432     switch (Desc.OpInfo[i].OperandType) {
1433     case MCOI::OPERAND_REGISTER:
1434       if (MI->getOperand(i).isImm()) {
1435         ErrInfo = "Illegal immediate value for operand.";
1436         return false;
1437       }
1438       break;
1439     case AMDGPU::OPERAND_REG_IMM32:
1440       break;
1441     case AMDGPU::OPERAND_REG_INLINE_C:
1442       if (isLiteralConstant(MI->getOperand(i),
1443                             RI.getRegClass(RegClass)->getSize())) {
1444         ErrInfo = "Illegal immediate value for operand.";
1445         return false;
1446       }
1447       break;
1448     case MCOI::OPERAND_IMMEDIATE:
1449       // Check if this operand is an immediate.
1450       // FrameIndex operands will be replaced by immediates, so they are
1451       // allowed.
1452       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFI()) {
1453         ErrInfo = "Expected immediate, but got non-immediate";
1454         return false;
1455       }
1456       // Fall-through
1457     default:
1458       continue;
1459     }
1460
1461     if (!MI->getOperand(i).isReg())
1462       continue;
1463
1464     if (RegClass != -1) {
1465       unsigned Reg = MI->getOperand(i).getReg();
1466       if (TargetRegisterInfo::isVirtualRegister(Reg))
1467         continue;
1468
1469       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1470       if (!RC->contains(Reg)) {
1471         ErrInfo = "Operand has incorrect register class.";
1472         return false;
1473       }
1474     }
1475   }
1476
1477
1478   // Verify VOP*
1479   if (isVOP1(*MI) || isVOP2(*MI) || isVOP3(*MI) || isVOPC(*MI)) {
1480     // Only look at the true operands. Only a real operand can use the constant
1481     // bus, and we don't want to check pseudo-operands like the source modifier
1482     // flags.
1483     const int OpIndices[] = { Src0Idx, Src1Idx, Src2Idx };
1484
1485     unsigned ConstantBusCount = 0;
1486     unsigned SGPRUsed = findImplicitSGPRRead(*MI);
1487     if (SGPRUsed != AMDGPU::NoRegister)
1488       ++ConstantBusCount;
1489
1490     for (int OpIdx : OpIndices) {
1491       if (OpIdx == -1)
1492         break;
1493       const MachineOperand &MO = MI->getOperand(OpIdx);
1494       if (usesConstantBus(MRI, MO, getOpSize(Opcode, OpIdx))) {
1495         if (MO.isReg()) {
1496           if (MO.getReg() != SGPRUsed)
1497             ++ConstantBusCount;
1498           SGPRUsed = MO.getReg();
1499         } else {
1500           ++ConstantBusCount;
1501         }
1502       }
1503     }
1504     if (ConstantBusCount > 1) {
1505       ErrInfo = "VOP* instruction uses the constant bus more than once";
1506       return false;
1507     }
1508   }
1509
1510   // Verify misc. restrictions on specific instructions.
1511   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1512       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1513     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1514     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1515     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1516     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1517       if (!compareMachineOp(Src0, Src1) &&
1518           !compareMachineOp(Src0, Src2)) {
1519         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1520         return false;
1521       }
1522     }
1523   }
1524
1525   // Make sure we aren't losing exec uses in the td files. This mostly requires
1526   // being careful when using let Uses to try to add other use registers.
1527   if (!isGenericOpcode(Opcode) && !isSALU(Opcode) && !isSMRD(Opcode)) {
1528     const MachineOperand *Exec = MI->findRegisterUseOperand(AMDGPU::EXEC);
1529     if (!Exec || !Exec->isImplicit()) {
1530       ErrInfo = "VALU instruction does not implicitly read exec mask";
1531       return false;
1532     }
1533   }
1534
1535   return true;
1536 }
1537
1538 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1539   switch (MI.getOpcode()) {
1540   default: return AMDGPU::INSTRUCTION_LIST_END;
1541   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1542   case AMDGPU::COPY: return AMDGPU::COPY;
1543   case AMDGPU::PHI: return AMDGPU::PHI;
1544   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1545   case AMDGPU::S_MOV_B32:
1546     return MI.getOperand(1).isReg() ?
1547            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1548   case AMDGPU::S_ADD_I32:
1549   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1550   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1551   case AMDGPU::S_SUB_I32:
1552   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1553   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1554   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1555   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1556   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1557   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1558   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1559   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1560   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1561   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1562   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1563   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1564   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1565   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1566   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1567   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1568   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1569   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1570   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1571   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1572   case AMDGPU::S_BFM_B32: return AMDGPU::V_BFM_B32_e64;
1573   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1574   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1575   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1576   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1577   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1578   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1579   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1580   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1581   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1582   case AMDGPU::S_LOAD_DWORD_IMM:
1583   case AMDGPU::S_LOAD_DWORD_SGPR:
1584   case AMDGPU::S_LOAD_DWORD_IMM_ci:
1585     return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1586   case AMDGPU::S_LOAD_DWORDX2_IMM:
1587   case AMDGPU::S_LOAD_DWORDX2_SGPR:
1588   case AMDGPU::S_LOAD_DWORDX2_IMM_ci:
1589     return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1590   case AMDGPU::S_LOAD_DWORDX4_IMM:
1591   case AMDGPU::S_LOAD_DWORDX4_SGPR:
1592   case AMDGPU::S_LOAD_DWORDX4_IMM_ci:
1593     return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1594   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e64;
1595   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1596   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1597   case AMDGPU::S_FLBIT_I32: return AMDGPU::V_FFBH_I32_e64;
1598   }
1599 }
1600
1601 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1602   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1603 }
1604
1605 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1606                                                       unsigned OpNo) const {
1607   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1608   const MCInstrDesc &Desc = get(MI.getOpcode());
1609   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1610       Desc.OpInfo[OpNo].RegClass == -1) {
1611     unsigned Reg = MI.getOperand(OpNo).getReg();
1612
1613     if (TargetRegisterInfo::isVirtualRegister(Reg))
1614       return MRI.getRegClass(Reg);
1615     return RI.getPhysRegClass(Reg);
1616   }
1617
1618   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1619   return RI.getRegClass(RCID);
1620 }
1621
1622 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1623   switch (MI.getOpcode()) {
1624   case AMDGPU::COPY:
1625   case AMDGPU::REG_SEQUENCE:
1626   case AMDGPU::PHI:
1627   case AMDGPU::INSERT_SUBREG:
1628     return RI.hasVGPRs(getOpRegClass(MI, 0));
1629   default:
1630     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1631   }
1632 }
1633
1634 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1635   MachineBasicBlock::iterator I = MI;
1636   MachineBasicBlock *MBB = MI->getParent();
1637   MachineOperand &MO = MI->getOperand(OpIdx);
1638   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1639   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1640   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1641   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1642   if (MO.isReg())
1643     Opcode = AMDGPU::COPY;
1644   else if (RI.isSGPRClass(RC))
1645     Opcode = AMDGPU::S_MOV_B32;
1646
1647
1648   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1649   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1650     VRC = &AMDGPU::VReg_64RegClass;
1651   else
1652     VRC = &AMDGPU::VGPR_32RegClass;
1653
1654   unsigned Reg = MRI.createVirtualRegister(VRC);
1655   DebugLoc DL = MBB->findDebugLoc(I);
1656   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1657     .addOperand(MO);
1658   MO.ChangeToRegister(Reg, false);
1659 }
1660
1661 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1662                                          MachineRegisterInfo &MRI,
1663                                          MachineOperand &SuperReg,
1664                                          const TargetRegisterClass *SuperRC,
1665                                          unsigned SubIdx,
1666                                          const TargetRegisterClass *SubRC)
1667                                          const {
1668   MachineBasicBlock *MBB = MI->getParent();
1669   DebugLoc DL = MI->getDebugLoc();
1670   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1671
1672   if (SuperReg.getSubReg() == AMDGPU::NoSubRegister) {
1673     BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1674       .addReg(SuperReg.getReg(), 0, SubIdx);
1675     return SubReg;
1676   }
1677
1678   // Just in case the super register is itself a sub-register, copy it to a new
1679   // value so we don't need to worry about merging its subreg index with the
1680   // SubIdx passed to this function. The register coalescer should be able to
1681   // eliminate this extra copy.
1682   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1683
1684   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), NewSuperReg)
1685     .addReg(SuperReg.getReg(), 0, SuperReg.getSubReg());
1686
1687   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1688     .addReg(NewSuperReg, 0, SubIdx);
1689
1690   return SubReg;
1691 }
1692
1693 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1694   MachineBasicBlock::iterator MII,
1695   MachineRegisterInfo &MRI,
1696   MachineOperand &Op,
1697   const TargetRegisterClass *SuperRC,
1698   unsigned SubIdx,
1699   const TargetRegisterClass *SubRC) const {
1700   if (Op.isImm()) {
1701     // XXX - Is there a better way to do this?
1702     if (SubIdx == AMDGPU::sub0)
1703       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1704     if (SubIdx == AMDGPU::sub1)
1705       return MachineOperand::CreateImm(Op.getImm() >> 32);
1706
1707     llvm_unreachable("Unhandled register index for immediate");
1708   }
1709
1710   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1711                                        SubIdx, SubRC);
1712   return MachineOperand::CreateReg(SubReg, false);
1713 }
1714
1715 // Change the order of operands from (0, 1, 2) to (0, 2, 1)
1716 void SIInstrInfo::swapOperands(MachineBasicBlock::iterator Inst) const {
1717   assert(Inst->getNumExplicitOperands() == 3);
1718   MachineOperand Op1 = Inst->getOperand(1);
1719   Inst->RemoveOperand(1);
1720   Inst->addOperand(Op1);
1721 }
1722
1723 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1724                                  const MachineOperand *MO) const {
1725   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1726   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1727   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1728   const TargetRegisterClass *DefinedRC =
1729       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1730   if (!MO)
1731     MO = &MI->getOperand(OpIdx);
1732
1733   if (isVALU(*MI) &&
1734       usesConstantBus(MRI, *MO, DefinedRC->getSize())) {
1735     unsigned SGPRUsed =
1736         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1737     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1738       if (i == OpIdx)
1739         continue;
1740       const MachineOperand &Op = MI->getOperand(i);
1741       if (Op.isReg() && Op.getReg() != SGPRUsed &&
1742           usesConstantBus(MRI, Op, getOpSize(*MI, i))) {
1743         return false;
1744       }
1745     }
1746   }
1747
1748   if (MO->isReg()) {
1749     assert(DefinedRC);
1750     const TargetRegisterClass *RC =
1751         TargetRegisterInfo::isVirtualRegister(MO->getReg()) ?
1752             MRI.getRegClass(MO->getReg()) :
1753             RI.getPhysRegClass(MO->getReg());
1754
1755     // In order to be legal, the common sub-class must be equal to the
1756     // class of the current operand.  For example:
1757     //
1758     // v_mov_b32 s0 ; Operand defined as vsrc_32
1759     //              ; RI.getCommonSubClass(s0,vsrc_32) = sgpr ; LEGAL
1760     //
1761     // s_sendmsg 0, s0 ; Operand defined as m0reg
1762     //                 ; RI.getCommonSubClass(s0,m0reg) = m0reg ; NOT LEGAL
1763
1764     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass)) == RC;
1765   }
1766
1767
1768   // Handle non-register types that are treated like immediates.
1769   assert(MO->isImm() || MO->isTargetIndex() || MO->isFI());
1770
1771   if (!DefinedRC) {
1772     // This operand expects an immediate.
1773     return true;
1774   }
1775
1776   return isImmOperandLegal(MI, OpIdx, *MO);
1777 }
1778
1779 // Legalize VOP3 operands. Because all operand types are supported for any
1780 // operand, and since literal constants are not allowed and should never be
1781 // seen, we only need to worry about inserting copies if we use multiple SGPR
1782 // operands.
1783 void SIInstrInfo::legalizeOperandsVOP3(
1784   MachineRegisterInfo &MRI,
1785   MachineInstr *MI) const {
1786   unsigned Opc = MI->getOpcode();
1787
1788   int VOP3Idx[3] = {
1789     AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0),
1790     AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1),
1791     AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src2)
1792   };
1793
1794   // Find the one SGPR operand we are allowed to use.
1795   unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1796
1797   for (unsigned i = 0; i < 3; ++i) {
1798     int Idx = VOP3Idx[i];
1799     if (Idx == -1)
1800       break;
1801     MachineOperand &MO = MI->getOperand(Idx);
1802
1803     // We should never see a VOP3 instruction with an illegal immediate operand.
1804     if (!MO.isReg())
1805       continue;
1806
1807     if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1808       continue; // VGPRs are legal
1809
1810     if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1811       SGPRReg = MO.getReg();
1812       // We can use one SGPR in each VOP3 instruction.
1813       continue;
1814     }
1815
1816     // If we make it this far, then the operand is not legal and we must
1817     // legalize it.
1818     legalizeOpWithMove(MI, Idx);
1819   }
1820 }
1821
1822 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1823   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1824   unsigned Opc = MI->getOpcode();
1825
1826   // Legalize VOP2
1827   if (isVOP2(*MI)) {
1828     int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
1829     int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
1830
1831     // Legalize src0
1832     if (!isOperandLegal(MI, Src0Idx))
1833       legalizeOpWithMove(MI, Src0Idx);
1834
1835     // Legalize src1
1836     if (isOperandLegal(MI, Src1Idx))
1837       return;
1838
1839     // Usually src0 of VOP2 instructions allow more types of inputs
1840     // than src1, so try to commute the instruction to decrease our
1841     // chances of having to insert a MOV instruction to legalize src1.
1842     if (MI->isCommutable()) {
1843       if (commuteInstruction(MI))
1844         // If we are successful in commuting, then we know MI is legal, so
1845         // we are done.
1846         return;
1847     }
1848
1849     legalizeOpWithMove(MI, Src1Idx);
1850     return;
1851   }
1852
1853   // Legalize VOP3
1854   if (isVOP3(*MI)) {
1855     legalizeOperandsVOP3(MRI, MI);
1856     return;
1857   }
1858
1859   // Legalize REG_SEQUENCE and PHI
1860   // The register class of the operands much be the same type as the register
1861   // class of the output.
1862   if (MI->getOpcode() == AMDGPU::PHI) {
1863     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1864     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1865       if (!MI->getOperand(i).isReg() ||
1866           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1867         continue;
1868       const TargetRegisterClass *OpRC =
1869               MRI.getRegClass(MI->getOperand(i).getReg());
1870       if (RI.hasVGPRs(OpRC)) {
1871         VRC = OpRC;
1872       } else {
1873         SRC = OpRC;
1874       }
1875     }
1876
1877     // If any of the operands are VGPR registers, then they all most be
1878     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1879     // them.
1880     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1881       if (!VRC) {
1882         assert(SRC);
1883         VRC = RI.getEquivalentVGPRClass(SRC);
1884       }
1885       RC = VRC;
1886     } else {
1887       RC = SRC;
1888     }
1889
1890     // Update all the operands so they have the same type.
1891     for (unsigned I = 1, E = MI->getNumOperands(); I != E; I += 2) {
1892       MachineOperand &Op = MI->getOperand(I);
1893       if (!Op.isReg() || !TargetRegisterInfo::isVirtualRegister(Op.getReg()))
1894         continue;
1895       unsigned DstReg = MRI.createVirtualRegister(RC);
1896
1897       // MI is a PHI instruction.
1898       MachineBasicBlock *InsertBB = MI->getOperand(I + 1).getMBB();
1899       MachineBasicBlock::iterator Insert = InsertBB->getFirstTerminator();
1900
1901       BuildMI(*InsertBB, Insert, MI->getDebugLoc(), get(AMDGPU::COPY), DstReg)
1902         .addOperand(Op);
1903       Op.setReg(DstReg);
1904     }
1905   }
1906
1907   // REG_SEQUENCE doesn't really require operand legalization, but if one has a
1908   // VGPR dest type and SGPR sources, insert copies so all operands are
1909   // VGPRs. This seems to help operand folding / the register coalescer.
1910   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1911     MachineBasicBlock *MBB = MI->getParent();
1912     const TargetRegisterClass *DstRC = getOpRegClass(*MI, 0);
1913     if (RI.hasVGPRs(DstRC)) {
1914       // Update all the operands so they are VGPR register classes. These may
1915       // not be the same register class because REG_SEQUENCE supports mixing
1916       // subregister index types e.g. sub0_sub1 + sub2 + sub3
1917       for (unsigned I = 1, E = MI->getNumOperands(); I != E; I += 2) {
1918         MachineOperand &Op = MI->getOperand(I);
1919         if (!Op.isReg() || !TargetRegisterInfo::isVirtualRegister(Op.getReg()))
1920           continue;
1921
1922         const TargetRegisterClass *OpRC = MRI.getRegClass(Op.getReg());
1923         const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(OpRC);
1924         if (VRC == OpRC)
1925           continue;
1926
1927         unsigned DstReg = MRI.createVirtualRegister(VRC);
1928
1929         BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), DstReg)
1930           .addOperand(Op);
1931
1932         Op.setReg(DstReg);
1933         Op.setIsKill();
1934       }
1935     }
1936
1937     return;
1938   }
1939
1940   // Legalize INSERT_SUBREG
1941   // src0 must have the same register class as dst
1942   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1943     unsigned Dst = MI->getOperand(0).getReg();
1944     unsigned Src0 = MI->getOperand(1).getReg();
1945     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1946     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1947     if (DstRC != Src0RC) {
1948       MachineBasicBlock &MBB = *MI->getParent();
1949       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1950       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1951               .addReg(Src0);
1952       MI->getOperand(1).setReg(NewSrc0);
1953     }
1954     return;
1955   }
1956
1957   // Legalize MUBUF* instructions
1958   // FIXME: If we start using the non-addr64 instructions for compute, we
1959   // may need to legalize them here.
1960   int SRsrcIdx =
1961       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1962   if (SRsrcIdx != -1) {
1963     // We have an MUBUF instruction
1964     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1965     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1966     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1967                                              RI.getRegClass(SRsrcRC))) {
1968       // The operands are legal.
1969       // FIXME: We may need to legalize operands besided srsrc.
1970       return;
1971     }
1972
1973     MachineBasicBlock &MBB = *MI->getParent();
1974
1975     // Extract the ptr from the resource descriptor.
1976     unsigned SRsrcPtr = buildExtractSubReg(MI, MRI, *SRsrc,
1977       &AMDGPU::VReg_128RegClass, AMDGPU::sub0_sub1, &AMDGPU::VReg_64RegClass);
1978
1979     // Create an empty resource descriptor
1980     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1981     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1982     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1983     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1984     uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1985
1986     // Zero64 = 0
1987     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1988             Zero64)
1989             .addImm(0);
1990
1991     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1992     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1993             SRsrcFormatLo)
1994             .addImm(RsrcDataFormat & 0xFFFFFFFF);
1995
1996     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1997     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1998             SRsrcFormatHi)
1999             .addImm(RsrcDataFormat >> 32);
2000
2001     // NewSRsrc = {Zero64, SRsrcFormat}
2002     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), NewSRsrc)
2003       .addReg(Zero64)
2004       .addImm(AMDGPU::sub0_sub1)
2005       .addReg(SRsrcFormatLo)
2006       .addImm(AMDGPU::sub2)
2007       .addReg(SRsrcFormatHi)
2008       .addImm(AMDGPU::sub3);
2009
2010     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
2011     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2012     if (VAddr) {
2013       // This is already an ADDR64 instruction so we need to add the pointer
2014       // extracted from the resource descriptor to the current value of VAddr.
2015       unsigned NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2016       unsigned NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2017
2018       // NewVaddrLo = SRsrcPtr:sub0 + VAddr:sub0
2019       DebugLoc DL = MI->getDebugLoc();
2020       BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), NewVAddrLo)
2021         .addReg(SRsrcPtr, 0, AMDGPU::sub0)
2022         .addReg(VAddr->getReg(), 0, AMDGPU::sub0);
2023
2024       // NewVaddrHi = SRsrcPtr:sub1 + VAddr:sub1
2025       BuildMI(MBB, MI, DL, get(AMDGPU::V_ADDC_U32_e32), NewVAddrHi)
2026         .addReg(SRsrcPtr, 0, AMDGPU::sub1)
2027         .addReg(VAddr->getReg(), 0, AMDGPU::sub1);
2028
2029       // NewVaddr = {NewVaddrHi, NewVaddrLo}
2030       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), NewVAddr)
2031         .addReg(NewVAddrLo)
2032         .addImm(AMDGPU::sub0)
2033         .addReg(NewVAddrHi)
2034         .addImm(AMDGPU::sub1);
2035     } else {
2036       // This instructions is the _OFFSET variant, so we need to convert it to
2037       // ADDR64.
2038       assert(MBB.getParent()->getSubtarget<AMDGPUSubtarget>().getGeneration()
2039              < AMDGPUSubtarget::VOLCANIC_ISLANDS &&
2040              "FIXME: Need to emit flat atomics here");
2041
2042       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
2043       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
2044       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
2045       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
2046
2047       // Atomics rith return have have an additional tied operand and are
2048       // missing some of the special bits.
2049       MachineOperand *VDataIn = getNamedOperand(*MI, AMDGPU::OpName::vdata_in);
2050       MachineInstr *Addr64;
2051
2052       if (!VDataIn) {
2053         // Regular buffer load / store.
2054         MachineInstrBuilder MIB
2055           = BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
2056           .addOperand(*VData)
2057           .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
2058           // This will be replaced later
2059           // with the new value of vaddr.
2060           .addOperand(*SRsrc)
2061           .addOperand(*SOffset)
2062           .addOperand(*Offset);
2063
2064         // Atomics do not have this operand.
2065         if (const MachineOperand *GLC
2066             = getNamedOperand(*MI, AMDGPU::OpName::glc)) {
2067           MIB.addImm(GLC->getImm());
2068         }
2069
2070         MIB.addImm(getNamedImmOperand(*MI, AMDGPU::OpName::slc));
2071
2072         if (const MachineOperand *TFE
2073             = getNamedOperand(*MI, AMDGPU::OpName::tfe)) {
2074           MIB.addImm(TFE->getImm());
2075         }
2076
2077         MIB.setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
2078         Addr64 = MIB;
2079       } else {
2080         // Atomics with return.
2081         Addr64 = BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
2082           .addOperand(*VData)
2083           .addOperand(*VDataIn)
2084           .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
2085           // This will be replaced later
2086           // with the new value of vaddr.
2087           .addOperand(*SRsrc)
2088           .addOperand(*SOffset)
2089           .addOperand(*Offset)
2090           .addImm(getNamedImmOperand(*MI, AMDGPU::OpName::slc))
2091           .setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
2092       }
2093
2094       MI->removeFromParent();
2095       MI = Addr64;
2096
2097       // NewVaddr = {NewVaddrHi, NewVaddrLo}
2098       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), NewVAddr)
2099         .addReg(SRsrcPtr, 0, AMDGPU::sub0)
2100         .addImm(AMDGPU::sub0)
2101         .addReg(SRsrcPtr, 0, AMDGPU::sub1)
2102         .addImm(AMDGPU::sub1);
2103
2104       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
2105       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
2106     }
2107
2108     // Update the instruction to use NewVaddr
2109     VAddr->setReg(NewVAddr);
2110     // Update the instruction to use NewSRsrc
2111     SRsrc->setReg(NewSRsrc);
2112   }
2113 }
2114
2115 void SIInstrInfo::splitSMRD(MachineInstr *MI,
2116                             const TargetRegisterClass *HalfRC,
2117                             unsigned HalfImmOp, unsigned HalfSGPROp,
2118                             MachineInstr *&Lo, MachineInstr *&Hi) const {
2119
2120   DebugLoc DL = MI->getDebugLoc();
2121   MachineBasicBlock *MBB = MI->getParent();
2122   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
2123   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
2124   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
2125   unsigned HalfSize = HalfRC->getSize();
2126   const MachineOperand *OffOp =
2127       getNamedOperand(*MI, AMDGPU::OpName::offset);
2128   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
2129
2130   // The SMRD has an 8-bit offset in dwords on SI and a 20-bit offset in bytes
2131   // on VI.
2132
2133   bool IsKill = SBase->isKill();
2134   if (OffOp) {
2135     bool isVI =
2136         MBB->getParent()->getSubtarget<AMDGPUSubtarget>().getGeneration() >=
2137         AMDGPUSubtarget::VOLCANIC_ISLANDS;
2138     unsigned OffScale = isVI ? 1 : 4;
2139     // Handle the _IMM variant
2140     unsigned LoOffset = OffOp->getImm() * OffScale;
2141     unsigned HiOffset = LoOffset + HalfSize;
2142     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
2143                   // Use addReg instead of addOperand
2144                   // to make sure kill flag is cleared.
2145                   .addReg(SBase->getReg(), 0, SBase->getSubReg())
2146                   .addImm(LoOffset / OffScale);
2147
2148     if (!isUInt<20>(HiOffset) || (!isVI && !isUInt<8>(HiOffset / OffScale))) {
2149       unsigned OffsetSGPR =
2150           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
2151       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
2152               .addImm(HiOffset); // The offset in register is in bytes.
2153       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
2154                     .addReg(SBase->getReg(), getKillRegState(IsKill),
2155                             SBase->getSubReg())
2156                     .addReg(OffsetSGPR);
2157     } else {
2158       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
2159                      .addReg(SBase->getReg(), getKillRegState(IsKill),
2160                              SBase->getSubReg())
2161                      .addImm(HiOffset / OffScale);
2162     }
2163   } else {
2164     // Handle the _SGPR variant
2165     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
2166     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
2167                   .addReg(SBase->getReg(), 0, SBase->getSubReg())
2168                   .addOperand(*SOff);
2169     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
2170     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
2171       .addReg(SOff->getReg(), 0, SOff->getSubReg())
2172       .addImm(HalfSize);
2173     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
2174                   .addReg(SBase->getReg(), getKillRegState(IsKill),
2175                           SBase->getSubReg())
2176                   .addReg(OffsetSGPR);
2177   }
2178
2179   unsigned SubLo, SubHi;
2180   const TargetRegisterClass *NewDstRC;
2181   switch (HalfSize) {
2182     case 4:
2183       SubLo = AMDGPU::sub0;
2184       SubHi = AMDGPU::sub1;
2185       NewDstRC = &AMDGPU::VReg_64RegClass;
2186       break;
2187     case 8:
2188       SubLo = AMDGPU::sub0_sub1;
2189       SubHi = AMDGPU::sub2_sub3;
2190       NewDstRC = &AMDGPU::VReg_128RegClass;
2191       break;
2192     case 16:
2193       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
2194       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
2195       NewDstRC = &AMDGPU::VReg_256RegClass;
2196       break;
2197     case 32:
2198       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
2199       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
2200       NewDstRC = &AMDGPU::VReg_512RegClass;
2201       break;
2202     default:
2203       llvm_unreachable("Unhandled HalfSize");
2204   }
2205
2206   unsigned OldDst = MI->getOperand(0).getReg();
2207   unsigned NewDst = MRI.createVirtualRegister(NewDstRC);
2208
2209   MRI.replaceRegWith(OldDst, NewDst);
2210
2211   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE), NewDst)
2212     .addReg(RegLo)
2213     .addImm(SubLo)
2214     .addReg(RegHi)
2215     .addImm(SubHi);
2216 }
2217
2218 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI,
2219                                  MachineRegisterInfo &MRI,
2220                                  SmallVectorImpl<MachineInstr *> &Worklist) const {
2221   MachineBasicBlock *MBB = MI->getParent();
2222   int DstIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::dst);
2223   assert(DstIdx != -1);
2224   unsigned DstRCID = get(MI->getOpcode()).OpInfo[DstIdx].RegClass;
2225   switch(RI.getRegClass(DstRCID)->getSize()) {
2226     case 4:
2227     case 8:
2228     case 16: {
2229       unsigned NewOpcode = getVALUOp(*MI);
2230       unsigned RegOffset;
2231       unsigned ImmOffset;
2232
2233       if (MI->getOperand(2).isReg()) {
2234         RegOffset = MI->getOperand(2).getReg();
2235         ImmOffset = 0;
2236       } else {
2237         assert(MI->getOperand(2).isImm());
2238         // SMRD instructions take a dword offsets on SI and byte offset on VI
2239         // and MUBUF instructions always take a byte offset.
2240         ImmOffset = MI->getOperand(2).getImm();
2241         if (MBB->getParent()->getSubtarget<AMDGPUSubtarget>().getGeneration() <=
2242             AMDGPUSubtarget::SEA_ISLANDS)
2243           ImmOffset <<= 2;
2244         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2245
2246         if (isUInt<12>(ImmOffset)) {
2247           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
2248                   RegOffset)
2249                   .addImm(0);
2250         } else {
2251           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
2252                   RegOffset)
2253                   .addImm(ImmOffset);
2254           ImmOffset = 0;
2255         }
2256       }
2257
2258       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
2259       unsigned DWord0 = RegOffset;
2260       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2261       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2262       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2263       uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
2264
2265       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
2266               .addImm(0);
2267       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
2268               .addImm(RsrcDataFormat & 0xFFFFFFFF);
2269       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
2270               .addImm(RsrcDataFormat >> 32);
2271       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
2272         .addReg(DWord0)
2273         .addImm(AMDGPU::sub0)
2274         .addReg(DWord1)
2275         .addImm(AMDGPU::sub1)
2276         .addReg(DWord2)
2277         .addImm(AMDGPU::sub2)
2278         .addReg(DWord3)
2279         .addImm(AMDGPU::sub3);
2280
2281       const MCInstrDesc &NewInstDesc = get(NewOpcode);
2282       const TargetRegisterClass *NewDstRC
2283         = RI.getRegClass(NewInstDesc.OpInfo[0].RegClass);
2284       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2285       unsigned DstReg = MI->getOperand(0).getReg();
2286       MRI.replaceRegWith(DstReg, NewDstReg);
2287
2288       MachineInstr *NewInst =
2289         BuildMI(*MBB, MI, MI->getDebugLoc(), NewInstDesc, NewDstReg)
2290         .addOperand(MI->getOperand(1)) // sbase
2291         .addReg(SRsrc)
2292         .addImm(0)
2293         .addImm(ImmOffset)
2294         .addImm(0) // glc
2295         .addImm(0) // slc
2296         .addImm(0) // tfe
2297         .setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
2298       MI->eraseFromParent();
2299
2300       legalizeOperands(NewInst);
2301       addUsersToMoveToVALUWorklist(NewDstReg, MRI, Worklist);
2302       break;
2303     }
2304     case 32: {
2305       MachineInstr *Lo, *Hi;
2306       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
2307                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
2308       MI->eraseFromParent();
2309       moveSMRDToVALU(Lo, MRI, Worklist);
2310       moveSMRDToVALU(Hi, MRI, Worklist);
2311       break;
2312     }
2313
2314     case 64: {
2315       MachineInstr *Lo, *Hi;
2316       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
2317                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
2318       MI->eraseFromParent();
2319       moveSMRDToVALU(Lo, MRI, Worklist);
2320       moveSMRDToVALU(Hi, MRI, Worklist);
2321       break;
2322     }
2323   }
2324 }
2325
2326 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
2327   SmallVector<MachineInstr *, 128> Worklist;
2328   Worklist.push_back(&TopInst);
2329
2330   while (!Worklist.empty()) {
2331     MachineInstr *Inst = Worklist.pop_back_val();
2332     MachineBasicBlock *MBB = Inst->getParent();
2333     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
2334
2335     unsigned Opcode = Inst->getOpcode();
2336     unsigned NewOpcode = getVALUOp(*Inst);
2337
2338     // Handle some special cases
2339     switch (Opcode) {
2340     default:
2341       if (isSMRD(*Inst)) {
2342         moveSMRDToVALU(Inst, MRI, Worklist);
2343         continue;
2344       }
2345       break;
2346     case AMDGPU::S_AND_B64:
2347       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::V_AND_B32_e64);
2348       Inst->eraseFromParent();
2349       continue;
2350
2351     case AMDGPU::S_OR_B64:
2352       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::V_OR_B32_e64);
2353       Inst->eraseFromParent();
2354       continue;
2355
2356     case AMDGPU::S_XOR_B64:
2357       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::V_XOR_B32_e64);
2358       Inst->eraseFromParent();
2359       continue;
2360
2361     case AMDGPU::S_NOT_B64:
2362       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::V_NOT_B32_e32);
2363       Inst->eraseFromParent();
2364       continue;
2365
2366     case AMDGPU::S_BCNT1_I32_B64:
2367       splitScalar64BitBCNT(Worklist, Inst);
2368       Inst->eraseFromParent();
2369       continue;
2370
2371     case AMDGPU::S_BFE_I64: {
2372       splitScalar64BitBFE(Worklist, Inst);
2373       Inst->eraseFromParent();
2374       continue;
2375     }
2376
2377     case AMDGPU::S_LSHL_B32:
2378       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2379         NewOpcode = AMDGPU::V_LSHLREV_B32_e64;
2380         swapOperands(Inst);
2381       }
2382       break;
2383     case AMDGPU::S_ASHR_I32:
2384       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2385         NewOpcode = AMDGPU::V_ASHRREV_I32_e64;
2386         swapOperands(Inst);
2387       }
2388       break;
2389     case AMDGPU::S_LSHR_B32:
2390       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2391         NewOpcode = AMDGPU::V_LSHRREV_B32_e64;
2392         swapOperands(Inst);
2393       }
2394       break;
2395     case AMDGPU::S_LSHL_B64:
2396       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2397         NewOpcode = AMDGPU::V_LSHLREV_B64;
2398         swapOperands(Inst);
2399       }
2400       break;
2401     case AMDGPU::S_ASHR_I64:
2402       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2403         NewOpcode = AMDGPU::V_ASHRREV_I64;
2404         swapOperands(Inst);
2405       }
2406       break;
2407     case AMDGPU::S_LSHR_B64:
2408       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2409         NewOpcode = AMDGPU::V_LSHRREV_B64;
2410         swapOperands(Inst);
2411       }
2412       break;
2413
2414     case AMDGPU::S_ABS_I32:
2415       lowerScalarAbs(Worklist, Inst);
2416       Inst->eraseFromParent();
2417       continue;
2418
2419     case AMDGPU::S_BFE_U64:
2420     case AMDGPU::S_BFM_B64:
2421       llvm_unreachable("Moving this op to VALU not implemented");
2422     }
2423
2424     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
2425       // We cannot move this instruction to the VALU, so we should try to
2426       // legalize its operands instead.
2427       legalizeOperands(Inst);
2428       continue;
2429     }
2430
2431     // Use the new VALU Opcode.
2432     const MCInstrDesc &NewDesc = get(NewOpcode);
2433     Inst->setDesc(NewDesc);
2434
2435     // Remove any references to SCC. Vector instructions can't read from it, and
2436     // We're just about to add the implicit use / defs of VCC, and we don't want
2437     // both.
2438     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
2439       MachineOperand &Op = Inst->getOperand(i);
2440       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
2441         Inst->RemoveOperand(i);
2442     }
2443
2444     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
2445       // We are converting these to a BFE, so we need to add the missing
2446       // operands for the size and offset.
2447       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
2448       Inst->addOperand(MachineOperand::CreateImm(0));
2449       Inst->addOperand(MachineOperand::CreateImm(Size));
2450
2451     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
2452       // The VALU version adds the second operand to the result, so insert an
2453       // extra 0 operand.
2454       Inst->addOperand(MachineOperand::CreateImm(0));
2455     }
2456
2457     Inst->addImplicitDefUseOperands(*Inst->getParent()->getParent());
2458
2459     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
2460       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
2461       // If we need to move this to VGPRs, we need to unpack the second operand
2462       // back into the 2 separate ones for bit offset and width.
2463       assert(OffsetWidthOp.isImm() &&
2464              "Scalar BFE is only implemented for constant width and offset");
2465       uint32_t Imm = OffsetWidthOp.getImm();
2466
2467       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2468       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2469       Inst->RemoveOperand(2); // Remove old immediate.
2470       Inst->addOperand(MachineOperand::CreateImm(Offset));
2471       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
2472     }
2473
2474     // Update the destination register class.
2475     const TargetRegisterClass *NewDstRC = getDestEquivalentVGPRClass(*Inst);
2476     if (!NewDstRC)
2477       continue;
2478
2479     unsigned DstReg = Inst->getOperand(0).getReg();
2480     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2481     MRI.replaceRegWith(DstReg, NewDstReg);
2482
2483     // Legalize the operands
2484     legalizeOperands(Inst);
2485
2486     addUsersToMoveToVALUWorklist(NewDstReg, MRI, Worklist);
2487   }
2488 }
2489
2490 //===----------------------------------------------------------------------===//
2491 // Indirect addressing callbacks
2492 //===----------------------------------------------------------------------===//
2493
2494 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2495                                                  unsigned Channel) const {
2496   assert(Channel == 0);
2497   return RegIndex;
2498 }
2499
2500 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2501   return &AMDGPU::VGPR_32RegClass;
2502 }
2503
2504 void SIInstrInfo::lowerScalarAbs(SmallVectorImpl<MachineInstr *> &Worklist,
2505                                  MachineInstr *Inst) const {
2506   MachineBasicBlock &MBB = *Inst->getParent();
2507   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2508   MachineBasicBlock::iterator MII = Inst;
2509   DebugLoc DL = Inst->getDebugLoc();
2510
2511   MachineOperand &Dest = Inst->getOperand(0);
2512   MachineOperand &Src = Inst->getOperand(1);
2513   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2514   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2515
2516   BuildMI(MBB, MII, DL, get(AMDGPU::V_SUB_I32_e32), TmpReg)
2517     .addImm(0)
2518     .addReg(Src.getReg());
2519
2520   BuildMI(MBB, MII, DL, get(AMDGPU::V_MAX_I32_e64), ResultReg)
2521     .addReg(Src.getReg())
2522     .addReg(TmpReg);
2523
2524   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2525   addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2526 }
2527
2528 void SIInstrInfo::splitScalar64BitUnaryOp(
2529   SmallVectorImpl<MachineInstr *> &Worklist,
2530   MachineInstr *Inst,
2531   unsigned Opcode) const {
2532   MachineBasicBlock &MBB = *Inst->getParent();
2533   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2534
2535   MachineOperand &Dest = Inst->getOperand(0);
2536   MachineOperand &Src0 = Inst->getOperand(1);
2537   DebugLoc DL = Inst->getDebugLoc();
2538
2539   MachineBasicBlock::iterator MII = Inst;
2540
2541   const MCInstrDesc &InstDesc = get(Opcode);
2542   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2543     MRI.getRegClass(Src0.getReg()) :
2544     &AMDGPU::SGPR_32RegClass;
2545
2546   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2547
2548   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2549                                                        AMDGPU::sub0, Src0SubRC);
2550
2551   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2552   const TargetRegisterClass *NewDestRC = RI.getEquivalentVGPRClass(DestRC);
2553   const TargetRegisterClass *NewDestSubRC = RI.getSubRegClass(NewDestRC, AMDGPU::sub0);
2554
2555   unsigned DestSub0 = MRI.createVirtualRegister(NewDestSubRC);
2556   BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2557     .addOperand(SrcReg0Sub0);
2558
2559   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2560                                                        AMDGPU::sub1, Src0SubRC);
2561
2562   unsigned DestSub1 = MRI.createVirtualRegister(NewDestSubRC);
2563   BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2564     .addOperand(SrcReg0Sub1);
2565
2566   unsigned FullDestReg = MRI.createVirtualRegister(NewDestRC);
2567   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2568     .addReg(DestSub0)
2569     .addImm(AMDGPU::sub0)
2570     .addReg(DestSub1)
2571     .addImm(AMDGPU::sub1);
2572
2573   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2574
2575   // We don't need to legalizeOperands here because for a single operand, src0
2576   // will support any kind of input.
2577
2578   // Move all users of this moved value.
2579   addUsersToMoveToVALUWorklist(FullDestReg, MRI, Worklist);
2580 }
2581
2582 void SIInstrInfo::splitScalar64BitBinaryOp(
2583   SmallVectorImpl<MachineInstr *> &Worklist,
2584   MachineInstr *Inst,
2585   unsigned Opcode) const {
2586   MachineBasicBlock &MBB = *Inst->getParent();
2587   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2588
2589   MachineOperand &Dest = Inst->getOperand(0);
2590   MachineOperand &Src0 = Inst->getOperand(1);
2591   MachineOperand &Src1 = Inst->getOperand(2);
2592   DebugLoc DL = Inst->getDebugLoc();
2593
2594   MachineBasicBlock::iterator MII = Inst;
2595
2596   const MCInstrDesc &InstDesc = get(Opcode);
2597   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2598     MRI.getRegClass(Src0.getReg()) :
2599     &AMDGPU::SGPR_32RegClass;
2600
2601   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2602   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2603     MRI.getRegClass(Src1.getReg()) :
2604     &AMDGPU::SGPR_32RegClass;
2605
2606   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2607
2608   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2609                                                        AMDGPU::sub0, Src0SubRC);
2610   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2611                                                        AMDGPU::sub0, Src1SubRC);
2612
2613   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2614   const TargetRegisterClass *NewDestRC = RI.getEquivalentVGPRClass(DestRC);
2615   const TargetRegisterClass *NewDestSubRC = RI.getSubRegClass(NewDestRC, AMDGPU::sub0);
2616
2617   unsigned DestSub0 = MRI.createVirtualRegister(NewDestSubRC);
2618   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2619     .addOperand(SrcReg0Sub0)
2620     .addOperand(SrcReg1Sub0);
2621
2622   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2623                                                        AMDGPU::sub1, Src0SubRC);
2624   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2625                                                        AMDGPU::sub1, Src1SubRC);
2626
2627   unsigned DestSub1 = MRI.createVirtualRegister(NewDestSubRC);
2628   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2629     .addOperand(SrcReg0Sub1)
2630     .addOperand(SrcReg1Sub1);
2631
2632   unsigned FullDestReg = MRI.createVirtualRegister(NewDestRC);
2633   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2634     .addReg(DestSub0)
2635     .addImm(AMDGPU::sub0)
2636     .addReg(DestSub1)
2637     .addImm(AMDGPU::sub1);
2638
2639   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2640
2641   // Try to legalize the operands in case we need to swap the order to keep it
2642   // valid.
2643   legalizeOperands(LoHalf);
2644   legalizeOperands(HiHalf);
2645
2646   // Move all users of this moved vlaue.
2647   addUsersToMoveToVALUWorklist(FullDestReg, MRI, Worklist);
2648 }
2649
2650 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2651                                        MachineInstr *Inst) const {
2652   MachineBasicBlock &MBB = *Inst->getParent();
2653   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2654
2655   MachineBasicBlock::iterator MII = Inst;
2656   DebugLoc DL = Inst->getDebugLoc();
2657
2658   MachineOperand &Dest = Inst->getOperand(0);
2659   MachineOperand &Src = Inst->getOperand(1);
2660
2661   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e64);
2662   const TargetRegisterClass *SrcRC = Src.isReg() ?
2663     MRI.getRegClass(Src.getReg()) :
2664     &AMDGPU::SGPR_32RegClass;
2665
2666   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2667   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2668
2669   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2670
2671   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2672                                                       AMDGPU::sub0, SrcSubRC);
2673   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2674                                                       AMDGPU::sub1, SrcSubRC);
2675
2676   BuildMI(MBB, MII, DL, InstDesc, MidReg)
2677     .addOperand(SrcRegSub0)
2678     .addImm(0);
2679
2680   BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2681     .addOperand(SrcRegSub1)
2682     .addReg(MidReg);
2683
2684   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2685
2686   // We don't need to legalize operands here. src0 for etiher instruction can be
2687   // an SGPR, and the second input is unused or determined here.
2688   addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2689 }
2690
2691 void SIInstrInfo::splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
2692                                       MachineInstr *Inst) const {
2693   MachineBasicBlock &MBB = *Inst->getParent();
2694   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2695   MachineBasicBlock::iterator MII = Inst;
2696   DebugLoc DL = Inst->getDebugLoc();
2697
2698   MachineOperand &Dest = Inst->getOperand(0);
2699   uint32_t Imm = Inst->getOperand(2).getImm();
2700   uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2701   uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2702
2703   (void) Offset;
2704
2705   // Only sext_inreg cases handled.
2706   assert(Inst->getOpcode() == AMDGPU::S_BFE_I64 &&
2707          BitWidth <= 32 &&
2708          Offset == 0 &&
2709          "Not implemented");
2710
2711   if (BitWidth < 32) {
2712     unsigned MidRegLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2713     unsigned MidRegHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2714     unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2715
2716     BuildMI(MBB, MII, DL, get(AMDGPU::V_BFE_I32), MidRegLo)
2717       .addReg(Inst->getOperand(1).getReg(), 0, AMDGPU::sub0)
2718       .addImm(0)
2719       .addImm(BitWidth);
2720
2721     BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e32), MidRegHi)
2722       .addImm(31)
2723       .addReg(MidRegLo);
2724
2725     BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2726       .addReg(MidRegLo)
2727       .addImm(AMDGPU::sub0)
2728       .addReg(MidRegHi)
2729       .addImm(AMDGPU::sub1);
2730
2731     MRI.replaceRegWith(Dest.getReg(), ResultReg);
2732     addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2733     return;
2734   }
2735
2736   MachineOperand &Src = Inst->getOperand(1);
2737   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2738   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2739
2740   BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e64), TmpReg)
2741     .addImm(31)
2742     .addReg(Src.getReg(), 0, AMDGPU::sub0);
2743
2744   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2745     .addReg(Src.getReg(), 0, AMDGPU::sub0)
2746     .addImm(AMDGPU::sub0)
2747     .addReg(TmpReg)
2748     .addImm(AMDGPU::sub1);
2749
2750   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2751   addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2752 }
2753
2754 void SIInstrInfo::addUsersToMoveToVALUWorklist(
2755   unsigned DstReg,
2756   MachineRegisterInfo &MRI,
2757   SmallVectorImpl<MachineInstr *> &Worklist) const {
2758   for (MachineRegisterInfo::use_iterator I = MRI.use_begin(DstReg),
2759          E = MRI.use_end(); I != E; ++I) {
2760     MachineInstr &UseMI = *I->getParent();
2761     if (!canReadVGPR(UseMI, I.getOperandNo())) {
2762       Worklist.push_back(&UseMI);
2763     }
2764   }
2765 }
2766
2767 const TargetRegisterClass *SIInstrInfo::getDestEquivalentVGPRClass(
2768   const MachineInstr &Inst) const {
2769   const TargetRegisterClass *NewDstRC = getOpRegClass(Inst, 0);
2770
2771   switch (Inst.getOpcode()) {
2772   // For target instructions, getOpRegClass just returns the virtual register
2773   // class associated with the operand, so we need to find an equivalent VGPR
2774   // register class in order to move the instruction to the VALU.
2775   case AMDGPU::COPY:
2776   case AMDGPU::PHI:
2777   case AMDGPU::REG_SEQUENCE:
2778   case AMDGPU::INSERT_SUBREG:
2779     if (RI.hasVGPRs(NewDstRC))
2780       return nullptr;
2781
2782     NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
2783     if (!NewDstRC)
2784       return nullptr;
2785     return NewDstRC;
2786   default:
2787     return NewDstRC;
2788   }
2789 }
2790
2791 // Find the one SGPR operand we are allowed to use.
2792 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2793                                    int OpIndices[3]) const {
2794   const MCInstrDesc &Desc = MI->getDesc();
2795
2796   // Find the one SGPR operand we are allowed to use.
2797   //
2798   // First we need to consider the instruction's operand requirements before
2799   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2800   // of VCC, but we are still bound by the constant bus requirement to only use
2801   // one.
2802   //
2803   // If the operand's class is an SGPR, we can never move it.
2804
2805   unsigned SGPRReg = findImplicitSGPRRead(*MI);
2806   if (SGPRReg != AMDGPU::NoRegister)
2807     return SGPRReg;
2808
2809   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2810   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2811
2812   for (unsigned i = 0; i < 3; ++i) {
2813     int Idx = OpIndices[i];
2814     if (Idx == -1)
2815       break;
2816
2817     const MachineOperand &MO = MI->getOperand(Idx);
2818     if (!MO.isReg())
2819       continue;
2820
2821     // Is this operand statically required to be an SGPR based on the operand
2822     // constraints?
2823     const TargetRegisterClass *OpRC = RI.getRegClass(Desc.OpInfo[Idx].RegClass);
2824     bool IsRequiredSGPR = RI.isSGPRClass(OpRC);
2825     if (IsRequiredSGPR)
2826       return MO.getReg();
2827
2828     // If this could be a VGPR or an SGPR, Check the dynamic register class.
2829     unsigned Reg = MO.getReg();
2830     const TargetRegisterClass *RegRC = MRI.getRegClass(Reg);
2831     if (RI.isSGPRClass(RegRC))
2832       UsedSGPRs[i] = Reg;
2833   }
2834
2835   // We don't have a required SGPR operand, so we have a bit more freedom in
2836   // selecting operands to move.
2837
2838   // Try to select the most used SGPR. If an SGPR is equal to one of the
2839   // others, we choose that.
2840   //
2841   // e.g.
2842   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2843   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2844
2845   // TODO: If some of the operands are 64-bit SGPRs and some 32, we should
2846   // prefer those.
2847
2848   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2849     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2850       SGPRReg = UsedSGPRs[0];
2851   }
2852
2853   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2854     if (UsedSGPRs[1] == UsedSGPRs[2])
2855       SGPRReg = UsedSGPRs[1];
2856   }
2857
2858   return SGPRReg;
2859 }
2860
2861 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2862                                    MachineBasicBlock *MBB,
2863                                    MachineBasicBlock::iterator I,
2864                                    unsigned ValueReg,
2865                                    unsigned Address, unsigned OffsetReg) const {
2866   const DebugLoc &DL = MBB->findDebugLoc(I);
2867   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2868                                       getIndirectIndexBegin(*MBB->getParent()));
2869
2870   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2871           .addReg(IndirectBaseReg, RegState::Define)
2872           .addOperand(I->getOperand(0))
2873           .addReg(IndirectBaseReg)
2874           .addReg(OffsetReg)
2875           .addImm(0)
2876           .addReg(ValueReg);
2877 }
2878
2879 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2880                                    MachineBasicBlock *MBB,
2881                                    MachineBasicBlock::iterator I,
2882                                    unsigned ValueReg,
2883                                    unsigned Address, unsigned OffsetReg) const {
2884   const DebugLoc &DL = MBB->findDebugLoc(I);
2885   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2886                                       getIndirectIndexBegin(*MBB->getParent()));
2887
2888   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC_V1))
2889           .addOperand(I->getOperand(0))
2890           .addOperand(I->getOperand(1))
2891           .addReg(IndirectBaseReg)
2892           .addReg(OffsetReg)
2893           .addImm(0);
2894
2895 }
2896
2897 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2898                                             const MachineFunction &MF) const {
2899   int End = getIndirectIndexEnd(MF);
2900   int Begin = getIndirectIndexBegin(MF);
2901
2902   if (End == -1)
2903     return;
2904
2905
2906   for (int Index = Begin; Index <= End; ++Index)
2907     Reserved.set(AMDGPU::VGPR_32RegClass.getRegister(Index));
2908
2909   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2910     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2911
2912   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2913     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2914
2915   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2916     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2917
2918   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2919     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2920
2921   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2922     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2923 }
2924
2925 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2926                                              unsigned OperandName) const {
2927   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2928   if (Idx == -1)
2929     return nullptr;
2930
2931   return &MI.getOperand(Idx);
2932 }
2933
2934 uint64_t SIInstrInfo::getDefaultRsrcDataFormat() const {
2935   uint64_t RsrcDataFormat = AMDGPU::RSRC_DATA_FORMAT;
2936   if (ST.isAmdHsaOS()) {
2937     RsrcDataFormat |= (1ULL << 56);
2938
2939   if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
2940     // Set MTYPE = 2
2941     RsrcDataFormat |= (2ULL << 59);
2942   }
2943
2944   return RsrcDataFormat;
2945 }
2946
2947 uint64_t SIInstrInfo::getScratchRsrcWords23() const {
2948   uint64_t Rsrc23 = getDefaultRsrcDataFormat() |
2949                     AMDGPU::RSRC_TID_ENABLE |
2950                     0xffffffff; // Size;
2951
2952   // If TID_ENABLE is set, DATA_FORMAT specifies stride bits [14:17].
2953   // Clear them unless we want a huge stride.
2954   if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
2955     Rsrc23 &= ~AMDGPU::RSRC_DATA_FORMAT;
2956
2957   return Rsrc23;
2958 }