lib/Target/AMDGPU/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUDiagnosticInfoUnsupported.h"
  19 #include "AMDGPUFrameLowering.h"
  20 #include "AMDGPUIntrinsicInfo.h"
  21 #include "AMDGPURegisterInfo.h"
  22 #include "AMDGPUSubtarget.h"
  23 #include "R600MachineFunctionInfo.h"
  24 #include "SIMachineFunctionInfo.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  30 #include "llvm/IR/DataLayout.h"
  31
  32 using namespace llvm;
  33
  34 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  35                       CCValAssign::LocInfo LocInfo,
  36                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  37   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  38                                         ArgFlags.getOrigAlign());
  39   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  40
  41   return true;
  42 }
  43
  44 #include "AMDGPUGenCallingConv.inc"
  45
  46 // Find a larger type to do a load / store of a vector with.
  47 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  48   unsigned StoreSize = VT.getStoreSizeInBits();
  49   if (StoreSize <= 32)
  50     return EVT::getIntegerVT(Ctx, StoreSize);
  51
  52   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  53   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  54 }
  55
  56 // Type for a vector that will be loaded to.
  57 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  58   unsigned StoreSize = VT.getStoreSizeInBits();
  59   if (StoreSize <= 32)
  60     return EVT::getIntegerVT(Ctx, 32);
  61
  62   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  63 }
  64
  65 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM,
  66                                            const AMDGPUSubtarget &STI)
  67     : TargetLowering(TM), Subtarget(&STI) {
  68   setOperationAction(ISD::Constant, MVT::i32, Legal);
  69   setOperationAction(ISD::Constant, MVT::i64, Legal);
  70   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
  71   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
  72
  73   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
  74   setOperationAction(ISD::BRIND, MVT::Other, Expand);
  75
  76   // This is totally unsupported, just custom lower to produce an error.
  77   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
  78
  79   // We need to custom lower some of the intrinsics
  80   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
  81
  82   // Library functions.  These default to Expand, but we have instructions
  83   // for them.
  84   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
  85   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
  86   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
  87   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
  88   setOperationAction(ISD::FABS,   MVT::f32, Legal);
  89   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
  90   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
  91   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
  92   setOperationAction(ISD::FMINNUM, MVT::f32, Legal);
  93   setOperationAction(ISD::FMAXNUM, MVT::f32, Legal);
  94
  95   setOperationAction(ISD::FROUND, MVT::f32, Custom);
  96   setOperationAction(ISD::FROUND, MVT::f64, Custom);
  97
  98   setOperationAction(ISD::FREM, MVT::f32, Custom);
  99   setOperationAction(ISD::FREM, MVT::f64, Custom);
 100
 101   // v_mad_f32 does not support denormals according to some sources.
 102   if (!Subtarget->hasFP32Denormals())
 103     setOperationAction(ISD::FMAD, MVT::f32, Legal);
 104
 105   // Expand to fneg + fadd.
 106   setOperationAction(ISD::FSUB, MVT::f64, Expand);
 107
 108   // Lower floating point store/load to integer store/load to reduce the number
 109   // of patterns in tablegen.
 110   setOperationAction(ISD::STORE, MVT::f32, Promote);
 111   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 112
 113   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 114   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 115
 116   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 117   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 118
 119   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 120   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 121
 122   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 123   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 124
 125   setOperationAction(ISD::STORE, MVT::f64, Promote);
 126   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 127
 128   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 129   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 130
 131   // Custom lowering of vector stores is required for local address space
 132   // stores.
 133   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 134
 135   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 136   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 137   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 138
 139   // XXX: This can be change to Custom, once ExpandVectorStores can
 140   // handle 64-bit stores.
 141   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 142
 143   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 146   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 147   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 148
 149
 150   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 151   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 152
 153   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 154   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 155
 156   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 157   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 158
 159   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 160   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 161
 162   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 163   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 164
 165   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 166   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 167
 168   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 169   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 170
 171   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 172   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 173   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 174   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 175   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 176   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 177   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 178   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 179   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 180   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 181
 182   // There are no 64-bit extloads. These should be done as a 32-bit extload and
 183   // an extension to 64-bit.
 184   for (MVT VT : MVT::integer_valuetypes()) {
 185     setLoadExtAction(ISD::EXTLOAD, MVT::i64, VT, Expand);
 186     setLoadExtAction(ISD::SEXTLOAD, MVT::i64, VT, Expand);
 187     setLoadExtAction(ISD::ZEXTLOAD, MVT::i64, VT, Expand);
 188   }
 189
 190   for (MVT VT : MVT::integer_vector_valuetypes()) {
 191     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Expand);
 192     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Expand);
 193     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i8, Expand);
 194     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Expand);
 195     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Expand);
 196     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i8, Expand);
 197     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Expand);
 198     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Expand);
 199     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i16, Expand);
 200     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Expand);
 201     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Expand);
 202     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i16, Expand);
 203   }
 204
 205   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 206
 207   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 208     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 209     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 210     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 211     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 212   }
 213
 214   if (!Subtarget->hasBFI()) {
 215     // fcopysign can be done in a single instruction with BFI.
 216     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 217     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 218   }
 219
 220   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 221
 222   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 223   setLoadExtAction(ISD::EXTLOAD, MVT::v2f32, MVT::v2f16, Expand);
 224   setLoadExtAction(ISD::EXTLOAD, MVT::v4f32, MVT::v4f16, Expand);
 225   setLoadExtAction(ISD::EXTLOAD, MVT::v8f32, MVT::v8f16, Expand);
 226
 227   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 228   setLoadExtAction(ISD::EXTLOAD, MVT::v2f64, MVT::v2f16, Expand);
 229   setLoadExtAction(ISD::EXTLOAD, MVT::v4f64, MVT::v4f16, Expand);
 230   setLoadExtAction(ISD::EXTLOAD, MVT::v8f64, MVT::v8f16, Expand);
 231
 232   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 233   setTruncStoreAction(MVT::v2f32, MVT::v2f16, Expand);
 234   setTruncStoreAction(MVT::v4f32, MVT::v4f16, Expand);
 235   setTruncStoreAction(MVT::v8f32, MVT::v8f16, Expand);
 236
 237   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 238   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 239
 240   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 241   for (MVT VT : ScalarIntVTs) {
 242     setOperationAction(ISD::SREM, VT, Expand);
 243     setOperationAction(ISD::SDIV, VT, Expand);
 244
 245     // GPU does not have divrem function for signed or unsigned.
 246     setOperationAction(ISD::SDIVREM, VT, Custom);
 247     setOperationAction(ISD::UDIVREM, VT, Custom);
 248
 249     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 250     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 251     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 252
 253     setOperationAction(ISD::BSWAP, VT, Expand);
 254     setOperationAction(ISD::CTTZ, VT, Expand);
 255     setOperationAction(ISD::CTLZ, VT, Expand);
 256   }
 257
 258   if (!Subtarget->hasBCNT(32))
 259     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 260
 261   if (!Subtarget->hasBCNT(64))
 262     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 263
 264   // The hardware supports 32-bit ROTR, but not ROTL.
 265   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 266   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 267   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 268
 269   setOperationAction(ISD::MUL, MVT::i64, Expand);
 270   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 271   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 272   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 273   setOperationAction(ISD::UREM, MVT::i32, Expand);
 274   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 275   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 276   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 277   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 278   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 279
 280   setOperationAction(ISD::SMIN, MVT::i32, Legal);
 281   setOperationAction(ISD::UMIN, MVT::i32, Legal);
 282   setOperationAction(ISD::SMAX, MVT::i32, Legal);
 283   setOperationAction(ISD::UMAX, MVT::i32, Legal);
 284
 285   if (!Subtarget->hasFFBH())
 286     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 287
 288   if (!Subtarget->hasFFBL())
 289     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 290
 291   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 292   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 293
 294   static const MVT::SimpleValueType VectorIntTypes[] = {
 295     MVT::v2i32, MVT::v4i32
 296   };
 297
 298   for (MVT VT : VectorIntTypes) {
 299     // Expand the following operations for the current type by default.
 300     setOperationAction(ISD::ADD,  VT, Expand);
 301     setOperationAction(ISD::AND,  VT, Expand);
 302     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 303     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 304     setOperationAction(ISD::MUL,  VT, Expand);
 305     setOperationAction(ISD::OR,   VT, Expand);
 306     setOperationAction(ISD::SHL,  VT, Expand);
 307     setOperationAction(ISD::SRA,  VT, Expand);
 308     setOperationAction(ISD::SRL,  VT, Expand);
 309     setOperationAction(ISD::ROTL, VT, Expand);
 310     setOperationAction(ISD::ROTR, VT, Expand);
 311     setOperationAction(ISD::SUB,  VT, Expand);
 312     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 313     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 314     setOperationAction(ISD::SDIV, VT, Expand);
 315     setOperationAction(ISD::UDIV, VT, Expand);
 316     setOperationAction(ISD::SREM, VT, Expand);
 317     setOperationAction(ISD::UREM, VT, Expand);
 318     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 319     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 320     setOperationAction(ISD::SDIVREM, VT, Custom);
 321     setOperationAction(ISD::UDIVREM, VT, Expand);
 322     setOperationAction(ISD::ADDC, VT, Expand);
 323     setOperationAction(ISD::SUBC, VT, Expand);
 324     setOperationAction(ISD::ADDE, VT, Expand);
 325     setOperationAction(ISD::SUBE, VT, Expand);
 326     setOperationAction(ISD::SELECT, VT, Expand);
 327     setOperationAction(ISD::VSELECT, VT, Expand);
 328     setOperationAction(ISD::SELECT_CC, VT, Expand);
 329     setOperationAction(ISD::XOR,  VT, Expand);
 330     setOperationAction(ISD::BSWAP, VT, Expand);
 331     setOperationAction(ISD::CTPOP, VT, Expand);
 332     setOperationAction(ISD::CTTZ, VT, Expand);
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 334     setOperationAction(ISD::CTLZ, VT, Expand);
 335     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 336     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 337   }
 338
 339   static const MVT::SimpleValueType FloatVectorTypes[] = {
 340     MVT::v2f32, MVT::v4f32
 341   };
 342
 343   for (MVT VT : FloatVectorTypes) {
 344     setOperationAction(ISD::FABS, VT, Expand);
 345     setOperationAction(ISD::FMINNUM, VT, Expand);
 346     setOperationAction(ISD::FMAXNUM, VT, Expand);
 347     setOperationAction(ISD::FADD, VT, Expand);
 348     setOperationAction(ISD::FCEIL, VT, Expand);
 349     setOperationAction(ISD::FCOS, VT, Expand);
 350     setOperationAction(ISD::FDIV, VT, Expand);
 351     setOperationAction(ISD::FEXP2, VT, Expand);
 352     setOperationAction(ISD::FLOG2, VT, Expand);
 353     setOperationAction(ISD::FREM, VT, Expand);
 354     setOperationAction(ISD::FPOW, VT, Expand);
 355     setOperationAction(ISD::FFLOOR, VT, Expand);
 356     setOperationAction(ISD::FTRUNC, VT, Expand);
 357     setOperationAction(ISD::FMUL, VT, Expand);
 358     setOperationAction(ISD::FMA, VT, Expand);
 359     setOperationAction(ISD::FRINT, VT, Expand);
 360     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 361     setOperationAction(ISD::FSQRT, VT, Expand);
 362     setOperationAction(ISD::FSIN, VT, Expand);
 363     setOperationAction(ISD::FSUB, VT, Expand);
 364     setOperationAction(ISD::FNEG, VT, Expand);
 365     setOperationAction(ISD::SELECT, VT, Expand);
 366     setOperationAction(ISD::VSELECT, VT, Expand);
 367     setOperationAction(ISD::SELECT_CC, VT, Expand);
 368     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 369     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 370   }
 371
 372   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 373   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 374
 375   setTargetDAGCombine(ISD::SHL);
 376   setTargetDAGCombine(ISD::MUL);
 377   setTargetDAGCombine(ISD::SELECT);
 378   setTargetDAGCombine(ISD::SELECT_CC);
 379   setTargetDAGCombine(ISD::STORE);
 380
 381   setTargetDAGCombine(ISD::FADD);
 382   setTargetDAGCombine(ISD::FSUB);
 383
 384   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 385   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 386
 387   setSchedulingPreference(Sched::RegPressure);
 388   setJumpIsExpensive(true);
 389
 390   // SI at least has hardware support for floating point exceptions, but no way
 391   // of using or handling them is implemented. They are also optional in OpenCL
 392   // (Section 7.3)
 393   setHasFloatingPointExceptions(false);
 394
 395   setSelectIsExpensive(false);
 396   PredictableSelectIsExpensive = false;
 397
 398   setFsqrtIsCheap(true);
 399
 400   // We want to find all load dependencies for long chains of stores to enable
 401   // merging into very wide vectors. The problem is with vectors with > 4
 402   // elements. MergeConsecutiveStores will attempt to merge these because x8/x16
 403   // vectors are a legal type, even though we have to split the loads
 404   // usually. When we can more precisely specify load legality per address
 405   // space, we should be able to make FindBetterChain/MergeConsecutiveStores
 406   // smarter so that they can figure out what to do in 2 iterations without all
 407   // N > 4 stores on the same chain.
 408   GatherAllAliasesMaxDepth = 16;
 409
 410   // FIXME: Need to really handle these.
 411   MaxStoresPerMemcpy  = 4096;
 412   MaxStoresPerMemmove = 4096;
 413   MaxStoresPerMemset  = 4096;
 414 }
 415
 416 //===----------------------------------------------------------------------===//
 417 // Target Information
 418 //===----------------------------------------------------------------------===//
 419
 420 MVT AMDGPUTargetLowering::getVectorIdxTy(const DataLayout &) const {
 421   return MVT::i32;
 422 }
 423
 424 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 425   return true;
 426 }
 427
 428 // The backend supports 32 and 64 bit floating point immediates.
 429 // FIXME: Why are we reporting vectors of FP immediates as legal?
 430 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 431   EVT ScalarVT = VT.getScalarType();
 432   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 433 }
 434
 435 // We don't want to shrink f64 / f32 constants.
 436 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 437   EVT ScalarVT = VT.getScalarType();
 438   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 439 }
 440
 441 bool AMDGPUTargetLowering::shouldReduceLoadWidth(SDNode *N,
 442                                                  ISD::LoadExtType,
 443                                                  EVT NewVT) const {
 444
 445   unsigned NewSize = NewVT.getStoreSizeInBits();
 446
 447   // If we are reducing to a 32-bit load, this is always better.
 448   if (NewSize == 32)
 449     return true;
 450
 451   EVT OldVT = N->getValueType(0);
 452   unsigned OldSize = OldVT.getStoreSizeInBits();
 453
 454   // Don't produce extloads from sub 32-bit types. SI doesn't have scalar
 455   // extloads, so doing one requires using a buffer_load. In cases where we
 456   // still couldn't use a scalar load, using the wider load shouldn't really
 457   // hurt anything.
 458
 459   // If the old size already had to be an extload, there's no harm in continuing
 460   // to reduce the width.
 461   return (OldSize < 32);
 462 }
 463
 464 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 465                                                    EVT CastTy) const {
 466   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 467     return true;
 468
 469   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 470   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 471
 472   return ((LScalarSize <= CastScalarSize) ||
 473           (CastScalarSize >= 32) ||
 474           (LScalarSize < 32));
 475 }
 476
 477 // SI+ has instructions for cttz / ctlz for 32-bit values. This is probably also
 478 // profitable with the expansion for 64-bit since it's generally good to
 479 // speculate things.
 480 // FIXME: These should really have the size as a parameter.
 481 bool AMDGPUTargetLowering::isCheapToSpeculateCttz() const {
 482   return true;
 483 }
 484
 485 bool AMDGPUTargetLowering::isCheapToSpeculateCtlz() const {
 486   return true;
 487 }
 488
 489 //===---------------------------------------------------------------------===//
 490 // Target Properties
 491 //===---------------------------------------------------------------------===//
 492
 493 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 494   assert(VT.isFloatingPoint());
 495   return VT == MVT::f32 || VT == MVT::f64;
 496 }
 497
 498 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 499   assert(VT.isFloatingPoint());
 500   return VT == MVT::f32 || VT == MVT::f64;
 501 }
 502
 503 bool AMDGPUTargetLowering:: storeOfVectorConstantIsCheap(EVT MemVT,
 504                                                          unsigned NumElem,
 505                                                          unsigned AS) const {
 506   return true;
 507 }
 508
 509 bool AMDGPUTargetLowering::aggressivelyPreferBuildVectorSources(EVT VecVT) const {
 510   // There are few operations which truly have vector input operands. Any vector
 511   // operation is going to involve operations on each component, and a
 512   // build_vector will be a copy per element, so it always makes sense to use a
 513   // build_vector input in place of the extracted element to avoid a copy into a
 514   // super register.
 515   //
 516   // We should probably only do this if all users are extracts only, but this
 517   // should be the common case.
 518   return true;
 519 }
 520
 521 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 522   // Truncate is just accessing a subregister.
 523   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 524 }
 525
 526 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 527   // Truncate is just accessing a subregister.
 528   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 529          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 530 }
 531
 532 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 533   unsigned SrcSize = Src->getScalarSizeInBits();
 534   unsigned DestSize = Dest->getScalarSizeInBits();
 535
 536   return SrcSize == 32 && DestSize == 64;
 537 }
 538
 539 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 540   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 541   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 542   // this will enable reducing 64-bit operations the 32-bit, which is always
 543   // good.
 544   return Src == MVT::i32 && Dest == MVT::i64;
 545 }
 546
 547 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 548   return isZExtFree(Val.getValueType(), VT2);
 549 }
 550
 551 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 552   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 553   // limited number of native 64-bit operations. Shrinking an operation to fit
 554   // in a single 32-bit register should always be helpful. As currently used,
 555   // this is much less general than the name suggests, and is only used in
 556   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 557   // not profitable, and may actually be harmful.
 558   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 559 }
 560
 561 //===---------------------------------------------------------------------===//
 562 // TargetLowering Callbacks
 563 //===---------------------------------------------------------------------===//
 564
 565 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 566                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 567
 568   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 569 }
 570
 571 SDValue AMDGPUTargetLowering::LowerReturn(
 572                                      SDValue Chain,
 573                                      CallingConv::ID CallConv,
 574                                      bool isVarArg,
 575                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 576                                      const SmallVectorImpl<SDValue> &OutVals,
 577                                      SDLoc DL, SelectionDAG &DAG) const {
 578   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 579 }
 580
 581 //===---------------------------------------------------------------------===//
 582 // Target specific lowering
 583 //===---------------------------------------------------------------------===//
 584
 585 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 586                                         SmallVectorImpl<SDValue> &InVals) const {
 587   SDValue Callee = CLI.Callee;
 588   SelectionDAG &DAG = CLI.DAG;
 589
 590   const Function &Fn = *DAG.getMachineFunction().getFunction();
 591
 592   StringRef FuncName("<unknown>");
 593
 594   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 595     FuncName = G->getSymbol();
 596   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 597     FuncName = G->getGlobal()->getName();
 598
 599   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 600   DAG.getContext()->diagnose(NoCalls);
 601   return SDValue();
 602 }
 603
 604 SDValue AMDGPUTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
 605                                                       SelectionDAG &DAG) const {
 606   const Function &Fn = *DAG.getMachineFunction().getFunction();
 607
 608   DiagnosticInfoUnsupported NoDynamicAlloca(Fn, "dynamic alloca");
 609   DAG.getContext()->diagnose(NoDynamicAlloca);
 610   return SDValue();
 611 }
 612
 613 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 614                                              SelectionDAG &DAG) const {
 615   switch (Op.getOpcode()) {
 616   default:
 617     Op.getNode()->dump();
 618     llvm_unreachable("Custom lowering code for this"
 619                      "instruction is not implemented yet!");
 620     break;
 621   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 622   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 623   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 624   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 625   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 626   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 627   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 628   case ISD::FREM: return LowerFREM(Op, DAG);
 629   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 630   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 631   case ISD::FRINT: return LowerFRINT(Op, DAG);
 632   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 633   case ISD::FROUND: return LowerFROUND(Op, DAG);
 634   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 635   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 636   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 637   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 638   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 639   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
 640   }
 641   return Op;
 642 }
 643
 644 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 645                                               SmallVectorImpl<SDValue> &Results,
 646                                               SelectionDAG &DAG) const {
 647   switch (N->getOpcode()) {
 648   case ISD::SIGN_EXTEND_INREG:
 649     // Different parts of legalization seem to interpret which type of
 650     // sign_extend_inreg is the one to check for custom lowering. The extended
 651     // from type is what really matters, but some places check for custom
 652     // lowering of the result type. This results in trying to use
 653     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 654     // nothing here and let the illegal result integer be handled normally.
 655     return;
 656   case ISD::LOAD: {
 657     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 658     if (!Node)
 659       return;
 660
 661     Results.push_back(SDValue(Node, 0));
 662     Results.push_back(SDValue(Node, 1));
 663     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 664     // function
 665     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 666     return;
 667   }
 668   case ISD::STORE: {
 669     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 670     if (Lowered.getNode())
 671       Results.push_back(Lowered);
 672     return;
 673   }
 674   default:
 675     return;
 676   }
 677 }
 678
 679 // FIXME: This implements accesses to initialized globals in the constant
 680 // address space by copying them to private and accessing that. It does not
 681 // properly handle illegal types or vectors. The private vector loads are not
 682 // scalarized, and the illegal scalars hit an assertion. This technique will not
 683 // work well with large initializers, and this should eventually be
 684 // removed. Initialized globals should be placed into a data section that the
 685 // runtime will load into a buffer before the kernel is executed. Uses of the
 686 // global need to be replaced with a pointer loaded from an implicit kernel
 687 // argument into this buffer holding the copy of the data, which will remove the
 688 // need for any of this.
 689 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 690                                                        const GlobalValue *GV,
 691                                                        const SDValue &InitPtr,
 692                                                        SDValue Chain,
 693                                                        SelectionDAG &DAG) const {
 694   const DataLayout &TD = DAG.getDataLayout();
 695   SDLoc DL(InitPtr);
 696   Type *InitTy = Init->getType();
 697
 698   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 699     EVT VT = EVT::getEVT(InitTy);
 700     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 701     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, DL, VT), InitPtr,
 702                         MachinePointerInfo(UndefValue::get(PtrTy)), false,
 703                         false, TD.getPrefTypeAlignment(InitTy));
 704   }
 705
 706   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 707     EVT VT = EVT::getEVT(CFP->getType());
 708     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 709     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, DL, VT), InitPtr,
 710                         MachinePointerInfo(UndefValue::get(PtrTy)), false,
 711                         false, TD.getPrefTypeAlignment(CFP->getType()));
 712   }
 713
 714   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 715     const StructLayout *SL = TD.getStructLayout(ST);
 716
 717     EVT PtrVT = InitPtr.getValueType();
 718     SmallVector<SDValue, 8> Chains;
 719
 720     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 721       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), DL, PtrVT);
 722       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 723
 724       Constant *Elt = Init->getAggregateElement(I);
 725       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 726     }
 727
 728     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 729   }
 730
 731   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 732     EVT PtrVT = InitPtr.getValueType();
 733
 734     unsigned NumElements;
 735     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 736       NumElements = AT->getNumElements();
 737     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 738       NumElements = VT->getNumElements();
 739     else
 740       llvm_unreachable("Unexpected type");
 741
 742     unsigned EltSize = TD.getTypeAllocSize(SeqTy->getElementType());
 743     SmallVector<SDValue, 8> Chains;
 744     for (unsigned i = 0; i < NumElements; ++i) {
 745       SDValue Offset = DAG.getConstant(i * EltSize, DL, PtrVT);
 746       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 747
 748       Constant *Elt = Init->getAggregateElement(i);
 749       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 750     }
 751
 752     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 753   }
 754
 755   if (isa<UndefValue>(Init)) {
 756     EVT VT = EVT::getEVT(InitTy);
 757     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 758     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 759                         MachinePointerInfo(UndefValue::get(PtrTy)), false,
 760                         false, TD.getPrefTypeAlignment(InitTy));
 761   }
 762
 763   Init->dump();
 764   llvm_unreachable("Unhandled constant initializer");
 765 }
 766
 767 static bool hasDefinedInitializer(const GlobalValue *GV) {
 768   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 769   if (!GVar || !GVar->hasInitializer())
 770     return false;
 771
 772   if (isa<UndefValue>(GVar->getInitializer()))
 773     return false;
 774
 775   return true;
 776 }
 777
 778 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 779                                                  SDValue Op,
 780                                                  SelectionDAG &DAG) const {
 781
 782   const DataLayout &DL = DAG.getDataLayout();
 783   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 784   const GlobalValue *GV = G->getGlobal();
 785
 786   switch (G->getAddressSpace()) {
 787   case AMDGPUAS::LOCAL_ADDRESS: {
 788     // XXX: What does the value of G->getOffset() mean?
 789     assert(G->getOffset() == 0 &&
 790          "Do not know what to do with an non-zero offset");
 791
 792     // TODO: We could emit code to handle the initialization somewhere.
 793     if (hasDefinedInitializer(GV))
 794       break;
 795
 796     unsigned Offset;
 797     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 798       uint64_t Size = DL.getTypeAllocSize(GV->getType()->getElementType());
 799       Offset = MFI->LDSSize;
 800       MFI->LocalMemoryObjects[GV] = Offset;
 801       // XXX: Account for alignment?
 802       MFI->LDSSize += Size;
 803     } else {
 804       Offset = MFI->LocalMemoryObjects[GV];
 805     }
 806
 807     return DAG.getConstant(Offset, SDLoc(Op),
 808                            getPointerTy(DL, AMDGPUAS::LOCAL_ADDRESS));
 809   }
 810   case AMDGPUAS::CONSTANT_ADDRESS: {
 811     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 812     Type *EltType = GV->getType()->getElementType();
 813     unsigned Size = DL.getTypeAllocSize(EltType);
 814     unsigned Alignment = DL.getPrefTypeAlignment(EltType);
 815
 816     MVT PrivPtrVT = getPointerTy(DL, AMDGPUAS::PRIVATE_ADDRESS);
 817     MVT ConstPtrVT = getPointerTy(DL, AMDGPUAS::CONSTANT_ADDRESS);
 818
 819     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 820     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 821
 822     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 823     if (!Var->hasInitializer()) {
 824       // This has no use, but bugpoint will hit it.
 825       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 826     }
 827
 828     const Constant *Init = Var->getInitializer();
 829     SmallVector<SDNode*, 8> WorkList;
 830
 831     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 832                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 833       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 834         continue;
 835       WorkList.push_back(*I);
 836     }
 837     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 838     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 839                                            E = WorkList.end(); I != E; ++I) {
 840       SmallVector<SDValue, 8> Ops;
 841       Ops.push_back(Chain);
 842       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 843         Ops.push_back((*I)->getOperand(i));
 844       }
 845       DAG.UpdateNodeOperands(*I, Ops);
 846     }
 847     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 848   }
 849   }
 850
 851   const Function &Fn = *DAG.getMachineFunction().getFunction();
 852   DiagnosticInfoUnsupported BadInit(Fn,
 853                                     "initializer for address space");
 854   DAG.getContext()->diagnose(BadInit);
 855   return SDValue();
 856 }
 857
 858 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 859                                                   SelectionDAG &DAG) const {
 860   SmallVector<SDValue, 8> Args;
 861
 862   for (const SDUse &U : Op->ops())
 863     DAG.ExtractVectorElements(U.get(), Args);
 864
 865   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 866 }
 867
 868 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 869                                                      SelectionDAG &DAG) const {
 870
 871   SmallVector<SDValue, 8> Args;
 872   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 873   EVT VT = Op.getValueType();
 874   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 875                             VT.getVectorNumElements());
 876
 877   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 878 }
 879
 880 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 881                                               SelectionDAG &DAG) const {
 882
 883   MachineFunction &MF = DAG.getMachineFunction();
 884   const AMDGPUFrameLowering *TFL = Subtarget->getFrameLowering();
 885
 886   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 887
 888   unsigned FrameIndex = FIN->getIndex();
 889   unsigned IgnoredFrameReg;
 890   unsigned Offset =
 891       TFL->getFrameIndexReference(MF, FrameIndex, IgnoredFrameReg);
 892   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF), SDLoc(Op),
 893                          Op.getValueType());
 894 }
 895
 896 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 897     SelectionDAG &DAG) const {
 898   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 899   SDLoc DL(Op);
 900   EVT VT = Op.getValueType();
 901
 902   switch (IntrinsicID) {
 903     default: return Op;
 904     case AMDGPUIntrinsic::AMDGPU_abs:
 905     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 906       return LowerIntrinsicIABS(Op, DAG);
 907     case AMDGPUIntrinsic::AMDGPU_lrp:
 908       return LowerIntrinsicLRP(Op, DAG);
 909
 910     case AMDGPUIntrinsic::AMDGPU_clamp:
 911     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 912       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 913                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 914
 915     case Intrinsic::AMDGPU_div_scale: {
 916       // 3rd parameter required to be a constant.
 917       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 918       if (!Param)
 919         return DAG.getUNDEF(VT);
 920
 921       // Translate to the operands expected by the machine instruction. The
 922       // first parameter must be the same as the first instruction.
 923       SDValue Numerator = Op.getOperand(1);
 924       SDValue Denominator = Op.getOperand(2);
 925
 926       // Note this order is opposite of the machine instruction's operations,
 927       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 928       // intrinsic has the numerator as the first operand to match a normal
 929       // division operation.
 930
 931       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 932
 933       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 934                          Denominator, Numerator);
 935     }
 936
 937     case Intrinsic::AMDGPU_div_fmas:
 938       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 939                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3),
 940                          Op.getOperand(4));
 941
 942     case Intrinsic::AMDGPU_div_fixup:
 943       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 944                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 945
 946     case Intrinsic::AMDGPU_trig_preop:
 947       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 948                          Op.getOperand(1), Op.getOperand(2));
 949
 950     case Intrinsic::AMDGPU_rcp:
 951       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 952
 953     case Intrinsic::AMDGPU_rsq:
 954       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 955
 956     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 957       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 958
 959     case Intrinsic::AMDGPU_rsq_clamped:
 960       if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
 961         Type *Type = VT.getTypeForEVT(*DAG.getContext());
 962         APFloat Max = APFloat::getLargest(Type->getFltSemantics());
 963         APFloat Min = APFloat::getLargest(Type->getFltSemantics(), true);
 964
 965         SDValue Rsq = DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 966         SDValue Tmp = DAG.getNode(ISD::FMINNUM, DL, VT, Rsq,
 967                                   DAG.getConstantFP(Max, DL, VT));
 968         return DAG.getNode(ISD::FMAXNUM, DL, VT, Tmp,
 969                            DAG.getConstantFP(Min, DL, VT));
 970       } else {
 971         return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 972       }
 973
 974     case Intrinsic::AMDGPU_ldexp:
 975       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 976                                                    Op.getOperand(2));
 977
 978     case AMDGPUIntrinsic::AMDGPU_imax:
 979       return DAG.getNode(ISD::SMAX, DL, VT, Op.getOperand(1),
 980                                             Op.getOperand(2));
 981     case AMDGPUIntrinsic::AMDGPU_umax:
 982       return DAG.getNode(ISD::UMAX, DL, VT, Op.getOperand(1),
 983                                             Op.getOperand(2));
 984     case AMDGPUIntrinsic::AMDGPU_imin:
 985       return DAG.getNode(ISD::SMIN, DL, VT, Op.getOperand(1),
 986                                             Op.getOperand(2));
 987     case AMDGPUIntrinsic::AMDGPU_umin:
 988       return DAG.getNode(ISD::UMIN, DL, VT, Op.getOperand(1),
 989                                             Op.getOperand(2));
 990
 991     case AMDGPUIntrinsic::AMDGPU_umul24:
 992       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 993                          Op.getOperand(1), Op.getOperand(2));
 994
 995     case AMDGPUIntrinsic::AMDGPU_imul24:
 996       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 997                          Op.getOperand(1), Op.getOperand(2));
 998
 999     case AMDGPUIntrinsic::AMDGPU_umad24:
1000       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
1001                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
1002
1003     case AMDGPUIntrinsic::AMDGPU_imad24:
1004       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
1005                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
1006
1007     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
1008       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
1009
1010     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
1011       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
1012
1013     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
1014       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
1015
1016     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
1017       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
1018
1019     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
1020       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
1021                          Op.getOperand(1),
1022                          Op.getOperand(2),
1023                          Op.getOperand(3));
1024
1025     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
1026       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
1027                          Op.getOperand(1),
1028                          Op.getOperand(2),
1029                          Op.getOperand(3));
1030
1031     case AMDGPUIntrinsic::AMDGPU_bfi:
1032       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
1033                          Op.getOperand(1),
1034                          Op.getOperand(2),
1035                          Op.getOperand(3));
1036
1037     case AMDGPUIntrinsic::AMDGPU_bfm:
1038       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
1039                          Op.getOperand(1),
1040                          Op.getOperand(2));
1041
1042   case Intrinsic::AMDGPU_class:
1043     return DAG.getNode(AMDGPUISD::FP_CLASS, DL, VT,
1044                        Op.getOperand(1), Op.getOperand(2));
1045
1046     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
1047       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
1048
1049     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
1050       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
1051     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
1052       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
1053     case AMDGPUIntrinsic::AMDGPU_brev: // Legacy name
1054       return DAG.getNode(ISD::BITREVERSE, DL, VT, Op.getOperand(1));
1055   }
1056 }
1057
1058 ///IABS(a) = SMAX(sub(0, a), a)
1059 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
1060                                                  SelectionDAG &DAG) const {
1061   SDLoc DL(Op);
1062   EVT VT = Op.getValueType();
1063   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
1064                             Op.getOperand(1));
1065
1066   return DAG.getNode(ISD::SMAX, DL, VT, Neg, Op.getOperand(1));
1067 }
1068
1069 /// Linear Interpolation
1070 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
1071 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
1072                                                 SelectionDAG &DAG) const {
1073   SDLoc DL(Op);
1074   EVT VT = Op.getValueType();
1075   // TODO: Should this propagate fast-math-flags?
1076   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
1077                                 DAG.getConstantFP(1.0f, DL, MVT::f32),
1078                                 Op.getOperand(1));
1079   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
1080                                                     Op.getOperand(3));
1081   return DAG.getNode(ISD::FADD, DL, VT,
1082       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
1083       OneSubAC);
1084 }
1085
1086 /// \brief Generate Min/Max node
1087 SDValue AMDGPUTargetLowering::CombineFMinMaxLegacy(SDLoc DL,
1088                                                    EVT VT,
1089                                                    SDValue LHS,
1090                                                    SDValue RHS,
1091                                                    SDValue True,
1092                                                    SDValue False,
1093                                                    SDValue CC,
1094                                                    DAGCombinerInfo &DCI) const {
1095   if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1096     return SDValue();
1097
1098   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1099     return SDValue();
1100
1101   SelectionDAG &DAG = DCI.DAG;
1102   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1103   switch (CCOpcode) {
1104   case ISD::SETOEQ:
1105   case ISD::SETONE:
1106   case ISD::SETUNE:
1107   case ISD::SETNE:
1108   case ISD::SETUEQ:
1109   case ISD::SETEQ:
1110   case ISD::SETFALSE:
1111   case ISD::SETFALSE2:
1112   case ISD::SETTRUE:
1113   case ISD::SETTRUE2:
1114   case ISD::SETUO:
1115   case ISD::SETO:
1116     break;
1117   case ISD::SETULE:
1118   case ISD::SETULT: {
1119     if (LHS == True)
1120       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1121     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1122   }
1123   case ISD::SETOLE:
1124   case ISD::SETOLT:
1125   case ISD::SETLE:
1126   case ISD::SETLT: {
1127     // Ordered. Assume ordered for undefined.
1128
1129     // Only do this after legalization to avoid interfering with other combines
1130     // which might occur.
1131     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1132         !DCI.isCalledByLegalizer())
1133       return SDValue();
1134
1135     // We need to permute the operands to get the correct NaN behavior. The
1136     // selected operand is the second one based on the failing compare with NaN,
1137     // so permute it based on the compare type the hardware uses.
1138     if (LHS == True)
1139       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1140     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1141   }
1142   case ISD::SETUGE:
1143   case ISD::SETUGT: {
1144     if (LHS == True)
1145       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1146     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1147   }
1148   case ISD::SETGT:
1149   case ISD::SETGE:
1150   case ISD::SETOGE:
1151   case ISD::SETOGT: {
1152     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1153         !DCI.isCalledByLegalizer())
1154       return SDValue();
1155
1156     if (LHS == True)
1157       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1158     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1159   }
1160   case ISD::SETCC_INVALID:
1161     llvm_unreachable("Invalid setcc condcode!");
1162   }
1163   return SDValue();
1164 }
1165
1166 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1167                                                   SelectionDAG &DAG) const {
1168   LoadSDNode *Load = cast<LoadSDNode>(Op);
1169   EVT MemVT = Load->getMemoryVT();
1170   EVT MemEltVT = MemVT.getVectorElementType();
1171
1172   EVT LoadVT = Op.getValueType();
1173   EVT EltVT = LoadVT.getVectorElementType();
1174   EVT PtrVT = Load->getBasePtr().getValueType();
1175
1176   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1177   SmallVector<SDValue, 8> Loads;
1178   SmallVector<SDValue, 8> Chains;
1179
1180   SDLoc SL(Op);
1181   unsigned MemEltSize = MemEltVT.getStoreSize();
1182   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1183
1184   for (unsigned i = 0; i < NumElts; ++i) {
1185     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1186                               DAG.getConstant(i * MemEltSize, SL, PtrVT));
1187
1188     SDValue NewLoad
1189       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1190                        Load->getChain(), Ptr,
1191                        SrcValue.getWithOffset(i * MemEltSize),
1192                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1193                        Load->isInvariant(), Load->getAlignment());
1194     Loads.push_back(NewLoad.getValue(0));
1195     Chains.push_back(NewLoad.getValue(1));
1196   }
1197
1198   SDValue Ops[] = {
1199     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1200     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1201   };
1202
1203   return DAG.getMergeValues(Ops, SL);
1204 }
1205
1206 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1207                                               SelectionDAG &DAG) const {
1208   EVT VT = Op.getValueType();
1209
1210   // If this is a 2 element vector, we really want to scalarize and not create
1211   // weird 1 element vectors.
1212   if (VT.getVectorNumElements() == 2)
1213     return ScalarizeVectorLoad(Op, DAG);
1214
1215   LoadSDNode *Load = cast<LoadSDNode>(Op);
1216   SDValue BasePtr = Load->getBasePtr();
1217   EVT PtrVT = BasePtr.getValueType();
1218   EVT MemVT = Load->getMemoryVT();
1219   SDLoc SL(Op);
1220
1221   const MachinePointerInfo &SrcValue = Load->getMemOperand()->getPointerInfo();
1222
1223   EVT LoVT, HiVT;
1224   EVT LoMemVT, HiMemVT;
1225   SDValue Lo, Hi;
1226
1227   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1228   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1229   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1230
1231   unsigned Size = LoMemVT.getStoreSize();
1232   unsigned BaseAlign = Load->getAlignment();
1233   unsigned HiAlign = MinAlign(BaseAlign, Size);
1234
1235   SDValue LoLoad
1236     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1237                      Load->getChain(), BasePtr,
1238                      SrcValue,
1239                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1240                      Load->isInvariant(), BaseAlign);
1241
1242   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1243                               DAG.getConstant(Size, SL, PtrVT));
1244
1245   SDValue HiLoad
1246     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1247                      Load->getChain(), HiPtr,
1248                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1249                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1250                      Load->isInvariant(), HiAlign);
1251
1252   SDValue Ops[] = {
1253     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1254     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1255                 LoLoad.getValue(1), HiLoad.getValue(1))
1256   };
1257
1258   return DAG.getMergeValues(Ops, SL);
1259 }
1260
1261 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1262                                                SelectionDAG &DAG) const {
1263   StoreSDNode *Store = cast<StoreSDNode>(Op);
1264   EVT MemVT = Store->getMemoryVT();
1265   unsigned MemBits = MemVT.getSizeInBits();
1266
1267   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1268   // truncating store into an i32 store.
1269   // XXX: We could also handle optimize other vector bitwidths.
1270   if (!MemVT.isVector() || MemBits > 32) {
1271     return SDValue();
1272   }
1273
1274   SDLoc DL(Op);
1275   SDValue Value = Store->getValue();
1276   EVT VT = Value.getValueType();
1277   EVT ElemVT = VT.getVectorElementType();
1278   SDValue Ptr = Store->getBasePtr();
1279   EVT MemEltVT = MemVT.getVectorElementType();
1280   unsigned MemEltBits = MemEltVT.getSizeInBits();
1281   unsigned MemNumElements = MemVT.getVectorNumElements();
1282   unsigned PackedSize = MemVT.getStoreSizeInBits();
1283   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, DL, MVT::i32);
1284
1285   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1286
1287   SDValue PackedValue;
1288   for (unsigned i = 0; i < MemNumElements; ++i) {
1289     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1290                               DAG.getConstant(i, DL, MVT::i32));
1291     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1292     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1293
1294     SDValue Shift = DAG.getConstant(MemEltBits * i, DL, MVT::i32);
1295     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1296
1297     if (i == 0) {
1298       PackedValue = Elt;
1299     } else {
1300       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1301     }
1302   }
1303
1304   if (PackedSize < 32) {
1305     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1306     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1307                              Store->getMemOperand()->getPointerInfo(),
1308                              PackedVT,
1309                              Store->isNonTemporal(), Store->isVolatile(),
1310                              Store->getAlignment());
1311   }
1312
1313   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1314                       Store->getMemOperand()->getPointerInfo(),
1315                       Store->isVolatile(),  Store->isNonTemporal(),
1316                       Store->getAlignment());
1317 }
1318
1319 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1320                                                    SelectionDAG &DAG) const {
1321   StoreSDNode *Store = cast<StoreSDNode>(Op);
1322   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1323   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1324   EVT PtrVT = Store->getBasePtr().getValueType();
1325   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1326   SDLoc SL(Op);
1327
1328   SmallVector<SDValue, 8> Chains;
1329
1330   unsigned EltSize = MemEltVT.getStoreSize();
1331   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1332
1333   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1334     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1335                               Store->getValue(),
1336                               DAG.getConstant(i, SL, MVT::i32));
1337
1338     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), SL, PtrVT);
1339     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1340     SDValue NewStore =
1341       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1342                         SrcValue.getWithOffset(i * EltSize),
1343                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1344                         Store->getAlignment());
1345     Chains.push_back(NewStore);
1346   }
1347
1348   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1349 }
1350
1351 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1352                                                SelectionDAG &DAG) const {
1353   StoreSDNode *Store = cast<StoreSDNode>(Op);
1354   SDValue Val = Store->getValue();
1355   EVT VT = Val.getValueType();
1356
1357   // If this is a 2 element vector, we really want to scalarize and not create
1358   // weird 1 element vectors.
1359   if (VT.getVectorNumElements() == 2)
1360     return ScalarizeVectorStore(Op, DAG);
1361
1362   EVT MemVT = Store->getMemoryVT();
1363   SDValue Chain = Store->getChain();
1364   SDValue BasePtr = Store->getBasePtr();
1365   SDLoc SL(Op);
1366
1367   EVT LoVT, HiVT;
1368   EVT LoMemVT, HiMemVT;
1369   SDValue Lo, Hi;
1370
1371   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1372   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1373   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1374
1375   EVT PtrVT = BasePtr.getValueType();
1376   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1377                               DAG.getConstant(LoMemVT.getStoreSize(), SL,
1378                                               PtrVT));
1379
1380   const MachinePointerInfo &SrcValue = Store->getMemOperand()->getPointerInfo();
1381   unsigned BaseAlign = Store->getAlignment();
1382   unsigned Size = LoMemVT.getStoreSize();
1383   unsigned HiAlign = MinAlign(BaseAlign, Size);
1384
1385   SDValue LoStore
1386     = DAG.getTruncStore(Chain, SL, Lo,
1387                         BasePtr,
1388                         SrcValue,
1389                         LoMemVT,
1390                         Store->isNonTemporal(),
1391                         Store->isVolatile(),
1392                         BaseAlign);
1393   SDValue HiStore
1394     = DAG.getTruncStore(Chain, SL, Hi,
1395                         HiPtr,
1396                         SrcValue.getWithOffset(Size),
1397                         HiMemVT,
1398                         Store->isNonTemporal(),
1399                         Store->isVolatile(),
1400                         HiAlign);
1401
1402   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1403 }
1404
1405
1406 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1407   SDLoc DL(Op);
1408   LoadSDNode *Load = cast<LoadSDNode>(Op);
1409   ISD::LoadExtType ExtType = Load->getExtensionType();
1410   EVT VT = Op.getValueType();
1411   EVT MemVT = Load->getMemoryVT();
1412
1413   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1414     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1415     // FIXME: Copied from PPC
1416     // First, load into 32 bits, then truncate to 1 bit.
1417
1418     SDValue Chain = Load->getChain();
1419     SDValue BasePtr = Load->getBasePtr();
1420     MachineMemOperand *MMO = Load->getMemOperand();
1421
1422     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1423                                    BasePtr, MVT::i8, MMO);
1424
1425     SDValue Ops[] = {
1426       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1427       NewLD.getValue(1)
1428     };
1429
1430     return DAG.getMergeValues(Ops, DL);
1431   }
1432
1433   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1434       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1435       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1436     return SDValue();
1437
1438   // <SI && AS=PRIVATE && EXTLOAD && size < 32bit,
1439   // register (2-)byte extract.
1440
1441   // Get Register holding the target.
1442   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1443                             DAG.getConstant(2, DL, MVT::i32));
1444   // Load the Register.
1445   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1446                             Load->getChain(), Ptr,
1447                             DAG.getTargetConstant(0, DL, MVT::i32),
1448                             Op.getOperand(2));
1449
1450   // Get offset within the register.
1451   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1452                                 Load->getBasePtr(),
1453                                 DAG.getConstant(0x3, DL, MVT::i32));
1454
1455   // Bit offset of target byte (byteIdx * 8).
1456   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1457                                  DAG.getConstant(3, DL, MVT::i32));
1458
1459   // Shift to the right.
1460   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1461
1462   // Eliminate the upper bits by setting them to ...
1463   EVT MemEltVT = MemVT.getScalarType();
1464
1465   // ... ones.
1466   if (ExtType == ISD::SEXTLOAD) {
1467     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1468
1469     SDValue Ops[] = {
1470       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1471       Load->getChain()
1472     };
1473
1474     return DAG.getMergeValues(Ops, DL);
1475   }
1476
1477   // ... or zeros.
1478   SDValue Ops[] = {
1479     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1480     Load->getChain()
1481   };
1482
1483   return DAG.getMergeValues(Ops, DL);
1484 }
1485
1486 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1487   SDLoc DL(Op);
1488   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1489   if (Result.getNode()) {
1490     return Result;
1491   }
1492
1493   StoreSDNode *Store = cast<StoreSDNode>(Op);
1494   SDValue Chain = Store->getChain();
1495   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1496        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1497       Store->getValue().getValueType().isVector()) {
1498     return SplitVectorStore(Op, DAG);
1499   }
1500
1501   EVT MemVT = Store->getMemoryVT();
1502   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1503       MemVT.bitsLT(MVT::i32)) {
1504     unsigned Mask = 0;
1505     if (Store->getMemoryVT() == MVT::i8) {
1506       Mask = 0xff;
1507     } else if (Store->getMemoryVT() == MVT::i16) {
1508       Mask = 0xffff;
1509     }
1510     SDValue BasePtr = Store->getBasePtr();
1511     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1512                               DAG.getConstant(2, DL, MVT::i32));
1513     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1514                               Chain, Ptr,
1515                               DAG.getTargetConstant(0, DL, MVT::i32));
1516
1517     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1518                                   DAG.getConstant(0x3, DL, MVT::i32));
1519
1520     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1521                                    DAG.getConstant(3, DL, MVT::i32));
1522
1523     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1524                                     Store->getValue());
1525
1526     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1527
1528     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1529                                        MaskedValue, ShiftAmt);
1530
1531     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32,
1532                                   DAG.getConstant(Mask, DL, MVT::i32),
1533                                   ShiftAmt);
1534     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1535                           DAG.getConstant(0xffffffff, DL, MVT::i32));
1536     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1537
1538     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1539     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1540                        Chain, Value, Ptr,
1541                        DAG.getTargetConstant(0, DL, MVT::i32));
1542   }
1543   return SDValue();
1544 }
1545
1546 // This is a shortcut for integer division because we have fast i32<->f32
1547 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1548 // float is enough to accurately represent up to a 24-bit integer.
1549 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1550   SDLoc DL(Op);
1551   EVT VT = Op.getValueType();
1552   SDValue LHS = Op.getOperand(0);
1553   SDValue RHS = Op.getOperand(1);
1554   MVT IntVT = MVT::i32;
1555   MVT FltVT = MVT::f32;
1556
1557   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1558   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1559
1560   if (VT.isVector()) {
1561     unsigned NElts = VT.getVectorNumElements();
1562     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1563     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1564   }
1565
1566   unsigned BitSize = VT.getScalarType().getSizeInBits();
1567
1568   SDValue jq = DAG.getConstant(1, DL, IntVT);
1569
1570   if (sign) {
1571     // char|short jq = ia ^ ib;
1572     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1573
1574     // jq = jq >> (bitsize - 2)
1575     jq = DAG.getNode(ISD::SRA, DL, VT, jq,
1576                      DAG.getConstant(BitSize - 2, DL, VT));
1577
1578     // jq = jq | 0x1
1579     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, DL, VT));
1580
1581     // jq = (int)jq
1582     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1583   }
1584
1585   // int ia = (int)LHS;
1586   SDValue ia = sign ?
1587     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1588
1589   // int ib, (int)RHS;
1590   SDValue ib = sign ?
1591     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1592
1593   // float fa = (float)ia;
1594   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1595
1596   // float fb = (float)ib;
1597   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1598
1599   // TODO: Should this propagate fast-math-flags?
1600   // float fq = native_divide(fa, fb);
1601   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1602                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1603
1604   // fq = trunc(fq);
1605   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1606
1607   // float fqneg = -fq;
1608   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1609
1610   // float fr = mad(fqneg, fb, fa);
1611   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1612                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1613
1614   // int iq = (int)fq;
1615   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1616
1617   // fr = fabs(fr);
1618   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1619
1620   // fb = fabs(fb);
1621   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1622
1623   EVT SetCCVT = getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT);
1624
1625   // int cv = fr >= fb;
1626   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1627
1628   // jq = (cv ? jq : 0);
1629   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, DL, VT));
1630
1631   // dst = trunc/extend to legal type
1632   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1633
1634   // dst = iq + jq;
1635   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1636
1637   // Rem needs compensation, it's easier to recompute it
1638   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1639   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1640
1641   SDValue Res[2] = {
1642     Div,
1643     Rem
1644   };
1645   return DAG.getMergeValues(Res, DL);
1646 }
1647
1648 void AMDGPUTargetLowering::LowerUDIVREM64(SDValue Op,
1649                                       SelectionDAG &DAG,
1650                                       SmallVectorImpl<SDValue> &Results) const {
1651   assert(Op.getValueType() == MVT::i64);
1652
1653   SDLoc DL(Op);
1654   EVT VT = Op.getValueType();
1655   EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1656
1657   SDValue one = DAG.getConstant(1, DL, HalfVT);
1658   SDValue zero = DAG.getConstant(0, DL, HalfVT);
1659
1660   //HiLo split
1661   SDValue LHS = Op.getOperand(0);
1662   SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
1663   SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
1664
1665   SDValue RHS = Op.getOperand(1);
1666   SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
1667   SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
1668
1669   if (VT == MVT::i64 &&
1670     DAG.MaskedValueIsZero(RHS, APInt::getHighBitsSet(64, 32)) &&
1671     DAG.MaskedValueIsZero(LHS, APInt::getHighBitsSet(64, 32))) {
1672
1673     SDValue Res = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(HalfVT, HalfVT),
1674                               LHS_Lo, RHS_Lo);
1675
1676     SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, Res.getValue(0), zero);
1677     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, Res.getValue(1), zero);
1678     Results.push_back(DIV);
1679     Results.push_back(REM);
1680     return;
1681   }
1682
1683   // Get Speculative values
1684   SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
1685   SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
1686
1687   SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
1688   SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, zero);
1689
1690   SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
1691   SDValue DIV_Lo = zero;
1692
1693   const unsigned halfBitWidth = HalfVT.getSizeInBits();
1694
1695   for (unsigned i = 0; i < halfBitWidth; ++i) {
1696     const unsigned bitPos = halfBitWidth - i - 1;
1697     SDValue POS = DAG.getConstant(bitPos, DL, HalfVT);
1698     // Get value of high bit
1699     SDValue HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
1700     HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
1701     HBit = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, HBit);
1702
1703     // Shift
1704     REM = DAG.getNode(ISD::SHL, DL, VT, REM, DAG.getConstant(1, DL, VT));
1705     // Add LHS high bit
1706     REM = DAG.getNode(ISD::OR, DL, VT, REM, HBit);
1707
1708     SDValue BIT = DAG.getConstant(1 << bitPos, DL, HalfVT);
1709     SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETUGE);
1710
1711     DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
1712
1713     // Update REM
1714     SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
1715     REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETUGE);
1716   }
1717
1718   SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
1719   Results.push_back(DIV);
1720   Results.push_back(REM);
1721 }
1722
1723 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1724                                            SelectionDAG &DAG) const {
1725   SDLoc DL(Op);
1726   EVT VT = Op.getValueType();
1727
1728   if (VT == MVT::i64) {
1729     SmallVector<SDValue, 2> Results;
1730     LowerUDIVREM64(Op, DAG, Results);
1731     return DAG.getMergeValues(Results, DL);
1732   }
1733
1734   SDValue Num = Op.getOperand(0);
1735   SDValue Den = Op.getOperand(1);
1736
1737   if (VT == MVT::i32) {
1738     if (DAG.MaskedValueIsZero(Num, APInt::getHighBitsSet(32, 8)) &&
1739         DAG.MaskedValueIsZero(Den, APInt::getHighBitsSet(32, 8))) {
1740       // TODO: We technically could do this for i64, but shouldn't that just be
1741       // handled by something generally reducing 64-bit division on 32-bit
1742       // values to 32-bit?
1743       return LowerDIVREM24(Op, DAG, false);
1744     }
1745   }
1746
1747   // RCP =  URECIP(Den) = 2^32 / Den + e
1748   // e is rounding error.
1749   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1750
1751   // RCP_LO = mul(RCP, Den) */
1752   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1753
1754   // RCP_HI = mulhu (RCP, Den) */
1755   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1756
1757   // NEG_RCP_LO = -RCP_LO
1758   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
1759                                                      RCP_LO);
1760
1761   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1762   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, DL, VT),
1763                                            NEG_RCP_LO, RCP_LO,
1764                                            ISD::SETEQ);
1765   // Calculate the rounding error from the URECIP instruction
1766   // E = mulhu(ABS_RCP_LO, RCP)
1767   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1768
1769   // RCP_A_E = RCP + E
1770   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1771
1772   // RCP_S_E = RCP - E
1773   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1774
1775   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1776   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, DL, VT),
1777                                      RCP_A_E, RCP_S_E,
1778                                      ISD::SETEQ);
1779   // Quotient = mulhu(Tmp0, Num)
1780   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1781
1782   // Num_S_Remainder = Quotient * Den
1783   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1784
1785   // Remainder = Num - Num_S_Remainder
1786   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1787
1788   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1789   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1790                                                  DAG.getConstant(-1, DL, VT),
1791                                                  DAG.getConstant(0, DL, VT),
1792                                                  ISD::SETUGE);
1793   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1794   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1795                                                   Num_S_Remainder,
1796                                                   DAG.getConstant(-1, DL, VT),
1797                                                   DAG.getConstant(0, DL, VT),
1798                                                   ISD::SETUGE);
1799   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1800   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1801                                                Remainder_GE_Zero);
1802
1803   // Calculate Division result:
1804
1805   // Quotient_A_One = Quotient + 1
1806   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1807                                        DAG.getConstant(1, DL, VT));
1808
1809   // Quotient_S_One = Quotient - 1
1810   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1811                                        DAG.getConstant(1, DL, VT));
1812
1813   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1814   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, DL, VT),
1815                                      Quotient, Quotient_A_One, ISD::SETEQ);
1816
1817   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1818   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, DL, VT),
1819                             Quotient_S_One, Div, ISD::SETEQ);
1820
1821   // Calculate Rem result:
1822
1823   // Remainder_S_Den = Remainder - Den
1824   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1825
1826   // Remainder_A_Den = Remainder + Den
1827   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1828
1829   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1830   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, DL, VT),
1831                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1832
1833   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1834   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, DL, VT),
1835                             Remainder_A_Den, Rem, ISD::SETEQ);
1836   SDValue Ops[2] = {
1837     Div,
1838     Rem
1839   };
1840   return DAG.getMergeValues(Ops, DL);
1841 }
1842
1843 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1844                                            SelectionDAG &DAG) const {
1845   SDLoc DL(Op);
1846   EVT VT = Op.getValueType();
1847
1848   SDValue LHS = Op.getOperand(0);
1849   SDValue RHS = Op.getOperand(1);
1850
1851   SDValue Zero = DAG.getConstant(0, DL, VT);
1852   SDValue NegOne = DAG.getConstant(-1, DL, VT);
1853
1854   if (VT == MVT::i32 &&
1855       DAG.ComputeNumSignBits(LHS) > 8 &&
1856       DAG.ComputeNumSignBits(RHS) > 8) {
1857     return LowerDIVREM24(Op, DAG, true);
1858   }
1859   if (VT == MVT::i64 &&
1860       DAG.ComputeNumSignBits(LHS) > 32 &&
1861       DAG.ComputeNumSignBits(RHS) > 32) {
1862     EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1863
1864     //HiLo split
1865     SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, Zero);
1866     SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, Zero);
1867     SDValue DIVREM = DAG.getNode(ISD::SDIVREM, DL, DAG.getVTList(HalfVT, HalfVT),
1868                                  LHS_Lo, RHS_Lo);
1869     SDValue Res[2] = {
1870       DAG.getNode(ISD::SIGN_EXTEND, DL, VT, DIVREM.getValue(0)),
1871       DAG.getNode(ISD::SIGN_EXTEND, DL, VT, DIVREM.getValue(1))
1872     };
1873     return DAG.getMergeValues(Res, DL);
1874   }
1875
1876   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1877   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1878   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1879   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1880
1881   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1882   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1883
1884   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1885   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1886
1887   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1888   SDValue Rem = Div.getValue(1);
1889
1890   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1891   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1892
1893   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1894   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1895
1896   SDValue Res[2] = {
1897     Div,
1898     Rem
1899   };
1900   return DAG.getMergeValues(Res, DL);
1901 }
1902
1903 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1904 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1905   SDLoc SL(Op);
1906   EVT VT = Op.getValueType();
1907   SDValue X = Op.getOperand(0);
1908   SDValue Y = Op.getOperand(1);
1909
1910   // TODO: Should this propagate fast-math-flags?
1911
1912   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1913   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1914   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1915
1916   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1917 }
1918
1919 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1920   SDLoc SL(Op);
1921   SDValue Src = Op.getOperand(0);
1922
1923   // result = trunc(src)
1924   // if (src > 0.0 && src != result)
1925   //   result += 1.0
1926
1927   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1928
1929   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f64);
1930   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f64);
1931
1932   EVT SetCCVT =
1933       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f64);
1934
1935   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1936   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1937   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1938
1939   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1940   // TODO: Should this propagate fast-math-flags?
1941   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1942 }
1943
1944 static SDValue extractF64Exponent(SDValue Hi, SDLoc SL, SelectionDAG &DAG) {
1945   const unsigned FractBits = 52;
1946   const unsigned ExpBits = 11;
1947
1948   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1949                                 Hi,
1950                                 DAG.getConstant(FractBits - 32, SL, MVT::i32),
1951                                 DAG.getConstant(ExpBits, SL, MVT::i32));
1952   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1953                             DAG.getConstant(1023, SL, MVT::i32));
1954
1955   return Exp;
1956 }
1957
1958 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1959   SDLoc SL(Op);
1960   SDValue Src = Op.getOperand(0);
1961
1962   assert(Op.getValueType() == MVT::f64);
1963
1964   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
1965   const SDValue One = DAG.getConstant(1, SL, MVT::i32);
1966
1967   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1968
1969   // Extract the upper half, since this is where we will find the sign and
1970   // exponent.
1971   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1972
1973   SDValue Exp = extractF64Exponent(Hi, SL, DAG);
1974
1975   const unsigned FractBits = 52;
1976
1977   // Extract the sign bit.
1978   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, SL, MVT::i32);
1979   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1980
1981   // Extend back to to 64-bits.
1982   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1983                                   Zero, SignBit);
1984   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1985
1986   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1987   const SDValue FractMask
1988     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, SL, MVT::i64);
1989
1990   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1991   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1992   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1993
1994   EVT SetCCVT =
1995       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i32);
1996
1997   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, SL, MVT::i32);
1998
1999   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
2000   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
2001
2002   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
2003   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
2004
2005   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
2006 }
2007
2008 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
2009   SDLoc SL(Op);
2010   SDValue Src = Op.getOperand(0);
2011
2012   assert(Op.getValueType() == MVT::f64);
2013
2014   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
2015   SDValue C1 = DAG.getConstantFP(C1Val, SL, MVT::f64);
2016   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
2017
2018   // TODO: Should this propagate fast-math-flags?
2019
2020   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
2021   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
2022
2023   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
2024
2025   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
2026   SDValue C2 = DAG.getConstantFP(C2Val, SL, MVT::f64);
2027
2028   EVT SetCCVT =
2029       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f64);
2030   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
2031
2032   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
2033 }
2034
2035 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
2036   // FNEARBYINT and FRINT are the same, except in their handling of FP
2037   // exceptions. Those aren't really meaningful for us, and OpenCL only has
2038   // rint, so just treat them as equivalent.
2039   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
2040 }
2041
2042 // XXX - May require not supporting f32 denormals?
2043 SDValue AMDGPUTargetLowering::LowerFROUND32(SDValue Op, SelectionDAG &DAG) const {
2044   SDLoc SL(Op);
2045   SDValue X = Op.getOperand(0);
2046
2047   SDValue T = DAG.getNode(ISD::FTRUNC, SL, MVT::f32, X);
2048
2049   // TODO: Should this propagate fast-math-flags?
2050
2051   SDValue Diff = DAG.getNode(ISD::FSUB, SL, MVT::f32, X, T);
2052
2053   SDValue AbsDiff = DAG.getNode(ISD::FABS, SL, MVT::f32, Diff);
2054
2055   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f32);
2056   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f32);
2057   const SDValue Half = DAG.getConstantFP(0.5, SL, MVT::f32);
2058
2059   SDValue SignOne = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f32, One, X);
2060
2061   EVT SetCCVT =
2062       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f32);
2063
2064   SDValue Cmp = DAG.getSetCC(SL, SetCCVT, AbsDiff, Half, ISD::SETOGE);
2065
2066   SDValue Sel = DAG.getNode(ISD::SELECT, SL, MVT::f32, Cmp, SignOne, Zero);
2067
2068   return DAG.getNode(ISD::FADD, SL, MVT::f32, T, Sel);
2069 }
2070
2071 SDValue AMDGPUTargetLowering::LowerFROUND64(SDValue Op, SelectionDAG &DAG) const {
2072   SDLoc SL(Op);
2073   SDValue X = Op.getOperand(0);
2074
2075   SDValue L = DAG.getNode(ISD::BITCAST, SL, MVT::i64, X);
2076
2077   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
2078   const SDValue One = DAG.getConstant(1, SL, MVT::i32);
2079   const SDValue NegOne = DAG.getConstant(-1, SL, MVT::i32);
2080   const SDValue FiftyOne = DAG.getConstant(51, SL, MVT::i32);
2081   EVT SetCCVT =
2082       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i32);
2083
2084   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, X);
2085
2086   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC, One);
2087
2088   SDValue Exp = extractF64Exponent(Hi, SL, DAG);
2089
2090   const SDValue Mask = DAG.getConstant(INT64_C(0x000fffffffffffff), SL,
2091                                        MVT::i64);
2092
2093   SDValue M = DAG.getNode(ISD::SRA, SL, MVT::i64, Mask, Exp);
2094   SDValue D = DAG.getNode(ISD::SRA, SL, MVT::i64,
2095                           DAG.getConstant(INT64_C(0x0008000000000000), SL,
2096                                           MVT::i64),
2097                           Exp);
2098
2099   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, L, M);
2100   SDValue Tmp1 = DAG.getSetCC(SL, SetCCVT,
2101                               DAG.getConstant(0, SL, MVT::i64), Tmp0,
2102                               ISD::SETNE);
2103
2104   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, Tmp1,
2105                              D, DAG.getConstant(0, SL, MVT::i64));
2106   SDValue K = DAG.getNode(ISD::ADD, SL, MVT::i64, L, Tmp2);
2107
2108   K = DAG.getNode(ISD::AND, SL, MVT::i64, K, DAG.getNOT(SL, M, MVT::i64));
2109   K = DAG.getNode(ISD::BITCAST, SL, MVT::f64, K);
2110
2111   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
2112   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
2113   SDValue ExpEqNegOne = DAG.getSetCC(SL, SetCCVT, NegOne, Exp, ISD::SETEQ);
2114
2115   SDValue Mag = DAG.getNode(ISD::SELECT, SL, MVT::f64,
2116                             ExpEqNegOne,
2117                             DAG.getConstantFP(1.0, SL, MVT::f64),
2118                             DAG.getConstantFP(0.0, SL, MVT::f64));
2119
2120   SDValue S = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, Mag, X);
2121
2122   K = DAG.getNode(ISD::SELECT, SL, MVT::f64, ExpLt0, S, K);
2123   K = DAG.getNode(ISD::SELECT, SL, MVT::f64, ExpGt51, X, K);
2124
2125   return K;
2126 }
2127
2128 SDValue AMDGPUTargetLowering::LowerFROUND(SDValue Op, SelectionDAG &DAG) const {
2129   EVT VT = Op.getValueType();
2130
2131   if (VT == MVT::f32)
2132     return LowerFROUND32(Op, DAG);
2133
2134   if (VT == MVT::f64)
2135     return LowerFROUND64(Op, DAG);
2136
2137   llvm_unreachable("unhandled type");
2138 }
2139
2140 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
2141   SDLoc SL(Op);
2142   SDValue Src = Op.getOperand(0);
2143
2144   // result = trunc(src);
2145   // if (src < 0.0 && src != result)
2146   //   result += -1.0.
2147
2148   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2149
2150   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f64);
2151   const SDValue NegOne = DAG.getConstantFP(-1.0, SL, MVT::f64);
2152
2153   EVT SetCCVT =
2154       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f64);
2155
2156   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
2157   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
2158   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
2159
2160   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
2161   // TODO: Should this propagate fast-math-flags?
2162   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
2163 }
2164
2165 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
2166                                                bool Signed) const {
2167   SDLoc SL(Op);
2168   SDValue Src = Op.getOperand(0);
2169
2170   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
2171
2172   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2173                            DAG.getConstant(0, SL, MVT::i32));
2174   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2175                            DAG.getConstant(1, SL, MVT::i32));
2176
2177   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
2178                               SL, MVT::f64, Hi);
2179
2180   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
2181
2182   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
2183                               DAG.getConstant(32, SL, MVT::i32));
2184   // TODO: Should this propagate fast-math-flags?
2185   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
2186 }
2187
2188 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
2189                                                SelectionDAG &DAG) const {
2190   SDValue S0 = Op.getOperand(0);
2191   if (S0.getValueType() != MVT::i64)
2192     return SDValue();
2193
2194   EVT DestVT = Op.getValueType();
2195   if (DestVT == MVT::f64)
2196     return LowerINT_TO_FP64(Op, DAG, false);
2197
2198   assert(DestVT == MVT::f32);
2199
2200   SDLoc DL(Op);
2201
2202   // f32 uint_to_fp i64
2203   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2204                            DAG.getConstant(0, DL, MVT::i32));
2205   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
2206   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2207                            DAG.getConstant(1, DL, MVT::i32));
2208   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
2209   // TODO: Should this propagate fast-math-flags?
2210   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
2211                         DAG.getConstantFP(4294967296.0f, DL, MVT::f32)); // 2^32
2212   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
2213 }
2214
2215 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
2216                                               SelectionDAG &DAG) const {
2217   SDValue Src = Op.getOperand(0);
2218   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
2219     return LowerINT_TO_FP64(Op, DAG, true);
2220
2221   return SDValue();
2222 }
2223
2224 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
2225                                                bool Signed) const {
2226   SDLoc SL(Op);
2227
2228   SDValue Src = Op.getOperand(0);
2229
2230   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2231
2232   SDValue K0 = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), SL,
2233                                  MVT::f64);
2234   SDValue K1 = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), SL,
2235                                  MVT::f64);
2236   // TODO: Should this propagate fast-math-flags?
2237   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
2238
2239   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
2240
2241
2242   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
2243
2244   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
2245                            MVT::i32, FloorMul);
2246   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
2247
2248   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
2249
2250   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
2251 }
2252
2253 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
2254                                               SelectionDAG &DAG) const {
2255   SDValue Src = Op.getOperand(0);
2256
2257   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2258     return LowerFP64_TO_INT(Op, DAG, true);
2259
2260   return SDValue();
2261 }
2262
2263 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
2264                                               SelectionDAG &DAG) const {
2265   SDValue Src = Op.getOperand(0);
2266
2267   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2268     return LowerFP64_TO_INT(Op, DAG, false);
2269
2270   return SDValue();
2271 }
2272
2273 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
2274                                                      SelectionDAG &DAG) const {
2275   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
2276   MVT VT = Op.getSimpleValueType();
2277   MVT ScalarVT = VT.getScalarType();
2278
2279   if (!VT.isVector())
2280     return SDValue();
2281
2282   SDValue Src = Op.getOperand(0);
2283   SDLoc DL(Op);
2284
2285   // TODO: Don't scalarize on Evergreen?
2286   unsigned NElts = VT.getVectorNumElements();
2287   SmallVector<SDValue, 8> Args;
2288   DAG.ExtractVectorElements(Src, Args, 0, NElts);
2289
2290   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
2291   for (unsigned I = 0; I < NElts; ++I)
2292     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
2293
2294   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
2295 }
2296
2297 //===----------------------------------------------------------------------===//
2298 // Custom DAG optimizations
2299 //===----------------------------------------------------------------------===//
2300
2301 static bool isU24(SDValue Op, SelectionDAG &DAG) {
2302   APInt KnownZero, KnownOne;
2303   EVT VT = Op.getValueType();
2304   DAG.computeKnownBits(Op, KnownZero, KnownOne);
2305
2306   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
2307 }
2308
2309 static bool isI24(SDValue Op, SelectionDAG &DAG) {
2310   EVT VT = Op.getValueType();
2311
2312   // In order for this to be a signed 24-bit value, bit 23, must
2313   // be a sign bit.
2314   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
2315                                      // as unsigned 24-bit values.
2316          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
2317 }
2318
2319 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
2320
2321   SelectionDAG &DAG = DCI.DAG;
2322   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2323   EVT VT = Op.getValueType();
2324
2325   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
2326   APInt KnownZero, KnownOne;
2327   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
2328   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
2329     DCI.CommitTargetLoweringOpt(TLO);
2330 }
2331
2332 template <typename IntTy>
2333 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
2334                                uint32_t Offset, uint32_t Width, SDLoc DL) {
2335   if (Width + Offset < 32) {
2336     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
2337     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
2338     return DAG.getConstant(Result, DL, MVT::i32);
2339   }
2340
2341   return DAG.getConstant(Src0 >> Offset, DL, MVT::i32);
2342 }
2343
2344 static bool usesAllNormalStores(SDNode *LoadVal) {
2345   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
2346     if (!ISD::isNormalStore(*I))
2347       return false;
2348   }
2349
2350   return true;
2351 }
2352
2353 // If we have a copy of an illegal type, replace it with a load / store of an
2354 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2355 // instructions emitted when handling extloads and truncstores. Ideally we could
2356 // recognize the pack / unpack pattern to eliminate it.
2357 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2358                                                   DAGCombinerInfo &DCI) const {
2359   if (!DCI.isBeforeLegalize())
2360     return SDValue();
2361
2362   StoreSDNode *SN = cast<StoreSDNode>(N);
2363   SDValue Value = SN->getValue();
2364   EVT VT = Value.getValueType();
2365
2366   if (isTypeLegal(VT) || SN->isVolatile() ||
2367       !ISD::isNormalLoad(Value.getNode()) || VT.getSizeInBits() < 8)
2368     return SDValue();
2369
2370   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2371   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2372     return SDValue();
2373
2374   EVT MemVT = LoadVal->getMemoryVT();
2375
2376   SDLoc SL(N);
2377   SelectionDAG &DAG = DCI.DAG;
2378   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2379
2380   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2381                                 LoadVT, SL,
2382                                 LoadVal->getChain(),
2383                                 LoadVal->getBasePtr(),
2384                                 LoadVal->getOffset(),
2385                                 LoadVT,
2386                                 LoadVal->getMemOperand());
2387
2388   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2389   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2390
2391   return DAG.getStore(SN->getChain(), SL, NewLoad,
2392                       SN->getBasePtr(), SN->getMemOperand());
2393 }
2394
2395 SDValue AMDGPUTargetLowering::performShlCombine(SDNode *N,
2396                                                 DAGCombinerInfo &DCI) const {
2397   if (N->getValueType(0) != MVT::i64)
2398     return SDValue();
2399
2400   // i64 (shl x, 32) -> (build_pair 0, x)
2401
2402   // Doing this with moves theoretically helps MI optimizations that understand
2403   // copies. 2 v_mov_b32_e32 will have the same code size / cycle count as
2404   // v_lshl_b64. In the SALU case, I think this is slightly worse since it
2405   // doubles the code size and I'm unsure about cycle count.
2406   const ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N->getOperand(1));
2407   if (!RHS || RHS->getZExtValue() != 32)
2408     return SDValue();
2409
2410   SDValue LHS = N->getOperand(0);
2411
2412   SDLoc SL(N);
2413   SelectionDAG &DAG = DCI.DAG;
2414
2415   // Extract low 32-bits.
2416   SDValue Lo = DAG.getNode(ISD::TRUNCATE, SL, MVT::i32, LHS);
2417
2418   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
2419   return DAG.getNode(ISD::BUILD_PAIR, SL, MVT::i64, Zero, Lo);
2420 }
2421
2422 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2423                                                 DAGCombinerInfo &DCI) const {
2424   EVT VT = N->getValueType(0);
2425
2426   if (VT.isVector() || VT.getSizeInBits() > 32)
2427     return SDValue();
2428
2429   SelectionDAG &DAG = DCI.DAG;
2430   SDLoc DL(N);
2431
2432   SDValue N0 = N->getOperand(0);
2433   SDValue N1 = N->getOperand(1);
2434   SDValue Mul;
2435
2436   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2437     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2438     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2439     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2440   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2441     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2442     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2443     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2444   } else {
2445     return SDValue();
2446   }
2447
2448   // We need to use sext even for MUL_U24, because MUL_U24 is used
2449   // for signed multiply of 8 and 16-bit types.
2450   return DAG.getSExtOrTrunc(Mul, DL, VT);
2451 }
2452
2453 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2454                                                 DAGCombinerInfo &DCI) const {
2455   SelectionDAG &DAG = DCI.DAG;
2456   SDLoc DL(N);
2457
2458   switch(N->getOpcode()) {
2459   default:
2460     break;
2461   case ISD::SHL: {
2462     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG)
2463       break;
2464
2465     return performShlCombine(N, DCI);
2466   }
2467   case ISD::MUL:
2468     return performMulCombine(N, DCI);
2469   case AMDGPUISD::MUL_I24:
2470   case AMDGPUISD::MUL_U24: {
2471     SDValue N0 = N->getOperand(0);
2472     SDValue N1 = N->getOperand(1);
2473     simplifyI24(N0, DCI);
2474     simplifyI24(N1, DCI);
2475     return SDValue();
2476   }
2477   case ISD::SELECT: {
2478     SDValue Cond = N->getOperand(0);
2479     if (Cond.getOpcode() == ISD::SETCC && Cond.hasOneUse()) {
2480       EVT VT = N->getValueType(0);
2481       SDValue LHS = Cond.getOperand(0);
2482       SDValue RHS = Cond.getOperand(1);
2483       SDValue CC = Cond.getOperand(2);
2484
2485       SDValue True = N->getOperand(1);
2486       SDValue False = N->getOperand(2);
2487
2488       if (VT == MVT::f32)
2489         return CombineFMinMaxLegacy(DL, VT, LHS, RHS, True, False, CC, DCI);
2490     }
2491
2492     break;
2493   }
2494   case AMDGPUISD::BFE_I32:
2495   case AMDGPUISD::BFE_U32: {
2496     assert(!N->getValueType(0).isVector() &&
2497            "Vector handling of BFE not implemented");
2498     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2499     if (!Width)
2500       break;
2501
2502     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2503     if (WidthVal == 0)
2504       return DAG.getConstant(0, DL, MVT::i32);
2505
2506     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2507     if (!Offset)
2508       break;
2509
2510     SDValue BitsFrom = N->getOperand(0);
2511     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2512
2513     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2514
2515     if (OffsetVal == 0) {
2516       // This is already sign / zero extended, so try to fold away extra BFEs.
2517       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2518
2519       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2520       if (OpSignBits >= SignBits)
2521         return BitsFrom;
2522
2523       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2524       if (Signed) {
2525         // This is a sign_extend_inreg. Replace it to take advantage of existing
2526         // DAG Combines. If not eliminated, we will match back to BFE during
2527         // selection.
2528
2529         // TODO: The sext_inreg of extended types ends, although we can could
2530         // handle them in a single BFE.
2531         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2532                            DAG.getValueType(SmallVT));
2533       }
2534
2535       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2536     }
2537
2538     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2539       if (Signed) {
2540         return constantFoldBFE<int32_t>(DAG,
2541                                         CVal->getSExtValue(),
2542                                         OffsetVal,
2543                                         WidthVal,
2544                                         DL);
2545       }
2546
2547       return constantFoldBFE<uint32_t>(DAG,
2548                                        CVal->getZExtValue(),
2549                                        OffsetVal,
2550                                        WidthVal,
2551                                        DL);
2552     }
2553
2554     if ((OffsetVal + WidthVal) >= 32) {
2555       SDValue ShiftVal = DAG.getConstant(OffsetVal, DL, MVT::i32);
2556       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2557                          BitsFrom, ShiftVal);
2558     }
2559
2560     if (BitsFrom.hasOneUse()) {
2561       APInt Demanded = APInt::getBitsSet(32,
2562                                          OffsetVal,
2563                                          OffsetVal + WidthVal);
2564
2565       APInt KnownZero, KnownOne;
2566       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2567                                             !DCI.isBeforeLegalizeOps());
2568       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2569       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2570           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2571                                    KnownZero, KnownOne, TLO)) {
2572         DCI.CommitTargetLoweringOpt(TLO);
2573       }
2574     }
2575
2576     break;
2577   }
2578
2579   case ISD::STORE:
2580     return performStoreCombine(N, DCI);
2581   }
2582   return SDValue();
2583 }
2584
2585 //===----------------------------------------------------------------------===//
2586 // Helper functions
2587 //===----------------------------------------------------------------------===//
2588
2589 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2590                                SelectionDAG &DAG,
2591                                const Function *F,
2592                                const SmallVectorImpl<ISD::InputArg> &Ins,
2593                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2594
2595   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2596     if (Ins[i].ArgVT == Ins[i].VT) {
2597       OrigIns.push_back(Ins[i]);
2598       continue;
2599     }
2600
2601     EVT VT;
2602     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2603       // Vector has been split into scalars.
2604       VT = Ins[i].ArgVT.getVectorElementType();
2605     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2606                Ins[i].ArgVT.getVectorElementType() !=
2607                Ins[i].VT.getVectorElementType()) {
2608       // Vector elements have been promoted
2609       VT = Ins[i].ArgVT;
2610     } else {
2611       // Vector has been spilt into smaller vectors.
2612       VT = Ins[i].VT;
2613     }
2614
2615     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2616                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2617     OrigIns.push_back(Arg);
2618   }
2619 }
2620
2621 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2622   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2623     return CFP->isExactlyValue(1.0);
2624   }
2625   return isAllOnesConstant(Op);
2626 }
2627
2628 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2629   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2630     return CFP->getValueAPF().isZero();
2631   }
2632   return isNullConstant(Op);
2633 }
2634
2635 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2636                                                   const TargetRegisterClass *RC,
2637                                                    unsigned Reg, EVT VT) const {
2638   MachineFunction &MF = DAG.getMachineFunction();
2639   MachineRegisterInfo &MRI = MF.getRegInfo();
2640   unsigned VirtualRegister;
2641   if (!MRI.isLiveIn(Reg)) {
2642     VirtualRegister = MRI.createVirtualRegister(RC);
2643     MRI.addLiveIn(Reg, VirtualRegister);
2644   } else {
2645     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2646   }
2647   return DAG.getRegister(VirtualRegister, VT);
2648 }
2649
2650 uint32_t AMDGPUTargetLowering::getImplicitParameterOffset(
2651     const AMDGPUMachineFunction *MFI, const ImplicitParameter Param) const {
2652   uint64_t ArgOffset = MFI->ABIArgOffset;
2653   switch (Param) {
2654   case GRID_DIM:
2655     return ArgOffset;
2656   case GRID_OFFSET:
2657     return ArgOffset + 4;
2658   }
2659   llvm_unreachable("unexpected implicit parameter type");
2660 }
2661
2662 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2663
2664 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2665   switch ((AMDGPUISD::NodeType)Opcode) {
2666   case AMDGPUISD::FIRST_NUMBER: break;
2667   // AMDIL DAG nodes
2668   NODE_NAME_CASE(CALL);
2669   NODE_NAME_CASE(UMUL);
2670   NODE_NAME_CASE(RET_FLAG);
2671   NODE_NAME_CASE(BRANCH_COND);
2672
2673   // AMDGPU DAG nodes
2674   NODE_NAME_CASE(DWORDADDR)
2675   NODE_NAME_CASE(FRACT)
2676   NODE_NAME_CASE(CLAMP)
2677   NODE_NAME_CASE(COS_HW)
2678   NODE_NAME_CASE(SIN_HW)
2679   NODE_NAME_CASE(FMAX_LEGACY)
2680   NODE_NAME_CASE(FMIN_LEGACY)
2681   NODE_NAME_CASE(FMAX3)
2682   NODE_NAME_CASE(SMAX3)
2683   NODE_NAME_CASE(UMAX3)
2684   NODE_NAME_CASE(FMIN3)
2685   NODE_NAME_CASE(SMIN3)
2686   NODE_NAME_CASE(UMIN3)
2687   NODE_NAME_CASE(URECIP)
2688   NODE_NAME_CASE(DIV_SCALE)
2689   NODE_NAME_CASE(DIV_FMAS)
2690   NODE_NAME_CASE(DIV_FIXUP)
2691   NODE_NAME_CASE(TRIG_PREOP)
2692   NODE_NAME_CASE(RCP)
2693   NODE_NAME_CASE(RSQ)
2694   NODE_NAME_CASE(RSQ_LEGACY)
2695   NODE_NAME_CASE(RSQ_CLAMPED)
2696   NODE_NAME_CASE(LDEXP)
2697   NODE_NAME_CASE(FP_CLASS)
2698   NODE_NAME_CASE(DOT4)
2699   NODE_NAME_CASE(CARRY)
2700   NODE_NAME_CASE(BORROW)
2701   NODE_NAME_CASE(BFE_U32)
2702   NODE_NAME_CASE(BFE_I32)
2703   NODE_NAME_CASE(BFI)
2704   NODE_NAME_CASE(BFM)
2705   NODE_NAME_CASE(MUL_U24)
2706   NODE_NAME_CASE(MUL_I24)
2707   NODE_NAME_CASE(MAD_U24)
2708   NODE_NAME_CASE(MAD_I24)
2709   NODE_NAME_CASE(TEXTURE_FETCH)
2710   NODE_NAME_CASE(EXPORT)
2711   NODE_NAME_CASE(CONST_ADDRESS)
2712   NODE_NAME_CASE(REGISTER_LOAD)
2713   NODE_NAME_CASE(REGISTER_STORE)
2714   NODE_NAME_CASE(LOAD_CONSTANT)
2715   NODE_NAME_CASE(LOAD_INPUT)
2716   NODE_NAME_CASE(SAMPLE)
2717   NODE_NAME_CASE(SAMPLEB)
2718   NODE_NAME_CASE(SAMPLED)
2719   NODE_NAME_CASE(SAMPLEL)
2720   NODE_NAME_CASE(CVT_F32_UBYTE0)
2721   NODE_NAME_CASE(CVT_F32_UBYTE1)
2722   NODE_NAME_CASE(CVT_F32_UBYTE2)
2723   NODE_NAME_CASE(CVT_F32_UBYTE3)
2724   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2725   NODE_NAME_CASE(CONST_DATA_PTR)
2726   case AMDGPUISD::FIRST_MEM_OPCODE_NUMBER: break;
2727   NODE_NAME_CASE(SENDMSG)
2728   NODE_NAME_CASE(INTERP_MOV)
2729   NODE_NAME_CASE(INTERP_P1)
2730   NODE_NAME_CASE(INTERP_P2)
2731   NODE_NAME_CASE(STORE_MSKOR)
2732   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2733   case AMDGPUISD::LAST_AMDGPU_ISD_NUMBER: break;
2734   }
2735   return nullptr;
2736 }
2737
2738 SDValue AMDGPUTargetLowering::getRsqrtEstimate(SDValue Operand,
2739                                                DAGCombinerInfo &DCI,
2740                                                unsigned &RefinementSteps,
2741                                                bool &UseOneConstNR) const {
2742   SelectionDAG &DAG = DCI.DAG;
2743   EVT VT = Operand.getValueType();
2744
2745   if (VT == MVT::f32) {
2746     RefinementSteps = 0;
2747     return DAG.getNode(AMDGPUISD::RSQ, SDLoc(Operand), VT, Operand);
2748   }
2749
2750   // TODO: There is also f64 rsq instruction, but the documentation is less
2751   // clear on its precision.
2752
2753   return SDValue();
2754 }
2755
2756 SDValue AMDGPUTargetLowering::getRecipEstimate(SDValue Operand,
2757                                                DAGCombinerInfo &DCI,
2758                                                unsigned &RefinementSteps) const {
2759   SelectionDAG &DAG = DCI.DAG;
2760   EVT VT = Operand.getValueType();
2761
2762   if (VT == MVT::f32) {
2763     // Reciprocal, < 1 ulp error.
2764     //
2765     // This reciprocal approximation converges to < 0.5 ulp error with one
2766     // newton rhapson performed with two fused multiple adds (FMAs).
2767
2768     RefinementSteps = 0;
2769     return DAG.getNode(AMDGPUISD::RCP, SDLoc(Operand), VT, Operand);
2770   }
2771
2772   // TODO: There is also f64 rcp instruction, but the documentation is less
2773   // clear on its precision.
2774
2775   return SDValue();
2776 }
2777
2778 static void computeKnownBitsForMinMax(const SDValue Op0,
2779                                       const SDValue Op1,
2780                                       APInt &KnownZero,
2781                                       APInt &KnownOne,
2782                                       const SelectionDAG &DAG,
2783                                       unsigned Depth) {
2784   APInt Op0Zero, Op0One;
2785   APInt Op1Zero, Op1One;
2786   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2787   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2788
2789   KnownZero = Op0Zero & Op1Zero;
2790   KnownOne = Op0One & Op1One;
2791 }
2792
2793 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2794   const SDValue Op,
2795   APInt &KnownZero,
2796   APInt &KnownOne,
2797   const SelectionDAG &DAG,
2798   unsigned Depth) const {
2799
2800   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2801
2802   APInt KnownZero2;
2803   APInt KnownOne2;
2804   unsigned Opc = Op.getOpcode();
2805
2806   switch (Opc) {
2807   default:
2808     break;
2809   case ISD::INTRINSIC_WO_CHAIN: {
2810     // FIXME: The intrinsic should just use the node.
2811     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2812     case AMDGPUIntrinsic::AMDGPU_imax:
2813     case AMDGPUIntrinsic::AMDGPU_umax:
2814     case AMDGPUIntrinsic::AMDGPU_imin:
2815     case AMDGPUIntrinsic::AMDGPU_umin:
2816       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2817                                 KnownZero, KnownOne, DAG, Depth);
2818       break;
2819     default:
2820       break;
2821     }
2822
2823     break;
2824   }
2825   case AMDGPUISD::CARRY:
2826   case AMDGPUISD::BORROW: {
2827     KnownZero = APInt::getHighBitsSet(32, 31);
2828     break;
2829   }
2830
2831   case AMDGPUISD::BFE_I32:
2832   case AMDGPUISD::BFE_U32: {
2833     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2834     if (!CWidth)
2835       return;
2836
2837     unsigned BitWidth = 32;
2838     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2839
2840     if (Opc == AMDGPUISD::BFE_U32)
2841       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2842
2843     break;
2844   }
2845   }
2846 }
2847
2848 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2849   SDValue Op,
2850   const SelectionDAG &DAG,
2851   unsigned Depth) const {
2852   switch (Op.getOpcode()) {
2853   case AMDGPUISD::BFE_I32: {
2854     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2855     if (!Width)
2856       return 1;
2857
2858     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2859     if (!isNullConstant(Op.getOperand(1)))
2860       return SignBits;
2861
2862     // TODO: Could probably figure something out with non-0 offsets.
2863     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2864     return std::max(SignBits, Op0SignBits);
2865   }
2866
2867   case AMDGPUISD::BFE_U32: {
2868     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2869     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2870   }
2871
2872   case AMDGPUISD::CARRY:
2873   case AMDGPUISD::BORROW:
2874     return 31;
2875
2876   default:
2877     return 1;
2878   }
2879 }