lib/Target/AArch64/Utils/AArch64BaseInfo.cpp

   1 //===-- AArch64BaseInfo.cpp - AArch64 Base encoding information------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides basic encoding and assembly information for AArch64.
  11 //
  12 //===----------------------------------------------------------------------===//
  13 #include "AArch64BaseInfo.h"
  14 #include "llvm/ADT/APFloat.h"
  15 #include "llvm/ADT/SmallVector.h"
  16 #include "llvm/ADT/StringExtras.h"
  17 #include "llvm/Support/Regex.h"
  18
  19 using namespace llvm;
  20
  21 StringRef NamedImmMapper::toString(uint32_t Value, bool &Valid) const {
  22   for (unsigned i = 0; i < NumPairs; ++i) {
  23     if (Pairs[i].Value == Value) {
  24       Valid = true;
  25       return Pairs[i].Name;
  26     }
  27   }
  28
  29   Valid = false;
  30   return StringRef();
  31 }
  32
  33 uint32_t NamedImmMapper::fromString(StringRef Name, bool &Valid) const {
  34   std::string LowerCaseName = Name.lower();
  35   for (unsigned i = 0; i < NumPairs; ++i) {
  36     if (Pairs[i].Name == LowerCaseName) {
  37       Valid = true;
  38       return Pairs[i].Value;
  39     }
  40   }
  41
  42   Valid = false;
  43   return -1;
  44 }
  45
  46 bool NamedImmMapper::validImm(uint32_t Value) const {
  47   return Value < TooBigImm;
  48 }
  49
  50 const NamedImmMapper::Mapping A64AT::ATMapper::ATPairs[] = {
  51   {"s1e1r", S1E1R},
  52   {"s1e2r", S1E2R},
  53   {"s1e3r", S1E3R},
  54   {"s1e1w", S1E1W},
  55   {"s1e2w", S1E2W},
  56   {"s1e3w", S1E3W},
  57   {"s1e0r", S1E0R},
  58   {"s1e0w", S1E0W},
  59   {"s12e1r", S12E1R},
  60   {"s12e1w", S12E1W},
  61   {"s12e0r", S12E0R},
  62   {"s12e0w", S12E0W},
  63 };
  64
  65 A64AT::ATMapper::ATMapper()
  66   : NamedImmMapper(ATPairs, 0) {}
  67
  68 const NamedImmMapper::Mapping A64DB::DBarrierMapper::DBarrierPairs[] = {
  69   {"oshld", OSHLD},
  70   {"oshst", OSHST},
  71   {"osh", OSH},
  72   {"nshld", NSHLD},
  73   {"nshst", NSHST},
  74   {"nsh", NSH},
  75   {"ishld", ISHLD},
  76   {"ishst", ISHST},
  77   {"ish", ISH},
  78   {"ld", LD},
  79   {"st", ST},
  80   {"sy", SY}
  81 };
  82
  83 A64DB::DBarrierMapper::DBarrierMapper()
  84   : NamedImmMapper(DBarrierPairs, 16u) {}
  85
  86 const NamedImmMapper::Mapping A64DC::DCMapper::DCPairs[] = {
  87   {"zva", ZVA},
  88   {"ivac", IVAC},
  89   {"isw", ISW},
  90   {"cvac", CVAC},
  91   {"csw", CSW},
  92   {"cvau", CVAU},
  93   {"civac", CIVAC},
  94   {"cisw", CISW}
  95 };
  96
  97 A64DC::DCMapper::DCMapper()
  98   : NamedImmMapper(DCPairs, 0) {}
  99
 100 const NamedImmMapper::Mapping A64IC::ICMapper::ICPairs[] = {
 101   {"ialluis",  IALLUIS},
 102   {"iallu", IALLU},
 103   {"ivau", IVAU}
 104 };
 105
 106 A64IC::ICMapper::ICMapper()
 107   : NamedImmMapper(ICPairs, 0) {}
 108
 109 const NamedImmMapper::Mapping A64ISB::ISBMapper::ISBPairs[] = {
 110   {"sy",  SY},
 111 };
 112
 113 A64ISB::ISBMapper::ISBMapper()
 114   : NamedImmMapper(ISBPairs, 16) {}
 115
 116 const NamedImmMapper::Mapping A64PRFM::PRFMMapper::PRFMPairs[] = {
 117   {"pldl1keep", PLDL1KEEP},
 118   {"pldl1strm", PLDL1STRM},
 119   {"pldl2keep", PLDL2KEEP},
 120   {"pldl2strm", PLDL2STRM},
 121   {"pldl3keep", PLDL3KEEP},
 122   {"pldl3strm", PLDL3STRM},
 123   {"pstl1keep", PSTL1KEEP},
 124   {"pstl1strm", PSTL1STRM},
 125   {"pstl2keep", PSTL2KEEP},
 126   {"pstl2strm", PSTL2STRM},
 127   {"pstl3keep", PSTL3KEEP},
 128   {"pstl3strm", PSTL3STRM}
 129 };
 130
 131 A64PRFM::PRFMMapper::PRFMMapper()
 132   : NamedImmMapper(PRFMPairs, 32) {}
 133
 134 const NamedImmMapper::Mapping A64PState::PStateMapper::PStatePairs[] = {
 135   {"spsel", SPSel},
 136   {"daifset", DAIFSet},
 137   {"daifclr", DAIFClr}
 138 };
 139
 140 A64PState::PStateMapper::PStateMapper()
 141   : NamedImmMapper(PStatePairs, 0) {}
 142
 143 const NamedImmMapper::Mapping A64SysReg::MRSMapper::MRSPairs[] = {
 144   {"mdccsr_el0", MDCCSR_EL0},
 145   {"dbgdtrrx_el0", DBGDTRRX_EL0},
 146   {"mdrar_el1", MDRAR_EL1},
 147   {"oslsr_el1", OSLSR_EL1},
 148   {"dbgauthstatus_el1", DBGAUTHSTATUS_EL1},
 149   {"pmceid0_el0", PMCEID0_EL0},
 150   {"pmceid1_el0", PMCEID1_EL0},
 151   {"midr_el1", MIDR_EL1},
 152   {"ccsidr_el1", CCSIDR_EL1},
 153   {"clidr_el1", CLIDR_EL1},
 154   {"ctr_el0", CTR_EL0},
 155   {"mpidr_el1", MPIDR_EL1},
 156   {"revidr_el1", REVIDR_EL1},
 157   {"aidr_el1", AIDR_EL1},
 158   {"dczid_el0", DCZID_EL0},
 159   {"id_pfr0_el1", ID_PFR0_EL1},
 160   {"id_pfr1_el1", ID_PFR1_EL1},
 161   {"id_dfr0_el1", ID_DFR0_EL1},
 162   {"id_afr0_el1", ID_AFR0_EL1},
 163   {"id_mmfr0_el1", ID_MMFR0_EL1},
 164   {"id_mmfr1_el1", ID_MMFR1_EL1},
 165   {"id_mmfr2_el1", ID_MMFR2_EL1},
 166   {"id_mmfr3_el1", ID_MMFR3_EL1},
 167   {"id_isar0_el1", ID_ISAR0_EL1},
 168   {"id_isar1_el1", ID_ISAR1_EL1},
 169   {"id_isar2_el1", ID_ISAR2_EL1},
 170   {"id_isar3_el1", ID_ISAR3_EL1},
 171   {"id_isar4_el1", ID_ISAR4_EL1},
 172   {"id_isar5_el1", ID_ISAR5_EL1},
 173   {"id_aa64pfr0_el1", ID_AA64PFR0_EL1},
 174   {"id_aa64pfr1_el1", ID_AA64PFR1_EL1},
 175   {"id_aa64dfr0_el1", ID_AA64DFR0_EL1},
 176   {"id_aa64dfr1_el1", ID_AA64DFR1_EL1},
 177   {"id_aa64afr0_el1", ID_AA64AFR0_EL1},
 178   {"id_aa64afr1_el1", ID_AA64AFR1_EL1},
 179   {"id_aa64isar0_el1", ID_AA64ISAR0_EL1},
 180   {"id_aa64isar1_el1", ID_AA64ISAR1_EL1},
 181   {"id_aa64mmfr0_el1", ID_AA64MMFR0_EL1},
 182   {"id_aa64mmfr1_el1", ID_AA64MMFR1_EL1},
 183   {"mvfr0_el1", MVFR0_EL1},
 184   {"mvfr1_el1", MVFR1_EL1},
 185   {"mvfr2_el1", MVFR2_EL1},
 186   {"rvbar_el1", RVBAR_EL1},
 187   {"rvbar_el2", RVBAR_EL2},
 188   {"rvbar_el3", RVBAR_EL3},
 189   {"isr_el1", ISR_EL1},
 190   {"cntpct_el0", CNTPCT_EL0},
 191   {"cntvct_el0", CNTVCT_EL0}
 192 };
 193
 194 A64SysReg::MRSMapper::MRSMapper() {
 195     InstPairs = &MRSPairs[0];
 196     NumInstPairs = llvm::array_lengthof(MRSPairs);
 197 }
 198
 199 const NamedImmMapper::Mapping A64SysReg::MSRMapper::MSRPairs[] = {
 200   {"dbgdtrtx_el0", DBGDTRTX_EL0},
 201   {"oslar_el1", OSLAR_EL1},
 202   {"pmswinc_el0", PMSWINC_EL0}
 203 };
 204
 205 A64SysReg::MSRMapper::MSRMapper() {
 206     InstPairs = &MSRPairs[0];
 207     NumInstPairs = llvm::array_lengthof(MSRPairs);
 208 }
 209
 210
 211 const NamedImmMapper::Mapping A64SysReg::SysRegMapper::SysRegPairs[] = {
 212   {"osdtrrx_el1", OSDTRRX_EL1},
 213   {"osdtrtx_el1",  OSDTRTX_EL1},
 214   {"teecr32_el1", TEECR32_EL1},
 215   {"mdccint_el1", MDCCINT_EL1},
 216   {"mdscr_el1", MDSCR_EL1},
 217   {"dbgdtr_el0", DBGDTR_EL0},
 218   {"oseccr_el1", OSECCR_EL1},
 219   {"dbgvcr32_el2", DBGVCR32_EL2},
 220   {"dbgbvr0_el1", DBGBVR0_EL1},
 221   {"dbgbvr1_el1", DBGBVR1_EL1},
 222   {"dbgbvr2_el1", DBGBVR2_EL1},
 223   {"dbgbvr3_el1", DBGBVR3_EL1},
 224   {"dbgbvr4_el1", DBGBVR4_EL1},
 225   {"dbgbvr5_el1", DBGBVR5_EL1},
 226   {"dbgbvr6_el1", DBGBVR6_EL1},
 227   {"dbgbvr7_el1", DBGBVR7_EL1},
 228   {"dbgbvr8_el1", DBGBVR8_EL1},
 229   {"dbgbvr9_el1", DBGBVR9_EL1},
 230   {"dbgbvr10_el1", DBGBVR10_EL1},
 231   {"dbgbvr11_el1", DBGBVR11_EL1},
 232   {"dbgbvr12_el1", DBGBVR12_EL1},
 233   {"dbgbvr13_el1", DBGBVR13_EL1},
 234   {"dbgbvr14_el1", DBGBVR14_EL1},
 235   {"dbgbvr15_el1", DBGBVR15_EL1},
 236   {"dbgbcr0_el1", DBGBCR0_EL1},
 237   {"dbgbcr1_el1", DBGBCR1_EL1},
 238   {"dbgbcr2_el1", DBGBCR2_EL1},
 239   {"dbgbcr3_el1", DBGBCR3_EL1},
 240   {"dbgbcr4_el1", DBGBCR4_EL1},
 241   {"dbgbcr5_el1", DBGBCR5_EL1},
 242   {"dbgbcr6_el1", DBGBCR6_EL1},
 243   {"dbgbcr7_el1", DBGBCR7_EL1},
 244   {"dbgbcr8_el1", DBGBCR8_EL1},
 245   {"dbgbcr9_el1", DBGBCR9_EL1},
 246   {"dbgbcr10_el1", DBGBCR10_EL1},
 247   {"dbgbcr11_el1", DBGBCR11_EL1},
 248   {"dbgbcr12_el1", DBGBCR12_EL1},
 249   {"dbgbcr13_el1", DBGBCR13_EL1},
 250   {"dbgbcr14_el1", DBGBCR14_EL1},
 251   {"dbgbcr15_el1", DBGBCR15_EL1},
 252   {"dbgwvr0_el1", DBGWVR0_EL1},
 253   {"dbgwvr1_el1", DBGWVR1_EL1},
 254   {"dbgwvr2_el1", DBGWVR2_EL1},
 255   {"dbgwvr3_el1", DBGWVR3_EL1},
 256   {"dbgwvr4_el1", DBGWVR4_EL1},
 257   {"dbgwvr5_el1", DBGWVR5_EL1},
 258   {"dbgwvr6_el1", DBGWVR6_EL1},
 259   {"dbgwvr7_el1", DBGWVR7_EL1},
 260   {"dbgwvr8_el1", DBGWVR8_EL1},
 261   {"dbgwvr9_el1", DBGWVR9_EL1},
 262   {"dbgwvr10_el1", DBGWVR10_EL1},
 263   {"dbgwvr11_el1", DBGWVR11_EL1},
 264   {"dbgwvr12_el1", DBGWVR12_EL1},
 265   {"dbgwvr13_el1", DBGWVR13_EL1},
 266   {"dbgwvr14_el1", DBGWVR14_EL1},
 267   {"dbgwvr15_el1", DBGWVR15_EL1},
 268   {"dbgwcr0_el1", DBGWCR0_EL1},
 269   {"dbgwcr1_el1", DBGWCR1_EL1},
 270   {"dbgwcr2_el1", DBGWCR2_EL1},
 271   {"dbgwcr3_el1", DBGWCR3_EL1},
 272   {"dbgwcr4_el1", DBGWCR4_EL1},
 273   {"dbgwcr5_el1", DBGWCR5_EL1},
 274   {"dbgwcr6_el1", DBGWCR6_EL1},
 275   {"dbgwcr7_el1", DBGWCR7_EL1},
 276   {"dbgwcr8_el1", DBGWCR8_EL1},
 277   {"dbgwcr9_el1", DBGWCR9_EL1},
 278   {"dbgwcr10_el1", DBGWCR10_EL1},
 279   {"dbgwcr11_el1", DBGWCR11_EL1},
 280   {"dbgwcr12_el1", DBGWCR12_EL1},
 281   {"dbgwcr13_el1", DBGWCR13_EL1},
 282   {"dbgwcr14_el1", DBGWCR14_EL1},
 283   {"dbgwcr15_el1", DBGWCR15_EL1},
 284   {"teehbr32_el1", TEEHBR32_EL1},
 285   {"osdlr_el1", OSDLR_EL1},
 286   {"dbgprcr_el1", DBGPRCR_EL1},
 287   {"dbgclaimset_el1", DBGCLAIMSET_EL1},
 288   {"dbgclaimclr_el1", DBGCLAIMCLR_EL1},
 289   {"csselr_el1", CSSELR_EL1},
 290   {"vpidr_el2", VPIDR_EL2},
 291   {"vmpidr_el2", VMPIDR_EL2},
 292   {"sctlr_el1", SCTLR_EL1},
 293   {"sctlr_el2", SCTLR_EL2},
 294   {"sctlr_el3", SCTLR_EL3},
 295   {"actlr_el1", ACTLR_EL1},
 296   {"actlr_el2", ACTLR_EL2},
 297   {"actlr_el3", ACTLR_EL3},
 298   {"cpacr_el1", CPACR_EL1},
 299   {"hcr_el2", HCR_EL2},
 300   {"scr_el3", SCR_EL3},
 301   {"mdcr_el2", MDCR_EL2},
 302   {"sder32_el3", SDER32_EL3},
 303   {"cptr_el2", CPTR_EL2},
 304   {"cptr_el3", CPTR_EL3},
 305   {"hstr_el2", HSTR_EL2},
 306   {"hacr_el2", HACR_EL2},
 307   {"mdcr_el3", MDCR_EL3},
 308   {"ttbr0_el1", TTBR0_EL1},
 309   {"ttbr0_el2", TTBR0_EL2},
 310   {"ttbr0_el3", TTBR0_EL3},
 311   {"ttbr1_el1", TTBR1_EL1},
 312   {"tcr_el1", TCR_EL1},
 313   {"tcr_el2", TCR_EL2},
 314   {"tcr_el3", TCR_EL3},
 315   {"vttbr_el2", VTTBR_EL2},
 316   {"vtcr_el2", VTCR_EL2},
 317   {"dacr32_el2", DACR32_EL2},
 318   {"spsr_el1", SPSR_EL1},
 319   {"spsr_el2", SPSR_EL2},
 320   {"spsr_el3", SPSR_EL3},
 321   {"elr_el1", ELR_EL1},
 322   {"elr_el2", ELR_EL2},
 323   {"elr_el3", ELR_EL3},
 324   {"sp_el0", SP_EL0},
 325   {"sp_el1", SP_EL1},
 326   {"sp_el2", SP_EL2},
 327   {"spsel", SPSel},
 328   {"nzcv", NZCV},
 329   {"daif", DAIF},
 330   {"currentel", CurrentEL},
 331   {"spsr_irq", SPSR_irq},
 332   {"spsr_abt", SPSR_abt},
 333   {"spsr_und", SPSR_und},
 334   {"spsr_fiq", SPSR_fiq},
 335   {"fpcr", FPCR},
 336   {"fpsr", FPSR},
 337   {"dspsr_el0", DSPSR_EL0},
 338   {"dlr_el0", DLR_EL0},
 339   {"ifsr32_el2", IFSR32_EL2},
 340   {"afsr0_el1", AFSR0_EL1},
 341   {"afsr0_el2", AFSR0_EL2},
 342   {"afsr0_el3", AFSR0_EL3},
 343   {"afsr1_el1", AFSR1_EL1},
 344   {"afsr1_el2", AFSR1_EL2},
 345   {"afsr1_el3", AFSR1_EL3},
 346   {"esr_el1", ESR_EL1},
 347   {"esr_el2", ESR_EL2},
 348   {"esr_el3", ESR_EL3},
 349   {"fpexc32_el2", FPEXC32_EL2},
 350   {"far_el1", FAR_EL1},
 351   {"far_el2", FAR_EL2},
 352   {"far_el3", FAR_EL3},
 353   {"hpfar_el2", HPFAR_EL2},
 354   {"par_el1", PAR_EL1},
 355   {"pmcr_el0", PMCR_EL0},
 356   {"pmcntenset_el0", PMCNTENSET_EL0},
 357   {"pmcntenclr_el0", PMCNTENCLR_EL0},
 358   {"pmovsclr_el0", PMOVSCLR_EL0},
 359   {"pmselr_el0", PMSELR_EL0},
 360   {"pmccntr_el0", PMCCNTR_EL0},
 361   {"pmxevtyper_el0", PMXEVTYPER_EL0},
 362   {"pmxevcntr_el0", PMXEVCNTR_EL0},
 363   {"pmuserenr_el0", PMUSERENR_EL0},
 364   {"pmintenset_el1", PMINTENSET_EL1},
 365   {"pmintenclr_el1", PMINTENCLR_EL1},
 366   {"pmovsset_el0", PMOVSSET_EL0},
 367   {"mair_el1", MAIR_EL1},
 368   {"mair_el2", MAIR_EL2},
 369   {"mair_el3", MAIR_EL3},
 370   {"amair_el1", AMAIR_EL1},
 371   {"amair_el2", AMAIR_EL2},
 372   {"amair_el3", AMAIR_EL3},
 373   {"vbar_el1", VBAR_EL1},
 374   {"vbar_el2", VBAR_EL2},
 375   {"vbar_el3", VBAR_EL3},
 376   {"rmr_el1", RMR_EL1},
 377   {"rmr_el2", RMR_EL2},
 378   {"rmr_el3", RMR_EL3},
 379   {"contextidr_el1", CONTEXTIDR_EL1},
 380   {"tpidr_el0", TPIDR_EL0},
 381   {"tpidr_el2", TPIDR_EL2},
 382   {"tpidr_el3", TPIDR_EL3},
 383   {"tpidrro_el0", TPIDRRO_EL0},
 384   {"tpidr_el1", TPIDR_EL1},
 385   {"cntfrq_el0", CNTFRQ_EL0},
 386   {"cntvoff_el2", CNTVOFF_EL2},
 387   {"cntkctl_el1", CNTKCTL_EL1},
 388   {"cnthctl_el2", CNTHCTL_EL2},
 389   {"cntp_tval_el0", CNTP_TVAL_EL0},
 390   {"cnthp_tval_el2", CNTHP_TVAL_EL2},
 391   {"cntps_tval_el1", CNTPS_TVAL_EL1},
 392   {"cntp_ctl_el0", CNTP_CTL_EL0},
 393   {"cnthp_ctl_el2", CNTHP_CTL_EL2},
 394   {"cntps_ctl_el1", CNTPS_CTL_EL1},
 395   {"cntp_cval_el0", CNTP_CVAL_EL0},
 396   {"cnthp_cval_el2", CNTHP_CVAL_EL2},
 397   {"cntps_cval_el1", CNTPS_CVAL_EL1},
 398   {"cntv_tval_el0", CNTV_TVAL_EL0},
 399   {"cntv_ctl_el0", CNTV_CTL_EL0},
 400   {"cntv_cval_el0", CNTV_CVAL_EL0},
 401   {"pmevcntr0_el0", PMEVCNTR0_EL0},
 402   {"pmevcntr1_el0", PMEVCNTR1_EL0},
 403   {"pmevcntr2_el0", PMEVCNTR2_EL0},
 404   {"pmevcntr3_el0", PMEVCNTR3_EL0},
 405   {"pmevcntr4_el0", PMEVCNTR4_EL0},
 406   {"pmevcntr5_el0", PMEVCNTR5_EL0},
 407   {"pmevcntr6_el0", PMEVCNTR6_EL0},
 408   {"pmevcntr7_el0", PMEVCNTR7_EL0},
 409   {"pmevcntr8_el0", PMEVCNTR8_EL0},
 410   {"pmevcntr9_el0", PMEVCNTR9_EL0},
 411   {"pmevcntr10_el0", PMEVCNTR10_EL0},
 412   {"pmevcntr11_el0", PMEVCNTR11_EL0},
 413   {"pmevcntr12_el0", PMEVCNTR12_EL0},
 414   {"pmevcntr13_el0", PMEVCNTR13_EL0},
 415   {"pmevcntr14_el0", PMEVCNTR14_EL0},
 416   {"pmevcntr15_el0", PMEVCNTR15_EL0},
 417   {"pmevcntr16_el0", PMEVCNTR16_EL0},
 418   {"pmevcntr17_el0", PMEVCNTR17_EL0},
 419   {"pmevcntr18_el0", PMEVCNTR18_EL0},
 420   {"pmevcntr19_el0", PMEVCNTR19_EL0},
 421   {"pmevcntr20_el0", PMEVCNTR20_EL0},
 422   {"pmevcntr21_el0", PMEVCNTR21_EL0},
 423   {"pmevcntr22_el0", PMEVCNTR22_EL0},
 424   {"pmevcntr23_el0", PMEVCNTR23_EL0},
 425   {"pmevcntr24_el0", PMEVCNTR24_EL0},
 426   {"pmevcntr25_el0", PMEVCNTR25_EL0},
 427   {"pmevcntr26_el0", PMEVCNTR26_EL0},
 428   {"pmevcntr27_el0", PMEVCNTR27_EL0},
 429   {"pmevcntr28_el0", PMEVCNTR28_EL0},
 430   {"pmevcntr29_el0", PMEVCNTR29_EL0},
 431   {"pmevcntr30_el0", PMEVCNTR30_EL0},
 432   {"pmccfiltr_el0", PMCCFILTR_EL0},
 433   {"pmevtyper0_el0", PMEVTYPER0_EL0},
 434   {"pmevtyper1_el0", PMEVTYPER1_EL0},
 435   {"pmevtyper2_el0", PMEVTYPER2_EL0},
 436   {"pmevtyper3_el0", PMEVTYPER3_EL0},
 437   {"pmevtyper4_el0", PMEVTYPER4_EL0},
 438   {"pmevtyper5_el0", PMEVTYPER5_EL0},
 439   {"pmevtyper6_el0", PMEVTYPER6_EL0},
 440   {"pmevtyper7_el0", PMEVTYPER7_EL0},
 441   {"pmevtyper8_el0", PMEVTYPER8_EL0},
 442   {"pmevtyper9_el0", PMEVTYPER9_EL0},
 443   {"pmevtyper10_el0", PMEVTYPER10_EL0},
 444   {"pmevtyper11_el0", PMEVTYPER11_EL0},
 445   {"pmevtyper12_el0", PMEVTYPER12_EL0},
 446   {"pmevtyper13_el0", PMEVTYPER13_EL0},
 447   {"pmevtyper14_el0", PMEVTYPER14_EL0},
 448   {"pmevtyper15_el0", PMEVTYPER15_EL0},
 449   {"pmevtyper16_el0", PMEVTYPER16_EL0},
 450   {"pmevtyper17_el0", PMEVTYPER17_EL0},
 451   {"pmevtyper18_el0", PMEVTYPER18_EL0},
 452   {"pmevtyper19_el0", PMEVTYPER19_EL0},
 453   {"pmevtyper20_el0", PMEVTYPER20_EL0},
 454   {"pmevtyper21_el0", PMEVTYPER21_EL0},
 455   {"pmevtyper22_el0", PMEVTYPER22_EL0},
 456   {"pmevtyper23_el0", PMEVTYPER23_EL0},
 457   {"pmevtyper24_el0", PMEVTYPER24_EL0},
 458   {"pmevtyper25_el0", PMEVTYPER25_EL0},
 459   {"pmevtyper26_el0", PMEVTYPER26_EL0},
 460   {"pmevtyper27_el0", PMEVTYPER27_EL0},
 461   {"pmevtyper28_el0", PMEVTYPER28_EL0},
 462   {"pmevtyper29_el0", PMEVTYPER29_EL0},
 463   {"pmevtyper30_el0", PMEVTYPER30_EL0},
 464 };
 465
 466 uint32_t
 467 A64SysReg::SysRegMapper::fromString(StringRef Name, bool &Valid) const {
 468   // First search the registers shared by all
 469   std::string NameLower = Name.lower();
 470   for (unsigned i = 0; i < array_lengthof(SysRegPairs); ++i) {
 471     if (SysRegPairs[i].Name == NameLower) {
 472       Valid = true;
 473       return SysRegPairs[i].Value;
 474     }
 475   }
 476
 477   // Now try the instruction-specific registers (either read-only or
 478   // write-only).
 479   for (unsigned i = 0; i < NumInstPairs; ++i) {
 480     if (InstPairs[i].Name == NameLower) {
 481       Valid = true;
 482       return InstPairs[i].Value;
 483     }
 484   }
 485
 486   // Try to parse an S<op0>_<op1>_<Cn>_<Cm>_<op2> register name, where the bits
 487   // are: 11 xxx 1x11 xxxx xxx
 488   Regex GenericRegPattern("^s3_([0-7])_c(1[15])_c([0-9]|1[0-5])_([0-7])$");
 489
 490   SmallVector<StringRef, 4> Ops;
 491   if (!GenericRegPattern.match(NameLower, &Ops)) {
 492     Valid = false;
 493     return -1;
 494   }
 495
 496   uint32_t Op0 = 3, Op1 = 0, CRn = 0, CRm = 0, Op2 = 0;
 497   uint32_t Bits;
 498   Ops[1].getAsInteger(10, Op1);
 499   Ops[2].getAsInteger(10, CRn);
 500   Ops[3].getAsInteger(10, CRm);
 501   Ops[4].getAsInteger(10, Op2);
 502   Bits = (Op0 << 14) | (Op1 << 11) | (CRn << 7) | (CRm << 3) | Op2;
 503
 504   Valid = true;
 505   return Bits;
 506 }
 507
 508 std::string
 509 A64SysReg::SysRegMapper::toString(uint32_t Bits, bool &Valid) const {
 510   for (unsigned i = 0; i < array_lengthof(SysRegPairs); ++i) {
 511     if (SysRegPairs[i].Value == Bits) {
 512       Valid = true;
 513       return SysRegPairs[i].Name;
 514     }
 515   }
 516
 517   for (unsigned i = 0; i < NumInstPairs; ++i) {
 518     if (InstPairs[i].Value == Bits) {
 519       Valid = true;
 520       return InstPairs[i].Name;
 521     }
 522   }
 523
 524   uint32_t Op0 = (Bits >> 14) & 0x3;
 525   uint32_t Op1 = (Bits >> 11) & 0x7;
 526   uint32_t CRn = (Bits >> 7) & 0xf;
 527   uint32_t CRm = (Bits >> 3) & 0xf;
 528   uint32_t Op2 = Bits & 0x7;
 529
 530   // Only combinations matching: 11 xxx 1x11 xxxx xxx are valid for a generic
 531   // name.
 532   if (Op0 != 3 || (CRn != 11 && CRn != 15)) {
 533       Valid = false;
 534       return "";
 535   }
 536
 537   assert(Op0 == 3 && (CRn == 11 || CRn == 15) && "Invalid generic sysreg");
 538
 539   Valid = true;
 540   return "s3_" + utostr(Op1) + "_c" + utostr(CRn)
 541                + "_c" + utostr(CRm) + "_" + utostr(Op2);
 542 }
 543
 544 const NamedImmMapper::Mapping A64TLBI::TLBIMapper::TLBIPairs[] = {
 545   {"ipas2e1is", IPAS2E1IS},
 546   {"ipas2le1is", IPAS2LE1IS},
 547   {"vmalle1is", VMALLE1IS},
 548   {"alle2is", ALLE2IS},
 549   {"alle3is", ALLE3IS},
 550   {"vae1is", VAE1IS},
 551   {"vae2is", VAE2IS},
 552   {"vae3is", VAE3IS},
 553   {"aside1is", ASIDE1IS},
 554   {"vaae1is", VAAE1IS},
 555   {"alle1is", ALLE1IS},
 556   {"vale1is", VALE1IS},
 557   {"vale2is", VALE2IS},
 558   {"vale3is", VALE3IS},
 559   {"vmalls12e1is", VMALLS12E1IS},
 560   {"vaale1is", VAALE1IS},
 561   {"ipas2e1", IPAS2E1},
 562   {"ipas2le1", IPAS2LE1},
 563   {"vmalle1", VMALLE1},
 564   {"alle2", ALLE2},
 565   {"alle3", ALLE3},
 566   {"vae1", VAE1},
 567   {"vae2", VAE2},
 568   {"vae3", VAE3},
 569   {"aside1", ASIDE1},
 570   {"vaae1", VAAE1},
 571   {"alle1", ALLE1},
 572   {"vale1", VALE1},
 573   {"vale2", VALE2},
 574   {"vale3", VALE3},
 575   {"vmalls12e1", VMALLS12E1},
 576   {"vaale1", VAALE1}
 577 };
 578
 579 A64TLBI::TLBIMapper::TLBIMapper()
 580   : NamedImmMapper(TLBIPairs, 0) {}
 581
 582 bool A64Imms::isFPImm(const APFloat &Val, uint32_t &Imm8Bits) {
 583   const fltSemantics &Sem = Val.getSemantics();
 584   unsigned FracBits = APFloat::semanticsPrecision(Sem) - 1;
 585
 586   uint32_t ExpMask;
 587   switch (FracBits) {
 588   case 10: // IEEE half-precision
 589     ExpMask = 0x1f;
 590     break;
 591   case 23: // IEEE single-precision
 592     ExpMask = 0xff;
 593     break;
 594   case 52: // IEEE double-precision
 595     ExpMask = 0x7ff;
 596     break;
 597   case 112: // IEEE quad-precision
 598     // No immediates are valid for double precision.
 599     return false;
 600   default:
 601     llvm_unreachable("Only half, single and double precision supported");
 602   }
 603
 604   uint32_t ExpStart = FracBits;
 605   uint64_t FracMask = (1ULL << FracBits) - 1;
 606
 607   uint32_t Sign = Val.isNegative();
 608
 609   uint64_t Bits= Val.bitcastToAPInt().getLimitedValue();
 610   uint64_t Fraction = Bits & FracMask;
 611   int32_t Exponent = ((Bits >> ExpStart) & ExpMask);
 612   Exponent -= ExpMask >> 1;
 613
 614   // S[d] = imm8<7>:NOT(imm8<6>):Replicate(imm8<6>, 5):imm8<5:0>:Zeros(19)
 615   // D[d] = imm8<7>:NOT(imm8<6>):Replicate(imm8<6>, 8):imm8<5:0>:Zeros(48)
 616   // This translates to: only 4 bits of fraction; -3 <= exp <= 4.
 617   uint64_t A64FracStart = FracBits - 4;
 618   uint64_t A64FracMask = 0xf;
 619
 620   // Are there too many fraction bits?
 621   if (Fraction & ~(A64FracMask << A64FracStart))
 622     return false;
 623
 624   if (Exponent < -3 || Exponent > 4)
 625     return false;
 626
 627   uint32_t PackedFraction = (Fraction >> A64FracStart) & A64FracMask;
 628   uint32_t PackedExp = (Exponent + 7) & 0x7;
 629
 630   Imm8Bits = (Sign << 7) | (PackedExp << 4) | PackedFraction;
 631   return true;
 632 }
 633
 634 // Encoding of the immediate for logical (immediate) instructions:
 635 //
 636 // | N | imms   | immr   | size | R            | S            |
 637 // |---+--------+--------+------+--------------+--------------|
 638 // | 1 | ssssss | rrrrrr |   64 | UInt(rrrrrr) | UInt(ssssss) |
 639 // | 0 | 0sssss | xrrrrr |   32 | UInt(rrrrr)  | UInt(sssss)  |
 640 // | 0 | 10ssss | xxrrrr |   16 | UInt(rrrr)   | UInt(ssss)   |
 641 // | 0 | 110sss | xxxrrr |    8 | UInt(rrr)    | UInt(sss)    |
 642 // | 0 | 1110ss | xxxxrr |    4 | UInt(rr)     | UInt(ss)     |
 643 // | 0 | 11110s | xxxxxr |    2 | UInt(r)      | UInt(s)      |
 644 // | 0 | 11111x | -      |      | UNALLOCATED  |              |
 645 //
 646 // Columns 'R', 'S' and 'size' specify a "bitmask immediate" of size bits in
 647 // which the lower S+1 bits are ones and the remaining bits are zero, then
 648 // rotated right by R bits, which is then replicated across the datapath.
 649 //
 650 // + Values of 'N', 'imms' and 'immr' which do not match the above table are
 651 //   RESERVED.
 652 // + If all 's' bits in the imms field are set then the instruction is
 653 //   RESERVED.
 654 // + The 'x' bits in the 'immr' field are IGNORED.
 655
 656 bool A64Imms::isLogicalImm(unsigned RegWidth, uint64_t Imm, uint32_t &Bits) {
 657   int RepeatWidth;
 658   int Rotation = 0;
 659   int Num1s = 0;
 660
 661   // Because there are S+1 ones in the replicated mask, an immediate of all
 662   // zeros is not allowed. Filtering it here is probably more efficient.
 663   if (Imm == 0) return false;
 664
 665   for (RepeatWidth = RegWidth; RepeatWidth > 1; RepeatWidth /= 2) {
 666     uint64_t RepeatMask = RepeatWidth == 64 ? -1 : (1ULL << RepeatWidth) - 1;
 667     uint64_t ReplicatedMask = Imm & RepeatMask;
 668
 669     if (ReplicatedMask == 0) continue;
 670
 671     // First we have to make sure the mask is actually repeated in each slot for
 672     // this width-specifier.
 673     bool IsReplicatedMask = true;
 674     for (unsigned i = RepeatWidth; i < RegWidth; i += RepeatWidth) {
 675       if (((Imm >> i) & RepeatMask) != ReplicatedMask) {
 676         IsReplicatedMask = false;
 677         break;
 678       }
 679     }
 680     if (!IsReplicatedMask) continue;
 681
 682     // Now we have to work out the amount of rotation needed. The first part of
 683     // this calculation is actually independent of RepeatWidth, but the complex
 684     // case will depend on it.
 685     Rotation = CountTrailingZeros_64(Imm);
 686     if (Rotation == 0) {
 687       // There were no leading zeros, which means it's either in place or there
 688       // are 1s at each end (e.g. 0x8003 needs rotating).
 689       Rotation = RegWidth == 64 ? CountLeadingOnes_64(Imm)
 690                                 : CountLeadingOnes_32(Imm);
 691       Rotation = RepeatWidth - Rotation;
 692     }
 693
 694     uint64_t ReplicatedOnes = (ReplicatedMask >> Rotation)
 695       | ((ReplicatedMask << (RepeatWidth - Rotation)) & RepeatMask);
 696     // Of course, they may not actually be ones, so we have to check that:
 697     if (!isMask_64(ReplicatedOnes))
 698       continue;
 699
 700     Num1s = CountTrailingOnes_64(ReplicatedOnes);
 701
 702     // We know we've got an almost valid encoding (certainly, if this is invalid
 703     // no other parameters would work).
 704     break;
 705   }
 706
 707   // The encodings which would produce all 1s are RESERVED.
 708   if (RepeatWidth == 1 || Num1s == RepeatWidth) return false;
 709
 710   uint32_t N = RepeatWidth == 64;
 711   uint32_t ImmR = RepeatWidth - Rotation;
 712   uint32_t ImmS = Num1s - 1;
 713
 714   switch (RepeatWidth) {
 715   default: break; // No action required for other valid rotations.
 716   case 16: ImmS |= 0x20; break; // 10ssss
 717   case 8: ImmS |= 0x30; break;  // 110sss
 718   case 4: ImmS |= 0x38; break;  // 1110ss
 719   case 2: ImmS |= 0x3c; break;  // 11110s
 720   }
 721
 722   Bits = ImmS | (ImmR << 6) | (N << 12);
 723
 724   return true;
 725 }
 726
 727
 728 bool A64Imms::isLogicalImmBits(unsigned RegWidth, uint32_t Bits, uint64_t &Imm) {
 729   uint32_t N = Bits >> 12;
 730   uint32_t ImmR = (Bits >> 6) & 0x3f;
 731   uint32_t ImmS = Bits & 0x3f;
 732
 733   // N=1 encodes a 64-bit replication and is invalid for the 32-bit
 734   // instructions.
 735   if (RegWidth == 32 && N != 0) return false;
 736
 737   int Width = 0;
 738   if (N == 1)
 739     Width = 64;
 740   else if ((ImmS & 0x20) == 0)
 741     Width = 32;
 742   else if ((ImmS & 0x10) == 0)
 743     Width = 16;
 744   else if ((ImmS & 0x08) == 0)
 745     Width = 8;
 746   else if ((ImmS & 0x04) == 0)
 747     Width = 4;
 748   else if ((ImmS & 0x02) == 0)
 749     Width = 2;
 750   else {
 751     // ImmS  is 0b11111x: UNALLOCATED
 752     return false;
 753   }
 754
 755   int Num1s = (ImmS & (Width - 1)) + 1;
 756
 757   // All encodings which would map to -1 (signed) are RESERVED.
 758   if (Num1s == Width) return false;
 759
 760   int Rotation = (ImmR & (Width - 1));
 761   uint64_t Mask = (1ULL << Num1s) - 1;
 762   uint64_t WidthMask = Width == 64 ? -1 : (1ULL << Width) - 1;
 763   Mask = (Mask >> Rotation)
 764     | ((Mask << (Width - Rotation)) & WidthMask);
 765
 766   Imm = 0;
 767   for (unsigned i = 0; i < RegWidth / Width; ++i) {
 768     Imm |= Mask;
 769     Mask <<= Width;
 770   }
 771
 772   return true;
 773 }
 774
 775 bool A64Imms::isMOVZImm(int RegWidth, uint64_t Value, int &UImm16, int &Shift) {
 776   // If high bits are set then a 32-bit MOVZ can't possibly work.
 777   if (RegWidth == 32 && (Value & ~0xffffffffULL))
 778     return false;
 779
 780   for (int i = 0; i < RegWidth; i += 16) {
 781     // If the value is 0 when we mask out all the bits that could be set with
 782     // the current LSL value then it's representable.
 783     if ((Value & ~(0xffffULL << i)) == 0) {
 784       Shift = i / 16;
 785       UImm16 = (Value >> i) & 0xffff;
 786       return true;
 787     }
 788   }
 789   return false;
 790 }
 791
 792 bool A64Imms::isMOVNImm(int RegWidth, uint64_t Value, int &UImm16, int &Shift) {
 793   // MOVN is defined to set its register to NOT(LSL(imm16, shift)).
 794
 795   // We have to be a little careful about a 32-bit register: 0xffff_1234 *is*
 796   // representable, but ~0xffff_1234 == 0xffff_ffff_0000_edcb which is not
 797   // a valid input for isMOVZImm.
 798   if (RegWidth == 32 && (Value & ~0xffffffffULL))
 799     return false;
 800
 801   uint64_t MOVZEquivalent = RegWidth == 32 ? ~Value & 0xffffffff : ~Value;
 802
 803   return isMOVZImm(RegWidth, MOVZEquivalent, UImm16, Shift);
 804 }
 805
 806 bool A64Imms::isOnlyMOVNImm(int RegWidth, uint64_t Value,
 807                             int &UImm16, int &Shift) {
 808   if (isMOVZImm(RegWidth, Value, UImm16, Shift))
 809     return false;
 810
 811   return isMOVNImm(RegWidth, Value, UImm16, Shift);
 812 }