lib/Target/AArch64/AArch64TargetMachine.cpp

   1 //===-- AArch64TargetMachine.cpp - Define TargetMachine for AArch64 -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 #include "AArch64.h"
  14 #include "AArch64TargetMachine.h"
  15 #include "AArch64TargetObjectFile.h"
  16 #include "AArch64TargetTransformInfo.h"
  17 #include "llvm/CodeGen/Passes.h"
  18 #include "llvm/CodeGen/RegAllocRegistry.h"
  19 #include "llvm/IR/Function.h"
  20 #include "llvm/IR/LegacyPassManager.h"
  21 #include "llvm/Support/CommandLine.h"
  22 #include "llvm/Support/TargetRegistry.h"
  23 #include "llvm/Target/TargetOptions.h"
  24 #include "llvm/Transforms/Scalar.h"
  25 using namespace llvm;
  26
  27 static cl::opt<bool>
  28 EnableCCMP("aarch64-ccmp", cl::desc("Enable the CCMP formation pass"),
  29            cl::init(true), cl::Hidden);
  30
  31 static cl::opt<bool> EnableMCR("aarch64-mcr",
  32                                cl::desc("Enable the machine combiner pass"),
  33                                cl::init(true), cl::Hidden);
  34
  35 static cl::opt<bool>
  36 EnableStPairSuppress("aarch64-stp-suppress", cl::desc("Suppress STP for AArch64"),
  37                      cl::init(true), cl::Hidden);
  38
  39 static cl::opt<bool>
  40 EnableAdvSIMDScalar("aarch64-simd-scalar", cl::desc("Enable use of AdvSIMD scalar"
  41                     " integer instructions"), cl::init(false), cl::Hidden);
  42
  43 static cl::opt<bool>
  44 EnablePromoteConstant("aarch64-promote-const", cl::desc("Enable the promote "
  45                       "constant pass"), cl::init(true), cl::Hidden);
  46
  47 static cl::opt<bool>
  48 EnableCollectLOH("aarch64-collect-loh", cl::desc("Enable the pass that emits the"
  49                  " linker optimization hints (LOH)"), cl::init(true),
  50                  cl::Hidden);
  51
  52 static cl::opt<bool>
  53 EnableDeadRegisterElimination("aarch64-dead-def-elimination", cl::Hidden,
  54                               cl::desc("Enable the pass that removes dead"
  55                                        " definitons and replaces stores to"
  56                                        " them with stores to the zero"
  57                                        " register"),
  58                               cl::init(true));
  59
  60 static cl::opt<bool>
  61 EnableLoadStoreOpt("aarch64-load-store-opt", cl::desc("Enable the load/store pair"
  62                    " optimization pass"), cl::init(true), cl::Hidden);
  63
  64 static cl::opt<bool>
  65 EnableAtomicTidy("aarch64-atomic-cfg-tidy", cl::Hidden,
  66                  cl::desc("Run SimplifyCFG after expanding atomic operations"
  67                           " to make use of cmpxchg flow-based information"),
  68                  cl::init(true));
  69
  70 static cl::opt<bool>
  71 EnableEarlyIfConversion("aarch64-enable-early-ifcvt", cl::Hidden,
  72                         cl::desc("Run early if-conversion"),
  73                         cl::init(true));
  74
  75 static cl::opt<bool>
  76 EnableCondOpt("aarch64-condopt",
  77               cl::desc("Enable the condition optimizer pass"),
  78               cl::init(true), cl::Hidden);
  79
  80 static cl::opt<bool>
  81 EnableA53Fix835769("aarch64-fix-cortex-a53-835769", cl::Hidden,
  82                 cl::desc("Work around Cortex-A53 erratum 835769"),
  83                 cl::init(false));
  84
  85 static cl::opt<bool>
  86 EnableGEPOpt("aarch64-gep-opt", cl::Hidden,
  87              cl::desc("Enable optimizations on complex GEPs"),
  88              cl::init(true));
  89
  90 extern "C" void LLVMInitializeAArch64Target() {
  91   // Register the target.
  92   RegisterTargetMachine<AArch64leTargetMachine> X(TheAArch64leTarget);
  93   RegisterTargetMachine<AArch64beTargetMachine> Y(TheAArch64beTarget);
  94   RegisterTargetMachine<AArch64leTargetMachine> Z(TheARM64Target);
  95 }
  96
  97 //===----------------------------------------------------------------------===//
  98 // AArch64 Lowering public interface.
  99 //===----------------------------------------------------------------------===//
 100 static std::unique_ptr<TargetLoweringObjectFile> createTLOF(const Triple &TT) {
 101   if (TT.isOSBinFormatMachO())
 102     return make_unique<AArch64_MachoTargetObjectFile>();
 103
 104   return make_unique<AArch64_ELFTargetObjectFile>();
 105 }
 106
 107 // Helper function to build a DataLayout string
 108 static std::string computeDataLayout(StringRef TT, bool LittleEndian) {
 109   Triple Triple(TT);
 110   if (Triple.isOSBinFormatMachO())
 111     return "e-m:o-i64:64-i128:128-n32:64-S128";
 112   if (LittleEndian)
 113     return "e-m:e-i64:64-i128:128-n32:64-S128";
 114   return "E-m:e-i64:64-i128:128-n32:64-S128";
 115 }
 116
 117 /// TargetMachine ctor - Create an AArch64 architecture model.
 118 ///
 119 AArch64TargetMachine::AArch64TargetMachine(const Target &T, StringRef TT,
 120                                            StringRef CPU, StringRef FS,
 121                                            const TargetOptions &Options,
 122                                            Reloc::Model RM, CodeModel::Model CM,
 123                                            CodeGenOpt::Level OL,
 124                                            bool LittleEndian)
 125     // This nested ternary is horrible, but DL needs to be properly
 126     // initialized
 127     // before TLInfo is constructed.
 128     : LLVMTargetMachine(T, computeDataLayout(TT, LittleEndian), TT, CPU, FS,
 129                         Options, RM, CM, OL),
 130       TLOF(createTLOF(Triple(getTargetTriple()))),
 131       Subtarget(TT, CPU, FS, *this, LittleEndian),
 132       isLittle(LittleEndian) {
 133   initAsmInfo();
 134 }
 135
 136 AArch64TargetMachine::~AArch64TargetMachine() {}
 137
 138 const AArch64Subtarget *
 139 AArch64TargetMachine::getSubtargetImpl(const Function &F) const {
 140   Attribute CPUAttr = F.getFnAttribute("target-cpu");
 141   Attribute FSAttr = F.getFnAttribute("target-features");
 142
 143   std::string CPU = !CPUAttr.hasAttribute(Attribute::None)
 144                         ? CPUAttr.getValueAsString().str()
 145                         : TargetCPU;
 146   std::string FS = !FSAttr.hasAttribute(Attribute::None)
 147                        ? FSAttr.getValueAsString().str()
 148                        : TargetFS;
 149
 150   auto &I = SubtargetMap[CPU + FS];
 151   if (!I) {
 152     // This needs to be done before we create a new subtarget since any
 153     // creation will depend on the TM and the code generation flags on the
 154     // function that reside in TargetOptions.
 155     resetTargetOptions(F);
 156     I = llvm::make_unique<AArch64Subtarget>(TargetTriple, CPU, FS, *this, isLittle);
 157   }
 158   return I.get();
 159 }
 160
 161 void AArch64leTargetMachine::anchor() { }
 162
 163 AArch64leTargetMachine::
 164 AArch64leTargetMachine(const Target &T, StringRef TT,
 165                        StringRef CPU, StringRef FS, const TargetOptions &Options,
 166                        Reloc::Model RM, CodeModel::Model CM,
 167                        CodeGenOpt::Level OL)
 168   : AArch64TargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, true) {}
 169
 170 void AArch64beTargetMachine::anchor() { }
 171
 172 AArch64beTargetMachine::
 173 AArch64beTargetMachine(const Target &T, StringRef TT,
 174                        StringRef CPU, StringRef FS, const TargetOptions &Options,
 175                        Reloc::Model RM, CodeModel::Model CM,
 176                        CodeGenOpt::Level OL)
 177   : AArch64TargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, false) {}
 178
 179 namespace {
 180 /// AArch64 Code Generator Pass Configuration Options.
 181 class AArch64PassConfig : public TargetPassConfig {
 182 public:
 183   AArch64PassConfig(AArch64TargetMachine *TM, PassManagerBase &PM)
 184       : TargetPassConfig(TM, PM) {
 185     if (TM->getOptLevel() != CodeGenOpt::None)
 186       substitutePass(&PostRASchedulerID, &PostMachineSchedulerID);
 187   }
 188
 189   AArch64TargetMachine &getAArch64TargetMachine() const {
 190     return getTM<AArch64TargetMachine>();
 191   }
 192
 193   void addIRPasses()  override;
 194   bool addPreISel() override;
 195   bool addInstSelector() override;
 196   bool addILPOpts() override;
 197   void addPreRegAlloc() override;
 198   void addPostRegAlloc() override;
 199   void addPreSched2() override;
 200   void addPreEmitPass() override;
 201 };
 202 } // namespace
 203
 204 TargetIRAnalysis AArch64TargetMachine::getTargetIRAnalysis() {
 205   return TargetIRAnalysis([this](Function &F) {
 206     return TargetTransformInfo(AArch64TTIImpl(this, F));
 207   });
 208 }
 209
 210 TargetPassConfig *AArch64TargetMachine::createPassConfig(PassManagerBase &PM) {
 211   return new AArch64PassConfig(this, PM);
 212 }
 213
 214 void AArch64PassConfig::addIRPasses() {
 215   // Always expand atomic operations, we don't deal with atomicrmw or cmpxchg
 216   // ourselves.
 217   addPass(createAtomicExpandPass(TM));
 218
 219   // Cmpxchg instructions are often used with a subsequent comparison to
 220   // determine whether it succeeded. We can exploit existing control-flow in
 221   // ldrex/strex loops to simplify this, but it needs tidying up.
 222   if (TM->getOptLevel() != CodeGenOpt::None && EnableAtomicTidy)
 223     addPass(createCFGSimplificationPass());
 224
 225   TargetPassConfig::addIRPasses();
 226
 227   if (TM->getOptLevel() == CodeGenOpt::Aggressive && EnableGEPOpt) {
 228     // Call SeparateConstOffsetFromGEP pass to extract constants within indices
 229     // and lower a GEP with multiple indices to either arithmetic operations or
 230     // multiple GEPs with single index.
 231     addPass(createSeparateConstOffsetFromGEPPass(TM, true));
 232     // Call EarlyCSE pass to find and remove subexpressions in the lowered
 233     // result.
 234     addPass(createEarlyCSEPass());
 235     // Do loop invariant code motion in case part of the lowered result is
 236     // invariant.
 237     addPass(createLICMPass());
 238   }
 239 }
 240
 241 // Pass Pipeline Configuration
 242 bool AArch64PassConfig::addPreISel() {
 243   // Run promote constant before global merge, so that the promoted constants
 244   // get a chance to be merged
 245   if (TM->getOptLevel() != CodeGenOpt::None && EnablePromoteConstant)
 246     addPass(createAArch64PromoteConstantPass());
 247   // FIXME: On AArch64, this depends on the type.
 248   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 249   // and the offset has to be a multiple of the related size in bytes.
 250   if (TM->getOptLevel() != CodeGenOpt::None)
 251     addPass(createGlobalMergePass(TM, 4095));
 252   if (TM->getOptLevel() != CodeGenOpt::None)
 253     addPass(createAArch64AddressTypePromotionPass());
 254
 255   return false;
 256 }
 257
 258 bool AArch64PassConfig::addInstSelector() {
 259   addPass(createAArch64ISelDag(getAArch64TargetMachine(), getOptLevel()));
 260
 261   // For ELF, cleanup any local-dynamic TLS accesses (i.e. combine as many
 262   // references to _TLS_MODULE_BASE_ as possible.
 263   if (Triple(TM->getTargetTriple()).isOSBinFormatELF() &&
 264       getOptLevel() != CodeGenOpt::None)
 265     addPass(createAArch64CleanupLocalDynamicTLSPass());
 266
 267   return false;
 268 }
 269
 270 bool AArch64PassConfig::addILPOpts() {
 271   if (EnableCondOpt)
 272     addPass(createAArch64ConditionOptimizerPass());
 273   if (EnableCCMP)
 274     addPass(createAArch64ConditionalCompares());
 275   if (EnableMCR)
 276     addPass(&MachineCombinerID);
 277   if (EnableEarlyIfConversion)
 278     addPass(&EarlyIfConverterID);
 279   if (EnableStPairSuppress)
 280     addPass(createAArch64StorePairSuppressPass());
 281   return true;
 282 }
 283
 284 void AArch64PassConfig::addPreRegAlloc() {
 285   // Use AdvSIMD scalar instructions whenever profitable.
 286   if (TM->getOptLevel() != CodeGenOpt::None && EnableAdvSIMDScalar) {
 287     addPass(createAArch64AdvSIMDScalar());
 288     // The AdvSIMD pass may produce copies that can be rewritten to
 289     // be register coaleascer friendly.
 290     addPass(&PeepholeOptimizerID);
 291   }
 292 }
 293
 294 void AArch64PassConfig::addPostRegAlloc() {
 295   // Change dead register definitions to refer to the zero register.
 296   if (TM->getOptLevel() != CodeGenOpt::None && EnableDeadRegisterElimination)
 297     addPass(createAArch64DeadRegisterDefinitions());
 298   if (TM->getOptLevel() != CodeGenOpt::None && usingDefaultRegAlloc())
 299     // Improve performance for some FP/SIMD code for A57.
 300     addPass(createAArch64A57FPLoadBalancing());
 301 }
 302
 303 void AArch64PassConfig::addPreSched2() {
 304   // Expand some pseudo instructions to allow proper scheduling.
 305   addPass(createAArch64ExpandPseudoPass());
 306   // Use load/store pair instructions when possible.
 307   if (TM->getOptLevel() != CodeGenOpt::None && EnableLoadStoreOpt)
 308     addPass(createAArch64LoadStoreOptimizationPass());
 309 }
 310
 311 void AArch64PassConfig::addPreEmitPass() {
 312   if (EnableA53Fix835769)
 313     addPass(createAArch64A53Fix835769());
 314   // Relax conditional branch instructions if they're otherwise out of
 315   // range of their destination.
 316   addPass(createAArch64BranchRelaxation());
 317   if (TM->getOptLevel() != CodeGenOpt::None && EnableCollectLOH &&
 318       Triple(TM->getTargetTriple()).isOSBinFormatMachO())
 319     addPass(createAArch64CollectLOHPass());
 320 }