lib/Target/AArch64/AArch64InstrInfo.td

   1 //=- AArch64InstrInfo.td - Describe the AArch64 Instructions -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // AArch64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  18                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  19 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  20                                  AssemblerPredicate<"FeatureNEON", "neon">;
  21 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  22                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  23 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  24                                  AssemblerPredicate<"FeatureCRC", "crc">;
  25 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  26 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  27 def IsCyclone        : Predicate<"Subtarget->isCyclone()">;
  28
  29 //===----------------------------------------------------------------------===//
  30 // AArch64-specific DAG Nodes.
  31 //
  32
  33 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  34 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  35                                               [SDTCisSameAs<0, 2>,
  36                                                SDTCisSameAs<0, 3>,
  37                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  38
  39 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  40 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  41                                             [SDTCisSameAs<0, 1>,
  42                                              SDTCisSameAs<0, 2>,
  43                                              SDTCisInt<0>,
  44                                              SDTCisVT<3, i32>]>;
  45
  46 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  47 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  48                                             [SDTCisSameAs<0, 2>,
  49                                              SDTCisSameAs<0, 3>,
  50                                              SDTCisInt<0>,
  51                                              SDTCisVT<1, i32>,
  52                                              SDTCisVT<4, i32>]>;
  53
  54 def SDT_AArch64Brcond  : SDTypeProfile<0, 3,
  55                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  56                                       SDTCisVT<2, i32>]>;
  57 def SDT_AArch64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  58 def SDT_AArch64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  59                                         SDTCisVT<2, OtherVT>]>;
  60
  61
  62 def SDT_AArch64CSel  : SDTypeProfile<1, 4,
  63                                    [SDTCisSameAs<0, 1>,
  64                                     SDTCisSameAs<0, 2>,
  65                                     SDTCisInt<3>,
  66                                     SDTCisVT<4, i32>]>;
  67 def SDT_AArch64FCmp   : SDTypeProfile<0, 2,
  68                                    [SDTCisFP<0>,
  69                                     SDTCisSameAs<0, 1>]>;
  70 def SDT_AArch64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  71 def SDT_AArch64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  72 def SDT_AArch64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  73                                           SDTCisSameAs<0, 1>,
  74                                           SDTCisSameAs<0, 2>]>;
  75 def SDT_AArch64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  76 def SDT_AArch64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  77 def SDT_AArch64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  78                                            SDTCisInt<2>, SDTCisInt<3>]>;
  79 def SDT_AArch64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  80 def SDT_AArch64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  81                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  82 def SDT_AArch64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  83
  84 def SDT_AArch64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  85 def SDT_AArch64fcmpz : SDTypeProfile<1, 1, []>;
  86 def SDT_AArch64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  87 def SDT_AArch64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  88                                            SDTCisSameAs<0,2>]>;
  89 def SDT_AArch64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  90                                            SDTCisSameAs<0,2>,
  91                                            SDTCisSameAs<0,3>]>;
  92 def SDT_AArch64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
  93 def SDT_AArch64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  94
  95 def SDT_AArch64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  96
  97 def SDT_AArch64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  98                                                  SDTCisPtrTy<1>]>;
  99 def SDT_AArch64WrapperLarge : SDTypeProfile<1, 4,
 100                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 101                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 102                                          SDTCisSameAs<1, 4>]>;
 103
 104
 105 // Node definitions.
 106 def AArch64adrp          : SDNode<"AArch64ISD::ADRP", SDTIntUnaryOp, []>;
 107 def AArch64addlow        : SDNode<"AArch64ISD::ADDlow", SDTIntBinOp, []>;
 108 def AArch64LOADgot       : SDNode<"AArch64ISD::LOADgot", SDTIntUnaryOp>;
 109 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START",
 110                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 111                                 [SDNPHasChain, SDNPOutGlue]>;
 112 def AArch64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 113                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 114                                                SDTCisVT<1, i32> ]>,
 115                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 116 def AArch64call          : SDNode<"AArch64ISD::CALL",
 117                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 118                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 119                                  SDNPVariadic]>;
 120 def AArch64brcond        : SDNode<"AArch64ISD::BRCOND", SDT_AArch64Brcond,
 121                                 [SDNPHasChain]>;
 122 def AArch64cbz           : SDNode<"AArch64ISD::CBZ", SDT_AArch64cbz,
 123                                 [SDNPHasChain]>;
 124 def AArch64cbnz           : SDNode<"AArch64ISD::CBNZ", SDT_AArch64cbz,
 125                                 [SDNPHasChain]>;
 126 def AArch64tbz           : SDNode<"AArch64ISD::TBZ", SDT_AArch64tbz,
 127                                 [SDNPHasChain]>;
 128 def AArch64tbnz           : SDNode<"AArch64ISD::TBNZ", SDT_AArch64tbz,
 129                                 [SDNPHasChain]>;
 130
 131
 132 def AArch64csel          : SDNode<"AArch64ISD::CSEL", SDT_AArch64CSel>;
 133 def AArch64csinv         : SDNode<"AArch64ISD::CSINV", SDT_AArch64CSel>;
 134 def AArch64csneg         : SDNode<"AArch64ISD::CSNEG", SDT_AArch64CSel>;
 135 def AArch64csinc         : SDNode<"AArch64ISD::CSINC", SDT_AArch64CSel>;
 136 def AArch64retflag       : SDNode<"AArch64ISD::RET_FLAG", SDTNone,
 137                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 138 def AArch64adc       : SDNode<"AArch64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 139 def AArch64sbc       : SDNode<"AArch64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 140 def AArch64add_flag  : SDNode<"AArch64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 141                             [SDNPCommutative]>;
 142 def AArch64sub_flag  : SDNode<"AArch64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 143 def AArch64and_flag  : SDNode<"AArch64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 144                             [SDNPCommutative]>;
 145 def AArch64adc_flag  : SDNode<"AArch64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 146 def AArch64sbc_flag  : SDNode<"AArch64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 147
 148 def AArch64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
 149
 150 def AArch64fcmp      : SDNode<"AArch64ISD::FCMP", SDT_AArch64FCmp>;
 151
 152 def AArch64fmax      : SDNode<"AArch64ISD::FMAX", SDTFPBinOp>;
 153 def AArch64fmin      : SDNode<"AArch64ISD::FMIN", SDTFPBinOp>;
 154
 155 def AArch64dup       : SDNode<"AArch64ISD::DUP", SDT_AArch64Dup>;
 156 def AArch64duplane8  : SDNode<"AArch64ISD::DUPLANE8", SDT_AArch64DupLane>;
 157 def AArch64duplane16 : SDNode<"AArch64ISD::DUPLANE16", SDT_AArch64DupLane>;
 158 def AArch64duplane32 : SDNode<"AArch64ISD::DUPLANE32", SDT_AArch64DupLane>;
 159 def AArch64duplane64 : SDNode<"AArch64ISD::DUPLANE64", SDT_AArch64DupLane>;
 160
 161 def AArch64zip1      : SDNode<"AArch64ISD::ZIP1", SDT_AArch64Zip>;
 162 def AArch64zip2      : SDNode<"AArch64ISD::ZIP2", SDT_AArch64Zip>;
 163 def AArch64uzp1      : SDNode<"AArch64ISD::UZP1", SDT_AArch64Zip>;
 164 def AArch64uzp2      : SDNode<"AArch64ISD::UZP2", SDT_AArch64Zip>;
 165 def AArch64trn1      : SDNode<"AArch64ISD::TRN1", SDT_AArch64Zip>;
 166 def AArch64trn2      : SDNode<"AArch64ISD::TRN2", SDT_AArch64Zip>;
 167
 168 def AArch64movi_edit : SDNode<"AArch64ISD::MOVIedit", SDT_AArch64MOVIedit>;
 169 def AArch64movi_shift : SDNode<"AArch64ISD::MOVIshift", SDT_AArch64MOVIshift>;
 170 def AArch64movi_msl : SDNode<"AArch64ISD::MOVImsl", SDT_AArch64MOVIshift>;
 171 def AArch64mvni_shift : SDNode<"AArch64ISD::MVNIshift", SDT_AArch64MOVIshift>;
 172 def AArch64mvni_msl : SDNode<"AArch64ISD::MVNImsl", SDT_AArch64MOVIshift>;
 173 def AArch64movi : SDNode<"AArch64ISD::MOVI", SDT_AArch64MOVIedit>;
 174 def AArch64fmov : SDNode<"AArch64ISD::FMOV", SDT_AArch64MOVIedit>;
 175
 176 def AArch64rev16 : SDNode<"AArch64ISD::REV16", SDT_AArch64UnaryVec>;
 177 def AArch64rev32 : SDNode<"AArch64ISD::REV32", SDT_AArch64UnaryVec>;
 178 def AArch64rev64 : SDNode<"AArch64ISD::REV64", SDT_AArch64UnaryVec>;
 179 def AArch64ext : SDNode<"AArch64ISD::EXT", SDT_AArch64ExtVec>;
 180
 181 def AArch64vashr : SDNode<"AArch64ISD::VASHR", SDT_AArch64vshift>;
 182 def AArch64vlshr : SDNode<"AArch64ISD::VLSHR", SDT_AArch64vshift>;
 183 def AArch64vshl : SDNode<"AArch64ISD::VSHL", SDT_AArch64vshift>;
 184 def AArch64sqshli : SDNode<"AArch64ISD::SQSHL_I", SDT_AArch64vshift>;
 185 def AArch64uqshli : SDNode<"AArch64ISD::UQSHL_I", SDT_AArch64vshift>;
 186 def AArch64sqshlui : SDNode<"AArch64ISD::SQSHLU_I", SDT_AArch64vshift>;
 187 def AArch64srshri : SDNode<"AArch64ISD::SRSHR_I", SDT_AArch64vshift>;
 188 def AArch64urshri : SDNode<"AArch64ISD::URSHR_I", SDT_AArch64vshift>;
 189
 190 def AArch64not: SDNode<"AArch64ISD::NOT", SDT_AArch64unvec>;
 191 def AArch64bit: SDNode<"AArch64ISD::BIT", SDT_AArch64trivec>;
 192 def AArch64bsl: SDNode<"AArch64ISD::BSL", SDT_AArch64trivec>;
 193
 194 def AArch64cmeq: SDNode<"AArch64ISD::CMEQ", SDT_AArch64binvec>;
 195 def AArch64cmge: SDNode<"AArch64ISD::CMGE", SDT_AArch64binvec>;
 196 def AArch64cmgt: SDNode<"AArch64ISD::CMGT", SDT_AArch64binvec>;
 197 def AArch64cmhi: SDNode<"AArch64ISD::CMHI", SDT_AArch64binvec>;
 198 def AArch64cmhs: SDNode<"AArch64ISD::CMHS", SDT_AArch64binvec>;
 199
 200 def AArch64fcmeq: SDNode<"AArch64ISD::FCMEQ", SDT_AArch64fcmp>;
 201 def AArch64fcmge: SDNode<"AArch64ISD::FCMGE", SDT_AArch64fcmp>;
 202 def AArch64fcmgt: SDNode<"AArch64ISD::FCMGT", SDT_AArch64fcmp>;
 203
 204 def AArch64cmeqz: SDNode<"AArch64ISD::CMEQz", SDT_AArch64unvec>;
 205 def AArch64cmgez: SDNode<"AArch64ISD::CMGEz", SDT_AArch64unvec>;
 206 def AArch64cmgtz: SDNode<"AArch64ISD::CMGTz", SDT_AArch64unvec>;
 207 def AArch64cmlez: SDNode<"AArch64ISD::CMLEz", SDT_AArch64unvec>;
 208 def AArch64cmltz: SDNode<"AArch64ISD::CMLTz", SDT_AArch64unvec>;
 209 def AArch64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 210                         (AArch64not (AArch64cmeqz (and node:$LHS, node:$RHS)))>;
 211
 212 def AArch64fcmeqz: SDNode<"AArch64ISD::FCMEQz", SDT_AArch64fcmpz>;
 213 def AArch64fcmgez: SDNode<"AArch64ISD::FCMGEz", SDT_AArch64fcmpz>;
 214 def AArch64fcmgtz: SDNode<"AArch64ISD::FCMGTz", SDT_AArch64fcmpz>;
 215 def AArch64fcmlez: SDNode<"AArch64ISD::FCMLEz", SDT_AArch64fcmpz>;
 216 def AArch64fcmltz: SDNode<"AArch64ISD::FCMLTz", SDT_AArch64fcmpz>;
 217
 218 def AArch64bici: SDNode<"AArch64ISD::BICi", SDT_AArch64vecimm>;
 219 def AArch64orri: SDNode<"AArch64ISD::ORRi", SDT_AArch64vecimm>;
 220
 221 def AArch64neg : SDNode<"AArch64ISD::NEG", SDT_AArch64unvec>;
 222
 223 def AArch64tcret: SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64TCRET,
 224                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 225
 226 def AArch64Prefetch        : SDNode<"AArch64ISD::PREFETCH", SDT_AArch64PREFETCH,
 227                                [SDNPHasChain, SDNPSideEffect]>;
 228
 229 def AArch64sitof: SDNode<"AArch64ISD::SITOF", SDT_AArch64ITOF>;
 230 def AArch64uitof: SDNode<"AArch64ISD::UITOF", SDT_AArch64ITOF>;
 231
 232 def AArch64tlsdesc_call : SDNode<"AArch64ISD::TLSDESC_CALL",
 233                                  SDT_AArch64TLSDescCall,
 234                                  [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 235                                   SDNPVariadic]>;
 236
 237 def AArch64WrapperLarge : SDNode<"AArch64ISD::WrapperLarge",
 238                                  SDT_AArch64WrapperLarge>;
 239
 240 def AArch64NvCast : SDNode<"AArch64ISD::NVCAST", SDTUnaryOp>;
 241
 242 def SDT_AArch64mull : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 243                                     SDTCisSameAs<1, 2>]>;
 244 def AArch64smull    : SDNode<"AArch64ISD::SMULL", SDT_AArch64mull>;
 245 def AArch64umull    : SDNode<"AArch64ISD::UMULL", SDT_AArch64mull>;
 246
 247 //===----------------------------------------------------------------------===//
 248
 249 //===----------------------------------------------------------------------===//
 250
 251 // AArch64 Instruction Predicate Definitions.
 252 //
 253 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 254 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 255 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 256 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 257 def ForCodeSize   : Predicate<"ForCodeSize">;
 258 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 259
 260 include "AArch64InstrFormats.td"
 261
 262 //===----------------------------------------------------------------------===//
 263
 264 //===----------------------------------------------------------------------===//
 265 // Miscellaneous instructions.
 266 //===----------------------------------------------------------------------===//
 267
 268 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 269 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 270                               [(AArch64callseq_start timm:$amt)]>;
 271 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 272                             [(AArch64callseq_end timm:$amt1, timm:$amt2)]>;
 273 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 274
 275 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 276 // FIXME: The following pseudo instructions are only needed because remat
 277 // cannot handle multiple instructions.  When that changes, they can be
 278 // removed, along with the AArch64Wrapper node.
 279
 280 let AddedComplexity = 10 in
 281 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 282                      [(set GPR64:$dst, (AArch64LOADgot tglobaladdr:$addr))]>,
 283               Sched<[WriteLDAdr]>;
 284
 285 // The MOVaddr instruction should match only when the add is not folded
 286 // into a load or store address.
 287 def MOVaddr
 288     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 289              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaladdr:$hi),
 290                                             tglobaladdr:$low))]>,
 291       Sched<[WriteAdrAdr]>;
 292 def MOVaddrJT
 293     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 294              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tjumptable:$hi),
 295                                              tjumptable:$low))]>,
 296       Sched<[WriteAdrAdr]>;
 297 def MOVaddrCP
 298     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 299              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tconstpool:$hi),
 300                                              tconstpool:$low))]>,
 301       Sched<[WriteAdrAdr]>;
 302 def MOVaddrBA
 303     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 304              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tblockaddress:$hi),
 305                                              tblockaddress:$low))]>,
 306       Sched<[WriteAdrAdr]>;
 307 def MOVaddrTLS
 308     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 309              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaltlsaddr:$hi),
 310                                             tglobaltlsaddr:$low))]>,
 311       Sched<[WriteAdrAdr]>;
 312 def MOVaddrEXT
 313     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 314              [(set GPR64:$dst, (AArch64addlow (AArch64adrp texternalsym:$hi),
 315                                             texternalsym:$low))]>,
 316       Sched<[WriteAdrAdr]>;
 317
 318 } // isReMaterializable, isCodeGenOnly
 319
 320 def : Pat<(AArch64LOADgot tglobaltlsaddr:$addr),
 321           (LOADgot tglobaltlsaddr:$addr)>;
 322
 323 def : Pat<(AArch64LOADgot texternalsym:$addr),
 324           (LOADgot texternalsym:$addr)>;
 325
 326 def : Pat<(AArch64LOADgot tconstpool:$addr),
 327           (LOADgot tconstpool:$addr)>;
 328
 329 //===----------------------------------------------------------------------===//
 330 // System instructions.
 331 //===----------------------------------------------------------------------===//
 332
 333 def HINT : HintI<"hint">;
 334 def : InstAlias<"nop",  (HINT 0b000)>;
 335 def : InstAlias<"yield",(HINT 0b001)>;
 336 def : InstAlias<"wfe",  (HINT 0b010)>;
 337 def : InstAlias<"wfi",  (HINT 0b011)>;
 338 def : InstAlias<"sev",  (HINT 0b100)>;
 339 def : InstAlias<"sevl", (HINT 0b101)>;
 340
 341 // As far as LLVM is concerned this writes to the system's exclusive monitors.
 342 let mayLoad = 1, mayStore = 1 in
 343 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 344
 345 // NOTE: ideally, this would have mayStore = 0, mayLoad = 0, but we cannot
 346 // model patterns with sufficiently fine granularity.
 347 let mayLoad = ?, mayStore = ? in {
 348 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb",
 349                        [(int_aarch64_dmb (i32 imm32_0_15:$CRm))]>;
 350
 351 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb",
 352                        [(int_aarch64_dsb (i32 imm32_0_15:$CRm))]>;
 353
 354 def ISB   : CRmSystemI<barrier_op, 0b110, "isb",
 355                        [(int_aarch64_isb (i32 imm32_0_15:$CRm))]>;
 356 }
 357
 358 def : InstAlias<"clrex", (CLREX 0xf)>;
 359 def : InstAlias<"isb", (ISB 0xf)>;
 360
 361 def MRS    : MRSI;
 362 def MSR    : MSRI;
 363 def MSRpstate: MSRpstateI;
 364
 365 // The thread pointer (on Linux, at least, where this has been implemented) is
 366 // TPIDR_EL0.
 367 def : Pat<(AArch64threadpointer), (MRS 0xde82)>;
 368
 369 // Generic system instructions
 370 def SYSxt  : SystemXtI<0, "sys">;
 371 def SYSLxt : SystemLXtI<1, "sysl">;
 372
 373 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 374                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 375                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 376
 377 //===----------------------------------------------------------------------===//
 378 // Move immediate instructions.
 379 //===----------------------------------------------------------------------===//
 380
 381 defm MOVK : InsertImmediate<0b11, "movk">;
 382 defm MOVN : MoveImmediate<0b00, "movn">;
 383
 384 let PostEncoderMethod = "fixMOVZ" in
 385 defm MOVZ : MoveImmediate<0b10, "movz">;
 386
 387 // First group of aliases covers an implicit "lsl #0".
 388 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 389 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 390 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 391 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 392 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 393 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 394
 395 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 396 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 397 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 398 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 399 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 400
 401 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 402 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 403 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 404 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 405
 406 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 407 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 408 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 409 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 410
 411 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 412 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 413
 414 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 415 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 416
 417 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 418 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 419
 420 // Final group of aliases covers true "mov $Rd, $imm" cases.
 421 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 422                           int width, int shift> {
 423   def _asmoperand : AsmOperandClass {
 424     let Name = basename # width # "_lsl" # shift # "MovAlias";
 425     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 426                                # shift # ">";
 427     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 428   }
 429
 430   def _movimm : Operand<i32> {
 431     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 432   }
 433
 434   def : InstAlias<"mov $Rd, $imm",
 435                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 436 }
 437
 438 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 439 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 440
 441 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 442 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 443 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 444 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 445
 446 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 447 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 448
 449 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 450 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 451 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 452 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 453
 454 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 455     isAsCheapAsAMove = 1 in {
 456 // FIXME: The following pseudo instructions are only needed because remat
 457 // cannot handle multiple instructions.  When that changes, we can select
 458 // directly to the real instructions and get rid of these pseudos.
 459
 460 def MOVi32imm
 461     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 462              [(set GPR32:$dst, imm:$src)]>,
 463       Sched<[WriteImm]>;
 464 def MOVi64imm
 465     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 466              [(set GPR64:$dst, imm:$src)]>,
 467       Sched<[WriteImm]>;
 468 } // isReMaterializable, isCodeGenOnly
 469
 470 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 471 // eventual expansion code fewer bits to worry about getting right. Marshalling
 472 // the types is a little tricky though:
 473 def i64imm_32bit : ImmLeaf<i64, [{
 474   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 475 }]>;
 476
 477 def trunc_imm : SDNodeXForm<imm, [{
 478   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i32);
 479 }]>;
 480
 481 def : Pat<(i64 i64imm_32bit:$src),
 482           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 483
 484 // Materialize FP constants via MOVi32imm/MOVi64imm (MachO large code model).
 485 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 486 return CurDAG->getTargetConstant(
 487   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i32);
 488 }]>;
 489
 490 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 491 return CurDAG->getTargetConstant(
 492   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i64);
 493 }]>;
 494
 495
 496 def : Pat<(f32 fpimm:$in),
 497   (COPY_TO_REGCLASS (MOVi32imm (bitcast_fpimm_to_i32 f32:$in)), FPR32)>;
 498 def : Pat<(f64 fpimm:$in),
 499   (COPY_TO_REGCLASS (MOVi64imm (bitcast_fpimm_to_i64 f64:$in)), FPR64)>;
 500
 501
 502 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 503 // sequences.
 504 def : Pat<(AArch64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 505                              tglobaladdr:$g1, tglobaladdr:$g0),
 506           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 507                                   tglobaladdr:$g2, 32),
 508                           tglobaladdr:$g1, 16),
 509                   tglobaladdr:$g0, 0)>;
 510
 511 def : Pat<(AArch64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 512                              tblockaddress:$g1, tblockaddress:$g0),
 513           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 514                                   tblockaddress:$g2, 32),
 515                           tblockaddress:$g1, 16),
 516                   tblockaddress:$g0, 0)>;
 517
 518 def : Pat<(AArch64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 519                              tconstpool:$g1, tconstpool:$g0),
 520           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 521                                   tconstpool:$g2, 32),
 522                           tconstpool:$g1, 16),
 523                   tconstpool:$g0, 0)>;
 524
 525 def : Pat<(AArch64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 526                              tjumptable:$g1, tjumptable:$g0),
 527           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 528                                   tjumptable:$g2, 32),
 529                           tjumptable:$g1, 16),
 530                   tjumptable:$g0, 0)>;
 531
 532
 533 //===----------------------------------------------------------------------===//
 534 // Arithmetic instructions.
 535 //===----------------------------------------------------------------------===//
 536
 537 // Add/subtract with carry.
 538 defm ADC : AddSubCarry<0, "adc", "adcs", AArch64adc, AArch64adc_flag>;
 539 defm SBC : AddSubCarry<1, "sbc", "sbcs", AArch64sbc, AArch64sbc_flag>;
 540
 541 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 542 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 543 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 544 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 545
 546 // Add/subtract
 547 defm ADD : AddSub<0, "add", add>;
 548 defm SUB : AddSub<1, "sub">;
 549
 550 def : InstAlias<"mov $dst, $src",
 551                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 552 def : InstAlias<"mov $dst, $src",
 553                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 554 def : InstAlias<"mov $dst, $src",
 555                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 556 def : InstAlias<"mov $dst, $src",
 557                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 558
 559 defm ADDS : AddSubS<0, "adds", AArch64add_flag, "cmn">;
 560 defm SUBS : AddSubS<1, "subs", AArch64sub_flag, "cmp">;
 561
 562 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 563 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 564           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 565 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 566           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 567 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 568           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 569 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 570           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 571 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 572           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 573 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 574           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 575 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 576           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 577 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 578           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 579
 580 // Because of the immediate format for add/sub-imm instructions, the
 581 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 582 //  These patterns capture that transformation.
 583 let AddedComplexity = 1 in {
 584 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 585           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 586 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 587           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 588 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 589           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 590 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 591           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 592 }
 593
 594 // Because of the immediate format for add/sub-imm instructions, the
 595 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 596 //  These patterns capture that transformation.
 597 let AddedComplexity = 1 in {
 598 def : Pat<(AArch64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 599           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 600 def : Pat<(AArch64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 601           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 602 def : Pat<(AArch64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 603           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 604 def : Pat<(AArch64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 605           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 606 }
 607
 608 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 609 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 610 def : InstAlias<"neg $dst, $src$shift",
 611                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 612 def : InstAlias<"neg $dst, $src$shift",
 613                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 614
 615 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 616 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 617 def : InstAlias<"negs $dst, $src$shift",
 618                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 619 def : InstAlias<"negs $dst, $src$shift",
 620                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 621
 622
 623 // Unsigned/Signed divide
 624 defm UDIV : Div<0, "udiv", udiv>;
 625 defm SDIV : Div<1, "sdiv", sdiv>;
 626 let isCodeGenOnly = 1 in {
 627 defm UDIV_Int : Div<0, "udiv", int_aarch64_udiv>;
 628 defm SDIV_Int : Div<1, "sdiv", int_aarch64_sdiv>;
 629 }
 630
 631 // Variable shift
 632 defm ASRV : Shift<0b10, "asr", sra>;
 633 defm LSLV : Shift<0b00, "lsl", shl>;
 634 defm LSRV : Shift<0b01, "lsr", srl>;
 635 defm RORV : Shift<0b11, "ror", rotr>;
 636
 637 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 638 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 639 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 640 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 641 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 642 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 643 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 644 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 645
 646 // Multiply-add
 647 let AddedComplexity = 7 in {
 648 defm MADD : MulAccum<0, "madd", add>;
 649 defm MSUB : MulAccum<1, "msub", sub>;
 650
 651 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 652           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 653 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 654           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 655
 656 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 657           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 658 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 659           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 660 def : Pat<(i32 (mul (ineg GPR32:$Rn), GPR32:$Rm)),
 661           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 662 def : Pat<(i64 (mul (ineg GPR64:$Rn), GPR64:$Rm)),
 663           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 664 } // AddedComplexity = 7
 665
 666 let AddedComplexity = 5 in {
 667 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 668 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 669 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 670 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 671
 672 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 673           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 674 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 675           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 676
 677 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 678           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 679 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 680           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 681 } // AddedComplexity = 5
 682
 683 def : MulAccumWAlias<"mul", MADDWrrr>;
 684 def : MulAccumXAlias<"mul", MADDXrrr>;
 685 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 686 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 687 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 688 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 689 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 690 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 691
 692 // Multiply-high
 693 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 694 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 695
 696 // CRC32
 697 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_aarch64_crc32b, "crc32b">;
 698 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_aarch64_crc32h, "crc32h">;
 699 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_aarch64_crc32w, "crc32w">;
 700 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_aarch64_crc32x, "crc32x">;
 701
 702 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_aarch64_crc32cb, "crc32cb">;
 703 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_aarch64_crc32ch, "crc32ch">;
 704 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_aarch64_crc32cw, "crc32cw">;
 705 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_aarch64_crc32cx, "crc32cx">;
 706
 707
 708 //===----------------------------------------------------------------------===//
 709 // Logical instructions.
 710 //===----------------------------------------------------------------------===//
 711
 712 // (immediate)
 713 defm ANDS : LogicalImmS<0b11, "ands", AArch64and_flag, "bics">;
 714 defm AND  : LogicalImm<0b00, "and", and, "bic">;
 715 defm EOR  : LogicalImm<0b10, "eor", xor, "eon">;
 716 defm ORR  : LogicalImm<0b01, "orr", or, "orn">;
 717
 718 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 719 // used). Actually, it seems to be working right now, but putting logical_immXX
 720 // here is a bit dodgy on the AsmParser side too.
 721 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 722                                           logical_imm32:$imm), 0>;
 723 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 724                                           logical_imm64:$imm), 0>;
 725
 726
 727 // (register)
 728 defm ANDS : LogicalRegS<0b11, 0, "ands", AArch64and_flag>;
 729 defm BICS : LogicalRegS<0b11, 1, "bics",
 730                         BinOpFrag<(AArch64and_flag node:$LHS, (not node:$RHS))>>;
 731 defm AND  : LogicalReg<0b00, 0, "and", and>;
 732 defm BIC  : LogicalReg<0b00, 1, "bic",
 733                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 734 defm EON  : LogicalReg<0b10, 1, "eon",
 735                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 736 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 737 defm ORN  : LogicalReg<0b01, 1, "orn",
 738                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 739 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 740
 741 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 742 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 743
 744 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 745 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 746
 747 def : InstAlias<"mvn $Wd, $Wm$sh",
 748                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 749 def : InstAlias<"mvn $Xd, $Xm$sh",
 750                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 751
 752 def : InstAlias<"tst $src1, $src2",
 753                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 754 def : InstAlias<"tst $src1, $src2",
 755                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 756
 757 def : InstAlias<"tst $src1, $src2",
 758                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 759 def : InstAlias<"tst $src1, $src2",
 760                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 761
 762 def : InstAlias<"tst $src1, $src2$sh",
 763                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 764 def : InstAlias<"tst $src1, $src2$sh",
 765                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 766
 767
 768 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 769 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 770
 771
 772 //===----------------------------------------------------------------------===//
 773 // One operand data processing instructions.
 774 //===----------------------------------------------------------------------===//
 775
 776 defm CLS    : OneOperandData<0b101, "cls">;
 777 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 778 defm RBIT   : OneOperandData<0b000, "rbit">;
 779
 780 def : Pat<(int_aarch64_rbit GPR32:$Rn), (RBITWr $Rn)>;
 781 def : Pat<(int_aarch64_rbit GPR64:$Rn), (RBITXr $Rn)>;
 782
 783 def  REV16Wr : OneWRegData<0b001, "rev16",
 784                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 785 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 786
 787 def : Pat<(cttz GPR32:$Rn),
 788           (CLZWr (RBITWr GPR32:$Rn))>;
 789 def : Pat<(cttz GPR64:$Rn),
 790           (CLZXr (RBITXr GPR64:$Rn))>;
 791 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 792                 (i32 1))),
 793           (CLSWr GPR32:$Rn)>;
 794 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 795                 (i64 1))),
 796           (CLSXr GPR64:$Rn)>;
 797
 798 // Unlike the other one operand instructions, the instructions with the "rev"
 799 // mnemonic do *not* just different in the size bit, but actually use different
 800 // opcode bits for the different sizes.
 801 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 802 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 803 def REV32Xr : OneXRegData<0b010, "rev32",
 804                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 805
 806 // The bswap commutes with the rotr so we want a pattern for both possible
 807 // orders.
 808 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 809 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 810
 811 //===----------------------------------------------------------------------===//
 812 // Bitfield immediate extraction instruction.
 813 //===----------------------------------------------------------------------===//
 814 let hasSideEffects = 0 in
 815 defm EXTR : ExtractImm<"extr">;
 816 def : InstAlias<"ror $dst, $src, $shift",
 817             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 818 def : InstAlias<"ror $dst, $src, $shift",
 819             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 820
 821 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 822           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 823 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 824           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 825
 826 //===----------------------------------------------------------------------===//
 827 // Other bitfield immediate instructions.
 828 //===----------------------------------------------------------------------===//
 829 let hasSideEffects = 0 in {
 830 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 831 defm SBFM : BitfieldImm<0b00, "sbfm">;
 832 defm UBFM : BitfieldImm<0b10, "ubfm">;
 833 }
 834
 835 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 836   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 837   return CurDAG->getTargetConstant(enc, MVT::i64);
 838 }]>;
 839
 840 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 841   uint64_t enc = 31 - N->getZExtValue();
 842   return CurDAG->getTargetConstant(enc, MVT::i64);
 843 }]>;
 844
 845 // min(7, 31 - shift_amt)
 846 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 847   uint64_t enc = 31 - N->getZExtValue();
 848   enc = enc > 7 ? 7 : enc;
 849   return CurDAG->getTargetConstant(enc, MVT::i64);
 850 }]>;
 851
 852 // min(15, 31 - shift_amt)
 853 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 854   uint64_t enc = 31 - N->getZExtValue();
 855   enc = enc > 15 ? 15 : enc;
 856   return CurDAG->getTargetConstant(enc, MVT::i64);
 857 }]>;
 858
 859 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 860   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 861   return CurDAG->getTargetConstant(enc, MVT::i64);
 862 }]>;
 863
 864 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 865   uint64_t enc = 63 - N->getZExtValue();
 866   return CurDAG->getTargetConstant(enc, MVT::i64);
 867 }]>;
 868
 869 // min(7, 63 - shift_amt)
 870 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 871   uint64_t enc = 63 - N->getZExtValue();
 872   enc = enc > 7 ? 7 : enc;
 873   return CurDAG->getTargetConstant(enc, MVT::i64);
 874 }]>;
 875
 876 // min(15, 63 - shift_amt)
 877 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 878   uint64_t enc = 63 - N->getZExtValue();
 879   enc = enc > 15 ? 15 : enc;
 880   return CurDAG->getTargetConstant(enc, MVT::i64);
 881 }]>;
 882
 883 // min(31, 63 - shift_amt)
 884 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 885   uint64_t enc = 63 - N->getZExtValue();
 886   enc = enc > 31 ? 31 : enc;
 887   return CurDAG->getTargetConstant(enc, MVT::i64);
 888 }]>;
 889
 890 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 891           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 892                               (i64 (i32shift_b imm0_31:$imm)))>;
 893 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 894           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 895                               (i64 (i64shift_b imm0_63:$imm)))>;
 896
 897 let AddedComplexity = 10 in {
 898 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 899           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 900 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 901           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 902 }
 903
 904 def : InstAlias<"asr $dst, $src, $shift",
 905                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 906 def : InstAlias<"asr $dst, $src, $shift",
 907                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 908 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 909 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 910 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 911 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 912 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 913
 914 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 915           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 916 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 917           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 918
 919 def : InstAlias<"lsr $dst, $src, $shift",
 920                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 921 def : InstAlias<"lsr $dst, $src, $shift",
 922                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 923 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 924 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 925 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 926 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 927 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 928
 929 //===----------------------------------------------------------------------===//
 930 // Conditionally set flags instructions.
 931 //===----------------------------------------------------------------------===//
 932 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 933 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 934
 935 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 936 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 937
 938 //===----------------------------------------------------------------------===//
 939 // Conditional select instructions.
 940 //===----------------------------------------------------------------------===//
 941 defm CSEL  : CondSelect<0, 0b00, "csel">;
 942
 943 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 944 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 945 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 946 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 947
 948 def : Pat<(AArch64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 949           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 950 def : Pat<(AArch64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 951           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 952 def : Pat<(AArch64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 953           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 954 def : Pat<(AArch64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 955           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 956 def : Pat<(AArch64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 957           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 958 def : Pat<(AArch64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 959           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 960
 961 def : Pat<(AArch64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
 962           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 963 def : Pat<(AArch64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
 964           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 965 def : Pat<(AArch64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
 966           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 967 def : Pat<(AArch64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
 968           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 969
 970 // The inverse of the condition code from the alias instruction is what is used
 971 // in the aliased instruction. The parser all ready inverts the condition code
 972 // for these aliases.
 973 def : InstAlias<"cset $dst, $cc",
 974                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 975 def : InstAlias<"cset $dst, $cc",
 976                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 977
 978 def : InstAlias<"csetm $dst, $cc",
 979                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 980 def : InstAlias<"csetm $dst, $cc",
 981                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 982
 983 def : InstAlias<"cinc $dst, $src, $cc",
 984                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 985 def : InstAlias<"cinc $dst, $src, $cc",
 986                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 987
 988 def : InstAlias<"cinv $dst, $src, $cc",
 989                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 990 def : InstAlias<"cinv $dst, $src, $cc",
 991                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 992
 993 def : InstAlias<"cneg $dst, $src, $cc",
 994                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 995 def : InstAlias<"cneg $dst, $src, $cc",
 996                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 997
 998 //===----------------------------------------------------------------------===//
 999 // PC-relative instructions.
1000 //===----------------------------------------------------------------------===//
1001 let isReMaterializable = 1 in {
1002 let hasSideEffects = 0, mayStore = 0, mayLoad = 0 in {
1003 def ADR  : ADRI<0, "adr", adrlabel, []>;
1004 } // hasSideEffects = 0
1005
1006 def ADRP : ADRI<1, "adrp", adrplabel,
1007                 [(set GPR64:$Xd, (AArch64adrp tglobaladdr:$label))]>;
1008 } // isReMaterializable = 1
1009
1010 // page address of a constant pool entry, block address
1011 def : Pat<(AArch64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
1012 def : Pat<(AArch64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
1013
1014 //===----------------------------------------------------------------------===//
1015 // Unconditional branch (register) instructions.
1016 //===----------------------------------------------------------------------===//
1017
1018 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1019 def RET  : BranchReg<0b0010, "ret", []>;
1020 def DRPS : SpecialReturn<0b0101, "drps">;
1021 def ERET : SpecialReturn<0b0100, "eret">;
1022 } // isReturn = 1, isTerminator = 1, isBarrier = 1
1023
1024 // Default to the LR register.
1025 def : InstAlias<"ret", (RET LR)>;
1026
1027 let isCall = 1, Defs = [LR], Uses = [SP] in {
1028 def BLR : BranchReg<0b0001, "blr", [(AArch64call GPR64:$Rn)]>;
1029 } // isCall
1030
1031 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1032 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
1033 } // isBranch, isTerminator, isBarrier, isIndirectBranch
1034
1035 // Create a separate pseudo-instruction for codegen to use so that we don't
1036 // flag lr as used in every function. It'll be restored before the RET by the
1037 // epilogue if it's legitimately used.
1038 def RET_ReallyLR : Pseudo<(outs), (ins), [(AArch64retflag)]> {
1039   let isTerminator = 1;
1040   let isBarrier = 1;
1041   let isReturn = 1;
1042 }
1043
1044 // This is a directive-like pseudo-instruction. The purpose is to insert an
1045 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1046 // (which in the usual case is a BLR).
1047 let hasSideEffects = 1 in
1048 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1049   let AsmString = ".tlsdesccall $sym";
1050 }
1051
1052 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
1053 // gets expanded to two MCInsts during lowering.
1054 let isCall = 1, Defs = [LR] in
1055 def TLSDESC_BLR
1056     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
1057              [(AArch64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
1058
1059 def : Pat<(AArch64tlsdesc_call GPR64:$dest, texternalsym:$sym),
1060           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
1061 //===----------------------------------------------------------------------===//
1062 // Conditional branch (immediate) instruction.
1063 //===----------------------------------------------------------------------===//
1064 def Bcc : BranchCond;
1065
1066 //===----------------------------------------------------------------------===//
1067 // Compare-and-branch instructions.
1068 //===----------------------------------------------------------------------===//
1069 defm CBZ  : CmpBranch<0, "cbz", AArch64cbz>;
1070 defm CBNZ : CmpBranch<1, "cbnz", AArch64cbnz>;
1071
1072 //===----------------------------------------------------------------------===//
1073 // Test-bit-and-branch instructions.
1074 //===----------------------------------------------------------------------===//
1075 defm TBZ  : TestBranch<0, "tbz", AArch64tbz>;
1076 defm TBNZ : TestBranch<1, "tbnz", AArch64tbnz>;
1077
1078 //===----------------------------------------------------------------------===//
1079 // Unconditional branch (immediate) instructions.
1080 //===----------------------------------------------------------------------===//
1081 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1082 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1083 } // isBranch, isTerminator, isBarrier
1084
1085 let isCall = 1, Defs = [LR], Uses = [SP] in {
1086 def BL : CallImm<1, "bl", [(AArch64call tglobaladdr:$addr)]>;
1087 } // isCall
1088 def : Pat<(AArch64call texternalsym:$func), (BL texternalsym:$func)>;
1089
1090 //===----------------------------------------------------------------------===//
1091 // Exception generation instructions.
1092 //===----------------------------------------------------------------------===//
1093 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1094 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1095 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1096 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1097 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1098 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1099 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1100 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1101
1102 // DCPSn defaults to an immediate operand of zero if unspecified.
1103 def : InstAlias<"dcps1", (DCPS1 0)>;
1104 def : InstAlias<"dcps2", (DCPS2 0)>;
1105 def : InstAlias<"dcps3", (DCPS3 0)>;
1106
1107 //===----------------------------------------------------------------------===//
1108 // Load instructions.
1109 //===----------------------------------------------------------------------===//
1110
1111 // Pair (indexed, offset)
1112 defm LDPW : LoadPairOffset<0b00, 0, GPR32, simm7s4, "ldp">;
1113 defm LDPX : LoadPairOffset<0b10, 0, GPR64, simm7s8, "ldp">;
1114 defm LDPS : LoadPairOffset<0b00, 1, FPR32, simm7s4, "ldp">;
1115 defm LDPD : LoadPairOffset<0b01, 1, FPR64, simm7s8, "ldp">;
1116 defm LDPQ : LoadPairOffset<0b10, 1, FPR128, simm7s16, "ldp">;
1117
1118 defm LDPSW : LoadPairOffset<0b01, 0, GPR64, simm7s4, "ldpsw">;
1119
1120 // Pair (pre-indexed)
1121 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1122 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1123 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1124 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1125 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1126
1127 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1128
1129 // Pair (post-indexed)
1130 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1131 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1132 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1133 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1134 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1135
1136 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1137
1138
1139 // Pair (no allocate)
1140 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32, simm7s4, "ldnp">;
1141 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64, simm7s8, "ldnp">;
1142 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32, simm7s4, "ldnp">;
1143 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64, simm7s8, "ldnp">;
1144 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128, simm7s16, "ldnp">;
1145
1146 //---
1147 // (register offset)
1148 //---
1149
1150 // Integer
1151 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
1152 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
1153 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
1154 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
1155
1156 // Floating-point
1157 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8,   "ldr", untyped, load>;
1158 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16,  "ldr", f16, load>;
1159 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32,  "ldr", f32, load>;
1160 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64,  "ldr", f64, load>;
1161 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128, "ldr", f128, load>;
1162
1163 // Load sign-extended half-word
1164 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
1165 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
1166
1167 // Load sign-extended byte
1168 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
1169 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
1170
1171 // Load sign-extended word
1172 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
1173
1174 // Pre-fetch.
1175 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
1176
1177 // For regular load, we do not have any alignment requirement.
1178 // Thus, it is safe to directly map the vector loads with interesting
1179 // addressing modes.
1180 // FIXME: We could do the same for bitconvert to floating point vectors.
1181 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
1182                               ValueType ScalTy, ValueType VecTy,
1183                               Instruction LOADW, Instruction LOADX,
1184                               SubRegIndex sub> {
1185   def : Pat<(VecTy (scalar_to_vector (ScalTy
1186               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
1187             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1188                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
1189                            sub)>;
1190
1191   def : Pat<(VecTy (scalar_to_vector (ScalTy
1192               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
1193             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1194                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
1195                            sub)>;
1196 }
1197
1198 let AddedComplexity = 10 in {
1199 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
1200 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
1201
1202 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
1203 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
1204
1205 defm : ScalToVecROLoadPat<ro16, load,       i32, v4f16, LDRHroW, LDRHroX, hsub>;
1206 defm : ScalToVecROLoadPat<ro16, load,       i32, v8f16, LDRHroW, LDRHroX, hsub>;
1207
1208 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
1209 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
1210
1211 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
1212 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
1213
1214 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
1215
1216 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
1217
1218
1219 def : Pat <(v1i64 (scalar_to_vector (i64
1220                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
1221                                            ro_Wextend64:$extend))))),
1222            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
1223
1224 def : Pat <(v1i64 (scalar_to_vector (i64
1225                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
1226                                            ro_Xextend64:$extend))))),
1227            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
1228 }
1229
1230 // Match all load 64 bits width whose type is compatible with FPR64
1231 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
1232                         Instruction LOADW, Instruction LOADX> {
1233
1234   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1235             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1236
1237   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1238             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1239 }
1240
1241 let AddedComplexity = 10 in {
1242 let Predicates = [IsLE] in {
1243   // We must do vector loads with LD1 in big-endian.
1244   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
1245   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
1246   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
1247   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
1248   defm : VecROLoadPat<ro64, v4f16, LDRDroW, LDRDroX>;
1249 }
1250
1251 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
1252 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
1253
1254 // Match all load 128 bits width whose type is compatible with FPR128
1255 let Predicates = [IsLE] in {
1256   // We must do vector loads with LD1 in big-endian.
1257   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
1258   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
1259   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
1260   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
1261   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
1262   defm : VecROLoadPat<ro128, v8f16,  LDRQroW, LDRQroX>;
1263   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
1264 }
1265 } // AddedComplexity = 10
1266
1267 // zextload -> i64
1268 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
1269                             Instruction INSTW, Instruction INSTX> {
1270   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1271             (SUBREG_TO_REG (i64 0),
1272                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
1273                            sub_32)>;
1274
1275   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1276             (SUBREG_TO_REG (i64 0),
1277                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
1278                            sub_32)>;
1279 }
1280
1281 let AddedComplexity = 10 in {
1282   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
1283   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
1284   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
1285
1286   // zextloadi1 -> zextloadi8
1287   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
1288
1289   // extload -> zextload
1290   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1291   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1292   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1293
1294   // extloadi1 -> zextloadi8
1295   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
1296 }
1297
1298
1299 // zextload -> i64
1300 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
1301                             Instruction INSTW, Instruction INSTX> {
1302   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1303             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1304
1305   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1306             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1307
1308 }
1309
1310 let AddedComplexity = 10 in {
1311   // extload -> zextload
1312   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1313   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1314   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1315
1316   // zextloadi1 -> zextloadi8
1317   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
1318 }
1319
1320 //---
1321 // (unsigned immediate)
1322 //---
1323 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64, uimm12s8, "ldr",
1324                    [(set GPR64:$Rt,
1325                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1326 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32, uimm12s4, "ldr",
1327                    [(set GPR32:$Rt,
1328                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1329 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8, uimm12s1, "ldr",
1330                    [(set FPR8:$Rt,
1331                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
1332 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16, uimm12s2, "ldr",
1333                    [(set (f16 FPR16:$Rt),
1334                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
1335 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32, uimm12s4, "ldr",
1336                    [(set (f32 FPR32:$Rt),
1337                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1338 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64, uimm12s8, "ldr",
1339                    [(set (f64 FPR64:$Rt),
1340                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1341 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128, uimm12s16, "ldr",
1342                  [(set (f128 FPR128:$Rt),
1343                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
1344
1345 // For regular load, we do not have any alignment requirement.
1346 // Thus, it is safe to directly map the vector loads with interesting
1347 // addressing modes.
1348 // FIXME: We could do the same for bitconvert to floating point vectors.
1349 def : Pat <(v8i8 (scalar_to_vector (i32
1350                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1351            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1352                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1353 def : Pat <(v16i8 (scalar_to_vector (i32
1354                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1355            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1356                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1357 def : Pat <(v4i16 (scalar_to_vector (i32
1358                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1359            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1360                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1361 def : Pat <(v8i16 (scalar_to_vector (i32
1362                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1363            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1364                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1365 def : Pat <(v2i32 (scalar_to_vector (i32
1366                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1367            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1368                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1369 def : Pat <(v4i32 (scalar_to_vector (i32
1370                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1371            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1372                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1373 def : Pat <(v1i64 (scalar_to_vector (i64
1374                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1375            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1376 def : Pat <(v2i64 (scalar_to_vector (i64
1377                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1378            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1379                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
1380
1381 // Match all load 64 bits width whose type is compatible with FPR64
1382 let Predicates = [IsLE] in {
1383   // We must use LD1 to perform vector loads in big-endian.
1384   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1385             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1386   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1387             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1388   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1389             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1390   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1391             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1392   def : Pat<(v4f16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1393             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1394 }
1395 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1396           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1397 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1398           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1399
1400 // Match all load 128 bits width whose type is compatible with FPR128
1401 let Predicates = [IsLE] in {
1402   // We must use LD1 to perform vector loads in big-endian.
1403   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1404             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1405   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1406             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1407   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1408             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1409   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1410             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1411   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1412             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1413   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1414             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1415   def : Pat<(v8f16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1416             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1417 }
1418 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1419           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1420
1421 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
1422                     [(set GPR32:$Rt,
1423                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
1424                                                      uimm12s2:$offset)))]>;
1425 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
1426                     [(set GPR32:$Rt,
1427                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
1428                                                    uimm12s1:$offset)))]>;
1429 // zextload -> i64
1430 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1431     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1432 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1433     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1434
1435 // zextloadi1 -> zextloadi8
1436 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1437           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1438 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1439     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1440
1441 // extload -> zextload
1442 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1443           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
1444 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1445           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1446 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1447           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1448 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1449     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1450 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1451     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1452 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1453     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1454 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1455     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1456
1457 // load sign-extended half-word
1458 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
1459                      [(set GPR32:$Rt,
1460                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1461                                                       uimm12s2:$offset)))]>;
1462 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
1463                      [(set GPR64:$Rt,
1464                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1465                                                       uimm12s2:$offset)))]>;
1466
1467 // load sign-extended byte
1468 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
1469                      [(set GPR32:$Rt,
1470                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1471                                                     uimm12s1:$offset)))]>;
1472 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
1473                      [(set GPR64:$Rt,
1474                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1475                                                     uimm12s1:$offset)))]>;
1476
1477 // load sign-extended word
1478 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
1479                      [(set GPR64:$Rt,
1480                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
1481                                                       uimm12s4:$offset)))]>;
1482
1483 // load zero-extended word
1484 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1485       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1486
1487 // Pre-fetch.
1488 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1489                         [(AArch64Prefetch imm:$Rt,
1490                                         (am_indexed64 GPR64sp:$Rn,
1491                                                       uimm12s8:$offset))]>;
1492
1493 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
1494
1495 //---
1496 // (literal)
1497 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1498 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1499 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1500 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1501 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1502
1503 // load sign-extended word
1504 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1505
1506 // prefetch
1507 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1508 //                   [(AArch64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1509
1510 //---
1511 // (unscaled immediate)
1512 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64, "ldur",
1513                     [(set GPR64:$Rt,
1514                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1515 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32, "ldur",
1516                     [(set GPR32:$Rt,
1517                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1518 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8, "ldur",
1519                     [(set FPR8:$Rt,
1520                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1521 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16, "ldur",
1522                     [(set FPR16:$Rt,
1523                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1524 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32, "ldur",
1525                     [(set (f32 FPR32:$Rt),
1526                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1527 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64, "ldur",
1528                     [(set (f64 FPR64:$Rt),
1529                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1530 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128, "ldur",
1531                     [(set (f128 FPR128:$Rt),
1532                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
1533
1534 defm LDURHH
1535     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
1536              [(set GPR32:$Rt,
1537                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1538 defm LDURBB
1539     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
1540              [(set GPR32:$Rt,
1541                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1542
1543 // Match all load 64 bits width whose type is compatible with FPR64
1544 let Predicates = [IsLE] in {
1545   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1546             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1547   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1548             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1549   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1550             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1551   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1552             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1553   def : Pat<(v4f16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1554             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1555 }
1556 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1557           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1558 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1559           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1560
1561 // Match all load 128 bits width whose type is compatible with FPR128
1562 let Predicates = [IsLE] in {
1563   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1564             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1565   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1566             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1567   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1568             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1569   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1570             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1571   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1572             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1573   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1574             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1575   def : Pat<(v8f16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1576             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1577 }
1578
1579 //  anyext -> zext
1580 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1581           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1582 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1583           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1584 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1585           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1586 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1587     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1588 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1589     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1590 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1591     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1592 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1593     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1594 // unscaled zext
1595 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1596           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1597 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1598           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1599 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1600           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1601 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1602     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1603 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1604     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1605 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1606     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1607 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1608     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1609
1610
1611 //---
1612 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1613
1614 // Define new assembler match classes as we want to only match these when
1615 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1616 // associate a DiagnosticType either, as we want the diagnostic for the
1617 // canonical form (the scaled operand) to take precedence.
1618 class SImm9OffsetOperand<int Width> : AsmOperandClass {
1619   let Name = "SImm9OffsetFB" # Width;
1620   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
1621   let RenderMethod = "addImmOperands";
1622 }
1623
1624 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
1625 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
1626 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
1627 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
1628 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
1629
1630 def simm9_offset_fb8 : Operand<i64> {
1631   let ParserMatchClass = SImm9OffsetFB8Operand;
1632 }
1633 def simm9_offset_fb16 : Operand<i64> {
1634   let ParserMatchClass = SImm9OffsetFB16Operand;
1635 }
1636 def simm9_offset_fb32 : Operand<i64> {
1637   let ParserMatchClass = SImm9OffsetFB32Operand;
1638 }
1639 def simm9_offset_fb64 : Operand<i64> {
1640   let ParserMatchClass = SImm9OffsetFB64Operand;
1641 }
1642 def simm9_offset_fb128 : Operand<i64> {
1643   let ParserMatchClass = SImm9OffsetFB128Operand;
1644 }
1645
1646 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1647                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1648 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1649                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1650 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1651                 (LDURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1652 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1653                 (LDURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1654 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1655                 (LDURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1656 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1657                 (LDURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1658 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1659                (LDURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
1660
1661 // zextload -> i64
1662 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1663   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1664 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1665   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1666
1667 // load sign-extended half-word
1668 defm LDURSHW
1669     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
1670                [(set GPR32:$Rt,
1671                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1672 defm LDURSHX
1673     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
1674               [(set GPR64:$Rt,
1675                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1676
1677 // load sign-extended byte
1678 defm LDURSBW
1679     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
1680                 [(set GPR32:$Rt,
1681                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1682 defm LDURSBX
1683     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
1684                 [(set GPR64:$Rt,
1685                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1686
1687 // load sign-extended word
1688 defm LDURSW
1689     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
1690               [(set GPR64:$Rt,
1691                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1692
1693 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1694 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
1695                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1696 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
1697                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1698 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1699                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1700 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1701                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1702 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1703                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1704 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1705                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1706 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
1707                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1708
1709 // Pre-fetch.
1710 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1711                   [(AArch64Prefetch imm:$Rt,
1712                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1713
1714 //---
1715 // (unscaled immediate, unprivileged)
1716 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1717 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1718
1719 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1720 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1721
1722 // load sign-extended half-word
1723 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1724 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1725
1726 // load sign-extended byte
1727 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1728 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1729
1730 // load sign-extended word
1731 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1732
1733 //---
1734 // (immediate pre-indexed)
1735 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1736 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1737 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1738 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1739 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1740 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1741 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1742
1743 // load sign-extended half-word
1744 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1745 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1746
1747 // load sign-extended byte
1748 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1749 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1750
1751 // load zero-extended byte
1752 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1753 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1754
1755 // load sign-extended word
1756 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1757
1758 //---
1759 // (immediate post-indexed)
1760 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1761 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1762 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1763 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1764 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1765 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1766 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1767
1768 // load sign-extended half-word
1769 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1770 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1771
1772 // load sign-extended byte
1773 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1774 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1775
1776 // load zero-extended byte
1777 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1778 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1779
1780 // load sign-extended word
1781 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1782
1783 //===----------------------------------------------------------------------===//
1784 // Store instructions.
1785 //===----------------------------------------------------------------------===//
1786
1787 // Pair (indexed, offset)
1788 // FIXME: Use dedicated range-checked addressing mode operand here.
1789 defm STPW : StorePairOffset<0b00, 0, GPR32, simm7s4, "stp">;
1790 defm STPX : StorePairOffset<0b10, 0, GPR64, simm7s8, "stp">;
1791 defm STPS : StorePairOffset<0b00, 1, FPR32, simm7s4, "stp">;
1792 defm STPD : StorePairOffset<0b01, 1, FPR64, simm7s8, "stp">;
1793 defm STPQ : StorePairOffset<0b10, 1, FPR128, simm7s16, "stp">;
1794
1795 // Pair (pre-indexed)
1796 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, simm7s4, "stp">;
1797 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, simm7s8, "stp">;
1798 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, simm7s4, "stp">;
1799 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, simm7s8, "stp">;
1800 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, simm7s16, "stp">;
1801
1802 // Pair (pre-indexed)
1803 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1804 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1805 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1806 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1807 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1808
1809 // Pair (no allocate)
1810 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32, simm7s4, "stnp">;
1811 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64, simm7s8, "stnp">;
1812 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32, simm7s4, "stnp">;
1813 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64, simm7s8, "stnp">;
1814 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128, simm7s16, "stnp">;
1815
1816 //---
1817 // (Register offset)
1818
1819 // Integer
1820 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
1821 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
1822 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
1823 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
1824
1825
1826 // Floating-point
1827 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8,   "str", untyped, store>;
1828 defm STRH : Store16RO<0b01,  1, 0b00, FPR16,  "str", f16,     store>;
1829 defm STRS : Store32RO<0b10,  1, 0b00, FPR32,  "str", f32,     store>;
1830 defm STRD : Store64RO<0b11,  1, 0b00, FPR64,  "str", f64,     store>;
1831 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128, "str", f128,    store>;
1832
1833 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
1834                                  Instruction STRW, Instruction STRX> {
1835
1836   def : Pat<(storeop GPR64:$Rt,
1837                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1838             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1839                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1840
1841   def : Pat<(storeop GPR64:$Rt,
1842                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1843             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1844                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1845 }
1846
1847 let AddedComplexity = 10 in {
1848   // truncstore i64
1849   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
1850   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
1851   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
1852 }
1853
1854 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
1855                          Instruction STRW, Instruction STRX> {
1856   def : Pat<(store (VecTy FPR:$Rt),
1857                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1858             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1859
1860   def : Pat<(store (VecTy FPR:$Rt),
1861                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1862             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1863 }
1864
1865 let AddedComplexity = 10 in {
1866 // Match all store 64 bits width whose type is compatible with FPR64
1867 let Predicates = [IsLE] in {
1868   // We must use ST1 to store vectors in big-endian.
1869   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
1870   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
1871   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
1872   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
1873   defm : VecROStorePat<ro64, v4f16, FPR64, STRDroW, STRDroX>;
1874 }
1875
1876 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
1877 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
1878
1879 // Match all store 128 bits width whose type is compatible with FPR128
1880 let Predicates = [IsLE] in {
1881   // We must use ST1 to store vectors in big-endian.
1882   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
1883   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
1884   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
1885   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
1886   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
1887   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
1888   defm : VecROStorePat<ro128, v8f16, FPR128, STRQroW, STRQroX>;
1889 }
1890 } // AddedComplexity = 10
1891
1892 // Match stores from lane 0 to the appropriate subreg's store.
1893 multiclass VecROStoreLane0Pat<ROAddrMode ro, SDPatternOperator storeop,
1894                               ValueType VecTy, ValueType STy,
1895                               SubRegIndex SubRegIdx,
1896                               Instruction STRW, Instruction STRX> {
1897
1898   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
1899                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1900             (STRW (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
1901                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1902
1903   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
1904                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1905             (STRX (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
1906                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1907 }
1908
1909 let AddedComplexity = 19 in {
1910   defm : VecROStoreLane0Pat<ro16, truncstorei16, v8i16, i32, hsub, STRHroW, STRHroX>;
1911   defm : VecROStoreLane0Pat<ro16,      store   , v8i16, i16, hsub, STRHroW, STRHroX>;
1912   defm : VecROStoreLane0Pat<ro32, truncstorei32, v4i32, i32, ssub, STRSroW, STRSroX>;
1913   defm : VecROStoreLane0Pat<ro32,      store   , v4i32, i32, ssub, STRSroW, STRSroX>;
1914   defm : VecROStoreLane0Pat<ro32,      store   , v4f32, f32, ssub, STRSroW, STRSroX>;
1915   defm : VecROStoreLane0Pat<ro64,      store   , v2i64, i64, dsub, STRDroW, STRDroX>;
1916   defm : VecROStoreLane0Pat<ro64,      store   , v2f64, f64, dsub, STRDroW, STRDroX>;
1917 }
1918
1919 //---
1920 // (unsigned immediate)
1921 defm STRX : StoreUI<0b11, 0, 0b00, GPR64, uimm12s8, "str",
1922                    [(store GPR64:$Rt,
1923                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1924 defm STRW : StoreUI<0b10, 0, 0b00, GPR32, uimm12s4, "str",
1925                     [(store GPR32:$Rt,
1926                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1927 defm STRB : StoreUI<0b00, 1, 0b00, FPR8, uimm12s1, "str",
1928                     [(store FPR8:$Rt,
1929                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
1930 defm STRH : StoreUI<0b01, 1, 0b00, FPR16, uimm12s2, "str",
1931                     [(store (f16 FPR16:$Rt),
1932                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
1933 defm STRS : StoreUI<0b10, 1, 0b00, FPR32, uimm12s4, "str",
1934                     [(store (f32 FPR32:$Rt),
1935                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1936 defm STRD : StoreUI<0b11, 1, 0b00, FPR64, uimm12s8, "str",
1937                     [(store (f64 FPR64:$Rt),
1938                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1939 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128, uimm12s16, "str", []>;
1940
1941 defm STRHH : StoreUI<0b01, 0, 0b00, GPR32, uimm12s2, "strh",
1942                      [(truncstorei16 GPR32:$Rt,
1943                                      (am_indexed16 GPR64sp:$Rn,
1944                                                    uimm12s2:$offset))]>;
1945 defm STRBB : StoreUI<0b00, 0, 0b00, GPR32, uimm12s1,  "strb",
1946                      [(truncstorei8 GPR32:$Rt,
1947                                     (am_indexed8 GPR64sp:$Rn,
1948                                                  uimm12s1:$offset))]>;
1949
1950 // Match all store 64 bits width whose type is compatible with FPR64
1951 let AddedComplexity = 10 in {
1952 let Predicates = [IsLE] in {
1953   // We must use ST1 to store vectors in big-endian.
1954   def : Pat<(store (v2f32 FPR64:$Rt),
1955                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1956             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1957   def : Pat<(store (v8i8 FPR64:$Rt),
1958                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1959             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1960   def : Pat<(store (v4i16 FPR64:$Rt),
1961                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1962             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1963   def : Pat<(store (v2i32 FPR64:$Rt),
1964                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1965             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1966   def : Pat<(store (v4f16 FPR64:$Rt),
1967                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1968             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1969 }
1970 def : Pat<(store (v1f64 FPR64:$Rt),
1971                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1972           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1973 def : Pat<(store (v1i64 FPR64:$Rt),
1974                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1975           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1976
1977 // Match all store 128 bits width whose type is compatible with FPR128
1978 let Predicates = [IsLE] in {
1979   // We must use ST1 to store vectors in big-endian.
1980   def : Pat<(store (v4f32 FPR128:$Rt),
1981                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1982             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1983   def : Pat<(store (v2f64 FPR128:$Rt),
1984                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1985             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1986   def : Pat<(store (v16i8 FPR128:$Rt),
1987                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1988             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1989   def : Pat<(store (v8i16 FPR128:$Rt),
1990                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1991             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1992   def : Pat<(store (v4i32 FPR128:$Rt),
1993                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1994             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1995   def : Pat<(store (v2i64 FPR128:$Rt),
1996                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1997             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1998   def : Pat<(store (v8f16 FPR128:$Rt),
1999                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2000             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2001 }
2002 def : Pat<(store (f128  FPR128:$Rt),
2003                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2004           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2005
2006 // truncstore i64
2007 def : Pat<(truncstorei32 GPR64:$Rt,
2008                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
2009   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
2010 def : Pat<(truncstorei16 GPR64:$Rt,
2011                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
2012   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
2013 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
2014   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
2015
2016 } // AddedComplexity = 10
2017
2018 //---
2019 // (unscaled immediate)
2020 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64, "stur",
2021                          [(store GPR64:$Rt,
2022                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2023 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32, "stur",
2024                          [(store GPR32:$Rt,
2025                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2026 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8, "stur",
2027                          [(store FPR8:$Rt,
2028                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2029 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16, "stur",
2030                          [(store (f16 FPR16:$Rt),
2031                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2032 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32, "stur",
2033                          [(store (f32 FPR32:$Rt),
2034                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2035 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64, "stur",
2036                          [(store (f64 FPR64:$Rt),
2037                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2038 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128, "stur",
2039                          [(store (f128 FPR128:$Rt),
2040                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
2041 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32, "sturh",
2042                          [(truncstorei16 GPR32:$Rt,
2043                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2044 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32, "sturb",
2045                          [(truncstorei8 GPR32:$Rt,
2046                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2047
2048 // Match all store 64 bits width whose type is compatible with FPR64
2049 let Predicates = [IsLE] in {
2050   // We must use ST1 to store vectors in big-endian.
2051   def : Pat<(store (v2f32 FPR64:$Rt),
2052                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2053             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2054   def : Pat<(store (v8i8 FPR64:$Rt),
2055                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2056             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2057   def : Pat<(store (v4i16 FPR64:$Rt),
2058                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2059             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2060   def : Pat<(store (v2i32 FPR64:$Rt),
2061                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2062             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2063   def : Pat<(store (v4f16 FPR64:$Rt),
2064                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2065             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2066 }
2067 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2068           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2069 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2070           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2071
2072 // Match all store 128 bits width whose type is compatible with FPR128
2073 let Predicates = [IsLE] in {
2074   // We must use ST1 to store vectors in big-endian.
2075   def : Pat<(store (v4f32 FPR128:$Rt),
2076                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2077             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2078   def : Pat<(store (v2f64 FPR128:$Rt),
2079                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2080             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2081   def : Pat<(store (v16i8 FPR128:$Rt),
2082                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2083             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2084   def : Pat<(store (v8i16 FPR128:$Rt),
2085                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2086             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2087   def : Pat<(store (v4i32 FPR128:$Rt),
2088                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2089             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2090   def : Pat<(store (v2i64 FPR128:$Rt),
2091                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2092             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2093   def : Pat<(store (v2f64 FPR128:$Rt),
2094                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2095             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2096   def : Pat<(store (v8f16 FPR128:$Rt),
2097                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2098             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2099 }
2100
2101 // unscaled i64 truncating stores
2102 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
2103   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2104 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
2105   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2106 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
2107   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2108
2109 //---
2110 // STR mnemonics fall back to STUR for negative or unaligned offsets.
2111 def : InstAlias<"str $Rt, [$Rn, $offset]",
2112                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2113 def : InstAlias<"str $Rt, [$Rn, $offset]",
2114                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2115 def : InstAlias<"str $Rt, [$Rn, $offset]",
2116                 (STURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2117 def : InstAlias<"str $Rt, [$Rn, $offset]",
2118                 (STURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2119 def : InstAlias<"str $Rt, [$Rn, $offset]",
2120                 (STURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2121 def : InstAlias<"str $Rt, [$Rn, $offset]",
2122                 (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2123 def : InstAlias<"str $Rt, [$Rn, $offset]",
2124                 (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2125
2126 def : InstAlias<"strb $Rt, [$Rn, $offset]",
2127                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2128 def : InstAlias<"strh $Rt, [$Rn, $offset]",
2129                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2130
2131 //---
2132 // (unscaled immediate, unprivileged)
2133 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
2134 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
2135
2136 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
2137 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
2138
2139 //---
2140 // (immediate pre-indexed)
2141 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str",  pre_store, i32>;
2142 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str",  pre_store, i64>;
2143 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str",  pre_store, untyped>;
2144 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str",  pre_store, f16>;
2145 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str",  pre_store, f32>;
2146 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str",  pre_store, f64>;
2147 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str", pre_store, f128>;
2148
2149 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb", pre_truncsti8,  i32>;
2150 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh", pre_truncsti16, i32>;
2151
2152 // truncstore i64
2153 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2154   (STRWpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2155            simm9:$off)>;
2156 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2157   (STRHHpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2158             simm9:$off)>;
2159 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2160   (STRBBpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2161             simm9:$off)>;
2162
2163 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2164           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2165 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2166           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2167 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2168           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2169 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2170           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2171 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2172           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2173 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2174           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2175 def : Pat<(pre_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2176           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2177
2178 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2179           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2180 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2181           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2182 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2183           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2184 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2185           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2186 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2187           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2188 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2189           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2190 def : Pat<(pre_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2191           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2192
2193 //---
2194 // (immediate post-indexed)
2195 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32,  "str", post_store, i32>;
2196 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64,  "str", post_store, i64>;
2197 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,   "str", post_store, untyped>;
2198 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16,  "str", post_store, f16>;
2199 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32,  "str", post_store, f32>;
2200 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64,  "str", post_store, f64>;
2201 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str", post_store, f128>;
2202
2203 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb", post_truncsti8, i32>;
2204 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh", post_truncsti16, i32>;
2205
2206 // truncstore i64
2207 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2208   (STRWpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2209             simm9:$off)>;
2210 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2211   (STRHHpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2212              simm9:$off)>;
2213 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2214   (STRBBpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2215              simm9:$off)>;
2216
2217 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2218           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2219 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2220           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2221 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2222           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2223 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2224           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2225 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2226           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2227 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2228           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2229 def : Pat<(post_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2230           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2231
2232 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2233           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2234 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2235           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2236 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2237           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2238 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2239           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2240 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2241           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2242 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2243           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2244 def : Pat<(post_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2245           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2246
2247 //===----------------------------------------------------------------------===//
2248 // Load/store exclusive instructions.
2249 //===----------------------------------------------------------------------===//
2250
2251 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2252 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2253 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2254 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2255
2256 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2257 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2258 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2259 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2260
2261 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2262 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2263 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2264 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2265
2266 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2267 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2268 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2269 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2270
2271 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2272 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2273 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2274 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2275
2276 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2277 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2278 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2279 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2280
2281 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2282 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2283
2284 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2285 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2286
2287 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2288 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2289
2290 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2291 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2292
2293 //===----------------------------------------------------------------------===//
2294 // Scaled floating point to integer conversion instructions.
2295 //===----------------------------------------------------------------------===//
2296
2297 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_aarch64_neon_fcvtas>;
2298 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_aarch64_neon_fcvtau>;
2299 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_aarch64_neon_fcvtms>;
2300 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_aarch64_neon_fcvtmu>;
2301 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_aarch64_neon_fcvtns>;
2302 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_aarch64_neon_fcvtnu>;
2303 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_aarch64_neon_fcvtps>;
2304 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_aarch64_neon_fcvtpu>;
2305 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2306 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2307 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2308 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2309 let isCodeGenOnly = 1 in {
2310 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2311 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2312 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2313 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2314 }
2315
2316 //===----------------------------------------------------------------------===//
2317 // Scaled integer to floating point conversion instructions.
2318 //===----------------------------------------------------------------------===//
2319
2320 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2321 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2322
2323 //===----------------------------------------------------------------------===//
2324 // Unscaled integer to floating point conversion instruction.
2325 //===----------------------------------------------------------------------===//
2326
2327 defm FMOV : UnscaledConversion<"fmov">;
2328
2329 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
2330 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
2331
2332 //===----------------------------------------------------------------------===//
2333 // Floating point conversion instruction.
2334 //===----------------------------------------------------------------------===//
2335
2336 defm FCVT : FPConversion<"fcvt">;
2337
2338 //===----------------------------------------------------------------------===//
2339 // Floating point single operand instructions.
2340 //===----------------------------------------------------------------------===//
2341
2342 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2343 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2344 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2345 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2346 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2347 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2348 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_aarch64_neon_frintn>;
2349 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2350
2351 def : Pat<(v1f64 (int_aarch64_neon_frintn (v1f64 FPR64:$Rn))),
2352           (FRINTNDr FPR64:$Rn)>;
2353
2354 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2355 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2356 // <rdar://problem/13715968>
2357 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2358 let hasSideEffects = 1 in {
2359 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2360 }
2361
2362 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2363
2364 let SchedRW = [WriteFDiv] in {
2365 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2366 }
2367
2368 //===----------------------------------------------------------------------===//
2369 // Floating point two operand instructions.
2370 //===----------------------------------------------------------------------===//
2371
2372 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2373 let SchedRW = [WriteFDiv] in {
2374 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2375 }
2376 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_aarch64_neon_fmaxnm>;
2377 defm FMAX   : TwoOperandFPData<0b0100, "fmax", AArch64fmax>;
2378 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_aarch64_neon_fminnm>;
2379 defm FMIN   : TwoOperandFPData<0b0101, "fmin", AArch64fmin>;
2380 let SchedRW = [WriteFMul] in {
2381 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2382 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2383 }
2384 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2385
2386 def : Pat<(v1f64 (AArch64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2387           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2388 def : Pat<(v1f64 (AArch64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2389           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2390 def : Pat<(v1f64 (int_aarch64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2391           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2392 def : Pat<(v1f64 (int_aarch64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2393           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2394
2395 //===----------------------------------------------------------------------===//
2396 // Floating point three operand instructions.
2397 //===----------------------------------------------------------------------===//
2398
2399 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2400 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2401      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2402 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2403      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2404 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2405      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2406
2407 // The following def pats catch the case where the LHS of an FMA is negated.
2408 // The TriOpFrag above catches the case where the middle operand is negated.
2409
2410 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2411 // the NEON variant.
2412 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2413           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2414
2415 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2416           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2417
2418 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2419 // "(-a) + b*(-c)".
2420 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2421           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2422
2423 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2424           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2425
2426 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2427           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2428
2429 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2430           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2431
2432 //===----------------------------------------------------------------------===//
2433 // Floating point comparison instructions.
2434 //===----------------------------------------------------------------------===//
2435
2436 defm FCMPE : FPComparison<1, "fcmpe">;
2437 defm FCMP  : FPComparison<0, "fcmp", AArch64fcmp>;
2438
2439 //===----------------------------------------------------------------------===//
2440 // Floating point conditional comparison instructions.
2441 //===----------------------------------------------------------------------===//
2442
2443 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2444 defm FCCMP  : FPCondComparison<0, "fccmp">;
2445
2446 //===----------------------------------------------------------------------===//
2447 // Floating point conditional select instruction.
2448 //===----------------------------------------------------------------------===//
2449
2450 defm FCSEL : FPCondSelect<"fcsel">;
2451
2452 // CSEL instructions providing f128 types need to be handled by a
2453 // pseudo-instruction since the eventual code will need to introduce basic
2454 // blocks and control flow.
2455 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2456                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2457                       [(set (f128 FPR128:$Rd),
2458                             (AArch64csel FPR128:$Rn, FPR128:$Rm,
2459                                        (i32 imm:$cond), NZCV))]> {
2460   let Uses = [NZCV];
2461   let usesCustomInserter = 1;
2462 }
2463
2464
2465 //===----------------------------------------------------------------------===//
2466 // Floating point immediate move.
2467 //===----------------------------------------------------------------------===//
2468
2469 let isReMaterializable = 1 in {
2470 defm FMOV : FPMoveImmediate<"fmov">;
2471 }
2472
2473 //===----------------------------------------------------------------------===//
2474 // Advanced SIMD two vector instructions.
2475 //===----------------------------------------------------------------------===//
2476
2477 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_aarch64_neon_abs>;
2478 def : Pat<(xor (v8i8 (AArch64vashr V64:$src, (i32 7))),
2479                (v8i8 (add V64:$src, (AArch64vashr V64:$src, (i32 7))))),
2480           (ABSv8i8 V64:$src)>;
2481 def : Pat<(xor (v4i16 (AArch64vashr V64:$src, (i32 15))),
2482                (v4i16 (add V64:$src, (AArch64vashr V64:$src, (i32 15))))),
2483           (ABSv4i16 V64:$src)>;
2484 def : Pat<(xor (v2i32 (AArch64vashr V64:$src, (i32 31))),
2485                (v2i32 (add V64:$src, (AArch64vashr V64:$src, (i32 31))))),
2486           (ABSv2i32 V64:$src)>;
2487 def : Pat<(xor (v16i8 (AArch64vashr V128:$src, (i32 7))),
2488                (v16i8 (add V128:$src, (AArch64vashr V128:$src, (i32 7))))),
2489           (ABSv16i8 V128:$src)>;
2490 def : Pat<(xor (v8i16 (AArch64vashr V128:$src, (i32 15))),
2491                (v8i16 (add V128:$src, (AArch64vashr V128:$src, (i32 15))))),
2492           (ABSv8i16 V128:$src)>;
2493 def : Pat<(xor (v4i32 (AArch64vashr V128:$src, (i32 31))),
2494                (v4i32 (add V128:$src, (AArch64vashr V128:$src, (i32 31))))),
2495           (ABSv4i32 V128:$src)>;
2496 def : Pat<(xor (v2i64 (AArch64vashr V128:$src, (i32 63))),
2497                (v2i64 (add V128:$src, (AArch64vashr V128:$src, (i32 63))))),
2498           (ABSv2i64 V128:$src)>;
2499
2500 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_aarch64_neon_cls>;
2501 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2502 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", AArch64cmeqz>;
2503 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", AArch64cmgez>;
2504 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", AArch64cmgtz>;
2505 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", AArch64cmlez>;
2506 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", AArch64cmltz>;
2507 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2508 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2509
2510 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2511 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2512 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2513 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2514 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2515 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_aarch64_neon_fcvtas>;
2516 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_aarch64_neon_fcvtau>;
2517 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2518 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2519           (FCVTLv4i16 V64:$Rn)>;
2520 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2521                                                               (i64 4)))),
2522           (FCVTLv8i16 V128:$Rn)>;
2523 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2524 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2525                                                     (i64 2))))),
2526           (FCVTLv4i32 V128:$Rn)>;
2527
2528 def : Pat<(v4f32 (fextend (v4f16 V64:$Rn))), (FCVTLv4i16 V64:$Rn)>;
2529 def : Pat<(v4f32 (fextend (v4f16 (extract_subvector (v8f16 V128:$Rn),
2530                                                     (i64 4))))),
2531           (FCVTLv8i16 V128:$Rn)>;
2532
2533 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_aarch64_neon_fcvtms>;
2534 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_aarch64_neon_fcvtmu>;
2535 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_aarch64_neon_fcvtns>;
2536 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_aarch64_neon_fcvtnu>;
2537 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2538 def : Pat<(v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2539           (FCVTNv4i16 V128:$Rn)>;
2540 def : Pat<(concat_vectors V64:$Rd,
2541                           (v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2542           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2543 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2544 def : Pat<(v4f16 (fround (v4f32 V128:$Rn))), (FCVTNv4i16 V128:$Rn)>;
2545 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2546           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2547 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_aarch64_neon_fcvtps>;
2548 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_aarch64_neon_fcvtpu>;
2549 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2550                                         int_aarch64_neon_fcvtxn>;
2551 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2552 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2553 let isCodeGenOnly = 1 in {
2554 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2555                                        int_aarch64_neon_fcvtzs>;
2556 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2557                                        int_aarch64_neon_fcvtzu>;
2558 }
2559 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2560 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_aarch64_neon_frecpe>;
2561 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2562 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2563 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2564 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_aarch64_neon_frintn>;
2565 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2566 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2567 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2568 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_aarch64_neon_frsqrte>;
2569 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2570 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2571                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2572 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2573 // Aliases for MVN -> NOT.
2574 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2575                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2576 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2577                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2578
2579 def : Pat<(AArch64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2580 def : Pat<(AArch64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2581 def : Pat<(AArch64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2582 def : Pat<(AArch64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2583 def : Pat<(AArch64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2584 def : Pat<(AArch64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2585 def : Pat<(AArch64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2586
2587 def : Pat<(AArch64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2588 def : Pat<(AArch64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2589 def : Pat<(AArch64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2590 def : Pat<(AArch64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2591 def : Pat<(AArch64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2592 def : Pat<(AArch64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2593 def : Pat<(AArch64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2594 def : Pat<(AArch64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2595
2596 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2597 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2598 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2599 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2600 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2601
2602 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_aarch64_neon_rbit>;
2603 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", AArch64rev16>;
2604 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", AArch64rev32>;
2605 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", AArch64rev64>;
2606 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2607        BinOpFrag<(add node:$LHS, (int_aarch64_neon_saddlp node:$RHS))> >;
2608 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_aarch64_neon_saddlp>;
2609 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2610 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2611 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2612 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2613 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_aarch64_neon_sqxtn>;
2614 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_aarch64_neon_sqxtun>;
2615 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_aarch64_neon_suqadd>;
2616 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2617        BinOpFrag<(add node:$LHS, (int_aarch64_neon_uaddlp node:$RHS))> >;
2618 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2619                     int_aarch64_neon_uaddlp>;
2620 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2621 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_aarch64_neon_uqxtn>;
2622 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_aarch64_neon_urecpe>;
2623 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_aarch64_neon_ursqrte>;
2624 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_aarch64_neon_usqadd>;
2625 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2626
2627 def : Pat<(v4f16 (AArch64rev32 V64:$Rn)), (REV32v4i16 V64:$Rn)>;
2628 def : Pat<(v4f16 (AArch64rev64 V64:$Rn)), (REV64v4i16 V64:$Rn)>;
2629 def : Pat<(v8f16 (AArch64rev32 V128:$Rn)), (REV32v8i16 V128:$Rn)>;
2630 def : Pat<(v8f16 (AArch64rev64 V128:$Rn)), (REV64v8i16 V128:$Rn)>;
2631 def : Pat<(v2f32 (AArch64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2632 def : Pat<(v4f32 (AArch64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2633
2634 // Patterns for vector long shift (by element width). These need to match all
2635 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2636 // definition.
2637 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2638   def : Pat<(AArch64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2639             (SHLLv8i8 V64:$Rn)>;
2640   def : Pat<(AArch64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2641             (SHLLv16i8 V128:$Rn)>;
2642   def : Pat<(AArch64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2643             (SHLLv4i16 V64:$Rn)>;
2644   def : Pat<(AArch64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2645             (SHLLv8i16 V128:$Rn)>;
2646   def : Pat<(AArch64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2647             (SHLLv2i32 V64:$Rn)>;
2648   def : Pat<(AArch64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2649             (SHLLv4i32 V128:$Rn)>;
2650 }
2651
2652 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2653 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2654 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2655
2656 //===----------------------------------------------------------------------===//
2657 // Advanced SIMD three vector instructions.
2658 //===----------------------------------------------------------------------===//
2659
2660 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2661 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_aarch64_neon_addp>;
2662 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", AArch64cmeq>;
2663 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", AArch64cmge>;
2664 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", AArch64cmgt>;
2665 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", AArch64cmhi>;
2666 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", AArch64cmhs>;
2667 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", AArch64cmtst>;
2668 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_aarch64_neon_fabd>;
2669 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_aarch64_neon_facge>;
2670 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_aarch64_neon_facgt>;
2671 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_aarch64_neon_addp>;
2672 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2673 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2674 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2675 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2676 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2677 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_aarch64_neon_fmaxnmp>;
2678 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_aarch64_neon_fmaxnm>;
2679 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_aarch64_neon_fmaxp>;
2680 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", AArch64fmax>;
2681 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_aarch64_neon_fminnmp>;
2682 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_aarch64_neon_fminnm>;
2683 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_aarch64_neon_fminp>;
2684 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", AArch64fmin>;
2685
2686 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2687 // instruction expects the addend first, while the fma intrinsic puts it last.
2688 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2689             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2690 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2691             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2692
2693 // The following def pats catch the case where the LHS of an FMA is negated.
2694 // The TriOpFrag above catches the case where the middle operand is negated.
2695 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2696           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2697
2698 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2699           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2700
2701 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2702           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2703
2704 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_aarch64_neon_fmulx>;
2705 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2706 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_aarch64_neon_frecps>;
2707 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_aarch64_neon_frsqrts>;
2708 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2709 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2710                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2711 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2712                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2713 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2714 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_aarch64_neon_pmul>;
2715 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2716       TriOpFrag<(add node:$LHS, (int_aarch64_neon_sabd node:$MHS, node:$RHS))> >;
2717 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_aarch64_neon_sabd>;
2718 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_aarch64_neon_shadd>;
2719 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_aarch64_neon_shsub>;
2720 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_aarch64_neon_smaxp>;
2721 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_aarch64_neon_smax>;
2722 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_aarch64_neon_sminp>;
2723 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_aarch64_neon_smin>;
2724 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_aarch64_neon_sqadd>;
2725 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_aarch64_neon_sqdmulh>;
2726 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_aarch64_neon_sqrdmulh>;
2727 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_aarch64_neon_sqrshl>;
2728 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_aarch64_neon_sqshl>;
2729 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_aarch64_neon_sqsub>;
2730 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_aarch64_neon_srhadd>;
2731 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_aarch64_neon_srshl>;
2732 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_aarch64_neon_sshl>;
2733 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2734 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2735       TriOpFrag<(add node:$LHS, (int_aarch64_neon_uabd node:$MHS, node:$RHS))> >;
2736 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_aarch64_neon_uabd>;
2737 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_aarch64_neon_uhadd>;
2738 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_aarch64_neon_uhsub>;
2739 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_aarch64_neon_umaxp>;
2740 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_aarch64_neon_umax>;
2741 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_aarch64_neon_uminp>;
2742 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_aarch64_neon_umin>;
2743 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_aarch64_neon_uqadd>;
2744 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_aarch64_neon_uqrshl>;
2745 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_aarch64_neon_uqshl>;
2746 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_aarch64_neon_uqsub>;
2747 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_aarch64_neon_urhadd>;
2748 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_aarch64_neon_urshl>;
2749 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_aarch64_neon_ushl>;
2750
2751 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2752 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2753                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2754 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2755 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", AArch64bit>;
2756 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2757     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2758 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2759 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2760                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2761 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2762
2763 def : Pat<(AArch64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2764           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2765 def : Pat<(AArch64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2766           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2767 def : Pat<(AArch64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2768           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2769 def : Pat<(AArch64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2770           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2771
2772 def : Pat<(AArch64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2773           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2774 def : Pat<(AArch64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2775           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2776 def : Pat<(AArch64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2777           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2778 def : Pat<(AArch64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2779           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2780
2781 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2782                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2783 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2784                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2785 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2786                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2787 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2788                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2789
2790 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2791                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2792 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2793                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2794 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2795                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2796 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2797                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2798
2799 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2800                 "|cmls.8b\t$dst, $src1, $src2}",
2801                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2802 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2803                 "|cmls.16b\t$dst, $src1, $src2}",
2804                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2805 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2806                 "|cmls.4h\t$dst, $src1, $src2}",
2807                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2808 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2809                 "|cmls.8h\t$dst, $src1, $src2}",
2810                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2811 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2812                 "|cmls.2s\t$dst, $src1, $src2}",
2813                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2814 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2815                 "|cmls.4s\t$dst, $src1, $src2}",
2816                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2817 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2818                 "|cmls.2d\t$dst, $src1, $src2}",
2819                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2820
2821 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2822                 "|cmlo.8b\t$dst, $src1, $src2}",
2823                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2824 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2825                 "|cmlo.16b\t$dst, $src1, $src2}",
2826                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2827 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2828                 "|cmlo.4h\t$dst, $src1, $src2}",
2829                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2830 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2831                 "|cmlo.8h\t$dst, $src1, $src2}",
2832                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2833 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2834                 "|cmlo.2s\t$dst, $src1, $src2}",
2835                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2836 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2837                 "|cmlo.4s\t$dst, $src1, $src2}",
2838                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2839 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2840                 "|cmlo.2d\t$dst, $src1, $src2}",
2841                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2842
2843 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2844                 "|cmle.8b\t$dst, $src1, $src2}",
2845                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2846 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2847                 "|cmle.16b\t$dst, $src1, $src2}",
2848                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2849 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2850                 "|cmle.4h\t$dst, $src1, $src2}",
2851                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2852 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2853                 "|cmle.8h\t$dst, $src1, $src2}",
2854                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2855 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2856                 "|cmle.2s\t$dst, $src1, $src2}",
2857                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2858 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2859                 "|cmle.4s\t$dst, $src1, $src2}",
2860                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2861 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2862                 "|cmle.2d\t$dst, $src1, $src2}",
2863                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2864
2865 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2866                 "|cmlt.8b\t$dst, $src1, $src2}",
2867                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2868 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2869                 "|cmlt.16b\t$dst, $src1, $src2}",
2870                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2871 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2872                 "|cmlt.4h\t$dst, $src1, $src2}",
2873                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2874 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2875                 "|cmlt.8h\t$dst, $src1, $src2}",
2876                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2877 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2878                 "|cmlt.2s\t$dst, $src1, $src2}",
2879                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2880 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2881                 "|cmlt.4s\t$dst, $src1, $src2}",
2882                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2883 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2884                 "|cmlt.2d\t$dst, $src1, $src2}",
2885                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2886
2887 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2888                 "|fcmle.2s\t$dst, $src1, $src2}",
2889                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2890 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2891                 "|fcmle.4s\t$dst, $src1, $src2}",
2892                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2893 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2894                 "|fcmle.2d\t$dst, $src1, $src2}",
2895                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2896
2897 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2898                 "|fcmlt.2s\t$dst, $src1, $src2}",
2899                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2900 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2901                 "|fcmlt.4s\t$dst, $src1, $src2}",
2902                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2903 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2904                 "|fcmlt.2d\t$dst, $src1, $src2}",
2905                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2906
2907 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2908                 "|facle.2s\t$dst, $src1, $src2}",
2909                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2910 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2911                 "|facle.4s\t$dst, $src1, $src2}",
2912                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2913 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2914                 "|facle.2d\t$dst, $src1, $src2}",
2915                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2916
2917 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2918                 "|faclt.2s\t$dst, $src1, $src2}",
2919                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2920 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2921                 "|faclt.4s\t$dst, $src1, $src2}",
2922                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2923 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2924                 "|faclt.2d\t$dst, $src1, $src2}",
2925                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2926
2927 //===----------------------------------------------------------------------===//
2928 // Advanced SIMD three scalar instructions.
2929 //===----------------------------------------------------------------------===//
2930
2931 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2932 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", AArch64cmeq>;
2933 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", AArch64cmge>;
2934 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", AArch64cmgt>;
2935 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", AArch64cmhi>;
2936 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", AArch64cmhs>;
2937 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", AArch64cmtst>;
2938 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_aarch64_sisd_fabd>;
2939 def : Pat<(v1f64 (int_aarch64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2940           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2941 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2942                                      int_aarch64_neon_facge>;
2943 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2944                                      int_aarch64_neon_facgt>;
2945 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2946 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2947 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2948 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_aarch64_neon_fmulx>;
2949 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_aarch64_neon_frecps>;
2950 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_aarch64_neon_frsqrts>;
2951 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_aarch64_neon_sqadd>;
2952 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_aarch64_neon_sqdmulh>;
2953 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
2954 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_aarch64_neon_sqrshl>;
2955 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_aarch64_neon_sqshl>;
2956 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_aarch64_neon_sqsub>;
2957 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_aarch64_neon_srshl>;
2958 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_aarch64_neon_sshl>;
2959 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2960 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_aarch64_neon_uqadd>;
2961 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_aarch64_neon_uqrshl>;
2962 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_aarch64_neon_uqshl>;
2963 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_aarch64_neon_uqsub>;
2964 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_aarch64_neon_urshl>;
2965 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_aarch64_neon_ushl>;
2966
2967 def : InstAlias<"cmls $dst, $src1, $src2",
2968                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2969 def : InstAlias<"cmle $dst, $src1, $src2",
2970                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2971 def : InstAlias<"cmlo $dst, $src1, $src2",
2972                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2973 def : InstAlias<"cmlt $dst, $src1, $src2",
2974                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2975 def : InstAlias<"fcmle $dst, $src1, $src2",
2976                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2977 def : InstAlias<"fcmle $dst, $src1, $src2",
2978                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2979 def : InstAlias<"fcmlt $dst, $src1, $src2",
2980                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2981 def : InstAlias<"fcmlt $dst, $src1, $src2",
2982                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2983 def : InstAlias<"facle $dst, $src1, $src2",
2984                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2985 def : InstAlias<"facle $dst, $src1, $src2",
2986                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2987 def : InstAlias<"faclt $dst, $src1, $src2",
2988                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2989 def : InstAlias<"faclt $dst, $src1, $src2",
2990                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2991
2992 //===----------------------------------------------------------------------===//
2993 // Advanced SIMD three scalar instructions (mixed operands).
2994 //===----------------------------------------------------------------------===//
2995 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2996                                        int_aarch64_neon_sqdmulls_scalar>;
2997 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2998 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2999
3000 def : Pat<(i64 (int_aarch64_neon_sqadd (i64 FPR64:$Rd),
3001                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3002                                                         (i32 FPR32:$Rm))))),
3003           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3004 def : Pat<(i64 (int_aarch64_neon_sqsub (i64 FPR64:$Rd),
3005                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3006                                                         (i32 FPR32:$Rm))))),
3007           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3008
3009 //===----------------------------------------------------------------------===//
3010 // Advanced SIMD two scalar instructions.
3011 //===----------------------------------------------------------------------===//
3012
3013 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_aarch64_neon_abs>;
3014 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", AArch64cmeqz>;
3015 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", AArch64cmgez>;
3016 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", AArch64cmgtz>;
3017 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", AArch64cmlez>;
3018 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", AArch64cmltz>;
3019 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
3020 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
3021 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
3022 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
3023 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
3024 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
3025 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
3026 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
3027 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
3028 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
3029 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
3030 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
3031 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
3032 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
3033 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
3034 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
3035 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
3036 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
3037 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
3038 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
3039                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
3040 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", AArch64sitof>;
3041 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
3042 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
3043 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_aarch64_neon_scalar_sqxtn>;
3044 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_aarch64_neon_scalar_sqxtun>;
3045 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
3046                                      int_aarch64_neon_suqadd>;
3047 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", AArch64uitof>;
3048 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_aarch64_neon_scalar_uqxtn>;
3049 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
3050                                     int_aarch64_neon_usqadd>;
3051
3052 def : Pat<(AArch64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
3053
3054 def : Pat<(v1i64 (int_aarch64_neon_fcvtas (v1f64 FPR64:$Rn))),
3055           (FCVTASv1i64 FPR64:$Rn)>;
3056 def : Pat<(v1i64 (int_aarch64_neon_fcvtau (v1f64 FPR64:$Rn))),
3057           (FCVTAUv1i64 FPR64:$Rn)>;
3058 def : Pat<(v1i64 (int_aarch64_neon_fcvtms (v1f64 FPR64:$Rn))),
3059           (FCVTMSv1i64 FPR64:$Rn)>;
3060 def : Pat<(v1i64 (int_aarch64_neon_fcvtmu (v1f64 FPR64:$Rn))),
3061           (FCVTMUv1i64 FPR64:$Rn)>;
3062 def : Pat<(v1i64 (int_aarch64_neon_fcvtns (v1f64 FPR64:$Rn))),
3063           (FCVTNSv1i64 FPR64:$Rn)>;
3064 def : Pat<(v1i64 (int_aarch64_neon_fcvtnu (v1f64 FPR64:$Rn))),
3065           (FCVTNUv1i64 FPR64:$Rn)>;
3066 def : Pat<(v1i64 (int_aarch64_neon_fcvtps (v1f64 FPR64:$Rn))),
3067           (FCVTPSv1i64 FPR64:$Rn)>;
3068 def : Pat<(v1i64 (int_aarch64_neon_fcvtpu (v1f64 FPR64:$Rn))),
3069           (FCVTPUv1i64 FPR64:$Rn)>;
3070
3071 def : Pat<(f32 (int_aarch64_neon_frecpe (f32 FPR32:$Rn))),
3072           (FRECPEv1i32 FPR32:$Rn)>;
3073 def : Pat<(f64 (int_aarch64_neon_frecpe (f64 FPR64:$Rn))),
3074           (FRECPEv1i64 FPR64:$Rn)>;
3075 def : Pat<(v1f64 (int_aarch64_neon_frecpe (v1f64 FPR64:$Rn))),
3076           (FRECPEv1i64 FPR64:$Rn)>;
3077
3078 def : Pat<(f32 (int_aarch64_neon_frecpx (f32 FPR32:$Rn))),
3079           (FRECPXv1i32 FPR32:$Rn)>;
3080 def : Pat<(f64 (int_aarch64_neon_frecpx (f64 FPR64:$Rn))),
3081           (FRECPXv1i64 FPR64:$Rn)>;
3082
3083 def : Pat<(f32 (int_aarch64_neon_frsqrte (f32 FPR32:$Rn))),
3084           (FRSQRTEv1i32 FPR32:$Rn)>;
3085 def : Pat<(f64 (int_aarch64_neon_frsqrte (f64 FPR64:$Rn))),
3086           (FRSQRTEv1i64 FPR64:$Rn)>;
3087 def : Pat<(v1f64 (int_aarch64_neon_frsqrte (v1f64 FPR64:$Rn))),
3088           (FRSQRTEv1i64 FPR64:$Rn)>;
3089
3090 // If an integer is about to be converted to a floating point value,
3091 // just load it on the floating point unit.
3092 // Here are the patterns for 8 and 16-bits to float.
3093 // 8-bits -> float.
3094 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
3095                              SDPatternOperator loadop, Instruction UCVTF,
3096                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
3097                              SubRegIndex sub> {
3098   def : Pat<(DstTy (uint_to_fp (SrcTy
3099                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
3100                                       ro.Wext:$extend))))),
3101            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3102                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
3103                                  sub))>;
3104
3105   def : Pat<(DstTy (uint_to_fp (SrcTy
3106                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
3107                                       ro.Wext:$extend))))),
3108            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3109                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
3110                                  sub))>;
3111 }
3112
3113 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
3114                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
3115 def : Pat <(f32 (uint_to_fp (i32
3116                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3117            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3118                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3119 def : Pat <(f32 (uint_to_fp (i32
3120                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3121            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3122                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3123 // 16-bits -> float.
3124 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
3125                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
3126 def : Pat <(f32 (uint_to_fp (i32
3127                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3128            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3129                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3130 def : Pat <(f32 (uint_to_fp (i32
3131                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3132            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3133                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3134 // 32-bits are handled in target specific dag combine:
3135 // performIntToFpCombine.
3136 // 64-bits integer to 32-bits floating point, not possible with
3137 // UCVTF on floating point registers (both source and destination
3138 // must have the same size).
3139
3140 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3141 // 8-bits -> double.
3142 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
3143                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
3144 def : Pat <(f64 (uint_to_fp (i32
3145                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3146            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3147                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3148 def : Pat <(f64 (uint_to_fp (i32
3149                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3150            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3151                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3152 // 16-bits -> double.
3153 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
3154                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
3155 def : Pat <(f64 (uint_to_fp (i32
3156                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3157            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3158                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3159 def : Pat <(f64 (uint_to_fp (i32
3160                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3161            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3162                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3163 // 32-bits -> double.
3164 defm : UIntToFPROLoadPat<f64, i32, load,
3165                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
3166 def : Pat <(f64 (uint_to_fp (i32
3167                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
3168            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3169                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
3170 def : Pat <(f64 (uint_to_fp (i32
3171                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
3172            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3173                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
3174 // 64-bits -> double are handled in target specific dag combine:
3175 // performIntToFpCombine.
3176
3177 //===----------------------------------------------------------------------===//
3178 // Advanced SIMD three different-sized vector instructions.
3179 //===----------------------------------------------------------------------===//
3180
3181 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_aarch64_neon_addhn>;
3182 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_aarch64_neon_subhn>;
3183 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_aarch64_neon_raddhn>;
3184 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_aarch64_neon_rsubhn>;
3185 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_aarch64_neon_pmull>;
3186 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
3187                                              int_aarch64_neon_sabd>;
3188 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
3189                                           int_aarch64_neon_sabd>;
3190 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
3191             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
3192 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
3193                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
3194 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
3195     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3196 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
3197     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3198 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_aarch64_neon_smull>;
3199 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
3200                                                int_aarch64_neon_sqadd>;
3201 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
3202                                                int_aarch64_neon_sqsub>;
3203 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
3204                                      int_aarch64_neon_sqdmull>;
3205 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
3206                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
3207 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
3208                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
3209 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
3210                                               int_aarch64_neon_uabd>;
3211 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
3212                                           int_aarch64_neon_uabd>;
3213 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
3214                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
3215 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
3216                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
3217 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
3218     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3219 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
3220     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3221 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_aarch64_neon_umull>;
3222 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
3223                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
3224 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
3225                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
3226
3227 // Additional patterns for SMULL and UMULL
3228 multiclass Neon_mul_widen_patterns<SDPatternOperator opnode,
3229   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3230   def : Pat<(v8i16 (opnode (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3231             (INST8B V64:$Rn, V64:$Rm)>;
3232   def : Pat<(v4i32 (opnode (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3233             (INST4H V64:$Rn, V64:$Rm)>;
3234   def : Pat<(v2i64 (opnode (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3235             (INST2S V64:$Rn, V64:$Rm)>;
3236 }
3237
3238 defm : Neon_mul_widen_patterns<AArch64smull, SMULLv8i8_v8i16,
3239   SMULLv4i16_v4i32, SMULLv2i32_v2i64>;
3240 defm : Neon_mul_widen_patterns<AArch64umull, UMULLv8i8_v8i16,
3241   UMULLv4i16_v4i32, UMULLv2i32_v2i64>;
3242
3243 // Additional patterns for SMLAL/SMLSL and UMLAL/UMLSL
3244 multiclass Neon_mulacc_widen_patterns<SDPatternOperator opnode,
3245   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3246   def : Pat<(v8i16 (opnode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3247             (INST8B V128:$Rd, V64:$Rn, V64:$Rm)>;
3248   def : Pat<(v4i32 (opnode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3249             (INST4H V128:$Rd, V64:$Rn, V64:$Rm)>;
3250   def : Pat<(v2i64 (opnode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3251             (INST2S  V128:$Rd, V64:$Rn, V64:$Rm)>;
3252 }
3253
3254 defm : Neon_mulacc_widen_patterns<
3255   TriOpFrag<(add node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3256   SMLALv8i8_v8i16, SMLALv4i16_v4i32, SMLALv2i32_v2i64>;
3257 defm : Neon_mulacc_widen_patterns<
3258   TriOpFrag<(add node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3259   UMLALv8i8_v8i16, UMLALv4i16_v4i32, UMLALv2i32_v2i64>;
3260 defm : Neon_mulacc_widen_patterns<
3261   TriOpFrag<(sub node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3262   SMLSLv8i8_v8i16, SMLSLv4i16_v4i32, SMLSLv2i32_v2i64>;
3263 defm : Neon_mulacc_widen_patterns<
3264   TriOpFrag<(sub node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3265   UMLSLv8i8_v8i16, UMLSLv4i16_v4i32, UMLSLv2i32_v2i64>;
3266
3267 // Patterns for 64-bit pmull
3268 def : Pat<(int_aarch64_neon_pmull64 V64:$Rn, V64:$Rm),
3269           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
3270 def : Pat<(int_aarch64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
3271                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
3272           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
3273
3274 // CodeGen patterns for addhn and subhn instructions, which can actually be
3275 // written in LLVM IR without too much difficulty.
3276
3277 // ADDHN
3278 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
3279           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3280 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3281                                            (i32 16))))),
3282           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3283 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3284                                            (i32 32))))),
3285           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3286 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3287                           (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3288                                                     (i32 8))))),
3289           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3290                             V128:$Rn, V128:$Rm)>;
3291 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3292                           (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3293                                                     (i32 16))))),
3294           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3295                             V128:$Rn, V128:$Rm)>;
3296 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3297                           (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3298                                                     (i32 32))))),
3299           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3300                             V128:$Rn, V128:$Rm)>;
3301
3302 // SUBHN
3303 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3304           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3305 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3306                                            (i32 16))))),
3307           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3308 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3309                                            (i32 32))))),
3310           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3311 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3312                           (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3313                                                     (i32 8))))),
3314           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3315                             V128:$Rn, V128:$Rm)>;
3316 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3317                           (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3318                                                     (i32 16))))),
3319           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3320                             V128:$Rn, V128:$Rm)>;
3321 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3322                           (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3323                                                     (i32 32))))),
3324           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3325                             V128:$Rn, V128:$Rm)>;
3326
3327 //----------------------------------------------------------------------------
3328 // AdvSIMD bitwise extract from vector instruction.
3329 //----------------------------------------------------------------------------
3330
3331 defm EXT : SIMDBitwiseExtract<"ext">;
3332
3333 def : Pat<(v4i16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3334           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3335 def : Pat<(v8i16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3336           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3337 def : Pat<(v2i32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3338           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3339 def : Pat<(v2f32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3340           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3341 def : Pat<(v4i32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3342           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3343 def : Pat<(v4f32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3344           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3345 def : Pat<(v2i64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3346           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3347 def : Pat<(v2f64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3348           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3349 def : Pat<(v4f16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3350           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3351 def : Pat<(v8f16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3352           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3353
3354 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3355 // 128-bit vector.
3356 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3357           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3358 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3359           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3360 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3361           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3362 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3363           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3364 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 4))),
3365           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3366 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3367           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3368 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3369           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3370
3371
3372 //----------------------------------------------------------------------------
3373 // AdvSIMD zip vector
3374 //----------------------------------------------------------------------------
3375
3376 defm TRN1 : SIMDZipVector<0b010, "trn1", AArch64trn1>;
3377 defm TRN2 : SIMDZipVector<0b110, "trn2", AArch64trn2>;
3378 defm UZP1 : SIMDZipVector<0b001, "uzp1", AArch64uzp1>;
3379 defm UZP2 : SIMDZipVector<0b101, "uzp2", AArch64uzp2>;
3380 defm ZIP1 : SIMDZipVector<0b011, "zip1", AArch64zip1>;
3381 defm ZIP2 : SIMDZipVector<0b111, "zip2", AArch64zip2>;
3382
3383 //----------------------------------------------------------------------------
3384 // AdvSIMD TBL/TBX instructions
3385 //----------------------------------------------------------------------------
3386
3387 defm TBL : SIMDTableLookup<    0, "tbl">;
3388 defm TBX : SIMDTableLookupTied<1, "tbx">;
3389
3390 def : Pat<(v8i8 (int_aarch64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3391           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3392 def : Pat<(v16i8 (int_aarch64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3393           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3394
3395 def : Pat<(v8i8 (int_aarch64_neon_tbx1 (v8i8 V64:$Rd),
3396                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3397           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3398 def : Pat<(v16i8 (int_aarch64_neon_tbx1 (v16i8 V128:$Rd),
3399                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3400           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3401
3402
3403 //----------------------------------------------------------------------------
3404 // AdvSIMD scalar CPY instruction
3405 //----------------------------------------------------------------------------
3406
3407 defm CPY : SIMDScalarCPY<"cpy">;
3408
3409 //----------------------------------------------------------------------------
3410 // AdvSIMD scalar pairwise instructions
3411 //----------------------------------------------------------------------------
3412
3413 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3414 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
3415 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
3416 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
3417 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
3418 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
3419 def : Pat<(i64 (int_aarch64_neon_saddv (v2i64 V128:$Rn))),
3420           (ADDPv2i64p V128:$Rn)>;
3421 def : Pat<(i64 (int_aarch64_neon_uaddv (v2i64 V128:$Rn))),
3422           (ADDPv2i64p V128:$Rn)>;
3423 def : Pat<(f32 (int_aarch64_neon_faddv (v2f32 V64:$Rn))),
3424           (FADDPv2i32p V64:$Rn)>;
3425 def : Pat<(f32 (int_aarch64_neon_faddv (v4f32 V128:$Rn))),
3426           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3427 def : Pat<(f64 (int_aarch64_neon_faddv (v2f64 V128:$Rn))),
3428           (FADDPv2i64p V128:$Rn)>;
3429 def : Pat<(f32 (int_aarch64_neon_fmaxnmv (v2f32 V64:$Rn))),
3430           (FMAXNMPv2i32p V64:$Rn)>;
3431 def : Pat<(f64 (int_aarch64_neon_fmaxnmv (v2f64 V128:$Rn))),
3432           (FMAXNMPv2i64p V128:$Rn)>;
3433 def : Pat<(f32 (int_aarch64_neon_fmaxv (v2f32 V64:$Rn))),
3434           (FMAXPv2i32p V64:$Rn)>;
3435 def : Pat<(f64 (int_aarch64_neon_fmaxv (v2f64 V128:$Rn))),
3436           (FMAXPv2i64p V128:$Rn)>;
3437 def : Pat<(f32 (int_aarch64_neon_fminnmv (v2f32 V64:$Rn))),
3438           (FMINNMPv2i32p V64:$Rn)>;
3439 def : Pat<(f64 (int_aarch64_neon_fminnmv (v2f64 V128:$Rn))),
3440           (FMINNMPv2i64p V128:$Rn)>;
3441 def : Pat<(f32 (int_aarch64_neon_fminv (v2f32 V64:$Rn))),
3442           (FMINPv2i32p V64:$Rn)>;
3443 def : Pat<(f64 (int_aarch64_neon_fminv (v2f64 V128:$Rn))),
3444           (FMINPv2i64p V128:$Rn)>;
3445
3446 //----------------------------------------------------------------------------
3447 // AdvSIMD INS/DUP instructions
3448 //----------------------------------------------------------------------------
3449
3450 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
3451 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
3452 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
3453 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
3454 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
3455 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
3456 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
3457
3458 def DUPv2i64lane : SIMDDup64FromElement;
3459 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3460 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3461 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3462 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3463 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3464 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3465
3466 def : Pat<(v2f32 (AArch64dup (f32 FPR32:$Rn))),
3467           (v2f32 (DUPv2i32lane
3468             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3469             (i64 0)))>;
3470 def : Pat<(v4f32 (AArch64dup (f32 FPR32:$Rn))),
3471           (v4f32 (DUPv4i32lane
3472             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3473             (i64 0)))>;
3474 def : Pat<(v2f64 (AArch64dup (f64 FPR64:$Rn))),
3475           (v2f64 (DUPv2i64lane
3476             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3477             (i64 0)))>;
3478 def : Pat<(v4f16 (AArch64dup (f16 FPR16:$Rn))),
3479           (v4f16 (DUPv4i16lane
3480             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3481             (i64 0)))>;
3482 def : Pat<(v8f16 (AArch64dup (f16 FPR16:$Rn))),
3483           (v8f16 (DUPv8i16lane
3484             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3485             (i64 0)))>;
3486
3487 def : Pat<(v4f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3488           (DUPv4i16lane V128:$Rn, VectorIndexH:$imm)>;
3489 def : Pat<(v8f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3490           (DUPv8i16lane V128:$Rn, VectorIndexH:$imm)>;
3491
3492 def : Pat<(v2f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3493           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3494 def : Pat<(v4f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3495          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3496 def : Pat<(v2f64 (AArch64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3497           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3498
3499 // If there's an (AArch64dup (vector_extract ...) ...), we can use a duplane
3500 // instruction even if the types don't match: we just have to remap the lane
3501 // carefully. N.b. this trick only applies to truncations.
3502 def VecIndex_x2 : SDNodeXForm<imm, [{
3503   return CurDAG->getTargetConstant(2 * N->getZExtValue(), MVT::i64);
3504 }]>;
3505 def VecIndex_x4 : SDNodeXForm<imm, [{
3506   return CurDAG->getTargetConstant(4 * N->getZExtValue(), MVT::i64);
3507 }]>;
3508 def VecIndex_x8 : SDNodeXForm<imm, [{
3509   return CurDAG->getTargetConstant(8 * N->getZExtValue(), MVT::i64);
3510 }]>;
3511
3512 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3513                             ValueType Src128VT, ValueType ScalVT,
3514                             Instruction DUP, SDNodeXForm IdxXFORM> {
3515   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3516                                                      imm:$idx)))),
3517             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3518
3519   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3520                                                      imm:$idx)))),
3521             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3522 }
3523
3524 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3525 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3526 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3527
3528 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3529 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3530 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3531
3532 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3533                                SDNodeXForm IdxXFORM> {
3534   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3535                                                          imm:$idx))))),
3536             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3537
3538   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3539                                                          imm:$idx))))),
3540             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3541 }
3542
3543 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3544 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3545 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3546
3547 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3548 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3549 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3550
3551 // SMOV and UMOV definitions, with some extra patterns for convenience
3552 defm SMOV : SMov;
3553 defm UMOV : UMov;
3554
3555 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3556           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3557 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3558           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3559 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3560           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3561 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3562           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3563 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3564           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3565 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3566           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3567
3568 // Extracting i8 or i16 elements will have the zero-extend transformed to
3569 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3570 // for AArch64. Match these patterns here since UMOV already zeroes out the high
3571 // bits of the destination register.
3572 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3573                (i32 0xff)),
3574           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3575 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3576                (i32 0xffff)),
3577           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3578
3579 defm INS : SIMDIns;
3580
3581 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3582           (SUBREG_TO_REG (i32 0),
3583                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3584 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3585           (SUBREG_TO_REG (i32 0),
3586                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3587
3588 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3589           (SUBREG_TO_REG (i32 0),
3590                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3591 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3592           (SUBREG_TO_REG (i32 0),
3593                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3594
3595 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3596             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3597                                   (i32 FPR32:$Rn), ssub))>;
3598 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3599             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3600                                   (i32 FPR32:$Rn), ssub))>;
3601 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3602             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3603                                   (i64 FPR64:$Rn), dsub))>;
3604
3605 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3606           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3607 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3608           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3609 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3610           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3611
3612 def : Pat<(v4f16 (vector_insert (v4f16 V64:$Rn),
3613             (f16 FPR16:$Rm), (i64 VectorIndexS:$imm))),
3614           (EXTRACT_SUBREG
3615             (INSvi16lane
3616               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3617               VectorIndexS:$imm,
3618               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3619               (i64 0)),
3620             dsub)>;
3621
3622 def : Pat<(v8f16 (vector_insert (v8f16 V128:$Rn),
3623             (f16 FPR16:$Rm), (i64 VectorIndexH:$imm))),
3624           (INSvi16lane
3625             V128:$Rn, VectorIndexH:$imm,
3626             (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3627             (i64 0))>;
3628
3629 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3630             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3631           (EXTRACT_SUBREG
3632             (INSvi32lane
3633               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3634               VectorIndexS:$imm,
3635               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3636               (i64 0)),
3637             dsub)>;
3638 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3639             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3640           (INSvi32lane
3641             V128:$Rn, VectorIndexS:$imm,
3642             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3643             (i64 0))>;
3644 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3645             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3646           (INSvi64lane
3647             V128:$Rn, VectorIndexD:$imm,
3648             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3649             (i64 0))>;
3650
3651 // Copy an element at a constant index in one vector into a constant indexed
3652 // element of another.
3653 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3654 // index type and INS extension
3655 def : Pat<(v16i8 (int_aarch64_neon_vcopy_lane
3656                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3657                    VectorIndexB:$idx2)),
3658           (v16i8 (INSvi8lane
3659                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3660           )>;
3661 def : Pat<(v8i16 (int_aarch64_neon_vcopy_lane
3662                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3663                    VectorIndexH:$idx2)),
3664           (v8i16 (INSvi16lane
3665                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3666           )>;
3667 def : Pat<(v4i32 (int_aarch64_neon_vcopy_lane
3668                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3669                    VectorIndexS:$idx2)),
3670           (v4i32 (INSvi32lane
3671                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3672           )>;
3673 def : Pat<(v2i64 (int_aarch64_neon_vcopy_lane
3674                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3675                    VectorIndexD:$idx2)),
3676           (v2i64 (INSvi64lane
3677                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3678           )>;
3679
3680 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3681                                 ValueType VTScal, Instruction INS> {
3682   def : Pat<(VT128 (vector_insert V128:$src,
3683                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3684                         imm:$Immd)),
3685             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3686
3687   def : Pat<(VT128 (vector_insert V128:$src,
3688                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3689                         imm:$Immd)),
3690             (INS V128:$src, imm:$Immd,
3691                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3692
3693   def : Pat<(VT64 (vector_insert V64:$src,
3694                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3695                         imm:$Immd)),
3696             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3697                                  imm:$Immd, V128:$Rn, imm:$Immn),
3698                             dsub)>;
3699
3700   def : Pat<(VT64 (vector_insert V64:$src,
3701                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3702                         imm:$Immd)),
3703             (EXTRACT_SUBREG
3704                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3705                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3706                 dsub)>;
3707 }
3708
3709 defm : Neon_INS_elt_pattern<v8f16, v4f16, f16, INSvi16lane>;
3710 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3711 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3712 defm : Neon_INS_elt_pattern<v16i8, v8i8,  i32, INSvi8lane>;
3713 defm : Neon_INS_elt_pattern<v8i16, v4i16, i32, INSvi16lane>;
3714 defm : Neon_INS_elt_pattern<v4i32, v2i32, i32, INSvi32lane>;
3715 defm : Neon_INS_elt_pattern<v2i64, v1i64, i64, INSvi32lane>;
3716
3717
3718 // Floating point vector extractions are codegen'd as either a sequence of
3719 // subregister extractions, or a MOV (aka CPY here, alias for DUP) if
3720 // the lane number is anything other than zero.
3721 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3722           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3723 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3724           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3725 def : Pat<(vector_extract (v8f16 V128:$Rn), 0),
3726           (f16 (EXTRACT_SUBREG V128:$Rn, hsub))>;
3727
3728 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3729           (f64 (CPYi64 V128:$Rn, VectorIndexD:$idx))>;
3730 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3731           (f32 (CPYi32 V128:$Rn, VectorIndexS:$idx))>;
3732 def : Pat<(vector_extract (v8f16 V128:$Rn), VectorIndexH:$idx),
3733           (f16 (CPYi16 V128:$Rn, VectorIndexH:$idx))>;
3734
3735 // All concat_vectors operations are canonicalised to act on i64 vectors for
3736 // AArch64. In the general case we need an instruction, which had just as well be
3737 // INS.
3738 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3739   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3740         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3741                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3742
3743 def : ConcatPat<v2i64, v1i64>;
3744 def : ConcatPat<v2f64, v1f64>;
3745 def : ConcatPat<v4i32, v2i32>;
3746 def : ConcatPat<v4f32, v2f32>;
3747 def : ConcatPat<v8i16, v4i16>;
3748 def : ConcatPat<v8f16, v4f16>;
3749 def : ConcatPat<v16i8, v8i8>;
3750
3751 // If the high lanes are undef, though, we can just ignore them:
3752 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3753   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3754         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3755
3756 def : ConcatUndefPat<v2i64, v1i64>;
3757 def : ConcatUndefPat<v2f64, v1f64>;
3758 def : ConcatUndefPat<v4i32, v2i32>;
3759 def : ConcatUndefPat<v4f32, v2f32>;
3760 def : ConcatUndefPat<v8i16, v4i16>;
3761 def : ConcatUndefPat<v16i8, v8i8>;
3762
3763 //----------------------------------------------------------------------------
3764 // AdvSIMD across lanes instructions
3765 //----------------------------------------------------------------------------
3766
3767 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3768 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3769 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3770 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3771 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3772 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3773 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3774 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_aarch64_neon_fmaxnmv>;
3775 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_aarch64_neon_fmaxv>;
3776 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_aarch64_neon_fminnmv>;
3777 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_aarch64_neon_fminv>;
3778
3779 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3780 // If there is a sign extension after this intrinsic, consume it as smov already
3781 // performed it
3782   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3783         (i32 (SMOVvi8to32
3784           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3785             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3786           (i64 0)))>;
3787   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3788         (i32 (SMOVvi8to32
3789           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3790             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3791           (i64 0)))>;
3792 // If there is a sign extension after this intrinsic, consume it as smov already
3793 // performed it
3794 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3795         (i32 (SMOVvi8to32
3796           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3797            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3798           (i64 0)))>;
3799 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3800         (i32 (SMOVvi8to32
3801           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3802            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3803           (i64 0)))>;
3804 // If there is a sign extension after this intrinsic, consume it as smov already
3805 // performed it
3806 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3807           (i32 (SMOVvi16to32
3808            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3809             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3810            (i64 0)))>;
3811 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3812           (i32 (SMOVvi16to32
3813            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3814             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3815            (i64 0)))>;
3816 // If there is a sign extension after this intrinsic, consume it as smov already
3817 // performed it
3818 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3819         (i32 (SMOVvi16to32
3820           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3821            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3822           (i64 0)))>;
3823 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3824         (i32 (SMOVvi16to32
3825           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3826            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3827           (i64 0)))>;
3828
3829 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3830         (i32 (EXTRACT_SUBREG
3831           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3832            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3833           ssub))>;
3834 }
3835
3836 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3837 // If there is a masking operation keeping only what has been actually
3838 // generated, consume it.
3839   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3840         (i32 (EXTRACT_SUBREG
3841           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3842             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3843           ssub))>;
3844   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3845         (i32 (EXTRACT_SUBREG
3846           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3847             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3848           ssub))>;
3849 // If there is a masking operation keeping only what has been actually
3850 // generated, consume it.
3851 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3852         (i32 (EXTRACT_SUBREG
3853           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3854             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3855           ssub))>;
3856 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3857         (i32 (EXTRACT_SUBREG
3858           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3859             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3860           ssub))>;
3861
3862 // If there is a masking operation keeping only what has been actually
3863 // generated, consume it.
3864 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3865           (i32 (EXTRACT_SUBREG
3866             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3867               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3868             ssub))>;
3869 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3870           (i32 (EXTRACT_SUBREG
3871             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3872               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3873             ssub))>;
3874 // If there is a masking operation keeping only what has been actually
3875 // generated, consume it.
3876 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3877         (i32 (EXTRACT_SUBREG
3878           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3879             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3880           ssub))>;
3881 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3882         (i32 (EXTRACT_SUBREG
3883           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3884             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3885           ssub))>;
3886
3887 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3888         (i32 (EXTRACT_SUBREG
3889           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3890             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3891           ssub))>;
3892
3893 }
3894
3895 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3896   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3897         (i32 (SMOVvi16to32
3898           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3899             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3900           (i64 0)))>;
3901 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3902         (i32 (SMOVvi16to32
3903           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3904            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3905           (i64 0)))>;
3906
3907 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3908           (i32 (EXTRACT_SUBREG
3909            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3910             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3911            ssub))>;
3912 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3913         (i32 (EXTRACT_SUBREG
3914           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3915            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3916           ssub))>;
3917
3918 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3919         (i64 (EXTRACT_SUBREG
3920           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3921            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3922           dsub))>;
3923 }
3924
3925 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3926                                                 Intrinsic intOp> {
3927   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3928         (i32 (EXTRACT_SUBREG
3929           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3930             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3931           ssub))>;
3932 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3933         (i32 (EXTRACT_SUBREG
3934           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3935             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3936           ssub))>;
3937
3938 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3939           (i32 (EXTRACT_SUBREG
3940             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3941               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3942             ssub))>;
3943 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3944         (i32 (EXTRACT_SUBREG
3945           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3946             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3947           ssub))>;
3948
3949 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3950         (i64 (EXTRACT_SUBREG
3951           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3952             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3953           dsub))>;
3954 }
3955
3956 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_aarch64_neon_saddv>;
3957 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3958 def : Pat<(i32 (int_aarch64_neon_saddv (v2i32 V64:$Rn))),
3959           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3960
3961 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_aarch64_neon_uaddv>;
3962 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3963 def : Pat<(i32 (int_aarch64_neon_uaddv (v2i32 V64:$Rn))),
3964           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3965
3966 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_aarch64_neon_smaxv>;
3967 def : Pat<(i32 (int_aarch64_neon_smaxv (v2i32 V64:$Rn))),
3968            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3969
3970 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_aarch64_neon_sminv>;
3971 def : Pat<(i32 (int_aarch64_neon_sminv (v2i32 V64:$Rn))),
3972            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3973
3974 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_aarch64_neon_umaxv>;
3975 def : Pat<(i32 (int_aarch64_neon_umaxv (v2i32 V64:$Rn))),
3976            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3977
3978 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_aarch64_neon_uminv>;
3979 def : Pat<(i32 (int_aarch64_neon_uminv (v2i32 V64:$Rn))),
3980            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3981
3982 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_aarch64_neon_saddlv>;
3983 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_aarch64_neon_uaddlv>;
3984
3985 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3986 def : Pat<(i64 (int_aarch64_neon_saddlv (v2i32 V64:$Rn))),
3987           (i64 (EXTRACT_SUBREG
3988             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3989               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3990             dsub))>;
3991 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3992 def : Pat<(i64 (int_aarch64_neon_uaddlv (v2i32 V64:$Rn))),
3993           (i64 (EXTRACT_SUBREG
3994             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3995               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3996             dsub))>;
3997
3998 //------------------------------------------------------------------------------
3999 // AdvSIMD modified immediate instructions
4000 //------------------------------------------------------------------------------
4001
4002 // AdvSIMD BIC
4003 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", AArch64bici>;
4004 // AdvSIMD ORR
4005 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", AArch64orri>;
4006
4007 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4008 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4009 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4010 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4011
4012 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4013 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4014 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4015 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4016
4017 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4018 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4019 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4020 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4021
4022 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4023 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4024 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4025 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4026
4027 // AdvSIMD FMOV
4028 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
4029                                               "fmov", ".2d",
4030                        [(set (v2f64 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4031 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
4032                                               "fmov", ".2s",
4033                        [(set (v2f32 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4034 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
4035                                               "fmov", ".4s",
4036                        [(set (v4f32 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4037
4038 // AdvSIMD MOVI
4039
4040 // EDIT byte mask: scalar
4041 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4042 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
4043                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
4044 // The movi_edit node has the immediate value already encoded, so we use
4045 // a plain imm0_255 here.
4046 def : Pat<(f64 (AArch64movi_edit imm0_255:$shift)),
4047           (MOVID imm0_255:$shift)>;
4048
4049 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
4050 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
4051 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
4052 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
4053
4054 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
4055 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
4056 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
4057 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
4058
4059 // EDIT byte mask: 2d
4060
4061 // The movi_edit node has the immediate value already encoded, so we use
4062 // a plain imm0_255 in the pattern
4063 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4064 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
4065                                                 simdimmtype10,
4066                                                 "movi", ".2d",
4067                    [(set (v2i64 V128:$Rd), (AArch64movi_edit imm0_255:$imm8))]>;
4068
4069
4070 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
4071 // Complexity is added to break a tie with a plain MOVI.
4072 let AddedComplexity = 1 in {
4073 def : Pat<(f32   fpimm0),
4074           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
4075       Requires<[HasZCZ]>;
4076 def : Pat<(f64   fpimm0),
4077           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
4078       Requires<[HasZCZ]>;
4079 }
4080
4081 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4082 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4083 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4084 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4085
4086 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4087 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4088 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4089 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4090
4091 def : Pat<(v2f64 (AArch64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
4092 def : Pat<(v4f32 (AArch64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
4093
4094 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4095 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
4096
4097 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4098 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4099 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4100 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4101
4102 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4103 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4104 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4105 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4106
4107 def : Pat<(v2i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4108           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
4109 def : Pat<(v4i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4110           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
4111 def : Pat<(v4i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4112           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
4113 def : Pat<(v8i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4114           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
4115
4116 // EDIT per word: 2s & 4s with MSL shifter
4117 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
4118                       [(set (v2i32 V64:$Rd),
4119                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4120 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
4121                       [(set (v4i32 V128:$Rd),
4122                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4123
4124 // Per byte: 8b & 16b
4125 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
4126                                                  "movi", ".8b",
4127                        [(set (v8i8 V64:$Rd), (AArch64movi imm0_255:$imm8))]>;
4128 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
4129                                                  "movi", ".16b",
4130                        [(set (v16i8 V128:$Rd), (AArch64movi imm0_255:$imm8))]>;
4131
4132 // AdvSIMD MVNI
4133
4134 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4135 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
4136
4137 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4138 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4139 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4140 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4141
4142 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4143 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4144 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4145 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4146
4147 def : Pat<(v2i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4148           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
4149 def : Pat<(v4i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4150           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
4151 def : Pat<(v4i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4152           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
4153 def : Pat<(v8i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4154           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
4155
4156 // EDIT per word: 2s & 4s with MSL shifter
4157 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
4158                       [(set (v2i32 V64:$Rd),
4159                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4160 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
4161                       [(set (v4i32 V128:$Rd),
4162                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4163
4164 //----------------------------------------------------------------------------
4165 // AdvSIMD indexed element
4166 //----------------------------------------------------------------------------
4167
4168 let hasSideEffects = 0 in {
4169   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
4170   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
4171 }
4172
4173 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
4174 // instruction expects the addend first, while the intrinsic expects it last.
4175
4176 // On the other hand, there are quite a few valid combinatorial options due to
4177 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
4178 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4179            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
4180 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4181            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
4182
4183 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4184            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
4185 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4186            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
4187 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4188            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
4189 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4190            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
4191
4192 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
4193   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4194   // and DUP scalar.
4195   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4196                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4197                                            VectorIndexS:$idx))),
4198             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4199   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4200                            (v2f32 (AArch64duplane32
4201                                       (v4f32 (insert_subvector undef,
4202                                                  (v2f32 (fneg V64:$Rm)),
4203                                                  (i32 0))),
4204                                       VectorIndexS:$idx)))),
4205             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4206                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4207                                VectorIndexS:$idx)>;
4208   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4209                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4210             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4211                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4212
4213   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4214   // and DUP scalar.
4215   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4216                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4217                                            VectorIndexS:$idx))),
4218             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
4219                                VectorIndexS:$idx)>;
4220   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4221                            (v4f32 (AArch64duplane32
4222                                       (v4f32 (insert_subvector undef,
4223                                                  (v2f32 (fneg V64:$Rm)),
4224                                                  (i32 0))),
4225                                       VectorIndexS:$idx)))),
4226             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4227                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4228                                VectorIndexS:$idx)>;
4229   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4230                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4231             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4232                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4233
4234   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
4235   // (DUPLANE from 64-bit would be trivial).
4236   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4237                            (AArch64duplane64 (v2f64 (fneg V128:$Rm)),
4238                                            VectorIndexD:$idx))),
4239             (FMLSv2i64_indexed
4240                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4241   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4242                            (AArch64dup (f64 (fneg FPR64Op:$Rm))))),
4243             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
4244                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
4245
4246   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
4247   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4248                          (vector_extract (v4f32 (fneg V128:$Rm)),
4249                                          VectorIndexS:$idx))),
4250             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4251                 V128:$Rm, VectorIndexS:$idx)>;
4252   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4253                          (vector_extract (v2f32 (fneg V64:$Rm)),
4254                                          VectorIndexS:$idx))),
4255             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4256                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
4257
4258   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
4259   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
4260                          (vector_extract (v2f64 (fneg V128:$Rm)),
4261                                          VectorIndexS:$idx))),
4262             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
4263                 V128:$Rm, VectorIndexS:$idx)>;
4264 }
4265
4266 defm : FMLSIndexedAfterNegPatterns<
4267            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
4268 defm : FMLSIndexedAfterNegPatterns<
4269            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
4270
4271 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_aarch64_neon_fmulx>;
4272 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
4273
4274 def : Pat<(v2f32 (fmul V64:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4275           (FMULv2i32_indexed V64:$Rn,
4276             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4277             (i64 0))>;
4278 def : Pat<(v4f32 (fmul V128:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4279           (FMULv4i32_indexed V128:$Rn,
4280             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4281             (i64 0))>;
4282 def : Pat<(v2f64 (fmul V128:$Rn, (AArch64dup (f64 FPR64:$Rm)))),
4283           (FMULv2i64_indexed V128:$Rn,
4284             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
4285             (i64 0))>;
4286
4287 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_aarch64_neon_sqdmulh>;
4288 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
4289 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
4290               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
4291 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
4292               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
4293 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
4294 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
4295     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4296 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
4297     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4298 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
4299                 int_aarch64_neon_smull>;
4300 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
4301                                            int_aarch64_neon_sqadd>;
4302 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
4303                                            int_aarch64_neon_sqsub>;
4304 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_aarch64_neon_sqdmull>;
4305 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
4306     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4307 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
4308     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4309 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
4310                 int_aarch64_neon_umull>;
4311
4312 // A scalar sqdmull with the second operand being a vector lane can be
4313 // handled directly with the indexed instruction encoding.
4314 def : Pat<(int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4315                                           (vector_extract (v4i32 V128:$Vm),
4316                                                            VectorIndexS:$idx)),
4317           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
4318
4319 //----------------------------------------------------------------------------
4320 // AdvSIMD scalar shift instructions
4321 //----------------------------------------------------------------------------
4322 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
4323 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
4324 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
4325 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
4326 // Codegen patterns for the above. We don't put these directly on the
4327 // instructions because TableGen's type inference can't handle the truth.
4328 // Having the same base pattern for fp <--> int totally freaks it out.
4329 def : Pat<(int_aarch64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4330           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4331 def : Pat<(int_aarch64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4332           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4333 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4334           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4335 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4336           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4337 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4338                                             vecshiftR64:$imm)),
4339           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4340 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4341                                             vecshiftR64:$imm)),
4342           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4343 def : Pat<(int_aarch64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4344           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4345 def : Pat<(int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4346           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4347 def : Pat<(f64 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4348           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4349 def : Pat<(f64 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4350           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4351 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4352                                             vecshiftR64:$imm)),
4353           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4354 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4355                                             vecshiftR64:$imm)),
4356           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4357
4358 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", AArch64vshl>;
4359 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4360 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4361                                      int_aarch64_neon_sqrshrn>;
4362 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4363                                      int_aarch64_neon_sqrshrun>;
4364 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4365 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4366 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4367                                      int_aarch64_neon_sqshrn>;
4368 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4369                                      int_aarch64_neon_sqshrun>;
4370 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4371 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", AArch64srshri>;
4372 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4373     TriOpFrag<(add node:$LHS,
4374                    (AArch64srshri node:$MHS, node:$RHS))>>;
4375 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", AArch64vashr>;
4376 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4377     TriOpFrag<(add node:$LHS,
4378                    (AArch64vashr node:$MHS, node:$RHS))>>;
4379 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4380                                      int_aarch64_neon_uqrshrn>;
4381 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4382 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4383                                      int_aarch64_neon_uqshrn>;
4384 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", AArch64urshri>;
4385 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4386     TriOpFrag<(add node:$LHS,
4387                    (AArch64urshri node:$MHS, node:$RHS))>>;
4388 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", AArch64vlshr>;
4389 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4390     TriOpFrag<(add node:$LHS,
4391                    (AArch64vlshr node:$MHS, node:$RHS))>>;
4392
4393 //----------------------------------------------------------------------------
4394 // AdvSIMD vector shift instructions
4395 //----------------------------------------------------------------------------
4396 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_aarch64_neon_vcvtfp2fxs>;
4397 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_aarch64_neon_vcvtfp2fxu>;
4398 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4399                                    int_aarch64_neon_vcvtfxs2fp>;
4400 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4401                                          int_aarch64_neon_rshrn>;
4402 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", AArch64vshl>;
4403 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4404                           BinOpFrag<(trunc (AArch64vashr node:$LHS, node:$RHS))>>;
4405 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_aarch64_neon_vsli>;
4406 def : Pat<(v1i64 (int_aarch64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4407                                       (i32 vecshiftL64:$imm))),
4408           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4409 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4410                                          int_aarch64_neon_sqrshrn>;
4411 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4412                                          int_aarch64_neon_sqrshrun>;
4413 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4414 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4415 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4416                                          int_aarch64_neon_sqshrn>;
4417 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4418                                          int_aarch64_neon_sqshrun>;
4419 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_aarch64_neon_vsri>;
4420 def : Pat<(v1i64 (int_aarch64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4421                                       (i32 vecshiftR64:$imm))),
4422           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4423 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", AArch64srshri>;
4424 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4425                  TriOpFrag<(add node:$LHS,
4426                                 (AArch64srshri node:$MHS, node:$RHS))> >;
4427 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4428                 BinOpFrag<(AArch64vshl (sext node:$LHS), node:$RHS)>>;
4429
4430 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", AArch64vashr>;
4431 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4432                 TriOpFrag<(add node:$LHS, (AArch64vashr node:$MHS, node:$RHS))>>;
4433 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4434                         int_aarch64_neon_vcvtfxu2fp>;
4435 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4436                                          int_aarch64_neon_uqrshrn>;
4437 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4438 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4439                                          int_aarch64_neon_uqshrn>;
4440 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", AArch64urshri>;
4441 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4442                 TriOpFrag<(add node:$LHS,
4443                                (AArch64urshri node:$MHS, node:$RHS))> >;
4444 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4445                 BinOpFrag<(AArch64vshl (zext node:$LHS), node:$RHS)>>;
4446 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", AArch64vlshr>;
4447 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4448                 TriOpFrag<(add node:$LHS, (AArch64vlshr node:$MHS, node:$RHS))> >;
4449
4450 // SHRN patterns for when a logical right shift was used instead of arithmetic
4451 // (the immediate guarantees no sign bits actually end up in the result so it
4452 // doesn't matter).
4453 def : Pat<(v8i8 (trunc (AArch64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4454           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4455 def : Pat<(v4i16 (trunc (AArch64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4456           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4457 def : Pat<(v2i32 (trunc (AArch64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4458           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4459
4460 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4461                                  (trunc (AArch64vlshr (v8i16 V128:$Rn),
4462                                                     vecshiftR16Narrow:$imm)))),
4463           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4464                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4465 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4466                                  (trunc (AArch64vlshr (v4i32 V128:$Rn),
4467                                                     vecshiftR32Narrow:$imm)))),
4468           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4469                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4470 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4471                                  (trunc (AArch64vlshr (v2i64 V128:$Rn),
4472                                                     vecshiftR64Narrow:$imm)))),
4473           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4474                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4475
4476 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4477 // Anyexts are implemented as zexts.
4478 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4479 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4480 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4481 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4482 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4483 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4484 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4485 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4486 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4487 // Also match an extend from the upper half of a 128 bit source register.
4488 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4489           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4490 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4491           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4492 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4493           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4494 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4495           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4496 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4497           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4498 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4499           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4500 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4501           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4502 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4503           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4504 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4505           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4506
4507 // Vector shift sxtl aliases
4508 def : InstAlias<"sxtl.8h $dst, $src1",
4509                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4510 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4511                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4512 def : InstAlias<"sxtl.4s $dst, $src1",
4513                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4514 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4515                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4516 def : InstAlias<"sxtl.2d $dst, $src1",
4517                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4518 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4519                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4520
4521 // Vector shift sxtl2 aliases
4522 def : InstAlias<"sxtl2.8h $dst, $src1",
4523                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4524 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4525                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4526 def : InstAlias<"sxtl2.4s $dst, $src1",
4527                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4528 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4529                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4530 def : InstAlias<"sxtl2.2d $dst, $src1",
4531                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4532 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4533                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4534
4535 // Vector shift uxtl aliases
4536 def : InstAlias<"uxtl.8h $dst, $src1",
4537                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4538 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4539                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4540 def : InstAlias<"uxtl.4s $dst, $src1",
4541                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4542 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4543                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4544 def : InstAlias<"uxtl.2d $dst, $src1",
4545                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4546 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4547                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4548
4549 // Vector shift uxtl2 aliases
4550 def : InstAlias<"uxtl2.8h $dst, $src1",
4551                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4552 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4553                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4554 def : InstAlias<"uxtl2.4s $dst, $src1",
4555                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4556 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4557                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4558 def : InstAlias<"uxtl2.2d $dst, $src1",
4559                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4560 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4561                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4562
4563 // If an integer is about to be converted to a floating point value,
4564 // just load it on the floating point unit.
4565 // These patterns are more complex because floating point loads do not
4566 // support sign extension.
4567 // The sign extension has to be explicitly added and is only supported for
4568 // one step: byte-to-half, half-to-word, word-to-doubleword.
4569 // SCVTF GPR -> FPR is 9 cycles.
4570 // SCVTF FPR -> FPR is 4 cyclces.
4571 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4572 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4573 // and still being faster.
4574 // However, this is not good for code size.
4575 // 8-bits -> float. 2 sizes step-up.
4576 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
4577   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
4578         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4579                             (SSHLLv4i16_shift
4580                               (f64
4581                                 (EXTRACT_SUBREG
4582                                   (SSHLLv8i8_shift
4583                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4584                                         INST,
4585                                         bsub),
4586                                     0),
4587                                   dsub)),
4588                                0),
4589                              ssub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4590
4591 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
4592                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
4593 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
4594                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
4595 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
4596                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
4597 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
4598                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
4599
4600 // 16-bits -> float. 1 size step-up.
4601 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
4602   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4603         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4604                             (SSHLLv4i16_shift
4605                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4606                                   INST,
4607                                   hsub),
4608                                 0),
4609                             ssub)))>, Requires<[NotForCodeSize]>;
4610
4611 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4612                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4613 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4614                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4615 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4616                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4617 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4618                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4619
4620 // 32-bits to 32-bits are handled in target specific dag combine:
4621 // performIntToFpCombine.
4622 // 64-bits integer to 32-bits floating point, not possible with
4623 // SCVTF on floating point registers (both source and destination
4624 // must have the same size).
4625
4626 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4627 // 8-bits -> double. 3 size step-up: give up.
4628 // 16-bits -> double. 2 size step.
4629 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
4630   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4631            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4632                               (SSHLLv2i32_shift
4633                                  (f64
4634                                   (EXTRACT_SUBREG
4635                                     (SSHLLv4i16_shift
4636                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4637                                         INST,
4638                                         hsub),
4639                                      0),
4640                                    dsub)),
4641                                0),
4642                              dsub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4643
4644 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4645                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4646 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4647                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4648 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4649                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4650 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4651                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4652 // 32-bits -> double. 1 size step-up.
4653 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
4654   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
4655            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4656                               (SSHLLv2i32_shift
4657                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4658                                   INST,
4659                                   ssub),
4660                                0),
4661                              dsub)))>, Requires<[NotForCodeSize]>;
4662
4663 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
4664                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
4665 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
4666                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
4667 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
4668                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
4669 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
4670                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
4671
4672 // 64-bits -> double are handled in target specific dag combine:
4673 // performIntToFpCombine.
4674
4675
4676 //----------------------------------------------------------------------------
4677 // AdvSIMD Load-Store Structure
4678 //----------------------------------------------------------------------------
4679 defm LD1 : SIMDLd1Multiple<"ld1">;
4680 defm LD2 : SIMDLd2Multiple<"ld2">;
4681 defm LD3 : SIMDLd3Multiple<"ld3">;
4682 defm LD4 : SIMDLd4Multiple<"ld4">;
4683
4684 defm ST1 : SIMDSt1Multiple<"st1">;
4685 defm ST2 : SIMDSt2Multiple<"st2">;
4686 defm ST3 : SIMDSt3Multiple<"st3">;
4687 defm ST4 : SIMDSt4Multiple<"st4">;
4688
4689 class Ld1Pat<ValueType ty, Instruction INST>
4690   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
4691
4692 def : Ld1Pat<v16i8, LD1Onev16b>;
4693 def : Ld1Pat<v8i16, LD1Onev8h>;
4694 def : Ld1Pat<v4i32, LD1Onev4s>;
4695 def : Ld1Pat<v2i64, LD1Onev2d>;
4696 def : Ld1Pat<v8i8,  LD1Onev8b>;
4697 def : Ld1Pat<v4i16, LD1Onev4h>;
4698 def : Ld1Pat<v2i32, LD1Onev2s>;
4699 def : Ld1Pat<v1i64, LD1Onev1d>;
4700
4701 class St1Pat<ValueType ty, Instruction INST>
4702   : Pat<(store ty:$Vt, GPR64sp:$Rn),
4703         (INST ty:$Vt, GPR64sp:$Rn)>;
4704
4705 def : St1Pat<v16i8, ST1Onev16b>;
4706 def : St1Pat<v8i16, ST1Onev8h>;
4707 def : St1Pat<v4i32, ST1Onev4s>;
4708 def : St1Pat<v2i64, ST1Onev2d>;
4709 def : St1Pat<v8i8,  ST1Onev8b>;
4710 def : St1Pat<v4i16, ST1Onev4h>;
4711 def : St1Pat<v2i32, ST1Onev2s>;
4712 def : St1Pat<v1i64, ST1Onev1d>;
4713
4714 //---
4715 // Single-element
4716 //---
4717
4718 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4719 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4720 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4721 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4722 let mayLoad = 1, hasSideEffects = 0 in {
4723 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4724 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4725 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4726 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4727 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4728 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4729 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4730 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4731 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4732 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4733 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4734 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4735 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4736 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4737 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4738 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4739 }
4740
4741 def : Pat<(v8i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4742           (LD1Rv8b GPR64sp:$Rn)>;
4743 def : Pat<(v16i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4744           (LD1Rv16b GPR64sp:$Rn)>;
4745 def : Pat<(v4i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4746           (LD1Rv4h GPR64sp:$Rn)>;
4747 def : Pat<(v8i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4748           (LD1Rv8h GPR64sp:$Rn)>;
4749 def : Pat<(v2i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4750           (LD1Rv2s GPR64sp:$Rn)>;
4751 def : Pat<(v4i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4752           (LD1Rv4s GPR64sp:$Rn)>;
4753 def : Pat<(v2i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4754           (LD1Rv2d GPR64sp:$Rn)>;
4755 def : Pat<(v1i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4756           (LD1Rv1d GPR64sp:$Rn)>;
4757 // Grab the floating point version too
4758 def : Pat<(v2f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4759           (LD1Rv2s GPR64sp:$Rn)>;
4760 def : Pat<(v4f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4761           (LD1Rv4s GPR64sp:$Rn)>;
4762 def : Pat<(v2f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4763           (LD1Rv2d GPR64sp:$Rn)>;
4764 def : Pat<(v1f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4765           (LD1Rv1d GPR64sp:$Rn)>;
4766 def : Pat<(v4f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4767           (LD1Rv4h GPR64sp:$Rn)>;
4768 def : Pat<(v8f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4769           (LD1Rv8h GPR64sp:$Rn)>;
4770
4771 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4772                     ValueType VTy, ValueType STy, Instruction LD1>
4773   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4774            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4775         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
4776
4777 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4778 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4779 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4780 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4781 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4782 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4783 def : Ld1Lane128Pat<load,       VectorIndexH, v8f16, f16, LD1i16>;
4784
4785 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4786                    ValueType VTy, ValueType STy, Instruction LD1>
4787   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4788            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4789         (EXTRACT_SUBREG
4790             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4791                           VecIndex:$idx, GPR64sp:$Rn),
4792             dsub)>;
4793
4794 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4795 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4796 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4797 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4798 def : Ld1Lane64Pat<load,       VectorIndexH, v4f16, f16, LD1i16>;
4799
4800
4801 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4802 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4803 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4804 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4805
4806 // Stores
4807 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4808 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4809 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4810 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4811
4812 let AddedComplexity = 19 in
4813 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4814                     ValueType VTy, ValueType STy, Instruction ST1>
4815   : Pat<(scalar_store
4816              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4817              GPR64sp:$Rn),
4818         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
4819
4820 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4821 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4822 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4823 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4824 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4825 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4826 def : St1Lane128Pat<store,         VectorIndexH, v8f16, f16, ST1i16>;
4827
4828 let AddedComplexity = 19 in
4829 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4830                    ValueType VTy, ValueType STy, Instruction ST1>
4831   : Pat<(scalar_store
4832              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4833              GPR64sp:$Rn),
4834         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4835              VecIndex:$idx, GPR64sp:$Rn)>;
4836
4837 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4838 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4839 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4840 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4841 def : St1Lane64Pat<store,         VectorIndexH, v4f16, f16, ST1i16>;
4842
4843 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4844                              ValueType VTy, ValueType STy, Instruction ST1,
4845                              int offset> {
4846   def : Pat<(scalar_store
4847               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4848               GPR64sp:$Rn, offset),
4849         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4850              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4851
4852   def : Pat<(scalar_store
4853               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4854               GPR64sp:$Rn, GPR64:$Rm),
4855         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4856              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4857 }
4858
4859 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
4860 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
4861                         2>;
4862 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
4863 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
4864 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
4865 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
4866 defm : St1LanePost64Pat<post_store, VectorIndexH, v4f16, f16, ST1i16_POST, 2>;
4867
4868 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4869                              ValueType VTy, ValueType STy, Instruction ST1,
4870                              int offset> {
4871   def : Pat<(scalar_store
4872               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4873               GPR64sp:$Rn, offset),
4874         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4875
4876   def : Pat<(scalar_store
4877               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4878               GPR64sp:$Rn, GPR64:$Rm),
4879         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4880 }
4881
4882 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
4883                          1>;
4884 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
4885                          2>;
4886 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
4887 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
4888 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
4889 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
4890 defm : St1LanePost128Pat<post_store, VectorIndexH, v8f16, f16, ST1i16_POST, 2>;
4891
4892 let mayStore = 1, hasSideEffects = 0 in {
4893 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4894 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4895 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4896 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4897 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4898 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4899 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4900 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4901 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4902 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4903 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4904 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4905 }
4906
4907 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4908 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4909 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4910 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4911
4912 //----------------------------------------------------------------------------
4913 // Crypto extensions
4914 //----------------------------------------------------------------------------
4915
4916 def AESErr   : AESTiedInst<0b0100, "aese",   int_aarch64_crypto_aese>;
4917 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_aarch64_crypto_aesd>;
4918 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_aarch64_crypto_aesmc>;
4919 def AESIMCrr : AESInst<    0b0111, "aesimc", int_aarch64_crypto_aesimc>;
4920
4921 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_aarch64_crypto_sha1c>;
4922 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_aarch64_crypto_sha1p>;
4923 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_aarch64_crypto_sha1m>;
4924 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_aarch64_crypto_sha1su0>;
4925 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_aarch64_crypto_sha256h>;
4926 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_aarch64_crypto_sha256h2>;
4927 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_aarch64_crypto_sha256su1>;
4928
4929 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_aarch64_crypto_sha1h>;
4930 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_aarch64_crypto_sha1su1>;
4931 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_aarch64_crypto_sha256su0>;
4932
4933 //----------------------------------------------------------------------------
4934 // Compiler-pseudos
4935 //----------------------------------------------------------------------------
4936 // FIXME: Like for X86, these should go in their own separate .td file.
4937
4938 // Any instruction that defines a 32-bit result leaves the high half of the
4939 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4940 // be copying from a truncate. But any other 32-bit operation will zero-extend
4941 // up to 64 bits.
4942 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4943 def def32 : PatLeaf<(i32 GPR32:$src), [{
4944   return N->getOpcode() != ISD::TRUNCATE &&
4945          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4946          N->getOpcode() != ISD::CopyFromReg;
4947 }]>;
4948
4949 // In the case of a 32-bit def that is known to implicitly zero-extend,
4950 // we can use a SUBREG_TO_REG.
4951 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4952
4953 // For an anyext, we don't care what the high bits are, so we can perform an
4954 // INSERT_SUBREF into an IMPLICIT_DEF.
4955 def : Pat<(i64 (anyext GPR32:$src)),
4956           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4957
4958 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4959 // instruction (UBFM) on the enclosing super-reg.
4960 def : Pat<(i64 (zext GPR32:$src)),
4961  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4962
4963 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4964 // containing super-reg.
4965 def : Pat<(i64 (sext GPR32:$src)),
4966    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4967 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4968 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4969 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4970 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4971 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4972 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4973 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4974
4975 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4976           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4977                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4978 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4979           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4980                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4981
4982 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4983           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4984                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4985 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4986           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4987                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4988
4989 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4990           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4991                    (i64 (i64shift_a        imm0_63:$imm)),
4992                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4993
4994 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4995 // AddedComplexity for the following patterns since we want to match sext + sra
4996 // patterns before we attempt to match a single sra node.
4997 let AddedComplexity = 20 in {
4998 // We support all sext + sra combinations which preserve at least one bit of the
4999 // original value which is to be sign extended. E.g. we support shifts up to
5000 // bitwidth-1 bits.
5001 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
5002           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
5003 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
5004           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
5005
5006 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
5007           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
5008 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
5009           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
5010
5011 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
5012           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5013                    (i64 imm0_31:$imm), 31)>;
5014 } // AddedComplexity = 20
5015
5016 // To truncate, we can simply extract from a subregister.
5017 def : Pat<(i32 (trunc GPR64sp:$src)),
5018           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
5019
5020 // __builtin_trap() uses the BRK instruction on AArch64.
5021 def : Pat<(trap), (BRK 1)>;
5022
5023 // Conversions within AdvSIMD types in the same register size are free.
5024 // But because we need a consistent lane ordering, in big endian many
5025 // conversions require one or more REV instructions.
5026 //
5027 // Consider a simple memory load followed by a bitconvert then a store.
5028 //   v0 = load v2i32
5029 //   v1 = BITCAST v2i32 v0 to v4i16
5030 //        store v4i16 v2
5031 //
5032 // In big endian mode every memory access has an implicit byte swap. LDR and
5033 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
5034 // is, they treat the vector as a sequence of elements to be byte-swapped.
5035 // The two pairs of instructions are fundamentally incompatible. We've decided
5036 // to use LD1/ST1 only to simplify compiler implementation.
5037 //
5038 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
5039 // the original code sequence:
5040 //   v0 = load v2i32
5041 //   v1 = REV v2i32                  (implicit)
5042 //   v2 = BITCAST v2i32 v1 to v4i16
5043 //   v3 = REV v4i16 v2               (implicit)
5044 //        store v4i16 v3
5045 //
5046 // But this is now broken - the value stored is different to the value loaded
5047 // due to lane reordering. To fix this, on every BITCAST we must perform two
5048 // other REVs:
5049 //   v0 = load v2i32
5050 //   v1 = REV v2i32                  (implicit)
5051 //   v2 = REV v2i32
5052 //   v3 = BITCAST v2i32 v2 to v4i16
5053 //   v4 = REV v4i16
5054 //   v5 = REV v4i16 v4               (implicit)
5055 //        store v4i16 v5
5056 //
5057 // This means an extra two instructions, but actually in most cases the two REV
5058 // instructions can be combined into one. For example:
5059 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
5060 //
5061 // There is also no 128-bit REV instruction. This must be synthesized with an
5062 // EXT instruction.
5063 //
5064 // Most bitconverts require some sort of conversion. The only exceptions are:
5065 //   a) Identity conversions -  vNfX <-> vNiX
5066 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
5067 //
5068
5069 // Natural vector casts (64 bit)
5070 def : Pat<(v8i8 (AArch64NvCast (v2i32 FPR64:$src))), (v8i8 FPR64:$src)>;
5071 def : Pat<(v4i16 (AArch64NvCast (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5072 def : Pat<(v2i32 (AArch64NvCast (v2i32 FPR64:$src))), (v2i32 FPR64:$src)>;
5073 def : Pat<(v2f32 (AArch64NvCast (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5074 def : Pat<(v1i64 (AArch64NvCast (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5075
5076 def : Pat<(v8i8 (AArch64NvCast (v4i16 FPR64:$src))), (v8i8 FPR64:$src)>;
5077 def : Pat<(v4i16 (AArch64NvCast (v4i16 FPR64:$src))), (v4i16 FPR64:$src)>;
5078 def : Pat<(v2i32 (AArch64NvCast (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5079 def : Pat<(v1i64 (AArch64NvCast (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5080
5081 def : Pat<(v8i8 (AArch64NvCast (v8i8 FPR64:$src))), (v8i8 FPR64:$src)>;
5082 def : Pat<(v4i16 (AArch64NvCast (v8i8 FPR64:$src))), (v4i16 FPR64:$src)>;
5083 def : Pat<(v2i32 (AArch64NvCast (v8i8 FPR64:$src))), (v2i32 FPR64:$src)>;
5084 def : Pat<(v1i64 (AArch64NvCast (v8i8 FPR64:$src))), (v1i64 FPR64:$src)>;
5085
5086 def : Pat<(v8i8 (AArch64NvCast (f64 FPR64:$src))), (v8i8 FPR64:$src)>;
5087 def : Pat<(v4i16 (AArch64NvCast (f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5088 def : Pat<(v2i32 (AArch64NvCast (f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5089 def : Pat<(v2f32 (AArch64NvCast (f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5090 def : Pat<(v1i64 (AArch64NvCast (f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5091 def : Pat<(v1f64 (AArch64NvCast (f64 FPR64:$src))), (v1f64 FPR64:$src)>;
5092
5093 def : Pat<(v8i8 (AArch64NvCast (v2f32 FPR64:$src))), (v8i8 FPR64:$src)>;
5094 def : Pat<(v4i16 (AArch64NvCast (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5095 def : Pat<(v2i32 (AArch64NvCast (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5096 def : Pat<(v2f32 (AArch64NvCast (v2f32 FPR64:$src))), (v2f32 FPR64:$src)>;
5097 def : Pat<(v1i64 (AArch64NvCast (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5098
5099 // Natural vector casts (128 bit)
5100 def : Pat<(v16i8 (AArch64NvCast (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5101 def : Pat<(v8i16 (AArch64NvCast (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5102 def : Pat<(v4i32 (AArch64NvCast (v4i32 FPR128:$src))), (v4i32 FPR128:$src)>;
5103 def : Pat<(v4f32 (AArch64NvCast (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5104 def : Pat<(v2i64 (AArch64NvCast (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5105
5106 def : Pat<(v16i8 (AArch64NvCast (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5107 def : Pat<(v8i16 (AArch64NvCast (v8i16 FPR128:$src))), (v8i16 FPR128:$src)>;
5108 def : Pat<(v4i32 (AArch64NvCast (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5109 def : Pat<(v2i64 (AArch64NvCast (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5110
5111 def : Pat<(v16i8 (AArch64NvCast (v16i8 FPR128:$src))), (v16i8 FPR128:$src)>;
5112 def : Pat<(v8i16 (AArch64NvCast (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5113 def : Pat<(v4i32 (AArch64NvCast (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5114 def : Pat<(v2i64 (AArch64NvCast (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5115
5116 def : Pat<(v16i8 (AArch64NvCast (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5117 def : Pat<(v8i16 (AArch64NvCast (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5118 def : Pat<(v4i32 (AArch64NvCast (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5119 def : Pat<(v2i64 (AArch64NvCast (v2i64 FPR128:$src))), (v2i64 FPR128:$src)>;
5120 def : Pat<(v4f32 (AArch64NvCast (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5121 def : Pat<(v2f64 (AArch64NvCast (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5122
5123 def : Pat<(v16i8 (AArch64NvCast (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5124 def : Pat<(v8i16 (AArch64NvCast (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5125 def : Pat<(v4i32 (AArch64NvCast (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5126 def : Pat<(v4f32 (AArch64NvCast (v4f32 FPR128:$src))), (v4f32 FPR128:$src)>;
5127 def : Pat<(v2i64 (AArch64NvCast (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5128
5129 def : Pat<(v16i8 (AArch64NvCast (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5130 def : Pat<(v8i16 (AArch64NvCast (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5131 def : Pat<(v4i32 (AArch64NvCast (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5132 def : Pat<(v2i64 (AArch64NvCast (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5133 def : Pat<(v2f64 (AArch64NvCast (v2f64 FPR128:$src))), (v2f64 FPR128:$src)>;
5134
5135 let Predicates = [IsLE] in {
5136 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5137 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5138 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5139 def : Pat<(v4f16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5140 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5141
5142 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5143           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5144 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5145           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5146 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5147           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5148 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5149           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5150 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5151           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5152 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5153           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5154 }
5155 let Predicates = [IsBE] in {
5156 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
5157                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5158 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
5159                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5160 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
5161                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5162 def : Pat<(v4f16 (bitconvert GPR64:$Xn)),
5163                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5164 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
5165                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5166
5167 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5168           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5169 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5170           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5171 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5172           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5173 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5174           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5175 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5176           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5177 }
5178 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5179 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5180 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
5181           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5182 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
5183           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5184 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
5185           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5186 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
5187
5188 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
5189           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
5190 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
5191           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
5192 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
5193           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5194 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
5195           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
5196 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5197           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5198
5199 let Predicates = [IsLE] in {
5200 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5201 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5202 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
5203 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))), (v1i64 FPR64:$src)>;
5204 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5205 }
5206 let Predicates = [IsBE] in {
5207 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
5208                              (v1i64 (REV64v2i32 FPR64:$src))>;
5209 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
5210                              (v1i64 (REV64v4i16 FPR64:$src))>;
5211 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
5212                              (v1i64 (REV64v8i8 FPR64:$src))>;
5213 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))),
5214                              (v1i64 (REV64v4i16 FPR64:$src))>;
5215 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
5216                              (v1i64 (REV64v2i32 FPR64:$src))>;
5217 }
5218 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5219 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
5220
5221 let Predicates = [IsLE] in {
5222 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
5223 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5224 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
5225 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
5226 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5227 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))), (v2i32 FPR64:$src)>;
5228 }
5229 let Predicates = [IsBE] in {
5230 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
5231                              (v2i32 (REV64v2i32 FPR64:$src))>;
5232 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
5233                              (v2i32 (REV32v4i16 FPR64:$src))>;
5234 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
5235                              (v2i32 (REV32v8i8 FPR64:$src))>;
5236 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
5237                              (v2i32 (REV64v2i32 FPR64:$src))>;
5238 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
5239                              (v2i32 (REV64v2i32 FPR64:$src))>;
5240 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))),
5241                              (v2i32 (REV64v4i16 FPR64:$src))>;
5242 }
5243 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5244
5245 let Predicates = [IsLE] in {
5246 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
5247 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5248 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
5249 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
5250 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))), (v4i16 FPR64:$src)>;
5251 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5252 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5253 }
5254 let Predicates = [IsBE] in {
5255 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
5256                              (v4i16 (REV64v4i16 FPR64:$src))>;
5257 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
5258                              (v4i16 (REV32v4i16 FPR64:$src))>;
5259 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
5260                              (v4i16 (REV16v8i8 FPR64:$src))>;
5261 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
5262                              (v4i16 (REV64v4i16 FPR64:$src))>;
5263 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))),
5264                              (v4i16 (REV32v4i16 FPR64:$src))>;
5265 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
5266                              (v4i16 (REV32v4i16 FPR64:$src))>;
5267 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
5268                              (v4i16 (REV64v4i16 FPR64:$src))>;
5269 }
5270
5271 let Predicates = [IsLE] in {
5272 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))), (v4f16 FPR64:$src)>;
5273 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5274 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5275 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))), (v4f16 FPR64:$src)>;
5276 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))), (v4f16 FPR64:$src)>;
5277 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))), (v4f16 FPR64:$src)>;
5278 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5279 }
5280 let Predicates = [IsBE] in {
5281 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))),
5282                              (v4f16 (REV64v4i16 FPR64:$src))>;
5283 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))),
5284                              (v4f16 (REV64v4i16 FPR64:$src))>;
5285 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))),
5286                              (v4f16 (REV64v4i16 FPR64:$src))>;
5287 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))),
5288                              (v4f16 (REV16v8i8 FPR64:$src))>;
5289 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))),
5290                              (v4f16 (REV64v4i16 FPR64:$src))>;
5291 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))),
5292                              (v4f16 (REV64v4i16 FPR64:$src))>;
5293 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))),
5294                              (v4f16 (REV64v4i16 FPR64:$src))>;
5295 }
5296
5297
5298
5299 let Predicates = [IsLE] in {
5300 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
5301 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
5302 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
5303 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
5304 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
5305 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
5306 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))), (v8i8  FPR64:$src)>;
5307 }
5308 let Predicates = [IsBE] in {
5309 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
5310                              (v8i8 (REV64v8i8 FPR64:$src))>;
5311 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
5312                              (v8i8 (REV32v8i8 FPR64:$src))>;
5313 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
5314                              (v8i8 (REV16v8i8 FPR64:$src))>;
5315 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
5316                              (v8i8 (REV64v8i8 FPR64:$src))>;
5317 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
5318                              (v8i8 (REV32v8i8 FPR64:$src))>;
5319 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
5320                              (v8i8 (REV64v8i8 FPR64:$src))>;
5321 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))),
5322                              (v8i8 (REV16v8i8 FPR64:$src))>;
5323 }
5324
5325 let Predicates = [IsLE] in {
5326 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
5327 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
5328 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
5329 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
5330 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))), (f64   FPR64:$src)>;
5331 }
5332 let Predicates = [IsBE] in {
5333 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
5334                              (f64 (REV64v2i32 FPR64:$src))>;
5335 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
5336                              (f64 (REV64v4i16 FPR64:$src))>;
5337 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
5338                              (f64 (REV64v2i32 FPR64:$src))>;
5339 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
5340                              (f64 (REV64v8i8 FPR64:$src))>;
5341 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))),
5342                              (f64 (REV64v4i16 FPR64:$src))>;
5343 }
5344 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
5345 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
5346
5347 let Predicates = [IsLE] in {
5348 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
5349 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
5350 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
5351 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
5352 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))), (v1f64 FPR64:$src)>;
5353 }
5354 let Predicates = [IsBE] in {
5355 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
5356                              (v1f64 (REV64v2i32 FPR64:$src))>;
5357 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
5358                              (v1f64 (REV64v4i16 FPR64:$src))>;
5359 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
5360                              (v1f64 (REV64v8i8 FPR64:$src))>;
5361 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
5362                              (v1f64 (REV64v2i32 FPR64:$src))>;
5363 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))),
5364                              (v1f64 (REV64v4i16 FPR64:$src))>;
5365 }
5366 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
5367 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
5368
5369 let Predicates = [IsLE] in {
5370 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
5371 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
5372 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
5373 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5374 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
5375 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))), (v2f32 FPR64:$src)>;
5376 }
5377 let Predicates = [IsBE] in {
5378 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
5379                              (v2f32 (REV64v2i32 FPR64:$src))>;
5380 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
5381                              (v2f32 (REV32v4i16 FPR64:$src))>;
5382 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
5383                              (v2f32 (REV32v8i8 FPR64:$src))>;
5384 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
5385                              (v2f32 (REV64v2i32 FPR64:$src))>;
5386 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
5387                              (v2f32 (REV64v2i32 FPR64:$src))>;
5388 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))),
5389                              (v2f32 (REV64v4i16 FPR64:$src))>;
5390 }
5391 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5392
5393 let Predicates = [IsLE] in {
5394 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
5395 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
5396 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
5397 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
5398 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
5399 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))), (f128 FPR128:$src)>;
5400 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
5401 }
5402 let Predicates = [IsBE] in {
5403 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
5404                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5405 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
5406                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5407                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5408 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
5409                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5410                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5411 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))),
5412                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5413                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5414 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
5415                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5416 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
5417                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5418                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5419 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
5420                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
5421                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
5422 }
5423
5424 let Predicates = [IsLE] in {
5425 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5426 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5427 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5428 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))), (v2f64 FPR128:$src)>;
5429 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5430 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5431 }
5432 let Predicates = [IsBE] in {
5433 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5434                              (v2f64 (EXTv16i8 FPR128:$src,
5435                                               FPR128:$src, (i32 8)))>;
5436 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5437                              (v2f64 (REV64v4i32 FPR128:$src))>;
5438 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5439                              (v2f64 (REV64v8i16 FPR128:$src))>;
5440 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))),
5441                              (v2f64 (REV64v8i16 FPR128:$src))>;
5442 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5443                              (v2f64 (REV64v16i8 FPR128:$src))>;
5444 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5445                              (v2f64 (REV64v4i32 FPR128:$src))>;
5446 }
5447 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5448
5449 let Predicates = [IsLE] in {
5450 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5451 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5452 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))), (v4f32 FPR128:$src)>;
5453 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5454 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5455 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5456 }
5457 let Predicates = [IsBE] in {
5458 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5459                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5460                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5461 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5462                              (v4f32 (REV32v8i16 FPR128:$src))>;
5463 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))),
5464                              (v4f32 (REV32v8i16 FPR128:$src))>;
5465 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5466                              (v4f32 (REV32v16i8 FPR128:$src))>;
5467 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5468                              (v4f32 (REV64v4i32 FPR128:$src))>;
5469 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5470                              (v4f32 (REV64v4i32 FPR128:$src))>;
5471 }
5472 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5473
5474 let Predicates = [IsLE] in {
5475 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5476 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5477 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5478 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5479 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5480 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))), (v2i64 FPR128:$src)>;
5481 }
5482 let Predicates = [IsBE] in {
5483 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5484                              (v2i64 (EXTv16i8 FPR128:$src,
5485                                               FPR128:$src, (i32 8)))>;
5486 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5487                              (v2i64 (REV64v4i32 FPR128:$src))>;
5488 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5489                              (v2i64 (REV64v8i16 FPR128:$src))>;
5490 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5491                              (v2i64 (REV64v16i8 FPR128:$src))>;
5492 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5493                              (v2i64 (REV64v4i32 FPR128:$src))>;
5494 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))),
5495                              (v2i64 (REV64v8i16 FPR128:$src))>;
5496 }
5497 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5498
5499 let Predicates = [IsLE] in {
5500 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5501 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5502 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5503 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5504 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5505 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))), (v4i32 FPR128:$src)>;
5506 }
5507 let Predicates = [IsBE] in {
5508 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5509                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5510                                               (REV64v4i32 FPR128:$src),
5511                                               (i32 8)))>;
5512 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5513                              (v4i32 (REV64v4i32 FPR128:$src))>;
5514 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5515                              (v4i32 (REV32v8i16 FPR128:$src))>;
5516 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5517                              (v4i32 (REV32v16i8 FPR128:$src))>;
5518 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5519                              (v4i32 (REV64v4i32 FPR128:$src))>;
5520 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))),
5521                              (v4i32 (REV32v8i16 FPR128:$src))>;
5522 }
5523 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5524
5525 let Predicates = [IsLE] in {
5526 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5527 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5528 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5529 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5530 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5531 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5532 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))), (v8i16 FPR128:$src)>;
5533 }
5534 let Predicates = [IsBE] in {
5535 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5536                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5537                                               (REV64v8i16 FPR128:$src),
5538                                               (i32 8)))>;
5539 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5540                              (v8i16 (REV64v8i16 FPR128:$src))>;
5541 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5542                              (v8i16 (REV32v8i16 FPR128:$src))>;
5543 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5544                              (v8i16 (REV16v16i8 FPR128:$src))>;
5545 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5546                              (v8i16 (REV64v8i16 FPR128:$src))>;
5547 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5548                              (v8i16 (REV32v8i16 FPR128:$src))>;
5549 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))),
5550                              (v8i16 (REV32v8i16 FPR128:$src))>;
5551 }
5552
5553 let Predicates = [IsLE] in {
5554 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))), (v8f16 FPR128:$src)>;
5555 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5556 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5557 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5558 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5559 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5560 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5561 }
5562 let Predicates = [IsBE] in {
5563 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))),
5564                              (v8f16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5565                                               (REV64v8i16 FPR128:$src),
5566                                               (i32 8)))>;
5567 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))),
5568                              (v8f16 (REV64v8i16 FPR128:$src))>;
5569 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))),
5570                              (v8f16 (REV32v8i16 FPR128:$src))>;
5571 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))),
5572                              (v8f16 (REV64v8i16 FPR128:$src))>;
5573 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))),
5574                              (v8f16 (REV16v16i8 FPR128:$src))>;
5575 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))),
5576                              (v8f16 (REV64v8i16 FPR128:$src))>;
5577 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))),
5578                              (v8f16 (REV32v8i16 FPR128:$src))>;
5579 }
5580
5581 let Predicates = [IsLE] in {
5582 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5583 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5584 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5585 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5586 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5587 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5588 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))), (v16i8 FPR128:$src)>;
5589 }
5590 let Predicates = [IsBE] in {
5591 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5592                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5593                                               (REV64v16i8 FPR128:$src),
5594                                               (i32 8)))>;
5595 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5596                              (v16i8 (REV64v16i8 FPR128:$src))>;
5597 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5598                              (v16i8 (REV32v16i8 FPR128:$src))>;
5599 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5600                              (v16i8 (REV16v16i8 FPR128:$src))>;
5601 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5602                              (v16i8 (REV64v16i8 FPR128:$src))>;
5603 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5604                              (v16i8 (REV32v16i8 FPR128:$src))>;
5605 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))),
5606                              (v16i8 (REV16v16i8 FPR128:$src))>;
5607 }
5608
5609 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5610           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5611 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5612           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5613 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5614           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5615 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5616           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5617
5618 // A 64-bit subvector insert to the first 128-bit vector position
5619 // is a subregister copy that needs no instruction.
5620 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5621           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5622 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5623           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5624 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5625           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5626 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5627           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5628 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5629           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5630 def : Pat<(insert_subvector undef, (v4f16 FPR64:$src), (i32 0)),
5631           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5632 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5633           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5634
5635 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5636 // or v2f32.
5637 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5638                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5639            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5640 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5641                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5642            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5643     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5644     // so we match on v4f32 here, not v2f32. This will also catch adding
5645     // the low two lanes of a true v4f32 vector.
5646 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5647                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5648           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5649
5650 // Scalar 64-bit shifts in FPR64 registers.
5651 def : Pat<(i64 (int_aarch64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5652           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5653 def : Pat<(i64 (int_aarch64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5654           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5655 def : Pat<(i64 (int_aarch64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5656           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5657 def : Pat<(i64 (int_aarch64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5658           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5659
5660 // Tail call return handling. These are all compiler pseudo-instructions,
5661 // so no encoding information or anything like that.
5662 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5663   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5664   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5665 }
5666
5667 def : Pat<(AArch64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5668           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5669 def : Pat<(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5670           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5671 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5672           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5673
5674 include "AArch64InstrAtomics.td"