lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                          cl::desc("Allow AArch64 SLI/SRI formation"),
  68                          cl::init(false));
  69
  70 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
  71                                              const AArch64Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73
  74   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  75   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  76   setBooleanContents(ZeroOrOneBooleanContent);
  77   // When comparing vectors the result sets the different elements in the
  78   // vector to all-one or all-zero.
  79   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  80
  81   // Set up the register classes.
  82   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  83   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  84
  85   if (Subtarget->hasFPARMv8()) {
  86     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  87     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  88     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  89     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  90   }
  91
  92   if (Subtarget->hasNEON()) {
  93     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
  94     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
  95     // Someone set us up the NEON.
  96     addDRTypeForNEON(MVT::v2f32);
  97     addDRTypeForNEON(MVT::v8i8);
  98     addDRTypeForNEON(MVT::v4i16);
  99     addDRTypeForNEON(MVT::v2i32);
 100     addDRTypeForNEON(MVT::v1i64);
 101     addDRTypeForNEON(MVT::v1f64);
 102     addDRTypeForNEON(MVT::v4f16);
 103
 104     addQRTypeForNEON(MVT::v4f32);
 105     addQRTypeForNEON(MVT::v2f64);
 106     addQRTypeForNEON(MVT::v16i8);
 107     addQRTypeForNEON(MVT::v8i16);
 108     addQRTypeForNEON(MVT::v4i32);
 109     addQRTypeForNEON(MVT::v2i64);
 110     addQRTypeForNEON(MVT::v8f16);
 111   }
 112
 113   // Compute derived properties from the register classes
 114   computeRegisterProperties();
 115
 116   // Provide all sorts of operation actions
 117   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 118   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 119   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 120   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 121   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 122   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 123   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 124   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 125   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 126   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 127   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 128   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 129   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 130   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 131   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 132   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 133   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 134   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 135   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 136   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 137   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 138
 139   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 140   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 141   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 142
 143   setOperationAction(ISD::FREM, MVT::f32, Expand);
 144   setOperationAction(ISD::FREM, MVT::f64, Expand);
 145   setOperationAction(ISD::FREM, MVT::f80, Expand);
 146
 147   // Custom lowering hooks are needed for XOR
 148   // to fold it into CSINC/CSINV.
 149   setOperationAction(ISD::XOR, MVT::i32, Custom);
 150   setOperationAction(ISD::XOR, MVT::i64, Custom);
 151
 152   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 153   // there's a valid register class, so we need custom operations in most cases.
 154   setOperationAction(ISD::FABS, MVT::f128, Expand);
 155   setOperationAction(ISD::FADD, MVT::f128, Custom);
 156   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 157   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 158   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 159   setOperationAction(ISD::FMA, MVT::f128, Expand);
 160   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 161   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 162   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 163   setOperationAction(ISD::FREM, MVT::f128, Expand);
 164   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 165   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 166   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 167   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 168   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 169   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 170   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 171   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 172   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 173   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 174   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 175
 176   // Lowering for many of the conversions is actually specified by the non-f128
 177   // type. The LowerXXX function will be trivial when f128 isn't involved.
 178   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 179   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 180   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 181   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 182   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 183   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 184   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 185   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 186   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 187   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 188   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 189   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 190   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 191   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 192
 193   // Variable arguments.
 194   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 195   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 196   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 197   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 198
 199   // Variable-sized objects.
 200   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 201   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 202   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 203
 204   // Exception handling.
 205   // FIXME: These are guesses. Has this been defined yet?
 206   setExceptionPointerRegister(AArch64::X0);
 207   setExceptionSelectorRegister(AArch64::X1);
 208
 209   // Constant pool entries
 210   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 211
 212   // BlockAddress
 213   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 214
 215   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 216   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 217   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 218   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 219   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 220   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 221   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 222   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 223   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 224
 225   // AArch64 lacks both left-rotate and popcount instructions.
 226   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 227   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 228
 229   // AArch64 doesn't have {U|S}MUL_LOHI.
 230   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 231   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 232
 233
 234   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 235   // counterparts, which AArch64 supports directly.
 236   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 237   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 238   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 239   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 240
 241   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 242   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 243
 244   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 245   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 246   setOperationAction(ISD::SREM, MVT::i32, Expand);
 247   setOperationAction(ISD::SREM, MVT::i64, Expand);
 248   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 249   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 250   setOperationAction(ISD::UREM, MVT::i32, Expand);
 251   setOperationAction(ISD::UREM, MVT::i64, Expand);
 252
 253   // Custom lower Add/Sub/Mul with overflow.
 254   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 255   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 256   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 257   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 258   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 259   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 260   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 261   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 262   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 263   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 264   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 265   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 266
 267   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 268   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 269   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 270   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 271   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 272   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 273   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 274   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 275
 276   // f16 is storage-only, so we promote operations to f32 if we know this is
 277   // valid, and ignore them otherwise. The operations not mentioned here will
 278   // fail to select, but this is not a major problem as no source language
 279   // should be emitting native f16 operations yet.
 280   setOperationAction(ISD::FADD, MVT::f16, Promote);
 281   setOperationAction(ISD::FDIV, MVT::f16, Promote);
 282   setOperationAction(ISD::FMUL, MVT::f16, Promote);
 283   setOperationAction(ISD::FSUB, MVT::f16, Promote);
 284
 285   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 286   // known to be safe.
 287   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 288   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 289   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 290   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 291   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 292   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 293   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 294   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 295   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 296   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 297   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 298   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 299
 300   // Expand all other v4f16 operations.
 301   // FIXME: We could generate better code by promoting some operations to
 302   // a pair of v4f32s
 303   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 304   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 305   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 306   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 307   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 308   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 309   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 310   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 311   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 312   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 313   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 314   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 315   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 316   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 317   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 318   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 319   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 320   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 321   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 322   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 323   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 324   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 325   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 326   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 327   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 328   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 329
 330
 331   // v8f16 is also a storage-only type, so expand it.
 332   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 333   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 334   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 335   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 336   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 337   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 338   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 339   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 340   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 341   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 342   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 343   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 344   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 345   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 346   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 347   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 348   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 349   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 350   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 351   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 352   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 353   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 354   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 355   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 356   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 357   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 358   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 359   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 360   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 361   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 362   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 363
 364   // AArch64 has implementations of a lot of rounding-like FP operations.
 365   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 366   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 367     MVT Ty = RoundingTypes[I];
 368     setOperationAction(ISD::FFLOOR, Ty, Legal);
 369     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 370     setOperationAction(ISD::FCEIL, Ty, Legal);
 371     setOperationAction(ISD::FRINT, Ty, Legal);
 372     setOperationAction(ISD::FTRUNC, Ty, Legal);
 373     setOperationAction(ISD::FROUND, Ty, Legal);
 374   }
 375
 376   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 377
 378   if (Subtarget->isTargetMachO()) {
 379     // For iOS, we don't want to the normal expansion of a libcall to
 380     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 381     // traffic.
 382     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 383     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 384   } else {
 385     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 386     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 387   }
 388
 389   // Make floating-point constants legal for the large code model, so they don't
 390   // become loads from the constant pool.
 391   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 392     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 393     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 394   }
 395
 396   // AArch64 does not have floating-point extending loads, i1 sign-extending
 397   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 398   for (MVT VT : MVT::fp_valuetypes()) {
 399     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 400     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 401     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 402     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 403   }
 404   for (MVT VT : MVT::integer_valuetypes())
 405     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 406
 407   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 408   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 409   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 410   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 411   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 412   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 413   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 414
 415   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 416   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 417
 418   // Indexed loads and stores are supported.
 419   for (unsigned im = (unsigned)ISD::PRE_INC;
 420        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 421     setIndexedLoadAction(im, MVT::i8, Legal);
 422     setIndexedLoadAction(im, MVT::i16, Legal);
 423     setIndexedLoadAction(im, MVT::i32, Legal);
 424     setIndexedLoadAction(im, MVT::i64, Legal);
 425     setIndexedLoadAction(im, MVT::f64, Legal);
 426     setIndexedLoadAction(im, MVT::f32, Legal);
 427     setIndexedStoreAction(im, MVT::i8, Legal);
 428     setIndexedStoreAction(im, MVT::i16, Legal);
 429     setIndexedStoreAction(im, MVT::i32, Legal);
 430     setIndexedStoreAction(im, MVT::i64, Legal);
 431     setIndexedStoreAction(im, MVT::f64, Legal);
 432     setIndexedStoreAction(im, MVT::f32, Legal);
 433   }
 434
 435   // Trap.
 436   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 437
 438   // We combine OR nodes for bitfield operations.
 439   setTargetDAGCombine(ISD::OR);
 440
 441   // Vector add and sub nodes may conceal a high-half opportunity.
 442   // Also, try to fold ADD into CSINC/CSINV..
 443   setTargetDAGCombine(ISD::ADD);
 444   setTargetDAGCombine(ISD::SUB);
 445
 446   setTargetDAGCombine(ISD::XOR);
 447   setTargetDAGCombine(ISD::SINT_TO_FP);
 448   setTargetDAGCombine(ISD::UINT_TO_FP);
 449
 450   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 451
 452   setTargetDAGCombine(ISD::ANY_EXTEND);
 453   setTargetDAGCombine(ISD::ZERO_EXTEND);
 454   setTargetDAGCombine(ISD::SIGN_EXTEND);
 455   setTargetDAGCombine(ISD::BITCAST);
 456   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 457   setTargetDAGCombine(ISD::STORE);
 458
 459   setTargetDAGCombine(ISD::MUL);
 460
 461   setTargetDAGCombine(ISD::SELECT);
 462   setTargetDAGCombine(ISD::VSELECT);
 463
 464   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 465   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 466   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 467
 468   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 469   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 470   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 471
 472   setStackPointerRegisterToSaveRestore(AArch64::SP);
 473
 474   setSchedulingPreference(Sched::Hybrid);
 475
 476   // Enable TBZ/TBNZ
 477   MaskAndBranchFoldingIsLegal = true;
 478
 479   setMinFunctionAlignment(2);
 480
 481   RequireStrictAlign = (Align == StrictAlign);
 482
 483   setHasExtractBitsInsn(true);
 484
 485   if (Subtarget->hasNEON()) {
 486     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 487     // silliness like this:
 488     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 489     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 490     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 492     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 493     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 494     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 495     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 496     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 497     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 498     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 499     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 500     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 501     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 502     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 503     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 504     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 505     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 506     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 507     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 508     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 509     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 510     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 511     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 512     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 513
 514     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 515     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 516     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 517     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 518     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 519
 520     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 521
 522     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 523     // elements smaller than i32, so promote the input to i32 first.
 524     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 525     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 526     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 527     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 528     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 529     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 530     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 531     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 532     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 533
 534     // AArch64 doesn't have MUL.2d:
 535     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 536     // Custom handling for some quad-vector types to detect MULL.
 537     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 538     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 539     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 540
 541     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 542     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 543     // Likewise, narrowing and extending vector loads/stores aren't handled
 544     // directly.
 545     for (MVT VT : MVT::vector_valuetypes()) {
 546       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 547
 548       setOperationAction(ISD::MULHS, VT, Expand);
 549       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 550       setOperationAction(ISD::MULHU, VT, Expand);
 551       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 552
 553       setOperationAction(ISD::BSWAP, VT, Expand);
 554
 555       for (MVT InnerVT : MVT::vector_valuetypes()) {
 556         setTruncStoreAction(VT, InnerVT, Expand);
 557         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 558         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 559         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 560       }
 561     }
 562
 563     // AArch64 has implementations of a lot of rounding-like FP operations.
 564     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 565     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 566       MVT Ty = RoundingVecTypes[I];
 567       setOperationAction(ISD::FFLOOR, Ty, Legal);
 568       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 569       setOperationAction(ISD::FCEIL, Ty, Legal);
 570       setOperationAction(ISD::FRINT, Ty, Legal);
 571       setOperationAction(ISD::FTRUNC, Ty, Legal);
 572       setOperationAction(ISD::FROUND, Ty, Legal);
 573     }
 574   }
 575
 576   // Prefer likely predicted branches to selects on out-of-order cores.
 577   if (Subtarget->isCortexA57())
 578     PredictableSelectIsExpensive = true;
 579 }
 580
 581 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 582   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 583     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 584     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 585
 586     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 587     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 588   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 589     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 590     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 591
 592     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 593     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 594   }
 595
 596   // Mark vector float intrinsics as expand.
 597   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 598     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 599     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 600     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 601     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 602     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 603     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 604     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 605     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 606     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 607   }
 608
 609   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 610   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 611   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 612   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 613   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 614   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 615   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 616   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 617   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 618   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 619   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 620   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 621
 622   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 623   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 624   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 625   for (MVT InnerVT : MVT::all_valuetypes())
 626     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 627
 628   // CNT supports only B element sizes.
 629   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 630     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 631
 632   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 633   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 634   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 635   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 636   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 637
 638   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 639   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 640
 641   if (Subtarget->isLittleEndian()) {
 642     for (unsigned im = (unsigned)ISD::PRE_INC;
 643          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 644       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 645       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 646     }
 647   }
 648 }
 649
 650 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 651   addRegisterClass(VT, &AArch64::FPR64RegClass);
 652   addTypeForNEON(VT, MVT::v2i32);
 653 }
 654
 655 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 656   addRegisterClass(VT, &AArch64::FPR128RegClass);
 657   addTypeForNEON(VT, MVT::v4i32);
 658 }
 659
 660 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 661   if (!VT.isVector())
 662     return MVT::i32;
 663   return VT.changeVectorElementTypeToInteger();
 664 }
 665
 666 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 667 /// Mask are known to be either zero or one and return them in the
 668 /// KnownZero/KnownOne bitsets.
 669 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 670     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 671     const SelectionDAG &DAG, unsigned Depth) const {
 672   switch (Op.getOpcode()) {
 673   default:
 674     break;
 675   case AArch64ISD::CSEL: {
 676     APInt KnownZero2, KnownOne2;
 677     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 678     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 679     KnownZero &= KnownZero2;
 680     KnownOne &= KnownOne2;
 681     break;
 682   }
 683   case ISD::INTRINSIC_W_CHAIN: {
 684    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 685     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 686     switch (IntID) {
 687     default: return;
 688     case Intrinsic::aarch64_ldaxr:
 689     case Intrinsic::aarch64_ldxr: {
 690       unsigned BitWidth = KnownOne.getBitWidth();
 691       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 692       unsigned MemBits = VT.getScalarType().getSizeInBits();
 693       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 694       return;
 695     }
 696     }
 697     break;
 698   }
 699   case ISD::INTRINSIC_WO_CHAIN:
 700   case ISD::INTRINSIC_VOID: {
 701     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 702     switch (IntNo) {
 703     default:
 704       break;
 705     case Intrinsic::aarch64_neon_umaxv:
 706     case Intrinsic::aarch64_neon_uminv: {
 707       // Figure out the datatype of the vector operand. The UMINV instruction
 708       // will zero extend the result, so we can mark as known zero all the
 709       // bits larger than the element datatype. 32-bit or larget doesn't need
 710       // this as those are legal types and will be handled by isel directly.
 711       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 712       unsigned BitWidth = KnownZero.getBitWidth();
 713       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 714         assert(BitWidth >= 8 && "Unexpected width!");
 715         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 716         KnownZero |= Mask;
 717       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 718         assert(BitWidth >= 16 && "Unexpected width!");
 719         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 720         KnownZero |= Mask;
 721       }
 722       break;
 723     } break;
 724     }
 725   }
 726   }
 727 }
 728
 729 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 730   return MVT::i64;
 731 }
 732
 733 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 734   // FIXME: On AArch64, this depends on the type.
 735   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 736   // and the offset has to be a multiple of the related size in bytes.
 737   return 4095;
 738 }
 739
 740 FastISel *
 741 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 742                                       const TargetLibraryInfo *libInfo) const {
 743   return AArch64::createFastISel(funcInfo, libInfo);
 744 }
 745
 746 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 747   switch (Opcode) {
 748   default:
 749     return nullptr;
 750   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 751   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 752   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 753   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 754   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 755   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 756   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 757   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 758   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 759   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 760   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 761   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 762   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 763   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 764   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 765   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 766   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 767   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 768   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 769   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 770   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 771   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 772   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 773   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 774   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 775   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 776   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 777   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 778   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 779   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 780   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 781   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 782   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 783   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 784   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 785   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 786   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 787   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 788   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 789   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 790   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 791   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 792   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 793   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 794   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 795   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 796   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 797   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 798   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 799   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 800   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 801   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 802   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 803   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 804   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 805   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 806   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 807   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 808   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 809   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 810   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 811   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 812   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 813   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 814   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 815   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 816   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 817   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 818   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 819   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 820   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 821   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 822   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 823   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 824   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 825   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 826   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 827   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 828   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 829   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 830   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 831   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 832   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 833   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 834   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 835   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 836   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 837   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 838   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 839   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 840   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 841   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 842   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 843   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 844   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 845   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 846   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 847   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 848   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 849   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 850   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 851   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 852   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 853   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 854   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 855   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 856   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 857   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 858   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 859   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 860   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 861   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 862   }
 863 }
 864
 865 MachineBasicBlock *
 866 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 867                                     MachineBasicBlock *MBB) const {
 868   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 869   // phi node:
 870
 871   // OrigBB:
 872   //     [... previous instrs leading to comparison ...]
 873   //     b.ne TrueBB
 874   //     b EndBB
 875   // TrueBB:
 876   //     ; Fallthrough
 877   // EndBB:
 878   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 879
 880   MachineFunction *MF = MBB->getParent();
 881   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
 882   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 883   DebugLoc DL = MI->getDebugLoc();
 884   MachineFunction::iterator It = MBB;
 885   ++It;
 886
 887   unsigned DestReg = MI->getOperand(0).getReg();
 888   unsigned IfTrueReg = MI->getOperand(1).getReg();
 889   unsigned IfFalseReg = MI->getOperand(2).getReg();
 890   unsigned CondCode = MI->getOperand(3).getImm();
 891   bool NZCVKilled = MI->getOperand(4).isKill();
 892
 893   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 894   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 895   MF->insert(It, TrueBB);
 896   MF->insert(It, EndBB);
 897
 898   // Transfer rest of current basic-block to EndBB
 899   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 900                 MBB->end());
 901   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 902
 903   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 904   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 905   MBB->addSuccessor(TrueBB);
 906   MBB->addSuccessor(EndBB);
 907
 908   // TrueBB falls through to the end.
 909   TrueBB->addSuccessor(EndBB);
 910
 911   if (!NZCVKilled) {
 912     TrueBB->addLiveIn(AArch64::NZCV);
 913     EndBB->addLiveIn(AArch64::NZCV);
 914   }
 915
 916   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 917       .addReg(IfTrueReg)
 918       .addMBB(TrueBB)
 919       .addReg(IfFalseReg)
 920       .addMBB(MBB);
 921
 922   MI->eraseFromParent();
 923   return EndBB;
 924 }
 925
 926 MachineBasicBlock *
 927 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 928                                                  MachineBasicBlock *BB) const {
 929   switch (MI->getOpcode()) {
 930   default:
 931 #ifndef NDEBUG
 932     MI->dump();
 933 #endif
 934     llvm_unreachable("Unexpected instruction for custom inserter!");
 935
 936   case AArch64::F128CSEL:
 937     return EmitF128CSEL(MI, BB);
 938
 939   case TargetOpcode::STACKMAP:
 940   case TargetOpcode::PATCHPOINT:
 941     return emitPatchPoint(MI, BB);
 942   }
 943 }
 944
 945 //===----------------------------------------------------------------------===//
 946 // AArch64 Lowering private implementation.
 947 //===----------------------------------------------------------------------===//
 948
 949 //===----------------------------------------------------------------------===//
 950 // Lowering Code
 951 //===----------------------------------------------------------------------===//
 952
 953 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 954 /// CC
 955 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 956   switch (CC) {
 957   default:
 958     llvm_unreachable("Unknown condition code!");
 959   case ISD::SETNE:
 960     return AArch64CC::NE;
 961   case ISD::SETEQ:
 962     return AArch64CC::EQ;
 963   case ISD::SETGT:
 964     return AArch64CC::GT;
 965   case ISD::SETGE:
 966     return AArch64CC::GE;
 967   case ISD::SETLT:
 968     return AArch64CC::LT;
 969   case ISD::SETLE:
 970     return AArch64CC::LE;
 971   case ISD::SETUGT:
 972     return AArch64CC::HI;
 973   case ISD::SETUGE:
 974     return AArch64CC::HS;
 975   case ISD::SETULT:
 976     return AArch64CC::LO;
 977   case ISD::SETULE:
 978     return AArch64CC::LS;
 979   }
 980 }
 981
 982 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 983 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 984                                   AArch64CC::CondCode &CondCode,
 985                                   AArch64CC::CondCode &CondCode2) {
 986   CondCode2 = AArch64CC::AL;
 987   switch (CC) {
 988   default:
 989     llvm_unreachable("Unknown FP condition!");
 990   case ISD::SETEQ:
 991   case ISD::SETOEQ:
 992     CondCode = AArch64CC::EQ;
 993     break;
 994   case ISD::SETGT:
 995   case ISD::SETOGT:
 996     CondCode = AArch64CC::GT;
 997     break;
 998   case ISD::SETGE:
 999   case ISD::SETOGE:
1000     CondCode = AArch64CC::GE;
1001     break;
1002   case ISD::SETOLT:
1003     CondCode = AArch64CC::MI;
1004     break;
1005   case ISD::SETOLE:
1006     CondCode = AArch64CC::LS;
1007     break;
1008   case ISD::SETONE:
1009     CondCode = AArch64CC::MI;
1010     CondCode2 = AArch64CC::GT;
1011     break;
1012   case ISD::SETO:
1013     CondCode = AArch64CC::VC;
1014     break;
1015   case ISD::SETUO:
1016     CondCode = AArch64CC::VS;
1017     break;
1018   case ISD::SETUEQ:
1019     CondCode = AArch64CC::EQ;
1020     CondCode2 = AArch64CC::VS;
1021     break;
1022   case ISD::SETUGT:
1023     CondCode = AArch64CC::HI;
1024     break;
1025   case ISD::SETUGE:
1026     CondCode = AArch64CC::PL;
1027     break;
1028   case ISD::SETLT:
1029   case ISD::SETULT:
1030     CondCode = AArch64CC::LT;
1031     break;
1032   case ISD::SETLE:
1033   case ISD::SETULE:
1034     CondCode = AArch64CC::LE;
1035     break;
1036   case ISD::SETNE:
1037   case ISD::SETUNE:
1038     CondCode = AArch64CC::NE;
1039     break;
1040   }
1041 }
1042
1043 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1044 /// CC usable with the vector instructions. Fewer operations are available
1045 /// without a real NZCV register, so we have to use less efficient combinations
1046 /// to get the same effect.
1047 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1048                                         AArch64CC::CondCode &CondCode,
1049                                         AArch64CC::CondCode &CondCode2,
1050                                         bool &Invert) {
1051   Invert = false;
1052   switch (CC) {
1053   default:
1054     // Mostly the scalar mappings work fine.
1055     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1056     break;
1057   case ISD::SETUO:
1058     Invert = true; // Fallthrough
1059   case ISD::SETO:
1060     CondCode = AArch64CC::MI;
1061     CondCode2 = AArch64CC::GE;
1062     break;
1063   case ISD::SETUEQ:
1064   case ISD::SETULT:
1065   case ISD::SETULE:
1066   case ISD::SETUGT:
1067   case ISD::SETUGE:
1068     // All of the compare-mask comparisons are ordered, but we can switch
1069     // between the two by a double inversion. E.g. ULE == !OGT.
1070     Invert = true;
1071     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1072     break;
1073   }
1074 }
1075
1076 static bool isLegalArithImmed(uint64_t C) {
1077   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1078   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1079 }
1080
1081 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1082                               SDLoc dl, SelectionDAG &DAG) {
1083   EVT VT = LHS.getValueType();
1084
1085   if (VT.isFloatingPoint())
1086     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1087
1088   // The CMP instruction is just an alias for SUBS, and representing it as
1089   // SUBS means that it's possible to get CSE with subtract operations.
1090   // A later phase can perform the optimization of setting the destination
1091   // register to WZR/XZR if it ends up being unused.
1092   unsigned Opcode = AArch64ISD::SUBS;
1093
1094   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1095       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1096       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1097     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1098     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1099     // can be set differently by this operation. It comes down to whether
1100     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1101     // everything is fine. If not then the optimization is wrong. Thus general
1102     // comparisons are only valid if op2 != 0.
1103
1104     // So, finally, the only LLVM-native comparisons that don't mention C and V
1105     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1106     // the absence of information about op2.
1107     Opcode = AArch64ISD::ADDS;
1108     RHS = RHS.getOperand(1);
1109   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1110              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1111              !isUnsignedIntSetCC(CC)) {
1112     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1113     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1114     // of the signed comparisons.
1115     Opcode = AArch64ISD::ANDS;
1116     RHS = LHS.getOperand(1);
1117     LHS = LHS.getOperand(0);
1118   }
1119
1120   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1121       .getValue(1);
1122 }
1123
1124 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1125                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1126   SDValue Cmp;
1127   AArch64CC::CondCode AArch64CC;
1128   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1129     EVT VT = RHS.getValueType();
1130     uint64_t C = RHSC->getZExtValue();
1131     if (!isLegalArithImmed(C)) {
1132       // Constant does not fit, try adjusting it by one?
1133       switch (CC) {
1134       default:
1135         break;
1136       case ISD::SETLT:
1137       case ISD::SETGE:
1138         if ((VT == MVT::i32 && C != 0x80000000 &&
1139              isLegalArithImmed((uint32_t)(C - 1))) ||
1140             (VT == MVT::i64 && C != 0x80000000ULL &&
1141              isLegalArithImmed(C - 1ULL))) {
1142           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1143           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1144           RHS = DAG.getConstant(C, VT);
1145         }
1146         break;
1147       case ISD::SETULT:
1148       case ISD::SETUGE:
1149         if ((VT == MVT::i32 && C != 0 &&
1150              isLegalArithImmed((uint32_t)(C - 1))) ||
1151             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1152           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1153           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1154           RHS = DAG.getConstant(C, VT);
1155         }
1156         break;
1157       case ISD::SETLE:
1158       case ISD::SETGT:
1159         if ((VT == MVT::i32 && C != INT32_MAX &&
1160              isLegalArithImmed((uint32_t)(C + 1))) ||
1161             (VT == MVT::i64 && C != INT64_MAX &&
1162              isLegalArithImmed(C + 1ULL))) {
1163           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1164           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1165           RHS = DAG.getConstant(C, VT);
1166         }
1167         break;
1168       case ISD::SETULE:
1169       case ISD::SETUGT:
1170         if ((VT == MVT::i32 && C != UINT32_MAX &&
1171              isLegalArithImmed((uint32_t)(C + 1))) ||
1172             (VT == MVT::i64 && C != UINT64_MAX &&
1173              isLegalArithImmed(C + 1ULL))) {
1174           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1175           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1176           RHS = DAG.getConstant(C, VT);
1177         }
1178         break;
1179       }
1180     }
1181   }
1182   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1183   // For the i8 operand, the largest immediate is 255, so this can be easily
1184   // encoded in the compare instruction. For the i16 operand, however, the
1185   // largest immediate cannot be encoded in the compare.
1186   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1187   // constant. For example,
1188   // movz w1, #65535
1189   // ldrh w0, [x0, #0]
1190   // cmp w0, w1
1191   // >
1192   // ldrsh w0, [x0, #0]
1193   // cmn w0, #1
1194   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1195   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1196   // both the LHS and RHS are truely zero extended and to make sure the
1197   // transformation is profitable.
1198   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1199     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1200         isa<LoadSDNode>(LHS)) {
1201       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1202           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1203           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1204         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1205         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1206           SDValue SExt =
1207               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1208                           DAG.getValueType(MVT::i16));
1209           Cmp = emitComparison(SExt,
1210                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1211                                CC, dl, DAG);
1212           AArch64CC = changeIntCCToAArch64CC(CC);
1213           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1214           return Cmp;
1215         }
1216       }
1217     }
1218   }
1219   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1220   AArch64CC = changeIntCCToAArch64CC(CC);
1221   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1222   return Cmp;
1223 }
1224
1225 static std::pair<SDValue, SDValue>
1226 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1227   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1228          "Unsupported value type");
1229   SDValue Value, Overflow;
1230   SDLoc DL(Op);
1231   SDValue LHS = Op.getOperand(0);
1232   SDValue RHS = Op.getOperand(1);
1233   unsigned Opc = 0;
1234   switch (Op.getOpcode()) {
1235   default:
1236     llvm_unreachable("Unknown overflow instruction!");
1237   case ISD::SADDO:
1238     Opc = AArch64ISD::ADDS;
1239     CC = AArch64CC::VS;
1240     break;
1241   case ISD::UADDO:
1242     Opc = AArch64ISD::ADDS;
1243     CC = AArch64CC::HS;
1244     break;
1245   case ISD::SSUBO:
1246     Opc = AArch64ISD::SUBS;
1247     CC = AArch64CC::VS;
1248     break;
1249   case ISD::USUBO:
1250     Opc = AArch64ISD::SUBS;
1251     CC = AArch64CC::LO;
1252     break;
1253   // Multiply needs a little bit extra work.
1254   case ISD::SMULO:
1255   case ISD::UMULO: {
1256     CC = AArch64CC::NE;
1257     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1258     if (Op.getValueType() == MVT::i32) {
1259       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1260       // For a 32 bit multiply with overflow check we want the instruction
1261       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1262       // need to generate the following pattern:
1263       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1264       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1265       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1266       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1267       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1268                                 DAG.getConstant(0, MVT::i64));
1269       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1270       // operation. We need to clear out the upper 32 bits, because we used a
1271       // widening multiply that wrote all 64 bits. In the end this should be a
1272       // noop.
1273       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1274       if (IsSigned) {
1275         // The signed overflow check requires more than just a simple check for
1276         // any bit set in the upper 32 bits of the result. These bits could be
1277         // just the sign bits of a negative number. To perform the overflow
1278         // check we have to arithmetic shift right the 32nd bit of the result by
1279         // 31 bits. Then we compare the result to the upper 32 bits.
1280         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1281                                         DAG.getConstant(32, MVT::i64));
1282         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1283         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1284                                         DAG.getConstant(31, MVT::i64));
1285         // It is important that LowerBits is last, otherwise the arithmetic
1286         // shift will not be folded into the compare (SUBS).
1287         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1288         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1289                        .getValue(1);
1290       } else {
1291         // The overflow check for unsigned multiply is easy. We only need to
1292         // check if any of the upper 32 bits are set. This can be done with a
1293         // CMP (shifted register). For that we need to generate the following
1294         // pattern:
1295         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1296         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1297                                         DAG.getConstant(32, MVT::i64));
1298         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1299         Overflow =
1300             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1301                         UpperBits).getValue(1);
1302       }
1303       break;
1304     }
1305     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1306     // For the 64 bit multiply
1307     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1308     if (IsSigned) {
1309       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1310       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1311                                       DAG.getConstant(63, MVT::i64));
1312       // It is important that LowerBits is last, otherwise the arithmetic
1313       // shift will not be folded into the compare (SUBS).
1314       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1315       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1316                      .getValue(1);
1317     } else {
1318       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1319       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1320       Overflow =
1321           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1322                       UpperBits).getValue(1);
1323     }
1324     break;
1325   }
1326   } // switch (...)
1327
1328   if (Opc) {
1329     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1330
1331     // Emit the AArch64 operation with overflow check.
1332     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1333     Overflow = Value.getValue(1);
1334   }
1335   return std::make_pair(Value, Overflow);
1336 }
1337
1338 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1339                                              RTLIB::Libcall Call) const {
1340   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1341   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1342                      SDLoc(Op)).first;
1343 }
1344
1345 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1346   SDValue Sel = Op.getOperand(0);
1347   SDValue Other = Op.getOperand(1);
1348
1349   // If neither operand is a SELECT_CC, give up.
1350   if (Sel.getOpcode() != ISD::SELECT_CC)
1351     std::swap(Sel, Other);
1352   if (Sel.getOpcode() != ISD::SELECT_CC)
1353     return Op;
1354
1355   // The folding we want to perform is:
1356   // (xor x, (select_cc a, b, cc, 0, -1) )
1357   //   -->
1358   // (csel x, (xor x, -1), cc ...)
1359   //
1360   // The latter will get matched to a CSINV instruction.
1361
1362   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1363   SDValue LHS = Sel.getOperand(0);
1364   SDValue RHS = Sel.getOperand(1);
1365   SDValue TVal = Sel.getOperand(2);
1366   SDValue FVal = Sel.getOperand(3);
1367   SDLoc dl(Sel);
1368
1369   // FIXME: This could be generalized to non-integer comparisons.
1370   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1371     return Op;
1372
1373   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1374   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1375
1376   // The the values aren't constants, this isn't the pattern we're looking for.
1377   if (!CFVal || !CTVal)
1378     return Op;
1379
1380   // We can commute the SELECT_CC by inverting the condition.  This
1381   // might be needed to make this fit into a CSINV pattern.
1382   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1383     std::swap(TVal, FVal);
1384     std::swap(CTVal, CFVal);
1385     CC = ISD::getSetCCInverse(CC, true);
1386   }
1387
1388   // If the constants line up, perform the transform!
1389   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1390     SDValue CCVal;
1391     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1392
1393     FVal = Other;
1394     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1395                        DAG.getConstant(-1ULL, Other.getValueType()));
1396
1397     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1398                        CCVal, Cmp);
1399   }
1400
1401   return Op;
1402 }
1403
1404 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1405   EVT VT = Op.getValueType();
1406
1407   // Let legalize expand this if it isn't a legal type yet.
1408   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1409     return SDValue();
1410
1411   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1412
1413   unsigned Opc;
1414   bool ExtraOp = false;
1415   switch (Op.getOpcode()) {
1416   default:
1417     llvm_unreachable("Invalid code");
1418   case ISD::ADDC:
1419     Opc = AArch64ISD::ADDS;
1420     break;
1421   case ISD::SUBC:
1422     Opc = AArch64ISD::SUBS;
1423     break;
1424   case ISD::ADDE:
1425     Opc = AArch64ISD::ADCS;
1426     ExtraOp = true;
1427     break;
1428   case ISD::SUBE:
1429     Opc = AArch64ISD::SBCS;
1430     ExtraOp = true;
1431     break;
1432   }
1433
1434   if (!ExtraOp)
1435     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1436   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1437                      Op.getOperand(2));
1438 }
1439
1440 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1441   // Let legalize expand this if it isn't a legal type yet.
1442   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1443     return SDValue();
1444
1445   AArch64CC::CondCode CC;
1446   // The actual operation that sets the overflow or carry flag.
1447   SDValue Value, Overflow;
1448   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1449
1450   // We use 0 and 1 as false and true values.
1451   SDValue TVal = DAG.getConstant(1, MVT::i32);
1452   SDValue FVal = DAG.getConstant(0, MVT::i32);
1453
1454   // We use an inverted condition, because the conditional select is inverted
1455   // too. This will allow it to be selected to a single instruction:
1456   // CSINC Wd, WZR, WZR, invert(cond).
1457   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1458   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1459                          CCVal, Overflow);
1460
1461   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1462   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1463 }
1464
1465 // Prefetch operands are:
1466 // 1: Address to prefetch
1467 // 2: bool isWrite
1468 // 3: int locality (0 = no locality ... 3 = extreme locality)
1469 // 4: bool isDataCache
1470 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1471   SDLoc DL(Op);
1472   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1473   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1474   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1475
1476   bool IsStream = !Locality;
1477   // When the locality number is set
1478   if (Locality) {
1479     // The front-end should have filtered out the out-of-range values
1480     assert(Locality <= 3 && "Prefetch locality out-of-range");
1481     // The locality degree is the opposite of the cache speed.
1482     // Put the number the other way around.
1483     // The encoding starts at 0 for level 1
1484     Locality = 3 - Locality;
1485   }
1486
1487   // built the mask value encoding the expected behavior.
1488   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1489                    (!IsData << 3) |     // IsDataCache bit
1490                    (Locality << 1) |    // Cache level bits
1491                    (unsigned)IsStream;  // Stream bit
1492   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1493                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1494 }
1495
1496 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1497                                               SelectionDAG &DAG) const {
1498   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1499
1500   RTLIB::Libcall LC;
1501   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1502
1503   return LowerF128Call(Op, DAG, LC);
1504 }
1505
1506 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1507                                              SelectionDAG &DAG) const {
1508   if (Op.getOperand(0).getValueType() != MVT::f128) {
1509     // It's legal except when f128 is involved
1510     return Op;
1511   }
1512
1513   RTLIB::Libcall LC;
1514   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1515
1516   // FP_ROUND node has a second operand indicating whether it is known to be
1517   // precise. That doesn't take part in the LibCall so we can't directly use
1518   // LowerF128Call.
1519   SDValue SrcVal = Op.getOperand(0);
1520   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1521                      /*isSigned*/ false, SDLoc(Op)).first;
1522 }
1523
1524 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1525   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1526   // Any additional optimization in this function should be recorded
1527   // in the cost tables.
1528   EVT InVT = Op.getOperand(0).getValueType();
1529   EVT VT = Op.getValueType();
1530
1531   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1532     SDLoc dl(Op);
1533     SDValue Cv =
1534         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1535                     Op.getOperand(0));
1536     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1537   }
1538
1539   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1540     SDLoc dl(Op);
1541     MVT ExtVT =
1542         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1543                          VT.getVectorNumElements());
1544     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1545     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1546   }
1547
1548   // Type changing conversions are illegal.
1549   return Op;
1550 }
1551
1552 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1553                                               SelectionDAG &DAG) const {
1554   if (Op.getOperand(0).getValueType().isVector())
1555     return LowerVectorFP_TO_INT(Op, DAG);
1556
1557   if (Op.getOperand(0).getValueType() != MVT::f128) {
1558     // It's legal except when f128 is involved
1559     return Op;
1560   }
1561
1562   RTLIB::Libcall LC;
1563   if (Op.getOpcode() == ISD::FP_TO_SINT)
1564     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1565   else
1566     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1567
1568   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1569   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1570                      SDLoc(Op)).first;
1571 }
1572
1573 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1574   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1575   // Any additional optimization in this function should be recorded
1576   // in the cost tables.
1577   EVT VT = Op.getValueType();
1578   SDLoc dl(Op);
1579   SDValue In = Op.getOperand(0);
1580   EVT InVT = In.getValueType();
1581
1582   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1583     MVT CastVT =
1584         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1585                          InVT.getVectorNumElements());
1586     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1587     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1588   }
1589
1590   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1591     unsigned CastOpc =
1592         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1593     EVT CastVT = VT.changeVectorElementTypeToInteger();
1594     In = DAG.getNode(CastOpc, dl, CastVT, In);
1595     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1596   }
1597
1598   return Op;
1599 }
1600
1601 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1602                                             SelectionDAG &DAG) const {
1603   if (Op.getValueType().isVector())
1604     return LowerVectorINT_TO_FP(Op, DAG);
1605
1606   // i128 conversions are libcalls.
1607   if (Op.getOperand(0).getValueType() == MVT::i128)
1608     return SDValue();
1609
1610   // Other conversions are legal, unless it's to the completely software-based
1611   // fp128.
1612   if (Op.getValueType() != MVT::f128)
1613     return Op;
1614
1615   RTLIB::Libcall LC;
1616   if (Op.getOpcode() == ISD::SINT_TO_FP)
1617     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1618   else
1619     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1620
1621   return LowerF128Call(Op, DAG, LC);
1622 }
1623
1624 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1625                                             SelectionDAG &DAG) const {
1626   // For iOS, we want to call an alternative entry point: __sincos_stret,
1627   // which returns the values in two S / D registers.
1628   SDLoc dl(Op);
1629   SDValue Arg = Op.getOperand(0);
1630   EVT ArgVT = Arg.getValueType();
1631   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1632
1633   ArgListTy Args;
1634   ArgListEntry Entry;
1635
1636   Entry.Node = Arg;
1637   Entry.Ty = ArgTy;
1638   Entry.isSExt = false;
1639   Entry.isZExt = false;
1640   Args.push_back(Entry);
1641
1642   const char *LibcallName =
1643       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1644   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1645
1646   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1647   TargetLowering::CallLoweringInfo CLI(DAG);
1648   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1649     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1650
1651   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1652   return CallResult.first;
1653 }
1654
1655 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1656   if (Op.getValueType() != MVT::f16)
1657     return SDValue();
1658
1659   assert(Op.getOperand(0).getValueType() == MVT::i16);
1660   SDLoc DL(Op);
1661
1662   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1663   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1664   return SDValue(
1665       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1666                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1667       0);
1668 }
1669
1670 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1671   if (OrigVT.getSizeInBits() >= 64)
1672     return OrigVT;
1673
1674   assert(OrigVT.isSimple() && "Expecting a simple value type");
1675
1676   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1677   switch (OrigSimpleTy) {
1678   default: llvm_unreachable("Unexpected Vector Type");
1679   case MVT::v2i8:
1680   case MVT::v2i16:
1681      return MVT::v2i32;
1682   case MVT::v4i8:
1683     return  MVT::v4i16;
1684   }
1685 }
1686
1687 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1688                                                  const EVT &OrigTy,
1689                                                  const EVT &ExtTy,
1690                                                  unsigned ExtOpcode) {
1691   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1692   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1693   // 64-bits we need to insert a new extension so that it will be 64-bits.
1694   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1695   if (OrigTy.getSizeInBits() >= 64)
1696     return N;
1697
1698   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1699   EVT NewVT = getExtensionTo64Bits(OrigTy);
1700
1701   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1702 }
1703
1704 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1705                                    bool isSigned) {
1706   EVT VT = N->getValueType(0);
1707
1708   if (N->getOpcode() != ISD::BUILD_VECTOR)
1709     return false;
1710
1711   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1712     SDNode *Elt = N->getOperand(i).getNode();
1713     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1714       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1715       unsigned HalfSize = EltSize / 2;
1716       if (isSigned) {
1717         if (!isIntN(HalfSize, C->getSExtValue()))
1718           return false;
1719       } else {
1720         if (!isUIntN(HalfSize, C->getZExtValue()))
1721           return false;
1722       }
1723       continue;
1724     }
1725     return false;
1726   }
1727
1728   return true;
1729 }
1730
1731 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1732   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1733     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1734                                              N->getOperand(0)->getValueType(0),
1735                                              N->getValueType(0),
1736                                              N->getOpcode());
1737
1738   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1739   EVT VT = N->getValueType(0);
1740   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1741   unsigned NumElts = VT.getVectorNumElements();
1742   MVT TruncVT = MVT::getIntegerVT(EltSize);
1743   SmallVector<SDValue, 8> Ops;
1744   for (unsigned i = 0; i != NumElts; ++i) {
1745     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1746     const APInt &CInt = C->getAPIntValue();
1747     // Element types smaller than 32 bits are not legal, so use i32 elements.
1748     // The values are implicitly truncated so sext vs. zext doesn't matter.
1749     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
1750   }
1751   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
1752                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1753 }
1754
1755 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1756   if (N->getOpcode() == ISD::SIGN_EXTEND)
1757     return true;
1758   if (isExtendedBUILD_VECTOR(N, DAG, true))
1759     return true;
1760   return false;
1761 }
1762
1763 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1764   if (N->getOpcode() == ISD::ZERO_EXTEND)
1765     return true;
1766   if (isExtendedBUILD_VECTOR(N, DAG, false))
1767     return true;
1768   return false;
1769 }
1770
1771 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1772   unsigned Opcode = N->getOpcode();
1773   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1774     SDNode *N0 = N->getOperand(0).getNode();
1775     SDNode *N1 = N->getOperand(1).getNode();
1776     return N0->hasOneUse() && N1->hasOneUse() &&
1777       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1778   }
1779   return false;
1780 }
1781
1782 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1783   unsigned Opcode = N->getOpcode();
1784   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1785     SDNode *N0 = N->getOperand(0).getNode();
1786     SDNode *N1 = N->getOperand(1).getNode();
1787     return N0->hasOneUse() && N1->hasOneUse() &&
1788       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1789   }
1790   return false;
1791 }
1792
1793 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1794   // Multiplications are only custom-lowered for 128-bit vectors so that
1795   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1796   EVT VT = Op.getValueType();
1797   assert(VT.is128BitVector() && VT.isInteger() &&
1798          "unexpected type for custom-lowering ISD::MUL");
1799   SDNode *N0 = Op.getOperand(0).getNode();
1800   SDNode *N1 = Op.getOperand(1).getNode();
1801   unsigned NewOpc = 0;
1802   bool isMLA = false;
1803   bool isN0SExt = isSignExtended(N0, DAG);
1804   bool isN1SExt = isSignExtended(N1, DAG);
1805   if (isN0SExt && isN1SExt)
1806     NewOpc = AArch64ISD::SMULL;
1807   else {
1808     bool isN0ZExt = isZeroExtended(N0, DAG);
1809     bool isN1ZExt = isZeroExtended(N1, DAG);
1810     if (isN0ZExt && isN1ZExt)
1811       NewOpc = AArch64ISD::UMULL;
1812     else if (isN1SExt || isN1ZExt) {
1813       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1814       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1815       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1816         NewOpc = AArch64ISD::SMULL;
1817         isMLA = true;
1818       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1819         NewOpc =  AArch64ISD::UMULL;
1820         isMLA = true;
1821       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1822         std::swap(N0, N1);
1823         NewOpc =  AArch64ISD::UMULL;
1824         isMLA = true;
1825       }
1826     }
1827
1828     if (!NewOpc) {
1829       if (VT == MVT::v2i64)
1830         // Fall through to expand this.  It is not legal.
1831         return SDValue();
1832       else
1833         // Other vector multiplications are legal.
1834         return Op;
1835     }
1836   }
1837
1838   // Legalize to a S/UMULL instruction
1839   SDLoc DL(Op);
1840   SDValue Op0;
1841   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1842   if (!isMLA) {
1843     Op0 = skipExtensionForVectorMULL(N0, DAG);
1844     assert(Op0.getValueType().is64BitVector() &&
1845            Op1.getValueType().is64BitVector() &&
1846            "unexpected types for extended operands to VMULL");
1847     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1848   }
1849   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1850   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1851   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1852   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1853   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1854   EVT Op1VT = Op1.getValueType();
1855   return DAG.getNode(N0->getOpcode(), DL, VT,
1856                      DAG.getNode(NewOpc, DL, VT,
1857                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1858                      DAG.getNode(NewOpc, DL, VT,
1859                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1860 }
1861
1862 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1863                                               SelectionDAG &DAG) const {
1864   switch (Op.getOpcode()) {
1865   default:
1866     llvm_unreachable("unimplemented operand");
1867     return SDValue();
1868   case ISD::BITCAST:
1869     return LowerBITCAST(Op, DAG);
1870   case ISD::GlobalAddress:
1871     return LowerGlobalAddress(Op, DAG);
1872   case ISD::GlobalTLSAddress:
1873     return LowerGlobalTLSAddress(Op, DAG);
1874   case ISD::SETCC:
1875     return LowerSETCC(Op, DAG);
1876   case ISD::BR_CC:
1877     return LowerBR_CC(Op, DAG);
1878   case ISD::SELECT:
1879     return LowerSELECT(Op, DAG);
1880   case ISD::SELECT_CC:
1881     return LowerSELECT_CC(Op, DAG);
1882   case ISD::JumpTable:
1883     return LowerJumpTable(Op, DAG);
1884   case ISD::ConstantPool:
1885     return LowerConstantPool(Op, DAG);
1886   case ISD::BlockAddress:
1887     return LowerBlockAddress(Op, DAG);
1888   case ISD::VASTART:
1889     return LowerVASTART(Op, DAG);
1890   case ISD::VACOPY:
1891     return LowerVACOPY(Op, DAG);
1892   case ISD::VAARG:
1893     return LowerVAARG(Op, DAG);
1894   case ISD::ADDC:
1895   case ISD::ADDE:
1896   case ISD::SUBC:
1897   case ISD::SUBE:
1898     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1899   case ISD::SADDO:
1900   case ISD::UADDO:
1901   case ISD::SSUBO:
1902   case ISD::USUBO:
1903   case ISD::SMULO:
1904   case ISD::UMULO:
1905     return LowerXALUO(Op, DAG);
1906   case ISD::FADD:
1907     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1908   case ISD::FSUB:
1909     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1910   case ISD::FMUL:
1911     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1912   case ISD::FDIV:
1913     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1914   case ISD::FP_ROUND:
1915     return LowerFP_ROUND(Op, DAG);
1916   case ISD::FP_EXTEND:
1917     return LowerFP_EXTEND(Op, DAG);
1918   case ISD::FRAMEADDR:
1919     return LowerFRAMEADDR(Op, DAG);
1920   case ISD::RETURNADDR:
1921     return LowerRETURNADDR(Op, DAG);
1922   case ISD::INSERT_VECTOR_ELT:
1923     return LowerINSERT_VECTOR_ELT(Op, DAG);
1924   case ISD::EXTRACT_VECTOR_ELT:
1925     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1926   case ISD::BUILD_VECTOR:
1927     return LowerBUILD_VECTOR(Op, DAG);
1928   case ISD::VECTOR_SHUFFLE:
1929     return LowerVECTOR_SHUFFLE(Op, DAG);
1930   case ISD::EXTRACT_SUBVECTOR:
1931     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1932   case ISD::SRA:
1933   case ISD::SRL:
1934   case ISD::SHL:
1935     return LowerVectorSRA_SRL_SHL(Op, DAG);
1936   case ISD::SHL_PARTS:
1937     return LowerShiftLeftParts(Op, DAG);
1938   case ISD::SRL_PARTS:
1939   case ISD::SRA_PARTS:
1940     return LowerShiftRightParts(Op, DAG);
1941   case ISD::CTPOP:
1942     return LowerCTPOP(Op, DAG);
1943   case ISD::FCOPYSIGN:
1944     return LowerFCOPYSIGN(Op, DAG);
1945   case ISD::AND:
1946     return LowerVectorAND(Op, DAG);
1947   case ISD::OR:
1948     return LowerVectorOR(Op, DAG);
1949   case ISD::XOR:
1950     return LowerXOR(Op, DAG);
1951   case ISD::PREFETCH:
1952     return LowerPREFETCH(Op, DAG);
1953   case ISD::SINT_TO_FP:
1954   case ISD::UINT_TO_FP:
1955     return LowerINT_TO_FP(Op, DAG);
1956   case ISD::FP_TO_SINT:
1957   case ISD::FP_TO_UINT:
1958     return LowerFP_TO_INT(Op, DAG);
1959   case ISD::FSINCOS:
1960     return LowerFSINCOS(Op, DAG);
1961   case ISD::MUL:
1962     return LowerMUL(Op, DAG);
1963   }
1964 }
1965
1966 /// getFunctionAlignment - Return the Log2 alignment of this function.
1967 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1968   return 2;
1969 }
1970
1971 //===----------------------------------------------------------------------===//
1972 //                      Calling Convention Implementation
1973 //===----------------------------------------------------------------------===//
1974
1975 #include "AArch64GenCallingConv.inc"
1976
1977 /// Selects the correct CCAssignFn for a given CallingConvention value.
1978 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1979                                                      bool IsVarArg) const {
1980   switch (CC) {
1981   default:
1982     llvm_unreachable("Unsupported calling convention.");
1983   case CallingConv::WebKit_JS:
1984     return CC_AArch64_WebKit_JS;
1985   case CallingConv::GHC:
1986     return CC_AArch64_GHC;
1987   case CallingConv::C:
1988   case CallingConv::Fast:
1989     if (!Subtarget->isTargetDarwin())
1990       return CC_AArch64_AAPCS;
1991     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1992   }
1993 }
1994
1995 SDValue AArch64TargetLowering::LowerFormalArguments(
1996     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1997     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1998     SmallVectorImpl<SDValue> &InVals) const {
1999   MachineFunction &MF = DAG.getMachineFunction();
2000   MachineFrameInfo *MFI = MF.getFrameInfo();
2001
2002   // Assign locations to all of the incoming arguments.
2003   SmallVector<CCValAssign, 16> ArgLocs;
2004   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2005                  *DAG.getContext());
2006
2007   // At this point, Ins[].VT may already be promoted to i32. To correctly
2008   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2009   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2010   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2011   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2012   // LocVT.
2013   unsigned NumArgs = Ins.size();
2014   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2015   unsigned CurArgIdx = 0;
2016   for (unsigned i = 0; i != NumArgs; ++i) {
2017     MVT ValVT = Ins[i].VT;
2018     if (Ins[i].isOrigArg()) {
2019       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2020       CurArgIdx = Ins[i].getOrigArgIndex();
2021
2022       // Get type of the original argument.
2023       EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2024       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2025       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2026       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2027         ValVT = MVT::i8;
2028       else if (ActualMVT == MVT::i16)
2029         ValVT = MVT::i16;
2030     }
2031     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2032     bool Res =
2033         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2034     assert(!Res && "Call operand has unhandled type");
2035     (void)Res;
2036   }
2037   assert(ArgLocs.size() == Ins.size());
2038   SmallVector<SDValue, 16> ArgValues;
2039   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2040     CCValAssign &VA = ArgLocs[i];
2041
2042     if (Ins[i].Flags.isByVal()) {
2043       // Byval is used for HFAs in the PCS, but the system should work in a
2044       // non-compliant manner for larger structs.
2045       EVT PtrTy = getPointerTy();
2046       int Size = Ins[i].Flags.getByValSize();
2047       unsigned NumRegs = (Size + 7) / 8;
2048
2049       // FIXME: This works on big-endian for composite byvals, which are the common
2050       // case. It should also work for fundamental types too.
2051       unsigned FrameIdx =
2052         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2053       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2054       InVals.push_back(FrameIdxN);
2055
2056       continue;
2057     }
2058
2059     if (VA.isRegLoc()) {
2060       // Arguments stored in registers.
2061       EVT RegVT = VA.getLocVT();
2062
2063       SDValue ArgValue;
2064       const TargetRegisterClass *RC;
2065
2066       if (RegVT == MVT::i32)
2067         RC = &AArch64::GPR32RegClass;
2068       else if (RegVT == MVT::i64)
2069         RC = &AArch64::GPR64RegClass;
2070       else if (RegVT == MVT::f16)
2071         RC = &AArch64::FPR16RegClass;
2072       else if (RegVT == MVT::f32)
2073         RC = &AArch64::FPR32RegClass;
2074       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2075         RC = &AArch64::FPR64RegClass;
2076       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2077         RC = &AArch64::FPR128RegClass;
2078       else
2079         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2080
2081       // Transform the arguments in physical registers into virtual ones.
2082       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2083       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2084
2085       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2086       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2087       // truncate to the right size.
2088       switch (VA.getLocInfo()) {
2089       default:
2090         llvm_unreachable("Unknown loc info!");
2091       case CCValAssign::Full:
2092         break;
2093       case CCValAssign::BCvt:
2094         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2095         break;
2096       case CCValAssign::AExt:
2097       case CCValAssign::SExt:
2098       case CCValAssign::ZExt:
2099         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2100         // nodes after our lowering.
2101         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2102         break;
2103       }
2104
2105       InVals.push_back(ArgValue);
2106
2107     } else { // VA.isRegLoc()
2108       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2109       unsigned ArgOffset = VA.getLocMemOffset();
2110       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2111
2112       uint32_t BEAlign = 0;
2113       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2114           !Ins[i].Flags.isInConsecutiveRegs())
2115         BEAlign = 8 - ArgSize;
2116
2117       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2118
2119       // Create load nodes to retrieve arguments from the stack.
2120       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2121       SDValue ArgValue;
2122
2123       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2124       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2125       MVT MemVT = VA.getValVT();
2126
2127       switch (VA.getLocInfo()) {
2128       default:
2129         break;
2130       case CCValAssign::BCvt:
2131         MemVT = VA.getLocVT();
2132         break;
2133       case CCValAssign::SExt:
2134         ExtType = ISD::SEXTLOAD;
2135         break;
2136       case CCValAssign::ZExt:
2137         ExtType = ISD::ZEXTLOAD;
2138         break;
2139       case CCValAssign::AExt:
2140         ExtType = ISD::EXTLOAD;
2141         break;
2142       }
2143
2144       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2145                                 MachinePointerInfo::getFixedStack(FI),
2146                                 MemVT, false, false, false, 0);
2147
2148       InVals.push_back(ArgValue);
2149     }
2150   }
2151
2152   // varargs
2153   if (isVarArg) {
2154     if (!Subtarget->isTargetDarwin()) {
2155       // The AAPCS variadic function ABI is identical to the non-variadic
2156       // one. As a result there may be more arguments in registers and we should
2157       // save them for future reference.
2158       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2159     }
2160
2161     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2162     // This will point to the next argument passed via stack.
2163     unsigned StackOffset = CCInfo.getNextStackOffset();
2164     // We currently pass all varargs at 8-byte alignment.
2165     StackOffset = ((StackOffset + 7) & ~7);
2166     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2167   }
2168
2169   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2170   unsigned StackArgSize = CCInfo.getNextStackOffset();
2171   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2172   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2173     // This is a non-standard ABI so by fiat I say we're allowed to make full
2174     // use of the stack area to be popped, which must be aligned to 16 bytes in
2175     // any case:
2176     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2177
2178     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2179     // a multiple of 16.
2180     FuncInfo->setArgumentStackToRestore(StackArgSize);
2181
2182     // This realignment carries over to the available bytes below. Our own
2183     // callers will guarantee the space is free by giving an aligned value to
2184     // CALLSEQ_START.
2185   }
2186   // Even if we're not expected to free up the space, it's useful to know how
2187   // much is there while considering tail calls (because we can reuse it).
2188   FuncInfo->setBytesInStackArgArea(StackArgSize);
2189
2190   return Chain;
2191 }
2192
2193 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2194                                                 SelectionDAG &DAG, SDLoc DL,
2195                                                 SDValue &Chain) const {
2196   MachineFunction &MF = DAG.getMachineFunction();
2197   MachineFrameInfo *MFI = MF.getFrameInfo();
2198   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2199
2200   SmallVector<SDValue, 8> MemOps;
2201
2202   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2203                                           AArch64::X3, AArch64::X4, AArch64::X5,
2204                                           AArch64::X6, AArch64::X7 };
2205   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2206   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2207
2208   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2209   int GPRIdx = 0;
2210   if (GPRSaveSize != 0) {
2211     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2212
2213     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2214
2215     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2216       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2217       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2218       SDValue Store =
2219           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2220                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2221       MemOps.push_back(Store);
2222       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2223                         DAG.getConstant(8, getPointerTy()));
2224     }
2225   }
2226   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2227   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2228
2229   if (Subtarget->hasFPARMv8()) {
2230     static const MCPhysReg FPRArgRegs[] = {
2231         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2232         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2233     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2234     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2235
2236     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2237     int FPRIdx = 0;
2238     if (FPRSaveSize != 0) {
2239       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2240
2241       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2242
2243       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2244         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2245         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2246
2247         SDValue Store =
2248             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2249                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2250         MemOps.push_back(Store);
2251         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2252                           DAG.getConstant(16, getPointerTy()));
2253       }
2254     }
2255     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2256     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2257   }
2258
2259   if (!MemOps.empty()) {
2260     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2261   }
2262 }
2263
2264 /// LowerCallResult - Lower the result values of a call into the
2265 /// appropriate copies out of appropriate physical registers.
2266 SDValue AArch64TargetLowering::LowerCallResult(
2267     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2268     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2269     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2270     SDValue ThisVal) const {
2271   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2272                           ? RetCC_AArch64_WebKit_JS
2273                           : RetCC_AArch64_AAPCS;
2274   // Assign locations to each value returned by this call.
2275   SmallVector<CCValAssign, 16> RVLocs;
2276   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2277                  *DAG.getContext());
2278   CCInfo.AnalyzeCallResult(Ins, RetCC);
2279
2280   // Copy all of the result registers out of their specified physreg.
2281   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2282     CCValAssign VA = RVLocs[i];
2283
2284     // Pass 'this' value directly from the argument to return value, to avoid
2285     // reg unit interference
2286     if (i == 0 && isThisReturn) {
2287       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2288              "unexpected return calling convention register assignment");
2289       InVals.push_back(ThisVal);
2290       continue;
2291     }
2292
2293     SDValue Val =
2294         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2295     Chain = Val.getValue(1);
2296     InFlag = Val.getValue(2);
2297
2298     switch (VA.getLocInfo()) {
2299     default:
2300       llvm_unreachable("Unknown loc info!");
2301     case CCValAssign::Full:
2302       break;
2303     case CCValAssign::BCvt:
2304       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2305       break;
2306     }
2307
2308     InVals.push_back(Val);
2309   }
2310
2311   return Chain;
2312 }
2313
2314 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2315     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2316     bool isCalleeStructRet, bool isCallerStructRet,
2317     const SmallVectorImpl<ISD::OutputArg> &Outs,
2318     const SmallVectorImpl<SDValue> &OutVals,
2319     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2320   // For CallingConv::C this function knows whether the ABI needs
2321   // changing. That's not true for other conventions so they will have to opt in
2322   // manually.
2323   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2324     return false;
2325
2326   const MachineFunction &MF = DAG.getMachineFunction();
2327   const Function *CallerF = MF.getFunction();
2328   CallingConv::ID CallerCC = CallerF->getCallingConv();
2329   bool CCMatch = CallerCC == CalleeCC;
2330
2331   // Byval parameters hand the function a pointer directly into the stack area
2332   // we want to reuse during a tail call. Working around this *is* possible (see
2333   // X86) but less efficient and uglier in LowerCall.
2334   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2335                                     e = CallerF->arg_end();
2336        i != e; ++i)
2337     if (i->hasByValAttr())
2338       return false;
2339
2340   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2341     if (IsTailCallConvention(CalleeCC) && CCMatch)
2342       return true;
2343     return false;
2344   }
2345
2346   // Externally-defined functions with weak linkage should not be
2347   // tail-called on AArch64 when the OS does not support dynamic
2348   // pre-emption of symbols, as the AAELF spec requires normal calls
2349   // to undefined weak functions to be replaced with a NOP or jump to the
2350   // next instruction. The behaviour of branch instructions in this
2351   // situation (as used for tail calls) is implementation-defined, so we
2352   // cannot rely on the linker replacing the tail call with a return.
2353   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2354     const GlobalValue *GV = G->getGlobal();
2355     const Triple TT(getTargetMachine().getTargetTriple());
2356     if (GV->hasExternalWeakLinkage() &&
2357         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2358       return false;
2359   }
2360
2361   // Now we search for cases where we can use a tail call without changing the
2362   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2363   // concept.
2364
2365   // I want anyone implementing a new calling convention to think long and hard
2366   // about this assert.
2367   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2368          "Unexpected variadic calling convention");
2369
2370   if (isVarArg && !Outs.empty()) {
2371     // At least two cases here: if caller is fastcc then we can't have any
2372     // memory arguments (we'd be expected to clean up the stack afterwards). If
2373     // caller is C then we could potentially use its argument area.
2374
2375     // FIXME: for now we take the most conservative of these in both cases:
2376     // disallow all variadic memory operands.
2377     SmallVector<CCValAssign, 16> ArgLocs;
2378     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2379                    *DAG.getContext());
2380
2381     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2382     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2383       if (!ArgLocs[i].isRegLoc())
2384         return false;
2385   }
2386
2387   // If the calling conventions do not match, then we'd better make sure the
2388   // results are returned in the same way as what the caller expects.
2389   if (!CCMatch) {
2390     SmallVector<CCValAssign, 16> RVLocs1;
2391     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2392                     *DAG.getContext());
2393     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2394
2395     SmallVector<CCValAssign, 16> RVLocs2;
2396     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2397                     *DAG.getContext());
2398     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2399
2400     if (RVLocs1.size() != RVLocs2.size())
2401       return false;
2402     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2403       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2404         return false;
2405       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2406         return false;
2407       if (RVLocs1[i].isRegLoc()) {
2408         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2409           return false;
2410       } else {
2411         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2412           return false;
2413       }
2414     }
2415   }
2416
2417   // Nothing more to check if the callee is taking no arguments
2418   if (Outs.empty())
2419     return true;
2420
2421   SmallVector<CCValAssign, 16> ArgLocs;
2422   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2423                  *DAG.getContext());
2424
2425   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2426
2427   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2428
2429   // If the stack arguments for this call would fit into our own save area then
2430   // the call can be made tail.
2431   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2432 }
2433
2434 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2435                                                    SelectionDAG &DAG,
2436                                                    MachineFrameInfo *MFI,
2437                                                    int ClobberedFI) const {
2438   SmallVector<SDValue, 8> ArgChains;
2439   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2440   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2441
2442   // Include the original chain at the beginning of the list. When this is
2443   // used by target LowerCall hooks, this helps legalize find the
2444   // CALLSEQ_BEGIN node.
2445   ArgChains.push_back(Chain);
2446
2447   // Add a chain value for each stack argument corresponding
2448   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2449                             UE = DAG.getEntryNode().getNode()->use_end();
2450        U != UE; ++U)
2451     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2452       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2453         if (FI->getIndex() < 0) {
2454           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2455           int64_t InLastByte = InFirstByte;
2456           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2457
2458           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2459               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2460             ArgChains.push_back(SDValue(L, 1));
2461         }
2462
2463   // Build a tokenfactor for all the chains.
2464   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2465 }
2466
2467 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2468                                                    bool TailCallOpt) const {
2469   return CallCC == CallingConv::Fast && TailCallOpt;
2470 }
2471
2472 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2473   return CallCC == CallingConv::Fast;
2474 }
2475
2476 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2477 /// and add input and output parameter nodes.
2478 SDValue
2479 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2480                                  SmallVectorImpl<SDValue> &InVals) const {
2481   SelectionDAG &DAG = CLI.DAG;
2482   SDLoc &DL = CLI.DL;
2483   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2484   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2485   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2486   SDValue Chain = CLI.Chain;
2487   SDValue Callee = CLI.Callee;
2488   bool &IsTailCall = CLI.IsTailCall;
2489   CallingConv::ID CallConv = CLI.CallConv;
2490   bool IsVarArg = CLI.IsVarArg;
2491
2492   MachineFunction &MF = DAG.getMachineFunction();
2493   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2494   bool IsThisReturn = false;
2495
2496   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2497   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2498   bool IsSibCall = false;
2499
2500   if (IsTailCall) {
2501     // Check if it's really possible to do a tail call.
2502     IsTailCall = isEligibleForTailCallOptimization(
2503         Callee, CallConv, IsVarArg, IsStructRet,
2504         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2505     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2506       report_fatal_error("failed to perform tail call elimination on a call "
2507                          "site marked musttail");
2508
2509     // A sibling call is one where we're under the usual C ABI and not planning
2510     // to change that but can still do a tail call:
2511     if (!TailCallOpt && IsTailCall)
2512       IsSibCall = true;
2513
2514     if (IsTailCall)
2515       ++NumTailCalls;
2516   }
2517
2518   // Analyze operands of the call, assigning locations to each operand.
2519   SmallVector<CCValAssign, 16> ArgLocs;
2520   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2521                  *DAG.getContext());
2522
2523   if (IsVarArg) {
2524     // Handle fixed and variable vector arguments differently.
2525     // Variable vector arguments always go into memory.
2526     unsigned NumArgs = Outs.size();
2527
2528     for (unsigned i = 0; i != NumArgs; ++i) {
2529       MVT ArgVT = Outs[i].VT;
2530       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2531       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2532                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2533       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2534       assert(!Res && "Call operand has unhandled type");
2535       (void)Res;
2536     }
2537   } else {
2538     // At this point, Outs[].VT may already be promoted to i32. To correctly
2539     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2540     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2541     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2542     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2543     // LocVT.
2544     unsigned NumArgs = Outs.size();
2545     for (unsigned i = 0; i != NumArgs; ++i) {
2546       MVT ValVT = Outs[i].VT;
2547       // Get type of the original argument.
2548       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2549                                   /*AllowUnknown*/ true);
2550       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2551       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2552       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2553       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2554         ValVT = MVT::i8;
2555       else if (ActualMVT == MVT::i16)
2556         ValVT = MVT::i16;
2557
2558       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2559       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2560       assert(!Res && "Call operand has unhandled type");
2561       (void)Res;
2562     }
2563   }
2564
2565   // Get a count of how many bytes are to be pushed on the stack.
2566   unsigned NumBytes = CCInfo.getNextStackOffset();
2567
2568   if (IsSibCall) {
2569     // Since we're not changing the ABI to make this a tail call, the memory
2570     // operands are already available in the caller's incoming argument space.
2571     NumBytes = 0;
2572   }
2573
2574   // FPDiff is the byte offset of the call's argument area from the callee's.
2575   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2576   // by this amount for a tail call. In a sibling call it must be 0 because the
2577   // caller will deallocate the entire stack and the callee still expects its
2578   // arguments to begin at SP+0. Completely unused for non-tail calls.
2579   int FPDiff = 0;
2580
2581   if (IsTailCall && !IsSibCall) {
2582     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2583
2584     // Since callee will pop argument stack as a tail call, we must keep the
2585     // popped size 16-byte aligned.
2586     NumBytes = RoundUpToAlignment(NumBytes, 16);
2587
2588     // FPDiff will be negative if this tail call requires more space than we
2589     // would automatically have in our incoming argument space. Positive if we
2590     // can actually shrink the stack.
2591     FPDiff = NumReusableBytes - NumBytes;
2592
2593     // The stack pointer must be 16-byte aligned at all times it's used for a
2594     // memory operation, which in practice means at *all* times and in
2595     // particular across call boundaries. Therefore our own arguments started at
2596     // a 16-byte aligned SP and the delta applied for the tail call should
2597     // satisfy the same constraint.
2598     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2599   }
2600
2601   // Adjust the stack pointer for the new arguments...
2602   // These operations are automatically eliminated by the prolog/epilog pass
2603   if (!IsSibCall)
2604     Chain =
2605         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2606
2607   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2608
2609   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2610   SmallVector<SDValue, 8> MemOpChains;
2611
2612   // Walk the register/memloc assignments, inserting copies/loads.
2613   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2614        ++i, ++realArgIdx) {
2615     CCValAssign &VA = ArgLocs[i];
2616     SDValue Arg = OutVals[realArgIdx];
2617     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2618
2619     // Promote the value if needed.
2620     switch (VA.getLocInfo()) {
2621     default:
2622       llvm_unreachable("Unknown loc info!");
2623     case CCValAssign::Full:
2624       break;
2625     case CCValAssign::SExt:
2626       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2627       break;
2628     case CCValAssign::ZExt:
2629       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2630       break;
2631     case CCValAssign::AExt:
2632       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2633         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2634         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2635         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2636       }
2637       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2638       break;
2639     case CCValAssign::BCvt:
2640       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2641       break;
2642     case CCValAssign::FPExt:
2643       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2644       break;
2645     }
2646
2647     if (VA.isRegLoc()) {
2648       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2649         assert(VA.getLocVT() == MVT::i64 &&
2650                "unexpected calling convention register assignment");
2651         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2652                "unexpected use of 'returned'");
2653         IsThisReturn = true;
2654       }
2655       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2656     } else {
2657       assert(VA.isMemLoc());
2658
2659       SDValue DstAddr;
2660       MachinePointerInfo DstInfo;
2661
2662       // FIXME: This works on big-endian for composite byvals, which are the
2663       // common case. It should also work for fundamental types too.
2664       uint32_t BEAlign = 0;
2665       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2666                                         : VA.getValVT().getSizeInBits();
2667       OpSize = (OpSize + 7) / 8;
2668       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2669           !Flags.isInConsecutiveRegs()) {
2670         if (OpSize < 8)
2671           BEAlign = 8 - OpSize;
2672       }
2673       unsigned LocMemOffset = VA.getLocMemOffset();
2674       int32_t Offset = LocMemOffset + BEAlign;
2675       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2676       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2677
2678       if (IsTailCall) {
2679         Offset = Offset + FPDiff;
2680         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2681
2682         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2683         DstInfo = MachinePointerInfo::getFixedStack(FI);
2684
2685         // Make sure any stack arguments overlapping with where we're storing
2686         // are loaded before this eventual operation. Otherwise they'll be
2687         // clobbered.
2688         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2689       } else {
2690         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2691
2692         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2693         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2694       }
2695
2696       if (Outs[i].Flags.isByVal()) {
2697         SDValue SizeNode =
2698             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2699         SDValue Cpy = DAG.getMemcpy(
2700             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2701             /*isVol = */ false,
2702             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2703
2704         MemOpChains.push_back(Cpy);
2705       } else {
2706         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2707         // promoted to a legal register type i32, we should truncate Arg back to
2708         // i1/i8/i16.
2709         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2710             VA.getValVT() == MVT::i16)
2711           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2712
2713         SDValue Store =
2714             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2715         MemOpChains.push_back(Store);
2716       }
2717     }
2718   }
2719
2720   if (!MemOpChains.empty())
2721     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2722
2723   // Build a sequence of copy-to-reg nodes chained together with token chain
2724   // and flag operands which copy the outgoing args into the appropriate regs.
2725   SDValue InFlag;
2726   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2727     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2728                              RegsToPass[i].second, InFlag);
2729     InFlag = Chain.getValue(1);
2730   }
2731
2732   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2733   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2734   // node so that legalize doesn't hack it.
2735   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2736       Subtarget->isTargetMachO()) {
2737     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2738       const GlobalValue *GV = G->getGlobal();
2739       bool InternalLinkage = GV->hasInternalLinkage();
2740       if (InternalLinkage)
2741         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2742       else {
2743         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2744                                             AArch64II::MO_GOT);
2745         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2746       }
2747     } else if (ExternalSymbolSDNode *S =
2748                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2749       const char *Sym = S->getSymbol();
2750       Callee =
2751           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2752       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2753     }
2754   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2755     const GlobalValue *GV = G->getGlobal();
2756     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2757   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2758     const char *Sym = S->getSymbol();
2759     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2760   }
2761
2762   // We don't usually want to end the call-sequence here because we would tidy
2763   // the frame up *after* the call, however in the ABI-changing tail-call case
2764   // we've carefully laid out the parameters so that when sp is reset they'll be
2765   // in the correct location.
2766   if (IsTailCall && !IsSibCall) {
2767     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2768                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2769     InFlag = Chain.getValue(1);
2770   }
2771
2772   std::vector<SDValue> Ops;
2773   Ops.push_back(Chain);
2774   Ops.push_back(Callee);
2775
2776   if (IsTailCall) {
2777     // Each tail call may have to adjust the stack by a different amount, so
2778     // this information must travel along with the operation for eventual
2779     // consumption by emitEpilogue.
2780     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2781   }
2782
2783   // Add argument registers to the end of the list so that they are known live
2784   // into the call.
2785   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2786     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2787                                   RegsToPass[i].second.getValueType()));
2788
2789   // Add a register mask operand representing the call-preserved registers.
2790   const uint32_t *Mask;
2791   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
2792   if (IsThisReturn) {
2793     // For 'this' returns, use the X0-preserving mask if applicable
2794     Mask = TRI->getThisReturnPreservedMask(CallConv);
2795     if (!Mask) {
2796       IsThisReturn = false;
2797       Mask = TRI->getCallPreservedMask(CallConv);
2798     }
2799   } else
2800     Mask = TRI->getCallPreservedMask(CallConv);
2801
2802   assert(Mask && "Missing call preserved mask for calling convention");
2803   Ops.push_back(DAG.getRegisterMask(Mask));
2804
2805   if (InFlag.getNode())
2806     Ops.push_back(InFlag);
2807
2808   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2809
2810   // If we're doing a tall call, use a TC_RETURN here rather than an
2811   // actual call instruction.
2812   if (IsTailCall)
2813     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2814
2815   // Returns a chain and a flag for retval copy to use.
2816   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2817   InFlag = Chain.getValue(1);
2818
2819   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2820                                 ? RoundUpToAlignment(NumBytes, 16)
2821                                 : 0;
2822
2823   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2824                              DAG.getIntPtrConstant(CalleePopBytes, true),
2825                              InFlag, DL);
2826   if (!Ins.empty())
2827     InFlag = Chain.getValue(1);
2828
2829   // Handle result values, copying them out of physregs into vregs that we
2830   // return.
2831   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2832                          InVals, IsThisReturn,
2833                          IsThisReturn ? OutVals[0] : SDValue());
2834 }
2835
2836 bool AArch64TargetLowering::CanLowerReturn(
2837     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2838     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2839   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2840                           ? RetCC_AArch64_WebKit_JS
2841                           : RetCC_AArch64_AAPCS;
2842   SmallVector<CCValAssign, 16> RVLocs;
2843   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2844   return CCInfo.CheckReturn(Outs, RetCC);
2845 }
2846
2847 SDValue
2848 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2849                                    bool isVarArg,
2850                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2851                                    const SmallVectorImpl<SDValue> &OutVals,
2852                                    SDLoc DL, SelectionDAG &DAG) const {
2853   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2854                           ? RetCC_AArch64_WebKit_JS
2855                           : RetCC_AArch64_AAPCS;
2856   SmallVector<CCValAssign, 16> RVLocs;
2857   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2858                  *DAG.getContext());
2859   CCInfo.AnalyzeReturn(Outs, RetCC);
2860
2861   // Copy the result values into the output registers.
2862   SDValue Flag;
2863   SmallVector<SDValue, 4> RetOps(1, Chain);
2864   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2865        ++i, ++realRVLocIdx) {
2866     CCValAssign &VA = RVLocs[i];
2867     assert(VA.isRegLoc() && "Can only return in registers!");
2868     SDValue Arg = OutVals[realRVLocIdx];
2869
2870     switch (VA.getLocInfo()) {
2871     default:
2872       llvm_unreachable("Unknown loc info!");
2873     case CCValAssign::Full:
2874       if (Outs[i].ArgVT == MVT::i1) {
2875         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2876         // value. This is strictly redundant on Darwin (which uses "zeroext
2877         // i1"), but will be optimised out before ISel.
2878         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2879         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2880       }
2881       break;
2882     case CCValAssign::BCvt:
2883       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2884       break;
2885     }
2886
2887     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2888     Flag = Chain.getValue(1);
2889     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2890   }
2891
2892   RetOps[0] = Chain; // Update chain.
2893
2894   // Add the flag if we have it.
2895   if (Flag.getNode())
2896     RetOps.push_back(Flag);
2897
2898   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2899 }
2900
2901 //===----------------------------------------------------------------------===//
2902 //  Other Lowering Code
2903 //===----------------------------------------------------------------------===//
2904
2905 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2906                                                   SelectionDAG &DAG) const {
2907   EVT PtrVT = getPointerTy();
2908   SDLoc DL(Op);
2909   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2910   const GlobalValue *GV = GN->getGlobal();
2911   unsigned char OpFlags =
2912       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2913
2914   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2915          "unexpected offset in global node");
2916
2917   // This also catched the large code model case for Darwin.
2918   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2919     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2920     // FIXME: Once remat is capable of dealing with instructions with register
2921     // operands, expand this into two nodes instead of using a wrapper node.
2922     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2923   }
2924
2925   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2926     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2927            "use of MO_CONSTPOOL only supported on small model");
2928     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2929     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2930     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2931     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2932     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2933     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2934                                      MachinePointerInfo::getConstantPool(),
2935                                      /*isVolatile=*/ false,
2936                                      /*isNonTemporal=*/ true,
2937                                      /*isInvariant=*/ true, 8);
2938     if (GN->getOffset() != 0)
2939       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2940                          DAG.getConstant(GN->getOffset(), PtrVT));
2941     return GlobalAddr;
2942   }
2943
2944   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2945     const unsigned char MO_NC = AArch64II::MO_NC;
2946     return DAG.getNode(
2947         AArch64ISD::WrapperLarge, DL, PtrVT,
2948         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2949         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2950         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2951         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2952   } else {
2953     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2954     // the only correct model on Darwin.
2955     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2956                                             OpFlags | AArch64II::MO_PAGE);
2957     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2958     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2959
2960     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2961     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2962   }
2963 }
2964
2965 /// \brief Convert a TLS address reference into the correct sequence of loads
2966 /// and calls to compute the variable's address (for Darwin, currently) and
2967 /// return an SDValue containing the final node.
2968
2969 /// Darwin only has one TLS scheme which must be capable of dealing with the
2970 /// fully general situation, in the worst case. This means:
2971 ///     + "extern __thread" declaration.
2972 ///     + Defined in a possibly unknown dynamic library.
2973 ///
2974 /// The general system is that each __thread variable has a [3 x i64] descriptor
2975 /// which contains information used by the runtime to calculate the address. The
2976 /// only part of this the compiler needs to know about is the first xword, which
2977 /// contains a function pointer that must be called with the address of the
2978 /// entire descriptor in "x0".
2979 ///
2980 /// Since this descriptor may be in a different unit, in general even the
2981 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2982 /// is:
2983 ///     adrp x0, _var@TLVPPAGE
2984 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2985 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2986 ///                                      ; the function pointer
2987 ///     blr x1                           ; Uses descriptor address in x0
2988 ///     ; Address of _var is now in x0.
2989 ///
2990 /// If the address of _var's descriptor *is* known to the linker, then it can
2991 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2992 /// a slight efficiency gain.
2993 SDValue
2994 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2995                                                    SelectionDAG &DAG) const {
2996   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2997
2998   SDLoc DL(Op);
2999   MVT PtrVT = getPointerTy();
3000   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3001
3002   SDValue TLVPAddr =
3003       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3004   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3005
3006   // The first entry in the descriptor is a function pointer that we must call
3007   // to obtain the address of the variable.
3008   SDValue Chain = DAG.getEntryNode();
3009   SDValue FuncTLVGet =
3010       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3011                   false, true, true, 8);
3012   Chain = FuncTLVGet.getValue(1);
3013
3014   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3015   MFI->setAdjustsStack(true);
3016
3017   // TLS calls preserve all registers except those that absolutely must be
3018   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3019   // silly).
3020   const uint32_t *Mask =
3021       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3022
3023   // Finally, we can make the call. This is just a degenerate version of a
3024   // normal AArch64 call node: x0 takes the address of the descriptor, and
3025   // returns the address of the variable in this thread.
3026   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3027   Chain =
3028       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3029                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3030                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3031   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3032 }
3033
3034 /// When accessing thread-local variables under either the general-dynamic or
3035 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3036 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3037 /// is a function pointer to carry out the resolution. This function takes the
3038 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
3039 /// other registers (except LR, NZCV) are preserved.
3040 ///
3041 /// Thus, the ideal call sequence on AArch64 is:
3042 ///
3043 ///     adrp x0, :tlsdesc:thread_var
3044 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
3045 ///     add x0, x0, :tlsdesc_lo12:thread_var
3046 ///     .tlsdesccall thread_var
3047 ///     blr x8
3048 ///     (TPIDR_EL0 offset now in x0).
3049 ///
3050 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
3051 /// relocation to help the linker relax this sequence if it turns out to be too
3052 /// conservative.
3053 ///
3054 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
3055 /// is harmless.
3056 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
3057                                                    SDValue DescAddr, SDLoc DL,
3058                                                    SelectionDAG &DAG) const {
3059   EVT PtrVT = getPointerTy();
3060
3061   // The function we need to call is simply the first entry in the GOT for this
3062   // descriptor, load it in preparation.
3063   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
3064
3065   // TLS calls preserve all registers except those that absolutely must be
3066   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3067   // silly).
3068   const uint32_t *Mask =
3069       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3070
3071   // The function takes only one argument: the address of the descriptor itself
3072   // in X0.
3073   SDValue Glue, Chain;
3074   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
3075   Glue = Chain.getValue(1);
3076
3077   // We're now ready to populate the argument list, as with a normal call:
3078   SmallVector<SDValue, 6> Ops;
3079   Ops.push_back(Chain);
3080   Ops.push_back(Func);
3081   Ops.push_back(SymAddr);
3082   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
3083   Ops.push_back(DAG.getRegisterMask(Mask));
3084   Ops.push_back(Glue);
3085
3086   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3087   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
3088   Glue = Chain.getValue(1);
3089
3090   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3091 }
3092
3093 SDValue
3094 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3095                                                 SelectionDAG &DAG) const {
3096   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3097   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3098          "ELF TLS only supported in small memory model");
3099   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3100
3101   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3102
3103   SDValue TPOff;
3104   EVT PtrVT = getPointerTy();
3105   SDLoc DL(Op);
3106   const GlobalValue *GV = GA->getGlobal();
3107
3108   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3109
3110   if (Model == TLSModel::LocalExec) {
3111     SDValue HiVar = DAG.getTargetGlobalAddress(
3112         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3113     SDValue LoVar = DAG.getTargetGlobalAddress(
3114         GV, DL, PtrVT, 0,
3115         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3116
3117     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3118                                        DAG.getTargetConstant(16, MVT::i32)),
3119                     0);
3120     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
3121                                        DAG.getTargetConstant(0, MVT::i32)),
3122                     0);
3123   } else if (Model == TLSModel::InitialExec) {
3124     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3125     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3126   } else if (Model == TLSModel::LocalDynamic) {
3127     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3128     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3129     // the beginning of the module's TLS region, followed by a DTPREL offset
3130     // calculation.
3131
3132     // These accesses will need deduplicating if there's more than one.
3133     AArch64FunctionInfo *MFI =
3134         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3135     MFI->incNumLocalDynamicTLSAccesses();
3136
3137     // Accesses used in this sequence go via the TLS descriptor which lives in
3138     // the GOT. Prepare an address we can use to handle this.
3139     SDValue HiDesc = DAG.getTargetExternalSymbol(
3140         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3141     SDValue LoDesc = DAG.getTargetExternalSymbol(
3142         "_TLS_MODULE_BASE_", PtrVT,
3143         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3144
3145     // First argument to the descriptor call is the address of the descriptor
3146     // itself.
3147     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3148     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3149
3150     // The call needs a relocation too for linker relaxation. It doesn't make
3151     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3152     // the address.
3153     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3154                                                   AArch64II::MO_TLS);
3155
3156     // Now we can calculate the offset from TPIDR_EL0 to this module's
3157     // thread-local area.
3158     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3159
3160     // Now use :dtprel_whatever: operations to calculate this variable's offset
3161     // in its thread-storage area.
3162     SDValue HiVar = DAG.getTargetGlobalAddress(
3163         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3164     SDValue LoVar = DAG.getTargetGlobalAddress(
3165         GV, DL, MVT::i64, 0,
3166         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3167
3168     SDValue DTPOff =
3169         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3170                                    DAG.getTargetConstant(16, MVT::i32)),
3171                 0);
3172     DTPOff =
3173         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
3174                                    DAG.getTargetConstant(0, MVT::i32)),
3175                 0);
3176
3177     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
3178   } else if (Model == TLSModel::GeneralDynamic) {
3179     // Accesses used in this sequence go via the TLS descriptor which lives in
3180     // the GOT. Prepare an address we can use to handle this.
3181     SDValue HiDesc = DAG.getTargetGlobalAddress(
3182         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3183     SDValue LoDesc = DAG.getTargetGlobalAddress(
3184         GV, DL, PtrVT, 0,
3185         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3186
3187     // First argument to the descriptor call is the address of the descriptor
3188     // itself.
3189     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3190     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3191
3192     // The call needs a relocation too for linker relaxation. It doesn't make
3193     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3194     // the address.
3195     SDValue SymAddr =
3196         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3197
3198     // Finally we can make a call to calculate the offset from tpidr_el0.
3199     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3200   } else
3201     llvm_unreachable("Unsupported ELF TLS access model");
3202
3203   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3204 }
3205
3206 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3207                                                      SelectionDAG &DAG) const {
3208   if (Subtarget->isTargetDarwin())
3209     return LowerDarwinGlobalTLSAddress(Op, DAG);
3210   else if (Subtarget->isTargetELF())
3211     return LowerELFGlobalTLSAddress(Op, DAG);
3212
3213   llvm_unreachable("Unexpected platform trying to use TLS");
3214 }
3215 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3216   SDValue Chain = Op.getOperand(0);
3217   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3218   SDValue LHS = Op.getOperand(2);
3219   SDValue RHS = Op.getOperand(3);
3220   SDValue Dest = Op.getOperand(4);
3221   SDLoc dl(Op);
3222
3223   // Handle f128 first, since lowering it will result in comparing the return
3224   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3225   // is expecting to deal with.
3226   if (LHS.getValueType() == MVT::f128) {
3227     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3228
3229     // If softenSetCCOperands returned a scalar, we need to compare the result
3230     // against zero to select between true and false values.
3231     if (!RHS.getNode()) {
3232       RHS = DAG.getConstant(0, LHS.getValueType());
3233       CC = ISD::SETNE;
3234     }
3235   }
3236
3237   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3238   // instruction.
3239   unsigned Opc = LHS.getOpcode();
3240   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3241       cast<ConstantSDNode>(RHS)->isOne() &&
3242       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3243        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3244     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3245            "Unexpected condition code.");
3246     // Only lower legal XALUO ops.
3247     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3248       return SDValue();
3249
3250     // The actual operation with overflow check.
3251     AArch64CC::CondCode OFCC;
3252     SDValue Value, Overflow;
3253     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3254
3255     if (CC == ISD::SETNE)
3256       OFCC = getInvertedCondCode(OFCC);
3257     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3258
3259     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3260                        Overflow);
3261   }
3262
3263   if (LHS.getValueType().isInteger()) {
3264     assert((LHS.getValueType() == RHS.getValueType()) &&
3265            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3266
3267     // If the RHS of the comparison is zero, we can potentially fold this
3268     // to a specialized branch.
3269     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3270     if (RHSC && RHSC->getZExtValue() == 0) {
3271       if (CC == ISD::SETEQ) {
3272         // See if we can use a TBZ to fold in an AND as well.
3273         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3274         // out of bounds, a late MI-layer pass rewrites branches.
3275         // 403.gcc is an example that hits this case.
3276         if (LHS.getOpcode() == ISD::AND &&
3277             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3278             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3279           SDValue Test = LHS.getOperand(0);
3280           uint64_t Mask = LHS.getConstantOperandVal(1);
3281           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3282                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3283         }
3284
3285         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3286       } else if (CC == ISD::SETNE) {
3287         // See if we can use a TBZ to fold in an AND as well.
3288         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3289         // out of bounds, a late MI-layer pass rewrites branches.
3290         // 403.gcc is an example that hits this case.
3291         if (LHS.getOpcode() == ISD::AND &&
3292             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3293             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3294           SDValue Test = LHS.getOperand(0);
3295           uint64_t Mask = LHS.getConstantOperandVal(1);
3296           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3297                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3298         }
3299
3300         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3301       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3302         // Don't combine AND since emitComparison converts the AND to an ANDS
3303         // (a.k.a. TST) and the test in the test bit and branch instruction
3304         // becomes redundant.  This would also increase register pressure.
3305         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3306         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3307                            DAG.getConstant(Mask, MVT::i64), Dest);
3308       }
3309     }
3310     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3311         LHS.getOpcode() != ISD::AND) {
3312       // Don't combine AND since emitComparison converts the AND to an ANDS
3313       // (a.k.a. TST) and the test in the test bit and branch instruction
3314       // becomes redundant.  This would also increase register pressure.
3315       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3316       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3317                          DAG.getConstant(Mask, MVT::i64), Dest);
3318     }
3319
3320     SDValue CCVal;
3321     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3322     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3323                        Cmp);
3324   }
3325
3326   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3327
3328   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3329   // clean.  Some of them require two branches to implement.
3330   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3331   AArch64CC::CondCode CC1, CC2;
3332   changeFPCCToAArch64CC(CC, CC1, CC2);
3333   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3334   SDValue BR1 =
3335       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3336   if (CC2 != AArch64CC::AL) {
3337     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3338     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3339                        Cmp);
3340   }
3341
3342   return BR1;
3343 }
3344
3345 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3346                                               SelectionDAG &DAG) const {
3347   EVT VT = Op.getValueType();
3348   SDLoc DL(Op);
3349
3350   SDValue In1 = Op.getOperand(0);
3351   SDValue In2 = Op.getOperand(1);
3352   EVT SrcVT = In2.getValueType();
3353   if (SrcVT != VT) {
3354     if (SrcVT == MVT::f32 && VT == MVT::f64)
3355       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3356     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3357       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3358     else
3359       // FIXME: Src type is different, bail out for now. Can VT really be a
3360       // vector type?
3361       return SDValue();
3362   }
3363
3364   EVT VecVT;
3365   EVT EltVT;
3366   SDValue EltMask, VecVal1, VecVal2;
3367   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3368     EltVT = MVT::i32;
3369     VecVT = MVT::v4i32;
3370     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3371
3372     if (!VT.isVector()) {
3373       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3374                                           DAG.getUNDEF(VecVT), In1);
3375       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3376                                           DAG.getUNDEF(VecVT), In2);
3377     } else {
3378       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3379       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3380     }
3381   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3382     EltVT = MVT::i64;
3383     VecVT = MVT::v2i64;
3384
3385     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3386     // immediate moves cannot materialize that in a single instruction for
3387     // 64-bit elements. Instead, materialize zero and then negate it.
3388     EltMask = DAG.getConstant(0, EltVT);
3389
3390     if (!VT.isVector()) {
3391       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3392                                           DAG.getUNDEF(VecVT), In1);
3393       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3394                                           DAG.getUNDEF(VecVT), In2);
3395     } else {
3396       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3397       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3398     }
3399   } else {
3400     llvm_unreachable("Invalid type for copysign!");
3401   }
3402
3403   std::vector<SDValue> BuildVectorOps;
3404   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3405     BuildVectorOps.push_back(EltMask);
3406
3407   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3408
3409   // If we couldn't materialize the mask above, then the mask vector will be
3410   // the zero vector, and we need to negate it here.
3411   if (VT == MVT::f64 || VT == MVT::v2f64) {
3412     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3413     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3414     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3415   }
3416
3417   SDValue Sel =
3418       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3419
3420   if (VT == MVT::f32)
3421     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3422   else if (VT == MVT::f64)
3423     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3424   else
3425     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3426 }
3427
3428 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3429   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3430           Attribute::NoImplicitFloat))
3431     return SDValue();
3432
3433   if (!Subtarget->hasNEON())
3434     return SDValue();
3435
3436   // While there is no integer popcount instruction, it can
3437   // be more efficiently lowered to the following sequence that uses
3438   // AdvSIMD registers/instructions as long as the copies to/from
3439   // the AdvSIMD registers are cheap.
3440   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3441   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3442   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3443   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3444   SDValue Val = Op.getOperand(0);
3445   SDLoc DL(Op);
3446   EVT VT = Op.getValueType();
3447
3448   if (VT == MVT::i32)
3449     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3450   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3451
3452   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3453   SDValue UaddLV = DAG.getNode(
3454       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3455       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3456
3457   if (VT == MVT::i64)
3458     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3459   return UaddLV;
3460 }
3461
3462 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3463
3464   if (Op.getValueType().isVector())
3465     return LowerVSETCC(Op, DAG);
3466
3467   SDValue LHS = Op.getOperand(0);
3468   SDValue RHS = Op.getOperand(1);
3469   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3470   SDLoc dl(Op);
3471
3472   // We chose ZeroOrOneBooleanContents, so use zero and one.
3473   EVT VT = Op.getValueType();
3474   SDValue TVal = DAG.getConstant(1, VT);
3475   SDValue FVal = DAG.getConstant(0, VT);
3476
3477   // Handle f128 first, since one possible outcome is a normal integer
3478   // comparison which gets picked up by the next if statement.
3479   if (LHS.getValueType() == MVT::f128) {
3480     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3481
3482     // If softenSetCCOperands returned a scalar, use it.
3483     if (!RHS.getNode()) {
3484       assert(LHS.getValueType() == Op.getValueType() &&
3485              "Unexpected setcc expansion!");
3486       return LHS;
3487     }
3488   }
3489
3490   if (LHS.getValueType().isInteger()) {
3491     SDValue CCVal;
3492     SDValue Cmp =
3493         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3494
3495     // Note that we inverted the condition above, so we reverse the order of
3496     // the true and false operands here.  This will allow the setcc to be
3497     // matched to a single CSINC instruction.
3498     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3499   }
3500
3501   // Now we know we're dealing with FP values.
3502   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3503
3504   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3505   // and do the comparison.
3506   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3507
3508   AArch64CC::CondCode CC1, CC2;
3509   changeFPCCToAArch64CC(CC, CC1, CC2);
3510   if (CC2 == AArch64CC::AL) {
3511     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3512     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3513
3514     // Note that we inverted the condition above, so we reverse the order of
3515     // the true and false operands here.  This will allow the setcc to be
3516     // matched to a single CSINC instruction.
3517     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3518   } else {
3519     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3520     // totally clean.  Some of them require two CSELs to implement.  As is in
3521     // this case, we emit the first CSEL and then emit a second using the output
3522     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3523
3524     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3525     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3526     SDValue CS1 =
3527         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3528
3529     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3530     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3531   }
3532 }
3533
3534 /// A SELECT_CC operation is really some kind of max or min if both values being
3535 /// compared are, in some sense, equal to the results in either case. However,
3536 /// it is permissible to compare f32 values and produce directly extended f64
3537 /// values.
3538 ///
3539 /// Extending the comparison operands would also be allowed, but is less likely
3540 /// to happen in practice since their use is right here. Note that truncate
3541 /// operations would *not* be semantically equivalent.
3542 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3543   if (Cmp == Result)
3544     return true;
3545
3546   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3547   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3548   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3549       Result.getValueType() == MVT::f64) {
3550     bool Lossy;
3551     APFloat CmpVal = CCmp->getValueAPF();
3552     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3553     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3554   }
3555
3556   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3557 }
3558
3559 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3560                                            SelectionDAG &DAG) const {
3561   SDValue CC = Op->getOperand(0);
3562   SDValue TVal = Op->getOperand(1);
3563   SDValue FVal = Op->getOperand(2);
3564   SDLoc DL(Op);
3565
3566   unsigned Opc = CC.getOpcode();
3567   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3568   // instruction.
3569   if (CC.getResNo() == 1 &&
3570       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3571        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3572     // Only lower legal XALUO ops.
3573     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3574       return SDValue();
3575
3576     AArch64CC::CondCode OFCC;
3577     SDValue Value, Overflow;
3578     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3579     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3580
3581     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3582                        CCVal, Overflow);
3583   }
3584
3585   if (CC.getOpcode() == ISD::SETCC)
3586     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3587                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3588   else
3589     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3590                            FVal, ISD::SETNE);
3591 }
3592
3593 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3594                                               SelectionDAG &DAG) const {
3595   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3596   SDValue LHS = Op.getOperand(0);
3597   SDValue RHS = Op.getOperand(1);
3598   SDValue TVal = Op.getOperand(2);
3599   SDValue FVal = Op.getOperand(3);
3600   SDLoc dl(Op);
3601
3602   // Handle f128 first, because it will result in a comparison of some RTLIB
3603   // call result against zero.
3604   if (LHS.getValueType() == MVT::f128) {
3605     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3606
3607     // If softenSetCCOperands returned a scalar, we need to compare the result
3608     // against zero to select between true and false values.
3609     if (!RHS.getNode()) {
3610       RHS = DAG.getConstant(0, LHS.getValueType());
3611       CC = ISD::SETNE;
3612     }
3613   }
3614
3615   // Handle integers first.
3616   if (LHS.getValueType().isInteger()) {
3617     assert((LHS.getValueType() == RHS.getValueType()) &&
3618            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3619
3620     unsigned Opcode = AArch64ISD::CSEL;
3621
3622     // If both the TVal and the FVal are constants, see if we can swap them in
3623     // order to for a CSINV or CSINC out of them.
3624     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3625     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3626
3627     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3628       std::swap(TVal, FVal);
3629       std::swap(CTVal, CFVal);
3630       CC = ISD::getSetCCInverse(CC, true);
3631     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3632       std::swap(TVal, FVal);
3633       std::swap(CTVal, CFVal);
3634       CC = ISD::getSetCCInverse(CC, true);
3635     } else if (TVal.getOpcode() == ISD::XOR) {
3636       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3637       // with a CSINV rather than a CSEL.
3638       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3639
3640       if (CVal && CVal->isAllOnesValue()) {
3641         std::swap(TVal, FVal);
3642         std::swap(CTVal, CFVal);
3643         CC = ISD::getSetCCInverse(CC, true);
3644       }
3645     } else if (TVal.getOpcode() == ISD::SUB) {
3646       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3647       // that we can match with a CSNEG rather than a CSEL.
3648       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3649
3650       if (CVal && CVal->isNullValue()) {
3651         std::swap(TVal, FVal);
3652         std::swap(CTVal, CFVal);
3653         CC = ISD::getSetCCInverse(CC, true);
3654       }
3655     } else if (CTVal && CFVal) {
3656       const int64_t TrueVal = CTVal->getSExtValue();
3657       const int64_t FalseVal = CFVal->getSExtValue();
3658       bool Swap = false;
3659
3660       // If both TVal and FVal are constants, see if FVal is the
3661       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3662       // instead of a CSEL in that case.
3663       if (TrueVal == ~FalseVal) {
3664         Opcode = AArch64ISD::CSINV;
3665       } else if (TrueVal == -FalseVal) {
3666         Opcode = AArch64ISD::CSNEG;
3667       } else if (TVal.getValueType() == MVT::i32) {
3668         // If our operands are only 32-bit wide, make sure we use 32-bit
3669         // arithmetic for the check whether we can use CSINC. This ensures that
3670         // the addition in the check will wrap around properly in case there is
3671         // an overflow (which would not be the case if we do the check with
3672         // 64-bit arithmetic).
3673         const uint32_t TrueVal32 = CTVal->getZExtValue();
3674         const uint32_t FalseVal32 = CFVal->getZExtValue();
3675
3676         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3677           Opcode = AArch64ISD::CSINC;
3678
3679           if (TrueVal32 > FalseVal32) {
3680             Swap = true;
3681           }
3682         }
3683         // 64-bit check whether we can use CSINC.
3684       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3685         Opcode = AArch64ISD::CSINC;
3686
3687         if (TrueVal > FalseVal) {
3688           Swap = true;
3689         }
3690       }
3691
3692       // Swap TVal and FVal if necessary.
3693       if (Swap) {
3694         std::swap(TVal, FVal);
3695         std::swap(CTVal, CFVal);
3696         CC = ISD::getSetCCInverse(CC, true);
3697       }
3698
3699       if (Opcode != AArch64ISD::CSEL) {
3700         // Drop FVal since we can get its value by simply inverting/negating
3701         // TVal.
3702         FVal = TVal;
3703       }
3704     }
3705
3706     SDValue CCVal;
3707     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3708
3709     EVT VT = Op.getValueType();
3710     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3711   }
3712
3713   // Now we know we're dealing with FP values.
3714   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3715   assert(LHS.getValueType() == RHS.getValueType());
3716   EVT VT = Op.getValueType();
3717
3718   // Try to match this select into a max/min operation, which have dedicated
3719   // opcode in the instruction set.
3720   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3721   // in no-NaNs mode.
3722   if (getTargetMachine().Options.NoNaNsFPMath) {
3723     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3724     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3725         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3726       CC = ISD::getSetCCSwappedOperands(CC);
3727       std::swap(MinMaxLHS, MinMaxRHS);
3728     }
3729
3730     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3731         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3732       switch (CC) {
3733       default:
3734         break;
3735       case ISD::SETGT:
3736       case ISD::SETGE:
3737       case ISD::SETUGT:
3738       case ISD::SETUGE:
3739       case ISD::SETOGT:
3740       case ISD::SETOGE:
3741         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3742         break;
3743       case ISD::SETLT:
3744       case ISD::SETLE:
3745       case ISD::SETULT:
3746       case ISD::SETULE:
3747       case ISD::SETOLT:
3748       case ISD::SETOLE:
3749         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3750         break;
3751       }
3752     }
3753   }
3754
3755   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3756   // and do the comparison.
3757   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3758
3759   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3760   // clean.  Some of them require two CSELs to implement.
3761   AArch64CC::CondCode CC1, CC2;
3762   changeFPCCToAArch64CC(CC, CC1, CC2);
3763   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3764   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3765
3766   // If we need a second CSEL, emit it, using the output of the first as the
3767   // RHS.  We're effectively OR'ing the two CC's together.
3768   if (CC2 != AArch64CC::AL) {
3769     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3770     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3771   }
3772
3773   // Otherwise, return the output of the first CSEL.
3774   return CS1;
3775 }
3776
3777 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3778                                               SelectionDAG &DAG) const {
3779   // Jump table entries as PC relative offsets. No additional tweaking
3780   // is necessary here. Just get the address of the jump table.
3781   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3782   EVT PtrVT = getPointerTy();
3783   SDLoc DL(Op);
3784
3785   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3786       !Subtarget->isTargetMachO()) {
3787     const unsigned char MO_NC = AArch64II::MO_NC;
3788     return DAG.getNode(
3789         AArch64ISD::WrapperLarge, DL, PtrVT,
3790         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3791         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3792         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3793         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3794                                AArch64II::MO_G0 | MO_NC));
3795   }
3796
3797   SDValue Hi =
3798       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3799   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3800                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3801   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3802   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3803 }
3804
3805 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3806                                                  SelectionDAG &DAG) const {
3807   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3808   EVT PtrVT = getPointerTy();
3809   SDLoc DL(Op);
3810
3811   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3812     // Use the GOT for the large code model on iOS.
3813     if (Subtarget->isTargetMachO()) {
3814       SDValue GotAddr = DAG.getTargetConstantPool(
3815           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3816           AArch64II::MO_GOT);
3817       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3818     }
3819
3820     const unsigned char MO_NC = AArch64II::MO_NC;
3821     return DAG.getNode(
3822         AArch64ISD::WrapperLarge, DL, PtrVT,
3823         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3824                                   CP->getOffset(), AArch64II::MO_G3),
3825         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3826                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3827         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3828                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3829         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3830                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3831   } else {
3832     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3833     // ELF, the only valid one on Darwin.
3834     SDValue Hi =
3835         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3836                                   CP->getOffset(), AArch64II::MO_PAGE);
3837     SDValue Lo = DAG.getTargetConstantPool(
3838         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3839         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3840
3841     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3842     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3843   }
3844 }
3845
3846 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3847                                                SelectionDAG &DAG) const {
3848   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3849   EVT PtrVT = getPointerTy();
3850   SDLoc DL(Op);
3851   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3852       !Subtarget->isTargetMachO()) {
3853     const unsigned char MO_NC = AArch64II::MO_NC;
3854     return DAG.getNode(
3855         AArch64ISD::WrapperLarge, DL, PtrVT,
3856         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3857         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3858         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3859         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3860   } else {
3861     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3862     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3863                                                              AArch64II::MO_NC);
3864     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3865     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3866   }
3867 }
3868
3869 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3870                                                  SelectionDAG &DAG) const {
3871   AArch64FunctionInfo *FuncInfo =
3872       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3873
3874   SDLoc DL(Op);
3875   SDValue FR =
3876       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3877   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3878   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3879                       MachinePointerInfo(SV), false, false, 0);
3880 }
3881
3882 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3883                                                 SelectionDAG &DAG) const {
3884   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3885   // Standard, section B.3.
3886   MachineFunction &MF = DAG.getMachineFunction();
3887   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3888   SDLoc DL(Op);
3889
3890   SDValue Chain = Op.getOperand(0);
3891   SDValue VAList = Op.getOperand(1);
3892   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3893   SmallVector<SDValue, 4> MemOps;
3894
3895   // void *__stack at offset 0
3896   SDValue Stack =
3897       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3898   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3899                                 MachinePointerInfo(SV), false, false, 8));
3900
3901   // void *__gr_top at offset 8
3902   int GPRSize = FuncInfo->getVarArgsGPRSize();
3903   if (GPRSize > 0) {
3904     SDValue GRTop, GRTopAddr;
3905
3906     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3907                             DAG.getConstant(8, getPointerTy()));
3908
3909     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3910     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3911                         DAG.getConstant(GPRSize, getPointerTy()));
3912
3913     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3914                                   MachinePointerInfo(SV, 8), false, false, 8));
3915   }
3916
3917   // void *__vr_top at offset 16
3918   int FPRSize = FuncInfo->getVarArgsFPRSize();
3919   if (FPRSize > 0) {
3920     SDValue VRTop, VRTopAddr;
3921     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3922                             DAG.getConstant(16, getPointerTy()));
3923
3924     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3925     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3926                         DAG.getConstant(FPRSize, getPointerTy()));
3927
3928     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3929                                   MachinePointerInfo(SV, 16), false, false, 8));
3930   }
3931
3932   // int __gr_offs at offset 24
3933   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3934                                    DAG.getConstant(24, getPointerTy()));
3935   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3936                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3937                                 false, 4));
3938
3939   // int __vr_offs at offset 28
3940   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3941                                    DAG.getConstant(28, getPointerTy()));
3942   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3943                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3944                                 false, 4));
3945
3946   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3947 }
3948
3949 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3950                                             SelectionDAG &DAG) const {
3951   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3952                                      : LowerAAPCS_VASTART(Op, DAG);
3953 }
3954
3955 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3956                                            SelectionDAG &DAG) const {
3957   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3958   // pointer.
3959   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3960   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3961   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3962
3963   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3964                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3965                        8, false, false, MachinePointerInfo(DestSV),
3966                        MachinePointerInfo(SrcSV));
3967 }
3968
3969 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3970   assert(Subtarget->isTargetDarwin() &&
3971          "automatic va_arg instruction only works on Darwin");
3972
3973   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3974   EVT VT = Op.getValueType();
3975   SDLoc DL(Op);
3976   SDValue Chain = Op.getOperand(0);
3977   SDValue Addr = Op.getOperand(1);
3978   unsigned Align = Op.getConstantOperandVal(3);
3979
3980   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3981                                MachinePointerInfo(V), false, false, false, 0);
3982   Chain = VAList.getValue(1);
3983
3984   if (Align > 8) {
3985     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3986     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3987                          DAG.getConstant(Align - 1, getPointerTy()));
3988     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3989                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3990   }
3991
3992   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3993   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3994
3995   // Scalar integer and FP values smaller than 64 bits are implicitly extended
3996   // up to 64 bits.  At the very least, we have to increase the striding of the
3997   // vaargs list to match this, and for FP values we need to introduce
3998   // FP_ROUND nodes as well.
3999   if (VT.isInteger() && !VT.isVector())
4000     ArgSize = 8;
4001   bool NeedFPTrunc = false;
4002   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4003     ArgSize = 8;
4004     NeedFPTrunc = true;
4005   }
4006
4007   // Increment the pointer, VAList, to the next vaarg
4008   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4009                                DAG.getConstant(ArgSize, getPointerTy()));
4010   // Store the incremented VAList to the legalized pointer
4011   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4012                                  false, false, 0);
4013
4014   // Load the actual argument out of the pointer VAList
4015   if (NeedFPTrunc) {
4016     // Load the value as an f64.
4017     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4018                                  MachinePointerInfo(), false, false, false, 0);
4019     // Round the value down to an f32.
4020     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4021                                    DAG.getIntPtrConstant(1));
4022     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4023     // Merge the rounded value with the chain output of the load.
4024     return DAG.getMergeValues(Ops, DL);
4025   }
4026
4027   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4028                      false, false, 0);
4029 }
4030
4031 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4032                                               SelectionDAG &DAG) const {
4033   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4034   MFI->setFrameAddressIsTaken(true);
4035
4036   EVT VT = Op.getValueType();
4037   SDLoc DL(Op);
4038   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4039   SDValue FrameAddr =
4040       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4041   while (Depth--)
4042     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4043                             MachinePointerInfo(), false, false, false, 0);
4044   return FrameAddr;
4045 }
4046
4047 // FIXME? Maybe this could be a TableGen attribute on some registers and
4048 // this table could be generated automatically from RegInfo.
4049 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4050                                                   EVT VT) const {
4051   unsigned Reg = StringSwitch<unsigned>(RegName)
4052                        .Case("sp", AArch64::SP)
4053                        .Default(0);
4054   if (Reg)
4055     return Reg;
4056   report_fatal_error("Invalid register name global variable");
4057 }
4058
4059 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4060                                                SelectionDAG &DAG) const {
4061   MachineFunction &MF = DAG.getMachineFunction();
4062   MachineFrameInfo *MFI = MF.getFrameInfo();
4063   MFI->setReturnAddressIsTaken(true);
4064
4065   EVT VT = Op.getValueType();
4066   SDLoc DL(Op);
4067   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4068   if (Depth) {
4069     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4070     SDValue Offset = DAG.getConstant(8, getPointerTy());
4071     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4072                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4073                        MachinePointerInfo(), false, false, false, 0);
4074   }
4075
4076   // Return LR, which contains the return address. Mark it an implicit live-in.
4077   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4078   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4079 }
4080
4081 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4082 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4083 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4084                                                     SelectionDAG &DAG) const {
4085   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4086   EVT VT = Op.getValueType();
4087   unsigned VTBits = VT.getSizeInBits();
4088   SDLoc dl(Op);
4089   SDValue ShOpLo = Op.getOperand(0);
4090   SDValue ShOpHi = Op.getOperand(1);
4091   SDValue ShAmt = Op.getOperand(2);
4092   SDValue ARMcc;
4093   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4094
4095   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4096
4097   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4098                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4099   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4100   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4101                                    DAG.getConstant(VTBits, MVT::i64));
4102   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4103
4104   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4105                                ISD::SETGE, dl, DAG);
4106   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4107
4108   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4109   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4110   SDValue Lo =
4111       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4112
4113   // AArch64 shifts larger than the register width are wrapped rather than
4114   // clamped, so we can't just emit "hi >> x".
4115   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4116   SDValue TrueValHi = Opc == ISD::SRA
4117                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4118                                         DAG.getConstant(VTBits - 1, MVT::i64))
4119                           : DAG.getConstant(0, VT);
4120   SDValue Hi =
4121       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4122
4123   SDValue Ops[2] = { Lo, Hi };
4124   return DAG.getMergeValues(Ops, dl);
4125 }
4126
4127 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4128 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4129 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4130                                                  SelectionDAG &DAG) const {
4131   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4132   EVT VT = Op.getValueType();
4133   unsigned VTBits = VT.getSizeInBits();
4134   SDLoc dl(Op);
4135   SDValue ShOpLo = Op.getOperand(0);
4136   SDValue ShOpHi = Op.getOperand(1);
4137   SDValue ShAmt = Op.getOperand(2);
4138   SDValue ARMcc;
4139
4140   assert(Op.getOpcode() == ISD::SHL_PARTS);
4141   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4142                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4143   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4144   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4145                                    DAG.getConstant(VTBits, MVT::i64));
4146   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4147   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4148
4149   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4150
4151   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4152                                ISD::SETGE, dl, DAG);
4153   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4154   SDValue Hi =
4155       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4156
4157   // AArch64 shifts of larger than register sizes are wrapped rather than
4158   // clamped, so we can't just emit "lo << a" if a is too big.
4159   SDValue TrueValLo = DAG.getConstant(0, VT);
4160   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4161   SDValue Lo =
4162       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4163
4164   SDValue Ops[2] = { Lo, Hi };
4165   return DAG.getMergeValues(Ops, dl);
4166 }
4167
4168 bool AArch64TargetLowering::isOffsetFoldingLegal(
4169     const GlobalAddressSDNode *GA) const {
4170   // The AArch64 target doesn't support folding offsets into global addresses.
4171   return false;
4172 }
4173
4174 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4175   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4176   // FIXME: We should be able to handle f128 as well with a clever lowering.
4177   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4178     return true;
4179
4180   if (VT == MVT::f64)
4181     return AArch64_AM::getFP64Imm(Imm) != -1;
4182   else if (VT == MVT::f32)
4183     return AArch64_AM::getFP32Imm(Imm) != -1;
4184   return false;
4185 }
4186
4187 //===----------------------------------------------------------------------===//
4188 //                          AArch64 Optimization Hooks
4189 //===----------------------------------------------------------------------===//
4190
4191 //===----------------------------------------------------------------------===//
4192 //                          AArch64 Inline Assembly Support
4193 //===----------------------------------------------------------------------===//
4194
4195 // Table of Constraints
4196 // TODO: This is the current set of constraints supported by ARM for the
4197 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4198 //
4199 // r - A general register
4200 // w - An FP/SIMD register of some size in the range v0-v31
4201 // x - An FP/SIMD register of some size in the range v0-v15
4202 // I - Constant that can be used with an ADD instruction
4203 // J - Constant that can be used with a SUB instruction
4204 // K - Constant that can be used with a 32-bit logical instruction
4205 // L - Constant that can be used with a 64-bit logical instruction
4206 // M - Constant that can be used as a 32-bit MOV immediate
4207 // N - Constant that can be used as a 64-bit MOV immediate
4208 // Q - A memory reference with base register and no offset
4209 // S - A symbolic address
4210 // Y - Floating point constant zero
4211 // Z - Integer constant zero
4212 //
4213 //   Note that general register operands will be output using their 64-bit x
4214 // register name, whatever the size of the variable, unless the asm operand
4215 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4216 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4217 // %q modifier.
4218
4219 /// getConstraintType - Given a constraint letter, return the type of
4220 /// constraint it is for this target.
4221 AArch64TargetLowering::ConstraintType
4222 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4223   if (Constraint.size() == 1) {
4224     switch (Constraint[0]) {
4225     default:
4226       break;
4227     case 'z':
4228       return C_Other;
4229     case 'x':
4230     case 'w':
4231       return C_RegisterClass;
4232     // An address with a single base register. Due to the way we
4233     // currently handle addresses it is the same as 'r'.
4234     case 'Q':
4235       return C_Memory;
4236     }
4237   }
4238   return TargetLowering::getConstraintType(Constraint);
4239 }
4240
4241 /// Examine constraint type and operand type and determine a weight value.
4242 /// This object must already have been set up with the operand type
4243 /// and the current alternative constraint selected.
4244 TargetLowering::ConstraintWeight
4245 AArch64TargetLowering::getSingleConstraintMatchWeight(
4246     AsmOperandInfo &info, const char *constraint) const {
4247   ConstraintWeight weight = CW_Invalid;
4248   Value *CallOperandVal = info.CallOperandVal;
4249   // If we don't have a value, we can't do a match,
4250   // but allow it at the lowest weight.
4251   if (!CallOperandVal)
4252     return CW_Default;
4253   Type *type = CallOperandVal->getType();
4254   // Look at the constraint type.
4255   switch (*constraint) {
4256   default:
4257     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4258     break;
4259   case 'x':
4260   case 'w':
4261     if (type->isFloatingPointTy() || type->isVectorTy())
4262       weight = CW_Register;
4263     break;
4264   case 'z':
4265     weight = CW_Constant;
4266     break;
4267   }
4268   return weight;
4269 }
4270
4271 std::pair<unsigned, const TargetRegisterClass *>
4272 AArch64TargetLowering::getRegForInlineAsmConstraint(
4273     const std::string &Constraint, MVT VT) const {
4274   if (Constraint.size() == 1) {
4275     switch (Constraint[0]) {
4276     case 'r':
4277       if (VT.getSizeInBits() == 64)
4278         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4279       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4280     case 'w':
4281       if (VT == MVT::f32)
4282         return std::make_pair(0U, &AArch64::FPR32RegClass);
4283       if (VT.getSizeInBits() == 64)
4284         return std::make_pair(0U, &AArch64::FPR64RegClass);
4285       if (VT.getSizeInBits() == 128)
4286         return std::make_pair(0U, &AArch64::FPR128RegClass);
4287       break;
4288     // The instructions that this constraint is designed for can
4289     // only take 128-bit registers so just use that regclass.
4290     case 'x':
4291       if (VT.getSizeInBits() == 128)
4292         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4293       break;
4294     }
4295   }
4296   if (StringRef("{cc}").equals_lower(Constraint))
4297     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4298
4299   // Use the default implementation in TargetLowering to convert the register
4300   // constraint into a member of a register class.
4301   std::pair<unsigned, const TargetRegisterClass *> Res;
4302   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4303
4304   // Not found as a standard register?
4305   if (!Res.second) {
4306     unsigned Size = Constraint.size();
4307     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4308         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4309       const std::string Reg =
4310           std::string(&Constraint[2], &Constraint[Size - 1]);
4311       int RegNo = atoi(Reg.c_str());
4312       if (RegNo >= 0 && RegNo <= 31) {
4313         // v0 - v31 are aliases of q0 - q31.
4314         // By default we'll emit v0-v31 for this unless there's a modifier where
4315         // we'll emit the correct register as well.
4316         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4317         Res.second = &AArch64::FPR128RegClass;
4318       }
4319     }
4320   }
4321
4322   return Res;
4323 }
4324
4325 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4326 /// vector.  If it is invalid, don't add anything to Ops.
4327 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4328     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4329     SelectionDAG &DAG) const {
4330   SDValue Result;
4331
4332   // Currently only support length 1 constraints.
4333   if (Constraint.length() != 1)
4334     return;
4335
4336   char ConstraintLetter = Constraint[0];
4337   switch (ConstraintLetter) {
4338   default:
4339     break;
4340
4341   // This set of constraints deal with valid constants for various instructions.
4342   // Validate and return a target constant for them if we can.
4343   case 'z': {
4344     // 'z' maps to xzr or wzr so it needs an input of 0.
4345     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4346     if (!C || C->getZExtValue() != 0)
4347       return;
4348
4349     if (Op.getValueType() == MVT::i64)
4350       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4351     else
4352       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4353     break;
4354   }
4355
4356   case 'I':
4357   case 'J':
4358   case 'K':
4359   case 'L':
4360   case 'M':
4361   case 'N':
4362     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4363     if (!C)
4364       return;
4365
4366     // Grab the value and do some validation.
4367     uint64_t CVal = C->getZExtValue();
4368     switch (ConstraintLetter) {
4369     // The I constraint applies only to simple ADD or SUB immediate operands:
4370     // i.e. 0 to 4095 with optional shift by 12
4371     // The J constraint applies only to ADD or SUB immediates that would be
4372     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4373     // instruction [or vice versa], in other words -1 to -4095 with optional
4374     // left shift by 12.
4375     case 'I':
4376       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4377         break;
4378       return;
4379     case 'J': {
4380       uint64_t NVal = -C->getSExtValue();
4381       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4382         CVal = C->getSExtValue();
4383         break;
4384       }
4385       return;
4386     }
4387     // The K and L constraints apply *only* to logical immediates, including
4388     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4389     // been removed and MOV should be used). So these constraints have to
4390     // distinguish between bit patterns that are valid 32-bit or 64-bit
4391     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4392     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4393     // versa.
4394     case 'K':
4395       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4396         break;
4397       return;
4398     case 'L':
4399       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4400         break;
4401       return;
4402     // The M and N constraints are a superset of K and L respectively, for use
4403     // with the MOV (immediate) alias. As well as the logical immediates they
4404     // also match 32 or 64-bit immediates that can be loaded either using a
4405     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4406     // (M) or 64-bit 0x1234000000000000 (N) etc.
4407     // As a note some of this code is liberally stolen from the asm parser.
4408     case 'M': {
4409       if (!isUInt<32>(CVal))
4410         return;
4411       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4412         break;
4413       if ((CVal & 0xFFFF) == CVal)
4414         break;
4415       if ((CVal & 0xFFFF0000ULL) == CVal)
4416         break;
4417       uint64_t NCVal = ~(uint32_t)CVal;
4418       if ((NCVal & 0xFFFFULL) == NCVal)
4419         break;
4420       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4421         break;
4422       return;
4423     }
4424     case 'N': {
4425       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4426         break;
4427       if ((CVal & 0xFFFFULL) == CVal)
4428         break;
4429       if ((CVal & 0xFFFF0000ULL) == CVal)
4430         break;
4431       if ((CVal & 0xFFFF00000000ULL) == CVal)
4432         break;
4433       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4434         break;
4435       uint64_t NCVal = ~CVal;
4436       if ((NCVal & 0xFFFFULL) == NCVal)
4437         break;
4438       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4439         break;
4440       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4441         break;
4442       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4443         break;
4444       return;
4445     }
4446     default:
4447       return;
4448     }
4449
4450     // All assembler immediates are 64-bit integers.
4451     Result = DAG.getTargetConstant(CVal, MVT::i64);
4452     break;
4453   }
4454
4455   if (Result.getNode()) {
4456     Ops.push_back(Result);
4457     return;
4458   }
4459
4460   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4461 }
4462
4463 //===----------------------------------------------------------------------===//
4464 //                     AArch64 Advanced SIMD Support
4465 //===----------------------------------------------------------------------===//
4466
4467 /// WidenVector - Given a value in the V64 register class, produce the
4468 /// equivalent value in the V128 register class.
4469 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4470   EVT VT = V64Reg.getValueType();
4471   unsigned NarrowSize = VT.getVectorNumElements();
4472   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4473   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4474   SDLoc DL(V64Reg);
4475
4476   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4477                      V64Reg, DAG.getConstant(0, MVT::i32));
4478 }
4479
4480 /// getExtFactor - Determine the adjustment factor for the position when
4481 /// generating an "extract from vector registers" instruction.
4482 static unsigned getExtFactor(SDValue &V) {
4483   EVT EltType = V.getValueType().getVectorElementType();
4484   return EltType.getSizeInBits() / 8;
4485 }
4486
4487 /// NarrowVector - Given a value in the V128 register class, produce the
4488 /// equivalent value in the V64 register class.
4489 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4490   EVT VT = V128Reg.getValueType();
4491   unsigned WideSize = VT.getVectorNumElements();
4492   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4493   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4494   SDLoc DL(V128Reg);
4495
4496   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4497 }
4498
4499 // Gather data to see if the operation can be modelled as a
4500 // shuffle in combination with VEXTs.
4501 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4502                                                   SelectionDAG &DAG) const {
4503   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4504   SDLoc dl(Op);
4505   EVT VT = Op.getValueType();
4506   unsigned NumElts = VT.getVectorNumElements();
4507
4508   struct ShuffleSourceInfo {
4509     SDValue Vec;
4510     unsigned MinElt;
4511     unsigned MaxElt;
4512
4513     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4514     // be compatible with the shuffle we intend to construct. As a result
4515     // ShuffleVec will be some sliding window into the original Vec.
4516     SDValue ShuffleVec;
4517
4518     // Code should guarantee that element i in Vec starts at element "WindowBase
4519     // + i * WindowScale in ShuffleVec".
4520     int WindowBase;
4521     int WindowScale;
4522
4523     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4524     ShuffleSourceInfo(SDValue Vec)
4525         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4526           WindowScale(1) {}
4527   };
4528
4529   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4530   // node.
4531   SmallVector<ShuffleSourceInfo, 2> Sources;
4532   for (unsigned i = 0; i < NumElts; ++i) {
4533     SDValue V = Op.getOperand(i);
4534     if (V.getOpcode() == ISD::UNDEF)
4535       continue;
4536     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4537       // A shuffle can only come from building a vector from various
4538       // elements of other vectors.
4539       return SDValue();
4540     }
4541
4542     // Add this element source to the list if it's not already there.
4543     SDValue SourceVec = V.getOperand(0);
4544     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4545     if (Source == Sources.end())
4546       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4547
4548     // Update the minimum and maximum lane number seen.
4549     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4550     Source->MinElt = std::min(Source->MinElt, EltNo);
4551     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4552   }
4553
4554   // Currently only do something sane when at most two source vectors
4555   // are involved.
4556   if (Sources.size() > 2)
4557     return SDValue();
4558
4559   // Find out the smallest element size among result and two sources, and use
4560   // it as element size to build the shuffle_vector.
4561   EVT SmallestEltTy = VT.getVectorElementType();
4562   for (auto &Source : Sources) {
4563     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4564     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4565       SmallestEltTy = SrcEltTy;
4566     }
4567   }
4568   unsigned ResMultiplier =
4569       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4570   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4571   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4572
4573   // If the source vector is too wide or too narrow, we may nevertheless be able
4574   // to construct a compatible shuffle either by concatenating it with UNDEF or
4575   // extracting a suitable range of elements.
4576   for (auto &Src : Sources) {
4577     EVT SrcVT = Src.ShuffleVec.getValueType();
4578
4579     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4580       continue;
4581
4582     // This stage of the search produces a source with the same element type as
4583     // the original, but with a total width matching the BUILD_VECTOR output.
4584     EVT EltVT = SrcVT.getVectorElementType();
4585     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4586     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4587
4588     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4589       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4590       // We can pad out the smaller vector for free, so if it's part of a
4591       // shuffle...
4592       Src.ShuffleVec =
4593           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4594                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4595       continue;
4596     }
4597
4598     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4599
4600     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4601       // Span too large for a VEXT to cope
4602       return SDValue();
4603     }
4604
4605     if (Src.MinElt >= NumSrcElts) {
4606       // The extraction can just take the second half
4607       Src.ShuffleVec =
4608           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4609                       DAG.getConstant(NumSrcElts, MVT::i64));
4610       Src.WindowBase = -NumSrcElts;
4611     } else if (Src.MaxElt < NumSrcElts) {
4612       // The extraction can just take the first half
4613       Src.ShuffleVec =
4614           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4615                       DAG.getConstant(0, MVT::i64));
4616     } else {
4617       // An actual VEXT is needed
4618       SDValue VEXTSrc1 =
4619           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4620                       DAG.getConstant(0, MVT::i64));
4621       SDValue VEXTSrc2 =
4622           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4623                       DAG.getConstant(NumSrcElts, MVT::i64));
4624       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4625
4626       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4627                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4628       Src.WindowBase = -Src.MinElt;
4629     }
4630   }
4631
4632   // Another possible incompatibility occurs from the vector element types. We
4633   // can fix this by bitcasting the source vectors to the same type we intend
4634   // for the shuffle.
4635   for (auto &Src : Sources) {
4636     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4637     if (SrcEltTy == SmallestEltTy)
4638       continue;
4639     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4640     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4641     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4642     Src.WindowBase *= Src.WindowScale;
4643   }
4644
4645   // Final sanity check before we try to actually produce a shuffle.
4646   DEBUG(
4647     for (auto Src : Sources)
4648       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4649   );
4650
4651   // The stars all align, our next step is to produce the mask for the shuffle.
4652   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4653   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4654   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4655     SDValue Entry = Op.getOperand(i);
4656     if (Entry.getOpcode() == ISD::UNDEF)
4657       continue;
4658
4659     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4660     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4661
4662     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4663     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4664     // segment.
4665     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4666     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4667                                VT.getVectorElementType().getSizeInBits());
4668     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4669
4670     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4671     // starting at the appropriate offset.
4672     int *LaneMask = &Mask[i * ResMultiplier];
4673
4674     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4675     ExtractBase += NumElts * (Src - Sources.begin());
4676     for (int j = 0; j < LanesDefined; ++j)
4677       LaneMask[j] = ExtractBase + j;
4678   }
4679
4680   // Final check before we try to produce nonsense...
4681   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4682     return SDValue();
4683
4684   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4685   for (unsigned i = 0; i < Sources.size(); ++i)
4686     ShuffleOps[i] = Sources[i].ShuffleVec;
4687
4688   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4689                                          ShuffleOps[1], &Mask[0]);
4690   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4691 }
4692
4693 // check if an EXT instruction can handle the shuffle mask when the
4694 // vector sources of the shuffle are the same.
4695 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4696   unsigned NumElts = VT.getVectorNumElements();
4697
4698   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4699   if (M[0] < 0)
4700     return false;
4701
4702   Imm = M[0];
4703
4704   // If this is a VEXT shuffle, the immediate value is the index of the first
4705   // element.  The other shuffle indices must be the successive elements after
4706   // the first one.
4707   unsigned ExpectedElt = Imm;
4708   for (unsigned i = 1; i < NumElts; ++i) {
4709     // Increment the expected index.  If it wraps around, just follow it
4710     // back to index zero and keep going.
4711     ++ExpectedElt;
4712     if (ExpectedElt == NumElts)
4713       ExpectedElt = 0;
4714
4715     if (M[i] < 0)
4716       continue; // ignore UNDEF indices
4717     if (ExpectedElt != static_cast<unsigned>(M[i]))
4718       return false;
4719   }
4720
4721   return true;
4722 }
4723
4724 // check if an EXT instruction can handle the shuffle mask when the
4725 // vector sources of the shuffle are different.
4726 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4727                       unsigned &Imm) {
4728   // Look for the first non-undef element.
4729   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4730       [](int Elt) {return Elt >= 0;});
4731
4732   // Benefit form APInt to handle overflow when calculating expected element.
4733   unsigned NumElts = VT.getVectorNumElements();
4734   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4735   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4736   // The following shuffle indices must be the successive elements after the
4737   // first real element.
4738   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4739       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4740   if (FirstWrongElt != M.end())
4741     return false;
4742
4743   // The index of an EXT is the first element if it is not UNDEF.
4744   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4745   // value of the first element.  E.g.
4746   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4747   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4748   // ExpectedElt is the last mask index plus 1.
4749   Imm = ExpectedElt.getZExtValue();
4750
4751   // There are two difference cases requiring to reverse input vectors.
4752   // For example, for vector <4 x i32> we have the following cases,
4753   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4754   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4755   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4756   // to reverse two input vectors.
4757   if (Imm < NumElts)
4758     ReverseEXT = true;
4759   else
4760     Imm -= NumElts;
4761
4762   return true;
4763 }
4764
4765 /// isREVMask - Check if a vector shuffle corresponds to a REV
4766 /// instruction with the specified blocksize.  (The order of the elements
4767 /// within each block of the vector is reversed.)
4768 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4769   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4770          "Only possible block sizes for REV are: 16, 32, 64");
4771
4772   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4773   if (EltSz == 64)
4774     return false;
4775
4776   unsigned NumElts = VT.getVectorNumElements();
4777   unsigned BlockElts = M[0] + 1;
4778   // If the first shuffle index is UNDEF, be optimistic.
4779   if (M[0] < 0)
4780     BlockElts = BlockSize / EltSz;
4781
4782   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4783     return false;
4784
4785   for (unsigned i = 0; i < NumElts; ++i) {
4786     if (M[i] < 0)
4787       continue; // ignore UNDEF indices
4788     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4789       return false;
4790   }
4791
4792   return true;
4793 }
4794
4795 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4796   unsigned NumElts = VT.getVectorNumElements();
4797   WhichResult = (M[0] == 0 ? 0 : 1);
4798   unsigned Idx = WhichResult * NumElts / 2;
4799   for (unsigned i = 0; i != NumElts; i += 2) {
4800     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4801         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4802       return false;
4803     Idx += 1;
4804   }
4805
4806   return true;
4807 }
4808
4809 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4810   unsigned NumElts = VT.getVectorNumElements();
4811   WhichResult = (M[0] == 0 ? 0 : 1);
4812   for (unsigned i = 0; i != NumElts; ++i) {
4813     if (M[i] < 0)
4814       continue; // ignore UNDEF indices
4815     if ((unsigned)M[i] != 2 * i + WhichResult)
4816       return false;
4817   }
4818
4819   return true;
4820 }
4821
4822 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4823   unsigned NumElts = VT.getVectorNumElements();
4824   WhichResult = (M[0] == 0 ? 0 : 1);
4825   for (unsigned i = 0; i < NumElts; i += 2) {
4826     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4827         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4828       return false;
4829   }
4830   return true;
4831 }
4832
4833 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4834 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4835 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4836 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4837   unsigned NumElts = VT.getVectorNumElements();
4838   WhichResult = (M[0] == 0 ? 0 : 1);
4839   unsigned Idx = WhichResult * NumElts / 2;
4840   for (unsigned i = 0; i != NumElts; i += 2) {
4841     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4842         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4843       return false;
4844     Idx += 1;
4845   }
4846
4847   return true;
4848 }
4849
4850 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4851 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4852 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4853 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4854   unsigned Half = VT.getVectorNumElements() / 2;
4855   WhichResult = (M[0] == 0 ? 0 : 1);
4856   for (unsigned j = 0; j != 2; ++j) {
4857     unsigned Idx = WhichResult;
4858     for (unsigned i = 0; i != Half; ++i) {
4859       int MIdx = M[i + j * Half];
4860       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4861         return false;
4862       Idx += 2;
4863     }
4864   }
4865
4866   return true;
4867 }
4868
4869 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4870 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4871 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4872 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4873   unsigned NumElts = VT.getVectorNumElements();
4874   WhichResult = (M[0] == 0 ? 0 : 1);
4875   for (unsigned i = 0; i < NumElts; i += 2) {
4876     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4877         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4878       return false;
4879   }
4880   return true;
4881 }
4882
4883 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4884                       bool &DstIsLeft, int &Anomaly) {
4885   if (M.size() != static_cast<size_t>(NumInputElements))
4886     return false;
4887
4888   int NumLHSMatch = 0, NumRHSMatch = 0;
4889   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4890
4891   for (int i = 0; i < NumInputElements; ++i) {
4892     if (M[i] == -1) {
4893       ++NumLHSMatch;
4894       ++NumRHSMatch;
4895       continue;
4896     }
4897
4898     if (M[i] == i)
4899       ++NumLHSMatch;
4900     else
4901       LastLHSMismatch = i;
4902
4903     if (M[i] == i + NumInputElements)
4904       ++NumRHSMatch;
4905     else
4906       LastRHSMismatch = i;
4907   }
4908
4909   if (NumLHSMatch == NumInputElements - 1) {
4910     DstIsLeft = true;
4911     Anomaly = LastLHSMismatch;
4912     return true;
4913   } else if (NumRHSMatch == NumInputElements - 1) {
4914     DstIsLeft = false;
4915     Anomaly = LastRHSMismatch;
4916     return true;
4917   }
4918
4919   return false;
4920 }
4921
4922 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4923   if (VT.getSizeInBits() != 128)
4924     return false;
4925
4926   unsigned NumElts = VT.getVectorNumElements();
4927
4928   for (int I = 0, E = NumElts / 2; I != E; I++) {
4929     if (Mask[I] != I)
4930       return false;
4931   }
4932
4933   int Offset = NumElts / 2;
4934   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4935     if (Mask[I] != I + SplitLHS * Offset)
4936       return false;
4937   }
4938
4939   return true;
4940 }
4941
4942 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4943   SDLoc DL(Op);
4944   EVT VT = Op.getValueType();
4945   SDValue V0 = Op.getOperand(0);
4946   SDValue V1 = Op.getOperand(1);
4947   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4948
4949   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4950       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4951     return SDValue();
4952
4953   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4954
4955   if (!isConcatMask(Mask, VT, SplitV0))
4956     return SDValue();
4957
4958   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4959                                 VT.getVectorNumElements() / 2);
4960   if (SplitV0) {
4961     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4962                      DAG.getConstant(0, MVT::i64));
4963   }
4964   if (V1.getValueType().getSizeInBits() == 128) {
4965     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4966                      DAG.getConstant(0, MVT::i64));
4967   }
4968   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4969 }
4970
4971 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4972 /// the specified operations to build the shuffle.
4973 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4974                                       SDValue RHS, SelectionDAG &DAG,
4975                                       SDLoc dl) {
4976   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4977   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4978   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4979
4980   enum {
4981     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4982     OP_VREV,
4983     OP_VDUP0,
4984     OP_VDUP1,
4985     OP_VDUP2,
4986     OP_VDUP3,
4987     OP_VEXT1,
4988     OP_VEXT2,
4989     OP_VEXT3,
4990     OP_VUZPL, // VUZP, left result
4991     OP_VUZPR, // VUZP, right result
4992     OP_VZIPL, // VZIP, left result
4993     OP_VZIPR, // VZIP, right result
4994     OP_VTRNL, // VTRN, left result
4995     OP_VTRNR  // VTRN, right result
4996   };
4997
4998   if (OpNum == OP_COPY) {
4999     if (LHSID == (1 * 9 + 2) * 9 + 3)
5000       return LHS;
5001     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5002     return RHS;
5003   }
5004
5005   SDValue OpLHS, OpRHS;
5006   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5007   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5008   EVT VT = OpLHS.getValueType();
5009
5010   switch (OpNum) {
5011   default:
5012     llvm_unreachable("Unknown shuffle opcode!");
5013   case OP_VREV:
5014     // VREV divides the vector in half and swaps within the half.
5015     if (VT.getVectorElementType() == MVT::i32 ||
5016         VT.getVectorElementType() == MVT::f32)
5017       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5018     // vrev <4 x i16> -> REV32
5019     if (VT.getVectorElementType() == MVT::i16 ||
5020         VT.getVectorElementType() == MVT::f16)
5021       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5022     // vrev <4 x i8> -> REV16
5023     assert(VT.getVectorElementType() == MVT::i8);
5024     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5025   case OP_VDUP0:
5026   case OP_VDUP1:
5027   case OP_VDUP2:
5028   case OP_VDUP3: {
5029     EVT EltTy = VT.getVectorElementType();
5030     unsigned Opcode;
5031     if (EltTy == MVT::i8)
5032       Opcode = AArch64ISD::DUPLANE8;
5033     else if (EltTy == MVT::i16)
5034       Opcode = AArch64ISD::DUPLANE16;
5035     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5036       Opcode = AArch64ISD::DUPLANE32;
5037     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5038       Opcode = AArch64ISD::DUPLANE64;
5039     else
5040       llvm_unreachable("Invalid vector element type?");
5041
5042     if (VT.getSizeInBits() == 64)
5043       OpLHS = WidenVector(OpLHS, DAG);
5044     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
5045     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5046   }
5047   case OP_VEXT1:
5048   case OP_VEXT2:
5049   case OP_VEXT3: {
5050     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5051     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5052                        DAG.getConstant(Imm, MVT::i32));
5053   }
5054   case OP_VUZPL:
5055     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5056                        OpRHS);
5057   case OP_VUZPR:
5058     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5059                        OpRHS);
5060   case OP_VZIPL:
5061     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5062                        OpRHS);
5063   case OP_VZIPR:
5064     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5065                        OpRHS);
5066   case OP_VTRNL:
5067     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5068                        OpRHS);
5069   case OP_VTRNR:
5070     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5071                        OpRHS);
5072   }
5073 }
5074
5075 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5076                            SelectionDAG &DAG) {
5077   // Check to see if we can use the TBL instruction.
5078   SDValue V1 = Op.getOperand(0);
5079   SDValue V2 = Op.getOperand(1);
5080   SDLoc DL(Op);
5081
5082   EVT EltVT = Op.getValueType().getVectorElementType();
5083   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5084
5085   SmallVector<SDValue, 8> TBLMask;
5086   for (int Val : ShuffleMask) {
5087     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5088       unsigned Offset = Byte + Val * BytesPerElt;
5089       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
5090     }
5091   }
5092
5093   MVT IndexVT = MVT::v8i8;
5094   unsigned IndexLen = 8;
5095   if (Op.getValueType().getSizeInBits() == 128) {
5096     IndexVT = MVT::v16i8;
5097     IndexLen = 16;
5098   }
5099
5100   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5101   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5102
5103   SDValue Shuffle;
5104   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5105     if (IndexLen == 8)
5106       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5107     Shuffle = DAG.getNode(
5108         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5109         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5110         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5111                     makeArrayRef(TBLMask.data(), IndexLen)));
5112   } else {
5113     if (IndexLen == 8) {
5114       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5115       Shuffle = DAG.getNode(
5116           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5117           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5118           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5119                       makeArrayRef(TBLMask.data(), IndexLen)));
5120     } else {
5121       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5122       // cannot currently represent the register constraints on the input
5123       // table registers.
5124       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5125       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5126       //                               &TBLMask[0], IndexLen));
5127       Shuffle = DAG.getNode(
5128           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5129           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
5130           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5131                       makeArrayRef(TBLMask.data(), IndexLen)));
5132     }
5133   }
5134   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5135 }
5136
5137 static unsigned getDUPLANEOp(EVT EltType) {
5138   if (EltType == MVT::i8)
5139     return AArch64ISD::DUPLANE8;
5140   if (EltType == MVT::i16 || EltType == MVT::f16)
5141     return AArch64ISD::DUPLANE16;
5142   if (EltType == MVT::i32 || EltType == MVT::f32)
5143     return AArch64ISD::DUPLANE32;
5144   if (EltType == MVT::i64 || EltType == MVT::f64)
5145     return AArch64ISD::DUPLANE64;
5146
5147   llvm_unreachable("Invalid vector element type?");
5148 }
5149
5150 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5151                                                    SelectionDAG &DAG) const {
5152   SDLoc dl(Op);
5153   EVT VT = Op.getValueType();
5154
5155   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5156
5157   // Convert shuffles that are directly supported on NEON to target-specific
5158   // DAG nodes, instead of keeping them as shuffles and matching them again
5159   // during code selection.  This is more efficient and avoids the possibility
5160   // of inconsistencies between legalization and selection.
5161   ArrayRef<int> ShuffleMask = SVN->getMask();
5162
5163   SDValue V1 = Op.getOperand(0);
5164   SDValue V2 = Op.getOperand(1);
5165
5166   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5167                                        V1.getValueType().getSimpleVT())) {
5168     int Lane = SVN->getSplatIndex();
5169     // If this is undef splat, generate it via "just" vdup, if possible.
5170     if (Lane == -1)
5171       Lane = 0;
5172
5173     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5174       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5175                          V1.getOperand(0));
5176     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5177     // constant. If so, we can just reference the lane's definition directly.
5178     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5179         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5180       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5181
5182     // Otherwise, duplicate from the lane of the input vector.
5183     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5184
5185     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5186     // to make a vector of the same size as this SHUFFLE. We can ignore the
5187     // extract entirely, and canonicalise the concat using WidenVector.
5188     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5189       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5190       V1 = V1.getOperand(0);
5191     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5192       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5193       Lane -= Idx * VT.getVectorNumElements() / 2;
5194       V1 = WidenVector(V1.getOperand(Idx), DAG);
5195     } else if (VT.getSizeInBits() == 64)
5196       V1 = WidenVector(V1, DAG);
5197
5198     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5199   }
5200
5201   if (isREVMask(ShuffleMask, VT, 64))
5202     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5203   if (isREVMask(ShuffleMask, VT, 32))
5204     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5205   if (isREVMask(ShuffleMask, VT, 16))
5206     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5207
5208   bool ReverseEXT = false;
5209   unsigned Imm;
5210   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5211     if (ReverseEXT)
5212       std::swap(V1, V2);
5213     Imm *= getExtFactor(V1);
5214     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5215                        DAG.getConstant(Imm, MVT::i32));
5216   } else if (V2->getOpcode() == ISD::UNDEF &&
5217              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5218     Imm *= getExtFactor(V1);
5219     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5220                        DAG.getConstant(Imm, MVT::i32));
5221   }
5222
5223   unsigned WhichResult;
5224   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5225     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5226     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5227   }
5228   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5229     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5230     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5231   }
5232   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5233     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5234     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5235   }
5236
5237   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5238     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5239     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5240   }
5241   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5242     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5243     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5244   }
5245   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5246     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5247     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5248   }
5249
5250   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5251   if (Concat.getNode())
5252     return Concat;
5253
5254   bool DstIsLeft;
5255   int Anomaly;
5256   int NumInputElements = V1.getValueType().getVectorNumElements();
5257   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5258     SDValue DstVec = DstIsLeft ? V1 : V2;
5259     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5260
5261     SDValue SrcVec = V1;
5262     int SrcLane = ShuffleMask[Anomaly];
5263     if (SrcLane >= NumInputElements) {
5264       SrcVec = V2;
5265       SrcLane -= VT.getVectorNumElements();
5266     }
5267     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5268
5269     EVT ScalarVT = VT.getVectorElementType();
5270
5271     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5272       ScalarVT = MVT::i32;
5273
5274     return DAG.getNode(
5275         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5276         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5277         DstLaneV);
5278   }
5279
5280   // If the shuffle is not directly supported and it has 4 elements, use
5281   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5282   unsigned NumElts = VT.getVectorNumElements();
5283   if (NumElts == 4) {
5284     unsigned PFIndexes[4];
5285     for (unsigned i = 0; i != 4; ++i) {
5286       if (ShuffleMask[i] < 0)
5287         PFIndexes[i] = 8;
5288       else
5289         PFIndexes[i] = ShuffleMask[i];
5290     }
5291
5292     // Compute the index in the perfect shuffle table.
5293     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5294                             PFIndexes[2] * 9 + PFIndexes[3];
5295     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5296     unsigned Cost = (PFEntry >> 30);
5297
5298     if (Cost <= 4)
5299       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5300   }
5301
5302   return GenerateTBL(Op, ShuffleMask, DAG);
5303 }
5304
5305 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5306                                APInt &UndefBits) {
5307   EVT VT = BVN->getValueType(0);
5308   APInt SplatBits, SplatUndef;
5309   unsigned SplatBitSize;
5310   bool HasAnyUndefs;
5311   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5312     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5313
5314     for (unsigned i = 0; i < NumSplats; ++i) {
5315       CnstBits <<= SplatBitSize;
5316       UndefBits <<= SplatBitSize;
5317       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5318       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5319     }
5320
5321     return true;
5322   }
5323
5324   return false;
5325 }
5326
5327 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5328                                               SelectionDAG &DAG) const {
5329   BuildVectorSDNode *BVN =
5330       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5331   SDValue LHS = Op.getOperand(0);
5332   SDLoc dl(Op);
5333   EVT VT = Op.getValueType();
5334
5335   if (!BVN)
5336     return Op;
5337
5338   APInt CnstBits(VT.getSizeInBits(), 0);
5339   APInt UndefBits(VT.getSizeInBits(), 0);
5340   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5341     // We only have BIC vector immediate instruction, which is and-not.
5342     CnstBits = ~CnstBits;
5343
5344     // We make use of a little bit of goto ickiness in order to avoid having to
5345     // duplicate the immediate matching logic for the undef toggled case.
5346     bool SecondTry = false;
5347   AttemptModImm:
5348
5349     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5350       CnstBits = CnstBits.zextOrTrunc(64);
5351       uint64_t CnstVal = CnstBits.getZExtValue();
5352
5353       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5354         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5355         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5356         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5357                                   DAG.getConstant(CnstVal, MVT::i32),
5358                                   DAG.getConstant(0, MVT::i32));
5359         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5360       }
5361
5362       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5363         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5364         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5365         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5366                                   DAG.getConstant(CnstVal, MVT::i32),
5367                                   DAG.getConstant(8, MVT::i32));
5368         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5369       }
5370
5371       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5372         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5373         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5374         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5375                                   DAG.getConstant(CnstVal, MVT::i32),
5376                                   DAG.getConstant(16, MVT::i32));
5377         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5378       }
5379
5380       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5381         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5382         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5383         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5384                                   DAG.getConstant(CnstVal, MVT::i32),
5385                                   DAG.getConstant(24, MVT::i32));
5386         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5387       }
5388
5389       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5390         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5391         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5392         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5393                                   DAG.getConstant(CnstVal, MVT::i32),
5394                                   DAG.getConstant(0, MVT::i32));
5395         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5396       }
5397
5398       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5399         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5400         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5401         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5402                                   DAG.getConstant(CnstVal, MVT::i32),
5403                                   DAG.getConstant(8, MVT::i32));
5404         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5405       }
5406     }
5407
5408     if (SecondTry)
5409       goto FailedModImm;
5410     SecondTry = true;
5411     CnstBits = ~UndefBits;
5412     goto AttemptModImm;
5413   }
5414
5415 // We can always fall back to a non-immediate AND.
5416 FailedModImm:
5417   return Op;
5418 }
5419
5420 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5421 // consists of only the same constant int value, returned in reference arg
5422 // ConstVal
5423 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5424                                      uint64_t &ConstVal) {
5425   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5426   if (!Bvec)
5427     return false;
5428   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5429   if (!FirstElt)
5430     return false;
5431   EVT VT = Bvec->getValueType(0);
5432   unsigned NumElts = VT.getVectorNumElements();
5433   for (unsigned i = 1; i < NumElts; ++i)
5434     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5435       return false;
5436   ConstVal = FirstElt->getZExtValue();
5437   return true;
5438 }
5439
5440 static unsigned getIntrinsicID(const SDNode *N) {
5441   unsigned Opcode = N->getOpcode();
5442   switch (Opcode) {
5443   default:
5444     return Intrinsic::not_intrinsic;
5445   case ISD::INTRINSIC_WO_CHAIN: {
5446     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5447     if (IID < Intrinsic::num_intrinsics)
5448       return IID;
5449     return Intrinsic::not_intrinsic;
5450   }
5451   }
5452 }
5453
5454 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5455 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5456 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5457 // Also, logical shift right -> sri, with the same structure.
5458 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5459   EVT VT = N->getValueType(0);
5460
5461   if (!VT.isVector())
5462     return SDValue();
5463
5464   SDLoc DL(N);
5465
5466   // Is the first op an AND?
5467   const SDValue And = N->getOperand(0);
5468   if (And.getOpcode() != ISD::AND)
5469     return SDValue();
5470
5471   // Is the second op an shl or lshr?
5472   SDValue Shift = N->getOperand(1);
5473   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5474   // or AArch64ISD::VLSHR vector, #shift
5475   unsigned ShiftOpc = Shift.getOpcode();
5476   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5477     return SDValue();
5478   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5479
5480   // Is the shift amount constant?
5481   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5482   if (!C2node)
5483     return SDValue();
5484
5485   // Is the and mask vector all constant?
5486   uint64_t C1;
5487   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5488     return SDValue();
5489
5490   // Is C1 == ~C2, taking into account how much one can shift elements of a
5491   // particular size?
5492   uint64_t C2 = C2node->getZExtValue();
5493   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5494   if (C2 > ElemSizeInBits)
5495     return SDValue();
5496   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5497   if ((C1 & ElemMask) != (~C2 & ElemMask))
5498     return SDValue();
5499
5500   SDValue X = And.getOperand(0);
5501   SDValue Y = Shift.getOperand(0);
5502
5503   unsigned Intrin =
5504       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5505   SDValue ResultSLI =
5506       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5507                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5508
5509   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5510   DEBUG(N->dump(&DAG));
5511   DEBUG(dbgs() << "into: \n");
5512   DEBUG(ResultSLI->dump(&DAG));
5513
5514   ++NumShiftInserts;
5515   return ResultSLI;
5516 }
5517
5518 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5519                                              SelectionDAG &DAG) const {
5520   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5521   if (EnableAArch64SlrGeneration) {
5522     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5523     if (Res.getNode())
5524       return Res;
5525   }
5526
5527   BuildVectorSDNode *BVN =
5528       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5529   SDValue LHS = Op.getOperand(1);
5530   SDLoc dl(Op);
5531   EVT VT = Op.getValueType();
5532
5533   // OR commutes, so try swapping the operands.
5534   if (!BVN) {
5535     LHS = Op.getOperand(0);
5536     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5537   }
5538   if (!BVN)
5539     return Op;
5540
5541   APInt CnstBits(VT.getSizeInBits(), 0);
5542   APInt UndefBits(VT.getSizeInBits(), 0);
5543   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5544     // We make use of a little bit of goto ickiness in order to avoid having to
5545     // duplicate the immediate matching logic for the undef toggled case.
5546     bool SecondTry = false;
5547   AttemptModImm:
5548
5549     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5550       CnstBits = CnstBits.zextOrTrunc(64);
5551       uint64_t CnstVal = CnstBits.getZExtValue();
5552
5553       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5554         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5555         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5556         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5557                                   DAG.getConstant(CnstVal, MVT::i32),
5558                                   DAG.getConstant(0, MVT::i32));
5559         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5560       }
5561
5562       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5563         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5564         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5565         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5566                                   DAG.getConstant(CnstVal, MVT::i32),
5567                                   DAG.getConstant(8, MVT::i32));
5568         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5569       }
5570
5571       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5572         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5573         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5574         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5575                                   DAG.getConstant(CnstVal, MVT::i32),
5576                                   DAG.getConstant(16, MVT::i32));
5577         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5578       }
5579
5580       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5581         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5582         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5583         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5584                                   DAG.getConstant(CnstVal, MVT::i32),
5585                                   DAG.getConstant(24, MVT::i32));
5586         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5587       }
5588
5589       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5590         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5591         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5592         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5593                                   DAG.getConstant(CnstVal, MVT::i32),
5594                                   DAG.getConstant(0, MVT::i32));
5595         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5596       }
5597
5598       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5599         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5600         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5601         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5602                                   DAG.getConstant(CnstVal, MVT::i32),
5603                                   DAG.getConstant(8, MVT::i32));
5604         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5605       }
5606     }
5607
5608     if (SecondTry)
5609       goto FailedModImm;
5610     SecondTry = true;
5611     CnstBits = UndefBits;
5612     goto AttemptModImm;
5613   }
5614
5615 // We can always fall back to a non-immediate OR.
5616 FailedModImm:
5617   return Op;
5618 }
5619
5620 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5621 // be truncated to fit element width.
5622 static SDValue NormalizeBuildVector(SDValue Op,
5623                                     SelectionDAG &DAG) {
5624   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5625   SDLoc dl(Op);
5626   EVT VT = Op.getValueType();
5627   EVT EltTy= VT.getVectorElementType();
5628
5629   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5630     return Op;
5631
5632   SmallVector<SDValue, 16> Ops;
5633   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5634     SDValue Lane = Op.getOperand(I);
5635     if (Lane.getOpcode() == ISD::Constant) {
5636       APInt LowBits(EltTy.getSizeInBits(),
5637                     cast<ConstantSDNode>(Lane)->getZExtValue());
5638       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5639     }
5640     Ops.push_back(Lane);
5641   }
5642   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5643 }
5644
5645 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5646                                                  SelectionDAG &DAG) const {
5647   SDLoc dl(Op);
5648   EVT VT = Op.getValueType();
5649   Op = NormalizeBuildVector(Op, DAG);
5650   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5651
5652   APInt CnstBits(VT.getSizeInBits(), 0);
5653   APInt UndefBits(VT.getSizeInBits(), 0);
5654   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5655     // We make use of a little bit of goto ickiness in order to avoid having to
5656     // duplicate the immediate matching logic for the undef toggled case.
5657     bool SecondTry = false;
5658   AttemptModImm:
5659
5660     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5661       CnstBits = CnstBits.zextOrTrunc(64);
5662       uint64_t CnstVal = CnstBits.getZExtValue();
5663
5664       // Certain magic vector constants (used to express things like NOT
5665       // and NEG) are passed through unmodified.  This allows codegen patterns
5666       // for these operations to match.  Special-purpose patterns will lower
5667       // these immediates to MOVIs if it proves necessary.
5668       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5669         return Op;
5670
5671       // The many faces of MOVI...
5672       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5673         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5674         if (VT.getSizeInBits() == 128) {
5675           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5676                                     DAG.getConstant(CnstVal, MVT::i32));
5677           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5678         }
5679
5680         // Support the V64 version via subregister insertion.
5681         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5682                                   DAG.getConstant(CnstVal, MVT::i32));
5683         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5684       }
5685
5686       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5687         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5688         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5689         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5690                                   DAG.getConstant(CnstVal, MVT::i32),
5691                                   DAG.getConstant(0, MVT::i32));
5692         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5693       }
5694
5695       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5696         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5697         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5698         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5699                                   DAG.getConstant(CnstVal, MVT::i32),
5700                                   DAG.getConstant(8, MVT::i32));
5701         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5702       }
5703
5704       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5705         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5706         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5707         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5708                                   DAG.getConstant(CnstVal, MVT::i32),
5709                                   DAG.getConstant(16, MVT::i32));
5710         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5711       }
5712
5713       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5714         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5715         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5716         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5717                                   DAG.getConstant(CnstVal, MVT::i32),
5718                                   DAG.getConstant(24, MVT::i32));
5719         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5720       }
5721
5722       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5723         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5724         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5725         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5726                                   DAG.getConstant(CnstVal, MVT::i32),
5727                                   DAG.getConstant(0, MVT::i32));
5728         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5729       }
5730
5731       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5732         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5733         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5734         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5735                                   DAG.getConstant(CnstVal, MVT::i32),
5736                                   DAG.getConstant(8, MVT::i32));
5737         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5738       }
5739
5740       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5741         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5742         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5743         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5744                                   DAG.getConstant(CnstVal, MVT::i32),
5745                                   DAG.getConstant(264, MVT::i32));
5746         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5747       }
5748
5749       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5750         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5751         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5752         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5753                                   DAG.getConstant(CnstVal, MVT::i32),
5754                                   DAG.getConstant(272, MVT::i32));
5755         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5756       }
5757
5758       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5759         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5760         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5761         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5762                                   DAG.getConstant(CnstVal, MVT::i32));
5763         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5764       }
5765
5766       // The few faces of FMOV...
5767       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5768         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5769         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5770         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5771                                   DAG.getConstant(CnstVal, MVT::i32));
5772         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5773       }
5774
5775       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5776           VT.getSizeInBits() == 128) {
5777         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5778         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5779                                   DAG.getConstant(CnstVal, MVT::i32));
5780         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5781       }
5782
5783       // The many faces of MVNI...
5784       CnstVal = ~CnstVal;
5785       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5786         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5787         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5788         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5789                                   DAG.getConstant(CnstVal, MVT::i32),
5790                                   DAG.getConstant(0, MVT::i32));
5791         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5792       }
5793
5794       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5795         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5796         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5797         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5798                                   DAG.getConstant(CnstVal, MVT::i32),
5799                                   DAG.getConstant(8, MVT::i32));
5800         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5801       }
5802
5803       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5804         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5805         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5806         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5807                                   DAG.getConstant(CnstVal, MVT::i32),
5808                                   DAG.getConstant(16, MVT::i32));
5809         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5810       }
5811
5812       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5813         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5814         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5815         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5816                                   DAG.getConstant(CnstVal, MVT::i32),
5817                                   DAG.getConstant(24, MVT::i32));
5818         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5819       }
5820
5821       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5822         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5823         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5824         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5825                                   DAG.getConstant(CnstVal, MVT::i32),
5826                                   DAG.getConstant(0, MVT::i32));
5827         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5828       }
5829
5830       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5831         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5832         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5833         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5834                                   DAG.getConstant(CnstVal, MVT::i32),
5835                                   DAG.getConstant(8, MVT::i32));
5836         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5837       }
5838
5839       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5840         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5841         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5842         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5843                                   DAG.getConstant(CnstVal, MVT::i32),
5844                                   DAG.getConstant(264, MVT::i32));
5845         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5846       }
5847
5848       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5849         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5850         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5851         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5852                                   DAG.getConstant(CnstVal, MVT::i32),
5853                                   DAG.getConstant(272, MVT::i32));
5854         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5855       }
5856     }
5857
5858     if (SecondTry)
5859       goto FailedModImm;
5860     SecondTry = true;
5861     CnstBits = UndefBits;
5862     goto AttemptModImm;
5863   }
5864 FailedModImm:
5865
5866   // Scan through the operands to find some interesting properties we can
5867   // exploit:
5868   //   1) If only one value is used, we can use a DUP, or
5869   //   2) if only the low element is not undef, we can just insert that, or
5870   //   3) if only one constant value is used (w/ some non-constant lanes),
5871   //      we can splat the constant value into the whole vector then fill
5872   //      in the non-constant lanes.
5873   //   4) FIXME: If different constant values are used, but we can intelligently
5874   //             select the values we'll be overwriting for the non-constant
5875   //             lanes such that we can directly materialize the vector
5876   //             some other way (MOVI, e.g.), we can be sneaky.
5877   unsigned NumElts = VT.getVectorNumElements();
5878   bool isOnlyLowElement = true;
5879   bool usesOnlyOneValue = true;
5880   bool usesOnlyOneConstantValue = true;
5881   bool isConstant = true;
5882   unsigned NumConstantLanes = 0;
5883   SDValue Value;
5884   SDValue ConstantValue;
5885   for (unsigned i = 0; i < NumElts; ++i) {
5886     SDValue V = Op.getOperand(i);
5887     if (V.getOpcode() == ISD::UNDEF)
5888       continue;
5889     if (i > 0)
5890       isOnlyLowElement = false;
5891     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5892       isConstant = false;
5893
5894     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5895       ++NumConstantLanes;
5896       if (!ConstantValue.getNode())
5897         ConstantValue = V;
5898       else if (ConstantValue != V)
5899         usesOnlyOneConstantValue = false;
5900     }
5901
5902     if (!Value.getNode())
5903       Value = V;
5904     else if (V != Value)
5905       usesOnlyOneValue = false;
5906   }
5907
5908   if (!Value.getNode())
5909     return DAG.getUNDEF(VT);
5910
5911   if (isOnlyLowElement)
5912     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5913
5914   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5915   // i32 and try again.
5916   if (usesOnlyOneValue) {
5917     if (!isConstant) {
5918       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5919           Value.getValueType() != VT)
5920         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5921
5922       // This is actually a DUPLANExx operation, which keeps everything vectory.
5923
5924       // DUPLANE works on 128-bit vectors, widen it if necessary.
5925       SDValue Lane = Value.getOperand(1);
5926       Value = Value.getOperand(0);
5927       if (Value.getValueType().getSizeInBits() == 64)
5928         Value = WidenVector(Value, DAG);
5929
5930       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5931       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5932     }
5933
5934     if (VT.getVectorElementType().isFloatingPoint()) {
5935       SmallVector<SDValue, 8> Ops;
5936       MVT NewType =
5937           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5938       for (unsigned i = 0; i < NumElts; ++i)
5939         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5940       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5941       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5942       Val = LowerBUILD_VECTOR(Val, DAG);
5943       if (Val.getNode())
5944         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5945     }
5946   }
5947
5948   // If there was only one constant value used and for more than one lane,
5949   // start by splatting that value, then replace the non-constant lanes. This
5950   // is better than the default, which will perform a separate initialization
5951   // for each lane.
5952   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5953     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5954     // Now insert the non-constant lanes.
5955     for (unsigned i = 0; i < NumElts; ++i) {
5956       SDValue V = Op.getOperand(i);
5957       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5958       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5959         // Note that type legalization likely mucked about with the VT of the
5960         // source operand, so we may have to convert it here before inserting.
5961         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5962       }
5963     }
5964     return Val;
5965   }
5966
5967   // If all elements are constants and the case above didn't get hit, fall back
5968   // to the default expansion, which will generate a load from the constant
5969   // pool.
5970   if (isConstant)
5971     return SDValue();
5972
5973   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5974   if (NumElts >= 4) {
5975     SDValue shuffle = ReconstructShuffle(Op, DAG);
5976     if (shuffle != SDValue())
5977       return shuffle;
5978   }
5979
5980   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5981   // know the default expansion would otherwise fall back on something even
5982   // worse. For a vector with one or two non-undef values, that's
5983   // scalar_to_vector for the elements followed by a shuffle (provided the
5984   // shuffle is valid for the target) and materialization element by element
5985   // on the stack followed by a load for everything else.
5986   if (!isConstant && !usesOnlyOneValue) {
5987     SDValue Vec = DAG.getUNDEF(VT);
5988     SDValue Op0 = Op.getOperand(0);
5989     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5990     unsigned i = 0;
5991     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5992     // a) Avoid a RMW dependency on the full vector register, and
5993     // b) Allow the register coalescer to fold away the copy if the
5994     //    value is already in an S or D register.
5995     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
5996       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
5997       MachineSDNode *N =
5998           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
5999                              DAG.getTargetConstant(SubIdx, MVT::i32));
6000       Vec = SDValue(N, 0);
6001       ++i;
6002     }
6003     for (; i < NumElts; ++i) {
6004       SDValue V = Op.getOperand(i);
6005       if (V.getOpcode() == ISD::UNDEF)
6006         continue;
6007       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
6008       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6009     }
6010     return Vec;
6011   }
6012
6013   // Just use the default expansion. We failed to find a better alternative.
6014   return SDValue();
6015 }
6016
6017 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6018                                                       SelectionDAG &DAG) const {
6019   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6020
6021   // Check for non-constant or out of range lane.
6022   EVT VT = Op.getOperand(0).getValueType();
6023   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6024   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6025     return SDValue();
6026
6027
6028   // Insertion/extraction are legal for V128 types.
6029   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6030       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6031       VT == MVT::v8f16)
6032     return Op;
6033
6034   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6035       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6036     return SDValue();
6037
6038   // For V64 types, we perform insertion by expanding the value
6039   // to a V128 type and perform the insertion on that.
6040   SDLoc DL(Op);
6041   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6042   EVT WideTy = WideVec.getValueType();
6043
6044   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6045                              Op.getOperand(1), Op.getOperand(2));
6046   // Re-narrow the resultant vector.
6047   return NarrowVector(Node, DAG);
6048 }
6049
6050 SDValue
6051 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6052                                                SelectionDAG &DAG) const {
6053   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6054
6055   // Check for non-constant or out of range lane.
6056   EVT VT = Op.getOperand(0).getValueType();
6057   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6058   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6059     return SDValue();
6060
6061
6062   // Insertion/extraction are legal for V128 types.
6063   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6064       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6065       VT == MVT::v8f16)
6066     return Op;
6067
6068   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6069       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6070     return SDValue();
6071
6072   // For V64 types, we perform extraction by expanding the value
6073   // to a V128 type and perform the extraction on that.
6074   SDLoc DL(Op);
6075   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6076   EVT WideTy = WideVec.getValueType();
6077
6078   EVT ExtrTy = WideTy.getVectorElementType();
6079   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6080     ExtrTy = MVT::i32;
6081
6082   // For extractions, we just return the result directly.
6083   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6084                      Op.getOperand(1));
6085 }
6086
6087 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6088                                                       SelectionDAG &DAG) const {
6089   EVT VT = Op.getOperand(0).getValueType();
6090   SDLoc dl(Op);
6091   // Just in case...
6092   if (!VT.isVector())
6093     return SDValue();
6094
6095   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6096   if (!Cst)
6097     return SDValue();
6098   unsigned Val = Cst->getZExtValue();
6099
6100   unsigned Size = Op.getValueType().getSizeInBits();
6101   if (Val == 0) {
6102     switch (Size) {
6103     case 8:
6104       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6105                                         Op.getOperand(0));
6106     case 16:
6107       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6108                                         Op.getOperand(0));
6109     case 32:
6110       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6111                                         Op.getOperand(0));
6112     case 64:
6113       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6114                                         Op.getOperand(0));
6115     default:
6116       llvm_unreachable("Unexpected vector type in extract_subvector!");
6117     }
6118   }
6119   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6120   // that directly.
6121   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6122     return Op;
6123
6124   return SDValue();
6125 }
6126
6127 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6128                                                EVT VT) const {
6129   if (VT.getVectorNumElements() == 4 &&
6130       (VT.is128BitVector() || VT.is64BitVector())) {
6131     unsigned PFIndexes[4];
6132     for (unsigned i = 0; i != 4; ++i) {
6133       if (M[i] < 0)
6134         PFIndexes[i] = 8;
6135       else
6136         PFIndexes[i] = M[i];
6137     }
6138
6139     // Compute the index in the perfect shuffle table.
6140     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6141                             PFIndexes[2] * 9 + PFIndexes[3];
6142     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6143     unsigned Cost = (PFEntry >> 30);
6144
6145     if (Cost <= 4)
6146       return true;
6147   }
6148
6149   bool DummyBool;
6150   int DummyInt;
6151   unsigned DummyUnsigned;
6152
6153   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6154           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6155           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6156           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6157           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6158           isZIPMask(M, VT, DummyUnsigned) ||
6159           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6160           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6161           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6162           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6163           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6164 }
6165
6166 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6167 /// operand of a vector shift operation, where all the elements of the
6168 /// build_vector must have the same constant integer value.
6169 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6170   // Ignore bit_converts.
6171   while (Op.getOpcode() == ISD::BITCAST)
6172     Op = Op.getOperand(0);
6173   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6174   APInt SplatBits, SplatUndef;
6175   unsigned SplatBitSize;
6176   bool HasAnyUndefs;
6177   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6178                                     HasAnyUndefs, ElementBits) ||
6179       SplatBitSize > ElementBits)
6180     return false;
6181   Cnt = SplatBits.getSExtValue();
6182   return true;
6183 }
6184
6185 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6186 /// operand of a vector shift left operation.  That value must be in the range:
6187 ///   0 <= Value < ElementBits for a left shift; or
6188 ///   0 <= Value <= ElementBits for a long left shift.
6189 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6190   assert(VT.isVector() && "vector shift count is not a vector type");
6191   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6192   if (!getVShiftImm(Op, ElementBits, Cnt))
6193     return false;
6194   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6195 }
6196
6197 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6198 /// operand of a vector shift right operation.  For a shift opcode, the value
6199 /// is positive, but for an intrinsic the value count must be negative. The
6200 /// absolute value must be in the range:
6201 ///   1 <= |Value| <= ElementBits for a right shift; or
6202 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6203 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6204                          int64_t &Cnt) {
6205   assert(VT.isVector() && "vector shift count is not a vector type");
6206   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6207   if (!getVShiftImm(Op, ElementBits, Cnt))
6208     return false;
6209   if (isIntrinsic)
6210     Cnt = -Cnt;
6211   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6212 }
6213
6214 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6215                                                       SelectionDAG &DAG) const {
6216   EVT VT = Op.getValueType();
6217   SDLoc DL(Op);
6218   int64_t Cnt;
6219
6220   if (!Op.getOperand(1).getValueType().isVector())
6221     return Op;
6222   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6223
6224   switch (Op.getOpcode()) {
6225   default:
6226     llvm_unreachable("unexpected shift opcode");
6227
6228   case ISD::SHL:
6229     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6230       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6231                          DAG.getConstant(Cnt, MVT::i32));
6232     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6233                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6234                        Op.getOperand(0), Op.getOperand(1));
6235   case ISD::SRA:
6236   case ISD::SRL:
6237     // Right shift immediate
6238     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6239         Cnt < EltSize) {
6240       unsigned Opc =
6241           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6242       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6243                          DAG.getConstant(Cnt, MVT::i32));
6244     }
6245
6246     // Right shift register.  Note, there is not a shift right register
6247     // instruction, but the shift left register instruction takes a signed
6248     // value, where negative numbers specify a right shift.
6249     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6250                                                 : Intrinsic::aarch64_neon_ushl;
6251     // negate the shift amount
6252     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6253     SDValue NegShiftLeft =
6254         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6255                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6256     return NegShiftLeft;
6257   }
6258
6259   return SDValue();
6260 }
6261
6262 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6263                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6264                                     SDLoc dl, SelectionDAG &DAG) {
6265   EVT SrcVT = LHS.getValueType();
6266   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6267          "function only supposed to emit natural comparisons");
6268
6269   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6270   APInt CnstBits(VT.getSizeInBits(), 0);
6271   APInt UndefBits(VT.getSizeInBits(), 0);
6272   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6273   bool IsZero = IsCnst && (CnstBits == 0);
6274
6275   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6276     switch (CC) {
6277     default:
6278       return SDValue();
6279     case AArch64CC::NE: {
6280       SDValue Fcmeq;
6281       if (IsZero)
6282         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6283       else
6284         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6285       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6286     }
6287     case AArch64CC::EQ:
6288       if (IsZero)
6289         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6290       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6291     case AArch64CC::GE:
6292       if (IsZero)
6293         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6294       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6295     case AArch64CC::GT:
6296       if (IsZero)
6297         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6298       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6299     case AArch64CC::LS:
6300       if (IsZero)
6301         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6302       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6303     case AArch64CC::LT:
6304       if (!NoNans)
6305         return SDValue();
6306     // If we ignore NaNs then we can use to the MI implementation.
6307     // Fallthrough.
6308     case AArch64CC::MI:
6309       if (IsZero)
6310         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6311       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6312     }
6313   }
6314
6315   switch (CC) {
6316   default:
6317     return SDValue();
6318   case AArch64CC::NE: {
6319     SDValue Cmeq;
6320     if (IsZero)
6321       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6322     else
6323       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6324     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6325   }
6326   case AArch64CC::EQ:
6327     if (IsZero)
6328       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6329     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6330   case AArch64CC::GE:
6331     if (IsZero)
6332       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6333     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6334   case AArch64CC::GT:
6335     if (IsZero)
6336       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6337     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6338   case AArch64CC::LE:
6339     if (IsZero)
6340       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6341     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6342   case AArch64CC::LS:
6343     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6344   case AArch64CC::LO:
6345     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6346   case AArch64CC::LT:
6347     if (IsZero)
6348       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6349     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6350   case AArch64CC::HI:
6351     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6352   case AArch64CC::HS:
6353     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6354   }
6355 }
6356
6357 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6358                                            SelectionDAG &DAG) const {
6359   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6360   SDValue LHS = Op.getOperand(0);
6361   SDValue RHS = Op.getOperand(1);
6362   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6363   SDLoc dl(Op);
6364
6365   if (LHS.getValueType().getVectorElementType().isInteger()) {
6366     assert(LHS.getValueType() == RHS.getValueType());
6367     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6368     SDValue Cmp =
6369         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6370     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6371   }
6372
6373   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6374          LHS.getValueType().getVectorElementType() == MVT::f64);
6375
6376   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6377   // clean.  Some of them require two branches to implement.
6378   AArch64CC::CondCode CC1, CC2;
6379   bool ShouldInvert;
6380   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6381
6382   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6383   SDValue Cmp =
6384       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6385   if (!Cmp.getNode())
6386     return SDValue();
6387
6388   if (CC2 != AArch64CC::AL) {
6389     SDValue Cmp2 =
6390         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6391     if (!Cmp2.getNode())
6392       return SDValue();
6393
6394     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6395   }
6396
6397   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6398
6399   if (ShouldInvert)
6400     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6401
6402   return Cmp;
6403 }
6404
6405 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6406 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6407 /// specified in the intrinsic calls.
6408 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6409                                                const CallInst &I,
6410                                                unsigned Intrinsic) const {
6411   switch (Intrinsic) {
6412   case Intrinsic::aarch64_neon_ld2:
6413   case Intrinsic::aarch64_neon_ld3:
6414   case Intrinsic::aarch64_neon_ld4:
6415   case Intrinsic::aarch64_neon_ld1x2:
6416   case Intrinsic::aarch64_neon_ld1x3:
6417   case Intrinsic::aarch64_neon_ld1x4:
6418   case Intrinsic::aarch64_neon_ld2lane:
6419   case Intrinsic::aarch64_neon_ld3lane:
6420   case Intrinsic::aarch64_neon_ld4lane:
6421   case Intrinsic::aarch64_neon_ld2r:
6422   case Intrinsic::aarch64_neon_ld3r:
6423   case Intrinsic::aarch64_neon_ld4r: {
6424     Info.opc = ISD::INTRINSIC_W_CHAIN;
6425     // Conservatively set memVT to the entire set of vectors loaded.
6426     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6427     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6428     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6429     Info.offset = 0;
6430     Info.align = 0;
6431     Info.vol = false; // volatile loads with NEON intrinsics not supported
6432     Info.readMem = true;
6433     Info.writeMem = false;
6434     return true;
6435   }
6436   case Intrinsic::aarch64_neon_st2:
6437   case Intrinsic::aarch64_neon_st3:
6438   case Intrinsic::aarch64_neon_st4:
6439   case Intrinsic::aarch64_neon_st1x2:
6440   case Intrinsic::aarch64_neon_st1x3:
6441   case Intrinsic::aarch64_neon_st1x4:
6442   case Intrinsic::aarch64_neon_st2lane:
6443   case Intrinsic::aarch64_neon_st3lane:
6444   case Intrinsic::aarch64_neon_st4lane: {
6445     Info.opc = ISD::INTRINSIC_VOID;
6446     // Conservatively set memVT to the entire set of vectors stored.
6447     unsigned NumElts = 0;
6448     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6449       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6450       if (!ArgTy->isVectorTy())
6451         break;
6452       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6453     }
6454     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6455     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6456     Info.offset = 0;
6457     Info.align = 0;
6458     Info.vol = false; // volatile stores with NEON intrinsics not supported
6459     Info.readMem = false;
6460     Info.writeMem = true;
6461     return true;
6462   }
6463   case Intrinsic::aarch64_ldaxr:
6464   case Intrinsic::aarch64_ldxr: {
6465     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6466     Info.opc = ISD::INTRINSIC_W_CHAIN;
6467     Info.memVT = MVT::getVT(PtrTy->getElementType());
6468     Info.ptrVal = I.getArgOperand(0);
6469     Info.offset = 0;
6470     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6471     Info.vol = true;
6472     Info.readMem = true;
6473     Info.writeMem = false;
6474     return true;
6475   }
6476   case Intrinsic::aarch64_stlxr:
6477   case Intrinsic::aarch64_stxr: {
6478     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6479     Info.opc = ISD::INTRINSIC_W_CHAIN;
6480     Info.memVT = MVT::getVT(PtrTy->getElementType());
6481     Info.ptrVal = I.getArgOperand(1);
6482     Info.offset = 0;
6483     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6484     Info.vol = true;
6485     Info.readMem = false;
6486     Info.writeMem = true;
6487     return true;
6488   }
6489   case Intrinsic::aarch64_ldaxp:
6490   case Intrinsic::aarch64_ldxp: {
6491     Info.opc = ISD::INTRINSIC_W_CHAIN;
6492     Info.memVT = MVT::i128;
6493     Info.ptrVal = I.getArgOperand(0);
6494     Info.offset = 0;
6495     Info.align = 16;
6496     Info.vol = true;
6497     Info.readMem = true;
6498     Info.writeMem = false;
6499     return true;
6500   }
6501   case Intrinsic::aarch64_stlxp:
6502   case Intrinsic::aarch64_stxp: {
6503     Info.opc = ISD::INTRINSIC_W_CHAIN;
6504     Info.memVT = MVT::i128;
6505     Info.ptrVal = I.getArgOperand(2);
6506     Info.offset = 0;
6507     Info.align = 16;
6508     Info.vol = true;
6509     Info.readMem = false;
6510     Info.writeMem = true;
6511     return true;
6512   }
6513   default:
6514     break;
6515   }
6516
6517   return false;
6518 }
6519
6520 // Truncations from 64-bit GPR to 32-bit GPR is free.
6521 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6522   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6523     return false;
6524   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6525   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6526   return NumBits1 > NumBits2;
6527 }
6528 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6529   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6530     return false;
6531   unsigned NumBits1 = VT1.getSizeInBits();
6532   unsigned NumBits2 = VT2.getSizeInBits();
6533   return NumBits1 > NumBits2;
6534 }
6535
6536 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6537 // 64-bit GPR.
6538 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6539   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6540     return false;
6541   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6542   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6543   return NumBits1 == 32 && NumBits2 == 64;
6544 }
6545 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6546   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6547     return false;
6548   unsigned NumBits1 = VT1.getSizeInBits();
6549   unsigned NumBits2 = VT2.getSizeInBits();
6550   return NumBits1 == 32 && NumBits2 == 64;
6551 }
6552
6553 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6554   EVT VT1 = Val.getValueType();
6555   if (isZExtFree(VT1, VT2)) {
6556     return true;
6557   }
6558
6559   if (Val.getOpcode() != ISD::LOAD)
6560     return false;
6561
6562   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6563   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6564           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6565           VT1.getSizeInBits() <= 32);
6566 }
6567
6568 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6569                                           unsigned &RequiredAligment) const {
6570   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6571     return false;
6572   // Cyclone supports unaligned accesses.
6573   RequiredAligment = 0;
6574   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6575   return NumBits == 32 || NumBits == 64;
6576 }
6577
6578 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6579                                           unsigned &RequiredAligment) const {
6580   if (!LoadedType.isSimple() ||
6581       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6582     return false;
6583   // Cyclone supports unaligned accesses.
6584   RequiredAligment = 0;
6585   unsigned NumBits = LoadedType.getSizeInBits();
6586   return NumBits == 32 || NumBits == 64;
6587 }
6588
6589 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6590                        unsigned AlignCheck) {
6591   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6592           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6593 }
6594
6595 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6596                                                unsigned SrcAlign, bool IsMemset,
6597                                                bool ZeroMemset,
6598                                                bool MemcpyStrSrc,
6599                                                MachineFunction &MF) const {
6600   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6601   // instruction to materialize the v2i64 zero and one store (with restrictive
6602   // addressing mode). Just do two i64 store of zero-registers.
6603   bool Fast;
6604   const Function *F = MF.getFunction();
6605   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6606       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
6607       (memOpAlign(SrcAlign, DstAlign, 16) ||
6608        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6609     return MVT::f128;
6610
6611   return Size >= 8 ? MVT::i64 : MVT::i32;
6612 }
6613
6614 // 12-bit optionally shifted immediates are legal for adds.
6615 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6616   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6617     return true;
6618   return false;
6619 }
6620
6621 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6622 // immediates is the same as for an add or a sub.
6623 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6624   if (Immed < 0)
6625     Immed *= -1;
6626   return isLegalAddImmediate(Immed);
6627 }
6628
6629 /// isLegalAddressingMode - Return true if the addressing mode represented
6630 /// by AM is legal for this target, for a load/store of the specified type.
6631 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6632                                                   Type *Ty) const {
6633   // AArch64 has five basic addressing modes:
6634   //  reg
6635   //  reg + 9-bit signed offset
6636   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6637   //  reg1 + reg2
6638   //  reg + SIZE_IN_BYTES * reg
6639
6640   // No global is ever allowed as a base.
6641   if (AM.BaseGV)
6642     return false;
6643
6644   // No reg+reg+imm addressing.
6645   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6646     return false;
6647
6648   // check reg + imm case:
6649   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6650   uint64_t NumBytes = 0;
6651   if (Ty->isSized()) {
6652     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6653     NumBytes = NumBits / 8;
6654     if (!isPowerOf2_64(NumBits))
6655       NumBytes = 0;
6656   }
6657
6658   if (!AM.Scale) {
6659     int64_t Offset = AM.BaseOffs;
6660
6661     // 9-bit signed offset
6662     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6663       return true;
6664
6665     // 12-bit unsigned offset
6666     unsigned shift = Log2_64(NumBytes);
6667     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6668         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6669         (Offset >> shift) << shift == Offset)
6670       return true;
6671     return false;
6672   }
6673
6674   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6675
6676   if (!AM.Scale || AM.Scale == 1 ||
6677       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6678     return true;
6679   return false;
6680 }
6681
6682 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6683                                                 Type *Ty) const {
6684   // Scaling factors are not free at all.
6685   // Operands                     | Rt Latency
6686   // -------------------------------------------
6687   // Rt, [Xn, Xm]                 | 4
6688   // -------------------------------------------
6689   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6690   // Rt, [Xn, Wm, <extend> #imm]  |
6691   if (isLegalAddressingMode(AM, Ty))
6692     // Scale represents reg2 * scale, thus account for 1 if
6693     // it is not equal to 0 or 1.
6694     return AM.Scale != 0 && AM.Scale != 1;
6695   return -1;
6696 }
6697
6698 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6699   VT = VT.getScalarType();
6700
6701   if (!VT.isSimple())
6702     return false;
6703
6704   switch (VT.getSimpleVT().SimpleTy) {
6705   case MVT::f32:
6706   case MVT::f64:
6707     return true;
6708   default:
6709     break;
6710   }
6711
6712   return false;
6713 }
6714
6715 const MCPhysReg *
6716 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6717   // LR is a callee-save register, but we must treat it as clobbered by any call
6718   // site. Hence we include LR in the scratch registers, which are in turn added
6719   // as implicit-defs for stackmaps and patchpoints.
6720   static const MCPhysReg ScratchRegs[] = {
6721     AArch64::X16, AArch64::X17, AArch64::LR, 0
6722   };
6723   return ScratchRegs;
6724 }
6725
6726 bool
6727 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6728   EVT VT = N->getValueType(0);
6729     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6730     // it with shift to let it be lowered to UBFX.
6731   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6732       isa<ConstantSDNode>(N->getOperand(1))) {
6733     uint64_t TruncMask = N->getConstantOperandVal(1);
6734     if (isMask_64(TruncMask) &&
6735       N->getOperand(0).getOpcode() == ISD::SRL &&
6736       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6737       return false;
6738   }
6739   return true;
6740 }
6741
6742 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6743                                                               Type *Ty) const {
6744   assert(Ty->isIntegerTy());
6745
6746   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6747   if (BitSize == 0)
6748     return false;
6749
6750   int64_t Val = Imm.getSExtValue();
6751   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6752     return true;
6753
6754   if ((int64_t)Val < 0)
6755     Val = ~Val;
6756   if (BitSize == 32)
6757     Val &= (1LL << 32) - 1;
6758
6759   unsigned LZ = countLeadingZeros((uint64_t)Val);
6760   unsigned Shift = (63 - LZ) / 16;
6761   // MOVZ is free so return true for one or fewer MOVK.
6762   return (Shift < 3) ? true : false;
6763 }
6764
6765 // Generate SUBS and CSEL for integer abs.
6766 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6767   EVT VT = N->getValueType(0);
6768
6769   SDValue N0 = N->getOperand(0);
6770   SDValue N1 = N->getOperand(1);
6771   SDLoc DL(N);
6772
6773   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6774   // and change it to SUB and CSEL.
6775   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6776       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6777       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6778     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6779       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6780         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6781                                   N0.getOperand(0));
6782         // Generate SUBS & CSEL.
6783         SDValue Cmp =
6784             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6785                         N0.getOperand(0), DAG.getConstant(0, VT));
6786         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6787                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6788                            SDValue(Cmp.getNode(), 1));
6789       }
6790   return SDValue();
6791 }
6792
6793 // performXorCombine - Attempts to handle integer ABS.
6794 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6795                                  TargetLowering::DAGCombinerInfo &DCI,
6796                                  const AArch64Subtarget *Subtarget) {
6797   if (DCI.isBeforeLegalizeOps())
6798     return SDValue();
6799
6800   return performIntegerAbsCombine(N, DAG);
6801 }
6802
6803 SDValue
6804 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6805                                      SelectionDAG &DAG,
6806                                      std::vector<SDNode *> *Created) const {
6807   // fold (sdiv X, pow2)
6808   EVT VT = N->getValueType(0);
6809   if ((VT != MVT::i32 && VT != MVT::i64) ||
6810       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6811     return SDValue();
6812
6813   SDLoc DL(N);
6814   SDValue N0 = N->getOperand(0);
6815   unsigned Lg2 = Divisor.countTrailingZeros();
6816   SDValue Zero = DAG.getConstant(0, VT);
6817   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, VT);
6818
6819   // Add (N0 < 0) ? Pow2 - 1 : 0;
6820   SDValue CCVal;
6821   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6822   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6823   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6824
6825   if (Created) {
6826     Created->push_back(Cmp.getNode());
6827     Created->push_back(Add.getNode());
6828     Created->push_back(CSel.getNode());
6829   }
6830
6831   // Divide by pow2.
6832   SDValue SRA =
6833       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6834
6835   // If we're dividing by a positive value, we're done.  Otherwise, we must
6836   // negate the result.
6837   if (Divisor.isNonNegative())
6838     return SRA;
6839
6840   if (Created)
6841     Created->push_back(SRA.getNode());
6842   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6843 }
6844
6845 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6846                                  TargetLowering::DAGCombinerInfo &DCI,
6847                                  const AArch64Subtarget *Subtarget) {
6848   if (DCI.isBeforeLegalizeOps())
6849     return SDValue();
6850
6851   // Multiplication of a power of two plus/minus one can be done more
6852   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6853   // future CPUs have a cheaper MADD instruction, this may need to be
6854   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6855   // 64-bit is 5 cycles, so this is always a win.
6856   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6857     APInt Value = C->getAPIntValue();
6858     EVT VT = N->getValueType(0);
6859     if (Value.isNonNegative()) {
6860       // (mul x, 2^N + 1) => (add (shl x, N), x)
6861       APInt VM1 = Value - 1;
6862       if (VM1.isPowerOf2()) {
6863         SDValue ShiftedVal =
6864             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6865                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6866         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6867                            N->getOperand(0));
6868       }
6869       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6870       APInt VP1 = Value + 1;
6871       if (VP1.isPowerOf2()) {
6872         SDValue ShiftedVal =
6873             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6874                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6875         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6876                            N->getOperand(0));
6877       }
6878     } else {
6879       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6880       APInt VNM1 = -Value - 1;
6881       if (VNM1.isPowerOf2()) {
6882         SDValue ShiftedVal =
6883             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6884                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6885         SDValue Add =
6886             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6887         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6888       }
6889       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6890       APInt VNP1 = -Value + 1;
6891       if (VNP1.isPowerOf2()) {
6892         SDValue ShiftedVal =
6893             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6894                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6895         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6896                            ShiftedVal);
6897       }
6898     }
6899   }
6900   return SDValue();
6901 }
6902
6903 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6904                                                          SelectionDAG &DAG) {
6905   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6906   // optimize away operation when it's from a constant.
6907   //
6908   // The general transformation is:
6909   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6910   //       AND(VECTOR_CMP(x,y), constant2)
6911   //    constant2 = UNARYOP(constant)
6912
6913   // Early exit if this isn't a vector operation, the operand of the
6914   // unary operation isn't a bitwise AND, or if the sizes of the operations
6915   // aren't the same.
6916   EVT VT = N->getValueType(0);
6917   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6918       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6919       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6920     return SDValue();
6921
6922   // Now check that the other operand of the AND is a constant. We could
6923   // make the transformation for non-constant splats as well, but it's unclear
6924   // that would be a benefit as it would not eliminate any operations, just
6925   // perform one more step in scalar code before moving to the vector unit.
6926   if (BuildVectorSDNode *BV =
6927           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6928     // Bail out if the vector isn't a constant.
6929     if (!BV->isConstant())
6930       return SDValue();
6931
6932     // Everything checks out. Build up the new and improved node.
6933     SDLoc DL(N);
6934     EVT IntVT = BV->getValueType(0);
6935     // Create a new constant of the appropriate type for the transformed
6936     // DAG.
6937     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6938     // The AND node needs bitcasts to/from an integer vector type around it.
6939     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6940     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6941                                  N->getOperand(0)->getOperand(0), MaskConst);
6942     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6943     return Res;
6944   }
6945
6946   return SDValue();
6947 }
6948
6949 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
6950                                      const AArch64Subtarget *Subtarget) {
6951   // First try to optimize away the conversion when it's conditionally from
6952   // a constant. Vectors only.
6953   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6954   if (Res != SDValue())
6955     return Res;
6956
6957   EVT VT = N->getValueType(0);
6958   if (VT != MVT::f32 && VT != MVT::f64)
6959     return SDValue();
6960
6961   // Only optimize when the source and destination types have the same width.
6962   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6963     return SDValue();
6964
6965   // If the result of an integer load is only used by an integer-to-float
6966   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6967   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6968   SDValue N0 = N->getOperand(0);
6969   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6970       // Do not change the width of a volatile load.
6971       !cast<LoadSDNode>(N0)->isVolatile()) {
6972     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6973     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6974                                LN0->getPointerInfo(), LN0->isVolatile(),
6975                                LN0->isNonTemporal(), LN0->isInvariant(),
6976                                LN0->getAlignment());
6977
6978     // Make sure successors of the original load stay after it by updating them
6979     // to use the new Chain.
6980     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6981
6982     unsigned Opcode =
6983         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6984     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6985   }
6986
6987   return SDValue();
6988 }
6989
6990 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6991 /// searches for and classifies those shifts.
6992 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6993                          bool &FromHi) {
6994   if (N.getOpcode() == ISD::SHL)
6995     FromHi = false;
6996   else if (N.getOpcode() == ISD::SRL)
6997     FromHi = true;
6998   else
6999     return false;
7000
7001   if (!isa<ConstantSDNode>(N.getOperand(1)))
7002     return false;
7003
7004   ShiftAmount = N->getConstantOperandVal(1);
7005   Src = N->getOperand(0);
7006   return true;
7007 }
7008
7009 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7010 /// registers viewed as a high/low pair. This function looks for the pattern:
7011 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7012 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7013 /// independent.
7014 static SDValue tryCombineToEXTR(SDNode *N,
7015                                 TargetLowering::DAGCombinerInfo &DCI) {
7016   SelectionDAG &DAG = DCI.DAG;
7017   SDLoc DL(N);
7018   EVT VT = N->getValueType(0);
7019
7020   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7021
7022   if (VT != MVT::i32 && VT != MVT::i64)
7023     return SDValue();
7024
7025   SDValue LHS;
7026   uint32_t ShiftLHS = 0;
7027   bool LHSFromHi = 0;
7028   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7029     return SDValue();
7030
7031   SDValue RHS;
7032   uint32_t ShiftRHS = 0;
7033   bool RHSFromHi = 0;
7034   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7035     return SDValue();
7036
7037   // If they're both trying to come from the high part of the register, they're
7038   // not really an EXTR.
7039   if (LHSFromHi == RHSFromHi)
7040     return SDValue();
7041
7042   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7043     return SDValue();
7044
7045   if (LHSFromHi) {
7046     std::swap(LHS, RHS);
7047     std::swap(ShiftLHS, ShiftRHS);
7048   }
7049
7050   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7051                      DAG.getConstant(ShiftRHS, MVT::i64));
7052 }
7053
7054 static SDValue tryCombineToBSL(SDNode *N,
7055                                 TargetLowering::DAGCombinerInfo &DCI) {
7056   EVT VT = N->getValueType(0);
7057   SelectionDAG &DAG = DCI.DAG;
7058   SDLoc DL(N);
7059
7060   if (!VT.isVector())
7061     return SDValue();
7062
7063   SDValue N0 = N->getOperand(0);
7064   if (N0.getOpcode() != ISD::AND)
7065     return SDValue();
7066
7067   SDValue N1 = N->getOperand(1);
7068   if (N1.getOpcode() != ISD::AND)
7069     return SDValue();
7070
7071   // We only have to look for constant vectors here since the general, variable
7072   // case can be handled in TableGen.
7073   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7074   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7075   for (int i = 1; i >= 0; --i)
7076     for (int j = 1; j >= 0; --j) {
7077       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7078       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7079       if (!BVN0 || !BVN1)
7080         continue;
7081
7082       bool FoundMatch = true;
7083       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7084         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7085         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7086         if (!CN0 || !CN1 ||
7087             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7088           FoundMatch = false;
7089           break;
7090         }
7091       }
7092
7093       if (FoundMatch)
7094         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7095                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7096     }
7097
7098   return SDValue();
7099 }
7100
7101 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7102                                 const AArch64Subtarget *Subtarget) {
7103   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7104   if (!EnableAArch64ExtrGeneration)
7105     return SDValue();
7106   SelectionDAG &DAG = DCI.DAG;
7107   EVT VT = N->getValueType(0);
7108
7109   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7110     return SDValue();
7111
7112   SDValue Res = tryCombineToEXTR(N, DCI);
7113   if (Res.getNode())
7114     return Res;
7115
7116   Res = tryCombineToBSL(N, DCI);
7117   if (Res.getNode())
7118     return Res;
7119
7120   return SDValue();
7121 }
7122
7123 static SDValue performBitcastCombine(SDNode *N,
7124                                      TargetLowering::DAGCombinerInfo &DCI,
7125                                      SelectionDAG &DAG) {
7126   // Wait 'til after everything is legalized to try this. That way we have
7127   // legal vector types and such.
7128   if (DCI.isBeforeLegalizeOps())
7129     return SDValue();
7130
7131   // Remove extraneous bitcasts around an extract_subvector.
7132   // For example,
7133   //    (v4i16 (bitconvert
7134   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7135   //  becomes
7136   //    (extract_subvector ((v8i16 ...), (i64 4)))
7137
7138   // Only interested in 64-bit vectors as the ultimate result.
7139   EVT VT = N->getValueType(0);
7140   if (!VT.isVector())
7141     return SDValue();
7142   if (VT.getSimpleVT().getSizeInBits() != 64)
7143     return SDValue();
7144   // Is the operand an extract_subvector starting at the beginning or halfway
7145   // point of the vector? A low half may also come through as an
7146   // EXTRACT_SUBREG, so look for that, too.
7147   SDValue Op0 = N->getOperand(0);
7148   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7149       !(Op0->isMachineOpcode() &&
7150         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7151     return SDValue();
7152   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7153   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7154     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7155       return SDValue();
7156   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7157     if (idx != AArch64::dsub)
7158       return SDValue();
7159     // The dsub reference is equivalent to a lane zero subvector reference.
7160     idx = 0;
7161   }
7162   // Look through the bitcast of the input to the extract.
7163   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7164     return SDValue();
7165   SDValue Source = Op0->getOperand(0)->getOperand(0);
7166   // If the source type has twice the number of elements as our destination
7167   // type, we know this is an extract of the high or low half of the vector.
7168   EVT SVT = Source->getValueType(0);
7169   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7170     return SDValue();
7171
7172   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7173
7174   // Create the simplified form to just extract the low or high half of the
7175   // vector directly rather than bothering with the bitcasts.
7176   SDLoc dl(N);
7177   unsigned NumElements = VT.getVectorNumElements();
7178   if (idx) {
7179     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
7180     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7181   } else {
7182     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
7183     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7184                                       Source, SubReg),
7185                    0);
7186   }
7187 }
7188
7189 static SDValue performConcatVectorsCombine(SDNode *N,
7190                                            TargetLowering::DAGCombinerInfo &DCI,
7191                                            SelectionDAG &DAG) {
7192   // Wait 'til after everything is legalized to try this. That way we have
7193   // legal vector types and such.
7194   if (DCI.isBeforeLegalizeOps())
7195     return SDValue();
7196
7197   SDLoc dl(N);
7198   EVT VT = N->getValueType(0);
7199
7200   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7201   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7202   // canonicalise to that.
7203   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
7204     assert(VT.getVectorElementType().getSizeInBits() == 64);
7205     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
7206                        WidenVector(N->getOperand(0), DAG),
7207                        DAG.getConstant(0, MVT::i64));
7208   }
7209
7210   // Canonicalise concat_vectors so that the right-hand vector has as few
7211   // bit-casts as possible before its real operation. The primary matching
7212   // destination for these operations will be the narrowing "2" instructions,
7213   // which depend on the operation being performed on this right-hand vector.
7214   // For example,
7215   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7216   // becomes
7217   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7218
7219   SDValue Op1 = N->getOperand(1);
7220   if (Op1->getOpcode() != ISD::BITCAST)
7221     return SDValue();
7222   SDValue RHS = Op1->getOperand(0);
7223   MVT RHSTy = RHS.getValueType().getSimpleVT();
7224   // If the RHS is not a vector, this is not the pattern we're looking for.
7225   if (!RHSTy.isVector())
7226     return SDValue();
7227
7228   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7229
7230   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7231                                   RHSTy.getVectorNumElements() * 2);
7232   return DAG.getNode(
7233       ISD::BITCAST, dl, VT,
7234       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7235                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
7236 }
7237
7238 static SDValue tryCombineFixedPointConvert(SDNode *N,
7239                                            TargetLowering::DAGCombinerInfo &DCI,
7240                                            SelectionDAG &DAG) {
7241   // Wait 'til after everything is legalized to try this. That way we have
7242   // legal vector types and such.
7243   if (DCI.isBeforeLegalizeOps())
7244     return SDValue();
7245   // Transform a scalar conversion of a value from a lane extract into a
7246   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7247   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7248   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7249   //
7250   // The second form interacts better with instruction selection and the
7251   // register allocator to avoid cross-class register copies that aren't
7252   // coalescable due to a lane reference.
7253
7254   // Check the operand and see if it originates from a lane extract.
7255   SDValue Op1 = N->getOperand(1);
7256   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7257     // Yep, no additional predication needed. Perform the transform.
7258     SDValue IID = N->getOperand(0);
7259     SDValue Shift = N->getOperand(2);
7260     SDValue Vec = Op1.getOperand(0);
7261     SDValue Lane = Op1.getOperand(1);
7262     EVT ResTy = N->getValueType(0);
7263     EVT VecResTy;
7264     SDLoc DL(N);
7265
7266     // The vector width should be 128 bits by the time we get here, even
7267     // if it started as 64 bits (the extract_vector handling will have
7268     // done so).
7269     assert(Vec.getValueType().getSizeInBits() == 128 &&
7270            "unexpected vector size on extract_vector_elt!");
7271     if (Vec.getValueType() == MVT::v4i32)
7272       VecResTy = MVT::v4f32;
7273     else if (Vec.getValueType() == MVT::v2i64)
7274       VecResTy = MVT::v2f64;
7275     else
7276       llvm_unreachable("unexpected vector type!");
7277
7278     SDValue Convert =
7279         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7280     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7281   }
7282   return SDValue();
7283 }
7284
7285 // AArch64 high-vector "long" operations are formed by performing the non-high
7286 // version on an extract_subvector of each operand which gets the high half:
7287 //
7288 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7289 //
7290 // However, there are cases which don't have an extract_high explicitly, but
7291 // have another operation that can be made compatible with one for free. For
7292 // example:
7293 //
7294 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7295 //
7296 // This routine does the actual conversion of such DUPs, once outer routines
7297 // have determined that everything else is in order.
7298 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7299   // We can handle most types of duplicate, but the lane ones have an extra
7300   // operand saying *which* lane, so we need to know.
7301   bool IsDUPLANE;
7302   switch (N.getOpcode()) {
7303   case AArch64ISD::DUP:
7304     IsDUPLANE = false;
7305     break;
7306   case AArch64ISD::DUPLANE8:
7307   case AArch64ISD::DUPLANE16:
7308   case AArch64ISD::DUPLANE32:
7309   case AArch64ISD::DUPLANE64:
7310     IsDUPLANE = true;
7311     break;
7312   default:
7313     return SDValue();
7314   }
7315
7316   MVT NarrowTy = N.getSimpleValueType();
7317   if (!NarrowTy.is64BitVector())
7318     return SDValue();
7319
7320   MVT ElementTy = NarrowTy.getVectorElementType();
7321   unsigned NumElems = NarrowTy.getVectorNumElements();
7322   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7323
7324   SDValue NewDUP;
7325   if (IsDUPLANE)
7326     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7327                          N.getOperand(1));
7328   else
7329     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7330
7331   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7332                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7333 }
7334
7335 static bool isEssentiallyExtractSubvector(SDValue N) {
7336   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7337     return true;
7338
7339   return N.getOpcode() == ISD::BITCAST &&
7340          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7341 }
7342
7343 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7344 struct GenericSetCCInfo {
7345   const SDValue *Opnd0;
7346   const SDValue *Opnd1;
7347   ISD::CondCode CC;
7348 };
7349
7350 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7351 struct AArch64SetCCInfo {
7352   const SDValue *Cmp;
7353   AArch64CC::CondCode CC;
7354 };
7355
7356 /// \brief Helper structure to keep track of SetCC information.
7357 union SetCCInfo {
7358   GenericSetCCInfo Generic;
7359   AArch64SetCCInfo AArch64;
7360 };
7361
7362 /// \brief Helper structure to be able to read SetCC information.  If set to
7363 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7364 /// GenericSetCCInfo.
7365 struct SetCCInfoAndKind {
7366   SetCCInfo Info;
7367   bool IsAArch64;
7368 };
7369
7370 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7371 /// an
7372 /// AArch64 lowered one.
7373 /// \p SetCCInfo is filled accordingly.
7374 /// \post SetCCInfo is meanginfull only when this function returns true.
7375 /// \return True when Op is a kind of SET_CC operation.
7376 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7377   // If this is a setcc, this is straight forward.
7378   if (Op.getOpcode() == ISD::SETCC) {
7379     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7380     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7381     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7382     SetCCInfo.IsAArch64 = false;
7383     return true;
7384   }
7385   // Otherwise, check if this is a matching csel instruction.
7386   // In other words:
7387   // - csel 1, 0, cc
7388   // - csel 0, 1, !cc
7389   if (Op.getOpcode() != AArch64ISD::CSEL)
7390     return false;
7391   // Set the information about the operands.
7392   // TODO: we want the operands of the Cmp not the csel
7393   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7394   SetCCInfo.IsAArch64 = true;
7395   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7396       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7397
7398   // Check that the operands matches the constraints:
7399   // (1) Both operands must be constants.
7400   // (2) One must be 1 and the other must be 0.
7401   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7402   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7403
7404   // Check (1).
7405   if (!TValue || !FValue)
7406     return false;
7407
7408   // Check (2).
7409   if (!TValue->isOne()) {
7410     // Update the comparison when we are interested in !cc.
7411     std::swap(TValue, FValue);
7412     SetCCInfo.Info.AArch64.CC =
7413         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7414   }
7415   return TValue->isOne() && FValue->isNullValue();
7416 }
7417
7418 // Returns true if Op is setcc or zext of setcc.
7419 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7420   if (isSetCC(Op, Info))
7421     return true;
7422   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7423     isSetCC(Op->getOperand(0), Info));
7424 }
7425
7426 // The folding we want to perform is:
7427 // (add x, [zext] (setcc cc ...) )
7428 //   -->
7429 // (csel x, (add x, 1), !cc ...)
7430 //
7431 // The latter will get matched to a CSINC instruction.
7432 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7433   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7434   SDValue LHS = Op->getOperand(0);
7435   SDValue RHS = Op->getOperand(1);
7436   SetCCInfoAndKind InfoAndKind;
7437
7438   // If neither operand is a SET_CC, give up.
7439   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7440     std::swap(LHS, RHS);
7441     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7442       return SDValue();
7443   }
7444
7445   // FIXME: This could be generatized to work for FP comparisons.
7446   EVT CmpVT = InfoAndKind.IsAArch64
7447                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7448                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7449   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7450     return SDValue();
7451
7452   SDValue CCVal;
7453   SDValue Cmp;
7454   SDLoc dl(Op);
7455   if (InfoAndKind.IsAArch64) {
7456     CCVal = DAG.getConstant(
7457         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7458     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7459   } else
7460     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7461                       *InfoAndKind.Info.Generic.Opnd1,
7462                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7463                       CCVal, DAG, dl);
7464
7465   EVT VT = Op->getValueType(0);
7466   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7467   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7468 }
7469
7470 // The basic add/sub long vector instructions have variants with "2" on the end
7471 // which act on the high-half of their inputs. They are normally matched by
7472 // patterns like:
7473 //
7474 // (add (zeroext (extract_high LHS)),
7475 //      (zeroext (extract_high RHS)))
7476 // -> uaddl2 vD, vN, vM
7477 //
7478 // However, if one of the extracts is something like a duplicate, this
7479 // instruction can still be used profitably. This function puts the DAG into a
7480 // more appropriate form for those patterns to trigger.
7481 static SDValue performAddSubLongCombine(SDNode *N,
7482                                         TargetLowering::DAGCombinerInfo &DCI,
7483                                         SelectionDAG &DAG) {
7484   if (DCI.isBeforeLegalizeOps())
7485     return SDValue();
7486
7487   MVT VT = N->getSimpleValueType(0);
7488   if (!VT.is128BitVector()) {
7489     if (N->getOpcode() == ISD::ADD)
7490       return performSetccAddFolding(N, DAG);
7491     return SDValue();
7492   }
7493
7494   // Make sure both branches are extended in the same way.
7495   SDValue LHS = N->getOperand(0);
7496   SDValue RHS = N->getOperand(1);
7497   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7498        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7499       LHS.getOpcode() != RHS.getOpcode())
7500     return SDValue();
7501
7502   unsigned ExtType = LHS.getOpcode();
7503
7504   // It's not worth doing if at least one of the inputs isn't already an
7505   // extract, but we don't know which it'll be so we have to try both.
7506   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7507     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7508     if (!RHS.getNode())
7509       return SDValue();
7510
7511     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7512   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7513     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7514     if (!LHS.getNode())
7515       return SDValue();
7516
7517     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7518   }
7519
7520   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7521 }
7522
7523 // Massage DAGs which we can use the high-half "long" operations on into
7524 // something isel will recognize better. E.g.
7525 //
7526 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7527 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7528 //                     (extract_high (v2i64 (dup128 scalar)))))
7529 //
7530 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7531                                        TargetLowering::DAGCombinerInfo &DCI,
7532                                        SelectionDAG &DAG) {
7533   if (DCI.isBeforeLegalizeOps())
7534     return SDValue();
7535
7536   SDValue LHS = N->getOperand(1);
7537   SDValue RHS = N->getOperand(2);
7538   assert(LHS.getValueType().is64BitVector() &&
7539          RHS.getValueType().is64BitVector() &&
7540          "unexpected shape for long operation");
7541
7542   // Either node could be a DUP, but it's not worth doing both of them (you'd
7543   // just as well use the non-high version) so look for a corresponding extract
7544   // operation on the other "wing".
7545   if (isEssentiallyExtractSubvector(LHS)) {
7546     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7547     if (!RHS.getNode())
7548       return SDValue();
7549   } else if (isEssentiallyExtractSubvector(RHS)) {
7550     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7551     if (!LHS.getNode())
7552       return SDValue();
7553   }
7554
7555   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7556                      N->getOperand(0), LHS, RHS);
7557 }
7558
7559 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7560   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7561   unsigned ElemBits = ElemTy.getSizeInBits();
7562
7563   int64_t ShiftAmount;
7564   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7565     APInt SplatValue, SplatUndef;
7566     unsigned SplatBitSize;
7567     bool HasAnyUndefs;
7568     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7569                               HasAnyUndefs, ElemBits) ||
7570         SplatBitSize != ElemBits)
7571       return SDValue();
7572
7573     ShiftAmount = SplatValue.getSExtValue();
7574   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7575     ShiftAmount = CVN->getSExtValue();
7576   } else
7577     return SDValue();
7578
7579   unsigned Opcode;
7580   bool IsRightShift;
7581   switch (IID) {
7582   default:
7583     llvm_unreachable("Unknown shift intrinsic");
7584   case Intrinsic::aarch64_neon_sqshl:
7585     Opcode = AArch64ISD::SQSHL_I;
7586     IsRightShift = false;
7587     break;
7588   case Intrinsic::aarch64_neon_uqshl:
7589     Opcode = AArch64ISD::UQSHL_I;
7590     IsRightShift = false;
7591     break;
7592   case Intrinsic::aarch64_neon_srshl:
7593     Opcode = AArch64ISD::SRSHR_I;
7594     IsRightShift = true;
7595     break;
7596   case Intrinsic::aarch64_neon_urshl:
7597     Opcode = AArch64ISD::URSHR_I;
7598     IsRightShift = true;
7599     break;
7600   case Intrinsic::aarch64_neon_sqshlu:
7601     Opcode = AArch64ISD::SQSHLU_I;
7602     IsRightShift = false;
7603     break;
7604   }
7605
7606   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7607     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7608                        DAG.getConstant(-ShiftAmount, MVT::i32));
7609   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7610     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7611                        DAG.getConstant(ShiftAmount, MVT::i32));
7612
7613   return SDValue();
7614 }
7615
7616 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7617 // the intrinsics must be legal and take an i32, this means there's almost
7618 // certainly going to be a zext in the DAG which we can eliminate.
7619 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7620   SDValue AndN = N->getOperand(2);
7621   if (AndN.getOpcode() != ISD::AND)
7622     return SDValue();
7623
7624   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7625   if (!CMask || CMask->getZExtValue() != Mask)
7626     return SDValue();
7627
7628   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7629                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7630 }
7631
7632 static SDValue performIntrinsicCombine(SDNode *N,
7633                                        TargetLowering::DAGCombinerInfo &DCI,
7634                                        const AArch64Subtarget *Subtarget) {
7635   SelectionDAG &DAG = DCI.DAG;
7636   unsigned IID = getIntrinsicID(N);
7637   switch (IID) {
7638   default:
7639     break;
7640   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7641   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7642     return tryCombineFixedPointConvert(N, DCI, DAG);
7643     break;
7644   case Intrinsic::aarch64_neon_fmax:
7645     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7646                        N->getOperand(1), N->getOperand(2));
7647   case Intrinsic::aarch64_neon_fmin:
7648     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7649                        N->getOperand(1), N->getOperand(2));
7650   case Intrinsic::aarch64_neon_smull:
7651   case Intrinsic::aarch64_neon_umull:
7652   case Intrinsic::aarch64_neon_pmull:
7653   case Intrinsic::aarch64_neon_sqdmull:
7654     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7655   case Intrinsic::aarch64_neon_sqshl:
7656   case Intrinsic::aarch64_neon_uqshl:
7657   case Intrinsic::aarch64_neon_sqshlu:
7658   case Intrinsic::aarch64_neon_srshl:
7659   case Intrinsic::aarch64_neon_urshl:
7660     return tryCombineShiftImm(IID, N, DAG);
7661   case Intrinsic::aarch64_crc32b:
7662   case Intrinsic::aarch64_crc32cb:
7663     return tryCombineCRC32(0xff, N, DAG);
7664   case Intrinsic::aarch64_crc32h:
7665   case Intrinsic::aarch64_crc32ch:
7666     return tryCombineCRC32(0xffff, N, DAG);
7667   }
7668   return SDValue();
7669 }
7670
7671 static SDValue performExtendCombine(SDNode *N,
7672                                     TargetLowering::DAGCombinerInfo &DCI,
7673                                     SelectionDAG &DAG) {
7674   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7675   // we can convert that DUP into another extract_high (of a bigger DUP), which
7676   // helps the backend to decide that an sabdl2 would be useful, saving a real
7677   // extract_high operation.
7678   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7679       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7680     SDNode *ABDNode = N->getOperand(0).getNode();
7681     unsigned IID = getIntrinsicID(ABDNode);
7682     if (IID == Intrinsic::aarch64_neon_sabd ||
7683         IID == Intrinsic::aarch64_neon_uabd) {
7684       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7685       if (!NewABD.getNode())
7686         return SDValue();
7687
7688       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7689                          NewABD);
7690     }
7691   }
7692
7693   // This is effectively a custom type legalization for AArch64.
7694   //
7695   // Type legalization will split an extend of a small, legal, type to a larger
7696   // illegal type by first splitting the destination type, often creating
7697   // illegal source types, which then get legalized in isel-confusing ways,
7698   // leading to really terrible codegen. E.g.,
7699   //   %result = v8i32 sext v8i8 %value
7700   // becomes
7701   //   %losrc = extract_subreg %value, ...
7702   //   %hisrc = extract_subreg %value, ...
7703   //   %lo = v4i32 sext v4i8 %losrc
7704   //   %hi = v4i32 sext v4i8 %hisrc
7705   // Things go rapidly downhill from there.
7706   //
7707   // For AArch64, the [sz]ext vector instructions can only go up one element
7708   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7709   // take two instructions.
7710   //
7711   // This implies that the most efficient way to do the extend from v8i8
7712   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7713   // the normal splitting to happen for the v8i16->v8i32.
7714
7715   // This is pre-legalization to catch some cases where the default
7716   // type legalization will create ill-tempered code.
7717   if (!DCI.isBeforeLegalizeOps())
7718     return SDValue();
7719
7720   // We're only interested in cleaning things up for non-legal vector types
7721   // here. If both the source and destination are legal, things will just
7722   // work naturally without any fiddling.
7723   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7724   EVT ResVT = N->getValueType(0);
7725   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7726     return SDValue();
7727   // If the vector type isn't a simple VT, it's beyond the scope of what
7728   // we're  worried about here. Let legalization do its thing and hope for
7729   // the best.
7730   SDValue Src = N->getOperand(0);
7731   EVT SrcVT = Src->getValueType(0);
7732   if (!ResVT.isSimple() || !SrcVT.isSimple())
7733     return SDValue();
7734
7735   // If the source VT is a 64-bit vector, we can play games and get the
7736   // better results we want.
7737   if (SrcVT.getSizeInBits() != 64)
7738     return SDValue();
7739
7740   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7741   unsigned ElementCount = SrcVT.getVectorNumElements();
7742   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7743   SDLoc DL(N);
7744   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7745
7746   // Now split the rest of the operation into two halves, each with a 64
7747   // bit source.
7748   EVT LoVT, HiVT;
7749   SDValue Lo, Hi;
7750   unsigned NumElements = ResVT.getVectorNumElements();
7751   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7752   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7753                                  ResVT.getVectorElementType(), NumElements / 2);
7754
7755   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7756                                LoVT.getVectorNumElements());
7757   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7758                    DAG.getConstant(0, MVT::i64));
7759   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7760                    DAG.getConstant(InNVT.getVectorNumElements(), MVT::i64));
7761   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7762   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7763
7764   // Now combine the parts back together so we still have a single result
7765   // like the combiner expects.
7766   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7767 }
7768
7769 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7770 /// value. The load store optimizer pass will merge them to store pair stores.
7771 /// This has better performance than a splat of the scalar followed by a split
7772 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7773 /// followed by an ext.b and two stores.
7774 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7775   SDValue StVal = St->getValue();
7776   EVT VT = StVal.getValueType();
7777
7778   // Don't replace floating point stores, they possibly won't be transformed to
7779   // stp because of the store pair suppress pass.
7780   if (VT.isFloatingPoint())
7781     return SDValue();
7782
7783   // Check for insert vector elements.
7784   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7785     return SDValue();
7786
7787   // We can express a splat as store pair(s) for 2 or 4 elements.
7788   unsigned NumVecElts = VT.getVectorNumElements();
7789   if (NumVecElts != 4 && NumVecElts != 2)
7790     return SDValue();
7791   SDValue SplatVal = StVal.getOperand(1);
7792   unsigned RemainInsertElts = NumVecElts - 1;
7793
7794   // Check that this is a splat.
7795   while (--RemainInsertElts) {
7796     SDValue NextInsertElt = StVal.getOperand(0);
7797     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7798       return SDValue();
7799     if (NextInsertElt.getOperand(1) != SplatVal)
7800       return SDValue();
7801     StVal = NextInsertElt;
7802   }
7803   unsigned OrigAlignment = St->getAlignment();
7804   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7805   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7806
7807   // Create scalar stores. This is at least as good as the code sequence for a
7808   // split unaligned store wich is a dup.s, ext.b, and two stores.
7809   // Most of the time the three stores should be replaced by store pair
7810   // instructions (stp).
7811   SDLoc DL(St);
7812   SDValue BasePtr = St->getBasePtr();
7813   SDValue NewST1 =
7814       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7815                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7816
7817   unsigned Offset = EltOffset;
7818   while (--NumVecElts) {
7819     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7820                                     DAG.getConstant(Offset, MVT::i64));
7821     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7822                           St->getPointerInfo(), St->isVolatile(),
7823                           St->isNonTemporal(), Alignment);
7824     Offset += EltOffset;
7825   }
7826   return NewST1;
7827 }
7828
7829 static SDValue performSTORECombine(SDNode *N,
7830                                    TargetLowering::DAGCombinerInfo &DCI,
7831                                    SelectionDAG &DAG,
7832                                    const AArch64Subtarget *Subtarget) {
7833   if (!DCI.isBeforeLegalize())
7834     return SDValue();
7835
7836   StoreSDNode *S = cast<StoreSDNode>(N);
7837   if (S->isVolatile())
7838     return SDValue();
7839
7840   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7841   // page boundaries. We want to split such stores.
7842   if (!Subtarget->isCyclone())
7843     return SDValue();
7844
7845   // Don't split at Oz.
7846   MachineFunction &MF = DAG.getMachineFunction();
7847   bool IsMinSize = MF.getFunction()->hasFnAttribute(Attribute::MinSize);
7848   if (IsMinSize)
7849     return SDValue();
7850
7851   SDValue StVal = S->getValue();
7852   EVT VT = StVal.getValueType();
7853
7854   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7855   // those up regresses performance on micro-benchmarks and olden/bh.
7856   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7857     return SDValue();
7858
7859   // Split unaligned 16B stores. They are terrible for performance.
7860   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7861   // extensions can use this to mark that it does not want splitting to happen
7862   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7863   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7864   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7865       S->getAlignment() <= 2)
7866     return SDValue();
7867
7868   // If we get a splat of a scalar convert this vector store to a store of
7869   // scalars. They will be merged into store pairs thereby removing two
7870   // instructions.
7871   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7872   if (ReplacedSplat != SDValue())
7873     return ReplacedSplat;
7874
7875   SDLoc DL(S);
7876   unsigned NumElts = VT.getVectorNumElements() / 2;
7877   // Split VT into two.
7878   EVT HalfVT =
7879       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7880   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7881                                    DAG.getConstant(0, MVT::i64));
7882   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7883                                    DAG.getConstant(NumElts, MVT::i64));
7884   SDValue BasePtr = S->getBasePtr();
7885   SDValue NewST1 =
7886       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7887                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7888   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7889                                   DAG.getConstant(8, MVT::i64));
7890   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7891                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7892                       S->getAlignment());
7893 }
7894
7895 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7896 /// post-increment LD1R.
7897 static SDValue performPostLD1Combine(SDNode *N,
7898                                      TargetLowering::DAGCombinerInfo &DCI,
7899                                      bool IsLaneOp) {
7900   if (DCI.isBeforeLegalizeOps())
7901     return SDValue();
7902
7903   SelectionDAG &DAG = DCI.DAG;
7904   EVT VT = N->getValueType(0);
7905
7906   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7907   SDNode *LD = N->getOperand(LoadIdx).getNode();
7908   // If it is not LOAD, can not do such combine.
7909   if (LD->getOpcode() != ISD::LOAD)
7910     return SDValue();
7911
7912   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7913   EVT MemVT = LoadSDN->getMemoryVT();
7914   // Check if memory operand is the same type as the vector element.
7915   if (MemVT != VT.getVectorElementType())
7916     return SDValue();
7917
7918   // Check if there are other uses. If so, do not combine as it will introduce
7919   // an extra load.
7920   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7921        ++UI) {
7922     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7923       continue;
7924     if (*UI != N)
7925       return SDValue();
7926   }
7927
7928   SDValue Addr = LD->getOperand(1);
7929   SDValue Vector = N->getOperand(0);
7930   // Search for a use of the address operand that is an increment.
7931   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7932        Addr.getNode()->use_end(); UI != UE; ++UI) {
7933     SDNode *User = *UI;
7934     if (User->getOpcode() != ISD::ADD
7935         || UI.getUse().getResNo() != Addr.getResNo())
7936       continue;
7937
7938     // Check that the add is independent of the load.  Otherwise, folding it
7939     // would create a cycle.
7940     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7941       continue;
7942     // Also check that add is not used in the vector operand.  This would also
7943     // create a cycle.
7944     if (User->isPredecessorOf(Vector.getNode()))
7945       continue;
7946
7947     // If the increment is a constant, it must match the memory ref size.
7948     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7949     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7950       uint32_t IncVal = CInc->getZExtValue();
7951       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7952       if (IncVal != NumBytes)
7953         continue;
7954       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7955     }
7956
7957     SmallVector<SDValue, 8> Ops;
7958     Ops.push_back(LD->getOperand(0));  // Chain
7959     if (IsLaneOp) {
7960       Ops.push_back(Vector);           // The vector to be inserted
7961       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7962     }
7963     Ops.push_back(Addr);
7964     Ops.push_back(Inc);
7965
7966     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7967     SDVTList SDTys = DAG.getVTList(Tys);
7968     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7969     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7970                                            MemVT,
7971                                            LoadSDN->getMemOperand());
7972
7973     // Update the uses.
7974     SmallVector<SDValue, 2> NewResults;
7975     NewResults.push_back(SDValue(LD, 0));             // The result of load
7976     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7977     DCI.CombineTo(LD, NewResults);
7978     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7979     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7980
7981     break;
7982   }
7983   return SDValue();
7984 }
7985
7986 /// Target-specific DAG combine function for NEON load/store intrinsics
7987 /// to merge base address updates.
7988 static SDValue performNEONPostLDSTCombine(SDNode *N,
7989                                           TargetLowering::DAGCombinerInfo &DCI,
7990                                           SelectionDAG &DAG) {
7991   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7992     return SDValue();
7993
7994   unsigned AddrOpIdx = N->getNumOperands() - 1;
7995   SDValue Addr = N->getOperand(AddrOpIdx);
7996
7997   // Search for a use of the address operand that is an increment.
7998   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
7999        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8000     SDNode *User = *UI;
8001     if (User->getOpcode() != ISD::ADD ||
8002         UI.getUse().getResNo() != Addr.getResNo())
8003       continue;
8004
8005     // Check that the add is independent of the load/store.  Otherwise, folding
8006     // it would create a cycle.
8007     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8008       continue;
8009
8010     // Find the new opcode for the updating load/store.
8011     bool IsStore = false;
8012     bool IsLaneOp = false;
8013     bool IsDupOp = false;
8014     unsigned NewOpc = 0;
8015     unsigned NumVecs = 0;
8016     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8017     switch (IntNo) {
8018     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8019     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8020       NumVecs = 2; break;
8021     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8022       NumVecs = 3; break;
8023     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8024       NumVecs = 4; break;
8025     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8026       NumVecs = 2; IsStore = true; break;
8027     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8028       NumVecs = 3; IsStore = true; break;
8029     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8030       NumVecs = 4; IsStore = true; break;
8031     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8032       NumVecs = 2; break;
8033     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8034       NumVecs = 3; break;
8035     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8036       NumVecs = 4; break;
8037     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8038       NumVecs = 2; IsStore = true; break;
8039     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8040       NumVecs = 3; IsStore = true; break;
8041     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8042       NumVecs = 4; IsStore = true; break;
8043     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8044       NumVecs = 2; IsDupOp = true; break;
8045     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8046       NumVecs = 3; IsDupOp = true; break;
8047     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8048       NumVecs = 4; IsDupOp = true; break;
8049     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8050       NumVecs = 2; IsLaneOp = true; break;
8051     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8052       NumVecs = 3; IsLaneOp = true; break;
8053     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8054       NumVecs = 4; IsLaneOp = true; break;
8055     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8056       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8057     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8058       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8059     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8060       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8061     }
8062
8063     EVT VecTy;
8064     if (IsStore)
8065       VecTy = N->getOperand(2).getValueType();
8066     else
8067       VecTy = N->getValueType(0);
8068
8069     // If the increment is a constant, it must match the memory ref size.
8070     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8071     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8072       uint32_t IncVal = CInc->getZExtValue();
8073       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8074       if (IsLaneOp || IsDupOp)
8075         NumBytes /= VecTy.getVectorNumElements();
8076       if (IncVal != NumBytes)
8077         continue;
8078       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8079     }
8080     SmallVector<SDValue, 8> Ops;
8081     Ops.push_back(N->getOperand(0)); // Incoming chain
8082     // Load lane and store have vector list as input.
8083     if (IsLaneOp || IsStore)
8084       for (unsigned i = 2; i < AddrOpIdx; ++i)
8085         Ops.push_back(N->getOperand(i));
8086     Ops.push_back(Addr); // Base register
8087     Ops.push_back(Inc);
8088
8089     // Return Types.
8090     EVT Tys[6];
8091     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8092     unsigned n;
8093     for (n = 0; n < NumResultVecs; ++n)
8094       Tys[n] = VecTy;
8095     Tys[n++] = MVT::i64;  // Type of write back register
8096     Tys[n] = MVT::Other;  // Type of the chain
8097     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8098
8099     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8100     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8101                                            MemInt->getMemoryVT(),
8102                                            MemInt->getMemOperand());
8103
8104     // Update the uses.
8105     std::vector<SDValue> NewResults;
8106     for (unsigned i = 0; i < NumResultVecs; ++i) {
8107       NewResults.push_back(SDValue(UpdN.getNode(), i));
8108     }
8109     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8110     DCI.CombineTo(N, NewResults);
8111     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8112
8113     break;
8114   }
8115   return SDValue();
8116 }
8117
8118 // Checks to see if the value is the prescribed width and returns information
8119 // about its extension mode.
8120 static
8121 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8122   ExtType = ISD::NON_EXTLOAD;
8123   switch(V.getNode()->getOpcode()) {
8124   default:
8125     return false;
8126   case ISD::LOAD: {
8127     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8128     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8129        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8130       ExtType = LoadNode->getExtensionType();
8131       return true;
8132     }
8133     return false;
8134   }
8135   case ISD::AssertSext: {
8136     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8137     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8138        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8139       ExtType = ISD::SEXTLOAD;
8140       return true;
8141     }
8142     return false;
8143   }
8144   case ISD::AssertZext: {
8145     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8146     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8147        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8148       ExtType = ISD::ZEXTLOAD;
8149       return true;
8150     }
8151     return false;
8152   }
8153   case ISD::Constant:
8154   case ISD::TargetConstant: {
8155     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8156         1LL << (width - 1))
8157       return true;
8158     return false;
8159   }
8160   }
8161
8162   return true;
8163 }
8164
8165 // This function does a whole lot of voodoo to determine if the tests are
8166 // equivalent without and with a mask. Essentially what happens is that given a
8167 // DAG resembling:
8168 //
8169 //  +-------------+ +-------------+ +-------------+ +-------------+
8170 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8171 //  +-------------+ +-------------+ +-------------+ +-------------+
8172 //           |           |           |               |
8173 //           V           V           |    +----------+
8174 //          +-------------+  +----+  |    |
8175 //          |     ADD     |  |0xff|  |    |
8176 //          +-------------+  +----+  |    |
8177 //                  |           |    |    |
8178 //                  V           V    |    |
8179 //                 +-------------+   |    |
8180 //                 |     AND     |   |    |
8181 //                 +-------------+   |    |
8182 //                      |            |    |
8183 //                      +-----+      |    |
8184 //                            |      |    |
8185 //                            V      V    V
8186 //                           +-------------+
8187 //                           |     CMP     |
8188 //                           +-------------+
8189 //
8190 // The AND node may be safely removed for some combinations of inputs. In
8191 // particular we need to take into account the extension type of the Input,
8192 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8193 // width of the input (this can work for any width inputs, the above graph is
8194 // specific to 8 bits.
8195 //
8196 // The specific equations were worked out by generating output tables for each
8197 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8198 // problem was simplified by working with 4 bit inputs, which means we only
8199 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8200 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8201 // patterns present in both extensions (0,7). For every distinct set of
8202 // AddConstant and CompConstants bit patterns we can consider the masked and
8203 // unmasked versions to be equivalent if the result of this function is true for
8204 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8205 //
8206 //   sub      w8, w0, w1
8207 //   and      w10, w8, #0x0f
8208 //   cmp      w8, w2
8209 //   cset     w9, AArch64CC
8210 //   cmp      w10, w2
8211 //   cset     w11, AArch64CC
8212 //   cmp      w9, w11
8213 //   cset     w0, eq
8214 //   ret
8215 //
8216 // Since the above function shows when the outputs are equivalent it defines
8217 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8218 // would be expensive to run during compiles. The equations below were written
8219 // in a test harness that confirmed they gave equivalent outputs to the above
8220 // for all inputs function, so they can be used determine if the removal is
8221 // legal instead.
8222 //
8223 // isEquivalentMaskless() is the code for testing if the AND can be removed
8224 // factored out of the DAG recognition as the DAG can take several forms.
8225
8226 static
8227 bool isEquivalentMaskless(unsigned CC, unsigned width,
8228                           ISD::LoadExtType ExtType, signed AddConstant,
8229                           signed CompConstant) {
8230   // By being careful about our equations and only writing the in term
8231   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8232   // make them generally applicable to all bit widths.
8233   signed MaxUInt = (1 << width);
8234
8235   // For the purposes of these comparisons sign extending the type is
8236   // equivalent to zero extending the add and displacing it by half the integer
8237   // width. Provided we are careful and make sure our equations are valid over
8238   // the whole range we can just adjust the input and avoid writing equations
8239   // for sign extended inputs.
8240   if (ExtType == ISD::SEXTLOAD)
8241     AddConstant -= (1 << (width-1));
8242
8243   switch(CC) {
8244   case AArch64CC::LE:
8245   case AArch64CC::GT: {
8246     if ((AddConstant == 0) ||
8247         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8248         (AddConstant >= 0 && CompConstant < 0) ||
8249         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8250       return true;
8251   } break;
8252   case AArch64CC::LT:
8253   case AArch64CC::GE: {
8254     if ((AddConstant == 0) ||
8255         (AddConstant >= 0 && CompConstant <= 0) ||
8256         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8257       return true;
8258   } break;
8259   case AArch64CC::HI:
8260   case AArch64CC::LS: {
8261     if ((AddConstant >= 0 && CompConstant < 0) ||
8262        (AddConstant <= 0 && CompConstant >= -1 &&
8263         CompConstant < AddConstant + MaxUInt))
8264       return true;
8265   } break;
8266   case AArch64CC::PL:
8267   case AArch64CC::MI: {
8268     if ((AddConstant == 0) ||
8269         (AddConstant > 0 && CompConstant <= 0) ||
8270         (AddConstant < 0 && CompConstant <= AddConstant))
8271       return true;
8272   } break;
8273   case AArch64CC::LO:
8274   case AArch64CC::HS: {
8275     if ((AddConstant >= 0 && CompConstant <= 0) ||
8276         (AddConstant <= 0 && CompConstant >= 0 &&
8277          CompConstant <= AddConstant + MaxUInt))
8278       return true;
8279   } break;
8280   case AArch64CC::EQ:
8281   case AArch64CC::NE: {
8282     if ((AddConstant > 0 && CompConstant < 0) ||
8283         (AddConstant < 0 && CompConstant >= 0 &&
8284          CompConstant < AddConstant + MaxUInt) ||
8285         (AddConstant >= 0 && CompConstant >= 0 &&
8286          CompConstant >= AddConstant) ||
8287         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8288
8289       return true;
8290   } break;
8291   case AArch64CC::VS:
8292   case AArch64CC::VC:
8293   case AArch64CC::AL:
8294   case AArch64CC::NV:
8295     return true;
8296   case AArch64CC::Invalid:
8297     break;
8298   }
8299
8300   return false;
8301 }
8302
8303 static
8304 SDValue performCONDCombine(SDNode *N,
8305                            TargetLowering::DAGCombinerInfo &DCI,
8306                            SelectionDAG &DAG, unsigned CCIndex,
8307                            unsigned CmpIndex) {
8308   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8309   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8310   unsigned CondOpcode = SubsNode->getOpcode();
8311
8312   if (CondOpcode != AArch64ISD::SUBS)
8313     return SDValue();
8314
8315   // There is a SUBS feeding this condition. Is it fed by a mask we can
8316   // use?
8317
8318   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8319   unsigned MaskBits = 0;
8320
8321   if (AndNode->getOpcode() != ISD::AND)
8322     return SDValue();
8323
8324   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8325     uint32_t CNV = CN->getZExtValue();
8326     if (CNV == 255)
8327       MaskBits = 8;
8328     else if (CNV == 65535)
8329       MaskBits = 16;
8330   }
8331
8332   if (!MaskBits)
8333     return SDValue();
8334
8335   SDValue AddValue = AndNode->getOperand(0);
8336
8337   if (AddValue.getOpcode() != ISD::ADD)
8338     return SDValue();
8339
8340   // The basic dag structure is correct, grab the inputs and validate them.
8341
8342   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8343   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8344   SDValue SubsInputValue = SubsNode->getOperand(1);
8345
8346   // The mask is present and the provenance of all the values is a smaller type,
8347   // lets see if the mask is superfluous.
8348
8349   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8350       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8351     return SDValue();
8352
8353   ISD::LoadExtType ExtType;
8354
8355   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8356       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8357       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8358     return SDValue();
8359
8360   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8361                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8362                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8363     return SDValue();
8364
8365   // The AND is not necessary, remove it.
8366
8367   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8368                                SubsNode->getValueType(1));
8369   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8370
8371   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8372   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8373
8374   return SDValue(N, 0);
8375 }
8376
8377 // Optimize compare with zero and branch.
8378 static SDValue performBRCONDCombine(SDNode *N,
8379                                     TargetLowering::DAGCombinerInfo &DCI,
8380                                     SelectionDAG &DAG) {
8381   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8382   if (NV.getNode())
8383     N = NV.getNode();
8384   SDValue Chain = N->getOperand(0);
8385   SDValue Dest = N->getOperand(1);
8386   SDValue CCVal = N->getOperand(2);
8387   SDValue Cmp = N->getOperand(3);
8388
8389   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8390   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8391   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8392     return SDValue();
8393
8394   unsigned CmpOpc = Cmp.getOpcode();
8395   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8396     return SDValue();
8397
8398   // Only attempt folding if there is only one use of the flag and no use of the
8399   // value.
8400   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8401     return SDValue();
8402
8403   SDValue LHS = Cmp.getOperand(0);
8404   SDValue RHS = Cmp.getOperand(1);
8405
8406   assert(LHS.getValueType() == RHS.getValueType() &&
8407          "Expected the value type to be the same for both operands!");
8408   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8409     return SDValue();
8410
8411   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8412     std::swap(LHS, RHS);
8413
8414   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8415     return SDValue();
8416
8417   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8418       LHS.getOpcode() == ISD::SRL)
8419     return SDValue();
8420
8421   // Fold the compare into the branch instruction.
8422   SDValue BR;
8423   if (CC == AArch64CC::EQ)
8424     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8425   else
8426     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8427
8428   // Do not add new nodes to DAG combiner worklist.
8429   DCI.CombineTo(N, BR, false);
8430
8431   return SDValue();
8432 }
8433
8434 // vselect (v1i1 setcc) ->
8435 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8436 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8437 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8438 // such VSELECT.
8439 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8440   SDValue N0 = N->getOperand(0);
8441   EVT CCVT = N0.getValueType();
8442
8443   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8444       CCVT.getVectorElementType() != MVT::i1)
8445     return SDValue();
8446
8447   EVT ResVT = N->getValueType(0);
8448   EVT CmpVT = N0.getOperand(0).getValueType();
8449   // Only combine when the result type is of the same size as the compared
8450   // operands.
8451   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8452     return SDValue();
8453
8454   SDValue IfTrue = N->getOperand(1);
8455   SDValue IfFalse = N->getOperand(2);
8456   SDValue SetCC =
8457       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8458                    N0.getOperand(0), N0.getOperand(1),
8459                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8460   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8461                      IfTrue, IfFalse);
8462 }
8463
8464 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8465 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8466 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8467 /// with a vector one followed by a DUP shuffle on the result.
8468 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8469   SDValue N0 = N->getOperand(0);
8470   EVT ResVT = N->getValueType(0);
8471
8472   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8473     return SDValue();
8474
8475   // If NumMaskElts == 0, the comparison is larger than select result. The
8476   // largest real NEON comparison is 64-bits per lane, which means the result is
8477   // at most 32-bits and an illegal vector. Just bail out for now.
8478   EVT SrcVT = N0.getOperand(0).getValueType();
8479
8480   // Don't try to do this optimization when the setcc itself has i1 operands.
8481   // There are no legal vectors of i1, so this would be pointless.
8482   if (SrcVT == MVT::i1)
8483     return SDValue();
8484
8485   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8486   if (!ResVT.isVector() || NumMaskElts == 0)
8487     return SDValue();
8488
8489   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8490   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8491
8492   // First perform a vector comparison, where lane 0 is the one we're interested
8493   // in.
8494   SDLoc DL(N0);
8495   SDValue LHS =
8496       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8497   SDValue RHS =
8498       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8499   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8500
8501   // Now duplicate the comparison mask we want across all other lanes.
8502   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8503   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8504   Mask = DAG.getNode(ISD::BITCAST, DL,
8505                      ResVT.changeVectorElementTypeToInteger(), Mask);
8506
8507   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8508 }
8509
8510 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8511                                                  DAGCombinerInfo &DCI) const {
8512   SelectionDAG &DAG = DCI.DAG;
8513   switch (N->getOpcode()) {
8514   default:
8515     break;
8516   case ISD::ADD:
8517   case ISD::SUB:
8518     return performAddSubLongCombine(N, DCI, DAG);
8519   case ISD::XOR:
8520     return performXorCombine(N, DAG, DCI, Subtarget);
8521   case ISD::MUL:
8522     return performMulCombine(N, DAG, DCI, Subtarget);
8523   case ISD::SINT_TO_FP:
8524   case ISD::UINT_TO_FP:
8525     return performIntToFpCombine(N, DAG, Subtarget);
8526   case ISD::OR:
8527     return performORCombine(N, DCI, Subtarget);
8528   case ISD::INTRINSIC_WO_CHAIN:
8529     return performIntrinsicCombine(N, DCI, Subtarget);
8530   case ISD::ANY_EXTEND:
8531   case ISD::ZERO_EXTEND:
8532   case ISD::SIGN_EXTEND:
8533     return performExtendCombine(N, DCI, DAG);
8534   case ISD::BITCAST:
8535     return performBitcastCombine(N, DCI, DAG);
8536   case ISD::CONCAT_VECTORS:
8537     return performConcatVectorsCombine(N, DCI, DAG);
8538   case ISD::SELECT:
8539     return performSelectCombine(N, DAG);
8540   case ISD::VSELECT:
8541     return performVSelectCombine(N, DCI.DAG);
8542   case ISD::STORE:
8543     return performSTORECombine(N, DCI, DAG, Subtarget);
8544   case AArch64ISD::BRCOND:
8545     return performBRCONDCombine(N, DCI, DAG);
8546   case AArch64ISD::CSEL:
8547     return performCONDCombine(N, DCI, DAG, 2, 3);
8548   case AArch64ISD::DUP:
8549     return performPostLD1Combine(N, DCI, false);
8550   case ISD::INSERT_VECTOR_ELT:
8551     return performPostLD1Combine(N, DCI, true);
8552   case ISD::INTRINSIC_VOID:
8553   case ISD::INTRINSIC_W_CHAIN:
8554     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8555     case Intrinsic::aarch64_neon_ld2:
8556     case Intrinsic::aarch64_neon_ld3:
8557     case Intrinsic::aarch64_neon_ld4:
8558     case Intrinsic::aarch64_neon_ld1x2:
8559     case Intrinsic::aarch64_neon_ld1x3:
8560     case Intrinsic::aarch64_neon_ld1x4:
8561     case Intrinsic::aarch64_neon_ld2lane:
8562     case Intrinsic::aarch64_neon_ld3lane:
8563     case Intrinsic::aarch64_neon_ld4lane:
8564     case Intrinsic::aarch64_neon_ld2r:
8565     case Intrinsic::aarch64_neon_ld3r:
8566     case Intrinsic::aarch64_neon_ld4r:
8567     case Intrinsic::aarch64_neon_st2:
8568     case Intrinsic::aarch64_neon_st3:
8569     case Intrinsic::aarch64_neon_st4:
8570     case Intrinsic::aarch64_neon_st1x2:
8571     case Intrinsic::aarch64_neon_st1x3:
8572     case Intrinsic::aarch64_neon_st1x4:
8573     case Intrinsic::aarch64_neon_st2lane:
8574     case Intrinsic::aarch64_neon_st3lane:
8575     case Intrinsic::aarch64_neon_st4lane:
8576       return performNEONPostLDSTCombine(N, DCI, DAG);
8577     default:
8578       break;
8579     }
8580   }
8581   return SDValue();
8582 }
8583
8584 // Check if the return value is used as only a return value, as otherwise
8585 // we can't perform a tail-call. In particular, we need to check for
8586 // target ISD nodes that are returns and any other "odd" constructs
8587 // that the generic analysis code won't necessarily catch.
8588 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8589                                                SDValue &Chain) const {
8590   if (N->getNumValues() != 1)
8591     return false;
8592   if (!N->hasNUsesOfValue(1, 0))
8593     return false;
8594
8595   SDValue TCChain = Chain;
8596   SDNode *Copy = *N->use_begin();
8597   if (Copy->getOpcode() == ISD::CopyToReg) {
8598     // If the copy has a glue operand, we conservatively assume it isn't safe to
8599     // perform a tail call.
8600     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8601         MVT::Glue)
8602       return false;
8603     TCChain = Copy->getOperand(0);
8604   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8605     return false;
8606
8607   bool HasRet = false;
8608   for (SDNode *Node : Copy->uses()) {
8609     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8610       return false;
8611     HasRet = true;
8612   }
8613
8614   if (!HasRet)
8615     return false;
8616
8617   Chain = TCChain;
8618   return true;
8619 }
8620
8621 // Return whether the an instruction can potentially be optimized to a tail
8622 // call. This will cause the optimizers to attempt to move, or duplicate,
8623 // return instructions to help enable tail call optimizations for this
8624 // instruction.
8625 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8626   if (!CI->isTailCall())
8627     return false;
8628
8629   return true;
8630 }
8631
8632 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8633                                                    SDValue &Offset,
8634                                                    ISD::MemIndexedMode &AM,
8635                                                    bool &IsInc,
8636                                                    SelectionDAG &DAG) const {
8637   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8638     return false;
8639
8640   Base = Op->getOperand(0);
8641   // All of the indexed addressing mode instructions take a signed
8642   // 9 bit immediate offset.
8643   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8644     int64_t RHSC = (int64_t)RHS->getZExtValue();
8645     if (RHSC >= 256 || RHSC <= -256)
8646       return false;
8647     IsInc = (Op->getOpcode() == ISD::ADD);
8648     Offset = Op->getOperand(1);
8649     return true;
8650   }
8651   return false;
8652 }
8653
8654 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8655                                                       SDValue &Offset,
8656                                                       ISD::MemIndexedMode &AM,
8657                                                       SelectionDAG &DAG) const {
8658   EVT VT;
8659   SDValue Ptr;
8660   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8661     VT = LD->getMemoryVT();
8662     Ptr = LD->getBasePtr();
8663   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8664     VT = ST->getMemoryVT();
8665     Ptr = ST->getBasePtr();
8666   } else
8667     return false;
8668
8669   bool IsInc;
8670   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8671     return false;
8672   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8673   return true;
8674 }
8675
8676 bool AArch64TargetLowering::getPostIndexedAddressParts(
8677     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8678     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8679   EVT VT;
8680   SDValue Ptr;
8681   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8682     VT = LD->getMemoryVT();
8683     Ptr = LD->getBasePtr();
8684   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8685     VT = ST->getMemoryVT();
8686     Ptr = ST->getBasePtr();
8687   } else
8688     return false;
8689
8690   bool IsInc;
8691   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8692     return false;
8693   // Post-indexing updates the base, so it's not a valid transform
8694   // if that's not the same as the load's pointer.
8695   if (Ptr != Base)
8696     return false;
8697   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8698   return true;
8699 }
8700
8701 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8702                                   SelectionDAG &DAG) {
8703   SDLoc DL(N);
8704   SDValue Op = N->getOperand(0);
8705
8706   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8707     return;
8708
8709   Op = SDValue(
8710       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8711                          DAG.getUNDEF(MVT::i32), Op,
8712                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8713       0);
8714   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8715   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8716 }
8717
8718 void AArch64TargetLowering::ReplaceNodeResults(
8719     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8720   switch (N->getOpcode()) {
8721   default:
8722     llvm_unreachable("Don't know how to custom expand this");
8723   case ISD::BITCAST:
8724     ReplaceBITCASTResults(N, Results, DAG);
8725     return;
8726   case ISD::FP_TO_UINT:
8727   case ISD::FP_TO_SINT:
8728     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8729     // Let normal code take care of it by not adding anything to Results.
8730     return;
8731   }
8732 }
8733
8734 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8735   return true;
8736 }
8737
8738 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
8739   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8740   // reciprocal if there are three or more FDIVs.
8741   return NumUsers > 2;
8742 }
8743
8744 TargetLoweringBase::LegalizeTypeAction
8745 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8746   MVT SVT = VT.getSimpleVT();
8747   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8748   // v4i16, v2i32 instead of to promote.
8749   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8750       || SVT == MVT::v1f32)
8751     return TypeWidenVector;
8752
8753   return TargetLoweringBase::getPreferredVectorAction(VT);
8754 }
8755
8756 // Loads and stores less than 128-bits are already atomic; ones above that
8757 // are doomed anyway, so defer to the default libcall and blame the OS when
8758 // things go wrong.
8759 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8760   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8761   return Size == 128;
8762 }
8763
8764 // Loads and stores less than 128-bits are already atomic; ones above that
8765 // are doomed anyway, so defer to the default libcall and blame the OS when
8766 // things go wrong.
8767 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8768   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8769   return Size == 128;
8770 }
8771
8772 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8773 bool AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8774   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8775   return Size <= 128;
8776 }
8777
8778 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8779   return true;
8780 }
8781
8782 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8783                                              AtomicOrdering Ord) const {
8784   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8785   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8786   bool IsAcquire = isAtLeastAcquire(Ord);
8787
8788   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8789   // intrinsic must return {i64, i64} and we have to recombine them into a
8790   // single i128 here.
8791   if (ValTy->getPrimitiveSizeInBits() == 128) {
8792     Intrinsic::ID Int =
8793         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8794     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8795
8796     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8797     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8798
8799     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8800     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8801     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8802     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8803     return Builder.CreateOr(
8804         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8805   }
8806
8807   Type *Tys[] = { Addr->getType() };
8808   Intrinsic::ID Int =
8809       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8810   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8811
8812   return Builder.CreateTruncOrBitCast(
8813       Builder.CreateCall(Ldxr, Addr),
8814       cast<PointerType>(Addr->getType())->getElementType());
8815 }
8816
8817 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8818                                                    Value *Val, Value *Addr,
8819                                                    AtomicOrdering Ord) const {
8820   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8821   bool IsRelease = isAtLeastRelease(Ord);
8822
8823   // Since the intrinsics must have legal type, the i128 intrinsics take two
8824   // parameters: "i64, i64". We must marshal Val into the appropriate form
8825   // before the call.
8826   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8827     Intrinsic::ID Int =
8828         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8829     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8830     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8831
8832     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8833     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8834     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8835     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8836   }
8837
8838   Intrinsic::ID Int =
8839       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8840   Type *Tys[] = { Addr->getType() };
8841   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8842
8843   return Builder.CreateCall2(
8844       Stxr, Builder.CreateZExtOrBitCast(
8845                 Val, Stxr->getFunctionType()->getParamType(0)),
8846       Addr);
8847 }
8848
8849 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
8850     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
8851   return Ty->isArrayTy();
8852 }