lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                            cl::desc("Allow AArch64 SLI/SRI formation"),
  68                            cl::init(false));
  69
  70 // FIXME: The necessary dtprel relocations don't seem to be supported
  71 // well in the GNU bfd and gold linkers at the moment. Therefore, by
  72 // default, for now, fall back to GeneralDynamic code generation.
  73 cl::opt<bool> EnableAArch64ELFLocalDynamicTLSGeneration(
  74     "aarch64-elf-ldtls-generation", cl::Hidden,
  75     cl::desc("Allow AArch64 Local Dynamic TLS code generation"),
  76     cl::init(false));
  77
  78 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
  79                                              const AArch64Subtarget &STI)
  80     : TargetLowering(TM), Subtarget(&STI) {
  81
  82   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  83   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  84   setBooleanContents(ZeroOrOneBooleanContent);
  85   // When comparing vectors the result sets the different elements in the
  86   // vector to all-one or all-zero.
  87   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  88
  89   // Set up the register classes.
  90   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  91   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  92
  93   if (Subtarget->hasFPARMv8()) {
  94     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  95     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  96     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  97     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  98   }
  99
 100   if (Subtarget->hasNEON()) {
 101     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 102     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 103     // Someone set us up the NEON.
 104     addDRTypeForNEON(MVT::v2f32);
 105     addDRTypeForNEON(MVT::v8i8);
 106     addDRTypeForNEON(MVT::v4i16);
 107     addDRTypeForNEON(MVT::v2i32);
 108     addDRTypeForNEON(MVT::v1i64);
 109     addDRTypeForNEON(MVT::v1f64);
 110     addDRTypeForNEON(MVT::v4f16);
 111
 112     addQRTypeForNEON(MVT::v4f32);
 113     addQRTypeForNEON(MVT::v2f64);
 114     addQRTypeForNEON(MVT::v16i8);
 115     addQRTypeForNEON(MVT::v8i16);
 116     addQRTypeForNEON(MVT::v4i32);
 117     addQRTypeForNEON(MVT::v2i64);
 118     addQRTypeForNEON(MVT::v8f16);
 119   }
 120
 121   // Compute derived properties from the register classes
 122   computeRegisterProperties(Subtarget->getRegisterInfo());
 123
 124   // Provide all sorts of operation actions
 125   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 126   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 127   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 128   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 129   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 130   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 131   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 132   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 133   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 134   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 135   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 136   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 137   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 138   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 139   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 140   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 141   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 143   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 144   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 145   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 146
 147   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 148   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 149   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 150
 151   setOperationAction(ISD::FREM, MVT::f32, Expand);
 152   setOperationAction(ISD::FREM, MVT::f64, Expand);
 153   setOperationAction(ISD::FREM, MVT::f80, Expand);
 154
 155   // Custom lowering hooks are needed for XOR
 156   // to fold it into CSINC/CSINV.
 157   setOperationAction(ISD::XOR, MVT::i32, Custom);
 158   setOperationAction(ISD::XOR, MVT::i64, Custom);
 159
 160   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 161   // there's a valid register class, so we need custom operations in most cases.
 162   setOperationAction(ISD::FABS, MVT::f128, Expand);
 163   setOperationAction(ISD::FADD, MVT::f128, Custom);
 164   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 165   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 166   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 167   setOperationAction(ISD::FMA, MVT::f128, Expand);
 168   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 169   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 170   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 171   setOperationAction(ISD::FREM, MVT::f128, Expand);
 172   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 173   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 174   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 175   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 176   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 177   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 178   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 179   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 180   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 181   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 182   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 183
 184   // Lowering for many of the conversions is actually specified by the non-f128
 185   // type. The LowerXXX function will be trivial when f128 isn't involved.
 186   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 187   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 188   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 189   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 190   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 191   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 192   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 194   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 195   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 196   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 197   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 198   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 199   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 200
 201   // Variable arguments.
 202   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 203   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 204   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 205   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 206
 207   // Variable-sized objects.
 208   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 209   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 210   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 211
 212   // Exception handling.
 213   // FIXME: These are guesses. Has this been defined yet?
 214   setExceptionPointerRegister(AArch64::X0);
 215   setExceptionSelectorRegister(AArch64::X1);
 216
 217   // Constant pool entries
 218   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 219
 220   // BlockAddress
 221   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 222
 223   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 224   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 225   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 226   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 227   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 228   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 229   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 230   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 231   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 232
 233   // AArch64 lacks both left-rotate and popcount instructions.
 234   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 235   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 236
 237   // AArch64 doesn't have {U|S}MUL_LOHI.
 238   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 239   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 240
 241
 242   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 243   // counterparts, which AArch64 supports directly.
 244   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 245   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 246   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 247   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 248
 249   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 250   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 251
 252   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 253   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 254   setOperationAction(ISD::SREM, MVT::i32, Expand);
 255   setOperationAction(ISD::SREM, MVT::i64, Expand);
 256   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 257   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 258   setOperationAction(ISD::UREM, MVT::i32, Expand);
 259   setOperationAction(ISD::UREM, MVT::i64, Expand);
 260
 261   // Custom lower Add/Sub/Mul with overflow.
 262   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 263   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 264   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 265   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 266   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 267   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 268   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 269   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 270   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 271   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 272   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 273   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 274
 275   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 276   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 277   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 278   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 279   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 280   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 281   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 282   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 283
 284   // f16 is storage-only, so we promote operations to f32 if we know this is
 285   // valid, and ignore them otherwise. The operations not mentioned here will
 286   // fail to select, but this is not a major problem as no source language
 287   // should be emitting native f16 operations yet.
 288   setOperationAction(ISD::FADD, MVT::f16, Promote);
 289   setOperationAction(ISD::FDIV, MVT::f16, Promote);
 290   setOperationAction(ISD::FMUL, MVT::f16, Promote);
 291   setOperationAction(ISD::FSUB, MVT::f16, Promote);
 292
 293   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 294   // known to be safe.
 295   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 296   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 297   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 298   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 299   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 300   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 301   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 302   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 303   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 304   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 305   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 306   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 307
 308   // Expand all other v4f16 operations.
 309   // FIXME: We could generate better code by promoting some operations to
 310   // a pair of v4f32s
 311   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 312   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 313   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 314   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 315   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 316   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 317   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 318   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 319   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 320   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 321   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 322   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 323   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 324   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 325   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 326   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 327   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 328   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 329   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 330   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 331   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 332   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 333   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 334   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 335   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 336   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 337
 338
 339   // v8f16 is also a storage-only type, so expand it.
 340   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 341   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 342   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 343   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 344   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 345   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 346   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 347   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 348   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 349   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 350   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 351   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 352   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 353   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 354   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 355   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 356   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 357   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 358   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 359   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 360   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 361   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 362   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 363   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 364   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 365   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 366   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 367   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 368   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 369   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 370   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 371
 372   // AArch64 has implementations of a lot of rounding-like FP operations.
 373   for (MVT Ty : {MVT::f32, MVT::f64}) {
 374     setOperationAction(ISD::FFLOOR, Ty, Legal);
 375     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 376     setOperationAction(ISD::FCEIL, Ty, Legal);
 377     setOperationAction(ISD::FRINT, Ty, Legal);
 378     setOperationAction(ISD::FTRUNC, Ty, Legal);
 379     setOperationAction(ISD::FROUND, Ty, Legal);
 380   }
 381
 382   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 383
 384   if (Subtarget->isTargetMachO()) {
 385     // For iOS, we don't want to the normal expansion of a libcall to
 386     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 387     // traffic.
 388     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 389     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 390   } else {
 391     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 392     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 393   }
 394
 395   // Make floating-point constants legal for the large code model, so they don't
 396   // become loads from the constant pool.
 397   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 398     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 399     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 400   }
 401
 402   // AArch64 does not have floating-point extending loads, i1 sign-extending
 403   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 404   for (MVT VT : MVT::fp_valuetypes()) {
 405     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 406     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 407     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 408     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 409   }
 410   for (MVT VT : MVT::integer_valuetypes())
 411     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 412
 413   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 414   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 415   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 416   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 417   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 418   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 419   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 420
 421   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 422   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 423
 424   // Indexed loads and stores are supported.
 425   for (unsigned im = (unsigned)ISD::PRE_INC;
 426        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 427     setIndexedLoadAction(im, MVT::i8, Legal);
 428     setIndexedLoadAction(im, MVT::i16, Legal);
 429     setIndexedLoadAction(im, MVT::i32, Legal);
 430     setIndexedLoadAction(im, MVT::i64, Legal);
 431     setIndexedLoadAction(im, MVT::f64, Legal);
 432     setIndexedLoadAction(im, MVT::f32, Legal);
 433     setIndexedStoreAction(im, MVT::i8, Legal);
 434     setIndexedStoreAction(im, MVT::i16, Legal);
 435     setIndexedStoreAction(im, MVT::i32, Legal);
 436     setIndexedStoreAction(im, MVT::i64, Legal);
 437     setIndexedStoreAction(im, MVT::f64, Legal);
 438     setIndexedStoreAction(im, MVT::f32, Legal);
 439   }
 440
 441   // Trap.
 442   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 443
 444   // We combine OR nodes for bitfield operations.
 445   setTargetDAGCombine(ISD::OR);
 446
 447   // Vector add and sub nodes may conceal a high-half opportunity.
 448   // Also, try to fold ADD into CSINC/CSINV..
 449   setTargetDAGCombine(ISD::ADD);
 450   setTargetDAGCombine(ISD::SUB);
 451
 452   setTargetDAGCombine(ISD::XOR);
 453   setTargetDAGCombine(ISD::SINT_TO_FP);
 454   setTargetDAGCombine(ISD::UINT_TO_FP);
 455
 456   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 457
 458   setTargetDAGCombine(ISD::ANY_EXTEND);
 459   setTargetDAGCombine(ISD::ZERO_EXTEND);
 460   setTargetDAGCombine(ISD::SIGN_EXTEND);
 461   setTargetDAGCombine(ISD::BITCAST);
 462   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 463   setTargetDAGCombine(ISD::STORE);
 464
 465   setTargetDAGCombine(ISD::MUL);
 466
 467   setTargetDAGCombine(ISD::SELECT);
 468   setTargetDAGCombine(ISD::VSELECT);
 469
 470   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 471   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 472   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 473
 474   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 475   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 476   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 477
 478   setStackPointerRegisterToSaveRestore(AArch64::SP);
 479
 480   setSchedulingPreference(Sched::Hybrid);
 481
 482   // Enable TBZ/TBNZ
 483   MaskAndBranchFoldingIsLegal = true;
 484
 485   setMinFunctionAlignment(2);
 486
 487   RequireStrictAlign = (Align == StrictAlign);
 488
 489   setHasExtractBitsInsn(true);
 490
 491   if (Subtarget->hasNEON()) {
 492     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 493     // silliness like this:
 494     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 495     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 496     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 497     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 498     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 499     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 500     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 501     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 502     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 503     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 504     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 505     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 506     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 507     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 508     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 509     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 510     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 511     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 512     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 513     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 514     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 515     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 516     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 517     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 518     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 519
 520     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 521     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 522     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 523     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 524     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 525
 526     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 527
 528     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 529     // elements smaller than i32, so promote the input to i32 first.
 530     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 531     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 532     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 533     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 534     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 535     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 536     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 537     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 538     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 539
 540     // AArch64 doesn't have MUL.2d:
 541     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 542     // Custom handling for some quad-vector types to detect MULL.
 543     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 544     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 545     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 546
 547     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 548     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 549     // Likewise, narrowing and extending vector loads/stores aren't handled
 550     // directly.
 551     for (MVT VT : MVT::vector_valuetypes()) {
 552       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 553
 554       setOperationAction(ISD::MULHS, VT, Expand);
 555       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 556       setOperationAction(ISD::MULHU, VT, Expand);
 557       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 558
 559       setOperationAction(ISD::BSWAP, VT, Expand);
 560
 561       for (MVT InnerVT : MVT::vector_valuetypes()) {
 562         setTruncStoreAction(VT, InnerVT, Expand);
 563         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 564         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 565         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 566       }
 567     }
 568
 569     // AArch64 has implementations of a lot of rounding-like FP operations.
 570     for (MVT Ty : {MVT::v2f32, MVT::v4f32, MVT::v2f64}) {
 571       setOperationAction(ISD::FFLOOR, Ty, Legal);
 572       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 573       setOperationAction(ISD::FCEIL, Ty, Legal);
 574       setOperationAction(ISD::FRINT, Ty, Legal);
 575       setOperationAction(ISD::FTRUNC, Ty, Legal);
 576       setOperationAction(ISD::FROUND, Ty, Legal);
 577     }
 578   }
 579
 580   // Prefer likely predicted branches to selects on out-of-order cores.
 581   if (Subtarget->isCortexA57())
 582     PredictableSelectIsExpensive = true;
 583 }
 584
 585 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 586   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 587     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 588     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 589
 590     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 591     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 592   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 593     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 594     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 595
 596     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 597     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 598   }
 599
 600   // Mark vector float intrinsics as expand.
 601   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 602     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 603     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 604     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 605     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 606     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 607     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 608     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 609     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 610     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 611   }
 612
 613   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 614   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 615   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 616   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 617   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 618   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 619   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 620   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 621   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 622   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 623   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 624   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 625
 626   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 627   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 628   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 629   for (MVT InnerVT : MVT::all_valuetypes())
 630     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 631
 632   // CNT supports only B element sizes.
 633   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 634     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 635
 636   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 637   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 638   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 639   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 640   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 641
 642   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 643   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 644
 645   if (Subtarget->isLittleEndian()) {
 646     for (unsigned im = (unsigned)ISD::PRE_INC;
 647          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 648       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 649       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 650     }
 651   }
 652 }
 653
 654 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 655   addRegisterClass(VT, &AArch64::FPR64RegClass);
 656   addTypeForNEON(VT, MVT::v2i32);
 657 }
 658
 659 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 660   addRegisterClass(VT, &AArch64::FPR128RegClass);
 661   addTypeForNEON(VT, MVT::v4i32);
 662 }
 663
 664 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 665   if (!VT.isVector())
 666     return MVT::i32;
 667   return VT.changeVectorElementTypeToInteger();
 668 }
 669
 670 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 671 /// Mask are known to be either zero or one and return them in the
 672 /// KnownZero/KnownOne bitsets.
 673 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 674     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 675     const SelectionDAG &DAG, unsigned Depth) const {
 676   switch (Op.getOpcode()) {
 677   default:
 678     break;
 679   case AArch64ISD::CSEL: {
 680     APInt KnownZero2, KnownOne2;
 681     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 682     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 683     KnownZero &= KnownZero2;
 684     KnownOne &= KnownOne2;
 685     break;
 686   }
 687   case ISD::INTRINSIC_W_CHAIN: {
 688    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 689     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 690     switch (IntID) {
 691     default: return;
 692     case Intrinsic::aarch64_ldaxr:
 693     case Intrinsic::aarch64_ldxr: {
 694       unsigned BitWidth = KnownOne.getBitWidth();
 695       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 696       unsigned MemBits = VT.getScalarType().getSizeInBits();
 697       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 698       return;
 699     }
 700     }
 701     break;
 702   }
 703   case ISD::INTRINSIC_WO_CHAIN:
 704   case ISD::INTRINSIC_VOID: {
 705     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 706     switch (IntNo) {
 707     default:
 708       break;
 709     case Intrinsic::aarch64_neon_umaxv:
 710     case Intrinsic::aarch64_neon_uminv: {
 711       // Figure out the datatype of the vector operand. The UMINV instruction
 712       // will zero extend the result, so we can mark as known zero all the
 713       // bits larger than the element datatype. 32-bit or larget doesn't need
 714       // this as those are legal types and will be handled by isel directly.
 715       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 716       unsigned BitWidth = KnownZero.getBitWidth();
 717       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 718         assert(BitWidth >= 8 && "Unexpected width!");
 719         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 720         KnownZero |= Mask;
 721       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 722         assert(BitWidth >= 16 && "Unexpected width!");
 723         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 724         KnownZero |= Mask;
 725       }
 726       break;
 727     } break;
 728     }
 729   }
 730   }
 731 }
 732
 733 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 734   return MVT::i64;
 735 }
 736
 737 FastISel *
 738 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 739                                       const TargetLibraryInfo *libInfo) const {
 740   return AArch64::createFastISel(funcInfo, libInfo);
 741 }
 742
 743 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 744   switch (Opcode) {
 745   default:
 746     return nullptr;
 747   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 748   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 749   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 750   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 751   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 752   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 753   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 754   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 755   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 756   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 757   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 758   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 759   case AArch64ISD::TLSDESC_CALLSEQ:   return "AArch64ISD::TLSDESC_CALLSEQ";
 760   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 761   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 762   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 763   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 764   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 765   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 766   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 767   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 768   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 769   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 770   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 771   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 772   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 773   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 774   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 775   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 776   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 777   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 778   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 779   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 780   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 781   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 782   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 783   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 784   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 785   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 786   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 787   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 788   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 789   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 790   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 791   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 792   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 793   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 794   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 795   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 796   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 797   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 798   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 799   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 800   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 801   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 802   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 803   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 804   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 805   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 806   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 807   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 808   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 809   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 810   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 811   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 812   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 813   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 814   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 815   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 816   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 817   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 818   case AArch64ISD::SADDV:             return "AArch64ISD::SADDV";
 819   case AArch64ISD::UADDV:             return "AArch64ISD::UADDV";
 820   case AArch64ISD::SMINV:             return "AArch64ISD::SMINV";
 821   case AArch64ISD::UMINV:             return "AArch64ISD::UMINV";
 822   case AArch64ISD::SMAXV:             return "AArch64ISD::SMAXV";
 823   case AArch64ISD::UMAXV:             return "AArch64ISD::UMAXV";
 824   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 825   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 826   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 827   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 828   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 829   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 830   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 831   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 832   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 833   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 834   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 835   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 836   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 837   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 838   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 839   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 840   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 841   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 842   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 843   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 844   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 845   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 846   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 847   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 848   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 849   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 850   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 851   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 852   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 853   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 854   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 855   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 856   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 857   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 858   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 859   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 860   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 861   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 862   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 863   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 864   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 865   }
 866 }
 867
 868 MachineBasicBlock *
 869 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 870                                     MachineBasicBlock *MBB) const {
 871   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 872   // phi node:
 873
 874   // OrigBB:
 875   //     [... previous instrs leading to comparison ...]
 876   //     b.ne TrueBB
 877   //     b EndBB
 878   // TrueBB:
 879   //     ; Fallthrough
 880   // EndBB:
 881   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 882
 883   MachineFunction *MF = MBB->getParent();
 884   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
 885   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 886   DebugLoc DL = MI->getDebugLoc();
 887   MachineFunction::iterator It = MBB;
 888   ++It;
 889
 890   unsigned DestReg = MI->getOperand(0).getReg();
 891   unsigned IfTrueReg = MI->getOperand(1).getReg();
 892   unsigned IfFalseReg = MI->getOperand(2).getReg();
 893   unsigned CondCode = MI->getOperand(3).getImm();
 894   bool NZCVKilled = MI->getOperand(4).isKill();
 895
 896   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 897   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 898   MF->insert(It, TrueBB);
 899   MF->insert(It, EndBB);
 900
 901   // Transfer rest of current basic-block to EndBB
 902   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 903                 MBB->end());
 904   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 905
 906   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 907   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 908   MBB->addSuccessor(TrueBB);
 909   MBB->addSuccessor(EndBB);
 910
 911   // TrueBB falls through to the end.
 912   TrueBB->addSuccessor(EndBB);
 913
 914   if (!NZCVKilled) {
 915     TrueBB->addLiveIn(AArch64::NZCV);
 916     EndBB->addLiveIn(AArch64::NZCV);
 917   }
 918
 919   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 920       .addReg(IfTrueReg)
 921       .addMBB(TrueBB)
 922       .addReg(IfFalseReg)
 923       .addMBB(MBB);
 924
 925   MI->eraseFromParent();
 926   return EndBB;
 927 }
 928
 929 MachineBasicBlock *
 930 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 931                                                  MachineBasicBlock *BB) const {
 932   switch (MI->getOpcode()) {
 933   default:
 934 #ifndef NDEBUG
 935     MI->dump();
 936 #endif
 937     llvm_unreachable("Unexpected instruction for custom inserter!");
 938
 939   case AArch64::F128CSEL:
 940     return EmitF128CSEL(MI, BB);
 941
 942   case TargetOpcode::STACKMAP:
 943   case TargetOpcode::PATCHPOINT:
 944     return emitPatchPoint(MI, BB);
 945   }
 946 }
 947
 948 //===----------------------------------------------------------------------===//
 949 // AArch64 Lowering private implementation.
 950 //===----------------------------------------------------------------------===//
 951
 952 //===----------------------------------------------------------------------===//
 953 // Lowering Code
 954 //===----------------------------------------------------------------------===//
 955
 956 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 957 /// CC
 958 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 959   switch (CC) {
 960   default:
 961     llvm_unreachable("Unknown condition code!");
 962   case ISD::SETNE:
 963     return AArch64CC::NE;
 964   case ISD::SETEQ:
 965     return AArch64CC::EQ;
 966   case ISD::SETGT:
 967     return AArch64CC::GT;
 968   case ISD::SETGE:
 969     return AArch64CC::GE;
 970   case ISD::SETLT:
 971     return AArch64CC::LT;
 972   case ISD::SETLE:
 973     return AArch64CC::LE;
 974   case ISD::SETUGT:
 975     return AArch64CC::HI;
 976   case ISD::SETUGE:
 977     return AArch64CC::HS;
 978   case ISD::SETULT:
 979     return AArch64CC::LO;
 980   case ISD::SETULE:
 981     return AArch64CC::LS;
 982   }
 983 }
 984
 985 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 986 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 987                                   AArch64CC::CondCode &CondCode,
 988                                   AArch64CC::CondCode &CondCode2) {
 989   CondCode2 = AArch64CC::AL;
 990   switch (CC) {
 991   default:
 992     llvm_unreachable("Unknown FP condition!");
 993   case ISD::SETEQ:
 994   case ISD::SETOEQ:
 995     CondCode = AArch64CC::EQ;
 996     break;
 997   case ISD::SETGT:
 998   case ISD::SETOGT:
 999     CondCode = AArch64CC::GT;
1000     break;
1001   case ISD::SETGE:
1002   case ISD::SETOGE:
1003     CondCode = AArch64CC::GE;
1004     break;
1005   case ISD::SETOLT:
1006     CondCode = AArch64CC::MI;
1007     break;
1008   case ISD::SETOLE:
1009     CondCode = AArch64CC::LS;
1010     break;
1011   case ISD::SETONE:
1012     CondCode = AArch64CC::MI;
1013     CondCode2 = AArch64CC::GT;
1014     break;
1015   case ISD::SETO:
1016     CondCode = AArch64CC::VC;
1017     break;
1018   case ISD::SETUO:
1019     CondCode = AArch64CC::VS;
1020     break;
1021   case ISD::SETUEQ:
1022     CondCode = AArch64CC::EQ;
1023     CondCode2 = AArch64CC::VS;
1024     break;
1025   case ISD::SETUGT:
1026     CondCode = AArch64CC::HI;
1027     break;
1028   case ISD::SETUGE:
1029     CondCode = AArch64CC::PL;
1030     break;
1031   case ISD::SETLT:
1032   case ISD::SETULT:
1033     CondCode = AArch64CC::LT;
1034     break;
1035   case ISD::SETLE:
1036   case ISD::SETULE:
1037     CondCode = AArch64CC::LE;
1038     break;
1039   case ISD::SETNE:
1040   case ISD::SETUNE:
1041     CondCode = AArch64CC::NE;
1042     break;
1043   }
1044 }
1045
1046 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1047 /// CC usable with the vector instructions. Fewer operations are available
1048 /// without a real NZCV register, so we have to use less efficient combinations
1049 /// to get the same effect.
1050 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1051                                         AArch64CC::CondCode &CondCode,
1052                                         AArch64CC::CondCode &CondCode2,
1053                                         bool &Invert) {
1054   Invert = false;
1055   switch (CC) {
1056   default:
1057     // Mostly the scalar mappings work fine.
1058     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1059     break;
1060   case ISD::SETUO:
1061     Invert = true; // Fallthrough
1062   case ISD::SETO:
1063     CondCode = AArch64CC::MI;
1064     CondCode2 = AArch64CC::GE;
1065     break;
1066   case ISD::SETUEQ:
1067   case ISD::SETULT:
1068   case ISD::SETULE:
1069   case ISD::SETUGT:
1070   case ISD::SETUGE:
1071     // All of the compare-mask comparisons are ordered, but we can switch
1072     // between the two by a double inversion. E.g. ULE == !OGT.
1073     Invert = true;
1074     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1075     break;
1076   }
1077 }
1078
1079 static bool isLegalArithImmed(uint64_t C) {
1080   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1081   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1082 }
1083
1084 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1085                               SDLoc dl, SelectionDAG &DAG) {
1086   EVT VT = LHS.getValueType();
1087
1088   if (VT.isFloatingPoint())
1089     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1090
1091   // The CMP instruction is just an alias for SUBS, and representing it as
1092   // SUBS means that it's possible to get CSE with subtract operations.
1093   // A later phase can perform the optimization of setting the destination
1094   // register to WZR/XZR if it ends up being unused.
1095   unsigned Opcode = AArch64ISD::SUBS;
1096
1097   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1098       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1099       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1100     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1101     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1102     // can be set differently by this operation. It comes down to whether
1103     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1104     // everything is fine. If not then the optimization is wrong. Thus general
1105     // comparisons are only valid if op2 != 0.
1106
1107     // So, finally, the only LLVM-native comparisons that don't mention C and V
1108     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1109     // the absence of information about op2.
1110     Opcode = AArch64ISD::ADDS;
1111     RHS = RHS.getOperand(1);
1112   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1113              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1114              !isUnsignedIntSetCC(CC)) {
1115     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1116     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1117     // of the signed comparisons.
1118     Opcode = AArch64ISD::ANDS;
1119     RHS = LHS.getOperand(1);
1120     LHS = LHS.getOperand(0);
1121   }
1122
1123   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1124       .getValue(1);
1125 }
1126
1127 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1128                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1129   SDValue Cmp;
1130   AArch64CC::CondCode AArch64CC;
1131   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1132     EVT VT = RHS.getValueType();
1133     uint64_t C = RHSC->getZExtValue();
1134     if (!isLegalArithImmed(C)) {
1135       // Constant does not fit, try adjusting it by one?
1136       switch (CC) {
1137       default:
1138         break;
1139       case ISD::SETLT:
1140       case ISD::SETGE:
1141         if ((VT == MVT::i32 && C != 0x80000000 &&
1142              isLegalArithImmed((uint32_t)(C - 1))) ||
1143             (VT == MVT::i64 && C != 0x80000000ULL &&
1144              isLegalArithImmed(C - 1ULL))) {
1145           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1146           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1147           RHS = DAG.getConstant(C, VT);
1148         }
1149         break;
1150       case ISD::SETULT:
1151       case ISD::SETUGE:
1152         if ((VT == MVT::i32 && C != 0 &&
1153              isLegalArithImmed((uint32_t)(C - 1))) ||
1154             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1155           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1156           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1157           RHS = DAG.getConstant(C, VT);
1158         }
1159         break;
1160       case ISD::SETLE:
1161       case ISD::SETGT:
1162         if ((VT == MVT::i32 && C != INT32_MAX &&
1163              isLegalArithImmed((uint32_t)(C + 1))) ||
1164             (VT == MVT::i64 && C != INT64_MAX &&
1165              isLegalArithImmed(C + 1ULL))) {
1166           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1167           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1168           RHS = DAG.getConstant(C, VT);
1169         }
1170         break;
1171       case ISD::SETULE:
1172       case ISD::SETUGT:
1173         if ((VT == MVT::i32 && C != UINT32_MAX &&
1174              isLegalArithImmed((uint32_t)(C + 1))) ||
1175             (VT == MVT::i64 && C != UINT64_MAX &&
1176              isLegalArithImmed(C + 1ULL))) {
1177           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1178           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1179           RHS = DAG.getConstant(C, VT);
1180         }
1181         break;
1182       }
1183     }
1184   }
1185   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1186   // For the i8 operand, the largest immediate is 255, so this can be easily
1187   // encoded in the compare instruction. For the i16 operand, however, the
1188   // largest immediate cannot be encoded in the compare.
1189   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1190   // constant. For example,
1191   // movz w1, #65535
1192   // ldrh w0, [x0, #0]
1193   // cmp w0, w1
1194   // >
1195   // ldrsh w0, [x0, #0]
1196   // cmn w0, #1
1197   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1198   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1199   // both the LHS and RHS are truely zero extended and to make sure the
1200   // transformation is profitable.
1201   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1202     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1203         isa<LoadSDNode>(LHS)) {
1204       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1205           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1206           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1207         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1208         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1209           SDValue SExt =
1210               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1211                           DAG.getValueType(MVT::i16));
1212           Cmp = emitComparison(SExt,
1213                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1214                                CC, dl, DAG);
1215           AArch64CC = changeIntCCToAArch64CC(CC);
1216           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1217           return Cmp;
1218         }
1219       }
1220     }
1221   }
1222   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1223   AArch64CC = changeIntCCToAArch64CC(CC);
1224   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1225   return Cmp;
1226 }
1227
1228 static std::pair<SDValue, SDValue>
1229 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1230   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1231          "Unsupported value type");
1232   SDValue Value, Overflow;
1233   SDLoc DL(Op);
1234   SDValue LHS = Op.getOperand(0);
1235   SDValue RHS = Op.getOperand(1);
1236   unsigned Opc = 0;
1237   switch (Op.getOpcode()) {
1238   default:
1239     llvm_unreachable("Unknown overflow instruction!");
1240   case ISD::SADDO:
1241     Opc = AArch64ISD::ADDS;
1242     CC = AArch64CC::VS;
1243     break;
1244   case ISD::UADDO:
1245     Opc = AArch64ISD::ADDS;
1246     CC = AArch64CC::HS;
1247     break;
1248   case ISD::SSUBO:
1249     Opc = AArch64ISD::SUBS;
1250     CC = AArch64CC::VS;
1251     break;
1252   case ISD::USUBO:
1253     Opc = AArch64ISD::SUBS;
1254     CC = AArch64CC::LO;
1255     break;
1256   // Multiply needs a little bit extra work.
1257   case ISD::SMULO:
1258   case ISD::UMULO: {
1259     CC = AArch64CC::NE;
1260     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1261     if (Op.getValueType() == MVT::i32) {
1262       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1263       // For a 32 bit multiply with overflow check we want the instruction
1264       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1265       // need to generate the following pattern:
1266       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1267       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1268       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1269       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1270       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1271                                 DAG.getConstant(0, MVT::i64));
1272       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1273       // operation. We need to clear out the upper 32 bits, because we used a
1274       // widening multiply that wrote all 64 bits. In the end this should be a
1275       // noop.
1276       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1277       if (IsSigned) {
1278         // The signed overflow check requires more than just a simple check for
1279         // any bit set in the upper 32 bits of the result. These bits could be
1280         // just the sign bits of a negative number. To perform the overflow
1281         // check we have to arithmetic shift right the 32nd bit of the result by
1282         // 31 bits. Then we compare the result to the upper 32 bits.
1283         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1284                                         DAG.getConstant(32, MVT::i64));
1285         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1286         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1287                                         DAG.getConstant(31, MVT::i64));
1288         // It is important that LowerBits is last, otherwise the arithmetic
1289         // shift will not be folded into the compare (SUBS).
1290         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1291         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1292                        .getValue(1);
1293       } else {
1294         // The overflow check for unsigned multiply is easy. We only need to
1295         // check if any of the upper 32 bits are set. This can be done with a
1296         // CMP (shifted register). For that we need to generate the following
1297         // pattern:
1298         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1299         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1300                                         DAG.getConstant(32, MVT::i64));
1301         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1302         Overflow =
1303             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1304                         UpperBits).getValue(1);
1305       }
1306       break;
1307     }
1308     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1309     // For the 64 bit multiply
1310     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1311     if (IsSigned) {
1312       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1313       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1314                                       DAG.getConstant(63, MVT::i64));
1315       // It is important that LowerBits is last, otherwise the arithmetic
1316       // shift will not be folded into the compare (SUBS).
1317       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1318       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1319                      .getValue(1);
1320     } else {
1321       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1322       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1323       Overflow =
1324           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1325                       UpperBits).getValue(1);
1326     }
1327     break;
1328   }
1329   } // switch (...)
1330
1331   if (Opc) {
1332     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1333
1334     // Emit the AArch64 operation with overflow check.
1335     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1336     Overflow = Value.getValue(1);
1337   }
1338   return std::make_pair(Value, Overflow);
1339 }
1340
1341 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1342                                              RTLIB::Libcall Call) const {
1343   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1344   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1345                      SDLoc(Op)).first;
1346 }
1347
1348 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1349   SDValue Sel = Op.getOperand(0);
1350   SDValue Other = Op.getOperand(1);
1351
1352   // If neither operand is a SELECT_CC, give up.
1353   if (Sel.getOpcode() != ISD::SELECT_CC)
1354     std::swap(Sel, Other);
1355   if (Sel.getOpcode() != ISD::SELECT_CC)
1356     return Op;
1357
1358   // The folding we want to perform is:
1359   // (xor x, (select_cc a, b, cc, 0, -1) )
1360   //   -->
1361   // (csel x, (xor x, -1), cc ...)
1362   //
1363   // The latter will get matched to a CSINV instruction.
1364
1365   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1366   SDValue LHS = Sel.getOperand(0);
1367   SDValue RHS = Sel.getOperand(1);
1368   SDValue TVal = Sel.getOperand(2);
1369   SDValue FVal = Sel.getOperand(3);
1370   SDLoc dl(Sel);
1371
1372   // FIXME: This could be generalized to non-integer comparisons.
1373   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1374     return Op;
1375
1376   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1377   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1378
1379   // The the values aren't constants, this isn't the pattern we're looking for.
1380   if (!CFVal || !CTVal)
1381     return Op;
1382
1383   // We can commute the SELECT_CC by inverting the condition.  This
1384   // might be needed to make this fit into a CSINV pattern.
1385   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1386     std::swap(TVal, FVal);
1387     std::swap(CTVal, CFVal);
1388     CC = ISD::getSetCCInverse(CC, true);
1389   }
1390
1391   // If the constants line up, perform the transform!
1392   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1393     SDValue CCVal;
1394     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1395
1396     FVal = Other;
1397     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1398                        DAG.getConstant(-1ULL, Other.getValueType()));
1399
1400     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1401                        CCVal, Cmp);
1402   }
1403
1404   return Op;
1405 }
1406
1407 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1408   EVT VT = Op.getValueType();
1409
1410   // Let legalize expand this if it isn't a legal type yet.
1411   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1412     return SDValue();
1413
1414   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1415
1416   unsigned Opc;
1417   bool ExtraOp = false;
1418   switch (Op.getOpcode()) {
1419   default:
1420     llvm_unreachable("Invalid code");
1421   case ISD::ADDC:
1422     Opc = AArch64ISD::ADDS;
1423     break;
1424   case ISD::SUBC:
1425     Opc = AArch64ISD::SUBS;
1426     break;
1427   case ISD::ADDE:
1428     Opc = AArch64ISD::ADCS;
1429     ExtraOp = true;
1430     break;
1431   case ISD::SUBE:
1432     Opc = AArch64ISD::SBCS;
1433     ExtraOp = true;
1434     break;
1435   }
1436
1437   if (!ExtraOp)
1438     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1439   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1440                      Op.getOperand(2));
1441 }
1442
1443 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1444   // Let legalize expand this if it isn't a legal type yet.
1445   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1446     return SDValue();
1447
1448   AArch64CC::CondCode CC;
1449   // The actual operation that sets the overflow or carry flag.
1450   SDValue Value, Overflow;
1451   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1452
1453   // We use 0 and 1 as false and true values.
1454   SDValue TVal = DAG.getConstant(1, MVT::i32);
1455   SDValue FVal = DAG.getConstant(0, MVT::i32);
1456
1457   // We use an inverted condition, because the conditional select is inverted
1458   // too. This will allow it to be selected to a single instruction:
1459   // CSINC Wd, WZR, WZR, invert(cond).
1460   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1461   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1462                          CCVal, Overflow);
1463
1464   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1465   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1466 }
1467
1468 // Prefetch operands are:
1469 // 1: Address to prefetch
1470 // 2: bool isWrite
1471 // 3: int locality (0 = no locality ... 3 = extreme locality)
1472 // 4: bool isDataCache
1473 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1474   SDLoc DL(Op);
1475   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1476   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1477   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1478
1479   bool IsStream = !Locality;
1480   // When the locality number is set
1481   if (Locality) {
1482     // The front-end should have filtered out the out-of-range values
1483     assert(Locality <= 3 && "Prefetch locality out-of-range");
1484     // The locality degree is the opposite of the cache speed.
1485     // Put the number the other way around.
1486     // The encoding starts at 0 for level 1
1487     Locality = 3 - Locality;
1488   }
1489
1490   // built the mask value encoding the expected behavior.
1491   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1492                    (!IsData << 3) |     // IsDataCache bit
1493                    (Locality << 1) |    // Cache level bits
1494                    (unsigned)IsStream;  // Stream bit
1495   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1496                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1497 }
1498
1499 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1500                                               SelectionDAG &DAG) const {
1501   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1502
1503   RTLIB::Libcall LC;
1504   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1505
1506   return LowerF128Call(Op, DAG, LC);
1507 }
1508
1509 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1510                                              SelectionDAG &DAG) const {
1511   if (Op.getOperand(0).getValueType() != MVT::f128) {
1512     // It's legal except when f128 is involved
1513     return Op;
1514   }
1515
1516   RTLIB::Libcall LC;
1517   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1518
1519   // FP_ROUND node has a second operand indicating whether it is known to be
1520   // precise. That doesn't take part in the LibCall so we can't directly use
1521   // LowerF128Call.
1522   SDValue SrcVal = Op.getOperand(0);
1523   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1524                      /*isSigned*/ false, SDLoc(Op)).first;
1525 }
1526
1527 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1528   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1529   // Any additional optimization in this function should be recorded
1530   // in the cost tables.
1531   EVT InVT = Op.getOperand(0).getValueType();
1532   EVT VT = Op.getValueType();
1533
1534   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1535     SDLoc dl(Op);
1536     SDValue Cv =
1537         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1538                     Op.getOperand(0));
1539     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1540   }
1541
1542   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1543     SDLoc dl(Op);
1544     MVT ExtVT =
1545         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1546                          VT.getVectorNumElements());
1547     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1548     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1549   }
1550
1551   // Type changing conversions are illegal.
1552   return Op;
1553 }
1554
1555 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1556                                               SelectionDAG &DAG) const {
1557   if (Op.getOperand(0).getValueType().isVector())
1558     return LowerVectorFP_TO_INT(Op, DAG);
1559
1560   if (Op.getOperand(0).getValueType() != MVT::f128) {
1561     // It's legal except when f128 is involved
1562     return Op;
1563   }
1564
1565   RTLIB::Libcall LC;
1566   if (Op.getOpcode() == ISD::FP_TO_SINT)
1567     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1568   else
1569     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1570
1571   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1572   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1573                      SDLoc(Op)).first;
1574 }
1575
1576 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1577   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1578   // Any additional optimization in this function should be recorded
1579   // in the cost tables.
1580   EVT VT = Op.getValueType();
1581   SDLoc dl(Op);
1582   SDValue In = Op.getOperand(0);
1583   EVT InVT = In.getValueType();
1584
1585   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1586     MVT CastVT =
1587         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1588                          InVT.getVectorNumElements());
1589     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1590     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1591   }
1592
1593   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1594     unsigned CastOpc =
1595         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1596     EVT CastVT = VT.changeVectorElementTypeToInteger();
1597     In = DAG.getNode(CastOpc, dl, CastVT, In);
1598     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1599   }
1600
1601   return Op;
1602 }
1603
1604 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1605                                             SelectionDAG &DAG) const {
1606   if (Op.getValueType().isVector())
1607     return LowerVectorINT_TO_FP(Op, DAG);
1608
1609   // i128 conversions are libcalls.
1610   if (Op.getOperand(0).getValueType() == MVT::i128)
1611     return SDValue();
1612
1613   // Other conversions are legal, unless it's to the completely software-based
1614   // fp128.
1615   if (Op.getValueType() != MVT::f128)
1616     return Op;
1617
1618   RTLIB::Libcall LC;
1619   if (Op.getOpcode() == ISD::SINT_TO_FP)
1620     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1621   else
1622     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1623
1624   return LowerF128Call(Op, DAG, LC);
1625 }
1626
1627 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1628                                             SelectionDAG &DAG) const {
1629   // For iOS, we want to call an alternative entry point: __sincos_stret,
1630   // which returns the values in two S / D registers.
1631   SDLoc dl(Op);
1632   SDValue Arg = Op.getOperand(0);
1633   EVT ArgVT = Arg.getValueType();
1634   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1635
1636   ArgListTy Args;
1637   ArgListEntry Entry;
1638
1639   Entry.Node = Arg;
1640   Entry.Ty = ArgTy;
1641   Entry.isSExt = false;
1642   Entry.isZExt = false;
1643   Args.push_back(Entry);
1644
1645   const char *LibcallName =
1646       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1647   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1648
1649   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1650   TargetLowering::CallLoweringInfo CLI(DAG);
1651   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1652     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1653
1654   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1655   return CallResult.first;
1656 }
1657
1658 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1659   if (Op.getValueType() != MVT::f16)
1660     return SDValue();
1661
1662   assert(Op.getOperand(0).getValueType() == MVT::i16);
1663   SDLoc DL(Op);
1664
1665   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1666   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1667   return SDValue(
1668       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1669                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1670       0);
1671 }
1672
1673 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1674   if (OrigVT.getSizeInBits() >= 64)
1675     return OrigVT;
1676
1677   assert(OrigVT.isSimple() && "Expecting a simple value type");
1678
1679   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1680   switch (OrigSimpleTy) {
1681   default: llvm_unreachable("Unexpected Vector Type");
1682   case MVT::v2i8:
1683   case MVT::v2i16:
1684      return MVT::v2i32;
1685   case MVT::v4i8:
1686     return  MVT::v4i16;
1687   }
1688 }
1689
1690 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1691                                                  const EVT &OrigTy,
1692                                                  const EVT &ExtTy,
1693                                                  unsigned ExtOpcode) {
1694   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1695   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1696   // 64-bits we need to insert a new extension so that it will be 64-bits.
1697   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1698   if (OrigTy.getSizeInBits() >= 64)
1699     return N;
1700
1701   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1702   EVT NewVT = getExtensionTo64Bits(OrigTy);
1703
1704   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1705 }
1706
1707 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1708                                    bool isSigned) {
1709   EVT VT = N->getValueType(0);
1710
1711   if (N->getOpcode() != ISD::BUILD_VECTOR)
1712     return false;
1713
1714   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1715     SDNode *Elt = N->getOperand(i).getNode();
1716     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1717       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1718       unsigned HalfSize = EltSize / 2;
1719       if (isSigned) {
1720         if (!isIntN(HalfSize, C->getSExtValue()))
1721           return false;
1722       } else {
1723         if (!isUIntN(HalfSize, C->getZExtValue()))
1724           return false;
1725       }
1726       continue;
1727     }
1728     return false;
1729   }
1730
1731   return true;
1732 }
1733
1734 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1735   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1736     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1737                                              N->getOperand(0)->getValueType(0),
1738                                              N->getValueType(0),
1739                                              N->getOpcode());
1740
1741   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1742   EVT VT = N->getValueType(0);
1743   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1744   unsigned NumElts = VT.getVectorNumElements();
1745   MVT TruncVT = MVT::getIntegerVT(EltSize);
1746   SmallVector<SDValue, 8> Ops;
1747   for (unsigned i = 0; i != NumElts; ++i) {
1748     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1749     const APInt &CInt = C->getAPIntValue();
1750     // Element types smaller than 32 bits are not legal, so use i32 elements.
1751     // The values are implicitly truncated so sext vs. zext doesn't matter.
1752     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
1753   }
1754   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
1755                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1756 }
1757
1758 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1759   if (N->getOpcode() == ISD::SIGN_EXTEND)
1760     return true;
1761   if (isExtendedBUILD_VECTOR(N, DAG, true))
1762     return true;
1763   return false;
1764 }
1765
1766 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1767   if (N->getOpcode() == ISD::ZERO_EXTEND)
1768     return true;
1769   if (isExtendedBUILD_VECTOR(N, DAG, false))
1770     return true;
1771   return false;
1772 }
1773
1774 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1775   unsigned Opcode = N->getOpcode();
1776   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1777     SDNode *N0 = N->getOperand(0).getNode();
1778     SDNode *N1 = N->getOperand(1).getNode();
1779     return N0->hasOneUse() && N1->hasOneUse() &&
1780       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1781   }
1782   return false;
1783 }
1784
1785 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1786   unsigned Opcode = N->getOpcode();
1787   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1788     SDNode *N0 = N->getOperand(0).getNode();
1789     SDNode *N1 = N->getOperand(1).getNode();
1790     return N0->hasOneUse() && N1->hasOneUse() &&
1791       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1792   }
1793   return false;
1794 }
1795
1796 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1797   // Multiplications are only custom-lowered for 128-bit vectors so that
1798   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1799   EVT VT = Op.getValueType();
1800   assert(VT.is128BitVector() && VT.isInteger() &&
1801          "unexpected type for custom-lowering ISD::MUL");
1802   SDNode *N0 = Op.getOperand(0).getNode();
1803   SDNode *N1 = Op.getOperand(1).getNode();
1804   unsigned NewOpc = 0;
1805   bool isMLA = false;
1806   bool isN0SExt = isSignExtended(N0, DAG);
1807   bool isN1SExt = isSignExtended(N1, DAG);
1808   if (isN0SExt && isN1SExt)
1809     NewOpc = AArch64ISD::SMULL;
1810   else {
1811     bool isN0ZExt = isZeroExtended(N0, DAG);
1812     bool isN1ZExt = isZeroExtended(N1, DAG);
1813     if (isN0ZExt && isN1ZExt)
1814       NewOpc = AArch64ISD::UMULL;
1815     else if (isN1SExt || isN1ZExt) {
1816       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1817       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1818       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1819         NewOpc = AArch64ISD::SMULL;
1820         isMLA = true;
1821       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1822         NewOpc =  AArch64ISD::UMULL;
1823         isMLA = true;
1824       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1825         std::swap(N0, N1);
1826         NewOpc =  AArch64ISD::UMULL;
1827         isMLA = true;
1828       }
1829     }
1830
1831     if (!NewOpc) {
1832       if (VT == MVT::v2i64)
1833         // Fall through to expand this.  It is not legal.
1834         return SDValue();
1835       else
1836         // Other vector multiplications are legal.
1837         return Op;
1838     }
1839   }
1840
1841   // Legalize to a S/UMULL instruction
1842   SDLoc DL(Op);
1843   SDValue Op0;
1844   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1845   if (!isMLA) {
1846     Op0 = skipExtensionForVectorMULL(N0, DAG);
1847     assert(Op0.getValueType().is64BitVector() &&
1848            Op1.getValueType().is64BitVector() &&
1849            "unexpected types for extended operands to VMULL");
1850     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1851   }
1852   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1853   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1854   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1855   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1856   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1857   EVT Op1VT = Op1.getValueType();
1858   return DAG.getNode(N0->getOpcode(), DL, VT,
1859                      DAG.getNode(NewOpc, DL, VT,
1860                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1861                      DAG.getNode(NewOpc, DL, VT,
1862                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1863 }
1864
1865 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1866                                               SelectionDAG &DAG) const {
1867   switch (Op.getOpcode()) {
1868   default:
1869     llvm_unreachable("unimplemented operand");
1870     return SDValue();
1871   case ISD::BITCAST:
1872     return LowerBITCAST(Op, DAG);
1873   case ISD::GlobalAddress:
1874     return LowerGlobalAddress(Op, DAG);
1875   case ISD::GlobalTLSAddress:
1876     return LowerGlobalTLSAddress(Op, DAG);
1877   case ISD::SETCC:
1878     return LowerSETCC(Op, DAG);
1879   case ISD::BR_CC:
1880     return LowerBR_CC(Op, DAG);
1881   case ISD::SELECT:
1882     return LowerSELECT(Op, DAG);
1883   case ISD::SELECT_CC:
1884     return LowerSELECT_CC(Op, DAG);
1885   case ISD::JumpTable:
1886     return LowerJumpTable(Op, DAG);
1887   case ISD::ConstantPool:
1888     return LowerConstantPool(Op, DAG);
1889   case ISD::BlockAddress:
1890     return LowerBlockAddress(Op, DAG);
1891   case ISD::VASTART:
1892     return LowerVASTART(Op, DAG);
1893   case ISD::VACOPY:
1894     return LowerVACOPY(Op, DAG);
1895   case ISD::VAARG:
1896     return LowerVAARG(Op, DAG);
1897   case ISD::ADDC:
1898   case ISD::ADDE:
1899   case ISD::SUBC:
1900   case ISD::SUBE:
1901     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1902   case ISD::SADDO:
1903   case ISD::UADDO:
1904   case ISD::SSUBO:
1905   case ISD::USUBO:
1906   case ISD::SMULO:
1907   case ISD::UMULO:
1908     return LowerXALUO(Op, DAG);
1909   case ISD::FADD:
1910     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1911   case ISD::FSUB:
1912     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1913   case ISD::FMUL:
1914     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1915   case ISD::FDIV:
1916     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1917   case ISD::FP_ROUND:
1918     return LowerFP_ROUND(Op, DAG);
1919   case ISD::FP_EXTEND:
1920     return LowerFP_EXTEND(Op, DAG);
1921   case ISD::FRAMEADDR:
1922     return LowerFRAMEADDR(Op, DAG);
1923   case ISD::RETURNADDR:
1924     return LowerRETURNADDR(Op, DAG);
1925   case ISD::INSERT_VECTOR_ELT:
1926     return LowerINSERT_VECTOR_ELT(Op, DAG);
1927   case ISD::EXTRACT_VECTOR_ELT:
1928     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1929   case ISD::BUILD_VECTOR:
1930     return LowerBUILD_VECTOR(Op, DAG);
1931   case ISD::VECTOR_SHUFFLE:
1932     return LowerVECTOR_SHUFFLE(Op, DAG);
1933   case ISD::EXTRACT_SUBVECTOR:
1934     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1935   case ISD::SRA:
1936   case ISD::SRL:
1937   case ISD::SHL:
1938     return LowerVectorSRA_SRL_SHL(Op, DAG);
1939   case ISD::SHL_PARTS:
1940     return LowerShiftLeftParts(Op, DAG);
1941   case ISD::SRL_PARTS:
1942   case ISD::SRA_PARTS:
1943     return LowerShiftRightParts(Op, DAG);
1944   case ISD::CTPOP:
1945     return LowerCTPOP(Op, DAG);
1946   case ISD::FCOPYSIGN:
1947     return LowerFCOPYSIGN(Op, DAG);
1948   case ISD::AND:
1949     return LowerVectorAND(Op, DAG);
1950   case ISD::OR:
1951     return LowerVectorOR(Op, DAG);
1952   case ISD::XOR:
1953     return LowerXOR(Op, DAG);
1954   case ISD::PREFETCH:
1955     return LowerPREFETCH(Op, DAG);
1956   case ISD::SINT_TO_FP:
1957   case ISD::UINT_TO_FP:
1958     return LowerINT_TO_FP(Op, DAG);
1959   case ISD::FP_TO_SINT:
1960   case ISD::FP_TO_UINT:
1961     return LowerFP_TO_INT(Op, DAG);
1962   case ISD::FSINCOS:
1963     return LowerFSINCOS(Op, DAG);
1964   case ISD::MUL:
1965     return LowerMUL(Op, DAG);
1966   }
1967 }
1968
1969 /// getFunctionAlignment - Return the Log2 alignment of this function.
1970 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1971   return 2;
1972 }
1973
1974 //===----------------------------------------------------------------------===//
1975 //                      Calling Convention Implementation
1976 //===----------------------------------------------------------------------===//
1977
1978 #include "AArch64GenCallingConv.inc"
1979
1980 /// Selects the correct CCAssignFn for a given CallingConvention value.
1981 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1982                                                      bool IsVarArg) const {
1983   switch (CC) {
1984   default:
1985     llvm_unreachable("Unsupported calling convention.");
1986   case CallingConv::WebKit_JS:
1987     return CC_AArch64_WebKit_JS;
1988   case CallingConv::GHC:
1989     return CC_AArch64_GHC;
1990   case CallingConv::C:
1991   case CallingConv::Fast:
1992     if (!Subtarget->isTargetDarwin())
1993       return CC_AArch64_AAPCS;
1994     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1995   }
1996 }
1997
1998 SDValue AArch64TargetLowering::LowerFormalArguments(
1999     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2000     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2001     SmallVectorImpl<SDValue> &InVals) const {
2002   MachineFunction &MF = DAG.getMachineFunction();
2003   MachineFrameInfo *MFI = MF.getFrameInfo();
2004
2005   // Assign locations to all of the incoming arguments.
2006   SmallVector<CCValAssign, 16> ArgLocs;
2007   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2008                  *DAG.getContext());
2009
2010   // At this point, Ins[].VT may already be promoted to i32. To correctly
2011   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2012   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2013   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2014   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2015   // LocVT.
2016   unsigned NumArgs = Ins.size();
2017   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2018   unsigned CurArgIdx = 0;
2019   for (unsigned i = 0; i != NumArgs; ++i) {
2020     MVT ValVT = Ins[i].VT;
2021     if (Ins[i].isOrigArg()) {
2022       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2023       CurArgIdx = Ins[i].getOrigArgIndex();
2024
2025       // Get type of the original argument.
2026       EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2027       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2028       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2029       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2030         ValVT = MVT::i8;
2031       else if (ActualMVT == MVT::i16)
2032         ValVT = MVT::i16;
2033     }
2034     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2035     bool Res =
2036         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2037     assert(!Res && "Call operand has unhandled type");
2038     (void)Res;
2039   }
2040   assert(ArgLocs.size() == Ins.size());
2041   SmallVector<SDValue, 16> ArgValues;
2042   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2043     CCValAssign &VA = ArgLocs[i];
2044
2045     if (Ins[i].Flags.isByVal()) {
2046       // Byval is used for HFAs in the PCS, but the system should work in a
2047       // non-compliant manner for larger structs.
2048       EVT PtrTy = getPointerTy();
2049       int Size = Ins[i].Flags.getByValSize();
2050       unsigned NumRegs = (Size + 7) / 8;
2051
2052       // FIXME: This works on big-endian for composite byvals, which are the common
2053       // case. It should also work for fundamental types too.
2054       unsigned FrameIdx =
2055         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2056       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2057       InVals.push_back(FrameIdxN);
2058
2059       continue;
2060     }
2061
2062     if (VA.isRegLoc()) {
2063       // Arguments stored in registers.
2064       EVT RegVT = VA.getLocVT();
2065
2066       SDValue ArgValue;
2067       const TargetRegisterClass *RC;
2068
2069       if (RegVT == MVT::i32)
2070         RC = &AArch64::GPR32RegClass;
2071       else if (RegVT == MVT::i64)
2072         RC = &AArch64::GPR64RegClass;
2073       else if (RegVT == MVT::f16)
2074         RC = &AArch64::FPR16RegClass;
2075       else if (RegVT == MVT::f32)
2076         RC = &AArch64::FPR32RegClass;
2077       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2078         RC = &AArch64::FPR64RegClass;
2079       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2080         RC = &AArch64::FPR128RegClass;
2081       else
2082         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2083
2084       // Transform the arguments in physical registers into virtual ones.
2085       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2086       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2087
2088       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2089       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2090       // truncate to the right size.
2091       switch (VA.getLocInfo()) {
2092       default:
2093         llvm_unreachable("Unknown loc info!");
2094       case CCValAssign::Full:
2095         break;
2096       case CCValAssign::BCvt:
2097         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2098         break;
2099       case CCValAssign::AExt:
2100       case CCValAssign::SExt:
2101       case CCValAssign::ZExt:
2102         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2103         // nodes after our lowering.
2104         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2105         break;
2106       }
2107
2108       InVals.push_back(ArgValue);
2109
2110     } else { // VA.isRegLoc()
2111       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2112       unsigned ArgOffset = VA.getLocMemOffset();
2113       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2114
2115       uint32_t BEAlign = 0;
2116       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2117           !Ins[i].Flags.isInConsecutiveRegs())
2118         BEAlign = 8 - ArgSize;
2119
2120       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2121
2122       // Create load nodes to retrieve arguments from the stack.
2123       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2124       SDValue ArgValue;
2125
2126       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2127       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2128       MVT MemVT = VA.getValVT();
2129
2130       switch (VA.getLocInfo()) {
2131       default:
2132         break;
2133       case CCValAssign::BCvt:
2134         MemVT = VA.getLocVT();
2135         break;
2136       case CCValAssign::SExt:
2137         ExtType = ISD::SEXTLOAD;
2138         break;
2139       case CCValAssign::ZExt:
2140         ExtType = ISD::ZEXTLOAD;
2141         break;
2142       case CCValAssign::AExt:
2143         ExtType = ISD::EXTLOAD;
2144         break;
2145       }
2146
2147       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2148                                 MachinePointerInfo::getFixedStack(FI),
2149                                 MemVT, false, false, false, 0);
2150
2151       InVals.push_back(ArgValue);
2152     }
2153   }
2154
2155   // varargs
2156   if (isVarArg) {
2157     if (!Subtarget->isTargetDarwin()) {
2158       // The AAPCS variadic function ABI is identical to the non-variadic
2159       // one. As a result there may be more arguments in registers and we should
2160       // save them for future reference.
2161       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2162     }
2163
2164     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2165     // This will point to the next argument passed via stack.
2166     unsigned StackOffset = CCInfo.getNextStackOffset();
2167     // We currently pass all varargs at 8-byte alignment.
2168     StackOffset = ((StackOffset + 7) & ~7);
2169     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2170   }
2171
2172   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2173   unsigned StackArgSize = CCInfo.getNextStackOffset();
2174   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2175   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2176     // This is a non-standard ABI so by fiat I say we're allowed to make full
2177     // use of the stack area to be popped, which must be aligned to 16 bytes in
2178     // any case:
2179     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2180
2181     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2182     // a multiple of 16.
2183     FuncInfo->setArgumentStackToRestore(StackArgSize);
2184
2185     // This realignment carries over to the available bytes below. Our own
2186     // callers will guarantee the space is free by giving an aligned value to
2187     // CALLSEQ_START.
2188   }
2189   // Even if we're not expected to free up the space, it's useful to know how
2190   // much is there while considering tail calls (because we can reuse it).
2191   FuncInfo->setBytesInStackArgArea(StackArgSize);
2192
2193   return Chain;
2194 }
2195
2196 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2197                                                 SelectionDAG &DAG, SDLoc DL,
2198                                                 SDValue &Chain) const {
2199   MachineFunction &MF = DAG.getMachineFunction();
2200   MachineFrameInfo *MFI = MF.getFrameInfo();
2201   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2202
2203   SmallVector<SDValue, 8> MemOps;
2204
2205   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2206                                           AArch64::X3, AArch64::X4, AArch64::X5,
2207                                           AArch64::X6, AArch64::X7 };
2208   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2209   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2210
2211   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2212   int GPRIdx = 0;
2213   if (GPRSaveSize != 0) {
2214     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2215
2216     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2217
2218     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2219       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2220       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2221       SDValue Store =
2222           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2223                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2224       MemOps.push_back(Store);
2225       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2226                         DAG.getConstant(8, getPointerTy()));
2227     }
2228   }
2229   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2230   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2231
2232   if (Subtarget->hasFPARMv8()) {
2233     static const MCPhysReg FPRArgRegs[] = {
2234         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2235         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2236     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2237     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2238
2239     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2240     int FPRIdx = 0;
2241     if (FPRSaveSize != 0) {
2242       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2243
2244       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2245
2246       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2247         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2248         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2249
2250         SDValue Store =
2251             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2252                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2253         MemOps.push_back(Store);
2254         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2255                           DAG.getConstant(16, getPointerTy()));
2256       }
2257     }
2258     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2259     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2260   }
2261
2262   if (!MemOps.empty()) {
2263     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2264   }
2265 }
2266
2267 /// LowerCallResult - Lower the result values of a call into the
2268 /// appropriate copies out of appropriate physical registers.
2269 SDValue AArch64TargetLowering::LowerCallResult(
2270     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2271     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2272     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2273     SDValue ThisVal) const {
2274   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2275                           ? RetCC_AArch64_WebKit_JS
2276                           : RetCC_AArch64_AAPCS;
2277   // Assign locations to each value returned by this call.
2278   SmallVector<CCValAssign, 16> RVLocs;
2279   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2280                  *DAG.getContext());
2281   CCInfo.AnalyzeCallResult(Ins, RetCC);
2282
2283   // Copy all of the result registers out of their specified physreg.
2284   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2285     CCValAssign VA = RVLocs[i];
2286
2287     // Pass 'this' value directly from the argument to return value, to avoid
2288     // reg unit interference
2289     if (i == 0 && isThisReturn) {
2290       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2291              "unexpected return calling convention register assignment");
2292       InVals.push_back(ThisVal);
2293       continue;
2294     }
2295
2296     SDValue Val =
2297         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2298     Chain = Val.getValue(1);
2299     InFlag = Val.getValue(2);
2300
2301     switch (VA.getLocInfo()) {
2302     default:
2303       llvm_unreachable("Unknown loc info!");
2304     case CCValAssign::Full:
2305       break;
2306     case CCValAssign::BCvt:
2307       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2308       break;
2309     }
2310
2311     InVals.push_back(Val);
2312   }
2313
2314   return Chain;
2315 }
2316
2317 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2318     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2319     bool isCalleeStructRet, bool isCallerStructRet,
2320     const SmallVectorImpl<ISD::OutputArg> &Outs,
2321     const SmallVectorImpl<SDValue> &OutVals,
2322     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2323   // For CallingConv::C this function knows whether the ABI needs
2324   // changing. That's not true for other conventions so they will have to opt in
2325   // manually.
2326   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2327     return false;
2328
2329   const MachineFunction &MF = DAG.getMachineFunction();
2330   const Function *CallerF = MF.getFunction();
2331   CallingConv::ID CallerCC = CallerF->getCallingConv();
2332   bool CCMatch = CallerCC == CalleeCC;
2333
2334   // Byval parameters hand the function a pointer directly into the stack area
2335   // we want to reuse during a tail call. Working around this *is* possible (see
2336   // X86) but less efficient and uglier in LowerCall.
2337   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2338                                     e = CallerF->arg_end();
2339        i != e; ++i)
2340     if (i->hasByValAttr())
2341       return false;
2342
2343   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2344     if (IsTailCallConvention(CalleeCC) && CCMatch)
2345       return true;
2346     return false;
2347   }
2348
2349   // Externally-defined functions with weak linkage should not be
2350   // tail-called on AArch64 when the OS does not support dynamic
2351   // pre-emption of symbols, as the AAELF spec requires normal calls
2352   // to undefined weak functions to be replaced with a NOP or jump to the
2353   // next instruction. The behaviour of branch instructions in this
2354   // situation (as used for tail calls) is implementation-defined, so we
2355   // cannot rely on the linker replacing the tail call with a return.
2356   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2357     const GlobalValue *GV = G->getGlobal();
2358     const Triple TT(getTargetMachine().getTargetTriple());
2359     if (GV->hasExternalWeakLinkage() &&
2360         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2361       return false;
2362   }
2363
2364   // Now we search for cases where we can use a tail call without changing the
2365   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2366   // concept.
2367
2368   // I want anyone implementing a new calling convention to think long and hard
2369   // about this assert.
2370   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2371          "Unexpected variadic calling convention");
2372
2373   if (isVarArg && !Outs.empty()) {
2374     // At least two cases here: if caller is fastcc then we can't have any
2375     // memory arguments (we'd be expected to clean up the stack afterwards). If
2376     // caller is C then we could potentially use its argument area.
2377
2378     // FIXME: for now we take the most conservative of these in both cases:
2379     // disallow all variadic memory operands.
2380     SmallVector<CCValAssign, 16> ArgLocs;
2381     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2382                    *DAG.getContext());
2383
2384     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2385     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2386       if (!ArgLocs[i].isRegLoc())
2387         return false;
2388   }
2389
2390   // If the calling conventions do not match, then we'd better make sure the
2391   // results are returned in the same way as what the caller expects.
2392   if (!CCMatch) {
2393     SmallVector<CCValAssign, 16> RVLocs1;
2394     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2395                     *DAG.getContext());
2396     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2397
2398     SmallVector<CCValAssign, 16> RVLocs2;
2399     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2400                     *DAG.getContext());
2401     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2402
2403     if (RVLocs1.size() != RVLocs2.size())
2404       return false;
2405     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2406       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2407         return false;
2408       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2409         return false;
2410       if (RVLocs1[i].isRegLoc()) {
2411         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2412           return false;
2413       } else {
2414         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2415           return false;
2416       }
2417     }
2418   }
2419
2420   // Nothing more to check if the callee is taking no arguments
2421   if (Outs.empty())
2422     return true;
2423
2424   SmallVector<CCValAssign, 16> ArgLocs;
2425   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2426                  *DAG.getContext());
2427
2428   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2429
2430   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2431
2432   // If the stack arguments for this call would fit into our own save area then
2433   // the call can be made tail.
2434   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2435 }
2436
2437 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2438                                                    SelectionDAG &DAG,
2439                                                    MachineFrameInfo *MFI,
2440                                                    int ClobberedFI) const {
2441   SmallVector<SDValue, 8> ArgChains;
2442   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2443   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2444
2445   // Include the original chain at the beginning of the list. When this is
2446   // used by target LowerCall hooks, this helps legalize find the
2447   // CALLSEQ_BEGIN node.
2448   ArgChains.push_back(Chain);
2449
2450   // Add a chain value for each stack argument corresponding
2451   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2452                             UE = DAG.getEntryNode().getNode()->use_end();
2453        U != UE; ++U)
2454     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2455       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2456         if (FI->getIndex() < 0) {
2457           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2458           int64_t InLastByte = InFirstByte;
2459           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2460
2461           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2462               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2463             ArgChains.push_back(SDValue(L, 1));
2464         }
2465
2466   // Build a tokenfactor for all the chains.
2467   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2468 }
2469
2470 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2471                                                    bool TailCallOpt) const {
2472   return CallCC == CallingConv::Fast && TailCallOpt;
2473 }
2474
2475 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2476   return CallCC == CallingConv::Fast;
2477 }
2478
2479 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2480 /// and add input and output parameter nodes.
2481 SDValue
2482 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2483                                  SmallVectorImpl<SDValue> &InVals) const {
2484   SelectionDAG &DAG = CLI.DAG;
2485   SDLoc &DL = CLI.DL;
2486   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2487   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2488   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2489   SDValue Chain = CLI.Chain;
2490   SDValue Callee = CLI.Callee;
2491   bool &IsTailCall = CLI.IsTailCall;
2492   CallingConv::ID CallConv = CLI.CallConv;
2493   bool IsVarArg = CLI.IsVarArg;
2494
2495   MachineFunction &MF = DAG.getMachineFunction();
2496   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2497   bool IsThisReturn = false;
2498
2499   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2500   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2501   bool IsSibCall = false;
2502
2503   if (IsTailCall) {
2504     // Check if it's really possible to do a tail call.
2505     IsTailCall = isEligibleForTailCallOptimization(
2506         Callee, CallConv, IsVarArg, IsStructRet,
2507         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2508     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2509       report_fatal_error("failed to perform tail call elimination on a call "
2510                          "site marked musttail");
2511
2512     // A sibling call is one where we're under the usual C ABI and not planning
2513     // to change that but can still do a tail call:
2514     if (!TailCallOpt && IsTailCall)
2515       IsSibCall = true;
2516
2517     if (IsTailCall)
2518       ++NumTailCalls;
2519   }
2520
2521   // Analyze operands of the call, assigning locations to each operand.
2522   SmallVector<CCValAssign, 16> ArgLocs;
2523   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2524                  *DAG.getContext());
2525
2526   if (IsVarArg) {
2527     // Handle fixed and variable vector arguments differently.
2528     // Variable vector arguments always go into memory.
2529     unsigned NumArgs = Outs.size();
2530
2531     for (unsigned i = 0; i != NumArgs; ++i) {
2532       MVT ArgVT = Outs[i].VT;
2533       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2534       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2535                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2536       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2537       assert(!Res && "Call operand has unhandled type");
2538       (void)Res;
2539     }
2540   } else {
2541     // At this point, Outs[].VT may already be promoted to i32. To correctly
2542     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2543     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2544     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2545     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2546     // LocVT.
2547     unsigned NumArgs = Outs.size();
2548     for (unsigned i = 0; i != NumArgs; ++i) {
2549       MVT ValVT = Outs[i].VT;
2550       // Get type of the original argument.
2551       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2552                                   /*AllowUnknown*/ true);
2553       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2554       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2555       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2556       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2557         ValVT = MVT::i8;
2558       else if (ActualMVT == MVT::i16)
2559         ValVT = MVT::i16;
2560
2561       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2562       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2563       assert(!Res && "Call operand has unhandled type");
2564       (void)Res;
2565     }
2566   }
2567
2568   // Get a count of how many bytes are to be pushed on the stack.
2569   unsigned NumBytes = CCInfo.getNextStackOffset();
2570
2571   if (IsSibCall) {
2572     // Since we're not changing the ABI to make this a tail call, the memory
2573     // operands are already available in the caller's incoming argument space.
2574     NumBytes = 0;
2575   }
2576
2577   // FPDiff is the byte offset of the call's argument area from the callee's.
2578   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2579   // by this amount for a tail call. In a sibling call it must be 0 because the
2580   // caller will deallocate the entire stack and the callee still expects its
2581   // arguments to begin at SP+0. Completely unused for non-tail calls.
2582   int FPDiff = 0;
2583
2584   if (IsTailCall && !IsSibCall) {
2585     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2586
2587     // Since callee will pop argument stack as a tail call, we must keep the
2588     // popped size 16-byte aligned.
2589     NumBytes = RoundUpToAlignment(NumBytes, 16);
2590
2591     // FPDiff will be negative if this tail call requires more space than we
2592     // would automatically have in our incoming argument space. Positive if we
2593     // can actually shrink the stack.
2594     FPDiff = NumReusableBytes - NumBytes;
2595
2596     // The stack pointer must be 16-byte aligned at all times it's used for a
2597     // memory operation, which in practice means at *all* times and in
2598     // particular across call boundaries. Therefore our own arguments started at
2599     // a 16-byte aligned SP and the delta applied for the tail call should
2600     // satisfy the same constraint.
2601     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2602   }
2603
2604   // Adjust the stack pointer for the new arguments...
2605   // These operations are automatically eliminated by the prolog/epilog pass
2606   if (!IsSibCall)
2607     Chain =
2608         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2609
2610   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2611
2612   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2613   SmallVector<SDValue, 8> MemOpChains;
2614
2615   // Walk the register/memloc assignments, inserting copies/loads.
2616   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2617        ++i, ++realArgIdx) {
2618     CCValAssign &VA = ArgLocs[i];
2619     SDValue Arg = OutVals[realArgIdx];
2620     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2621
2622     // Promote the value if needed.
2623     switch (VA.getLocInfo()) {
2624     default:
2625       llvm_unreachable("Unknown loc info!");
2626     case CCValAssign::Full:
2627       break;
2628     case CCValAssign::SExt:
2629       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2630       break;
2631     case CCValAssign::ZExt:
2632       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2633       break;
2634     case CCValAssign::AExt:
2635       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2636         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2637         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2638         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2639       }
2640       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2641       break;
2642     case CCValAssign::BCvt:
2643       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2644       break;
2645     case CCValAssign::FPExt:
2646       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2647       break;
2648     }
2649
2650     if (VA.isRegLoc()) {
2651       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2652         assert(VA.getLocVT() == MVT::i64 &&
2653                "unexpected calling convention register assignment");
2654         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2655                "unexpected use of 'returned'");
2656         IsThisReturn = true;
2657       }
2658       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2659     } else {
2660       assert(VA.isMemLoc());
2661
2662       SDValue DstAddr;
2663       MachinePointerInfo DstInfo;
2664
2665       // FIXME: This works on big-endian for composite byvals, which are the
2666       // common case. It should also work for fundamental types too.
2667       uint32_t BEAlign = 0;
2668       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2669                                         : VA.getValVT().getSizeInBits();
2670       OpSize = (OpSize + 7) / 8;
2671       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2672           !Flags.isInConsecutiveRegs()) {
2673         if (OpSize < 8)
2674           BEAlign = 8 - OpSize;
2675       }
2676       unsigned LocMemOffset = VA.getLocMemOffset();
2677       int32_t Offset = LocMemOffset + BEAlign;
2678       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2679       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2680
2681       if (IsTailCall) {
2682         Offset = Offset + FPDiff;
2683         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2684
2685         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2686         DstInfo = MachinePointerInfo::getFixedStack(FI);
2687
2688         // Make sure any stack arguments overlapping with where we're storing
2689         // are loaded before this eventual operation. Otherwise they'll be
2690         // clobbered.
2691         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2692       } else {
2693         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2694
2695         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2696         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2697       }
2698
2699       if (Outs[i].Flags.isByVal()) {
2700         SDValue SizeNode =
2701             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2702         SDValue Cpy = DAG.getMemcpy(
2703             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2704             /*isVol = */ false,
2705             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2706
2707         MemOpChains.push_back(Cpy);
2708       } else {
2709         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2710         // promoted to a legal register type i32, we should truncate Arg back to
2711         // i1/i8/i16.
2712         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2713             VA.getValVT() == MVT::i16)
2714           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2715
2716         SDValue Store =
2717             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2718         MemOpChains.push_back(Store);
2719       }
2720     }
2721   }
2722
2723   if (!MemOpChains.empty())
2724     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2725
2726   // Build a sequence of copy-to-reg nodes chained together with token chain
2727   // and flag operands which copy the outgoing args into the appropriate regs.
2728   SDValue InFlag;
2729   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2730     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2731                              RegsToPass[i].second, InFlag);
2732     InFlag = Chain.getValue(1);
2733   }
2734
2735   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2736   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2737   // node so that legalize doesn't hack it.
2738   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2739       Subtarget->isTargetMachO()) {
2740     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2741       const GlobalValue *GV = G->getGlobal();
2742       bool InternalLinkage = GV->hasInternalLinkage();
2743       if (InternalLinkage)
2744         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2745       else {
2746         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2747                                             AArch64II::MO_GOT);
2748         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2749       }
2750     } else if (ExternalSymbolSDNode *S =
2751                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2752       const char *Sym = S->getSymbol();
2753       Callee =
2754           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2755       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2756     }
2757   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2758     const GlobalValue *GV = G->getGlobal();
2759     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2760   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2761     const char *Sym = S->getSymbol();
2762     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2763   }
2764
2765   // We don't usually want to end the call-sequence here because we would tidy
2766   // the frame up *after* the call, however in the ABI-changing tail-call case
2767   // we've carefully laid out the parameters so that when sp is reset they'll be
2768   // in the correct location.
2769   if (IsTailCall && !IsSibCall) {
2770     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2771                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2772     InFlag = Chain.getValue(1);
2773   }
2774
2775   std::vector<SDValue> Ops;
2776   Ops.push_back(Chain);
2777   Ops.push_back(Callee);
2778
2779   if (IsTailCall) {
2780     // Each tail call may have to adjust the stack by a different amount, so
2781     // this information must travel along with the operation for eventual
2782     // consumption by emitEpilogue.
2783     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2784   }
2785
2786   // Add argument registers to the end of the list so that they are known live
2787   // into the call.
2788   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2789     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2790                                   RegsToPass[i].second.getValueType()));
2791
2792   // Add a register mask operand representing the call-preserved registers.
2793   const uint32_t *Mask;
2794   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
2795   if (IsThisReturn) {
2796     // For 'this' returns, use the X0-preserving mask if applicable
2797     Mask = TRI->getThisReturnPreservedMask(MF, CallConv);
2798     if (!Mask) {
2799       IsThisReturn = false;
2800       Mask = TRI->getCallPreservedMask(MF, CallConv);
2801     }
2802   } else
2803     Mask = TRI->getCallPreservedMask(MF, CallConv);
2804
2805   assert(Mask && "Missing call preserved mask for calling convention");
2806   Ops.push_back(DAG.getRegisterMask(Mask));
2807
2808   if (InFlag.getNode())
2809     Ops.push_back(InFlag);
2810
2811   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2812
2813   // If we're doing a tall call, use a TC_RETURN here rather than an
2814   // actual call instruction.
2815   if (IsTailCall)
2816     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2817
2818   // Returns a chain and a flag for retval copy to use.
2819   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2820   InFlag = Chain.getValue(1);
2821
2822   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2823                                 ? RoundUpToAlignment(NumBytes, 16)
2824                                 : 0;
2825
2826   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2827                              DAG.getIntPtrConstant(CalleePopBytes, true),
2828                              InFlag, DL);
2829   if (!Ins.empty())
2830     InFlag = Chain.getValue(1);
2831
2832   // Handle result values, copying them out of physregs into vregs that we
2833   // return.
2834   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2835                          InVals, IsThisReturn,
2836                          IsThisReturn ? OutVals[0] : SDValue());
2837 }
2838
2839 bool AArch64TargetLowering::CanLowerReturn(
2840     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2841     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2842   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2843                           ? RetCC_AArch64_WebKit_JS
2844                           : RetCC_AArch64_AAPCS;
2845   SmallVector<CCValAssign, 16> RVLocs;
2846   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2847   return CCInfo.CheckReturn(Outs, RetCC);
2848 }
2849
2850 SDValue
2851 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2852                                    bool isVarArg,
2853                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2854                                    const SmallVectorImpl<SDValue> &OutVals,
2855                                    SDLoc DL, SelectionDAG &DAG) const {
2856   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2857                           ? RetCC_AArch64_WebKit_JS
2858                           : RetCC_AArch64_AAPCS;
2859   SmallVector<CCValAssign, 16> RVLocs;
2860   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2861                  *DAG.getContext());
2862   CCInfo.AnalyzeReturn(Outs, RetCC);
2863
2864   // Copy the result values into the output registers.
2865   SDValue Flag;
2866   SmallVector<SDValue, 4> RetOps(1, Chain);
2867   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2868        ++i, ++realRVLocIdx) {
2869     CCValAssign &VA = RVLocs[i];
2870     assert(VA.isRegLoc() && "Can only return in registers!");
2871     SDValue Arg = OutVals[realRVLocIdx];
2872
2873     switch (VA.getLocInfo()) {
2874     default:
2875       llvm_unreachable("Unknown loc info!");
2876     case CCValAssign::Full:
2877       if (Outs[i].ArgVT == MVT::i1) {
2878         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2879         // value. This is strictly redundant on Darwin (which uses "zeroext
2880         // i1"), but will be optimised out before ISel.
2881         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2882         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2883       }
2884       break;
2885     case CCValAssign::BCvt:
2886       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2887       break;
2888     }
2889
2890     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2891     Flag = Chain.getValue(1);
2892     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2893   }
2894
2895   RetOps[0] = Chain; // Update chain.
2896
2897   // Add the flag if we have it.
2898   if (Flag.getNode())
2899     RetOps.push_back(Flag);
2900
2901   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2902 }
2903
2904 //===----------------------------------------------------------------------===//
2905 //  Other Lowering Code
2906 //===----------------------------------------------------------------------===//
2907
2908 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2909                                                   SelectionDAG &DAG) const {
2910   EVT PtrVT = getPointerTy();
2911   SDLoc DL(Op);
2912   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2913   const GlobalValue *GV = GN->getGlobal();
2914   unsigned char OpFlags =
2915       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2916
2917   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2918          "unexpected offset in global node");
2919
2920   // This also catched the large code model case for Darwin.
2921   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2922     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2923     // FIXME: Once remat is capable of dealing with instructions with register
2924     // operands, expand this into two nodes instead of using a wrapper node.
2925     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2926   }
2927
2928   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2929     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2930            "use of MO_CONSTPOOL only supported on small model");
2931     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2932     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2933     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2934     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2935     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2936     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2937                                      MachinePointerInfo::getConstantPool(),
2938                                      /*isVolatile=*/ false,
2939                                      /*isNonTemporal=*/ true,
2940                                      /*isInvariant=*/ true, 8);
2941     if (GN->getOffset() != 0)
2942       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2943                          DAG.getConstant(GN->getOffset(), PtrVT));
2944     return GlobalAddr;
2945   }
2946
2947   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2948     const unsigned char MO_NC = AArch64II::MO_NC;
2949     return DAG.getNode(
2950         AArch64ISD::WrapperLarge, DL, PtrVT,
2951         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2952         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2953         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2954         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2955   } else {
2956     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2957     // the only correct model on Darwin.
2958     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2959                                             OpFlags | AArch64II::MO_PAGE);
2960     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2961     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2962
2963     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2964     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2965   }
2966 }
2967
2968 /// \brief Convert a TLS address reference into the correct sequence of loads
2969 /// and calls to compute the variable's address (for Darwin, currently) and
2970 /// return an SDValue containing the final node.
2971
2972 /// Darwin only has one TLS scheme which must be capable of dealing with the
2973 /// fully general situation, in the worst case. This means:
2974 ///     + "extern __thread" declaration.
2975 ///     + Defined in a possibly unknown dynamic library.
2976 ///
2977 /// The general system is that each __thread variable has a [3 x i64] descriptor
2978 /// which contains information used by the runtime to calculate the address. The
2979 /// only part of this the compiler needs to know about is the first xword, which
2980 /// contains a function pointer that must be called with the address of the
2981 /// entire descriptor in "x0".
2982 ///
2983 /// Since this descriptor may be in a different unit, in general even the
2984 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2985 /// is:
2986 ///     adrp x0, _var@TLVPPAGE
2987 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2988 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2989 ///                                      ; the function pointer
2990 ///     blr x1                           ; Uses descriptor address in x0
2991 ///     ; Address of _var is now in x0.
2992 ///
2993 /// If the address of _var's descriptor *is* known to the linker, then it can
2994 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2995 /// a slight efficiency gain.
2996 SDValue
2997 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2998                                                    SelectionDAG &DAG) const {
2999   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3000
3001   SDLoc DL(Op);
3002   MVT PtrVT = getPointerTy();
3003   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3004
3005   SDValue TLVPAddr =
3006       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3007   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3008
3009   // The first entry in the descriptor is a function pointer that we must call
3010   // to obtain the address of the variable.
3011   SDValue Chain = DAG.getEntryNode();
3012   SDValue FuncTLVGet =
3013       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3014                   false, true, true, 8);
3015   Chain = FuncTLVGet.getValue(1);
3016
3017   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3018   MFI->setAdjustsStack(true);
3019
3020   // TLS calls preserve all registers except those that absolutely must be
3021   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3022   // silly).
3023   const uint32_t *Mask =
3024       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3025
3026   // Finally, we can make the call. This is just a degenerate version of a
3027   // normal AArch64 call node: x0 takes the address of the descriptor, and
3028   // returns the address of the variable in this thread.
3029   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3030   Chain =
3031       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3032                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3033                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3034   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3035 }
3036
3037 /// When accessing thread-local variables under either the general-dynamic or
3038 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3039 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3040 /// is a function pointer to carry out the resolution.
3041 ///
3042 /// The sequence is:
3043 ///    adrp  x0, :tlsdesc:var
3044 ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
3045 ///    add   x0, x0, #:tlsdesc_lo12:var
3046 ///    .tlsdesccall var
3047 ///    blr   x1
3048 ///    (TPIDR_EL0 offset now in x0)
3049 ///
3050 ///  The above sequence must be produced unscheduled, to enable the linker to
3051 ///  optimize/relax this sequence.
3052 ///  Therefore, a pseudo-instruction (TLSDESC_CALLSEQ) is used to represent the
3053 ///  above sequence, and expanded really late in the compilation flow, to ensure
3054 ///  the sequence is produced as per above.
3055 SDValue AArch64TargetLowering::LowerELFTLSDescCallSeq(SDValue SymAddr, SDLoc DL,
3056                                                       SelectionDAG &DAG) const {
3057   EVT PtrVT = getPointerTy();
3058
3059   SDValue Chain = DAG.getEntryNode();
3060   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3061
3062   SmallVector<SDValue, 2> Ops;
3063   Ops.push_back(Chain);
3064   Ops.push_back(SymAddr);
3065
3066   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALLSEQ, DL, NodeTys, Ops);
3067   SDValue Glue = Chain.getValue(1);
3068
3069   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3070 }
3071
3072 SDValue
3073 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3074                                                 SelectionDAG &DAG) const {
3075   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3076   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3077          "ELF TLS only supported in small memory model");
3078   // Different choices can be made for the maximum size of the TLS area for a
3079   // module. For the small address model, the default TLS size is 16MiB and the
3080   // maximum TLS size is 4GiB.
3081   // FIXME: add -mtls-size command line option and make it control the 16MiB
3082   // vs. 4GiB code sequence generation.
3083   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3084
3085   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3086   if (!EnableAArch64ELFLocalDynamicTLSGeneration) {
3087     if (Model == TLSModel::LocalDynamic)
3088       Model = TLSModel::GeneralDynamic;
3089   }
3090
3091   SDValue TPOff;
3092   EVT PtrVT = getPointerTy();
3093   SDLoc DL(Op);
3094   const GlobalValue *GV = GA->getGlobal();
3095
3096   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3097
3098   if (Model == TLSModel::LocalExec) {
3099     SDValue HiVar = DAG.getTargetGlobalAddress(
3100         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3101     SDValue LoVar = DAG.getTargetGlobalAddress(
3102         GV, DL, PtrVT, 0,
3103         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3104
3105     SDValue TPWithOff_lo =
3106         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
3107                                    HiVar, DAG.getTargetConstant(0, MVT::i32)),
3108                 0);
3109     SDValue TPWithOff =
3110         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPWithOff_lo,
3111                                    LoVar, DAG.getTargetConstant(0, MVT::i32)),
3112                 0);
3113     return TPWithOff;
3114   } else if (Model == TLSModel::InitialExec) {
3115     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3116     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3117   } else if (Model == TLSModel::LocalDynamic) {
3118     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3119     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3120     // the beginning of the module's TLS region, followed by a DTPREL offset
3121     // calculation.
3122
3123     // These accesses will need deduplicating if there's more than one.
3124     AArch64FunctionInfo *MFI =
3125         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3126     MFI->incNumLocalDynamicTLSAccesses();
3127
3128     // The call needs a relocation too for linker relaxation. It doesn't make
3129     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3130     // the address.
3131     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3132                                                   AArch64II::MO_TLS);
3133
3134     // Now we can calculate the offset from TPIDR_EL0 to this module's
3135     // thread-local area.
3136     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3137
3138     // Now use :dtprel_whatever: operations to calculate this variable's offset
3139     // in its thread-storage area.
3140     SDValue HiVar = DAG.getTargetGlobalAddress(
3141         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3142     SDValue LoVar = DAG.getTargetGlobalAddress(
3143         GV, DL, MVT::i64, 0,
3144         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3145
3146     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, HiVar,
3147                                        DAG.getTargetConstant(0, MVT::i32)),
3148                     0);
3149     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, LoVar,
3150                                        DAG.getTargetConstant(0, MVT::i32)),
3151                     0);
3152   } else if (Model == TLSModel::GeneralDynamic) {
3153     // The call needs a relocation too for linker relaxation. It doesn't make
3154     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3155     // the address.
3156     SDValue SymAddr =
3157         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3158
3159     // Finally we can make a call to calculate the offset from tpidr_el0.
3160     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3161   } else
3162     llvm_unreachable("Unsupported ELF TLS access model");
3163
3164   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3165 }
3166
3167 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3168                                                      SelectionDAG &DAG) const {
3169   if (Subtarget->isTargetDarwin())
3170     return LowerDarwinGlobalTLSAddress(Op, DAG);
3171   else if (Subtarget->isTargetELF())
3172     return LowerELFGlobalTLSAddress(Op, DAG);
3173
3174   llvm_unreachable("Unexpected platform trying to use TLS");
3175 }
3176 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3177   SDValue Chain = Op.getOperand(0);
3178   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3179   SDValue LHS = Op.getOperand(2);
3180   SDValue RHS = Op.getOperand(3);
3181   SDValue Dest = Op.getOperand(4);
3182   SDLoc dl(Op);
3183
3184   // Handle f128 first, since lowering it will result in comparing the return
3185   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3186   // is expecting to deal with.
3187   if (LHS.getValueType() == MVT::f128) {
3188     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3189
3190     // If softenSetCCOperands returned a scalar, we need to compare the result
3191     // against zero to select between true and false values.
3192     if (!RHS.getNode()) {
3193       RHS = DAG.getConstant(0, LHS.getValueType());
3194       CC = ISD::SETNE;
3195     }
3196   }
3197
3198   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3199   // instruction.
3200   unsigned Opc = LHS.getOpcode();
3201   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3202       cast<ConstantSDNode>(RHS)->isOne() &&
3203       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3204        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3205     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3206            "Unexpected condition code.");
3207     // Only lower legal XALUO ops.
3208     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3209       return SDValue();
3210
3211     // The actual operation with overflow check.
3212     AArch64CC::CondCode OFCC;
3213     SDValue Value, Overflow;
3214     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3215
3216     if (CC == ISD::SETNE)
3217       OFCC = getInvertedCondCode(OFCC);
3218     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3219
3220     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3221                        Overflow);
3222   }
3223
3224   if (LHS.getValueType().isInteger()) {
3225     assert((LHS.getValueType() == RHS.getValueType()) &&
3226            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3227
3228     // If the RHS of the comparison is zero, we can potentially fold this
3229     // to a specialized branch.
3230     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3231     if (RHSC && RHSC->getZExtValue() == 0) {
3232       if (CC == ISD::SETEQ) {
3233         // See if we can use a TBZ to fold in an AND as well.
3234         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3235         // out of bounds, a late MI-layer pass rewrites branches.
3236         // 403.gcc is an example that hits this case.
3237         if (LHS.getOpcode() == ISD::AND &&
3238             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3239             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3240           SDValue Test = LHS.getOperand(0);
3241           uint64_t Mask = LHS.getConstantOperandVal(1);
3242           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3243                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3244         }
3245
3246         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3247       } else if (CC == ISD::SETNE) {
3248         // See if we can use a TBZ to fold in an AND as well.
3249         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3250         // out of bounds, a late MI-layer pass rewrites branches.
3251         // 403.gcc is an example that hits this case.
3252         if (LHS.getOpcode() == ISD::AND &&
3253             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3254             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3255           SDValue Test = LHS.getOperand(0);
3256           uint64_t Mask = LHS.getConstantOperandVal(1);
3257           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3258                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3259         }
3260
3261         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3262       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3263         // Don't combine AND since emitComparison converts the AND to an ANDS
3264         // (a.k.a. TST) and the test in the test bit and branch instruction
3265         // becomes redundant.  This would also increase register pressure.
3266         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3267         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3268                            DAG.getConstant(Mask, MVT::i64), Dest);
3269       }
3270     }
3271     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3272         LHS.getOpcode() != ISD::AND) {
3273       // Don't combine AND since emitComparison converts the AND to an ANDS
3274       // (a.k.a. TST) and the test in the test bit and branch instruction
3275       // becomes redundant.  This would also increase register pressure.
3276       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3277       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3278                          DAG.getConstant(Mask, MVT::i64), Dest);
3279     }
3280
3281     SDValue CCVal;
3282     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3283     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3284                        Cmp);
3285   }
3286
3287   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3288
3289   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3290   // clean.  Some of them require two branches to implement.
3291   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3292   AArch64CC::CondCode CC1, CC2;
3293   changeFPCCToAArch64CC(CC, CC1, CC2);
3294   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3295   SDValue BR1 =
3296       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3297   if (CC2 != AArch64CC::AL) {
3298     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3299     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3300                        Cmp);
3301   }
3302
3303   return BR1;
3304 }
3305
3306 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3307                                               SelectionDAG &DAG) const {
3308   EVT VT = Op.getValueType();
3309   SDLoc DL(Op);
3310
3311   SDValue In1 = Op.getOperand(0);
3312   SDValue In2 = Op.getOperand(1);
3313   EVT SrcVT = In2.getValueType();
3314   if (SrcVT != VT) {
3315     if (SrcVT == MVT::f32 && VT == MVT::f64)
3316       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3317     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3318       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3319     else
3320       // FIXME: Src type is different, bail out for now. Can VT really be a
3321       // vector type?
3322       return SDValue();
3323   }
3324
3325   EVT VecVT;
3326   EVT EltVT;
3327   uint64_t EltMask;
3328   SDValue VecVal1, VecVal2;
3329   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3330     EltVT = MVT::i32;
3331     VecVT = MVT::v4i32;
3332     EltMask = 0x80000000ULL;
3333
3334     if (!VT.isVector()) {
3335       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3336                                           DAG.getUNDEF(VecVT), In1);
3337       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3338                                           DAG.getUNDEF(VecVT), In2);
3339     } else {
3340       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3341       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3342     }
3343   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3344     EltVT = MVT::i64;
3345     VecVT = MVT::v2i64;
3346
3347     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3348     // immediate moves cannot materialize that in a single instruction for
3349     // 64-bit elements. Instead, materialize zero and then negate it.
3350     EltMask = 0;
3351
3352     if (!VT.isVector()) {
3353       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3354                                           DAG.getUNDEF(VecVT), In1);
3355       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3356                                           DAG.getUNDEF(VecVT), In2);
3357     } else {
3358       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3359       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3360     }
3361   } else {
3362     llvm_unreachable("Invalid type for copysign!");
3363   }
3364
3365   SDValue BuildVec = DAG.getConstant(EltMask, VecVT);
3366
3367   // If we couldn't materialize the mask above, then the mask vector will be
3368   // the zero vector, and we need to negate it here.
3369   if (VT == MVT::f64 || VT == MVT::v2f64) {
3370     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3371     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3372     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3373   }
3374
3375   SDValue Sel =
3376       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3377
3378   if (VT == MVT::f32)
3379     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3380   else if (VT == MVT::f64)
3381     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3382   else
3383     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3384 }
3385
3386 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3387   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3388           Attribute::NoImplicitFloat))
3389     return SDValue();
3390
3391   if (!Subtarget->hasNEON())
3392     return SDValue();
3393
3394   // While there is no integer popcount instruction, it can
3395   // be more efficiently lowered to the following sequence that uses
3396   // AdvSIMD registers/instructions as long as the copies to/from
3397   // the AdvSIMD registers are cheap.
3398   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3399   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3400   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3401   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3402   SDValue Val = Op.getOperand(0);
3403   SDLoc DL(Op);
3404   EVT VT = Op.getValueType();
3405
3406   if (VT == MVT::i32)
3407     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3408   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3409
3410   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3411   SDValue UaddLV = DAG.getNode(
3412       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3413       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3414
3415   if (VT == MVT::i64)
3416     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3417   return UaddLV;
3418 }
3419
3420 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3421
3422   if (Op.getValueType().isVector())
3423     return LowerVSETCC(Op, DAG);
3424
3425   SDValue LHS = Op.getOperand(0);
3426   SDValue RHS = Op.getOperand(1);
3427   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3428   SDLoc dl(Op);
3429
3430   // We chose ZeroOrOneBooleanContents, so use zero and one.
3431   EVT VT = Op.getValueType();
3432   SDValue TVal = DAG.getConstant(1, VT);
3433   SDValue FVal = DAG.getConstant(0, VT);
3434
3435   // Handle f128 first, since one possible outcome is a normal integer
3436   // comparison which gets picked up by the next if statement.
3437   if (LHS.getValueType() == MVT::f128) {
3438     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3439
3440     // If softenSetCCOperands returned a scalar, use it.
3441     if (!RHS.getNode()) {
3442       assert(LHS.getValueType() == Op.getValueType() &&
3443              "Unexpected setcc expansion!");
3444       return LHS;
3445     }
3446   }
3447
3448   if (LHS.getValueType().isInteger()) {
3449     SDValue CCVal;
3450     SDValue Cmp =
3451         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3452
3453     // Note that we inverted the condition above, so we reverse the order of
3454     // the true and false operands here.  This will allow the setcc to be
3455     // matched to a single CSINC instruction.
3456     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3457   }
3458
3459   // Now we know we're dealing with FP values.
3460   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3461
3462   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3463   // and do the comparison.
3464   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3465
3466   AArch64CC::CondCode CC1, CC2;
3467   changeFPCCToAArch64CC(CC, CC1, CC2);
3468   if (CC2 == AArch64CC::AL) {
3469     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3470     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3471
3472     // Note that we inverted the condition above, so we reverse the order of
3473     // the true and false operands here.  This will allow the setcc to be
3474     // matched to a single CSINC instruction.
3475     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3476   } else {
3477     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3478     // totally clean.  Some of them require two CSELs to implement.  As is in
3479     // this case, we emit the first CSEL and then emit a second using the output
3480     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3481
3482     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3483     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3484     SDValue CS1 =
3485         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3486
3487     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3488     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3489   }
3490 }
3491
3492 /// A SELECT_CC operation is really some kind of max or min if both values being
3493 /// compared are, in some sense, equal to the results in either case. However,
3494 /// it is permissible to compare f32 values and produce directly extended f64
3495 /// values.
3496 ///
3497 /// Extending the comparison operands would also be allowed, but is less likely
3498 /// to happen in practice since their use is right here. Note that truncate
3499 /// operations would *not* be semantically equivalent.
3500 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3501   if (Cmp == Result)
3502     return true;
3503
3504   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3505   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3506   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3507       Result.getValueType() == MVT::f64) {
3508     bool Lossy;
3509     APFloat CmpVal = CCmp->getValueAPF();
3510     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3511     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3512   }
3513
3514   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3515 }
3516
3517 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3518                                            SelectionDAG &DAG) const {
3519   SDValue CC = Op->getOperand(0);
3520   SDValue TVal = Op->getOperand(1);
3521   SDValue FVal = Op->getOperand(2);
3522   SDLoc DL(Op);
3523
3524   unsigned Opc = CC.getOpcode();
3525   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3526   // instruction.
3527   if (CC.getResNo() == 1 &&
3528       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3529        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3530     // Only lower legal XALUO ops.
3531     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3532       return SDValue();
3533
3534     AArch64CC::CondCode OFCC;
3535     SDValue Value, Overflow;
3536     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3537     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3538
3539     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3540                        CCVal, Overflow);
3541   }
3542
3543   if (CC.getOpcode() == ISD::SETCC)
3544     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3545                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3546   else
3547     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3548                            FVal, ISD::SETNE);
3549 }
3550
3551 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3552                                               SelectionDAG &DAG) const {
3553   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3554   SDValue LHS = Op.getOperand(0);
3555   SDValue RHS = Op.getOperand(1);
3556   SDValue TVal = Op.getOperand(2);
3557   SDValue FVal = Op.getOperand(3);
3558   SDLoc dl(Op);
3559
3560   // Handle f128 first, because it will result in a comparison of some RTLIB
3561   // call result against zero.
3562   if (LHS.getValueType() == MVT::f128) {
3563     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3564
3565     // If softenSetCCOperands returned a scalar, we need to compare the result
3566     // against zero to select between true and false values.
3567     if (!RHS.getNode()) {
3568       RHS = DAG.getConstant(0, LHS.getValueType());
3569       CC = ISD::SETNE;
3570     }
3571   }
3572
3573   // Handle integers first.
3574   if (LHS.getValueType().isInteger()) {
3575     assert((LHS.getValueType() == RHS.getValueType()) &&
3576            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3577
3578     unsigned Opcode = AArch64ISD::CSEL;
3579
3580     // If both the TVal and the FVal are constants, see if we can swap them in
3581     // order to for a CSINV or CSINC out of them.
3582     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3583     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3584
3585     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3586       std::swap(TVal, FVal);
3587       std::swap(CTVal, CFVal);
3588       CC = ISD::getSetCCInverse(CC, true);
3589     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3590       std::swap(TVal, FVal);
3591       std::swap(CTVal, CFVal);
3592       CC = ISD::getSetCCInverse(CC, true);
3593     } else if (TVal.getOpcode() == ISD::XOR) {
3594       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3595       // with a CSINV rather than a CSEL.
3596       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3597
3598       if (CVal && CVal->isAllOnesValue()) {
3599         std::swap(TVal, FVal);
3600         std::swap(CTVal, CFVal);
3601         CC = ISD::getSetCCInverse(CC, true);
3602       }
3603     } else if (TVal.getOpcode() == ISD::SUB) {
3604       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3605       // that we can match with a CSNEG rather than a CSEL.
3606       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3607
3608       if (CVal && CVal->isNullValue()) {
3609         std::swap(TVal, FVal);
3610         std::swap(CTVal, CFVal);
3611         CC = ISD::getSetCCInverse(CC, true);
3612       }
3613     } else if (CTVal && CFVal) {
3614       const int64_t TrueVal = CTVal->getSExtValue();
3615       const int64_t FalseVal = CFVal->getSExtValue();
3616       bool Swap = false;
3617
3618       // If both TVal and FVal are constants, see if FVal is the
3619       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3620       // instead of a CSEL in that case.
3621       if (TrueVal == ~FalseVal) {
3622         Opcode = AArch64ISD::CSINV;
3623       } else if (TrueVal == -FalseVal) {
3624         Opcode = AArch64ISD::CSNEG;
3625       } else if (TVal.getValueType() == MVT::i32) {
3626         // If our operands are only 32-bit wide, make sure we use 32-bit
3627         // arithmetic for the check whether we can use CSINC. This ensures that
3628         // the addition in the check will wrap around properly in case there is
3629         // an overflow (which would not be the case if we do the check with
3630         // 64-bit arithmetic).
3631         const uint32_t TrueVal32 = CTVal->getZExtValue();
3632         const uint32_t FalseVal32 = CFVal->getZExtValue();
3633
3634         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3635           Opcode = AArch64ISD::CSINC;
3636
3637           if (TrueVal32 > FalseVal32) {
3638             Swap = true;
3639           }
3640         }
3641         // 64-bit check whether we can use CSINC.
3642       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3643         Opcode = AArch64ISD::CSINC;
3644
3645         if (TrueVal > FalseVal) {
3646           Swap = true;
3647         }
3648       }
3649
3650       // Swap TVal and FVal if necessary.
3651       if (Swap) {
3652         std::swap(TVal, FVal);
3653         std::swap(CTVal, CFVal);
3654         CC = ISD::getSetCCInverse(CC, true);
3655       }
3656
3657       if (Opcode != AArch64ISD::CSEL) {
3658         // Drop FVal since we can get its value by simply inverting/negating
3659         // TVal.
3660         FVal = TVal;
3661       }
3662     }
3663
3664     SDValue CCVal;
3665     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3666
3667     EVT VT = Op.getValueType();
3668     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3669   }
3670
3671   // Now we know we're dealing with FP values.
3672   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3673   assert(LHS.getValueType() == RHS.getValueType());
3674   EVT VT = Op.getValueType();
3675
3676   // Try to match this select into a max/min operation, which have dedicated
3677   // opcode in the instruction set.
3678   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3679   // in no-NaNs mode.
3680   if (getTargetMachine().Options.NoNaNsFPMath) {
3681     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3682     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3683         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3684       CC = ISD::getSetCCSwappedOperands(CC);
3685       std::swap(MinMaxLHS, MinMaxRHS);
3686     }
3687
3688     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3689         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3690       switch (CC) {
3691       default:
3692         break;
3693       case ISD::SETGT:
3694       case ISD::SETGE:
3695       case ISD::SETUGT:
3696       case ISD::SETUGE:
3697       case ISD::SETOGT:
3698       case ISD::SETOGE:
3699         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3700         break;
3701       case ISD::SETLT:
3702       case ISD::SETLE:
3703       case ISD::SETULT:
3704       case ISD::SETULE:
3705       case ISD::SETOLT:
3706       case ISD::SETOLE:
3707         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3708         break;
3709       }
3710     }
3711   }
3712
3713   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3714   // and do the comparison.
3715   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3716
3717   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3718   // clean.  Some of them require two CSELs to implement.
3719   AArch64CC::CondCode CC1, CC2;
3720   changeFPCCToAArch64CC(CC, CC1, CC2);
3721   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3722   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3723
3724   // If we need a second CSEL, emit it, using the output of the first as the
3725   // RHS.  We're effectively OR'ing the two CC's together.
3726   if (CC2 != AArch64CC::AL) {
3727     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3728     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3729   }
3730
3731   // Otherwise, return the output of the first CSEL.
3732   return CS1;
3733 }
3734
3735 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3736                                               SelectionDAG &DAG) const {
3737   // Jump table entries as PC relative offsets. No additional tweaking
3738   // is necessary here. Just get the address of the jump table.
3739   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3740   EVT PtrVT = getPointerTy();
3741   SDLoc DL(Op);
3742
3743   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3744       !Subtarget->isTargetMachO()) {
3745     const unsigned char MO_NC = AArch64II::MO_NC;
3746     return DAG.getNode(
3747         AArch64ISD::WrapperLarge, DL, PtrVT,
3748         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3749         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3750         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3751         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3752                                AArch64II::MO_G0 | MO_NC));
3753   }
3754
3755   SDValue Hi =
3756       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3757   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3758                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3759   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3760   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3761 }
3762
3763 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3764                                                  SelectionDAG &DAG) const {
3765   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3766   EVT PtrVT = getPointerTy();
3767   SDLoc DL(Op);
3768
3769   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3770     // Use the GOT for the large code model on iOS.
3771     if (Subtarget->isTargetMachO()) {
3772       SDValue GotAddr = DAG.getTargetConstantPool(
3773           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3774           AArch64II::MO_GOT);
3775       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3776     }
3777
3778     const unsigned char MO_NC = AArch64II::MO_NC;
3779     return DAG.getNode(
3780         AArch64ISD::WrapperLarge, DL, PtrVT,
3781         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3782                                   CP->getOffset(), AArch64II::MO_G3),
3783         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3784                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3785         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3786                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3787         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3788                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3789   } else {
3790     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3791     // ELF, the only valid one on Darwin.
3792     SDValue Hi =
3793         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3794                                   CP->getOffset(), AArch64II::MO_PAGE);
3795     SDValue Lo = DAG.getTargetConstantPool(
3796         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3797         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3798
3799     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3800     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3801   }
3802 }
3803
3804 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3805                                                SelectionDAG &DAG) const {
3806   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3807   EVT PtrVT = getPointerTy();
3808   SDLoc DL(Op);
3809   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3810       !Subtarget->isTargetMachO()) {
3811     const unsigned char MO_NC = AArch64II::MO_NC;
3812     return DAG.getNode(
3813         AArch64ISD::WrapperLarge, DL, PtrVT,
3814         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3815         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3816         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3817         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3818   } else {
3819     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3820     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3821                                                              AArch64II::MO_NC);
3822     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3823     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3824   }
3825 }
3826
3827 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3828                                                  SelectionDAG &DAG) const {
3829   AArch64FunctionInfo *FuncInfo =
3830       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3831
3832   SDLoc DL(Op);
3833   SDValue FR =
3834       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3835   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3836   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3837                       MachinePointerInfo(SV), false, false, 0);
3838 }
3839
3840 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3841                                                 SelectionDAG &DAG) const {
3842   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3843   // Standard, section B.3.
3844   MachineFunction &MF = DAG.getMachineFunction();
3845   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3846   SDLoc DL(Op);
3847
3848   SDValue Chain = Op.getOperand(0);
3849   SDValue VAList = Op.getOperand(1);
3850   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3851   SmallVector<SDValue, 4> MemOps;
3852
3853   // void *__stack at offset 0
3854   SDValue Stack =
3855       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3856   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3857                                 MachinePointerInfo(SV), false, false, 8));
3858
3859   // void *__gr_top at offset 8
3860   int GPRSize = FuncInfo->getVarArgsGPRSize();
3861   if (GPRSize > 0) {
3862     SDValue GRTop, GRTopAddr;
3863
3864     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3865                             DAG.getConstant(8, getPointerTy()));
3866
3867     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3868     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3869                         DAG.getConstant(GPRSize, getPointerTy()));
3870
3871     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3872                                   MachinePointerInfo(SV, 8), false, false, 8));
3873   }
3874
3875   // void *__vr_top at offset 16
3876   int FPRSize = FuncInfo->getVarArgsFPRSize();
3877   if (FPRSize > 0) {
3878     SDValue VRTop, VRTopAddr;
3879     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3880                             DAG.getConstant(16, getPointerTy()));
3881
3882     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3883     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3884                         DAG.getConstant(FPRSize, getPointerTy()));
3885
3886     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3887                                   MachinePointerInfo(SV, 16), false, false, 8));
3888   }
3889
3890   // int __gr_offs at offset 24
3891   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3892                                    DAG.getConstant(24, getPointerTy()));
3893   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3894                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3895                                 false, 4));
3896
3897   // int __vr_offs at offset 28
3898   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3899                                    DAG.getConstant(28, getPointerTy()));
3900   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3901                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3902                                 false, 4));
3903
3904   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3905 }
3906
3907 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3908                                             SelectionDAG &DAG) const {
3909   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3910                                      : LowerAAPCS_VASTART(Op, DAG);
3911 }
3912
3913 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3914                                            SelectionDAG &DAG) const {
3915   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3916   // pointer.
3917   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3918   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3919   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3920
3921   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3922                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3923                        8, false, false, MachinePointerInfo(DestSV),
3924                        MachinePointerInfo(SrcSV));
3925 }
3926
3927 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3928   assert(Subtarget->isTargetDarwin() &&
3929          "automatic va_arg instruction only works on Darwin");
3930
3931   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3932   EVT VT = Op.getValueType();
3933   SDLoc DL(Op);
3934   SDValue Chain = Op.getOperand(0);
3935   SDValue Addr = Op.getOperand(1);
3936   unsigned Align = Op.getConstantOperandVal(3);
3937
3938   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3939                                MachinePointerInfo(V), false, false, false, 0);
3940   Chain = VAList.getValue(1);
3941
3942   if (Align > 8) {
3943     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3944     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3945                          DAG.getConstant(Align - 1, getPointerTy()));
3946     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3947                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3948   }
3949
3950   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3951   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3952
3953   // Scalar integer and FP values smaller than 64 bits are implicitly extended
3954   // up to 64 bits.  At the very least, we have to increase the striding of the
3955   // vaargs list to match this, and for FP values we need to introduce
3956   // FP_ROUND nodes as well.
3957   if (VT.isInteger() && !VT.isVector())
3958     ArgSize = 8;
3959   bool NeedFPTrunc = false;
3960   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
3961     ArgSize = 8;
3962     NeedFPTrunc = true;
3963   }
3964
3965   // Increment the pointer, VAList, to the next vaarg
3966   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3967                                DAG.getConstant(ArgSize, getPointerTy()));
3968   // Store the incremented VAList to the legalized pointer
3969   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
3970                                  false, false, 0);
3971
3972   // Load the actual argument out of the pointer VAList
3973   if (NeedFPTrunc) {
3974     // Load the value as an f64.
3975     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
3976                                  MachinePointerInfo(), false, false, false, 0);
3977     // Round the value down to an f32.
3978     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
3979                                    DAG.getIntPtrConstant(1));
3980     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
3981     // Merge the rounded value with the chain output of the load.
3982     return DAG.getMergeValues(Ops, DL);
3983   }
3984
3985   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
3986                      false, false, 0);
3987 }
3988
3989 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
3990                                               SelectionDAG &DAG) const {
3991   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3992   MFI->setFrameAddressIsTaken(true);
3993
3994   EVT VT = Op.getValueType();
3995   SDLoc DL(Op);
3996   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3997   SDValue FrameAddr =
3998       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
3999   while (Depth--)
4000     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4001                             MachinePointerInfo(), false, false, false, 0);
4002   return FrameAddr;
4003 }
4004
4005 // FIXME? Maybe this could be a TableGen attribute on some registers and
4006 // this table could be generated automatically from RegInfo.
4007 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4008                                                   EVT VT) const {
4009   unsigned Reg = StringSwitch<unsigned>(RegName)
4010                        .Case("sp", AArch64::SP)
4011                        .Default(0);
4012   if (Reg)
4013     return Reg;
4014   report_fatal_error("Invalid register name global variable");
4015 }
4016
4017 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4018                                                SelectionDAG &DAG) const {
4019   MachineFunction &MF = DAG.getMachineFunction();
4020   MachineFrameInfo *MFI = MF.getFrameInfo();
4021   MFI->setReturnAddressIsTaken(true);
4022
4023   EVT VT = Op.getValueType();
4024   SDLoc DL(Op);
4025   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4026   if (Depth) {
4027     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4028     SDValue Offset = DAG.getConstant(8, getPointerTy());
4029     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4030                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4031                        MachinePointerInfo(), false, false, false, 0);
4032   }
4033
4034   // Return LR, which contains the return address. Mark it an implicit live-in.
4035   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4036   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4037 }
4038
4039 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4040 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4041 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4042                                                     SelectionDAG &DAG) const {
4043   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4044   EVT VT = Op.getValueType();
4045   unsigned VTBits = VT.getSizeInBits();
4046   SDLoc dl(Op);
4047   SDValue ShOpLo = Op.getOperand(0);
4048   SDValue ShOpHi = Op.getOperand(1);
4049   SDValue ShAmt = Op.getOperand(2);
4050   SDValue ARMcc;
4051   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4052
4053   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4054
4055   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4056                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4057   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4058   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4059                                    DAG.getConstant(VTBits, MVT::i64));
4060   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4061
4062   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4063                                ISD::SETGE, dl, DAG);
4064   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4065
4066   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4067   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4068   SDValue Lo =
4069       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4070
4071   // AArch64 shifts larger than the register width are wrapped rather than
4072   // clamped, so we can't just emit "hi >> x".
4073   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4074   SDValue TrueValHi = Opc == ISD::SRA
4075                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4076                                         DAG.getConstant(VTBits - 1, MVT::i64))
4077                           : DAG.getConstant(0, VT);
4078   SDValue Hi =
4079       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4080
4081   SDValue Ops[2] = { Lo, Hi };
4082   return DAG.getMergeValues(Ops, dl);
4083 }
4084
4085 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4086 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4087 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4088                                                  SelectionDAG &DAG) const {
4089   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4090   EVT VT = Op.getValueType();
4091   unsigned VTBits = VT.getSizeInBits();
4092   SDLoc dl(Op);
4093   SDValue ShOpLo = Op.getOperand(0);
4094   SDValue ShOpHi = Op.getOperand(1);
4095   SDValue ShAmt = Op.getOperand(2);
4096   SDValue ARMcc;
4097
4098   assert(Op.getOpcode() == ISD::SHL_PARTS);
4099   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4100                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4101   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4102   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4103                                    DAG.getConstant(VTBits, MVT::i64));
4104   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4105   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4106
4107   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4108
4109   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4110                                ISD::SETGE, dl, DAG);
4111   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4112   SDValue Hi =
4113       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4114
4115   // AArch64 shifts of larger than register sizes are wrapped rather than
4116   // clamped, so we can't just emit "lo << a" if a is too big.
4117   SDValue TrueValLo = DAG.getConstant(0, VT);
4118   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4119   SDValue Lo =
4120       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4121
4122   SDValue Ops[2] = { Lo, Hi };
4123   return DAG.getMergeValues(Ops, dl);
4124 }
4125
4126 bool AArch64TargetLowering::isOffsetFoldingLegal(
4127     const GlobalAddressSDNode *GA) const {
4128   // The AArch64 target doesn't support folding offsets into global addresses.
4129   return false;
4130 }
4131
4132 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4133   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4134   // FIXME: We should be able to handle f128 as well with a clever lowering.
4135   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4136     return true;
4137
4138   if (VT == MVT::f64)
4139     return AArch64_AM::getFP64Imm(Imm) != -1;
4140   else if (VT == MVT::f32)
4141     return AArch64_AM::getFP32Imm(Imm) != -1;
4142   return false;
4143 }
4144
4145 //===----------------------------------------------------------------------===//
4146 //                          AArch64 Optimization Hooks
4147 //===----------------------------------------------------------------------===//
4148
4149 //===----------------------------------------------------------------------===//
4150 //                          AArch64 Inline Assembly Support
4151 //===----------------------------------------------------------------------===//
4152
4153 // Table of Constraints
4154 // TODO: This is the current set of constraints supported by ARM for the
4155 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4156 //
4157 // r - A general register
4158 // w - An FP/SIMD register of some size in the range v0-v31
4159 // x - An FP/SIMD register of some size in the range v0-v15
4160 // I - Constant that can be used with an ADD instruction
4161 // J - Constant that can be used with a SUB instruction
4162 // K - Constant that can be used with a 32-bit logical instruction
4163 // L - Constant that can be used with a 64-bit logical instruction
4164 // M - Constant that can be used as a 32-bit MOV immediate
4165 // N - Constant that can be used as a 64-bit MOV immediate
4166 // Q - A memory reference with base register and no offset
4167 // S - A symbolic address
4168 // Y - Floating point constant zero
4169 // Z - Integer constant zero
4170 //
4171 //   Note that general register operands will be output using their 64-bit x
4172 // register name, whatever the size of the variable, unless the asm operand
4173 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4174 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4175 // %q modifier.
4176
4177 /// getConstraintType - Given a constraint letter, return the type of
4178 /// constraint it is for this target.
4179 AArch64TargetLowering::ConstraintType
4180 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4181   if (Constraint.size() == 1) {
4182     switch (Constraint[0]) {
4183     default:
4184       break;
4185     case 'z':
4186       return C_Other;
4187     case 'x':
4188     case 'w':
4189       return C_RegisterClass;
4190     // An address with a single base register. Due to the way we
4191     // currently handle addresses it is the same as 'r'.
4192     case 'Q':
4193       return C_Memory;
4194     }
4195   }
4196   return TargetLowering::getConstraintType(Constraint);
4197 }
4198
4199 /// Examine constraint type and operand type and determine a weight value.
4200 /// This object must already have been set up with the operand type
4201 /// and the current alternative constraint selected.
4202 TargetLowering::ConstraintWeight
4203 AArch64TargetLowering::getSingleConstraintMatchWeight(
4204     AsmOperandInfo &info, const char *constraint) const {
4205   ConstraintWeight weight = CW_Invalid;
4206   Value *CallOperandVal = info.CallOperandVal;
4207   // If we don't have a value, we can't do a match,
4208   // but allow it at the lowest weight.
4209   if (!CallOperandVal)
4210     return CW_Default;
4211   Type *type = CallOperandVal->getType();
4212   // Look at the constraint type.
4213   switch (*constraint) {
4214   default:
4215     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4216     break;
4217   case 'x':
4218   case 'w':
4219     if (type->isFloatingPointTy() || type->isVectorTy())
4220       weight = CW_Register;
4221     break;
4222   case 'z':
4223     weight = CW_Constant;
4224     break;
4225   }
4226   return weight;
4227 }
4228
4229 std::pair<unsigned, const TargetRegisterClass *>
4230 AArch64TargetLowering::getRegForInlineAsmConstraint(
4231     const TargetRegisterInfo *TRI, const std::string &Constraint,
4232     MVT VT) const {
4233   if (Constraint.size() == 1) {
4234     switch (Constraint[0]) {
4235     case 'r':
4236       if (VT.getSizeInBits() == 64)
4237         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4238       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4239     case 'w':
4240       if (VT == MVT::f32)
4241         return std::make_pair(0U, &AArch64::FPR32RegClass);
4242       if (VT.getSizeInBits() == 64)
4243         return std::make_pair(0U, &AArch64::FPR64RegClass);
4244       if (VT.getSizeInBits() == 128)
4245         return std::make_pair(0U, &AArch64::FPR128RegClass);
4246       break;
4247     // The instructions that this constraint is designed for can
4248     // only take 128-bit registers so just use that regclass.
4249     case 'x':
4250       if (VT.getSizeInBits() == 128)
4251         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4252       break;
4253     }
4254   }
4255   if (StringRef("{cc}").equals_lower(Constraint))
4256     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4257
4258   // Use the default implementation in TargetLowering to convert the register
4259   // constraint into a member of a register class.
4260   std::pair<unsigned, const TargetRegisterClass *> Res;
4261   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
4262
4263   // Not found as a standard register?
4264   if (!Res.second) {
4265     unsigned Size = Constraint.size();
4266     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4267         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4268       const std::string Reg =
4269           std::string(&Constraint[2], &Constraint[Size - 1]);
4270       int RegNo = atoi(Reg.c_str());
4271       if (RegNo >= 0 && RegNo <= 31) {
4272         // v0 - v31 are aliases of q0 - q31.
4273         // By default we'll emit v0-v31 for this unless there's a modifier where
4274         // we'll emit the correct register as well.
4275         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4276         Res.second = &AArch64::FPR128RegClass;
4277       }
4278     }
4279   }
4280
4281   return Res;
4282 }
4283
4284 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4285 /// vector.  If it is invalid, don't add anything to Ops.
4286 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4287     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4288     SelectionDAG &DAG) const {
4289   SDValue Result;
4290
4291   // Currently only support length 1 constraints.
4292   if (Constraint.length() != 1)
4293     return;
4294
4295   char ConstraintLetter = Constraint[0];
4296   switch (ConstraintLetter) {
4297   default:
4298     break;
4299
4300   // This set of constraints deal with valid constants for various instructions.
4301   // Validate and return a target constant for them if we can.
4302   case 'z': {
4303     // 'z' maps to xzr or wzr so it needs an input of 0.
4304     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4305     if (!C || C->getZExtValue() != 0)
4306       return;
4307
4308     if (Op.getValueType() == MVT::i64)
4309       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4310     else
4311       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4312     break;
4313   }
4314
4315   case 'I':
4316   case 'J':
4317   case 'K':
4318   case 'L':
4319   case 'M':
4320   case 'N':
4321     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4322     if (!C)
4323       return;
4324
4325     // Grab the value and do some validation.
4326     uint64_t CVal = C->getZExtValue();
4327     switch (ConstraintLetter) {
4328     // The I constraint applies only to simple ADD or SUB immediate operands:
4329     // i.e. 0 to 4095 with optional shift by 12
4330     // The J constraint applies only to ADD or SUB immediates that would be
4331     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4332     // instruction [or vice versa], in other words -1 to -4095 with optional
4333     // left shift by 12.
4334     case 'I':
4335       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4336         break;
4337       return;
4338     case 'J': {
4339       uint64_t NVal = -C->getSExtValue();
4340       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4341         CVal = C->getSExtValue();
4342         break;
4343       }
4344       return;
4345     }
4346     // The K and L constraints apply *only* to logical immediates, including
4347     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4348     // been removed and MOV should be used). So these constraints have to
4349     // distinguish between bit patterns that are valid 32-bit or 64-bit
4350     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4351     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4352     // versa.
4353     case 'K':
4354       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4355         break;
4356       return;
4357     case 'L':
4358       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4359         break;
4360       return;
4361     // The M and N constraints are a superset of K and L respectively, for use
4362     // with the MOV (immediate) alias. As well as the logical immediates they
4363     // also match 32 or 64-bit immediates that can be loaded either using a
4364     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4365     // (M) or 64-bit 0x1234000000000000 (N) etc.
4366     // As a note some of this code is liberally stolen from the asm parser.
4367     case 'M': {
4368       if (!isUInt<32>(CVal))
4369         return;
4370       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4371         break;
4372       if ((CVal & 0xFFFF) == CVal)
4373         break;
4374       if ((CVal & 0xFFFF0000ULL) == CVal)
4375         break;
4376       uint64_t NCVal = ~(uint32_t)CVal;
4377       if ((NCVal & 0xFFFFULL) == NCVal)
4378         break;
4379       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4380         break;
4381       return;
4382     }
4383     case 'N': {
4384       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4385         break;
4386       if ((CVal & 0xFFFFULL) == CVal)
4387         break;
4388       if ((CVal & 0xFFFF0000ULL) == CVal)
4389         break;
4390       if ((CVal & 0xFFFF00000000ULL) == CVal)
4391         break;
4392       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4393         break;
4394       uint64_t NCVal = ~CVal;
4395       if ((NCVal & 0xFFFFULL) == NCVal)
4396         break;
4397       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4398         break;
4399       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4400         break;
4401       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4402         break;
4403       return;
4404     }
4405     default:
4406       return;
4407     }
4408
4409     // All assembler immediates are 64-bit integers.
4410     Result = DAG.getTargetConstant(CVal, MVT::i64);
4411     break;
4412   }
4413
4414   if (Result.getNode()) {
4415     Ops.push_back(Result);
4416     return;
4417   }
4418
4419   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4420 }
4421
4422 //===----------------------------------------------------------------------===//
4423 //                     AArch64 Advanced SIMD Support
4424 //===----------------------------------------------------------------------===//
4425
4426 /// WidenVector - Given a value in the V64 register class, produce the
4427 /// equivalent value in the V128 register class.
4428 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4429   EVT VT = V64Reg.getValueType();
4430   unsigned NarrowSize = VT.getVectorNumElements();
4431   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4432   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4433   SDLoc DL(V64Reg);
4434
4435   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4436                      V64Reg, DAG.getConstant(0, MVT::i32));
4437 }
4438
4439 /// getExtFactor - Determine the adjustment factor for the position when
4440 /// generating an "extract from vector registers" instruction.
4441 static unsigned getExtFactor(SDValue &V) {
4442   EVT EltType = V.getValueType().getVectorElementType();
4443   return EltType.getSizeInBits() / 8;
4444 }
4445
4446 /// NarrowVector - Given a value in the V128 register class, produce the
4447 /// equivalent value in the V64 register class.
4448 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4449   EVT VT = V128Reg.getValueType();
4450   unsigned WideSize = VT.getVectorNumElements();
4451   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4452   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4453   SDLoc DL(V128Reg);
4454
4455   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4456 }
4457
4458 // Gather data to see if the operation can be modelled as a
4459 // shuffle in combination with VEXTs.
4460 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4461                                                   SelectionDAG &DAG) const {
4462   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4463   SDLoc dl(Op);
4464   EVT VT = Op.getValueType();
4465   unsigned NumElts = VT.getVectorNumElements();
4466
4467   struct ShuffleSourceInfo {
4468     SDValue Vec;
4469     unsigned MinElt;
4470     unsigned MaxElt;
4471
4472     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4473     // be compatible with the shuffle we intend to construct. As a result
4474     // ShuffleVec will be some sliding window into the original Vec.
4475     SDValue ShuffleVec;
4476
4477     // Code should guarantee that element i in Vec starts at element "WindowBase
4478     // + i * WindowScale in ShuffleVec".
4479     int WindowBase;
4480     int WindowScale;
4481
4482     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4483     ShuffleSourceInfo(SDValue Vec)
4484         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4485           WindowScale(1) {}
4486   };
4487
4488   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4489   // node.
4490   SmallVector<ShuffleSourceInfo, 2> Sources;
4491   for (unsigned i = 0; i < NumElts; ++i) {
4492     SDValue V = Op.getOperand(i);
4493     if (V.getOpcode() == ISD::UNDEF)
4494       continue;
4495     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4496       // A shuffle can only come from building a vector from various
4497       // elements of other vectors.
4498       return SDValue();
4499     }
4500
4501     // Add this element source to the list if it's not already there.
4502     SDValue SourceVec = V.getOperand(0);
4503     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4504     if (Source == Sources.end())
4505       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4506
4507     // Update the minimum and maximum lane number seen.
4508     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4509     Source->MinElt = std::min(Source->MinElt, EltNo);
4510     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4511   }
4512
4513   // Currently only do something sane when at most two source vectors
4514   // are involved.
4515   if (Sources.size() > 2)
4516     return SDValue();
4517
4518   // Find out the smallest element size among result and two sources, and use
4519   // it as element size to build the shuffle_vector.
4520   EVT SmallestEltTy = VT.getVectorElementType();
4521   for (auto &Source : Sources) {
4522     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4523     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4524       SmallestEltTy = SrcEltTy;
4525     }
4526   }
4527   unsigned ResMultiplier =
4528       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4529   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4530   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4531
4532   // If the source vector is too wide or too narrow, we may nevertheless be able
4533   // to construct a compatible shuffle either by concatenating it with UNDEF or
4534   // extracting a suitable range of elements.
4535   for (auto &Src : Sources) {
4536     EVT SrcVT = Src.ShuffleVec.getValueType();
4537
4538     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4539       continue;
4540
4541     // This stage of the search produces a source with the same element type as
4542     // the original, but with a total width matching the BUILD_VECTOR output.
4543     EVT EltVT = SrcVT.getVectorElementType();
4544     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4545     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4546
4547     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4548       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4549       // We can pad out the smaller vector for free, so if it's part of a
4550       // shuffle...
4551       Src.ShuffleVec =
4552           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4553                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4554       continue;
4555     }
4556
4557     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4558
4559     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4560       // Span too large for a VEXT to cope
4561       return SDValue();
4562     }
4563
4564     if (Src.MinElt >= NumSrcElts) {
4565       // The extraction can just take the second half
4566       Src.ShuffleVec =
4567           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4568                       DAG.getConstant(NumSrcElts, MVT::i64));
4569       Src.WindowBase = -NumSrcElts;
4570     } else if (Src.MaxElt < NumSrcElts) {
4571       // The extraction can just take the first half
4572       Src.ShuffleVec =
4573           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4574                       DAG.getConstant(0, MVT::i64));
4575     } else {
4576       // An actual VEXT is needed
4577       SDValue VEXTSrc1 =
4578           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4579                       DAG.getConstant(0, MVT::i64));
4580       SDValue VEXTSrc2 =
4581           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4582                       DAG.getConstant(NumSrcElts, MVT::i64));
4583       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4584
4585       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4586                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4587       Src.WindowBase = -Src.MinElt;
4588     }
4589   }
4590
4591   // Another possible incompatibility occurs from the vector element types. We
4592   // can fix this by bitcasting the source vectors to the same type we intend
4593   // for the shuffle.
4594   for (auto &Src : Sources) {
4595     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4596     if (SrcEltTy == SmallestEltTy)
4597       continue;
4598     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4599     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4600     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4601     Src.WindowBase *= Src.WindowScale;
4602   }
4603
4604   // Final sanity check before we try to actually produce a shuffle.
4605   DEBUG(
4606     for (auto Src : Sources)
4607       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4608   );
4609
4610   // The stars all align, our next step is to produce the mask for the shuffle.
4611   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4612   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4613   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4614     SDValue Entry = Op.getOperand(i);
4615     if (Entry.getOpcode() == ISD::UNDEF)
4616       continue;
4617
4618     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4619     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4620
4621     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4622     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4623     // segment.
4624     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4625     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4626                                VT.getVectorElementType().getSizeInBits());
4627     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4628
4629     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4630     // starting at the appropriate offset.
4631     int *LaneMask = &Mask[i * ResMultiplier];
4632
4633     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4634     ExtractBase += NumElts * (Src - Sources.begin());
4635     for (int j = 0; j < LanesDefined; ++j)
4636       LaneMask[j] = ExtractBase + j;
4637   }
4638
4639   // Final check before we try to produce nonsense...
4640   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4641     return SDValue();
4642
4643   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4644   for (unsigned i = 0; i < Sources.size(); ++i)
4645     ShuffleOps[i] = Sources[i].ShuffleVec;
4646
4647   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4648                                          ShuffleOps[1], &Mask[0]);
4649   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4650 }
4651
4652 // check if an EXT instruction can handle the shuffle mask when the
4653 // vector sources of the shuffle are the same.
4654 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4655   unsigned NumElts = VT.getVectorNumElements();
4656
4657   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4658   if (M[0] < 0)
4659     return false;
4660
4661   Imm = M[0];
4662
4663   // If this is a VEXT shuffle, the immediate value is the index of the first
4664   // element.  The other shuffle indices must be the successive elements after
4665   // the first one.
4666   unsigned ExpectedElt = Imm;
4667   for (unsigned i = 1; i < NumElts; ++i) {
4668     // Increment the expected index.  If it wraps around, just follow it
4669     // back to index zero and keep going.
4670     ++ExpectedElt;
4671     if (ExpectedElt == NumElts)
4672       ExpectedElt = 0;
4673
4674     if (M[i] < 0)
4675       continue; // ignore UNDEF indices
4676     if (ExpectedElt != static_cast<unsigned>(M[i]))
4677       return false;
4678   }
4679
4680   return true;
4681 }
4682
4683 // check if an EXT instruction can handle the shuffle mask when the
4684 // vector sources of the shuffle are different.
4685 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4686                       unsigned &Imm) {
4687   // Look for the first non-undef element.
4688   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4689       [](int Elt) {return Elt >= 0;});
4690
4691   // Benefit form APInt to handle overflow when calculating expected element.
4692   unsigned NumElts = VT.getVectorNumElements();
4693   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4694   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4695   // The following shuffle indices must be the successive elements after the
4696   // first real element.
4697   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4698       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4699   if (FirstWrongElt != M.end())
4700     return false;
4701
4702   // The index of an EXT is the first element if it is not UNDEF.
4703   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4704   // value of the first element.  E.g.
4705   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4706   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4707   // ExpectedElt is the last mask index plus 1.
4708   Imm = ExpectedElt.getZExtValue();
4709
4710   // There are two difference cases requiring to reverse input vectors.
4711   // For example, for vector <4 x i32> we have the following cases,
4712   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4713   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4714   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4715   // to reverse two input vectors.
4716   if (Imm < NumElts)
4717     ReverseEXT = true;
4718   else
4719     Imm -= NumElts;
4720
4721   return true;
4722 }
4723
4724 /// isREVMask - Check if a vector shuffle corresponds to a REV
4725 /// instruction with the specified blocksize.  (The order of the elements
4726 /// within each block of the vector is reversed.)
4727 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4728   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4729          "Only possible block sizes for REV are: 16, 32, 64");
4730
4731   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4732   if (EltSz == 64)
4733     return false;
4734
4735   unsigned NumElts = VT.getVectorNumElements();
4736   unsigned BlockElts = M[0] + 1;
4737   // If the first shuffle index is UNDEF, be optimistic.
4738   if (M[0] < 0)
4739     BlockElts = BlockSize / EltSz;
4740
4741   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4742     return false;
4743
4744   for (unsigned i = 0; i < NumElts; ++i) {
4745     if (M[i] < 0)
4746       continue; // ignore UNDEF indices
4747     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4748       return false;
4749   }
4750
4751   return true;
4752 }
4753
4754 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4755   unsigned NumElts = VT.getVectorNumElements();
4756   WhichResult = (M[0] == 0 ? 0 : 1);
4757   unsigned Idx = WhichResult * NumElts / 2;
4758   for (unsigned i = 0; i != NumElts; i += 2) {
4759     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4760         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4761       return false;
4762     Idx += 1;
4763   }
4764
4765   return true;
4766 }
4767
4768 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4769   unsigned NumElts = VT.getVectorNumElements();
4770   WhichResult = (M[0] == 0 ? 0 : 1);
4771   for (unsigned i = 0; i != NumElts; ++i) {
4772     if (M[i] < 0)
4773       continue; // ignore UNDEF indices
4774     if ((unsigned)M[i] != 2 * i + WhichResult)
4775       return false;
4776   }
4777
4778   return true;
4779 }
4780
4781 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4782   unsigned NumElts = VT.getVectorNumElements();
4783   WhichResult = (M[0] == 0 ? 0 : 1);
4784   for (unsigned i = 0; i < NumElts; i += 2) {
4785     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4786         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4787       return false;
4788   }
4789   return true;
4790 }
4791
4792 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4793 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4794 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4795 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4796   unsigned NumElts = VT.getVectorNumElements();
4797   WhichResult = (M[0] == 0 ? 0 : 1);
4798   unsigned Idx = WhichResult * NumElts / 2;
4799   for (unsigned i = 0; i != NumElts; i += 2) {
4800     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4801         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4802       return false;
4803     Idx += 1;
4804   }
4805
4806   return true;
4807 }
4808
4809 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4810 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4811 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4812 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4813   unsigned Half = VT.getVectorNumElements() / 2;
4814   WhichResult = (M[0] == 0 ? 0 : 1);
4815   for (unsigned j = 0; j != 2; ++j) {
4816     unsigned Idx = WhichResult;
4817     for (unsigned i = 0; i != Half; ++i) {
4818       int MIdx = M[i + j * Half];
4819       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4820         return false;
4821       Idx += 2;
4822     }
4823   }
4824
4825   return true;
4826 }
4827
4828 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4829 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4830 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4831 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4832   unsigned NumElts = VT.getVectorNumElements();
4833   WhichResult = (M[0] == 0 ? 0 : 1);
4834   for (unsigned i = 0; i < NumElts; i += 2) {
4835     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4836         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4837       return false;
4838   }
4839   return true;
4840 }
4841
4842 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4843                       bool &DstIsLeft, int &Anomaly) {
4844   if (M.size() != static_cast<size_t>(NumInputElements))
4845     return false;
4846
4847   int NumLHSMatch = 0, NumRHSMatch = 0;
4848   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4849
4850   for (int i = 0; i < NumInputElements; ++i) {
4851     if (M[i] == -1) {
4852       ++NumLHSMatch;
4853       ++NumRHSMatch;
4854       continue;
4855     }
4856
4857     if (M[i] == i)
4858       ++NumLHSMatch;
4859     else
4860       LastLHSMismatch = i;
4861
4862     if (M[i] == i + NumInputElements)
4863       ++NumRHSMatch;
4864     else
4865       LastRHSMismatch = i;
4866   }
4867
4868   if (NumLHSMatch == NumInputElements - 1) {
4869     DstIsLeft = true;
4870     Anomaly = LastLHSMismatch;
4871     return true;
4872   } else if (NumRHSMatch == NumInputElements - 1) {
4873     DstIsLeft = false;
4874     Anomaly = LastRHSMismatch;
4875     return true;
4876   }
4877
4878   return false;
4879 }
4880
4881 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4882   if (VT.getSizeInBits() != 128)
4883     return false;
4884
4885   unsigned NumElts = VT.getVectorNumElements();
4886
4887   for (int I = 0, E = NumElts / 2; I != E; I++) {
4888     if (Mask[I] != I)
4889       return false;
4890   }
4891
4892   int Offset = NumElts / 2;
4893   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4894     if (Mask[I] != I + SplitLHS * Offset)
4895       return false;
4896   }
4897
4898   return true;
4899 }
4900
4901 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4902   SDLoc DL(Op);
4903   EVT VT = Op.getValueType();
4904   SDValue V0 = Op.getOperand(0);
4905   SDValue V1 = Op.getOperand(1);
4906   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4907
4908   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4909       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4910     return SDValue();
4911
4912   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4913
4914   if (!isConcatMask(Mask, VT, SplitV0))
4915     return SDValue();
4916
4917   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4918                                 VT.getVectorNumElements() / 2);
4919   if (SplitV0) {
4920     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4921                      DAG.getConstant(0, MVT::i64));
4922   }
4923   if (V1.getValueType().getSizeInBits() == 128) {
4924     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4925                      DAG.getConstant(0, MVT::i64));
4926   }
4927   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4928 }
4929
4930 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4931 /// the specified operations to build the shuffle.
4932 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4933                                       SDValue RHS, SelectionDAG &DAG,
4934                                       SDLoc dl) {
4935   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4936   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4937   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4938
4939   enum {
4940     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4941     OP_VREV,
4942     OP_VDUP0,
4943     OP_VDUP1,
4944     OP_VDUP2,
4945     OP_VDUP3,
4946     OP_VEXT1,
4947     OP_VEXT2,
4948     OP_VEXT3,
4949     OP_VUZPL, // VUZP, left result
4950     OP_VUZPR, // VUZP, right result
4951     OP_VZIPL, // VZIP, left result
4952     OP_VZIPR, // VZIP, right result
4953     OP_VTRNL, // VTRN, left result
4954     OP_VTRNR  // VTRN, right result
4955   };
4956
4957   if (OpNum == OP_COPY) {
4958     if (LHSID == (1 * 9 + 2) * 9 + 3)
4959       return LHS;
4960     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
4961     return RHS;
4962   }
4963
4964   SDValue OpLHS, OpRHS;
4965   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4966   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4967   EVT VT = OpLHS.getValueType();
4968
4969   switch (OpNum) {
4970   default:
4971     llvm_unreachable("Unknown shuffle opcode!");
4972   case OP_VREV:
4973     // VREV divides the vector in half and swaps within the half.
4974     if (VT.getVectorElementType() == MVT::i32 ||
4975         VT.getVectorElementType() == MVT::f32)
4976       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
4977     // vrev <4 x i16> -> REV32
4978     if (VT.getVectorElementType() == MVT::i16 ||
4979         VT.getVectorElementType() == MVT::f16)
4980       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
4981     // vrev <4 x i8> -> REV16
4982     assert(VT.getVectorElementType() == MVT::i8);
4983     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
4984   case OP_VDUP0:
4985   case OP_VDUP1:
4986   case OP_VDUP2:
4987   case OP_VDUP3: {
4988     EVT EltTy = VT.getVectorElementType();
4989     unsigned Opcode;
4990     if (EltTy == MVT::i8)
4991       Opcode = AArch64ISD::DUPLANE8;
4992     else if (EltTy == MVT::i16)
4993       Opcode = AArch64ISD::DUPLANE16;
4994     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
4995       Opcode = AArch64ISD::DUPLANE32;
4996     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
4997       Opcode = AArch64ISD::DUPLANE64;
4998     else
4999       llvm_unreachable("Invalid vector element type?");
5000
5001     if (VT.getSizeInBits() == 64)
5002       OpLHS = WidenVector(OpLHS, DAG);
5003     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
5004     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5005   }
5006   case OP_VEXT1:
5007   case OP_VEXT2:
5008   case OP_VEXT3: {
5009     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5010     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5011                        DAG.getConstant(Imm, MVT::i32));
5012   }
5013   case OP_VUZPL:
5014     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5015                        OpRHS);
5016   case OP_VUZPR:
5017     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5018                        OpRHS);
5019   case OP_VZIPL:
5020     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5021                        OpRHS);
5022   case OP_VZIPR:
5023     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5024                        OpRHS);
5025   case OP_VTRNL:
5026     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5027                        OpRHS);
5028   case OP_VTRNR:
5029     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5030                        OpRHS);
5031   }
5032 }
5033
5034 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5035                            SelectionDAG &DAG) {
5036   // Check to see if we can use the TBL instruction.
5037   SDValue V1 = Op.getOperand(0);
5038   SDValue V2 = Op.getOperand(1);
5039   SDLoc DL(Op);
5040
5041   EVT EltVT = Op.getValueType().getVectorElementType();
5042   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5043
5044   SmallVector<SDValue, 8> TBLMask;
5045   for (int Val : ShuffleMask) {
5046     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5047       unsigned Offset = Byte + Val * BytesPerElt;
5048       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
5049     }
5050   }
5051
5052   MVT IndexVT = MVT::v8i8;
5053   unsigned IndexLen = 8;
5054   if (Op.getValueType().getSizeInBits() == 128) {
5055     IndexVT = MVT::v16i8;
5056     IndexLen = 16;
5057   }
5058
5059   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5060   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5061
5062   SDValue Shuffle;
5063   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5064     if (IndexLen == 8)
5065       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5066     Shuffle = DAG.getNode(
5067         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5068         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5069         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5070                     makeArrayRef(TBLMask.data(), IndexLen)));
5071   } else {
5072     if (IndexLen == 8) {
5073       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5074       Shuffle = DAG.getNode(
5075           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5076           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5077           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5078                       makeArrayRef(TBLMask.data(), IndexLen)));
5079     } else {
5080       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5081       // cannot currently represent the register constraints on the input
5082       // table registers.
5083       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5084       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5085       //                               &TBLMask[0], IndexLen));
5086       Shuffle = DAG.getNode(
5087           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5088           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
5089           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5090                       makeArrayRef(TBLMask.data(), IndexLen)));
5091     }
5092   }
5093   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5094 }
5095
5096 static unsigned getDUPLANEOp(EVT EltType) {
5097   if (EltType == MVT::i8)
5098     return AArch64ISD::DUPLANE8;
5099   if (EltType == MVT::i16 || EltType == MVT::f16)
5100     return AArch64ISD::DUPLANE16;
5101   if (EltType == MVT::i32 || EltType == MVT::f32)
5102     return AArch64ISD::DUPLANE32;
5103   if (EltType == MVT::i64 || EltType == MVT::f64)
5104     return AArch64ISD::DUPLANE64;
5105
5106   llvm_unreachable("Invalid vector element type?");
5107 }
5108
5109 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5110                                                    SelectionDAG &DAG) const {
5111   SDLoc dl(Op);
5112   EVT VT = Op.getValueType();
5113
5114   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5115
5116   // Convert shuffles that are directly supported on NEON to target-specific
5117   // DAG nodes, instead of keeping them as shuffles and matching them again
5118   // during code selection.  This is more efficient and avoids the possibility
5119   // of inconsistencies between legalization and selection.
5120   ArrayRef<int> ShuffleMask = SVN->getMask();
5121
5122   SDValue V1 = Op.getOperand(0);
5123   SDValue V2 = Op.getOperand(1);
5124
5125   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5126                                        V1.getValueType().getSimpleVT())) {
5127     int Lane = SVN->getSplatIndex();
5128     // If this is undef splat, generate it via "just" vdup, if possible.
5129     if (Lane == -1)
5130       Lane = 0;
5131
5132     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5133       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5134                          V1.getOperand(0));
5135     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5136     // constant. If so, we can just reference the lane's definition directly.
5137     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5138         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5139       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5140
5141     // Otherwise, duplicate from the lane of the input vector.
5142     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5143
5144     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5145     // to make a vector of the same size as this SHUFFLE. We can ignore the
5146     // extract entirely, and canonicalise the concat using WidenVector.
5147     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5148       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5149       V1 = V1.getOperand(0);
5150     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5151       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5152       Lane -= Idx * VT.getVectorNumElements() / 2;
5153       V1 = WidenVector(V1.getOperand(Idx), DAG);
5154     } else if (VT.getSizeInBits() == 64)
5155       V1 = WidenVector(V1, DAG);
5156
5157     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5158   }
5159
5160   if (isREVMask(ShuffleMask, VT, 64))
5161     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5162   if (isREVMask(ShuffleMask, VT, 32))
5163     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5164   if (isREVMask(ShuffleMask, VT, 16))
5165     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5166
5167   bool ReverseEXT = false;
5168   unsigned Imm;
5169   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5170     if (ReverseEXT)
5171       std::swap(V1, V2);
5172     Imm *= getExtFactor(V1);
5173     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5174                        DAG.getConstant(Imm, MVT::i32));
5175   } else if (V2->getOpcode() == ISD::UNDEF &&
5176              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5177     Imm *= getExtFactor(V1);
5178     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5179                        DAG.getConstant(Imm, MVT::i32));
5180   }
5181
5182   unsigned WhichResult;
5183   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5184     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5185     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5186   }
5187   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5188     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5189     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5190   }
5191   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5192     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5193     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5194   }
5195
5196   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5197     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5198     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5199   }
5200   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5201     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5202     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5203   }
5204   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5205     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5206     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5207   }
5208
5209   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5210   if (Concat.getNode())
5211     return Concat;
5212
5213   bool DstIsLeft;
5214   int Anomaly;
5215   int NumInputElements = V1.getValueType().getVectorNumElements();
5216   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5217     SDValue DstVec = DstIsLeft ? V1 : V2;
5218     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5219
5220     SDValue SrcVec = V1;
5221     int SrcLane = ShuffleMask[Anomaly];
5222     if (SrcLane >= NumInputElements) {
5223       SrcVec = V2;
5224       SrcLane -= VT.getVectorNumElements();
5225     }
5226     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5227
5228     EVT ScalarVT = VT.getVectorElementType();
5229
5230     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5231       ScalarVT = MVT::i32;
5232
5233     return DAG.getNode(
5234         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5235         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5236         DstLaneV);
5237   }
5238
5239   // If the shuffle is not directly supported and it has 4 elements, use
5240   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5241   unsigned NumElts = VT.getVectorNumElements();
5242   if (NumElts == 4) {
5243     unsigned PFIndexes[4];
5244     for (unsigned i = 0; i != 4; ++i) {
5245       if (ShuffleMask[i] < 0)
5246         PFIndexes[i] = 8;
5247       else
5248         PFIndexes[i] = ShuffleMask[i];
5249     }
5250
5251     // Compute the index in the perfect shuffle table.
5252     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5253                             PFIndexes[2] * 9 + PFIndexes[3];
5254     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5255     unsigned Cost = (PFEntry >> 30);
5256
5257     if (Cost <= 4)
5258       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5259   }
5260
5261   return GenerateTBL(Op, ShuffleMask, DAG);
5262 }
5263
5264 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5265                                APInt &UndefBits) {
5266   EVT VT = BVN->getValueType(0);
5267   APInt SplatBits, SplatUndef;
5268   unsigned SplatBitSize;
5269   bool HasAnyUndefs;
5270   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5271     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5272
5273     for (unsigned i = 0; i < NumSplats; ++i) {
5274       CnstBits <<= SplatBitSize;
5275       UndefBits <<= SplatBitSize;
5276       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5277       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5278     }
5279
5280     return true;
5281   }
5282
5283   return false;
5284 }
5285
5286 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5287                                               SelectionDAG &DAG) const {
5288   BuildVectorSDNode *BVN =
5289       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5290   SDValue LHS = Op.getOperand(0);
5291   SDLoc dl(Op);
5292   EVT VT = Op.getValueType();
5293
5294   if (!BVN)
5295     return Op;
5296
5297   APInt CnstBits(VT.getSizeInBits(), 0);
5298   APInt UndefBits(VT.getSizeInBits(), 0);
5299   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5300     // We only have BIC vector immediate instruction, which is and-not.
5301     CnstBits = ~CnstBits;
5302
5303     // We make use of a little bit of goto ickiness in order to avoid having to
5304     // duplicate the immediate matching logic for the undef toggled case.
5305     bool SecondTry = false;
5306   AttemptModImm:
5307
5308     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5309       CnstBits = CnstBits.zextOrTrunc(64);
5310       uint64_t CnstVal = CnstBits.getZExtValue();
5311
5312       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5313         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5314         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5315         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5316                                   DAG.getConstant(CnstVal, MVT::i32),
5317                                   DAG.getConstant(0, MVT::i32));
5318         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5319       }
5320
5321       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5322         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5323         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5324         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5325                                   DAG.getConstant(CnstVal, MVT::i32),
5326                                   DAG.getConstant(8, MVT::i32));
5327         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5328       }
5329
5330       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5331         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5332         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5333         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5334                                   DAG.getConstant(CnstVal, MVT::i32),
5335                                   DAG.getConstant(16, MVT::i32));
5336         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5337       }
5338
5339       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5340         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5341         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5342         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5343                                   DAG.getConstant(CnstVal, MVT::i32),
5344                                   DAG.getConstant(24, MVT::i32));
5345         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5346       }
5347
5348       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5349         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5350         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5351         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5352                                   DAG.getConstant(CnstVal, MVT::i32),
5353                                   DAG.getConstant(0, MVT::i32));
5354         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5355       }
5356
5357       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5358         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5359         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5360         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5361                                   DAG.getConstant(CnstVal, MVT::i32),
5362                                   DAG.getConstant(8, MVT::i32));
5363         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5364       }
5365     }
5366
5367     if (SecondTry)
5368       goto FailedModImm;
5369     SecondTry = true;
5370     CnstBits = ~UndefBits;
5371     goto AttemptModImm;
5372   }
5373
5374 // We can always fall back to a non-immediate AND.
5375 FailedModImm:
5376   return Op;
5377 }
5378
5379 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5380 // consists of only the same constant int value, returned in reference arg
5381 // ConstVal
5382 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5383                                      uint64_t &ConstVal) {
5384   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5385   if (!Bvec)
5386     return false;
5387   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5388   if (!FirstElt)
5389     return false;
5390   EVT VT = Bvec->getValueType(0);
5391   unsigned NumElts = VT.getVectorNumElements();
5392   for (unsigned i = 1; i < NumElts; ++i)
5393     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5394       return false;
5395   ConstVal = FirstElt->getZExtValue();
5396   return true;
5397 }
5398
5399 static unsigned getIntrinsicID(const SDNode *N) {
5400   unsigned Opcode = N->getOpcode();
5401   switch (Opcode) {
5402   default:
5403     return Intrinsic::not_intrinsic;
5404   case ISD::INTRINSIC_WO_CHAIN: {
5405     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5406     if (IID < Intrinsic::num_intrinsics)
5407       return IID;
5408     return Intrinsic::not_intrinsic;
5409   }
5410   }
5411 }
5412
5413 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5414 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5415 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5416 // Also, logical shift right -> sri, with the same structure.
5417 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5418   EVT VT = N->getValueType(0);
5419
5420   if (!VT.isVector())
5421     return SDValue();
5422
5423   SDLoc DL(N);
5424
5425   // Is the first op an AND?
5426   const SDValue And = N->getOperand(0);
5427   if (And.getOpcode() != ISD::AND)
5428     return SDValue();
5429
5430   // Is the second op an shl or lshr?
5431   SDValue Shift = N->getOperand(1);
5432   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5433   // or AArch64ISD::VLSHR vector, #shift
5434   unsigned ShiftOpc = Shift.getOpcode();
5435   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5436     return SDValue();
5437   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5438
5439   // Is the shift amount constant?
5440   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5441   if (!C2node)
5442     return SDValue();
5443
5444   // Is the and mask vector all constant?
5445   uint64_t C1;
5446   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5447     return SDValue();
5448
5449   // Is C1 == ~C2, taking into account how much one can shift elements of a
5450   // particular size?
5451   uint64_t C2 = C2node->getZExtValue();
5452   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5453   if (C2 > ElemSizeInBits)
5454     return SDValue();
5455   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5456   if ((C1 & ElemMask) != (~C2 & ElemMask))
5457     return SDValue();
5458
5459   SDValue X = And.getOperand(0);
5460   SDValue Y = Shift.getOperand(0);
5461
5462   unsigned Intrin =
5463       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5464   SDValue ResultSLI =
5465       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5466                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5467
5468   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5469   DEBUG(N->dump(&DAG));
5470   DEBUG(dbgs() << "into: \n");
5471   DEBUG(ResultSLI->dump(&DAG));
5472
5473   ++NumShiftInserts;
5474   return ResultSLI;
5475 }
5476
5477 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5478                                              SelectionDAG &DAG) const {
5479   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5480   if (EnableAArch64SlrGeneration) {
5481     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5482     if (Res.getNode())
5483       return Res;
5484   }
5485
5486   BuildVectorSDNode *BVN =
5487       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5488   SDValue LHS = Op.getOperand(1);
5489   SDLoc dl(Op);
5490   EVT VT = Op.getValueType();
5491
5492   // OR commutes, so try swapping the operands.
5493   if (!BVN) {
5494     LHS = Op.getOperand(0);
5495     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5496   }
5497   if (!BVN)
5498     return Op;
5499
5500   APInt CnstBits(VT.getSizeInBits(), 0);
5501   APInt UndefBits(VT.getSizeInBits(), 0);
5502   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5503     // We make use of a little bit of goto ickiness in order to avoid having to
5504     // duplicate the immediate matching logic for the undef toggled case.
5505     bool SecondTry = false;
5506   AttemptModImm:
5507
5508     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5509       CnstBits = CnstBits.zextOrTrunc(64);
5510       uint64_t CnstVal = CnstBits.getZExtValue();
5511
5512       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5513         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5514         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5515         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5516                                   DAG.getConstant(CnstVal, MVT::i32),
5517                                   DAG.getConstant(0, MVT::i32));
5518         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5519       }
5520
5521       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5522         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5523         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5524         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5525                                   DAG.getConstant(CnstVal, MVT::i32),
5526                                   DAG.getConstant(8, MVT::i32));
5527         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5528       }
5529
5530       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5531         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5532         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5533         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5534                                   DAG.getConstant(CnstVal, MVT::i32),
5535                                   DAG.getConstant(16, MVT::i32));
5536         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5537       }
5538
5539       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5540         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5541         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5542         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5543                                   DAG.getConstant(CnstVal, MVT::i32),
5544                                   DAG.getConstant(24, MVT::i32));
5545         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5546       }
5547
5548       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5549         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5550         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5551         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5552                                   DAG.getConstant(CnstVal, MVT::i32),
5553                                   DAG.getConstant(0, MVT::i32));
5554         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5555       }
5556
5557       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5558         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5559         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5560         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5561                                   DAG.getConstant(CnstVal, MVT::i32),
5562                                   DAG.getConstant(8, MVT::i32));
5563         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5564       }
5565     }
5566
5567     if (SecondTry)
5568       goto FailedModImm;
5569     SecondTry = true;
5570     CnstBits = UndefBits;
5571     goto AttemptModImm;
5572   }
5573
5574 // We can always fall back to a non-immediate OR.
5575 FailedModImm:
5576   return Op;
5577 }
5578
5579 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5580 // be truncated to fit element width.
5581 static SDValue NormalizeBuildVector(SDValue Op,
5582                                     SelectionDAG &DAG) {
5583   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5584   SDLoc dl(Op);
5585   EVT VT = Op.getValueType();
5586   EVT EltTy= VT.getVectorElementType();
5587
5588   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5589     return Op;
5590
5591   SmallVector<SDValue, 16> Ops;
5592   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5593     SDValue Lane = Op.getOperand(I);
5594     if (Lane.getOpcode() == ISD::Constant) {
5595       APInt LowBits(EltTy.getSizeInBits(),
5596                     cast<ConstantSDNode>(Lane)->getZExtValue());
5597       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5598     }
5599     Ops.push_back(Lane);
5600   }
5601   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5602 }
5603
5604 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5605                                                  SelectionDAG &DAG) const {
5606   SDLoc dl(Op);
5607   EVT VT = Op.getValueType();
5608   Op = NormalizeBuildVector(Op, DAG);
5609   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5610
5611   APInt CnstBits(VT.getSizeInBits(), 0);
5612   APInt UndefBits(VT.getSizeInBits(), 0);
5613   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5614     // We make use of a little bit of goto ickiness in order to avoid having to
5615     // duplicate the immediate matching logic for the undef toggled case.
5616     bool SecondTry = false;
5617   AttemptModImm:
5618
5619     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5620       CnstBits = CnstBits.zextOrTrunc(64);
5621       uint64_t CnstVal = CnstBits.getZExtValue();
5622
5623       // Certain magic vector constants (used to express things like NOT
5624       // and NEG) are passed through unmodified.  This allows codegen patterns
5625       // for these operations to match.  Special-purpose patterns will lower
5626       // these immediates to MOVIs if it proves necessary.
5627       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5628         return Op;
5629
5630       // The many faces of MOVI...
5631       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5632         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5633         if (VT.getSizeInBits() == 128) {
5634           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5635                                     DAG.getConstant(CnstVal, MVT::i32));
5636           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5637         }
5638
5639         // Support the V64 version via subregister insertion.
5640         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5641                                   DAG.getConstant(CnstVal, MVT::i32));
5642         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5643       }
5644
5645       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5646         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5647         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5648         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5649                                   DAG.getConstant(CnstVal, MVT::i32),
5650                                   DAG.getConstant(0, MVT::i32));
5651         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5652       }
5653
5654       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5655         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5656         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5657         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5658                                   DAG.getConstant(CnstVal, MVT::i32),
5659                                   DAG.getConstant(8, MVT::i32));
5660         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5661       }
5662
5663       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5664         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5665         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5666         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5667                                   DAG.getConstant(CnstVal, MVT::i32),
5668                                   DAG.getConstant(16, MVT::i32));
5669         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5670       }
5671
5672       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5673         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5674         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5675         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5676                                   DAG.getConstant(CnstVal, MVT::i32),
5677                                   DAG.getConstant(24, MVT::i32));
5678         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5679       }
5680
5681       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5682         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5683         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5684         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5685                                   DAG.getConstant(CnstVal, MVT::i32),
5686                                   DAG.getConstant(0, MVT::i32));
5687         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5688       }
5689
5690       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5691         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5692         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5693         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5694                                   DAG.getConstant(CnstVal, MVT::i32),
5695                                   DAG.getConstant(8, MVT::i32));
5696         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5697       }
5698
5699       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5700         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5701         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5702         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5703                                   DAG.getConstant(CnstVal, MVT::i32),
5704                                   DAG.getConstant(264, MVT::i32));
5705         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5706       }
5707
5708       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5709         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5710         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5711         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5712                                   DAG.getConstant(CnstVal, MVT::i32),
5713                                   DAG.getConstant(272, MVT::i32));
5714         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5715       }
5716
5717       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5718         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5719         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5720         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5721                                   DAG.getConstant(CnstVal, MVT::i32));
5722         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5723       }
5724
5725       // The few faces of FMOV...
5726       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5727         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5728         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5729         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5730                                   DAG.getConstant(CnstVal, MVT::i32));
5731         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5732       }
5733
5734       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5735           VT.getSizeInBits() == 128) {
5736         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5737         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5738                                   DAG.getConstant(CnstVal, MVT::i32));
5739         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5740       }
5741
5742       // The many faces of MVNI...
5743       CnstVal = ~CnstVal;
5744       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5745         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5746         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5747         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5748                                   DAG.getConstant(CnstVal, MVT::i32),
5749                                   DAG.getConstant(0, MVT::i32));
5750         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5751       }
5752
5753       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5754         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5755         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5756         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5757                                   DAG.getConstant(CnstVal, MVT::i32),
5758                                   DAG.getConstant(8, MVT::i32));
5759         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5760       }
5761
5762       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5763         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5764         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5765         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5766                                   DAG.getConstant(CnstVal, MVT::i32),
5767                                   DAG.getConstant(16, MVT::i32));
5768         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5769       }
5770
5771       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5772         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5773         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5774         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5775                                   DAG.getConstant(CnstVal, MVT::i32),
5776                                   DAG.getConstant(24, MVT::i32));
5777         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5778       }
5779
5780       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5781         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5782         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5783         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5784                                   DAG.getConstant(CnstVal, MVT::i32),
5785                                   DAG.getConstant(0, MVT::i32));
5786         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5787       }
5788
5789       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5790         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5791         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5792         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5793                                   DAG.getConstant(CnstVal, MVT::i32),
5794                                   DAG.getConstant(8, MVT::i32));
5795         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5796       }
5797
5798       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5799         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5800         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5801         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5802                                   DAG.getConstant(CnstVal, MVT::i32),
5803                                   DAG.getConstant(264, MVT::i32));
5804         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5805       }
5806
5807       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5808         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5809         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5810         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5811                                   DAG.getConstant(CnstVal, MVT::i32),
5812                                   DAG.getConstant(272, MVT::i32));
5813         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5814       }
5815     }
5816
5817     if (SecondTry)
5818       goto FailedModImm;
5819     SecondTry = true;
5820     CnstBits = UndefBits;
5821     goto AttemptModImm;
5822   }
5823 FailedModImm:
5824
5825   // Scan through the operands to find some interesting properties we can
5826   // exploit:
5827   //   1) If only one value is used, we can use a DUP, or
5828   //   2) if only the low element is not undef, we can just insert that, or
5829   //   3) if only one constant value is used (w/ some non-constant lanes),
5830   //      we can splat the constant value into the whole vector then fill
5831   //      in the non-constant lanes.
5832   //   4) FIXME: If different constant values are used, but we can intelligently
5833   //             select the values we'll be overwriting for the non-constant
5834   //             lanes such that we can directly materialize the vector
5835   //             some other way (MOVI, e.g.), we can be sneaky.
5836   unsigned NumElts = VT.getVectorNumElements();
5837   bool isOnlyLowElement = true;
5838   bool usesOnlyOneValue = true;
5839   bool usesOnlyOneConstantValue = true;
5840   bool isConstant = true;
5841   unsigned NumConstantLanes = 0;
5842   SDValue Value;
5843   SDValue ConstantValue;
5844   for (unsigned i = 0; i < NumElts; ++i) {
5845     SDValue V = Op.getOperand(i);
5846     if (V.getOpcode() == ISD::UNDEF)
5847       continue;
5848     if (i > 0)
5849       isOnlyLowElement = false;
5850     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5851       isConstant = false;
5852
5853     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5854       ++NumConstantLanes;
5855       if (!ConstantValue.getNode())
5856         ConstantValue = V;
5857       else if (ConstantValue != V)
5858         usesOnlyOneConstantValue = false;
5859     }
5860
5861     if (!Value.getNode())
5862       Value = V;
5863     else if (V != Value)
5864       usesOnlyOneValue = false;
5865   }
5866
5867   if (!Value.getNode())
5868     return DAG.getUNDEF(VT);
5869
5870   if (isOnlyLowElement)
5871     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5872
5873   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5874   // i32 and try again.
5875   if (usesOnlyOneValue) {
5876     if (!isConstant) {
5877       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5878           Value.getValueType() != VT)
5879         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5880
5881       // This is actually a DUPLANExx operation, which keeps everything vectory.
5882
5883       // DUPLANE works on 128-bit vectors, widen it if necessary.
5884       SDValue Lane = Value.getOperand(1);
5885       Value = Value.getOperand(0);
5886       if (Value.getValueType().getSizeInBits() == 64)
5887         Value = WidenVector(Value, DAG);
5888
5889       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5890       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5891     }
5892
5893     if (VT.getVectorElementType().isFloatingPoint()) {
5894       SmallVector<SDValue, 8> Ops;
5895       MVT NewType =
5896           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5897       for (unsigned i = 0; i < NumElts; ++i)
5898         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5899       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5900       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5901       Val = LowerBUILD_VECTOR(Val, DAG);
5902       if (Val.getNode())
5903         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5904     }
5905   }
5906
5907   // If there was only one constant value used and for more than one lane,
5908   // start by splatting that value, then replace the non-constant lanes. This
5909   // is better than the default, which will perform a separate initialization
5910   // for each lane.
5911   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5912     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5913     // Now insert the non-constant lanes.
5914     for (unsigned i = 0; i < NumElts; ++i) {
5915       SDValue V = Op.getOperand(i);
5916       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5917       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5918         // Note that type legalization likely mucked about with the VT of the
5919         // source operand, so we may have to convert it here before inserting.
5920         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5921       }
5922     }
5923     return Val;
5924   }
5925
5926   // If all elements are constants and the case above didn't get hit, fall back
5927   // to the default expansion, which will generate a load from the constant
5928   // pool.
5929   if (isConstant)
5930     return SDValue();
5931
5932   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5933   if (NumElts >= 4) {
5934     SDValue shuffle = ReconstructShuffle(Op, DAG);
5935     if (shuffle != SDValue())
5936       return shuffle;
5937   }
5938
5939   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5940   // know the default expansion would otherwise fall back on something even
5941   // worse. For a vector with one or two non-undef values, that's
5942   // scalar_to_vector for the elements followed by a shuffle (provided the
5943   // shuffle is valid for the target) and materialization element by element
5944   // on the stack followed by a load for everything else.
5945   if (!isConstant && !usesOnlyOneValue) {
5946     SDValue Vec = DAG.getUNDEF(VT);
5947     SDValue Op0 = Op.getOperand(0);
5948     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5949     unsigned i = 0;
5950     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5951     // a) Avoid a RMW dependency on the full vector register, and
5952     // b) Allow the register coalescer to fold away the copy if the
5953     //    value is already in an S or D register.
5954     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
5955       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
5956       MachineSDNode *N =
5957           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
5958                              DAG.getTargetConstant(SubIdx, MVT::i32));
5959       Vec = SDValue(N, 0);
5960       ++i;
5961     }
5962     for (; i < NumElts; ++i) {
5963       SDValue V = Op.getOperand(i);
5964       if (V.getOpcode() == ISD::UNDEF)
5965         continue;
5966       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5967       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5968     }
5969     return Vec;
5970   }
5971
5972   // Just use the default expansion. We failed to find a better alternative.
5973   return SDValue();
5974 }
5975
5976 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
5977                                                       SelectionDAG &DAG) const {
5978   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
5979
5980   // Check for non-constant or out of range lane.
5981   EVT VT = Op.getOperand(0).getValueType();
5982   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
5983   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
5984     return SDValue();
5985
5986
5987   // Insertion/extraction are legal for V128 types.
5988   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5989       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
5990       VT == MVT::v8f16)
5991     return Op;
5992
5993   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5994       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
5995     return SDValue();
5996
5997   // For V64 types, we perform insertion by expanding the value
5998   // to a V128 type and perform the insertion on that.
5999   SDLoc DL(Op);
6000   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6001   EVT WideTy = WideVec.getValueType();
6002
6003   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6004                              Op.getOperand(1), Op.getOperand(2));
6005   // Re-narrow the resultant vector.
6006   return NarrowVector(Node, DAG);
6007 }
6008
6009 SDValue
6010 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6011                                                SelectionDAG &DAG) const {
6012   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6013
6014   // Check for non-constant or out of range lane.
6015   EVT VT = Op.getOperand(0).getValueType();
6016   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6017   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6018     return SDValue();
6019
6020
6021   // Insertion/extraction are legal for V128 types.
6022   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6023       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6024       VT == MVT::v8f16)
6025     return Op;
6026
6027   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6028       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6029     return SDValue();
6030
6031   // For V64 types, we perform extraction by expanding the value
6032   // to a V128 type and perform the extraction on that.
6033   SDLoc DL(Op);
6034   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6035   EVT WideTy = WideVec.getValueType();
6036
6037   EVT ExtrTy = WideTy.getVectorElementType();
6038   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6039     ExtrTy = MVT::i32;
6040
6041   // For extractions, we just return the result directly.
6042   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6043                      Op.getOperand(1));
6044 }
6045
6046 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6047                                                       SelectionDAG &DAG) const {
6048   EVT VT = Op.getOperand(0).getValueType();
6049   SDLoc dl(Op);
6050   // Just in case...
6051   if (!VT.isVector())
6052     return SDValue();
6053
6054   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6055   if (!Cst)
6056     return SDValue();
6057   unsigned Val = Cst->getZExtValue();
6058
6059   unsigned Size = Op.getValueType().getSizeInBits();
6060   if (Val == 0) {
6061     switch (Size) {
6062     case 8:
6063       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6064                                         Op.getOperand(0));
6065     case 16:
6066       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6067                                         Op.getOperand(0));
6068     case 32:
6069       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6070                                         Op.getOperand(0));
6071     case 64:
6072       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6073                                         Op.getOperand(0));
6074     default:
6075       llvm_unreachable("Unexpected vector type in extract_subvector!");
6076     }
6077   }
6078   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6079   // that directly.
6080   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6081     return Op;
6082
6083   return SDValue();
6084 }
6085
6086 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6087                                                EVT VT) const {
6088   if (VT.getVectorNumElements() == 4 &&
6089       (VT.is128BitVector() || VT.is64BitVector())) {
6090     unsigned PFIndexes[4];
6091     for (unsigned i = 0; i != 4; ++i) {
6092       if (M[i] < 0)
6093         PFIndexes[i] = 8;
6094       else
6095         PFIndexes[i] = M[i];
6096     }
6097
6098     // Compute the index in the perfect shuffle table.
6099     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6100                             PFIndexes[2] * 9 + PFIndexes[3];
6101     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6102     unsigned Cost = (PFEntry >> 30);
6103
6104     if (Cost <= 4)
6105       return true;
6106   }
6107
6108   bool DummyBool;
6109   int DummyInt;
6110   unsigned DummyUnsigned;
6111
6112   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6113           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6114           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6115           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6116           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6117           isZIPMask(M, VT, DummyUnsigned) ||
6118           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6119           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6120           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6121           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6122           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6123 }
6124
6125 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6126 /// operand of a vector shift operation, where all the elements of the
6127 /// build_vector must have the same constant integer value.
6128 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6129   // Ignore bit_converts.
6130   while (Op.getOpcode() == ISD::BITCAST)
6131     Op = Op.getOperand(0);
6132   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6133   APInt SplatBits, SplatUndef;
6134   unsigned SplatBitSize;
6135   bool HasAnyUndefs;
6136   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6137                                     HasAnyUndefs, ElementBits) ||
6138       SplatBitSize > ElementBits)
6139     return false;
6140   Cnt = SplatBits.getSExtValue();
6141   return true;
6142 }
6143
6144 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6145 /// operand of a vector shift left operation.  That value must be in the range:
6146 ///   0 <= Value < ElementBits for a left shift; or
6147 ///   0 <= Value <= ElementBits for a long left shift.
6148 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6149   assert(VT.isVector() && "vector shift count is not a vector type");
6150   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6151   if (!getVShiftImm(Op, ElementBits, Cnt))
6152     return false;
6153   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6154 }
6155
6156 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6157 /// operand of a vector shift right operation.  For a shift opcode, the value
6158 /// is positive, but for an intrinsic the value count must be negative. The
6159 /// absolute value must be in the range:
6160 ///   1 <= |Value| <= ElementBits for a right shift; or
6161 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6162 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6163                          int64_t &Cnt) {
6164   assert(VT.isVector() && "vector shift count is not a vector type");
6165   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6166   if (!getVShiftImm(Op, ElementBits, Cnt))
6167     return false;
6168   if (isIntrinsic)
6169     Cnt = -Cnt;
6170   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6171 }
6172
6173 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6174                                                       SelectionDAG &DAG) const {
6175   EVT VT = Op.getValueType();
6176   SDLoc DL(Op);
6177   int64_t Cnt;
6178
6179   if (!Op.getOperand(1).getValueType().isVector())
6180     return Op;
6181   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6182
6183   switch (Op.getOpcode()) {
6184   default:
6185     llvm_unreachable("unexpected shift opcode");
6186
6187   case ISD::SHL:
6188     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6189       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6190                          DAG.getConstant(Cnt, MVT::i32));
6191     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6192                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6193                        Op.getOperand(0), Op.getOperand(1));
6194   case ISD::SRA:
6195   case ISD::SRL:
6196     // Right shift immediate
6197     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6198         Cnt < EltSize) {
6199       unsigned Opc =
6200           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6201       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6202                          DAG.getConstant(Cnt, MVT::i32));
6203     }
6204
6205     // Right shift register.  Note, there is not a shift right register
6206     // instruction, but the shift left register instruction takes a signed
6207     // value, where negative numbers specify a right shift.
6208     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6209                                                 : Intrinsic::aarch64_neon_ushl;
6210     // negate the shift amount
6211     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6212     SDValue NegShiftLeft =
6213         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6214                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6215     return NegShiftLeft;
6216   }
6217
6218   return SDValue();
6219 }
6220
6221 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6222                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6223                                     SDLoc dl, SelectionDAG &DAG) {
6224   EVT SrcVT = LHS.getValueType();
6225   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6226          "function only supposed to emit natural comparisons");
6227
6228   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6229   APInt CnstBits(VT.getSizeInBits(), 0);
6230   APInt UndefBits(VT.getSizeInBits(), 0);
6231   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6232   bool IsZero = IsCnst && (CnstBits == 0);
6233
6234   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6235     switch (CC) {
6236     default:
6237       return SDValue();
6238     case AArch64CC::NE: {
6239       SDValue Fcmeq;
6240       if (IsZero)
6241         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6242       else
6243         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6244       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6245     }
6246     case AArch64CC::EQ:
6247       if (IsZero)
6248         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6249       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6250     case AArch64CC::GE:
6251       if (IsZero)
6252         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6253       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6254     case AArch64CC::GT:
6255       if (IsZero)
6256         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6257       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6258     case AArch64CC::LS:
6259       if (IsZero)
6260         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6261       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6262     case AArch64CC::LT:
6263       if (!NoNans)
6264         return SDValue();
6265     // If we ignore NaNs then we can use to the MI implementation.
6266     // Fallthrough.
6267     case AArch64CC::MI:
6268       if (IsZero)
6269         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6270       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6271     }
6272   }
6273
6274   switch (CC) {
6275   default:
6276     return SDValue();
6277   case AArch64CC::NE: {
6278     SDValue Cmeq;
6279     if (IsZero)
6280       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6281     else
6282       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6283     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6284   }
6285   case AArch64CC::EQ:
6286     if (IsZero)
6287       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6288     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6289   case AArch64CC::GE:
6290     if (IsZero)
6291       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6292     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6293   case AArch64CC::GT:
6294     if (IsZero)
6295       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6296     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6297   case AArch64CC::LE:
6298     if (IsZero)
6299       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6300     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6301   case AArch64CC::LS:
6302     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6303   case AArch64CC::LO:
6304     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6305   case AArch64CC::LT:
6306     if (IsZero)
6307       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6308     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6309   case AArch64CC::HI:
6310     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6311   case AArch64CC::HS:
6312     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6313   }
6314 }
6315
6316 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6317                                            SelectionDAG &DAG) const {
6318   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6319   SDValue LHS = Op.getOperand(0);
6320   SDValue RHS = Op.getOperand(1);
6321   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6322   SDLoc dl(Op);
6323
6324   if (LHS.getValueType().getVectorElementType().isInteger()) {
6325     assert(LHS.getValueType() == RHS.getValueType());
6326     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6327     SDValue Cmp =
6328         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6329     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6330   }
6331
6332   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6333          LHS.getValueType().getVectorElementType() == MVT::f64);
6334
6335   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6336   // clean.  Some of them require two branches to implement.
6337   AArch64CC::CondCode CC1, CC2;
6338   bool ShouldInvert;
6339   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6340
6341   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6342   SDValue Cmp =
6343       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6344   if (!Cmp.getNode())
6345     return SDValue();
6346
6347   if (CC2 != AArch64CC::AL) {
6348     SDValue Cmp2 =
6349         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6350     if (!Cmp2.getNode())
6351       return SDValue();
6352
6353     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6354   }
6355
6356   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6357
6358   if (ShouldInvert)
6359     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6360
6361   return Cmp;
6362 }
6363
6364 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6365 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6366 /// specified in the intrinsic calls.
6367 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6368                                                const CallInst &I,
6369                                                unsigned Intrinsic) const {
6370   switch (Intrinsic) {
6371   case Intrinsic::aarch64_neon_ld2:
6372   case Intrinsic::aarch64_neon_ld3:
6373   case Intrinsic::aarch64_neon_ld4:
6374   case Intrinsic::aarch64_neon_ld1x2:
6375   case Intrinsic::aarch64_neon_ld1x3:
6376   case Intrinsic::aarch64_neon_ld1x4:
6377   case Intrinsic::aarch64_neon_ld2lane:
6378   case Intrinsic::aarch64_neon_ld3lane:
6379   case Intrinsic::aarch64_neon_ld4lane:
6380   case Intrinsic::aarch64_neon_ld2r:
6381   case Intrinsic::aarch64_neon_ld3r:
6382   case Intrinsic::aarch64_neon_ld4r: {
6383     Info.opc = ISD::INTRINSIC_W_CHAIN;
6384     // Conservatively set memVT to the entire set of vectors loaded.
6385     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6386     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6387     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6388     Info.offset = 0;
6389     Info.align = 0;
6390     Info.vol = false; // volatile loads with NEON intrinsics not supported
6391     Info.readMem = true;
6392     Info.writeMem = false;
6393     return true;
6394   }
6395   case Intrinsic::aarch64_neon_st2:
6396   case Intrinsic::aarch64_neon_st3:
6397   case Intrinsic::aarch64_neon_st4:
6398   case Intrinsic::aarch64_neon_st1x2:
6399   case Intrinsic::aarch64_neon_st1x3:
6400   case Intrinsic::aarch64_neon_st1x4:
6401   case Intrinsic::aarch64_neon_st2lane:
6402   case Intrinsic::aarch64_neon_st3lane:
6403   case Intrinsic::aarch64_neon_st4lane: {
6404     Info.opc = ISD::INTRINSIC_VOID;
6405     // Conservatively set memVT to the entire set of vectors stored.
6406     unsigned NumElts = 0;
6407     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6408       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6409       if (!ArgTy->isVectorTy())
6410         break;
6411       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6412     }
6413     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6414     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6415     Info.offset = 0;
6416     Info.align = 0;
6417     Info.vol = false; // volatile stores with NEON intrinsics not supported
6418     Info.readMem = false;
6419     Info.writeMem = true;
6420     return true;
6421   }
6422   case Intrinsic::aarch64_ldaxr:
6423   case Intrinsic::aarch64_ldxr: {
6424     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6425     Info.opc = ISD::INTRINSIC_W_CHAIN;
6426     Info.memVT = MVT::getVT(PtrTy->getElementType());
6427     Info.ptrVal = I.getArgOperand(0);
6428     Info.offset = 0;
6429     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6430     Info.vol = true;
6431     Info.readMem = true;
6432     Info.writeMem = false;
6433     return true;
6434   }
6435   case Intrinsic::aarch64_stlxr:
6436   case Intrinsic::aarch64_stxr: {
6437     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6438     Info.opc = ISD::INTRINSIC_W_CHAIN;
6439     Info.memVT = MVT::getVT(PtrTy->getElementType());
6440     Info.ptrVal = I.getArgOperand(1);
6441     Info.offset = 0;
6442     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6443     Info.vol = true;
6444     Info.readMem = false;
6445     Info.writeMem = true;
6446     return true;
6447   }
6448   case Intrinsic::aarch64_ldaxp:
6449   case Intrinsic::aarch64_ldxp: {
6450     Info.opc = ISD::INTRINSIC_W_CHAIN;
6451     Info.memVT = MVT::i128;
6452     Info.ptrVal = I.getArgOperand(0);
6453     Info.offset = 0;
6454     Info.align = 16;
6455     Info.vol = true;
6456     Info.readMem = true;
6457     Info.writeMem = false;
6458     return true;
6459   }
6460   case Intrinsic::aarch64_stlxp:
6461   case Intrinsic::aarch64_stxp: {
6462     Info.opc = ISD::INTRINSIC_W_CHAIN;
6463     Info.memVT = MVT::i128;
6464     Info.ptrVal = I.getArgOperand(2);
6465     Info.offset = 0;
6466     Info.align = 16;
6467     Info.vol = true;
6468     Info.readMem = false;
6469     Info.writeMem = true;
6470     return true;
6471   }
6472   default:
6473     break;
6474   }
6475
6476   return false;
6477 }
6478
6479 // Truncations from 64-bit GPR to 32-bit GPR is free.
6480 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6481   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6482     return false;
6483   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6484   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6485   return NumBits1 > NumBits2;
6486 }
6487 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6488   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6489     return false;
6490   unsigned NumBits1 = VT1.getSizeInBits();
6491   unsigned NumBits2 = VT2.getSizeInBits();
6492   return NumBits1 > NumBits2;
6493 }
6494
6495 /// Check if it is profitable to hoist instruction in then/else to if.
6496 /// Not profitable if I and it's user can form a FMA instruction
6497 /// because we prefer FMSUB/FMADD.
6498 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
6499   if (I->getOpcode() != Instruction::FMul)
6500     return true;
6501
6502   if (I->getNumUses() != 1)
6503     return true;
6504
6505   Instruction *User = I->user_back();
6506
6507   if (User &&
6508       !(User->getOpcode() == Instruction::FSub ||
6509         User->getOpcode() == Instruction::FAdd))
6510     return true;
6511
6512   const TargetOptions &Options = getTargetMachine().Options;
6513   EVT VT = getValueType(User->getOperand(0)->getType());
6514
6515   if (isFMAFasterThanFMulAndFAdd(VT) &&
6516       isOperationLegalOrCustom(ISD::FMA, VT) &&
6517       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath))
6518     return false;
6519
6520   return true;
6521 }
6522
6523 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6524 // 64-bit GPR.
6525 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6526   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6527     return false;
6528   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6529   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6530   return NumBits1 == 32 && NumBits2 == 64;
6531 }
6532 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6533   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6534     return false;
6535   unsigned NumBits1 = VT1.getSizeInBits();
6536   unsigned NumBits2 = VT2.getSizeInBits();
6537   return NumBits1 == 32 && NumBits2 == 64;
6538 }
6539
6540 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6541   EVT VT1 = Val.getValueType();
6542   if (isZExtFree(VT1, VT2)) {
6543     return true;
6544   }
6545
6546   if (Val.getOpcode() != ISD::LOAD)
6547     return false;
6548
6549   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6550   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6551           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6552           VT1.getSizeInBits() <= 32);
6553 }
6554
6555 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6556                                           unsigned &RequiredAligment) const {
6557   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6558     return false;
6559   // Cyclone supports unaligned accesses.
6560   RequiredAligment = 0;
6561   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6562   return NumBits == 32 || NumBits == 64;
6563 }
6564
6565 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6566                                           unsigned &RequiredAligment) const {
6567   if (!LoadedType.isSimple() ||
6568       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6569     return false;
6570   // Cyclone supports unaligned accesses.
6571   RequiredAligment = 0;
6572   unsigned NumBits = LoadedType.getSizeInBits();
6573   return NumBits == 32 || NumBits == 64;
6574 }
6575
6576 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6577                        unsigned AlignCheck) {
6578   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6579           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6580 }
6581
6582 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6583                                                unsigned SrcAlign, bool IsMemset,
6584                                                bool ZeroMemset,
6585                                                bool MemcpyStrSrc,
6586                                                MachineFunction &MF) const {
6587   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6588   // instruction to materialize the v2i64 zero and one store (with restrictive
6589   // addressing mode). Just do two i64 store of zero-registers.
6590   bool Fast;
6591   const Function *F = MF.getFunction();
6592   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6593       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
6594       (memOpAlign(SrcAlign, DstAlign, 16) ||
6595        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6596     return MVT::f128;
6597
6598   return Size >= 8 ? MVT::i64 : MVT::i32;
6599 }
6600
6601 // 12-bit optionally shifted immediates are legal for adds.
6602 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6603   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6604     return true;
6605   return false;
6606 }
6607
6608 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6609 // immediates is the same as for an add or a sub.
6610 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6611   if (Immed < 0)
6612     Immed *= -1;
6613   return isLegalAddImmediate(Immed);
6614 }
6615
6616 /// isLegalAddressingMode - Return true if the addressing mode represented
6617 /// by AM is legal for this target, for a load/store of the specified type.
6618 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6619                                                   Type *Ty) const {
6620   // AArch64 has five basic addressing modes:
6621   //  reg
6622   //  reg + 9-bit signed offset
6623   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6624   //  reg1 + reg2
6625   //  reg + SIZE_IN_BYTES * reg
6626
6627   // No global is ever allowed as a base.
6628   if (AM.BaseGV)
6629     return false;
6630
6631   // No reg+reg+imm addressing.
6632   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6633     return false;
6634
6635   // check reg + imm case:
6636   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6637   uint64_t NumBytes = 0;
6638   if (Ty->isSized()) {
6639     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6640     NumBytes = NumBits / 8;
6641     if (!isPowerOf2_64(NumBits))
6642       NumBytes = 0;
6643   }
6644
6645   if (!AM.Scale) {
6646     int64_t Offset = AM.BaseOffs;
6647
6648     // 9-bit signed offset
6649     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6650       return true;
6651
6652     // 12-bit unsigned offset
6653     unsigned shift = Log2_64(NumBytes);
6654     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6655         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6656         (Offset >> shift) << shift == Offset)
6657       return true;
6658     return false;
6659   }
6660
6661   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6662
6663   if (!AM.Scale || AM.Scale == 1 ||
6664       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6665     return true;
6666   return false;
6667 }
6668
6669 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6670                                                 Type *Ty) const {
6671   // Scaling factors are not free at all.
6672   // Operands                     | Rt Latency
6673   // -------------------------------------------
6674   // Rt, [Xn, Xm]                 | 4
6675   // -------------------------------------------
6676   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6677   // Rt, [Xn, Wm, <extend> #imm]  |
6678   if (isLegalAddressingMode(AM, Ty))
6679     // Scale represents reg2 * scale, thus account for 1 if
6680     // it is not equal to 0 or 1.
6681     return AM.Scale != 0 && AM.Scale != 1;
6682   return -1;
6683 }
6684
6685 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6686   VT = VT.getScalarType();
6687
6688   if (!VT.isSimple())
6689     return false;
6690
6691   switch (VT.getSimpleVT().SimpleTy) {
6692   case MVT::f32:
6693   case MVT::f64:
6694     return true;
6695   default:
6696     break;
6697   }
6698
6699   return false;
6700 }
6701
6702 const MCPhysReg *
6703 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6704   // LR is a callee-save register, but we must treat it as clobbered by any call
6705   // site. Hence we include LR in the scratch registers, which are in turn added
6706   // as implicit-defs for stackmaps and patchpoints.
6707   static const MCPhysReg ScratchRegs[] = {
6708     AArch64::X16, AArch64::X17, AArch64::LR, 0
6709   };
6710   return ScratchRegs;
6711 }
6712
6713 bool
6714 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6715   EVT VT = N->getValueType(0);
6716     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6717     // it with shift to let it be lowered to UBFX.
6718   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6719       isa<ConstantSDNode>(N->getOperand(1))) {
6720     uint64_t TruncMask = N->getConstantOperandVal(1);
6721     if (isMask_64(TruncMask) &&
6722       N->getOperand(0).getOpcode() == ISD::SRL &&
6723       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6724       return false;
6725   }
6726   return true;
6727 }
6728
6729 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6730                                                               Type *Ty) const {
6731   assert(Ty->isIntegerTy());
6732
6733   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6734   if (BitSize == 0)
6735     return false;
6736
6737   int64_t Val = Imm.getSExtValue();
6738   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6739     return true;
6740
6741   if ((int64_t)Val < 0)
6742     Val = ~Val;
6743   if (BitSize == 32)
6744     Val &= (1LL << 32) - 1;
6745
6746   unsigned LZ = countLeadingZeros((uint64_t)Val);
6747   unsigned Shift = (63 - LZ) / 16;
6748   // MOVZ is free so return true for one or fewer MOVK.
6749   return (Shift < 3) ? true : false;
6750 }
6751
6752 // Generate SUBS and CSEL for integer abs.
6753 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6754   EVT VT = N->getValueType(0);
6755
6756   SDValue N0 = N->getOperand(0);
6757   SDValue N1 = N->getOperand(1);
6758   SDLoc DL(N);
6759
6760   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6761   // and change it to SUB and CSEL.
6762   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6763       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6764       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6765     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6766       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6767         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6768                                   N0.getOperand(0));
6769         // Generate SUBS & CSEL.
6770         SDValue Cmp =
6771             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6772                         N0.getOperand(0), DAG.getConstant(0, VT));
6773         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6774                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6775                            SDValue(Cmp.getNode(), 1));
6776       }
6777   return SDValue();
6778 }
6779
6780 // performXorCombine - Attempts to handle integer ABS.
6781 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6782                                  TargetLowering::DAGCombinerInfo &DCI,
6783                                  const AArch64Subtarget *Subtarget) {
6784   if (DCI.isBeforeLegalizeOps())
6785     return SDValue();
6786
6787   return performIntegerAbsCombine(N, DAG);
6788 }
6789
6790 SDValue
6791 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6792                                      SelectionDAG &DAG,
6793                                      std::vector<SDNode *> *Created) const {
6794   // fold (sdiv X, pow2)
6795   EVT VT = N->getValueType(0);
6796   if ((VT != MVT::i32 && VT != MVT::i64) ||
6797       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6798     return SDValue();
6799
6800   SDLoc DL(N);
6801   SDValue N0 = N->getOperand(0);
6802   unsigned Lg2 = Divisor.countTrailingZeros();
6803   SDValue Zero = DAG.getConstant(0, VT);
6804   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, VT);
6805
6806   // Add (N0 < 0) ? Pow2 - 1 : 0;
6807   SDValue CCVal;
6808   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6809   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6810   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6811
6812   if (Created) {
6813     Created->push_back(Cmp.getNode());
6814     Created->push_back(Add.getNode());
6815     Created->push_back(CSel.getNode());
6816   }
6817
6818   // Divide by pow2.
6819   SDValue SRA =
6820       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6821
6822   // If we're dividing by a positive value, we're done.  Otherwise, we must
6823   // negate the result.
6824   if (Divisor.isNonNegative())
6825     return SRA;
6826
6827   if (Created)
6828     Created->push_back(SRA.getNode());
6829   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6830 }
6831
6832 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6833                                  TargetLowering::DAGCombinerInfo &DCI,
6834                                  const AArch64Subtarget *Subtarget) {
6835   if (DCI.isBeforeLegalizeOps())
6836     return SDValue();
6837
6838   // Multiplication of a power of two plus/minus one can be done more
6839   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6840   // future CPUs have a cheaper MADD instruction, this may need to be
6841   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6842   // 64-bit is 5 cycles, so this is always a win.
6843   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6844     APInt Value = C->getAPIntValue();
6845     EVT VT = N->getValueType(0);
6846     if (Value.isNonNegative()) {
6847       // (mul x, 2^N + 1) => (add (shl x, N), x)
6848       APInt VM1 = Value - 1;
6849       if (VM1.isPowerOf2()) {
6850         SDValue ShiftedVal =
6851             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6852                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6853         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6854                            N->getOperand(0));
6855       }
6856       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6857       APInt VP1 = Value + 1;
6858       if (VP1.isPowerOf2()) {
6859         SDValue ShiftedVal =
6860             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6861                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6862         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6863                            N->getOperand(0));
6864       }
6865     } else {
6866       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6867       APInt VNP1 = -Value + 1;
6868       if (VNP1.isPowerOf2()) {
6869         SDValue ShiftedVal =
6870             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6871                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6872         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6873                            ShiftedVal);
6874       }
6875       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6876       APInt VNM1 = -Value - 1;
6877       if (VNM1.isPowerOf2()) {
6878         SDValue ShiftedVal =
6879             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6880                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6881         SDValue Add =
6882             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6883         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6884       }
6885     }
6886   }
6887   return SDValue();
6888 }
6889
6890 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6891                                                          SelectionDAG &DAG) {
6892   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6893   // optimize away operation when it's from a constant.
6894   //
6895   // The general transformation is:
6896   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6897   //       AND(VECTOR_CMP(x,y), constant2)
6898   //    constant2 = UNARYOP(constant)
6899
6900   // Early exit if this isn't a vector operation, the operand of the
6901   // unary operation isn't a bitwise AND, or if the sizes of the operations
6902   // aren't the same.
6903   EVT VT = N->getValueType(0);
6904   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6905       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6906       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6907     return SDValue();
6908
6909   // Now check that the other operand of the AND is a constant. We could
6910   // make the transformation for non-constant splats as well, but it's unclear
6911   // that would be a benefit as it would not eliminate any operations, just
6912   // perform one more step in scalar code before moving to the vector unit.
6913   if (BuildVectorSDNode *BV =
6914           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6915     // Bail out if the vector isn't a constant.
6916     if (!BV->isConstant())
6917       return SDValue();
6918
6919     // Everything checks out. Build up the new and improved node.
6920     SDLoc DL(N);
6921     EVT IntVT = BV->getValueType(0);
6922     // Create a new constant of the appropriate type for the transformed
6923     // DAG.
6924     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6925     // The AND node needs bitcasts to/from an integer vector type around it.
6926     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6927     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6928                                  N->getOperand(0)->getOperand(0), MaskConst);
6929     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6930     return Res;
6931   }
6932
6933   return SDValue();
6934 }
6935
6936 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
6937                                      const AArch64Subtarget *Subtarget) {
6938   // First try to optimize away the conversion when it's conditionally from
6939   // a constant. Vectors only.
6940   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6941   if (Res != SDValue())
6942     return Res;
6943
6944   EVT VT = N->getValueType(0);
6945   if (VT != MVT::f32 && VT != MVT::f64)
6946     return SDValue();
6947
6948   // Only optimize when the source and destination types have the same width.
6949   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6950     return SDValue();
6951
6952   // If the result of an integer load is only used by an integer-to-float
6953   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6954   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6955   SDValue N0 = N->getOperand(0);
6956   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6957       // Do not change the width of a volatile load.
6958       !cast<LoadSDNode>(N0)->isVolatile()) {
6959     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6960     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6961                                LN0->getPointerInfo(), LN0->isVolatile(),
6962                                LN0->isNonTemporal(), LN0->isInvariant(),
6963                                LN0->getAlignment());
6964
6965     // Make sure successors of the original load stay after it by updating them
6966     // to use the new Chain.
6967     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6968
6969     unsigned Opcode =
6970         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6971     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6972   }
6973
6974   return SDValue();
6975 }
6976
6977 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6978 /// searches for and classifies those shifts.
6979 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6980                          bool &FromHi) {
6981   if (N.getOpcode() == ISD::SHL)
6982     FromHi = false;
6983   else if (N.getOpcode() == ISD::SRL)
6984     FromHi = true;
6985   else
6986     return false;
6987
6988   if (!isa<ConstantSDNode>(N.getOperand(1)))
6989     return false;
6990
6991   ShiftAmount = N->getConstantOperandVal(1);
6992   Src = N->getOperand(0);
6993   return true;
6994 }
6995
6996 /// EXTR instruction extracts a contiguous chunk of bits from two existing
6997 /// registers viewed as a high/low pair. This function looks for the pattern:
6998 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
6999 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7000 /// independent.
7001 static SDValue tryCombineToEXTR(SDNode *N,
7002                                 TargetLowering::DAGCombinerInfo &DCI) {
7003   SelectionDAG &DAG = DCI.DAG;
7004   SDLoc DL(N);
7005   EVT VT = N->getValueType(0);
7006
7007   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7008
7009   if (VT != MVT::i32 && VT != MVT::i64)
7010     return SDValue();
7011
7012   SDValue LHS;
7013   uint32_t ShiftLHS = 0;
7014   bool LHSFromHi = 0;
7015   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7016     return SDValue();
7017
7018   SDValue RHS;
7019   uint32_t ShiftRHS = 0;
7020   bool RHSFromHi = 0;
7021   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7022     return SDValue();
7023
7024   // If they're both trying to come from the high part of the register, they're
7025   // not really an EXTR.
7026   if (LHSFromHi == RHSFromHi)
7027     return SDValue();
7028
7029   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7030     return SDValue();
7031
7032   if (LHSFromHi) {
7033     std::swap(LHS, RHS);
7034     std::swap(ShiftLHS, ShiftRHS);
7035   }
7036
7037   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7038                      DAG.getConstant(ShiftRHS, MVT::i64));
7039 }
7040
7041 static SDValue tryCombineToBSL(SDNode *N,
7042                                 TargetLowering::DAGCombinerInfo &DCI) {
7043   EVT VT = N->getValueType(0);
7044   SelectionDAG &DAG = DCI.DAG;
7045   SDLoc DL(N);
7046
7047   if (!VT.isVector())
7048     return SDValue();
7049
7050   SDValue N0 = N->getOperand(0);
7051   if (N0.getOpcode() != ISD::AND)
7052     return SDValue();
7053
7054   SDValue N1 = N->getOperand(1);
7055   if (N1.getOpcode() != ISD::AND)
7056     return SDValue();
7057
7058   // We only have to look for constant vectors here since the general, variable
7059   // case can be handled in TableGen.
7060   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7061   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7062   for (int i = 1; i >= 0; --i)
7063     for (int j = 1; j >= 0; --j) {
7064       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7065       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7066       if (!BVN0 || !BVN1)
7067         continue;
7068
7069       bool FoundMatch = true;
7070       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7071         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7072         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7073         if (!CN0 || !CN1 ||
7074             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7075           FoundMatch = false;
7076           break;
7077         }
7078       }
7079
7080       if (FoundMatch)
7081         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7082                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7083     }
7084
7085   return SDValue();
7086 }
7087
7088 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7089                                 const AArch64Subtarget *Subtarget) {
7090   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7091   if (!EnableAArch64ExtrGeneration)
7092     return SDValue();
7093   SelectionDAG &DAG = DCI.DAG;
7094   EVT VT = N->getValueType(0);
7095
7096   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7097     return SDValue();
7098
7099   SDValue Res = tryCombineToEXTR(N, DCI);
7100   if (Res.getNode())
7101     return Res;
7102
7103   Res = tryCombineToBSL(N, DCI);
7104   if (Res.getNode())
7105     return Res;
7106
7107   return SDValue();
7108 }
7109
7110 static SDValue performBitcastCombine(SDNode *N,
7111                                      TargetLowering::DAGCombinerInfo &DCI,
7112                                      SelectionDAG &DAG) {
7113   // Wait 'til after everything is legalized to try this. That way we have
7114   // legal vector types and such.
7115   if (DCI.isBeforeLegalizeOps())
7116     return SDValue();
7117
7118   // Remove extraneous bitcasts around an extract_subvector.
7119   // For example,
7120   //    (v4i16 (bitconvert
7121   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7122   //  becomes
7123   //    (extract_subvector ((v8i16 ...), (i64 4)))
7124
7125   // Only interested in 64-bit vectors as the ultimate result.
7126   EVT VT = N->getValueType(0);
7127   if (!VT.isVector())
7128     return SDValue();
7129   if (VT.getSimpleVT().getSizeInBits() != 64)
7130     return SDValue();
7131   // Is the operand an extract_subvector starting at the beginning or halfway
7132   // point of the vector? A low half may also come through as an
7133   // EXTRACT_SUBREG, so look for that, too.
7134   SDValue Op0 = N->getOperand(0);
7135   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7136       !(Op0->isMachineOpcode() &&
7137         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7138     return SDValue();
7139   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7140   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7141     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7142       return SDValue();
7143   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7144     if (idx != AArch64::dsub)
7145       return SDValue();
7146     // The dsub reference is equivalent to a lane zero subvector reference.
7147     idx = 0;
7148   }
7149   // Look through the bitcast of the input to the extract.
7150   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7151     return SDValue();
7152   SDValue Source = Op0->getOperand(0)->getOperand(0);
7153   // If the source type has twice the number of elements as our destination
7154   // type, we know this is an extract of the high or low half of the vector.
7155   EVT SVT = Source->getValueType(0);
7156   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7157     return SDValue();
7158
7159   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7160
7161   // Create the simplified form to just extract the low or high half of the
7162   // vector directly rather than bothering with the bitcasts.
7163   SDLoc dl(N);
7164   unsigned NumElements = VT.getVectorNumElements();
7165   if (idx) {
7166     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
7167     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7168   } else {
7169     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
7170     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7171                                       Source, SubReg),
7172                    0);
7173   }
7174 }
7175
7176 static SDValue performConcatVectorsCombine(SDNode *N,
7177                                            TargetLowering::DAGCombinerInfo &DCI,
7178                                            SelectionDAG &DAG) {
7179   // Wait 'til after everything is legalized to try this. That way we have
7180   // legal vector types and such.
7181   if (DCI.isBeforeLegalizeOps())
7182     return SDValue();
7183
7184   SDLoc dl(N);
7185   EVT VT = N->getValueType(0);
7186
7187   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7188   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7189   // canonicalise to that.
7190   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
7191     assert(VT.getVectorElementType().getSizeInBits() == 64);
7192     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
7193                        WidenVector(N->getOperand(0), DAG),
7194                        DAG.getConstant(0, MVT::i64));
7195   }
7196
7197   // Canonicalise concat_vectors so that the right-hand vector has as few
7198   // bit-casts as possible before its real operation. The primary matching
7199   // destination for these operations will be the narrowing "2" instructions,
7200   // which depend on the operation being performed on this right-hand vector.
7201   // For example,
7202   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7203   // becomes
7204   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7205
7206   SDValue Op1 = N->getOperand(1);
7207   if (Op1->getOpcode() != ISD::BITCAST)
7208     return SDValue();
7209   SDValue RHS = Op1->getOperand(0);
7210   MVT RHSTy = RHS.getValueType().getSimpleVT();
7211   // If the RHS is not a vector, this is not the pattern we're looking for.
7212   if (!RHSTy.isVector())
7213     return SDValue();
7214
7215   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7216
7217   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7218                                   RHSTy.getVectorNumElements() * 2);
7219   return DAG.getNode(
7220       ISD::BITCAST, dl, VT,
7221       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7222                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
7223 }
7224
7225 static SDValue tryCombineFixedPointConvert(SDNode *N,
7226                                            TargetLowering::DAGCombinerInfo &DCI,
7227                                            SelectionDAG &DAG) {
7228   // Wait 'til after everything is legalized to try this. That way we have
7229   // legal vector types and such.
7230   if (DCI.isBeforeLegalizeOps())
7231     return SDValue();
7232   // Transform a scalar conversion of a value from a lane extract into a
7233   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7234   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7235   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7236   //
7237   // The second form interacts better with instruction selection and the
7238   // register allocator to avoid cross-class register copies that aren't
7239   // coalescable due to a lane reference.
7240
7241   // Check the operand and see if it originates from a lane extract.
7242   SDValue Op1 = N->getOperand(1);
7243   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7244     // Yep, no additional predication needed. Perform the transform.
7245     SDValue IID = N->getOperand(0);
7246     SDValue Shift = N->getOperand(2);
7247     SDValue Vec = Op1.getOperand(0);
7248     SDValue Lane = Op1.getOperand(1);
7249     EVT ResTy = N->getValueType(0);
7250     EVT VecResTy;
7251     SDLoc DL(N);
7252
7253     // The vector width should be 128 bits by the time we get here, even
7254     // if it started as 64 bits (the extract_vector handling will have
7255     // done so).
7256     assert(Vec.getValueType().getSizeInBits() == 128 &&
7257            "unexpected vector size on extract_vector_elt!");
7258     if (Vec.getValueType() == MVT::v4i32)
7259       VecResTy = MVT::v4f32;
7260     else if (Vec.getValueType() == MVT::v2i64)
7261       VecResTy = MVT::v2f64;
7262     else
7263       llvm_unreachable("unexpected vector type!");
7264
7265     SDValue Convert =
7266         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7267     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7268   }
7269   return SDValue();
7270 }
7271
7272 // AArch64 high-vector "long" operations are formed by performing the non-high
7273 // version on an extract_subvector of each operand which gets the high half:
7274 //
7275 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7276 //
7277 // However, there are cases which don't have an extract_high explicitly, but
7278 // have another operation that can be made compatible with one for free. For
7279 // example:
7280 //
7281 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7282 //
7283 // This routine does the actual conversion of such DUPs, once outer routines
7284 // have determined that everything else is in order.
7285 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7286   // We can handle most types of duplicate, but the lane ones have an extra
7287   // operand saying *which* lane, so we need to know.
7288   bool IsDUPLANE;
7289   switch (N.getOpcode()) {
7290   case AArch64ISD::DUP:
7291     IsDUPLANE = false;
7292     break;
7293   case AArch64ISD::DUPLANE8:
7294   case AArch64ISD::DUPLANE16:
7295   case AArch64ISD::DUPLANE32:
7296   case AArch64ISD::DUPLANE64:
7297     IsDUPLANE = true;
7298     break;
7299   default:
7300     return SDValue();
7301   }
7302
7303   MVT NarrowTy = N.getSimpleValueType();
7304   if (!NarrowTy.is64BitVector())
7305     return SDValue();
7306
7307   MVT ElementTy = NarrowTy.getVectorElementType();
7308   unsigned NumElems = NarrowTy.getVectorNumElements();
7309   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7310
7311   SDValue NewDUP;
7312   if (IsDUPLANE)
7313     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7314                          N.getOperand(1));
7315   else
7316     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7317
7318   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7319                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7320 }
7321
7322 static bool isEssentiallyExtractSubvector(SDValue N) {
7323   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7324     return true;
7325
7326   return N.getOpcode() == ISD::BITCAST &&
7327          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7328 }
7329
7330 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7331 struct GenericSetCCInfo {
7332   const SDValue *Opnd0;
7333   const SDValue *Opnd1;
7334   ISD::CondCode CC;
7335 };
7336
7337 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7338 struct AArch64SetCCInfo {
7339   const SDValue *Cmp;
7340   AArch64CC::CondCode CC;
7341 };
7342
7343 /// \brief Helper structure to keep track of SetCC information.
7344 union SetCCInfo {
7345   GenericSetCCInfo Generic;
7346   AArch64SetCCInfo AArch64;
7347 };
7348
7349 /// \brief Helper structure to be able to read SetCC information.  If set to
7350 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7351 /// GenericSetCCInfo.
7352 struct SetCCInfoAndKind {
7353   SetCCInfo Info;
7354   bool IsAArch64;
7355 };
7356
7357 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7358 /// an
7359 /// AArch64 lowered one.
7360 /// \p SetCCInfo is filled accordingly.
7361 /// \post SetCCInfo is meanginfull only when this function returns true.
7362 /// \return True when Op is a kind of SET_CC operation.
7363 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7364   // If this is a setcc, this is straight forward.
7365   if (Op.getOpcode() == ISD::SETCC) {
7366     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7367     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7368     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7369     SetCCInfo.IsAArch64 = false;
7370     return true;
7371   }
7372   // Otherwise, check if this is a matching csel instruction.
7373   // In other words:
7374   // - csel 1, 0, cc
7375   // - csel 0, 1, !cc
7376   if (Op.getOpcode() != AArch64ISD::CSEL)
7377     return false;
7378   // Set the information about the operands.
7379   // TODO: we want the operands of the Cmp not the csel
7380   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7381   SetCCInfo.IsAArch64 = true;
7382   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7383       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7384
7385   // Check that the operands matches the constraints:
7386   // (1) Both operands must be constants.
7387   // (2) One must be 1 and the other must be 0.
7388   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7389   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7390
7391   // Check (1).
7392   if (!TValue || !FValue)
7393     return false;
7394
7395   // Check (2).
7396   if (!TValue->isOne()) {
7397     // Update the comparison when we are interested in !cc.
7398     std::swap(TValue, FValue);
7399     SetCCInfo.Info.AArch64.CC =
7400         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7401   }
7402   return TValue->isOne() && FValue->isNullValue();
7403 }
7404
7405 // Returns true if Op is setcc or zext of setcc.
7406 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7407   if (isSetCC(Op, Info))
7408     return true;
7409   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7410     isSetCC(Op->getOperand(0), Info));
7411 }
7412
7413 // The folding we want to perform is:
7414 // (add x, [zext] (setcc cc ...) )
7415 //   -->
7416 // (csel x, (add x, 1), !cc ...)
7417 //
7418 // The latter will get matched to a CSINC instruction.
7419 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7420   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7421   SDValue LHS = Op->getOperand(0);
7422   SDValue RHS = Op->getOperand(1);
7423   SetCCInfoAndKind InfoAndKind;
7424
7425   // If neither operand is a SET_CC, give up.
7426   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7427     std::swap(LHS, RHS);
7428     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7429       return SDValue();
7430   }
7431
7432   // FIXME: This could be generatized to work for FP comparisons.
7433   EVT CmpVT = InfoAndKind.IsAArch64
7434                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7435                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7436   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7437     return SDValue();
7438
7439   SDValue CCVal;
7440   SDValue Cmp;
7441   SDLoc dl(Op);
7442   if (InfoAndKind.IsAArch64) {
7443     CCVal = DAG.getConstant(
7444         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7445     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7446   } else
7447     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7448                       *InfoAndKind.Info.Generic.Opnd1,
7449                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7450                       CCVal, DAG, dl);
7451
7452   EVT VT = Op->getValueType(0);
7453   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7454   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7455 }
7456
7457 // The basic add/sub long vector instructions have variants with "2" on the end
7458 // which act on the high-half of their inputs. They are normally matched by
7459 // patterns like:
7460 //
7461 // (add (zeroext (extract_high LHS)),
7462 //      (zeroext (extract_high RHS)))
7463 // -> uaddl2 vD, vN, vM
7464 //
7465 // However, if one of the extracts is something like a duplicate, this
7466 // instruction can still be used profitably. This function puts the DAG into a
7467 // more appropriate form for those patterns to trigger.
7468 static SDValue performAddSubLongCombine(SDNode *N,
7469                                         TargetLowering::DAGCombinerInfo &DCI,
7470                                         SelectionDAG &DAG) {
7471   if (DCI.isBeforeLegalizeOps())
7472     return SDValue();
7473
7474   MVT VT = N->getSimpleValueType(0);
7475   if (!VT.is128BitVector()) {
7476     if (N->getOpcode() == ISD::ADD)
7477       return performSetccAddFolding(N, DAG);
7478     return SDValue();
7479   }
7480
7481   // Make sure both branches are extended in the same way.
7482   SDValue LHS = N->getOperand(0);
7483   SDValue RHS = N->getOperand(1);
7484   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7485        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7486       LHS.getOpcode() != RHS.getOpcode())
7487     return SDValue();
7488
7489   unsigned ExtType = LHS.getOpcode();
7490
7491   // It's not worth doing if at least one of the inputs isn't already an
7492   // extract, but we don't know which it'll be so we have to try both.
7493   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7494     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7495     if (!RHS.getNode())
7496       return SDValue();
7497
7498     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7499   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7500     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7501     if (!LHS.getNode())
7502       return SDValue();
7503
7504     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7505   }
7506
7507   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7508 }
7509
7510 // Massage DAGs which we can use the high-half "long" operations on into
7511 // something isel will recognize better. E.g.
7512 //
7513 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7514 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7515 //                     (extract_high (v2i64 (dup128 scalar)))))
7516 //
7517 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7518                                        TargetLowering::DAGCombinerInfo &DCI,
7519                                        SelectionDAG &DAG) {
7520   if (DCI.isBeforeLegalizeOps())
7521     return SDValue();
7522
7523   SDValue LHS = N->getOperand(1);
7524   SDValue RHS = N->getOperand(2);
7525   assert(LHS.getValueType().is64BitVector() &&
7526          RHS.getValueType().is64BitVector() &&
7527          "unexpected shape for long operation");
7528
7529   // Either node could be a DUP, but it's not worth doing both of them (you'd
7530   // just as well use the non-high version) so look for a corresponding extract
7531   // operation on the other "wing".
7532   if (isEssentiallyExtractSubvector(LHS)) {
7533     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7534     if (!RHS.getNode())
7535       return SDValue();
7536   } else if (isEssentiallyExtractSubvector(RHS)) {
7537     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7538     if (!LHS.getNode())
7539       return SDValue();
7540   }
7541
7542   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7543                      N->getOperand(0), LHS, RHS);
7544 }
7545
7546 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7547   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7548   unsigned ElemBits = ElemTy.getSizeInBits();
7549
7550   int64_t ShiftAmount;
7551   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7552     APInt SplatValue, SplatUndef;
7553     unsigned SplatBitSize;
7554     bool HasAnyUndefs;
7555     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7556                               HasAnyUndefs, ElemBits) ||
7557         SplatBitSize != ElemBits)
7558       return SDValue();
7559
7560     ShiftAmount = SplatValue.getSExtValue();
7561   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7562     ShiftAmount = CVN->getSExtValue();
7563   } else
7564     return SDValue();
7565
7566   unsigned Opcode;
7567   bool IsRightShift;
7568   switch (IID) {
7569   default:
7570     llvm_unreachable("Unknown shift intrinsic");
7571   case Intrinsic::aarch64_neon_sqshl:
7572     Opcode = AArch64ISD::SQSHL_I;
7573     IsRightShift = false;
7574     break;
7575   case Intrinsic::aarch64_neon_uqshl:
7576     Opcode = AArch64ISD::UQSHL_I;
7577     IsRightShift = false;
7578     break;
7579   case Intrinsic::aarch64_neon_srshl:
7580     Opcode = AArch64ISD::SRSHR_I;
7581     IsRightShift = true;
7582     break;
7583   case Intrinsic::aarch64_neon_urshl:
7584     Opcode = AArch64ISD::URSHR_I;
7585     IsRightShift = true;
7586     break;
7587   case Intrinsic::aarch64_neon_sqshlu:
7588     Opcode = AArch64ISD::SQSHLU_I;
7589     IsRightShift = false;
7590     break;
7591   }
7592
7593   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7594     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7595                        DAG.getConstant(-ShiftAmount, MVT::i32));
7596   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7597     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7598                        DAG.getConstant(ShiftAmount, MVT::i32));
7599
7600   return SDValue();
7601 }
7602
7603 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7604 // the intrinsics must be legal and take an i32, this means there's almost
7605 // certainly going to be a zext in the DAG which we can eliminate.
7606 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7607   SDValue AndN = N->getOperand(2);
7608   if (AndN.getOpcode() != ISD::AND)
7609     return SDValue();
7610
7611   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7612   if (!CMask || CMask->getZExtValue() != Mask)
7613     return SDValue();
7614
7615   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7616                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7617 }
7618
7619 static SDValue combineAcrossLanesIntrinsic(unsigned Opc, SDNode *N,
7620                                            SelectionDAG &DAG) {
7621   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), N->getValueType(0),
7622                      DAG.getNode(Opc, SDLoc(N),
7623                                  N->getOperand(1).getSimpleValueType(),
7624                                  N->getOperand(1)),
7625                      DAG.getConstant(0, MVT::i64));
7626 }
7627
7628 static SDValue performIntrinsicCombine(SDNode *N,
7629                                        TargetLowering::DAGCombinerInfo &DCI,
7630                                        const AArch64Subtarget *Subtarget) {
7631   SelectionDAG &DAG = DCI.DAG;
7632   unsigned IID = getIntrinsicID(N);
7633   switch (IID) {
7634   default:
7635     break;
7636   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7637   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7638     return tryCombineFixedPointConvert(N, DCI, DAG);
7639     break;
7640   case Intrinsic::aarch64_neon_saddv:
7641     return combineAcrossLanesIntrinsic(AArch64ISD::SADDV, N, DAG);
7642   case Intrinsic::aarch64_neon_uaddv:
7643     return combineAcrossLanesIntrinsic(AArch64ISD::UADDV, N, DAG);
7644   case Intrinsic::aarch64_neon_sminv:
7645     return combineAcrossLanesIntrinsic(AArch64ISD::SMINV, N, DAG);
7646   case Intrinsic::aarch64_neon_uminv:
7647     return combineAcrossLanesIntrinsic(AArch64ISD::UMINV, N, DAG);
7648   case Intrinsic::aarch64_neon_smaxv:
7649     return combineAcrossLanesIntrinsic(AArch64ISD::SMAXV, N, DAG);
7650   case Intrinsic::aarch64_neon_umaxv:
7651     return combineAcrossLanesIntrinsic(AArch64ISD::UMAXV, N, DAG);
7652   case Intrinsic::aarch64_neon_fmax:
7653     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7654                        N->getOperand(1), N->getOperand(2));
7655   case Intrinsic::aarch64_neon_fmin:
7656     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7657                        N->getOperand(1), N->getOperand(2));
7658   case Intrinsic::aarch64_neon_smull:
7659   case Intrinsic::aarch64_neon_umull:
7660   case Intrinsic::aarch64_neon_pmull:
7661   case Intrinsic::aarch64_neon_sqdmull:
7662     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7663   case Intrinsic::aarch64_neon_sqshl:
7664   case Intrinsic::aarch64_neon_uqshl:
7665   case Intrinsic::aarch64_neon_sqshlu:
7666   case Intrinsic::aarch64_neon_srshl:
7667   case Intrinsic::aarch64_neon_urshl:
7668     return tryCombineShiftImm(IID, N, DAG);
7669   case Intrinsic::aarch64_crc32b:
7670   case Intrinsic::aarch64_crc32cb:
7671     return tryCombineCRC32(0xff, N, DAG);
7672   case Intrinsic::aarch64_crc32h:
7673   case Intrinsic::aarch64_crc32ch:
7674     return tryCombineCRC32(0xffff, N, DAG);
7675   }
7676   return SDValue();
7677 }
7678
7679 static SDValue performExtendCombine(SDNode *N,
7680                                     TargetLowering::DAGCombinerInfo &DCI,
7681                                     SelectionDAG &DAG) {
7682   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7683   // we can convert that DUP into another extract_high (of a bigger DUP), which
7684   // helps the backend to decide that an sabdl2 would be useful, saving a real
7685   // extract_high operation.
7686   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7687       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7688     SDNode *ABDNode = N->getOperand(0).getNode();
7689     unsigned IID = getIntrinsicID(ABDNode);
7690     if (IID == Intrinsic::aarch64_neon_sabd ||
7691         IID == Intrinsic::aarch64_neon_uabd) {
7692       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7693       if (!NewABD.getNode())
7694         return SDValue();
7695
7696       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7697                          NewABD);
7698     }
7699   }
7700
7701   // This is effectively a custom type legalization for AArch64.
7702   //
7703   // Type legalization will split an extend of a small, legal, type to a larger
7704   // illegal type by first splitting the destination type, often creating
7705   // illegal source types, which then get legalized in isel-confusing ways,
7706   // leading to really terrible codegen. E.g.,
7707   //   %result = v8i32 sext v8i8 %value
7708   // becomes
7709   //   %losrc = extract_subreg %value, ...
7710   //   %hisrc = extract_subreg %value, ...
7711   //   %lo = v4i32 sext v4i8 %losrc
7712   //   %hi = v4i32 sext v4i8 %hisrc
7713   // Things go rapidly downhill from there.
7714   //
7715   // For AArch64, the [sz]ext vector instructions can only go up one element
7716   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7717   // take two instructions.
7718   //
7719   // This implies that the most efficient way to do the extend from v8i8
7720   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7721   // the normal splitting to happen for the v8i16->v8i32.
7722
7723   // This is pre-legalization to catch some cases where the default
7724   // type legalization will create ill-tempered code.
7725   if (!DCI.isBeforeLegalizeOps())
7726     return SDValue();
7727
7728   // We're only interested in cleaning things up for non-legal vector types
7729   // here. If both the source and destination are legal, things will just
7730   // work naturally without any fiddling.
7731   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7732   EVT ResVT = N->getValueType(0);
7733   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7734     return SDValue();
7735   // If the vector type isn't a simple VT, it's beyond the scope of what
7736   // we're  worried about here. Let legalization do its thing and hope for
7737   // the best.
7738   SDValue Src = N->getOperand(0);
7739   EVT SrcVT = Src->getValueType(0);
7740   if (!ResVT.isSimple() || !SrcVT.isSimple())
7741     return SDValue();
7742
7743   // If the source VT is a 64-bit vector, we can play games and get the
7744   // better results we want.
7745   if (SrcVT.getSizeInBits() != 64)
7746     return SDValue();
7747
7748   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7749   unsigned ElementCount = SrcVT.getVectorNumElements();
7750   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7751   SDLoc DL(N);
7752   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7753
7754   // Now split the rest of the operation into two halves, each with a 64
7755   // bit source.
7756   EVT LoVT, HiVT;
7757   SDValue Lo, Hi;
7758   unsigned NumElements = ResVT.getVectorNumElements();
7759   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7760   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7761                                  ResVT.getVectorElementType(), NumElements / 2);
7762
7763   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7764                                LoVT.getVectorNumElements());
7765   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7766                    DAG.getConstant(0, MVT::i64));
7767   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7768                    DAG.getConstant(InNVT.getVectorNumElements(), MVT::i64));
7769   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7770   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7771
7772   // Now combine the parts back together so we still have a single result
7773   // like the combiner expects.
7774   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7775 }
7776
7777 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7778 /// value. The load store optimizer pass will merge them to store pair stores.
7779 /// This has better performance than a splat of the scalar followed by a split
7780 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7781 /// followed by an ext.b and two stores.
7782 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7783   SDValue StVal = St->getValue();
7784   EVT VT = StVal.getValueType();
7785
7786   // Don't replace floating point stores, they possibly won't be transformed to
7787   // stp because of the store pair suppress pass.
7788   if (VT.isFloatingPoint())
7789     return SDValue();
7790
7791   // Check for insert vector elements.
7792   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7793     return SDValue();
7794
7795   // We can express a splat as store pair(s) for 2 or 4 elements.
7796   unsigned NumVecElts = VT.getVectorNumElements();
7797   if (NumVecElts != 4 && NumVecElts != 2)
7798     return SDValue();
7799   SDValue SplatVal = StVal.getOperand(1);
7800   unsigned RemainInsertElts = NumVecElts - 1;
7801
7802   // Check that this is a splat.
7803   while (--RemainInsertElts) {
7804     SDValue NextInsertElt = StVal.getOperand(0);
7805     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7806       return SDValue();
7807     if (NextInsertElt.getOperand(1) != SplatVal)
7808       return SDValue();
7809     StVal = NextInsertElt;
7810   }
7811   unsigned OrigAlignment = St->getAlignment();
7812   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7813   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7814
7815   // Create scalar stores. This is at least as good as the code sequence for a
7816   // split unaligned store wich is a dup.s, ext.b, and two stores.
7817   // Most of the time the three stores should be replaced by store pair
7818   // instructions (stp).
7819   SDLoc DL(St);
7820   SDValue BasePtr = St->getBasePtr();
7821   SDValue NewST1 =
7822       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7823                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7824
7825   unsigned Offset = EltOffset;
7826   while (--NumVecElts) {
7827     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7828                                     DAG.getConstant(Offset, MVT::i64));
7829     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7830                           St->getPointerInfo(), St->isVolatile(),
7831                           St->isNonTemporal(), Alignment);
7832     Offset += EltOffset;
7833   }
7834   return NewST1;
7835 }
7836
7837 static SDValue performSTORECombine(SDNode *N,
7838                                    TargetLowering::DAGCombinerInfo &DCI,
7839                                    SelectionDAG &DAG,
7840                                    const AArch64Subtarget *Subtarget) {
7841   if (!DCI.isBeforeLegalize())
7842     return SDValue();
7843
7844   StoreSDNode *S = cast<StoreSDNode>(N);
7845   if (S->isVolatile())
7846     return SDValue();
7847
7848   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7849   // page boundaries. We want to split such stores.
7850   if (!Subtarget->isCyclone())
7851     return SDValue();
7852
7853   // Don't split at Oz.
7854   MachineFunction &MF = DAG.getMachineFunction();
7855   bool IsMinSize = MF.getFunction()->hasFnAttribute(Attribute::MinSize);
7856   if (IsMinSize)
7857     return SDValue();
7858
7859   SDValue StVal = S->getValue();
7860   EVT VT = StVal.getValueType();
7861
7862   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7863   // those up regresses performance on micro-benchmarks and olden/bh.
7864   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7865     return SDValue();
7866
7867   // Split unaligned 16B stores. They are terrible for performance.
7868   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7869   // extensions can use this to mark that it does not want splitting to happen
7870   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7871   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7872   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7873       S->getAlignment() <= 2)
7874     return SDValue();
7875
7876   // If we get a splat of a scalar convert this vector store to a store of
7877   // scalars. They will be merged into store pairs thereby removing two
7878   // instructions.
7879   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7880   if (ReplacedSplat != SDValue())
7881     return ReplacedSplat;
7882
7883   SDLoc DL(S);
7884   unsigned NumElts = VT.getVectorNumElements() / 2;
7885   // Split VT into two.
7886   EVT HalfVT =
7887       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7888   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7889                                    DAG.getConstant(0, MVT::i64));
7890   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7891                                    DAG.getConstant(NumElts, MVT::i64));
7892   SDValue BasePtr = S->getBasePtr();
7893   SDValue NewST1 =
7894       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7895                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7896   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7897                                   DAG.getConstant(8, MVT::i64));
7898   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7899                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7900                       S->getAlignment());
7901 }
7902
7903 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7904 /// post-increment LD1R.
7905 static SDValue performPostLD1Combine(SDNode *N,
7906                                      TargetLowering::DAGCombinerInfo &DCI,
7907                                      bool IsLaneOp) {
7908   if (DCI.isBeforeLegalizeOps())
7909     return SDValue();
7910
7911   SelectionDAG &DAG = DCI.DAG;
7912   EVT VT = N->getValueType(0);
7913
7914   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7915   SDNode *LD = N->getOperand(LoadIdx).getNode();
7916   // If it is not LOAD, can not do such combine.
7917   if (LD->getOpcode() != ISD::LOAD)
7918     return SDValue();
7919
7920   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7921   EVT MemVT = LoadSDN->getMemoryVT();
7922   // Check if memory operand is the same type as the vector element.
7923   if (MemVT != VT.getVectorElementType())
7924     return SDValue();
7925
7926   // Check if there are other uses. If so, do not combine as it will introduce
7927   // an extra load.
7928   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7929        ++UI) {
7930     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7931       continue;
7932     if (*UI != N)
7933       return SDValue();
7934   }
7935
7936   SDValue Addr = LD->getOperand(1);
7937   SDValue Vector = N->getOperand(0);
7938   // Search for a use of the address operand that is an increment.
7939   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7940        Addr.getNode()->use_end(); UI != UE; ++UI) {
7941     SDNode *User = *UI;
7942     if (User->getOpcode() != ISD::ADD
7943         || UI.getUse().getResNo() != Addr.getResNo())
7944       continue;
7945
7946     // Check that the add is independent of the load.  Otherwise, folding it
7947     // would create a cycle.
7948     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7949       continue;
7950     // Also check that add is not used in the vector operand.  This would also
7951     // create a cycle.
7952     if (User->isPredecessorOf(Vector.getNode()))
7953       continue;
7954
7955     // If the increment is a constant, it must match the memory ref size.
7956     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7957     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7958       uint32_t IncVal = CInc->getZExtValue();
7959       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7960       if (IncVal != NumBytes)
7961         continue;
7962       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7963     }
7964
7965     SmallVector<SDValue, 8> Ops;
7966     Ops.push_back(LD->getOperand(0));  // Chain
7967     if (IsLaneOp) {
7968       Ops.push_back(Vector);           // The vector to be inserted
7969       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7970     }
7971     Ops.push_back(Addr);
7972     Ops.push_back(Inc);
7973
7974     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7975     SDVTList SDTys = DAG.getVTList(Tys);
7976     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7977     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7978                                            MemVT,
7979                                            LoadSDN->getMemOperand());
7980
7981     // Update the uses.
7982     SmallVector<SDValue, 2> NewResults;
7983     NewResults.push_back(SDValue(LD, 0));             // The result of load
7984     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7985     DCI.CombineTo(LD, NewResults);
7986     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7987     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7988
7989     break;
7990   }
7991   return SDValue();
7992 }
7993
7994 /// Target-specific DAG combine function for NEON load/store intrinsics
7995 /// to merge base address updates.
7996 static SDValue performNEONPostLDSTCombine(SDNode *N,
7997                                           TargetLowering::DAGCombinerInfo &DCI,
7998                                           SelectionDAG &DAG) {
7999   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8000     return SDValue();
8001
8002   unsigned AddrOpIdx = N->getNumOperands() - 1;
8003   SDValue Addr = N->getOperand(AddrOpIdx);
8004
8005   // Search for a use of the address operand that is an increment.
8006   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8007        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8008     SDNode *User = *UI;
8009     if (User->getOpcode() != ISD::ADD ||
8010         UI.getUse().getResNo() != Addr.getResNo())
8011       continue;
8012
8013     // Check that the add is independent of the load/store.  Otherwise, folding
8014     // it would create a cycle.
8015     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8016       continue;
8017
8018     // Find the new opcode for the updating load/store.
8019     bool IsStore = false;
8020     bool IsLaneOp = false;
8021     bool IsDupOp = false;
8022     unsigned NewOpc = 0;
8023     unsigned NumVecs = 0;
8024     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8025     switch (IntNo) {
8026     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8027     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8028       NumVecs = 2; break;
8029     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8030       NumVecs = 3; break;
8031     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8032       NumVecs = 4; break;
8033     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8034       NumVecs = 2; IsStore = true; break;
8035     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8036       NumVecs = 3; IsStore = true; break;
8037     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8038       NumVecs = 4; IsStore = true; break;
8039     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8040       NumVecs = 2; break;
8041     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8042       NumVecs = 3; break;
8043     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8044       NumVecs = 4; break;
8045     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8046       NumVecs = 2; IsStore = true; break;
8047     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8048       NumVecs = 3; IsStore = true; break;
8049     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8050       NumVecs = 4; IsStore = true; break;
8051     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8052       NumVecs = 2; IsDupOp = true; break;
8053     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8054       NumVecs = 3; IsDupOp = true; break;
8055     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8056       NumVecs = 4; IsDupOp = true; break;
8057     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8058       NumVecs = 2; IsLaneOp = true; break;
8059     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8060       NumVecs = 3; IsLaneOp = true; break;
8061     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8062       NumVecs = 4; IsLaneOp = true; break;
8063     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8064       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8065     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8066       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8067     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8068       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8069     }
8070
8071     EVT VecTy;
8072     if (IsStore)
8073       VecTy = N->getOperand(2).getValueType();
8074     else
8075       VecTy = N->getValueType(0);
8076
8077     // If the increment is a constant, it must match the memory ref size.
8078     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8079     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8080       uint32_t IncVal = CInc->getZExtValue();
8081       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8082       if (IsLaneOp || IsDupOp)
8083         NumBytes /= VecTy.getVectorNumElements();
8084       if (IncVal != NumBytes)
8085         continue;
8086       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8087     }
8088     SmallVector<SDValue, 8> Ops;
8089     Ops.push_back(N->getOperand(0)); // Incoming chain
8090     // Load lane and store have vector list as input.
8091     if (IsLaneOp || IsStore)
8092       for (unsigned i = 2; i < AddrOpIdx; ++i)
8093         Ops.push_back(N->getOperand(i));
8094     Ops.push_back(Addr); // Base register
8095     Ops.push_back(Inc);
8096
8097     // Return Types.
8098     EVT Tys[6];
8099     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8100     unsigned n;
8101     for (n = 0; n < NumResultVecs; ++n)
8102       Tys[n] = VecTy;
8103     Tys[n++] = MVT::i64;  // Type of write back register
8104     Tys[n] = MVT::Other;  // Type of the chain
8105     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8106
8107     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8108     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8109                                            MemInt->getMemoryVT(),
8110                                            MemInt->getMemOperand());
8111
8112     // Update the uses.
8113     std::vector<SDValue> NewResults;
8114     for (unsigned i = 0; i < NumResultVecs; ++i) {
8115       NewResults.push_back(SDValue(UpdN.getNode(), i));
8116     }
8117     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8118     DCI.CombineTo(N, NewResults);
8119     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8120
8121     break;
8122   }
8123   return SDValue();
8124 }
8125
8126 // Checks to see if the value is the prescribed width and returns information
8127 // about its extension mode.
8128 static
8129 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8130   ExtType = ISD::NON_EXTLOAD;
8131   switch(V.getNode()->getOpcode()) {
8132   default:
8133     return false;
8134   case ISD::LOAD: {
8135     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8136     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8137        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8138       ExtType = LoadNode->getExtensionType();
8139       return true;
8140     }
8141     return false;
8142   }
8143   case ISD::AssertSext: {
8144     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8145     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8146        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8147       ExtType = ISD::SEXTLOAD;
8148       return true;
8149     }
8150     return false;
8151   }
8152   case ISD::AssertZext: {
8153     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8154     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8155        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8156       ExtType = ISD::ZEXTLOAD;
8157       return true;
8158     }
8159     return false;
8160   }
8161   case ISD::Constant:
8162   case ISD::TargetConstant: {
8163     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8164         1LL << (width - 1))
8165       return true;
8166     return false;
8167   }
8168   }
8169
8170   return true;
8171 }
8172
8173 // This function does a whole lot of voodoo to determine if the tests are
8174 // equivalent without and with a mask. Essentially what happens is that given a
8175 // DAG resembling:
8176 //
8177 //  +-------------+ +-------------+ +-------------+ +-------------+
8178 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8179 //  +-------------+ +-------------+ +-------------+ +-------------+
8180 //           |           |           |               |
8181 //           V           V           |    +----------+
8182 //          +-------------+  +----+  |    |
8183 //          |     ADD     |  |0xff|  |    |
8184 //          +-------------+  +----+  |    |
8185 //                  |           |    |    |
8186 //                  V           V    |    |
8187 //                 +-------------+   |    |
8188 //                 |     AND     |   |    |
8189 //                 +-------------+   |    |
8190 //                      |            |    |
8191 //                      +-----+      |    |
8192 //                            |      |    |
8193 //                            V      V    V
8194 //                           +-------------+
8195 //                           |     CMP     |
8196 //                           +-------------+
8197 //
8198 // The AND node may be safely removed for some combinations of inputs. In
8199 // particular we need to take into account the extension type of the Input,
8200 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8201 // width of the input (this can work for any width inputs, the above graph is
8202 // specific to 8 bits.
8203 //
8204 // The specific equations were worked out by generating output tables for each
8205 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8206 // problem was simplified by working with 4 bit inputs, which means we only
8207 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8208 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8209 // patterns present in both extensions (0,7). For every distinct set of
8210 // AddConstant and CompConstants bit patterns we can consider the masked and
8211 // unmasked versions to be equivalent if the result of this function is true for
8212 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8213 //
8214 //   sub      w8, w0, w1
8215 //   and      w10, w8, #0x0f
8216 //   cmp      w8, w2
8217 //   cset     w9, AArch64CC
8218 //   cmp      w10, w2
8219 //   cset     w11, AArch64CC
8220 //   cmp      w9, w11
8221 //   cset     w0, eq
8222 //   ret
8223 //
8224 // Since the above function shows when the outputs are equivalent it defines
8225 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8226 // would be expensive to run during compiles. The equations below were written
8227 // in a test harness that confirmed they gave equivalent outputs to the above
8228 // for all inputs function, so they can be used determine if the removal is
8229 // legal instead.
8230 //
8231 // isEquivalentMaskless() is the code for testing if the AND can be removed
8232 // factored out of the DAG recognition as the DAG can take several forms.
8233
8234 static
8235 bool isEquivalentMaskless(unsigned CC, unsigned width,
8236                           ISD::LoadExtType ExtType, signed AddConstant,
8237                           signed CompConstant) {
8238   // By being careful about our equations and only writing the in term
8239   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8240   // make them generally applicable to all bit widths.
8241   signed MaxUInt = (1 << width);
8242
8243   // For the purposes of these comparisons sign extending the type is
8244   // equivalent to zero extending the add and displacing it by half the integer
8245   // width. Provided we are careful and make sure our equations are valid over
8246   // the whole range we can just adjust the input and avoid writing equations
8247   // for sign extended inputs.
8248   if (ExtType == ISD::SEXTLOAD)
8249     AddConstant -= (1 << (width-1));
8250
8251   switch(CC) {
8252   case AArch64CC::LE:
8253   case AArch64CC::GT: {
8254     if ((AddConstant == 0) ||
8255         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8256         (AddConstant >= 0 && CompConstant < 0) ||
8257         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8258       return true;
8259   } break;
8260   case AArch64CC::LT:
8261   case AArch64CC::GE: {
8262     if ((AddConstant == 0) ||
8263         (AddConstant >= 0 && CompConstant <= 0) ||
8264         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8265       return true;
8266   } break;
8267   case AArch64CC::HI:
8268   case AArch64CC::LS: {
8269     if ((AddConstant >= 0 && CompConstant < 0) ||
8270        (AddConstant <= 0 && CompConstant >= -1 &&
8271         CompConstant < AddConstant + MaxUInt))
8272       return true;
8273   } break;
8274   case AArch64CC::PL:
8275   case AArch64CC::MI: {
8276     if ((AddConstant == 0) ||
8277         (AddConstant > 0 && CompConstant <= 0) ||
8278         (AddConstant < 0 && CompConstant <= AddConstant))
8279       return true;
8280   } break;
8281   case AArch64CC::LO:
8282   case AArch64CC::HS: {
8283     if ((AddConstant >= 0 && CompConstant <= 0) ||
8284         (AddConstant <= 0 && CompConstant >= 0 &&
8285          CompConstant <= AddConstant + MaxUInt))
8286       return true;
8287   } break;
8288   case AArch64CC::EQ:
8289   case AArch64CC::NE: {
8290     if ((AddConstant > 0 && CompConstant < 0) ||
8291         (AddConstant < 0 && CompConstant >= 0 &&
8292          CompConstant < AddConstant + MaxUInt) ||
8293         (AddConstant >= 0 && CompConstant >= 0 &&
8294          CompConstant >= AddConstant) ||
8295         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8296
8297       return true;
8298   } break;
8299   case AArch64CC::VS:
8300   case AArch64CC::VC:
8301   case AArch64CC::AL:
8302   case AArch64CC::NV:
8303     return true;
8304   case AArch64CC::Invalid:
8305     break;
8306   }
8307
8308   return false;
8309 }
8310
8311 static
8312 SDValue performCONDCombine(SDNode *N,
8313                            TargetLowering::DAGCombinerInfo &DCI,
8314                            SelectionDAG &DAG, unsigned CCIndex,
8315                            unsigned CmpIndex) {
8316   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8317   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8318   unsigned CondOpcode = SubsNode->getOpcode();
8319
8320   if (CondOpcode != AArch64ISD::SUBS)
8321     return SDValue();
8322
8323   // There is a SUBS feeding this condition. Is it fed by a mask we can
8324   // use?
8325
8326   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8327   unsigned MaskBits = 0;
8328
8329   if (AndNode->getOpcode() != ISD::AND)
8330     return SDValue();
8331
8332   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8333     uint32_t CNV = CN->getZExtValue();
8334     if (CNV == 255)
8335       MaskBits = 8;
8336     else if (CNV == 65535)
8337       MaskBits = 16;
8338   }
8339
8340   if (!MaskBits)
8341     return SDValue();
8342
8343   SDValue AddValue = AndNode->getOperand(0);
8344
8345   if (AddValue.getOpcode() != ISD::ADD)
8346     return SDValue();
8347
8348   // The basic dag structure is correct, grab the inputs and validate them.
8349
8350   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8351   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8352   SDValue SubsInputValue = SubsNode->getOperand(1);
8353
8354   // The mask is present and the provenance of all the values is a smaller type,
8355   // lets see if the mask is superfluous.
8356
8357   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8358       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8359     return SDValue();
8360
8361   ISD::LoadExtType ExtType;
8362
8363   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8364       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8365       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8366     return SDValue();
8367
8368   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8369                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8370                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8371     return SDValue();
8372
8373   // The AND is not necessary, remove it.
8374
8375   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8376                                SubsNode->getValueType(1));
8377   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8378
8379   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8380   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8381
8382   return SDValue(N, 0);
8383 }
8384
8385 // Optimize compare with zero and branch.
8386 static SDValue performBRCONDCombine(SDNode *N,
8387                                     TargetLowering::DAGCombinerInfo &DCI,
8388                                     SelectionDAG &DAG) {
8389   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8390   if (NV.getNode())
8391     N = NV.getNode();
8392   SDValue Chain = N->getOperand(0);
8393   SDValue Dest = N->getOperand(1);
8394   SDValue CCVal = N->getOperand(2);
8395   SDValue Cmp = N->getOperand(3);
8396
8397   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8398   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8399   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8400     return SDValue();
8401
8402   unsigned CmpOpc = Cmp.getOpcode();
8403   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8404     return SDValue();
8405
8406   // Only attempt folding if there is only one use of the flag and no use of the
8407   // value.
8408   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8409     return SDValue();
8410
8411   SDValue LHS = Cmp.getOperand(0);
8412   SDValue RHS = Cmp.getOperand(1);
8413
8414   assert(LHS.getValueType() == RHS.getValueType() &&
8415          "Expected the value type to be the same for both operands!");
8416   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8417     return SDValue();
8418
8419   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8420     std::swap(LHS, RHS);
8421
8422   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8423     return SDValue();
8424
8425   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8426       LHS.getOpcode() == ISD::SRL)
8427     return SDValue();
8428
8429   // Fold the compare into the branch instruction.
8430   SDValue BR;
8431   if (CC == AArch64CC::EQ)
8432     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8433   else
8434     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8435
8436   // Do not add new nodes to DAG combiner worklist.
8437   DCI.CombineTo(N, BR, false);
8438
8439   return SDValue();
8440 }
8441
8442 // vselect (v1i1 setcc) ->
8443 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8444 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8445 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8446 // such VSELECT.
8447 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8448   SDValue N0 = N->getOperand(0);
8449   EVT CCVT = N0.getValueType();
8450
8451   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8452       CCVT.getVectorElementType() != MVT::i1)
8453     return SDValue();
8454
8455   EVT ResVT = N->getValueType(0);
8456   EVT CmpVT = N0.getOperand(0).getValueType();
8457   // Only combine when the result type is of the same size as the compared
8458   // operands.
8459   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8460     return SDValue();
8461
8462   SDValue IfTrue = N->getOperand(1);
8463   SDValue IfFalse = N->getOperand(2);
8464   SDValue SetCC =
8465       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8466                    N0.getOperand(0), N0.getOperand(1),
8467                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8468   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8469                      IfTrue, IfFalse);
8470 }
8471
8472 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8473 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8474 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8475 /// with a vector one followed by a DUP shuffle on the result.
8476 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8477   SDValue N0 = N->getOperand(0);
8478   EVT ResVT = N->getValueType(0);
8479
8480   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8481     return SDValue();
8482
8483   // If NumMaskElts == 0, the comparison is larger than select result. The
8484   // largest real NEON comparison is 64-bits per lane, which means the result is
8485   // at most 32-bits and an illegal vector. Just bail out for now.
8486   EVT SrcVT = N0.getOperand(0).getValueType();
8487
8488   // Don't try to do this optimization when the setcc itself has i1 operands.
8489   // There are no legal vectors of i1, so this would be pointless.
8490   if (SrcVT == MVT::i1)
8491     return SDValue();
8492
8493   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8494   if (!ResVT.isVector() || NumMaskElts == 0)
8495     return SDValue();
8496
8497   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8498   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8499
8500   // First perform a vector comparison, where lane 0 is the one we're interested
8501   // in.
8502   SDLoc DL(N0);
8503   SDValue LHS =
8504       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8505   SDValue RHS =
8506       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8507   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8508
8509   // Now duplicate the comparison mask we want across all other lanes.
8510   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8511   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8512   Mask = DAG.getNode(ISD::BITCAST, DL,
8513                      ResVT.changeVectorElementTypeToInteger(), Mask);
8514
8515   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8516 }
8517
8518 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8519                                                  DAGCombinerInfo &DCI) const {
8520   SelectionDAG &DAG = DCI.DAG;
8521   switch (N->getOpcode()) {
8522   default:
8523     break;
8524   case ISD::ADD:
8525   case ISD::SUB:
8526     return performAddSubLongCombine(N, DCI, DAG);
8527   case ISD::XOR:
8528     return performXorCombine(N, DAG, DCI, Subtarget);
8529   case ISD::MUL:
8530     return performMulCombine(N, DAG, DCI, Subtarget);
8531   case ISD::SINT_TO_FP:
8532   case ISD::UINT_TO_FP:
8533     return performIntToFpCombine(N, DAG, Subtarget);
8534   case ISD::OR:
8535     return performORCombine(N, DCI, Subtarget);
8536   case ISD::INTRINSIC_WO_CHAIN:
8537     return performIntrinsicCombine(N, DCI, Subtarget);
8538   case ISD::ANY_EXTEND:
8539   case ISD::ZERO_EXTEND:
8540   case ISD::SIGN_EXTEND:
8541     return performExtendCombine(N, DCI, DAG);
8542   case ISD::BITCAST:
8543     return performBitcastCombine(N, DCI, DAG);
8544   case ISD::CONCAT_VECTORS:
8545     return performConcatVectorsCombine(N, DCI, DAG);
8546   case ISD::SELECT:
8547     return performSelectCombine(N, DAG);
8548   case ISD::VSELECT:
8549     return performVSelectCombine(N, DCI.DAG);
8550   case ISD::STORE:
8551     return performSTORECombine(N, DCI, DAG, Subtarget);
8552   case AArch64ISD::BRCOND:
8553     return performBRCONDCombine(N, DCI, DAG);
8554   case AArch64ISD::CSEL:
8555     return performCONDCombine(N, DCI, DAG, 2, 3);
8556   case AArch64ISD::DUP:
8557     return performPostLD1Combine(N, DCI, false);
8558   case ISD::INSERT_VECTOR_ELT:
8559     return performPostLD1Combine(N, DCI, true);
8560   case ISD::INTRINSIC_VOID:
8561   case ISD::INTRINSIC_W_CHAIN:
8562     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8563     case Intrinsic::aarch64_neon_ld2:
8564     case Intrinsic::aarch64_neon_ld3:
8565     case Intrinsic::aarch64_neon_ld4:
8566     case Intrinsic::aarch64_neon_ld1x2:
8567     case Intrinsic::aarch64_neon_ld1x3:
8568     case Intrinsic::aarch64_neon_ld1x4:
8569     case Intrinsic::aarch64_neon_ld2lane:
8570     case Intrinsic::aarch64_neon_ld3lane:
8571     case Intrinsic::aarch64_neon_ld4lane:
8572     case Intrinsic::aarch64_neon_ld2r:
8573     case Intrinsic::aarch64_neon_ld3r:
8574     case Intrinsic::aarch64_neon_ld4r:
8575     case Intrinsic::aarch64_neon_st2:
8576     case Intrinsic::aarch64_neon_st3:
8577     case Intrinsic::aarch64_neon_st4:
8578     case Intrinsic::aarch64_neon_st1x2:
8579     case Intrinsic::aarch64_neon_st1x3:
8580     case Intrinsic::aarch64_neon_st1x4:
8581     case Intrinsic::aarch64_neon_st2lane:
8582     case Intrinsic::aarch64_neon_st3lane:
8583     case Intrinsic::aarch64_neon_st4lane:
8584       return performNEONPostLDSTCombine(N, DCI, DAG);
8585     default:
8586       break;
8587     }
8588   }
8589   return SDValue();
8590 }
8591
8592 // Check if the return value is used as only a return value, as otherwise
8593 // we can't perform a tail-call. In particular, we need to check for
8594 // target ISD nodes that are returns and any other "odd" constructs
8595 // that the generic analysis code won't necessarily catch.
8596 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8597                                                SDValue &Chain) const {
8598   if (N->getNumValues() != 1)
8599     return false;
8600   if (!N->hasNUsesOfValue(1, 0))
8601     return false;
8602
8603   SDValue TCChain = Chain;
8604   SDNode *Copy = *N->use_begin();
8605   if (Copy->getOpcode() == ISD::CopyToReg) {
8606     // If the copy has a glue operand, we conservatively assume it isn't safe to
8607     // perform a tail call.
8608     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8609         MVT::Glue)
8610       return false;
8611     TCChain = Copy->getOperand(0);
8612   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8613     return false;
8614
8615   bool HasRet = false;
8616   for (SDNode *Node : Copy->uses()) {
8617     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8618       return false;
8619     HasRet = true;
8620   }
8621
8622   if (!HasRet)
8623     return false;
8624
8625   Chain = TCChain;
8626   return true;
8627 }
8628
8629 // Return whether the an instruction can potentially be optimized to a tail
8630 // call. This will cause the optimizers to attempt to move, or duplicate,
8631 // return instructions to help enable tail call optimizations for this
8632 // instruction.
8633 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8634   if (!CI->isTailCall())
8635     return false;
8636
8637   return true;
8638 }
8639
8640 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8641                                                    SDValue &Offset,
8642                                                    ISD::MemIndexedMode &AM,
8643                                                    bool &IsInc,
8644                                                    SelectionDAG &DAG) const {
8645   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8646     return false;
8647
8648   Base = Op->getOperand(0);
8649   // All of the indexed addressing mode instructions take a signed
8650   // 9 bit immediate offset.
8651   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8652     int64_t RHSC = (int64_t)RHS->getZExtValue();
8653     if (RHSC >= 256 || RHSC <= -256)
8654       return false;
8655     IsInc = (Op->getOpcode() == ISD::ADD);
8656     Offset = Op->getOperand(1);
8657     return true;
8658   }
8659   return false;
8660 }
8661
8662 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8663                                                       SDValue &Offset,
8664                                                       ISD::MemIndexedMode &AM,
8665                                                       SelectionDAG &DAG) const {
8666   EVT VT;
8667   SDValue Ptr;
8668   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8669     VT = LD->getMemoryVT();
8670     Ptr = LD->getBasePtr();
8671   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8672     VT = ST->getMemoryVT();
8673     Ptr = ST->getBasePtr();
8674   } else
8675     return false;
8676
8677   bool IsInc;
8678   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8679     return false;
8680   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8681   return true;
8682 }
8683
8684 bool AArch64TargetLowering::getPostIndexedAddressParts(
8685     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8686     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8687   EVT VT;
8688   SDValue Ptr;
8689   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8690     VT = LD->getMemoryVT();
8691     Ptr = LD->getBasePtr();
8692   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8693     VT = ST->getMemoryVT();
8694     Ptr = ST->getBasePtr();
8695   } else
8696     return false;
8697
8698   bool IsInc;
8699   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8700     return false;
8701   // Post-indexing updates the base, so it's not a valid transform
8702   // if that's not the same as the load's pointer.
8703   if (Ptr != Base)
8704     return false;
8705   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8706   return true;
8707 }
8708
8709 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8710                                   SelectionDAG &DAG) {
8711   SDLoc DL(N);
8712   SDValue Op = N->getOperand(0);
8713
8714   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8715     return;
8716
8717   Op = SDValue(
8718       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8719                          DAG.getUNDEF(MVT::i32), Op,
8720                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8721       0);
8722   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8723   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8724 }
8725
8726 void AArch64TargetLowering::ReplaceNodeResults(
8727     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8728   switch (N->getOpcode()) {
8729   default:
8730     llvm_unreachable("Don't know how to custom expand this");
8731   case ISD::BITCAST:
8732     ReplaceBITCASTResults(N, Results, DAG);
8733     return;
8734   case ISD::FP_TO_UINT:
8735   case ISD::FP_TO_SINT:
8736     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8737     // Let normal code take care of it by not adding anything to Results.
8738     return;
8739   }
8740 }
8741
8742 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8743   return true;
8744 }
8745
8746 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
8747   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8748   // reciprocal if there are three or more FDIVs.
8749   return NumUsers > 2;
8750 }
8751
8752 TargetLoweringBase::LegalizeTypeAction
8753 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8754   MVT SVT = VT.getSimpleVT();
8755   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8756   // v4i16, v2i32 instead of to promote.
8757   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8758       || SVT == MVT::v1f32)
8759     return TypeWidenVector;
8760
8761   return TargetLoweringBase::getPreferredVectorAction(VT);
8762 }
8763
8764 // Loads and stores less than 128-bits are already atomic; ones above that
8765 // are doomed anyway, so defer to the default libcall and blame the OS when
8766 // things go wrong.
8767 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8768   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8769   return Size == 128;
8770 }
8771
8772 // Loads and stores less than 128-bits are already atomic; ones above that
8773 // are doomed anyway, so defer to the default libcall and blame the OS when
8774 // things go wrong.
8775 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8776   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8777   return Size == 128;
8778 }
8779
8780 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8781 TargetLoweringBase::AtomicRMWExpansionKind
8782 AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8783   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8784   return Size <= 128 ? AtomicRMWExpansionKind::LLSC
8785                      : AtomicRMWExpansionKind::None;
8786 }
8787
8788 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8789   return true;
8790 }
8791
8792 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8793                                              AtomicOrdering Ord) const {
8794   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8795   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8796   bool IsAcquire = isAtLeastAcquire(Ord);
8797
8798   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8799   // intrinsic must return {i64, i64} and we have to recombine them into a
8800   // single i128 here.
8801   if (ValTy->getPrimitiveSizeInBits() == 128) {
8802     Intrinsic::ID Int =
8803         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8804     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8805
8806     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8807     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8808
8809     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8810     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8811     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8812     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8813     return Builder.CreateOr(
8814         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8815   }
8816
8817   Type *Tys[] = { Addr->getType() };
8818   Intrinsic::ID Int =
8819       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8820   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8821
8822   return Builder.CreateTruncOrBitCast(
8823       Builder.CreateCall(Ldxr, Addr),
8824       cast<PointerType>(Addr->getType())->getElementType());
8825 }
8826
8827 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8828                                                    Value *Val, Value *Addr,
8829                                                    AtomicOrdering Ord) const {
8830   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8831   bool IsRelease = isAtLeastRelease(Ord);
8832
8833   // Since the intrinsics must have legal type, the i128 intrinsics take two
8834   // parameters: "i64, i64". We must marshal Val into the appropriate form
8835   // before the call.
8836   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8837     Intrinsic::ID Int =
8838         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8839     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8840     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8841
8842     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8843     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8844     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8845     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8846   }
8847
8848   Intrinsic::ID Int =
8849       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8850   Type *Tys[] = { Addr->getType() };
8851   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8852
8853   return Builder.CreateCall2(
8854       Stxr, Builder.CreateZExtOrBitCast(
8855                 Val, Stxr->getFunctionType()->getParamType(0)),
8856       Addr);
8857 }
8858
8859 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
8860     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
8861   return Ty->isArrayTy();
8862 }