lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64MachineFunctionInfo.h"
  16 #include "AArch64PerfectShuffle.h"
  17 #include "AArch64Subtarget.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "AArch64TargetObjectFile.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/IR/Intrinsics.h"
  28 #include "llvm/IR/Type.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 #define DEBUG_TYPE "aarch64-lower"
  37
  38 STATISTIC(NumTailCalls, "Number of tail calls");
  39 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  40
  41 namespace {
  42 enum AlignMode {
  43   StrictAlign,
  44   NoStrictAlign
  45 };
  46 }
  47
  48 static cl::opt<AlignMode>
  49 Align(cl::desc("Load/store alignment support"),
  50       cl::Hidden, cl::init(NoStrictAlign),
  51       cl::values(
  52           clEnumValN(StrictAlign,   "aarch64-strict-align",
  53                      "Disallow all unaligned memory accesses"),
  54           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  55                      "Allow unaligned memory accesses"),
  56           clEnumValEnd));
  57
  58 // Place holder until extr generation is tested fully.
  59 static cl::opt<bool>
  60 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  61                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  62                           cl::init(true));
  63
  64 static cl::opt<bool>
  65 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  66                          cl::desc("Allow AArch64 SLI/SRI formation"),
  67                          cl::init(false));
  68
  69 //===----------------------------------------------------------------------===//
  70 // AArch64 Lowering public interface.
  71 //===----------------------------------------------------------------------===//
  72 static TargetLoweringObjectFile *createTLOF(const Triple &TT) {
  73   if (TT.isOSBinFormatMachO())
  74     return new AArch64_MachoTargetObjectFile();
  75
  76   return new AArch64_ELFTargetObjectFile();
  77 }
  78
  79 AArch64TargetLowering::AArch64TargetLowering(TargetMachine &TM)
  80     : TargetLowering(TM, createTLOF(Triple(TM.getTargetTriple()))) {
  81   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  82
  83   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  84   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  85   setBooleanContents(ZeroOrOneBooleanContent);
  86   // When comparing vectors the result sets the different elements in the
  87   // vector to all-one or all-zero.
  88   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  89
  90   // Set up the register classes.
  91   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  92   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  93
  94   if (Subtarget->hasFPARMv8()) {
  95     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  96     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  97     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  98     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  99   }
 100
 101   if (Subtarget->hasNEON()) {
 102     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 103     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 104     // Someone set us up the NEON.
 105     addDRTypeForNEON(MVT::v2f32);
 106     addDRTypeForNEON(MVT::v8i8);
 107     addDRTypeForNEON(MVT::v4i16);
 108     addDRTypeForNEON(MVT::v2i32);
 109     addDRTypeForNEON(MVT::v1i64);
 110     addDRTypeForNEON(MVT::v1f64);
 111     addDRTypeForNEON(MVT::v4f16);
 112
 113     addQRTypeForNEON(MVT::v4f32);
 114     addQRTypeForNEON(MVT::v2f64);
 115     addQRTypeForNEON(MVT::v16i8);
 116     addQRTypeForNEON(MVT::v8i16);
 117     addQRTypeForNEON(MVT::v4i32);
 118     addQRTypeForNEON(MVT::v2i64);
 119     addQRTypeForNEON(MVT::v8f16);
 120   }
 121
 122   // Compute derived properties from the register classes
 123   computeRegisterProperties();
 124
 125   // Provide all sorts of operation actions
 126   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 127   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 128   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 129   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 130   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 131   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 132   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 133   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 134   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 135   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 136   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 137   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 138   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 139   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 140   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 141   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 143   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 144   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 145   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 146   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 147
 148   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 149   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 150   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 151
 152   setOperationAction(ISD::FREM, MVT::f32, Expand);
 153   setOperationAction(ISD::FREM, MVT::f64, Expand);
 154   setOperationAction(ISD::FREM, MVT::f80, Expand);
 155
 156   // Custom lowering hooks are needed for XOR
 157   // to fold it into CSINC/CSINV.
 158   setOperationAction(ISD::XOR, MVT::i32, Custom);
 159   setOperationAction(ISD::XOR, MVT::i64, Custom);
 160
 161   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 162   // there's a valid register class, so we need custom operations in most cases.
 163   setOperationAction(ISD::FABS, MVT::f128, Expand);
 164   setOperationAction(ISD::FADD, MVT::f128, Custom);
 165   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 166   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 167   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 168   setOperationAction(ISD::FMA, MVT::f128, Expand);
 169   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 170   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 171   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 172   setOperationAction(ISD::FREM, MVT::f128, Expand);
 173   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 174   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 175   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 176   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 177   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 178   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 179   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 180   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 181   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 182   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 183   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 184
 185   // Lowering for many of the conversions is actually specified by the non-f128
 186   // type. The LowerXXX function will be trivial when f128 isn't involved.
 187   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 188   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 189   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 190   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 191   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 192   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 194   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 195   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 196   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 197   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 198   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 199   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 200   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 201
 202   // Variable arguments.
 203   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 204   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 205   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 206   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 207
 208   // Variable-sized objects.
 209   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 210   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 211   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 212
 213   // Exception handling.
 214   // FIXME: These are guesses. Has this been defined yet?
 215   setExceptionPointerRegister(AArch64::X0);
 216   setExceptionSelectorRegister(AArch64::X1);
 217
 218   // Constant pool entries
 219   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 220
 221   // BlockAddress
 222   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 223
 224   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 225   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 226   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 227   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 228   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 229   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 230   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 231   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 232   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 233
 234   // AArch64 lacks both left-rotate and popcount instructions.
 235   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 236   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 237
 238   // AArch64 doesn't have {U|S}MUL_LOHI.
 239   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 240   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 241
 242
 243   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 244   // counterparts, which AArch64 supports directly.
 245   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 246   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 247   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 248   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 249
 250   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 251   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 252
 253   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 254   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 255   setOperationAction(ISD::SREM, MVT::i32, Expand);
 256   setOperationAction(ISD::SREM, MVT::i64, Expand);
 257   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 258   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 259   setOperationAction(ISD::UREM, MVT::i32, Expand);
 260   setOperationAction(ISD::UREM, MVT::i64, Expand);
 261
 262   // Custom lower Add/Sub/Mul with overflow.
 263   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 264   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 265   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 266   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 267   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 268   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 269   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 270   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 271   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 272   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 273   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 274   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 275
 276   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 277   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 278   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 279   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 280   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 281   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 282   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 283   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 284
 285   // f16 is storage-only, so we promote operations to f32 if we know this is
 286   // valid, and ignore them otherwise. The operations not mentioned here will
 287   // fail to select, but this is not a major problem as no source language
 288   // should be emitting native f16 operations yet.
 289   setOperationAction(ISD::FADD, MVT::f16, Promote);
 290   setOperationAction(ISD::FDIV, MVT::f16, Promote);
 291   setOperationAction(ISD::FMUL, MVT::f16, Promote);
 292   setOperationAction(ISD::FSUB, MVT::f16, Promote);
 293
 294   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 295   // known to be safe.
 296   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 297   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 298   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 299   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 300   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 301   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 302   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 303   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 304   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 305   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 306   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 307   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 308
 309   // Expand all other v4f16 operations.
 310   // FIXME: We could generate better code by promoting some operations to
 311   // a pair of v4f32s
 312   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 313   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 314   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 315   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 316   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 317   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 318   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 319   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 320   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 321   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 322   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 323   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 324   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 325   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 326   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 327   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 328   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 329   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 330   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 331   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 332   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 333   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 334   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 335   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 336   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 337   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 338
 339
 340   // v8f16 is also a storage-only type, so expand it.
 341   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 342   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 343   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 344   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 345   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 346   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 347   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 348   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 349   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 350   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 351   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 352   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 353   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 354   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 355   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 356   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 357   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 358   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 359   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 360   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 361   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 362   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 363   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 364   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 365   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 366   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 367   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 368   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 369   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 370   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 371   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 372
 373   // AArch64 has implementations of a lot of rounding-like FP operations.
 374   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 375   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 376     MVT Ty = RoundingTypes[I];
 377     setOperationAction(ISD::FFLOOR, Ty, Legal);
 378     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 379     setOperationAction(ISD::FCEIL, Ty, Legal);
 380     setOperationAction(ISD::FRINT, Ty, Legal);
 381     setOperationAction(ISD::FTRUNC, Ty, Legal);
 382     setOperationAction(ISD::FROUND, Ty, Legal);
 383   }
 384
 385   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 386
 387   if (Subtarget->isTargetMachO()) {
 388     // For iOS, we don't want to the normal expansion of a libcall to
 389     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 390     // traffic.
 391     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 392     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 393   } else {
 394     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 395     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 396   }
 397
 398   // AArch64 does not have floating-point extending loads, i1 sign-extending
 399   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 400   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 401   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 402   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 403   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 404   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 405   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 406   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 407   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 408   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 409   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 410   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 411   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 412
 413   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 414   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 415
 416   // Indexed loads and stores are supported.
 417   for (unsigned im = (unsigned)ISD::PRE_INC;
 418        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 419     setIndexedLoadAction(im, MVT::i8, Legal);
 420     setIndexedLoadAction(im, MVT::i16, Legal);
 421     setIndexedLoadAction(im, MVT::i32, Legal);
 422     setIndexedLoadAction(im, MVT::i64, Legal);
 423     setIndexedLoadAction(im, MVT::f64, Legal);
 424     setIndexedLoadAction(im, MVT::f32, Legal);
 425     setIndexedStoreAction(im, MVT::i8, Legal);
 426     setIndexedStoreAction(im, MVT::i16, Legal);
 427     setIndexedStoreAction(im, MVT::i32, Legal);
 428     setIndexedStoreAction(im, MVT::i64, Legal);
 429     setIndexedStoreAction(im, MVT::f64, Legal);
 430     setIndexedStoreAction(im, MVT::f32, Legal);
 431   }
 432
 433   // Trap.
 434   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 435
 436   // We combine OR nodes for bitfield operations.
 437   setTargetDAGCombine(ISD::OR);
 438
 439   // Vector add and sub nodes may conceal a high-half opportunity.
 440   // Also, try to fold ADD into CSINC/CSINV..
 441   setTargetDAGCombine(ISD::ADD);
 442   setTargetDAGCombine(ISD::SUB);
 443
 444   setTargetDAGCombine(ISD::XOR);
 445   setTargetDAGCombine(ISD::SINT_TO_FP);
 446   setTargetDAGCombine(ISD::UINT_TO_FP);
 447
 448   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 449
 450   setTargetDAGCombine(ISD::ANY_EXTEND);
 451   setTargetDAGCombine(ISD::ZERO_EXTEND);
 452   setTargetDAGCombine(ISD::SIGN_EXTEND);
 453   setTargetDAGCombine(ISD::BITCAST);
 454   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 455   setTargetDAGCombine(ISD::STORE);
 456
 457   setTargetDAGCombine(ISD::MUL);
 458
 459   setTargetDAGCombine(ISD::SELECT);
 460   setTargetDAGCombine(ISD::VSELECT);
 461
 462   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 463   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 464   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 465
 466   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 467   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 468   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 469
 470   setStackPointerRegisterToSaveRestore(AArch64::SP);
 471
 472   setSchedulingPreference(Sched::Hybrid);
 473
 474   // Enable TBZ/TBNZ
 475   MaskAndBranchFoldingIsLegal = true;
 476
 477   setMinFunctionAlignment(2);
 478
 479   RequireStrictAlign = (Align == StrictAlign);
 480
 481   setHasExtractBitsInsn(true);
 482
 483   if (Subtarget->hasNEON()) {
 484     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 485     // silliness like this:
 486     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 487     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 488     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 489     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 490     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 491     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 492     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 493     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 494     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 495     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 496     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 497     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 498     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 499     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 500     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 501     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 502     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 503     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 504     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 505     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 506     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 507     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 508     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 509     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 510     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 511
 512     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 513     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 514     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 515     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 516     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 517
 518     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 519
 520     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 521     // elements smaller than i32, so promote the input to i32 first.
 522     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 523     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 524     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 525     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 526     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 527     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 528     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 529     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 530     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 531
 532     // AArch64 doesn't have MUL.2d:
 533     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 534     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 535     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 536     // Likewise, narrowing and extending vector loads/stores aren't handled
 537     // directly.
 538     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 539          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 540
 541       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 542                          Expand);
 543
 544       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 545       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 546       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 547       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 548
 549       setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 550
 551       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 552            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 553         setTruncStoreAction((MVT::SimpleValueType)VT,
 554                             (MVT::SimpleValueType)InnerVT, Expand);
 555       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 556       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 557       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 558     }
 559
 560     // AArch64 has implementations of a lot of rounding-like FP operations.
 561     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 562     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 563       MVT Ty = RoundingVecTypes[I];
 564       setOperationAction(ISD::FFLOOR, Ty, Legal);
 565       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 566       setOperationAction(ISD::FCEIL, Ty, Legal);
 567       setOperationAction(ISD::FRINT, Ty, Legal);
 568       setOperationAction(ISD::FTRUNC, Ty, Legal);
 569       setOperationAction(ISD::FROUND, Ty, Legal);
 570     }
 571   }
 572
 573   // Prefer likely predicted branches to selects on out-of-order cores.
 574   if (Subtarget->isCortexA57())
 575     PredictableSelectIsExpensive = true;
 576 }
 577
 578 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 579   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 580     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 581     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 582
 583     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 584     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 585   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 586     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 587     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 588
 589     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 590     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 591   }
 592
 593   // Mark vector float intrinsics as expand.
 594   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 595     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 596     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 597     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 598     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 599     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 600     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 601     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 602     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 603     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 604   }
 605
 606   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 607   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 608   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 609   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 610   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 611   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 612   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 613   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 614   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 615   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 616   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 617   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 618
 619   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 620   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 621   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 622   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 623
 624   // CNT supports only B element sizes.
 625   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 626     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 627
 628   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 629   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 630   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 631   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 632   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 633
 634   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 635   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 636
 637   if (Subtarget->isLittleEndian()) {
 638     for (unsigned im = (unsigned)ISD::PRE_INC;
 639          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 640       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 641       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 642     }
 643   }
 644 }
 645
 646 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 647   addRegisterClass(VT, &AArch64::FPR64RegClass);
 648   addTypeForNEON(VT, MVT::v2i32);
 649 }
 650
 651 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 652   addRegisterClass(VT, &AArch64::FPR128RegClass);
 653   addTypeForNEON(VT, MVT::v4i32);
 654 }
 655
 656 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 657   if (!VT.isVector())
 658     return MVT::i32;
 659   return VT.changeVectorElementTypeToInteger();
 660 }
 661
 662 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 663 /// Mask are known to be either zero or one and return them in the
 664 /// KnownZero/KnownOne bitsets.
 665 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 666     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 667     const SelectionDAG &DAG, unsigned Depth) const {
 668   switch (Op.getOpcode()) {
 669   default:
 670     break;
 671   case AArch64ISD::CSEL: {
 672     APInt KnownZero2, KnownOne2;
 673     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 674     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 675     KnownZero &= KnownZero2;
 676     KnownOne &= KnownOne2;
 677     break;
 678   }
 679   case ISD::INTRINSIC_W_CHAIN: {
 680    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 681     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 682     switch (IntID) {
 683     default: return;
 684     case Intrinsic::aarch64_ldaxr:
 685     case Intrinsic::aarch64_ldxr: {
 686       unsigned BitWidth = KnownOne.getBitWidth();
 687       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 688       unsigned MemBits = VT.getScalarType().getSizeInBits();
 689       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 690       return;
 691     }
 692     }
 693     break;
 694   }
 695   case ISD::INTRINSIC_WO_CHAIN:
 696   case ISD::INTRINSIC_VOID: {
 697     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 698     switch (IntNo) {
 699     default:
 700       break;
 701     case Intrinsic::aarch64_neon_umaxv:
 702     case Intrinsic::aarch64_neon_uminv: {
 703       // Figure out the datatype of the vector operand. The UMINV instruction
 704       // will zero extend the result, so we can mark as known zero all the
 705       // bits larger than the element datatype. 32-bit or larget doesn't need
 706       // this as those are legal types and will be handled by isel directly.
 707       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 708       unsigned BitWidth = KnownZero.getBitWidth();
 709       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 710         assert(BitWidth >= 8 && "Unexpected width!");
 711         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 712         KnownZero |= Mask;
 713       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 714         assert(BitWidth >= 16 && "Unexpected width!");
 715         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 716         KnownZero |= Mask;
 717       }
 718       break;
 719     } break;
 720     }
 721   }
 722   }
 723 }
 724
 725 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 726   return MVT::i64;
 727 }
 728
 729 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 730   // FIXME: On AArch64, this depends on the type.
 731   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 732   // and the offset has to be a multiple of the related size in bytes.
 733   return 4095;
 734 }
 735
 736 FastISel *
 737 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 738                                       const TargetLibraryInfo *libInfo) const {
 739   return AArch64::createFastISel(funcInfo, libInfo);
 740 }
 741
 742 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 743   switch (Opcode) {
 744   default:
 745     return nullptr;
 746   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 747   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 748   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 749   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 750   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 751   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 752   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 753   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 754   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 755   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 756   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 757   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 758   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 759   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 760   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 761   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 762   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 763   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 764   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 765   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 766   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 767   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 768   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 769   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 770   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 771   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 772   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 773   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 774   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 775   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 776   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 777   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 778   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 779   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 780   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 781   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 782   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 783   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 784   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 785   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 786   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 787   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 788   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 789   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 790   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 791   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 792   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 793   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 794   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 795   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 796   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 797   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 798   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 799   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 800   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 801   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 802   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 803   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 804   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 805   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 806   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 807   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 808   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 809   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 810   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 811   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 812   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 813   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 814   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 815   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 816   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 817   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 818   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 819   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 820   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 821   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 822   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 823   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 824   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 825   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 826   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 827   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 828   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 829   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 830   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 831   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 832   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 833   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 834   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 835   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 836   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 837   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 838   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 839   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 840   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 841   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 842   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 843   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 844   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 845   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 846   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 847   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 848   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 849   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 850   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 851   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 852   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 853   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 854   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 855   }
 856 }
 857
 858 MachineBasicBlock *
 859 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 860                                     MachineBasicBlock *MBB) const {
 861   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 862   // phi node:
 863
 864   // OrigBB:
 865   //     [... previous instrs leading to comparison ...]
 866   //     b.ne TrueBB
 867   //     b EndBB
 868   // TrueBB:
 869   //     ; Fallthrough
 870   // EndBB:
 871   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 872
 873   const TargetInstrInfo *TII =
 874       getTargetMachine().getSubtargetImpl()->getInstrInfo();
 875   MachineFunction *MF = MBB->getParent();
 876   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 877   DebugLoc DL = MI->getDebugLoc();
 878   MachineFunction::iterator It = MBB;
 879   ++It;
 880
 881   unsigned DestReg = MI->getOperand(0).getReg();
 882   unsigned IfTrueReg = MI->getOperand(1).getReg();
 883   unsigned IfFalseReg = MI->getOperand(2).getReg();
 884   unsigned CondCode = MI->getOperand(3).getImm();
 885   bool NZCVKilled = MI->getOperand(4).isKill();
 886
 887   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 888   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 889   MF->insert(It, TrueBB);
 890   MF->insert(It, EndBB);
 891
 892   // Transfer rest of current basic-block to EndBB
 893   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 894                 MBB->end());
 895   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 896
 897   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 898   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 899   MBB->addSuccessor(TrueBB);
 900   MBB->addSuccessor(EndBB);
 901
 902   // TrueBB falls through to the end.
 903   TrueBB->addSuccessor(EndBB);
 904
 905   if (!NZCVKilled) {
 906     TrueBB->addLiveIn(AArch64::NZCV);
 907     EndBB->addLiveIn(AArch64::NZCV);
 908   }
 909
 910   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 911       .addReg(IfTrueReg)
 912       .addMBB(TrueBB)
 913       .addReg(IfFalseReg)
 914       .addMBB(MBB);
 915
 916   MI->eraseFromParent();
 917   return EndBB;
 918 }
 919
 920 MachineBasicBlock *
 921 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 922                                                  MachineBasicBlock *BB) const {
 923   switch (MI->getOpcode()) {
 924   default:
 925 #ifndef NDEBUG
 926     MI->dump();
 927 #endif
 928     llvm_unreachable("Unexpected instruction for custom inserter!");
 929
 930   case AArch64::F128CSEL:
 931     return EmitF128CSEL(MI, BB);
 932
 933   case TargetOpcode::STACKMAP:
 934   case TargetOpcode::PATCHPOINT:
 935     return emitPatchPoint(MI, BB);
 936   }
 937 }
 938
 939 //===----------------------------------------------------------------------===//
 940 // AArch64 Lowering private implementation.
 941 //===----------------------------------------------------------------------===//
 942
 943 //===----------------------------------------------------------------------===//
 944 // Lowering Code
 945 //===----------------------------------------------------------------------===//
 946
 947 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 948 /// CC
 949 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 950   switch (CC) {
 951   default:
 952     llvm_unreachable("Unknown condition code!");
 953   case ISD::SETNE:
 954     return AArch64CC::NE;
 955   case ISD::SETEQ:
 956     return AArch64CC::EQ;
 957   case ISD::SETGT:
 958     return AArch64CC::GT;
 959   case ISD::SETGE:
 960     return AArch64CC::GE;
 961   case ISD::SETLT:
 962     return AArch64CC::LT;
 963   case ISD::SETLE:
 964     return AArch64CC::LE;
 965   case ISD::SETUGT:
 966     return AArch64CC::HI;
 967   case ISD::SETUGE:
 968     return AArch64CC::HS;
 969   case ISD::SETULT:
 970     return AArch64CC::LO;
 971   case ISD::SETULE:
 972     return AArch64CC::LS;
 973   }
 974 }
 975
 976 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 977 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 978                                   AArch64CC::CondCode &CondCode,
 979                                   AArch64CC::CondCode &CondCode2) {
 980   CondCode2 = AArch64CC::AL;
 981   switch (CC) {
 982   default:
 983     llvm_unreachable("Unknown FP condition!");
 984   case ISD::SETEQ:
 985   case ISD::SETOEQ:
 986     CondCode = AArch64CC::EQ;
 987     break;
 988   case ISD::SETGT:
 989   case ISD::SETOGT:
 990     CondCode = AArch64CC::GT;
 991     break;
 992   case ISD::SETGE:
 993   case ISD::SETOGE:
 994     CondCode = AArch64CC::GE;
 995     break;
 996   case ISD::SETOLT:
 997     CondCode = AArch64CC::MI;
 998     break;
 999   case ISD::SETOLE:
1000     CondCode = AArch64CC::LS;
1001     break;
1002   case ISD::SETONE:
1003     CondCode = AArch64CC::MI;
1004     CondCode2 = AArch64CC::GT;
1005     break;
1006   case ISD::SETO:
1007     CondCode = AArch64CC::VC;
1008     break;
1009   case ISD::SETUO:
1010     CondCode = AArch64CC::VS;
1011     break;
1012   case ISD::SETUEQ:
1013     CondCode = AArch64CC::EQ;
1014     CondCode2 = AArch64CC::VS;
1015     break;
1016   case ISD::SETUGT:
1017     CondCode = AArch64CC::HI;
1018     break;
1019   case ISD::SETUGE:
1020     CondCode = AArch64CC::PL;
1021     break;
1022   case ISD::SETLT:
1023   case ISD::SETULT:
1024     CondCode = AArch64CC::LT;
1025     break;
1026   case ISD::SETLE:
1027   case ISD::SETULE:
1028     CondCode = AArch64CC::LE;
1029     break;
1030   case ISD::SETNE:
1031   case ISD::SETUNE:
1032     CondCode = AArch64CC::NE;
1033     break;
1034   }
1035 }
1036
1037 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1038 /// CC usable with the vector instructions. Fewer operations are available
1039 /// without a real NZCV register, so we have to use less efficient combinations
1040 /// to get the same effect.
1041 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1042                                         AArch64CC::CondCode &CondCode,
1043                                         AArch64CC::CondCode &CondCode2,
1044                                         bool &Invert) {
1045   Invert = false;
1046   switch (CC) {
1047   default:
1048     // Mostly the scalar mappings work fine.
1049     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1050     break;
1051   case ISD::SETUO:
1052     Invert = true; // Fallthrough
1053   case ISD::SETO:
1054     CondCode = AArch64CC::MI;
1055     CondCode2 = AArch64CC::GE;
1056     break;
1057   case ISD::SETUEQ:
1058   case ISD::SETULT:
1059   case ISD::SETULE:
1060   case ISD::SETUGT:
1061   case ISD::SETUGE:
1062     // All of the compare-mask comparisons are ordered, but we can switch
1063     // between the two by a double inversion. E.g. ULE == !OGT.
1064     Invert = true;
1065     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1066     break;
1067   }
1068 }
1069
1070 static bool isLegalArithImmed(uint64_t C) {
1071   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1072   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1073 }
1074
1075 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1076                               SDLoc dl, SelectionDAG &DAG) {
1077   EVT VT = LHS.getValueType();
1078
1079   if (VT.isFloatingPoint())
1080     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1081
1082   // The CMP instruction is just an alias for SUBS, and representing it as
1083   // SUBS means that it's possible to get CSE with subtract operations.
1084   // A later phase can perform the optimization of setting the destination
1085   // register to WZR/XZR if it ends up being unused.
1086   unsigned Opcode = AArch64ISD::SUBS;
1087
1088   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1089       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1090       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1091     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1092     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1093     // can be set differently by this operation. It comes down to whether
1094     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1095     // everything is fine. If not then the optimization is wrong. Thus general
1096     // comparisons are only valid if op2 != 0.
1097
1098     // So, finally, the only LLVM-native comparisons that don't mention C and V
1099     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1100     // the absence of information about op2.
1101     Opcode = AArch64ISD::ADDS;
1102     RHS = RHS.getOperand(1);
1103   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1104              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1105              !isUnsignedIntSetCC(CC)) {
1106     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1107     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1108     // of the signed comparisons.
1109     Opcode = AArch64ISD::ANDS;
1110     RHS = LHS.getOperand(1);
1111     LHS = LHS.getOperand(0);
1112   }
1113
1114   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1115       .getValue(1);
1116 }
1117
1118 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1119                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1120   SDValue Cmp;
1121   AArch64CC::CondCode AArch64CC;
1122   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1123     EVT VT = RHS.getValueType();
1124     uint64_t C = RHSC->getZExtValue();
1125     if (!isLegalArithImmed(C)) {
1126       // Constant does not fit, try adjusting it by one?
1127       switch (CC) {
1128       default:
1129         break;
1130       case ISD::SETLT:
1131       case ISD::SETGE:
1132         if ((VT == MVT::i32 && C != 0x80000000 &&
1133              isLegalArithImmed((uint32_t)(C - 1))) ||
1134             (VT == MVT::i64 && C != 0x80000000ULL &&
1135              isLegalArithImmed(C - 1ULL))) {
1136           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1137           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1138           RHS = DAG.getConstant(C, VT);
1139         }
1140         break;
1141       case ISD::SETULT:
1142       case ISD::SETUGE:
1143         if ((VT == MVT::i32 && C != 0 &&
1144              isLegalArithImmed((uint32_t)(C - 1))) ||
1145             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1146           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1147           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1148           RHS = DAG.getConstant(C, VT);
1149         }
1150         break;
1151       case ISD::SETLE:
1152       case ISD::SETGT:
1153         if ((VT == MVT::i32 && C != 0x7fffffff &&
1154              isLegalArithImmed((uint32_t)(C + 1))) ||
1155             (VT == MVT::i64 && C != 0x7ffffffffffffffULL &&
1156              isLegalArithImmed(C + 1ULL))) {
1157           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1158           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1159           RHS = DAG.getConstant(C, VT);
1160         }
1161         break;
1162       case ISD::SETULE:
1163       case ISD::SETUGT:
1164         if ((VT == MVT::i32 && C != 0xffffffff &&
1165              isLegalArithImmed((uint32_t)(C + 1))) ||
1166             (VT == MVT::i64 && C != 0xfffffffffffffffULL &&
1167              isLegalArithImmed(C + 1ULL))) {
1168           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1169           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1170           RHS = DAG.getConstant(C, VT);
1171         }
1172         break;
1173       }
1174     }
1175   }
1176   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1177   // For the i8 operand, the largest immediate is 255, so this can be easily
1178   // encoded in the compare instruction. For the i16 operand, however, the
1179   // largest immediate cannot be encoded in the compare.
1180   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1181   // constant. For example,
1182   // movz w1, #65535
1183   // ldrh w0, [x0, #0]
1184   // cmp w0, w1
1185   // >
1186   // ldrsh w0, [x0, #0]
1187   // cmn w0, #1
1188   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1189   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1190   // both the LHS and RHS are truely zero extended and to make sure the
1191   // transformation is profitable.
1192   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1193     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1194         isa<LoadSDNode>(LHS)) {
1195       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1196           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1197           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1198         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1199         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1200           SDValue SExt =
1201               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1202                           DAG.getValueType(MVT::i16));
1203           Cmp = emitComparison(SExt,
1204                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1205                                CC, dl, DAG);
1206           AArch64CC = changeIntCCToAArch64CC(CC);
1207           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1208           return Cmp;
1209         }
1210       }
1211     }
1212   }
1213   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1214   AArch64CC = changeIntCCToAArch64CC(CC);
1215   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1216   return Cmp;
1217 }
1218
1219 static std::pair<SDValue, SDValue>
1220 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1221   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1222          "Unsupported value type");
1223   SDValue Value, Overflow;
1224   SDLoc DL(Op);
1225   SDValue LHS = Op.getOperand(0);
1226   SDValue RHS = Op.getOperand(1);
1227   unsigned Opc = 0;
1228   switch (Op.getOpcode()) {
1229   default:
1230     llvm_unreachable("Unknown overflow instruction!");
1231   case ISD::SADDO:
1232     Opc = AArch64ISD::ADDS;
1233     CC = AArch64CC::VS;
1234     break;
1235   case ISD::UADDO:
1236     Opc = AArch64ISD::ADDS;
1237     CC = AArch64CC::HS;
1238     break;
1239   case ISD::SSUBO:
1240     Opc = AArch64ISD::SUBS;
1241     CC = AArch64CC::VS;
1242     break;
1243   case ISD::USUBO:
1244     Opc = AArch64ISD::SUBS;
1245     CC = AArch64CC::LO;
1246     break;
1247   // Multiply needs a little bit extra work.
1248   case ISD::SMULO:
1249   case ISD::UMULO: {
1250     CC = AArch64CC::NE;
1251     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1252     if (Op.getValueType() == MVT::i32) {
1253       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1254       // For a 32 bit multiply with overflow check we want the instruction
1255       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1256       // need to generate the following pattern:
1257       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1258       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1259       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1260       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1261       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1262                                 DAG.getConstant(0, MVT::i64));
1263       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1264       // operation. We need to clear out the upper 32 bits, because we used a
1265       // widening multiply that wrote all 64 bits. In the end this should be a
1266       // noop.
1267       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1268       if (IsSigned) {
1269         // The signed overflow check requires more than just a simple check for
1270         // any bit set in the upper 32 bits of the result. These bits could be
1271         // just the sign bits of a negative number. To perform the overflow
1272         // check we have to arithmetic shift right the 32nd bit of the result by
1273         // 31 bits. Then we compare the result to the upper 32 bits.
1274         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1275                                         DAG.getConstant(32, MVT::i64));
1276         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1277         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1278                                         DAG.getConstant(31, MVT::i64));
1279         // It is important that LowerBits is last, otherwise the arithmetic
1280         // shift will not be folded into the compare (SUBS).
1281         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1282         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1283                        .getValue(1);
1284       } else {
1285         // The overflow check for unsigned multiply is easy. We only need to
1286         // check if any of the upper 32 bits are set. This can be done with a
1287         // CMP (shifted register). For that we need to generate the following
1288         // pattern:
1289         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1290         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1291                                         DAG.getConstant(32, MVT::i64));
1292         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1293         Overflow =
1294             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1295                         UpperBits).getValue(1);
1296       }
1297       break;
1298     }
1299     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1300     // For the 64 bit multiply
1301     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1302     if (IsSigned) {
1303       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1304       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1305                                       DAG.getConstant(63, MVT::i64));
1306       // It is important that LowerBits is last, otherwise the arithmetic
1307       // shift will not be folded into the compare (SUBS).
1308       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1309       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1310                      .getValue(1);
1311     } else {
1312       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1313       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1314       Overflow =
1315           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1316                       UpperBits).getValue(1);
1317     }
1318     break;
1319   }
1320   } // switch (...)
1321
1322   if (Opc) {
1323     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1324
1325     // Emit the AArch64 operation with overflow check.
1326     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1327     Overflow = Value.getValue(1);
1328   }
1329   return std::make_pair(Value, Overflow);
1330 }
1331
1332 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1333                                              RTLIB::Libcall Call) const {
1334   SmallVector<SDValue, 2> Ops;
1335   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1336     Ops.push_back(Op.getOperand(i));
1337
1338   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1339                      SDLoc(Op)).first;
1340 }
1341
1342 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1343   SDValue Sel = Op.getOperand(0);
1344   SDValue Other = Op.getOperand(1);
1345
1346   // If neither operand is a SELECT_CC, give up.
1347   if (Sel.getOpcode() != ISD::SELECT_CC)
1348     std::swap(Sel, Other);
1349   if (Sel.getOpcode() != ISD::SELECT_CC)
1350     return Op;
1351
1352   // The folding we want to perform is:
1353   // (xor x, (select_cc a, b, cc, 0, -1) )
1354   //   -->
1355   // (csel x, (xor x, -1), cc ...)
1356   //
1357   // The latter will get matched to a CSINV instruction.
1358
1359   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1360   SDValue LHS = Sel.getOperand(0);
1361   SDValue RHS = Sel.getOperand(1);
1362   SDValue TVal = Sel.getOperand(2);
1363   SDValue FVal = Sel.getOperand(3);
1364   SDLoc dl(Sel);
1365
1366   // FIXME: This could be generalized to non-integer comparisons.
1367   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1368     return Op;
1369
1370   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1371   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1372
1373   // The the values aren't constants, this isn't the pattern we're looking for.
1374   if (!CFVal || !CTVal)
1375     return Op;
1376
1377   // We can commute the SELECT_CC by inverting the condition.  This
1378   // might be needed to make this fit into a CSINV pattern.
1379   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1380     std::swap(TVal, FVal);
1381     std::swap(CTVal, CFVal);
1382     CC = ISD::getSetCCInverse(CC, true);
1383   }
1384
1385   // If the constants line up, perform the transform!
1386   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1387     SDValue CCVal;
1388     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1389
1390     FVal = Other;
1391     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1392                        DAG.getConstant(-1ULL, Other.getValueType()));
1393
1394     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1395                        CCVal, Cmp);
1396   }
1397
1398   return Op;
1399 }
1400
1401 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1402   EVT VT = Op.getValueType();
1403
1404   // Let legalize expand this if it isn't a legal type yet.
1405   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1406     return SDValue();
1407
1408   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1409
1410   unsigned Opc;
1411   bool ExtraOp = false;
1412   switch (Op.getOpcode()) {
1413   default:
1414     llvm_unreachable("Invalid code");
1415   case ISD::ADDC:
1416     Opc = AArch64ISD::ADDS;
1417     break;
1418   case ISD::SUBC:
1419     Opc = AArch64ISD::SUBS;
1420     break;
1421   case ISD::ADDE:
1422     Opc = AArch64ISD::ADCS;
1423     ExtraOp = true;
1424     break;
1425   case ISD::SUBE:
1426     Opc = AArch64ISD::SBCS;
1427     ExtraOp = true;
1428     break;
1429   }
1430
1431   if (!ExtraOp)
1432     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1433   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1434                      Op.getOperand(2));
1435 }
1436
1437 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1438   // Let legalize expand this if it isn't a legal type yet.
1439   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1440     return SDValue();
1441
1442   AArch64CC::CondCode CC;
1443   // The actual operation that sets the overflow or carry flag.
1444   SDValue Value, Overflow;
1445   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1446
1447   // We use 0 and 1 as false and true values.
1448   SDValue TVal = DAG.getConstant(1, MVT::i32);
1449   SDValue FVal = DAG.getConstant(0, MVT::i32);
1450
1451   // We use an inverted condition, because the conditional select is inverted
1452   // too. This will allow it to be selected to a single instruction:
1453   // CSINC Wd, WZR, WZR, invert(cond).
1454   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1455   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1456                          CCVal, Overflow);
1457
1458   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1459   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1460 }
1461
1462 // Prefetch operands are:
1463 // 1: Address to prefetch
1464 // 2: bool isWrite
1465 // 3: int locality (0 = no locality ... 3 = extreme locality)
1466 // 4: bool isDataCache
1467 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1468   SDLoc DL(Op);
1469   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1470   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1471   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1472
1473   bool IsStream = !Locality;
1474   // When the locality number is set
1475   if (Locality) {
1476     // The front-end should have filtered out the out-of-range values
1477     assert(Locality <= 3 && "Prefetch locality out-of-range");
1478     // The locality degree is the opposite of the cache speed.
1479     // Put the number the other way around.
1480     // The encoding starts at 0 for level 1
1481     Locality = 3 - Locality;
1482   }
1483
1484   // built the mask value encoding the expected behavior.
1485   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1486                    (!IsData << 3) |     // IsDataCache bit
1487                    (Locality << 1) |    // Cache level bits
1488                    (unsigned)IsStream;  // Stream bit
1489   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1490                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1491 }
1492
1493 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1494                                               SelectionDAG &DAG) const {
1495   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1496
1497   RTLIB::Libcall LC;
1498   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1499
1500   return LowerF128Call(Op, DAG, LC);
1501 }
1502
1503 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1504                                              SelectionDAG &DAG) const {
1505   if (Op.getOperand(0).getValueType() != MVT::f128) {
1506     // It's legal except when f128 is involved
1507     return Op;
1508   }
1509
1510   RTLIB::Libcall LC;
1511   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1512
1513   // FP_ROUND node has a second operand indicating whether it is known to be
1514   // precise. That doesn't take part in the LibCall so we can't directly use
1515   // LowerF128Call.
1516   SDValue SrcVal = Op.getOperand(0);
1517   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1518                      /*isSigned*/ false, SDLoc(Op)).first;
1519 }
1520
1521 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1522   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1523   // Any additional optimization in this function should be recorded
1524   // in the cost tables.
1525   EVT InVT = Op.getOperand(0).getValueType();
1526   EVT VT = Op.getValueType();
1527
1528   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1529     SDLoc dl(Op);
1530     SDValue Cv =
1531         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1532                     Op.getOperand(0));
1533     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1534   }
1535
1536   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1537     SDLoc dl(Op);
1538     MVT ExtVT =
1539         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1540                          VT.getVectorNumElements());
1541     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1542     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1543   }
1544
1545   // Type changing conversions are illegal.
1546   return Op;
1547 }
1548
1549 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1550                                               SelectionDAG &DAG) const {
1551   if (Op.getOperand(0).getValueType().isVector())
1552     return LowerVectorFP_TO_INT(Op, DAG);
1553
1554   if (Op.getOperand(0).getValueType() != MVT::f128) {
1555     // It's legal except when f128 is involved
1556     return Op;
1557   }
1558
1559   RTLIB::Libcall LC;
1560   if (Op.getOpcode() == ISD::FP_TO_SINT)
1561     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1562   else
1563     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1564
1565   SmallVector<SDValue, 2> Ops;
1566   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1567     Ops.push_back(Op.getOperand(i));
1568
1569   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1570                      SDLoc(Op)).first;
1571 }
1572
1573 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1574   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1575   // Any additional optimization in this function should be recorded
1576   // in the cost tables.
1577   EVT VT = Op.getValueType();
1578   SDLoc dl(Op);
1579   SDValue In = Op.getOperand(0);
1580   EVT InVT = In.getValueType();
1581
1582   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1583     MVT CastVT =
1584         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1585                          InVT.getVectorNumElements());
1586     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1587     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1588   }
1589
1590   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1591     unsigned CastOpc =
1592         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1593     EVT CastVT = VT.changeVectorElementTypeToInteger();
1594     In = DAG.getNode(CastOpc, dl, CastVT, In);
1595     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1596   }
1597
1598   return Op;
1599 }
1600
1601 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1602                                             SelectionDAG &DAG) const {
1603   if (Op.getValueType().isVector())
1604     return LowerVectorINT_TO_FP(Op, DAG);
1605
1606   // i128 conversions are libcalls.
1607   if (Op.getOperand(0).getValueType() == MVT::i128)
1608     return SDValue();
1609
1610   // Other conversions are legal, unless it's to the completely software-based
1611   // fp128.
1612   if (Op.getValueType() != MVT::f128)
1613     return Op;
1614
1615   RTLIB::Libcall LC;
1616   if (Op.getOpcode() == ISD::SINT_TO_FP)
1617     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1618   else
1619     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1620
1621   return LowerF128Call(Op, DAG, LC);
1622 }
1623
1624 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1625                                             SelectionDAG &DAG) const {
1626   // For iOS, we want to call an alternative entry point: __sincos_stret,
1627   // which returns the values in two S / D registers.
1628   SDLoc dl(Op);
1629   SDValue Arg = Op.getOperand(0);
1630   EVT ArgVT = Arg.getValueType();
1631   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1632
1633   ArgListTy Args;
1634   ArgListEntry Entry;
1635
1636   Entry.Node = Arg;
1637   Entry.Ty = ArgTy;
1638   Entry.isSExt = false;
1639   Entry.isZExt = false;
1640   Args.push_back(Entry);
1641
1642   const char *LibcallName =
1643       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1644   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1645
1646   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
1647   TargetLowering::CallLoweringInfo CLI(DAG);
1648   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1649     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1650
1651   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1652   return CallResult.first;
1653 }
1654
1655 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1656   if (Op.getValueType() != MVT::f16)
1657     return SDValue();
1658
1659   assert(Op.getOperand(0).getValueType() == MVT::i16);
1660   SDLoc DL(Op);
1661
1662   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1663   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1664   return SDValue(
1665       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1666                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1667       0);
1668 }
1669
1670
1671 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1672                                               SelectionDAG &DAG) const {
1673   switch (Op.getOpcode()) {
1674   default:
1675     llvm_unreachable("unimplemented operand");
1676     return SDValue();
1677   case ISD::BITCAST:
1678     return LowerBITCAST(Op, DAG);
1679   case ISD::GlobalAddress:
1680     return LowerGlobalAddress(Op, DAG);
1681   case ISD::GlobalTLSAddress:
1682     return LowerGlobalTLSAddress(Op, DAG);
1683   case ISD::SETCC:
1684     return LowerSETCC(Op, DAG);
1685   case ISD::BR_CC:
1686     return LowerBR_CC(Op, DAG);
1687   case ISD::SELECT:
1688     return LowerSELECT(Op, DAG);
1689   case ISD::SELECT_CC:
1690     return LowerSELECT_CC(Op, DAG);
1691   case ISD::JumpTable:
1692     return LowerJumpTable(Op, DAG);
1693   case ISD::ConstantPool:
1694     return LowerConstantPool(Op, DAG);
1695   case ISD::BlockAddress:
1696     return LowerBlockAddress(Op, DAG);
1697   case ISD::VASTART:
1698     return LowerVASTART(Op, DAG);
1699   case ISD::VACOPY:
1700     return LowerVACOPY(Op, DAG);
1701   case ISD::VAARG:
1702     return LowerVAARG(Op, DAG);
1703   case ISD::ADDC:
1704   case ISD::ADDE:
1705   case ISD::SUBC:
1706   case ISD::SUBE:
1707     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1708   case ISD::SADDO:
1709   case ISD::UADDO:
1710   case ISD::SSUBO:
1711   case ISD::USUBO:
1712   case ISD::SMULO:
1713   case ISD::UMULO:
1714     return LowerXALUO(Op, DAG);
1715   case ISD::FADD:
1716     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1717   case ISD::FSUB:
1718     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1719   case ISD::FMUL:
1720     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1721   case ISD::FDIV:
1722     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1723   case ISD::FP_ROUND:
1724     return LowerFP_ROUND(Op, DAG);
1725   case ISD::FP_EXTEND:
1726     return LowerFP_EXTEND(Op, DAG);
1727   case ISD::FRAMEADDR:
1728     return LowerFRAMEADDR(Op, DAG);
1729   case ISD::RETURNADDR:
1730     return LowerRETURNADDR(Op, DAG);
1731   case ISD::INSERT_VECTOR_ELT:
1732     return LowerINSERT_VECTOR_ELT(Op, DAG);
1733   case ISD::EXTRACT_VECTOR_ELT:
1734     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1735   case ISD::BUILD_VECTOR:
1736     return LowerBUILD_VECTOR(Op, DAG);
1737   case ISD::VECTOR_SHUFFLE:
1738     return LowerVECTOR_SHUFFLE(Op, DAG);
1739   case ISD::EXTRACT_SUBVECTOR:
1740     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1741   case ISD::SRA:
1742   case ISD::SRL:
1743   case ISD::SHL:
1744     return LowerVectorSRA_SRL_SHL(Op, DAG);
1745   case ISD::SHL_PARTS:
1746     return LowerShiftLeftParts(Op, DAG);
1747   case ISD::SRL_PARTS:
1748   case ISD::SRA_PARTS:
1749     return LowerShiftRightParts(Op, DAG);
1750   case ISD::CTPOP:
1751     return LowerCTPOP(Op, DAG);
1752   case ISD::FCOPYSIGN:
1753     return LowerFCOPYSIGN(Op, DAG);
1754   case ISD::AND:
1755     return LowerVectorAND(Op, DAG);
1756   case ISD::OR:
1757     return LowerVectorOR(Op, DAG);
1758   case ISD::XOR:
1759     return LowerXOR(Op, DAG);
1760   case ISD::PREFETCH:
1761     return LowerPREFETCH(Op, DAG);
1762   case ISD::SINT_TO_FP:
1763   case ISD::UINT_TO_FP:
1764     return LowerINT_TO_FP(Op, DAG);
1765   case ISD::FP_TO_SINT:
1766   case ISD::FP_TO_UINT:
1767     return LowerFP_TO_INT(Op, DAG);
1768   case ISD::FSINCOS:
1769     return LowerFSINCOS(Op, DAG);
1770   }
1771 }
1772
1773 /// getFunctionAlignment - Return the Log2 alignment of this function.
1774 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1775   return 2;
1776 }
1777
1778 //===----------------------------------------------------------------------===//
1779 //                      Calling Convention Implementation
1780 //===----------------------------------------------------------------------===//
1781
1782 #include "AArch64GenCallingConv.inc"
1783
1784 /// Selects the correct CCAssignFn for a given CallingConvention value.
1785 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1786                                                      bool IsVarArg) const {
1787   switch (CC) {
1788   default:
1789     llvm_unreachable("Unsupported calling convention.");
1790   case CallingConv::WebKit_JS:
1791     return CC_AArch64_WebKit_JS;
1792   case CallingConv::C:
1793   case CallingConv::Fast:
1794     if (!Subtarget->isTargetDarwin())
1795       return CC_AArch64_AAPCS;
1796     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1797   }
1798 }
1799
1800 SDValue AArch64TargetLowering::LowerFormalArguments(
1801     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1802     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1803     SmallVectorImpl<SDValue> &InVals) const {
1804   MachineFunction &MF = DAG.getMachineFunction();
1805   MachineFrameInfo *MFI = MF.getFrameInfo();
1806
1807   // Assign locations to all of the incoming arguments.
1808   SmallVector<CCValAssign, 16> ArgLocs;
1809   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
1810                  *DAG.getContext());
1811
1812   // At this point, Ins[].VT may already be promoted to i32. To correctly
1813   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
1814   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
1815   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
1816   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
1817   // LocVT.
1818   unsigned NumArgs = Ins.size();
1819   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
1820   unsigned CurArgIdx = 0;
1821   for (unsigned i = 0; i != NumArgs; ++i) {
1822     MVT ValVT = Ins[i].VT;
1823     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
1824     CurArgIdx = Ins[i].OrigArgIndex;
1825
1826     // Get type of the original argument.
1827     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
1828     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
1829     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
1830     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
1831       ValVT = MVT::i8;
1832     else if (ActualMVT == MVT::i16)
1833       ValVT = MVT::i16;
1834
1835     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
1836     bool Res =
1837         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
1838     assert(!Res && "Call operand has unhandled type");
1839     (void)Res;
1840   }
1841   assert(ArgLocs.size() == Ins.size());
1842   SmallVector<SDValue, 16> ArgValues;
1843   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1844     CCValAssign &VA = ArgLocs[i];
1845
1846     if (Ins[i].Flags.isByVal()) {
1847       // Byval is used for HFAs in the PCS, but the system should work in a
1848       // non-compliant manner for larger structs.
1849       EVT PtrTy = getPointerTy();
1850       int Size = Ins[i].Flags.getByValSize();
1851       unsigned NumRegs = (Size + 7) / 8;
1852
1853       // FIXME: This works on big-endian for composite byvals, which are the common
1854       // case. It should also work for fundamental types too.
1855       unsigned FrameIdx =
1856         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
1857       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
1858       InVals.push_back(FrameIdxN);
1859
1860       continue;
1861     }
1862
1863     if (VA.isRegLoc()) {
1864       // Arguments stored in registers.
1865       EVT RegVT = VA.getLocVT();
1866
1867       SDValue ArgValue;
1868       const TargetRegisterClass *RC;
1869
1870       if (RegVT == MVT::i32)
1871         RC = &AArch64::GPR32RegClass;
1872       else if (RegVT == MVT::i64)
1873         RC = &AArch64::GPR64RegClass;
1874       else if (RegVT == MVT::f16)
1875         RC = &AArch64::FPR16RegClass;
1876       else if (RegVT == MVT::f32)
1877         RC = &AArch64::FPR32RegClass;
1878       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
1879         RC = &AArch64::FPR64RegClass;
1880       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
1881         RC = &AArch64::FPR128RegClass;
1882       else
1883         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1884
1885       // Transform the arguments in physical registers into virtual ones.
1886       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1887       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
1888
1889       // If this is an 8, 16 or 32-bit value, it is really passed promoted
1890       // to 64 bits.  Insert an assert[sz]ext to capture this, then
1891       // truncate to the right size.
1892       switch (VA.getLocInfo()) {
1893       default:
1894         llvm_unreachable("Unknown loc info!");
1895       case CCValAssign::Full:
1896         break;
1897       case CCValAssign::BCvt:
1898         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
1899         break;
1900       case CCValAssign::AExt:
1901       case CCValAssign::SExt:
1902       case CCValAssign::ZExt:
1903         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
1904         // nodes after our lowering.
1905         assert(RegVT == Ins[i].VT && "incorrect register location selected");
1906         break;
1907       }
1908
1909       InVals.push_back(ArgValue);
1910
1911     } else { // VA.isRegLoc()
1912       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
1913       unsigned ArgOffset = VA.getLocMemOffset();
1914       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
1915
1916       uint32_t BEAlign = 0;
1917       if (ArgSize < 8 && !Subtarget->isLittleEndian())
1918         BEAlign = 8 - ArgSize;
1919
1920       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
1921
1922       // Create load nodes to retrieve arguments from the stack.
1923       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1924       SDValue ArgValue;
1925
1926       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
1927       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
1928       MVT MemVT = VA.getValVT();
1929
1930       switch (VA.getLocInfo()) {
1931       default:
1932         break;
1933       case CCValAssign::BCvt:
1934         MemVT = VA.getLocVT();
1935         break;
1936       case CCValAssign::SExt:
1937         ExtType = ISD::SEXTLOAD;
1938         break;
1939       case CCValAssign::ZExt:
1940         ExtType = ISD::ZEXTLOAD;
1941         break;
1942       case CCValAssign::AExt:
1943         ExtType = ISD::EXTLOAD;
1944         break;
1945       }
1946
1947       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
1948                                 MachinePointerInfo::getFixedStack(FI),
1949                                 MemVT, false, false, false, 0, nullptr);
1950
1951       InVals.push_back(ArgValue);
1952     }
1953   }
1954
1955   // varargs
1956   if (isVarArg) {
1957     if (!Subtarget->isTargetDarwin()) {
1958       // The AAPCS variadic function ABI is identical to the non-variadic
1959       // one. As a result there may be more arguments in registers and we should
1960       // save them for future reference.
1961       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
1962     }
1963
1964     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
1965     // This will point to the next argument passed via stack.
1966     unsigned StackOffset = CCInfo.getNextStackOffset();
1967     // We currently pass all varargs at 8-byte alignment.
1968     StackOffset = ((StackOffset + 7) & ~7);
1969     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
1970   }
1971
1972   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1973   unsigned StackArgSize = CCInfo.getNextStackOffset();
1974   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
1975   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
1976     // This is a non-standard ABI so by fiat I say we're allowed to make full
1977     // use of the stack area to be popped, which must be aligned to 16 bytes in
1978     // any case:
1979     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
1980
1981     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
1982     // a multiple of 16.
1983     FuncInfo->setArgumentStackToRestore(StackArgSize);
1984
1985     // This realignment carries over to the available bytes below. Our own
1986     // callers will guarantee the space is free by giving an aligned value to
1987     // CALLSEQ_START.
1988   }
1989   // Even if we're not expected to free up the space, it's useful to know how
1990   // much is there while considering tail calls (because we can reuse it).
1991   FuncInfo->setBytesInStackArgArea(StackArgSize);
1992
1993   return Chain;
1994 }
1995
1996 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
1997                                                 SelectionDAG &DAG, SDLoc DL,
1998                                                 SDValue &Chain) const {
1999   MachineFunction &MF = DAG.getMachineFunction();
2000   MachineFrameInfo *MFI = MF.getFrameInfo();
2001   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2002
2003   SmallVector<SDValue, 8> MemOps;
2004
2005   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2006                                           AArch64::X3, AArch64::X4, AArch64::X5,
2007                                           AArch64::X6, AArch64::X7 };
2008   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2009   unsigned FirstVariadicGPR =
2010       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
2011
2012   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2013   int GPRIdx = 0;
2014   if (GPRSaveSize != 0) {
2015     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2016
2017     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2018
2019     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2020       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2021       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2022       SDValue Store =
2023           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2024                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2025       MemOps.push_back(Store);
2026       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2027                         DAG.getConstant(8, getPointerTy()));
2028     }
2029   }
2030   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2031   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2032
2033   if (Subtarget->hasFPARMv8()) {
2034     static const MCPhysReg FPRArgRegs[] = {
2035         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2036         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2037     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2038     unsigned FirstVariadicFPR =
2039         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
2040
2041     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2042     int FPRIdx = 0;
2043     if (FPRSaveSize != 0) {
2044       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2045
2046       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2047
2048       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2049         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2050         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2051
2052         SDValue Store =
2053             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2054                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2055         MemOps.push_back(Store);
2056         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2057                           DAG.getConstant(16, getPointerTy()));
2058       }
2059     }
2060     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2061     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2062   }
2063
2064   if (!MemOps.empty()) {
2065     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2066   }
2067 }
2068
2069 /// LowerCallResult - Lower the result values of a call into the
2070 /// appropriate copies out of appropriate physical registers.
2071 SDValue AArch64TargetLowering::LowerCallResult(
2072     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2073     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2074     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2075     SDValue ThisVal) const {
2076   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2077                           ? RetCC_AArch64_WebKit_JS
2078                           : RetCC_AArch64_AAPCS;
2079   // Assign locations to each value returned by this call.
2080   SmallVector<CCValAssign, 16> RVLocs;
2081   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2082                  *DAG.getContext());
2083   CCInfo.AnalyzeCallResult(Ins, RetCC);
2084
2085   // Copy all of the result registers out of their specified physreg.
2086   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2087     CCValAssign VA = RVLocs[i];
2088
2089     // Pass 'this' value directly from the argument to return value, to avoid
2090     // reg unit interference
2091     if (i == 0 && isThisReturn) {
2092       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2093              "unexpected return calling convention register assignment");
2094       InVals.push_back(ThisVal);
2095       continue;
2096     }
2097
2098     SDValue Val =
2099         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2100     Chain = Val.getValue(1);
2101     InFlag = Val.getValue(2);
2102
2103     switch (VA.getLocInfo()) {
2104     default:
2105       llvm_unreachable("Unknown loc info!");
2106     case CCValAssign::Full:
2107       break;
2108     case CCValAssign::BCvt:
2109       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2110       break;
2111     }
2112
2113     InVals.push_back(Val);
2114   }
2115
2116   return Chain;
2117 }
2118
2119 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2120     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2121     bool isCalleeStructRet, bool isCallerStructRet,
2122     const SmallVectorImpl<ISD::OutputArg> &Outs,
2123     const SmallVectorImpl<SDValue> &OutVals,
2124     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2125   // For CallingConv::C this function knows whether the ABI needs
2126   // changing. That's not true for other conventions so they will have to opt in
2127   // manually.
2128   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2129     return false;
2130
2131   const MachineFunction &MF = DAG.getMachineFunction();
2132   const Function *CallerF = MF.getFunction();
2133   CallingConv::ID CallerCC = CallerF->getCallingConv();
2134   bool CCMatch = CallerCC == CalleeCC;
2135
2136   // Byval parameters hand the function a pointer directly into the stack area
2137   // we want to reuse during a tail call. Working around this *is* possible (see
2138   // X86) but less efficient and uglier in LowerCall.
2139   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2140                                     e = CallerF->arg_end();
2141        i != e; ++i)
2142     if (i->hasByValAttr())
2143       return false;
2144
2145   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2146     if (IsTailCallConvention(CalleeCC) && CCMatch)
2147       return true;
2148     return false;
2149   }
2150
2151   // Externally-defined functions with weak linkage should not be
2152   // tail-called on AArch64 when the OS does not support dynamic
2153   // pre-emption of symbols, as the AAELF spec requires normal calls
2154   // to undefined weak functions to be replaced with a NOP or jump to the
2155   // next instruction. The behaviour of branch instructions in this
2156   // situation (as used for tail calls) is implementation-defined, so we
2157   // cannot rely on the linker replacing the tail call with a return.
2158   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2159     const GlobalValue *GV = G->getGlobal();
2160     if (GV->hasExternalWeakLinkage())
2161       return false;
2162   }
2163
2164   // Now we search for cases where we can use a tail call without changing the
2165   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2166   // concept.
2167
2168   // I want anyone implementing a new calling convention to think long and hard
2169   // about this assert.
2170   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2171          "Unexpected variadic calling convention");
2172
2173   if (isVarArg && !Outs.empty()) {
2174     // At least two cases here: if caller is fastcc then we can't have any
2175     // memory arguments (we'd be expected to clean up the stack afterwards). If
2176     // caller is C then we could potentially use its argument area.
2177
2178     // FIXME: for now we take the most conservative of these in both cases:
2179     // disallow all variadic memory operands.
2180     SmallVector<CCValAssign, 16> ArgLocs;
2181     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2182                    *DAG.getContext());
2183
2184     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2185     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2186       if (!ArgLocs[i].isRegLoc())
2187         return false;
2188   }
2189
2190   // If the calling conventions do not match, then we'd better make sure the
2191   // results are returned in the same way as what the caller expects.
2192   if (!CCMatch) {
2193     SmallVector<CCValAssign, 16> RVLocs1;
2194     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2195                     *DAG.getContext());
2196     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2197
2198     SmallVector<CCValAssign, 16> RVLocs2;
2199     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2200                     *DAG.getContext());
2201     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2202
2203     if (RVLocs1.size() != RVLocs2.size())
2204       return false;
2205     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2206       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2207         return false;
2208       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2209         return false;
2210       if (RVLocs1[i].isRegLoc()) {
2211         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2212           return false;
2213       } else {
2214         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2215           return false;
2216       }
2217     }
2218   }
2219
2220   // Nothing more to check if the callee is taking no arguments
2221   if (Outs.empty())
2222     return true;
2223
2224   SmallVector<CCValAssign, 16> ArgLocs;
2225   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2226                  *DAG.getContext());
2227
2228   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2229
2230   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2231
2232   // If the stack arguments for this call would fit into our own save area then
2233   // the call can be made tail.
2234   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2235 }
2236
2237 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2238                                                    SelectionDAG &DAG,
2239                                                    MachineFrameInfo *MFI,
2240                                                    int ClobberedFI) const {
2241   SmallVector<SDValue, 8> ArgChains;
2242   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2243   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2244
2245   // Include the original chain at the beginning of the list. When this is
2246   // used by target LowerCall hooks, this helps legalize find the
2247   // CALLSEQ_BEGIN node.
2248   ArgChains.push_back(Chain);
2249
2250   // Add a chain value for each stack argument corresponding
2251   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2252                             UE = DAG.getEntryNode().getNode()->use_end();
2253        U != UE; ++U)
2254     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2255       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2256         if (FI->getIndex() < 0) {
2257           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2258           int64_t InLastByte = InFirstByte;
2259           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2260
2261           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2262               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2263             ArgChains.push_back(SDValue(L, 1));
2264         }
2265
2266   // Build a tokenfactor for all the chains.
2267   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2268 }
2269
2270 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2271                                                    bool TailCallOpt) const {
2272   return CallCC == CallingConv::Fast && TailCallOpt;
2273 }
2274
2275 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2276   return CallCC == CallingConv::Fast;
2277 }
2278
2279 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2280 /// and add input and output parameter nodes.
2281 SDValue
2282 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2283                                  SmallVectorImpl<SDValue> &InVals) const {
2284   SelectionDAG &DAG = CLI.DAG;
2285   SDLoc &DL = CLI.DL;
2286   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2287   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2288   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2289   SDValue Chain = CLI.Chain;
2290   SDValue Callee = CLI.Callee;
2291   bool &IsTailCall = CLI.IsTailCall;
2292   CallingConv::ID CallConv = CLI.CallConv;
2293   bool IsVarArg = CLI.IsVarArg;
2294
2295   MachineFunction &MF = DAG.getMachineFunction();
2296   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2297   bool IsThisReturn = false;
2298
2299   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2300   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2301   bool IsSibCall = false;
2302
2303   if (IsTailCall) {
2304     // Check if it's really possible to do a tail call.
2305     IsTailCall = isEligibleForTailCallOptimization(
2306         Callee, CallConv, IsVarArg, IsStructRet,
2307         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2308     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2309       report_fatal_error("failed to perform tail call elimination on a call "
2310                          "site marked musttail");
2311
2312     // A sibling call is one where we're under the usual C ABI and not planning
2313     // to change that but can still do a tail call:
2314     if (!TailCallOpt && IsTailCall)
2315       IsSibCall = true;
2316
2317     if (IsTailCall)
2318       ++NumTailCalls;
2319   }
2320
2321   // Analyze operands of the call, assigning locations to each operand.
2322   SmallVector<CCValAssign, 16> ArgLocs;
2323   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2324                  *DAG.getContext());
2325
2326   if (IsVarArg) {
2327     // Handle fixed and variable vector arguments differently.
2328     // Variable vector arguments always go into memory.
2329     unsigned NumArgs = Outs.size();
2330
2331     for (unsigned i = 0; i != NumArgs; ++i) {
2332       MVT ArgVT = Outs[i].VT;
2333       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2334       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2335                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2336       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2337       assert(!Res && "Call operand has unhandled type");
2338       (void)Res;
2339     }
2340   } else {
2341     // At this point, Outs[].VT may already be promoted to i32. To correctly
2342     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2343     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2344     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2345     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2346     // LocVT.
2347     unsigned NumArgs = Outs.size();
2348     for (unsigned i = 0; i != NumArgs; ++i) {
2349       MVT ValVT = Outs[i].VT;
2350       // Get type of the original argument.
2351       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2352                                   /*AllowUnknown*/ true);
2353       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2354       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2355       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2356       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2357         ValVT = MVT::i8;
2358       else if (ActualMVT == MVT::i16)
2359         ValVT = MVT::i16;
2360
2361       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2362       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2363       assert(!Res && "Call operand has unhandled type");
2364       (void)Res;
2365     }
2366   }
2367
2368   // Get a count of how many bytes are to be pushed on the stack.
2369   unsigned NumBytes = CCInfo.getNextStackOffset();
2370
2371   if (IsSibCall) {
2372     // Since we're not changing the ABI to make this a tail call, the memory
2373     // operands are already available in the caller's incoming argument space.
2374     NumBytes = 0;
2375   }
2376
2377   // FPDiff is the byte offset of the call's argument area from the callee's.
2378   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2379   // by this amount for a tail call. In a sibling call it must be 0 because the
2380   // caller will deallocate the entire stack and the callee still expects its
2381   // arguments to begin at SP+0. Completely unused for non-tail calls.
2382   int FPDiff = 0;
2383
2384   if (IsTailCall && !IsSibCall) {
2385     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2386
2387     // Since callee will pop argument stack as a tail call, we must keep the
2388     // popped size 16-byte aligned.
2389     NumBytes = RoundUpToAlignment(NumBytes, 16);
2390
2391     // FPDiff will be negative if this tail call requires more space than we
2392     // would automatically have in our incoming argument space. Positive if we
2393     // can actually shrink the stack.
2394     FPDiff = NumReusableBytes - NumBytes;
2395
2396     // The stack pointer must be 16-byte aligned at all times it's used for a
2397     // memory operation, which in practice means at *all* times and in
2398     // particular across call boundaries. Therefore our own arguments started at
2399     // a 16-byte aligned SP and the delta applied for the tail call should
2400     // satisfy the same constraint.
2401     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2402   }
2403
2404   // Adjust the stack pointer for the new arguments...
2405   // These operations are automatically eliminated by the prolog/epilog pass
2406   if (!IsSibCall)
2407     Chain =
2408         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2409
2410   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2411
2412   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2413   SmallVector<SDValue, 8> MemOpChains;
2414
2415   // Walk the register/memloc assignments, inserting copies/loads.
2416   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2417        ++i, ++realArgIdx) {
2418     CCValAssign &VA = ArgLocs[i];
2419     SDValue Arg = OutVals[realArgIdx];
2420     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2421
2422     // Promote the value if needed.
2423     switch (VA.getLocInfo()) {
2424     default:
2425       llvm_unreachable("Unknown loc info!");
2426     case CCValAssign::Full:
2427       break;
2428     case CCValAssign::SExt:
2429       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2430       break;
2431     case CCValAssign::ZExt:
2432       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2433       break;
2434     case CCValAssign::AExt:
2435       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2436         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2437         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2438         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2439       }
2440       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2441       break;
2442     case CCValAssign::BCvt:
2443       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2444       break;
2445     case CCValAssign::FPExt:
2446       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2447       break;
2448     }
2449
2450     if (VA.isRegLoc()) {
2451       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2452         assert(VA.getLocVT() == MVT::i64 &&
2453                "unexpected calling convention register assignment");
2454         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2455                "unexpected use of 'returned'");
2456         IsThisReturn = true;
2457       }
2458       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2459     } else {
2460       assert(VA.isMemLoc());
2461
2462       SDValue DstAddr;
2463       MachinePointerInfo DstInfo;
2464
2465       // FIXME: This works on big-endian for composite byvals, which are the
2466       // common case. It should also work for fundamental types too.
2467       uint32_t BEAlign = 0;
2468       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2469                                         : VA.getValVT().getSizeInBits();
2470       OpSize = (OpSize + 7) / 8;
2471       if (!Subtarget->isLittleEndian() && !Flags.isByVal()) {
2472         if (OpSize < 8)
2473           BEAlign = 8 - OpSize;
2474       }
2475       unsigned LocMemOffset = VA.getLocMemOffset();
2476       int32_t Offset = LocMemOffset + BEAlign;
2477       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2478       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2479
2480       if (IsTailCall) {
2481         Offset = Offset + FPDiff;
2482         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2483
2484         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2485         DstInfo = MachinePointerInfo::getFixedStack(FI);
2486
2487         // Make sure any stack arguments overlapping with where we're storing
2488         // are loaded before this eventual operation. Otherwise they'll be
2489         // clobbered.
2490         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2491       } else {
2492         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2493
2494         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2495         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2496       }
2497
2498       if (Outs[i].Flags.isByVal()) {
2499         SDValue SizeNode =
2500             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2501         SDValue Cpy = DAG.getMemcpy(
2502             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2503             /*isVol = */ false,
2504             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2505
2506         MemOpChains.push_back(Cpy);
2507       } else {
2508         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2509         // promoted to a legal register type i32, we should truncate Arg back to
2510         // i1/i8/i16.
2511         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2512             VA.getValVT() == MVT::i16)
2513           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2514
2515         SDValue Store =
2516             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2517         MemOpChains.push_back(Store);
2518       }
2519     }
2520   }
2521
2522   if (!MemOpChains.empty())
2523     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2524
2525   // Build a sequence of copy-to-reg nodes chained together with token chain
2526   // and flag operands which copy the outgoing args into the appropriate regs.
2527   SDValue InFlag;
2528   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2529     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2530                              RegsToPass[i].second, InFlag);
2531     InFlag = Chain.getValue(1);
2532   }
2533
2534   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2535   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2536   // node so that legalize doesn't hack it.
2537   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2538       Subtarget->isTargetMachO()) {
2539     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2540       const GlobalValue *GV = G->getGlobal();
2541       bool InternalLinkage = GV->hasInternalLinkage();
2542       if (InternalLinkage)
2543         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2544       else {
2545         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2546                                             AArch64II::MO_GOT);
2547         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2548       }
2549     } else if (ExternalSymbolSDNode *S =
2550                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2551       const char *Sym = S->getSymbol();
2552       Callee =
2553           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2554       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2555     }
2556   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2557     const GlobalValue *GV = G->getGlobal();
2558     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2559   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2560     const char *Sym = S->getSymbol();
2561     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2562   }
2563
2564   // We don't usually want to end the call-sequence here because we would tidy
2565   // the frame up *after* the call, however in the ABI-changing tail-call case
2566   // we've carefully laid out the parameters so that when sp is reset they'll be
2567   // in the correct location.
2568   if (IsTailCall && !IsSibCall) {
2569     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2570                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2571     InFlag = Chain.getValue(1);
2572   }
2573
2574   std::vector<SDValue> Ops;
2575   Ops.push_back(Chain);
2576   Ops.push_back(Callee);
2577
2578   if (IsTailCall) {
2579     // Each tail call may have to adjust the stack by a different amount, so
2580     // this information must travel along with the operation for eventual
2581     // consumption by emitEpilogue.
2582     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2583   }
2584
2585   // Add argument registers to the end of the list so that they are known live
2586   // into the call.
2587   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2588     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2589                                   RegsToPass[i].second.getValueType()));
2590
2591   // Add a register mask operand representing the call-preserved registers.
2592   const uint32_t *Mask;
2593   const TargetRegisterInfo *TRI =
2594       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2595   const AArch64RegisterInfo *ARI =
2596       static_cast<const AArch64RegisterInfo *>(TRI);
2597   if (IsThisReturn) {
2598     // For 'this' returns, use the X0-preserving mask if applicable
2599     Mask = ARI->getThisReturnPreservedMask(CallConv);
2600     if (!Mask) {
2601       IsThisReturn = false;
2602       Mask = ARI->getCallPreservedMask(CallConv);
2603     }
2604   } else
2605     Mask = ARI->getCallPreservedMask(CallConv);
2606
2607   assert(Mask && "Missing call preserved mask for calling convention");
2608   Ops.push_back(DAG.getRegisterMask(Mask));
2609
2610   if (InFlag.getNode())
2611     Ops.push_back(InFlag);
2612
2613   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2614
2615   // If we're doing a tall call, use a TC_RETURN here rather than an
2616   // actual call instruction.
2617   if (IsTailCall)
2618     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2619
2620   // Returns a chain and a flag for retval copy to use.
2621   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2622   InFlag = Chain.getValue(1);
2623
2624   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2625                                 ? RoundUpToAlignment(NumBytes, 16)
2626                                 : 0;
2627
2628   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2629                              DAG.getIntPtrConstant(CalleePopBytes, true),
2630                              InFlag, DL);
2631   if (!Ins.empty())
2632     InFlag = Chain.getValue(1);
2633
2634   // Handle result values, copying them out of physregs into vregs that we
2635   // return.
2636   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2637                          InVals, IsThisReturn,
2638                          IsThisReturn ? OutVals[0] : SDValue());
2639 }
2640
2641 bool AArch64TargetLowering::CanLowerReturn(
2642     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2643     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2644   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2645                           ? RetCC_AArch64_WebKit_JS
2646                           : RetCC_AArch64_AAPCS;
2647   SmallVector<CCValAssign, 16> RVLocs;
2648   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2649   return CCInfo.CheckReturn(Outs, RetCC);
2650 }
2651
2652 SDValue
2653 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2654                                    bool isVarArg,
2655                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2656                                    const SmallVectorImpl<SDValue> &OutVals,
2657                                    SDLoc DL, SelectionDAG &DAG) const {
2658   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2659                           ? RetCC_AArch64_WebKit_JS
2660                           : RetCC_AArch64_AAPCS;
2661   SmallVector<CCValAssign, 16> RVLocs;
2662   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2663                  *DAG.getContext());
2664   CCInfo.AnalyzeReturn(Outs, RetCC);
2665
2666   // Copy the result values into the output registers.
2667   SDValue Flag;
2668   SmallVector<SDValue, 4> RetOps(1, Chain);
2669   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2670        ++i, ++realRVLocIdx) {
2671     CCValAssign &VA = RVLocs[i];
2672     assert(VA.isRegLoc() && "Can only return in registers!");
2673     SDValue Arg = OutVals[realRVLocIdx];
2674
2675     switch (VA.getLocInfo()) {
2676     default:
2677       llvm_unreachable("Unknown loc info!");
2678     case CCValAssign::Full:
2679       if (Outs[i].ArgVT == MVT::i1) {
2680         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2681         // value. This is strictly redundant on Darwin (which uses "zeroext
2682         // i1"), but will be optimised out before ISel.
2683         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2684         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2685       }
2686       break;
2687     case CCValAssign::BCvt:
2688       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2689       break;
2690     }
2691
2692     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2693     Flag = Chain.getValue(1);
2694     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2695   }
2696
2697   RetOps[0] = Chain; // Update chain.
2698
2699   // Add the flag if we have it.
2700   if (Flag.getNode())
2701     RetOps.push_back(Flag);
2702
2703   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2704 }
2705
2706 //===----------------------------------------------------------------------===//
2707 //  Other Lowering Code
2708 //===----------------------------------------------------------------------===//
2709
2710 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2711                                                   SelectionDAG &DAG) const {
2712   EVT PtrVT = getPointerTy();
2713   SDLoc DL(Op);
2714   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2715   const GlobalValue *GV = GN->getGlobal();
2716   unsigned char OpFlags =
2717       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2718
2719   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2720          "unexpected offset in global node");
2721
2722   // This also catched the large code model case for Darwin.
2723   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2724     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2725     // FIXME: Once remat is capable of dealing with instructions with register
2726     // operands, expand this into two nodes instead of using a wrapper node.
2727     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2728   }
2729
2730   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2731     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2732            "use of MO_CONSTPOOL only supported on small model");
2733     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2734     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2735     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2736     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2737     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2738     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2739                                      MachinePointerInfo::getConstantPool(),
2740                                      /*isVolatile=*/ false,
2741                                      /*isNonTemporal=*/ true,
2742                                      /*isInvariant=*/ true, 8);
2743     if (GN->getOffset() != 0)
2744       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2745                          DAG.getConstant(GN->getOffset(), PtrVT));
2746     return GlobalAddr;
2747   }
2748
2749   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2750     const unsigned char MO_NC = AArch64II::MO_NC;
2751     return DAG.getNode(
2752         AArch64ISD::WrapperLarge, DL, PtrVT,
2753         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2754         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2755         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2756         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2757   } else {
2758     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2759     // the only correct model on Darwin.
2760     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2761                                             OpFlags | AArch64II::MO_PAGE);
2762     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2763     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2764
2765     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2766     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2767   }
2768 }
2769
2770 /// \brief Convert a TLS address reference into the correct sequence of loads
2771 /// and calls to compute the variable's address (for Darwin, currently) and
2772 /// return an SDValue containing the final node.
2773
2774 /// Darwin only has one TLS scheme which must be capable of dealing with the
2775 /// fully general situation, in the worst case. This means:
2776 ///     + "extern __thread" declaration.
2777 ///     + Defined in a possibly unknown dynamic library.
2778 ///
2779 /// The general system is that each __thread variable has a [3 x i64] descriptor
2780 /// which contains information used by the runtime to calculate the address. The
2781 /// only part of this the compiler needs to know about is the first xword, which
2782 /// contains a function pointer that must be called with the address of the
2783 /// entire descriptor in "x0".
2784 ///
2785 /// Since this descriptor may be in a different unit, in general even the
2786 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2787 /// is:
2788 ///     adrp x0, _var@TLVPPAGE
2789 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2790 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2791 ///                                      ; the function pointer
2792 ///     blr x1                           ; Uses descriptor address in x0
2793 ///     ; Address of _var is now in x0.
2794 ///
2795 /// If the address of _var's descriptor *is* known to the linker, then it can
2796 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2797 /// a slight efficiency gain.
2798 SDValue
2799 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2800                                                    SelectionDAG &DAG) const {
2801   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2802
2803   SDLoc DL(Op);
2804   MVT PtrVT = getPointerTy();
2805   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2806
2807   SDValue TLVPAddr =
2808       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2809   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
2810
2811   // The first entry in the descriptor is a function pointer that we must call
2812   // to obtain the address of the variable.
2813   SDValue Chain = DAG.getEntryNode();
2814   SDValue FuncTLVGet =
2815       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
2816                   false, true, true, 8);
2817   Chain = FuncTLVGet.getValue(1);
2818
2819   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2820   MFI->setAdjustsStack(true);
2821
2822   // TLS calls preserve all registers except those that absolutely must be
2823   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2824   // silly).
2825   const TargetRegisterInfo *TRI =
2826       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2827   const AArch64RegisterInfo *ARI =
2828       static_cast<const AArch64RegisterInfo *>(TRI);
2829   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2830
2831   // Finally, we can make the call. This is just a degenerate version of a
2832   // normal AArch64 call node: x0 takes the address of the descriptor, and
2833   // returns the address of the variable in this thread.
2834   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
2835   Chain =
2836       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
2837                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
2838                   DAG.getRegisterMask(Mask), Chain.getValue(1));
2839   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
2840 }
2841
2842 /// When accessing thread-local variables under either the general-dynamic or
2843 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
2844 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
2845 /// is a function pointer to carry out the resolution. This function takes the
2846 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
2847 /// other registers (except LR, NZCV) are preserved.
2848 ///
2849 /// Thus, the ideal call sequence on AArch64 is:
2850 ///
2851 ///     adrp x0, :tlsdesc:thread_var
2852 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
2853 ///     add x0, x0, :tlsdesc_lo12:thread_var
2854 ///     .tlsdesccall thread_var
2855 ///     blr x8
2856 ///     (TPIDR_EL0 offset now in x0).
2857 ///
2858 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
2859 /// relocation to help the linker relax this sequence if it turns out to be too
2860 /// conservative.
2861 ///
2862 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
2863 /// is harmless.
2864 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
2865                                                    SDValue DescAddr, SDLoc DL,
2866                                                    SelectionDAG &DAG) const {
2867   EVT PtrVT = getPointerTy();
2868
2869   // The function we need to call is simply the first entry in the GOT for this
2870   // descriptor, load it in preparation.
2871   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
2872
2873   // TLS calls preserve all registers except those that absolutely must be
2874   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2875   // silly).
2876   const TargetRegisterInfo *TRI =
2877       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2878   const AArch64RegisterInfo *ARI =
2879       static_cast<const AArch64RegisterInfo *>(TRI);
2880   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2881
2882   // The function takes only one argument: the address of the descriptor itself
2883   // in X0.
2884   SDValue Glue, Chain;
2885   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
2886   Glue = Chain.getValue(1);
2887
2888   // We're now ready to populate the argument list, as with a normal call:
2889   SmallVector<SDValue, 6> Ops;
2890   Ops.push_back(Chain);
2891   Ops.push_back(Func);
2892   Ops.push_back(SymAddr);
2893   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
2894   Ops.push_back(DAG.getRegisterMask(Mask));
2895   Ops.push_back(Glue);
2896
2897   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2898   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
2899   Glue = Chain.getValue(1);
2900
2901   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
2902 }
2903
2904 SDValue
2905 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
2906                                                 SelectionDAG &DAG) const {
2907   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
2908   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2909          "ELF TLS only supported in small memory model");
2910   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2911
2912   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
2913
2914   SDValue TPOff;
2915   EVT PtrVT = getPointerTy();
2916   SDLoc DL(Op);
2917   const GlobalValue *GV = GA->getGlobal();
2918
2919   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
2920
2921   if (Model == TLSModel::LocalExec) {
2922     SDValue HiVar = DAG.getTargetGlobalAddress(
2923         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2924     SDValue LoVar = DAG.getTargetGlobalAddress(
2925         GV, DL, PtrVT, 0,
2926         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2927
2928     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2929                                        DAG.getTargetConstant(16, MVT::i32)),
2930                     0);
2931     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
2932                                        DAG.getTargetConstant(0, MVT::i32)),
2933                     0);
2934   } else if (Model == TLSModel::InitialExec) {
2935     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2936     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
2937   } else if (Model == TLSModel::LocalDynamic) {
2938     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
2939     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
2940     // the beginning of the module's TLS region, followed by a DTPREL offset
2941     // calculation.
2942
2943     // These accesses will need deduplicating if there's more than one.
2944     AArch64FunctionInfo *MFI =
2945         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
2946     MFI->incNumLocalDynamicTLSAccesses();
2947
2948     // Accesses used in this sequence go via the TLS descriptor which lives in
2949     // the GOT. Prepare an address we can use to handle this.
2950     SDValue HiDesc = DAG.getTargetExternalSymbol(
2951         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2952     SDValue LoDesc = DAG.getTargetExternalSymbol(
2953         "_TLS_MODULE_BASE_", PtrVT,
2954         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2955
2956     // First argument to the descriptor call is the address of the descriptor
2957     // itself.
2958     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2959     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2960
2961     // The call needs a relocation too for linker relaxation. It doesn't make
2962     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2963     // the address.
2964     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
2965                                                   AArch64II::MO_TLS);
2966
2967     // Now we can calculate the offset from TPIDR_EL0 to this module's
2968     // thread-local area.
2969     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2970
2971     // Now use :dtprel_whatever: operations to calculate this variable's offset
2972     // in its thread-storage area.
2973     SDValue HiVar = DAG.getTargetGlobalAddress(
2974         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2975     SDValue LoVar = DAG.getTargetGlobalAddress(
2976         GV, DL, MVT::i64, 0,
2977         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2978
2979     SDValue DTPOff =
2980         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2981                                    DAG.getTargetConstant(16, MVT::i32)),
2982                 0);
2983     DTPOff =
2984         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
2985                                    DAG.getTargetConstant(0, MVT::i32)),
2986                 0);
2987
2988     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
2989   } else if (Model == TLSModel::GeneralDynamic) {
2990     // Accesses used in this sequence go via the TLS descriptor which lives in
2991     // the GOT. Prepare an address we can use to handle this.
2992     SDValue HiDesc = DAG.getTargetGlobalAddress(
2993         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2994     SDValue LoDesc = DAG.getTargetGlobalAddress(
2995         GV, DL, PtrVT, 0,
2996         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2997
2998     // First argument to the descriptor call is the address of the descriptor
2999     // itself.
3000     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3001     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3002
3003     // The call needs a relocation too for linker relaxation. It doesn't make
3004     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3005     // the address.
3006     SDValue SymAddr =
3007         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3008
3009     // Finally we can make a call to calculate the offset from tpidr_el0.
3010     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3011   } else
3012     llvm_unreachable("Unsupported ELF TLS access model");
3013
3014   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3015 }
3016
3017 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3018                                                      SelectionDAG &DAG) const {
3019   if (Subtarget->isTargetDarwin())
3020     return LowerDarwinGlobalTLSAddress(Op, DAG);
3021   else if (Subtarget->isTargetELF())
3022     return LowerELFGlobalTLSAddress(Op, DAG);
3023
3024   llvm_unreachable("Unexpected platform trying to use TLS");
3025 }
3026 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3027   SDValue Chain = Op.getOperand(0);
3028   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3029   SDValue LHS = Op.getOperand(2);
3030   SDValue RHS = Op.getOperand(3);
3031   SDValue Dest = Op.getOperand(4);
3032   SDLoc dl(Op);
3033
3034   // Handle f128 first, since lowering it will result in comparing the return
3035   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3036   // is expecting to deal with.
3037   if (LHS.getValueType() == MVT::f128) {
3038     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3039
3040     // If softenSetCCOperands returned a scalar, we need to compare the result
3041     // against zero to select between true and false values.
3042     if (!RHS.getNode()) {
3043       RHS = DAG.getConstant(0, LHS.getValueType());
3044       CC = ISD::SETNE;
3045     }
3046   }
3047
3048   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3049   // instruction.
3050   unsigned Opc = LHS.getOpcode();
3051   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3052       cast<ConstantSDNode>(RHS)->isOne() &&
3053       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3054        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3055     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3056            "Unexpected condition code.");
3057     // Only lower legal XALUO ops.
3058     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3059       return SDValue();
3060
3061     // The actual operation with overflow check.
3062     AArch64CC::CondCode OFCC;
3063     SDValue Value, Overflow;
3064     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3065
3066     if (CC == ISD::SETNE)
3067       OFCC = getInvertedCondCode(OFCC);
3068     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3069
3070     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
3071                        CCVal, Overflow);
3072   }
3073
3074   if (LHS.getValueType().isInteger()) {
3075     assert((LHS.getValueType() == RHS.getValueType()) &&
3076            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3077
3078     // If the RHS of the comparison is zero, we can potentially fold this
3079     // to a specialized branch.
3080     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3081     if (RHSC && RHSC->getZExtValue() == 0) {
3082       if (CC == ISD::SETEQ) {
3083         // See if we can use a TBZ to fold in an AND as well.
3084         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3085         // out of bounds, a late MI-layer pass rewrites branches.
3086         // 403.gcc is an example that hits this case.
3087         if (LHS.getOpcode() == ISD::AND &&
3088             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3089             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3090           SDValue Test = LHS.getOperand(0);
3091           uint64_t Mask = LHS.getConstantOperandVal(1);
3092           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3093                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3094         }
3095
3096         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3097       } else if (CC == ISD::SETNE) {
3098         // See if we can use a TBZ to fold in an AND as well.
3099         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3100         // out of bounds, a late MI-layer pass rewrites branches.
3101         // 403.gcc is an example that hits this case.
3102         if (LHS.getOpcode() == ISD::AND &&
3103             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3104             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3105           SDValue Test = LHS.getOperand(0);
3106           uint64_t Mask = LHS.getConstantOperandVal(1);
3107           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3108                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3109         }
3110
3111         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3112       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3113         // Don't combine AND since emitComparison converts the AND to an ANDS
3114         // (a.k.a. TST) and the test in the test bit and branch instruction
3115         // becomes redundant.  This would also increase register pressure.
3116         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3117         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3118                            DAG.getConstant(Mask, MVT::i64), Dest);
3119       }
3120     }
3121     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3122         LHS.getOpcode() != ISD::AND) {
3123       // Don't combine AND since emitComparison converts the AND to an ANDS
3124       // (a.k.a. TST) and the test in the test bit and branch instruction
3125       // becomes redundant.  This would also increase register pressure.
3126       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3127       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3128                          DAG.getConstant(Mask, MVT::i64), Dest);
3129     }
3130
3131     SDValue CCVal;
3132     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3133     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3134                        Cmp);
3135   }
3136
3137   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3138
3139   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3140   // clean.  Some of them require two branches to implement.
3141   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3142   AArch64CC::CondCode CC1, CC2;
3143   changeFPCCToAArch64CC(CC, CC1, CC2);
3144   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3145   SDValue BR1 =
3146       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3147   if (CC2 != AArch64CC::AL) {
3148     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3149     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3150                        Cmp);
3151   }
3152
3153   return BR1;
3154 }
3155
3156 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3157                                               SelectionDAG &DAG) const {
3158   EVT VT = Op.getValueType();
3159   SDLoc DL(Op);
3160
3161   SDValue In1 = Op.getOperand(0);
3162   SDValue In2 = Op.getOperand(1);
3163   EVT SrcVT = In2.getValueType();
3164   if (SrcVT != VT) {
3165     if (SrcVT == MVT::f32 && VT == MVT::f64)
3166       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3167     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3168       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3169     else
3170       // FIXME: Src type is different, bail out for now. Can VT really be a
3171       // vector type?
3172       return SDValue();
3173   }
3174
3175   EVT VecVT;
3176   EVT EltVT;
3177   SDValue EltMask, VecVal1, VecVal2;
3178   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3179     EltVT = MVT::i32;
3180     VecVT = MVT::v4i32;
3181     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3182
3183     if (!VT.isVector()) {
3184       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3185                                           DAG.getUNDEF(VecVT), In1);
3186       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3187                                           DAG.getUNDEF(VecVT), In2);
3188     } else {
3189       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3190       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3191     }
3192   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3193     EltVT = MVT::i64;
3194     VecVT = MVT::v2i64;
3195
3196     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3197     // immediate moves cannot materialize that in a single instruction for
3198     // 64-bit elements. Instead, materialize zero and then negate it.
3199     EltMask = DAG.getConstant(0, EltVT);
3200
3201     if (!VT.isVector()) {
3202       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3203                                           DAG.getUNDEF(VecVT), In1);
3204       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3205                                           DAG.getUNDEF(VecVT), In2);
3206     } else {
3207       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3208       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3209     }
3210   } else {
3211     llvm_unreachable("Invalid type for copysign!");
3212   }
3213
3214   std::vector<SDValue> BuildVectorOps;
3215   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3216     BuildVectorOps.push_back(EltMask);
3217
3218   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3219
3220   // If we couldn't materialize the mask above, then the mask vector will be
3221   // the zero vector, and we need to negate it here.
3222   if (VT == MVT::f64 || VT == MVT::v2f64) {
3223     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3224     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3225     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3226   }
3227
3228   SDValue Sel =
3229       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3230
3231   if (VT == MVT::f32)
3232     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3233   else if (VT == MVT::f64)
3234     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3235   else
3236     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3237 }
3238
3239 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3240   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3241           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3242     return SDValue();
3243
3244   // While there is no integer popcount instruction, it can
3245   // be more efficiently lowered to the following sequence that uses
3246   // AdvSIMD registers/instructions as long as the copies to/from
3247   // the AdvSIMD registers are cheap.
3248   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3249   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3250   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3251   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3252   SDValue Val = Op.getOperand(0);
3253   SDLoc DL(Op);
3254   EVT VT = Op.getValueType();
3255   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3256
3257   SDValue VecVal;
3258   if (VT == MVT::i32) {
3259     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3260     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3261                                        VecVal);
3262   } else {
3263     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3264   }
3265
3266   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3267   SDValue UaddLV = DAG.getNode(
3268       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3269       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3270
3271   if (VT == MVT::i64)
3272     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3273   return UaddLV;
3274 }
3275
3276 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3277
3278   if (Op.getValueType().isVector())
3279     return LowerVSETCC(Op, DAG);
3280
3281   SDValue LHS = Op.getOperand(0);
3282   SDValue RHS = Op.getOperand(1);
3283   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3284   SDLoc dl(Op);
3285
3286   // We chose ZeroOrOneBooleanContents, so use zero and one.
3287   EVT VT = Op.getValueType();
3288   SDValue TVal = DAG.getConstant(1, VT);
3289   SDValue FVal = DAG.getConstant(0, VT);
3290
3291   // Handle f128 first, since one possible outcome is a normal integer
3292   // comparison which gets picked up by the next if statement.
3293   if (LHS.getValueType() == MVT::f128) {
3294     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3295
3296     // If softenSetCCOperands returned a scalar, use it.
3297     if (!RHS.getNode()) {
3298       assert(LHS.getValueType() == Op.getValueType() &&
3299              "Unexpected setcc expansion!");
3300       return LHS;
3301     }
3302   }
3303
3304   if (LHS.getValueType().isInteger()) {
3305     SDValue CCVal;
3306     SDValue Cmp =
3307         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3308
3309     // Note that we inverted the condition above, so we reverse the order of
3310     // the true and false operands here.  This will allow the setcc to be
3311     // matched to a single CSINC instruction.
3312     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3313   }
3314
3315   // Now we know we're dealing with FP values.
3316   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3317
3318   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3319   // and do the comparison.
3320   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3321
3322   AArch64CC::CondCode CC1, CC2;
3323   changeFPCCToAArch64CC(CC, CC1, CC2);
3324   if (CC2 == AArch64CC::AL) {
3325     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3326     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3327
3328     // Note that we inverted the condition above, so we reverse the order of
3329     // the true and false operands here.  This will allow the setcc to be
3330     // matched to a single CSINC instruction.
3331     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3332   } else {
3333     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3334     // totally clean.  Some of them require two CSELs to implement.  As is in
3335     // this case, we emit the first CSEL and then emit a second using the output
3336     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3337
3338     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3339     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3340     SDValue CS1 =
3341         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3342
3343     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3344     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3345   }
3346 }
3347
3348 /// A SELECT_CC operation is really some kind of max or min if both values being
3349 /// compared are, in some sense, equal to the results in either case. However,
3350 /// it is permissible to compare f32 values and produce directly extended f64
3351 /// values.
3352 ///
3353 /// Extending the comparison operands would also be allowed, but is less likely
3354 /// to happen in practice since their use is right here. Note that truncate
3355 /// operations would *not* be semantically equivalent.
3356 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3357   if (Cmp == Result)
3358     return true;
3359
3360   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3361   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3362   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3363       Result.getValueType() == MVT::f64) {
3364     bool Lossy;
3365     APFloat CmpVal = CCmp->getValueAPF();
3366     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3367     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3368   }
3369
3370   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3371 }
3372
3373 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3374                                            SelectionDAG &DAG) const {
3375   SDValue CC = Op->getOperand(0);
3376   SDValue TVal = Op->getOperand(1);
3377   SDValue FVal = Op->getOperand(2);
3378   SDLoc DL(Op);
3379
3380   unsigned Opc = CC.getOpcode();
3381   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3382   // instruction.
3383   if (CC.getResNo() == 1 &&
3384       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3385        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3386     // Only lower legal XALUO ops.
3387     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3388       return SDValue();
3389
3390     AArch64CC::CondCode OFCC;
3391     SDValue Value, Overflow;
3392     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3393     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3394
3395     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3396                        CCVal, Overflow);
3397   }
3398
3399   if (CC.getOpcode() == ISD::SETCC)
3400     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3401                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3402   else
3403     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3404                            FVal, ISD::SETNE);
3405 }
3406
3407 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3408                                               SelectionDAG &DAG) const {
3409   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3410   SDValue LHS = Op.getOperand(0);
3411   SDValue RHS = Op.getOperand(1);
3412   SDValue TVal = Op.getOperand(2);
3413   SDValue FVal = Op.getOperand(3);
3414   SDLoc dl(Op);
3415
3416   // Handle f128 first, because it will result in a comparison of some RTLIB
3417   // call result against zero.
3418   if (LHS.getValueType() == MVT::f128) {
3419     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3420
3421     // If softenSetCCOperands returned a scalar, we need to compare the result
3422     // against zero to select between true and false values.
3423     if (!RHS.getNode()) {
3424       RHS = DAG.getConstant(0, LHS.getValueType());
3425       CC = ISD::SETNE;
3426     }
3427   }
3428
3429   // Handle integers first.
3430   if (LHS.getValueType().isInteger()) {
3431     assert((LHS.getValueType() == RHS.getValueType()) &&
3432            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3433
3434     unsigned Opcode = AArch64ISD::CSEL;
3435
3436     // If both the TVal and the FVal are constants, see if we can swap them in
3437     // order to for a CSINV or CSINC out of them.
3438     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3439     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3440
3441     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3442       std::swap(TVal, FVal);
3443       std::swap(CTVal, CFVal);
3444       CC = ISD::getSetCCInverse(CC, true);
3445     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3446       std::swap(TVal, FVal);
3447       std::swap(CTVal, CFVal);
3448       CC = ISD::getSetCCInverse(CC, true);
3449     } else if (TVal.getOpcode() == ISD::XOR) {
3450       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3451       // with a CSINV rather than a CSEL.
3452       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3453
3454       if (CVal && CVal->isAllOnesValue()) {
3455         std::swap(TVal, FVal);
3456         std::swap(CTVal, CFVal);
3457         CC = ISD::getSetCCInverse(CC, true);
3458       }
3459     } else if (TVal.getOpcode() == ISD::SUB) {
3460       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3461       // that we can match with a CSNEG rather than a CSEL.
3462       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3463
3464       if (CVal && CVal->isNullValue()) {
3465         std::swap(TVal, FVal);
3466         std::swap(CTVal, CFVal);
3467         CC = ISD::getSetCCInverse(CC, true);
3468       }
3469     } else if (CTVal && CFVal) {
3470       const int64_t TrueVal = CTVal->getSExtValue();
3471       const int64_t FalseVal = CFVal->getSExtValue();
3472       bool Swap = false;
3473
3474       // If both TVal and FVal are constants, see if FVal is the
3475       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3476       // instead of a CSEL in that case.
3477       if (TrueVal == ~FalseVal) {
3478         Opcode = AArch64ISD::CSINV;
3479       } else if (TrueVal == -FalseVal) {
3480         Opcode = AArch64ISD::CSNEG;
3481       } else if (TVal.getValueType() == MVT::i32) {
3482         // If our operands are only 32-bit wide, make sure we use 32-bit
3483         // arithmetic for the check whether we can use CSINC. This ensures that
3484         // the addition in the check will wrap around properly in case there is
3485         // an overflow (which would not be the case if we do the check with
3486         // 64-bit arithmetic).
3487         const uint32_t TrueVal32 = CTVal->getZExtValue();
3488         const uint32_t FalseVal32 = CFVal->getZExtValue();
3489
3490         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3491           Opcode = AArch64ISD::CSINC;
3492
3493           if (TrueVal32 > FalseVal32) {
3494             Swap = true;
3495           }
3496         }
3497         // 64-bit check whether we can use CSINC.
3498       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3499         Opcode = AArch64ISD::CSINC;
3500
3501         if (TrueVal > FalseVal) {
3502           Swap = true;
3503         }
3504       }
3505
3506       // Swap TVal and FVal if necessary.
3507       if (Swap) {
3508         std::swap(TVal, FVal);
3509         std::swap(CTVal, CFVal);
3510         CC = ISD::getSetCCInverse(CC, true);
3511       }
3512
3513       if (Opcode != AArch64ISD::CSEL) {
3514         // Drop FVal since we can get its value by simply inverting/negating
3515         // TVal.
3516         FVal = TVal;
3517       }
3518     }
3519
3520     SDValue CCVal;
3521     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3522
3523     EVT VT = Op.getValueType();
3524     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3525   }
3526
3527   // Now we know we're dealing with FP values.
3528   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3529   assert(LHS.getValueType() == RHS.getValueType());
3530   EVT VT = Op.getValueType();
3531
3532   // Try to match this select into a max/min operation, which have dedicated
3533   // opcode in the instruction set.
3534   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3535   // in no-NaNs mode.
3536   if (getTargetMachine().Options.NoNaNsFPMath) {
3537     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3538     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3539         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3540       CC = ISD::getSetCCSwappedOperands(CC);
3541       std::swap(MinMaxLHS, MinMaxRHS);
3542     }
3543
3544     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3545         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3546       switch (CC) {
3547       default:
3548         break;
3549       case ISD::SETGT:
3550       case ISD::SETGE:
3551       case ISD::SETUGT:
3552       case ISD::SETUGE:
3553       case ISD::SETOGT:
3554       case ISD::SETOGE:
3555         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3556         break;
3557       case ISD::SETLT:
3558       case ISD::SETLE:
3559       case ISD::SETULT:
3560       case ISD::SETULE:
3561       case ISD::SETOLT:
3562       case ISD::SETOLE:
3563         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3564         break;
3565       }
3566     }
3567   }
3568
3569   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3570   // and do the comparison.
3571   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3572
3573   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3574   // clean.  Some of them require two CSELs to implement.
3575   AArch64CC::CondCode CC1, CC2;
3576   changeFPCCToAArch64CC(CC, CC1, CC2);
3577   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3578   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3579
3580   // If we need a second CSEL, emit it, using the output of the first as the
3581   // RHS.  We're effectively OR'ing the two CC's together.
3582   if (CC2 != AArch64CC::AL) {
3583     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3584     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3585   }
3586
3587   // Otherwise, return the output of the first CSEL.
3588   return CS1;
3589 }
3590
3591 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3592                                               SelectionDAG &DAG) const {
3593   // Jump table entries as PC relative offsets. No additional tweaking
3594   // is necessary here. Just get the address of the jump table.
3595   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3596   EVT PtrVT = getPointerTy();
3597   SDLoc DL(Op);
3598
3599   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3600       !Subtarget->isTargetMachO()) {
3601     const unsigned char MO_NC = AArch64II::MO_NC;
3602     return DAG.getNode(
3603         AArch64ISD::WrapperLarge, DL, PtrVT,
3604         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3605         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3606         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3607         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3608                                AArch64II::MO_G0 | MO_NC));
3609   }
3610
3611   SDValue Hi =
3612       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3613   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3614                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3615   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3616   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3617 }
3618
3619 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3620                                                  SelectionDAG &DAG) const {
3621   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3622   EVT PtrVT = getPointerTy();
3623   SDLoc DL(Op);
3624
3625   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3626     // Use the GOT for the large code model on iOS.
3627     if (Subtarget->isTargetMachO()) {
3628       SDValue GotAddr = DAG.getTargetConstantPool(
3629           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3630           AArch64II::MO_GOT);
3631       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3632     }
3633
3634     const unsigned char MO_NC = AArch64II::MO_NC;
3635     return DAG.getNode(
3636         AArch64ISD::WrapperLarge, DL, PtrVT,
3637         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3638                                   CP->getOffset(), AArch64II::MO_G3),
3639         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3640                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3641         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3642                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3643         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3644                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3645   } else {
3646     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3647     // ELF, the only valid one on Darwin.
3648     SDValue Hi =
3649         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3650                                   CP->getOffset(), AArch64II::MO_PAGE);
3651     SDValue Lo = DAG.getTargetConstantPool(
3652         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3653         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3654
3655     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3656     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3657   }
3658 }
3659
3660 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3661                                                SelectionDAG &DAG) const {
3662   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3663   EVT PtrVT = getPointerTy();
3664   SDLoc DL(Op);
3665   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3666       !Subtarget->isTargetMachO()) {
3667     const unsigned char MO_NC = AArch64II::MO_NC;
3668     return DAG.getNode(
3669         AArch64ISD::WrapperLarge, DL, PtrVT,
3670         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3671         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3672         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3673         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3674   } else {
3675     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3676     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3677                                                              AArch64II::MO_NC);
3678     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3679     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3680   }
3681 }
3682
3683 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3684                                                  SelectionDAG &DAG) const {
3685   AArch64FunctionInfo *FuncInfo =
3686       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3687
3688   SDLoc DL(Op);
3689   SDValue FR =
3690       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3691   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3692   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3693                       MachinePointerInfo(SV), false, false, 0);
3694 }
3695
3696 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3697                                                 SelectionDAG &DAG) const {
3698   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3699   // Standard, section B.3.
3700   MachineFunction &MF = DAG.getMachineFunction();
3701   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3702   SDLoc DL(Op);
3703
3704   SDValue Chain = Op.getOperand(0);
3705   SDValue VAList = Op.getOperand(1);
3706   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3707   SmallVector<SDValue, 4> MemOps;
3708
3709   // void *__stack at offset 0
3710   SDValue Stack =
3711       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3712   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3713                                 MachinePointerInfo(SV), false, false, 8));
3714
3715   // void *__gr_top at offset 8
3716   int GPRSize = FuncInfo->getVarArgsGPRSize();
3717   if (GPRSize > 0) {
3718     SDValue GRTop, GRTopAddr;
3719
3720     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3721                             DAG.getConstant(8, getPointerTy()));
3722
3723     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3724     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3725                         DAG.getConstant(GPRSize, getPointerTy()));
3726
3727     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3728                                   MachinePointerInfo(SV, 8), false, false, 8));
3729   }
3730
3731   // void *__vr_top at offset 16
3732   int FPRSize = FuncInfo->getVarArgsFPRSize();
3733   if (FPRSize > 0) {
3734     SDValue VRTop, VRTopAddr;
3735     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3736                             DAG.getConstant(16, getPointerTy()));
3737
3738     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3739     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3740                         DAG.getConstant(FPRSize, getPointerTy()));
3741
3742     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3743                                   MachinePointerInfo(SV, 16), false, false, 8));
3744   }
3745
3746   // int __gr_offs at offset 24
3747   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3748                                    DAG.getConstant(24, getPointerTy()));
3749   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3750                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3751                                 false, 4));
3752
3753   // int __vr_offs at offset 28
3754   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3755                                    DAG.getConstant(28, getPointerTy()));
3756   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3757                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3758                                 false, 4));
3759
3760   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3761 }
3762
3763 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3764                                             SelectionDAG &DAG) const {
3765   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3766                                      : LowerAAPCS_VASTART(Op, DAG);
3767 }
3768
3769 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3770                                            SelectionDAG &DAG) const {
3771   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3772   // pointer.
3773   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3774   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3775   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3776
3777   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3778                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3779                        8, false, false, MachinePointerInfo(DestSV),
3780                        MachinePointerInfo(SrcSV));
3781 }
3782
3783 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3784   assert(Subtarget->isTargetDarwin() &&
3785          "automatic va_arg instruction only works on Darwin");
3786
3787   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3788   EVT VT = Op.getValueType();
3789   SDLoc DL(Op);
3790   SDValue Chain = Op.getOperand(0);
3791   SDValue Addr = Op.getOperand(1);
3792   unsigned Align = Op.getConstantOperandVal(3);
3793
3794   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3795                                MachinePointerInfo(V), false, false, false, 0);
3796   Chain = VAList.getValue(1);
3797
3798   if (Align > 8) {
3799     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3800     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3801                          DAG.getConstant(Align - 1, getPointerTy()));
3802     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3803                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3804   }
3805
3806   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3807   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3808
3809   // Scalar integer and FP values smaller than 64 bits are implicitly extended
3810   // up to 64 bits.  At the very least, we have to increase the striding of the
3811   // vaargs list to match this, and for FP values we need to introduce
3812   // FP_ROUND nodes as well.
3813   if (VT.isInteger() && !VT.isVector())
3814     ArgSize = 8;
3815   bool NeedFPTrunc = false;
3816   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
3817     ArgSize = 8;
3818     NeedFPTrunc = true;
3819   }
3820
3821   // Increment the pointer, VAList, to the next vaarg
3822   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3823                                DAG.getConstant(ArgSize, getPointerTy()));
3824   // Store the incremented VAList to the legalized pointer
3825   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
3826                                  false, false, 0);
3827
3828   // Load the actual argument out of the pointer VAList
3829   if (NeedFPTrunc) {
3830     // Load the value as an f64.
3831     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
3832                                  MachinePointerInfo(), false, false, false, 0);
3833     // Round the value down to an f32.
3834     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
3835                                    DAG.getIntPtrConstant(1));
3836     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
3837     // Merge the rounded value with the chain output of the load.
3838     return DAG.getMergeValues(Ops, DL);
3839   }
3840
3841   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
3842                      false, false, 0);
3843 }
3844
3845 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
3846                                               SelectionDAG &DAG) const {
3847   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3848   MFI->setFrameAddressIsTaken(true);
3849
3850   EVT VT = Op.getValueType();
3851   SDLoc DL(Op);
3852   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3853   SDValue FrameAddr =
3854       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
3855   while (Depth--)
3856     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
3857                             MachinePointerInfo(), false, false, false, 0);
3858   return FrameAddr;
3859 }
3860
3861 // FIXME? Maybe this could be a TableGen attribute on some registers and
3862 // this table could be generated automatically from RegInfo.
3863 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
3864                                                   EVT VT) const {
3865   unsigned Reg = StringSwitch<unsigned>(RegName)
3866                        .Case("sp", AArch64::SP)
3867                        .Default(0);
3868   if (Reg)
3869     return Reg;
3870   report_fatal_error("Invalid register name global variable");
3871 }
3872
3873 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
3874                                                SelectionDAG &DAG) const {
3875   MachineFunction &MF = DAG.getMachineFunction();
3876   MachineFrameInfo *MFI = MF.getFrameInfo();
3877   MFI->setReturnAddressIsTaken(true);
3878
3879   EVT VT = Op.getValueType();
3880   SDLoc DL(Op);
3881   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3882   if (Depth) {
3883     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3884     SDValue Offset = DAG.getConstant(8, getPointerTy());
3885     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
3886                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
3887                        MachinePointerInfo(), false, false, false, 0);
3888   }
3889
3890   // Return LR, which contains the return address. Mark it an implicit live-in.
3891   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
3892   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
3893 }
3894
3895 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3896 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3897 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
3898                                                     SelectionDAG &DAG) const {
3899   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3900   EVT VT = Op.getValueType();
3901   unsigned VTBits = VT.getSizeInBits();
3902   SDLoc dl(Op);
3903   SDValue ShOpLo = Op.getOperand(0);
3904   SDValue ShOpHi = Op.getOperand(1);
3905   SDValue ShAmt = Op.getOperand(2);
3906   SDValue ARMcc;
3907   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3908
3909   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3910
3911   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3912                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3913   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3914   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3915                                    DAG.getConstant(VTBits, MVT::i64));
3916   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3917
3918   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3919                                ISD::SETGE, dl, DAG);
3920   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3921
3922   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3923   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3924   SDValue Lo =
3925       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3926
3927   // AArch64 shifts larger than the register width are wrapped rather than
3928   // clamped, so we can't just emit "hi >> x".
3929   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3930   SDValue TrueValHi = Opc == ISD::SRA
3931                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
3932                                         DAG.getConstant(VTBits - 1, MVT::i64))
3933                           : DAG.getConstant(0, VT);
3934   SDValue Hi =
3935       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
3936
3937   SDValue Ops[2] = { Lo, Hi };
3938   return DAG.getMergeValues(Ops, dl);
3939 }
3940
3941 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3942 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3943 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
3944                                                  SelectionDAG &DAG) const {
3945   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3946   EVT VT = Op.getValueType();
3947   unsigned VTBits = VT.getSizeInBits();
3948   SDLoc dl(Op);
3949   SDValue ShOpLo = Op.getOperand(0);
3950   SDValue ShOpHi = Op.getOperand(1);
3951   SDValue ShAmt = Op.getOperand(2);
3952   SDValue ARMcc;
3953
3954   assert(Op.getOpcode() == ISD::SHL_PARTS);
3955   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3956                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3957   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3958   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3959                                    DAG.getConstant(VTBits, MVT::i64));
3960   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3961   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3962
3963   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3964
3965   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3966                                ISD::SETGE, dl, DAG);
3967   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3968   SDValue Hi =
3969       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
3970
3971   // AArch64 shifts of larger than register sizes are wrapped rather than
3972   // clamped, so we can't just emit "lo << a" if a is too big.
3973   SDValue TrueValLo = DAG.getConstant(0, VT);
3974   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3975   SDValue Lo =
3976       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3977
3978   SDValue Ops[2] = { Lo, Hi };
3979   return DAG.getMergeValues(Ops, dl);
3980 }
3981
3982 bool AArch64TargetLowering::isOffsetFoldingLegal(
3983     const GlobalAddressSDNode *GA) const {
3984   // The AArch64 target doesn't support folding offsets into global addresses.
3985   return false;
3986 }
3987
3988 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3989   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
3990   // FIXME: We should be able to handle f128 as well with a clever lowering.
3991   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
3992     return true;
3993
3994   if (VT == MVT::f64)
3995     return AArch64_AM::getFP64Imm(Imm) != -1;
3996   else if (VT == MVT::f32)
3997     return AArch64_AM::getFP32Imm(Imm) != -1;
3998   return false;
3999 }
4000
4001 //===----------------------------------------------------------------------===//
4002 //                          AArch64 Optimization Hooks
4003 //===----------------------------------------------------------------------===//
4004
4005 //===----------------------------------------------------------------------===//
4006 //                          AArch64 Inline Assembly Support
4007 //===----------------------------------------------------------------------===//
4008
4009 // Table of Constraints
4010 // TODO: This is the current set of constraints supported by ARM for the
4011 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4012 //
4013 // r - A general register
4014 // w - An FP/SIMD register of some size in the range v0-v31
4015 // x - An FP/SIMD register of some size in the range v0-v15
4016 // I - Constant that can be used with an ADD instruction
4017 // J - Constant that can be used with a SUB instruction
4018 // K - Constant that can be used with a 32-bit logical instruction
4019 // L - Constant that can be used with a 64-bit logical instruction
4020 // M - Constant that can be used as a 32-bit MOV immediate
4021 // N - Constant that can be used as a 64-bit MOV immediate
4022 // Q - A memory reference with base register and no offset
4023 // S - A symbolic address
4024 // Y - Floating point constant zero
4025 // Z - Integer constant zero
4026 //
4027 //   Note that general register operands will be output using their 64-bit x
4028 // register name, whatever the size of the variable, unless the asm operand
4029 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4030 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4031 // %q modifier.
4032
4033 /// getConstraintType - Given a constraint letter, return the type of
4034 /// constraint it is for this target.
4035 AArch64TargetLowering::ConstraintType
4036 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4037   if (Constraint.size() == 1) {
4038     switch (Constraint[0]) {
4039     default:
4040       break;
4041     case 'z':
4042       return C_Other;
4043     case 'x':
4044     case 'w':
4045       return C_RegisterClass;
4046     // An address with a single base register. Due to the way we
4047     // currently handle addresses it is the same as 'r'.
4048     case 'Q':
4049       return C_Memory;
4050     }
4051   }
4052   return TargetLowering::getConstraintType(Constraint);
4053 }
4054
4055 /// Examine constraint type and operand type and determine a weight value.
4056 /// This object must already have been set up with the operand type
4057 /// and the current alternative constraint selected.
4058 TargetLowering::ConstraintWeight
4059 AArch64TargetLowering::getSingleConstraintMatchWeight(
4060     AsmOperandInfo &info, const char *constraint) const {
4061   ConstraintWeight weight = CW_Invalid;
4062   Value *CallOperandVal = info.CallOperandVal;
4063   // If we don't have a value, we can't do a match,
4064   // but allow it at the lowest weight.
4065   if (!CallOperandVal)
4066     return CW_Default;
4067   Type *type = CallOperandVal->getType();
4068   // Look at the constraint type.
4069   switch (*constraint) {
4070   default:
4071     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4072     break;
4073   case 'x':
4074   case 'w':
4075     if (type->isFloatingPointTy() || type->isVectorTy())
4076       weight = CW_Register;
4077     break;
4078   case 'z':
4079     weight = CW_Constant;
4080     break;
4081   }
4082   return weight;
4083 }
4084
4085 std::pair<unsigned, const TargetRegisterClass *>
4086 AArch64TargetLowering::getRegForInlineAsmConstraint(
4087     const std::string &Constraint, MVT VT) const {
4088   if (Constraint.size() == 1) {
4089     switch (Constraint[0]) {
4090     case 'r':
4091       if (VT.getSizeInBits() == 64)
4092         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4093       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4094     case 'w':
4095       if (VT == MVT::f32)
4096         return std::make_pair(0U, &AArch64::FPR32RegClass);
4097       if (VT.getSizeInBits() == 64)
4098         return std::make_pair(0U, &AArch64::FPR64RegClass);
4099       if (VT.getSizeInBits() == 128)
4100         return std::make_pair(0U, &AArch64::FPR128RegClass);
4101       break;
4102     // The instructions that this constraint is designed for can
4103     // only take 128-bit registers so just use that regclass.
4104     case 'x':
4105       if (VT.getSizeInBits() == 128)
4106         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4107       break;
4108     }
4109   }
4110   if (StringRef("{cc}").equals_lower(Constraint))
4111     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4112
4113   // Use the default implementation in TargetLowering to convert the register
4114   // constraint into a member of a register class.
4115   std::pair<unsigned, const TargetRegisterClass *> Res;
4116   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4117
4118   // Not found as a standard register?
4119   if (!Res.second) {
4120     unsigned Size = Constraint.size();
4121     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4122         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4123       const std::string Reg =
4124           std::string(&Constraint[2], &Constraint[Size - 1]);
4125       int RegNo = atoi(Reg.c_str());
4126       if (RegNo >= 0 && RegNo <= 31) {
4127         // v0 - v31 are aliases of q0 - q31.
4128         // By default we'll emit v0-v31 for this unless there's a modifier where
4129         // we'll emit the correct register as well.
4130         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4131         Res.second = &AArch64::FPR128RegClass;
4132       }
4133     }
4134   }
4135
4136   return Res;
4137 }
4138
4139 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4140 /// vector.  If it is invalid, don't add anything to Ops.
4141 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4142     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4143     SelectionDAG &DAG) const {
4144   SDValue Result;
4145
4146   // Currently only support length 1 constraints.
4147   if (Constraint.length() != 1)
4148     return;
4149
4150   char ConstraintLetter = Constraint[0];
4151   switch (ConstraintLetter) {
4152   default:
4153     break;
4154
4155   // This set of constraints deal with valid constants for various instructions.
4156   // Validate and return a target constant for them if we can.
4157   case 'z': {
4158     // 'z' maps to xzr or wzr so it needs an input of 0.
4159     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4160     if (!C || C->getZExtValue() != 0)
4161       return;
4162
4163     if (Op.getValueType() == MVT::i64)
4164       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4165     else
4166       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4167     break;
4168   }
4169
4170   case 'I':
4171   case 'J':
4172   case 'K':
4173   case 'L':
4174   case 'M':
4175   case 'N':
4176     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4177     if (!C)
4178       return;
4179
4180     // Grab the value and do some validation.
4181     uint64_t CVal = C->getZExtValue();
4182     switch (ConstraintLetter) {
4183     // The I constraint applies only to simple ADD or SUB immediate operands:
4184     // i.e. 0 to 4095 with optional shift by 12
4185     // The J constraint applies only to ADD or SUB immediates that would be
4186     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4187     // instruction [or vice versa], in other words -1 to -4095 with optional
4188     // left shift by 12.
4189     case 'I':
4190       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4191         break;
4192       return;
4193     case 'J': {
4194       uint64_t NVal = -C->getSExtValue();
4195       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4196         CVal = C->getSExtValue();
4197         break;
4198       }
4199       return;
4200     }
4201     // The K and L constraints apply *only* to logical immediates, including
4202     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4203     // been removed and MOV should be used). So these constraints have to
4204     // distinguish between bit patterns that are valid 32-bit or 64-bit
4205     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4206     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4207     // versa.
4208     case 'K':
4209       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4210         break;
4211       return;
4212     case 'L':
4213       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4214         break;
4215       return;
4216     // The M and N constraints are a superset of K and L respectively, for use
4217     // with the MOV (immediate) alias. As well as the logical immediates they
4218     // also match 32 or 64-bit immediates that can be loaded either using a
4219     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4220     // (M) or 64-bit 0x1234000000000000 (N) etc.
4221     // As a note some of this code is liberally stolen from the asm parser.
4222     case 'M': {
4223       if (!isUInt<32>(CVal))
4224         return;
4225       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4226         break;
4227       if ((CVal & 0xFFFF) == CVal)
4228         break;
4229       if ((CVal & 0xFFFF0000ULL) == CVal)
4230         break;
4231       uint64_t NCVal = ~(uint32_t)CVal;
4232       if ((NCVal & 0xFFFFULL) == NCVal)
4233         break;
4234       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4235         break;
4236       return;
4237     }
4238     case 'N': {
4239       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4240         break;
4241       if ((CVal & 0xFFFFULL) == CVal)
4242         break;
4243       if ((CVal & 0xFFFF0000ULL) == CVal)
4244         break;
4245       if ((CVal & 0xFFFF00000000ULL) == CVal)
4246         break;
4247       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4248         break;
4249       uint64_t NCVal = ~CVal;
4250       if ((NCVal & 0xFFFFULL) == NCVal)
4251         break;
4252       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4253         break;
4254       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4255         break;
4256       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4257         break;
4258       return;
4259     }
4260     default:
4261       return;
4262     }
4263
4264     // All assembler immediates are 64-bit integers.
4265     Result = DAG.getTargetConstant(CVal, MVT::i64);
4266     break;
4267   }
4268
4269   if (Result.getNode()) {
4270     Ops.push_back(Result);
4271     return;
4272   }
4273
4274   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4275 }
4276
4277 //===----------------------------------------------------------------------===//
4278 //                     AArch64 Advanced SIMD Support
4279 //===----------------------------------------------------------------------===//
4280
4281 /// WidenVector - Given a value in the V64 register class, produce the
4282 /// equivalent value in the V128 register class.
4283 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4284   EVT VT = V64Reg.getValueType();
4285   unsigned NarrowSize = VT.getVectorNumElements();
4286   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4287   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4288   SDLoc DL(V64Reg);
4289
4290   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4291                      V64Reg, DAG.getConstant(0, MVT::i32));
4292 }
4293
4294 /// getExtFactor - Determine the adjustment factor for the position when
4295 /// generating an "extract from vector registers" instruction.
4296 static unsigned getExtFactor(SDValue &V) {
4297   EVT EltType = V.getValueType().getVectorElementType();
4298   return EltType.getSizeInBits() / 8;
4299 }
4300
4301 /// NarrowVector - Given a value in the V128 register class, produce the
4302 /// equivalent value in the V64 register class.
4303 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4304   EVT VT = V128Reg.getValueType();
4305   unsigned WideSize = VT.getVectorNumElements();
4306   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4307   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4308   SDLoc DL(V128Reg);
4309
4310   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4311 }
4312
4313 // Gather data to see if the operation can be modelled as a
4314 // shuffle in combination with VEXTs.
4315 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4316                                                   SelectionDAG &DAG) const {
4317   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4318   SDLoc dl(Op);
4319   EVT VT = Op.getValueType();
4320   unsigned NumElts = VT.getVectorNumElements();
4321
4322   struct ShuffleSourceInfo {
4323     SDValue Vec;
4324     unsigned MinElt;
4325     unsigned MaxElt;
4326
4327     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4328     // be compatible with the shuffle we intend to construct. As a result
4329     // ShuffleVec will be some sliding window into the original Vec.
4330     SDValue ShuffleVec;
4331
4332     // Code should guarantee that element i in Vec starts at element "WindowBase
4333     // + i * WindowScale in ShuffleVec".
4334     int WindowBase;
4335     int WindowScale;
4336
4337     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4338     ShuffleSourceInfo(SDValue Vec)
4339         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4340           WindowScale(1) {}
4341   };
4342
4343   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4344   // node.
4345   SmallVector<ShuffleSourceInfo, 2> Sources;
4346   for (unsigned i = 0; i < NumElts; ++i) {
4347     SDValue V = Op.getOperand(i);
4348     if (V.getOpcode() == ISD::UNDEF)
4349       continue;
4350     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4351       // A shuffle can only come from building a vector from various
4352       // elements of other vectors.
4353       return SDValue();
4354     }
4355
4356     // Add this element source to the list if it's not already there.
4357     SDValue SourceVec = V.getOperand(0);
4358     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4359     if (Source == Sources.end())
4360       Sources.push_back(ShuffleSourceInfo(SourceVec));
4361
4362     // Update the minimum and maximum lane number seen.
4363     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4364     Source->MinElt = std::min(Source->MinElt, EltNo);
4365     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4366   }
4367
4368   // Currently only do something sane when at most two source vectors
4369   // are involved.
4370   if (Sources.size() > 2)
4371     return SDValue();
4372
4373   // Find out the smallest element size among result and two sources, and use
4374   // it as element size to build the shuffle_vector.
4375   EVT SmallestEltTy = VT.getVectorElementType();
4376   for (auto &Source : Sources) {
4377     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4378     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4379       SmallestEltTy = SrcEltTy;
4380     }
4381   }
4382   unsigned ResMultiplier =
4383       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4384   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4385   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4386
4387   // If the source vector is too wide or too narrow, we may nevertheless be able
4388   // to construct a compatible shuffle either by concatenating it with UNDEF or
4389   // extracting a suitable range of elements.
4390   for (auto &Src : Sources) {
4391     EVT SrcVT = Src.ShuffleVec.getValueType();
4392
4393     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4394       continue;
4395
4396     // This stage of the search produces a source with the same element type as
4397     // the original, but with a total width matching the BUILD_VECTOR output.
4398     EVT EltVT = SrcVT.getVectorElementType();
4399     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT,
4400                                   VT.getSizeInBits() / EltVT.getSizeInBits());
4401
4402     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4403       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4404       // We can pad out the smaller vector for free, so if it's part of a
4405       // shuffle...
4406       Src.ShuffleVec =
4407           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4408                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4409       continue;
4410     }
4411
4412     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4413
4414     if (Src.MaxElt - Src.MinElt >= NumElts) {
4415       // Span too large for a VEXT to cope
4416       return SDValue();
4417     }
4418
4419     if (Src.MinElt >= NumElts) {
4420       // The extraction can just take the second half
4421       Src.ShuffleVec =
4422           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4423                       DAG.getIntPtrConstant(NumElts));
4424       Src.WindowBase = -NumElts;
4425     } else if (Src.MaxElt < NumElts) {
4426       // The extraction can just take the first half
4427       Src.ShuffleVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT,
4428                                    Src.ShuffleVec, DAG.getIntPtrConstant(0));
4429     } else {
4430       // An actual VEXT is needed
4431       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT,
4432                                      Src.ShuffleVec, DAG.getIntPtrConstant(0));
4433       SDValue VEXTSrc2 =
4434           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4435                       DAG.getIntPtrConstant(NumElts));
4436       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4437
4438       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4439                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4440       Src.WindowBase = -Src.MinElt;
4441     }
4442   }
4443
4444   // Another possible incompatibility occurs from the vector element types. We
4445   // can fix this by bitcasting the source vectors to the same type we intend
4446   // for the shuffle.
4447   for (auto &Src : Sources) {
4448     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4449     if (SrcEltTy == SmallestEltTy)
4450       continue;
4451     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4452     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4453     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4454     Src.WindowBase *= Src.WindowScale;
4455   }
4456
4457   // Final sanity check before we try to actually produce a shuffle.
4458   DEBUG(
4459     for (auto Src : Sources)
4460       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4461   );
4462
4463   // The stars all align, our next step is to produce the mask for the shuffle.
4464   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4465   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4466   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4467     SDValue Entry = Op.getOperand(i);
4468     if (Entry.getOpcode() == ISD::UNDEF)
4469       continue;
4470
4471     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4472     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4473
4474     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4475     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4476     // segment.
4477     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4478     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4479                                VT.getVectorElementType().getSizeInBits());
4480     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4481
4482     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4483     // starting at the appropriate offset.
4484     int *LaneMask = &Mask[i * ResMultiplier];
4485
4486     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4487     ExtractBase += NumElts * (Src - Sources.begin());
4488     for (int j = 0; j < LanesDefined; ++j)
4489       LaneMask[j] = ExtractBase + j;
4490   }
4491
4492   // Final check before we try to produce nonsense...
4493   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4494     return SDValue();
4495
4496   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4497   for (unsigned i = 0; i < Sources.size(); ++i)
4498     ShuffleOps[i] = Sources[i].ShuffleVec;
4499
4500   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4501                                          ShuffleOps[1], &Mask[0]);
4502   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4503 }
4504
4505 // check if an EXT instruction can handle the shuffle mask when the
4506 // vector sources of the shuffle are the same.
4507 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4508   unsigned NumElts = VT.getVectorNumElements();
4509
4510   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4511   if (M[0] < 0)
4512     return false;
4513
4514   Imm = M[0];
4515
4516   // If this is a VEXT shuffle, the immediate value is the index of the first
4517   // element.  The other shuffle indices must be the successive elements after
4518   // the first one.
4519   unsigned ExpectedElt = Imm;
4520   for (unsigned i = 1; i < NumElts; ++i) {
4521     // Increment the expected index.  If it wraps around, just follow it
4522     // back to index zero and keep going.
4523     ++ExpectedElt;
4524     if (ExpectedElt == NumElts)
4525       ExpectedElt = 0;
4526
4527     if (M[i] < 0)
4528       continue; // ignore UNDEF indices
4529     if (ExpectedElt != static_cast<unsigned>(M[i]))
4530       return false;
4531   }
4532
4533   return true;
4534 }
4535
4536 // check if an EXT instruction can handle the shuffle mask when the
4537 // vector sources of the shuffle are different.
4538 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4539                       unsigned &Imm) {
4540   // Look for the first non-undef element.
4541   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4542       [](int Elt) {return Elt >= 0;});
4543
4544   // Benefit form APInt to handle overflow when calculating expected element.
4545   unsigned NumElts = VT.getVectorNumElements();
4546   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4547   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4548   // The following shuffle indices must be the successive elements after the
4549   // first real element.
4550   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4551       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4552   if (FirstWrongElt != M.end())
4553     return false;
4554
4555   // The index of an EXT is the first element if it is not UNDEF.
4556   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4557   // value of the first element.  E.g.
4558   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4559   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4560   // ExpectedElt is the last mask index plus 1.
4561   Imm = ExpectedElt.getZExtValue();
4562
4563   // There are two difference cases requiring to reverse input vectors.
4564   // For example, for vector <4 x i32> we have the following cases,
4565   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4566   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4567   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4568   // to reverse two input vectors.
4569   if (Imm < NumElts)
4570     ReverseEXT = true;
4571   else
4572     Imm -= NumElts;
4573
4574   return true;
4575 }
4576
4577 /// isREVMask - Check if a vector shuffle corresponds to a REV
4578 /// instruction with the specified blocksize.  (The order of the elements
4579 /// within each block of the vector is reversed.)
4580 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4581   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4582          "Only possible block sizes for REV are: 16, 32, 64");
4583
4584   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4585   if (EltSz == 64)
4586     return false;
4587
4588   unsigned NumElts = VT.getVectorNumElements();
4589   unsigned BlockElts = M[0] + 1;
4590   // If the first shuffle index is UNDEF, be optimistic.
4591   if (M[0] < 0)
4592     BlockElts = BlockSize / EltSz;
4593
4594   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4595     return false;
4596
4597   for (unsigned i = 0; i < NumElts; ++i) {
4598     if (M[i] < 0)
4599       continue; // ignore UNDEF indices
4600     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4601       return false;
4602   }
4603
4604   return true;
4605 }
4606
4607 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4608   unsigned NumElts = VT.getVectorNumElements();
4609   WhichResult = (M[0] == 0 ? 0 : 1);
4610   unsigned Idx = WhichResult * NumElts / 2;
4611   for (unsigned i = 0; i != NumElts; i += 2) {
4612     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4613         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4614       return false;
4615     Idx += 1;
4616   }
4617
4618   return true;
4619 }
4620
4621 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4622   unsigned NumElts = VT.getVectorNumElements();
4623   WhichResult = (M[0] == 0 ? 0 : 1);
4624   for (unsigned i = 0; i != NumElts; ++i) {
4625     if (M[i] < 0)
4626       continue; // ignore UNDEF indices
4627     if ((unsigned)M[i] != 2 * i + WhichResult)
4628       return false;
4629   }
4630
4631   return true;
4632 }
4633
4634 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4635   unsigned NumElts = VT.getVectorNumElements();
4636   WhichResult = (M[0] == 0 ? 0 : 1);
4637   for (unsigned i = 0; i < NumElts; i += 2) {
4638     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4639         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4640       return false;
4641   }
4642   return true;
4643 }
4644
4645 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4646 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4647 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4648 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4649   unsigned NumElts = VT.getVectorNumElements();
4650   WhichResult = (M[0] == 0 ? 0 : 1);
4651   unsigned Idx = WhichResult * NumElts / 2;
4652   for (unsigned i = 0; i != NumElts; i += 2) {
4653     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4654         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4655       return false;
4656     Idx += 1;
4657   }
4658
4659   return true;
4660 }
4661
4662 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4663 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4664 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4665 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4666   unsigned Half = VT.getVectorNumElements() / 2;
4667   WhichResult = (M[0] == 0 ? 0 : 1);
4668   for (unsigned j = 0; j != 2; ++j) {
4669     unsigned Idx = WhichResult;
4670     for (unsigned i = 0; i != Half; ++i) {
4671       int MIdx = M[i + j * Half];
4672       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4673         return false;
4674       Idx += 2;
4675     }
4676   }
4677
4678   return true;
4679 }
4680
4681 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4682 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4683 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4684 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4685   unsigned NumElts = VT.getVectorNumElements();
4686   WhichResult = (M[0] == 0 ? 0 : 1);
4687   for (unsigned i = 0; i < NumElts; i += 2) {
4688     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4689         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4690       return false;
4691   }
4692   return true;
4693 }
4694
4695 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4696                       bool &DstIsLeft, int &Anomaly) {
4697   if (M.size() != static_cast<size_t>(NumInputElements))
4698     return false;
4699
4700   int NumLHSMatch = 0, NumRHSMatch = 0;
4701   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4702
4703   for (int i = 0; i < NumInputElements; ++i) {
4704     if (M[i] == -1) {
4705       ++NumLHSMatch;
4706       ++NumRHSMatch;
4707       continue;
4708     }
4709
4710     if (M[i] == i)
4711       ++NumLHSMatch;
4712     else
4713       LastLHSMismatch = i;
4714
4715     if (M[i] == i + NumInputElements)
4716       ++NumRHSMatch;
4717     else
4718       LastRHSMismatch = i;
4719   }
4720
4721   if (NumLHSMatch == NumInputElements - 1) {
4722     DstIsLeft = true;
4723     Anomaly = LastLHSMismatch;
4724     return true;
4725   } else if (NumRHSMatch == NumInputElements - 1) {
4726     DstIsLeft = false;
4727     Anomaly = LastRHSMismatch;
4728     return true;
4729   }
4730
4731   return false;
4732 }
4733
4734 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4735   if (VT.getSizeInBits() != 128)
4736     return false;
4737
4738   unsigned NumElts = VT.getVectorNumElements();
4739
4740   for (int I = 0, E = NumElts / 2; I != E; I++) {
4741     if (Mask[I] != I)
4742       return false;
4743   }
4744
4745   int Offset = NumElts / 2;
4746   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4747     if (Mask[I] != I + SplitLHS * Offset)
4748       return false;
4749   }
4750
4751   return true;
4752 }
4753
4754 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4755   SDLoc DL(Op);
4756   EVT VT = Op.getValueType();
4757   SDValue V0 = Op.getOperand(0);
4758   SDValue V1 = Op.getOperand(1);
4759   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4760
4761   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4762       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4763     return SDValue();
4764
4765   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4766
4767   if (!isConcatMask(Mask, VT, SplitV0))
4768     return SDValue();
4769
4770   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4771                                 VT.getVectorNumElements() / 2);
4772   if (SplitV0) {
4773     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4774                      DAG.getConstant(0, MVT::i64));
4775   }
4776   if (V1.getValueType().getSizeInBits() == 128) {
4777     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4778                      DAG.getConstant(0, MVT::i64));
4779   }
4780   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4781 }
4782
4783 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4784 /// the specified operations to build the shuffle.
4785 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4786                                       SDValue RHS, SelectionDAG &DAG,
4787                                       SDLoc dl) {
4788   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4789   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4790   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4791
4792   enum {
4793     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4794     OP_VREV,
4795     OP_VDUP0,
4796     OP_VDUP1,
4797     OP_VDUP2,
4798     OP_VDUP3,
4799     OP_VEXT1,
4800     OP_VEXT2,
4801     OP_VEXT3,
4802     OP_VUZPL, // VUZP, left result
4803     OP_VUZPR, // VUZP, right result
4804     OP_VZIPL, // VZIP, left result
4805     OP_VZIPR, // VZIP, right result
4806     OP_VTRNL, // VTRN, left result
4807     OP_VTRNR  // VTRN, right result
4808   };
4809
4810   if (OpNum == OP_COPY) {
4811     if (LHSID == (1 * 9 + 2) * 9 + 3)
4812       return LHS;
4813     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
4814     return RHS;
4815   }
4816
4817   SDValue OpLHS, OpRHS;
4818   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4819   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4820   EVT VT = OpLHS.getValueType();
4821
4822   switch (OpNum) {
4823   default:
4824     llvm_unreachable("Unknown shuffle opcode!");
4825   case OP_VREV:
4826     // VREV divides the vector in half and swaps within the half.
4827     if (VT.getVectorElementType() == MVT::i32 ||
4828         VT.getVectorElementType() == MVT::f32)
4829       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
4830     // vrev <4 x i16> -> REV32
4831     if (VT.getVectorElementType() == MVT::i16 ||
4832         VT.getVectorElementType() == MVT::f16)
4833       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
4834     // vrev <4 x i8> -> REV16
4835     assert(VT.getVectorElementType() == MVT::i8);
4836     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
4837   case OP_VDUP0:
4838   case OP_VDUP1:
4839   case OP_VDUP2:
4840   case OP_VDUP3: {
4841     EVT EltTy = VT.getVectorElementType();
4842     unsigned Opcode;
4843     if (EltTy == MVT::i8)
4844       Opcode = AArch64ISD::DUPLANE8;
4845     else if (EltTy == MVT::i16)
4846       Opcode = AArch64ISD::DUPLANE16;
4847     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
4848       Opcode = AArch64ISD::DUPLANE32;
4849     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
4850       Opcode = AArch64ISD::DUPLANE64;
4851     else
4852       llvm_unreachable("Invalid vector element type?");
4853
4854     if (VT.getSizeInBits() == 64)
4855       OpLHS = WidenVector(OpLHS, DAG);
4856     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
4857     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
4858   }
4859   case OP_VEXT1:
4860   case OP_VEXT2:
4861   case OP_VEXT3: {
4862     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
4863     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
4864                        DAG.getConstant(Imm, MVT::i32));
4865   }
4866   case OP_VUZPL:
4867     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
4868                        OpRHS);
4869   case OP_VUZPR:
4870     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
4871                        OpRHS);
4872   case OP_VZIPL:
4873     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
4874                        OpRHS);
4875   case OP_VZIPR:
4876     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
4877                        OpRHS);
4878   case OP_VTRNL:
4879     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
4880                        OpRHS);
4881   case OP_VTRNR:
4882     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
4883                        OpRHS);
4884   }
4885 }
4886
4887 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
4888                            SelectionDAG &DAG) {
4889   // Check to see if we can use the TBL instruction.
4890   SDValue V1 = Op.getOperand(0);
4891   SDValue V2 = Op.getOperand(1);
4892   SDLoc DL(Op);
4893
4894   EVT EltVT = Op.getValueType().getVectorElementType();
4895   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
4896
4897   SmallVector<SDValue, 8> TBLMask;
4898   for (int Val : ShuffleMask) {
4899     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
4900       unsigned Offset = Byte + Val * BytesPerElt;
4901       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
4902     }
4903   }
4904
4905   MVT IndexVT = MVT::v8i8;
4906   unsigned IndexLen = 8;
4907   if (Op.getValueType().getSizeInBits() == 128) {
4908     IndexVT = MVT::v16i8;
4909     IndexLen = 16;
4910   }
4911
4912   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
4913   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
4914
4915   SDValue Shuffle;
4916   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
4917     if (IndexLen == 8)
4918       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
4919     Shuffle = DAG.getNode(
4920         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4921         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4922         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4923                     makeArrayRef(TBLMask.data(), IndexLen)));
4924   } else {
4925     if (IndexLen == 8) {
4926       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
4927       Shuffle = DAG.getNode(
4928           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4929           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4930           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4931                       makeArrayRef(TBLMask.data(), IndexLen)));
4932     } else {
4933       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
4934       // cannot currently represent the register constraints on the input
4935       // table registers.
4936       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
4937       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4938       //                               &TBLMask[0], IndexLen));
4939       Shuffle = DAG.getNode(
4940           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4941           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
4942           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4943                       makeArrayRef(TBLMask.data(), IndexLen)));
4944     }
4945   }
4946   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
4947 }
4948
4949 static unsigned getDUPLANEOp(EVT EltType) {
4950   if (EltType == MVT::i8)
4951     return AArch64ISD::DUPLANE8;
4952   if (EltType == MVT::i16 || EltType == MVT::f16)
4953     return AArch64ISD::DUPLANE16;
4954   if (EltType == MVT::i32 || EltType == MVT::f32)
4955     return AArch64ISD::DUPLANE32;
4956   if (EltType == MVT::i64 || EltType == MVT::f64)
4957     return AArch64ISD::DUPLANE64;
4958
4959   llvm_unreachable("Invalid vector element type?");
4960 }
4961
4962 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4963                                                    SelectionDAG &DAG) const {
4964   SDLoc dl(Op);
4965   EVT VT = Op.getValueType();
4966
4967   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4968
4969   // Convert shuffles that are directly supported on NEON to target-specific
4970   // DAG nodes, instead of keeping them as shuffles and matching them again
4971   // during code selection.  This is more efficient and avoids the possibility
4972   // of inconsistencies between legalization and selection.
4973   ArrayRef<int> ShuffleMask = SVN->getMask();
4974
4975   SDValue V1 = Op.getOperand(0);
4976   SDValue V2 = Op.getOperand(1);
4977
4978   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
4979                                        V1.getValueType().getSimpleVT())) {
4980     int Lane = SVN->getSplatIndex();
4981     // If this is undef splat, generate it via "just" vdup, if possible.
4982     if (Lane == -1)
4983       Lane = 0;
4984
4985     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
4986       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
4987                          V1.getOperand(0));
4988     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
4989     // constant. If so, we can just reference the lane's definition directly.
4990     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
4991         !isa<ConstantSDNode>(V1.getOperand(Lane)))
4992       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
4993
4994     // Otherwise, duplicate from the lane of the input vector.
4995     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
4996
4997     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
4998     // to make a vector of the same size as this SHUFFLE. We can ignore the
4999     // extract entirely, and canonicalise the concat using WidenVector.
5000     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5001       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5002       V1 = V1.getOperand(0);
5003     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5004       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5005       Lane -= Idx * VT.getVectorNumElements() / 2;
5006       V1 = WidenVector(V1.getOperand(Idx), DAG);
5007     } else if (VT.getSizeInBits() == 64)
5008       V1 = WidenVector(V1, DAG);
5009
5010     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5011   }
5012
5013   if (isREVMask(ShuffleMask, VT, 64))
5014     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5015   if (isREVMask(ShuffleMask, VT, 32))
5016     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5017   if (isREVMask(ShuffleMask, VT, 16))
5018     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5019
5020   bool ReverseEXT = false;
5021   unsigned Imm;
5022   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5023     if (ReverseEXT)
5024       std::swap(V1, V2);
5025     Imm *= getExtFactor(V1);
5026     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5027                        DAG.getConstant(Imm, MVT::i32));
5028   } else if (V2->getOpcode() == ISD::UNDEF &&
5029              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5030     Imm *= getExtFactor(V1);
5031     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5032                        DAG.getConstant(Imm, MVT::i32));
5033   }
5034
5035   unsigned WhichResult;
5036   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5037     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5038     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5039   }
5040   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5041     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5042     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5043   }
5044   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5045     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5046     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5047   }
5048
5049   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5050     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5051     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5052   }
5053   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5054     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5055     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5056   }
5057   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5058     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5059     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5060   }
5061
5062   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5063   if (Concat.getNode())
5064     return Concat;
5065
5066   bool DstIsLeft;
5067   int Anomaly;
5068   int NumInputElements = V1.getValueType().getVectorNumElements();
5069   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5070     SDValue DstVec = DstIsLeft ? V1 : V2;
5071     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5072
5073     SDValue SrcVec = V1;
5074     int SrcLane = ShuffleMask[Anomaly];
5075     if (SrcLane >= NumInputElements) {
5076       SrcVec = V2;
5077       SrcLane -= VT.getVectorNumElements();
5078     }
5079     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5080
5081     EVT ScalarVT = VT.getVectorElementType();
5082
5083     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5084       ScalarVT = MVT::i32;
5085
5086     return DAG.getNode(
5087         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5088         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5089         DstLaneV);
5090   }
5091
5092   // If the shuffle is not directly supported and it has 4 elements, use
5093   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5094   unsigned NumElts = VT.getVectorNumElements();
5095   if (NumElts == 4) {
5096     unsigned PFIndexes[4];
5097     for (unsigned i = 0; i != 4; ++i) {
5098       if (ShuffleMask[i] < 0)
5099         PFIndexes[i] = 8;
5100       else
5101         PFIndexes[i] = ShuffleMask[i];
5102     }
5103
5104     // Compute the index in the perfect shuffle table.
5105     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5106                             PFIndexes[2] * 9 + PFIndexes[3];
5107     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5108     unsigned Cost = (PFEntry >> 30);
5109
5110     if (Cost <= 4)
5111       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5112   }
5113
5114   return GenerateTBL(Op, ShuffleMask, DAG);
5115 }
5116
5117 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5118                                APInt &UndefBits) {
5119   EVT VT = BVN->getValueType(0);
5120   APInt SplatBits, SplatUndef;
5121   unsigned SplatBitSize;
5122   bool HasAnyUndefs;
5123   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5124     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5125
5126     for (unsigned i = 0; i < NumSplats; ++i) {
5127       CnstBits <<= SplatBitSize;
5128       UndefBits <<= SplatBitSize;
5129       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5130       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5131     }
5132
5133     return true;
5134   }
5135
5136   return false;
5137 }
5138
5139 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5140                                               SelectionDAG &DAG) const {
5141   BuildVectorSDNode *BVN =
5142       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5143   SDValue LHS = Op.getOperand(0);
5144   SDLoc dl(Op);
5145   EVT VT = Op.getValueType();
5146
5147   if (!BVN)
5148     return Op;
5149
5150   APInt CnstBits(VT.getSizeInBits(), 0);
5151   APInt UndefBits(VT.getSizeInBits(), 0);
5152   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5153     // We only have BIC vector immediate instruction, which is and-not.
5154     CnstBits = ~CnstBits;
5155
5156     // We make use of a little bit of goto ickiness in order to avoid having to
5157     // duplicate the immediate matching logic for the undef toggled case.
5158     bool SecondTry = false;
5159   AttemptModImm:
5160
5161     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5162       CnstBits = CnstBits.zextOrTrunc(64);
5163       uint64_t CnstVal = CnstBits.getZExtValue();
5164
5165       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5166         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5167         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5168         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5169                                   DAG.getConstant(CnstVal, MVT::i32),
5170                                   DAG.getConstant(0, MVT::i32));
5171         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5172       }
5173
5174       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5175         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5176         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5177         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5178                                   DAG.getConstant(CnstVal, MVT::i32),
5179                                   DAG.getConstant(8, MVT::i32));
5180         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5181       }
5182
5183       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5184         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5185         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5186         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5187                                   DAG.getConstant(CnstVal, MVT::i32),
5188                                   DAG.getConstant(16, MVT::i32));
5189         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5190       }
5191
5192       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5193         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5194         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5195         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5196                                   DAG.getConstant(CnstVal, MVT::i32),
5197                                   DAG.getConstant(24, MVT::i32));
5198         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5199       }
5200
5201       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5202         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5203         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5204         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5205                                   DAG.getConstant(CnstVal, MVT::i32),
5206                                   DAG.getConstant(0, MVT::i32));
5207         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5208       }
5209
5210       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5211         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5212         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5213         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5214                                   DAG.getConstant(CnstVal, MVT::i32),
5215                                   DAG.getConstant(8, MVT::i32));
5216         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5217       }
5218     }
5219
5220     if (SecondTry)
5221       goto FailedModImm;
5222     SecondTry = true;
5223     CnstBits = ~UndefBits;
5224     goto AttemptModImm;
5225   }
5226
5227 // We can always fall back to a non-immediate AND.
5228 FailedModImm:
5229   return Op;
5230 }
5231
5232 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5233 // consists of only the same constant int value, returned in reference arg
5234 // ConstVal
5235 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5236                                      uint64_t &ConstVal) {
5237   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5238   if (!Bvec)
5239     return false;
5240   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5241   if (!FirstElt)
5242     return false;
5243   EVT VT = Bvec->getValueType(0);
5244   unsigned NumElts = VT.getVectorNumElements();
5245   for (unsigned i = 1; i < NumElts; ++i)
5246     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5247       return false;
5248   ConstVal = FirstElt->getZExtValue();
5249   return true;
5250 }
5251
5252 static unsigned getIntrinsicID(const SDNode *N) {
5253   unsigned Opcode = N->getOpcode();
5254   switch (Opcode) {
5255   default:
5256     return Intrinsic::not_intrinsic;
5257   case ISD::INTRINSIC_WO_CHAIN: {
5258     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5259     if (IID < Intrinsic::num_intrinsics)
5260       return IID;
5261     return Intrinsic::not_intrinsic;
5262   }
5263   }
5264 }
5265
5266 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5267 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5268 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5269 // Also, logical shift right -> sri, with the same structure.
5270 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5271   EVT VT = N->getValueType(0);
5272
5273   if (!VT.isVector())
5274     return SDValue();
5275
5276   SDLoc DL(N);
5277
5278   // Is the first op an AND?
5279   const SDValue And = N->getOperand(0);
5280   if (And.getOpcode() != ISD::AND)
5281     return SDValue();
5282
5283   // Is the second op an shl or lshr?
5284   SDValue Shift = N->getOperand(1);
5285   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5286   // or AArch64ISD::VLSHR vector, #shift
5287   unsigned ShiftOpc = Shift.getOpcode();
5288   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5289     return SDValue();
5290   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5291
5292   // Is the shift amount constant?
5293   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5294   if (!C2node)
5295     return SDValue();
5296
5297   // Is the and mask vector all constant?
5298   uint64_t C1;
5299   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5300     return SDValue();
5301
5302   // Is C1 == ~C2, taking into account how much one can shift elements of a
5303   // particular size?
5304   uint64_t C2 = C2node->getZExtValue();
5305   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5306   if (C2 > ElemSizeInBits)
5307     return SDValue();
5308   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5309   if ((C1 & ElemMask) != (~C2 & ElemMask))
5310     return SDValue();
5311
5312   SDValue X = And.getOperand(0);
5313   SDValue Y = Shift.getOperand(0);
5314
5315   unsigned Intrin =
5316       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5317   SDValue ResultSLI =
5318       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5319                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5320
5321   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5322   DEBUG(N->dump(&DAG));
5323   DEBUG(dbgs() << "into: \n");
5324   DEBUG(ResultSLI->dump(&DAG));
5325
5326   ++NumShiftInserts;
5327   return ResultSLI;
5328 }
5329
5330 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5331                                              SelectionDAG &DAG) const {
5332   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5333   if (EnableAArch64SlrGeneration) {
5334     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5335     if (Res.getNode())
5336       return Res;
5337   }
5338
5339   BuildVectorSDNode *BVN =
5340       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5341   SDValue LHS = Op.getOperand(1);
5342   SDLoc dl(Op);
5343   EVT VT = Op.getValueType();
5344
5345   // OR commutes, so try swapping the operands.
5346   if (!BVN) {
5347     LHS = Op.getOperand(0);
5348     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5349   }
5350   if (!BVN)
5351     return Op;
5352
5353   APInt CnstBits(VT.getSizeInBits(), 0);
5354   APInt UndefBits(VT.getSizeInBits(), 0);
5355   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5356     // We make use of a little bit of goto ickiness in order to avoid having to
5357     // duplicate the immediate matching logic for the undef toggled case.
5358     bool SecondTry = false;
5359   AttemptModImm:
5360
5361     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5362       CnstBits = CnstBits.zextOrTrunc(64);
5363       uint64_t CnstVal = CnstBits.getZExtValue();
5364
5365       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5366         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5367         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5368         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5369                                   DAG.getConstant(CnstVal, MVT::i32),
5370                                   DAG.getConstant(0, MVT::i32));
5371         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5372       }
5373
5374       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5375         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5376         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5377         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5378                                   DAG.getConstant(CnstVal, MVT::i32),
5379                                   DAG.getConstant(8, MVT::i32));
5380         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5381       }
5382
5383       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5384         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5385         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5386         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5387                                   DAG.getConstant(CnstVal, MVT::i32),
5388                                   DAG.getConstant(16, MVT::i32));
5389         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5390       }
5391
5392       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5393         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5394         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5395         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5396                                   DAG.getConstant(CnstVal, MVT::i32),
5397                                   DAG.getConstant(24, MVT::i32));
5398         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5399       }
5400
5401       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5402         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5403         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5404         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5405                                   DAG.getConstant(CnstVal, MVT::i32),
5406                                   DAG.getConstant(0, MVT::i32));
5407         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5408       }
5409
5410       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5411         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5412         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5413         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5414                                   DAG.getConstant(CnstVal, MVT::i32),
5415                                   DAG.getConstant(8, MVT::i32));
5416         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5417       }
5418     }
5419
5420     if (SecondTry)
5421       goto FailedModImm;
5422     SecondTry = true;
5423     CnstBits = UndefBits;
5424     goto AttemptModImm;
5425   }
5426
5427 // We can always fall back to a non-immediate OR.
5428 FailedModImm:
5429   return Op;
5430 }
5431
5432 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5433 // be truncated to fit element width.
5434 static SDValue NormalizeBuildVector(SDValue Op,
5435                                     SelectionDAG &DAG) {
5436   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5437   SDLoc dl(Op);
5438   EVT VT = Op.getValueType();
5439   EVT EltTy= VT.getVectorElementType();
5440
5441   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5442     return Op;
5443
5444   SmallVector<SDValue, 16> Ops;
5445   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5446     SDValue Lane = Op.getOperand(I);
5447     if (Lane.getOpcode() == ISD::Constant) {
5448       APInt LowBits(EltTy.getSizeInBits(),
5449                     cast<ConstantSDNode>(Lane)->getZExtValue());
5450       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5451     }
5452     Ops.push_back(Lane);
5453   }
5454   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5455 }
5456
5457 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5458                                                  SelectionDAG &DAG) const {
5459   SDLoc dl(Op);
5460   EVT VT = Op.getValueType();
5461   Op = NormalizeBuildVector(Op, DAG);
5462   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5463
5464   APInt CnstBits(VT.getSizeInBits(), 0);
5465   APInt UndefBits(VT.getSizeInBits(), 0);
5466   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5467     // We make use of a little bit of goto ickiness in order to avoid having to
5468     // duplicate the immediate matching logic for the undef toggled case.
5469     bool SecondTry = false;
5470   AttemptModImm:
5471
5472     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5473       CnstBits = CnstBits.zextOrTrunc(64);
5474       uint64_t CnstVal = CnstBits.getZExtValue();
5475
5476       // Certain magic vector constants (used to express things like NOT
5477       // and NEG) are passed through unmodified.  This allows codegen patterns
5478       // for these operations to match.  Special-purpose patterns will lower
5479       // these immediates to MOVIs if it proves necessary.
5480       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5481         return Op;
5482
5483       // The many faces of MOVI...
5484       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5485         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5486         if (VT.getSizeInBits() == 128) {
5487           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5488                                     DAG.getConstant(CnstVal, MVT::i32));
5489           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5490         }
5491
5492         // Support the V64 version via subregister insertion.
5493         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5494                                   DAG.getConstant(CnstVal, MVT::i32));
5495         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5496       }
5497
5498       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5499         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5500         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5501         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5502                                   DAG.getConstant(CnstVal, MVT::i32),
5503                                   DAG.getConstant(0, MVT::i32));
5504         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5505       }
5506
5507       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5508         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5509         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5510         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5511                                   DAG.getConstant(CnstVal, MVT::i32),
5512                                   DAG.getConstant(8, MVT::i32));
5513         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5514       }
5515
5516       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5517         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5518         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5519         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5520                                   DAG.getConstant(CnstVal, MVT::i32),
5521                                   DAG.getConstant(16, MVT::i32));
5522         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5523       }
5524
5525       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5526         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5527         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5528         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5529                                   DAG.getConstant(CnstVal, MVT::i32),
5530                                   DAG.getConstant(24, MVT::i32));
5531         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5532       }
5533
5534       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5535         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5536         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5537         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5538                                   DAG.getConstant(CnstVal, MVT::i32),
5539                                   DAG.getConstant(0, MVT::i32));
5540         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5541       }
5542
5543       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5544         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5545         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5546         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5547                                   DAG.getConstant(CnstVal, MVT::i32),
5548                                   DAG.getConstant(8, MVT::i32));
5549         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5550       }
5551
5552       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5553         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5554         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5555         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5556                                   DAG.getConstant(CnstVal, MVT::i32),
5557                                   DAG.getConstant(264, MVT::i32));
5558         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5559       }
5560
5561       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5562         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5563         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5564         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5565                                   DAG.getConstant(CnstVal, MVT::i32),
5566                                   DAG.getConstant(272, MVT::i32));
5567         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5568       }
5569
5570       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5571         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5572         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5573         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5574                                   DAG.getConstant(CnstVal, MVT::i32));
5575         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5576       }
5577
5578       // The few faces of FMOV...
5579       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5580         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5581         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5582         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5583                                   DAG.getConstant(CnstVal, MVT::i32));
5584         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5585       }
5586
5587       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5588           VT.getSizeInBits() == 128) {
5589         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5590         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5591                                   DAG.getConstant(CnstVal, MVT::i32));
5592         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5593       }
5594
5595       // The many faces of MVNI...
5596       CnstVal = ~CnstVal;
5597       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5598         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5599         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5600         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5601                                   DAG.getConstant(CnstVal, MVT::i32),
5602                                   DAG.getConstant(0, MVT::i32));
5603         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5604       }
5605
5606       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5607         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5608         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5609         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5610                                   DAG.getConstant(CnstVal, MVT::i32),
5611                                   DAG.getConstant(8, MVT::i32));
5612         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5613       }
5614
5615       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5616         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5617         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5618         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5619                                   DAG.getConstant(CnstVal, MVT::i32),
5620                                   DAG.getConstant(16, MVT::i32));
5621         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5622       }
5623
5624       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5625         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5626         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5627         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5628                                   DAG.getConstant(CnstVal, MVT::i32),
5629                                   DAG.getConstant(24, MVT::i32));
5630         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5631       }
5632
5633       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5634         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5635         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5636         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5637                                   DAG.getConstant(CnstVal, MVT::i32),
5638                                   DAG.getConstant(0, MVT::i32));
5639         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5640       }
5641
5642       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5643         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5644         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5645         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5646                                   DAG.getConstant(CnstVal, MVT::i32),
5647                                   DAG.getConstant(8, MVT::i32));
5648         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5649       }
5650
5651       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5652         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5653         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5654         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5655                                   DAG.getConstant(CnstVal, MVT::i32),
5656                                   DAG.getConstant(264, MVT::i32));
5657         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5658       }
5659
5660       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5661         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5662         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5663         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5664                                   DAG.getConstant(CnstVal, MVT::i32),
5665                                   DAG.getConstant(272, MVT::i32));
5666         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5667       }
5668     }
5669
5670     if (SecondTry)
5671       goto FailedModImm;
5672     SecondTry = true;
5673     CnstBits = UndefBits;
5674     goto AttemptModImm;
5675   }
5676 FailedModImm:
5677
5678   // Scan through the operands to find some interesting properties we can
5679   // exploit:
5680   //   1) If only one value is used, we can use a DUP, or
5681   //   2) if only the low element is not undef, we can just insert that, or
5682   //   3) if only one constant value is used (w/ some non-constant lanes),
5683   //      we can splat the constant value into the whole vector then fill
5684   //      in the non-constant lanes.
5685   //   4) FIXME: If different constant values are used, but we can intelligently
5686   //             select the values we'll be overwriting for the non-constant
5687   //             lanes such that we can directly materialize the vector
5688   //             some other way (MOVI, e.g.), we can be sneaky.
5689   unsigned NumElts = VT.getVectorNumElements();
5690   bool isOnlyLowElement = true;
5691   bool usesOnlyOneValue = true;
5692   bool usesOnlyOneConstantValue = true;
5693   bool isConstant = true;
5694   unsigned NumConstantLanes = 0;
5695   SDValue Value;
5696   SDValue ConstantValue;
5697   for (unsigned i = 0; i < NumElts; ++i) {
5698     SDValue V = Op.getOperand(i);
5699     if (V.getOpcode() == ISD::UNDEF)
5700       continue;
5701     if (i > 0)
5702       isOnlyLowElement = false;
5703     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5704       isConstant = false;
5705
5706     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5707       ++NumConstantLanes;
5708       if (!ConstantValue.getNode())
5709         ConstantValue = V;
5710       else if (ConstantValue != V)
5711         usesOnlyOneConstantValue = false;
5712     }
5713
5714     if (!Value.getNode())
5715       Value = V;
5716     else if (V != Value)
5717       usesOnlyOneValue = false;
5718   }
5719
5720   if (!Value.getNode())
5721     return DAG.getUNDEF(VT);
5722
5723   if (isOnlyLowElement)
5724     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5725
5726   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5727   // i32 and try again.
5728   if (usesOnlyOneValue) {
5729     if (!isConstant) {
5730       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5731           Value.getValueType() != VT)
5732         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5733
5734       // This is actually a DUPLANExx operation, which keeps everything vectory.
5735
5736       // DUPLANE works on 128-bit vectors, widen it if necessary.
5737       SDValue Lane = Value.getOperand(1);
5738       Value = Value.getOperand(0);
5739       if (Value.getValueType().getSizeInBits() == 64)
5740         Value = WidenVector(Value, DAG);
5741
5742       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5743       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5744     }
5745
5746     if (VT.getVectorElementType().isFloatingPoint()) {
5747       SmallVector<SDValue, 8> Ops;
5748       MVT NewType =
5749           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5750       for (unsigned i = 0; i < NumElts; ++i)
5751         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5752       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5753       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5754       Val = LowerBUILD_VECTOR(Val, DAG);
5755       if (Val.getNode())
5756         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5757     }
5758   }
5759
5760   // If there was only one constant value used and for more than one lane,
5761   // start by splatting that value, then replace the non-constant lanes. This
5762   // is better than the default, which will perform a separate initialization
5763   // for each lane.
5764   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5765     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5766     // Now insert the non-constant lanes.
5767     for (unsigned i = 0; i < NumElts; ++i) {
5768       SDValue V = Op.getOperand(i);
5769       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5770       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5771         // Note that type legalization likely mucked about with the VT of the
5772         // source operand, so we may have to convert it here before inserting.
5773         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5774       }
5775     }
5776     return Val;
5777   }
5778
5779   // If all elements are constants and the case above didn't get hit, fall back
5780   // to the default expansion, which will generate a load from the constant
5781   // pool.
5782   if (isConstant)
5783     return SDValue();
5784
5785   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5786   if (NumElts >= 4) {
5787     SDValue shuffle = ReconstructShuffle(Op, DAG);
5788     if (shuffle != SDValue())
5789       return shuffle;
5790   }
5791
5792   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5793   // know the default expansion would otherwise fall back on something even
5794   // worse. For a vector with one or two non-undef values, that's
5795   // scalar_to_vector for the elements followed by a shuffle (provided the
5796   // shuffle is valid for the target) and materialization element by element
5797   // on the stack followed by a load for everything else.
5798   if (!isConstant && !usesOnlyOneValue) {
5799     SDValue Vec = DAG.getUNDEF(VT);
5800     SDValue Op0 = Op.getOperand(0);
5801     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5802     unsigned i = 0;
5803     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5804     // a) Avoid a RMW dependency on the full vector register, and
5805     // b) Allow the register coalescer to fold away the copy if the
5806     //    value is already in an S or D register.
5807     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
5808       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
5809       MachineSDNode *N =
5810           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
5811                              DAG.getTargetConstant(SubIdx, MVT::i32));
5812       Vec = SDValue(N, 0);
5813       ++i;
5814     }
5815     for (; i < NumElts; ++i) {
5816       SDValue V = Op.getOperand(i);
5817       if (V.getOpcode() == ISD::UNDEF)
5818         continue;
5819       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5820       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5821     }
5822     return Vec;
5823   }
5824
5825   // Just use the default expansion. We failed to find a better alternative.
5826   return SDValue();
5827 }
5828
5829 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
5830                                                       SelectionDAG &DAG) const {
5831   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
5832
5833   // Check for non-constant or out of range lane.
5834   EVT VT = Op.getOperand(0).getValueType();
5835   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
5836   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
5837     return SDValue();
5838
5839
5840   // Insertion/extraction are legal for V128 types.
5841   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5842       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
5843       VT == MVT::v8f16)
5844     return Op;
5845
5846   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5847       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
5848     return SDValue();
5849
5850   // For V64 types, we perform insertion by expanding the value
5851   // to a V128 type and perform the insertion on that.
5852   SDLoc DL(Op);
5853   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5854   EVT WideTy = WideVec.getValueType();
5855
5856   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
5857                              Op.getOperand(1), Op.getOperand(2));
5858   // Re-narrow the resultant vector.
5859   return NarrowVector(Node, DAG);
5860 }
5861
5862 SDValue
5863 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5864                                                SelectionDAG &DAG) const {
5865   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
5866
5867   // Check for non-constant or out of range lane.
5868   EVT VT = Op.getOperand(0).getValueType();
5869   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5870   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
5871     return SDValue();
5872
5873
5874   // Insertion/extraction are legal for V128 types.
5875   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5876       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
5877       VT == MVT::v8f16)
5878     return Op;
5879
5880   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5881       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
5882     return SDValue();
5883
5884   // For V64 types, we perform extraction by expanding the value
5885   // to a V128 type and perform the extraction on that.
5886   SDLoc DL(Op);
5887   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5888   EVT WideTy = WideVec.getValueType();
5889
5890   EVT ExtrTy = WideTy.getVectorElementType();
5891   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
5892     ExtrTy = MVT::i32;
5893
5894   // For extractions, we just return the result directly.
5895   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
5896                      Op.getOperand(1));
5897 }
5898
5899 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
5900                                                       SelectionDAG &DAG) const {
5901   EVT VT = Op.getOperand(0).getValueType();
5902   SDLoc dl(Op);
5903   // Just in case...
5904   if (!VT.isVector())
5905     return SDValue();
5906
5907   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5908   if (!Cst)
5909     return SDValue();
5910   unsigned Val = Cst->getZExtValue();
5911
5912   unsigned Size = Op.getValueType().getSizeInBits();
5913   if (Val == 0) {
5914     switch (Size) {
5915     case 8:
5916       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
5917                                         Op.getOperand(0));
5918     case 16:
5919       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
5920                                         Op.getOperand(0));
5921     case 32:
5922       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
5923                                         Op.getOperand(0));
5924     case 64:
5925       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
5926                                         Op.getOperand(0));
5927     default:
5928       llvm_unreachable("Unexpected vector type in extract_subvector!");
5929     }
5930   }
5931   // If this is extracting the upper 64-bits of a 128-bit vector, we match
5932   // that directly.
5933   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
5934     return Op;
5935
5936   return SDValue();
5937 }
5938
5939 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5940                                                EVT VT) const {
5941   if (VT.getVectorNumElements() == 4 &&
5942       (VT.is128BitVector() || VT.is64BitVector())) {
5943     unsigned PFIndexes[4];
5944     for (unsigned i = 0; i != 4; ++i) {
5945       if (M[i] < 0)
5946         PFIndexes[i] = 8;
5947       else
5948         PFIndexes[i] = M[i];
5949     }
5950
5951     // Compute the index in the perfect shuffle table.
5952     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5953                             PFIndexes[2] * 9 + PFIndexes[3];
5954     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5955     unsigned Cost = (PFEntry >> 30);
5956
5957     if (Cost <= 4)
5958       return true;
5959   }
5960
5961   bool DummyBool;
5962   int DummyInt;
5963   unsigned DummyUnsigned;
5964
5965   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
5966           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
5967           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
5968           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
5969           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
5970           isZIPMask(M, VT, DummyUnsigned) ||
5971           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
5972           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
5973           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
5974           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
5975           isConcatMask(M, VT, VT.getSizeInBits() == 128));
5976 }
5977
5978 /// getVShiftImm - Check if this is a valid build_vector for the immediate
5979 /// operand of a vector shift operation, where all the elements of the
5980 /// build_vector must have the same constant integer value.
5981 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
5982   // Ignore bit_converts.
5983   while (Op.getOpcode() == ISD::BITCAST)
5984     Op = Op.getOperand(0);
5985   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
5986   APInt SplatBits, SplatUndef;
5987   unsigned SplatBitSize;
5988   bool HasAnyUndefs;
5989   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
5990                                     HasAnyUndefs, ElementBits) ||
5991       SplatBitSize > ElementBits)
5992     return false;
5993   Cnt = SplatBits.getSExtValue();
5994   return true;
5995 }
5996
5997 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
5998 /// operand of a vector shift left operation.  That value must be in the range:
5999 ///   0 <= Value < ElementBits for a left shift; or
6000 ///   0 <= Value <= ElementBits for a long left shift.
6001 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6002   assert(VT.isVector() && "vector shift count is not a vector type");
6003   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6004   if (!getVShiftImm(Op, ElementBits, Cnt))
6005     return false;
6006   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6007 }
6008
6009 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6010 /// operand of a vector shift right operation.  For a shift opcode, the value
6011 /// is positive, but for an intrinsic the value count must be negative. The
6012 /// absolute value must be in the range:
6013 ///   1 <= |Value| <= ElementBits for a right shift; or
6014 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6015 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6016                          int64_t &Cnt) {
6017   assert(VT.isVector() && "vector shift count is not a vector type");
6018   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6019   if (!getVShiftImm(Op, ElementBits, Cnt))
6020     return false;
6021   if (isIntrinsic)
6022     Cnt = -Cnt;
6023   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6024 }
6025
6026 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6027                                                       SelectionDAG &DAG) const {
6028   EVT VT = Op.getValueType();
6029   SDLoc DL(Op);
6030   int64_t Cnt;
6031
6032   if (!Op.getOperand(1).getValueType().isVector())
6033     return Op;
6034   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6035
6036   switch (Op.getOpcode()) {
6037   default:
6038     llvm_unreachable("unexpected shift opcode");
6039
6040   case ISD::SHL:
6041     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6042       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6043                          DAG.getConstant(Cnt, MVT::i32));
6044     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6045                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6046                        Op.getOperand(0), Op.getOperand(1));
6047   case ISD::SRA:
6048   case ISD::SRL:
6049     // Right shift immediate
6050     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6051         Cnt < EltSize) {
6052       unsigned Opc =
6053           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6054       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6055                          DAG.getConstant(Cnt, MVT::i32));
6056     }
6057
6058     // Right shift register.  Note, there is not a shift right register
6059     // instruction, but the shift left register instruction takes a signed
6060     // value, where negative numbers specify a right shift.
6061     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6062                                                 : Intrinsic::aarch64_neon_ushl;
6063     // negate the shift amount
6064     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6065     SDValue NegShiftLeft =
6066         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6067                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6068     return NegShiftLeft;
6069   }
6070
6071   return SDValue();
6072 }
6073
6074 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6075                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6076                                     SDLoc dl, SelectionDAG &DAG) {
6077   EVT SrcVT = LHS.getValueType();
6078
6079   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6080   APInt CnstBits(VT.getSizeInBits(), 0);
6081   APInt UndefBits(VT.getSizeInBits(), 0);
6082   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6083   bool IsZero = IsCnst && (CnstBits == 0);
6084
6085   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6086     switch (CC) {
6087     default:
6088       return SDValue();
6089     case AArch64CC::NE: {
6090       SDValue Fcmeq;
6091       if (IsZero)
6092         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6093       else
6094         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6095       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6096     }
6097     case AArch64CC::EQ:
6098       if (IsZero)
6099         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6100       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6101     case AArch64CC::GE:
6102       if (IsZero)
6103         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6104       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6105     case AArch64CC::GT:
6106       if (IsZero)
6107         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6108       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6109     case AArch64CC::LS:
6110       if (IsZero)
6111         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6112       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6113     case AArch64CC::LT:
6114       if (!NoNans)
6115         return SDValue();
6116     // If we ignore NaNs then we can use to the MI implementation.
6117     // Fallthrough.
6118     case AArch64CC::MI:
6119       if (IsZero)
6120         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6121       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6122     }
6123   }
6124
6125   switch (CC) {
6126   default:
6127     return SDValue();
6128   case AArch64CC::NE: {
6129     SDValue Cmeq;
6130     if (IsZero)
6131       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6132     else
6133       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6134     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6135   }
6136   case AArch64CC::EQ:
6137     if (IsZero)
6138       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6139     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6140   case AArch64CC::GE:
6141     if (IsZero)
6142       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6143     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6144   case AArch64CC::GT:
6145     if (IsZero)
6146       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6147     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6148   case AArch64CC::LE:
6149     if (IsZero)
6150       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6151     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6152   case AArch64CC::LS:
6153     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6154   case AArch64CC::LO:
6155     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6156   case AArch64CC::LT:
6157     if (IsZero)
6158       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6159     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6160   case AArch64CC::HI:
6161     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6162   case AArch64CC::HS:
6163     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6164   }
6165 }
6166
6167 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6168                                            SelectionDAG &DAG) const {
6169   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6170   SDValue LHS = Op.getOperand(0);
6171   SDValue RHS = Op.getOperand(1);
6172   SDLoc dl(Op);
6173
6174   if (LHS.getValueType().getVectorElementType().isInteger()) {
6175     assert(LHS.getValueType() == RHS.getValueType());
6176     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6177     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
6178                                 dl, DAG);
6179   }
6180
6181   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6182          LHS.getValueType().getVectorElementType() == MVT::f64);
6183
6184   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6185   // clean.  Some of them require two branches to implement.
6186   AArch64CC::CondCode CC1, CC2;
6187   bool ShouldInvert;
6188   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6189
6190   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6191   SDValue Cmp =
6192       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
6193   if (!Cmp.getNode())
6194     return SDValue();
6195
6196   if (CC2 != AArch64CC::AL) {
6197     SDValue Cmp2 =
6198         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
6199     if (!Cmp2.getNode())
6200       return SDValue();
6201
6202     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
6203   }
6204
6205   if (ShouldInvert)
6206     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6207
6208   return Cmp;
6209 }
6210
6211 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6212 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6213 /// specified in the intrinsic calls.
6214 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6215                                                const CallInst &I,
6216                                                unsigned Intrinsic) const {
6217   switch (Intrinsic) {
6218   case Intrinsic::aarch64_neon_ld2:
6219   case Intrinsic::aarch64_neon_ld3:
6220   case Intrinsic::aarch64_neon_ld4:
6221   case Intrinsic::aarch64_neon_ld1x2:
6222   case Intrinsic::aarch64_neon_ld1x3:
6223   case Intrinsic::aarch64_neon_ld1x4:
6224   case Intrinsic::aarch64_neon_ld2lane:
6225   case Intrinsic::aarch64_neon_ld3lane:
6226   case Intrinsic::aarch64_neon_ld4lane:
6227   case Intrinsic::aarch64_neon_ld2r:
6228   case Intrinsic::aarch64_neon_ld3r:
6229   case Intrinsic::aarch64_neon_ld4r: {
6230     Info.opc = ISD::INTRINSIC_W_CHAIN;
6231     // Conservatively set memVT to the entire set of vectors loaded.
6232     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6233     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6234     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6235     Info.offset = 0;
6236     Info.align = 0;
6237     Info.vol = false; // volatile loads with NEON intrinsics not supported
6238     Info.readMem = true;
6239     Info.writeMem = false;
6240     return true;
6241   }
6242   case Intrinsic::aarch64_neon_st2:
6243   case Intrinsic::aarch64_neon_st3:
6244   case Intrinsic::aarch64_neon_st4:
6245   case Intrinsic::aarch64_neon_st1x2:
6246   case Intrinsic::aarch64_neon_st1x3:
6247   case Intrinsic::aarch64_neon_st1x4:
6248   case Intrinsic::aarch64_neon_st2lane:
6249   case Intrinsic::aarch64_neon_st3lane:
6250   case Intrinsic::aarch64_neon_st4lane: {
6251     Info.opc = ISD::INTRINSIC_VOID;
6252     // Conservatively set memVT to the entire set of vectors stored.
6253     unsigned NumElts = 0;
6254     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6255       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6256       if (!ArgTy->isVectorTy())
6257         break;
6258       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6259     }
6260     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6261     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6262     Info.offset = 0;
6263     Info.align = 0;
6264     Info.vol = false; // volatile stores with NEON intrinsics not supported
6265     Info.readMem = false;
6266     Info.writeMem = true;
6267     return true;
6268   }
6269   case Intrinsic::aarch64_ldaxr:
6270   case Intrinsic::aarch64_ldxr: {
6271     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6272     Info.opc = ISD::INTRINSIC_W_CHAIN;
6273     Info.memVT = MVT::getVT(PtrTy->getElementType());
6274     Info.ptrVal = I.getArgOperand(0);
6275     Info.offset = 0;
6276     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6277     Info.vol = true;
6278     Info.readMem = true;
6279     Info.writeMem = false;
6280     return true;
6281   }
6282   case Intrinsic::aarch64_stlxr:
6283   case Intrinsic::aarch64_stxr: {
6284     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6285     Info.opc = ISD::INTRINSIC_W_CHAIN;
6286     Info.memVT = MVT::getVT(PtrTy->getElementType());
6287     Info.ptrVal = I.getArgOperand(1);
6288     Info.offset = 0;
6289     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6290     Info.vol = true;
6291     Info.readMem = false;
6292     Info.writeMem = true;
6293     return true;
6294   }
6295   case Intrinsic::aarch64_ldaxp:
6296   case Intrinsic::aarch64_ldxp: {
6297     Info.opc = ISD::INTRINSIC_W_CHAIN;
6298     Info.memVT = MVT::i128;
6299     Info.ptrVal = I.getArgOperand(0);
6300     Info.offset = 0;
6301     Info.align = 16;
6302     Info.vol = true;
6303     Info.readMem = true;
6304     Info.writeMem = false;
6305     return true;
6306   }
6307   case Intrinsic::aarch64_stlxp:
6308   case Intrinsic::aarch64_stxp: {
6309     Info.opc = ISD::INTRINSIC_W_CHAIN;
6310     Info.memVT = MVT::i128;
6311     Info.ptrVal = I.getArgOperand(2);
6312     Info.offset = 0;
6313     Info.align = 16;
6314     Info.vol = true;
6315     Info.readMem = false;
6316     Info.writeMem = true;
6317     return true;
6318   }
6319   default:
6320     break;
6321   }
6322
6323   return false;
6324 }
6325
6326 // Truncations from 64-bit GPR to 32-bit GPR is free.
6327 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6328   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6329     return false;
6330   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6331   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6332   return NumBits1 > NumBits2;
6333 }
6334 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6335   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6336     return false;
6337   unsigned NumBits1 = VT1.getSizeInBits();
6338   unsigned NumBits2 = VT2.getSizeInBits();
6339   return NumBits1 > NumBits2;
6340 }
6341
6342 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6343 // 64-bit GPR.
6344 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6345   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6346     return false;
6347   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6348   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6349   return NumBits1 == 32 && NumBits2 == 64;
6350 }
6351 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6352   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6353     return false;
6354   unsigned NumBits1 = VT1.getSizeInBits();
6355   unsigned NumBits2 = VT2.getSizeInBits();
6356   return NumBits1 == 32 && NumBits2 == 64;
6357 }
6358
6359 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6360   EVT VT1 = Val.getValueType();
6361   if (isZExtFree(VT1, VT2)) {
6362     return true;
6363   }
6364
6365   if (Val.getOpcode() != ISD::LOAD)
6366     return false;
6367
6368   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6369   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6370           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6371           VT1.getSizeInBits() <= 32);
6372 }
6373
6374 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6375                                           unsigned &RequiredAligment) const {
6376   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6377     return false;
6378   // Cyclone supports unaligned accesses.
6379   RequiredAligment = 0;
6380   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6381   return NumBits == 32 || NumBits == 64;
6382 }
6383
6384 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6385                                           unsigned &RequiredAligment) const {
6386   if (!LoadedType.isSimple() ||
6387       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6388     return false;
6389   // Cyclone supports unaligned accesses.
6390   RequiredAligment = 0;
6391   unsigned NumBits = LoadedType.getSizeInBits();
6392   return NumBits == 32 || NumBits == 64;
6393 }
6394
6395 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6396                        unsigned AlignCheck) {
6397   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6398           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6399 }
6400
6401 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6402                                                unsigned SrcAlign, bool IsMemset,
6403                                                bool ZeroMemset,
6404                                                bool MemcpyStrSrc,
6405                                                MachineFunction &MF) const {
6406   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6407   // instruction to materialize the v2i64 zero and one store (with restrictive
6408   // addressing mode). Just do two i64 store of zero-registers.
6409   bool Fast;
6410   const Function *F = MF.getFunction();
6411   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6412       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6413                                        Attribute::NoImplicitFloat) &&
6414       (memOpAlign(SrcAlign, DstAlign, 16) ||
6415        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6416     return MVT::f128;
6417
6418   return Size >= 8 ? MVT::i64 : MVT::i32;
6419 }
6420
6421 // 12-bit optionally shifted immediates are legal for adds.
6422 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6423   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6424     return true;
6425   return false;
6426 }
6427
6428 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6429 // immediates is the same as for an add or a sub.
6430 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6431   if (Immed < 0)
6432     Immed *= -1;
6433   return isLegalAddImmediate(Immed);
6434 }
6435
6436 /// isLegalAddressingMode - Return true if the addressing mode represented
6437 /// by AM is legal for this target, for a load/store of the specified type.
6438 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6439                                                   Type *Ty) const {
6440   // AArch64 has five basic addressing modes:
6441   //  reg
6442   //  reg + 9-bit signed offset
6443   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6444   //  reg1 + reg2
6445   //  reg + SIZE_IN_BYTES * reg
6446
6447   // No global is ever allowed as a base.
6448   if (AM.BaseGV)
6449     return false;
6450
6451   // No reg+reg+imm addressing.
6452   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6453     return false;
6454
6455   // check reg + imm case:
6456   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6457   uint64_t NumBytes = 0;
6458   if (Ty->isSized()) {
6459     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6460     NumBytes = NumBits / 8;
6461     if (!isPowerOf2_64(NumBits))
6462       NumBytes = 0;
6463   }
6464
6465   if (!AM.Scale) {
6466     int64_t Offset = AM.BaseOffs;
6467
6468     // 9-bit signed offset
6469     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6470       return true;
6471
6472     // 12-bit unsigned offset
6473     unsigned shift = Log2_64(NumBytes);
6474     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6475         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6476         (Offset >> shift) << shift == Offset)
6477       return true;
6478     return false;
6479   }
6480
6481   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6482
6483   if (!AM.Scale || AM.Scale == 1 ||
6484       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6485     return true;
6486   return false;
6487 }
6488
6489 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6490                                                 Type *Ty) const {
6491   // Scaling factors are not free at all.
6492   // Operands                     | Rt Latency
6493   // -------------------------------------------
6494   // Rt, [Xn, Xm]                 | 4
6495   // -------------------------------------------
6496   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6497   // Rt, [Xn, Wm, <extend> #imm]  |
6498   if (isLegalAddressingMode(AM, Ty))
6499     // Scale represents reg2 * scale, thus account for 1 if
6500     // it is not equal to 0 or 1.
6501     return AM.Scale != 0 && AM.Scale != 1;
6502   return -1;
6503 }
6504
6505 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6506   VT = VT.getScalarType();
6507
6508   if (!VT.isSimple())
6509     return false;
6510
6511   switch (VT.getSimpleVT().SimpleTy) {
6512   case MVT::f32:
6513   case MVT::f64:
6514     return true;
6515   default:
6516     break;
6517   }
6518
6519   return false;
6520 }
6521
6522 const MCPhysReg *
6523 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6524   // LR is a callee-save register, but we must treat it as clobbered by any call
6525   // site. Hence we include LR in the scratch registers, which are in turn added
6526   // as implicit-defs for stackmaps and patchpoints.
6527   static const MCPhysReg ScratchRegs[] = {
6528     AArch64::X16, AArch64::X17, AArch64::LR, 0
6529   };
6530   return ScratchRegs;
6531 }
6532
6533 bool
6534 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6535   EVT VT = N->getValueType(0);
6536     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6537     // it with shift to let it be lowered to UBFX.
6538   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6539       isa<ConstantSDNode>(N->getOperand(1))) {
6540     uint64_t TruncMask = N->getConstantOperandVal(1);
6541     if (isMask_64(TruncMask) &&
6542       N->getOperand(0).getOpcode() == ISD::SRL &&
6543       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6544       return false;
6545   }
6546   return true;
6547 }
6548
6549 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6550                                                               Type *Ty) const {
6551   assert(Ty->isIntegerTy());
6552
6553   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6554   if (BitSize == 0)
6555     return false;
6556
6557   int64_t Val = Imm.getSExtValue();
6558   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6559     return true;
6560
6561   if ((int64_t)Val < 0)
6562     Val = ~Val;
6563   if (BitSize == 32)
6564     Val &= (1LL << 32) - 1;
6565
6566   unsigned LZ = countLeadingZeros((uint64_t)Val);
6567   unsigned Shift = (63 - LZ) / 16;
6568   // MOVZ is free so return true for one or fewer MOVK.
6569   return (Shift < 3) ? true : false;
6570 }
6571
6572 // Generate SUBS and CSEL for integer abs.
6573 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6574   EVT VT = N->getValueType(0);
6575
6576   SDValue N0 = N->getOperand(0);
6577   SDValue N1 = N->getOperand(1);
6578   SDLoc DL(N);
6579
6580   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6581   // and change it to SUB and CSEL.
6582   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6583       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6584       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6585     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6586       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6587         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6588                                   N0.getOperand(0));
6589         // Generate SUBS & CSEL.
6590         SDValue Cmp =
6591             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6592                         N0.getOperand(0), DAG.getConstant(0, VT));
6593         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6594                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6595                            SDValue(Cmp.getNode(), 1));
6596       }
6597   return SDValue();
6598 }
6599
6600 // performXorCombine - Attempts to handle integer ABS.
6601 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6602                                  TargetLowering::DAGCombinerInfo &DCI,
6603                                  const AArch64Subtarget *Subtarget) {
6604   if (DCI.isBeforeLegalizeOps())
6605     return SDValue();
6606
6607   return performIntegerAbsCombine(N, DAG);
6608 }
6609
6610 SDValue
6611 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6612                                      SelectionDAG &DAG,
6613                                      std::vector<SDNode *> *Created) const {
6614   // fold (sdiv X, pow2)
6615   EVT VT = N->getValueType(0);
6616   if ((VT != MVT::i32 && VT != MVT::i64) ||
6617       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6618     return SDValue();
6619
6620   SDLoc DL(N);
6621   SDValue N0 = N->getOperand(0);
6622   unsigned Lg2 = Divisor.countTrailingZeros();
6623   SDValue Zero = DAG.getConstant(0, VT);
6624   SDValue Pow2MinusOne = DAG.getConstant((1 << Lg2) - 1, VT);
6625
6626   // Add (N0 < 0) ? Pow2 - 1 : 0;
6627   SDValue CCVal;
6628   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6629   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6630   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6631
6632   if (Created) {
6633     Created->push_back(Cmp.getNode());
6634     Created->push_back(Add.getNode());
6635     Created->push_back(CSel.getNode());
6636   }
6637
6638   // Divide by pow2.
6639   SDValue SRA =
6640       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6641
6642   // If we're dividing by a positive value, we're done.  Otherwise, we must
6643   // negate the result.
6644   if (Divisor.isNonNegative())
6645     return SRA;
6646
6647   if (Created)
6648     Created->push_back(SRA.getNode());
6649   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6650 }
6651
6652 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6653                                  TargetLowering::DAGCombinerInfo &DCI,
6654                                  const AArch64Subtarget *Subtarget) {
6655   if (DCI.isBeforeLegalizeOps())
6656     return SDValue();
6657
6658   // Multiplication of a power of two plus/minus one can be done more
6659   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6660   // future CPUs have a cheaper MADD instruction, this may need to be
6661   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6662   // 64-bit is 5 cycles, so this is always a win.
6663   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6664     APInt Value = C->getAPIntValue();
6665     EVT VT = N->getValueType(0);
6666     if (Value.isNonNegative()) {
6667       // (mul x, 2^N + 1) => (add (shl x, N), x)
6668       APInt VM1 = Value - 1;
6669       if (VM1.isPowerOf2()) {
6670         SDValue ShiftedVal =
6671             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6672                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6673         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6674                            N->getOperand(0));
6675       }
6676       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6677       APInt VP1 = Value + 1;
6678       if (VP1.isPowerOf2()) {
6679         SDValue ShiftedVal =
6680             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6681                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6682         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6683                            N->getOperand(0));
6684       }
6685     } else {
6686       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6687       APInt VNM1 = -Value - 1;
6688       if (VNM1.isPowerOf2()) {
6689         SDValue ShiftedVal =
6690             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6691                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6692         SDValue Add =
6693             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6694         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6695       }
6696       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6697       APInt VNP1 = -Value + 1;
6698       if (VNP1.isPowerOf2()) {
6699         SDValue ShiftedVal =
6700             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6701                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6702         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6703                            ShiftedVal);
6704       }
6705     }
6706   }
6707   return SDValue();
6708 }
6709
6710 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6711                                                          SelectionDAG &DAG) {
6712   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6713   // optimize away operation when it's from a constant.
6714   //
6715   // The general transformation is:
6716   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6717   //       AND(VECTOR_CMP(x,y), constant2)
6718   //    constant2 = UNARYOP(constant)
6719
6720   // Early exit if this isn't a vector operation, the operand of the
6721   // unary operation isn't a bitwise AND, or if the sizes of the operations
6722   // aren't the same.
6723   EVT VT = N->getValueType(0);
6724   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6725       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6726       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6727     return SDValue();
6728
6729   // Now check that the other operand of the AND is a constant. We could
6730   // make the transformation for non-constant splats as well, but it's unclear
6731   // that would be a benefit as it would not eliminate any operations, just
6732   // perform one more step in scalar code before moving to the vector unit.
6733   if (BuildVectorSDNode *BV =
6734           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6735     // Bail out if the vector isn't a constant.
6736     if (!BV->isConstant())
6737       return SDValue();
6738
6739     // Everything checks out. Build up the new and improved node.
6740     SDLoc DL(N);
6741     EVT IntVT = BV->getValueType(0);
6742     // Create a new constant of the appropriate type for the transformed
6743     // DAG.
6744     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6745     // The AND node needs bitcasts to/from an integer vector type around it.
6746     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6747     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6748                                  N->getOperand(0)->getOperand(0), MaskConst);
6749     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6750     return Res;
6751   }
6752
6753   return SDValue();
6754 }
6755
6756 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG) {
6757   // First try to optimize away the conversion when it's conditionally from
6758   // a constant. Vectors only.
6759   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6760   if (Res != SDValue())
6761     return Res;
6762
6763   EVT VT = N->getValueType(0);
6764   if (VT != MVT::f32 && VT != MVT::f64)
6765     return SDValue();
6766
6767   // Only optimize when the source and destination types have the same width.
6768   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6769     return SDValue();
6770
6771   // If the result of an integer load is only used by an integer-to-float
6772   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6773   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6774   SDValue N0 = N->getOperand(0);
6775   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6776       // Do not change the width of a volatile load.
6777       !cast<LoadSDNode>(N0)->isVolatile()) {
6778     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6779     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6780                                LN0->getPointerInfo(), LN0->isVolatile(),
6781                                LN0->isNonTemporal(), LN0->isInvariant(),
6782                                LN0->getAlignment());
6783
6784     // Make sure successors of the original load stay after it by updating them
6785     // to use the new Chain.
6786     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6787
6788     unsigned Opcode =
6789         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6790     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6791   }
6792
6793   return SDValue();
6794 }
6795
6796 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6797 /// searches for and classifies those shifts.
6798 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6799                          bool &FromHi) {
6800   if (N.getOpcode() == ISD::SHL)
6801     FromHi = false;
6802   else if (N.getOpcode() == ISD::SRL)
6803     FromHi = true;
6804   else
6805     return false;
6806
6807   if (!isa<ConstantSDNode>(N.getOperand(1)))
6808     return false;
6809
6810   ShiftAmount = N->getConstantOperandVal(1);
6811   Src = N->getOperand(0);
6812   return true;
6813 }
6814
6815 /// EXTR instruction extracts a contiguous chunk of bits from two existing
6816 /// registers viewed as a high/low pair. This function looks for the pattern:
6817 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
6818 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
6819 /// independent.
6820 static SDValue tryCombineToEXTR(SDNode *N,
6821                                 TargetLowering::DAGCombinerInfo &DCI) {
6822   SelectionDAG &DAG = DCI.DAG;
6823   SDLoc DL(N);
6824   EVT VT = N->getValueType(0);
6825
6826   assert(N->getOpcode() == ISD::OR && "Unexpected root");
6827
6828   if (VT != MVT::i32 && VT != MVT::i64)
6829     return SDValue();
6830
6831   SDValue LHS;
6832   uint32_t ShiftLHS = 0;
6833   bool LHSFromHi = 0;
6834   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
6835     return SDValue();
6836
6837   SDValue RHS;
6838   uint32_t ShiftRHS = 0;
6839   bool RHSFromHi = 0;
6840   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
6841     return SDValue();
6842
6843   // If they're both trying to come from the high part of the register, they're
6844   // not really an EXTR.
6845   if (LHSFromHi == RHSFromHi)
6846     return SDValue();
6847
6848   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
6849     return SDValue();
6850
6851   if (LHSFromHi) {
6852     std::swap(LHS, RHS);
6853     std::swap(ShiftLHS, ShiftRHS);
6854   }
6855
6856   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
6857                      DAG.getConstant(ShiftRHS, MVT::i64));
6858 }
6859
6860 static SDValue tryCombineToBSL(SDNode *N,
6861                                 TargetLowering::DAGCombinerInfo &DCI) {
6862   EVT VT = N->getValueType(0);
6863   SelectionDAG &DAG = DCI.DAG;
6864   SDLoc DL(N);
6865
6866   if (!VT.isVector())
6867     return SDValue();
6868
6869   SDValue N0 = N->getOperand(0);
6870   if (N0.getOpcode() != ISD::AND)
6871     return SDValue();
6872
6873   SDValue N1 = N->getOperand(1);
6874   if (N1.getOpcode() != ISD::AND)
6875     return SDValue();
6876
6877   // We only have to look for constant vectors here since the general, variable
6878   // case can be handled in TableGen.
6879   unsigned Bits = VT.getVectorElementType().getSizeInBits();
6880   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
6881   for (int i = 1; i >= 0; --i)
6882     for (int j = 1; j >= 0; --j) {
6883       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
6884       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
6885       if (!BVN0 || !BVN1)
6886         continue;
6887
6888       bool FoundMatch = true;
6889       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
6890         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
6891         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
6892         if (!CN0 || !CN1 ||
6893             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
6894           FoundMatch = false;
6895           break;
6896         }
6897       }
6898
6899       if (FoundMatch)
6900         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
6901                            N0->getOperand(1 - i), N1->getOperand(1 - j));
6902     }
6903
6904   return SDValue();
6905 }
6906
6907 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
6908                                 const AArch64Subtarget *Subtarget) {
6909   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
6910   if (!EnableAArch64ExtrGeneration)
6911     return SDValue();
6912   SelectionDAG &DAG = DCI.DAG;
6913   EVT VT = N->getValueType(0);
6914
6915   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
6916     return SDValue();
6917
6918   SDValue Res = tryCombineToEXTR(N, DCI);
6919   if (Res.getNode())
6920     return Res;
6921
6922   Res = tryCombineToBSL(N, DCI);
6923   if (Res.getNode())
6924     return Res;
6925
6926   return SDValue();
6927 }
6928
6929 static SDValue performBitcastCombine(SDNode *N,
6930                                      TargetLowering::DAGCombinerInfo &DCI,
6931                                      SelectionDAG &DAG) {
6932   // Wait 'til after everything is legalized to try this. That way we have
6933   // legal vector types and such.
6934   if (DCI.isBeforeLegalizeOps())
6935     return SDValue();
6936
6937   // Remove extraneous bitcasts around an extract_subvector.
6938   // For example,
6939   //    (v4i16 (bitconvert
6940   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
6941   //  becomes
6942   //    (extract_subvector ((v8i16 ...), (i64 4)))
6943
6944   // Only interested in 64-bit vectors as the ultimate result.
6945   EVT VT = N->getValueType(0);
6946   if (!VT.isVector())
6947     return SDValue();
6948   if (VT.getSimpleVT().getSizeInBits() != 64)
6949     return SDValue();
6950   // Is the operand an extract_subvector starting at the beginning or halfway
6951   // point of the vector? A low half may also come through as an
6952   // EXTRACT_SUBREG, so look for that, too.
6953   SDValue Op0 = N->getOperand(0);
6954   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
6955       !(Op0->isMachineOpcode() &&
6956         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
6957     return SDValue();
6958   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
6959   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
6960     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
6961       return SDValue();
6962   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
6963     if (idx != AArch64::dsub)
6964       return SDValue();
6965     // The dsub reference is equivalent to a lane zero subvector reference.
6966     idx = 0;
6967   }
6968   // Look through the bitcast of the input to the extract.
6969   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
6970     return SDValue();
6971   SDValue Source = Op0->getOperand(0)->getOperand(0);
6972   // If the source type has twice the number of elements as our destination
6973   // type, we know this is an extract of the high or low half of the vector.
6974   EVT SVT = Source->getValueType(0);
6975   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
6976     return SDValue();
6977
6978   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
6979
6980   // Create the simplified form to just extract the low or high half of the
6981   // vector directly rather than bothering with the bitcasts.
6982   SDLoc dl(N);
6983   unsigned NumElements = VT.getVectorNumElements();
6984   if (idx) {
6985     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
6986     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
6987   } else {
6988     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
6989     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
6990                                       Source, SubReg),
6991                    0);
6992   }
6993 }
6994
6995 static SDValue performConcatVectorsCombine(SDNode *N,
6996                                            TargetLowering::DAGCombinerInfo &DCI,
6997                                            SelectionDAG &DAG) {
6998   // Wait 'til after everything is legalized to try this. That way we have
6999   // legal vector types and such.
7000   if (DCI.isBeforeLegalizeOps())
7001     return SDValue();
7002
7003   SDLoc dl(N);
7004   EVT VT = N->getValueType(0);
7005
7006   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7007   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7008   // canonicalise to that.
7009   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
7010     assert(VT.getVectorElementType().getSizeInBits() == 64);
7011     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
7012                        WidenVector(N->getOperand(0), DAG),
7013                        DAG.getConstant(0, MVT::i64));
7014   }
7015
7016   // Canonicalise concat_vectors so that the right-hand vector has as few
7017   // bit-casts as possible before its real operation. The primary matching
7018   // destination for these operations will be the narrowing "2" instructions,
7019   // which depend on the operation being performed on this right-hand vector.
7020   // For example,
7021   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7022   // becomes
7023   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7024
7025   SDValue Op1 = N->getOperand(1);
7026   if (Op1->getOpcode() != ISD::BITCAST)
7027     return SDValue();
7028   SDValue RHS = Op1->getOperand(0);
7029   MVT RHSTy = RHS.getValueType().getSimpleVT();
7030   // If the RHS is not a vector, this is not the pattern we're looking for.
7031   if (!RHSTy.isVector())
7032     return SDValue();
7033
7034   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7035
7036   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7037                                   RHSTy.getVectorNumElements() * 2);
7038   return DAG.getNode(
7039       ISD::BITCAST, dl, VT,
7040       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7041                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
7042 }
7043
7044 static SDValue tryCombineFixedPointConvert(SDNode *N,
7045                                            TargetLowering::DAGCombinerInfo &DCI,
7046                                            SelectionDAG &DAG) {
7047   // Wait 'til after everything is legalized to try this. That way we have
7048   // legal vector types and such.
7049   if (DCI.isBeforeLegalizeOps())
7050     return SDValue();
7051   // Transform a scalar conversion of a value from a lane extract into a
7052   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7053   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7054   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7055   //
7056   // The second form interacts better with instruction selection and the
7057   // register allocator to avoid cross-class register copies that aren't
7058   // coalescable due to a lane reference.
7059
7060   // Check the operand and see if it originates from a lane extract.
7061   SDValue Op1 = N->getOperand(1);
7062   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7063     // Yep, no additional predication needed. Perform the transform.
7064     SDValue IID = N->getOperand(0);
7065     SDValue Shift = N->getOperand(2);
7066     SDValue Vec = Op1.getOperand(0);
7067     SDValue Lane = Op1.getOperand(1);
7068     EVT ResTy = N->getValueType(0);
7069     EVT VecResTy;
7070     SDLoc DL(N);
7071
7072     // The vector width should be 128 bits by the time we get here, even
7073     // if it started as 64 bits (the extract_vector handling will have
7074     // done so).
7075     assert(Vec.getValueType().getSizeInBits() == 128 &&
7076            "unexpected vector size on extract_vector_elt!");
7077     if (Vec.getValueType() == MVT::v4i32)
7078       VecResTy = MVT::v4f32;
7079     else if (Vec.getValueType() == MVT::v2i64)
7080       VecResTy = MVT::v2f64;
7081     else
7082       llvm_unreachable("unexpected vector type!");
7083
7084     SDValue Convert =
7085         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7086     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7087   }
7088   return SDValue();
7089 }
7090
7091 // AArch64 high-vector "long" operations are formed by performing the non-high
7092 // version on an extract_subvector of each operand which gets the high half:
7093 //
7094 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7095 //
7096 // However, there are cases which don't have an extract_high explicitly, but
7097 // have another operation that can be made compatible with one for free. For
7098 // example:
7099 //
7100 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7101 //
7102 // This routine does the actual conversion of such DUPs, once outer routines
7103 // have determined that everything else is in order.
7104 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7105   // We can handle most types of duplicate, but the lane ones have an extra
7106   // operand saying *which* lane, so we need to know.
7107   bool IsDUPLANE;
7108   switch (N.getOpcode()) {
7109   case AArch64ISD::DUP:
7110     IsDUPLANE = false;
7111     break;
7112   case AArch64ISD::DUPLANE8:
7113   case AArch64ISD::DUPLANE16:
7114   case AArch64ISD::DUPLANE32:
7115   case AArch64ISD::DUPLANE64:
7116     IsDUPLANE = true;
7117     break;
7118   default:
7119     return SDValue();
7120   }
7121
7122   MVT NarrowTy = N.getSimpleValueType();
7123   if (!NarrowTy.is64BitVector())
7124     return SDValue();
7125
7126   MVT ElementTy = NarrowTy.getVectorElementType();
7127   unsigned NumElems = NarrowTy.getVectorNumElements();
7128   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7129
7130   SDValue NewDUP;
7131   if (IsDUPLANE)
7132     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7133                          N.getOperand(1));
7134   else
7135     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7136
7137   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7138                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7139 }
7140
7141 static bool isEssentiallyExtractSubvector(SDValue N) {
7142   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7143     return true;
7144
7145   return N.getOpcode() == ISD::BITCAST &&
7146          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7147 }
7148
7149 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7150 struct GenericSetCCInfo {
7151   const SDValue *Opnd0;
7152   const SDValue *Opnd1;
7153   ISD::CondCode CC;
7154 };
7155
7156 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7157 struct AArch64SetCCInfo {
7158   const SDValue *Cmp;
7159   AArch64CC::CondCode CC;
7160 };
7161
7162 /// \brief Helper structure to keep track of SetCC information.
7163 union SetCCInfo {
7164   GenericSetCCInfo Generic;
7165   AArch64SetCCInfo AArch64;
7166 };
7167
7168 /// \brief Helper structure to be able to read SetCC information.  If set to
7169 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7170 /// GenericSetCCInfo.
7171 struct SetCCInfoAndKind {
7172   SetCCInfo Info;
7173   bool IsAArch64;
7174 };
7175
7176 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7177 /// an
7178 /// AArch64 lowered one.
7179 /// \p SetCCInfo is filled accordingly.
7180 /// \post SetCCInfo is meanginfull only when this function returns true.
7181 /// \return True when Op is a kind of SET_CC operation.
7182 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7183   // If this is a setcc, this is straight forward.
7184   if (Op.getOpcode() == ISD::SETCC) {
7185     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7186     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7187     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7188     SetCCInfo.IsAArch64 = false;
7189     return true;
7190   }
7191   // Otherwise, check if this is a matching csel instruction.
7192   // In other words:
7193   // - csel 1, 0, cc
7194   // - csel 0, 1, !cc
7195   if (Op.getOpcode() != AArch64ISD::CSEL)
7196     return false;
7197   // Set the information about the operands.
7198   // TODO: we want the operands of the Cmp not the csel
7199   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7200   SetCCInfo.IsAArch64 = true;
7201   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7202       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7203
7204   // Check that the operands matches the constraints:
7205   // (1) Both operands must be constants.
7206   // (2) One must be 1 and the other must be 0.
7207   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7208   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7209
7210   // Check (1).
7211   if (!TValue || !FValue)
7212     return false;
7213
7214   // Check (2).
7215   if (!TValue->isOne()) {
7216     // Update the comparison when we are interested in !cc.
7217     std::swap(TValue, FValue);
7218     SetCCInfo.Info.AArch64.CC =
7219         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7220   }
7221   return TValue->isOne() && FValue->isNullValue();
7222 }
7223
7224 // Returns true if Op is setcc or zext of setcc.
7225 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7226   if (isSetCC(Op, Info))
7227     return true;
7228   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7229     isSetCC(Op->getOperand(0), Info));
7230 }
7231
7232 // The folding we want to perform is:
7233 // (add x, [zext] (setcc cc ...) )
7234 //   -->
7235 // (csel x, (add x, 1), !cc ...)
7236 //
7237 // The latter will get matched to a CSINC instruction.
7238 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7239   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7240   SDValue LHS = Op->getOperand(0);
7241   SDValue RHS = Op->getOperand(1);
7242   SetCCInfoAndKind InfoAndKind;
7243
7244   // If neither operand is a SET_CC, give up.
7245   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7246     std::swap(LHS, RHS);
7247     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7248       return SDValue();
7249   }
7250
7251   // FIXME: This could be generatized to work for FP comparisons.
7252   EVT CmpVT = InfoAndKind.IsAArch64
7253                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7254                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7255   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7256     return SDValue();
7257
7258   SDValue CCVal;
7259   SDValue Cmp;
7260   SDLoc dl(Op);
7261   if (InfoAndKind.IsAArch64) {
7262     CCVal = DAG.getConstant(
7263         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7264     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7265   } else
7266     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7267                       *InfoAndKind.Info.Generic.Opnd1,
7268                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7269                       CCVal, DAG, dl);
7270
7271   EVT VT = Op->getValueType(0);
7272   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7273   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7274 }
7275
7276 // The basic add/sub long vector instructions have variants with "2" on the end
7277 // which act on the high-half of their inputs. They are normally matched by
7278 // patterns like:
7279 //
7280 // (add (zeroext (extract_high LHS)),
7281 //      (zeroext (extract_high RHS)))
7282 // -> uaddl2 vD, vN, vM
7283 //
7284 // However, if one of the extracts is something like a duplicate, this
7285 // instruction can still be used profitably. This function puts the DAG into a
7286 // more appropriate form for those patterns to trigger.
7287 static SDValue performAddSubLongCombine(SDNode *N,
7288                                         TargetLowering::DAGCombinerInfo &DCI,
7289                                         SelectionDAG &DAG) {
7290   if (DCI.isBeforeLegalizeOps())
7291     return SDValue();
7292
7293   MVT VT = N->getSimpleValueType(0);
7294   if (!VT.is128BitVector()) {
7295     if (N->getOpcode() == ISD::ADD)
7296       return performSetccAddFolding(N, DAG);
7297     return SDValue();
7298   }
7299
7300   // Make sure both branches are extended in the same way.
7301   SDValue LHS = N->getOperand(0);
7302   SDValue RHS = N->getOperand(1);
7303   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7304        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7305       LHS.getOpcode() != RHS.getOpcode())
7306     return SDValue();
7307
7308   unsigned ExtType = LHS.getOpcode();
7309
7310   // It's not worth doing if at least one of the inputs isn't already an
7311   // extract, but we don't know which it'll be so we have to try both.
7312   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7313     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7314     if (!RHS.getNode())
7315       return SDValue();
7316
7317     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7318   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7319     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7320     if (!LHS.getNode())
7321       return SDValue();
7322
7323     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7324   }
7325
7326   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7327 }
7328
7329 // Massage DAGs which we can use the high-half "long" operations on into
7330 // something isel will recognize better. E.g.
7331 //
7332 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7333 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7334 //                     (extract_high (v2i64 (dup128 scalar)))))
7335 //
7336 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7337                                        TargetLowering::DAGCombinerInfo &DCI,
7338                                        SelectionDAG &DAG) {
7339   if (DCI.isBeforeLegalizeOps())
7340     return SDValue();
7341
7342   SDValue LHS = N->getOperand(1);
7343   SDValue RHS = N->getOperand(2);
7344   assert(LHS.getValueType().is64BitVector() &&
7345          RHS.getValueType().is64BitVector() &&
7346          "unexpected shape for long operation");
7347
7348   // Either node could be a DUP, but it's not worth doing both of them (you'd
7349   // just as well use the non-high version) so look for a corresponding extract
7350   // operation on the other "wing".
7351   if (isEssentiallyExtractSubvector(LHS)) {
7352     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7353     if (!RHS.getNode())
7354       return SDValue();
7355   } else if (isEssentiallyExtractSubvector(RHS)) {
7356     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7357     if (!LHS.getNode())
7358       return SDValue();
7359   }
7360
7361   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7362                      N->getOperand(0), LHS, RHS);
7363 }
7364
7365 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7366   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7367   unsigned ElemBits = ElemTy.getSizeInBits();
7368
7369   int64_t ShiftAmount;
7370   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7371     APInt SplatValue, SplatUndef;
7372     unsigned SplatBitSize;
7373     bool HasAnyUndefs;
7374     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7375                               HasAnyUndefs, ElemBits) ||
7376         SplatBitSize != ElemBits)
7377       return SDValue();
7378
7379     ShiftAmount = SplatValue.getSExtValue();
7380   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7381     ShiftAmount = CVN->getSExtValue();
7382   } else
7383     return SDValue();
7384
7385   unsigned Opcode;
7386   bool IsRightShift;
7387   switch (IID) {
7388   default:
7389     llvm_unreachable("Unknown shift intrinsic");
7390   case Intrinsic::aarch64_neon_sqshl:
7391     Opcode = AArch64ISD::SQSHL_I;
7392     IsRightShift = false;
7393     break;
7394   case Intrinsic::aarch64_neon_uqshl:
7395     Opcode = AArch64ISD::UQSHL_I;
7396     IsRightShift = false;
7397     break;
7398   case Intrinsic::aarch64_neon_srshl:
7399     Opcode = AArch64ISD::SRSHR_I;
7400     IsRightShift = true;
7401     break;
7402   case Intrinsic::aarch64_neon_urshl:
7403     Opcode = AArch64ISD::URSHR_I;
7404     IsRightShift = true;
7405     break;
7406   case Intrinsic::aarch64_neon_sqshlu:
7407     Opcode = AArch64ISD::SQSHLU_I;
7408     IsRightShift = false;
7409     break;
7410   }
7411
7412   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7413     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7414                        DAG.getConstant(-ShiftAmount, MVT::i32));
7415   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7416     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7417                        DAG.getConstant(ShiftAmount, MVT::i32));
7418
7419   return SDValue();
7420 }
7421
7422 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7423 // the intrinsics must be legal and take an i32, this means there's almost
7424 // certainly going to be a zext in the DAG which we can eliminate.
7425 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7426   SDValue AndN = N->getOperand(2);
7427   if (AndN.getOpcode() != ISD::AND)
7428     return SDValue();
7429
7430   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7431   if (!CMask || CMask->getZExtValue() != Mask)
7432     return SDValue();
7433
7434   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7435                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7436 }
7437
7438 static SDValue performIntrinsicCombine(SDNode *N,
7439                                        TargetLowering::DAGCombinerInfo &DCI,
7440                                        const AArch64Subtarget *Subtarget) {
7441   SelectionDAG &DAG = DCI.DAG;
7442   unsigned IID = getIntrinsicID(N);
7443   switch (IID) {
7444   default:
7445     break;
7446   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7447   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7448     return tryCombineFixedPointConvert(N, DCI, DAG);
7449     break;
7450   case Intrinsic::aarch64_neon_fmax:
7451     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7452                        N->getOperand(1), N->getOperand(2));
7453   case Intrinsic::aarch64_neon_fmin:
7454     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7455                        N->getOperand(1), N->getOperand(2));
7456   case Intrinsic::aarch64_neon_smull:
7457   case Intrinsic::aarch64_neon_umull:
7458   case Intrinsic::aarch64_neon_pmull:
7459   case Intrinsic::aarch64_neon_sqdmull:
7460     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7461   case Intrinsic::aarch64_neon_sqshl:
7462   case Intrinsic::aarch64_neon_uqshl:
7463   case Intrinsic::aarch64_neon_sqshlu:
7464   case Intrinsic::aarch64_neon_srshl:
7465   case Intrinsic::aarch64_neon_urshl:
7466     return tryCombineShiftImm(IID, N, DAG);
7467   case Intrinsic::aarch64_crc32b:
7468   case Intrinsic::aarch64_crc32cb:
7469     return tryCombineCRC32(0xff, N, DAG);
7470   case Intrinsic::aarch64_crc32h:
7471   case Intrinsic::aarch64_crc32ch:
7472     return tryCombineCRC32(0xffff, N, DAG);
7473   }
7474   return SDValue();
7475 }
7476
7477 static SDValue performExtendCombine(SDNode *N,
7478                                     TargetLowering::DAGCombinerInfo &DCI,
7479                                     SelectionDAG &DAG) {
7480   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7481   // we can convert that DUP into another extract_high (of a bigger DUP), which
7482   // helps the backend to decide that an sabdl2 would be useful, saving a real
7483   // extract_high operation.
7484   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7485       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7486     SDNode *ABDNode = N->getOperand(0).getNode();
7487     unsigned IID = getIntrinsicID(ABDNode);
7488     if (IID == Intrinsic::aarch64_neon_sabd ||
7489         IID == Intrinsic::aarch64_neon_uabd) {
7490       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7491       if (!NewABD.getNode())
7492         return SDValue();
7493
7494       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7495                          NewABD);
7496     }
7497   }
7498
7499   // This is effectively a custom type legalization for AArch64.
7500   //
7501   // Type legalization will split an extend of a small, legal, type to a larger
7502   // illegal type by first splitting the destination type, often creating
7503   // illegal source types, which then get legalized in isel-confusing ways,
7504   // leading to really terrible codegen. E.g.,
7505   //   %result = v8i32 sext v8i8 %value
7506   // becomes
7507   //   %losrc = extract_subreg %value, ...
7508   //   %hisrc = extract_subreg %value, ...
7509   //   %lo = v4i32 sext v4i8 %losrc
7510   //   %hi = v4i32 sext v4i8 %hisrc
7511   // Things go rapidly downhill from there.
7512   //
7513   // For AArch64, the [sz]ext vector instructions can only go up one element
7514   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7515   // take two instructions.
7516   //
7517   // This implies that the most efficient way to do the extend from v8i8
7518   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7519   // the normal splitting to happen for the v8i16->v8i32.
7520
7521   // This is pre-legalization to catch some cases where the default
7522   // type legalization will create ill-tempered code.
7523   if (!DCI.isBeforeLegalizeOps())
7524     return SDValue();
7525
7526   // We're only interested in cleaning things up for non-legal vector types
7527   // here. If both the source and destination are legal, things will just
7528   // work naturally without any fiddling.
7529   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7530   EVT ResVT = N->getValueType(0);
7531   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7532     return SDValue();
7533   // If the vector type isn't a simple VT, it's beyond the scope of what
7534   // we're  worried about here. Let legalization do its thing and hope for
7535   // the best.
7536   SDValue Src = N->getOperand(0);
7537   EVT SrcVT = Src->getValueType(0);
7538   if (!ResVT.isSimple() || !SrcVT.isSimple())
7539     return SDValue();
7540
7541   // If the source VT is a 64-bit vector, we can play games and get the
7542   // better results we want.
7543   if (SrcVT.getSizeInBits() != 64)
7544     return SDValue();
7545
7546   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7547   unsigned ElementCount = SrcVT.getVectorNumElements();
7548   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7549   SDLoc DL(N);
7550   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7551
7552   // Now split the rest of the operation into two halves, each with a 64
7553   // bit source.
7554   EVT LoVT, HiVT;
7555   SDValue Lo, Hi;
7556   unsigned NumElements = ResVT.getVectorNumElements();
7557   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7558   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7559                                  ResVT.getVectorElementType(), NumElements / 2);
7560
7561   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7562                                LoVT.getVectorNumElements());
7563   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7564                    DAG.getIntPtrConstant(0));
7565   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7566                    DAG.getIntPtrConstant(InNVT.getVectorNumElements()));
7567   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7568   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7569
7570   // Now combine the parts back together so we still have a single result
7571   // like the combiner expects.
7572   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7573 }
7574
7575 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7576 /// value. The load store optimizer pass will merge them to store pair stores.
7577 /// This has better performance than a splat of the scalar followed by a split
7578 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7579 /// followed by an ext.b and two stores.
7580 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7581   SDValue StVal = St->getValue();
7582   EVT VT = StVal.getValueType();
7583
7584   // Don't replace floating point stores, they possibly won't be transformed to
7585   // stp because of the store pair suppress pass.
7586   if (VT.isFloatingPoint())
7587     return SDValue();
7588
7589   // Check for insert vector elements.
7590   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7591     return SDValue();
7592
7593   // We can express a splat as store pair(s) for 2 or 4 elements.
7594   unsigned NumVecElts = VT.getVectorNumElements();
7595   if (NumVecElts != 4 && NumVecElts != 2)
7596     return SDValue();
7597   SDValue SplatVal = StVal.getOperand(1);
7598   unsigned RemainInsertElts = NumVecElts - 1;
7599
7600   // Check that this is a splat.
7601   while (--RemainInsertElts) {
7602     SDValue NextInsertElt = StVal.getOperand(0);
7603     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7604       return SDValue();
7605     if (NextInsertElt.getOperand(1) != SplatVal)
7606       return SDValue();
7607     StVal = NextInsertElt;
7608   }
7609   unsigned OrigAlignment = St->getAlignment();
7610   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7611   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7612
7613   // Create scalar stores. This is at least as good as the code sequence for a
7614   // split unaligned store wich is a dup.s, ext.b, and two stores.
7615   // Most of the time the three stores should be replaced by store pair
7616   // instructions (stp).
7617   SDLoc DL(St);
7618   SDValue BasePtr = St->getBasePtr();
7619   SDValue NewST1 =
7620       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7621                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7622
7623   unsigned Offset = EltOffset;
7624   while (--NumVecElts) {
7625     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7626                                     DAG.getConstant(Offset, MVT::i64));
7627     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7628                           St->getPointerInfo(), St->isVolatile(),
7629                           St->isNonTemporal(), Alignment);
7630     Offset += EltOffset;
7631   }
7632   return NewST1;
7633 }
7634
7635 static SDValue performSTORECombine(SDNode *N,
7636                                    TargetLowering::DAGCombinerInfo &DCI,
7637                                    SelectionDAG &DAG,
7638                                    const AArch64Subtarget *Subtarget) {
7639   if (!DCI.isBeforeLegalize())
7640     return SDValue();
7641
7642   StoreSDNode *S = cast<StoreSDNode>(N);
7643   if (S->isVolatile())
7644     return SDValue();
7645
7646   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7647   // page boundries. We want to split such stores.
7648   if (!Subtarget->isCyclone())
7649     return SDValue();
7650
7651   // Don't split at Oz.
7652   MachineFunction &MF = DAG.getMachineFunction();
7653   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7654       AttributeSet::FunctionIndex, Attribute::MinSize);
7655   if (IsMinSize)
7656     return SDValue();
7657
7658   SDValue StVal = S->getValue();
7659   EVT VT = StVal.getValueType();
7660
7661   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7662   // those up regresses performance on micro-benchmarks and olden/bh.
7663   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7664     return SDValue();
7665
7666   // Split unaligned 16B stores. They are terrible for performance.
7667   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7668   // extensions can use this to mark that it does not want splitting to happen
7669   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7670   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7671   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7672       S->getAlignment() <= 2)
7673     return SDValue();
7674
7675   // If we get a splat of a scalar convert this vector store to a store of
7676   // scalars. They will be merged into store pairs thereby removing two
7677   // instructions.
7678   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7679   if (ReplacedSplat != SDValue())
7680     return ReplacedSplat;
7681
7682   SDLoc DL(S);
7683   unsigned NumElts = VT.getVectorNumElements() / 2;
7684   // Split VT into two.
7685   EVT HalfVT =
7686       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7687   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7688                                    DAG.getIntPtrConstant(0));
7689   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7690                                    DAG.getIntPtrConstant(NumElts));
7691   SDValue BasePtr = S->getBasePtr();
7692   SDValue NewST1 =
7693       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7694                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7695   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7696                                   DAG.getConstant(8, MVT::i64));
7697   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7698                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7699                       S->getAlignment());
7700 }
7701
7702 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7703 /// post-increment LD1R.
7704 static SDValue performPostLD1Combine(SDNode *N,
7705                                      TargetLowering::DAGCombinerInfo &DCI,
7706                                      bool IsLaneOp) {
7707   if (DCI.isBeforeLegalizeOps())
7708     return SDValue();
7709
7710   SelectionDAG &DAG = DCI.DAG;
7711   EVT VT = N->getValueType(0);
7712
7713   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7714   SDNode *LD = N->getOperand(LoadIdx).getNode();
7715   // If it is not LOAD, can not do such combine.
7716   if (LD->getOpcode() != ISD::LOAD)
7717     return SDValue();
7718
7719   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7720   EVT MemVT = LoadSDN->getMemoryVT();
7721   // Check if memory operand is the same type as the vector element.
7722   if (MemVT != VT.getVectorElementType())
7723     return SDValue();
7724
7725   // Check if there are other uses. If so, do not combine as it will introduce
7726   // an extra load.
7727   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7728        ++UI) {
7729     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7730       continue;
7731     if (*UI != N)
7732       return SDValue();
7733   }
7734
7735   SDValue Addr = LD->getOperand(1);
7736   SDValue Vector = N->getOperand(0);
7737   // Search for a use of the address operand that is an increment.
7738   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7739        Addr.getNode()->use_end(); UI != UE; ++UI) {
7740     SDNode *User = *UI;
7741     if (User->getOpcode() != ISD::ADD
7742         || UI.getUse().getResNo() != Addr.getResNo())
7743       continue;
7744
7745     // Check that the add is independent of the load.  Otherwise, folding it
7746     // would create a cycle.
7747     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7748       continue;
7749     // Also check that add is not used in the vector operand.  This would also
7750     // create a cycle.
7751     if (User->isPredecessorOf(Vector.getNode()))
7752       continue;
7753
7754     // If the increment is a constant, it must match the memory ref size.
7755     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7756     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7757       uint32_t IncVal = CInc->getZExtValue();
7758       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7759       if (IncVal != NumBytes)
7760         continue;
7761       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7762     }
7763
7764     SmallVector<SDValue, 8> Ops;
7765     Ops.push_back(LD->getOperand(0));  // Chain
7766     if (IsLaneOp) {
7767       Ops.push_back(Vector);           // The vector to be inserted
7768       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7769     }
7770     Ops.push_back(Addr);
7771     Ops.push_back(Inc);
7772
7773     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7774     SDVTList SDTys = DAG.getVTList(Tys);
7775     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7776     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7777                                            MemVT,
7778                                            LoadSDN->getMemOperand());
7779
7780     // Update the uses.
7781     std::vector<SDValue> NewResults;
7782     NewResults.push_back(SDValue(LD, 0));             // The result of load
7783     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7784     DCI.CombineTo(LD, NewResults);
7785     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7786     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7787
7788     break;
7789   }
7790   return SDValue();
7791 }
7792
7793 /// Target-specific DAG combine function for NEON load/store intrinsics
7794 /// to merge base address updates.
7795 static SDValue performNEONPostLDSTCombine(SDNode *N,
7796                                           TargetLowering::DAGCombinerInfo &DCI,
7797                                           SelectionDAG &DAG) {
7798   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7799     return SDValue();
7800
7801   unsigned AddrOpIdx = N->getNumOperands() - 1;
7802   SDValue Addr = N->getOperand(AddrOpIdx);
7803
7804   // Search for a use of the address operand that is an increment.
7805   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
7806        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
7807     SDNode *User = *UI;
7808     if (User->getOpcode() != ISD::ADD ||
7809         UI.getUse().getResNo() != Addr.getResNo())
7810       continue;
7811
7812     // Check that the add is independent of the load/store.  Otherwise, folding
7813     // it would create a cycle.
7814     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
7815       continue;
7816
7817     // Find the new opcode for the updating load/store.
7818     bool IsStore = false;
7819     bool IsLaneOp = false;
7820     bool IsDupOp = false;
7821     unsigned NewOpc = 0;
7822     unsigned NumVecs = 0;
7823     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
7824     switch (IntNo) {
7825     default: llvm_unreachable("unexpected intrinsic for Neon base update");
7826     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
7827       NumVecs = 2; break;
7828     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
7829       NumVecs = 3; break;
7830     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
7831       NumVecs = 4; break;
7832     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
7833       NumVecs = 2; IsStore = true; break;
7834     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
7835       NumVecs = 3; IsStore = true; break;
7836     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
7837       NumVecs = 4; IsStore = true; break;
7838     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
7839       NumVecs = 2; break;
7840     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
7841       NumVecs = 3; break;
7842     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
7843       NumVecs = 4; break;
7844     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
7845       NumVecs = 2; IsStore = true; break;
7846     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
7847       NumVecs = 3; IsStore = true; break;
7848     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
7849       NumVecs = 4; IsStore = true; break;
7850     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
7851       NumVecs = 2; IsDupOp = true; break;
7852     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
7853       NumVecs = 3; IsDupOp = true; break;
7854     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
7855       NumVecs = 4; IsDupOp = true; break;
7856     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
7857       NumVecs = 2; IsLaneOp = true; break;
7858     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
7859       NumVecs = 3; IsLaneOp = true; break;
7860     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
7861       NumVecs = 4; IsLaneOp = true; break;
7862     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
7863       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
7864     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
7865       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
7866     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
7867       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
7868     }
7869
7870     EVT VecTy;
7871     if (IsStore)
7872       VecTy = N->getOperand(2).getValueType();
7873     else
7874       VecTy = N->getValueType(0);
7875
7876     // If the increment is a constant, it must match the memory ref size.
7877     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7878     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7879       uint32_t IncVal = CInc->getZExtValue();
7880       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
7881       if (IsLaneOp || IsDupOp)
7882         NumBytes /= VecTy.getVectorNumElements();
7883       if (IncVal != NumBytes)
7884         continue;
7885       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7886     }
7887     SmallVector<SDValue, 8> Ops;
7888     Ops.push_back(N->getOperand(0)); // Incoming chain
7889     // Load lane and store have vector list as input.
7890     if (IsLaneOp || IsStore)
7891       for (unsigned i = 2; i < AddrOpIdx; ++i)
7892         Ops.push_back(N->getOperand(i));
7893     Ops.push_back(Addr); // Base register
7894     Ops.push_back(Inc);
7895
7896     // Return Types.
7897     EVT Tys[6];
7898     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
7899     unsigned n;
7900     for (n = 0; n < NumResultVecs; ++n)
7901       Tys[n] = VecTy;
7902     Tys[n++] = MVT::i64;  // Type of write back register
7903     Tys[n] = MVT::Other;  // Type of the chain
7904     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
7905
7906     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
7907     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
7908                                            MemInt->getMemoryVT(),
7909                                            MemInt->getMemOperand());
7910
7911     // Update the uses.
7912     std::vector<SDValue> NewResults;
7913     for (unsigned i = 0; i < NumResultVecs; ++i) {
7914       NewResults.push_back(SDValue(UpdN.getNode(), i));
7915     }
7916     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
7917     DCI.CombineTo(N, NewResults);
7918     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
7919
7920     break;
7921   }
7922   return SDValue();
7923 }
7924
7925 // Checks to see if the value is the prescribed width and returns information
7926 // about its extension mode.
7927 static
7928 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
7929   ExtType = ISD::NON_EXTLOAD;
7930   switch(V.getNode()->getOpcode()) {
7931   default:
7932     return false;
7933   case ISD::LOAD: {
7934     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
7935     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
7936        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
7937       ExtType = LoadNode->getExtensionType();
7938       return true;
7939     }
7940     return false;
7941   }
7942   case ISD::AssertSext: {
7943     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
7944     if ((TypeNode->getVT() == MVT::i8 && width == 8)
7945        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
7946       ExtType = ISD::SEXTLOAD;
7947       return true;
7948     }
7949     return false;
7950   }
7951   case ISD::AssertZext: {
7952     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
7953     if ((TypeNode->getVT() == MVT::i8 && width == 8)
7954        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
7955       ExtType = ISD::ZEXTLOAD;
7956       return true;
7957     }
7958     return false;
7959   }
7960   case ISD::Constant:
7961   case ISD::TargetConstant: {
7962     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
7963         1LL << (width - 1))
7964       return true;
7965     return false;
7966   }
7967   }
7968
7969   return true;
7970 }
7971
7972 // This function does a whole lot of voodoo to determine if the tests are
7973 // equivalent without and with a mask. Essentially what happens is that given a
7974 // DAG resembling:
7975 //
7976 //  +-------------+ +-------------+ +-------------+ +-------------+
7977 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
7978 //  +-------------+ +-------------+ +-------------+ +-------------+
7979 //           |           |           |               |
7980 //           V           V           |    +----------+
7981 //          +-------------+  +----+  |    |
7982 //          |     ADD     |  |0xff|  |    |
7983 //          +-------------+  +----+  |    |
7984 //                  |           |    |    |
7985 //                  V           V    |    |
7986 //                 +-------------+   |    |
7987 //                 |     AND     |   |    |
7988 //                 +-------------+   |    |
7989 //                      |            |    |
7990 //                      +-----+      |    |
7991 //                            |      |    |
7992 //                            V      V    V
7993 //                           +-------------+
7994 //                           |     CMP     |
7995 //                           +-------------+
7996 //
7997 // The AND node may be safely removed for some combinations of inputs. In
7998 // particular we need to take into account the extension type of the Input,
7999 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8000 // width of the input (this can work for any width inputs, the above graph is
8001 // specific to 8 bits.
8002 //
8003 // The specific equations were worked out by generating output tables for each
8004 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8005 // problem was simplified by working with 4 bit inputs, which means we only
8006 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8007 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8008 // patterns present in both extensions (0,7). For every distinct set of
8009 // AddConstant and CompConstants bit patterns we can consider the masked and
8010 // unmasked versions to be equivalent if the result of this function is true for
8011 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8012 //
8013 //   sub      w8, w0, w1
8014 //   and      w10, w8, #0x0f
8015 //   cmp      w8, w2
8016 //   cset     w9, AArch64CC
8017 //   cmp      w10, w2
8018 //   cset     w11, AArch64CC
8019 //   cmp      w9, w11
8020 //   cset     w0, eq
8021 //   ret
8022 //
8023 // Since the above function shows when the outputs are equivalent it defines
8024 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8025 // would be expensive to run during compiles. The equations below were written
8026 // in a test harness that confirmed they gave equivalent outputs to the above
8027 // for all inputs function, so they can be used determine if the removal is
8028 // legal instead.
8029 //
8030 // isEquivalentMaskless() is the code for testing if the AND can be removed
8031 // factored out of the DAG recognition as the DAG can take several forms.
8032
8033 static
8034 bool isEquivalentMaskless(unsigned CC, unsigned width,
8035                           ISD::LoadExtType ExtType, signed AddConstant,
8036                           signed CompConstant) {
8037   // By being careful about our equations and only writing the in term
8038   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8039   // make them generally applicable to all bit widths.
8040   signed MaxUInt = (1 << width);
8041
8042   // For the purposes of these comparisons sign extending the type is
8043   // equivalent to zero extending the add and displacing it by half the integer
8044   // width. Provided we are careful and make sure our equations are valid over
8045   // the whole range we can just adjust the input and avoid writing equations
8046   // for sign extended inputs.
8047   if (ExtType == ISD::SEXTLOAD)
8048     AddConstant -= (1 << (width-1));
8049
8050   switch(CC) {
8051   case AArch64CC::LE:
8052   case AArch64CC::GT: {
8053     if ((AddConstant == 0) ||
8054         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8055         (AddConstant >= 0 && CompConstant < 0) ||
8056         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8057       return true;
8058   } break;
8059   case AArch64CC::LT:
8060   case AArch64CC::GE: {
8061     if ((AddConstant == 0) ||
8062         (AddConstant >= 0 && CompConstant <= 0) ||
8063         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8064       return true;
8065   } break;
8066   case AArch64CC::HI:
8067   case AArch64CC::LS: {
8068     if ((AddConstant >= 0 && CompConstant < 0) ||
8069        (AddConstant <= 0 && CompConstant >= -1 &&
8070         CompConstant < AddConstant + MaxUInt))
8071       return true;
8072   } break;
8073   case AArch64CC::PL:
8074   case AArch64CC::MI: {
8075     if ((AddConstant == 0) ||
8076         (AddConstant > 0 && CompConstant <= 0) ||
8077         (AddConstant < 0 && CompConstant <= AddConstant))
8078       return true;
8079   } break;
8080   case AArch64CC::LO:
8081   case AArch64CC::HS: {
8082     if ((AddConstant >= 0 && CompConstant <= 0) ||
8083         (AddConstant <= 0 && CompConstant >= 0 &&
8084          CompConstant <= AddConstant + MaxUInt))
8085       return true;
8086   } break;
8087   case AArch64CC::EQ:
8088   case AArch64CC::NE: {
8089     if ((AddConstant > 0 && CompConstant < 0) ||
8090         (AddConstant < 0 && CompConstant >= 0 &&
8091          CompConstant < AddConstant + MaxUInt) ||
8092         (AddConstant >= 0 && CompConstant >= 0 &&
8093          CompConstant >= AddConstant) ||
8094         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8095
8096       return true;
8097   } break;
8098   case AArch64CC::VS:
8099   case AArch64CC::VC:
8100   case AArch64CC::AL:
8101   case AArch64CC::NV:
8102     return true;
8103   case AArch64CC::Invalid:
8104     break;
8105   }
8106
8107   return false;
8108 }
8109
8110 static
8111 SDValue performCONDCombine(SDNode *N,
8112                            TargetLowering::DAGCombinerInfo &DCI,
8113                            SelectionDAG &DAG, unsigned CCIndex,
8114                            unsigned CmpIndex) {
8115   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8116   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8117   unsigned CondOpcode = SubsNode->getOpcode();
8118
8119   if (CondOpcode != AArch64ISD::SUBS)
8120     return SDValue();
8121
8122   // There is a SUBS feeding this condition. Is it fed by a mask we can
8123   // use?
8124
8125   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8126   unsigned MaskBits = 0;
8127
8128   if (AndNode->getOpcode() != ISD::AND)
8129     return SDValue();
8130
8131   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8132     uint32_t CNV = CN->getZExtValue();
8133     if (CNV == 255)
8134       MaskBits = 8;
8135     else if (CNV == 65535)
8136       MaskBits = 16;
8137   }
8138
8139   if (!MaskBits)
8140     return SDValue();
8141
8142   SDValue AddValue = AndNode->getOperand(0);
8143
8144   if (AddValue.getOpcode() != ISD::ADD)
8145     return SDValue();
8146
8147   // The basic dag structure is correct, grab the inputs and validate them.
8148
8149   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8150   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8151   SDValue SubsInputValue = SubsNode->getOperand(1);
8152
8153   // The mask is present and the provenance of all the values is a smaller type,
8154   // lets see if the mask is superfluous.
8155
8156   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8157       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8158     return SDValue();
8159
8160   ISD::LoadExtType ExtType;
8161
8162   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8163       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8164       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8165     return SDValue();
8166
8167   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8168                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8169                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8170     return SDValue();
8171
8172   // The AND is not necessary, remove it.
8173
8174   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8175                                SubsNode->getValueType(1));
8176   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8177
8178   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8179   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8180
8181   return SDValue(N, 0);
8182 }
8183
8184 // Optimize compare with zero and branch.
8185 static SDValue performBRCONDCombine(SDNode *N,
8186                                     TargetLowering::DAGCombinerInfo &DCI,
8187                                     SelectionDAG &DAG) {
8188   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8189   if (NV.getNode())
8190     N = NV.getNode();
8191   SDValue Chain = N->getOperand(0);
8192   SDValue Dest = N->getOperand(1);
8193   SDValue CCVal = N->getOperand(2);
8194   SDValue Cmp = N->getOperand(3);
8195
8196   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8197   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8198   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8199     return SDValue();
8200
8201   unsigned CmpOpc = Cmp.getOpcode();
8202   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8203     return SDValue();
8204
8205   // Only attempt folding if there is only one use of the flag and no use of the
8206   // value.
8207   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8208     return SDValue();
8209
8210   SDValue LHS = Cmp.getOperand(0);
8211   SDValue RHS = Cmp.getOperand(1);
8212
8213   assert(LHS.getValueType() == RHS.getValueType() &&
8214          "Expected the value type to be the same for both operands!");
8215   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8216     return SDValue();
8217
8218   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8219     std::swap(LHS, RHS);
8220
8221   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8222     return SDValue();
8223
8224   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8225       LHS.getOpcode() == ISD::SRL)
8226     return SDValue();
8227
8228   // Fold the compare into the branch instruction.
8229   SDValue BR;
8230   if (CC == AArch64CC::EQ)
8231     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8232   else
8233     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8234
8235   // Do not add new nodes to DAG combiner worklist.
8236   DCI.CombineTo(N, BR, false);
8237
8238   return SDValue();
8239 }
8240
8241 // vselect (v1i1 setcc) ->
8242 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8243 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8244 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8245 // such VSELECT.
8246 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8247   SDValue N0 = N->getOperand(0);
8248   EVT CCVT = N0.getValueType();
8249
8250   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8251       CCVT.getVectorElementType() != MVT::i1)
8252     return SDValue();
8253
8254   EVT ResVT = N->getValueType(0);
8255   EVT CmpVT = N0.getOperand(0).getValueType();
8256   // Only combine when the result type is of the same size as the compared
8257   // operands.
8258   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8259     return SDValue();
8260
8261   SDValue IfTrue = N->getOperand(1);
8262   SDValue IfFalse = N->getOperand(2);
8263   SDValue SetCC =
8264       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8265                    N0.getOperand(0), N0.getOperand(1),
8266                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8267   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8268                      IfTrue, IfFalse);
8269 }
8270
8271 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8272 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8273 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8274 /// with a vector one followed by a DUP shuffle on the result.
8275 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8276   SDValue N0 = N->getOperand(0);
8277   EVT ResVT = N->getValueType(0);
8278
8279   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8280     return SDValue();
8281
8282   // If NumMaskElts == 0, the comparison is larger than select result. The
8283   // largest real NEON comparison is 64-bits per lane, which means the result is
8284   // at most 32-bits and an illegal vector. Just bail out for now.
8285   EVT SrcVT = N0.getOperand(0).getValueType();
8286   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8287   if (!ResVT.isVector() || NumMaskElts == 0)
8288     return SDValue();
8289
8290   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8291   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8292
8293   // First perform a vector comparison, where lane 0 is the one we're interested
8294   // in.
8295   SDLoc DL(N0);
8296   SDValue LHS =
8297       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8298   SDValue RHS =
8299       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8300   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8301
8302   // Now duplicate the comparison mask we want across all other lanes.
8303   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8304   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8305   Mask = DAG.getNode(ISD::BITCAST, DL,
8306                      ResVT.changeVectorElementTypeToInteger(), Mask);
8307
8308   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8309 }
8310
8311 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8312                                                  DAGCombinerInfo &DCI) const {
8313   SelectionDAG &DAG = DCI.DAG;
8314   switch (N->getOpcode()) {
8315   default:
8316     break;
8317   case ISD::ADD:
8318   case ISD::SUB:
8319     return performAddSubLongCombine(N, DCI, DAG);
8320   case ISD::XOR:
8321     return performXorCombine(N, DAG, DCI, Subtarget);
8322   case ISD::MUL:
8323     return performMulCombine(N, DAG, DCI, Subtarget);
8324   case ISD::SINT_TO_FP:
8325   case ISD::UINT_TO_FP:
8326     return performIntToFpCombine(N, DAG);
8327   case ISD::OR:
8328     return performORCombine(N, DCI, Subtarget);
8329   case ISD::INTRINSIC_WO_CHAIN:
8330     return performIntrinsicCombine(N, DCI, Subtarget);
8331   case ISD::ANY_EXTEND:
8332   case ISD::ZERO_EXTEND:
8333   case ISD::SIGN_EXTEND:
8334     return performExtendCombine(N, DCI, DAG);
8335   case ISD::BITCAST:
8336     return performBitcastCombine(N, DCI, DAG);
8337   case ISD::CONCAT_VECTORS:
8338     return performConcatVectorsCombine(N, DCI, DAG);
8339   case ISD::SELECT:
8340     return performSelectCombine(N, DAG);
8341   case ISD::VSELECT:
8342     return performVSelectCombine(N, DCI.DAG);
8343   case ISD::STORE:
8344     return performSTORECombine(N, DCI, DAG, Subtarget);
8345   case AArch64ISD::BRCOND:
8346     return performBRCONDCombine(N, DCI, DAG);
8347   case AArch64ISD::CSEL:
8348     return performCONDCombine(N, DCI, DAG, 2, 3);
8349   case AArch64ISD::DUP:
8350     return performPostLD1Combine(N, DCI, false);
8351   case ISD::INSERT_VECTOR_ELT:
8352     return performPostLD1Combine(N, DCI, true);
8353   case ISD::INTRINSIC_VOID:
8354   case ISD::INTRINSIC_W_CHAIN:
8355     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8356     case Intrinsic::aarch64_neon_ld2:
8357     case Intrinsic::aarch64_neon_ld3:
8358     case Intrinsic::aarch64_neon_ld4:
8359     case Intrinsic::aarch64_neon_ld1x2:
8360     case Intrinsic::aarch64_neon_ld1x3:
8361     case Intrinsic::aarch64_neon_ld1x4:
8362     case Intrinsic::aarch64_neon_ld2lane:
8363     case Intrinsic::aarch64_neon_ld3lane:
8364     case Intrinsic::aarch64_neon_ld4lane:
8365     case Intrinsic::aarch64_neon_ld2r:
8366     case Intrinsic::aarch64_neon_ld3r:
8367     case Intrinsic::aarch64_neon_ld4r:
8368     case Intrinsic::aarch64_neon_st2:
8369     case Intrinsic::aarch64_neon_st3:
8370     case Intrinsic::aarch64_neon_st4:
8371     case Intrinsic::aarch64_neon_st1x2:
8372     case Intrinsic::aarch64_neon_st1x3:
8373     case Intrinsic::aarch64_neon_st1x4:
8374     case Intrinsic::aarch64_neon_st2lane:
8375     case Intrinsic::aarch64_neon_st3lane:
8376     case Intrinsic::aarch64_neon_st4lane:
8377       return performNEONPostLDSTCombine(N, DCI, DAG);
8378     default:
8379       break;
8380     }
8381   }
8382   return SDValue();
8383 }
8384
8385 // Check if the return value is used as only a return value, as otherwise
8386 // we can't perform a tail-call. In particular, we need to check for
8387 // target ISD nodes that are returns and any other "odd" constructs
8388 // that the generic analysis code won't necessarily catch.
8389 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8390                                                SDValue &Chain) const {
8391   if (N->getNumValues() != 1)
8392     return false;
8393   if (!N->hasNUsesOfValue(1, 0))
8394     return false;
8395
8396   SDValue TCChain = Chain;
8397   SDNode *Copy = *N->use_begin();
8398   if (Copy->getOpcode() == ISD::CopyToReg) {
8399     // If the copy has a glue operand, we conservatively assume it isn't safe to
8400     // perform a tail call.
8401     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8402         MVT::Glue)
8403       return false;
8404     TCChain = Copy->getOperand(0);
8405   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8406     return false;
8407
8408   bool HasRet = false;
8409   for (SDNode *Node : Copy->uses()) {
8410     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8411       return false;
8412     HasRet = true;
8413   }
8414
8415   if (!HasRet)
8416     return false;
8417
8418   Chain = TCChain;
8419   return true;
8420 }
8421
8422 // Return whether the an instruction can potentially be optimized to a tail
8423 // call. This will cause the optimizers to attempt to move, or duplicate,
8424 // return instructions to help enable tail call optimizations for this
8425 // instruction.
8426 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8427   if (!CI->isTailCall())
8428     return false;
8429
8430   return true;
8431 }
8432
8433 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8434                                                    SDValue &Offset,
8435                                                    ISD::MemIndexedMode &AM,
8436                                                    bool &IsInc,
8437                                                    SelectionDAG &DAG) const {
8438   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8439     return false;
8440
8441   Base = Op->getOperand(0);
8442   // All of the indexed addressing mode instructions take a signed
8443   // 9 bit immediate offset.
8444   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8445     int64_t RHSC = (int64_t)RHS->getZExtValue();
8446     if (RHSC >= 256 || RHSC <= -256)
8447       return false;
8448     IsInc = (Op->getOpcode() == ISD::ADD);
8449     Offset = Op->getOperand(1);
8450     return true;
8451   }
8452   return false;
8453 }
8454
8455 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8456                                                       SDValue &Offset,
8457                                                       ISD::MemIndexedMode &AM,
8458                                                       SelectionDAG &DAG) const {
8459   EVT VT;
8460   SDValue Ptr;
8461   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8462     VT = LD->getMemoryVT();
8463     Ptr = LD->getBasePtr();
8464   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8465     VT = ST->getMemoryVT();
8466     Ptr = ST->getBasePtr();
8467   } else
8468     return false;
8469
8470   bool IsInc;
8471   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8472     return false;
8473   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8474   return true;
8475 }
8476
8477 bool AArch64TargetLowering::getPostIndexedAddressParts(
8478     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8479     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8480   EVT VT;
8481   SDValue Ptr;
8482   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8483     VT = LD->getMemoryVT();
8484     Ptr = LD->getBasePtr();
8485   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8486     VT = ST->getMemoryVT();
8487     Ptr = ST->getBasePtr();
8488   } else
8489     return false;
8490
8491   bool IsInc;
8492   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8493     return false;
8494   // Post-indexing updates the base, so it's not a valid transform
8495   // if that's not the same as the load's pointer.
8496   if (Ptr != Base)
8497     return false;
8498   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8499   return true;
8500 }
8501
8502 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8503                                   SelectionDAG &DAG) {
8504   if (N->getValueType(0) != MVT::i16)
8505     return;
8506
8507   SDLoc DL(N);
8508   SDValue Op = N->getOperand(0);
8509   assert(Op.getValueType() == MVT::f16 &&
8510          "Inconsistent bitcast? Only 16-bit types should be i16 or f16");
8511   Op = SDValue(
8512       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8513                          DAG.getUNDEF(MVT::i32), Op,
8514                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8515       0);
8516   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8517   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8518 }
8519
8520 void AArch64TargetLowering::ReplaceNodeResults(
8521     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8522   switch (N->getOpcode()) {
8523   default:
8524     llvm_unreachable("Don't know how to custom expand this");
8525   case ISD::BITCAST:
8526     ReplaceBITCASTResults(N, Results, DAG);
8527     return;
8528   case ISD::FP_TO_UINT:
8529   case ISD::FP_TO_SINT:
8530     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8531     // Let normal code take care of it by not adding anything to Results.
8532     return;
8533   }
8534 }
8535
8536 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8537   return true;
8538 }
8539
8540 TargetLoweringBase::LegalizeTypeAction
8541 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8542   MVT SVT = VT.getSimpleVT();
8543   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8544   // v4i16, v2i32 instead of to promote.
8545   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8546       || SVT == MVT::v1f32)
8547     return TypeWidenVector;
8548
8549   return TargetLoweringBase::getPreferredVectorAction(VT);
8550 }
8551
8552 // Loads and stores less than 128-bits are already atomic; ones above that
8553 // are doomed anyway, so defer to the default libcall and blame the OS when
8554 // things go wrong.
8555 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8556   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8557   return Size == 128;
8558 }
8559
8560 // Loads and stores less than 128-bits are already atomic; ones above that
8561 // are doomed anyway, so defer to the default libcall and blame the OS when
8562 // things go wrong.
8563 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8564   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8565   return Size == 128;
8566 }
8567
8568 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8569 bool AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8570   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8571   return Size <= 128;
8572 }
8573
8574 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8575   return true;
8576 }
8577
8578 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8579                                              AtomicOrdering Ord) const {
8580   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8581   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8582   bool IsAcquire = isAtLeastAcquire(Ord);
8583
8584   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8585   // intrinsic must return {i64, i64} and we have to recombine them into a
8586   // single i128 here.
8587   if (ValTy->getPrimitiveSizeInBits() == 128) {
8588     Intrinsic::ID Int =
8589         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8590     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8591
8592     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8593     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8594
8595     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8596     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8597     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8598     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8599     return Builder.CreateOr(
8600         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8601   }
8602
8603   Type *Tys[] = { Addr->getType() };
8604   Intrinsic::ID Int =
8605       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8606   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8607
8608   return Builder.CreateTruncOrBitCast(
8609       Builder.CreateCall(Ldxr, Addr),
8610       cast<PointerType>(Addr->getType())->getElementType());
8611 }
8612
8613 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8614                                                    Value *Val, Value *Addr,
8615                                                    AtomicOrdering Ord) const {
8616   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8617   bool IsRelease = isAtLeastRelease(Ord);
8618
8619   // Since the intrinsics must have legal type, the i128 intrinsics take two
8620   // parameters: "i64, i64". We must marshal Val into the appropriate form
8621   // before the call.
8622   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8623     Intrinsic::ID Int =
8624         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8625     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8626     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8627
8628     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8629     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8630     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8631     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8632   }
8633
8634   Intrinsic::ID Int =
8635       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8636   Type *Tys[] = { Addr->getType() };
8637   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8638
8639   return Builder.CreateCall2(
8640       Stxr, Builder.CreateZExtOrBitCast(
8641                 Val, Stxr->getFunctionType()->getParamType(0)),
8642       Addr);
8643 }