lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64MachineFunctionInfo.h"
  16 #include "AArch64PerfectShuffle.h"
  17 #include "AArch64Subtarget.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "AArch64TargetObjectFile.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/IR/Intrinsics.h"
  28 #include "llvm/IR/Type.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 #define DEBUG_TYPE "aarch64-lower"
  37
  38 STATISTIC(NumTailCalls, "Number of tail calls");
  39 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  40
  41 enum AlignMode {
  42   StrictAlign,
  43   NoStrictAlign
  44 };
  45
  46 static cl::opt<AlignMode>
  47 Align(cl::desc("Load/store alignment support"),
  48       cl::Hidden, cl::init(NoStrictAlign),
  49       cl::values(
  50           clEnumValN(StrictAlign,   "aarch64-strict-align",
  51                      "Disallow all unaligned memory accesses"),
  52           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  53                      "Allow unaligned memory accesses"),
  54           clEnumValEnd));
  55
  56 // Place holder until extr generation is tested fully.
  57 static cl::opt<bool>
  58 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  59                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  60                           cl::init(true));
  61
  62 static cl::opt<bool>
  63 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  64                          cl::desc("Allow AArch64 SLI/SRI formation"),
  65                          cl::init(false));
  66
  67 //===----------------------------------------------------------------------===//
  68 // AArch64 Lowering public interface.
  69 //===----------------------------------------------------------------------===//
  70 static TargetLoweringObjectFile *createTLOF(const Triple &TT) {
  71   if (TT.isOSBinFormatMachO())
  72     return new AArch64_MachoTargetObjectFile();
  73
  74   return new AArch64_ELFTargetObjectFile();
  75 }
  76
  77 AArch64TargetLowering::AArch64TargetLowering(TargetMachine &TM)
  78     : TargetLowering(TM, createTLOF(Triple(TM.getTargetTriple()))) {
  79   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  80
  81   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  82   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  83   setBooleanContents(ZeroOrOneBooleanContent);
  84   // When comparing vectors the result sets the different elements in the
  85   // vector to all-one or all-zero.
  86   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  87
  88   // Set up the register classes.
  89   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  90   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  91
  92   if (Subtarget->hasFPARMv8()) {
  93     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  94     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  95     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  96     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  97   }
  98
  99   if (Subtarget->hasNEON()) {
 100     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 101     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 102     // Someone set us up the NEON.
 103     addDRTypeForNEON(MVT::v2f32);
 104     addDRTypeForNEON(MVT::v8i8);
 105     addDRTypeForNEON(MVT::v4i16);
 106     addDRTypeForNEON(MVT::v2i32);
 107     addDRTypeForNEON(MVT::v1i64);
 108     addDRTypeForNEON(MVT::v1f64);
 109
 110     addQRTypeForNEON(MVT::v4f32);
 111     addQRTypeForNEON(MVT::v2f64);
 112     addQRTypeForNEON(MVT::v16i8);
 113     addQRTypeForNEON(MVT::v8i16);
 114     addQRTypeForNEON(MVT::v4i32);
 115     addQRTypeForNEON(MVT::v2i64);
 116   }
 117
 118   // Compute derived properties from the register classes
 119   computeRegisterProperties();
 120
 121   // Provide all sorts of operation actions
 122   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 123   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 124   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 125   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 126   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 127   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 128   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 129   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 130   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 131   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 132   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 138   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 139   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 140   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 141   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 142   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 145   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 146   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 147
 148   setOperationAction(ISD::FREM, MVT::f32, Expand);
 149   setOperationAction(ISD::FREM, MVT::f64, Expand);
 150   setOperationAction(ISD::FREM, MVT::f80, Expand);
 151
 152   // Custom lowering hooks are needed for XOR
 153   // to fold it into CSINC/CSINV.
 154   setOperationAction(ISD::XOR, MVT::i32, Custom);
 155   setOperationAction(ISD::XOR, MVT::i64, Custom);
 156
 157   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 158   // there's a valid register class, so we need custom operations in most cases.
 159   setOperationAction(ISD::FABS, MVT::f128, Expand);
 160   setOperationAction(ISD::FADD, MVT::f128, Custom);
 161   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 162   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 163   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 164   setOperationAction(ISD::FMA, MVT::f128, Expand);
 165   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 166   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 167   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 168   setOperationAction(ISD::FREM, MVT::f128, Expand);
 169   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 170   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 171   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 172   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 173   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 174   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 175   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 176   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 177   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 178   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 179   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 180
 181   // Lowering for many of the conversions is actually specified by the non-f128
 182   // type. The LowerXXX function will be trivial when f128 isn't involved.
 183   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 184   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 185   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 186   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 187   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 188   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 189   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 190   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 191   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 192   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 193   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 194   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 195   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 196   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 197
 198   // Variable arguments.
 199   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 200   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 201   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 202   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 203
 204   // Variable-sized objects.
 205   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 206   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 208
 209   // Exception handling.
 210   // FIXME: These are guesses. Has this been defined yet?
 211   setExceptionPointerRegister(AArch64::X0);
 212   setExceptionSelectorRegister(AArch64::X1);
 213
 214   // Constant pool entries
 215   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 216
 217   // BlockAddress
 218   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 219
 220   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 221   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 225   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 226   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 227   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 228   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 229
 230   // AArch64 lacks both left-rotate and popcount instructions.
 231   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 232   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 233
 234   // AArch64 doesn't have {U|S}MUL_LOHI.
 235   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 236   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 237
 238
 239   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 240   // counterparts, which AArch64 supports directly.
 241   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 242   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 243   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 244   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 245
 246   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 247   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 248
 249   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::SREM, MVT::i32, Expand);
 252   setOperationAction(ISD::SREM, MVT::i64, Expand);
 253   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 254   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 255   setOperationAction(ISD::UREM, MVT::i32, Expand);
 256   setOperationAction(ISD::UREM, MVT::i64, Expand);
 257
 258   // Custom lower Add/Sub/Mul with overflow.
 259   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 260   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 261   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 262   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 263   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 264   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 265   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 266   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 267   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 268   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 269   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 270   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 271
 272   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 273   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 275   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 276   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 277   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 278   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 279   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 280
 281   // AArch64 has implementations of a lot of rounding-like FP operations.
 282   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 283   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 284     MVT Ty = RoundingTypes[I];
 285     setOperationAction(ISD::FFLOOR, Ty, Legal);
 286     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 287     setOperationAction(ISD::FCEIL, Ty, Legal);
 288     setOperationAction(ISD::FRINT, Ty, Legal);
 289     setOperationAction(ISD::FTRUNC, Ty, Legal);
 290     setOperationAction(ISD::FROUND, Ty, Legal);
 291   }
 292
 293   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 294
 295   if (Subtarget->isTargetMachO()) {
 296     // For iOS, we don't want to the normal expansion of a libcall to
 297     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 298     // traffic.
 299     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 300     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 301   } else {
 302     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 303     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 304   }
 305
 306   // AArch64 does not have floating-point extending loads, i1 sign-extending
 307   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 308   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 309   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 310   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 311   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 312   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 313   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 314   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 315   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 316   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 317   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 318   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 319   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 320
 321   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 322   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 323
 324   // Indexed loads and stores are supported.
 325   for (unsigned im = (unsigned)ISD::PRE_INC;
 326        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 327     setIndexedLoadAction(im, MVT::i8, Legal);
 328     setIndexedLoadAction(im, MVT::i16, Legal);
 329     setIndexedLoadAction(im, MVT::i32, Legal);
 330     setIndexedLoadAction(im, MVT::i64, Legal);
 331     setIndexedLoadAction(im, MVT::f64, Legal);
 332     setIndexedLoadAction(im, MVT::f32, Legal);
 333     setIndexedStoreAction(im, MVT::i8, Legal);
 334     setIndexedStoreAction(im, MVT::i16, Legal);
 335     setIndexedStoreAction(im, MVT::i32, Legal);
 336     setIndexedStoreAction(im, MVT::i64, Legal);
 337     setIndexedStoreAction(im, MVT::f64, Legal);
 338     setIndexedStoreAction(im, MVT::f32, Legal);
 339   }
 340
 341   // Trap.
 342   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 343
 344   // We combine OR nodes for bitfield operations.
 345   setTargetDAGCombine(ISD::OR);
 346
 347   // Vector add and sub nodes may conceal a high-half opportunity.
 348   // Also, try to fold ADD into CSINC/CSINV..
 349   setTargetDAGCombine(ISD::ADD);
 350   setTargetDAGCombine(ISD::SUB);
 351
 352   setTargetDAGCombine(ISD::XOR);
 353   setTargetDAGCombine(ISD::SINT_TO_FP);
 354   setTargetDAGCombine(ISD::UINT_TO_FP);
 355
 356   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 357
 358   setTargetDAGCombine(ISD::ANY_EXTEND);
 359   setTargetDAGCombine(ISD::ZERO_EXTEND);
 360   setTargetDAGCombine(ISD::SIGN_EXTEND);
 361   setTargetDAGCombine(ISD::BITCAST);
 362   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 363   setTargetDAGCombine(ISD::STORE);
 364
 365   setTargetDAGCombine(ISD::MUL);
 366
 367   setTargetDAGCombine(ISD::SELECT);
 368   setTargetDAGCombine(ISD::VSELECT);
 369
 370   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 371   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 372   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 373
 374   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 375   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 376   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 377
 378   setStackPointerRegisterToSaveRestore(AArch64::SP);
 379
 380   setSchedulingPreference(Sched::Hybrid);
 381
 382   // Enable TBZ/TBNZ
 383   MaskAndBranchFoldingIsLegal = true;
 384
 385   setMinFunctionAlignment(2);
 386
 387   RequireStrictAlign = (Align == StrictAlign);
 388
 389   setHasExtractBitsInsn(true);
 390
 391   if (Subtarget->hasNEON()) {
 392     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 393     // silliness like this:
 394     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 395     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 396     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 397     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 398     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 399     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 400     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 401     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 402     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 403     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 404     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 405     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 406     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 407     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 408     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 409     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 410     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 411     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 412     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 413     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 414     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 415     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 416     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 417     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 418     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 419
 420     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 421     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 422     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 423     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 424     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 425
 426     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 427
 428     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 429     // elements smaller than i32, so promote the input to i32 first.
 430     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 431     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 432     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 433     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 434     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 435     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 436     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 437     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 438     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 439
 440     // AArch64 doesn't have MUL.2d:
 441     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 442     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 443     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 444     // Likewise, narrowing and extending vector loads/stores aren't handled
 445     // directly.
 446     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 447          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 448
 449       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 450                          Expand);
 451
 452       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 453       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 454       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 455       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 456
 457       setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 458
 459       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 460            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 461         setTruncStoreAction((MVT::SimpleValueType)VT,
 462                             (MVT::SimpleValueType)InnerVT, Expand);
 463       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 464       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 465       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 466     }
 467
 468     // AArch64 has implementations of a lot of rounding-like FP operations.
 469     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 470     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 471       MVT Ty = RoundingVecTypes[I];
 472       setOperationAction(ISD::FFLOOR, Ty, Legal);
 473       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 474       setOperationAction(ISD::FCEIL, Ty, Legal);
 475       setOperationAction(ISD::FRINT, Ty, Legal);
 476       setOperationAction(ISD::FTRUNC, Ty, Legal);
 477       setOperationAction(ISD::FROUND, Ty, Legal);
 478     }
 479   }
 480
 481   // Prefer likely predicted branches to selects on out-of-order cores.
 482   if (Subtarget->isCortexA57())
 483     PredictableSelectIsExpensive = true;
 484 }
 485
 486 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 487   if (VT == MVT::v2f32) {
 488     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 489     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 490
 491     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 492     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 493   } else if (VT == MVT::v2f64 || VT == MVT::v4f32) {
 494     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 495     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 496
 497     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 498     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 499   }
 500
 501   // Mark vector float intrinsics as expand.
 502   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 503     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 504     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 505     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 506     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 507     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 508     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 509     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 510     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 511     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 512   }
 513
 514   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 515   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 516   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 517   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 518   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 519   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 520   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 521   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 522   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 523   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 524   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 525   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 526
 527   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 528   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 529   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 530   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 531
 532   // CNT supports only B element sizes.
 533   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 534     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 535
 536   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 537   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 538   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 539   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 540   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 541
 542   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 543   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 544
 545   if (Subtarget->isLittleEndian()) {
 546     for (unsigned im = (unsigned)ISD::PRE_INC;
 547          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 548       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 549       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 550     }
 551   }
 552 }
 553
 554 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 555   addRegisterClass(VT, &AArch64::FPR64RegClass);
 556   addTypeForNEON(VT, MVT::v2i32);
 557 }
 558
 559 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 560   addRegisterClass(VT, &AArch64::FPR128RegClass);
 561   addTypeForNEON(VT, MVT::v4i32);
 562 }
 563
 564 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 565   if (!VT.isVector())
 566     return MVT::i32;
 567   return VT.changeVectorElementTypeToInteger();
 568 }
 569
 570 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 571 /// Mask are known to be either zero or one and return them in the
 572 /// KnownZero/KnownOne bitsets.
 573 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 574     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 575     const SelectionDAG &DAG, unsigned Depth) const {
 576   switch (Op.getOpcode()) {
 577   default:
 578     break;
 579   case AArch64ISD::CSEL: {
 580     APInt KnownZero2, KnownOne2;
 581     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 582     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 583     KnownZero &= KnownZero2;
 584     KnownOne &= KnownOne2;
 585     break;
 586   }
 587   case ISD::INTRINSIC_W_CHAIN: {
 588    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 589     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 590     switch (IntID) {
 591     default: return;
 592     case Intrinsic::aarch64_ldaxr:
 593     case Intrinsic::aarch64_ldxr: {
 594       unsigned BitWidth = KnownOne.getBitWidth();
 595       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 596       unsigned MemBits = VT.getScalarType().getSizeInBits();
 597       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 598       return;
 599     }
 600     }
 601     break;
 602   }
 603   case ISD::INTRINSIC_WO_CHAIN:
 604   case ISD::INTRINSIC_VOID: {
 605     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 606     switch (IntNo) {
 607     default:
 608       break;
 609     case Intrinsic::aarch64_neon_umaxv:
 610     case Intrinsic::aarch64_neon_uminv: {
 611       // Figure out the datatype of the vector operand. The UMINV instruction
 612       // will zero extend the result, so we can mark as known zero all the
 613       // bits larger than the element datatype. 32-bit or larget doesn't need
 614       // this as those are legal types and will be handled by isel directly.
 615       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 616       unsigned BitWidth = KnownZero.getBitWidth();
 617       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 618         assert(BitWidth >= 8 && "Unexpected width!");
 619         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 620         KnownZero |= Mask;
 621       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 622         assert(BitWidth >= 16 && "Unexpected width!");
 623         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 624         KnownZero |= Mask;
 625       }
 626       break;
 627     } break;
 628     }
 629   }
 630   }
 631 }
 632
 633 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 634   return MVT::i64;
 635 }
 636
 637 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 638   // FIXME: On AArch64, this depends on the type.
 639   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 640   // and the offset has to be a multiple of the related size in bytes.
 641   return 4095;
 642 }
 643
 644 FastISel *
 645 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 646                                       const TargetLibraryInfo *libInfo) const {
 647   return AArch64::createFastISel(funcInfo, libInfo);
 648 }
 649
 650 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 651   switch (Opcode) {
 652   default:
 653     return nullptr;
 654   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 655   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 656   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 657   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 658   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 659   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 660   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 661   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 662   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 663   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 664   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 665   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 666   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 667   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 668   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 669   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 670   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 671   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 672   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 673   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 674   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 675   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 676   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 677   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 678   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 679   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 680   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 681   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 682   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 683   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 684   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 685   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 686   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 687   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 688   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 689   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 690   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 691   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 692   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 693   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 694   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 695   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 696   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 697   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 698   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 699   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 700   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 701   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 702   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 703   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 704   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 705   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 706   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 707   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 708   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 709   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 710   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 711   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 712   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 713   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 714   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 715   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 716   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 717   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 718   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 719   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 720   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 721   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 722   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 723   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 724   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 725   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 726   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 727   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 728   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 729   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 730   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 731   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 732   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 733   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 734   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 735   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 736   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 737   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 738   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 739   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 740   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 741   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 742   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 743   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 744   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 745   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 746   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 747   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 748   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 749   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 750   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 751   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 752   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 753   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 754   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 755   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 756   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 757   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 758   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 759   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 760   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 761   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 762   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 763   }
 764 }
 765
 766 MachineBasicBlock *
 767 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 768                                     MachineBasicBlock *MBB) const {
 769   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 770   // phi node:
 771
 772   // OrigBB:
 773   //     [... previous instrs leading to comparison ...]
 774   //     b.ne TrueBB
 775   //     b EndBB
 776   // TrueBB:
 777   //     ; Fallthrough
 778   // EndBB:
 779   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 780
 781   const TargetInstrInfo *TII =
 782       getTargetMachine().getSubtargetImpl()->getInstrInfo();
 783   MachineFunction *MF = MBB->getParent();
 784   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 785   DebugLoc DL = MI->getDebugLoc();
 786   MachineFunction::iterator It = MBB;
 787   ++It;
 788
 789   unsigned DestReg = MI->getOperand(0).getReg();
 790   unsigned IfTrueReg = MI->getOperand(1).getReg();
 791   unsigned IfFalseReg = MI->getOperand(2).getReg();
 792   unsigned CondCode = MI->getOperand(3).getImm();
 793   bool NZCVKilled = MI->getOperand(4).isKill();
 794
 795   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 796   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 797   MF->insert(It, TrueBB);
 798   MF->insert(It, EndBB);
 799
 800   // Transfer rest of current basic-block to EndBB
 801   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 802                 MBB->end());
 803   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 804
 805   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 806   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 807   MBB->addSuccessor(TrueBB);
 808   MBB->addSuccessor(EndBB);
 809
 810   // TrueBB falls through to the end.
 811   TrueBB->addSuccessor(EndBB);
 812
 813   if (!NZCVKilled) {
 814     TrueBB->addLiveIn(AArch64::NZCV);
 815     EndBB->addLiveIn(AArch64::NZCV);
 816   }
 817
 818   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 819       .addReg(IfTrueReg)
 820       .addMBB(TrueBB)
 821       .addReg(IfFalseReg)
 822       .addMBB(MBB);
 823
 824   MI->eraseFromParent();
 825   return EndBB;
 826 }
 827
 828 MachineBasicBlock *
 829 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 830                                                  MachineBasicBlock *BB) const {
 831   switch (MI->getOpcode()) {
 832   default:
 833 #ifndef NDEBUG
 834     MI->dump();
 835 #endif
 836     llvm_unreachable("Unexpected instruction for custom inserter!");
 837
 838   case AArch64::F128CSEL:
 839     return EmitF128CSEL(MI, BB);
 840
 841   case TargetOpcode::STACKMAP:
 842   case TargetOpcode::PATCHPOINT:
 843     return emitPatchPoint(MI, BB);
 844   }
 845 }
 846
 847 //===----------------------------------------------------------------------===//
 848 // AArch64 Lowering private implementation.
 849 //===----------------------------------------------------------------------===//
 850
 851 //===----------------------------------------------------------------------===//
 852 // Lowering Code
 853 //===----------------------------------------------------------------------===//
 854
 855 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 856 /// CC
 857 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 858   switch (CC) {
 859   default:
 860     llvm_unreachable("Unknown condition code!");
 861   case ISD::SETNE:
 862     return AArch64CC::NE;
 863   case ISD::SETEQ:
 864     return AArch64CC::EQ;
 865   case ISD::SETGT:
 866     return AArch64CC::GT;
 867   case ISD::SETGE:
 868     return AArch64CC::GE;
 869   case ISD::SETLT:
 870     return AArch64CC::LT;
 871   case ISD::SETLE:
 872     return AArch64CC::LE;
 873   case ISD::SETUGT:
 874     return AArch64CC::HI;
 875   case ISD::SETUGE:
 876     return AArch64CC::HS;
 877   case ISD::SETULT:
 878     return AArch64CC::LO;
 879   case ISD::SETULE:
 880     return AArch64CC::LS;
 881   }
 882 }
 883
 884 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 885 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 886                                   AArch64CC::CondCode &CondCode,
 887                                   AArch64CC::CondCode &CondCode2) {
 888   CondCode2 = AArch64CC::AL;
 889   switch (CC) {
 890   default:
 891     llvm_unreachable("Unknown FP condition!");
 892   case ISD::SETEQ:
 893   case ISD::SETOEQ:
 894     CondCode = AArch64CC::EQ;
 895     break;
 896   case ISD::SETGT:
 897   case ISD::SETOGT:
 898     CondCode = AArch64CC::GT;
 899     break;
 900   case ISD::SETGE:
 901   case ISD::SETOGE:
 902     CondCode = AArch64CC::GE;
 903     break;
 904   case ISD::SETOLT:
 905     CondCode = AArch64CC::MI;
 906     break;
 907   case ISD::SETOLE:
 908     CondCode = AArch64CC::LS;
 909     break;
 910   case ISD::SETONE:
 911     CondCode = AArch64CC::MI;
 912     CondCode2 = AArch64CC::GT;
 913     break;
 914   case ISD::SETO:
 915     CondCode = AArch64CC::VC;
 916     break;
 917   case ISD::SETUO:
 918     CondCode = AArch64CC::VS;
 919     break;
 920   case ISD::SETUEQ:
 921     CondCode = AArch64CC::EQ;
 922     CondCode2 = AArch64CC::VS;
 923     break;
 924   case ISD::SETUGT:
 925     CondCode = AArch64CC::HI;
 926     break;
 927   case ISD::SETUGE:
 928     CondCode = AArch64CC::PL;
 929     break;
 930   case ISD::SETLT:
 931   case ISD::SETULT:
 932     CondCode = AArch64CC::LT;
 933     break;
 934   case ISD::SETLE:
 935   case ISD::SETULE:
 936     CondCode = AArch64CC::LE;
 937     break;
 938   case ISD::SETNE:
 939   case ISD::SETUNE:
 940     CondCode = AArch64CC::NE;
 941     break;
 942   }
 943 }
 944
 945 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
 946 /// CC usable with the vector instructions. Fewer operations are available
 947 /// without a real NZCV register, so we have to use less efficient combinations
 948 /// to get the same effect.
 949 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
 950                                         AArch64CC::CondCode &CondCode,
 951                                         AArch64CC::CondCode &CondCode2,
 952                                         bool &Invert) {
 953   Invert = false;
 954   switch (CC) {
 955   default:
 956     // Mostly the scalar mappings work fine.
 957     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
 958     break;
 959   case ISD::SETUO:
 960     Invert = true; // Fallthrough
 961   case ISD::SETO:
 962     CondCode = AArch64CC::MI;
 963     CondCode2 = AArch64CC::GE;
 964     break;
 965   case ISD::SETUEQ:
 966   case ISD::SETULT:
 967   case ISD::SETULE:
 968   case ISD::SETUGT:
 969   case ISD::SETUGE:
 970     // All of the compare-mask comparisons are ordered, but we can switch
 971     // between the two by a double inversion. E.g. ULE == !OGT.
 972     Invert = true;
 973     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
 974     break;
 975   }
 976 }
 977
 978 static bool isLegalArithImmed(uint64_t C) {
 979   // Matches AArch64DAGToDAGISel::SelectArithImmed().
 980   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
 981 }
 982
 983 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 984                               SDLoc dl, SelectionDAG &DAG) {
 985   EVT VT = LHS.getValueType();
 986
 987   if (VT.isFloatingPoint())
 988     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
 989
 990   // The CMP instruction is just an alias for SUBS, and representing it as
 991   // SUBS means that it's possible to get CSE with subtract operations.
 992   // A later phase can perform the optimization of setting the destination
 993   // register to WZR/XZR if it ends up being unused.
 994   unsigned Opcode = AArch64ISD::SUBS;
 995
 996   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
 997       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
 998       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
 999     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1000     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1001     // can be set differently by this operation. It comes down to whether
1002     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1003     // everything is fine. If not then the optimization is wrong. Thus general
1004     // comparisons are only valid if op2 != 0.
1005
1006     // So, finally, the only LLVM-native comparisons that don't mention C and V
1007     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1008     // the absence of information about op2.
1009     Opcode = AArch64ISD::ADDS;
1010     RHS = RHS.getOperand(1);
1011   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1012              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1013              !isUnsignedIntSetCC(CC)) {
1014     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1015     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1016     // of the signed comparisons.
1017     Opcode = AArch64ISD::ANDS;
1018     RHS = LHS.getOperand(1);
1019     LHS = LHS.getOperand(0);
1020   }
1021
1022   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1023       .getValue(1);
1024 }
1025
1026 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1027                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1028   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1029     EVT VT = RHS.getValueType();
1030     uint64_t C = RHSC->getZExtValue();
1031     if (!isLegalArithImmed(C)) {
1032       // Constant does not fit, try adjusting it by one?
1033       switch (CC) {
1034       default:
1035         break;
1036       case ISD::SETLT:
1037       case ISD::SETGE:
1038         if ((VT == MVT::i32 && C != 0x80000000 &&
1039              isLegalArithImmed((uint32_t)(C - 1))) ||
1040             (VT == MVT::i64 && C != 0x80000000ULL &&
1041              isLegalArithImmed(C - 1ULL))) {
1042           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1043           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1044           RHS = DAG.getConstant(C, VT);
1045         }
1046         break;
1047       case ISD::SETULT:
1048       case ISD::SETUGE:
1049         if ((VT == MVT::i32 && C != 0 &&
1050              isLegalArithImmed((uint32_t)(C - 1))) ||
1051             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1052           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1053           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1054           RHS = DAG.getConstant(C, VT);
1055         }
1056         break;
1057       case ISD::SETLE:
1058       case ISD::SETGT:
1059         if ((VT == MVT::i32 && C != 0x7fffffff &&
1060              isLegalArithImmed((uint32_t)(C + 1))) ||
1061             (VT == MVT::i64 && C != 0x7ffffffffffffffULL &&
1062              isLegalArithImmed(C + 1ULL))) {
1063           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1064           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1065           RHS = DAG.getConstant(C, VT);
1066         }
1067         break;
1068       case ISD::SETULE:
1069       case ISD::SETUGT:
1070         if ((VT == MVT::i32 && C != 0xffffffff &&
1071              isLegalArithImmed((uint32_t)(C + 1))) ||
1072             (VT == MVT::i64 && C != 0xfffffffffffffffULL &&
1073              isLegalArithImmed(C + 1ULL))) {
1074           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1075           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1076           RHS = DAG.getConstant(C, VT);
1077         }
1078         break;
1079       }
1080     }
1081   }
1082
1083   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1084   AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
1085   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1086   return Cmp;
1087 }
1088
1089 static std::pair<SDValue, SDValue>
1090 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1091   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1092          "Unsupported value type");
1093   SDValue Value, Overflow;
1094   SDLoc DL(Op);
1095   SDValue LHS = Op.getOperand(0);
1096   SDValue RHS = Op.getOperand(1);
1097   unsigned Opc = 0;
1098   switch (Op.getOpcode()) {
1099   default:
1100     llvm_unreachable("Unknown overflow instruction!");
1101   case ISD::SADDO:
1102     Opc = AArch64ISD::ADDS;
1103     CC = AArch64CC::VS;
1104     break;
1105   case ISD::UADDO:
1106     Opc = AArch64ISD::ADDS;
1107     CC = AArch64CC::HS;
1108     break;
1109   case ISD::SSUBO:
1110     Opc = AArch64ISD::SUBS;
1111     CC = AArch64CC::VS;
1112     break;
1113   case ISD::USUBO:
1114     Opc = AArch64ISD::SUBS;
1115     CC = AArch64CC::LO;
1116     break;
1117   // Multiply needs a little bit extra work.
1118   case ISD::SMULO:
1119   case ISD::UMULO: {
1120     CC = AArch64CC::NE;
1121     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1122     if (Op.getValueType() == MVT::i32) {
1123       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1124       // For a 32 bit multiply with overflow check we want the instruction
1125       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1126       // need to generate the following pattern:
1127       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1128       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1129       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1130       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1131       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1132                                 DAG.getConstant(0, MVT::i64));
1133       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1134       // operation. We need to clear out the upper 32 bits, because we used a
1135       // widening multiply that wrote all 64 bits. In the end this should be a
1136       // noop.
1137       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1138       if (IsSigned) {
1139         // The signed overflow check requires more than just a simple check for
1140         // any bit set in the upper 32 bits of the result. These bits could be
1141         // just the sign bits of a negative number. To perform the overflow
1142         // check we have to arithmetic shift right the 32nd bit of the result by
1143         // 31 bits. Then we compare the result to the upper 32 bits.
1144         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1145                                         DAG.getConstant(32, MVT::i64));
1146         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1147         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1148                                         DAG.getConstant(31, MVT::i64));
1149         // It is important that LowerBits is last, otherwise the arithmetic
1150         // shift will not be folded into the compare (SUBS).
1151         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1152         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1153                        .getValue(1);
1154       } else {
1155         // The overflow check for unsigned multiply is easy. We only need to
1156         // check if any of the upper 32 bits are set. This can be done with a
1157         // CMP (shifted register). For that we need to generate the following
1158         // pattern:
1159         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1160         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1161                                         DAG.getConstant(32, MVT::i64));
1162         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1163         Overflow =
1164             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1165                         UpperBits).getValue(1);
1166       }
1167       break;
1168     }
1169     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1170     // For the 64 bit multiply
1171     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1172     if (IsSigned) {
1173       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1174       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1175                                       DAG.getConstant(63, MVT::i64));
1176       // It is important that LowerBits is last, otherwise the arithmetic
1177       // shift will not be folded into the compare (SUBS).
1178       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1179       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1180                      .getValue(1);
1181     } else {
1182       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1183       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1184       Overflow =
1185           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1186                       UpperBits).getValue(1);
1187     }
1188     break;
1189   }
1190   } // switch (...)
1191
1192   if (Opc) {
1193     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1194
1195     // Emit the AArch64 operation with overflow check.
1196     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1197     Overflow = Value.getValue(1);
1198   }
1199   return std::make_pair(Value, Overflow);
1200 }
1201
1202 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1203                                              RTLIB::Libcall Call) const {
1204   SmallVector<SDValue, 2> Ops;
1205   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1206     Ops.push_back(Op.getOperand(i));
1207
1208   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1209                      SDLoc(Op)).first;
1210 }
1211
1212 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1213   SDValue Sel = Op.getOperand(0);
1214   SDValue Other = Op.getOperand(1);
1215
1216   // If neither operand is a SELECT_CC, give up.
1217   if (Sel.getOpcode() != ISD::SELECT_CC)
1218     std::swap(Sel, Other);
1219   if (Sel.getOpcode() != ISD::SELECT_CC)
1220     return Op;
1221
1222   // The folding we want to perform is:
1223   // (xor x, (select_cc a, b, cc, 0, -1) )
1224   //   -->
1225   // (csel x, (xor x, -1), cc ...)
1226   //
1227   // The latter will get matched to a CSINV instruction.
1228
1229   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1230   SDValue LHS = Sel.getOperand(0);
1231   SDValue RHS = Sel.getOperand(1);
1232   SDValue TVal = Sel.getOperand(2);
1233   SDValue FVal = Sel.getOperand(3);
1234   SDLoc dl(Sel);
1235
1236   // FIXME: This could be generalized to non-integer comparisons.
1237   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1238     return Op;
1239
1240   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1241   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1242
1243   // The the values aren't constants, this isn't the pattern we're looking for.
1244   if (!CFVal || !CTVal)
1245     return Op;
1246
1247   // We can commute the SELECT_CC by inverting the condition.  This
1248   // might be needed to make this fit into a CSINV pattern.
1249   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1250     std::swap(TVal, FVal);
1251     std::swap(CTVal, CFVal);
1252     CC = ISD::getSetCCInverse(CC, true);
1253   }
1254
1255   // If the constants line up, perform the transform!
1256   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1257     SDValue CCVal;
1258     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1259
1260     FVal = Other;
1261     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1262                        DAG.getConstant(-1ULL, Other.getValueType()));
1263
1264     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1265                        CCVal, Cmp);
1266   }
1267
1268   return Op;
1269 }
1270
1271 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1272   EVT VT = Op.getValueType();
1273
1274   // Let legalize expand this if it isn't a legal type yet.
1275   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1276     return SDValue();
1277
1278   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1279
1280   unsigned Opc;
1281   bool ExtraOp = false;
1282   switch (Op.getOpcode()) {
1283   default:
1284     llvm_unreachable("Invalid code");
1285   case ISD::ADDC:
1286     Opc = AArch64ISD::ADDS;
1287     break;
1288   case ISD::SUBC:
1289     Opc = AArch64ISD::SUBS;
1290     break;
1291   case ISD::ADDE:
1292     Opc = AArch64ISD::ADCS;
1293     ExtraOp = true;
1294     break;
1295   case ISD::SUBE:
1296     Opc = AArch64ISD::SBCS;
1297     ExtraOp = true;
1298     break;
1299   }
1300
1301   if (!ExtraOp)
1302     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1303   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1304                      Op.getOperand(2));
1305 }
1306
1307 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1308   // Let legalize expand this if it isn't a legal type yet.
1309   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1310     return SDValue();
1311
1312   AArch64CC::CondCode CC;
1313   // The actual operation that sets the overflow or carry flag.
1314   SDValue Value, Overflow;
1315   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1316
1317   // We use 0 and 1 as false and true values.
1318   SDValue TVal = DAG.getConstant(1, MVT::i32);
1319   SDValue FVal = DAG.getConstant(0, MVT::i32);
1320
1321   // We use an inverted condition, because the conditional select is inverted
1322   // too. This will allow it to be selected to a single instruction:
1323   // CSINC Wd, WZR, WZR, invert(cond).
1324   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1325   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1326                          CCVal, Overflow);
1327
1328   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1329   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1330 }
1331
1332 // Prefetch operands are:
1333 // 1: Address to prefetch
1334 // 2: bool isWrite
1335 // 3: int locality (0 = no locality ... 3 = extreme locality)
1336 // 4: bool isDataCache
1337 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1338   SDLoc DL(Op);
1339   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1340   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1341   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1342
1343   bool IsStream = !Locality;
1344   // When the locality number is set
1345   if (Locality) {
1346     // The front-end should have filtered out the out-of-range values
1347     assert(Locality <= 3 && "Prefetch locality out-of-range");
1348     // The locality degree is the opposite of the cache speed.
1349     // Put the number the other way around.
1350     // The encoding starts at 0 for level 1
1351     Locality = 3 - Locality;
1352   }
1353
1354   // built the mask value encoding the expected behavior.
1355   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1356                    (!IsData << 3) |     // IsDataCache bit
1357                    (Locality << 1) |    // Cache level bits
1358                    (unsigned)IsStream;  // Stream bit
1359   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1360                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1361 }
1362
1363 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1364                                               SelectionDAG &DAG) const {
1365   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1366
1367   RTLIB::Libcall LC;
1368   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1369
1370   return LowerF128Call(Op, DAG, LC);
1371 }
1372
1373 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1374                                              SelectionDAG &DAG) const {
1375   if (Op.getOperand(0).getValueType() != MVT::f128) {
1376     // It's legal except when f128 is involved
1377     return Op;
1378   }
1379
1380   RTLIB::Libcall LC;
1381   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1382
1383   // FP_ROUND node has a second operand indicating whether it is known to be
1384   // precise. That doesn't take part in the LibCall so we can't directly use
1385   // LowerF128Call.
1386   SDValue SrcVal = Op.getOperand(0);
1387   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1388                      /*isSigned*/ false, SDLoc(Op)).first;
1389 }
1390
1391 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1392   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1393   // Any additional optimization in this function should be recorded
1394   // in the cost tables.
1395   EVT InVT = Op.getOperand(0).getValueType();
1396   EVT VT = Op.getValueType();
1397
1398   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1399     SDLoc dl(Op);
1400     SDValue Cv =
1401         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1402                     Op.getOperand(0));
1403     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1404   }
1405
1406   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1407     SDLoc dl(Op);
1408     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, MVT::v2f64, Op.getOperand(0));
1409     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1410   }
1411
1412   // Type changing conversions are illegal.
1413   return Op;
1414 }
1415
1416 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1417                                               SelectionDAG &DAG) const {
1418   if (Op.getOperand(0).getValueType().isVector())
1419     return LowerVectorFP_TO_INT(Op, DAG);
1420
1421   if (Op.getOperand(0).getValueType() != MVT::f128) {
1422     // It's legal except when f128 is involved
1423     return Op;
1424   }
1425
1426   RTLIB::Libcall LC;
1427   if (Op.getOpcode() == ISD::FP_TO_SINT)
1428     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1429   else
1430     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1431
1432   SmallVector<SDValue, 2> Ops;
1433   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1434     Ops.push_back(Op.getOperand(i));
1435
1436   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1437                      SDLoc(Op)).first;
1438 }
1439
1440 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1441   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1442   // Any additional optimization in this function should be recorded
1443   // in the cost tables.
1444   EVT VT = Op.getValueType();
1445   SDLoc dl(Op);
1446   SDValue In = Op.getOperand(0);
1447   EVT InVT = In.getValueType();
1448
1449   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1450     MVT CastVT =
1451         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1452                          InVT.getVectorNumElements());
1453     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1454     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1455   }
1456
1457   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1458     unsigned CastOpc =
1459         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1460     EVT CastVT = VT.changeVectorElementTypeToInteger();
1461     In = DAG.getNode(CastOpc, dl, CastVT, In);
1462     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1463   }
1464
1465   return Op;
1466 }
1467
1468 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1469                                             SelectionDAG &DAG) const {
1470   if (Op.getValueType().isVector())
1471     return LowerVectorINT_TO_FP(Op, DAG);
1472
1473   // i128 conversions are libcalls.
1474   if (Op.getOperand(0).getValueType() == MVT::i128)
1475     return SDValue();
1476
1477   // Other conversions are legal, unless it's to the completely software-based
1478   // fp128.
1479   if (Op.getValueType() != MVT::f128)
1480     return Op;
1481
1482   RTLIB::Libcall LC;
1483   if (Op.getOpcode() == ISD::SINT_TO_FP)
1484     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1485   else
1486     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1487
1488   return LowerF128Call(Op, DAG, LC);
1489 }
1490
1491 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1492                                             SelectionDAG &DAG) const {
1493   // For iOS, we want to call an alternative entry point: __sincos_stret,
1494   // which returns the values in two S / D registers.
1495   SDLoc dl(Op);
1496   SDValue Arg = Op.getOperand(0);
1497   EVT ArgVT = Arg.getValueType();
1498   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1499
1500   ArgListTy Args;
1501   ArgListEntry Entry;
1502
1503   Entry.Node = Arg;
1504   Entry.Ty = ArgTy;
1505   Entry.isSExt = false;
1506   Entry.isZExt = false;
1507   Args.push_back(Entry);
1508
1509   const char *LibcallName =
1510       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1511   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1512
1513   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
1514   TargetLowering::CallLoweringInfo CLI(DAG);
1515   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1516     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1517
1518   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1519   return CallResult.first;
1520 }
1521
1522 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1523   if (Op.getValueType() != MVT::f16)
1524     return SDValue();
1525
1526   assert(Op.getOperand(0).getValueType() == MVT::i16);
1527   SDLoc DL(Op);
1528
1529   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1530   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1531   return SDValue(
1532       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1533                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1534       0);
1535 }
1536
1537
1538 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1539                                               SelectionDAG &DAG) const {
1540   switch (Op.getOpcode()) {
1541   default:
1542     llvm_unreachable("unimplemented operand");
1543     return SDValue();
1544   case ISD::BITCAST:
1545     return LowerBITCAST(Op, DAG);
1546   case ISD::GlobalAddress:
1547     return LowerGlobalAddress(Op, DAG);
1548   case ISD::GlobalTLSAddress:
1549     return LowerGlobalTLSAddress(Op, DAG);
1550   case ISD::SETCC:
1551     return LowerSETCC(Op, DAG);
1552   case ISD::BR_CC:
1553     return LowerBR_CC(Op, DAG);
1554   case ISD::SELECT:
1555     return LowerSELECT(Op, DAG);
1556   case ISD::SELECT_CC:
1557     return LowerSELECT_CC(Op, DAG);
1558   case ISD::JumpTable:
1559     return LowerJumpTable(Op, DAG);
1560   case ISD::ConstantPool:
1561     return LowerConstantPool(Op, DAG);
1562   case ISD::BlockAddress:
1563     return LowerBlockAddress(Op, DAG);
1564   case ISD::VASTART:
1565     return LowerVASTART(Op, DAG);
1566   case ISD::VACOPY:
1567     return LowerVACOPY(Op, DAG);
1568   case ISD::VAARG:
1569     return LowerVAARG(Op, DAG);
1570   case ISD::ADDC:
1571   case ISD::ADDE:
1572   case ISD::SUBC:
1573   case ISD::SUBE:
1574     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1575   case ISD::SADDO:
1576   case ISD::UADDO:
1577   case ISD::SSUBO:
1578   case ISD::USUBO:
1579   case ISD::SMULO:
1580   case ISD::UMULO:
1581     return LowerXALUO(Op, DAG);
1582   case ISD::FADD:
1583     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1584   case ISD::FSUB:
1585     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1586   case ISD::FMUL:
1587     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1588   case ISD::FDIV:
1589     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1590   case ISD::FP_ROUND:
1591     return LowerFP_ROUND(Op, DAG);
1592   case ISD::FP_EXTEND:
1593     return LowerFP_EXTEND(Op, DAG);
1594   case ISD::FRAMEADDR:
1595     return LowerFRAMEADDR(Op, DAG);
1596   case ISD::RETURNADDR:
1597     return LowerRETURNADDR(Op, DAG);
1598   case ISD::INSERT_VECTOR_ELT:
1599     return LowerINSERT_VECTOR_ELT(Op, DAG);
1600   case ISD::EXTRACT_VECTOR_ELT:
1601     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1602   case ISD::BUILD_VECTOR:
1603     return LowerBUILD_VECTOR(Op, DAG);
1604   case ISD::VECTOR_SHUFFLE:
1605     return LowerVECTOR_SHUFFLE(Op, DAG);
1606   case ISD::EXTRACT_SUBVECTOR:
1607     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1608   case ISD::SRA:
1609   case ISD::SRL:
1610   case ISD::SHL:
1611     return LowerVectorSRA_SRL_SHL(Op, DAG);
1612   case ISD::SHL_PARTS:
1613     return LowerShiftLeftParts(Op, DAG);
1614   case ISD::SRL_PARTS:
1615   case ISD::SRA_PARTS:
1616     return LowerShiftRightParts(Op, DAG);
1617   case ISD::CTPOP:
1618     return LowerCTPOP(Op, DAG);
1619   case ISD::FCOPYSIGN:
1620     return LowerFCOPYSIGN(Op, DAG);
1621   case ISD::AND:
1622     return LowerVectorAND(Op, DAG);
1623   case ISD::OR:
1624     return LowerVectorOR(Op, DAG);
1625   case ISD::XOR:
1626     return LowerXOR(Op, DAG);
1627   case ISD::PREFETCH:
1628     return LowerPREFETCH(Op, DAG);
1629   case ISD::SINT_TO_FP:
1630   case ISD::UINT_TO_FP:
1631     return LowerINT_TO_FP(Op, DAG);
1632   case ISD::FP_TO_SINT:
1633   case ISD::FP_TO_UINT:
1634     return LowerFP_TO_INT(Op, DAG);
1635   case ISD::FSINCOS:
1636     return LowerFSINCOS(Op, DAG);
1637   }
1638 }
1639
1640 /// getFunctionAlignment - Return the Log2 alignment of this function.
1641 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1642   return 2;
1643 }
1644
1645 //===----------------------------------------------------------------------===//
1646 //                      Calling Convention Implementation
1647 //===----------------------------------------------------------------------===//
1648
1649 #include "AArch64GenCallingConv.inc"
1650
1651 /// Selects the correct CCAssignFn for a the given CallingConvention
1652 /// value.
1653 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1654                                                      bool IsVarArg) const {
1655   switch (CC) {
1656   default:
1657     llvm_unreachable("Unsupported calling convention.");
1658   case CallingConv::WebKit_JS:
1659     return CC_AArch64_WebKit_JS;
1660   case CallingConv::C:
1661   case CallingConv::Fast:
1662     if (!Subtarget->isTargetDarwin())
1663       return CC_AArch64_AAPCS;
1664     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1665   }
1666 }
1667
1668 SDValue AArch64TargetLowering::LowerFormalArguments(
1669     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1670     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1671     SmallVectorImpl<SDValue> &InVals) const {
1672   MachineFunction &MF = DAG.getMachineFunction();
1673   MachineFrameInfo *MFI = MF.getFrameInfo();
1674
1675   // Assign locations to all of the incoming arguments.
1676   SmallVector<CCValAssign, 16> ArgLocs;
1677   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
1678                  *DAG.getContext());
1679
1680   // At this point, Ins[].VT may already be promoted to i32. To correctly
1681   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
1682   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
1683   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
1684   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
1685   // LocVT.
1686   unsigned NumArgs = Ins.size();
1687   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
1688   unsigned CurArgIdx = 0;
1689   for (unsigned i = 0; i != NumArgs; ++i) {
1690     MVT ValVT = Ins[i].VT;
1691     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
1692     CurArgIdx = Ins[i].OrigArgIndex;
1693
1694     // Get type of the original argument.
1695     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
1696     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
1697     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
1698     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
1699       ValVT = MVT::i8;
1700     else if (ActualMVT == MVT::i16)
1701       ValVT = MVT::i16;
1702
1703     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
1704     bool Res =
1705         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
1706     assert(!Res && "Call operand has unhandled type");
1707     (void)Res;
1708   }
1709   assert(ArgLocs.size() == Ins.size());
1710   SmallVector<SDValue, 16> ArgValues;
1711   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1712     CCValAssign &VA = ArgLocs[i];
1713
1714     if (Ins[i].Flags.isByVal()) {
1715       // Byval is used for HFAs in the PCS, but the system should work in a
1716       // non-compliant manner for larger structs.
1717       EVT PtrTy = getPointerTy();
1718       int Size = Ins[i].Flags.getByValSize();
1719       unsigned NumRegs = (Size + 7) / 8;
1720
1721       // FIXME: This works on big-endian for composite byvals, which are the common
1722       // case. It should also work for fundamental types too.
1723       unsigned FrameIdx =
1724         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
1725       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
1726       InVals.push_back(FrameIdxN);
1727
1728       continue;
1729     }
1730
1731     if (VA.isRegLoc()) {
1732       // Arguments stored in registers.
1733       EVT RegVT = VA.getLocVT();
1734
1735       SDValue ArgValue;
1736       const TargetRegisterClass *RC;
1737
1738       if (RegVT == MVT::i32)
1739         RC = &AArch64::GPR32RegClass;
1740       else if (RegVT == MVT::i64)
1741         RC = &AArch64::GPR64RegClass;
1742       else if (RegVT == MVT::f16)
1743         RC = &AArch64::FPR16RegClass;
1744       else if (RegVT == MVT::f32)
1745         RC = &AArch64::FPR32RegClass;
1746       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
1747         RC = &AArch64::FPR64RegClass;
1748       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
1749         RC = &AArch64::FPR128RegClass;
1750       else
1751         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1752
1753       // Transform the arguments in physical registers into virtual ones.
1754       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1755       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
1756
1757       // If this is an 8, 16 or 32-bit value, it is really passed promoted
1758       // to 64 bits.  Insert an assert[sz]ext to capture this, then
1759       // truncate to the right size.
1760       switch (VA.getLocInfo()) {
1761       default:
1762         llvm_unreachable("Unknown loc info!");
1763       case CCValAssign::Full:
1764         break;
1765       case CCValAssign::BCvt:
1766         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
1767         break;
1768       case CCValAssign::AExt:
1769       case CCValAssign::SExt:
1770       case CCValAssign::ZExt:
1771         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
1772         // nodes after our lowering.
1773         assert(RegVT == Ins[i].VT && "incorrect register location selected");
1774         break;
1775       }
1776
1777       InVals.push_back(ArgValue);
1778
1779     } else { // VA.isRegLoc()
1780       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
1781       unsigned ArgOffset = VA.getLocMemOffset();
1782       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1783
1784       uint32_t BEAlign = 0;
1785       if (ArgSize < 8 && !Subtarget->isLittleEndian())
1786         BEAlign = 8 - ArgSize;
1787
1788       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
1789
1790       // Create load nodes to retrieve arguments from the stack.
1791       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1792       SDValue ArgValue;
1793
1794       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
1795       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
1796       MVT MemVT = VA.getValVT();
1797
1798       switch (VA.getLocInfo()) {
1799       default:
1800         break;
1801       case CCValAssign::BCvt:
1802         MemVT = VA.getLocVT();
1803         break;
1804       case CCValAssign::SExt:
1805         ExtType = ISD::SEXTLOAD;
1806         break;
1807       case CCValAssign::ZExt:
1808         ExtType = ISD::ZEXTLOAD;
1809         break;
1810       case CCValAssign::AExt:
1811         ExtType = ISD::EXTLOAD;
1812         break;
1813       }
1814
1815       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
1816                                 MachinePointerInfo::getFixedStack(FI),
1817                                 MemVT, false, false, false, 0, nullptr);
1818
1819       InVals.push_back(ArgValue);
1820     }
1821   }
1822
1823   // varargs
1824   if (isVarArg) {
1825     if (!Subtarget->isTargetDarwin()) {
1826       // The AAPCS variadic function ABI is identical to the non-variadic
1827       // one. As a result there may be more arguments in registers and we should
1828       // save them for future reference.
1829       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
1830     }
1831
1832     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
1833     // This will point to the next argument passed via stack.
1834     unsigned StackOffset = CCInfo.getNextStackOffset();
1835     // We currently pass all varargs at 8-byte alignment.
1836     StackOffset = ((StackOffset + 7) & ~7);
1837     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
1838   }
1839
1840   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1841   unsigned StackArgSize = CCInfo.getNextStackOffset();
1842   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
1843   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
1844     // This is a non-standard ABI so by fiat I say we're allowed to make full
1845     // use of the stack area to be popped, which must be aligned to 16 bytes in
1846     // any case:
1847     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
1848
1849     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
1850     // a multiple of 16.
1851     FuncInfo->setArgumentStackToRestore(StackArgSize);
1852
1853     // This realignment carries over to the available bytes below. Our own
1854     // callers will guarantee the space is free by giving an aligned value to
1855     // CALLSEQ_START.
1856   }
1857   // Even if we're not expected to free up the space, it's useful to know how
1858   // much is there while considering tail calls (because we can reuse it).
1859   FuncInfo->setBytesInStackArgArea(StackArgSize);
1860
1861   return Chain;
1862 }
1863
1864 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
1865                                                 SelectionDAG &DAG, SDLoc DL,
1866                                                 SDValue &Chain) const {
1867   MachineFunction &MF = DAG.getMachineFunction();
1868   MachineFrameInfo *MFI = MF.getFrameInfo();
1869   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1870
1871   SmallVector<SDValue, 8> MemOps;
1872
1873   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
1874                                           AArch64::X3, AArch64::X4, AArch64::X5,
1875                                           AArch64::X6, AArch64::X7 };
1876   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
1877   unsigned FirstVariadicGPR =
1878       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
1879
1880   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
1881   int GPRIdx = 0;
1882   if (GPRSaveSize != 0) {
1883     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
1884
1885     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
1886
1887     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
1888       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
1889       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
1890       SDValue Store =
1891           DAG.getStore(Val.getValue(1), DL, Val, FIN,
1892                        MachinePointerInfo::getStack(i * 8), false, false, 0);
1893       MemOps.push_back(Store);
1894       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1895                         DAG.getConstant(8, getPointerTy()));
1896     }
1897   }
1898   FuncInfo->setVarArgsGPRIndex(GPRIdx);
1899   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
1900
1901   if (Subtarget->hasFPARMv8()) {
1902     static const MCPhysReg FPRArgRegs[] = {
1903         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
1904         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
1905     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
1906     unsigned FirstVariadicFPR =
1907         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
1908
1909     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
1910     int FPRIdx = 0;
1911     if (FPRSaveSize != 0) {
1912       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
1913
1914       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
1915
1916       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
1917         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
1918         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
1919
1920         SDValue Store =
1921             DAG.getStore(Val.getValue(1), DL, Val, FIN,
1922                          MachinePointerInfo::getStack(i * 16), false, false, 0);
1923         MemOps.push_back(Store);
1924         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1925                           DAG.getConstant(16, getPointerTy()));
1926       }
1927     }
1928     FuncInfo->setVarArgsFPRIndex(FPRIdx);
1929     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
1930   }
1931
1932   if (!MemOps.empty()) {
1933     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
1934   }
1935 }
1936
1937 /// LowerCallResult - Lower the result values of a call into the
1938 /// appropriate copies out of appropriate physical registers.
1939 SDValue AArch64TargetLowering::LowerCallResult(
1940     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
1941     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1942     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
1943     SDValue ThisVal) const {
1944   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
1945                           ? RetCC_AArch64_WebKit_JS
1946                           : RetCC_AArch64_AAPCS;
1947   // Assign locations to each value returned by this call.
1948   SmallVector<CCValAssign, 16> RVLocs;
1949   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
1950                  *DAG.getContext());
1951   CCInfo.AnalyzeCallResult(Ins, RetCC);
1952
1953   // Copy all of the result registers out of their specified physreg.
1954   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1955     CCValAssign VA = RVLocs[i];
1956
1957     // Pass 'this' value directly from the argument to return value, to avoid
1958     // reg unit interference
1959     if (i == 0 && isThisReturn) {
1960       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
1961              "unexpected return calling convention register assignment");
1962       InVals.push_back(ThisVal);
1963       continue;
1964     }
1965
1966     SDValue Val =
1967         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
1968     Chain = Val.getValue(1);
1969     InFlag = Val.getValue(2);
1970
1971     switch (VA.getLocInfo()) {
1972     default:
1973       llvm_unreachable("Unknown loc info!");
1974     case CCValAssign::Full:
1975       break;
1976     case CCValAssign::BCvt:
1977       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
1978       break;
1979     }
1980
1981     InVals.push_back(Val);
1982   }
1983
1984   return Chain;
1985 }
1986
1987 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
1988     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
1989     bool isCalleeStructRet, bool isCallerStructRet,
1990     const SmallVectorImpl<ISD::OutputArg> &Outs,
1991     const SmallVectorImpl<SDValue> &OutVals,
1992     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
1993   // For CallingConv::C this function knows whether the ABI needs
1994   // changing. That's not true for other conventions so they will have to opt in
1995   // manually.
1996   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1997     return false;
1998
1999   const MachineFunction &MF = DAG.getMachineFunction();
2000   const Function *CallerF = MF.getFunction();
2001   CallingConv::ID CallerCC = CallerF->getCallingConv();
2002   bool CCMatch = CallerCC == CalleeCC;
2003
2004   // Byval parameters hand the function a pointer directly into the stack area
2005   // we want to reuse during a tail call. Working around this *is* possible (see
2006   // X86) but less efficient and uglier in LowerCall.
2007   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2008                                     e = CallerF->arg_end();
2009        i != e; ++i)
2010     if (i->hasByValAttr())
2011       return false;
2012
2013   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2014     if (IsTailCallConvention(CalleeCC) && CCMatch)
2015       return true;
2016     return false;
2017   }
2018
2019   // Now we search for cases where we can use a tail call without changing the
2020   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2021   // concept.
2022
2023   // I want anyone implementing a new calling convention to think long and hard
2024   // about this assert.
2025   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2026          "Unexpected variadic calling convention");
2027
2028   if (isVarArg && !Outs.empty()) {
2029     // At least two cases here: if caller is fastcc then we can't have any
2030     // memory arguments (we'd be expected to clean up the stack afterwards). If
2031     // caller is C then we could potentially use its argument area.
2032
2033     // FIXME: for now we take the most conservative of these in both cases:
2034     // disallow all variadic memory operands.
2035     SmallVector<CCValAssign, 16> ArgLocs;
2036     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2037                    *DAG.getContext());
2038
2039     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2040     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2041       if (!ArgLocs[i].isRegLoc())
2042         return false;
2043   }
2044
2045   // If the calling conventions do not match, then we'd better make sure the
2046   // results are returned in the same way as what the caller expects.
2047   if (!CCMatch) {
2048     SmallVector<CCValAssign, 16> RVLocs1;
2049     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2050                     *DAG.getContext());
2051     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2052
2053     SmallVector<CCValAssign, 16> RVLocs2;
2054     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2055                     *DAG.getContext());
2056     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2057
2058     if (RVLocs1.size() != RVLocs2.size())
2059       return false;
2060     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2061       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2062         return false;
2063       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2064         return false;
2065       if (RVLocs1[i].isRegLoc()) {
2066         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2067           return false;
2068       } else {
2069         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2070           return false;
2071       }
2072     }
2073   }
2074
2075   // Nothing more to check if the callee is taking no arguments
2076   if (Outs.empty())
2077     return true;
2078
2079   SmallVector<CCValAssign, 16> ArgLocs;
2080   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2081                  *DAG.getContext());
2082
2083   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2084
2085   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2086
2087   // If the stack arguments for this call would fit into our own save area then
2088   // the call can be made tail.
2089   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2090 }
2091
2092 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2093                                                    SelectionDAG &DAG,
2094                                                    MachineFrameInfo *MFI,
2095                                                    int ClobberedFI) const {
2096   SmallVector<SDValue, 8> ArgChains;
2097   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2098   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2099
2100   // Include the original chain at the beginning of the list. When this is
2101   // used by target LowerCall hooks, this helps legalize find the
2102   // CALLSEQ_BEGIN node.
2103   ArgChains.push_back(Chain);
2104
2105   // Add a chain value for each stack argument corresponding
2106   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2107                             UE = DAG.getEntryNode().getNode()->use_end();
2108        U != UE; ++U)
2109     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2110       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2111         if (FI->getIndex() < 0) {
2112           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2113           int64_t InLastByte = InFirstByte;
2114           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2115
2116           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2117               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2118             ArgChains.push_back(SDValue(L, 1));
2119         }
2120
2121   // Build a tokenfactor for all the chains.
2122   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2123 }
2124
2125 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2126                                                    bool TailCallOpt) const {
2127   return CallCC == CallingConv::Fast && TailCallOpt;
2128 }
2129
2130 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2131   return CallCC == CallingConv::Fast;
2132 }
2133
2134 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2135 /// and add input and output parameter nodes.
2136 SDValue
2137 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2138                                  SmallVectorImpl<SDValue> &InVals) const {
2139   SelectionDAG &DAG = CLI.DAG;
2140   SDLoc &DL = CLI.DL;
2141   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2142   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2143   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2144   SDValue Chain = CLI.Chain;
2145   SDValue Callee = CLI.Callee;
2146   bool &IsTailCall = CLI.IsTailCall;
2147   CallingConv::ID CallConv = CLI.CallConv;
2148   bool IsVarArg = CLI.IsVarArg;
2149
2150   MachineFunction &MF = DAG.getMachineFunction();
2151   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2152   bool IsThisReturn = false;
2153
2154   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2155   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2156   bool IsSibCall = false;
2157
2158   if (IsTailCall) {
2159     // Check if it's really possible to do a tail call.
2160     IsTailCall = isEligibleForTailCallOptimization(
2161         Callee, CallConv, IsVarArg, IsStructRet,
2162         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2163     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2164       report_fatal_error("failed to perform tail call elimination on a call "
2165                          "site marked musttail");
2166
2167     // A sibling call is one where we're under the usual C ABI and not planning
2168     // to change that but can still do a tail call:
2169     if (!TailCallOpt && IsTailCall)
2170       IsSibCall = true;
2171
2172     if (IsTailCall)
2173       ++NumTailCalls;
2174   }
2175
2176   // Analyze operands of the call, assigning locations to each operand.
2177   SmallVector<CCValAssign, 16> ArgLocs;
2178   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2179                  *DAG.getContext());
2180
2181   if (IsVarArg) {
2182     // Handle fixed and variable vector arguments differently.
2183     // Variable vector arguments always go into memory.
2184     unsigned NumArgs = Outs.size();
2185
2186     for (unsigned i = 0; i != NumArgs; ++i) {
2187       MVT ArgVT = Outs[i].VT;
2188       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2189       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2190                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2191       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2192       assert(!Res && "Call operand has unhandled type");
2193       (void)Res;
2194     }
2195   } else {
2196     // At this point, Outs[].VT may already be promoted to i32. To correctly
2197     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2198     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2199     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2200     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2201     // LocVT.
2202     unsigned NumArgs = Outs.size();
2203     for (unsigned i = 0; i != NumArgs; ++i) {
2204       MVT ValVT = Outs[i].VT;
2205       // Get type of the original argument.
2206       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2207                                   /*AllowUnknown*/ true);
2208       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2209       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2210       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2211       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2212         ValVT = MVT::i8;
2213       else if (ActualMVT == MVT::i16)
2214         ValVT = MVT::i16;
2215
2216       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2217       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2218       assert(!Res && "Call operand has unhandled type");
2219       (void)Res;
2220     }
2221   }
2222
2223   // Get a count of how many bytes are to be pushed on the stack.
2224   unsigned NumBytes = CCInfo.getNextStackOffset();
2225
2226   if (IsSibCall) {
2227     // Since we're not changing the ABI to make this a tail call, the memory
2228     // operands are already available in the caller's incoming argument space.
2229     NumBytes = 0;
2230   }
2231
2232   // FPDiff is the byte offset of the call's argument area from the callee's.
2233   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2234   // by this amount for a tail call. In a sibling call it must be 0 because the
2235   // caller will deallocate the entire stack and the callee still expects its
2236   // arguments to begin at SP+0. Completely unused for non-tail calls.
2237   int FPDiff = 0;
2238
2239   if (IsTailCall && !IsSibCall) {
2240     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2241
2242     // Since callee will pop argument stack as a tail call, we must keep the
2243     // popped size 16-byte aligned.
2244     NumBytes = RoundUpToAlignment(NumBytes, 16);
2245
2246     // FPDiff will be negative if this tail call requires more space than we
2247     // would automatically have in our incoming argument space. Positive if we
2248     // can actually shrink the stack.
2249     FPDiff = NumReusableBytes - NumBytes;
2250
2251     // The stack pointer must be 16-byte aligned at all times it's used for a
2252     // memory operation, which in practice means at *all* times and in
2253     // particular across call boundaries. Therefore our own arguments started at
2254     // a 16-byte aligned SP and the delta applied for the tail call should
2255     // satisfy the same constraint.
2256     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2257   }
2258
2259   // Adjust the stack pointer for the new arguments...
2260   // These operations are automatically eliminated by the prolog/epilog pass
2261   if (!IsSibCall)
2262     Chain =
2263         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2264
2265   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2266
2267   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2268   SmallVector<SDValue, 8> MemOpChains;
2269
2270   // Walk the register/memloc assignments, inserting copies/loads.
2271   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2272        ++i, ++realArgIdx) {
2273     CCValAssign &VA = ArgLocs[i];
2274     SDValue Arg = OutVals[realArgIdx];
2275     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2276
2277     // Promote the value if needed.
2278     switch (VA.getLocInfo()) {
2279     default:
2280       llvm_unreachable("Unknown loc info!");
2281     case CCValAssign::Full:
2282       break;
2283     case CCValAssign::SExt:
2284       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2285       break;
2286     case CCValAssign::ZExt:
2287       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2288       break;
2289     case CCValAssign::AExt:
2290       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2291         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2292         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2293         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2294       }
2295       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2296       break;
2297     case CCValAssign::BCvt:
2298       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2299       break;
2300     case CCValAssign::FPExt:
2301       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2302       break;
2303     }
2304
2305     if (VA.isRegLoc()) {
2306       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2307         assert(VA.getLocVT() == MVT::i64 &&
2308                "unexpected calling convention register assignment");
2309         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2310                "unexpected use of 'returned'");
2311         IsThisReturn = true;
2312       }
2313       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2314     } else {
2315       assert(VA.isMemLoc());
2316
2317       SDValue DstAddr;
2318       MachinePointerInfo DstInfo;
2319
2320       // FIXME: This works on big-endian for composite byvals, which are the
2321       // common case. It should also work for fundamental types too.
2322       uint32_t BEAlign = 0;
2323       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2324                                         : VA.getLocVT().getSizeInBits();
2325       OpSize = (OpSize + 7) / 8;
2326       if (!Subtarget->isLittleEndian() && !Flags.isByVal()) {
2327         if (OpSize < 8)
2328           BEAlign = 8 - OpSize;
2329       }
2330       unsigned LocMemOffset = VA.getLocMemOffset();
2331       int32_t Offset = LocMemOffset + BEAlign;
2332       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2333       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2334
2335       if (IsTailCall) {
2336         Offset = Offset + FPDiff;
2337         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2338
2339         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2340         DstInfo = MachinePointerInfo::getFixedStack(FI);
2341
2342         // Make sure any stack arguments overlapping with where we're storing
2343         // are loaded before this eventual operation. Otherwise they'll be
2344         // clobbered.
2345         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2346       } else {
2347         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2348
2349         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2350         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2351       }
2352
2353       if (Outs[i].Flags.isByVal()) {
2354         SDValue SizeNode =
2355             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2356         SDValue Cpy = DAG.getMemcpy(
2357             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2358             /*isVolatile = */ false,
2359             /*alwaysInline = */ false, DstInfo, MachinePointerInfo());
2360
2361         MemOpChains.push_back(Cpy);
2362       } else {
2363         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2364         // promoted to a legal register type i32, we should truncate Arg back to
2365         // i1/i8/i16.
2366         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2367             VA.getValVT() == MVT::i16)
2368           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2369
2370         SDValue Store =
2371             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2372         MemOpChains.push_back(Store);
2373       }
2374     }
2375   }
2376
2377   if (!MemOpChains.empty())
2378     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2379
2380   // Build a sequence of copy-to-reg nodes chained together with token chain
2381   // and flag operands which copy the outgoing args into the appropriate regs.
2382   SDValue InFlag;
2383   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2384     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2385                              RegsToPass[i].second, InFlag);
2386     InFlag = Chain.getValue(1);
2387   }
2388
2389   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2390   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2391   // node so that legalize doesn't hack it.
2392   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2393       Subtarget->isTargetMachO()) {
2394     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2395       const GlobalValue *GV = G->getGlobal();
2396       bool InternalLinkage = GV->hasInternalLinkage();
2397       if (InternalLinkage)
2398         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2399       else {
2400         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2401                                             AArch64II::MO_GOT);
2402         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2403       }
2404     } else if (ExternalSymbolSDNode *S =
2405                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2406       const char *Sym = S->getSymbol();
2407       Callee =
2408           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2409       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2410     }
2411   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2412     const GlobalValue *GV = G->getGlobal();
2413     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2414   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2415     const char *Sym = S->getSymbol();
2416     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2417   }
2418
2419   // We don't usually want to end the call-sequence here because we would tidy
2420   // the frame up *after* the call, however in the ABI-changing tail-call case
2421   // we've carefully laid out the parameters so that when sp is reset they'll be
2422   // in the correct location.
2423   if (IsTailCall && !IsSibCall) {
2424     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2425                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2426     InFlag = Chain.getValue(1);
2427   }
2428
2429   std::vector<SDValue> Ops;
2430   Ops.push_back(Chain);
2431   Ops.push_back(Callee);
2432
2433   if (IsTailCall) {
2434     // Each tail call may have to adjust the stack by a different amount, so
2435     // this information must travel along with the operation for eventual
2436     // consumption by emitEpilogue.
2437     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2438   }
2439
2440   // Add argument registers to the end of the list so that they are known live
2441   // into the call.
2442   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2443     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2444                                   RegsToPass[i].second.getValueType()));
2445
2446   // Add a register mask operand representing the call-preserved registers.
2447   const uint32_t *Mask;
2448   const TargetRegisterInfo *TRI =
2449       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2450   const AArch64RegisterInfo *ARI =
2451       static_cast<const AArch64RegisterInfo *>(TRI);
2452   if (IsThisReturn) {
2453     // For 'this' returns, use the X0-preserving mask if applicable
2454     Mask = ARI->getThisReturnPreservedMask(CallConv);
2455     if (!Mask) {
2456       IsThisReturn = false;
2457       Mask = ARI->getCallPreservedMask(CallConv);
2458     }
2459   } else
2460     Mask = ARI->getCallPreservedMask(CallConv);
2461
2462   assert(Mask && "Missing call preserved mask for calling convention");
2463   Ops.push_back(DAG.getRegisterMask(Mask));
2464
2465   if (InFlag.getNode())
2466     Ops.push_back(InFlag);
2467
2468   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2469
2470   // If we're doing a tall call, use a TC_RETURN here rather than an
2471   // actual call instruction.
2472   if (IsTailCall)
2473     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2474
2475   // Returns a chain and a flag for retval copy to use.
2476   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2477   InFlag = Chain.getValue(1);
2478
2479   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2480                                 ? RoundUpToAlignment(NumBytes, 16)
2481                                 : 0;
2482
2483   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2484                              DAG.getIntPtrConstant(CalleePopBytes, true),
2485                              InFlag, DL);
2486   if (!Ins.empty())
2487     InFlag = Chain.getValue(1);
2488
2489   // Handle result values, copying them out of physregs into vregs that we
2490   // return.
2491   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2492                          InVals, IsThisReturn,
2493                          IsThisReturn ? OutVals[0] : SDValue());
2494 }
2495
2496 bool AArch64TargetLowering::CanLowerReturn(
2497     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2498     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2499   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2500                           ? RetCC_AArch64_WebKit_JS
2501                           : RetCC_AArch64_AAPCS;
2502   SmallVector<CCValAssign, 16> RVLocs;
2503   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2504   return CCInfo.CheckReturn(Outs, RetCC);
2505 }
2506
2507 SDValue
2508 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2509                                    bool isVarArg,
2510                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2511                                    const SmallVectorImpl<SDValue> &OutVals,
2512                                    SDLoc DL, SelectionDAG &DAG) const {
2513   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2514                           ? RetCC_AArch64_WebKit_JS
2515                           : RetCC_AArch64_AAPCS;
2516   SmallVector<CCValAssign, 16> RVLocs;
2517   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2518                  *DAG.getContext());
2519   CCInfo.AnalyzeReturn(Outs, RetCC);
2520
2521   // Copy the result values into the output registers.
2522   SDValue Flag;
2523   SmallVector<SDValue, 4> RetOps(1, Chain);
2524   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2525        ++i, ++realRVLocIdx) {
2526     CCValAssign &VA = RVLocs[i];
2527     assert(VA.isRegLoc() && "Can only return in registers!");
2528     SDValue Arg = OutVals[realRVLocIdx];
2529
2530     switch (VA.getLocInfo()) {
2531     default:
2532       llvm_unreachable("Unknown loc info!");
2533     case CCValAssign::Full:
2534       if (Outs[i].ArgVT == MVT::i1) {
2535         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2536         // value. This is strictly redundant on Darwin (which uses "zeroext
2537         // i1"), but will be optimised out before ISel.
2538         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2539         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2540       }
2541       break;
2542     case CCValAssign::BCvt:
2543       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2544       break;
2545     }
2546
2547     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2548     Flag = Chain.getValue(1);
2549     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2550   }
2551
2552   RetOps[0] = Chain; // Update chain.
2553
2554   // Add the flag if we have it.
2555   if (Flag.getNode())
2556     RetOps.push_back(Flag);
2557
2558   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2559 }
2560
2561 //===----------------------------------------------------------------------===//
2562 //  Other Lowering Code
2563 //===----------------------------------------------------------------------===//
2564
2565 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2566                                                   SelectionDAG &DAG) const {
2567   EVT PtrVT = getPointerTy();
2568   SDLoc DL(Op);
2569   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2570   unsigned char OpFlags =
2571       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2572
2573   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2574          "unexpected offset in global node");
2575
2576   // This also catched the large code model case for Darwin.
2577   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2578     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2579     // FIXME: Once remat is capable of dealing with instructions with register
2580     // operands, expand this into two nodes instead of using a wrapper node.
2581     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2582   }
2583
2584   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2585     const unsigned char MO_NC = AArch64II::MO_NC;
2586     return DAG.getNode(
2587         AArch64ISD::WrapperLarge, DL, PtrVT,
2588         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2589         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2590         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2591         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2592   } else {
2593     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2594     // the only correct model on Darwin.
2595     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2596                                             OpFlags | AArch64II::MO_PAGE);
2597     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2598     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2599
2600     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2601     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2602   }
2603 }
2604
2605 /// \brief Convert a TLS address reference into the correct sequence of loads
2606 /// and calls to compute the variable's address (for Darwin, currently) and
2607 /// return an SDValue containing the final node.
2608
2609 /// Darwin only has one TLS scheme which must be capable of dealing with the
2610 /// fully general situation, in the worst case. This means:
2611 ///     + "extern __thread" declaration.
2612 ///     + Defined in a possibly unknown dynamic library.
2613 ///
2614 /// The general system is that each __thread variable has a [3 x i64] descriptor
2615 /// which contains information used by the runtime to calculate the address. The
2616 /// only part of this the compiler needs to know about is the first xword, which
2617 /// contains a function pointer that must be called with the address of the
2618 /// entire descriptor in "x0".
2619 ///
2620 /// Since this descriptor may be in a different unit, in general even the
2621 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2622 /// is:
2623 ///     adrp x0, _var@TLVPPAGE
2624 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2625 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2626 ///                                      ; the function pointer
2627 ///     blr x1                           ; Uses descriptor address in x0
2628 ///     ; Address of _var is now in x0.
2629 ///
2630 /// If the address of _var's descriptor *is* known to the linker, then it can
2631 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2632 /// a slight efficiency gain.
2633 SDValue
2634 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2635                                                    SelectionDAG &DAG) const {
2636   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2637
2638   SDLoc DL(Op);
2639   MVT PtrVT = getPointerTy();
2640   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2641
2642   SDValue TLVPAddr =
2643       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2644   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
2645
2646   // The first entry in the descriptor is a function pointer that we must call
2647   // to obtain the address of the variable.
2648   SDValue Chain = DAG.getEntryNode();
2649   SDValue FuncTLVGet =
2650       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
2651                   false, true, true, 8);
2652   Chain = FuncTLVGet.getValue(1);
2653
2654   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2655   MFI->setAdjustsStack(true);
2656
2657   // TLS calls preserve all registers except those that absolutely must be
2658   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2659   // silly).
2660   const TargetRegisterInfo *TRI =
2661       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2662   const AArch64RegisterInfo *ARI =
2663       static_cast<const AArch64RegisterInfo *>(TRI);
2664   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2665
2666   // Finally, we can make the call. This is just a degenerate version of a
2667   // normal AArch64 call node: x0 takes the address of the descriptor, and
2668   // returns the address of the variable in this thread.
2669   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
2670   Chain =
2671       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
2672                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
2673                   DAG.getRegisterMask(Mask), Chain.getValue(1));
2674   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
2675 }
2676
2677 /// When accessing thread-local variables under either the general-dynamic or
2678 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
2679 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
2680 /// is a function pointer to carry out the resolution. This function takes the
2681 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
2682 /// other registers (except LR, NZCV) are preserved.
2683 ///
2684 /// Thus, the ideal call sequence on AArch64 is:
2685 ///
2686 ///     adrp x0, :tlsdesc:thread_var
2687 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
2688 ///     add x0, x0, :tlsdesc_lo12:thread_var
2689 ///     .tlsdesccall thread_var
2690 ///     blr x8
2691 ///     (TPIDR_EL0 offset now in x0).
2692 ///
2693 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
2694 /// relocation to help the linker relax this sequence if it turns out to be too
2695 /// conservative.
2696 ///
2697 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
2698 /// is harmless.
2699 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
2700                                                    SDValue DescAddr, SDLoc DL,
2701                                                    SelectionDAG &DAG) const {
2702   EVT PtrVT = getPointerTy();
2703
2704   // The function we need to call is simply the first entry in the GOT for this
2705   // descriptor, load it in preparation.
2706   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
2707
2708   // TLS calls preserve all registers except those that absolutely must be
2709   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2710   // silly).
2711   const TargetRegisterInfo *TRI =
2712       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2713   const AArch64RegisterInfo *ARI =
2714       static_cast<const AArch64RegisterInfo *>(TRI);
2715   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2716
2717   // The function takes only one argument: the address of the descriptor itself
2718   // in X0.
2719   SDValue Glue, Chain;
2720   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
2721   Glue = Chain.getValue(1);
2722
2723   // We're now ready to populate the argument list, as with a normal call:
2724   SmallVector<SDValue, 6> Ops;
2725   Ops.push_back(Chain);
2726   Ops.push_back(Func);
2727   Ops.push_back(SymAddr);
2728   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
2729   Ops.push_back(DAG.getRegisterMask(Mask));
2730   Ops.push_back(Glue);
2731
2732   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2733   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
2734   Glue = Chain.getValue(1);
2735
2736   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
2737 }
2738
2739 SDValue
2740 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
2741                                                 SelectionDAG &DAG) const {
2742   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
2743   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2744          "ELF TLS only supported in small memory model");
2745   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2746
2747   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
2748
2749   SDValue TPOff;
2750   EVT PtrVT = getPointerTy();
2751   SDLoc DL(Op);
2752   const GlobalValue *GV = GA->getGlobal();
2753
2754   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
2755
2756   if (Model == TLSModel::LocalExec) {
2757     SDValue HiVar = DAG.getTargetGlobalAddress(
2758         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2759     SDValue LoVar = DAG.getTargetGlobalAddress(
2760         GV, DL, PtrVT, 0,
2761         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2762
2763     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2764                                        DAG.getTargetConstant(16, MVT::i32)),
2765                     0);
2766     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
2767                                        DAG.getTargetConstant(0, MVT::i32)),
2768                     0);
2769   } else if (Model == TLSModel::InitialExec) {
2770     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2771     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
2772   } else if (Model == TLSModel::LocalDynamic) {
2773     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
2774     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
2775     // the beginning of the module's TLS region, followed by a DTPREL offset
2776     // calculation.
2777
2778     // These accesses will need deduplicating if there's more than one.
2779     AArch64FunctionInfo *MFI =
2780         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
2781     MFI->incNumLocalDynamicTLSAccesses();
2782
2783     // Accesses used in this sequence go via the TLS descriptor which lives in
2784     // the GOT. Prepare an address we can use to handle this.
2785     SDValue HiDesc = DAG.getTargetExternalSymbol(
2786         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2787     SDValue LoDesc = DAG.getTargetExternalSymbol(
2788         "_TLS_MODULE_BASE_", PtrVT,
2789         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2790
2791     // First argument to the descriptor call is the address of the descriptor
2792     // itself.
2793     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2794     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2795
2796     // The call needs a relocation too for linker relaxation. It doesn't make
2797     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2798     // the address.
2799     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
2800                                                   AArch64II::MO_TLS);
2801
2802     // Now we can calculate the offset from TPIDR_EL0 to this module's
2803     // thread-local area.
2804     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2805
2806     // Now use :dtprel_whatever: operations to calculate this variable's offset
2807     // in its thread-storage area.
2808     SDValue HiVar = DAG.getTargetGlobalAddress(
2809         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2810     SDValue LoVar = DAG.getTargetGlobalAddress(
2811         GV, DL, MVT::i64, 0,
2812         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2813
2814     SDValue DTPOff =
2815         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2816                                    DAG.getTargetConstant(16, MVT::i32)),
2817                 0);
2818     DTPOff =
2819         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
2820                                    DAG.getTargetConstant(0, MVT::i32)),
2821                 0);
2822
2823     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
2824   } else if (Model == TLSModel::GeneralDynamic) {
2825     // Accesses used in this sequence go via the TLS descriptor which lives in
2826     // the GOT. Prepare an address we can use to handle this.
2827     SDValue HiDesc = DAG.getTargetGlobalAddress(
2828         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2829     SDValue LoDesc = DAG.getTargetGlobalAddress(
2830         GV, DL, PtrVT, 0,
2831         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2832
2833     // First argument to the descriptor call is the address of the descriptor
2834     // itself.
2835     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2836     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2837
2838     // The call needs a relocation too for linker relaxation. It doesn't make
2839     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2840     // the address.
2841     SDValue SymAddr =
2842         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2843
2844     // Finally we can make a call to calculate the offset from tpidr_el0.
2845     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2846   } else
2847     llvm_unreachable("Unsupported ELF TLS access model");
2848
2849   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
2850 }
2851
2852 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
2853                                                      SelectionDAG &DAG) const {
2854   if (Subtarget->isTargetDarwin())
2855     return LowerDarwinGlobalTLSAddress(Op, DAG);
2856   else if (Subtarget->isTargetELF())
2857     return LowerELFGlobalTLSAddress(Op, DAG);
2858
2859   llvm_unreachable("Unexpected platform trying to use TLS");
2860 }
2861 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2862   SDValue Chain = Op.getOperand(0);
2863   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2864   SDValue LHS = Op.getOperand(2);
2865   SDValue RHS = Op.getOperand(3);
2866   SDValue Dest = Op.getOperand(4);
2867   SDLoc dl(Op);
2868
2869   // Handle f128 first, since lowering it will result in comparing the return
2870   // value of a libcall against zero, which is just what the rest of LowerBR_CC
2871   // is expecting to deal with.
2872   if (LHS.getValueType() == MVT::f128) {
2873     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
2874
2875     // If softenSetCCOperands returned a scalar, we need to compare the result
2876     // against zero to select between true and false values.
2877     if (!RHS.getNode()) {
2878       RHS = DAG.getConstant(0, LHS.getValueType());
2879       CC = ISD::SETNE;
2880     }
2881   }
2882
2883   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
2884   // instruction.
2885   unsigned Opc = LHS.getOpcode();
2886   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
2887       cast<ConstantSDNode>(RHS)->isOne() &&
2888       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
2889        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
2890     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
2891            "Unexpected condition code.");
2892     // Only lower legal XALUO ops.
2893     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
2894       return SDValue();
2895
2896     // The actual operation with overflow check.
2897     AArch64CC::CondCode OFCC;
2898     SDValue Value, Overflow;
2899     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
2900
2901     if (CC == ISD::SETNE)
2902       OFCC = getInvertedCondCode(OFCC);
2903     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
2904
2905     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
2906                        CCVal, Overflow);
2907   }
2908
2909   if (LHS.getValueType().isInteger()) {
2910     assert((LHS.getValueType() == RHS.getValueType()) &&
2911            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
2912
2913     // If the RHS of the comparison is zero, we can potentially fold this
2914     // to a specialized branch.
2915     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
2916     if (RHSC && RHSC->getZExtValue() == 0) {
2917       if (CC == ISD::SETEQ) {
2918         // See if we can use a TBZ to fold in an AND as well.
2919         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2920         // out of bounds, a late MI-layer pass rewrites branches.
2921         // 403.gcc is an example that hits this case.
2922         if (LHS.getOpcode() == ISD::AND &&
2923             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2924             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2925           SDValue Test = LHS.getOperand(0);
2926           uint64_t Mask = LHS.getConstantOperandVal(1);
2927           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
2928                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2929         }
2930
2931         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
2932       } else if (CC == ISD::SETNE) {
2933         // See if we can use a TBZ to fold in an AND as well.
2934         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2935         // out of bounds, a late MI-layer pass rewrites branches.
2936         // 403.gcc is an example that hits this case.
2937         if (LHS.getOpcode() == ISD::AND &&
2938             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2939             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2940           SDValue Test = LHS.getOperand(0);
2941           uint64_t Mask = LHS.getConstantOperandVal(1);
2942           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
2943                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2944         }
2945
2946         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
2947       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
2948         // Don't combine AND since emitComparison converts the AND to an ANDS
2949         // (a.k.a. TST) and the test in the test bit and branch instruction
2950         // becomes redundant.  This would also increase register pressure.
2951         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
2952         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
2953                            DAG.getConstant(Mask, MVT::i64), Dest);
2954       }
2955     }
2956     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
2957         LHS.getOpcode() != ISD::AND) {
2958       // Don't combine AND since emitComparison converts the AND to an ANDS
2959       // (a.k.a. TST) and the test in the test bit and branch instruction
2960       // becomes redundant.  This would also increase register pressure.
2961       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
2962       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
2963                          DAG.getConstant(Mask, MVT::i64), Dest);
2964     }
2965
2966     SDValue CCVal;
2967     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
2968     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
2969                        Cmp);
2970   }
2971
2972   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2973
2974   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
2975   // clean.  Some of them require two branches to implement.
2976   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
2977   AArch64CC::CondCode CC1, CC2;
2978   changeFPCCToAArch64CC(CC, CC1, CC2);
2979   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
2980   SDValue BR1 =
2981       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
2982   if (CC2 != AArch64CC::AL) {
2983     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
2984     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
2985                        Cmp);
2986   }
2987
2988   return BR1;
2989 }
2990
2991 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
2992                                               SelectionDAG &DAG) const {
2993   EVT VT = Op.getValueType();
2994   SDLoc DL(Op);
2995
2996   SDValue In1 = Op.getOperand(0);
2997   SDValue In2 = Op.getOperand(1);
2998   EVT SrcVT = In2.getValueType();
2999   if (SrcVT != VT) {
3000     if (SrcVT == MVT::f32 && VT == MVT::f64)
3001       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3002     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3003       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3004     else
3005       // FIXME: Src type is different, bail out for now. Can VT really be a
3006       // vector type?
3007       return SDValue();
3008   }
3009
3010   EVT VecVT;
3011   EVT EltVT;
3012   SDValue EltMask, VecVal1, VecVal2;
3013   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3014     EltVT = MVT::i32;
3015     VecVT = MVT::v4i32;
3016     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3017
3018     if (!VT.isVector()) {
3019       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3020                                           DAG.getUNDEF(VecVT), In1);
3021       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3022                                           DAG.getUNDEF(VecVT), In2);
3023     } else {
3024       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3025       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3026     }
3027   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3028     EltVT = MVT::i64;
3029     VecVT = MVT::v2i64;
3030
3031     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3032     // immediate moves cannot materialize that in a single instruction for
3033     // 64-bit elements. Instead, materialize zero and then negate it.
3034     EltMask = DAG.getConstant(0, EltVT);
3035
3036     if (!VT.isVector()) {
3037       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3038                                           DAG.getUNDEF(VecVT), In1);
3039       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3040                                           DAG.getUNDEF(VecVT), In2);
3041     } else {
3042       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3043       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3044     }
3045   } else {
3046     llvm_unreachable("Invalid type for copysign!");
3047   }
3048
3049   std::vector<SDValue> BuildVectorOps;
3050   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3051     BuildVectorOps.push_back(EltMask);
3052
3053   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3054
3055   // If we couldn't materialize the mask above, then the mask vector will be
3056   // the zero vector, and we need to negate it here.
3057   if (VT == MVT::f64 || VT == MVT::v2f64) {
3058     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3059     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3060     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3061   }
3062
3063   SDValue Sel =
3064       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3065
3066   if (VT == MVT::f32)
3067     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3068   else if (VT == MVT::f64)
3069     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3070   else
3071     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3072 }
3073
3074 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3075   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3076           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3077     return SDValue();
3078
3079   // While there is no integer popcount instruction, it can
3080   // be more efficiently lowered to the following sequence that uses
3081   // AdvSIMD registers/instructions as long as the copies to/from
3082   // the AdvSIMD registers are cheap.
3083   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3084   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3085   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3086   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3087   SDValue Val = Op.getOperand(0);
3088   SDLoc DL(Op);
3089   EVT VT = Op.getValueType();
3090   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3091
3092   SDValue VecVal;
3093   if (VT == MVT::i32) {
3094     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3095     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3096                                        VecVal);
3097   } else {
3098     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3099   }
3100
3101   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3102   SDValue UaddLV = DAG.getNode(
3103       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3104       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3105
3106   if (VT == MVT::i64)
3107     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3108   return UaddLV;
3109 }
3110
3111 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3112
3113   if (Op.getValueType().isVector())
3114     return LowerVSETCC(Op, DAG);
3115
3116   SDValue LHS = Op.getOperand(0);
3117   SDValue RHS = Op.getOperand(1);
3118   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3119   SDLoc dl(Op);
3120
3121   // We chose ZeroOrOneBooleanContents, so use zero and one.
3122   EVT VT = Op.getValueType();
3123   SDValue TVal = DAG.getConstant(1, VT);
3124   SDValue FVal = DAG.getConstant(0, VT);
3125
3126   // Handle f128 first, since one possible outcome is a normal integer
3127   // comparison which gets picked up by the next if statement.
3128   if (LHS.getValueType() == MVT::f128) {
3129     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3130
3131     // If softenSetCCOperands returned a scalar, use it.
3132     if (!RHS.getNode()) {
3133       assert(LHS.getValueType() == Op.getValueType() &&
3134              "Unexpected setcc expansion!");
3135       return LHS;
3136     }
3137   }
3138
3139   if (LHS.getValueType().isInteger()) {
3140     SDValue CCVal;
3141     SDValue Cmp =
3142         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3143
3144     // Note that we inverted the condition above, so we reverse the order of
3145     // the true and false operands here.  This will allow the setcc to be
3146     // matched to a single CSINC instruction.
3147     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3148   }
3149
3150   // Now we know we're dealing with FP values.
3151   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3152
3153   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3154   // and do the comparison.
3155   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3156
3157   AArch64CC::CondCode CC1, CC2;
3158   changeFPCCToAArch64CC(CC, CC1, CC2);
3159   if (CC2 == AArch64CC::AL) {
3160     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3161     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3162
3163     // Note that we inverted the condition above, so we reverse the order of
3164     // the true and false operands here.  This will allow the setcc to be
3165     // matched to a single CSINC instruction.
3166     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3167   } else {
3168     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3169     // totally clean.  Some of them require two CSELs to implement.  As is in
3170     // this case, we emit the first CSEL and then emit a second using the output
3171     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3172
3173     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3174     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3175     SDValue CS1 =
3176         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3177
3178     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3179     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3180   }
3181 }
3182
3183 /// A SELECT_CC operation is really some kind of max or min if both values being
3184 /// compared are, in some sense, equal to the results in either case. However,
3185 /// it is permissible to compare f32 values and produce directly extended f64
3186 /// values.
3187 ///
3188 /// Extending the comparison operands would also be allowed, but is less likely
3189 /// to happen in practice since their use is right here. Note that truncate
3190 /// operations would *not* be semantically equivalent.
3191 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3192   if (Cmp == Result)
3193     return true;
3194
3195   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3196   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3197   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3198       Result.getValueType() == MVT::f64) {
3199     bool Lossy;
3200     APFloat CmpVal = CCmp->getValueAPF();
3201     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3202     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3203   }
3204
3205   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3206 }
3207
3208 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3209                                            SelectionDAG &DAG) const {
3210   SDValue CC = Op->getOperand(0);
3211   SDValue TVal = Op->getOperand(1);
3212   SDValue FVal = Op->getOperand(2);
3213   SDLoc DL(Op);
3214
3215   unsigned Opc = CC.getOpcode();
3216   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3217   // instruction.
3218   if (CC.getResNo() == 1 &&
3219       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3220        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3221     // Only lower legal XALUO ops.
3222     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3223       return SDValue();
3224
3225     AArch64CC::CondCode OFCC;
3226     SDValue Value, Overflow;
3227     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3228     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3229
3230     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3231                        CCVal, Overflow);
3232   }
3233
3234   if (CC.getOpcode() == ISD::SETCC)
3235     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3236                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3237   else
3238     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3239                            FVal, ISD::SETNE);
3240 }
3241
3242 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3243                                               SelectionDAG &DAG) const {
3244   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3245   SDValue LHS = Op.getOperand(0);
3246   SDValue RHS = Op.getOperand(1);
3247   SDValue TVal = Op.getOperand(2);
3248   SDValue FVal = Op.getOperand(3);
3249   SDLoc dl(Op);
3250
3251   // Handle f128 first, because it will result in a comparison of some RTLIB
3252   // call result against zero.
3253   if (LHS.getValueType() == MVT::f128) {
3254     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3255
3256     // If softenSetCCOperands returned a scalar, we need to compare the result
3257     // against zero to select between true and false values.
3258     if (!RHS.getNode()) {
3259       RHS = DAG.getConstant(0, LHS.getValueType());
3260       CC = ISD::SETNE;
3261     }
3262   }
3263
3264   // Handle integers first.
3265   if (LHS.getValueType().isInteger()) {
3266     assert((LHS.getValueType() == RHS.getValueType()) &&
3267            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3268
3269     unsigned Opcode = AArch64ISD::CSEL;
3270
3271     // If both the TVal and the FVal are constants, see if we can swap them in
3272     // order to for a CSINV or CSINC out of them.
3273     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3274     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3275
3276     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3277       std::swap(TVal, FVal);
3278       std::swap(CTVal, CFVal);
3279       CC = ISD::getSetCCInverse(CC, true);
3280     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3281       std::swap(TVal, FVal);
3282       std::swap(CTVal, CFVal);
3283       CC = ISD::getSetCCInverse(CC, true);
3284     } else if (TVal.getOpcode() == ISD::XOR) {
3285       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3286       // with a CSINV rather than a CSEL.
3287       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3288
3289       if (CVal && CVal->isAllOnesValue()) {
3290         std::swap(TVal, FVal);
3291         std::swap(CTVal, CFVal);
3292         CC = ISD::getSetCCInverse(CC, true);
3293       }
3294     } else if (TVal.getOpcode() == ISD::SUB) {
3295       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3296       // that we can match with a CSNEG rather than a CSEL.
3297       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3298
3299       if (CVal && CVal->isNullValue()) {
3300         std::swap(TVal, FVal);
3301         std::swap(CTVal, CFVal);
3302         CC = ISD::getSetCCInverse(CC, true);
3303       }
3304     } else if (CTVal && CFVal) {
3305       const int64_t TrueVal = CTVal->getSExtValue();
3306       const int64_t FalseVal = CFVal->getSExtValue();
3307       bool Swap = false;
3308
3309       // If both TVal and FVal are constants, see if FVal is the
3310       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3311       // instead of a CSEL in that case.
3312       if (TrueVal == ~FalseVal) {
3313         Opcode = AArch64ISD::CSINV;
3314       } else if (TrueVal == -FalseVal) {
3315         Opcode = AArch64ISD::CSNEG;
3316       } else if (TVal.getValueType() == MVT::i32) {
3317         // If our operands are only 32-bit wide, make sure we use 32-bit
3318         // arithmetic for the check whether we can use CSINC. This ensures that
3319         // the addition in the check will wrap around properly in case there is
3320         // an overflow (which would not be the case if we do the check with
3321         // 64-bit arithmetic).
3322         const uint32_t TrueVal32 = CTVal->getZExtValue();
3323         const uint32_t FalseVal32 = CFVal->getZExtValue();
3324
3325         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3326           Opcode = AArch64ISD::CSINC;
3327
3328           if (TrueVal32 > FalseVal32) {
3329             Swap = true;
3330           }
3331         }
3332         // 64-bit check whether we can use CSINC.
3333       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3334         Opcode = AArch64ISD::CSINC;
3335
3336         if (TrueVal > FalseVal) {
3337           Swap = true;
3338         }
3339       }
3340
3341       // Swap TVal and FVal if necessary.
3342       if (Swap) {
3343         std::swap(TVal, FVal);
3344         std::swap(CTVal, CFVal);
3345         CC = ISD::getSetCCInverse(CC, true);
3346       }
3347
3348       if (Opcode != AArch64ISD::CSEL) {
3349         // Drop FVal since we can get its value by simply inverting/negating
3350         // TVal.
3351         FVal = TVal;
3352       }
3353     }
3354
3355     SDValue CCVal;
3356     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3357
3358     EVT VT = Op.getValueType();
3359     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3360   }
3361
3362   // Now we know we're dealing with FP values.
3363   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3364   assert(LHS.getValueType() == RHS.getValueType());
3365   EVT VT = Op.getValueType();
3366
3367   // Try to match this select into a max/min operation, which have dedicated
3368   // opcode in the instruction set.
3369   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3370   // in no-NaNs mode.
3371   if (getTargetMachine().Options.NoNaNsFPMath) {
3372     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3373     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3374         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3375       CC = ISD::getSetCCSwappedOperands(CC);
3376       std::swap(MinMaxLHS, MinMaxRHS);
3377     }
3378
3379     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3380         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3381       switch (CC) {
3382       default:
3383         break;
3384       case ISD::SETGT:
3385       case ISD::SETGE:
3386       case ISD::SETUGT:
3387       case ISD::SETUGE:
3388       case ISD::SETOGT:
3389       case ISD::SETOGE:
3390         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3391         break;
3392       case ISD::SETLT:
3393       case ISD::SETLE:
3394       case ISD::SETULT:
3395       case ISD::SETULE:
3396       case ISD::SETOLT:
3397       case ISD::SETOLE:
3398         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3399         break;
3400       }
3401     }
3402   }
3403
3404   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3405   // and do the comparison.
3406   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3407
3408   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3409   // clean.  Some of them require two CSELs to implement.
3410   AArch64CC::CondCode CC1, CC2;
3411   changeFPCCToAArch64CC(CC, CC1, CC2);
3412   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3413   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3414
3415   // If we need a second CSEL, emit it, using the output of the first as the
3416   // RHS.  We're effectively OR'ing the two CC's together.
3417   if (CC2 != AArch64CC::AL) {
3418     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3419     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3420   }
3421
3422   // Otherwise, return the output of the first CSEL.
3423   return CS1;
3424 }
3425
3426 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3427                                               SelectionDAG &DAG) const {
3428   // Jump table entries as PC relative offsets. No additional tweaking
3429   // is necessary here. Just get the address of the jump table.
3430   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3431   EVT PtrVT = getPointerTy();
3432   SDLoc DL(Op);
3433
3434   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3435       !Subtarget->isTargetMachO()) {
3436     const unsigned char MO_NC = AArch64II::MO_NC;
3437     return DAG.getNode(
3438         AArch64ISD::WrapperLarge, DL, PtrVT,
3439         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3440         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3441         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3442         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3443                                AArch64II::MO_G0 | MO_NC));
3444   }
3445
3446   SDValue Hi =
3447       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3448   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3449                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3450   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3451   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3452 }
3453
3454 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3455                                                  SelectionDAG &DAG) const {
3456   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3457   EVT PtrVT = getPointerTy();
3458   SDLoc DL(Op);
3459
3460   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3461     // Use the GOT for the large code model on iOS.
3462     if (Subtarget->isTargetMachO()) {
3463       SDValue GotAddr = DAG.getTargetConstantPool(
3464           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3465           AArch64II::MO_GOT);
3466       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3467     }
3468
3469     const unsigned char MO_NC = AArch64II::MO_NC;
3470     return DAG.getNode(
3471         AArch64ISD::WrapperLarge, DL, PtrVT,
3472         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3473                                   CP->getOffset(), AArch64II::MO_G3),
3474         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3475                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3476         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3477                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3478         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3479                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3480   } else {
3481     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3482     // ELF, the only valid one on Darwin.
3483     SDValue Hi =
3484         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3485                                   CP->getOffset(), AArch64II::MO_PAGE);
3486     SDValue Lo = DAG.getTargetConstantPool(
3487         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3488         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3489
3490     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3491     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3492   }
3493 }
3494
3495 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3496                                                SelectionDAG &DAG) const {
3497   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3498   EVT PtrVT = getPointerTy();
3499   SDLoc DL(Op);
3500   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3501       !Subtarget->isTargetMachO()) {
3502     const unsigned char MO_NC = AArch64II::MO_NC;
3503     return DAG.getNode(
3504         AArch64ISD::WrapperLarge, DL, PtrVT,
3505         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3506         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3507         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3508         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3509   } else {
3510     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3511     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3512                                                              AArch64II::MO_NC);
3513     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3514     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3515   }
3516 }
3517
3518 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3519                                                  SelectionDAG &DAG) const {
3520   AArch64FunctionInfo *FuncInfo =
3521       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3522
3523   SDLoc DL(Op);
3524   SDValue FR =
3525       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3526   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3527   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3528                       MachinePointerInfo(SV), false, false, 0);
3529 }
3530
3531 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3532                                                 SelectionDAG &DAG) const {
3533   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3534   // Standard, section B.3.
3535   MachineFunction &MF = DAG.getMachineFunction();
3536   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3537   SDLoc DL(Op);
3538
3539   SDValue Chain = Op.getOperand(0);
3540   SDValue VAList = Op.getOperand(1);
3541   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3542   SmallVector<SDValue, 4> MemOps;
3543
3544   // void *__stack at offset 0
3545   SDValue Stack =
3546       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3547   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3548                                 MachinePointerInfo(SV), false, false, 8));
3549
3550   // void *__gr_top at offset 8
3551   int GPRSize = FuncInfo->getVarArgsGPRSize();
3552   if (GPRSize > 0) {
3553     SDValue GRTop, GRTopAddr;
3554
3555     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3556                             DAG.getConstant(8, getPointerTy()));
3557
3558     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3559     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3560                         DAG.getConstant(GPRSize, getPointerTy()));
3561
3562     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3563                                   MachinePointerInfo(SV, 8), false, false, 8));
3564   }
3565
3566   // void *__vr_top at offset 16
3567   int FPRSize = FuncInfo->getVarArgsFPRSize();
3568   if (FPRSize > 0) {
3569     SDValue VRTop, VRTopAddr;
3570     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3571                             DAG.getConstant(16, getPointerTy()));
3572
3573     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3574     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3575                         DAG.getConstant(FPRSize, getPointerTy()));
3576
3577     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3578                                   MachinePointerInfo(SV, 16), false, false, 8));
3579   }
3580
3581   // int __gr_offs at offset 24
3582   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3583                                    DAG.getConstant(24, getPointerTy()));
3584   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3585                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3586                                 false, 4));
3587
3588   // int __vr_offs at offset 28
3589   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3590                                    DAG.getConstant(28, getPointerTy()));
3591   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3592                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3593                                 false, 4));
3594
3595   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3596 }
3597
3598 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3599                                             SelectionDAG &DAG) const {
3600   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3601                                      : LowerAAPCS_VASTART(Op, DAG);
3602 }
3603
3604 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3605                                            SelectionDAG &DAG) const {
3606   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3607   // pointer.
3608   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3609   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3610   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3611
3612   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3613                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3614                        8, false, false, MachinePointerInfo(DestSV),
3615                        MachinePointerInfo(SrcSV));
3616 }
3617
3618 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3619   assert(Subtarget->isTargetDarwin() &&
3620          "automatic va_arg instruction only works on Darwin");
3621
3622   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3623   EVT VT = Op.getValueType();
3624   SDLoc DL(Op);
3625   SDValue Chain = Op.getOperand(0);
3626   SDValue Addr = Op.getOperand(1);
3627   unsigned Align = Op.getConstantOperandVal(3);
3628
3629   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3630                                MachinePointerInfo(V), false, false, false, 0);
3631   Chain = VAList.getValue(1);
3632
3633   if (Align > 8) {
3634     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3635     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3636                          DAG.getConstant(Align - 1, getPointerTy()));
3637     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3638                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3639   }
3640
3641   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3642   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3643
3644   // Scalar integer and FP values smaller than 64 bits are implicitly extended
3645   // up to 64 bits.  At the very least, we have to increase the striding of the
3646   // vaargs list to match this, and for FP values we need to introduce
3647   // FP_ROUND nodes as well.
3648   if (VT.isInteger() && !VT.isVector())
3649     ArgSize = 8;
3650   bool NeedFPTrunc = false;
3651   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
3652     ArgSize = 8;
3653     NeedFPTrunc = true;
3654   }
3655
3656   // Increment the pointer, VAList, to the next vaarg
3657   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3658                                DAG.getConstant(ArgSize, getPointerTy()));
3659   // Store the incremented VAList to the legalized pointer
3660   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
3661                                  false, false, 0);
3662
3663   // Load the actual argument out of the pointer VAList
3664   if (NeedFPTrunc) {
3665     // Load the value as an f64.
3666     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
3667                                  MachinePointerInfo(), false, false, false, 0);
3668     // Round the value down to an f32.
3669     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
3670                                    DAG.getIntPtrConstant(1));
3671     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
3672     // Merge the rounded value with the chain output of the load.
3673     return DAG.getMergeValues(Ops, DL);
3674   }
3675
3676   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
3677                      false, false, 0);
3678 }
3679
3680 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
3681                                               SelectionDAG &DAG) const {
3682   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3683   MFI->setFrameAddressIsTaken(true);
3684
3685   EVT VT = Op.getValueType();
3686   SDLoc DL(Op);
3687   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3688   SDValue FrameAddr =
3689       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
3690   while (Depth--)
3691     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
3692                             MachinePointerInfo(), false, false, false, 0);
3693   return FrameAddr;
3694 }
3695
3696 // FIXME? Maybe this could be a TableGen attribute on some registers and
3697 // this table could be generated automatically from RegInfo.
3698 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
3699                                                   EVT VT) const {
3700   unsigned Reg = StringSwitch<unsigned>(RegName)
3701                        .Case("sp", AArch64::SP)
3702                        .Default(0);
3703   if (Reg)
3704     return Reg;
3705   report_fatal_error("Invalid register name global variable");
3706 }
3707
3708 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
3709                                                SelectionDAG &DAG) const {
3710   MachineFunction &MF = DAG.getMachineFunction();
3711   MachineFrameInfo *MFI = MF.getFrameInfo();
3712   MFI->setReturnAddressIsTaken(true);
3713
3714   EVT VT = Op.getValueType();
3715   SDLoc DL(Op);
3716   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3717   if (Depth) {
3718     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3719     SDValue Offset = DAG.getConstant(8, getPointerTy());
3720     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
3721                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
3722                        MachinePointerInfo(), false, false, false, 0);
3723   }
3724
3725   // Return LR, which contains the return address. Mark it an implicit live-in.
3726   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
3727   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
3728 }
3729
3730 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3731 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3732 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
3733                                                     SelectionDAG &DAG) const {
3734   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3735   EVT VT = Op.getValueType();
3736   unsigned VTBits = VT.getSizeInBits();
3737   SDLoc dl(Op);
3738   SDValue ShOpLo = Op.getOperand(0);
3739   SDValue ShOpHi = Op.getOperand(1);
3740   SDValue ShAmt = Op.getOperand(2);
3741   SDValue ARMcc;
3742   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3743
3744   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3745
3746   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3747                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3748   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3749   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3750                                    DAG.getConstant(VTBits, MVT::i64));
3751   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3752
3753   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3754                                ISD::SETGE, dl, DAG);
3755   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3756
3757   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3758   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3759   SDValue Lo =
3760       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3761
3762   // AArch64 shifts larger than the register width are wrapped rather than
3763   // clamped, so we can't just emit "hi >> x".
3764   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3765   SDValue TrueValHi = Opc == ISD::SRA
3766                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
3767                                         DAG.getConstant(VTBits - 1, MVT::i64))
3768                           : DAG.getConstant(0, VT);
3769   SDValue Hi =
3770       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
3771
3772   SDValue Ops[2] = { Lo, Hi };
3773   return DAG.getMergeValues(Ops, dl);
3774 }
3775
3776 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3777 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3778 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
3779                                                  SelectionDAG &DAG) const {
3780   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3781   EVT VT = Op.getValueType();
3782   unsigned VTBits = VT.getSizeInBits();
3783   SDLoc dl(Op);
3784   SDValue ShOpLo = Op.getOperand(0);
3785   SDValue ShOpHi = Op.getOperand(1);
3786   SDValue ShAmt = Op.getOperand(2);
3787   SDValue ARMcc;
3788
3789   assert(Op.getOpcode() == ISD::SHL_PARTS);
3790   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3791                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3792   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3793   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3794                                    DAG.getConstant(VTBits, MVT::i64));
3795   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3796   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3797
3798   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3799
3800   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3801                                ISD::SETGE, dl, DAG);
3802   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3803   SDValue Hi =
3804       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
3805
3806   // AArch64 shifts of larger than register sizes are wrapped rather than
3807   // clamped, so we can't just emit "lo << a" if a is too big.
3808   SDValue TrueValLo = DAG.getConstant(0, VT);
3809   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3810   SDValue Lo =
3811       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3812
3813   SDValue Ops[2] = { Lo, Hi };
3814   return DAG.getMergeValues(Ops, dl);
3815 }
3816
3817 bool AArch64TargetLowering::isOffsetFoldingLegal(
3818     const GlobalAddressSDNode *GA) const {
3819   // The AArch64 target doesn't support folding offsets into global addresses.
3820   return false;
3821 }
3822
3823 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3824   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
3825   // FIXME: We should be able to handle f128 as well with a clever lowering.
3826   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
3827     return true;
3828
3829   if (VT == MVT::f64)
3830     return AArch64_AM::getFP64Imm(Imm) != -1;
3831   else if (VT == MVT::f32)
3832     return AArch64_AM::getFP32Imm(Imm) != -1;
3833   return false;
3834 }
3835
3836 //===----------------------------------------------------------------------===//
3837 //                          AArch64 Optimization Hooks
3838 //===----------------------------------------------------------------------===//
3839
3840 //===----------------------------------------------------------------------===//
3841 //                          AArch64 Inline Assembly Support
3842 //===----------------------------------------------------------------------===//
3843
3844 // Table of Constraints
3845 // TODO: This is the current set of constraints supported by ARM for the
3846 // compiler, not all of them may make sense, e.g. S may be difficult to support.
3847 //
3848 // r - A general register
3849 // w - An FP/SIMD register of some size in the range v0-v31
3850 // x - An FP/SIMD register of some size in the range v0-v15
3851 // I - Constant that can be used with an ADD instruction
3852 // J - Constant that can be used with a SUB instruction
3853 // K - Constant that can be used with a 32-bit logical instruction
3854 // L - Constant that can be used with a 64-bit logical instruction
3855 // M - Constant that can be used as a 32-bit MOV immediate
3856 // N - Constant that can be used as a 64-bit MOV immediate
3857 // Q - A memory reference with base register and no offset
3858 // S - A symbolic address
3859 // Y - Floating point constant zero
3860 // Z - Integer constant zero
3861 //
3862 //   Note that general register operands will be output using their 64-bit x
3863 // register name, whatever the size of the variable, unless the asm operand
3864 // is prefixed by the %w modifier. Floating-point and SIMD register operands
3865 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
3866 // %q modifier.
3867
3868 /// getConstraintType - Given a constraint letter, return the type of
3869 /// constraint it is for this target.
3870 AArch64TargetLowering::ConstraintType
3871 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
3872   if (Constraint.size() == 1) {
3873     switch (Constraint[0]) {
3874     default:
3875       break;
3876     case 'z':
3877       return C_Other;
3878     case 'x':
3879     case 'w':
3880       return C_RegisterClass;
3881     // An address with a single base register. Due to the way we
3882     // currently handle addresses it is the same as 'r'.
3883     case 'Q':
3884       return C_Memory;
3885     }
3886   }
3887   return TargetLowering::getConstraintType(Constraint);
3888 }
3889
3890 /// Examine constraint type and operand type and determine a weight value.
3891 /// This object must already have been set up with the operand type
3892 /// and the current alternative constraint selected.
3893 TargetLowering::ConstraintWeight
3894 AArch64TargetLowering::getSingleConstraintMatchWeight(
3895     AsmOperandInfo &info, const char *constraint) const {
3896   ConstraintWeight weight = CW_Invalid;
3897   Value *CallOperandVal = info.CallOperandVal;
3898   // If we don't have a value, we can't do a match,
3899   // but allow it at the lowest weight.
3900   if (!CallOperandVal)
3901     return CW_Default;
3902   Type *type = CallOperandVal->getType();
3903   // Look at the constraint type.
3904   switch (*constraint) {
3905   default:
3906     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
3907     break;
3908   case 'x':
3909   case 'w':
3910     if (type->isFloatingPointTy() || type->isVectorTy())
3911       weight = CW_Register;
3912     break;
3913   case 'z':
3914     weight = CW_Constant;
3915     break;
3916   }
3917   return weight;
3918 }
3919
3920 std::pair<unsigned, const TargetRegisterClass *>
3921 AArch64TargetLowering::getRegForInlineAsmConstraint(
3922     const std::string &Constraint, MVT VT) const {
3923   if (Constraint.size() == 1) {
3924     switch (Constraint[0]) {
3925     case 'r':
3926       if (VT.getSizeInBits() == 64)
3927         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
3928       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
3929     case 'w':
3930       if (VT == MVT::f32)
3931         return std::make_pair(0U, &AArch64::FPR32RegClass);
3932       if (VT.getSizeInBits() == 64)
3933         return std::make_pair(0U, &AArch64::FPR64RegClass);
3934       if (VT.getSizeInBits() == 128)
3935         return std::make_pair(0U, &AArch64::FPR128RegClass);
3936       break;
3937     // The instructions that this constraint is designed for can
3938     // only take 128-bit registers so just use that regclass.
3939     case 'x':
3940       if (VT.getSizeInBits() == 128)
3941         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
3942       break;
3943     }
3944   }
3945   if (StringRef("{cc}").equals_lower(Constraint))
3946     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
3947
3948   // Use the default implementation in TargetLowering to convert the register
3949   // constraint into a member of a register class.
3950   std::pair<unsigned, const TargetRegisterClass *> Res;
3951   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3952
3953   // Not found as a standard register?
3954   if (!Res.second) {
3955     unsigned Size = Constraint.size();
3956     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
3957         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
3958       const std::string Reg =
3959           std::string(&Constraint[2], &Constraint[Size - 1]);
3960       int RegNo = atoi(Reg.c_str());
3961       if (RegNo >= 0 && RegNo <= 31) {
3962         // v0 - v31 are aliases of q0 - q31.
3963         // By default we'll emit v0-v31 for this unless there's a modifier where
3964         // we'll emit the correct register as well.
3965         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
3966         Res.second = &AArch64::FPR128RegClass;
3967       }
3968     }
3969   }
3970
3971   return Res;
3972 }
3973
3974 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3975 /// vector.  If it is invalid, don't add anything to Ops.
3976 void AArch64TargetLowering::LowerAsmOperandForConstraint(
3977     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
3978     SelectionDAG &DAG) const {
3979   SDValue Result;
3980
3981   // Currently only support length 1 constraints.
3982   if (Constraint.length() != 1)
3983     return;
3984
3985   char ConstraintLetter = Constraint[0];
3986   switch (ConstraintLetter) {
3987   default:
3988     break;
3989
3990   // This set of constraints deal with valid constants for various instructions.
3991   // Validate and return a target constant for them if we can.
3992   case 'z': {
3993     // 'z' maps to xzr or wzr so it needs an input of 0.
3994     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3995     if (!C || C->getZExtValue() != 0)
3996       return;
3997
3998     if (Op.getValueType() == MVT::i64)
3999       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4000     else
4001       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4002     break;
4003   }
4004
4005   case 'I':
4006   case 'J':
4007   case 'K':
4008   case 'L':
4009   case 'M':
4010   case 'N':
4011     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4012     if (!C)
4013       return;
4014
4015     // Grab the value and do some validation.
4016     uint64_t CVal = C->getZExtValue();
4017     switch (ConstraintLetter) {
4018     // The I constraint applies only to simple ADD or SUB immediate operands:
4019     // i.e. 0 to 4095 with optional shift by 12
4020     // The J constraint applies only to ADD or SUB immediates that would be
4021     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4022     // instruction [or vice versa], in other words -1 to -4095 with optional
4023     // left shift by 12.
4024     case 'I':
4025       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4026         break;
4027       return;
4028     case 'J': {
4029       uint64_t NVal = -C->getSExtValue();
4030       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4031         CVal = C->getSExtValue();
4032         break;
4033       }
4034       return;
4035     }
4036     // The K and L constraints apply *only* to logical immediates, including
4037     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4038     // been removed and MOV should be used). So these constraints have to
4039     // distinguish between bit patterns that are valid 32-bit or 64-bit
4040     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4041     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4042     // versa.
4043     case 'K':
4044       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4045         break;
4046       return;
4047     case 'L':
4048       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4049         break;
4050       return;
4051     // The M and N constraints are a superset of K and L respectively, for use
4052     // with the MOV (immediate) alias. As well as the logical immediates they
4053     // also match 32 or 64-bit immediates that can be loaded either using a
4054     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4055     // (M) or 64-bit 0x1234000000000000 (N) etc.
4056     // As a note some of this code is liberally stolen from the asm parser.
4057     case 'M': {
4058       if (!isUInt<32>(CVal))
4059         return;
4060       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4061         break;
4062       if ((CVal & 0xFFFF) == CVal)
4063         break;
4064       if ((CVal & 0xFFFF0000ULL) == CVal)
4065         break;
4066       uint64_t NCVal = ~(uint32_t)CVal;
4067       if ((NCVal & 0xFFFFULL) == NCVal)
4068         break;
4069       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4070         break;
4071       return;
4072     }
4073     case 'N': {
4074       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4075         break;
4076       if ((CVal & 0xFFFFULL) == CVal)
4077         break;
4078       if ((CVal & 0xFFFF0000ULL) == CVal)
4079         break;
4080       if ((CVal & 0xFFFF00000000ULL) == CVal)
4081         break;
4082       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4083         break;
4084       uint64_t NCVal = ~CVal;
4085       if ((NCVal & 0xFFFFULL) == NCVal)
4086         break;
4087       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4088         break;
4089       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4090         break;
4091       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4092         break;
4093       return;
4094     }
4095     default:
4096       return;
4097     }
4098
4099     // All assembler immediates are 64-bit integers.
4100     Result = DAG.getTargetConstant(CVal, MVT::i64);
4101     break;
4102   }
4103
4104   if (Result.getNode()) {
4105     Ops.push_back(Result);
4106     return;
4107   }
4108
4109   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4110 }
4111
4112 //===----------------------------------------------------------------------===//
4113 //                     AArch64 Advanced SIMD Support
4114 //===----------------------------------------------------------------------===//
4115
4116 /// WidenVector - Given a value in the V64 register class, produce the
4117 /// equivalent value in the V128 register class.
4118 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4119   EVT VT = V64Reg.getValueType();
4120   unsigned NarrowSize = VT.getVectorNumElements();
4121   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4122   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4123   SDLoc DL(V64Reg);
4124
4125   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4126                      V64Reg, DAG.getConstant(0, MVT::i32));
4127 }
4128
4129 /// getExtFactor - Determine the adjustment factor for the position when
4130 /// generating an "extract from vector registers" instruction.
4131 static unsigned getExtFactor(SDValue &V) {
4132   EVT EltType = V.getValueType().getVectorElementType();
4133   return EltType.getSizeInBits() / 8;
4134 }
4135
4136 /// NarrowVector - Given a value in the V128 register class, produce the
4137 /// equivalent value in the V64 register class.
4138 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4139   EVT VT = V128Reg.getValueType();
4140   unsigned WideSize = VT.getVectorNumElements();
4141   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4142   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4143   SDLoc DL(V128Reg);
4144
4145   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4146 }
4147
4148 // Gather data to see if the operation can be modelled as a
4149 // shuffle in combination with VEXTs.
4150 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4151                                                   SelectionDAG &DAG) const {
4152   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4153   SDLoc dl(Op);
4154   EVT VT = Op.getValueType();
4155   unsigned NumElts = VT.getVectorNumElements();
4156
4157   struct ShuffleSourceInfo {
4158     SDValue Vec;
4159     unsigned MinElt;
4160     unsigned MaxElt;
4161
4162     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4163     // be compatible with the shuffle we intend to construct. As a result
4164     // ShuffleVec will be some sliding window into the original Vec.
4165     SDValue ShuffleVec;
4166
4167     // Code should guarantee that element i in Vec starts at element "WindowBase
4168     // + i * WindowScale in ShuffleVec".
4169     int WindowBase;
4170     int WindowScale;
4171
4172     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4173     ShuffleSourceInfo(SDValue Vec)
4174         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4175           WindowScale(1) {}
4176   };
4177
4178   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4179   // node.
4180   SmallVector<ShuffleSourceInfo, 2> Sources;
4181   for (unsigned i = 0; i < NumElts; ++i) {
4182     SDValue V = Op.getOperand(i);
4183     if (V.getOpcode() == ISD::UNDEF)
4184       continue;
4185     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4186       // A shuffle can only come from building a vector from various
4187       // elements of other vectors.
4188       return SDValue();
4189     }
4190
4191     // Add this element source to the list if it's not already there.
4192     SDValue SourceVec = V.getOperand(0);
4193     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4194     if (Source == Sources.end())
4195       Sources.push_back(ShuffleSourceInfo(SourceVec));
4196
4197     // Update the minimum and maximum lane number seen.
4198     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4199     Source->MinElt = std::min(Source->MinElt, EltNo);
4200     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4201   }
4202
4203   // Currently only do something sane when at most two source vectors
4204   // are involved.
4205   if (Sources.size() > 2)
4206     return SDValue();
4207
4208   // Find out the smallest element size among result and two sources, and use
4209   // it as element size to build the shuffle_vector.
4210   EVT SmallestEltTy = VT.getVectorElementType();
4211   for (auto &Source : Sources) {
4212     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4213     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4214       SmallestEltTy = SrcEltTy;
4215     }
4216   }
4217   unsigned ResMultiplier =
4218       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4219   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4220   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4221
4222   // If the source vector is too wide or too narrow, we may nevertheless be able
4223   // to construct a compatible shuffle either by concatenating it with UNDEF or
4224   // extracting a suitable range of elements.
4225   for (auto &Src : Sources) {
4226     EVT SrcVT = Src.ShuffleVec.getValueType();
4227
4228     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4229       continue;
4230
4231     // This stage of the search produces a source with the same element type as
4232     // the original, but with a total width matching the BUILD_VECTOR output.
4233     EVT EltVT = SrcVT.getVectorElementType();
4234     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT,
4235                                   VT.getSizeInBits() / EltVT.getSizeInBits());
4236
4237     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4238       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4239       // We can pad out the smaller vector for free, so if it's part of a
4240       // shuffle...
4241       Src.ShuffleVec =
4242           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4243                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4244       continue;
4245     }
4246
4247     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4248
4249     if (Src.MaxElt - Src.MinElt >= NumElts) {
4250       // Span too large for a VEXT to cope
4251       return SDValue();
4252     }
4253
4254     if (Src.MinElt >= NumElts) {
4255       // The extraction can just take the second half
4256       Src.ShuffleVec =
4257           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4258                       DAG.getIntPtrConstant(NumElts));
4259       Src.WindowBase = -NumElts;
4260     } else if (Src.MaxElt < NumElts) {
4261       // The extraction can just take the first half
4262       Src.ShuffleVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT,
4263                                    Src.ShuffleVec, DAG.getIntPtrConstant(0));
4264     } else {
4265       // An actual VEXT is needed
4266       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT,
4267                                      Src.ShuffleVec, DAG.getIntPtrConstant(0));
4268       SDValue VEXTSrc2 =
4269           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4270                       DAG.getIntPtrConstant(NumElts));
4271       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4272
4273       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4274                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4275       Src.WindowBase = -Src.MinElt;
4276     }
4277   }
4278
4279   // Another possible incompatibility occurs from the vector element types. We
4280   // can fix this by bitcasting the source vectors to the same type we intend
4281   // for the shuffle.
4282   for (auto &Src : Sources) {
4283     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4284     if (SrcEltTy == SmallestEltTy)
4285       continue;
4286     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4287     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4288     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4289     Src.WindowBase *= Src.WindowScale;
4290   }
4291
4292   // Final sanity check before we try to actually produce a shuffle.
4293   DEBUG(
4294     for (auto Src : Sources)
4295       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4296   );
4297
4298   // The stars all align, our next step is to produce the mask for the shuffle.
4299   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4300   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4301   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4302     SDValue Entry = Op.getOperand(i);
4303     if (Entry.getOpcode() == ISD::UNDEF)
4304       continue;
4305
4306     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4307     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4308
4309     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4310     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4311     // segment.
4312     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4313     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4314                                VT.getVectorElementType().getSizeInBits());
4315     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4316
4317     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4318     // starting at the appropriate offset.
4319     int *LaneMask = &Mask[i * ResMultiplier];
4320
4321     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4322     ExtractBase += NumElts * (Src - Sources.begin());
4323     for (int j = 0; j < LanesDefined; ++j)
4324       LaneMask[j] = ExtractBase + j;
4325   }
4326
4327   // Final check before we try to produce nonsense...
4328   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4329     return SDValue();
4330
4331   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4332   for (unsigned i = 0; i < Sources.size(); ++i)
4333     ShuffleOps[i] = Sources[i].ShuffleVec;
4334
4335   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4336                                          ShuffleOps[1], &Mask[0]);
4337   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4338 }
4339
4340 // check if an EXT instruction can handle the shuffle mask when the
4341 // vector sources of the shuffle are the same.
4342 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4343   unsigned NumElts = VT.getVectorNumElements();
4344
4345   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4346   if (M[0] < 0)
4347     return false;
4348
4349   Imm = M[0];
4350
4351   // If this is a VEXT shuffle, the immediate value is the index of the first
4352   // element.  The other shuffle indices must be the successive elements after
4353   // the first one.
4354   unsigned ExpectedElt = Imm;
4355   for (unsigned i = 1; i < NumElts; ++i) {
4356     // Increment the expected index.  If it wraps around, just follow it
4357     // back to index zero and keep going.
4358     ++ExpectedElt;
4359     if (ExpectedElt == NumElts)
4360       ExpectedElt = 0;
4361
4362     if (M[i] < 0)
4363       continue; // ignore UNDEF indices
4364     if (ExpectedElt != static_cast<unsigned>(M[i]))
4365       return false;
4366   }
4367
4368   return true;
4369 }
4370
4371 // check if an EXT instruction can handle the shuffle mask when the
4372 // vector sources of the shuffle are different.
4373 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4374                       unsigned &Imm) {
4375   // Look for the first non-undef element.
4376   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4377       [](int Elt) {return Elt >= 0;});
4378
4379   // Benefit form APInt to handle overflow when calculating expected element.
4380   unsigned NumElts = VT.getVectorNumElements();
4381   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4382   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4383   // The following shuffle indices must be the successive elements after the
4384   // first real element.
4385   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4386       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4387   if (FirstWrongElt != M.end())
4388     return false;
4389
4390   // The index of an EXT is the first element if it is not UNDEF.
4391   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4392   // value of the first element.  E.g.
4393   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4394   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4395   // ExpectedElt is the last mask index plus 1.
4396   Imm = ExpectedElt.getZExtValue();
4397
4398   // There are two difference cases requiring to reverse input vectors.
4399   // For example, for vector <4 x i32> we have the following cases,
4400   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4401   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4402   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4403   // to reverse two input vectors.
4404   if (Imm < NumElts)
4405     ReverseEXT = true;
4406   else
4407     Imm -= NumElts;
4408
4409   return true;
4410 }
4411
4412 /// isREVMask - Check if a vector shuffle corresponds to a REV
4413 /// instruction with the specified blocksize.  (The order of the elements
4414 /// within each block of the vector is reversed.)
4415 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4416   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4417          "Only possible block sizes for REV are: 16, 32, 64");
4418
4419   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4420   if (EltSz == 64)
4421     return false;
4422
4423   unsigned NumElts = VT.getVectorNumElements();
4424   unsigned BlockElts = M[0] + 1;
4425   // If the first shuffle index is UNDEF, be optimistic.
4426   if (M[0] < 0)
4427     BlockElts = BlockSize / EltSz;
4428
4429   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4430     return false;
4431
4432   for (unsigned i = 0; i < NumElts; ++i) {
4433     if (M[i] < 0)
4434       continue; // ignore UNDEF indices
4435     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4436       return false;
4437   }
4438
4439   return true;
4440 }
4441
4442 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4443   unsigned NumElts = VT.getVectorNumElements();
4444   WhichResult = (M[0] == 0 ? 0 : 1);
4445   unsigned Idx = WhichResult * NumElts / 2;
4446   for (unsigned i = 0; i != NumElts; i += 2) {
4447     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4448         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4449       return false;
4450     Idx += 1;
4451   }
4452
4453   return true;
4454 }
4455
4456 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4457   unsigned NumElts = VT.getVectorNumElements();
4458   WhichResult = (M[0] == 0 ? 0 : 1);
4459   for (unsigned i = 0; i != NumElts; ++i) {
4460     if (M[i] < 0)
4461       continue; // ignore UNDEF indices
4462     if ((unsigned)M[i] != 2 * i + WhichResult)
4463       return false;
4464   }
4465
4466   return true;
4467 }
4468
4469 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4470   unsigned NumElts = VT.getVectorNumElements();
4471   WhichResult = (M[0] == 0 ? 0 : 1);
4472   for (unsigned i = 0; i < NumElts; i += 2) {
4473     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4474         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4475       return false;
4476   }
4477   return true;
4478 }
4479
4480 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4481 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4482 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4483 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4484   unsigned NumElts = VT.getVectorNumElements();
4485   WhichResult = (M[0] == 0 ? 0 : 1);
4486   unsigned Idx = WhichResult * NumElts / 2;
4487   for (unsigned i = 0; i != NumElts; i += 2) {
4488     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4489         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4490       return false;
4491     Idx += 1;
4492   }
4493
4494   return true;
4495 }
4496
4497 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4498 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4499 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4500 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4501   unsigned Half = VT.getVectorNumElements() / 2;
4502   WhichResult = (M[0] == 0 ? 0 : 1);
4503   for (unsigned j = 0; j != 2; ++j) {
4504     unsigned Idx = WhichResult;
4505     for (unsigned i = 0; i != Half; ++i) {
4506       int MIdx = M[i + j * Half];
4507       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4508         return false;
4509       Idx += 2;
4510     }
4511   }
4512
4513   return true;
4514 }
4515
4516 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4517 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4518 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4519 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4520   unsigned NumElts = VT.getVectorNumElements();
4521   WhichResult = (M[0] == 0 ? 0 : 1);
4522   for (unsigned i = 0; i < NumElts; i += 2) {
4523     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4524         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4525       return false;
4526   }
4527   return true;
4528 }
4529
4530 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4531                       bool &DstIsLeft, int &Anomaly) {
4532   if (M.size() != static_cast<size_t>(NumInputElements))
4533     return false;
4534
4535   int NumLHSMatch = 0, NumRHSMatch = 0;
4536   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4537
4538   for (int i = 0; i < NumInputElements; ++i) {
4539     if (M[i] == -1) {
4540       ++NumLHSMatch;
4541       ++NumRHSMatch;
4542       continue;
4543     }
4544
4545     if (M[i] == i)
4546       ++NumLHSMatch;
4547     else
4548       LastLHSMismatch = i;
4549
4550     if (M[i] == i + NumInputElements)
4551       ++NumRHSMatch;
4552     else
4553       LastRHSMismatch = i;
4554   }
4555
4556   if (NumLHSMatch == NumInputElements - 1) {
4557     DstIsLeft = true;
4558     Anomaly = LastLHSMismatch;
4559     return true;
4560   } else if (NumRHSMatch == NumInputElements - 1) {
4561     DstIsLeft = false;
4562     Anomaly = LastRHSMismatch;
4563     return true;
4564   }
4565
4566   return false;
4567 }
4568
4569 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4570   if (VT.getSizeInBits() != 128)
4571     return false;
4572
4573   unsigned NumElts = VT.getVectorNumElements();
4574
4575   for (int I = 0, E = NumElts / 2; I != E; I++) {
4576     if (Mask[I] != I)
4577       return false;
4578   }
4579
4580   int Offset = NumElts / 2;
4581   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4582     if (Mask[I] != I + SplitLHS * Offset)
4583       return false;
4584   }
4585
4586   return true;
4587 }
4588
4589 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4590   SDLoc DL(Op);
4591   EVT VT = Op.getValueType();
4592   SDValue V0 = Op.getOperand(0);
4593   SDValue V1 = Op.getOperand(1);
4594   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4595
4596   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4597       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4598     return SDValue();
4599
4600   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4601
4602   if (!isConcatMask(Mask, VT, SplitV0))
4603     return SDValue();
4604
4605   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4606                                 VT.getVectorNumElements() / 2);
4607   if (SplitV0) {
4608     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4609                      DAG.getConstant(0, MVT::i64));
4610   }
4611   if (V1.getValueType().getSizeInBits() == 128) {
4612     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4613                      DAG.getConstant(0, MVT::i64));
4614   }
4615   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4616 }
4617
4618 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4619 /// the specified operations to build the shuffle.
4620 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4621                                       SDValue RHS, SelectionDAG &DAG,
4622                                       SDLoc dl) {
4623   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4624   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4625   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4626
4627   enum {
4628     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4629     OP_VREV,
4630     OP_VDUP0,
4631     OP_VDUP1,
4632     OP_VDUP2,
4633     OP_VDUP3,
4634     OP_VEXT1,
4635     OP_VEXT2,
4636     OP_VEXT3,
4637     OP_VUZPL, // VUZP, left result
4638     OP_VUZPR, // VUZP, right result
4639     OP_VZIPL, // VZIP, left result
4640     OP_VZIPR, // VZIP, right result
4641     OP_VTRNL, // VTRN, left result
4642     OP_VTRNR  // VTRN, right result
4643   };
4644
4645   if (OpNum == OP_COPY) {
4646     if (LHSID == (1 * 9 + 2) * 9 + 3)
4647       return LHS;
4648     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
4649     return RHS;
4650   }
4651
4652   SDValue OpLHS, OpRHS;
4653   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4654   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4655   EVT VT = OpLHS.getValueType();
4656
4657   switch (OpNum) {
4658   default:
4659     llvm_unreachable("Unknown shuffle opcode!");
4660   case OP_VREV:
4661     // VREV divides the vector in half and swaps within the half.
4662     if (VT.getVectorElementType() == MVT::i32 ||
4663         VT.getVectorElementType() == MVT::f32)
4664       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
4665     // vrev <4 x i16> -> REV32
4666     if (VT.getVectorElementType() == MVT::i16)
4667       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
4668     // vrev <4 x i8> -> REV16
4669     assert(VT.getVectorElementType() == MVT::i8);
4670     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
4671   case OP_VDUP0:
4672   case OP_VDUP1:
4673   case OP_VDUP2:
4674   case OP_VDUP3: {
4675     EVT EltTy = VT.getVectorElementType();
4676     unsigned Opcode;
4677     if (EltTy == MVT::i8)
4678       Opcode = AArch64ISD::DUPLANE8;
4679     else if (EltTy == MVT::i16)
4680       Opcode = AArch64ISD::DUPLANE16;
4681     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
4682       Opcode = AArch64ISD::DUPLANE32;
4683     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
4684       Opcode = AArch64ISD::DUPLANE64;
4685     else
4686       llvm_unreachable("Invalid vector element type?");
4687
4688     if (VT.getSizeInBits() == 64)
4689       OpLHS = WidenVector(OpLHS, DAG);
4690     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
4691     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
4692   }
4693   case OP_VEXT1:
4694   case OP_VEXT2:
4695   case OP_VEXT3: {
4696     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
4697     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
4698                        DAG.getConstant(Imm, MVT::i32));
4699   }
4700   case OP_VUZPL:
4701     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
4702                        OpRHS);
4703   case OP_VUZPR:
4704     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
4705                        OpRHS);
4706   case OP_VZIPL:
4707     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
4708                        OpRHS);
4709   case OP_VZIPR:
4710     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
4711                        OpRHS);
4712   case OP_VTRNL:
4713     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
4714                        OpRHS);
4715   case OP_VTRNR:
4716     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
4717                        OpRHS);
4718   }
4719 }
4720
4721 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
4722                            SelectionDAG &DAG) {
4723   // Check to see if we can use the TBL instruction.
4724   SDValue V1 = Op.getOperand(0);
4725   SDValue V2 = Op.getOperand(1);
4726   SDLoc DL(Op);
4727
4728   EVT EltVT = Op.getValueType().getVectorElementType();
4729   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
4730
4731   SmallVector<SDValue, 8> TBLMask;
4732   for (int Val : ShuffleMask) {
4733     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
4734       unsigned Offset = Byte + Val * BytesPerElt;
4735       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
4736     }
4737   }
4738
4739   MVT IndexVT = MVT::v8i8;
4740   unsigned IndexLen = 8;
4741   if (Op.getValueType().getSizeInBits() == 128) {
4742     IndexVT = MVT::v16i8;
4743     IndexLen = 16;
4744   }
4745
4746   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
4747   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
4748
4749   SDValue Shuffle;
4750   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
4751     if (IndexLen == 8)
4752       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
4753     Shuffle = DAG.getNode(
4754         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4755         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4756         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4757                     makeArrayRef(TBLMask.data(), IndexLen)));
4758   } else {
4759     if (IndexLen == 8) {
4760       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
4761       Shuffle = DAG.getNode(
4762           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4763           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4764           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4765                       makeArrayRef(TBLMask.data(), IndexLen)));
4766     } else {
4767       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
4768       // cannot currently represent the register constraints on the input
4769       // table registers.
4770       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
4771       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4772       //                               &TBLMask[0], IndexLen));
4773       Shuffle = DAG.getNode(
4774           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4775           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
4776           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4777                       makeArrayRef(TBLMask.data(), IndexLen)));
4778     }
4779   }
4780   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
4781 }
4782
4783 static unsigned getDUPLANEOp(EVT EltType) {
4784   if (EltType == MVT::i8)
4785     return AArch64ISD::DUPLANE8;
4786   if (EltType == MVT::i16)
4787     return AArch64ISD::DUPLANE16;
4788   if (EltType == MVT::i32 || EltType == MVT::f32)
4789     return AArch64ISD::DUPLANE32;
4790   if (EltType == MVT::i64 || EltType == MVT::f64)
4791     return AArch64ISD::DUPLANE64;
4792
4793   llvm_unreachable("Invalid vector element type?");
4794 }
4795
4796 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4797                                                    SelectionDAG &DAG) const {
4798   SDLoc dl(Op);
4799   EVT VT = Op.getValueType();
4800
4801   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4802
4803   // Convert shuffles that are directly supported on NEON to target-specific
4804   // DAG nodes, instead of keeping them as shuffles and matching them again
4805   // during code selection.  This is more efficient and avoids the possibility
4806   // of inconsistencies between legalization and selection.
4807   ArrayRef<int> ShuffleMask = SVN->getMask();
4808
4809   SDValue V1 = Op.getOperand(0);
4810   SDValue V2 = Op.getOperand(1);
4811
4812   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
4813                                        V1.getValueType().getSimpleVT())) {
4814     int Lane = SVN->getSplatIndex();
4815     // If this is undef splat, generate it via "just" vdup, if possible.
4816     if (Lane == -1)
4817       Lane = 0;
4818
4819     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
4820       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
4821                          V1.getOperand(0));
4822     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
4823     // constant. If so, we can just reference the lane's definition directly.
4824     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
4825         !isa<ConstantSDNode>(V1.getOperand(Lane)))
4826       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
4827
4828     // Otherwise, duplicate from the lane of the input vector.
4829     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
4830
4831     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
4832     // to make a vector of the same size as this SHUFFLE. We can ignore the
4833     // extract entirely, and canonicalise the concat using WidenVector.
4834     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
4835       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
4836       V1 = V1.getOperand(0);
4837     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
4838       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
4839       Lane -= Idx * VT.getVectorNumElements() / 2;
4840       V1 = WidenVector(V1.getOperand(Idx), DAG);
4841     } else if (VT.getSizeInBits() == 64)
4842       V1 = WidenVector(V1, DAG);
4843
4844     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
4845   }
4846
4847   if (isREVMask(ShuffleMask, VT, 64))
4848     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
4849   if (isREVMask(ShuffleMask, VT, 32))
4850     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
4851   if (isREVMask(ShuffleMask, VT, 16))
4852     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
4853
4854   bool ReverseEXT = false;
4855   unsigned Imm;
4856   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
4857     if (ReverseEXT)
4858       std::swap(V1, V2);
4859     Imm *= getExtFactor(V1);
4860     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
4861                        DAG.getConstant(Imm, MVT::i32));
4862   } else if (V2->getOpcode() == ISD::UNDEF &&
4863              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
4864     Imm *= getExtFactor(V1);
4865     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
4866                        DAG.getConstant(Imm, MVT::i32));
4867   }
4868
4869   unsigned WhichResult;
4870   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
4871     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4872     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4873   }
4874   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
4875     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4876     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4877   }
4878   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
4879     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4880     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4881   }
4882
4883   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4884     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4885     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4886   }
4887   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4888     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4889     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4890   }
4891   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4892     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4893     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4894   }
4895
4896   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
4897   if (Concat.getNode())
4898     return Concat;
4899
4900   bool DstIsLeft;
4901   int Anomaly;
4902   int NumInputElements = V1.getValueType().getVectorNumElements();
4903   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
4904     SDValue DstVec = DstIsLeft ? V1 : V2;
4905     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
4906
4907     SDValue SrcVec = V1;
4908     int SrcLane = ShuffleMask[Anomaly];
4909     if (SrcLane >= NumInputElements) {
4910       SrcVec = V2;
4911       SrcLane -= VT.getVectorNumElements();
4912     }
4913     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
4914
4915     EVT ScalarVT = VT.getVectorElementType();
4916     if (ScalarVT.getSizeInBits() < 32)
4917       ScalarVT = MVT::i32;
4918
4919     return DAG.getNode(
4920         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
4921         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
4922         DstLaneV);
4923   }
4924
4925   // If the shuffle is not directly supported and it has 4 elements, use
4926   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4927   unsigned NumElts = VT.getVectorNumElements();
4928   if (NumElts == 4) {
4929     unsigned PFIndexes[4];
4930     for (unsigned i = 0; i != 4; ++i) {
4931       if (ShuffleMask[i] < 0)
4932         PFIndexes[i] = 8;
4933       else
4934         PFIndexes[i] = ShuffleMask[i];
4935     }
4936
4937     // Compute the index in the perfect shuffle table.
4938     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
4939                             PFIndexes[2] * 9 + PFIndexes[3];
4940     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4941     unsigned Cost = (PFEntry >> 30);
4942
4943     if (Cost <= 4)
4944       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4945   }
4946
4947   return GenerateTBL(Op, ShuffleMask, DAG);
4948 }
4949
4950 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
4951                                APInt &UndefBits) {
4952   EVT VT = BVN->getValueType(0);
4953   APInt SplatBits, SplatUndef;
4954   unsigned SplatBitSize;
4955   bool HasAnyUndefs;
4956   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4957     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
4958
4959     for (unsigned i = 0; i < NumSplats; ++i) {
4960       CnstBits <<= SplatBitSize;
4961       UndefBits <<= SplatBitSize;
4962       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
4963       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
4964     }
4965
4966     return true;
4967   }
4968
4969   return false;
4970 }
4971
4972 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
4973                                               SelectionDAG &DAG) const {
4974   BuildVectorSDNode *BVN =
4975       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
4976   SDValue LHS = Op.getOperand(0);
4977   SDLoc dl(Op);
4978   EVT VT = Op.getValueType();
4979
4980   if (!BVN)
4981     return Op;
4982
4983   APInt CnstBits(VT.getSizeInBits(), 0);
4984   APInt UndefBits(VT.getSizeInBits(), 0);
4985   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
4986     // We only have BIC vector immediate instruction, which is and-not.
4987     CnstBits = ~CnstBits;
4988
4989     // We make use of a little bit of goto ickiness in order to avoid having to
4990     // duplicate the immediate matching logic for the undef toggled case.
4991     bool SecondTry = false;
4992   AttemptModImm:
4993
4994     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
4995       CnstBits = CnstBits.zextOrTrunc(64);
4996       uint64_t CnstVal = CnstBits.getZExtValue();
4997
4998       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
4999         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5000         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5001         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5002                                   DAG.getConstant(CnstVal, MVT::i32),
5003                                   DAG.getConstant(0, MVT::i32));
5004         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5005       }
5006
5007       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5008         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5009         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5010         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5011                                   DAG.getConstant(CnstVal, MVT::i32),
5012                                   DAG.getConstant(8, MVT::i32));
5013         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5014       }
5015
5016       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5017         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5018         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5019         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5020                                   DAG.getConstant(CnstVal, MVT::i32),
5021                                   DAG.getConstant(16, MVT::i32));
5022         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5023       }
5024
5025       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5026         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5027         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5028         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5029                                   DAG.getConstant(CnstVal, MVT::i32),
5030                                   DAG.getConstant(24, MVT::i32));
5031         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5032       }
5033
5034       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5035         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5036         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5037         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5038                                   DAG.getConstant(CnstVal, MVT::i32),
5039                                   DAG.getConstant(0, MVT::i32));
5040         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5041       }
5042
5043       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5044         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5045         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5046         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5047                                   DAG.getConstant(CnstVal, MVT::i32),
5048                                   DAG.getConstant(8, MVT::i32));
5049         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5050       }
5051     }
5052
5053     if (SecondTry)
5054       goto FailedModImm;
5055     SecondTry = true;
5056     CnstBits = ~UndefBits;
5057     goto AttemptModImm;
5058   }
5059
5060 // We can always fall back to a non-immediate AND.
5061 FailedModImm:
5062   return Op;
5063 }
5064
5065 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5066 // consists of only the same constant int value, returned in reference arg
5067 // ConstVal
5068 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5069                                      uint64_t &ConstVal) {
5070   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5071   if (!Bvec)
5072     return false;
5073   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5074   if (!FirstElt)
5075     return false;
5076   EVT VT = Bvec->getValueType(0);
5077   unsigned NumElts = VT.getVectorNumElements();
5078   for (unsigned i = 1; i < NumElts; ++i)
5079     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5080       return false;
5081   ConstVal = FirstElt->getZExtValue();
5082   return true;
5083 }
5084
5085 static unsigned getIntrinsicID(const SDNode *N) {
5086   unsigned Opcode = N->getOpcode();
5087   switch (Opcode) {
5088   default:
5089     return Intrinsic::not_intrinsic;
5090   case ISD::INTRINSIC_WO_CHAIN: {
5091     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5092     if (IID < Intrinsic::num_intrinsics)
5093       return IID;
5094     return Intrinsic::not_intrinsic;
5095   }
5096   }
5097 }
5098
5099 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5100 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5101 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5102 // Also, logical shift right -> sri, with the same structure.
5103 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5104   EVT VT = N->getValueType(0);
5105
5106   if (!VT.isVector())
5107     return SDValue();
5108
5109   SDLoc DL(N);
5110
5111   // Is the first op an AND?
5112   const SDValue And = N->getOperand(0);
5113   if (And.getOpcode() != ISD::AND)
5114     return SDValue();
5115
5116   // Is the second op an shl or lshr?
5117   SDValue Shift = N->getOperand(1);
5118   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5119   // or AArch64ISD::VLSHR vector, #shift
5120   unsigned ShiftOpc = Shift.getOpcode();
5121   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5122     return SDValue();
5123   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5124
5125   // Is the shift amount constant?
5126   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5127   if (!C2node)
5128     return SDValue();
5129
5130   // Is the and mask vector all constant?
5131   uint64_t C1;
5132   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5133     return SDValue();
5134
5135   // Is C1 == ~C2, taking into account how much one can shift elements of a
5136   // particular size?
5137   uint64_t C2 = C2node->getZExtValue();
5138   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5139   if (C2 > ElemSizeInBits)
5140     return SDValue();
5141   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5142   if ((C1 & ElemMask) != (~C2 & ElemMask))
5143     return SDValue();
5144
5145   SDValue X = And.getOperand(0);
5146   SDValue Y = Shift.getOperand(0);
5147
5148   unsigned Intrin =
5149       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5150   SDValue ResultSLI =
5151       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5152                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5153
5154   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5155   DEBUG(N->dump(&DAG));
5156   DEBUG(dbgs() << "into: \n");
5157   DEBUG(ResultSLI->dump(&DAG));
5158
5159   ++NumShiftInserts;
5160   return ResultSLI;
5161 }
5162
5163 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5164                                              SelectionDAG &DAG) const {
5165   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5166   if (EnableAArch64SlrGeneration) {
5167     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5168     if (Res.getNode())
5169       return Res;
5170   }
5171
5172   BuildVectorSDNode *BVN =
5173       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5174   SDValue LHS = Op.getOperand(1);
5175   SDLoc dl(Op);
5176   EVT VT = Op.getValueType();
5177
5178   // OR commutes, so try swapping the operands.
5179   if (!BVN) {
5180     LHS = Op.getOperand(0);
5181     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5182   }
5183   if (!BVN)
5184     return Op;
5185
5186   APInt CnstBits(VT.getSizeInBits(), 0);
5187   APInt UndefBits(VT.getSizeInBits(), 0);
5188   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5189     // We make use of a little bit of goto ickiness in order to avoid having to
5190     // duplicate the immediate matching logic for the undef toggled case.
5191     bool SecondTry = false;
5192   AttemptModImm:
5193
5194     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5195       CnstBits = CnstBits.zextOrTrunc(64);
5196       uint64_t CnstVal = CnstBits.getZExtValue();
5197
5198       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5199         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5200         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5201         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5202                                   DAG.getConstant(CnstVal, MVT::i32),
5203                                   DAG.getConstant(0, MVT::i32));
5204         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5205       }
5206
5207       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5208         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5209         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5210         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5211                                   DAG.getConstant(CnstVal, MVT::i32),
5212                                   DAG.getConstant(8, MVT::i32));
5213         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5214       }
5215
5216       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5217         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5218         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5219         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5220                                   DAG.getConstant(CnstVal, MVT::i32),
5221                                   DAG.getConstant(16, MVT::i32));
5222         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5223       }
5224
5225       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5226         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5227         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5228         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5229                                   DAG.getConstant(CnstVal, MVT::i32),
5230                                   DAG.getConstant(24, MVT::i32));
5231         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5232       }
5233
5234       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5235         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5236         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5237         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5238                                   DAG.getConstant(CnstVal, MVT::i32),
5239                                   DAG.getConstant(0, MVT::i32));
5240         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5241       }
5242
5243       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5244         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5245         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5246         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5247                                   DAG.getConstant(CnstVal, MVT::i32),
5248                                   DAG.getConstant(8, MVT::i32));
5249         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5250       }
5251     }
5252
5253     if (SecondTry)
5254       goto FailedModImm;
5255     SecondTry = true;
5256     CnstBits = UndefBits;
5257     goto AttemptModImm;
5258   }
5259
5260 // We can always fall back to a non-immediate OR.
5261 FailedModImm:
5262   return Op;
5263 }
5264
5265 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5266 // be truncated to fit element width.
5267 static SDValue NormalizeBuildVector(SDValue Op,
5268                                     SelectionDAG &DAG) {
5269   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5270   SDLoc dl(Op);
5271   EVT VT = Op.getValueType();
5272   EVT EltTy= VT.getVectorElementType();
5273
5274   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5275     return Op;
5276
5277   SmallVector<SDValue, 16> Ops;
5278   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5279     SDValue Lane = Op.getOperand(I);
5280     if (Lane.getOpcode() == ISD::Constant) {
5281       APInt LowBits(EltTy.getSizeInBits(),
5282                     cast<ConstantSDNode>(Lane)->getZExtValue());
5283       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5284     }
5285     Ops.push_back(Lane);
5286   }
5287   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5288 }
5289
5290 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5291                                                  SelectionDAG &DAG) const {
5292   SDLoc dl(Op);
5293   EVT VT = Op.getValueType();
5294   Op = NormalizeBuildVector(Op, DAG);
5295   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5296
5297   APInt CnstBits(VT.getSizeInBits(), 0);
5298   APInt UndefBits(VT.getSizeInBits(), 0);
5299   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5300     // We make use of a little bit of goto ickiness in order to avoid having to
5301     // duplicate the immediate matching logic for the undef toggled case.
5302     bool SecondTry = false;
5303   AttemptModImm:
5304
5305     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5306       CnstBits = CnstBits.zextOrTrunc(64);
5307       uint64_t CnstVal = CnstBits.getZExtValue();
5308
5309       // Certain magic vector constants (used to express things like NOT
5310       // and NEG) are passed through unmodified.  This allows codegen patterns
5311       // for these operations to match.  Special-purpose patterns will lower
5312       // these immediates to MOVIs if it proves necessary.
5313       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5314         return Op;
5315
5316       // The many faces of MOVI...
5317       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5318         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5319         if (VT.getSizeInBits() == 128) {
5320           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5321                                     DAG.getConstant(CnstVal, MVT::i32));
5322           return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5323         }
5324
5325         // Support the V64 version via subregister insertion.
5326         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5327                                   DAG.getConstant(CnstVal, MVT::i32));
5328         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5329       }
5330
5331       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5332         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5333         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5334         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5335                                   DAG.getConstant(CnstVal, MVT::i32),
5336                                   DAG.getConstant(0, MVT::i32));
5337         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5338       }
5339
5340       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5341         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5342         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5343         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5344                                   DAG.getConstant(CnstVal, MVT::i32),
5345                                   DAG.getConstant(8, MVT::i32));
5346         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5347       }
5348
5349       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5350         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5351         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5352         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5353                                   DAG.getConstant(CnstVal, MVT::i32),
5354                                   DAG.getConstant(16, MVT::i32));
5355         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5356       }
5357
5358       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5359         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5360         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5361         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5362                                   DAG.getConstant(CnstVal, MVT::i32),
5363                                   DAG.getConstant(24, MVT::i32));
5364         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5365       }
5366
5367       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5368         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5369         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5370         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5371                                   DAG.getConstant(CnstVal, MVT::i32),
5372                                   DAG.getConstant(0, MVT::i32));
5373         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5374       }
5375
5376       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5377         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5378         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5379         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5380                                   DAG.getConstant(CnstVal, MVT::i32),
5381                                   DAG.getConstant(8, MVT::i32));
5382         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5383       }
5384
5385       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5386         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5387         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5388         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5389                                   DAG.getConstant(CnstVal, MVT::i32),
5390                                   DAG.getConstant(264, MVT::i32));
5391         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5392       }
5393
5394       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5395         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5396         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5397         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5398                                   DAG.getConstant(CnstVal, MVT::i32),
5399                                   DAG.getConstant(272, MVT::i32));
5400         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5401       }
5402
5403       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5404         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5405         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5406         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5407                                   DAG.getConstant(CnstVal, MVT::i32));
5408         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5409       }
5410
5411       // The few faces of FMOV...
5412       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5413         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5414         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5415         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5416                                   DAG.getConstant(CnstVal, MVT::i32));
5417         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5418       }
5419
5420       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5421           VT.getSizeInBits() == 128) {
5422         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5423         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5424                                   DAG.getConstant(CnstVal, MVT::i32));
5425         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5426       }
5427
5428       // The many faces of MVNI...
5429       CnstVal = ~CnstVal;
5430       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5431         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5432         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5433         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5434                                   DAG.getConstant(CnstVal, MVT::i32),
5435                                   DAG.getConstant(0, MVT::i32));
5436         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5437       }
5438
5439       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5440         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5441         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5442         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5443                                   DAG.getConstant(CnstVal, MVT::i32),
5444                                   DAG.getConstant(8, MVT::i32));
5445         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5446       }
5447
5448       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5449         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5450         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5451         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5452                                   DAG.getConstant(CnstVal, MVT::i32),
5453                                   DAG.getConstant(16, MVT::i32));
5454         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5455       }
5456
5457       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5458         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5459         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5460         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5461                                   DAG.getConstant(CnstVal, MVT::i32),
5462                                   DAG.getConstant(24, MVT::i32));
5463         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5464       }
5465
5466       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5467         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5468         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5469         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5470                                   DAG.getConstant(CnstVal, MVT::i32),
5471                                   DAG.getConstant(0, MVT::i32));
5472         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5473       }
5474
5475       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5476         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5477         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5478         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5479                                   DAG.getConstant(CnstVal, MVT::i32),
5480                                   DAG.getConstant(8, MVT::i32));
5481         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5482       }
5483
5484       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5485         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5486         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5487         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5488                                   DAG.getConstant(CnstVal, MVT::i32),
5489                                   DAG.getConstant(264, MVT::i32));
5490         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5491       }
5492
5493       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5494         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5495         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5496         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5497                                   DAG.getConstant(CnstVal, MVT::i32),
5498                                   DAG.getConstant(272, MVT::i32));
5499         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5500       }
5501     }
5502
5503     if (SecondTry)
5504       goto FailedModImm;
5505     SecondTry = true;
5506     CnstBits = UndefBits;
5507     goto AttemptModImm;
5508   }
5509 FailedModImm:
5510
5511   // Scan through the operands to find some interesting properties we can
5512   // exploit:
5513   //   1) If only one value is used, we can use a DUP, or
5514   //   2) if only the low element is not undef, we can just insert that, or
5515   //   3) if only one constant value is used (w/ some non-constant lanes),
5516   //      we can splat the constant value into the whole vector then fill
5517   //      in the non-constant lanes.
5518   //   4) FIXME: If different constant values are used, but we can intelligently
5519   //             select the values we'll be overwriting for the non-constant
5520   //             lanes such that we can directly materialize the vector
5521   //             some other way (MOVI, e.g.), we can be sneaky.
5522   unsigned NumElts = VT.getVectorNumElements();
5523   bool isOnlyLowElement = true;
5524   bool usesOnlyOneValue = true;
5525   bool usesOnlyOneConstantValue = true;
5526   bool isConstant = true;
5527   unsigned NumConstantLanes = 0;
5528   SDValue Value;
5529   SDValue ConstantValue;
5530   for (unsigned i = 0; i < NumElts; ++i) {
5531     SDValue V = Op.getOperand(i);
5532     if (V.getOpcode() == ISD::UNDEF)
5533       continue;
5534     if (i > 0)
5535       isOnlyLowElement = false;
5536     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5537       isConstant = false;
5538
5539     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5540       ++NumConstantLanes;
5541       if (!ConstantValue.getNode())
5542         ConstantValue = V;
5543       else if (ConstantValue != V)
5544         usesOnlyOneConstantValue = false;
5545     }
5546
5547     if (!Value.getNode())
5548       Value = V;
5549     else if (V != Value)
5550       usesOnlyOneValue = false;
5551   }
5552
5553   if (!Value.getNode())
5554     return DAG.getUNDEF(VT);
5555
5556   if (isOnlyLowElement)
5557     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5558
5559   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5560   // i32 and try again.
5561   if (usesOnlyOneValue) {
5562     if (!isConstant) {
5563       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5564           Value.getValueType() != VT)
5565         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5566
5567       // This is actually a DUPLANExx operation, which keeps everything vectory.
5568
5569       // DUPLANE works on 128-bit vectors, widen it if necessary.
5570       SDValue Lane = Value.getOperand(1);
5571       Value = Value.getOperand(0);
5572       if (Value.getValueType().getSizeInBits() == 64)
5573         Value = WidenVector(Value, DAG);
5574
5575       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5576       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5577     }
5578
5579     if (VT.getVectorElementType().isFloatingPoint()) {
5580       SmallVector<SDValue, 8> Ops;
5581       MVT NewType =
5582           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5583       for (unsigned i = 0; i < NumElts; ++i)
5584         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5585       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5586       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5587       Val = LowerBUILD_VECTOR(Val, DAG);
5588       if (Val.getNode())
5589         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5590     }
5591   }
5592
5593   // If there was only one constant value used and for more than one lane,
5594   // start by splatting that value, then replace the non-constant lanes. This
5595   // is better than the default, which will perform a separate initialization
5596   // for each lane.
5597   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5598     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5599     // Now insert the non-constant lanes.
5600     for (unsigned i = 0; i < NumElts; ++i) {
5601       SDValue V = Op.getOperand(i);
5602       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5603       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5604         // Note that type legalization likely mucked about with the VT of the
5605         // source operand, so we may have to convert it here before inserting.
5606         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5607       }
5608     }
5609     return Val;
5610   }
5611
5612   // If all elements are constants and the case above didn't get hit, fall back
5613   // to the default expansion, which will generate a load from the constant
5614   // pool.
5615   if (isConstant)
5616     return SDValue();
5617
5618   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5619   if (NumElts >= 4) {
5620     SDValue shuffle = ReconstructShuffle(Op, DAG);
5621     if (shuffle != SDValue())
5622       return shuffle;
5623   }
5624
5625   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5626   // know the default expansion would otherwise fall back on something even
5627   // worse. For a vector with one or two non-undef values, that's
5628   // scalar_to_vector for the elements followed by a shuffle (provided the
5629   // shuffle is valid for the target) and materialization element by element
5630   // on the stack followed by a load for everything else.
5631   if (!isConstant && !usesOnlyOneValue) {
5632     SDValue Vec = DAG.getUNDEF(VT);
5633     SDValue Op0 = Op.getOperand(0);
5634     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5635     unsigned i = 0;
5636     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5637     // a) Avoid a RMW dependency on the full vector register, and
5638     // b) Allow the register coalescer to fold away the copy if the
5639     //    value is already in an S or D register.
5640     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
5641       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
5642       MachineSDNode *N =
5643           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
5644                              DAG.getTargetConstant(SubIdx, MVT::i32));
5645       Vec = SDValue(N, 0);
5646       ++i;
5647     }
5648     for (; i < NumElts; ++i) {
5649       SDValue V = Op.getOperand(i);
5650       if (V.getOpcode() == ISD::UNDEF)
5651         continue;
5652       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5653       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5654     }
5655     return Vec;
5656   }
5657
5658   // Just use the default expansion. We failed to find a better alternative.
5659   return SDValue();
5660 }
5661
5662 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
5663                                                       SelectionDAG &DAG) const {
5664   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
5665
5666   // Check for non-constant or out of range lane.
5667   EVT VT = Op.getOperand(0).getValueType();
5668   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
5669   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
5670     return SDValue();
5671
5672
5673   // Insertion/extraction are legal for V128 types.
5674   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5675       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5676     return Op;
5677
5678   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5679       VT != MVT::v1i64 && VT != MVT::v2f32)
5680     return SDValue();
5681
5682   // For V64 types, we perform insertion by expanding the value
5683   // to a V128 type and perform the insertion on that.
5684   SDLoc DL(Op);
5685   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5686   EVT WideTy = WideVec.getValueType();
5687
5688   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
5689                              Op.getOperand(1), Op.getOperand(2));
5690   // Re-narrow the resultant vector.
5691   return NarrowVector(Node, DAG);
5692 }
5693
5694 SDValue
5695 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5696                                                SelectionDAG &DAG) const {
5697   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
5698
5699   // Check for non-constant or out of range lane.
5700   EVT VT = Op.getOperand(0).getValueType();
5701   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5702   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
5703     return SDValue();
5704
5705
5706   // Insertion/extraction are legal for V128 types.
5707   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5708       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5709     return Op;
5710
5711   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5712       VT != MVT::v1i64 && VT != MVT::v2f32)
5713     return SDValue();
5714
5715   // For V64 types, we perform extraction by expanding the value
5716   // to a V128 type and perform the extraction on that.
5717   SDLoc DL(Op);
5718   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5719   EVT WideTy = WideVec.getValueType();
5720
5721   EVT ExtrTy = WideTy.getVectorElementType();
5722   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
5723     ExtrTy = MVT::i32;
5724
5725   // For extractions, we just return the result directly.
5726   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
5727                      Op.getOperand(1));
5728 }
5729
5730 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
5731                                                       SelectionDAG &DAG) const {
5732   EVT VT = Op.getOperand(0).getValueType();
5733   SDLoc dl(Op);
5734   // Just in case...
5735   if (!VT.isVector())
5736     return SDValue();
5737
5738   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5739   if (!Cst)
5740     return SDValue();
5741   unsigned Val = Cst->getZExtValue();
5742
5743   unsigned Size = Op.getValueType().getSizeInBits();
5744   if (Val == 0) {
5745     switch (Size) {
5746     case 8:
5747       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
5748                                         Op.getOperand(0));
5749     case 16:
5750       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
5751                                         Op.getOperand(0));
5752     case 32:
5753       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
5754                                         Op.getOperand(0));
5755     case 64:
5756       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
5757                                         Op.getOperand(0));
5758     default:
5759       llvm_unreachable("Unexpected vector type in extract_subvector!");
5760     }
5761   }
5762   // If this is extracting the upper 64-bits of a 128-bit vector, we match
5763   // that directly.
5764   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
5765     return Op;
5766
5767   return SDValue();
5768 }
5769
5770 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5771                                                EVT VT) const {
5772   if (VT.getVectorNumElements() == 4 &&
5773       (VT.is128BitVector() || VT.is64BitVector())) {
5774     unsigned PFIndexes[4];
5775     for (unsigned i = 0; i != 4; ++i) {
5776       if (M[i] < 0)
5777         PFIndexes[i] = 8;
5778       else
5779         PFIndexes[i] = M[i];
5780     }
5781
5782     // Compute the index in the perfect shuffle table.
5783     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5784                             PFIndexes[2] * 9 + PFIndexes[3];
5785     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5786     unsigned Cost = (PFEntry >> 30);
5787
5788     if (Cost <= 4)
5789       return true;
5790   }
5791
5792   bool DummyBool;
5793   int DummyInt;
5794   unsigned DummyUnsigned;
5795
5796   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
5797           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
5798           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
5799           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
5800           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
5801           isZIPMask(M, VT, DummyUnsigned) ||
5802           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
5803           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
5804           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
5805           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
5806           isConcatMask(M, VT, VT.getSizeInBits() == 128));
5807 }
5808
5809 /// getVShiftImm - Check if this is a valid build_vector for the immediate
5810 /// operand of a vector shift operation, where all the elements of the
5811 /// build_vector must have the same constant integer value.
5812 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
5813   // Ignore bit_converts.
5814   while (Op.getOpcode() == ISD::BITCAST)
5815     Op = Op.getOperand(0);
5816   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
5817   APInt SplatBits, SplatUndef;
5818   unsigned SplatBitSize;
5819   bool HasAnyUndefs;
5820   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
5821                                     HasAnyUndefs, ElementBits) ||
5822       SplatBitSize > ElementBits)
5823     return false;
5824   Cnt = SplatBits.getSExtValue();
5825   return true;
5826 }
5827
5828 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
5829 /// operand of a vector shift left operation.  That value must be in the range:
5830 ///   0 <= Value < ElementBits for a left shift; or
5831 ///   0 <= Value <= ElementBits for a long left shift.
5832 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
5833   assert(VT.isVector() && "vector shift count is not a vector type");
5834   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5835   if (!getVShiftImm(Op, ElementBits, Cnt))
5836     return false;
5837   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
5838 }
5839
5840 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
5841 /// operand of a vector shift right operation.  For a shift opcode, the value
5842 /// is positive, but for an intrinsic the value count must be negative. The
5843 /// absolute value must be in the range:
5844 ///   1 <= |Value| <= ElementBits for a right shift; or
5845 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
5846 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
5847                          int64_t &Cnt) {
5848   assert(VT.isVector() && "vector shift count is not a vector type");
5849   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5850   if (!getVShiftImm(Op, ElementBits, Cnt))
5851     return false;
5852   if (isIntrinsic)
5853     Cnt = -Cnt;
5854   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
5855 }
5856
5857 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
5858                                                       SelectionDAG &DAG) const {
5859   EVT VT = Op.getValueType();
5860   SDLoc DL(Op);
5861   int64_t Cnt;
5862
5863   if (!Op.getOperand(1).getValueType().isVector())
5864     return Op;
5865   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5866
5867   switch (Op.getOpcode()) {
5868   default:
5869     llvm_unreachable("unexpected shift opcode");
5870
5871   case ISD::SHL:
5872     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
5873       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
5874                          DAG.getConstant(Cnt, MVT::i32));
5875     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5876                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
5877                        Op.getOperand(0), Op.getOperand(1));
5878   case ISD::SRA:
5879   case ISD::SRL:
5880     // Right shift immediate
5881     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
5882         Cnt < EltSize) {
5883       unsigned Opc =
5884           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
5885       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
5886                          DAG.getConstant(Cnt, MVT::i32));
5887     }
5888
5889     // Right shift register.  Note, there is not a shift right register
5890     // instruction, but the shift left register instruction takes a signed
5891     // value, where negative numbers specify a right shift.
5892     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
5893                                                 : Intrinsic::aarch64_neon_ushl;
5894     // negate the shift amount
5895     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
5896     SDValue NegShiftLeft =
5897         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5898                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
5899     return NegShiftLeft;
5900   }
5901
5902   return SDValue();
5903 }
5904
5905 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
5906                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
5907                                     SDLoc dl, SelectionDAG &DAG) {
5908   EVT SrcVT = LHS.getValueType();
5909
5910   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
5911   APInt CnstBits(VT.getSizeInBits(), 0);
5912   APInt UndefBits(VT.getSizeInBits(), 0);
5913   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
5914   bool IsZero = IsCnst && (CnstBits == 0);
5915
5916   if (SrcVT.getVectorElementType().isFloatingPoint()) {
5917     switch (CC) {
5918     default:
5919       return SDValue();
5920     case AArch64CC::NE: {
5921       SDValue Fcmeq;
5922       if (IsZero)
5923         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5924       else
5925         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5926       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
5927     }
5928     case AArch64CC::EQ:
5929       if (IsZero)
5930         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5931       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5932     case AArch64CC::GE:
5933       if (IsZero)
5934         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
5935       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
5936     case AArch64CC::GT:
5937       if (IsZero)
5938         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
5939       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
5940     case AArch64CC::LS:
5941       if (IsZero)
5942         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
5943       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
5944     case AArch64CC::LT:
5945       if (!NoNans)
5946         return SDValue();
5947     // If we ignore NaNs then we can use to the MI implementation.
5948     // Fallthrough.
5949     case AArch64CC::MI:
5950       if (IsZero)
5951         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
5952       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
5953     }
5954   }
5955
5956   switch (CC) {
5957   default:
5958     return SDValue();
5959   case AArch64CC::NE: {
5960     SDValue Cmeq;
5961     if (IsZero)
5962       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5963     else
5964       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5965     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
5966   }
5967   case AArch64CC::EQ:
5968     if (IsZero)
5969       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5970     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5971   case AArch64CC::GE:
5972     if (IsZero)
5973       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
5974     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
5975   case AArch64CC::GT:
5976     if (IsZero)
5977       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
5978     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
5979   case AArch64CC::LE:
5980     if (IsZero)
5981       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
5982     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
5983   case AArch64CC::LS:
5984     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
5985   case AArch64CC::LO:
5986     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
5987   case AArch64CC::LT:
5988     if (IsZero)
5989       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
5990     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
5991   case AArch64CC::HI:
5992     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
5993   case AArch64CC::HS:
5994     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
5995   }
5996 }
5997
5998 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
5999                                            SelectionDAG &DAG) const {
6000   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6001   SDValue LHS = Op.getOperand(0);
6002   SDValue RHS = Op.getOperand(1);
6003   SDLoc dl(Op);
6004
6005   if (LHS.getValueType().getVectorElementType().isInteger()) {
6006     assert(LHS.getValueType() == RHS.getValueType());
6007     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6008     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
6009                                 dl, DAG);
6010   }
6011
6012   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6013          LHS.getValueType().getVectorElementType() == MVT::f64);
6014
6015   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6016   // clean.  Some of them require two branches to implement.
6017   AArch64CC::CondCode CC1, CC2;
6018   bool ShouldInvert;
6019   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6020
6021   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6022   SDValue Cmp =
6023       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
6024   if (!Cmp.getNode())
6025     return SDValue();
6026
6027   if (CC2 != AArch64CC::AL) {
6028     SDValue Cmp2 =
6029         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
6030     if (!Cmp2.getNode())
6031       return SDValue();
6032
6033     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
6034   }
6035
6036   if (ShouldInvert)
6037     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6038
6039   return Cmp;
6040 }
6041
6042 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6043 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6044 /// specified in the intrinsic calls.
6045 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6046                                                const CallInst &I,
6047                                                unsigned Intrinsic) const {
6048   switch (Intrinsic) {
6049   case Intrinsic::aarch64_neon_ld2:
6050   case Intrinsic::aarch64_neon_ld3:
6051   case Intrinsic::aarch64_neon_ld4:
6052   case Intrinsic::aarch64_neon_ld1x2:
6053   case Intrinsic::aarch64_neon_ld1x3:
6054   case Intrinsic::aarch64_neon_ld1x4:
6055   case Intrinsic::aarch64_neon_ld2lane:
6056   case Intrinsic::aarch64_neon_ld3lane:
6057   case Intrinsic::aarch64_neon_ld4lane:
6058   case Intrinsic::aarch64_neon_ld2r:
6059   case Intrinsic::aarch64_neon_ld3r:
6060   case Intrinsic::aarch64_neon_ld4r: {
6061     Info.opc = ISD::INTRINSIC_W_CHAIN;
6062     // Conservatively set memVT to the entire set of vectors loaded.
6063     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6064     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6065     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6066     Info.offset = 0;
6067     Info.align = 0;
6068     Info.vol = false; // volatile loads with NEON intrinsics not supported
6069     Info.readMem = true;
6070     Info.writeMem = false;
6071     return true;
6072   }
6073   case Intrinsic::aarch64_neon_st2:
6074   case Intrinsic::aarch64_neon_st3:
6075   case Intrinsic::aarch64_neon_st4:
6076   case Intrinsic::aarch64_neon_st1x2:
6077   case Intrinsic::aarch64_neon_st1x3:
6078   case Intrinsic::aarch64_neon_st1x4:
6079   case Intrinsic::aarch64_neon_st2lane:
6080   case Intrinsic::aarch64_neon_st3lane:
6081   case Intrinsic::aarch64_neon_st4lane: {
6082     Info.opc = ISD::INTRINSIC_VOID;
6083     // Conservatively set memVT to the entire set of vectors stored.
6084     unsigned NumElts = 0;
6085     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6086       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6087       if (!ArgTy->isVectorTy())
6088         break;
6089       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6090     }
6091     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6092     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6093     Info.offset = 0;
6094     Info.align = 0;
6095     Info.vol = false; // volatile stores with NEON intrinsics not supported
6096     Info.readMem = false;
6097     Info.writeMem = true;
6098     return true;
6099   }
6100   case Intrinsic::aarch64_ldaxr:
6101   case Intrinsic::aarch64_ldxr: {
6102     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6103     Info.opc = ISD::INTRINSIC_W_CHAIN;
6104     Info.memVT = MVT::getVT(PtrTy->getElementType());
6105     Info.ptrVal = I.getArgOperand(0);
6106     Info.offset = 0;
6107     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6108     Info.vol = true;
6109     Info.readMem = true;
6110     Info.writeMem = false;
6111     return true;
6112   }
6113   case Intrinsic::aarch64_stlxr:
6114   case Intrinsic::aarch64_stxr: {
6115     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6116     Info.opc = ISD::INTRINSIC_W_CHAIN;
6117     Info.memVT = MVT::getVT(PtrTy->getElementType());
6118     Info.ptrVal = I.getArgOperand(1);
6119     Info.offset = 0;
6120     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6121     Info.vol = true;
6122     Info.readMem = false;
6123     Info.writeMem = true;
6124     return true;
6125   }
6126   case Intrinsic::aarch64_ldaxp:
6127   case Intrinsic::aarch64_ldxp: {
6128     Info.opc = ISD::INTRINSIC_W_CHAIN;
6129     Info.memVT = MVT::i128;
6130     Info.ptrVal = I.getArgOperand(0);
6131     Info.offset = 0;
6132     Info.align = 16;
6133     Info.vol = true;
6134     Info.readMem = true;
6135     Info.writeMem = false;
6136     return true;
6137   }
6138   case Intrinsic::aarch64_stlxp:
6139   case Intrinsic::aarch64_stxp: {
6140     Info.opc = ISD::INTRINSIC_W_CHAIN;
6141     Info.memVT = MVT::i128;
6142     Info.ptrVal = I.getArgOperand(2);
6143     Info.offset = 0;
6144     Info.align = 16;
6145     Info.vol = true;
6146     Info.readMem = false;
6147     Info.writeMem = true;
6148     return true;
6149   }
6150   default:
6151     break;
6152   }
6153
6154   return false;
6155 }
6156
6157 // Truncations from 64-bit GPR to 32-bit GPR is free.
6158 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6159   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6160     return false;
6161   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6162   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6163   return NumBits1 > NumBits2;
6164 }
6165 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6166   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6167     return false;
6168   unsigned NumBits1 = VT1.getSizeInBits();
6169   unsigned NumBits2 = VT2.getSizeInBits();
6170   return NumBits1 > NumBits2;
6171 }
6172
6173 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6174 // 64-bit GPR.
6175 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6176   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6177     return false;
6178   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6179   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6180   return NumBits1 == 32 && NumBits2 == 64;
6181 }
6182 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6183   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6184     return false;
6185   unsigned NumBits1 = VT1.getSizeInBits();
6186   unsigned NumBits2 = VT2.getSizeInBits();
6187   return NumBits1 == 32 && NumBits2 == 64;
6188 }
6189
6190 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6191   EVT VT1 = Val.getValueType();
6192   if (isZExtFree(VT1, VT2)) {
6193     return true;
6194   }
6195
6196   if (Val.getOpcode() != ISD::LOAD)
6197     return false;
6198
6199   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6200   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6201           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6202           VT1.getSizeInBits() <= 32);
6203 }
6204
6205 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6206                                           unsigned &RequiredAligment) const {
6207   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6208     return false;
6209   // Cyclone supports unaligned accesses.
6210   RequiredAligment = 0;
6211   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6212   return NumBits == 32 || NumBits == 64;
6213 }
6214
6215 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6216                                           unsigned &RequiredAligment) const {
6217   if (!LoadedType.isSimple() ||
6218       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6219     return false;
6220   // Cyclone supports unaligned accesses.
6221   RequiredAligment = 0;
6222   unsigned NumBits = LoadedType.getSizeInBits();
6223   return NumBits == 32 || NumBits == 64;
6224 }
6225
6226 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6227                        unsigned AlignCheck) {
6228   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6229           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6230 }
6231
6232 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6233                                                unsigned SrcAlign, bool IsMemset,
6234                                                bool ZeroMemset,
6235                                                bool MemcpyStrSrc,
6236                                                MachineFunction &MF) const {
6237   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6238   // instruction to materialize the v2i64 zero and one store (with restrictive
6239   // addressing mode). Just do two i64 store of zero-registers.
6240   bool Fast;
6241   const Function *F = MF.getFunction();
6242   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6243       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6244                                        Attribute::NoImplicitFloat) &&
6245       (memOpAlign(SrcAlign, DstAlign, 16) ||
6246        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6247     return MVT::f128;
6248
6249   return Size >= 8 ? MVT::i64 : MVT::i32;
6250 }
6251
6252 // 12-bit optionally shifted immediates are legal for adds.
6253 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6254   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6255     return true;
6256   return false;
6257 }
6258
6259 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6260 // immediates is the same as for an add or a sub.
6261 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6262   if (Immed < 0)
6263     Immed *= -1;
6264   return isLegalAddImmediate(Immed);
6265 }
6266
6267 /// isLegalAddressingMode - Return true if the addressing mode represented
6268 /// by AM is legal for this target, for a load/store of the specified type.
6269 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6270                                                   Type *Ty) const {
6271   // AArch64 has five basic addressing modes:
6272   //  reg
6273   //  reg + 9-bit signed offset
6274   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6275   //  reg1 + reg2
6276   //  reg + SIZE_IN_BYTES * reg
6277
6278   // No global is ever allowed as a base.
6279   if (AM.BaseGV)
6280     return false;
6281
6282   // No reg+reg+imm addressing.
6283   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6284     return false;
6285
6286   // check reg + imm case:
6287   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6288   uint64_t NumBytes = 0;
6289   if (Ty->isSized()) {
6290     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6291     NumBytes = NumBits / 8;
6292     if (!isPowerOf2_64(NumBits))
6293       NumBytes = 0;
6294   }
6295
6296   if (!AM.Scale) {
6297     int64_t Offset = AM.BaseOffs;
6298
6299     // 9-bit signed offset
6300     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6301       return true;
6302
6303     // 12-bit unsigned offset
6304     unsigned shift = Log2_64(NumBytes);
6305     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6306         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6307         (Offset >> shift) << shift == Offset)
6308       return true;
6309     return false;
6310   }
6311
6312   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6313
6314   if (!AM.Scale || AM.Scale == 1 ||
6315       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6316     return true;
6317   return false;
6318 }
6319
6320 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6321                                                 Type *Ty) const {
6322   // Scaling factors are not free at all.
6323   // Operands                     | Rt Latency
6324   // -------------------------------------------
6325   // Rt, [Xn, Xm]                 | 4
6326   // -------------------------------------------
6327   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6328   // Rt, [Xn, Wm, <extend> #imm]  |
6329   if (isLegalAddressingMode(AM, Ty))
6330     // Scale represents reg2 * scale, thus account for 1 if
6331     // it is not equal to 0 or 1.
6332     return AM.Scale != 0 && AM.Scale != 1;
6333   return -1;
6334 }
6335
6336 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6337   VT = VT.getScalarType();
6338
6339   if (!VT.isSimple())
6340     return false;
6341
6342   switch (VT.getSimpleVT().SimpleTy) {
6343   case MVT::f32:
6344   case MVT::f64:
6345     return true;
6346   default:
6347     break;
6348   }
6349
6350   return false;
6351 }
6352
6353 const MCPhysReg *
6354 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6355   // LR is a callee-save register, but we must treat it as clobbered by any call
6356   // site. Hence we include LR in the scratch registers, which are in turn added
6357   // as implicit-defs for stackmaps and patchpoints.
6358   static const MCPhysReg ScratchRegs[] = {
6359     AArch64::X16, AArch64::X17, AArch64::LR, 0
6360   };
6361   return ScratchRegs;
6362 }
6363
6364 bool
6365 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6366   EVT VT = N->getValueType(0);
6367     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6368     // it with shift to let it be lowered to UBFX.
6369   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6370       isa<ConstantSDNode>(N->getOperand(1))) {
6371     uint64_t TruncMask = N->getConstantOperandVal(1);
6372     if (isMask_64(TruncMask) &&
6373       N->getOperand(0).getOpcode() == ISD::SRL &&
6374       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6375       return false;
6376   }
6377   return true;
6378 }
6379
6380 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6381                                                               Type *Ty) const {
6382   assert(Ty->isIntegerTy());
6383
6384   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6385   if (BitSize == 0)
6386     return false;
6387
6388   int64_t Val = Imm.getSExtValue();
6389   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6390     return true;
6391
6392   if ((int64_t)Val < 0)
6393     Val = ~Val;
6394   if (BitSize == 32)
6395     Val &= (1LL << 32) - 1;
6396
6397   unsigned LZ = countLeadingZeros((uint64_t)Val);
6398   unsigned Shift = (63 - LZ) / 16;
6399   // MOVZ is free so return true for one or fewer MOVK.
6400   return (Shift < 3) ? true : false;
6401 }
6402
6403 // Generate SUBS and CSEL for integer abs.
6404 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6405   EVT VT = N->getValueType(0);
6406
6407   SDValue N0 = N->getOperand(0);
6408   SDValue N1 = N->getOperand(1);
6409   SDLoc DL(N);
6410
6411   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6412   // and change it to SUB and CSEL.
6413   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6414       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6415       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6416     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6417       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6418         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6419                                   N0.getOperand(0));
6420         // Generate SUBS & CSEL.
6421         SDValue Cmp =
6422             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6423                         N0.getOperand(0), DAG.getConstant(0, VT));
6424         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6425                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6426                            SDValue(Cmp.getNode(), 1));
6427       }
6428   return SDValue();
6429 }
6430
6431 // performXorCombine - Attempts to handle integer ABS.
6432 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6433                                  TargetLowering::DAGCombinerInfo &DCI,
6434                                  const AArch64Subtarget *Subtarget) {
6435   if (DCI.isBeforeLegalizeOps())
6436     return SDValue();
6437
6438   return performIntegerAbsCombine(N, DAG);
6439 }
6440
6441 SDValue
6442 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6443                                      SelectionDAG &DAG,
6444                                      std::vector<SDNode *> *Created) const {
6445   // fold (sdiv X, pow2)
6446   EVT VT = N->getValueType(0);
6447   if ((VT != MVT::i32 && VT != MVT::i64) ||
6448       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6449     return SDValue();
6450
6451   SDLoc DL(N);
6452   SDValue N0 = N->getOperand(0);
6453   unsigned Lg2 = Divisor.countTrailingZeros();
6454   SDValue Zero = DAG.getConstant(0, VT);
6455   SDValue Pow2MinusOne = DAG.getConstant((1 << Lg2) - 1, VT);
6456
6457   // Add (N0 < 0) ? Pow2 - 1 : 0;
6458   SDValue CCVal;
6459   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6460   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6461   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6462
6463   if (Created) {
6464     Created->push_back(Cmp.getNode());
6465     Created->push_back(Add.getNode());
6466     Created->push_back(CSel.getNode());
6467   }
6468
6469   // Divide by pow2.
6470   SDValue SRA =
6471       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6472
6473   // If we're dividing by a positive value, we're done.  Otherwise, we must
6474   // negate the result.
6475   if (Divisor.isNonNegative())
6476     return SRA;
6477
6478   if (Created)
6479     Created->push_back(SRA.getNode());
6480   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6481 }
6482
6483 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6484                                  TargetLowering::DAGCombinerInfo &DCI,
6485                                  const AArch64Subtarget *Subtarget) {
6486   if (DCI.isBeforeLegalizeOps())
6487     return SDValue();
6488
6489   // Multiplication of a power of two plus/minus one can be done more
6490   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6491   // future CPUs have a cheaper MADD instruction, this may need to be
6492   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6493   // 64-bit is 5 cycles, so this is always a win.
6494   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6495     APInt Value = C->getAPIntValue();
6496     EVT VT = N->getValueType(0);
6497     if (Value.isNonNegative()) {
6498       // (mul x, 2^N + 1) => (add (shl x, N), x)
6499       APInt VM1 = Value - 1;
6500       if (VM1.isPowerOf2()) {
6501         SDValue ShiftedVal =
6502             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6503                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6504         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6505                            N->getOperand(0));
6506       }
6507       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6508       APInt VP1 = Value + 1;
6509       if (VP1.isPowerOf2()) {
6510         SDValue ShiftedVal =
6511             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6512                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6513         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6514                            N->getOperand(0));
6515       }
6516     } else {
6517       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6518       APInt VNM1 = -Value - 1;
6519       if (VNM1.isPowerOf2()) {
6520         SDValue ShiftedVal =
6521             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6522                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6523         SDValue Add =
6524             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6525         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6526       }
6527       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6528       APInt VNP1 = -Value + 1;
6529       if (VNP1.isPowerOf2()) {
6530         SDValue ShiftedVal =
6531             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6532                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6533         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6534                            ShiftedVal);
6535       }
6536     }
6537   }
6538   return SDValue();
6539 }
6540
6541 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6542                                                          SelectionDAG &DAG) {
6543   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6544   // optimize away operation when it's from a constant.
6545   //
6546   // The general transformation is:
6547   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6548   //       AND(VECTOR_CMP(x,y), constant2)
6549   //    constant2 = UNARYOP(constant)
6550
6551   // Early exit if this isn't a vector operation, the operand of the
6552   // unary operation isn't a bitwise AND, or if the sizes of the operations
6553   // aren't the same.
6554   EVT VT = N->getValueType(0);
6555   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6556       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6557       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6558     return SDValue();
6559
6560   // Now check that the other operand of the AND is a constant. We could
6561   // make the transformation for non-constant splats as well, but it's unclear
6562   // that would be a benefit as it would not eliminate any operations, just
6563   // perform one more step in scalar code before moving to the vector unit.
6564   if (BuildVectorSDNode *BV =
6565           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6566     // Bail out if the vector isn't a constant.
6567     if (!BV->isConstant())
6568       return SDValue();
6569
6570     // Everything checks out. Build up the new and improved node.
6571     SDLoc DL(N);
6572     EVT IntVT = BV->getValueType(0);
6573     // Create a new constant of the appropriate type for the transformed
6574     // DAG.
6575     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6576     // The AND node needs bitcasts to/from an integer vector type around it.
6577     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6578     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6579                                  N->getOperand(0)->getOperand(0), MaskConst);
6580     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6581     return Res;
6582   }
6583
6584   return SDValue();
6585 }
6586
6587 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG) {
6588   // First try to optimize away the conversion when it's conditionally from
6589   // a constant. Vectors only.
6590   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6591   if (Res != SDValue())
6592     return Res;
6593
6594   EVT VT = N->getValueType(0);
6595   if (VT != MVT::f32 && VT != MVT::f64)
6596     return SDValue();
6597
6598   // Only optimize when the source and destination types have the same width.
6599   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6600     return SDValue();
6601
6602   // If the result of an integer load is only used by an integer-to-float
6603   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6604   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6605   SDValue N0 = N->getOperand(0);
6606   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6607       // Do not change the width of a volatile load.
6608       !cast<LoadSDNode>(N0)->isVolatile()) {
6609     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6610     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6611                                LN0->getPointerInfo(), LN0->isVolatile(),
6612                                LN0->isNonTemporal(), LN0->isInvariant(),
6613                                LN0->getAlignment());
6614
6615     // Make sure successors of the original load stay after it by updating them
6616     // to use the new Chain.
6617     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6618
6619     unsigned Opcode =
6620         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6621     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6622   }
6623
6624   return SDValue();
6625 }
6626
6627 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6628 /// searches for and classifies those shifts.
6629 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6630                          bool &FromHi) {
6631   if (N.getOpcode() == ISD::SHL)
6632     FromHi = false;
6633   else if (N.getOpcode() == ISD::SRL)
6634     FromHi = true;
6635   else
6636     return false;
6637
6638   if (!isa<ConstantSDNode>(N.getOperand(1)))
6639     return false;
6640
6641   ShiftAmount = N->getConstantOperandVal(1);
6642   Src = N->getOperand(0);
6643   return true;
6644 }
6645
6646 /// EXTR instruction extracts a contiguous chunk of bits from two existing
6647 /// registers viewed as a high/low pair. This function looks for the pattern:
6648 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
6649 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
6650 /// independent.
6651 static SDValue tryCombineToEXTR(SDNode *N,
6652                                 TargetLowering::DAGCombinerInfo &DCI) {
6653   SelectionDAG &DAG = DCI.DAG;
6654   SDLoc DL(N);
6655   EVT VT = N->getValueType(0);
6656
6657   assert(N->getOpcode() == ISD::OR && "Unexpected root");
6658
6659   if (VT != MVT::i32 && VT != MVT::i64)
6660     return SDValue();
6661
6662   SDValue LHS;
6663   uint32_t ShiftLHS = 0;
6664   bool LHSFromHi = 0;
6665   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
6666     return SDValue();
6667
6668   SDValue RHS;
6669   uint32_t ShiftRHS = 0;
6670   bool RHSFromHi = 0;
6671   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
6672     return SDValue();
6673
6674   // If they're both trying to come from the high part of the register, they're
6675   // not really an EXTR.
6676   if (LHSFromHi == RHSFromHi)
6677     return SDValue();
6678
6679   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
6680     return SDValue();
6681
6682   if (LHSFromHi) {
6683     std::swap(LHS, RHS);
6684     std::swap(ShiftLHS, ShiftRHS);
6685   }
6686
6687   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
6688                      DAG.getConstant(ShiftRHS, MVT::i64));
6689 }
6690
6691 static SDValue tryCombineToBSL(SDNode *N,
6692                                 TargetLowering::DAGCombinerInfo &DCI) {
6693   EVT VT = N->getValueType(0);
6694   SelectionDAG &DAG = DCI.DAG;
6695   SDLoc DL(N);
6696
6697   if (!VT.isVector())
6698     return SDValue();
6699
6700   SDValue N0 = N->getOperand(0);
6701   if (N0.getOpcode() != ISD::AND)
6702     return SDValue();
6703
6704   SDValue N1 = N->getOperand(1);
6705   if (N1.getOpcode() != ISD::AND)
6706     return SDValue();
6707
6708   // We only have to look for constant vectors here since the general, variable
6709   // case can be handled in TableGen.
6710   unsigned Bits = VT.getVectorElementType().getSizeInBits();
6711   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
6712   for (int i = 1; i >= 0; --i)
6713     for (int j = 1; j >= 0; --j) {
6714       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
6715       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
6716       if (!BVN0 || !BVN1)
6717         continue;
6718
6719       bool FoundMatch = true;
6720       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
6721         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
6722         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
6723         if (!CN0 || !CN1 ||
6724             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
6725           FoundMatch = false;
6726           break;
6727         }
6728       }
6729
6730       if (FoundMatch)
6731         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
6732                            N0->getOperand(1 - i), N1->getOperand(1 - j));
6733     }
6734
6735   return SDValue();
6736 }
6737
6738 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
6739                                 const AArch64Subtarget *Subtarget) {
6740   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
6741   if (!EnableAArch64ExtrGeneration)
6742     return SDValue();
6743   SelectionDAG &DAG = DCI.DAG;
6744   EVT VT = N->getValueType(0);
6745
6746   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
6747     return SDValue();
6748
6749   SDValue Res = tryCombineToEXTR(N, DCI);
6750   if (Res.getNode())
6751     return Res;
6752
6753   Res = tryCombineToBSL(N, DCI);
6754   if (Res.getNode())
6755     return Res;
6756
6757   return SDValue();
6758 }
6759
6760 static SDValue performBitcastCombine(SDNode *N,
6761                                      TargetLowering::DAGCombinerInfo &DCI,
6762                                      SelectionDAG &DAG) {
6763   // Wait 'til after everything is legalized to try this. That way we have
6764   // legal vector types and such.
6765   if (DCI.isBeforeLegalizeOps())
6766     return SDValue();
6767
6768   // Remove extraneous bitcasts around an extract_subvector.
6769   // For example,
6770   //    (v4i16 (bitconvert
6771   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
6772   //  becomes
6773   //    (extract_subvector ((v8i16 ...), (i64 4)))
6774
6775   // Only interested in 64-bit vectors as the ultimate result.
6776   EVT VT = N->getValueType(0);
6777   if (!VT.isVector())
6778     return SDValue();
6779   if (VT.getSimpleVT().getSizeInBits() != 64)
6780     return SDValue();
6781   // Is the operand an extract_subvector starting at the beginning or halfway
6782   // point of the vector? A low half may also come through as an
6783   // EXTRACT_SUBREG, so look for that, too.
6784   SDValue Op0 = N->getOperand(0);
6785   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
6786       !(Op0->isMachineOpcode() &&
6787         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
6788     return SDValue();
6789   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
6790   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
6791     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
6792       return SDValue();
6793   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
6794     if (idx != AArch64::dsub)
6795       return SDValue();
6796     // The dsub reference is equivalent to a lane zero subvector reference.
6797     idx = 0;
6798   }
6799   // Look through the bitcast of the input to the extract.
6800   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
6801     return SDValue();
6802   SDValue Source = Op0->getOperand(0)->getOperand(0);
6803   // If the source type has twice the number of elements as our destination
6804   // type, we know this is an extract of the high or low half of the vector.
6805   EVT SVT = Source->getValueType(0);
6806   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
6807     return SDValue();
6808
6809   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
6810
6811   // Create the simplified form to just extract the low or high half of the
6812   // vector directly rather than bothering with the bitcasts.
6813   SDLoc dl(N);
6814   unsigned NumElements = VT.getVectorNumElements();
6815   if (idx) {
6816     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
6817     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
6818   } else {
6819     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
6820     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
6821                                       Source, SubReg),
6822                    0);
6823   }
6824 }
6825
6826 static SDValue performConcatVectorsCombine(SDNode *N,
6827                                            TargetLowering::DAGCombinerInfo &DCI,
6828                                            SelectionDAG &DAG) {
6829   // Wait 'til after everything is legalized to try this. That way we have
6830   // legal vector types and such.
6831   if (DCI.isBeforeLegalizeOps())
6832     return SDValue();
6833
6834   SDLoc dl(N);
6835   EVT VT = N->getValueType(0);
6836
6837   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
6838   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
6839   // canonicalise to that.
6840   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
6841     assert(VT.getVectorElementType().getSizeInBits() == 64);
6842     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
6843                        WidenVector(N->getOperand(0), DAG),
6844                        DAG.getConstant(0, MVT::i64));
6845   }
6846
6847   // Canonicalise concat_vectors so that the right-hand vector has as few
6848   // bit-casts as possible before its real operation. The primary matching
6849   // destination for these operations will be the narrowing "2" instructions,
6850   // which depend on the operation being performed on this right-hand vector.
6851   // For example,
6852   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
6853   // becomes
6854   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
6855
6856   SDValue Op1 = N->getOperand(1);
6857   if (Op1->getOpcode() != ISD::BITCAST)
6858     return SDValue();
6859   SDValue RHS = Op1->getOperand(0);
6860   MVT RHSTy = RHS.getValueType().getSimpleVT();
6861   // If the RHS is not a vector, this is not the pattern we're looking for.
6862   if (!RHSTy.isVector())
6863     return SDValue();
6864
6865   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
6866
6867   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
6868                                   RHSTy.getVectorNumElements() * 2);
6869   return DAG.getNode(
6870       ISD::BITCAST, dl, VT,
6871       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
6872                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
6873 }
6874
6875 static SDValue tryCombineFixedPointConvert(SDNode *N,
6876                                            TargetLowering::DAGCombinerInfo &DCI,
6877                                            SelectionDAG &DAG) {
6878   // Wait 'til after everything is legalized to try this. That way we have
6879   // legal vector types and such.
6880   if (DCI.isBeforeLegalizeOps())
6881     return SDValue();
6882   // Transform a scalar conversion of a value from a lane extract into a
6883   // lane extract of a vector conversion. E.g., from foo1 to foo2:
6884   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
6885   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
6886   //
6887   // The second form interacts better with instruction selection and the
6888   // register allocator to avoid cross-class register copies that aren't
6889   // coalescable due to a lane reference.
6890
6891   // Check the operand and see if it originates from a lane extract.
6892   SDValue Op1 = N->getOperand(1);
6893   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
6894     // Yep, no additional predication needed. Perform the transform.
6895     SDValue IID = N->getOperand(0);
6896     SDValue Shift = N->getOperand(2);
6897     SDValue Vec = Op1.getOperand(0);
6898     SDValue Lane = Op1.getOperand(1);
6899     EVT ResTy = N->getValueType(0);
6900     EVT VecResTy;
6901     SDLoc DL(N);
6902
6903     // The vector width should be 128 bits by the time we get here, even
6904     // if it started as 64 bits (the extract_vector handling will have
6905     // done so).
6906     assert(Vec.getValueType().getSizeInBits() == 128 &&
6907            "unexpected vector size on extract_vector_elt!");
6908     if (Vec.getValueType() == MVT::v4i32)
6909       VecResTy = MVT::v4f32;
6910     else if (Vec.getValueType() == MVT::v2i64)
6911       VecResTy = MVT::v2f64;
6912     else
6913       llvm_unreachable("unexpected vector type!");
6914
6915     SDValue Convert =
6916         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
6917     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
6918   }
6919   return SDValue();
6920 }
6921
6922 // AArch64 high-vector "long" operations are formed by performing the non-high
6923 // version on an extract_subvector of each operand which gets the high half:
6924 //
6925 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
6926 //
6927 // However, there are cases which don't have an extract_high explicitly, but
6928 // have another operation that can be made compatible with one for free. For
6929 // example:
6930 //
6931 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
6932 //
6933 // This routine does the actual conversion of such DUPs, once outer routines
6934 // have determined that everything else is in order.
6935 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
6936   // We can handle most types of duplicate, but the lane ones have an extra
6937   // operand saying *which* lane, so we need to know.
6938   bool IsDUPLANE;
6939   switch (N.getOpcode()) {
6940   case AArch64ISD::DUP:
6941     IsDUPLANE = false;
6942     break;
6943   case AArch64ISD::DUPLANE8:
6944   case AArch64ISD::DUPLANE16:
6945   case AArch64ISD::DUPLANE32:
6946   case AArch64ISD::DUPLANE64:
6947     IsDUPLANE = true;
6948     break;
6949   default:
6950     return SDValue();
6951   }
6952
6953   MVT NarrowTy = N.getSimpleValueType();
6954   if (!NarrowTy.is64BitVector())
6955     return SDValue();
6956
6957   MVT ElementTy = NarrowTy.getVectorElementType();
6958   unsigned NumElems = NarrowTy.getVectorNumElements();
6959   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
6960
6961   SDValue NewDUP;
6962   if (IsDUPLANE)
6963     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
6964                          N.getOperand(1));
6965   else
6966     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
6967
6968   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
6969                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
6970 }
6971
6972 static bool isEssentiallyExtractSubvector(SDValue N) {
6973   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
6974     return true;
6975
6976   return N.getOpcode() == ISD::BITCAST &&
6977          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
6978 }
6979
6980 /// \brief Helper structure to keep track of ISD::SET_CC operands.
6981 struct GenericSetCCInfo {
6982   const SDValue *Opnd0;
6983   const SDValue *Opnd1;
6984   ISD::CondCode CC;
6985 };
6986
6987 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
6988 struct AArch64SetCCInfo {
6989   const SDValue *Cmp;
6990   AArch64CC::CondCode CC;
6991 };
6992
6993 /// \brief Helper structure to keep track of SetCC information.
6994 union SetCCInfo {
6995   GenericSetCCInfo Generic;
6996   AArch64SetCCInfo AArch64;
6997 };
6998
6999 /// \brief Helper structure to be able to read SetCC information.  If set to
7000 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7001 /// GenericSetCCInfo.
7002 struct SetCCInfoAndKind {
7003   SetCCInfo Info;
7004   bool IsAArch64;
7005 };
7006
7007 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7008 /// an
7009 /// AArch64 lowered one.
7010 /// \p SetCCInfo is filled accordingly.
7011 /// \post SetCCInfo is meanginfull only when this function returns true.
7012 /// \return True when Op is a kind of SET_CC operation.
7013 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7014   // If this is a setcc, this is straight forward.
7015   if (Op.getOpcode() == ISD::SETCC) {
7016     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7017     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7018     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7019     SetCCInfo.IsAArch64 = false;
7020     return true;
7021   }
7022   // Otherwise, check if this is a matching csel instruction.
7023   // In other words:
7024   // - csel 1, 0, cc
7025   // - csel 0, 1, !cc
7026   if (Op.getOpcode() != AArch64ISD::CSEL)
7027     return false;
7028   // Set the information about the operands.
7029   // TODO: we want the operands of the Cmp not the csel
7030   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7031   SetCCInfo.IsAArch64 = true;
7032   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7033       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7034
7035   // Check that the operands matches the constraints:
7036   // (1) Both operands must be constants.
7037   // (2) One must be 1 and the other must be 0.
7038   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7039   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7040
7041   // Check (1).
7042   if (!TValue || !FValue)
7043     return false;
7044
7045   // Check (2).
7046   if (!TValue->isOne()) {
7047     // Update the comparison when we are interested in !cc.
7048     std::swap(TValue, FValue);
7049     SetCCInfo.Info.AArch64.CC =
7050         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7051   }
7052   return TValue->isOne() && FValue->isNullValue();
7053 }
7054
7055 // Returns true if Op is setcc or zext of setcc.
7056 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7057   if (isSetCC(Op, Info))
7058     return true;
7059   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7060     isSetCC(Op->getOperand(0), Info));
7061 }
7062
7063 // The folding we want to perform is:
7064 // (add x, [zext] (setcc cc ...) )
7065 //   -->
7066 // (csel x, (add x, 1), !cc ...)
7067 //
7068 // The latter will get matched to a CSINC instruction.
7069 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7070   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7071   SDValue LHS = Op->getOperand(0);
7072   SDValue RHS = Op->getOperand(1);
7073   SetCCInfoAndKind InfoAndKind;
7074
7075   // If neither operand is a SET_CC, give up.
7076   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7077     std::swap(LHS, RHS);
7078     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7079       return SDValue();
7080   }
7081
7082   // FIXME: This could be generatized to work for FP comparisons.
7083   EVT CmpVT = InfoAndKind.IsAArch64
7084                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7085                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7086   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7087     return SDValue();
7088
7089   SDValue CCVal;
7090   SDValue Cmp;
7091   SDLoc dl(Op);
7092   if (InfoAndKind.IsAArch64) {
7093     CCVal = DAG.getConstant(
7094         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7095     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7096   } else
7097     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7098                       *InfoAndKind.Info.Generic.Opnd1,
7099                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7100                       CCVal, DAG, dl);
7101
7102   EVT VT = Op->getValueType(0);
7103   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7104   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7105 }
7106
7107 // The basic add/sub long vector instructions have variants with "2" on the end
7108 // which act on the high-half of their inputs. They are normally matched by
7109 // patterns like:
7110 //
7111 // (add (zeroext (extract_high LHS)),
7112 //      (zeroext (extract_high RHS)))
7113 // -> uaddl2 vD, vN, vM
7114 //
7115 // However, if one of the extracts is something like a duplicate, this
7116 // instruction can still be used profitably. This function puts the DAG into a
7117 // more appropriate form for those patterns to trigger.
7118 static SDValue performAddSubLongCombine(SDNode *N,
7119                                         TargetLowering::DAGCombinerInfo &DCI,
7120                                         SelectionDAG &DAG) {
7121   if (DCI.isBeforeLegalizeOps())
7122     return SDValue();
7123
7124   MVT VT = N->getSimpleValueType(0);
7125   if (!VT.is128BitVector()) {
7126     if (N->getOpcode() == ISD::ADD)
7127       return performSetccAddFolding(N, DAG);
7128     return SDValue();
7129   }
7130
7131   // Make sure both branches are extended in the same way.
7132   SDValue LHS = N->getOperand(0);
7133   SDValue RHS = N->getOperand(1);
7134   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7135        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7136       LHS.getOpcode() != RHS.getOpcode())
7137     return SDValue();
7138
7139   unsigned ExtType = LHS.getOpcode();
7140
7141   // It's not worth doing if at least one of the inputs isn't already an
7142   // extract, but we don't know which it'll be so we have to try both.
7143   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7144     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7145     if (!RHS.getNode())
7146       return SDValue();
7147
7148     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7149   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7150     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7151     if (!LHS.getNode())
7152       return SDValue();
7153
7154     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7155   }
7156
7157   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7158 }
7159
7160 // Massage DAGs which we can use the high-half "long" operations on into
7161 // something isel will recognize better. E.g.
7162 //
7163 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7164 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7165 //                     (extract_high (v2i64 (dup128 scalar)))))
7166 //
7167 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7168                                        TargetLowering::DAGCombinerInfo &DCI,
7169                                        SelectionDAG &DAG) {
7170   if (DCI.isBeforeLegalizeOps())
7171     return SDValue();
7172
7173   SDValue LHS = N->getOperand(1);
7174   SDValue RHS = N->getOperand(2);
7175   assert(LHS.getValueType().is64BitVector() &&
7176          RHS.getValueType().is64BitVector() &&
7177          "unexpected shape for long operation");
7178
7179   // Either node could be a DUP, but it's not worth doing both of them (you'd
7180   // just as well use the non-high version) so look for a corresponding extract
7181   // operation on the other "wing".
7182   if (isEssentiallyExtractSubvector(LHS)) {
7183     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7184     if (!RHS.getNode())
7185       return SDValue();
7186   } else if (isEssentiallyExtractSubvector(RHS)) {
7187     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7188     if (!LHS.getNode())
7189       return SDValue();
7190   }
7191
7192   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7193                      N->getOperand(0), LHS, RHS);
7194 }
7195
7196 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7197   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7198   unsigned ElemBits = ElemTy.getSizeInBits();
7199
7200   int64_t ShiftAmount;
7201   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7202     APInt SplatValue, SplatUndef;
7203     unsigned SplatBitSize;
7204     bool HasAnyUndefs;
7205     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7206                               HasAnyUndefs, ElemBits) ||
7207         SplatBitSize != ElemBits)
7208       return SDValue();
7209
7210     ShiftAmount = SplatValue.getSExtValue();
7211   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7212     ShiftAmount = CVN->getSExtValue();
7213   } else
7214     return SDValue();
7215
7216   unsigned Opcode;
7217   bool IsRightShift;
7218   switch (IID) {
7219   default:
7220     llvm_unreachable("Unknown shift intrinsic");
7221   case Intrinsic::aarch64_neon_sqshl:
7222     Opcode = AArch64ISD::SQSHL_I;
7223     IsRightShift = false;
7224     break;
7225   case Intrinsic::aarch64_neon_uqshl:
7226     Opcode = AArch64ISD::UQSHL_I;
7227     IsRightShift = false;
7228     break;
7229   case Intrinsic::aarch64_neon_srshl:
7230     Opcode = AArch64ISD::SRSHR_I;
7231     IsRightShift = true;
7232     break;
7233   case Intrinsic::aarch64_neon_urshl:
7234     Opcode = AArch64ISD::URSHR_I;
7235     IsRightShift = true;
7236     break;
7237   case Intrinsic::aarch64_neon_sqshlu:
7238     Opcode = AArch64ISD::SQSHLU_I;
7239     IsRightShift = false;
7240     break;
7241   }
7242
7243   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7244     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7245                        DAG.getConstant(-ShiftAmount, MVT::i32));
7246   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7247     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7248                        DAG.getConstant(ShiftAmount, MVT::i32));
7249
7250   return SDValue();
7251 }
7252
7253 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7254 // the intrinsics must be legal and take an i32, this means there's almost
7255 // certainly going to be a zext in the DAG which we can eliminate.
7256 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7257   SDValue AndN = N->getOperand(2);
7258   if (AndN.getOpcode() != ISD::AND)
7259     return SDValue();
7260
7261   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7262   if (!CMask || CMask->getZExtValue() != Mask)
7263     return SDValue();
7264
7265   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7266                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7267 }
7268
7269 static SDValue performIntrinsicCombine(SDNode *N,
7270                                        TargetLowering::DAGCombinerInfo &DCI,
7271                                        const AArch64Subtarget *Subtarget) {
7272   SelectionDAG &DAG = DCI.DAG;
7273   unsigned IID = getIntrinsicID(N);
7274   switch (IID) {
7275   default:
7276     break;
7277   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7278   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7279     return tryCombineFixedPointConvert(N, DCI, DAG);
7280     break;
7281   case Intrinsic::aarch64_neon_fmax:
7282     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7283                        N->getOperand(1), N->getOperand(2));
7284   case Intrinsic::aarch64_neon_fmin:
7285     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7286                        N->getOperand(1), N->getOperand(2));
7287   case Intrinsic::aarch64_neon_smull:
7288   case Intrinsic::aarch64_neon_umull:
7289   case Intrinsic::aarch64_neon_pmull:
7290   case Intrinsic::aarch64_neon_sqdmull:
7291     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7292   case Intrinsic::aarch64_neon_sqshl:
7293   case Intrinsic::aarch64_neon_uqshl:
7294   case Intrinsic::aarch64_neon_sqshlu:
7295   case Intrinsic::aarch64_neon_srshl:
7296   case Intrinsic::aarch64_neon_urshl:
7297     return tryCombineShiftImm(IID, N, DAG);
7298   case Intrinsic::aarch64_crc32b:
7299   case Intrinsic::aarch64_crc32cb:
7300     return tryCombineCRC32(0xff, N, DAG);
7301   case Intrinsic::aarch64_crc32h:
7302   case Intrinsic::aarch64_crc32ch:
7303     return tryCombineCRC32(0xffff, N, DAG);
7304   }
7305   return SDValue();
7306 }
7307
7308 static SDValue performExtendCombine(SDNode *N,
7309                                     TargetLowering::DAGCombinerInfo &DCI,
7310                                     SelectionDAG &DAG) {
7311   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7312   // we can convert that DUP into another extract_high (of a bigger DUP), which
7313   // helps the backend to decide that an sabdl2 would be useful, saving a real
7314   // extract_high operation.
7315   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7316       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7317     SDNode *ABDNode = N->getOperand(0).getNode();
7318     unsigned IID = getIntrinsicID(ABDNode);
7319     if (IID == Intrinsic::aarch64_neon_sabd ||
7320         IID == Intrinsic::aarch64_neon_uabd) {
7321       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7322       if (!NewABD.getNode())
7323         return SDValue();
7324
7325       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7326                          NewABD);
7327     }
7328   }
7329
7330   // This is effectively a custom type legalization for AArch64.
7331   //
7332   // Type legalization will split an extend of a small, legal, type to a larger
7333   // illegal type by first splitting the destination type, often creating
7334   // illegal source types, which then get legalized in isel-confusing ways,
7335   // leading to really terrible codegen. E.g.,
7336   //   %result = v8i32 sext v8i8 %value
7337   // becomes
7338   //   %losrc = extract_subreg %value, ...
7339   //   %hisrc = extract_subreg %value, ...
7340   //   %lo = v4i32 sext v4i8 %losrc
7341   //   %hi = v4i32 sext v4i8 %hisrc
7342   // Things go rapidly downhill from there.
7343   //
7344   // For AArch64, the [sz]ext vector instructions can only go up one element
7345   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7346   // take two instructions.
7347   //
7348   // This implies that the most efficient way to do the extend from v8i8
7349   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7350   // the normal splitting to happen for the v8i16->v8i32.
7351
7352   // This is pre-legalization to catch some cases where the default
7353   // type legalization will create ill-tempered code.
7354   if (!DCI.isBeforeLegalizeOps())
7355     return SDValue();
7356
7357   // We're only interested in cleaning things up for non-legal vector types
7358   // here. If both the source and destination are legal, things will just
7359   // work naturally without any fiddling.
7360   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7361   EVT ResVT = N->getValueType(0);
7362   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7363     return SDValue();
7364   // If the vector type isn't a simple VT, it's beyond the scope of what
7365   // we're  worried about here. Let legalization do its thing and hope for
7366   // the best.
7367   if (!ResVT.isSimple())
7368     return SDValue();
7369
7370   SDValue Src = N->getOperand(0);
7371   MVT SrcVT = Src->getValueType(0).getSimpleVT();
7372   // If the source VT is a 64-bit vector, we can play games and get the
7373   // better results we want.
7374   if (SrcVT.getSizeInBits() != 64)
7375     return SDValue();
7376
7377   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7378   unsigned ElementCount = SrcVT.getVectorNumElements();
7379   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7380   SDLoc DL(N);
7381   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7382
7383   // Now split the rest of the operation into two halves, each with a 64
7384   // bit source.
7385   EVT LoVT, HiVT;
7386   SDValue Lo, Hi;
7387   unsigned NumElements = ResVT.getVectorNumElements();
7388   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7389   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7390                                  ResVT.getVectorElementType(), NumElements / 2);
7391
7392   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7393                                LoVT.getVectorNumElements());
7394   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7395                    DAG.getIntPtrConstant(0));
7396   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7397                    DAG.getIntPtrConstant(InNVT.getVectorNumElements()));
7398   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7399   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7400
7401   // Now combine the parts back together so we still have a single result
7402   // like the combiner expects.
7403   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7404 }
7405
7406 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7407 /// value. The load store optimizer pass will merge them to store pair stores.
7408 /// This has better performance than a splat of the scalar followed by a split
7409 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7410 /// followed by an ext.b and two stores.
7411 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7412   SDValue StVal = St->getValue();
7413   EVT VT = StVal.getValueType();
7414
7415   // Don't replace floating point stores, they possibly won't be transformed to
7416   // stp because of the store pair suppress pass.
7417   if (VT.isFloatingPoint())
7418     return SDValue();
7419
7420   // Check for insert vector elements.
7421   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7422     return SDValue();
7423
7424   // We can express a splat as store pair(s) for 2 or 4 elements.
7425   unsigned NumVecElts = VT.getVectorNumElements();
7426   if (NumVecElts != 4 && NumVecElts != 2)
7427     return SDValue();
7428   SDValue SplatVal = StVal.getOperand(1);
7429   unsigned RemainInsertElts = NumVecElts - 1;
7430
7431   // Check that this is a splat.
7432   while (--RemainInsertElts) {
7433     SDValue NextInsertElt = StVal.getOperand(0);
7434     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7435       return SDValue();
7436     if (NextInsertElt.getOperand(1) != SplatVal)
7437       return SDValue();
7438     StVal = NextInsertElt;
7439   }
7440   unsigned OrigAlignment = St->getAlignment();
7441   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7442   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7443
7444   // Create scalar stores. This is at least as good as the code sequence for a
7445   // split unaligned store wich is a dup.s, ext.b, and two stores.
7446   // Most of the time the three stores should be replaced by store pair
7447   // instructions (stp).
7448   SDLoc DL(St);
7449   SDValue BasePtr = St->getBasePtr();
7450   SDValue NewST1 =
7451       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7452                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7453
7454   unsigned Offset = EltOffset;
7455   while (--NumVecElts) {
7456     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7457                                     DAG.getConstant(Offset, MVT::i64));
7458     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7459                           St->getPointerInfo(), St->isVolatile(),
7460                           St->isNonTemporal(), Alignment);
7461     Offset += EltOffset;
7462   }
7463   return NewST1;
7464 }
7465
7466 static SDValue performSTORECombine(SDNode *N,
7467                                    TargetLowering::DAGCombinerInfo &DCI,
7468                                    SelectionDAG &DAG,
7469                                    const AArch64Subtarget *Subtarget) {
7470   if (!DCI.isBeforeLegalize())
7471     return SDValue();
7472
7473   StoreSDNode *S = cast<StoreSDNode>(N);
7474   if (S->isVolatile())
7475     return SDValue();
7476
7477   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7478   // page boundries. We want to split such stores.
7479   if (!Subtarget->isCyclone())
7480     return SDValue();
7481
7482   // Don't split at Oz.
7483   MachineFunction &MF = DAG.getMachineFunction();
7484   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7485       AttributeSet::FunctionIndex, Attribute::MinSize);
7486   if (IsMinSize)
7487     return SDValue();
7488
7489   SDValue StVal = S->getValue();
7490   EVT VT = StVal.getValueType();
7491
7492   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7493   // those up regresses performance on micro-benchmarks and olden/bh.
7494   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7495     return SDValue();
7496
7497   // Split unaligned 16B stores. They are terrible for performance.
7498   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7499   // extensions can use this to mark that it does not want splitting to happen
7500   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7501   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7502   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7503       S->getAlignment() <= 2)
7504     return SDValue();
7505
7506   // If we get a splat of a scalar convert this vector store to a store of
7507   // scalars. They will be merged into store pairs thereby removing two
7508   // instructions.
7509   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7510   if (ReplacedSplat != SDValue())
7511     return ReplacedSplat;
7512
7513   SDLoc DL(S);
7514   unsigned NumElts = VT.getVectorNumElements() / 2;
7515   // Split VT into two.
7516   EVT HalfVT =
7517       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7518   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7519                                    DAG.getIntPtrConstant(0));
7520   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7521                                    DAG.getIntPtrConstant(NumElts));
7522   SDValue BasePtr = S->getBasePtr();
7523   SDValue NewST1 =
7524       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7525                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7526   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7527                                   DAG.getConstant(8, MVT::i64));
7528   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7529                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7530                       S->getAlignment());
7531 }
7532
7533 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7534 /// post-increment LD1R.
7535 static SDValue performPostLD1Combine(SDNode *N,
7536                                      TargetLowering::DAGCombinerInfo &DCI,
7537                                      bool IsLaneOp) {
7538   if (DCI.isBeforeLegalizeOps())
7539     return SDValue();
7540
7541   SelectionDAG &DAG = DCI.DAG;
7542   EVT VT = N->getValueType(0);
7543
7544   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7545   SDNode *LD = N->getOperand(LoadIdx).getNode();
7546   // If it is not LOAD, can not do such combine.
7547   if (LD->getOpcode() != ISD::LOAD)
7548     return SDValue();
7549
7550   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7551   EVT MemVT = LoadSDN->getMemoryVT();
7552   // Check if memory operand is the same type as the vector element.
7553   if (MemVT != VT.getVectorElementType())
7554     return SDValue();
7555
7556   // Check if there are other uses. If so, do not combine as it will introduce
7557   // an extra load.
7558   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7559        ++UI) {
7560     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7561       continue;
7562     if (*UI != N)
7563       return SDValue();
7564   }
7565
7566   SDValue Addr = LD->getOperand(1);
7567   SDValue Vector = N->getOperand(0);
7568   // Search for a use of the address operand that is an increment.
7569   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7570        Addr.getNode()->use_end(); UI != UE; ++UI) {
7571     SDNode *User = *UI;
7572     if (User->getOpcode() != ISD::ADD
7573         || UI.getUse().getResNo() != Addr.getResNo())
7574       continue;
7575
7576     // Check that the add is independent of the load.  Otherwise, folding it
7577     // would create a cycle.
7578     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7579       continue;
7580     // Also check that add is not used in the vector operand.  This would also
7581     // create a cycle.
7582     if (User->isPredecessorOf(Vector.getNode()))
7583       continue;
7584
7585     // If the increment is a constant, it must match the memory ref size.
7586     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7587     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7588       uint32_t IncVal = CInc->getZExtValue();
7589       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7590       if (IncVal != NumBytes)
7591         continue;
7592       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7593     }
7594
7595     SmallVector<SDValue, 8> Ops;
7596     Ops.push_back(LD->getOperand(0));  // Chain
7597     if (IsLaneOp) {
7598       Ops.push_back(Vector);           // The vector to be inserted
7599       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7600     }
7601     Ops.push_back(Addr);
7602     Ops.push_back(Inc);
7603
7604     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7605     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, 3));
7606     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7607     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7608                                            MemVT,
7609                                            LoadSDN->getMemOperand());
7610
7611     // Update the uses.
7612     std::vector<SDValue> NewResults;
7613     NewResults.push_back(SDValue(LD, 0));             // The result of load
7614     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7615     DCI.CombineTo(LD, NewResults);
7616     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7617     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7618
7619     break;
7620   }
7621   return SDValue();
7622 }
7623
7624 /// Target-specific DAG combine function for NEON load/store intrinsics
7625 /// to merge base address updates.
7626 static SDValue performNEONPostLDSTCombine(SDNode *N,
7627                                           TargetLowering::DAGCombinerInfo &DCI,
7628                                           SelectionDAG &DAG) {
7629   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7630     return SDValue();
7631
7632   unsigned AddrOpIdx = N->getNumOperands() - 1;
7633   SDValue Addr = N->getOperand(AddrOpIdx);
7634
7635   // Search for a use of the address operand that is an increment.
7636   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
7637        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
7638     SDNode *User = *UI;
7639     if (User->getOpcode() != ISD::ADD ||
7640         UI.getUse().getResNo() != Addr.getResNo())
7641       continue;
7642
7643     // Check that the add is independent of the load/store.  Otherwise, folding
7644     // it would create a cycle.
7645     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
7646       continue;
7647
7648     // Find the new opcode for the updating load/store.
7649     bool IsStore = false;
7650     bool IsLaneOp = false;
7651     bool IsDupOp = false;
7652     unsigned NewOpc = 0;
7653     unsigned NumVecs = 0;
7654     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
7655     switch (IntNo) {
7656     default: llvm_unreachable("unexpected intrinsic for Neon base update");
7657     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
7658       NumVecs = 2; break;
7659     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
7660       NumVecs = 3; break;
7661     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
7662       NumVecs = 4; break;
7663     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
7664       NumVecs = 2; IsStore = true; break;
7665     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
7666       NumVecs = 3; IsStore = true; break;
7667     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
7668       NumVecs = 4; IsStore = true; break;
7669     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
7670       NumVecs = 2; break;
7671     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
7672       NumVecs = 3; break;
7673     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
7674       NumVecs = 4; break;
7675     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
7676       NumVecs = 2; IsStore = true; break;
7677     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
7678       NumVecs = 3; IsStore = true; break;
7679     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
7680       NumVecs = 4; IsStore = true; break;
7681     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
7682       NumVecs = 2; IsDupOp = true; break;
7683     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
7684       NumVecs = 3; IsDupOp = true; break;
7685     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
7686       NumVecs = 4; IsDupOp = true; break;
7687     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
7688       NumVecs = 2; IsLaneOp = true; break;
7689     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
7690       NumVecs = 3; IsLaneOp = true; break;
7691     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
7692       NumVecs = 4; IsLaneOp = true; break;
7693     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
7694       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
7695     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
7696       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
7697     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
7698       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
7699     }
7700
7701     EVT VecTy;
7702     if (IsStore)
7703       VecTy = N->getOperand(2).getValueType();
7704     else
7705       VecTy = N->getValueType(0);
7706
7707     // If the increment is a constant, it must match the memory ref size.
7708     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7709     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7710       uint32_t IncVal = CInc->getZExtValue();
7711       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
7712       if (IsLaneOp || IsDupOp)
7713         NumBytes /= VecTy.getVectorNumElements();
7714       if (IncVal != NumBytes)
7715         continue;
7716       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7717     }
7718     SmallVector<SDValue, 8> Ops;
7719     Ops.push_back(N->getOperand(0)); // Incoming chain
7720     // Load lane and store have vector list as input.
7721     if (IsLaneOp || IsStore)
7722       for (unsigned i = 2; i < AddrOpIdx; ++i)
7723         Ops.push_back(N->getOperand(i));
7724     Ops.push_back(Addr); // Base register
7725     Ops.push_back(Inc);
7726
7727     // Return Types.
7728     EVT Tys[6];
7729     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
7730     unsigned n;
7731     for (n = 0; n < NumResultVecs; ++n)
7732       Tys[n] = VecTy;
7733     Tys[n++] = MVT::i64;  // Type of write back register
7734     Tys[n] = MVT::Other;  // Type of the chain
7735     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumResultVecs + 2));
7736
7737     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
7738     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
7739                                            MemInt->getMemoryVT(),
7740                                            MemInt->getMemOperand());
7741
7742     // Update the uses.
7743     std::vector<SDValue> NewResults;
7744     for (unsigned i = 0; i < NumResultVecs; ++i) {
7745       NewResults.push_back(SDValue(UpdN.getNode(), i));
7746     }
7747     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
7748     DCI.CombineTo(N, NewResults);
7749     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
7750
7751     break;
7752   }
7753   return SDValue();
7754 }
7755
7756 // Optimize compare with zero and branch.
7757 static SDValue performBRCONDCombine(SDNode *N,
7758                                     TargetLowering::DAGCombinerInfo &DCI,
7759                                     SelectionDAG &DAG) {
7760   SDValue Chain = N->getOperand(0);
7761   SDValue Dest = N->getOperand(1);
7762   SDValue CCVal = N->getOperand(2);
7763   SDValue Cmp = N->getOperand(3);
7764
7765   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
7766   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
7767   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
7768     return SDValue();
7769
7770   unsigned CmpOpc = Cmp.getOpcode();
7771   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
7772     return SDValue();
7773
7774   // Only attempt folding if there is only one use of the flag and no use of the
7775   // value.
7776   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
7777     return SDValue();
7778
7779   SDValue LHS = Cmp.getOperand(0);
7780   SDValue RHS = Cmp.getOperand(1);
7781
7782   assert(LHS.getValueType() == RHS.getValueType() &&
7783          "Expected the value type to be the same for both operands!");
7784   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
7785     return SDValue();
7786
7787   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
7788     std::swap(LHS, RHS);
7789
7790   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
7791     return SDValue();
7792
7793   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
7794       LHS.getOpcode() == ISD::SRL)
7795     return SDValue();
7796
7797   // Fold the compare into the branch instruction.
7798   SDValue BR;
7799   if (CC == AArch64CC::EQ)
7800     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7801   else
7802     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7803
7804   // Do not add new nodes to DAG combiner worklist.
7805   DCI.CombineTo(N, BR, false);
7806
7807   return SDValue();
7808 }
7809
7810 // vselect (v1i1 setcc) ->
7811 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
7812 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
7813 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
7814 // such VSELECT.
7815 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
7816   SDValue N0 = N->getOperand(0);
7817   EVT CCVT = N0.getValueType();
7818
7819   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
7820       CCVT.getVectorElementType() != MVT::i1)
7821     return SDValue();
7822
7823   EVT ResVT = N->getValueType(0);
7824   EVT CmpVT = N0.getOperand(0).getValueType();
7825   // Only combine when the result type is of the same size as the compared
7826   // operands.
7827   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
7828     return SDValue();
7829
7830   SDValue IfTrue = N->getOperand(1);
7831   SDValue IfFalse = N->getOperand(2);
7832   SDValue SetCC =
7833       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
7834                    N0.getOperand(0), N0.getOperand(1),
7835                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
7836   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
7837                      IfTrue, IfFalse);
7838 }
7839
7840 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
7841 /// the compare-mask instructions rather than going via NZCV, even if LHS and
7842 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
7843 /// with a vector one followed by a DUP shuffle on the result.
7844 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
7845   SDValue N0 = N->getOperand(0);
7846   EVT ResVT = N->getValueType(0);
7847
7848   if (!N->getOperand(1).getValueType().isVector())
7849     return SDValue();
7850
7851   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
7852     return SDValue();
7853
7854   SDLoc DL(N0);
7855
7856   EVT SrcVT = N0.getOperand(0).getValueType();
7857   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT,
7858                            ResVT.getSizeInBits() / SrcVT.getSizeInBits());
7859   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
7860
7861   // First perform a vector comparison, where lane 0 is the one we're interested
7862   // in.
7863   SDValue LHS =
7864       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
7865   SDValue RHS =
7866       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
7867   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
7868
7869   // Now duplicate the comparison mask we want across all other lanes.
7870   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
7871   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
7872   Mask = DAG.getNode(ISD::BITCAST, DL, ResVT.changeVectorElementTypeToInteger(),
7873                      Mask);
7874
7875   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
7876 }
7877
7878 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
7879                                                  DAGCombinerInfo &DCI) const {
7880   SelectionDAG &DAG = DCI.DAG;
7881   switch (N->getOpcode()) {
7882   default:
7883     break;
7884   case ISD::ADD:
7885   case ISD::SUB:
7886     return performAddSubLongCombine(N, DCI, DAG);
7887   case ISD::XOR:
7888     return performXorCombine(N, DAG, DCI, Subtarget);
7889   case ISD::MUL:
7890     return performMulCombine(N, DAG, DCI, Subtarget);
7891   case ISD::SINT_TO_FP:
7892   case ISD::UINT_TO_FP:
7893     return performIntToFpCombine(N, DAG);
7894   case ISD::OR:
7895     return performORCombine(N, DCI, Subtarget);
7896   case ISD::INTRINSIC_WO_CHAIN:
7897     return performIntrinsicCombine(N, DCI, Subtarget);
7898   case ISD::ANY_EXTEND:
7899   case ISD::ZERO_EXTEND:
7900   case ISD::SIGN_EXTEND:
7901     return performExtendCombine(N, DCI, DAG);
7902   case ISD::BITCAST:
7903     return performBitcastCombine(N, DCI, DAG);
7904   case ISD::CONCAT_VECTORS:
7905     return performConcatVectorsCombine(N, DCI, DAG);
7906   case ISD::SELECT:
7907     return performSelectCombine(N, DAG);
7908   case ISD::VSELECT:
7909     return performVSelectCombine(N, DCI.DAG);
7910   case ISD::STORE:
7911     return performSTORECombine(N, DCI, DAG, Subtarget);
7912   case AArch64ISD::BRCOND:
7913     return performBRCONDCombine(N, DCI, DAG);
7914   case AArch64ISD::DUP:
7915     return performPostLD1Combine(N, DCI, false);
7916   case ISD::INSERT_VECTOR_ELT:
7917     return performPostLD1Combine(N, DCI, true);
7918   case ISD::INTRINSIC_VOID:
7919   case ISD::INTRINSIC_W_CHAIN:
7920     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
7921     case Intrinsic::aarch64_neon_ld2:
7922     case Intrinsic::aarch64_neon_ld3:
7923     case Intrinsic::aarch64_neon_ld4:
7924     case Intrinsic::aarch64_neon_ld1x2:
7925     case Intrinsic::aarch64_neon_ld1x3:
7926     case Intrinsic::aarch64_neon_ld1x4:
7927     case Intrinsic::aarch64_neon_ld2lane:
7928     case Intrinsic::aarch64_neon_ld3lane:
7929     case Intrinsic::aarch64_neon_ld4lane:
7930     case Intrinsic::aarch64_neon_ld2r:
7931     case Intrinsic::aarch64_neon_ld3r:
7932     case Intrinsic::aarch64_neon_ld4r:
7933     case Intrinsic::aarch64_neon_st2:
7934     case Intrinsic::aarch64_neon_st3:
7935     case Intrinsic::aarch64_neon_st4:
7936     case Intrinsic::aarch64_neon_st1x2:
7937     case Intrinsic::aarch64_neon_st1x3:
7938     case Intrinsic::aarch64_neon_st1x4:
7939     case Intrinsic::aarch64_neon_st2lane:
7940     case Intrinsic::aarch64_neon_st3lane:
7941     case Intrinsic::aarch64_neon_st4lane:
7942       return performNEONPostLDSTCombine(N, DCI, DAG);
7943     default:
7944       break;
7945     }
7946   }
7947   return SDValue();
7948 }
7949
7950 // Check if the return value is used as only a return value, as otherwise
7951 // we can't perform a tail-call. In particular, we need to check for
7952 // target ISD nodes that are returns and any other "odd" constructs
7953 // that the generic analysis code won't necessarily catch.
7954 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
7955                                                SDValue &Chain) const {
7956   if (N->getNumValues() != 1)
7957     return false;
7958   if (!N->hasNUsesOfValue(1, 0))
7959     return false;
7960
7961   SDValue TCChain = Chain;
7962   SDNode *Copy = *N->use_begin();
7963   if (Copy->getOpcode() == ISD::CopyToReg) {
7964     // If the copy has a glue operand, we conservatively assume it isn't safe to
7965     // perform a tail call.
7966     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
7967         MVT::Glue)
7968       return false;
7969     TCChain = Copy->getOperand(0);
7970   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
7971     return false;
7972
7973   bool HasRet = false;
7974   for (SDNode *Node : Copy->uses()) {
7975     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
7976       return false;
7977     HasRet = true;
7978   }
7979
7980   if (!HasRet)
7981     return false;
7982
7983   Chain = TCChain;
7984   return true;
7985 }
7986
7987 // Return whether the an instruction can potentially be optimized to a tail
7988 // call. This will cause the optimizers to attempt to move, or duplicate,
7989 // return instructions to help enable tail call optimizations for this
7990 // instruction.
7991 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
7992   if (!CI->isTailCall())
7993     return false;
7994
7995   return true;
7996 }
7997
7998 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
7999                                                    SDValue &Offset,
8000                                                    ISD::MemIndexedMode &AM,
8001                                                    bool &IsInc,
8002                                                    SelectionDAG &DAG) const {
8003   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8004     return false;
8005
8006   Base = Op->getOperand(0);
8007   // All of the indexed addressing mode instructions take a signed
8008   // 9 bit immediate offset.
8009   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8010     int64_t RHSC = (int64_t)RHS->getZExtValue();
8011     if (RHSC >= 256 || RHSC <= -256)
8012       return false;
8013     IsInc = (Op->getOpcode() == ISD::ADD);
8014     Offset = Op->getOperand(1);
8015     return true;
8016   }
8017   return false;
8018 }
8019
8020 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8021                                                       SDValue &Offset,
8022                                                       ISD::MemIndexedMode &AM,
8023                                                       SelectionDAG &DAG) const {
8024   EVT VT;
8025   SDValue Ptr;
8026   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8027     VT = LD->getMemoryVT();
8028     Ptr = LD->getBasePtr();
8029   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8030     VT = ST->getMemoryVT();
8031     Ptr = ST->getBasePtr();
8032   } else
8033     return false;
8034
8035   bool IsInc;
8036   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8037     return false;
8038   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8039   return true;
8040 }
8041
8042 bool AArch64TargetLowering::getPostIndexedAddressParts(
8043     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8044     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8045   EVT VT;
8046   SDValue Ptr;
8047   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8048     VT = LD->getMemoryVT();
8049     Ptr = LD->getBasePtr();
8050   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8051     VT = ST->getMemoryVT();
8052     Ptr = ST->getBasePtr();
8053   } else
8054     return false;
8055
8056   bool IsInc;
8057   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8058     return false;
8059   // Post-indexing updates the base, so it's not a valid transform
8060   // if that's not the same as the load's pointer.
8061   if (Ptr != Base)
8062     return false;
8063   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8064   return true;
8065 }
8066
8067 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8068                                   SelectionDAG &DAG) {
8069   if (N->getValueType(0) != MVT::i16)
8070     return;
8071
8072   SDLoc DL(N);
8073   SDValue Op = N->getOperand(0);
8074   assert(Op.getValueType() == MVT::f16 &&
8075          "Inconsistent bitcast? Only 16-bit types should be i16 or f16");
8076   Op = SDValue(
8077       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8078                          DAG.getUNDEF(MVT::i32), Op,
8079                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8080       0);
8081   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8082   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8083 }
8084
8085 void AArch64TargetLowering::ReplaceNodeResults(
8086     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8087   switch (N->getOpcode()) {
8088   default:
8089     llvm_unreachable("Don't know how to custom expand this");
8090   case ISD::BITCAST:
8091     ReplaceBITCASTResults(N, Results, DAG);
8092     return;
8093   case ISD::FP_TO_UINT:
8094   case ISD::FP_TO_SINT:
8095     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8096     // Let normal code take care of it by not adding anything to Results.
8097     return;
8098   }
8099 }
8100
8101 bool AArch64TargetLowering::shouldExpandAtomicInIR(Instruction *Inst) const {
8102   // Loads and stores less than 128-bits are already atomic; ones above that
8103   // are doomed anyway, so defer to the default libcall and blame the OS when
8104   // things go wrong:
8105   if (StoreInst *SI = dyn_cast<StoreInst>(Inst))
8106     return SI->getValueOperand()->getType()->getPrimitiveSizeInBits() == 128;
8107   else if (LoadInst *LI = dyn_cast<LoadInst>(Inst))
8108     return LI->getType()->getPrimitiveSizeInBits() == 128;
8109
8110   // For the real atomic operations, we have ldxr/stxr up to 128 bits.
8111   return Inst->getType()->getPrimitiveSizeInBits() <= 128;
8112 }
8113
8114 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8115   return true;
8116 }
8117
8118 TargetLoweringBase::LegalizeTypeAction
8119 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8120   MVT SVT = VT.getSimpleVT();
8121   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8122   // v4i16, v2i32 instead of to promote.
8123   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8124       || SVT == MVT::v1f32)
8125     return TypeWidenVector;
8126
8127   return TargetLoweringBase::getPreferredVectorAction(VT);
8128 }
8129
8130 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8131                                              AtomicOrdering Ord) const {
8132   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8133   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8134   bool IsAcquire =
8135       Ord == Acquire || Ord == AcquireRelease || Ord == SequentiallyConsistent;
8136
8137   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8138   // intrinsic must return {i64, i64} and we have to recombine them into a
8139   // single i128 here.
8140   if (ValTy->getPrimitiveSizeInBits() == 128) {
8141     Intrinsic::ID Int =
8142         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8143     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8144
8145     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8146     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8147
8148     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8149     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8150     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8151     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8152     return Builder.CreateOr(
8153         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8154   }
8155
8156   Type *Tys[] = { Addr->getType() };
8157   Intrinsic::ID Int =
8158       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8159   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8160
8161   return Builder.CreateTruncOrBitCast(
8162       Builder.CreateCall(Ldxr, Addr),
8163       cast<PointerType>(Addr->getType())->getElementType());
8164 }
8165
8166 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8167                                                    Value *Val, Value *Addr,
8168                                                    AtomicOrdering Ord) const {
8169   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8170   bool IsRelease =
8171       Ord == Release || Ord == AcquireRelease || Ord == SequentiallyConsistent;
8172
8173   // Since the intrinsics must have legal type, the i128 intrinsics take two
8174   // parameters: "i64, i64". We must marshal Val into the appropriate form
8175   // before the call.
8176   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8177     Intrinsic::ID Int =
8178         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8179     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8180     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8181
8182     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8183     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8184     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8185     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8186   }
8187
8188   Intrinsic::ID Int =
8189       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8190   Type *Tys[] = { Addr->getType() };
8191   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8192
8193   return Builder.CreateCall2(
8194       Stxr, Builder.CreateZExtOrBitCast(
8195                 Val, Stxr->getFunctionType()->getParamType(0)),
8196       Addr);
8197 }