lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                          cl::desc("Allow AArch64 SLI/SRI formation"),
  68                          cl::init(false));
  69
  70 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
  71                                              const AArch64Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73
  74   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  75   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  76   setBooleanContents(ZeroOrOneBooleanContent);
  77   // When comparing vectors the result sets the different elements in the
  78   // vector to all-one or all-zero.
  79   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  80
  81   // Set up the register classes.
  82   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  83   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  84
  85   if (Subtarget->hasFPARMv8()) {
  86     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  87     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  88     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  89     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  90   }
  91
  92   if (Subtarget->hasNEON()) {
  93     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
  94     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
  95     // Someone set us up the NEON.
  96     addDRTypeForNEON(MVT::v2f32);
  97     addDRTypeForNEON(MVT::v8i8);
  98     addDRTypeForNEON(MVT::v4i16);
  99     addDRTypeForNEON(MVT::v2i32);
 100     addDRTypeForNEON(MVT::v1i64);
 101     addDRTypeForNEON(MVT::v1f64);
 102     addDRTypeForNEON(MVT::v4f16);
 103
 104     addQRTypeForNEON(MVT::v4f32);
 105     addQRTypeForNEON(MVT::v2f64);
 106     addQRTypeForNEON(MVT::v16i8);
 107     addQRTypeForNEON(MVT::v8i16);
 108     addQRTypeForNEON(MVT::v4i32);
 109     addQRTypeForNEON(MVT::v2i64);
 110     addQRTypeForNEON(MVT::v8f16);
 111   }
 112
 113   // Compute derived properties from the register classes
 114   computeRegisterProperties();
 115
 116   // Provide all sorts of operation actions
 117   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 118   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 119   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 120   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 121   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 122   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 123   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 124   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 125   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 126   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 127   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 128   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 129   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 130   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 131   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 132   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 133   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 134   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 135   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 136   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 137   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 138
 139   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 140   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 141   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 142
 143   setOperationAction(ISD::FREM, MVT::f32, Expand);
 144   setOperationAction(ISD::FREM, MVT::f64, Expand);
 145   setOperationAction(ISD::FREM, MVT::f80, Expand);
 146
 147   // Custom lowering hooks are needed for XOR
 148   // to fold it into CSINC/CSINV.
 149   setOperationAction(ISD::XOR, MVT::i32, Custom);
 150   setOperationAction(ISD::XOR, MVT::i64, Custom);
 151
 152   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 153   // there's a valid register class, so we need custom operations in most cases.
 154   setOperationAction(ISD::FABS, MVT::f128, Expand);
 155   setOperationAction(ISD::FADD, MVT::f128, Custom);
 156   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 157   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 158   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 159   setOperationAction(ISD::FMA, MVT::f128, Expand);
 160   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 161   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 162   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 163   setOperationAction(ISD::FREM, MVT::f128, Expand);
 164   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 165   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 166   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 167   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 168   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 169   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 170   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 171   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 172   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 173   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 174   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 175
 176   // Lowering for many of the conversions is actually specified by the non-f128
 177   // type. The LowerXXX function will be trivial when f128 isn't involved.
 178   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 179   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 180   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 181   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 182   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 183   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 184   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 185   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 186   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 187   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 188   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 189   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 190   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 191   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 192
 193   // Variable arguments.
 194   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 195   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 196   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 197   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 198
 199   // Variable-sized objects.
 200   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 201   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 202   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 203
 204   // Exception handling.
 205   // FIXME: These are guesses. Has this been defined yet?
 206   setExceptionPointerRegister(AArch64::X0);
 207   setExceptionSelectorRegister(AArch64::X1);
 208
 209   // Constant pool entries
 210   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 211
 212   // BlockAddress
 213   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 214
 215   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 216   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 217   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 218   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 219   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 220   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 221   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 222   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 223   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 224
 225   // AArch64 lacks both left-rotate and popcount instructions.
 226   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 227   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 228
 229   // AArch64 doesn't have {U|S}MUL_LOHI.
 230   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 231   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 232
 233
 234   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 235   // counterparts, which AArch64 supports directly.
 236   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 237   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 238   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 239   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 240
 241   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 242   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 243
 244   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 245   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 246   setOperationAction(ISD::SREM, MVT::i32, Expand);
 247   setOperationAction(ISD::SREM, MVT::i64, Expand);
 248   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 249   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 250   setOperationAction(ISD::UREM, MVT::i32, Expand);
 251   setOperationAction(ISD::UREM, MVT::i64, Expand);
 252
 253   // Custom lower Add/Sub/Mul with overflow.
 254   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 255   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 256   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 257   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 258   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 259   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 260   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 261   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 262   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 263   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 264   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 265   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 266
 267   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 268   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 269   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 270   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 271   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 272   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 273   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 274   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 275
 276   // f16 is storage-only, so we promote operations to f32 if we know this is
 277   // valid, and ignore them otherwise. The operations not mentioned here will
 278   // fail to select, but this is not a major problem as no source language
 279   // should be emitting native f16 operations yet.
 280   setOperationAction(ISD::FADD, MVT::f16, Promote);
 281   setOperationAction(ISD::FDIV, MVT::f16, Promote);
 282   setOperationAction(ISD::FMUL, MVT::f16, Promote);
 283   setOperationAction(ISD::FSUB, MVT::f16, Promote);
 284
 285   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 286   // known to be safe.
 287   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 288   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 289   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 290   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 291   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 292   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 293   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 294   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 295   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 296   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 297   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 298   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 299
 300   // Expand all other v4f16 operations.
 301   // FIXME: We could generate better code by promoting some operations to
 302   // a pair of v4f32s
 303   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 304   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 305   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 306   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 307   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 308   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 309   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 310   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 311   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 312   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 313   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 314   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 315   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 316   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 317   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 318   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 319   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 320   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 321   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 322   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 323   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 324   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 325   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 326   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 327   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 328   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 329
 330
 331   // v8f16 is also a storage-only type, so expand it.
 332   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 333   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 334   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 335   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 336   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 337   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 338   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 339   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 340   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 341   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 342   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 343   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 344   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 345   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 346   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 347   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 348   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 349   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 350   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 351   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 352   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 353   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 354   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 355   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 356   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 357   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 358   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 359   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 360   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 361   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 362   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 363
 364   // AArch64 has implementations of a lot of rounding-like FP operations.
 365   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 366   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 367     MVT Ty = RoundingTypes[I];
 368     setOperationAction(ISD::FFLOOR, Ty, Legal);
 369     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 370     setOperationAction(ISD::FCEIL, Ty, Legal);
 371     setOperationAction(ISD::FRINT, Ty, Legal);
 372     setOperationAction(ISD::FTRUNC, Ty, Legal);
 373     setOperationAction(ISD::FROUND, Ty, Legal);
 374   }
 375
 376   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 377
 378   if (Subtarget->isTargetMachO()) {
 379     // For iOS, we don't want to the normal expansion of a libcall to
 380     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 381     // traffic.
 382     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 383     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 384   } else {
 385     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 386     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 387   }
 388
 389   // Make floating-point constants legal for the large code model, so they don't
 390   // become loads from the constant pool.
 391   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 392     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 393     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 394   }
 395
 396   // AArch64 does not have floating-point extending loads, i1 sign-extending
 397   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 398   for (MVT VT : MVT::fp_valuetypes()) {
 399     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 400     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 401     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 402     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 403   }
 404   for (MVT VT : MVT::integer_valuetypes())
 405     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 406
 407   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 408   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 409   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 410   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 411   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 412   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 413   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 414
 415   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 416   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 417
 418   // Indexed loads and stores are supported.
 419   for (unsigned im = (unsigned)ISD::PRE_INC;
 420        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 421     setIndexedLoadAction(im, MVT::i8, Legal);
 422     setIndexedLoadAction(im, MVT::i16, Legal);
 423     setIndexedLoadAction(im, MVT::i32, Legal);
 424     setIndexedLoadAction(im, MVT::i64, Legal);
 425     setIndexedLoadAction(im, MVT::f64, Legal);
 426     setIndexedLoadAction(im, MVT::f32, Legal);
 427     setIndexedStoreAction(im, MVT::i8, Legal);
 428     setIndexedStoreAction(im, MVT::i16, Legal);
 429     setIndexedStoreAction(im, MVT::i32, Legal);
 430     setIndexedStoreAction(im, MVT::i64, Legal);
 431     setIndexedStoreAction(im, MVT::f64, Legal);
 432     setIndexedStoreAction(im, MVT::f32, Legal);
 433   }
 434
 435   // Trap.
 436   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 437
 438   // We combine OR nodes for bitfield operations.
 439   setTargetDAGCombine(ISD::OR);
 440
 441   // Vector add and sub nodes may conceal a high-half opportunity.
 442   // Also, try to fold ADD into CSINC/CSINV..
 443   setTargetDAGCombine(ISD::ADD);
 444   setTargetDAGCombine(ISD::SUB);
 445
 446   setTargetDAGCombine(ISD::XOR);
 447   setTargetDAGCombine(ISD::SINT_TO_FP);
 448   setTargetDAGCombine(ISD::UINT_TO_FP);
 449
 450   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 451
 452   setTargetDAGCombine(ISD::ANY_EXTEND);
 453   setTargetDAGCombine(ISD::ZERO_EXTEND);
 454   setTargetDAGCombine(ISD::SIGN_EXTEND);
 455   setTargetDAGCombine(ISD::BITCAST);
 456   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 457   setTargetDAGCombine(ISD::STORE);
 458
 459   setTargetDAGCombine(ISD::MUL);
 460
 461   setTargetDAGCombine(ISD::SELECT);
 462   setTargetDAGCombine(ISD::VSELECT);
 463
 464   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 465   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 466   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 467
 468   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 469   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 470   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 471
 472   setStackPointerRegisterToSaveRestore(AArch64::SP);
 473
 474   setSchedulingPreference(Sched::Hybrid);
 475
 476   // Enable TBZ/TBNZ
 477   MaskAndBranchFoldingIsLegal = true;
 478
 479   setMinFunctionAlignment(2);
 480
 481   RequireStrictAlign = (Align == StrictAlign);
 482
 483   setHasExtractBitsInsn(true);
 484
 485   if (Subtarget->hasNEON()) {
 486     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 487     // silliness like this:
 488     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 489     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 490     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 492     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 493     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 494     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 495     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 496     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 497     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 498     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 499     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 500     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 501     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 502     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 503     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 504     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 505     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 506     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 507     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 508     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 509     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 510     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 511     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 512     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 513
 514     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 515     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 516     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 517     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 518     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 519
 520     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 521
 522     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 523     // elements smaller than i32, so promote the input to i32 first.
 524     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 525     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 526     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 527     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 528     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 529     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 530     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 531     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 532     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 533
 534     // AArch64 doesn't have MUL.2d:
 535     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 536     // Custom handling for some quad-vector types to detect MULL.
 537     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 538     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 539     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 540
 541     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 542     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 543     // Likewise, narrowing and extending vector loads/stores aren't handled
 544     // directly.
 545     for (MVT VT : MVT::vector_valuetypes()) {
 546       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 547
 548       setOperationAction(ISD::MULHS, VT, Expand);
 549       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 550       setOperationAction(ISD::MULHU, VT, Expand);
 551       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 552
 553       setOperationAction(ISD::BSWAP, VT, Expand);
 554
 555       for (MVT InnerVT : MVT::vector_valuetypes()) {
 556         setTruncStoreAction(VT, InnerVT, Expand);
 557         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 558         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 559         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 560       }
 561     }
 562
 563     // AArch64 has implementations of a lot of rounding-like FP operations.
 564     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 565     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 566       MVT Ty = RoundingVecTypes[I];
 567       setOperationAction(ISD::FFLOOR, Ty, Legal);
 568       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 569       setOperationAction(ISD::FCEIL, Ty, Legal);
 570       setOperationAction(ISD::FRINT, Ty, Legal);
 571       setOperationAction(ISD::FTRUNC, Ty, Legal);
 572       setOperationAction(ISD::FROUND, Ty, Legal);
 573     }
 574   }
 575
 576   // Prefer likely predicted branches to selects on out-of-order cores.
 577   if (Subtarget->isCortexA57())
 578     PredictableSelectIsExpensive = true;
 579 }
 580
 581 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 582   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 583     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 584     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 585
 586     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 587     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 588   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 589     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 590     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 591
 592     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 593     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 594   }
 595
 596   // Mark vector float intrinsics as expand.
 597   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 598     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 599     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 600     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 601     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 602     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 603     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 604     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 605     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 606     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 607   }
 608
 609   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 610   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 611   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 612   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 613   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 614   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 615   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 616   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 617   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 618   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 619   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 620   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 621
 622   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 623   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 624   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 625   for (MVT InnerVT : MVT::all_valuetypes())
 626     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 627
 628   // CNT supports only B element sizes.
 629   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 630     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 631
 632   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 633   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 634   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 635   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 636   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 637
 638   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 639   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 640
 641   if (Subtarget->isLittleEndian()) {
 642     for (unsigned im = (unsigned)ISD::PRE_INC;
 643          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 644       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 645       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 646     }
 647   }
 648 }
 649
 650 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 651   addRegisterClass(VT, &AArch64::FPR64RegClass);
 652   addTypeForNEON(VT, MVT::v2i32);
 653 }
 654
 655 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 656   addRegisterClass(VT, &AArch64::FPR128RegClass);
 657   addTypeForNEON(VT, MVT::v4i32);
 658 }
 659
 660 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 661   if (!VT.isVector())
 662     return MVT::i32;
 663   return VT.changeVectorElementTypeToInteger();
 664 }
 665
 666 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 667 /// Mask are known to be either zero or one and return them in the
 668 /// KnownZero/KnownOne bitsets.
 669 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 670     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 671     const SelectionDAG &DAG, unsigned Depth) const {
 672   switch (Op.getOpcode()) {
 673   default:
 674     break;
 675   case AArch64ISD::CSEL: {
 676     APInt KnownZero2, KnownOne2;
 677     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 678     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 679     KnownZero &= KnownZero2;
 680     KnownOne &= KnownOne2;
 681     break;
 682   }
 683   case ISD::INTRINSIC_W_CHAIN: {
 684    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 685     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 686     switch (IntID) {
 687     default: return;
 688     case Intrinsic::aarch64_ldaxr:
 689     case Intrinsic::aarch64_ldxr: {
 690       unsigned BitWidth = KnownOne.getBitWidth();
 691       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 692       unsigned MemBits = VT.getScalarType().getSizeInBits();
 693       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 694       return;
 695     }
 696     }
 697     break;
 698   }
 699   case ISD::INTRINSIC_WO_CHAIN:
 700   case ISD::INTRINSIC_VOID: {
 701     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 702     switch (IntNo) {
 703     default:
 704       break;
 705     case Intrinsic::aarch64_neon_umaxv:
 706     case Intrinsic::aarch64_neon_uminv: {
 707       // Figure out the datatype of the vector operand. The UMINV instruction
 708       // will zero extend the result, so we can mark as known zero all the
 709       // bits larger than the element datatype. 32-bit or larget doesn't need
 710       // this as those are legal types and will be handled by isel directly.
 711       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 712       unsigned BitWidth = KnownZero.getBitWidth();
 713       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 714         assert(BitWidth >= 8 && "Unexpected width!");
 715         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 716         KnownZero |= Mask;
 717       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 718         assert(BitWidth >= 16 && "Unexpected width!");
 719         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 720         KnownZero |= Mask;
 721       }
 722       break;
 723     } break;
 724     }
 725   }
 726   }
 727 }
 728
 729 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 730   return MVT::i64;
 731 }
 732
 733 FastISel *
 734 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 735                                       const TargetLibraryInfo *libInfo) const {
 736   return AArch64::createFastISel(funcInfo, libInfo);
 737 }
 738
 739 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 740   switch (Opcode) {
 741   default:
 742     return nullptr;
 743   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 744   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 745   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 746   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 747   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 748   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 749   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 750   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 751   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 752   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 753   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 754   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 755   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 756   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 757   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 758   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 759   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 760   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 761   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 762   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 763   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 764   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 765   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 766   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 767   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 768   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 769   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 770   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 771   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 772   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 773   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 774   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 775   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 776   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 777   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 778   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 779   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 780   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 781   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 782   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 783   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 784   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 785   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 786   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 787   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 788   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 789   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 790   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 791   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 792   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 793   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 794   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 795   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 796   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 797   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 798   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 799   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 800   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 801   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 802   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 803   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 804   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 805   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 806   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 807   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 808   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 809   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 810   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 811   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 812   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 813   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 814   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 815   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 816   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 817   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 818   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 819   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 820   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 821   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 822   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 823   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 824   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 825   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 826   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 827   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 828   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 829   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 830   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 831   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 832   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 833   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 834   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 835   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 836   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 837   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 838   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 839   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 840   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 841   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 842   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 843   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 844   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 845   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 846   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 847   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 848   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 849   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 850   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 851   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 852   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 853   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 854   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 855   }
 856 }
 857
 858 MachineBasicBlock *
 859 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 860                                     MachineBasicBlock *MBB) const {
 861   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 862   // phi node:
 863
 864   // OrigBB:
 865   //     [... previous instrs leading to comparison ...]
 866   //     b.ne TrueBB
 867   //     b EndBB
 868   // TrueBB:
 869   //     ; Fallthrough
 870   // EndBB:
 871   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 872
 873   MachineFunction *MF = MBB->getParent();
 874   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
 875   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 876   DebugLoc DL = MI->getDebugLoc();
 877   MachineFunction::iterator It = MBB;
 878   ++It;
 879
 880   unsigned DestReg = MI->getOperand(0).getReg();
 881   unsigned IfTrueReg = MI->getOperand(1).getReg();
 882   unsigned IfFalseReg = MI->getOperand(2).getReg();
 883   unsigned CondCode = MI->getOperand(3).getImm();
 884   bool NZCVKilled = MI->getOperand(4).isKill();
 885
 886   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 887   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 888   MF->insert(It, TrueBB);
 889   MF->insert(It, EndBB);
 890
 891   // Transfer rest of current basic-block to EndBB
 892   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 893                 MBB->end());
 894   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 895
 896   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 897   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 898   MBB->addSuccessor(TrueBB);
 899   MBB->addSuccessor(EndBB);
 900
 901   // TrueBB falls through to the end.
 902   TrueBB->addSuccessor(EndBB);
 903
 904   if (!NZCVKilled) {
 905     TrueBB->addLiveIn(AArch64::NZCV);
 906     EndBB->addLiveIn(AArch64::NZCV);
 907   }
 908
 909   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 910       .addReg(IfTrueReg)
 911       .addMBB(TrueBB)
 912       .addReg(IfFalseReg)
 913       .addMBB(MBB);
 914
 915   MI->eraseFromParent();
 916   return EndBB;
 917 }
 918
 919 MachineBasicBlock *
 920 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 921                                                  MachineBasicBlock *BB) const {
 922   switch (MI->getOpcode()) {
 923   default:
 924 #ifndef NDEBUG
 925     MI->dump();
 926 #endif
 927     llvm_unreachable("Unexpected instruction for custom inserter!");
 928
 929   case AArch64::F128CSEL:
 930     return EmitF128CSEL(MI, BB);
 931
 932   case TargetOpcode::STACKMAP:
 933   case TargetOpcode::PATCHPOINT:
 934     return emitPatchPoint(MI, BB);
 935   }
 936 }
 937
 938 //===----------------------------------------------------------------------===//
 939 // AArch64 Lowering private implementation.
 940 //===----------------------------------------------------------------------===//
 941
 942 //===----------------------------------------------------------------------===//
 943 // Lowering Code
 944 //===----------------------------------------------------------------------===//
 945
 946 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 947 /// CC
 948 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 949   switch (CC) {
 950   default:
 951     llvm_unreachable("Unknown condition code!");
 952   case ISD::SETNE:
 953     return AArch64CC::NE;
 954   case ISD::SETEQ:
 955     return AArch64CC::EQ;
 956   case ISD::SETGT:
 957     return AArch64CC::GT;
 958   case ISD::SETGE:
 959     return AArch64CC::GE;
 960   case ISD::SETLT:
 961     return AArch64CC::LT;
 962   case ISD::SETLE:
 963     return AArch64CC::LE;
 964   case ISD::SETUGT:
 965     return AArch64CC::HI;
 966   case ISD::SETUGE:
 967     return AArch64CC::HS;
 968   case ISD::SETULT:
 969     return AArch64CC::LO;
 970   case ISD::SETULE:
 971     return AArch64CC::LS;
 972   }
 973 }
 974
 975 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 976 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 977                                   AArch64CC::CondCode &CondCode,
 978                                   AArch64CC::CondCode &CondCode2) {
 979   CondCode2 = AArch64CC::AL;
 980   switch (CC) {
 981   default:
 982     llvm_unreachable("Unknown FP condition!");
 983   case ISD::SETEQ:
 984   case ISD::SETOEQ:
 985     CondCode = AArch64CC::EQ;
 986     break;
 987   case ISD::SETGT:
 988   case ISD::SETOGT:
 989     CondCode = AArch64CC::GT;
 990     break;
 991   case ISD::SETGE:
 992   case ISD::SETOGE:
 993     CondCode = AArch64CC::GE;
 994     break;
 995   case ISD::SETOLT:
 996     CondCode = AArch64CC::MI;
 997     break;
 998   case ISD::SETOLE:
 999     CondCode = AArch64CC::LS;
1000     break;
1001   case ISD::SETONE:
1002     CondCode = AArch64CC::MI;
1003     CondCode2 = AArch64CC::GT;
1004     break;
1005   case ISD::SETO:
1006     CondCode = AArch64CC::VC;
1007     break;
1008   case ISD::SETUO:
1009     CondCode = AArch64CC::VS;
1010     break;
1011   case ISD::SETUEQ:
1012     CondCode = AArch64CC::EQ;
1013     CondCode2 = AArch64CC::VS;
1014     break;
1015   case ISD::SETUGT:
1016     CondCode = AArch64CC::HI;
1017     break;
1018   case ISD::SETUGE:
1019     CondCode = AArch64CC::PL;
1020     break;
1021   case ISD::SETLT:
1022   case ISD::SETULT:
1023     CondCode = AArch64CC::LT;
1024     break;
1025   case ISD::SETLE:
1026   case ISD::SETULE:
1027     CondCode = AArch64CC::LE;
1028     break;
1029   case ISD::SETNE:
1030   case ISD::SETUNE:
1031     CondCode = AArch64CC::NE;
1032     break;
1033   }
1034 }
1035
1036 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1037 /// CC usable with the vector instructions. Fewer operations are available
1038 /// without a real NZCV register, so we have to use less efficient combinations
1039 /// to get the same effect.
1040 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1041                                         AArch64CC::CondCode &CondCode,
1042                                         AArch64CC::CondCode &CondCode2,
1043                                         bool &Invert) {
1044   Invert = false;
1045   switch (CC) {
1046   default:
1047     // Mostly the scalar mappings work fine.
1048     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1049     break;
1050   case ISD::SETUO:
1051     Invert = true; // Fallthrough
1052   case ISD::SETO:
1053     CondCode = AArch64CC::MI;
1054     CondCode2 = AArch64CC::GE;
1055     break;
1056   case ISD::SETUEQ:
1057   case ISD::SETULT:
1058   case ISD::SETULE:
1059   case ISD::SETUGT:
1060   case ISD::SETUGE:
1061     // All of the compare-mask comparisons are ordered, but we can switch
1062     // between the two by a double inversion. E.g. ULE == !OGT.
1063     Invert = true;
1064     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1065     break;
1066   }
1067 }
1068
1069 static bool isLegalArithImmed(uint64_t C) {
1070   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1071   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1072 }
1073
1074 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1075                               SDLoc dl, SelectionDAG &DAG) {
1076   EVT VT = LHS.getValueType();
1077
1078   if (VT.isFloatingPoint())
1079     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1080
1081   // The CMP instruction is just an alias for SUBS, and representing it as
1082   // SUBS means that it's possible to get CSE with subtract operations.
1083   // A later phase can perform the optimization of setting the destination
1084   // register to WZR/XZR if it ends up being unused.
1085   unsigned Opcode = AArch64ISD::SUBS;
1086
1087   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1088       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1089       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1090     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1091     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1092     // can be set differently by this operation. It comes down to whether
1093     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1094     // everything is fine. If not then the optimization is wrong. Thus general
1095     // comparisons are only valid if op2 != 0.
1096
1097     // So, finally, the only LLVM-native comparisons that don't mention C and V
1098     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1099     // the absence of information about op2.
1100     Opcode = AArch64ISD::ADDS;
1101     RHS = RHS.getOperand(1);
1102   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1103              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1104              !isUnsignedIntSetCC(CC)) {
1105     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1106     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1107     // of the signed comparisons.
1108     Opcode = AArch64ISD::ANDS;
1109     RHS = LHS.getOperand(1);
1110     LHS = LHS.getOperand(0);
1111   }
1112
1113   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1114       .getValue(1);
1115 }
1116
1117 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1118                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1119   SDValue Cmp;
1120   AArch64CC::CondCode AArch64CC;
1121   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1122     EVT VT = RHS.getValueType();
1123     uint64_t C = RHSC->getZExtValue();
1124     if (!isLegalArithImmed(C)) {
1125       // Constant does not fit, try adjusting it by one?
1126       switch (CC) {
1127       default:
1128         break;
1129       case ISD::SETLT:
1130       case ISD::SETGE:
1131         if ((VT == MVT::i32 && C != 0x80000000 &&
1132              isLegalArithImmed((uint32_t)(C - 1))) ||
1133             (VT == MVT::i64 && C != 0x80000000ULL &&
1134              isLegalArithImmed(C - 1ULL))) {
1135           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1136           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1137           RHS = DAG.getConstant(C, VT);
1138         }
1139         break;
1140       case ISD::SETULT:
1141       case ISD::SETUGE:
1142         if ((VT == MVT::i32 && C != 0 &&
1143              isLegalArithImmed((uint32_t)(C - 1))) ||
1144             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1145           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1146           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1147           RHS = DAG.getConstant(C, VT);
1148         }
1149         break;
1150       case ISD::SETLE:
1151       case ISD::SETGT:
1152         if ((VT == MVT::i32 && C != INT32_MAX &&
1153              isLegalArithImmed((uint32_t)(C + 1))) ||
1154             (VT == MVT::i64 && C != INT64_MAX &&
1155              isLegalArithImmed(C + 1ULL))) {
1156           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1157           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1158           RHS = DAG.getConstant(C, VT);
1159         }
1160         break;
1161       case ISD::SETULE:
1162       case ISD::SETUGT:
1163         if ((VT == MVT::i32 && C != UINT32_MAX &&
1164              isLegalArithImmed((uint32_t)(C + 1))) ||
1165             (VT == MVT::i64 && C != UINT64_MAX &&
1166              isLegalArithImmed(C + 1ULL))) {
1167           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1168           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1169           RHS = DAG.getConstant(C, VT);
1170         }
1171         break;
1172       }
1173     }
1174   }
1175   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1176   // For the i8 operand, the largest immediate is 255, so this can be easily
1177   // encoded in the compare instruction. For the i16 operand, however, the
1178   // largest immediate cannot be encoded in the compare.
1179   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1180   // constant. For example,
1181   // movz w1, #65535
1182   // ldrh w0, [x0, #0]
1183   // cmp w0, w1
1184   // >
1185   // ldrsh w0, [x0, #0]
1186   // cmn w0, #1
1187   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1188   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1189   // both the LHS and RHS are truely zero extended and to make sure the
1190   // transformation is profitable.
1191   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1192     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1193         isa<LoadSDNode>(LHS)) {
1194       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1195           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1196           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1197         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1198         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1199           SDValue SExt =
1200               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1201                           DAG.getValueType(MVT::i16));
1202           Cmp = emitComparison(SExt,
1203                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1204                                CC, dl, DAG);
1205           AArch64CC = changeIntCCToAArch64CC(CC);
1206           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1207           return Cmp;
1208         }
1209       }
1210     }
1211   }
1212   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1213   AArch64CC = changeIntCCToAArch64CC(CC);
1214   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1215   return Cmp;
1216 }
1217
1218 static std::pair<SDValue, SDValue>
1219 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1220   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1221          "Unsupported value type");
1222   SDValue Value, Overflow;
1223   SDLoc DL(Op);
1224   SDValue LHS = Op.getOperand(0);
1225   SDValue RHS = Op.getOperand(1);
1226   unsigned Opc = 0;
1227   switch (Op.getOpcode()) {
1228   default:
1229     llvm_unreachable("Unknown overflow instruction!");
1230   case ISD::SADDO:
1231     Opc = AArch64ISD::ADDS;
1232     CC = AArch64CC::VS;
1233     break;
1234   case ISD::UADDO:
1235     Opc = AArch64ISD::ADDS;
1236     CC = AArch64CC::HS;
1237     break;
1238   case ISD::SSUBO:
1239     Opc = AArch64ISD::SUBS;
1240     CC = AArch64CC::VS;
1241     break;
1242   case ISD::USUBO:
1243     Opc = AArch64ISD::SUBS;
1244     CC = AArch64CC::LO;
1245     break;
1246   // Multiply needs a little bit extra work.
1247   case ISD::SMULO:
1248   case ISD::UMULO: {
1249     CC = AArch64CC::NE;
1250     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1251     if (Op.getValueType() == MVT::i32) {
1252       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1253       // For a 32 bit multiply with overflow check we want the instruction
1254       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1255       // need to generate the following pattern:
1256       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1257       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1258       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1259       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1260       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1261                                 DAG.getConstant(0, MVT::i64));
1262       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1263       // operation. We need to clear out the upper 32 bits, because we used a
1264       // widening multiply that wrote all 64 bits. In the end this should be a
1265       // noop.
1266       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1267       if (IsSigned) {
1268         // The signed overflow check requires more than just a simple check for
1269         // any bit set in the upper 32 bits of the result. These bits could be
1270         // just the sign bits of a negative number. To perform the overflow
1271         // check we have to arithmetic shift right the 32nd bit of the result by
1272         // 31 bits. Then we compare the result to the upper 32 bits.
1273         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1274                                         DAG.getConstant(32, MVT::i64));
1275         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1276         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1277                                         DAG.getConstant(31, MVT::i64));
1278         // It is important that LowerBits is last, otherwise the arithmetic
1279         // shift will not be folded into the compare (SUBS).
1280         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1281         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1282                        .getValue(1);
1283       } else {
1284         // The overflow check for unsigned multiply is easy. We only need to
1285         // check if any of the upper 32 bits are set. This can be done with a
1286         // CMP (shifted register). For that we need to generate the following
1287         // pattern:
1288         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1289         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1290                                         DAG.getConstant(32, MVT::i64));
1291         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1292         Overflow =
1293             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1294                         UpperBits).getValue(1);
1295       }
1296       break;
1297     }
1298     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1299     // For the 64 bit multiply
1300     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1301     if (IsSigned) {
1302       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1303       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1304                                       DAG.getConstant(63, MVT::i64));
1305       // It is important that LowerBits is last, otherwise the arithmetic
1306       // shift will not be folded into the compare (SUBS).
1307       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1308       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1309                      .getValue(1);
1310     } else {
1311       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1312       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1313       Overflow =
1314           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1315                       UpperBits).getValue(1);
1316     }
1317     break;
1318   }
1319   } // switch (...)
1320
1321   if (Opc) {
1322     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1323
1324     // Emit the AArch64 operation with overflow check.
1325     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1326     Overflow = Value.getValue(1);
1327   }
1328   return std::make_pair(Value, Overflow);
1329 }
1330
1331 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1332                                              RTLIB::Libcall Call) const {
1333   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1334   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1335                      SDLoc(Op)).first;
1336 }
1337
1338 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1339   SDValue Sel = Op.getOperand(0);
1340   SDValue Other = Op.getOperand(1);
1341
1342   // If neither operand is a SELECT_CC, give up.
1343   if (Sel.getOpcode() != ISD::SELECT_CC)
1344     std::swap(Sel, Other);
1345   if (Sel.getOpcode() != ISD::SELECT_CC)
1346     return Op;
1347
1348   // The folding we want to perform is:
1349   // (xor x, (select_cc a, b, cc, 0, -1) )
1350   //   -->
1351   // (csel x, (xor x, -1), cc ...)
1352   //
1353   // The latter will get matched to a CSINV instruction.
1354
1355   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1356   SDValue LHS = Sel.getOperand(0);
1357   SDValue RHS = Sel.getOperand(1);
1358   SDValue TVal = Sel.getOperand(2);
1359   SDValue FVal = Sel.getOperand(3);
1360   SDLoc dl(Sel);
1361
1362   // FIXME: This could be generalized to non-integer comparisons.
1363   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1364     return Op;
1365
1366   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1367   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1368
1369   // The the values aren't constants, this isn't the pattern we're looking for.
1370   if (!CFVal || !CTVal)
1371     return Op;
1372
1373   // We can commute the SELECT_CC by inverting the condition.  This
1374   // might be needed to make this fit into a CSINV pattern.
1375   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1376     std::swap(TVal, FVal);
1377     std::swap(CTVal, CFVal);
1378     CC = ISD::getSetCCInverse(CC, true);
1379   }
1380
1381   // If the constants line up, perform the transform!
1382   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1383     SDValue CCVal;
1384     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1385
1386     FVal = Other;
1387     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1388                        DAG.getConstant(-1ULL, Other.getValueType()));
1389
1390     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1391                        CCVal, Cmp);
1392   }
1393
1394   return Op;
1395 }
1396
1397 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1398   EVT VT = Op.getValueType();
1399
1400   // Let legalize expand this if it isn't a legal type yet.
1401   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1402     return SDValue();
1403
1404   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1405
1406   unsigned Opc;
1407   bool ExtraOp = false;
1408   switch (Op.getOpcode()) {
1409   default:
1410     llvm_unreachable("Invalid code");
1411   case ISD::ADDC:
1412     Opc = AArch64ISD::ADDS;
1413     break;
1414   case ISD::SUBC:
1415     Opc = AArch64ISD::SUBS;
1416     break;
1417   case ISD::ADDE:
1418     Opc = AArch64ISD::ADCS;
1419     ExtraOp = true;
1420     break;
1421   case ISD::SUBE:
1422     Opc = AArch64ISD::SBCS;
1423     ExtraOp = true;
1424     break;
1425   }
1426
1427   if (!ExtraOp)
1428     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1429   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1430                      Op.getOperand(2));
1431 }
1432
1433 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1434   // Let legalize expand this if it isn't a legal type yet.
1435   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1436     return SDValue();
1437
1438   AArch64CC::CondCode CC;
1439   // The actual operation that sets the overflow or carry flag.
1440   SDValue Value, Overflow;
1441   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1442
1443   // We use 0 and 1 as false and true values.
1444   SDValue TVal = DAG.getConstant(1, MVT::i32);
1445   SDValue FVal = DAG.getConstant(0, MVT::i32);
1446
1447   // We use an inverted condition, because the conditional select is inverted
1448   // too. This will allow it to be selected to a single instruction:
1449   // CSINC Wd, WZR, WZR, invert(cond).
1450   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1451   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1452                          CCVal, Overflow);
1453
1454   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1455   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1456 }
1457
1458 // Prefetch operands are:
1459 // 1: Address to prefetch
1460 // 2: bool isWrite
1461 // 3: int locality (0 = no locality ... 3 = extreme locality)
1462 // 4: bool isDataCache
1463 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1464   SDLoc DL(Op);
1465   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1466   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1467   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1468
1469   bool IsStream = !Locality;
1470   // When the locality number is set
1471   if (Locality) {
1472     // The front-end should have filtered out the out-of-range values
1473     assert(Locality <= 3 && "Prefetch locality out-of-range");
1474     // The locality degree is the opposite of the cache speed.
1475     // Put the number the other way around.
1476     // The encoding starts at 0 for level 1
1477     Locality = 3 - Locality;
1478   }
1479
1480   // built the mask value encoding the expected behavior.
1481   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1482                    (!IsData << 3) |     // IsDataCache bit
1483                    (Locality << 1) |    // Cache level bits
1484                    (unsigned)IsStream;  // Stream bit
1485   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1486                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1487 }
1488
1489 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1490                                               SelectionDAG &DAG) const {
1491   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1492
1493   RTLIB::Libcall LC;
1494   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1495
1496   return LowerF128Call(Op, DAG, LC);
1497 }
1498
1499 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1500                                              SelectionDAG &DAG) const {
1501   if (Op.getOperand(0).getValueType() != MVT::f128) {
1502     // It's legal except when f128 is involved
1503     return Op;
1504   }
1505
1506   RTLIB::Libcall LC;
1507   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1508
1509   // FP_ROUND node has a second operand indicating whether it is known to be
1510   // precise. That doesn't take part in the LibCall so we can't directly use
1511   // LowerF128Call.
1512   SDValue SrcVal = Op.getOperand(0);
1513   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1514                      /*isSigned*/ false, SDLoc(Op)).first;
1515 }
1516
1517 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1518   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1519   // Any additional optimization in this function should be recorded
1520   // in the cost tables.
1521   EVT InVT = Op.getOperand(0).getValueType();
1522   EVT VT = Op.getValueType();
1523
1524   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1525     SDLoc dl(Op);
1526     SDValue Cv =
1527         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1528                     Op.getOperand(0));
1529     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1530   }
1531
1532   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1533     SDLoc dl(Op);
1534     MVT ExtVT =
1535         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1536                          VT.getVectorNumElements());
1537     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1538     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1539   }
1540
1541   // Type changing conversions are illegal.
1542   return Op;
1543 }
1544
1545 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1546                                               SelectionDAG &DAG) const {
1547   if (Op.getOperand(0).getValueType().isVector())
1548     return LowerVectorFP_TO_INT(Op, DAG);
1549
1550   if (Op.getOperand(0).getValueType() != MVT::f128) {
1551     // It's legal except when f128 is involved
1552     return Op;
1553   }
1554
1555   RTLIB::Libcall LC;
1556   if (Op.getOpcode() == ISD::FP_TO_SINT)
1557     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1558   else
1559     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1560
1561   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1562   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1563                      SDLoc(Op)).first;
1564 }
1565
1566 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1567   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1568   // Any additional optimization in this function should be recorded
1569   // in the cost tables.
1570   EVT VT = Op.getValueType();
1571   SDLoc dl(Op);
1572   SDValue In = Op.getOperand(0);
1573   EVT InVT = In.getValueType();
1574
1575   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1576     MVT CastVT =
1577         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1578                          InVT.getVectorNumElements());
1579     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1580     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1581   }
1582
1583   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1584     unsigned CastOpc =
1585         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1586     EVT CastVT = VT.changeVectorElementTypeToInteger();
1587     In = DAG.getNode(CastOpc, dl, CastVT, In);
1588     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1589   }
1590
1591   return Op;
1592 }
1593
1594 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1595                                             SelectionDAG &DAG) const {
1596   if (Op.getValueType().isVector())
1597     return LowerVectorINT_TO_FP(Op, DAG);
1598
1599   // i128 conversions are libcalls.
1600   if (Op.getOperand(0).getValueType() == MVT::i128)
1601     return SDValue();
1602
1603   // Other conversions are legal, unless it's to the completely software-based
1604   // fp128.
1605   if (Op.getValueType() != MVT::f128)
1606     return Op;
1607
1608   RTLIB::Libcall LC;
1609   if (Op.getOpcode() == ISD::SINT_TO_FP)
1610     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1611   else
1612     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1613
1614   return LowerF128Call(Op, DAG, LC);
1615 }
1616
1617 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1618                                             SelectionDAG &DAG) const {
1619   // For iOS, we want to call an alternative entry point: __sincos_stret,
1620   // which returns the values in two S / D registers.
1621   SDLoc dl(Op);
1622   SDValue Arg = Op.getOperand(0);
1623   EVT ArgVT = Arg.getValueType();
1624   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1625
1626   ArgListTy Args;
1627   ArgListEntry Entry;
1628
1629   Entry.Node = Arg;
1630   Entry.Ty = ArgTy;
1631   Entry.isSExt = false;
1632   Entry.isZExt = false;
1633   Args.push_back(Entry);
1634
1635   const char *LibcallName =
1636       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1637   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1638
1639   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1640   TargetLowering::CallLoweringInfo CLI(DAG);
1641   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1642     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1643
1644   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1645   return CallResult.first;
1646 }
1647
1648 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1649   if (Op.getValueType() != MVT::f16)
1650     return SDValue();
1651
1652   assert(Op.getOperand(0).getValueType() == MVT::i16);
1653   SDLoc DL(Op);
1654
1655   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1656   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1657   return SDValue(
1658       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1659                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1660       0);
1661 }
1662
1663 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1664   if (OrigVT.getSizeInBits() >= 64)
1665     return OrigVT;
1666
1667   assert(OrigVT.isSimple() && "Expecting a simple value type");
1668
1669   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1670   switch (OrigSimpleTy) {
1671   default: llvm_unreachable("Unexpected Vector Type");
1672   case MVT::v2i8:
1673   case MVT::v2i16:
1674      return MVT::v2i32;
1675   case MVT::v4i8:
1676     return  MVT::v4i16;
1677   }
1678 }
1679
1680 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1681                                                  const EVT &OrigTy,
1682                                                  const EVT &ExtTy,
1683                                                  unsigned ExtOpcode) {
1684   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1685   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1686   // 64-bits we need to insert a new extension so that it will be 64-bits.
1687   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1688   if (OrigTy.getSizeInBits() >= 64)
1689     return N;
1690
1691   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1692   EVT NewVT = getExtensionTo64Bits(OrigTy);
1693
1694   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1695 }
1696
1697 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1698                                    bool isSigned) {
1699   EVT VT = N->getValueType(0);
1700
1701   if (N->getOpcode() != ISD::BUILD_VECTOR)
1702     return false;
1703
1704   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1705     SDNode *Elt = N->getOperand(i).getNode();
1706     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1707       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1708       unsigned HalfSize = EltSize / 2;
1709       if (isSigned) {
1710         if (!isIntN(HalfSize, C->getSExtValue()))
1711           return false;
1712       } else {
1713         if (!isUIntN(HalfSize, C->getZExtValue()))
1714           return false;
1715       }
1716       continue;
1717     }
1718     return false;
1719   }
1720
1721   return true;
1722 }
1723
1724 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1725   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1726     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1727                                              N->getOperand(0)->getValueType(0),
1728                                              N->getValueType(0),
1729                                              N->getOpcode());
1730
1731   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1732   EVT VT = N->getValueType(0);
1733   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1734   unsigned NumElts = VT.getVectorNumElements();
1735   MVT TruncVT = MVT::getIntegerVT(EltSize);
1736   SmallVector<SDValue, 8> Ops;
1737   for (unsigned i = 0; i != NumElts; ++i) {
1738     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1739     const APInt &CInt = C->getAPIntValue();
1740     // Element types smaller than 32 bits are not legal, so use i32 elements.
1741     // The values are implicitly truncated so sext vs. zext doesn't matter.
1742     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
1743   }
1744   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
1745                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1746 }
1747
1748 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1749   if (N->getOpcode() == ISD::SIGN_EXTEND)
1750     return true;
1751   if (isExtendedBUILD_VECTOR(N, DAG, true))
1752     return true;
1753   return false;
1754 }
1755
1756 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1757   if (N->getOpcode() == ISD::ZERO_EXTEND)
1758     return true;
1759   if (isExtendedBUILD_VECTOR(N, DAG, false))
1760     return true;
1761   return false;
1762 }
1763
1764 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1765   unsigned Opcode = N->getOpcode();
1766   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1767     SDNode *N0 = N->getOperand(0).getNode();
1768     SDNode *N1 = N->getOperand(1).getNode();
1769     return N0->hasOneUse() && N1->hasOneUse() &&
1770       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1771   }
1772   return false;
1773 }
1774
1775 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1776   unsigned Opcode = N->getOpcode();
1777   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1778     SDNode *N0 = N->getOperand(0).getNode();
1779     SDNode *N1 = N->getOperand(1).getNode();
1780     return N0->hasOneUse() && N1->hasOneUse() &&
1781       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1782   }
1783   return false;
1784 }
1785
1786 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1787   // Multiplications are only custom-lowered for 128-bit vectors so that
1788   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1789   EVT VT = Op.getValueType();
1790   assert(VT.is128BitVector() && VT.isInteger() &&
1791          "unexpected type for custom-lowering ISD::MUL");
1792   SDNode *N0 = Op.getOperand(0).getNode();
1793   SDNode *N1 = Op.getOperand(1).getNode();
1794   unsigned NewOpc = 0;
1795   bool isMLA = false;
1796   bool isN0SExt = isSignExtended(N0, DAG);
1797   bool isN1SExt = isSignExtended(N1, DAG);
1798   if (isN0SExt && isN1SExt)
1799     NewOpc = AArch64ISD::SMULL;
1800   else {
1801     bool isN0ZExt = isZeroExtended(N0, DAG);
1802     bool isN1ZExt = isZeroExtended(N1, DAG);
1803     if (isN0ZExt && isN1ZExt)
1804       NewOpc = AArch64ISD::UMULL;
1805     else if (isN1SExt || isN1ZExt) {
1806       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1807       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1808       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1809         NewOpc = AArch64ISD::SMULL;
1810         isMLA = true;
1811       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1812         NewOpc =  AArch64ISD::UMULL;
1813         isMLA = true;
1814       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1815         std::swap(N0, N1);
1816         NewOpc =  AArch64ISD::UMULL;
1817         isMLA = true;
1818       }
1819     }
1820
1821     if (!NewOpc) {
1822       if (VT == MVT::v2i64)
1823         // Fall through to expand this.  It is not legal.
1824         return SDValue();
1825       else
1826         // Other vector multiplications are legal.
1827         return Op;
1828     }
1829   }
1830
1831   // Legalize to a S/UMULL instruction
1832   SDLoc DL(Op);
1833   SDValue Op0;
1834   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1835   if (!isMLA) {
1836     Op0 = skipExtensionForVectorMULL(N0, DAG);
1837     assert(Op0.getValueType().is64BitVector() &&
1838            Op1.getValueType().is64BitVector() &&
1839            "unexpected types for extended operands to VMULL");
1840     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1841   }
1842   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1843   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1844   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1845   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1846   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1847   EVT Op1VT = Op1.getValueType();
1848   return DAG.getNode(N0->getOpcode(), DL, VT,
1849                      DAG.getNode(NewOpc, DL, VT,
1850                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1851                      DAG.getNode(NewOpc, DL, VT,
1852                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1853 }
1854
1855 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1856                                               SelectionDAG &DAG) const {
1857   switch (Op.getOpcode()) {
1858   default:
1859     llvm_unreachable("unimplemented operand");
1860     return SDValue();
1861   case ISD::BITCAST:
1862     return LowerBITCAST(Op, DAG);
1863   case ISD::GlobalAddress:
1864     return LowerGlobalAddress(Op, DAG);
1865   case ISD::GlobalTLSAddress:
1866     return LowerGlobalTLSAddress(Op, DAG);
1867   case ISD::SETCC:
1868     return LowerSETCC(Op, DAG);
1869   case ISD::BR_CC:
1870     return LowerBR_CC(Op, DAG);
1871   case ISD::SELECT:
1872     return LowerSELECT(Op, DAG);
1873   case ISD::SELECT_CC:
1874     return LowerSELECT_CC(Op, DAG);
1875   case ISD::JumpTable:
1876     return LowerJumpTable(Op, DAG);
1877   case ISD::ConstantPool:
1878     return LowerConstantPool(Op, DAG);
1879   case ISD::BlockAddress:
1880     return LowerBlockAddress(Op, DAG);
1881   case ISD::VASTART:
1882     return LowerVASTART(Op, DAG);
1883   case ISD::VACOPY:
1884     return LowerVACOPY(Op, DAG);
1885   case ISD::VAARG:
1886     return LowerVAARG(Op, DAG);
1887   case ISD::ADDC:
1888   case ISD::ADDE:
1889   case ISD::SUBC:
1890   case ISD::SUBE:
1891     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1892   case ISD::SADDO:
1893   case ISD::UADDO:
1894   case ISD::SSUBO:
1895   case ISD::USUBO:
1896   case ISD::SMULO:
1897   case ISD::UMULO:
1898     return LowerXALUO(Op, DAG);
1899   case ISD::FADD:
1900     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1901   case ISD::FSUB:
1902     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1903   case ISD::FMUL:
1904     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1905   case ISD::FDIV:
1906     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1907   case ISD::FP_ROUND:
1908     return LowerFP_ROUND(Op, DAG);
1909   case ISD::FP_EXTEND:
1910     return LowerFP_EXTEND(Op, DAG);
1911   case ISD::FRAMEADDR:
1912     return LowerFRAMEADDR(Op, DAG);
1913   case ISD::RETURNADDR:
1914     return LowerRETURNADDR(Op, DAG);
1915   case ISD::INSERT_VECTOR_ELT:
1916     return LowerINSERT_VECTOR_ELT(Op, DAG);
1917   case ISD::EXTRACT_VECTOR_ELT:
1918     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1919   case ISD::BUILD_VECTOR:
1920     return LowerBUILD_VECTOR(Op, DAG);
1921   case ISD::VECTOR_SHUFFLE:
1922     return LowerVECTOR_SHUFFLE(Op, DAG);
1923   case ISD::EXTRACT_SUBVECTOR:
1924     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1925   case ISD::SRA:
1926   case ISD::SRL:
1927   case ISD::SHL:
1928     return LowerVectorSRA_SRL_SHL(Op, DAG);
1929   case ISD::SHL_PARTS:
1930     return LowerShiftLeftParts(Op, DAG);
1931   case ISD::SRL_PARTS:
1932   case ISD::SRA_PARTS:
1933     return LowerShiftRightParts(Op, DAG);
1934   case ISD::CTPOP:
1935     return LowerCTPOP(Op, DAG);
1936   case ISD::FCOPYSIGN:
1937     return LowerFCOPYSIGN(Op, DAG);
1938   case ISD::AND:
1939     return LowerVectorAND(Op, DAG);
1940   case ISD::OR:
1941     return LowerVectorOR(Op, DAG);
1942   case ISD::XOR:
1943     return LowerXOR(Op, DAG);
1944   case ISD::PREFETCH:
1945     return LowerPREFETCH(Op, DAG);
1946   case ISD::SINT_TO_FP:
1947   case ISD::UINT_TO_FP:
1948     return LowerINT_TO_FP(Op, DAG);
1949   case ISD::FP_TO_SINT:
1950   case ISD::FP_TO_UINT:
1951     return LowerFP_TO_INT(Op, DAG);
1952   case ISD::FSINCOS:
1953     return LowerFSINCOS(Op, DAG);
1954   case ISD::MUL:
1955     return LowerMUL(Op, DAG);
1956   }
1957 }
1958
1959 /// getFunctionAlignment - Return the Log2 alignment of this function.
1960 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1961   return 2;
1962 }
1963
1964 //===----------------------------------------------------------------------===//
1965 //                      Calling Convention Implementation
1966 //===----------------------------------------------------------------------===//
1967
1968 #include "AArch64GenCallingConv.inc"
1969
1970 /// Selects the correct CCAssignFn for a given CallingConvention value.
1971 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1972                                                      bool IsVarArg) const {
1973   switch (CC) {
1974   default:
1975     llvm_unreachable("Unsupported calling convention.");
1976   case CallingConv::WebKit_JS:
1977     return CC_AArch64_WebKit_JS;
1978   case CallingConv::GHC:
1979     return CC_AArch64_GHC;
1980   case CallingConv::C:
1981   case CallingConv::Fast:
1982     if (!Subtarget->isTargetDarwin())
1983       return CC_AArch64_AAPCS;
1984     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1985   }
1986 }
1987
1988 SDValue AArch64TargetLowering::LowerFormalArguments(
1989     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1990     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1991     SmallVectorImpl<SDValue> &InVals) const {
1992   MachineFunction &MF = DAG.getMachineFunction();
1993   MachineFrameInfo *MFI = MF.getFrameInfo();
1994
1995   // Assign locations to all of the incoming arguments.
1996   SmallVector<CCValAssign, 16> ArgLocs;
1997   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
1998                  *DAG.getContext());
1999
2000   // At this point, Ins[].VT may already be promoted to i32. To correctly
2001   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2002   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2003   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2004   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2005   // LocVT.
2006   unsigned NumArgs = Ins.size();
2007   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2008   unsigned CurArgIdx = 0;
2009   for (unsigned i = 0; i != NumArgs; ++i) {
2010     MVT ValVT = Ins[i].VT;
2011     if (Ins[i].isOrigArg()) {
2012       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2013       CurArgIdx = Ins[i].getOrigArgIndex();
2014
2015       // Get type of the original argument.
2016       EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2017       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2018       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2019       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2020         ValVT = MVT::i8;
2021       else if (ActualMVT == MVT::i16)
2022         ValVT = MVT::i16;
2023     }
2024     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2025     bool Res =
2026         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2027     assert(!Res && "Call operand has unhandled type");
2028     (void)Res;
2029   }
2030   assert(ArgLocs.size() == Ins.size());
2031   SmallVector<SDValue, 16> ArgValues;
2032   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2033     CCValAssign &VA = ArgLocs[i];
2034
2035     if (Ins[i].Flags.isByVal()) {
2036       // Byval is used for HFAs in the PCS, but the system should work in a
2037       // non-compliant manner for larger structs.
2038       EVT PtrTy = getPointerTy();
2039       int Size = Ins[i].Flags.getByValSize();
2040       unsigned NumRegs = (Size + 7) / 8;
2041
2042       // FIXME: This works on big-endian for composite byvals, which are the common
2043       // case. It should also work for fundamental types too.
2044       unsigned FrameIdx =
2045         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2046       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2047       InVals.push_back(FrameIdxN);
2048
2049       continue;
2050     }
2051
2052     if (VA.isRegLoc()) {
2053       // Arguments stored in registers.
2054       EVT RegVT = VA.getLocVT();
2055
2056       SDValue ArgValue;
2057       const TargetRegisterClass *RC;
2058
2059       if (RegVT == MVT::i32)
2060         RC = &AArch64::GPR32RegClass;
2061       else if (RegVT == MVT::i64)
2062         RC = &AArch64::GPR64RegClass;
2063       else if (RegVT == MVT::f16)
2064         RC = &AArch64::FPR16RegClass;
2065       else if (RegVT == MVT::f32)
2066         RC = &AArch64::FPR32RegClass;
2067       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2068         RC = &AArch64::FPR64RegClass;
2069       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2070         RC = &AArch64::FPR128RegClass;
2071       else
2072         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2073
2074       // Transform the arguments in physical registers into virtual ones.
2075       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2076       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2077
2078       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2079       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2080       // truncate to the right size.
2081       switch (VA.getLocInfo()) {
2082       default:
2083         llvm_unreachable("Unknown loc info!");
2084       case CCValAssign::Full:
2085         break;
2086       case CCValAssign::BCvt:
2087         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2088         break;
2089       case CCValAssign::AExt:
2090       case CCValAssign::SExt:
2091       case CCValAssign::ZExt:
2092         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2093         // nodes after our lowering.
2094         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2095         break;
2096       }
2097
2098       InVals.push_back(ArgValue);
2099
2100     } else { // VA.isRegLoc()
2101       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2102       unsigned ArgOffset = VA.getLocMemOffset();
2103       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2104
2105       uint32_t BEAlign = 0;
2106       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2107           !Ins[i].Flags.isInConsecutiveRegs())
2108         BEAlign = 8 - ArgSize;
2109
2110       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2111
2112       // Create load nodes to retrieve arguments from the stack.
2113       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2114       SDValue ArgValue;
2115
2116       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2117       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2118       MVT MemVT = VA.getValVT();
2119
2120       switch (VA.getLocInfo()) {
2121       default:
2122         break;
2123       case CCValAssign::BCvt:
2124         MemVT = VA.getLocVT();
2125         break;
2126       case CCValAssign::SExt:
2127         ExtType = ISD::SEXTLOAD;
2128         break;
2129       case CCValAssign::ZExt:
2130         ExtType = ISD::ZEXTLOAD;
2131         break;
2132       case CCValAssign::AExt:
2133         ExtType = ISD::EXTLOAD;
2134         break;
2135       }
2136
2137       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2138                                 MachinePointerInfo::getFixedStack(FI),
2139                                 MemVT, false, false, false, 0);
2140
2141       InVals.push_back(ArgValue);
2142     }
2143   }
2144
2145   // varargs
2146   if (isVarArg) {
2147     if (!Subtarget->isTargetDarwin()) {
2148       // The AAPCS variadic function ABI is identical to the non-variadic
2149       // one. As a result there may be more arguments in registers and we should
2150       // save them for future reference.
2151       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2152     }
2153
2154     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2155     // This will point to the next argument passed via stack.
2156     unsigned StackOffset = CCInfo.getNextStackOffset();
2157     // We currently pass all varargs at 8-byte alignment.
2158     StackOffset = ((StackOffset + 7) & ~7);
2159     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2160   }
2161
2162   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2163   unsigned StackArgSize = CCInfo.getNextStackOffset();
2164   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2165   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2166     // This is a non-standard ABI so by fiat I say we're allowed to make full
2167     // use of the stack area to be popped, which must be aligned to 16 bytes in
2168     // any case:
2169     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2170
2171     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2172     // a multiple of 16.
2173     FuncInfo->setArgumentStackToRestore(StackArgSize);
2174
2175     // This realignment carries over to the available bytes below. Our own
2176     // callers will guarantee the space is free by giving an aligned value to
2177     // CALLSEQ_START.
2178   }
2179   // Even if we're not expected to free up the space, it's useful to know how
2180   // much is there while considering tail calls (because we can reuse it).
2181   FuncInfo->setBytesInStackArgArea(StackArgSize);
2182
2183   return Chain;
2184 }
2185
2186 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2187                                                 SelectionDAG &DAG, SDLoc DL,
2188                                                 SDValue &Chain) const {
2189   MachineFunction &MF = DAG.getMachineFunction();
2190   MachineFrameInfo *MFI = MF.getFrameInfo();
2191   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2192
2193   SmallVector<SDValue, 8> MemOps;
2194
2195   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2196                                           AArch64::X3, AArch64::X4, AArch64::X5,
2197                                           AArch64::X6, AArch64::X7 };
2198   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2199   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2200
2201   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2202   int GPRIdx = 0;
2203   if (GPRSaveSize != 0) {
2204     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2205
2206     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2207
2208     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2209       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2210       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2211       SDValue Store =
2212           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2213                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2214       MemOps.push_back(Store);
2215       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2216                         DAG.getConstant(8, getPointerTy()));
2217     }
2218   }
2219   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2220   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2221
2222   if (Subtarget->hasFPARMv8()) {
2223     static const MCPhysReg FPRArgRegs[] = {
2224         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2225         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2226     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2227     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2228
2229     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2230     int FPRIdx = 0;
2231     if (FPRSaveSize != 0) {
2232       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2233
2234       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2235
2236       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2237         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2238         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2239
2240         SDValue Store =
2241             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2242                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2243         MemOps.push_back(Store);
2244         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2245                           DAG.getConstant(16, getPointerTy()));
2246       }
2247     }
2248     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2249     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2250   }
2251
2252   if (!MemOps.empty()) {
2253     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2254   }
2255 }
2256
2257 /// LowerCallResult - Lower the result values of a call into the
2258 /// appropriate copies out of appropriate physical registers.
2259 SDValue AArch64TargetLowering::LowerCallResult(
2260     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2261     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2262     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2263     SDValue ThisVal) const {
2264   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2265                           ? RetCC_AArch64_WebKit_JS
2266                           : RetCC_AArch64_AAPCS;
2267   // Assign locations to each value returned by this call.
2268   SmallVector<CCValAssign, 16> RVLocs;
2269   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2270                  *DAG.getContext());
2271   CCInfo.AnalyzeCallResult(Ins, RetCC);
2272
2273   // Copy all of the result registers out of their specified physreg.
2274   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2275     CCValAssign VA = RVLocs[i];
2276
2277     // Pass 'this' value directly from the argument to return value, to avoid
2278     // reg unit interference
2279     if (i == 0 && isThisReturn) {
2280       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2281              "unexpected return calling convention register assignment");
2282       InVals.push_back(ThisVal);
2283       continue;
2284     }
2285
2286     SDValue Val =
2287         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2288     Chain = Val.getValue(1);
2289     InFlag = Val.getValue(2);
2290
2291     switch (VA.getLocInfo()) {
2292     default:
2293       llvm_unreachable("Unknown loc info!");
2294     case CCValAssign::Full:
2295       break;
2296     case CCValAssign::BCvt:
2297       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2298       break;
2299     }
2300
2301     InVals.push_back(Val);
2302   }
2303
2304   return Chain;
2305 }
2306
2307 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2308     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2309     bool isCalleeStructRet, bool isCallerStructRet,
2310     const SmallVectorImpl<ISD::OutputArg> &Outs,
2311     const SmallVectorImpl<SDValue> &OutVals,
2312     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2313   // For CallingConv::C this function knows whether the ABI needs
2314   // changing. That's not true for other conventions so they will have to opt in
2315   // manually.
2316   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2317     return false;
2318
2319   const MachineFunction &MF = DAG.getMachineFunction();
2320   const Function *CallerF = MF.getFunction();
2321   CallingConv::ID CallerCC = CallerF->getCallingConv();
2322   bool CCMatch = CallerCC == CalleeCC;
2323
2324   // Byval parameters hand the function a pointer directly into the stack area
2325   // we want to reuse during a tail call. Working around this *is* possible (see
2326   // X86) but less efficient and uglier in LowerCall.
2327   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2328                                     e = CallerF->arg_end();
2329        i != e; ++i)
2330     if (i->hasByValAttr())
2331       return false;
2332
2333   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2334     if (IsTailCallConvention(CalleeCC) && CCMatch)
2335       return true;
2336     return false;
2337   }
2338
2339   // Externally-defined functions with weak linkage should not be
2340   // tail-called on AArch64 when the OS does not support dynamic
2341   // pre-emption of symbols, as the AAELF spec requires normal calls
2342   // to undefined weak functions to be replaced with a NOP or jump to the
2343   // next instruction. The behaviour of branch instructions in this
2344   // situation (as used for tail calls) is implementation-defined, so we
2345   // cannot rely on the linker replacing the tail call with a return.
2346   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2347     const GlobalValue *GV = G->getGlobal();
2348     const Triple TT(getTargetMachine().getTargetTriple());
2349     if (GV->hasExternalWeakLinkage() &&
2350         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2351       return false;
2352   }
2353
2354   // Now we search for cases where we can use a tail call without changing the
2355   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2356   // concept.
2357
2358   // I want anyone implementing a new calling convention to think long and hard
2359   // about this assert.
2360   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2361          "Unexpected variadic calling convention");
2362
2363   if (isVarArg && !Outs.empty()) {
2364     // At least two cases here: if caller is fastcc then we can't have any
2365     // memory arguments (we'd be expected to clean up the stack afterwards). If
2366     // caller is C then we could potentially use its argument area.
2367
2368     // FIXME: for now we take the most conservative of these in both cases:
2369     // disallow all variadic memory operands.
2370     SmallVector<CCValAssign, 16> ArgLocs;
2371     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2372                    *DAG.getContext());
2373
2374     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2375     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2376       if (!ArgLocs[i].isRegLoc())
2377         return false;
2378   }
2379
2380   // If the calling conventions do not match, then we'd better make sure the
2381   // results are returned in the same way as what the caller expects.
2382   if (!CCMatch) {
2383     SmallVector<CCValAssign, 16> RVLocs1;
2384     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2385                     *DAG.getContext());
2386     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2387
2388     SmallVector<CCValAssign, 16> RVLocs2;
2389     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2390                     *DAG.getContext());
2391     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2392
2393     if (RVLocs1.size() != RVLocs2.size())
2394       return false;
2395     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2396       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2397         return false;
2398       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2399         return false;
2400       if (RVLocs1[i].isRegLoc()) {
2401         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2402           return false;
2403       } else {
2404         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2405           return false;
2406       }
2407     }
2408   }
2409
2410   // Nothing more to check if the callee is taking no arguments
2411   if (Outs.empty())
2412     return true;
2413
2414   SmallVector<CCValAssign, 16> ArgLocs;
2415   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2416                  *DAG.getContext());
2417
2418   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2419
2420   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2421
2422   // If the stack arguments for this call would fit into our own save area then
2423   // the call can be made tail.
2424   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2425 }
2426
2427 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2428                                                    SelectionDAG &DAG,
2429                                                    MachineFrameInfo *MFI,
2430                                                    int ClobberedFI) const {
2431   SmallVector<SDValue, 8> ArgChains;
2432   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2433   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2434
2435   // Include the original chain at the beginning of the list. When this is
2436   // used by target LowerCall hooks, this helps legalize find the
2437   // CALLSEQ_BEGIN node.
2438   ArgChains.push_back(Chain);
2439
2440   // Add a chain value for each stack argument corresponding
2441   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2442                             UE = DAG.getEntryNode().getNode()->use_end();
2443        U != UE; ++U)
2444     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2445       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2446         if (FI->getIndex() < 0) {
2447           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2448           int64_t InLastByte = InFirstByte;
2449           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2450
2451           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2452               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2453             ArgChains.push_back(SDValue(L, 1));
2454         }
2455
2456   // Build a tokenfactor for all the chains.
2457   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2458 }
2459
2460 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2461                                                    bool TailCallOpt) const {
2462   return CallCC == CallingConv::Fast && TailCallOpt;
2463 }
2464
2465 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2466   return CallCC == CallingConv::Fast;
2467 }
2468
2469 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2470 /// and add input and output parameter nodes.
2471 SDValue
2472 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2473                                  SmallVectorImpl<SDValue> &InVals) const {
2474   SelectionDAG &DAG = CLI.DAG;
2475   SDLoc &DL = CLI.DL;
2476   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2477   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2478   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2479   SDValue Chain = CLI.Chain;
2480   SDValue Callee = CLI.Callee;
2481   bool &IsTailCall = CLI.IsTailCall;
2482   CallingConv::ID CallConv = CLI.CallConv;
2483   bool IsVarArg = CLI.IsVarArg;
2484
2485   MachineFunction &MF = DAG.getMachineFunction();
2486   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2487   bool IsThisReturn = false;
2488
2489   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2490   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2491   bool IsSibCall = false;
2492
2493   if (IsTailCall) {
2494     // Check if it's really possible to do a tail call.
2495     IsTailCall = isEligibleForTailCallOptimization(
2496         Callee, CallConv, IsVarArg, IsStructRet,
2497         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2498     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2499       report_fatal_error("failed to perform tail call elimination on a call "
2500                          "site marked musttail");
2501
2502     // A sibling call is one where we're under the usual C ABI and not planning
2503     // to change that but can still do a tail call:
2504     if (!TailCallOpt && IsTailCall)
2505       IsSibCall = true;
2506
2507     if (IsTailCall)
2508       ++NumTailCalls;
2509   }
2510
2511   // Analyze operands of the call, assigning locations to each operand.
2512   SmallVector<CCValAssign, 16> ArgLocs;
2513   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2514                  *DAG.getContext());
2515
2516   if (IsVarArg) {
2517     // Handle fixed and variable vector arguments differently.
2518     // Variable vector arguments always go into memory.
2519     unsigned NumArgs = Outs.size();
2520
2521     for (unsigned i = 0; i != NumArgs; ++i) {
2522       MVT ArgVT = Outs[i].VT;
2523       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2524       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2525                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2526       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2527       assert(!Res && "Call operand has unhandled type");
2528       (void)Res;
2529     }
2530   } else {
2531     // At this point, Outs[].VT may already be promoted to i32. To correctly
2532     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2533     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2534     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2535     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2536     // LocVT.
2537     unsigned NumArgs = Outs.size();
2538     for (unsigned i = 0; i != NumArgs; ++i) {
2539       MVT ValVT = Outs[i].VT;
2540       // Get type of the original argument.
2541       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2542                                   /*AllowUnknown*/ true);
2543       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2544       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2545       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2546       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2547         ValVT = MVT::i8;
2548       else if (ActualMVT == MVT::i16)
2549         ValVT = MVT::i16;
2550
2551       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2552       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2553       assert(!Res && "Call operand has unhandled type");
2554       (void)Res;
2555     }
2556   }
2557
2558   // Get a count of how many bytes are to be pushed on the stack.
2559   unsigned NumBytes = CCInfo.getNextStackOffset();
2560
2561   if (IsSibCall) {
2562     // Since we're not changing the ABI to make this a tail call, the memory
2563     // operands are already available in the caller's incoming argument space.
2564     NumBytes = 0;
2565   }
2566
2567   // FPDiff is the byte offset of the call's argument area from the callee's.
2568   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2569   // by this amount for a tail call. In a sibling call it must be 0 because the
2570   // caller will deallocate the entire stack and the callee still expects its
2571   // arguments to begin at SP+0. Completely unused for non-tail calls.
2572   int FPDiff = 0;
2573
2574   if (IsTailCall && !IsSibCall) {
2575     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2576
2577     // Since callee will pop argument stack as a tail call, we must keep the
2578     // popped size 16-byte aligned.
2579     NumBytes = RoundUpToAlignment(NumBytes, 16);
2580
2581     // FPDiff will be negative if this tail call requires more space than we
2582     // would automatically have in our incoming argument space. Positive if we
2583     // can actually shrink the stack.
2584     FPDiff = NumReusableBytes - NumBytes;
2585
2586     // The stack pointer must be 16-byte aligned at all times it's used for a
2587     // memory operation, which in practice means at *all* times and in
2588     // particular across call boundaries. Therefore our own arguments started at
2589     // a 16-byte aligned SP and the delta applied for the tail call should
2590     // satisfy the same constraint.
2591     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2592   }
2593
2594   // Adjust the stack pointer for the new arguments...
2595   // These operations are automatically eliminated by the prolog/epilog pass
2596   if (!IsSibCall)
2597     Chain =
2598         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2599
2600   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2601
2602   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2603   SmallVector<SDValue, 8> MemOpChains;
2604
2605   // Walk the register/memloc assignments, inserting copies/loads.
2606   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2607        ++i, ++realArgIdx) {
2608     CCValAssign &VA = ArgLocs[i];
2609     SDValue Arg = OutVals[realArgIdx];
2610     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2611
2612     // Promote the value if needed.
2613     switch (VA.getLocInfo()) {
2614     default:
2615       llvm_unreachable("Unknown loc info!");
2616     case CCValAssign::Full:
2617       break;
2618     case CCValAssign::SExt:
2619       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2620       break;
2621     case CCValAssign::ZExt:
2622       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2623       break;
2624     case CCValAssign::AExt:
2625       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2626         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2627         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2628         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2629       }
2630       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2631       break;
2632     case CCValAssign::BCvt:
2633       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2634       break;
2635     case CCValAssign::FPExt:
2636       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2637       break;
2638     }
2639
2640     if (VA.isRegLoc()) {
2641       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2642         assert(VA.getLocVT() == MVT::i64 &&
2643                "unexpected calling convention register assignment");
2644         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2645                "unexpected use of 'returned'");
2646         IsThisReturn = true;
2647       }
2648       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2649     } else {
2650       assert(VA.isMemLoc());
2651
2652       SDValue DstAddr;
2653       MachinePointerInfo DstInfo;
2654
2655       // FIXME: This works on big-endian for composite byvals, which are the
2656       // common case. It should also work for fundamental types too.
2657       uint32_t BEAlign = 0;
2658       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2659                                         : VA.getValVT().getSizeInBits();
2660       OpSize = (OpSize + 7) / 8;
2661       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2662           !Flags.isInConsecutiveRegs()) {
2663         if (OpSize < 8)
2664           BEAlign = 8 - OpSize;
2665       }
2666       unsigned LocMemOffset = VA.getLocMemOffset();
2667       int32_t Offset = LocMemOffset + BEAlign;
2668       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2669       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2670
2671       if (IsTailCall) {
2672         Offset = Offset + FPDiff;
2673         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2674
2675         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2676         DstInfo = MachinePointerInfo::getFixedStack(FI);
2677
2678         // Make sure any stack arguments overlapping with where we're storing
2679         // are loaded before this eventual operation. Otherwise they'll be
2680         // clobbered.
2681         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2682       } else {
2683         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2684
2685         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2686         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2687       }
2688
2689       if (Outs[i].Flags.isByVal()) {
2690         SDValue SizeNode =
2691             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2692         SDValue Cpy = DAG.getMemcpy(
2693             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2694             /*isVol = */ false,
2695             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2696
2697         MemOpChains.push_back(Cpy);
2698       } else {
2699         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2700         // promoted to a legal register type i32, we should truncate Arg back to
2701         // i1/i8/i16.
2702         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2703             VA.getValVT() == MVT::i16)
2704           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2705
2706         SDValue Store =
2707             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2708         MemOpChains.push_back(Store);
2709       }
2710     }
2711   }
2712
2713   if (!MemOpChains.empty())
2714     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2715
2716   // Build a sequence of copy-to-reg nodes chained together with token chain
2717   // and flag operands which copy the outgoing args into the appropriate regs.
2718   SDValue InFlag;
2719   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2720     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2721                              RegsToPass[i].second, InFlag);
2722     InFlag = Chain.getValue(1);
2723   }
2724
2725   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2726   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2727   // node so that legalize doesn't hack it.
2728   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2729       Subtarget->isTargetMachO()) {
2730     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2731       const GlobalValue *GV = G->getGlobal();
2732       bool InternalLinkage = GV->hasInternalLinkage();
2733       if (InternalLinkage)
2734         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2735       else {
2736         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2737                                             AArch64II::MO_GOT);
2738         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2739       }
2740     } else if (ExternalSymbolSDNode *S =
2741                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2742       const char *Sym = S->getSymbol();
2743       Callee =
2744           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2745       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2746     }
2747   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2748     const GlobalValue *GV = G->getGlobal();
2749     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2750   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2751     const char *Sym = S->getSymbol();
2752     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2753   }
2754
2755   // We don't usually want to end the call-sequence here because we would tidy
2756   // the frame up *after* the call, however in the ABI-changing tail-call case
2757   // we've carefully laid out the parameters so that when sp is reset they'll be
2758   // in the correct location.
2759   if (IsTailCall && !IsSibCall) {
2760     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2761                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2762     InFlag = Chain.getValue(1);
2763   }
2764
2765   std::vector<SDValue> Ops;
2766   Ops.push_back(Chain);
2767   Ops.push_back(Callee);
2768
2769   if (IsTailCall) {
2770     // Each tail call may have to adjust the stack by a different amount, so
2771     // this information must travel along with the operation for eventual
2772     // consumption by emitEpilogue.
2773     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2774   }
2775
2776   // Add argument registers to the end of the list so that they are known live
2777   // into the call.
2778   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2779     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2780                                   RegsToPass[i].second.getValueType()));
2781
2782   // Add a register mask operand representing the call-preserved registers.
2783   const uint32_t *Mask;
2784   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
2785   if (IsThisReturn) {
2786     // For 'this' returns, use the X0-preserving mask if applicable
2787     Mask = TRI->getThisReturnPreservedMask(CallConv);
2788     if (!Mask) {
2789       IsThisReturn = false;
2790       Mask = TRI->getCallPreservedMask(CallConv);
2791     }
2792   } else
2793     Mask = TRI->getCallPreservedMask(CallConv);
2794
2795   assert(Mask && "Missing call preserved mask for calling convention");
2796   Ops.push_back(DAG.getRegisterMask(Mask));
2797
2798   if (InFlag.getNode())
2799     Ops.push_back(InFlag);
2800
2801   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2802
2803   // If we're doing a tall call, use a TC_RETURN here rather than an
2804   // actual call instruction.
2805   if (IsTailCall)
2806     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2807
2808   // Returns a chain and a flag for retval copy to use.
2809   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2810   InFlag = Chain.getValue(1);
2811
2812   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2813                                 ? RoundUpToAlignment(NumBytes, 16)
2814                                 : 0;
2815
2816   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2817                              DAG.getIntPtrConstant(CalleePopBytes, true),
2818                              InFlag, DL);
2819   if (!Ins.empty())
2820     InFlag = Chain.getValue(1);
2821
2822   // Handle result values, copying them out of physregs into vregs that we
2823   // return.
2824   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2825                          InVals, IsThisReturn,
2826                          IsThisReturn ? OutVals[0] : SDValue());
2827 }
2828
2829 bool AArch64TargetLowering::CanLowerReturn(
2830     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2831     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2832   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2833                           ? RetCC_AArch64_WebKit_JS
2834                           : RetCC_AArch64_AAPCS;
2835   SmallVector<CCValAssign, 16> RVLocs;
2836   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2837   return CCInfo.CheckReturn(Outs, RetCC);
2838 }
2839
2840 SDValue
2841 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2842                                    bool isVarArg,
2843                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2844                                    const SmallVectorImpl<SDValue> &OutVals,
2845                                    SDLoc DL, SelectionDAG &DAG) const {
2846   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2847                           ? RetCC_AArch64_WebKit_JS
2848                           : RetCC_AArch64_AAPCS;
2849   SmallVector<CCValAssign, 16> RVLocs;
2850   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2851                  *DAG.getContext());
2852   CCInfo.AnalyzeReturn(Outs, RetCC);
2853
2854   // Copy the result values into the output registers.
2855   SDValue Flag;
2856   SmallVector<SDValue, 4> RetOps(1, Chain);
2857   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2858        ++i, ++realRVLocIdx) {
2859     CCValAssign &VA = RVLocs[i];
2860     assert(VA.isRegLoc() && "Can only return in registers!");
2861     SDValue Arg = OutVals[realRVLocIdx];
2862
2863     switch (VA.getLocInfo()) {
2864     default:
2865       llvm_unreachable("Unknown loc info!");
2866     case CCValAssign::Full:
2867       if (Outs[i].ArgVT == MVT::i1) {
2868         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2869         // value. This is strictly redundant on Darwin (which uses "zeroext
2870         // i1"), but will be optimised out before ISel.
2871         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2872         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2873       }
2874       break;
2875     case CCValAssign::BCvt:
2876       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2877       break;
2878     }
2879
2880     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2881     Flag = Chain.getValue(1);
2882     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2883   }
2884
2885   RetOps[0] = Chain; // Update chain.
2886
2887   // Add the flag if we have it.
2888   if (Flag.getNode())
2889     RetOps.push_back(Flag);
2890
2891   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2892 }
2893
2894 //===----------------------------------------------------------------------===//
2895 //  Other Lowering Code
2896 //===----------------------------------------------------------------------===//
2897
2898 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2899                                                   SelectionDAG &DAG) const {
2900   EVT PtrVT = getPointerTy();
2901   SDLoc DL(Op);
2902   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2903   const GlobalValue *GV = GN->getGlobal();
2904   unsigned char OpFlags =
2905       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2906
2907   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2908          "unexpected offset in global node");
2909
2910   // This also catched the large code model case for Darwin.
2911   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2912     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2913     // FIXME: Once remat is capable of dealing with instructions with register
2914     // operands, expand this into two nodes instead of using a wrapper node.
2915     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2916   }
2917
2918   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2919     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2920            "use of MO_CONSTPOOL only supported on small model");
2921     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2922     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2923     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2924     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2925     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2926     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2927                                      MachinePointerInfo::getConstantPool(),
2928                                      /*isVolatile=*/ false,
2929                                      /*isNonTemporal=*/ true,
2930                                      /*isInvariant=*/ true, 8);
2931     if (GN->getOffset() != 0)
2932       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2933                          DAG.getConstant(GN->getOffset(), PtrVT));
2934     return GlobalAddr;
2935   }
2936
2937   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2938     const unsigned char MO_NC = AArch64II::MO_NC;
2939     return DAG.getNode(
2940         AArch64ISD::WrapperLarge, DL, PtrVT,
2941         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2942         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2943         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2944         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2945   } else {
2946     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2947     // the only correct model on Darwin.
2948     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2949                                             OpFlags | AArch64II::MO_PAGE);
2950     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2951     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2952
2953     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2954     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2955   }
2956 }
2957
2958 /// \brief Convert a TLS address reference into the correct sequence of loads
2959 /// and calls to compute the variable's address (for Darwin, currently) and
2960 /// return an SDValue containing the final node.
2961
2962 /// Darwin only has one TLS scheme which must be capable of dealing with the
2963 /// fully general situation, in the worst case. This means:
2964 ///     + "extern __thread" declaration.
2965 ///     + Defined in a possibly unknown dynamic library.
2966 ///
2967 /// The general system is that each __thread variable has a [3 x i64] descriptor
2968 /// which contains information used by the runtime to calculate the address. The
2969 /// only part of this the compiler needs to know about is the first xword, which
2970 /// contains a function pointer that must be called with the address of the
2971 /// entire descriptor in "x0".
2972 ///
2973 /// Since this descriptor may be in a different unit, in general even the
2974 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2975 /// is:
2976 ///     adrp x0, _var@TLVPPAGE
2977 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2978 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2979 ///                                      ; the function pointer
2980 ///     blr x1                           ; Uses descriptor address in x0
2981 ///     ; Address of _var is now in x0.
2982 ///
2983 /// If the address of _var's descriptor *is* known to the linker, then it can
2984 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2985 /// a slight efficiency gain.
2986 SDValue
2987 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2988                                                    SelectionDAG &DAG) const {
2989   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2990
2991   SDLoc DL(Op);
2992   MVT PtrVT = getPointerTy();
2993   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2994
2995   SDValue TLVPAddr =
2996       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2997   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
2998
2999   // The first entry in the descriptor is a function pointer that we must call
3000   // to obtain the address of the variable.
3001   SDValue Chain = DAG.getEntryNode();
3002   SDValue FuncTLVGet =
3003       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3004                   false, true, true, 8);
3005   Chain = FuncTLVGet.getValue(1);
3006
3007   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3008   MFI->setAdjustsStack(true);
3009
3010   // TLS calls preserve all registers except those that absolutely must be
3011   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3012   // silly).
3013   const uint32_t *Mask =
3014       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3015
3016   // Finally, we can make the call. This is just a degenerate version of a
3017   // normal AArch64 call node: x0 takes the address of the descriptor, and
3018   // returns the address of the variable in this thread.
3019   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3020   Chain =
3021       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3022                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3023                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3024   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3025 }
3026
3027 /// When accessing thread-local variables under either the general-dynamic or
3028 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3029 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3030 /// is a function pointer to carry out the resolution. This function takes the
3031 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
3032 /// other registers (except LR, NZCV) are preserved.
3033 ///
3034 /// Thus, the ideal call sequence on AArch64 is:
3035 ///
3036 ///     adrp x0, :tlsdesc:thread_var
3037 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
3038 ///     add x0, x0, :tlsdesc_lo12:thread_var
3039 ///     .tlsdesccall thread_var
3040 ///     blr x8
3041 ///     (TPIDR_EL0 offset now in x0).
3042 ///
3043 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
3044 /// relocation to help the linker relax this sequence if it turns out to be too
3045 /// conservative.
3046 ///
3047 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
3048 /// is harmless.
3049 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
3050                                                    SDValue DescAddr, SDLoc DL,
3051                                                    SelectionDAG &DAG) const {
3052   EVT PtrVT = getPointerTy();
3053
3054   // The function we need to call is simply the first entry in the GOT for this
3055   // descriptor, load it in preparation.
3056   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
3057
3058   // TLS calls preserve all registers except those that absolutely must be
3059   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3060   // silly).
3061   const uint32_t *Mask =
3062       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3063
3064   // The function takes only one argument: the address of the descriptor itself
3065   // in X0.
3066   SDValue Glue, Chain;
3067   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
3068   Glue = Chain.getValue(1);
3069
3070   // We're now ready to populate the argument list, as with a normal call:
3071   SmallVector<SDValue, 6> Ops;
3072   Ops.push_back(Chain);
3073   Ops.push_back(Func);
3074   Ops.push_back(SymAddr);
3075   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
3076   Ops.push_back(DAG.getRegisterMask(Mask));
3077   Ops.push_back(Glue);
3078
3079   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3080   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
3081   Glue = Chain.getValue(1);
3082
3083   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3084 }
3085
3086 SDValue
3087 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3088                                                 SelectionDAG &DAG) const {
3089   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3090   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3091          "ELF TLS only supported in small memory model");
3092   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3093
3094   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3095
3096   SDValue TPOff;
3097   EVT PtrVT = getPointerTy();
3098   SDLoc DL(Op);
3099   const GlobalValue *GV = GA->getGlobal();
3100
3101   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3102
3103   if (Model == TLSModel::LocalExec) {
3104     SDValue HiVar = DAG.getTargetGlobalAddress(
3105         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3106     SDValue LoVar = DAG.getTargetGlobalAddress(
3107         GV, DL, PtrVT, 0,
3108         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3109
3110     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3111                                        DAG.getTargetConstant(16, MVT::i32)),
3112                     0);
3113     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
3114                                        DAG.getTargetConstant(0, MVT::i32)),
3115                     0);
3116   } else if (Model == TLSModel::InitialExec) {
3117     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3118     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3119   } else if (Model == TLSModel::LocalDynamic) {
3120     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3121     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3122     // the beginning of the module's TLS region, followed by a DTPREL offset
3123     // calculation.
3124
3125     // These accesses will need deduplicating if there's more than one.
3126     AArch64FunctionInfo *MFI =
3127         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3128     MFI->incNumLocalDynamicTLSAccesses();
3129
3130     // Accesses used in this sequence go via the TLS descriptor which lives in
3131     // the GOT. Prepare an address we can use to handle this.
3132     SDValue HiDesc = DAG.getTargetExternalSymbol(
3133         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3134     SDValue LoDesc = DAG.getTargetExternalSymbol(
3135         "_TLS_MODULE_BASE_", PtrVT,
3136         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3137
3138     // First argument to the descriptor call is the address of the descriptor
3139     // itself.
3140     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3141     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3142
3143     // The call needs a relocation too for linker relaxation. It doesn't make
3144     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3145     // the address.
3146     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3147                                                   AArch64II::MO_TLS);
3148
3149     // Now we can calculate the offset from TPIDR_EL0 to this module's
3150     // thread-local area.
3151     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3152
3153     // Now use :dtprel_whatever: operations to calculate this variable's offset
3154     // in its thread-storage area.
3155     SDValue HiVar = DAG.getTargetGlobalAddress(
3156         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3157     SDValue LoVar = DAG.getTargetGlobalAddress(
3158         GV, DL, MVT::i64, 0,
3159         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3160
3161     SDValue DTPOff =
3162         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3163                                    DAG.getTargetConstant(16, MVT::i32)),
3164                 0);
3165     DTPOff =
3166         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
3167                                    DAG.getTargetConstant(0, MVT::i32)),
3168                 0);
3169
3170     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
3171   } else if (Model == TLSModel::GeneralDynamic) {
3172     // Accesses used in this sequence go via the TLS descriptor which lives in
3173     // the GOT. Prepare an address we can use to handle this.
3174     SDValue HiDesc = DAG.getTargetGlobalAddress(
3175         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3176     SDValue LoDesc = DAG.getTargetGlobalAddress(
3177         GV, DL, PtrVT, 0,
3178         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3179
3180     // First argument to the descriptor call is the address of the descriptor
3181     // itself.
3182     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3183     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3184
3185     // The call needs a relocation too for linker relaxation. It doesn't make
3186     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3187     // the address.
3188     SDValue SymAddr =
3189         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3190
3191     // Finally we can make a call to calculate the offset from tpidr_el0.
3192     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3193   } else
3194     llvm_unreachable("Unsupported ELF TLS access model");
3195
3196   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3197 }
3198
3199 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3200                                                      SelectionDAG &DAG) const {
3201   if (Subtarget->isTargetDarwin())
3202     return LowerDarwinGlobalTLSAddress(Op, DAG);
3203   else if (Subtarget->isTargetELF())
3204     return LowerELFGlobalTLSAddress(Op, DAG);
3205
3206   llvm_unreachable("Unexpected platform trying to use TLS");
3207 }
3208 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3209   SDValue Chain = Op.getOperand(0);
3210   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3211   SDValue LHS = Op.getOperand(2);
3212   SDValue RHS = Op.getOperand(3);
3213   SDValue Dest = Op.getOperand(4);
3214   SDLoc dl(Op);
3215
3216   // Handle f128 first, since lowering it will result in comparing the return
3217   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3218   // is expecting to deal with.
3219   if (LHS.getValueType() == MVT::f128) {
3220     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3221
3222     // If softenSetCCOperands returned a scalar, we need to compare the result
3223     // against zero to select between true and false values.
3224     if (!RHS.getNode()) {
3225       RHS = DAG.getConstant(0, LHS.getValueType());
3226       CC = ISD::SETNE;
3227     }
3228   }
3229
3230   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3231   // instruction.
3232   unsigned Opc = LHS.getOpcode();
3233   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3234       cast<ConstantSDNode>(RHS)->isOne() &&
3235       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3236        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3237     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3238            "Unexpected condition code.");
3239     // Only lower legal XALUO ops.
3240     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3241       return SDValue();
3242
3243     // The actual operation with overflow check.
3244     AArch64CC::CondCode OFCC;
3245     SDValue Value, Overflow;
3246     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3247
3248     if (CC == ISD::SETNE)
3249       OFCC = getInvertedCondCode(OFCC);
3250     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3251
3252     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3253                        Overflow);
3254   }
3255
3256   if (LHS.getValueType().isInteger()) {
3257     assert((LHS.getValueType() == RHS.getValueType()) &&
3258            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3259
3260     // If the RHS of the comparison is zero, we can potentially fold this
3261     // to a specialized branch.
3262     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3263     if (RHSC && RHSC->getZExtValue() == 0) {
3264       if (CC == ISD::SETEQ) {
3265         // See if we can use a TBZ to fold in an AND as well.
3266         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3267         // out of bounds, a late MI-layer pass rewrites branches.
3268         // 403.gcc is an example that hits this case.
3269         if (LHS.getOpcode() == ISD::AND &&
3270             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3271             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3272           SDValue Test = LHS.getOperand(0);
3273           uint64_t Mask = LHS.getConstantOperandVal(1);
3274           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3275                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3276         }
3277
3278         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3279       } else if (CC == ISD::SETNE) {
3280         // See if we can use a TBZ to fold in an AND as well.
3281         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3282         // out of bounds, a late MI-layer pass rewrites branches.
3283         // 403.gcc is an example that hits this case.
3284         if (LHS.getOpcode() == ISD::AND &&
3285             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3286             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3287           SDValue Test = LHS.getOperand(0);
3288           uint64_t Mask = LHS.getConstantOperandVal(1);
3289           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3290                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3291         }
3292
3293         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3294       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3295         // Don't combine AND since emitComparison converts the AND to an ANDS
3296         // (a.k.a. TST) and the test in the test bit and branch instruction
3297         // becomes redundant.  This would also increase register pressure.
3298         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3299         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3300                            DAG.getConstant(Mask, MVT::i64), Dest);
3301       }
3302     }
3303     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3304         LHS.getOpcode() != ISD::AND) {
3305       // Don't combine AND since emitComparison converts the AND to an ANDS
3306       // (a.k.a. TST) and the test in the test bit and branch instruction
3307       // becomes redundant.  This would also increase register pressure.
3308       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3309       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3310                          DAG.getConstant(Mask, MVT::i64), Dest);
3311     }
3312
3313     SDValue CCVal;
3314     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3315     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3316                        Cmp);
3317   }
3318
3319   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3320
3321   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3322   // clean.  Some of them require two branches to implement.
3323   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3324   AArch64CC::CondCode CC1, CC2;
3325   changeFPCCToAArch64CC(CC, CC1, CC2);
3326   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3327   SDValue BR1 =
3328       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3329   if (CC2 != AArch64CC::AL) {
3330     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3331     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3332                        Cmp);
3333   }
3334
3335   return BR1;
3336 }
3337
3338 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3339                                               SelectionDAG &DAG) const {
3340   EVT VT = Op.getValueType();
3341   SDLoc DL(Op);
3342
3343   SDValue In1 = Op.getOperand(0);
3344   SDValue In2 = Op.getOperand(1);
3345   EVT SrcVT = In2.getValueType();
3346   if (SrcVT != VT) {
3347     if (SrcVT == MVT::f32 && VT == MVT::f64)
3348       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3349     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3350       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3351     else
3352       // FIXME: Src type is different, bail out for now. Can VT really be a
3353       // vector type?
3354       return SDValue();
3355   }
3356
3357   EVT VecVT;
3358   EVT EltVT;
3359   SDValue EltMask, VecVal1, VecVal2;
3360   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3361     EltVT = MVT::i32;
3362     VecVT = MVT::v4i32;
3363     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3364
3365     if (!VT.isVector()) {
3366       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3367                                           DAG.getUNDEF(VecVT), In1);
3368       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3369                                           DAG.getUNDEF(VecVT), In2);
3370     } else {
3371       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3372       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3373     }
3374   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3375     EltVT = MVT::i64;
3376     VecVT = MVT::v2i64;
3377
3378     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3379     // immediate moves cannot materialize that in a single instruction for
3380     // 64-bit elements. Instead, materialize zero and then negate it.
3381     EltMask = DAG.getConstant(0, EltVT);
3382
3383     if (!VT.isVector()) {
3384       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3385                                           DAG.getUNDEF(VecVT), In1);
3386       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3387                                           DAG.getUNDEF(VecVT), In2);
3388     } else {
3389       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3390       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3391     }
3392   } else {
3393     llvm_unreachable("Invalid type for copysign!");
3394   }
3395
3396   std::vector<SDValue> BuildVectorOps;
3397   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3398     BuildVectorOps.push_back(EltMask);
3399
3400   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3401
3402   // If we couldn't materialize the mask above, then the mask vector will be
3403   // the zero vector, and we need to negate it here.
3404   if (VT == MVT::f64 || VT == MVT::v2f64) {
3405     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3406     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3407     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3408   }
3409
3410   SDValue Sel =
3411       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3412
3413   if (VT == MVT::f32)
3414     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3415   else if (VT == MVT::f64)
3416     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3417   else
3418     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3419 }
3420
3421 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3422   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3423           Attribute::NoImplicitFloat))
3424     return SDValue();
3425
3426   if (!Subtarget->hasNEON())
3427     return SDValue();
3428
3429   // While there is no integer popcount instruction, it can
3430   // be more efficiently lowered to the following sequence that uses
3431   // AdvSIMD registers/instructions as long as the copies to/from
3432   // the AdvSIMD registers are cheap.
3433   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3434   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3435   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3436   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3437   SDValue Val = Op.getOperand(0);
3438   SDLoc DL(Op);
3439   EVT VT = Op.getValueType();
3440
3441   if (VT == MVT::i32)
3442     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3443   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3444
3445   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3446   SDValue UaddLV = DAG.getNode(
3447       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3448       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3449
3450   if (VT == MVT::i64)
3451     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3452   return UaddLV;
3453 }
3454
3455 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3456
3457   if (Op.getValueType().isVector())
3458     return LowerVSETCC(Op, DAG);
3459
3460   SDValue LHS = Op.getOperand(0);
3461   SDValue RHS = Op.getOperand(1);
3462   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3463   SDLoc dl(Op);
3464
3465   // We chose ZeroOrOneBooleanContents, so use zero and one.
3466   EVT VT = Op.getValueType();
3467   SDValue TVal = DAG.getConstant(1, VT);
3468   SDValue FVal = DAG.getConstant(0, VT);
3469
3470   // Handle f128 first, since one possible outcome is a normal integer
3471   // comparison which gets picked up by the next if statement.
3472   if (LHS.getValueType() == MVT::f128) {
3473     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3474
3475     // If softenSetCCOperands returned a scalar, use it.
3476     if (!RHS.getNode()) {
3477       assert(LHS.getValueType() == Op.getValueType() &&
3478              "Unexpected setcc expansion!");
3479       return LHS;
3480     }
3481   }
3482
3483   if (LHS.getValueType().isInteger()) {
3484     SDValue CCVal;
3485     SDValue Cmp =
3486         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3487
3488     // Note that we inverted the condition above, so we reverse the order of
3489     // the true and false operands here.  This will allow the setcc to be
3490     // matched to a single CSINC instruction.
3491     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3492   }
3493
3494   // Now we know we're dealing with FP values.
3495   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3496
3497   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3498   // and do the comparison.
3499   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3500
3501   AArch64CC::CondCode CC1, CC2;
3502   changeFPCCToAArch64CC(CC, CC1, CC2);
3503   if (CC2 == AArch64CC::AL) {
3504     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3505     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3506
3507     // Note that we inverted the condition above, so we reverse the order of
3508     // the true and false operands here.  This will allow the setcc to be
3509     // matched to a single CSINC instruction.
3510     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3511   } else {
3512     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3513     // totally clean.  Some of them require two CSELs to implement.  As is in
3514     // this case, we emit the first CSEL and then emit a second using the output
3515     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3516
3517     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3518     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3519     SDValue CS1 =
3520         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3521
3522     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3523     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3524   }
3525 }
3526
3527 /// A SELECT_CC operation is really some kind of max or min if both values being
3528 /// compared are, in some sense, equal to the results in either case. However,
3529 /// it is permissible to compare f32 values and produce directly extended f64
3530 /// values.
3531 ///
3532 /// Extending the comparison operands would also be allowed, but is less likely
3533 /// to happen in practice since their use is right here. Note that truncate
3534 /// operations would *not* be semantically equivalent.
3535 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3536   if (Cmp == Result)
3537     return true;
3538
3539   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3540   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3541   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3542       Result.getValueType() == MVT::f64) {
3543     bool Lossy;
3544     APFloat CmpVal = CCmp->getValueAPF();
3545     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3546     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3547   }
3548
3549   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3550 }
3551
3552 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3553                                            SelectionDAG &DAG) const {
3554   SDValue CC = Op->getOperand(0);
3555   SDValue TVal = Op->getOperand(1);
3556   SDValue FVal = Op->getOperand(2);
3557   SDLoc DL(Op);
3558
3559   unsigned Opc = CC.getOpcode();
3560   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3561   // instruction.
3562   if (CC.getResNo() == 1 &&
3563       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3564        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3565     // Only lower legal XALUO ops.
3566     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3567       return SDValue();
3568
3569     AArch64CC::CondCode OFCC;
3570     SDValue Value, Overflow;
3571     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3572     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3573
3574     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3575                        CCVal, Overflow);
3576   }
3577
3578   if (CC.getOpcode() == ISD::SETCC)
3579     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3580                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3581   else
3582     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3583                            FVal, ISD::SETNE);
3584 }
3585
3586 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3587                                               SelectionDAG &DAG) const {
3588   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3589   SDValue LHS = Op.getOperand(0);
3590   SDValue RHS = Op.getOperand(1);
3591   SDValue TVal = Op.getOperand(2);
3592   SDValue FVal = Op.getOperand(3);
3593   SDLoc dl(Op);
3594
3595   // Handle f128 first, because it will result in a comparison of some RTLIB
3596   // call result against zero.
3597   if (LHS.getValueType() == MVT::f128) {
3598     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3599
3600     // If softenSetCCOperands returned a scalar, we need to compare the result
3601     // against zero to select between true and false values.
3602     if (!RHS.getNode()) {
3603       RHS = DAG.getConstant(0, LHS.getValueType());
3604       CC = ISD::SETNE;
3605     }
3606   }
3607
3608   // Handle integers first.
3609   if (LHS.getValueType().isInteger()) {
3610     assert((LHS.getValueType() == RHS.getValueType()) &&
3611            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3612
3613     unsigned Opcode = AArch64ISD::CSEL;
3614
3615     // If both the TVal and the FVal are constants, see if we can swap them in
3616     // order to for a CSINV or CSINC out of them.
3617     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3618     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3619
3620     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3621       std::swap(TVal, FVal);
3622       std::swap(CTVal, CFVal);
3623       CC = ISD::getSetCCInverse(CC, true);
3624     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3625       std::swap(TVal, FVal);
3626       std::swap(CTVal, CFVal);
3627       CC = ISD::getSetCCInverse(CC, true);
3628     } else if (TVal.getOpcode() == ISD::XOR) {
3629       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3630       // with a CSINV rather than a CSEL.
3631       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3632
3633       if (CVal && CVal->isAllOnesValue()) {
3634         std::swap(TVal, FVal);
3635         std::swap(CTVal, CFVal);
3636         CC = ISD::getSetCCInverse(CC, true);
3637       }
3638     } else if (TVal.getOpcode() == ISD::SUB) {
3639       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3640       // that we can match with a CSNEG rather than a CSEL.
3641       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3642
3643       if (CVal && CVal->isNullValue()) {
3644         std::swap(TVal, FVal);
3645         std::swap(CTVal, CFVal);
3646         CC = ISD::getSetCCInverse(CC, true);
3647       }
3648     } else if (CTVal && CFVal) {
3649       const int64_t TrueVal = CTVal->getSExtValue();
3650       const int64_t FalseVal = CFVal->getSExtValue();
3651       bool Swap = false;
3652
3653       // If both TVal and FVal are constants, see if FVal is the
3654       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3655       // instead of a CSEL in that case.
3656       if (TrueVal == ~FalseVal) {
3657         Opcode = AArch64ISD::CSINV;
3658       } else if (TrueVal == -FalseVal) {
3659         Opcode = AArch64ISD::CSNEG;
3660       } else if (TVal.getValueType() == MVT::i32) {
3661         // If our operands are only 32-bit wide, make sure we use 32-bit
3662         // arithmetic for the check whether we can use CSINC. This ensures that
3663         // the addition in the check will wrap around properly in case there is
3664         // an overflow (which would not be the case if we do the check with
3665         // 64-bit arithmetic).
3666         const uint32_t TrueVal32 = CTVal->getZExtValue();
3667         const uint32_t FalseVal32 = CFVal->getZExtValue();
3668
3669         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3670           Opcode = AArch64ISD::CSINC;
3671
3672           if (TrueVal32 > FalseVal32) {
3673             Swap = true;
3674           }
3675         }
3676         // 64-bit check whether we can use CSINC.
3677       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3678         Opcode = AArch64ISD::CSINC;
3679
3680         if (TrueVal > FalseVal) {
3681           Swap = true;
3682         }
3683       }
3684
3685       // Swap TVal and FVal if necessary.
3686       if (Swap) {
3687         std::swap(TVal, FVal);
3688         std::swap(CTVal, CFVal);
3689         CC = ISD::getSetCCInverse(CC, true);
3690       }
3691
3692       if (Opcode != AArch64ISD::CSEL) {
3693         // Drop FVal since we can get its value by simply inverting/negating
3694         // TVal.
3695         FVal = TVal;
3696       }
3697     }
3698
3699     SDValue CCVal;
3700     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3701
3702     EVT VT = Op.getValueType();
3703     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3704   }
3705
3706   // Now we know we're dealing with FP values.
3707   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3708   assert(LHS.getValueType() == RHS.getValueType());
3709   EVT VT = Op.getValueType();
3710
3711   // Try to match this select into a max/min operation, which have dedicated
3712   // opcode in the instruction set.
3713   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3714   // in no-NaNs mode.
3715   if (getTargetMachine().Options.NoNaNsFPMath) {
3716     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3717     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3718         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3719       CC = ISD::getSetCCSwappedOperands(CC);
3720       std::swap(MinMaxLHS, MinMaxRHS);
3721     }
3722
3723     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3724         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3725       switch (CC) {
3726       default:
3727         break;
3728       case ISD::SETGT:
3729       case ISD::SETGE:
3730       case ISD::SETUGT:
3731       case ISD::SETUGE:
3732       case ISD::SETOGT:
3733       case ISD::SETOGE:
3734         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3735         break;
3736       case ISD::SETLT:
3737       case ISD::SETLE:
3738       case ISD::SETULT:
3739       case ISD::SETULE:
3740       case ISD::SETOLT:
3741       case ISD::SETOLE:
3742         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3743         break;
3744       }
3745     }
3746   }
3747
3748   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3749   // and do the comparison.
3750   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3751
3752   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3753   // clean.  Some of them require two CSELs to implement.
3754   AArch64CC::CondCode CC1, CC2;
3755   changeFPCCToAArch64CC(CC, CC1, CC2);
3756   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3757   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3758
3759   // If we need a second CSEL, emit it, using the output of the first as the
3760   // RHS.  We're effectively OR'ing the two CC's together.
3761   if (CC2 != AArch64CC::AL) {
3762     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3763     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3764   }
3765
3766   // Otherwise, return the output of the first CSEL.
3767   return CS1;
3768 }
3769
3770 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3771                                               SelectionDAG &DAG) const {
3772   // Jump table entries as PC relative offsets. No additional tweaking
3773   // is necessary here. Just get the address of the jump table.
3774   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3775   EVT PtrVT = getPointerTy();
3776   SDLoc DL(Op);
3777
3778   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3779       !Subtarget->isTargetMachO()) {
3780     const unsigned char MO_NC = AArch64II::MO_NC;
3781     return DAG.getNode(
3782         AArch64ISD::WrapperLarge, DL, PtrVT,
3783         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3784         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3785         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3786         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3787                                AArch64II::MO_G0 | MO_NC));
3788   }
3789
3790   SDValue Hi =
3791       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3792   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3793                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3794   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3795   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3796 }
3797
3798 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3799                                                  SelectionDAG &DAG) const {
3800   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3801   EVT PtrVT = getPointerTy();
3802   SDLoc DL(Op);
3803
3804   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3805     // Use the GOT for the large code model on iOS.
3806     if (Subtarget->isTargetMachO()) {
3807       SDValue GotAddr = DAG.getTargetConstantPool(
3808           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3809           AArch64II::MO_GOT);
3810       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3811     }
3812
3813     const unsigned char MO_NC = AArch64II::MO_NC;
3814     return DAG.getNode(
3815         AArch64ISD::WrapperLarge, DL, PtrVT,
3816         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3817                                   CP->getOffset(), AArch64II::MO_G3),
3818         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3819                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3820         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3821                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3822         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3823                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3824   } else {
3825     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3826     // ELF, the only valid one on Darwin.
3827     SDValue Hi =
3828         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3829                                   CP->getOffset(), AArch64II::MO_PAGE);
3830     SDValue Lo = DAG.getTargetConstantPool(
3831         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3832         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3833
3834     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3835     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3836   }
3837 }
3838
3839 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3840                                                SelectionDAG &DAG) const {
3841   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3842   EVT PtrVT = getPointerTy();
3843   SDLoc DL(Op);
3844   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3845       !Subtarget->isTargetMachO()) {
3846     const unsigned char MO_NC = AArch64II::MO_NC;
3847     return DAG.getNode(
3848         AArch64ISD::WrapperLarge, DL, PtrVT,
3849         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3850         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3851         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3852         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3853   } else {
3854     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3855     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3856                                                              AArch64II::MO_NC);
3857     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3858     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3859   }
3860 }
3861
3862 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3863                                                  SelectionDAG &DAG) const {
3864   AArch64FunctionInfo *FuncInfo =
3865       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3866
3867   SDLoc DL(Op);
3868   SDValue FR =
3869       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3870   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3871   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3872                       MachinePointerInfo(SV), false, false, 0);
3873 }
3874
3875 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3876                                                 SelectionDAG &DAG) const {
3877   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3878   // Standard, section B.3.
3879   MachineFunction &MF = DAG.getMachineFunction();
3880   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3881   SDLoc DL(Op);
3882
3883   SDValue Chain = Op.getOperand(0);
3884   SDValue VAList = Op.getOperand(1);
3885   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3886   SmallVector<SDValue, 4> MemOps;
3887
3888   // void *__stack at offset 0
3889   SDValue Stack =
3890       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3891   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3892                                 MachinePointerInfo(SV), false, false, 8));
3893
3894   // void *__gr_top at offset 8
3895   int GPRSize = FuncInfo->getVarArgsGPRSize();
3896   if (GPRSize > 0) {
3897     SDValue GRTop, GRTopAddr;
3898
3899     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3900                             DAG.getConstant(8, getPointerTy()));
3901
3902     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3903     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3904                         DAG.getConstant(GPRSize, getPointerTy()));
3905
3906     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3907                                   MachinePointerInfo(SV, 8), false, false, 8));
3908   }
3909
3910   // void *__vr_top at offset 16
3911   int FPRSize = FuncInfo->getVarArgsFPRSize();
3912   if (FPRSize > 0) {
3913     SDValue VRTop, VRTopAddr;
3914     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3915                             DAG.getConstant(16, getPointerTy()));
3916
3917     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3918     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3919                         DAG.getConstant(FPRSize, getPointerTy()));
3920
3921     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3922                                   MachinePointerInfo(SV, 16), false, false, 8));
3923   }
3924
3925   // int __gr_offs at offset 24
3926   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3927                                    DAG.getConstant(24, getPointerTy()));
3928   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3929                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3930                                 false, 4));
3931
3932   // int __vr_offs at offset 28
3933   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3934                                    DAG.getConstant(28, getPointerTy()));
3935   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3936                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3937                                 false, 4));
3938
3939   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3940 }
3941
3942 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3943                                             SelectionDAG &DAG) const {
3944   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3945                                      : LowerAAPCS_VASTART(Op, DAG);
3946 }
3947
3948 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3949                                            SelectionDAG &DAG) const {
3950   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3951   // pointer.
3952   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3953   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3954   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3955
3956   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3957                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3958                        8, false, false, MachinePointerInfo(DestSV),
3959                        MachinePointerInfo(SrcSV));
3960 }
3961
3962 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3963   assert(Subtarget->isTargetDarwin() &&
3964          "automatic va_arg instruction only works on Darwin");
3965
3966   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3967   EVT VT = Op.getValueType();
3968   SDLoc DL(Op);
3969   SDValue Chain = Op.getOperand(0);
3970   SDValue Addr = Op.getOperand(1);
3971   unsigned Align = Op.getConstantOperandVal(3);
3972
3973   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3974                                MachinePointerInfo(V), false, false, false, 0);
3975   Chain = VAList.getValue(1);
3976
3977   if (Align > 8) {
3978     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3979     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3980                          DAG.getConstant(Align - 1, getPointerTy()));
3981     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3982                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3983   }
3984
3985   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3986   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3987
3988   // Scalar integer and FP values smaller than 64 bits are implicitly extended
3989   // up to 64 bits.  At the very least, we have to increase the striding of the
3990   // vaargs list to match this, and for FP values we need to introduce
3991   // FP_ROUND nodes as well.
3992   if (VT.isInteger() && !VT.isVector())
3993     ArgSize = 8;
3994   bool NeedFPTrunc = false;
3995   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
3996     ArgSize = 8;
3997     NeedFPTrunc = true;
3998   }
3999
4000   // Increment the pointer, VAList, to the next vaarg
4001   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4002                                DAG.getConstant(ArgSize, getPointerTy()));
4003   // Store the incremented VAList to the legalized pointer
4004   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4005                                  false, false, 0);
4006
4007   // Load the actual argument out of the pointer VAList
4008   if (NeedFPTrunc) {
4009     // Load the value as an f64.
4010     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4011                                  MachinePointerInfo(), false, false, false, 0);
4012     // Round the value down to an f32.
4013     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4014                                    DAG.getIntPtrConstant(1));
4015     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4016     // Merge the rounded value with the chain output of the load.
4017     return DAG.getMergeValues(Ops, DL);
4018   }
4019
4020   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4021                      false, false, 0);
4022 }
4023
4024 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4025                                               SelectionDAG &DAG) const {
4026   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4027   MFI->setFrameAddressIsTaken(true);
4028
4029   EVT VT = Op.getValueType();
4030   SDLoc DL(Op);
4031   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4032   SDValue FrameAddr =
4033       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4034   while (Depth--)
4035     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4036                             MachinePointerInfo(), false, false, false, 0);
4037   return FrameAddr;
4038 }
4039
4040 // FIXME? Maybe this could be a TableGen attribute on some registers and
4041 // this table could be generated automatically from RegInfo.
4042 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4043                                                   EVT VT) const {
4044   unsigned Reg = StringSwitch<unsigned>(RegName)
4045                        .Case("sp", AArch64::SP)
4046                        .Default(0);
4047   if (Reg)
4048     return Reg;
4049   report_fatal_error("Invalid register name global variable");
4050 }
4051
4052 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4053                                                SelectionDAG &DAG) const {
4054   MachineFunction &MF = DAG.getMachineFunction();
4055   MachineFrameInfo *MFI = MF.getFrameInfo();
4056   MFI->setReturnAddressIsTaken(true);
4057
4058   EVT VT = Op.getValueType();
4059   SDLoc DL(Op);
4060   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4061   if (Depth) {
4062     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4063     SDValue Offset = DAG.getConstant(8, getPointerTy());
4064     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4065                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4066                        MachinePointerInfo(), false, false, false, 0);
4067   }
4068
4069   // Return LR, which contains the return address. Mark it an implicit live-in.
4070   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4071   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4072 }
4073
4074 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4075 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4076 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4077                                                     SelectionDAG &DAG) const {
4078   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4079   EVT VT = Op.getValueType();
4080   unsigned VTBits = VT.getSizeInBits();
4081   SDLoc dl(Op);
4082   SDValue ShOpLo = Op.getOperand(0);
4083   SDValue ShOpHi = Op.getOperand(1);
4084   SDValue ShAmt = Op.getOperand(2);
4085   SDValue ARMcc;
4086   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4087
4088   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4089
4090   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4091                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4092   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4093   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4094                                    DAG.getConstant(VTBits, MVT::i64));
4095   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4096
4097   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4098                                ISD::SETGE, dl, DAG);
4099   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4100
4101   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4102   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4103   SDValue Lo =
4104       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4105
4106   // AArch64 shifts larger than the register width are wrapped rather than
4107   // clamped, so we can't just emit "hi >> x".
4108   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4109   SDValue TrueValHi = Opc == ISD::SRA
4110                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4111                                         DAG.getConstant(VTBits - 1, MVT::i64))
4112                           : DAG.getConstant(0, VT);
4113   SDValue Hi =
4114       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4115
4116   SDValue Ops[2] = { Lo, Hi };
4117   return DAG.getMergeValues(Ops, dl);
4118 }
4119
4120 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4121 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4122 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4123                                                  SelectionDAG &DAG) const {
4124   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4125   EVT VT = Op.getValueType();
4126   unsigned VTBits = VT.getSizeInBits();
4127   SDLoc dl(Op);
4128   SDValue ShOpLo = Op.getOperand(0);
4129   SDValue ShOpHi = Op.getOperand(1);
4130   SDValue ShAmt = Op.getOperand(2);
4131   SDValue ARMcc;
4132
4133   assert(Op.getOpcode() == ISD::SHL_PARTS);
4134   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4135                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4136   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4137   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4138                                    DAG.getConstant(VTBits, MVT::i64));
4139   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4140   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4141
4142   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4143
4144   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4145                                ISD::SETGE, dl, DAG);
4146   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4147   SDValue Hi =
4148       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4149
4150   // AArch64 shifts of larger than register sizes are wrapped rather than
4151   // clamped, so we can't just emit "lo << a" if a is too big.
4152   SDValue TrueValLo = DAG.getConstant(0, VT);
4153   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4154   SDValue Lo =
4155       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4156
4157   SDValue Ops[2] = { Lo, Hi };
4158   return DAG.getMergeValues(Ops, dl);
4159 }
4160
4161 bool AArch64TargetLowering::isOffsetFoldingLegal(
4162     const GlobalAddressSDNode *GA) const {
4163   // The AArch64 target doesn't support folding offsets into global addresses.
4164   return false;
4165 }
4166
4167 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4168   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4169   // FIXME: We should be able to handle f128 as well with a clever lowering.
4170   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4171     return true;
4172
4173   if (VT == MVT::f64)
4174     return AArch64_AM::getFP64Imm(Imm) != -1;
4175   else if (VT == MVT::f32)
4176     return AArch64_AM::getFP32Imm(Imm) != -1;
4177   return false;
4178 }
4179
4180 //===----------------------------------------------------------------------===//
4181 //                          AArch64 Optimization Hooks
4182 //===----------------------------------------------------------------------===//
4183
4184 //===----------------------------------------------------------------------===//
4185 //                          AArch64 Inline Assembly Support
4186 //===----------------------------------------------------------------------===//
4187
4188 // Table of Constraints
4189 // TODO: This is the current set of constraints supported by ARM for the
4190 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4191 //
4192 // r - A general register
4193 // w - An FP/SIMD register of some size in the range v0-v31
4194 // x - An FP/SIMD register of some size in the range v0-v15
4195 // I - Constant that can be used with an ADD instruction
4196 // J - Constant that can be used with a SUB instruction
4197 // K - Constant that can be used with a 32-bit logical instruction
4198 // L - Constant that can be used with a 64-bit logical instruction
4199 // M - Constant that can be used as a 32-bit MOV immediate
4200 // N - Constant that can be used as a 64-bit MOV immediate
4201 // Q - A memory reference with base register and no offset
4202 // S - A symbolic address
4203 // Y - Floating point constant zero
4204 // Z - Integer constant zero
4205 //
4206 //   Note that general register operands will be output using their 64-bit x
4207 // register name, whatever the size of the variable, unless the asm operand
4208 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4209 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4210 // %q modifier.
4211
4212 /// getConstraintType - Given a constraint letter, return the type of
4213 /// constraint it is for this target.
4214 AArch64TargetLowering::ConstraintType
4215 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4216   if (Constraint.size() == 1) {
4217     switch (Constraint[0]) {
4218     default:
4219       break;
4220     case 'z':
4221       return C_Other;
4222     case 'x':
4223     case 'w':
4224       return C_RegisterClass;
4225     // An address with a single base register. Due to the way we
4226     // currently handle addresses it is the same as 'r'.
4227     case 'Q':
4228       return C_Memory;
4229     }
4230   }
4231   return TargetLowering::getConstraintType(Constraint);
4232 }
4233
4234 /// Examine constraint type and operand type and determine a weight value.
4235 /// This object must already have been set up with the operand type
4236 /// and the current alternative constraint selected.
4237 TargetLowering::ConstraintWeight
4238 AArch64TargetLowering::getSingleConstraintMatchWeight(
4239     AsmOperandInfo &info, const char *constraint) const {
4240   ConstraintWeight weight = CW_Invalid;
4241   Value *CallOperandVal = info.CallOperandVal;
4242   // If we don't have a value, we can't do a match,
4243   // but allow it at the lowest weight.
4244   if (!CallOperandVal)
4245     return CW_Default;
4246   Type *type = CallOperandVal->getType();
4247   // Look at the constraint type.
4248   switch (*constraint) {
4249   default:
4250     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4251     break;
4252   case 'x':
4253   case 'w':
4254     if (type->isFloatingPointTy() || type->isVectorTy())
4255       weight = CW_Register;
4256     break;
4257   case 'z':
4258     weight = CW_Constant;
4259     break;
4260   }
4261   return weight;
4262 }
4263
4264 std::pair<unsigned, const TargetRegisterClass *>
4265 AArch64TargetLowering::getRegForInlineAsmConstraint(
4266     const std::string &Constraint, MVT VT) const {
4267   if (Constraint.size() == 1) {
4268     switch (Constraint[0]) {
4269     case 'r':
4270       if (VT.getSizeInBits() == 64)
4271         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4272       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4273     case 'w':
4274       if (VT == MVT::f32)
4275         return std::make_pair(0U, &AArch64::FPR32RegClass);
4276       if (VT.getSizeInBits() == 64)
4277         return std::make_pair(0U, &AArch64::FPR64RegClass);
4278       if (VT.getSizeInBits() == 128)
4279         return std::make_pair(0U, &AArch64::FPR128RegClass);
4280       break;
4281     // The instructions that this constraint is designed for can
4282     // only take 128-bit registers so just use that regclass.
4283     case 'x':
4284       if (VT.getSizeInBits() == 128)
4285         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4286       break;
4287     }
4288   }
4289   if (StringRef("{cc}").equals_lower(Constraint))
4290     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4291
4292   // Use the default implementation in TargetLowering to convert the register
4293   // constraint into a member of a register class.
4294   std::pair<unsigned, const TargetRegisterClass *> Res;
4295   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4296
4297   // Not found as a standard register?
4298   if (!Res.second) {
4299     unsigned Size = Constraint.size();
4300     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4301         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4302       const std::string Reg =
4303           std::string(&Constraint[2], &Constraint[Size - 1]);
4304       int RegNo = atoi(Reg.c_str());
4305       if (RegNo >= 0 && RegNo <= 31) {
4306         // v0 - v31 are aliases of q0 - q31.
4307         // By default we'll emit v0-v31 for this unless there's a modifier where
4308         // we'll emit the correct register as well.
4309         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4310         Res.second = &AArch64::FPR128RegClass;
4311       }
4312     }
4313   }
4314
4315   return Res;
4316 }
4317
4318 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4319 /// vector.  If it is invalid, don't add anything to Ops.
4320 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4321     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4322     SelectionDAG &DAG) const {
4323   SDValue Result;
4324
4325   // Currently only support length 1 constraints.
4326   if (Constraint.length() != 1)
4327     return;
4328
4329   char ConstraintLetter = Constraint[0];
4330   switch (ConstraintLetter) {
4331   default:
4332     break;
4333
4334   // This set of constraints deal with valid constants for various instructions.
4335   // Validate and return a target constant for them if we can.
4336   case 'z': {
4337     // 'z' maps to xzr or wzr so it needs an input of 0.
4338     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4339     if (!C || C->getZExtValue() != 0)
4340       return;
4341
4342     if (Op.getValueType() == MVT::i64)
4343       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4344     else
4345       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4346     break;
4347   }
4348
4349   case 'I':
4350   case 'J':
4351   case 'K':
4352   case 'L':
4353   case 'M':
4354   case 'N':
4355     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4356     if (!C)
4357       return;
4358
4359     // Grab the value and do some validation.
4360     uint64_t CVal = C->getZExtValue();
4361     switch (ConstraintLetter) {
4362     // The I constraint applies only to simple ADD or SUB immediate operands:
4363     // i.e. 0 to 4095 with optional shift by 12
4364     // The J constraint applies only to ADD or SUB immediates that would be
4365     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4366     // instruction [or vice versa], in other words -1 to -4095 with optional
4367     // left shift by 12.
4368     case 'I':
4369       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4370         break;
4371       return;
4372     case 'J': {
4373       uint64_t NVal = -C->getSExtValue();
4374       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4375         CVal = C->getSExtValue();
4376         break;
4377       }
4378       return;
4379     }
4380     // The K and L constraints apply *only* to logical immediates, including
4381     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4382     // been removed and MOV should be used). So these constraints have to
4383     // distinguish between bit patterns that are valid 32-bit or 64-bit
4384     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4385     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4386     // versa.
4387     case 'K':
4388       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4389         break;
4390       return;
4391     case 'L':
4392       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4393         break;
4394       return;
4395     // The M and N constraints are a superset of K and L respectively, for use
4396     // with the MOV (immediate) alias. As well as the logical immediates they
4397     // also match 32 or 64-bit immediates that can be loaded either using a
4398     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4399     // (M) or 64-bit 0x1234000000000000 (N) etc.
4400     // As a note some of this code is liberally stolen from the asm parser.
4401     case 'M': {
4402       if (!isUInt<32>(CVal))
4403         return;
4404       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4405         break;
4406       if ((CVal & 0xFFFF) == CVal)
4407         break;
4408       if ((CVal & 0xFFFF0000ULL) == CVal)
4409         break;
4410       uint64_t NCVal = ~(uint32_t)CVal;
4411       if ((NCVal & 0xFFFFULL) == NCVal)
4412         break;
4413       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4414         break;
4415       return;
4416     }
4417     case 'N': {
4418       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4419         break;
4420       if ((CVal & 0xFFFFULL) == CVal)
4421         break;
4422       if ((CVal & 0xFFFF0000ULL) == CVal)
4423         break;
4424       if ((CVal & 0xFFFF00000000ULL) == CVal)
4425         break;
4426       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4427         break;
4428       uint64_t NCVal = ~CVal;
4429       if ((NCVal & 0xFFFFULL) == NCVal)
4430         break;
4431       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4432         break;
4433       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4434         break;
4435       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4436         break;
4437       return;
4438     }
4439     default:
4440       return;
4441     }
4442
4443     // All assembler immediates are 64-bit integers.
4444     Result = DAG.getTargetConstant(CVal, MVT::i64);
4445     break;
4446   }
4447
4448   if (Result.getNode()) {
4449     Ops.push_back(Result);
4450     return;
4451   }
4452
4453   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4454 }
4455
4456 //===----------------------------------------------------------------------===//
4457 //                     AArch64 Advanced SIMD Support
4458 //===----------------------------------------------------------------------===//
4459
4460 /// WidenVector - Given a value in the V64 register class, produce the
4461 /// equivalent value in the V128 register class.
4462 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4463   EVT VT = V64Reg.getValueType();
4464   unsigned NarrowSize = VT.getVectorNumElements();
4465   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4466   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4467   SDLoc DL(V64Reg);
4468
4469   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4470                      V64Reg, DAG.getConstant(0, MVT::i32));
4471 }
4472
4473 /// getExtFactor - Determine the adjustment factor for the position when
4474 /// generating an "extract from vector registers" instruction.
4475 static unsigned getExtFactor(SDValue &V) {
4476   EVT EltType = V.getValueType().getVectorElementType();
4477   return EltType.getSizeInBits() / 8;
4478 }
4479
4480 /// NarrowVector - Given a value in the V128 register class, produce the
4481 /// equivalent value in the V64 register class.
4482 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4483   EVT VT = V128Reg.getValueType();
4484   unsigned WideSize = VT.getVectorNumElements();
4485   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4486   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4487   SDLoc DL(V128Reg);
4488
4489   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4490 }
4491
4492 // Gather data to see if the operation can be modelled as a
4493 // shuffle in combination with VEXTs.
4494 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4495                                                   SelectionDAG &DAG) const {
4496   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4497   SDLoc dl(Op);
4498   EVT VT = Op.getValueType();
4499   unsigned NumElts = VT.getVectorNumElements();
4500
4501   struct ShuffleSourceInfo {
4502     SDValue Vec;
4503     unsigned MinElt;
4504     unsigned MaxElt;
4505
4506     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4507     // be compatible with the shuffle we intend to construct. As a result
4508     // ShuffleVec will be some sliding window into the original Vec.
4509     SDValue ShuffleVec;
4510
4511     // Code should guarantee that element i in Vec starts at element "WindowBase
4512     // + i * WindowScale in ShuffleVec".
4513     int WindowBase;
4514     int WindowScale;
4515
4516     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4517     ShuffleSourceInfo(SDValue Vec)
4518         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4519           WindowScale(1) {}
4520   };
4521
4522   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4523   // node.
4524   SmallVector<ShuffleSourceInfo, 2> Sources;
4525   for (unsigned i = 0; i < NumElts; ++i) {
4526     SDValue V = Op.getOperand(i);
4527     if (V.getOpcode() == ISD::UNDEF)
4528       continue;
4529     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4530       // A shuffle can only come from building a vector from various
4531       // elements of other vectors.
4532       return SDValue();
4533     }
4534
4535     // Add this element source to the list if it's not already there.
4536     SDValue SourceVec = V.getOperand(0);
4537     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4538     if (Source == Sources.end())
4539       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4540
4541     // Update the minimum and maximum lane number seen.
4542     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4543     Source->MinElt = std::min(Source->MinElt, EltNo);
4544     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4545   }
4546
4547   // Currently only do something sane when at most two source vectors
4548   // are involved.
4549   if (Sources.size() > 2)
4550     return SDValue();
4551
4552   // Find out the smallest element size among result and two sources, and use
4553   // it as element size to build the shuffle_vector.
4554   EVT SmallestEltTy = VT.getVectorElementType();
4555   for (auto &Source : Sources) {
4556     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4557     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4558       SmallestEltTy = SrcEltTy;
4559     }
4560   }
4561   unsigned ResMultiplier =
4562       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4563   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4564   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4565
4566   // If the source vector is too wide or too narrow, we may nevertheless be able
4567   // to construct a compatible shuffle either by concatenating it with UNDEF or
4568   // extracting a suitable range of elements.
4569   for (auto &Src : Sources) {
4570     EVT SrcVT = Src.ShuffleVec.getValueType();
4571
4572     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4573       continue;
4574
4575     // This stage of the search produces a source with the same element type as
4576     // the original, but with a total width matching the BUILD_VECTOR output.
4577     EVT EltVT = SrcVT.getVectorElementType();
4578     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4579     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4580
4581     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4582       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4583       // We can pad out the smaller vector for free, so if it's part of a
4584       // shuffle...
4585       Src.ShuffleVec =
4586           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4587                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4588       continue;
4589     }
4590
4591     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4592
4593     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4594       // Span too large for a VEXT to cope
4595       return SDValue();
4596     }
4597
4598     if (Src.MinElt >= NumSrcElts) {
4599       // The extraction can just take the second half
4600       Src.ShuffleVec =
4601           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4602                       DAG.getConstant(NumSrcElts, MVT::i64));
4603       Src.WindowBase = -NumSrcElts;
4604     } else if (Src.MaxElt < NumSrcElts) {
4605       // The extraction can just take the first half
4606       Src.ShuffleVec =
4607           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4608                       DAG.getConstant(0, MVT::i64));
4609     } else {
4610       // An actual VEXT is needed
4611       SDValue VEXTSrc1 =
4612           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4613                       DAG.getConstant(0, MVT::i64));
4614       SDValue VEXTSrc2 =
4615           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4616                       DAG.getConstant(NumSrcElts, MVT::i64));
4617       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4618
4619       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4620                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4621       Src.WindowBase = -Src.MinElt;
4622     }
4623   }
4624
4625   // Another possible incompatibility occurs from the vector element types. We
4626   // can fix this by bitcasting the source vectors to the same type we intend
4627   // for the shuffle.
4628   for (auto &Src : Sources) {
4629     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4630     if (SrcEltTy == SmallestEltTy)
4631       continue;
4632     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4633     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4634     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4635     Src.WindowBase *= Src.WindowScale;
4636   }
4637
4638   // Final sanity check before we try to actually produce a shuffle.
4639   DEBUG(
4640     for (auto Src : Sources)
4641       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4642   );
4643
4644   // The stars all align, our next step is to produce the mask for the shuffle.
4645   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4646   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4647   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4648     SDValue Entry = Op.getOperand(i);
4649     if (Entry.getOpcode() == ISD::UNDEF)
4650       continue;
4651
4652     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4653     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4654
4655     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4656     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4657     // segment.
4658     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4659     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4660                                VT.getVectorElementType().getSizeInBits());
4661     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4662
4663     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4664     // starting at the appropriate offset.
4665     int *LaneMask = &Mask[i * ResMultiplier];
4666
4667     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4668     ExtractBase += NumElts * (Src - Sources.begin());
4669     for (int j = 0; j < LanesDefined; ++j)
4670       LaneMask[j] = ExtractBase + j;
4671   }
4672
4673   // Final check before we try to produce nonsense...
4674   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4675     return SDValue();
4676
4677   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4678   for (unsigned i = 0; i < Sources.size(); ++i)
4679     ShuffleOps[i] = Sources[i].ShuffleVec;
4680
4681   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4682                                          ShuffleOps[1], &Mask[0]);
4683   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4684 }
4685
4686 // check if an EXT instruction can handle the shuffle mask when the
4687 // vector sources of the shuffle are the same.
4688 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4689   unsigned NumElts = VT.getVectorNumElements();
4690
4691   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4692   if (M[0] < 0)
4693     return false;
4694
4695   Imm = M[0];
4696
4697   // If this is a VEXT shuffle, the immediate value is the index of the first
4698   // element.  The other shuffle indices must be the successive elements after
4699   // the first one.
4700   unsigned ExpectedElt = Imm;
4701   for (unsigned i = 1; i < NumElts; ++i) {
4702     // Increment the expected index.  If it wraps around, just follow it
4703     // back to index zero and keep going.
4704     ++ExpectedElt;
4705     if (ExpectedElt == NumElts)
4706       ExpectedElt = 0;
4707
4708     if (M[i] < 0)
4709       continue; // ignore UNDEF indices
4710     if (ExpectedElt != static_cast<unsigned>(M[i]))
4711       return false;
4712   }
4713
4714   return true;
4715 }
4716
4717 // check if an EXT instruction can handle the shuffle mask when the
4718 // vector sources of the shuffle are different.
4719 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4720                       unsigned &Imm) {
4721   // Look for the first non-undef element.
4722   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4723       [](int Elt) {return Elt >= 0;});
4724
4725   // Benefit form APInt to handle overflow when calculating expected element.
4726   unsigned NumElts = VT.getVectorNumElements();
4727   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4728   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4729   // The following shuffle indices must be the successive elements after the
4730   // first real element.
4731   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4732       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4733   if (FirstWrongElt != M.end())
4734     return false;
4735
4736   // The index of an EXT is the first element if it is not UNDEF.
4737   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4738   // value of the first element.  E.g.
4739   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4740   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4741   // ExpectedElt is the last mask index plus 1.
4742   Imm = ExpectedElt.getZExtValue();
4743
4744   // There are two difference cases requiring to reverse input vectors.
4745   // For example, for vector <4 x i32> we have the following cases,
4746   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4747   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4748   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4749   // to reverse two input vectors.
4750   if (Imm < NumElts)
4751     ReverseEXT = true;
4752   else
4753     Imm -= NumElts;
4754
4755   return true;
4756 }
4757
4758 /// isREVMask - Check if a vector shuffle corresponds to a REV
4759 /// instruction with the specified blocksize.  (The order of the elements
4760 /// within each block of the vector is reversed.)
4761 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4762   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4763          "Only possible block sizes for REV are: 16, 32, 64");
4764
4765   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4766   if (EltSz == 64)
4767     return false;
4768
4769   unsigned NumElts = VT.getVectorNumElements();
4770   unsigned BlockElts = M[0] + 1;
4771   // If the first shuffle index is UNDEF, be optimistic.
4772   if (M[0] < 0)
4773     BlockElts = BlockSize / EltSz;
4774
4775   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4776     return false;
4777
4778   for (unsigned i = 0; i < NumElts; ++i) {
4779     if (M[i] < 0)
4780       continue; // ignore UNDEF indices
4781     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4782       return false;
4783   }
4784
4785   return true;
4786 }
4787
4788 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4789   unsigned NumElts = VT.getVectorNumElements();
4790   WhichResult = (M[0] == 0 ? 0 : 1);
4791   unsigned Idx = WhichResult * NumElts / 2;
4792   for (unsigned i = 0; i != NumElts; i += 2) {
4793     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4794         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4795       return false;
4796     Idx += 1;
4797   }
4798
4799   return true;
4800 }
4801
4802 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4803   unsigned NumElts = VT.getVectorNumElements();
4804   WhichResult = (M[0] == 0 ? 0 : 1);
4805   for (unsigned i = 0; i != NumElts; ++i) {
4806     if (M[i] < 0)
4807       continue; // ignore UNDEF indices
4808     if ((unsigned)M[i] != 2 * i + WhichResult)
4809       return false;
4810   }
4811
4812   return true;
4813 }
4814
4815 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4816   unsigned NumElts = VT.getVectorNumElements();
4817   WhichResult = (M[0] == 0 ? 0 : 1);
4818   for (unsigned i = 0; i < NumElts; i += 2) {
4819     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4820         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4821       return false;
4822   }
4823   return true;
4824 }
4825
4826 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4827 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4828 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4829 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4830   unsigned NumElts = VT.getVectorNumElements();
4831   WhichResult = (M[0] == 0 ? 0 : 1);
4832   unsigned Idx = WhichResult * NumElts / 2;
4833   for (unsigned i = 0; i != NumElts; i += 2) {
4834     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4835         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4836       return false;
4837     Idx += 1;
4838   }
4839
4840   return true;
4841 }
4842
4843 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4844 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4845 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4846 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4847   unsigned Half = VT.getVectorNumElements() / 2;
4848   WhichResult = (M[0] == 0 ? 0 : 1);
4849   for (unsigned j = 0; j != 2; ++j) {
4850     unsigned Idx = WhichResult;
4851     for (unsigned i = 0; i != Half; ++i) {
4852       int MIdx = M[i + j * Half];
4853       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4854         return false;
4855       Idx += 2;
4856     }
4857   }
4858
4859   return true;
4860 }
4861
4862 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4863 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4864 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4865 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4866   unsigned NumElts = VT.getVectorNumElements();
4867   WhichResult = (M[0] == 0 ? 0 : 1);
4868   for (unsigned i = 0; i < NumElts; i += 2) {
4869     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4870         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4871       return false;
4872   }
4873   return true;
4874 }
4875
4876 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4877                       bool &DstIsLeft, int &Anomaly) {
4878   if (M.size() != static_cast<size_t>(NumInputElements))
4879     return false;
4880
4881   int NumLHSMatch = 0, NumRHSMatch = 0;
4882   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4883
4884   for (int i = 0; i < NumInputElements; ++i) {
4885     if (M[i] == -1) {
4886       ++NumLHSMatch;
4887       ++NumRHSMatch;
4888       continue;
4889     }
4890
4891     if (M[i] == i)
4892       ++NumLHSMatch;
4893     else
4894       LastLHSMismatch = i;
4895
4896     if (M[i] == i + NumInputElements)
4897       ++NumRHSMatch;
4898     else
4899       LastRHSMismatch = i;
4900   }
4901
4902   if (NumLHSMatch == NumInputElements - 1) {
4903     DstIsLeft = true;
4904     Anomaly = LastLHSMismatch;
4905     return true;
4906   } else if (NumRHSMatch == NumInputElements - 1) {
4907     DstIsLeft = false;
4908     Anomaly = LastRHSMismatch;
4909     return true;
4910   }
4911
4912   return false;
4913 }
4914
4915 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4916   if (VT.getSizeInBits() != 128)
4917     return false;
4918
4919   unsigned NumElts = VT.getVectorNumElements();
4920
4921   for (int I = 0, E = NumElts / 2; I != E; I++) {
4922     if (Mask[I] != I)
4923       return false;
4924   }
4925
4926   int Offset = NumElts / 2;
4927   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4928     if (Mask[I] != I + SplitLHS * Offset)
4929       return false;
4930   }
4931
4932   return true;
4933 }
4934
4935 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4936   SDLoc DL(Op);
4937   EVT VT = Op.getValueType();
4938   SDValue V0 = Op.getOperand(0);
4939   SDValue V1 = Op.getOperand(1);
4940   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4941
4942   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4943       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4944     return SDValue();
4945
4946   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4947
4948   if (!isConcatMask(Mask, VT, SplitV0))
4949     return SDValue();
4950
4951   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4952                                 VT.getVectorNumElements() / 2);
4953   if (SplitV0) {
4954     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4955                      DAG.getConstant(0, MVT::i64));
4956   }
4957   if (V1.getValueType().getSizeInBits() == 128) {
4958     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4959                      DAG.getConstant(0, MVT::i64));
4960   }
4961   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4962 }
4963
4964 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4965 /// the specified operations to build the shuffle.
4966 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4967                                       SDValue RHS, SelectionDAG &DAG,
4968                                       SDLoc dl) {
4969   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4970   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4971   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4972
4973   enum {
4974     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4975     OP_VREV,
4976     OP_VDUP0,
4977     OP_VDUP1,
4978     OP_VDUP2,
4979     OP_VDUP3,
4980     OP_VEXT1,
4981     OP_VEXT2,
4982     OP_VEXT3,
4983     OP_VUZPL, // VUZP, left result
4984     OP_VUZPR, // VUZP, right result
4985     OP_VZIPL, // VZIP, left result
4986     OP_VZIPR, // VZIP, right result
4987     OP_VTRNL, // VTRN, left result
4988     OP_VTRNR  // VTRN, right result
4989   };
4990
4991   if (OpNum == OP_COPY) {
4992     if (LHSID == (1 * 9 + 2) * 9 + 3)
4993       return LHS;
4994     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
4995     return RHS;
4996   }
4997
4998   SDValue OpLHS, OpRHS;
4999   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5000   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5001   EVT VT = OpLHS.getValueType();
5002
5003   switch (OpNum) {
5004   default:
5005     llvm_unreachable("Unknown shuffle opcode!");
5006   case OP_VREV:
5007     // VREV divides the vector in half and swaps within the half.
5008     if (VT.getVectorElementType() == MVT::i32 ||
5009         VT.getVectorElementType() == MVT::f32)
5010       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5011     // vrev <4 x i16> -> REV32
5012     if (VT.getVectorElementType() == MVT::i16 ||
5013         VT.getVectorElementType() == MVT::f16)
5014       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5015     // vrev <4 x i8> -> REV16
5016     assert(VT.getVectorElementType() == MVT::i8);
5017     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5018   case OP_VDUP0:
5019   case OP_VDUP1:
5020   case OP_VDUP2:
5021   case OP_VDUP3: {
5022     EVT EltTy = VT.getVectorElementType();
5023     unsigned Opcode;
5024     if (EltTy == MVT::i8)
5025       Opcode = AArch64ISD::DUPLANE8;
5026     else if (EltTy == MVT::i16)
5027       Opcode = AArch64ISD::DUPLANE16;
5028     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5029       Opcode = AArch64ISD::DUPLANE32;
5030     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5031       Opcode = AArch64ISD::DUPLANE64;
5032     else
5033       llvm_unreachable("Invalid vector element type?");
5034
5035     if (VT.getSizeInBits() == 64)
5036       OpLHS = WidenVector(OpLHS, DAG);
5037     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
5038     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5039   }
5040   case OP_VEXT1:
5041   case OP_VEXT2:
5042   case OP_VEXT3: {
5043     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5044     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5045                        DAG.getConstant(Imm, MVT::i32));
5046   }
5047   case OP_VUZPL:
5048     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5049                        OpRHS);
5050   case OP_VUZPR:
5051     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5052                        OpRHS);
5053   case OP_VZIPL:
5054     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5055                        OpRHS);
5056   case OP_VZIPR:
5057     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5058                        OpRHS);
5059   case OP_VTRNL:
5060     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5061                        OpRHS);
5062   case OP_VTRNR:
5063     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5064                        OpRHS);
5065   }
5066 }
5067
5068 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5069                            SelectionDAG &DAG) {
5070   // Check to see if we can use the TBL instruction.
5071   SDValue V1 = Op.getOperand(0);
5072   SDValue V2 = Op.getOperand(1);
5073   SDLoc DL(Op);
5074
5075   EVT EltVT = Op.getValueType().getVectorElementType();
5076   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5077
5078   SmallVector<SDValue, 8> TBLMask;
5079   for (int Val : ShuffleMask) {
5080     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5081       unsigned Offset = Byte + Val * BytesPerElt;
5082       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
5083     }
5084   }
5085
5086   MVT IndexVT = MVT::v8i8;
5087   unsigned IndexLen = 8;
5088   if (Op.getValueType().getSizeInBits() == 128) {
5089     IndexVT = MVT::v16i8;
5090     IndexLen = 16;
5091   }
5092
5093   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5094   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5095
5096   SDValue Shuffle;
5097   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5098     if (IndexLen == 8)
5099       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5100     Shuffle = DAG.getNode(
5101         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5102         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5103         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5104                     makeArrayRef(TBLMask.data(), IndexLen)));
5105   } else {
5106     if (IndexLen == 8) {
5107       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5108       Shuffle = DAG.getNode(
5109           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5110           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5111           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5112                       makeArrayRef(TBLMask.data(), IndexLen)));
5113     } else {
5114       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5115       // cannot currently represent the register constraints on the input
5116       // table registers.
5117       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5118       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5119       //                               &TBLMask[0], IndexLen));
5120       Shuffle = DAG.getNode(
5121           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5122           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
5123           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5124                       makeArrayRef(TBLMask.data(), IndexLen)));
5125     }
5126   }
5127   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5128 }
5129
5130 static unsigned getDUPLANEOp(EVT EltType) {
5131   if (EltType == MVT::i8)
5132     return AArch64ISD::DUPLANE8;
5133   if (EltType == MVT::i16 || EltType == MVT::f16)
5134     return AArch64ISD::DUPLANE16;
5135   if (EltType == MVT::i32 || EltType == MVT::f32)
5136     return AArch64ISD::DUPLANE32;
5137   if (EltType == MVT::i64 || EltType == MVT::f64)
5138     return AArch64ISD::DUPLANE64;
5139
5140   llvm_unreachable("Invalid vector element type?");
5141 }
5142
5143 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5144                                                    SelectionDAG &DAG) const {
5145   SDLoc dl(Op);
5146   EVT VT = Op.getValueType();
5147
5148   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5149
5150   // Convert shuffles that are directly supported on NEON to target-specific
5151   // DAG nodes, instead of keeping them as shuffles and matching them again
5152   // during code selection.  This is more efficient and avoids the possibility
5153   // of inconsistencies between legalization and selection.
5154   ArrayRef<int> ShuffleMask = SVN->getMask();
5155
5156   SDValue V1 = Op.getOperand(0);
5157   SDValue V2 = Op.getOperand(1);
5158
5159   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5160                                        V1.getValueType().getSimpleVT())) {
5161     int Lane = SVN->getSplatIndex();
5162     // If this is undef splat, generate it via "just" vdup, if possible.
5163     if (Lane == -1)
5164       Lane = 0;
5165
5166     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5167       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5168                          V1.getOperand(0));
5169     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5170     // constant. If so, we can just reference the lane's definition directly.
5171     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5172         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5173       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5174
5175     // Otherwise, duplicate from the lane of the input vector.
5176     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5177
5178     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5179     // to make a vector of the same size as this SHUFFLE. We can ignore the
5180     // extract entirely, and canonicalise the concat using WidenVector.
5181     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5182       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5183       V1 = V1.getOperand(0);
5184     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5185       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5186       Lane -= Idx * VT.getVectorNumElements() / 2;
5187       V1 = WidenVector(V1.getOperand(Idx), DAG);
5188     } else if (VT.getSizeInBits() == 64)
5189       V1 = WidenVector(V1, DAG);
5190
5191     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5192   }
5193
5194   if (isREVMask(ShuffleMask, VT, 64))
5195     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5196   if (isREVMask(ShuffleMask, VT, 32))
5197     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5198   if (isREVMask(ShuffleMask, VT, 16))
5199     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5200
5201   bool ReverseEXT = false;
5202   unsigned Imm;
5203   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5204     if (ReverseEXT)
5205       std::swap(V1, V2);
5206     Imm *= getExtFactor(V1);
5207     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5208                        DAG.getConstant(Imm, MVT::i32));
5209   } else if (V2->getOpcode() == ISD::UNDEF &&
5210              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5211     Imm *= getExtFactor(V1);
5212     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5213                        DAG.getConstant(Imm, MVT::i32));
5214   }
5215
5216   unsigned WhichResult;
5217   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5218     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5219     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5220   }
5221   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5222     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5223     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5224   }
5225   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5226     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5227     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5228   }
5229
5230   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5231     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5232     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5233   }
5234   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5235     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5236     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5237   }
5238   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5239     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5240     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5241   }
5242
5243   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5244   if (Concat.getNode())
5245     return Concat;
5246
5247   bool DstIsLeft;
5248   int Anomaly;
5249   int NumInputElements = V1.getValueType().getVectorNumElements();
5250   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5251     SDValue DstVec = DstIsLeft ? V1 : V2;
5252     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5253
5254     SDValue SrcVec = V1;
5255     int SrcLane = ShuffleMask[Anomaly];
5256     if (SrcLane >= NumInputElements) {
5257       SrcVec = V2;
5258       SrcLane -= VT.getVectorNumElements();
5259     }
5260     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5261
5262     EVT ScalarVT = VT.getVectorElementType();
5263
5264     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5265       ScalarVT = MVT::i32;
5266
5267     return DAG.getNode(
5268         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5269         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5270         DstLaneV);
5271   }
5272
5273   // If the shuffle is not directly supported and it has 4 elements, use
5274   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5275   unsigned NumElts = VT.getVectorNumElements();
5276   if (NumElts == 4) {
5277     unsigned PFIndexes[4];
5278     for (unsigned i = 0; i != 4; ++i) {
5279       if (ShuffleMask[i] < 0)
5280         PFIndexes[i] = 8;
5281       else
5282         PFIndexes[i] = ShuffleMask[i];
5283     }
5284
5285     // Compute the index in the perfect shuffle table.
5286     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5287                             PFIndexes[2] * 9 + PFIndexes[3];
5288     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5289     unsigned Cost = (PFEntry >> 30);
5290
5291     if (Cost <= 4)
5292       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5293   }
5294
5295   return GenerateTBL(Op, ShuffleMask, DAG);
5296 }
5297
5298 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5299                                APInt &UndefBits) {
5300   EVT VT = BVN->getValueType(0);
5301   APInt SplatBits, SplatUndef;
5302   unsigned SplatBitSize;
5303   bool HasAnyUndefs;
5304   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5305     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5306
5307     for (unsigned i = 0; i < NumSplats; ++i) {
5308       CnstBits <<= SplatBitSize;
5309       UndefBits <<= SplatBitSize;
5310       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5311       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5312     }
5313
5314     return true;
5315   }
5316
5317   return false;
5318 }
5319
5320 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5321                                               SelectionDAG &DAG) const {
5322   BuildVectorSDNode *BVN =
5323       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5324   SDValue LHS = Op.getOperand(0);
5325   SDLoc dl(Op);
5326   EVT VT = Op.getValueType();
5327
5328   if (!BVN)
5329     return Op;
5330
5331   APInt CnstBits(VT.getSizeInBits(), 0);
5332   APInt UndefBits(VT.getSizeInBits(), 0);
5333   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5334     // We only have BIC vector immediate instruction, which is and-not.
5335     CnstBits = ~CnstBits;
5336
5337     // We make use of a little bit of goto ickiness in order to avoid having to
5338     // duplicate the immediate matching logic for the undef toggled case.
5339     bool SecondTry = false;
5340   AttemptModImm:
5341
5342     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5343       CnstBits = CnstBits.zextOrTrunc(64);
5344       uint64_t CnstVal = CnstBits.getZExtValue();
5345
5346       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5347         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5348         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5349         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5350                                   DAG.getConstant(CnstVal, MVT::i32),
5351                                   DAG.getConstant(0, MVT::i32));
5352         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5353       }
5354
5355       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5356         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5357         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5358         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5359                                   DAG.getConstant(CnstVal, MVT::i32),
5360                                   DAG.getConstant(8, MVT::i32));
5361         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5362       }
5363
5364       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5365         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5366         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5367         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5368                                   DAG.getConstant(CnstVal, MVT::i32),
5369                                   DAG.getConstant(16, MVT::i32));
5370         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5371       }
5372
5373       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5374         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5375         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5376         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5377                                   DAG.getConstant(CnstVal, MVT::i32),
5378                                   DAG.getConstant(24, MVT::i32));
5379         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5380       }
5381
5382       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5383         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5384         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5385         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5386                                   DAG.getConstant(CnstVal, MVT::i32),
5387                                   DAG.getConstant(0, MVT::i32));
5388         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5389       }
5390
5391       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5392         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5393         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5394         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5395                                   DAG.getConstant(CnstVal, MVT::i32),
5396                                   DAG.getConstant(8, MVT::i32));
5397         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5398       }
5399     }
5400
5401     if (SecondTry)
5402       goto FailedModImm;
5403     SecondTry = true;
5404     CnstBits = ~UndefBits;
5405     goto AttemptModImm;
5406   }
5407
5408 // We can always fall back to a non-immediate AND.
5409 FailedModImm:
5410   return Op;
5411 }
5412
5413 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5414 // consists of only the same constant int value, returned in reference arg
5415 // ConstVal
5416 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5417                                      uint64_t &ConstVal) {
5418   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5419   if (!Bvec)
5420     return false;
5421   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5422   if (!FirstElt)
5423     return false;
5424   EVT VT = Bvec->getValueType(0);
5425   unsigned NumElts = VT.getVectorNumElements();
5426   for (unsigned i = 1; i < NumElts; ++i)
5427     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5428       return false;
5429   ConstVal = FirstElt->getZExtValue();
5430   return true;
5431 }
5432
5433 static unsigned getIntrinsicID(const SDNode *N) {
5434   unsigned Opcode = N->getOpcode();
5435   switch (Opcode) {
5436   default:
5437     return Intrinsic::not_intrinsic;
5438   case ISD::INTRINSIC_WO_CHAIN: {
5439     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5440     if (IID < Intrinsic::num_intrinsics)
5441       return IID;
5442     return Intrinsic::not_intrinsic;
5443   }
5444   }
5445 }
5446
5447 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5448 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5449 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5450 // Also, logical shift right -> sri, with the same structure.
5451 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5452   EVT VT = N->getValueType(0);
5453
5454   if (!VT.isVector())
5455     return SDValue();
5456
5457   SDLoc DL(N);
5458
5459   // Is the first op an AND?
5460   const SDValue And = N->getOperand(0);
5461   if (And.getOpcode() != ISD::AND)
5462     return SDValue();
5463
5464   // Is the second op an shl or lshr?
5465   SDValue Shift = N->getOperand(1);
5466   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5467   // or AArch64ISD::VLSHR vector, #shift
5468   unsigned ShiftOpc = Shift.getOpcode();
5469   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5470     return SDValue();
5471   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5472
5473   // Is the shift amount constant?
5474   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5475   if (!C2node)
5476     return SDValue();
5477
5478   // Is the and mask vector all constant?
5479   uint64_t C1;
5480   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5481     return SDValue();
5482
5483   // Is C1 == ~C2, taking into account how much one can shift elements of a
5484   // particular size?
5485   uint64_t C2 = C2node->getZExtValue();
5486   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5487   if (C2 > ElemSizeInBits)
5488     return SDValue();
5489   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5490   if ((C1 & ElemMask) != (~C2 & ElemMask))
5491     return SDValue();
5492
5493   SDValue X = And.getOperand(0);
5494   SDValue Y = Shift.getOperand(0);
5495
5496   unsigned Intrin =
5497       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5498   SDValue ResultSLI =
5499       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5500                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5501
5502   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5503   DEBUG(N->dump(&DAG));
5504   DEBUG(dbgs() << "into: \n");
5505   DEBUG(ResultSLI->dump(&DAG));
5506
5507   ++NumShiftInserts;
5508   return ResultSLI;
5509 }
5510
5511 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5512                                              SelectionDAG &DAG) const {
5513   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5514   if (EnableAArch64SlrGeneration) {
5515     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5516     if (Res.getNode())
5517       return Res;
5518   }
5519
5520   BuildVectorSDNode *BVN =
5521       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5522   SDValue LHS = Op.getOperand(1);
5523   SDLoc dl(Op);
5524   EVT VT = Op.getValueType();
5525
5526   // OR commutes, so try swapping the operands.
5527   if (!BVN) {
5528     LHS = Op.getOperand(0);
5529     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5530   }
5531   if (!BVN)
5532     return Op;
5533
5534   APInt CnstBits(VT.getSizeInBits(), 0);
5535   APInt UndefBits(VT.getSizeInBits(), 0);
5536   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5537     // We make use of a little bit of goto ickiness in order to avoid having to
5538     // duplicate the immediate matching logic for the undef toggled case.
5539     bool SecondTry = false;
5540   AttemptModImm:
5541
5542     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5543       CnstBits = CnstBits.zextOrTrunc(64);
5544       uint64_t CnstVal = CnstBits.getZExtValue();
5545
5546       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5547         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5548         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5549         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5550                                   DAG.getConstant(CnstVal, MVT::i32),
5551                                   DAG.getConstant(0, MVT::i32));
5552         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5553       }
5554
5555       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5556         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5557         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5558         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5559                                   DAG.getConstant(CnstVal, MVT::i32),
5560                                   DAG.getConstant(8, MVT::i32));
5561         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5562       }
5563
5564       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5565         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5566         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5567         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5568                                   DAG.getConstant(CnstVal, MVT::i32),
5569                                   DAG.getConstant(16, MVT::i32));
5570         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5571       }
5572
5573       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5574         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5575         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5576         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5577                                   DAG.getConstant(CnstVal, MVT::i32),
5578                                   DAG.getConstant(24, MVT::i32));
5579         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5580       }
5581
5582       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5583         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5584         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5585         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5586                                   DAG.getConstant(CnstVal, MVT::i32),
5587                                   DAG.getConstant(0, MVT::i32));
5588         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5589       }
5590
5591       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5592         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5593         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5594         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5595                                   DAG.getConstant(CnstVal, MVT::i32),
5596                                   DAG.getConstant(8, MVT::i32));
5597         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5598       }
5599     }
5600
5601     if (SecondTry)
5602       goto FailedModImm;
5603     SecondTry = true;
5604     CnstBits = UndefBits;
5605     goto AttemptModImm;
5606   }
5607
5608 // We can always fall back to a non-immediate OR.
5609 FailedModImm:
5610   return Op;
5611 }
5612
5613 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5614 // be truncated to fit element width.
5615 static SDValue NormalizeBuildVector(SDValue Op,
5616                                     SelectionDAG &DAG) {
5617   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5618   SDLoc dl(Op);
5619   EVT VT = Op.getValueType();
5620   EVT EltTy= VT.getVectorElementType();
5621
5622   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5623     return Op;
5624
5625   SmallVector<SDValue, 16> Ops;
5626   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5627     SDValue Lane = Op.getOperand(I);
5628     if (Lane.getOpcode() == ISD::Constant) {
5629       APInt LowBits(EltTy.getSizeInBits(),
5630                     cast<ConstantSDNode>(Lane)->getZExtValue());
5631       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5632     }
5633     Ops.push_back(Lane);
5634   }
5635   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5636 }
5637
5638 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5639                                                  SelectionDAG &DAG) const {
5640   SDLoc dl(Op);
5641   EVT VT = Op.getValueType();
5642   Op = NormalizeBuildVector(Op, DAG);
5643   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5644
5645   APInt CnstBits(VT.getSizeInBits(), 0);
5646   APInt UndefBits(VT.getSizeInBits(), 0);
5647   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5648     // We make use of a little bit of goto ickiness in order to avoid having to
5649     // duplicate the immediate matching logic for the undef toggled case.
5650     bool SecondTry = false;
5651   AttemptModImm:
5652
5653     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5654       CnstBits = CnstBits.zextOrTrunc(64);
5655       uint64_t CnstVal = CnstBits.getZExtValue();
5656
5657       // Certain magic vector constants (used to express things like NOT
5658       // and NEG) are passed through unmodified.  This allows codegen patterns
5659       // for these operations to match.  Special-purpose patterns will lower
5660       // these immediates to MOVIs if it proves necessary.
5661       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5662         return Op;
5663
5664       // The many faces of MOVI...
5665       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5666         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5667         if (VT.getSizeInBits() == 128) {
5668           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5669                                     DAG.getConstant(CnstVal, MVT::i32));
5670           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5671         }
5672
5673         // Support the V64 version via subregister insertion.
5674         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5675                                   DAG.getConstant(CnstVal, MVT::i32));
5676         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5677       }
5678
5679       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5680         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5681         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5682         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5683                                   DAG.getConstant(CnstVal, MVT::i32),
5684                                   DAG.getConstant(0, MVT::i32));
5685         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5686       }
5687
5688       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5689         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5690         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5691         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5692                                   DAG.getConstant(CnstVal, MVT::i32),
5693                                   DAG.getConstant(8, MVT::i32));
5694         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5695       }
5696
5697       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5698         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5699         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5700         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5701                                   DAG.getConstant(CnstVal, MVT::i32),
5702                                   DAG.getConstant(16, MVT::i32));
5703         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5704       }
5705
5706       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5707         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5708         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5709         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5710                                   DAG.getConstant(CnstVal, MVT::i32),
5711                                   DAG.getConstant(24, MVT::i32));
5712         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5713       }
5714
5715       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5716         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5717         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5718         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5719                                   DAG.getConstant(CnstVal, MVT::i32),
5720                                   DAG.getConstant(0, MVT::i32));
5721         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5722       }
5723
5724       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5725         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5726         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5727         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5728                                   DAG.getConstant(CnstVal, MVT::i32),
5729                                   DAG.getConstant(8, MVT::i32));
5730         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5731       }
5732
5733       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5734         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5735         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5736         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5737                                   DAG.getConstant(CnstVal, MVT::i32),
5738                                   DAG.getConstant(264, MVT::i32));
5739         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5740       }
5741
5742       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5743         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5744         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5745         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5746                                   DAG.getConstant(CnstVal, MVT::i32),
5747                                   DAG.getConstant(272, MVT::i32));
5748         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5749       }
5750
5751       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5752         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5753         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5754         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5755                                   DAG.getConstant(CnstVal, MVT::i32));
5756         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5757       }
5758
5759       // The few faces of FMOV...
5760       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5761         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5762         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5763         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5764                                   DAG.getConstant(CnstVal, MVT::i32));
5765         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5766       }
5767
5768       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5769           VT.getSizeInBits() == 128) {
5770         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5771         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5772                                   DAG.getConstant(CnstVal, MVT::i32));
5773         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5774       }
5775
5776       // The many faces of MVNI...
5777       CnstVal = ~CnstVal;
5778       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5779         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5780         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5781         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5782                                   DAG.getConstant(CnstVal, MVT::i32),
5783                                   DAG.getConstant(0, MVT::i32));
5784         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5785       }
5786
5787       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5788         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5789         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5790         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5791                                   DAG.getConstant(CnstVal, MVT::i32),
5792                                   DAG.getConstant(8, MVT::i32));
5793         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5794       }
5795
5796       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5797         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5798         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5799         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5800                                   DAG.getConstant(CnstVal, MVT::i32),
5801                                   DAG.getConstant(16, MVT::i32));
5802         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5803       }
5804
5805       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5806         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5807         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5808         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5809                                   DAG.getConstant(CnstVal, MVT::i32),
5810                                   DAG.getConstant(24, MVT::i32));
5811         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5812       }
5813
5814       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5815         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5816         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5817         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5818                                   DAG.getConstant(CnstVal, MVT::i32),
5819                                   DAG.getConstant(0, MVT::i32));
5820         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5821       }
5822
5823       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5824         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5825         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5826         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5827                                   DAG.getConstant(CnstVal, MVT::i32),
5828                                   DAG.getConstant(8, MVT::i32));
5829         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5830       }
5831
5832       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5833         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5834         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5835         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5836                                   DAG.getConstant(CnstVal, MVT::i32),
5837                                   DAG.getConstant(264, MVT::i32));
5838         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5839       }
5840
5841       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5842         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5843         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5844         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5845                                   DAG.getConstant(CnstVal, MVT::i32),
5846                                   DAG.getConstant(272, MVT::i32));
5847         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5848       }
5849     }
5850
5851     if (SecondTry)
5852       goto FailedModImm;
5853     SecondTry = true;
5854     CnstBits = UndefBits;
5855     goto AttemptModImm;
5856   }
5857 FailedModImm:
5858
5859   // Scan through the operands to find some interesting properties we can
5860   // exploit:
5861   //   1) If only one value is used, we can use a DUP, or
5862   //   2) if only the low element is not undef, we can just insert that, or
5863   //   3) if only one constant value is used (w/ some non-constant lanes),
5864   //      we can splat the constant value into the whole vector then fill
5865   //      in the non-constant lanes.
5866   //   4) FIXME: If different constant values are used, but we can intelligently
5867   //             select the values we'll be overwriting for the non-constant
5868   //             lanes such that we can directly materialize the vector
5869   //             some other way (MOVI, e.g.), we can be sneaky.
5870   unsigned NumElts = VT.getVectorNumElements();
5871   bool isOnlyLowElement = true;
5872   bool usesOnlyOneValue = true;
5873   bool usesOnlyOneConstantValue = true;
5874   bool isConstant = true;
5875   unsigned NumConstantLanes = 0;
5876   SDValue Value;
5877   SDValue ConstantValue;
5878   for (unsigned i = 0; i < NumElts; ++i) {
5879     SDValue V = Op.getOperand(i);
5880     if (V.getOpcode() == ISD::UNDEF)
5881       continue;
5882     if (i > 0)
5883       isOnlyLowElement = false;
5884     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5885       isConstant = false;
5886
5887     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5888       ++NumConstantLanes;
5889       if (!ConstantValue.getNode())
5890         ConstantValue = V;
5891       else if (ConstantValue != V)
5892         usesOnlyOneConstantValue = false;
5893     }
5894
5895     if (!Value.getNode())
5896       Value = V;
5897     else if (V != Value)
5898       usesOnlyOneValue = false;
5899   }
5900
5901   if (!Value.getNode())
5902     return DAG.getUNDEF(VT);
5903
5904   if (isOnlyLowElement)
5905     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5906
5907   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5908   // i32 and try again.
5909   if (usesOnlyOneValue) {
5910     if (!isConstant) {
5911       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5912           Value.getValueType() != VT)
5913         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5914
5915       // This is actually a DUPLANExx operation, which keeps everything vectory.
5916
5917       // DUPLANE works on 128-bit vectors, widen it if necessary.
5918       SDValue Lane = Value.getOperand(1);
5919       Value = Value.getOperand(0);
5920       if (Value.getValueType().getSizeInBits() == 64)
5921         Value = WidenVector(Value, DAG);
5922
5923       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5924       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5925     }
5926
5927     if (VT.getVectorElementType().isFloatingPoint()) {
5928       SmallVector<SDValue, 8> Ops;
5929       MVT NewType =
5930           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5931       for (unsigned i = 0; i < NumElts; ++i)
5932         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5933       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5934       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5935       Val = LowerBUILD_VECTOR(Val, DAG);
5936       if (Val.getNode())
5937         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5938     }
5939   }
5940
5941   // If there was only one constant value used and for more than one lane,
5942   // start by splatting that value, then replace the non-constant lanes. This
5943   // is better than the default, which will perform a separate initialization
5944   // for each lane.
5945   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5946     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5947     // Now insert the non-constant lanes.
5948     for (unsigned i = 0; i < NumElts; ++i) {
5949       SDValue V = Op.getOperand(i);
5950       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5951       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5952         // Note that type legalization likely mucked about with the VT of the
5953         // source operand, so we may have to convert it here before inserting.
5954         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5955       }
5956     }
5957     return Val;
5958   }
5959
5960   // If all elements are constants and the case above didn't get hit, fall back
5961   // to the default expansion, which will generate a load from the constant
5962   // pool.
5963   if (isConstant)
5964     return SDValue();
5965
5966   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5967   if (NumElts >= 4) {
5968     SDValue shuffle = ReconstructShuffle(Op, DAG);
5969     if (shuffle != SDValue())
5970       return shuffle;
5971   }
5972
5973   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5974   // know the default expansion would otherwise fall back on something even
5975   // worse. For a vector with one or two non-undef values, that's
5976   // scalar_to_vector for the elements followed by a shuffle (provided the
5977   // shuffle is valid for the target) and materialization element by element
5978   // on the stack followed by a load for everything else.
5979   if (!isConstant && !usesOnlyOneValue) {
5980     SDValue Vec = DAG.getUNDEF(VT);
5981     SDValue Op0 = Op.getOperand(0);
5982     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5983     unsigned i = 0;
5984     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5985     // a) Avoid a RMW dependency on the full vector register, and
5986     // b) Allow the register coalescer to fold away the copy if the
5987     //    value is already in an S or D register.
5988     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
5989       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
5990       MachineSDNode *N =
5991           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
5992                              DAG.getTargetConstant(SubIdx, MVT::i32));
5993       Vec = SDValue(N, 0);
5994       ++i;
5995     }
5996     for (; i < NumElts; ++i) {
5997       SDValue V = Op.getOperand(i);
5998       if (V.getOpcode() == ISD::UNDEF)
5999         continue;
6000       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
6001       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6002     }
6003     return Vec;
6004   }
6005
6006   // Just use the default expansion. We failed to find a better alternative.
6007   return SDValue();
6008 }
6009
6010 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6011                                                       SelectionDAG &DAG) const {
6012   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6013
6014   // Check for non-constant or out of range lane.
6015   EVT VT = Op.getOperand(0).getValueType();
6016   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6017   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6018     return SDValue();
6019
6020
6021   // Insertion/extraction are legal for V128 types.
6022   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6023       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6024       VT == MVT::v8f16)
6025     return Op;
6026
6027   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6028       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6029     return SDValue();
6030
6031   // For V64 types, we perform insertion by expanding the value
6032   // to a V128 type and perform the insertion on that.
6033   SDLoc DL(Op);
6034   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6035   EVT WideTy = WideVec.getValueType();
6036
6037   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6038                              Op.getOperand(1), Op.getOperand(2));
6039   // Re-narrow the resultant vector.
6040   return NarrowVector(Node, DAG);
6041 }
6042
6043 SDValue
6044 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6045                                                SelectionDAG &DAG) const {
6046   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6047
6048   // Check for non-constant or out of range lane.
6049   EVT VT = Op.getOperand(0).getValueType();
6050   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6051   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6052     return SDValue();
6053
6054
6055   // Insertion/extraction are legal for V128 types.
6056   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6057       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6058       VT == MVT::v8f16)
6059     return Op;
6060
6061   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6062       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6063     return SDValue();
6064
6065   // For V64 types, we perform extraction by expanding the value
6066   // to a V128 type and perform the extraction on that.
6067   SDLoc DL(Op);
6068   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6069   EVT WideTy = WideVec.getValueType();
6070
6071   EVT ExtrTy = WideTy.getVectorElementType();
6072   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6073     ExtrTy = MVT::i32;
6074
6075   // For extractions, we just return the result directly.
6076   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6077                      Op.getOperand(1));
6078 }
6079
6080 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6081                                                       SelectionDAG &DAG) const {
6082   EVT VT = Op.getOperand(0).getValueType();
6083   SDLoc dl(Op);
6084   // Just in case...
6085   if (!VT.isVector())
6086     return SDValue();
6087
6088   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6089   if (!Cst)
6090     return SDValue();
6091   unsigned Val = Cst->getZExtValue();
6092
6093   unsigned Size = Op.getValueType().getSizeInBits();
6094   if (Val == 0) {
6095     switch (Size) {
6096     case 8:
6097       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6098                                         Op.getOperand(0));
6099     case 16:
6100       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6101                                         Op.getOperand(0));
6102     case 32:
6103       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6104                                         Op.getOperand(0));
6105     case 64:
6106       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6107                                         Op.getOperand(0));
6108     default:
6109       llvm_unreachable("Unexpected vector type in extract_subvector!");
6110     }
6111   }
6112   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6113   // that directly.
6114   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6115     return Op;
6116
6117   return SDValue();
6118 }
6119
6120 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6121                                                EVT VT) const {
6122   if (VT.getVectorNumElements() == 4 &&
6123       (VT.is128BitVector() || VT.is64BitVector())) {
6124     unsigned PFIndexes[4];
6125     for (unsigned i = 0; i != 4; ++i) {
6126       if (M[i] < 0)
6127         PFIndexes[i] = 8;
6128       else
6129         PFIndexes[i] = M[i];
6130     }
6131
6132     // Compute the index in the perfect shuffle table.
6133     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6134                             PFIndexes[2] * 9 + PFIndexes[3];
6135     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6136     unsigned Cost = (PFEntry >> 30);
6137
6138     if (Cost <= 4)
6139       return true;
6140   }
6141
6142   bool DummyBool;
6143   int DummyInt;
6144   unsigned DummyUnsigned;
6145
6146   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6147           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6148           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6149           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6150           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6151           isZIPMask(M, VT, DummyUnsigned) ||
6152           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6153           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6154           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6155           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6156           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6157 }
6158
6159 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6160 /// operand of a vector shift operation, where all the elements of the
6161 /// build_vector must have the same constant integer value.
6162 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6163   // Ignore bit_converts.
6164   while (Op.getOpcode() == ISD::BITCAST)
6165     Op = Op.getOperand(0);
6166   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6167   APInt SplatBits, SplatUndef;
6168   unsigned SplatBitSize;
6169   bool HasAnyUndefs;
6170   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6171                                     HasAnyUndefs, ElementBits) ||
6172       SplatBitSize > ElementBits)
6173     return false;
6174   Cnt = SplatBits.getSExtValue();
6175   return true;
6176 }
6177
6178 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6179 /// operand of a vector shift left operation.  That value must be in the range:
6180 ///   0 <= Value < ElementBits for a left shift; or
6181 ///   0 <= Value <= ElementBits for a long left shift.
6182 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6183   assert(VT.isVector() && "vector shift count is not a vector type");
6184   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6185   if (!getVShiftImm(Op, ElementBits, Cnt))
6186     return false;
6187   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6188 }
6189
6190 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6191 /// operand of a vector shift right operation.  For a shift opcode, the value
6192 /// is positive, but for an intrinsic the value count must be negative. The
6193 /// absolute value must be in the range:
6194 ///   1 <= |Value| <= ElementBits for a right shift; or
6195 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6196 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6197                          int64_t &Cnt) {
6198   assert(VT.isVector() && "vector shift count is not a vector type");
6199   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6200   if (!getVShiftImm(Op, ElementBits, Cnt))
6201     return false;
6202   if (isIntrinsic)
6203     Cnt = -Cnt;
6204   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6205 }
6206
6207 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6208                                                       SelectionDAG &DAG) const {
6209   EVT VT = Op.getValueType();
6210   SDLoc DL(Op);
6211   int64_t Cnt;
6212
6213   if (!Op.getOperand(1).getValueType().isVector())
6214     return Op;
6215   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6216
6217   switch (Op.getOpcode()) {
6218   default:
6219     llvm_unreachable("unexpected shift opcode");
6220
6221   case ISD::SHL:
6222     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6223       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6224                          DAG.getConstant(Cnt, MVT::i32));
6225     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6226                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6227                        Op.getOperand(0), Op.getOperand(1));
6228   case ISD::SRA:
6229   case ISD::SRL:
6230     // Right shift immediate
6231     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6232         Cnt < EltSize) {
6233       unsigned Opc =
6234           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6235       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6236                          DAG.getConstant(Cnt, MVT::i32));
6237     }
6238
6239     // Right shift register.  Note, there is not a shift right register
6240     // instruction, but the shift left register instruction takes a signed
6241     // value, where negative numbers specify a right shift.
6242     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6243                                                 : Intrinsic::aarch64_neon_ushl;
6244     // negate the shift amount
6245     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6246     SDValue NegShiftLeft =
6247         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6248                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6249     return NegShiftLeft;
6250   }
6251
6252   return SDValue();
6253 }
6254
6255 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6256                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6257                                     SDLoc dl, SelectionDAG &DAG) {
6258   EVT SrcVT = LHS.getValueType();
6259   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6260          "function only supposed to emit natural comparisons");
6261
6262   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6263   APInt CnstBits(VT.getSizeInBits(), 0);
6264   APInt UndefBits(VT.getSizeInBits(), 0);
6265   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6266   bool IsZero = IsCnst && (CnstBits == 0);
6267
6268   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6269     switch (CC) {
6270     default:
6271       return SDValue();
6272     case AArch64CC::NE: {
6273       SDValue Fcmeq;
6274       if (IsZero)
6275         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6276       else
6277         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6278       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6279     }
6280     case AArch64CC::EQ:
6281       if (IsZero)
6282         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6283       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6284     case AArch64CC::GE:
6285       if (IsZero)
6286         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6287       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6288     case AArch64CC::GT:
6289       if (IsZero)
6290         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6291       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6292     case AArch64CC::LS:
6293       if (IsZero)
6294         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6295       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6296     case AArch64CC::LT:
6297       if (!NoNans)
6298         return SDValue();
6299     // If we ignore NaNs then we can use to the MI implementation.
6300     // Fallthrough.
6301     case AArch64CC::MI:
6302       if (IsZero)
6303         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6304       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6305     }
6306   }
6307
6308   switch (CC) {
6309   default:
6310     return SDValue();
6311   case AArch64CC::NE: {
6312     SDValue Cmeq;
6313     if (IsZero)
6314       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6315     else
6316       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6317     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6318   }
6319   case AArch64CC::EQ:
6320     if (IsZero)
6321       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6322     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6323   case AArch64CC::GE:
6324     if (IsZero)
6325       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6326     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6327   case AArch64CC::GT:
6328     if (IsZero)
6329       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6330     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6331   case AArch64CC::LE:
6332     if (IsZero)
6333       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6334     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6335   case AArch64CC::LS:
6336     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6337   case AArch64CC::LO:
6338     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6339   case AArch64CC::LT:
6340     if (IsZero)
6341       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6342     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6343   case AArch64CC::HI:
6344     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6345   case AArch64CC::HS:
6346     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6347   }
6348 }
6349
6350 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6351                                            SelectionDAG &DAG) const {
6352   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6353   SDValue LHS = Op.getOperand(0);
6354   SDValue RHS = Op.getOperand(1);
6355   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6356   SDLoc dl(Op);
6357
6358   if (LHS.getValueType().getVectorElementType().isInteger()) {
6359     assert(LHS.getValueType() == RHS.getValueType());
6360     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6361     SDValue Cmp =
6362         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6363     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6364   }
6365
6366   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6367          LHS.getValueType().getVectorElementType() == MVT::f64);
6368
6369   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6370   // clean.  Some of them require two branches to implement.
6371   AArch64CC::CondCode CC1, CC2;
6372   bool ShouldInvert;
6373   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6374
6375   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6376   SDValue Cmp =
6377       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6378   if (!Cmp.getNode())
6379     return SDValue();
6380
6381   if (CC2 != AArch64CC::AL) {
6382     SDValue Cmp2 =
6383         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6384     if (!Cmp2.getNode())
6385       return SDValue();
6386
6387     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6388   }
6389
6390   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6391
6392   if (ShouldInvert)
6393     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6394
6395   return Cmp;
6396 }
6397
6398 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6399 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6400 /// specified in the intrinsic calls.
6401 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6402                                                const CallInst &I,
6403                                                unsigned Intrinsic) const {
6404   switch (Intrinsic) {
6405   case Intrinsic::aarch64_neon_ld2:
6406   case Intrinsic::aarch64_neon_ld3:
6407   case Intrinsic::aarch64_neon_ld4:
6408   case Intrinsic::aarch64_neon_ld1x2:
6409   case Intrinsic::aarch64_neon_ld1x3:
6410   case Intrinsic::aarch64_neon_ld1x4:
6411   case Intrinsic::aarch64_neon_ld2lane:
6412   case Intrinsic::aarch64_neon_ld3lane:
6413   case Intrinsic::aarch64_neon_ld4lane:
6414   case Intrinsic::aarch64_neon_ld2r:
6415   case Intrinsic::aarch64_neon_ld3r:
6416   case Intrinsic::aarch64_neon_ld4r: {
6417     Info.opc = ISD::INTRINSIC_W_CHAIN;
6418     // Conservatively set memVT to the entire set of vectors loaded.
6419     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6420     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6421     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6422     Info.offset = 0;
6423     Info.align = 0;
6424     Info.vol = false; // volatile loads with NEON intrinsics not supported
6425     Info.readMem = true;
6426     Info.writeMem = false;
6427     return true;
6428   }
6429   case Intrinsic::aarch64_neon_st2:
6430   case Intrinsic::aarch64_neon_st3:
6431   case Intrinsic::aarch64_neon_st4:
6432   case Intrinsic::aarch64_neon_st1x2:
6433   case Intrinsic::aarch64_neon_st1x3:
6434   case Intrinsic::aarch64_neon_st1x4:
6435   case Intrinsic::aarch64_neon_st2lane:
6436   case Intrinsic::aarch64_neon_st3lane:
6437   case Intrinsic::aarch64_neon_st4lane: {
6438     Info.opc = ISD::INTRINSIC_VOID;
6439     // Conservatively set memVT to the entire set of vectors stored.
6440     unsigned NumElts = 0;
6441     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6442       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6443       if (!ArgTy->isVectorTy())
6444         break;
6445       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6446     }
6447     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6448     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6449     Info.offset = 0;
6450     Info.align = 0;
6451     Info.vol = false; // volatile stores with NEON intrinsics not supported
6452     Info.readMem = false;
6453     Info.writeMem = true;
6454     return true;
6455   }
6456   case Intrinsic::aarch64_ldaxr:
6457   case Intrinsic::aarch64_ldxr: {
6458     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6459     Info.opc = ISD::INTRINSIC_W_CHAIN;
6460     Info.memVT = MVT::getVT(PtrTy->getElementType());
6461     Info.ptrVal = I.getArgOperand(0);
6462     Info.offset = 0;
6463     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6464     Info.vol = true;
6465     Info.readMem = true;
6466     Info.writeMem = false;
6467     return true;
6468   }
6469   case Intrinsic::aarch64_stlxr:
6470   case Intrinsic::aarch64_stxr: {
6471     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6472     Info.opc = ISD::INTRINSIC_W_CHAIN;
6473     Info.memVT = MVT::getVT(PtrTy->getElementType());
6474     Info.ptrVal = I.getArgOperand(1);
6475     Info.offset = 0;
6476     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6477     Info.vol = true;
6478     Info.readMem = false;
6479     Info.writeMem = true;
6480     return true;
6481   }
6482   case Intrinsic::aarch64_ldaxp:
6483   case Intrinsic::aarch64_ldxp: {
6484     Info.opc = ISD::INTRINSIC_W_CHAIN;
6485     Info.memVT = MVT::i128;
6486     Info.ptrVal = I.getArgOperand(0);
6487     Info.offset = 0;
6488     Info.align = 16;
6489     Info.vol = true;
6490     Info.readMem = true;
6491     Info.writeMem = false;
6492     return true;
6493   }
6494   case Intrinsic::aarch64_stlxp:
6495   case Intrinsic::aarch64_stxp: {
6496     Info.opc = ISD::INTRINSIC_W_CHAIN;
6497     Info.memVT = MVT::i128;
6498     Info.ptrVal = I.getArgOperand(2);
6499     Info.offset = 0;
6500     Info.align = 16;
6501     Info.vol = true;
6502     Info.readMem = false;
6503     Info.writeMem = true;
6504     return true;
6505   }
6506   default:
6507     break;
6508   }
6509
6510   return false;
6511 }
6512
6513 // Truncations from 64-bit GPR to 32-bit GPR is free.
6514 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6515   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6516     return false;
6517   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6518   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6519   return NumBits1 > NumBits2;
6520 }
6521 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6522   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6523     return false;
6524   unsigned NumBits1 = VT1.getSizeInBits();
6525   unsigned NumBits2 = VT2.getSizeInBits();
6526   return NumBits1 > NumBits2;
6527 }
6528
6529 /// Check if it is profitable to hoist instruction in then/else to if.
6530 /// Not profitable if I and it's user can form a FMA instruction
6531 /// because we prefer FMSUB/FMADD.
6532 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
6533   if (I->getOpcode() != Instruction::FMul)
6534     return true;
6535
6536   if (I->getNumUses() != 1)
6537     return true;
6538
6539   Instruction *User = I->user_back();
6540
6541   if (User &&
6542       !(User->getOpcode() == Instruction::FSub ||
6543         User->getOpcode() == Instruction::FAdd))
6544     return true;
6545
6546   const TargetOptions &Options = getTargetMachine().Options;
6547   EVT VT = getValueType(User->getOperand(0)->getType());
6548
6549   if (isFMAFasterThanFMulAndFAdd(VT) &&
6550       isOperationLegalOrCustom(ISD::FMA, VT) &&
6551       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath))
6552     return false;
6553
6554   return true;
6555 }
6556
6557 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6558 // 64-bit GPR.
6559 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6560   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6561     return false;
6562   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6563   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6564   return NumBits1 == 32 && NumBits2 == 64;
6565 }
6566 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6567   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6568     return false;
6569   unsigned NumBits1 = VT1.getSizeInBits();
6570   unsigned NumBits2 = VT2.getSizeInBits();
6571   return NumBits1 == 32 && NumBits2 == 64;
6572 }
6573
6574 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6575   EVT VT1 = Val.getValueType();
6576   if (isZExtFree(VT1, VT2)) {
6577     return true;
6578   }
6579
6580   if (Val.getOpcode() != ISD::LOAD)
6581     return false;
6582
6583   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6584   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6585           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6586           VT1.getSizeInBits() <= 32);
6587 }
6588
6589 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6590                                           unsigned &RequiredAligment) const {
6591   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6592     return false;
6593   // Cyclone supports unaligned accesses.
6594   RequiredAligment = 0;
6595   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6596   return NumBits == 32 || NumBits == 64;
6597 }
6598
6599 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6600                                           unsigned &RequiredAligment) const {
6601   if (!LoadedType.isSimple() ||
6602       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6603     return false;
6604   // Cyclone supports unaligned accesses.
6605   RequiredAligment = 0;
6606   unsigned NumBits = LoadedType.getSizeInBits();
6607   return NumBits == 32 || NumBits == 64;
6608 }
6609
6610 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6611                        unsigned AlignCheck) {
6612   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6613           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6614 }
6615
6616 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6617                                                unsigned SrcAlign, bool IsMemset,
6618                                                bool ZeroMemset,
6619                                                bool MemcpyStrSrc,
6620                                                MachineFunction &MF) const {
6621   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6622   // instruction to materialize the v2i64 zero and one store (with restrictive
6623   // addressing mode). Just do two i64 store of zero-registers.
6624   bool Fast;
6625   const Function *F = MF.getFunction();
6626   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6627       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
6628       (memOpAlign(SrcAlign, DstAlign, 16) ||
6629        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6630     return MVT::f128;
6631
6632   return Size >= 8 ? MVT::i64 : MVT::i32;
6633 }
6634
6635 // 12-bit optionally shifted immediates are legal for adds.
6636 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6637   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6638     return true;
6639   return false;
6640 }
6641
6642 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6643 // immediates is the same as for an add or a sub.
6644 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6645   if (Immed < 0)
6646     Immed *= -1;
6647   return isLegalAddImmediate(Immed);
6648 }
6649
6650 /// isLegalAddressingMode - Return true if the addressing mode represented
6651 /// by AM is legal for this target, for a load/store of the specified type.
6652 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6653                                                   Type *Ty) const {
6654   // AArch64 has five basic addressing modes:
6655   //  reg
6656   //  reg + 9-bit signed offset
6657   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6658   //  reg1 + reg2
6659   //  reg + SIZE_IN_BYTES * reg
6660
6661   // No global is ever allowed as a base.
6662   if (AM.BaseGV)
6663     return false;
6664
6665   // No reg+reg+imm addressing.
6666   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6667     return false;
6668
6669   // check reg + imm case:
6670   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6671   uint64_t NumBytes = 0;
6672   if (Ty->isSized()) {
6673     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6674     NumBytes = NumBits / 8;
6675     if (!isPowerOf2_64(NumBits))
6676       NumBytes = 0;
6677   }
6678
6679   if (!AM.Scale) {
6680     int64_t Offset = AM.BaseOffs;
6681
6682     // 9-bit signed offset
6683     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6684       return true;
6685
6686     // 12-bit unsigned offset
6687     unsigned shift = Log2_64(NumBytes);
6688     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6689         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6690         (Offset >> shift) << shift == Offset)
6691       return true;
6692     return false;
6693   }
6694
6695   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6696
6697   if (!AM.Scale || AM.Scale == 1 ||
6698       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6699     return true;
6700   return false;
6701 }
6702
6703 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6704                                                 Type *Ty) const {
6705   // Scaling factors are not free at all.
6706   // Operands                     | Rt Latency
6707   // -------------------------------------------
6708   // Rt, [Xn, Xm]                 | 4
6709   // -------------------------------------------
6710   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6711   // Rt, [Xn, Wm, <extend> #imm]  |
6712   if (isLegalAddressingMode(AM, Ty))
6713     // Scale represents reg2 * scale, thus account for 1 if
6714     // it is not equal to 0 or 1.
6715     return AM.Scale != 0 && AM.Scale != 1;
6716   return -1;
6717 }
6718
6719 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6720   VT = VT.getScalarType();
6721
6722   if (!VT.isSimple())
6723     return false;
6724
6725   switch (VT.getSimpleVT().SimpleTy) {
6726   case MVT::f32:
6727   case MVT::f64:
6728     return true;
6729   default:
6730     break;
6731   }
6732
6733   return false;
6734 }
6735
6736 const MCPhysReg *
6737 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6738   // LR is a callee-save register, but we must treat it as clobbered by any call
6739   // site. Hence we include LR in the scratch registers, which are in turn added
6740   // as implicit-defs for stackmaps and patchpoints.
6741   static const MCPhysReg ScratchRegs[] = {
6742     AArch64::X16, AArch64::X17, AArch64::LR, 0
6743   };
6744   return ScratchRegs;
6745 }
6746
6747 bool
6748 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6749   EVT VT = N->getValueType(0);
6750     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6751     // it with shift to let it be lowered to UBFX.
6752   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6753       isa<ConstantSDNode>(N->getOperand(1))) {
6754     uint64_t TruncMask = N->getConstantOperandVal(1);
6755     if (isMask_64(TruncMask) &&
6756       N->getOperand(0).getOpcode() == ISD::SRL &&
6757       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6758       return false;
6759   }
6760   return true;
6761 }
6762
6763 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6764                                                               Type *Ty) const {
6765   assert(Ty->isIntegerTy());
6766
6767   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6768   if (BitSize == 0)
6769     return false;
6770
6771   int64_t Val = Imm.getSExtValue();
6772   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6773     return true;
6774
6775   if ((int64_t)Val < 0)
6776     Val = ~Val;
6777   if (BitSize == 32)
6778     Val &= (1LL << 32) - 1;
6779
6780   unsigned LZ = countLeadingZeros((uint64_t)Val);
6781   unsigned Shift = (63 - LZ) / 16;
6782   // MOVZ is free so return true for one or fewer MOVK.
6783   return (Shift < 3) ? true : false;
6784 }
6785
6786 // Generate SUBS and CSEL for integer abs.
6787 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6788   EVT VT = N->getValueType(0);
6789
6790   SDValue N0 = N->getOperand(0);
6791   SDValue N1 = N->getOperand(1);
6792   SDLoc DL(N);
6793
6794   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6795   // and change it to SUB and CSEL.
6796   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6797       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6798       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6799     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6800       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6801         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6802                                   N0.getOperand(0));
6803         // Generate SUBS & CSEL.
6804         SDValue Cmp =
6805             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6806                         N0.getOperand(0), DAG.getConstant(0, VT));
6807         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6808                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6809                            SDValue(Cmp.getNode(), 1));
6810       }
6811   return SDValue();
6812 }
6813
6814 // performXorCombine - Attempts to handle integer ABS.
6815 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6816                                  TargetLowering::DAGCombinerInfo &DCI,
6817                                  const AArch64Subtarget *Subtarget) {
6818   if (DCI.isBeforeLegalizeOps())
6819     return SDValue();
6820
6821   return performIntegerAbsCombine(N, DAG);
6822 }
6823
6824 SDValue
6825 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6826                                      SelectionDAG &DAG,
6827                                      std::vector<SDNode *> *Created) const {
6828   // fold (sdiv X, pow2)
6829   EVT VT = N->getValueType(0);
6830   if ((VT != MVT::i32 && VT != MVT::i64) ||
6831       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6832     return SDValue();
6833
6834   SDLoc DL(N);
6835   SDValue N0 = N->getOperand(0);
6836   unsigned Lg2 = Divisor.countTrailingZeros();
6837   SDValue Zero = DAG.getConstant(0, VT);
6838   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, VT);
6839
6840   // Add (N0 < 0) ? Pow2 - 1 : 0;
6841   SDValue CCVal;
6842   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6843   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6844   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6845
6846   if (Created) {
6847     Created->push_back(Cmp.getNode());
6848     Created->push_back(Add.getNode());
6849     Created->push_back(CSel.getNode());
6850   }
6851
6852   // Divide by pow2.
6853   SDValue SRA =
6854       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6855
6856   // If we're dividing by a positive value, we're done.  Otherwise, we must
6857   // negate the result.
6858   if (Divisor.isNonNegative())
6859     return SRA;
6860
6861   if (Created)
6862     Created->push_back(SRA.getNode());
6863   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6864 }
6865
6866 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6867                                  TargetLowering::DAGCombinerInfo &DCI,
6868                                  const AArch64Subtarget *Subtarget) {
6869   if (DCI.isBeforeLegalizeOps())
6870     return SDValue();
6871
6872   // Multiplication of a power of two plus/minus one can be done more
6873   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6874   // future CPUs have a cheaper MADD instruction, this may need to be
6875   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6876   // 64-bit is 5 cycles, so this is always a win.
6877   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6878     APInt Value = C->getAPIntValue();
6879     EVT VT = N->getValueType(0);
6880     if (Value.isNonNegative()) {
6881       // (mul x, 2^N + 1) => (add (shl x, N), x)
6882       APInt VM1 = Value - 1;
6883       if (VM1.isPowerOf2()) {
6884         SDValue ShiftedVal =
6885             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6886                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6887         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6888                            N->getOperand(0));
6889       }
6890       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6891       APInt VP1 = Value + 1;
6892       if (VP1.isPowerOf2()) {
6893         SDValue ShiftedVal =
6894             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6895                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6896         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6897                            N->getOperand(0));
6898       }
6899     } else {
6900       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6901       APInt VNM1 = -Value - 1;
6902       if (VNM1.isPowerOf2()) {
6903         SDValue ShiftedVal =
6904             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6905                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6906         SDValue Add =
6907             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6908         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6909       }
6910       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6911       APInt VNP1 = -Value + 1;
6912       if (VNP1.isPowerOf2()) {
6913         SDValue ShiftedVal =
6914             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6915                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6916         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6917                            ShiftedVal);
6918       }
6919     }
6920   }
6921   return SDValue();
6922 }
6923
6924 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6925                                                          SelectionDAG &DAG) {
6926   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6927   // optimize away operation when it's from a constant.
6928   //
6929   // The general transformation is:
6930   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6931   //       AND(VECTOR_CMP(x,y), constant2)
6932   //    constant2 = UNARYOP(constant)
6933
6934   // Early exit if this isn't a vector operation, the operand of the
6935   // unary operation isn't a bitwise AND, or if the sizes of the operations
6936   // aren't the same.
6937   EVT VT = N->getValueType(0);
6938   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6939       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6940       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6941     return SDValue();
6942
6943   // Now check that the other operand of the AND is a constant. We could
6944   // make the transformation for non-constant splats as well, but it's unclear
6945   // that would be a benefit as it would not eliminate any operations, just
6946   // perform one more step in scalar code before moving to the vector unit.
6947   if (BuildVectorSDNode *BV =
6948           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6949     // Bail out if the vector isn't a constant.
6950     if (!BV->isConstant())
6951       return SDValue();
6952
6953     // Everything checks out. Build up the new and improved node.
6954     SDLoc DL(N);
6955     EVT IntVT = BV->getValueType(0);
6956     // Create a new constant of the appropriate type for the transformed
6957     // DAG.
6958     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6959     // The AND node needs bitcasts to/from an integer vector type around it.
6960     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6961     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6962                                  N->getOperand(0)->getOperand(0), MaskConst);
6963     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6964     return Res;
6965   }
6966
6967   return SDValue();
6968 }
6969
6970 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
6971                                      const AArch64Subtarget *Subtarget) {
6972   // First try to optimize away the conversion when it's conditionally from
6973   // a constant. Vectors only.
6974   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6975   if (Res != SDValue())
6976     return Res;
6977
6978   EVT VT = N->getValueType(0);
6979   if (VT != MVT::f32 && VT != MVT::f64)
6980     return SDValue();
6981
6982   // Only optimize when the source and destination types have the same width.
6983   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6984     return SDValue();
6985
6986   // If the result of an integer load is only used by an integer-to-float
6987   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6988   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6989   SDValue N0 = N->getOperand(0);
6990   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6991       // Do not change the width of a volatile load.
6992       !cast<LoadSDNode>(N0)->isVolatile()) {
6993     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6994     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6995                                LN0->getPointerInfo(), LN0->isVolatile(),
6996                                LN0->isNonTemporal(), LN0->isInvariant(),
6997                                LN0->getAlignment());
6998
6999     // Make sure successors of the original load stay after it by updating them
7000     // to use the new Chain.
7001     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
7002
7003     unsigned Opcode =
7004         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
7005     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
7006   }
7007
7008   return SDValue();
7009 }
7010
7011 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7012 /// searches for and classifies those shifts.
7013 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7014                          bool &FromHi) {
7015   if (N.getOpcode() == ISD::SHL)
7016     FromHi = false;
7017   else if (N.getOpcode() == ISD::SRL)
7018     FromHi = true;
7019   else
7020     return false;
7021
7022   if (!isa<ConstantSDNode>(N.getOperand(1)))
7023     return false;
7024
7025   ShiftAmount = N->getConstantOperandVal(1);
7026   Src = N->getOperand(0);
7027   return true;
7028 }
7029
7030 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7031 /// registers viewed as a high/low pair. This function looks for the pattern:
7032 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7033 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7034 /// independent.
7035 static SDValue tryCombineToEXTR(SDNode *N,
7036                                 TargetLowering::DAGCombinerInfo &DCI) {
7037   SelectionDAG &DAG = DCI.DAG;
7038   SDLoc DL(N);
7039   EVT VT = N->getValueType(0);
7040
7041   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7042
7043   if (VT != MVT::i32 && VT != MVT::i64)
7044     return SDValue();
7045
7046   SDValue LHS;
7047   uint32_t ShiftLHS = 0;
7048   bool LHSFromHi = 0;
7049   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7050     return SDValue();
7051
7052   SDValue RHS;
7053   uint32_t ShiftRHS = 0;
7054   bool RHSFromHi = 0;
7055   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7056     return SDValue();
7057
7058   // If they're both trying to come from the high part of the register, they're
7059   // not really an EXTR.
7060   if (LHSFromHi == RHSFromHi)
7061     return SDValue();
7062
7063   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7064     return SDValue();
7065
7066   if (LHSFromHi) {
7067     std::swap(LHS, RHS);
7068     std::swap(ShiftLHS, ShiftRHS);
7069   }
7070
7071   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7072                      DAG.getConstant(ShiftRHS, MVT::i64));
7073 }
7074
7075 static SDValue tryCombineToBSL(SDNode *N,
7076                                 TargetLowering::DAGCombinerInfo &DCI) {
7077   EVT VT = N->getValueType(0);
7078   SelectionDAG &DAG = DCI.DAG;
7079   SDLoc DL(N);
7080
7081   if (!VT.isVector())
7082     return SDValue();
7083
7084   SDValue N0 = N->getOperand(0);
7085   if (N0.getOpcode() != ISD::AND)
7086     return SDValue();
7087
7088   SDValue N1 = N->getOperand(1);
7089   if (N1.getOpcode() != ISD::AND)
7090     return SDValue();
7091
7092   // We only have to look for constant vectors here since the general, variable
7093   // case can be handled in TableGen.
7094   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7095   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7096   for (int i = 1; i >= 0; --i)
7097     for (int j = 1; j >= 0; --j) {
7098       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7099       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7100       if (!BVN0 || !BVN1)
7101         continue;
7102
7103       bool FoundMatch = true;
7104       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7105         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7106         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7107         if (!CN0 || !CN1 ||
7108             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7109           FoundMatch = false;
7110           break;
7111         }
7112       }
7113
7114       if (FoundMatch)
7115         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7116                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7117     }
7118
7119   return SDValue();
7120 }
7121
7122 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7123                                 const AArch64Subtarget *Subtarget) {
7124   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7125   if (!EnableAArch64ExtrGeneration)
7126     return SDValue();
7127   SelectionDAG &DAG = DCI.DAG;
7128   EVT VT = N->getValueType(0);
7129
7130   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7131     return SDValue();
7132
7133   SDValue Res = tryCombineToEXTR(N, DCI);
7134   if (Res.getNode())
7135     return Res;
7136
7137   Res = tryCombineToBSL(N, DCI);
7138   if (Res.getNode())
7139     return Res;
7140
7141   return SDValue();
7142 }
7143
7144 static SDValue performBitcastCombine(SDNode *N,
7145                                      TargetLowering::DAGCombinerInfo &DCI,
7146                                      SelectionDAG &DAG) {
7147   // Wait 'til after everything is legalized to try this. That way we have
7148   // legal vector types and such.
7149   if (DCI.isBeforeLegalizeOps())
7150     return SDValue();
7151
7152   // Remove extraneous bitcasts around an extract_subvector.
7153   // For example,
7154   //    (v4i16 (bitconvert
7155   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7156   //  becomes
7157   //    (extract_subvector ((v8i16 ...), (i64 4)))
7158
7159   // Only interested in 64-bit vectors as the ultimate result.
7160   EVT VT = N->getValueType(0);
7161   if (!VT.isVector())
7162     return SDValue();
7163   if (VT.getSimpleVT().getSizeInBits() != 64)
7164     return SDValue();
7165   // Is the operand an extract_subvector starting at the beginning or halfway
7166   // point of the vector? A low half may also come through as an
7167   // EXTRACT_SUBREG, so look for that, too.
7168   SDValue Op0 = N->getOperand(0);
7169   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7170       !(Op0->isMachineOpcode() &&
7171         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7172     return SDValue();
7173   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7174   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7175     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7176       return SDValue();
7177   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7178     if (idx != AArch64::dsub)
7179       return SDValue();
7180     // The dsub reference is equivalent to a lane zero subvector reference.
7181     idx = 0;
7182   }
7183   // Look through the bitcast of the input to the extract.
7184   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7185     return SDValue();
7186   SDValue Source = Op0->getOperand(0)->getOperand(0);
7187   // If the source type has twice the number of elements as our destination
7188   // type, we know this is an extract of the high or low half of the vector.
7189   EVT SVT = Source->getValueType(0);
7190   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7191     return SDValue();
7192
7193   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7194
7195   // Create the simplified form to just extract the low or high half of the
7196   // vector directly rather than bothering with the bitcasts.
7197   SDLoc dl(N);
7198   unsigned NumElements = VT.getVectorNumElements();
7199   if (idx) {
7200     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
7201     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7202   } else {
7203     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
7204     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7205                                       Source, SubReg),
7206                    0);
7207   }
7208 }
7209
7210 static SDValue performConcatVectorsCombine(SDNode *N,
7211                                            TargetLowering::DAGCombinerInfo &DCI,
7212                                            SelectionDAG &DAG) {
7213   // Wait 'til after everything is legalized to try this. That way we have
7214   // legal vector types and such.
7215   if (DCI.isBeforeLegalizeOps())
7216     return SDValue();
7217
7218   SDLoc dl(N);
7219   EVT VT = N->getValueType(0);
7220
7221   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7222   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7223   // canonicalise to that.
7224   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
7225     assert(VT.getVectorElementType().getSizeInBits() == 64);
7226     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
7227                        WidenVector(N->getOperand(0), DAG),
7228                        DAG.getConstant(0, MVT::i64));
7229   }
7230
7231   // Canonicalise concat_vectors so that the right-hand vector has as few
7232   // bit-casts as possible before its real operation. The primary matching
7233   // destination for these operations will be the narrowing "2" instructions,
7234   // which depend on the operation being performed on this right-hand vector.
7235   // For example,
7236   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7237   // becomes
7238   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7239
7240   SDValue Op1 = N->getOperand(1);
7241   if (Op1->getOpcode() != ISD::BITCAST)
7242     return SDValue();
7243   SDValue RHS = Op1->getOperand(0);
7244   MVT RHSTy = RHS.getValueType().getSimpleVT();
7245   // If the RHS is not a vector, this is not the pattern we're looking for.
7246   if (!RHSTy.isVector())
7247     return SDValue();
7248
7249   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7250
7251   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7252                                   RHSTy.getVectorNumElements() * 2);
7253   return DAG.getNode(
7254       ISD::BITCAST, dl, VT,
7255       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7256                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
7257 }
7258
7259 static SDValue tryCombineFixedPointConvert(SDNode *N,
7260                                            TargetLowering::DAGCombinerInfo &DCI,
7261                                            SelectionDAG &DAG) {
7262   // Wait 'til after everything is legalized to try this. That way we have
7263   // legal vector types and such.
7264   if (DCI.isBeforeLegalizeOps())
7265     return SDValue();
7266   // Transform a scalar conversion of a value from a lane extract into a
7267   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7268   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7269   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7270   //
7271   // The second form interacts better with instruction selection and the
7272   // register allocator to avoid cross-class register copies that aren't
7273   // coalescable due to a lane reference.
7274
7275   // Check the operand and see if it originates from a lane extract.
7276   SDValue Op1 = N->getOperand(1);
7277   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7278     // Yep, no additional predication needed. Perform the transform.
7279     SDValue IID = N->getOperand(0);
7280     SDValue Shift = N->getOperand(2);
7281     SDValue Vec = Op1.getOperand(0);
7282     SDValue Lane = Op1.getOperand(1);
7283     EVT ResTy = N->getValueType(0);
7284     EVT VecResTy;
7285     SDLoc DL(N);
7286
7287     // The vector width should be 128 bits by the time we get here, even
7288     // if it started as 64 bits (the extract_vector handling will have
7289     // done so).
7290     assert(Vec.getValueType().getSizeInBits() == 128 &&
7291            "unexpected vector size on extract_vector_elt!");
7292     if (Vec.getValueType() == MVT::v4i32)
7293       VecResTy = MVT::v4f32;
7294     else if (Vec.getValueType() == MVT::v2i64)
7295       VecResTy = MVT::v2f64;
7296     else
7297       llvm_unreachable("unexpected vector type!");
7298
7299     SDValue Convert =
7300         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7301     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7302   }
7303   return SDValue();
7304 }
7305
7306 // AArch64 high-vector "long" operations are formed by performing the non-high
7307 // version on an extract_subvector of each operand which gets the high half:
7308 //
7309 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7310 //
7311 // However, there are cases which don't have an extract_high explicitly, but
7312 // have another operation that can be made compatible with one for free. For
7313 // example:
7314 //
7315 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7316 //
7317 // This routine does the actual conversion of such DUPs, once outer routines
7318 // have determined that everything else is in order.
7319 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7320   // We can handle most types of duplicate, but the lane ones have an extra
7321   // operand saying *which* lane, so we need to know.
7322   bool IsDUPLANE;
7323   switch (N.getOpcode()) {
7324   case AArch64ISD::DUP:
7325     IsDUPLANE = false;
7326     break;
7327   case AArch64ISD::DUPLANE8:
7328   case AArch64ISD::DUPLANE16:
7329   case AArch64ISD::DUPLANE32:
7330   case AArch64ISD::DUPLANE64:
7331     IsDUPLANE = true;
7332     break;
7333   default:
7334     return SDValue();
7335   }
7336
7337   MVT NarrowTy = N.getSimpleValueType();
7338   if (!NarrowTy.is64BitVector())
7339     return SDValue();
7340
7341   MVT ElementTy = NarrowTy.getVectorElementType();
7342   unsigned NumElems = NarrowTy.getVectorNumElements();
7343   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7344
7345   SDValue NewDUP;
7346   if (IsDUPLANE)
7347     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7348                          N.getOperand(1));
7349   else
7350     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7351
7352   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7353                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7354 }
7355
7356 static bool isEssentiallyExtractSubvector(SDValue N) {
7357   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7358     return true;
7359
7360   return N.getOpcode() == ISD::BITCAST &&
7361          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7362 }
7363
7364 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7365 struct GenericSetCCInfo {
7366   const SDValue *Opnd0;
7367   const SDValue *Opnd1;
7368   ISD::CondCode CC;
7369 };
7370
7371 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7372 struct AArch64SetCCInfo {
7373   const SDValue *Cmp;
7374   AArch64CC::CondCode CC;
7375 };
7376
7377 /// \brief Helper structure to keep track of SetCC information.
7378 union SetCCInfo {
7379   GenericSetCCInfo Generic;
7380   AArch64SetCCInfo AArch64;
7381 };
7382
7383 /// \brief Helper structure to be able to read SetCC information.  If set to
7384 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7385 /// GenericSetCCInfo.
7386 struct SetCCInfoAndKind {
7387   SetCCInfo Info;
7388   bool IsAArch64;
7389 };
7390
7391 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7392 /// an
7393 /// AArch64 lowered one.
7394 /// \p SetCCInfo is filled accordingly.
7395 /// \post SetCCInfo is meanginfull only when this function returns true.
7396 /// \return True when Op is a kind of SET_CC operation.
7397 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7398   // If this is a setcc, this is straight forward.
7399   if (Op.getOpcode() == ISD::SETCC) {
7400     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7401     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7402     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7403     SetCCInfo.IsAArch64 = false;
7404     return true;
7405   }
7406   // Otherwise, check if this is a matching csel instruction.
7407   // In other words:
7408   // - csel 1, 0, cc
7409   // - csel 0, 1, !cc
7410   if (Op.getOpcode() != AArch64ISD::CSEL)
7411     return false;
7412   // Set the information about the operands.
7413   // TODO: we want the operands of the Cmp not the csel
7414   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7415   SetCCInfo.IsAArch64 = true;
7416   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7417       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7418
7419   // Check that the operands matches the constraints:
7420   // (1) Both operands must be constants.
7421   // (2) One must be 1 and the other must be 0.
7422   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7423   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7424
7425   // Check (1).
7426   if (!TValue || !FValue)
7427     return false;
7428
7429   // Check (2).
7430   if (!TValue->isOne()) {
7431     // Update the comparison when we are interested in !cc.
7432     std::swap(TValue, FValue);
7433     SetCCInfo.Info.AArch64.CC =
7434         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7435   }
7436   return TValue->isOne() && FValue->isNullValue();
7437 }
7438
7439 // Returns true if Op is setcc or zext of setcc.
7440 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7441   if (isSetCC(Op, Info))
7442     return true;
7443   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7444     isSetCC(Op->getOperand(0), Info));
7445 }
7446
7447 // The folding we want to perform is:
7448 // (add x, [zext] (setcc cc ...) )
7449 //   -->
7450 // (csel x, (add x, 1), !cc ...)
7451 //
7452 // The latter will get matched to a CSINC instruction.
7453 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7454   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7455   SDValue LHS = Op->getOperand(0);
7456   SDValue RHS = Op->getOperand(1);
7457   SetCCInfoAndKind InfoAndKind;
7458
7459   // If neither operand is a SET_CC, give up.
7460   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7461     std::swap(LHS, RHS);
7462     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7463       return SDValue();
7464   }
7465
7466   // FIXME: This could be generatized to work for FP comparisons.
7467   EVT CmpVT = InfoAndKind.IsAArch64
7468                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7469                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7470   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7471     return SDValue();
7472
7473   SDValue CCVal;
7474   SDValue Cmp;
7475   SDLoc dl(Op);
7476   if (InfoAndKind.IsAArch64) {
7477     CCVal = DAG.getConstant(
7478         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7479     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7480   } else
7481     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7482                       *InfoAndKind.Info.Generic.Opnd1,
7483                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7484                       CCVal, DAG, dl);
7485
7486   EVT VT = Op->getValueType(0);
7487   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7488   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7489 }
7490
7491 // The basic add/sub long vector instructions have variants with "2" on the end
7492 // which act on the high-half of their inputs. They are normally matched by
7493 // patterns like:
7494 //
7495 // (add (zeroext (extract_high LHS)),
7496 //      (zeroext (extract_high RHS)))
7497 // -> uaddl2 vD, vN, vM
7498 //
7499 // However, if one of the extracts is something like a duplicate, this
7500 // instruction can still be used profitably. This function puts the DAG into a
7501 // more appropriate form for those patterns to trigger.
7502 static SDValue performAddSubLongCombine(SDNode *N,
7503                                         TargetLowering::DAGCombinerInfo &DCI,
7504                                         SelectionDAG &DAG) {
7505   if (DCI.isBeforeLegalizeOps())
7506     return SDValue();
7507
7508   MVT VT = N->getSimpleValueType(0);
7509   if (!VT.is128BitVector()) {
7510     if (N->getOpcode() == ISD::ADD)
7511       return performSetccAddFolding(N, DAG);
7512     return SDValue();
7513   }
7514
7515   // Make sure both branches are extended in the same way.
7516   SDValue LHS = N->getOperand(0);
7517   SDValue RHS = N->getOperand(1);
7518   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7519        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7520       LHS.getOpcode() != RHS.getOpcode())
7521     return SDValue();
7522
7523   unsigned ExtType = LHS.getOpcode();
7524
7525   // It's not worth doing if at least one of the inputs isn't already an
7526   // extract, but we don't know which it'll be so we have to try both.
7527   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7528     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7529     if (!RHS.getNode())
7530       return SDValue();
7531
7532     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7533   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7534     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7535     if (!LHS.getNode())
7536       return SDValue();
7537
7538     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7539   }
7540
7541   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7542 }
7543
7544 // Massage DAGs which we can use the high-half "long" operations on into
7545 // something isel will recognize better. E.g.
7546 //
7547 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7548 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7549 //                     (extract_high (v2i64 (dup128 scalar)))))
7550 //
7551 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7552                                        TargetLowering::DAGCombinerInfo &DCI,
7553                                        SelectionDAG &DAG) {
7554   if (DCI.isBeforeLegalizeOps())
7555     return SDValue();
7556
7557   SDValue LHS = N->getOperand(1);
7558   SDValue RHS = N->getOperand(2);
7559   assert(LHS.getValueType().is64BitVector() &&
7560          RHS.getValueType().is64BitVector() &&
7561          "unexpected shape for long operation");
7562
7563   // Either node could be a DUP, but it's not worth doing both of them (you'd
7564   // just as well use the non-high version) so look for a corresponding extract
7565   // operation on the other "wing".
7566   if (isEssentiallyExtractSubvector(LHS)) {
7567     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7568     if (!RHS.getNode())
7569       return SDValue();
7570   } else if (isEssentiallyExtractSubvector(RHS)) {
7571     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7572     if (!LHS.getNode())
7573       return SDValue();
7574   }
7575
7576   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7577                      N->getOperand(0), LHS, RHS);
7578 }
7579
7580 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7581   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7582   unsigned ElemBits = ElemTy.getSizeInBits();
7583
7584   int64_t ShiftAmount;
7585   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7586     APInt SplatValue, SplatUndef;
7587     unsigned SplatBitSize;
7588     bool HasAnyUndefs;
7589     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7590                               HasAnyUndefs, ElemBits) ||
7591         SplatBitSize != ElemBits)
7592       return SDValue();
7593
7594     ShiftAmount = SplatValue.getSExtValue();
7595   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7596     ShiftAmount = CVN->getSExtValue();
7597   } else
7598     return SDValue();
7599
7600   unsigned Opcode;
7601   bool IsRightShift;
7602   switch (IID) {
7603   default:
7604     llvm_unreachable("Unknown shift intrinsic");
7605   case Intrinsic::aarch64_neon_sqshl:
7606     Opcode = AArch64ISD::SQSHL_I;
7607     IsRightShift = false;
7608     break;
7609   case Intrinsic::aarch64_neon_uqshl:
7610     Opcode = AArch64ISD::UQSHL_I;
7611     IsRightShift = false;
7612     break;
7613   case Intrinsic::aarch64_neon_srshl:
7614     Opcode = AArch64ISD::SRSHR_I;
7615     IsRightShift = true;
7616     break;
7617   case Intrinsic::aarch64_neon_urshl:
7618     Opcode = AArch64ISD::URSHR_I;
7619     IsRightShift = true;
7620     break;
7621   case Intrinsic::aarch64_neon_sqshlu:
7622     Opcode = AArch64ISD::SQSHLU_I;
7623     IsRightShift = false;
7624     break;
7625   }
7626
7627   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7628     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7629                        DAG.getConstant(-ShiftAmount, MVT::i32));
7630   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7631     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7632                        DAG.getConstant(ShiftAmount, MVT::i32));
7633
7634   return SDValue();
7635 }
7636
7637 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7638 // the intrinsics must be legal and take an i32, this means there's almost
7639 // certainly going to be a zext in the DAG which we can eliminate.
7640 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7641   SDValue AndN = N->getOperand(2);
7642   if (AndN.getOpcode() != ISD::AND)
7643     return SDValue();
7644
7645   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7646   if (!CMask || CMask->getZExtValue() != Mask)
7647     return SDValue();
7648
7649   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7650                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7651 }
7652
7653 static SDValue performIntrinsicCombine(SDNode *N,
7654                                        TargetLowering::DAGCombinerInfo &DCI,
7655                                        const AArch64Subtarget *Subtarget) {
7656   SelectionDAG &DAG = DCI.DAG;
7657   unsigned IID = getIntrinsicID(N);
7658   switch (IID) {
7659   default:
7660     break;
7661   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7662   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7663     return tryCombineFixedPointConvert(N, DCI, DAG);
7664     break;
7665   case Intrinsic::aarch64_neon_fmax:
7666     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7667                        N->getOperand(1), N->getOperand(2));
7668   case Intrinsic::aarch64_neon_fmin:
7669     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7670                        N->getOperand(1), N->getOperand(2));
7671   case Intrinsic::aarch64_neon_smull:
7672   case Intrinsic::aarch64_neon_umull:
7673   case Intrinsic::aarch64_neon_pmull:
7674   case Intrinsic::aarch64_neon_sqdmull:
7675     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7676   case Intrinsic::aarch64_neon_sqshl:
7677   case Intrinsic::aarch64_neon_uqshl:
7678   case Intrinsic::aarch64_neon_sqshlu:
7679   case Intrinsic::aarch64_neon_srshl:
7680   case Intrinsic::aarch64_neon_urshl:
7681     return tryCombineShiftImm(IID, N, DAG);
7682   case Intrinsic::aarch64_crc32b:
7683   case Intrinsic::aarch64_crc32cb:
7684     return tryCombineCRC32(0xff, N, DAG);
7685   case Intrinsic::aarch64_crc32h:
7686   case Intrinsic::aarch64_crc32ch:
7687     return tryCombineCRC32(0xffff, N, DAG);
7688   }
7689   return SDValue();
7690 }
7691
7692 static SDValue performExtendCombine(SDNode *N,
7693                                     TargetLowering::DAGCombinerInfo &DCI,
7694                                     SelectionDAG &DAG) {
7695   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7696   // we can convert that DUP into another extract_high (of a bigger DUP), which
7697   // helps the backend to decide that an sabdl2 would be useful, saving a real
7698   // extract_high operation.
7699   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7700       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7701     SDNode *ABDNode = N->getOperand(0).getNode();
7702     unsigned IID = getIntrinsicID(ABDNode);
7703     if (IID == Intrinsic::aarch64_neon_sabd ||
7704         IID == Intrinsic::aarch64_neon_uabd) {
7705       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7706       if (!NewABD.getNode())
7707         return SDValue();
7708
7709       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7710                          NewABD);
7711     }
7712   }
7713
7714   // This is effectively a custom type legalization for AArch64.
7715   //
7716   // Type legalization will split an extend of a small, legal, type to a larger
7717   // illegal type by first splitting the destination type, often creating
7718   // illegal source types, which then get legalized in isel-confusing ways,
7719   // leading to really terrible codegen. E.g.,
7720   //   %result = v8i32 sext v8i8 %value
7721   // becomes
7722   //   %losrc = extract_subreg %value, ...
7723   //   %hisrc = extract_subreg %value, ...
7724   //   %lo = v4i32 sext v4i8 %losrc
7725   //   %hi = v4i32 sext v4i8 %hisrc
7726   // Things go rapidly downhill from there.
7727   //
7728   // For AArch64, the [sz]ext vector instructions can only go up one element
7729   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7730   // take two instructions.
7731   //
7732   // This implies that the most efficient way to do the extend from v8i8
7733   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7734   // the normal splitting to happen for the v8i16->v8i32.
7735
7736   // This is pre-legalization to catch some cases where the default
7737   // type legalization will create ill-tempered code.
7738   if (!DCI.isBeforeLegalizeOps())
7739     return SDValue();
7740
7741   // We're only interested in cleaning things up for non-legal vector types
7742   // here. If both the source and destination are legal, things will just
7743   // work naturally without any fiddling.
7744   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7745   EVT ResVT = N->getValueType(0);
7746   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7747     return SDValue();
7748   // If the vector type isn't a simple VT, it's beyond the scope of what
7749   // we're  worried about here. Let legalization do its thing and hope for
7750   // the best.
7751   SDValue Src = N->getOperand(0);
7752   EVT SrcVT = Src->getValueType(0);
7753   if (!ResVT.isSimple() || !SrcVT.isSimple())
7754     return SDValue();
7755
7756   // If the source VT is a 64-bit vector, we can play games and get the
7757   // better results we want.
7758   if (SrcVT.getSizeInBits() != 64)
7759     return SDValue();
7760
7761   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7762   unsigned ElementCount = SrcVT.getVectorNumElements();
7763   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7764   SDLoc DL(N);
7765   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7766
7767   // Now split the rest of the operation into two halves, each with a 64
7768   // bit source.
7769   EVT LoVT, HiVT;
7770   SDValue Lo, Hi;
7771   unsigned NumElements = ResVT.getVectorNumElements();
7772   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7773   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7774                                  ResVT.getVectorElementType(), NumElements / 2);
7775
7776   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7777                                LoVT.getVectorNumElements());
7778   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7779                    DAG.getConstant(0, MVT::i64));
7780   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7781                    DAG.getConstant(InNVT.getVectorNumElements(), MVT::i64));
7782   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7783   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7784
7785   // Now combine the parts back together so we still have a single result
7786   // like the combiner expects.
7787   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7788 }
7789
7790 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7791 /// value. The load store optimizer pass will merge them to store pair stores.
7792 /// This has better performance than a splat of the scalar followed by a split
7793 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7794 /// followed by an ext.b and two stores.
7795 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7796   SDValue StVal = St->getValue();
7797   EVT VT = StVal.getValueType();
7798
7799   // Don't replace floating point stores, they possibly won't be transformed to
7800   // stp because of the store pair suppress pass.
7801   if (VT.isFloatingPoint())
7802     return SDValue();
7803
7804   // Check for insert vector elements.
7805   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7806     return SDValue();
7807
7808   // We can express a splat as store pair(s) for 2 or 4 elements.
7809   unsigned NumVecElts = VT.getVectorNumElements();
7810   if (NumVecElts != 4 && NumVecElts != 2)
7811     return SDValue();
7812   SDValue SplatVal = StVal.getOperand(1);
7813   unsigned RemainInsertElts = NumVecElts - 1;
7814
7815   // Check that this is a splat.
7816   while (--RemainInsertElts) {
7817     SDValue NextInsertElt = StVal.getOperand(0);
7818     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7819       return SDValue();
7820     if (NextInsertElt.getOperand(1) != SplatVal)
7821       return SDValue();
7822     StVal = NextInsertElt;
7823   }
7824   unsigned OrigAlignment = St->getAlignment();
7825   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7826   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7827
7828   // Create scalar stores. This is at least as good as the code sequence for a
7829   // split unaligned store wich is a dup.s, ext.b, and two stores.
7830   // Most of the time the three stores should be replaced by store pair
7831   // instructions (stp).
7832   SDLoc DL(St);
7833   SDValue BasePtr = St->getBasePtr();
7834   SDValue NewST1 =
7835       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7836                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7837
7838   unsigned Offset = EltOffset;
7839   while (--NumVecElts) {
7840     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7841                                     DAG.getConstant(Offset, MVT::i64));
7842     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7843                           St->getPointerInfo(), St->isVolatile(),
7844                           St->isNonTemporal(), Alignment);
7845     Offset += EltOffset;
7846   }
7847   return NewST1;
7848 }
7849
7850 static SDValue performSTORECombine(SDNode *N,
7851                                    TargetLowering::DAGCombinerInfo &DCI,
7852                                    SelectionDAG &DAG,
7853                                    const AArch64Subtarget *Subtarget) {
7854   if (!DCI.isBeforeLegalize())
7855     return SDValue();
7856
7857   StoreSDNode *S = cast<StoreSDNode>(N);
7858   if (S->isVolatile())
7859     return SDValue();
7860
7861   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7862   // page boundaries. We want to split such stores.
7863   if (!Subtarget->isCyclone())
7864     return SDValue();
7865
7866   // Don't split at Oz.
7867   MachineFunction &MF = DAG.getMachineFunction();
7868   bool IsMinSize = MF.getFunction()->hasFnAttribute(Attribute::MinSize);
7869   if (IsMinSize)
7870     return SDValue();
7871
7872   SDValue StVal = S->getValue();
7873   EVT VT = StVal.getValueType();
7874
7875   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7876   // those up regresses performance on micro-benchmarks and olden/bh.
7877   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7878     return SDValue();
7879
7880   // Split unaligned 16B stores. They are terrible for performance.
7881   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7882   // extensions can use this to mark that it does not want splitting to happen
7883   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7884   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7885   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7886       S->getAlignment() <= 2)
7887     return SDValue();
7888
7889   // If we get a splat of a scalar convert this vector store to a store of
7890   // scalars. They will be merged into store pairs thereby removing two
7891   // instructions.
7892   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7893   if (ReplacedSplat != SDValue())
7894     return ReplacedSplat;
7895
7896   SDLoc DL(S);
7897   unsigned NumElts = VT.getVectorNumElements() / 2;
7898   // Split VT into two.
7899   EVT HalfVT =
7900       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7901   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7902                                    DAG.getConstant(0, MVT::i64));
7903   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7904                                    DAG.getConstant(NumElts, MVT::i64));
7905   SDValue BasePtr = S->getBasePtr();
7906   SDValue NewST1 =
7907       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7908                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7909   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7910                                   DAG.getConstant(8, MVT::i64));
7911   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7912                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7913                       S->getAlignment());
7914 }
7915
7916 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7917 /// post-increment LD1R.
7918 static SDValue performPostLD1Combine(SDNode *N,
7919                                      TargetLowering::DAGCombinerInfo &DCI,
7920                                      bool IsLaneOp) {
7921   if (DCI.isBeforeLegalizeOps())
7922     return SDValue();
7923
7924   SelectionDAG &DAG = DCI.DAG;
7925   EVT VT = N->getValueType(0);
7926
7927   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7928   SDNode *LD = N->getOperand(LoadIdx).getNode();
7929   // If it is not LOAD, can not do such combine.
7930   if (LD->getOpcode() != ISD::LOAD)
7931     return SDValue();
7932
7933   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7934   EVT MemVT = LoadSDN->getMemoryVT();
7935   // Check if memory operand is the same type as the vector element.
7936   if (MemVT != VT.getVectorElementType())
7937     return SDValue();
7938
7939   // Check if there are other uses. If so, do not combine as it will introduce
7940   // an extra load.
7941   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7942        ++UI) {
7943     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7944       continue;
7945     if (*UI != N)
7946       return SDValue();
7947   }
7948
7949   SDValue Addr = LD->getOperand(1);
7950   SDValue Vector = N->getOperand(0);
7951   // Search for a use of the address operand that is an increment.
7952   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7953        Addr.getNode()->use_end(); UI != UE; ++UI) {
7954     SDNode *User = *UI;
7955     if (User->getOpcode() != ISD::ADD
7956         || UI.getUse().getResNo() != Addr.getResNo())
7957       continue;
7958
7959     // Check that the add is independent of the load.  Otherwise, folding it
7960     // would create a cycle.
7961     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7962       continue;
7963     // Also check that add is not used in the vector operand.  This would also
7964     // create a cycle.
7965     if (User->isPredecessorOf(Vector.getNode()))
7966       continue;
7967
7968     // If the increment is a constant, it must match the memory ref size.
7969     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7970     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7971       uint32_t IncVal = CInc->getZExtValue();
7972       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7973       if (IncVal != NumBytes)
7974         continue;
7975       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7976     }
7977
7978     SmallVector<SDValue, 8> Ops;
7979     Ops.push_back(LD->getOperand(0));  // Chain
7980     if (IsLaneOp) {
7981       Ops.push_back(Vector);           // The vector to be inserted
7982       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7983     }
7984     Ops.push_back(Addr);
7985     Ops.push_back(Inc);
7986
7987     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7988     SDVTList SDTys = DAG.getVTList(Tys);
7989     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7990     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7991                                            MemVT,
7992                                            LoadSDN->getMemOperand());
7993
7994     // Update the uses.
7995     SmallVector<SDValue, 2> NewResults;
7996     NewResults.push_back(SDValue(LD, 0));             // The result of load
7997     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7998     DCI.CombineTo(LD, NewResults);
7999     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
8000     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
8001
8002     break;
8003   }
8004   return SDValue();
8005 }
8006
8007 /// Target-specific DAG combine function for NEON load/store intrinsics
8008 /// to merge base address updates.
8009 static SDValue performNEONPostLDSTCombine(SDNode *N,
8010                                           TargetLowering::DAGCombinerInfo &DCI,
8011                                           SelectionDAG &DAG) {
8012   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8013     return SDValue();
8014
8015   unsigned AddrOpIdx = N->getNumOperands() - 1;
8016   SDValue Addr = N->getOperand(AddrOpIdx);
8017
8018   // Search for a use of the address operand that is an increment.
8019   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8020        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8021     SDNode *User = *UI;
8022     if (User->getOpcode() != ISD::ADD ||
8023         UI.getUse().getResNo() != Addr.getResNo())
8024       continue;
8025
8026     // Check that the add is independent of the load/store.  Otherwise, folding
8027     // it would create a cycle.
8028     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8029       continue;
8030
8031     // Find the new opcode for the updating load/store.
8032     bool IsStore = false;
8033     bool IsLaneOp = false;
8034     bool IsDupOp = false;
8035     unsigned NewOpc = 0;
8036     unsigned NumVecs = 0;
8037     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8038     switch (IntNo) {
8039     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8040     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8041       NumVecs = 2; break;
8042     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8043       NumVecs = 3; break;
8044     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8045       NumVecs = 4; break;
8046     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8047       NumVecs = 2; IsStore = true; break;
8048     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8049       NumVecs = 3; IsStore = true; break;
8050     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8051       NumVecs = 4; IsStore = true; break;
8052     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8053       NumVecs = 2; break;
8054     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8055       NumVecs = 3; break;
8056     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8057       NumVecs = 4; break;
8058     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8059       NumVecs = 2; IsStore = true; break;
8060     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8061       NumVecs = 3; IsStore = true; break;
8062     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8063       NumVecs = 4; IsStore = true; break;
8064     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8065       NumVecs = 2; IsDupOp = true; break;
8066     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8067       NumVecs = 3; IsDupOp = true; break;
8068     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8069       NumVecs = 4; IsDupOp = true; break;
8070     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8071       NumVecs = 2; IsLaneOp = true; break;
8072     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8073       NumVecs = 3; IsLaneOp = true; break;
8074     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8075       NumVecs = 4; IsLaneOp = true; break;
8076     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8077       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8078     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8079       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8080     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8081       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8082     }
8083
8084     EVT VecTy;
8085     if (IsStore)
8086       VecTy = N->getOperand(2).getValueType();
8087     else
8088       VecTy = N->getValueType(0);
8089
8090     // If the increment is a constant, it must match the memory ref size.
8091     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8092     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8093       uint32_t IncVal = CInc->getZExtValue();
8094       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8095       if (IsLaneOp || IsDupOp)
8096         NumBytes /= VecTy.getVectorNumElements();
8097       if (IncVal != NumBytes)
8098         continue;
8099       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8100     }
8101     SmallVector<SDValue, 8> Ops;
8102     Ops.push_back(N->getOperand(0)); // Incoming chain
8103     // Load lane and store have vector list as input.
8104     if (IsLaneOp || IsStore)
8105       for (unsigned i = 2; i < AddrOpIdx; ++i)
8106         Ops.push_back(N->getOperand(i));
8107     Ops.push_back(Addr); // Base register
8108     Ops.push_back(Inc);
8109
8110     // Return Types.
8111     EVT Tys[6];
8112     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8113     unsigned n;
8114     for (n = 0; n < NumResultVecs; ++n)
8115       Tys[n] = VecTy;
8116     Tys[n++] = MVT::i64;  // Type of write back register
8117     Tys[n] = MVT::Other;  // Type of the chain
8118     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8119
8120     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8121     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8122                                            MemInt->getMemoryVT(),
8123                                            MemInt->getMemOperand());
8124
8125     // Update the uses.
8126     std::vector<SDValue> NewResults;
8127     for (unsigned i = 0; i < NumResultVecs; ++i) {
8128       NewResults.push_back(SDValue(UpdN.getNode(), i));
8129     }
8130     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8131     DCI.CombineTo(N, NewResults);
8132     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8133
8134     break;
8135   }
8136   return SDValue();
8137 }
8138
8139 // Checks to see if the value is the prescribed width and returns information
8140 // about its extension mode.
8141 static
8142 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8143   ExtType = ISD::NON_EXTLOAD;
8144   switch(V.getNode()->getOpcode()) {
8145   default:
8146     return false;
8147   case ISD::LOAD: {
8148     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8149     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8150        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8151       ExtType = LoadNode->getExtensionType();
8152       return true;
8153     }
8154     return false;
8155   }
8156   case ISD::AssertSext: {
8157     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8158     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8159        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8160       ExtType = ISD::SEXTLOAD;
8161       return true;
8162     }
8163     return false;
8164   }
8165   case ISD::AssertZext: {
8166     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8167     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8168        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8169       ExtType = ISD::ZEXTLOAD;
8170       return true;
8171     }
8172     return false;
8173   }
8174   case ISD::Constant:
8175   case ISD::TargetConstant: {
8176     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8177         1LL << (width - 1))
8178       return true;
8179     return false;
8180   }
8181   }
8182
8183   return true;
8184 }
8185
8186 // This function does a whole lot of voodoo to determine if the tests are
8187 // equivalent without and with a mask. Essentially what happens is that given a
8188 // DAG resembling:
8189 //
8190 //  +-------------+ +-------------+ +-------------+ +-------------+
8191 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8192 //  +-------------+ +-------------+ +-------------+ +-------------+
8193 //           |           |           |               |
8194 //           V           V           |    +----------+
8195 //          +-------------+  +----+  |    |
8196 //          |     ADD     |  |0xff|  |    |
8197 //          +-------------+  +----+  |    |
8198 //                  |           |    |    |
8199 //                  V           V    |    |
8200 //                 +-------------+   |    |
8201 //                 |     AND     |   |    |
8202 //                 +-------------+   |    |
8203 //                      |            |    |
8204 //                      +-----+      |    |
8205 //                            |      |    |
8206 //                            V      V    V
8207 //                           +-------------+
8208 //                           |     CMP     |
8209 //                           +-------------+
8210 //
8211 // The AND node may be safely removed for some combinations of inputs. In
8212 // particular we need to take into account the extension type of the Input,
8213 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8214 // width of the input (this can work for any width inputs, the above graph is
8215 // specific to 8 bits.
8216 //
8217 // The specific equations were worked out by generating output tables for each
8218 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8219 // problem was simplified by working with 4 bit inputs, which means we only
8220 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8221 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8222 // patterns present in both extensions (0,7). For every distinct set of
8223 // AddConstant and CompConstants bit patterns we can consider the masked and
8224 // unmasked versions to be equivalent if the result of this function is true for
8225 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8226 //
8227 //   sub      w8, w0, w1
8228 //   and      w10, w8, #0x0f
8229 //   cmp      w8, w2
8230 //   cset     w9, AArch64CC
8231 //   cmp      w10, w2
8232 //   cset     w11, AArch64CC
8233 //   cmp      w9, w11
8234 //   cset     w0, eq
8235 //   ret
8236 //
8237 // Since the above function shows when the outputs are equivalent it defines
8238 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8239 // would be expensive to run during compiles. The equations below were written
8240 // in a test harness that confirmed they gave equivalent outputs to the above
8241 // for all inputs function, so they can be used determine if the removal is
8242 // legal instead.
8243 //
8244 // isEquivalentMaskless() is the code for testing if the AND can be removed
8245 // factored out of the DAG recognition as the DAG can take several forms.
8246
8247 static
8248 bool isEquivalentMaskless(unsigned CC, unsigned width,
8249                           ISD::LoadExtType ExtType, signed AddConstant,
8250                           signed CompConstant) {
8251   // By being careful about our equations and only writing the in term
8252   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8253   // make them generally applicable to all bit widths.
8254   signed MaxUInt = (1 << width);
8255
8256   // For the purposes of these comparisons sign extending the type is
8257   // equivalent to zero extending the add and displacing it by half the integer
8258   // width. Provided we are careful and make sure our equations are valid over
8259   // the whole range we can just adjust the input and avoid writing equations
8260   // for sign extended inputs.
8261   if (ExtType == ISD::SEXTLOAD)
8262     AddConstant -= (1 << (width-1));
8263
8264   switch(CC) {
8265   case AArch64CC::LE:
8266   case AArch64CC::GT: {
8267     if ((AddConstant == 0) ||
8268         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8269         (AddConstant >= 0 && CompConstant < 0) ||
8270         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8271       return true;
8272   } break;
8273   case AArch64CC::LT:
8274   case AArch64CC::GE: {
8275     if ((AddConstant == 0) ||
8276         (AddConstant >= 0 && CompConstant <= 0) ||
8277         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8278       return true;
8279   } break;
8280   case AArch64CC::HI:
8281   case AArch64CC::LS: {
8282     if ((AddConstant >= 0 && CompConstant < 0) ||
8283        (AddConstant <= 0 && CompConstant >= -1 &&
8284         CompConstant < AddConstant + MaxUInt))
8285       return true;
8286   } break;
8287   case AArch64CC::PL:
8288   case AArch64CC::MI: {
8289     if ((AddConstant == 0) ||
8290         (AddConstant > 0 && CompConstant <= 0) ||
8291         (AddConstant < 0 && CompConstant <= AddConstant))
8292       return true;
8293   } break;
8294   case AArch64CC::LO:
8295   case AArch64CC::HS: {
8296     if ((AddConstant >= 0 && CompConstant <= 0) ||
8297         (AddConstant <= 0 && CompConstant >= 0 &&
8298          CompConstant <= AddConstant + MaxUInt))
8299       return true;
8300   } break;
8301   case AArch64CC::EQ:
8302   case AArch64CC::NE: {
8303     if ((AddConstant > 0 && CompConstant < 0) ||
8304         (AddConstant < 0 && CompConstant >= 0 &&
8305          CompConstant < AddConstant + MaxUInt) ||
8306         (AddConstant >= 0 && CompConstant >= 0 &&
8307          CompConstant >= AddConstant) ||
8308         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8309
8310       return true;
8311   } break;
8312   case AArch64CC::VS:
8313   case AArch64CC::VC:
8314   case AArch64CC::AL:
8315   case AArch64CC::NV:
8316     return true;
8317   case AArch64CC::Invalid:
8318     break;
8319   }
8320
8321   return false;
8322 }
8323
8324 static
8325 SDValue performCONDCombine(SDNode *N,
8326                            TargetLowering::DAGCombinerInfo &DCI,
8327                            SelectionDAG &DAG, unsigned CCIndex,
8328                            unsigned CmpIndex) {
8329   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8330   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8331   unsigned CondOpcode = SubsNode->getOpcode();
8332
8333   if (CondOpcode != AArch64ISD::SUBS)
8334     return SDValue();
8335
8336   // There is a SUBS feeding this condition. Is it fed by a mask we can
8337   // use?
8338
8339   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8340   unsigned MaskBits = 0;
8341
8342   if (AndNode->getOpcode() != ISD::AND)
8343     return SDValue();
8344
8345   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8346     uint32_t CNV = CN->getZExtValue();
8347     if (CNV == 255)
8348       MaskBits = 8;
8349     else if (CNV == 65535)
8350       MaskBits = 16;
8351   }
8352
8353   if (!MaskBits)
8354     return SDValue();
8355
8356   SDValue AddValue = AndNode->getOperand(0);
8357
8358   if (AddValue.getOpcode() != ISD::ADD)
8359     return SDValue();
8360
8361   // The basic dag structure is correct, grab the inputs and validate them.
8362
8363   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8364   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8365   SDValue SubsInputValue = SubsNode->getOperand(1);
8366
8367   // The mask is present and the provenance of all the values is a smaller type,
8368   // lets see if the mask is superfluous.
8369
8370   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8371       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8372     return SDValue();
8373
8374   ISD::LoadExtType ExtType;
8375
8376   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8377       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8378       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8379     return SDValue();
8380
8381   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8382                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8383                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8384     return SDValue();
8385
8386   // The AND is not necessary, remove it.
8387
8388   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8389                                SubsNode->getValueType(1));
8390   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8391
8392   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8393   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8394
8395   return SDValue(N, 0);
8396 }
8397
8398 // Optimize compare with zero and branch.
8399 static SDValue performBRCONDCombine(SDNode *N,
8400                                     TargetLowering::DAGCombinerInfo &DCI,
8401                                     SelectionDAG &DAG) {
8402   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8403   if (NV.getNode())
8404     N = NV.getNode();
8405   SDValue Chain = N->getOperand(0);
8406   SDValue Dest = N->getOperand(1);
8407   SDValue CCVal = N->getOperand(2);
8408   SDValue Cmp = N->getOperand(3);
8409
8410   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8411   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8412   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8413     return SDValue();
8414
8415   unsigned CmpOpc = Cmp.getOpcode();
8416   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8417     return SDValue();
8418
8419   // Only attempt folding if there is only one use of the flag and no use of the
8420   // value.
8421   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8422     return SDValue();
8423
8424   SDValue LHS = Cmp.getOperand(0);
8425   SDValue RHS = Cmp.getOperand(1);
8426
8427   assert(LHS.getValueType() == RHS.getValueType() &&
8428          "Expected the value type to be the same for both operands!");
8429   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8430     return SDValue();
8431
8432   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8433     std::swap(LHS, RHS);
8434
8435   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8436     return SDValue();
8437
8438   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8439       LHS.getOpcode() == ISD::SRL)
8440     return SDValue();
8441
8442   // Fold the compare into the branch instruction.
8443   SDValue BR;
8444   if (CC == AArch64CC::EQ)
8445     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8446   else
8447     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8448
8449   // Do not add new nodes to DAG combiner worklist.
8450   DCI.CombineTo(N, BR, false);
8451
8452   return SDValue();
8453 }
8454
8455 // vselect (v1i1 setcc) ->
8456 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8457 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8458 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8459 // such VSELECT.
8460 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8461   SDValue N0 = N->getOperand(0);
8462   EVT CCVT = N0.getValueType();
8463
8464   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8465       CCVT.getVectorElementType() != MVT::i1)
8466     return SDValue();
8467
8468   EVT ResVT = N->getValueType(0);
8469   EVT CmpVT = N0.getOperand(0).getValueType();
8470   // Only combine when the result type is of the same size as the compared
8471   // operands.
8472   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8473     return SDValue();
8474
8475   SDValue IfTrue = N->getOperand(1);
8476   SDValue IfFalse = N->getOperand(2);
8477   SDValue SetCC =
8478       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8479                    N0.getOperand(0), N0.getOperand(1),
8480                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8481   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8482                      IfTrue, IfFalse);
8483 }
8484
8485 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8486 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8487 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8488 /// with a vector one followed by a DUP shuffle on the result.
8489 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8490   SDValue N0 = N->getOperand(0);
8491   EVT ResVT = N->getValueType(0);
8492
8493   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8494     return SDValue();
8495
8496   // If NumMaskElts == 0, the comparison is larger than select result. The
8497   // largest real NEON comparison is 64-bits per lane, which means the result is
8498   // at most 32-bits and an illegal vector. Just bail out for now.
8499   EVT SrcVT = N0.getOperand(0).getValueType();
8500
8501   // Don't try to do this optimization when the setcc itself has i1 operands.
8502   // There are no legal vectors of i1, so this would be pointless.
8503   if (SrcVT == MVT::i1)
8504     return SDValue();
8505
8506   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8507   if (!ResVT.isVector() || NumMaskElts == 0)
8508     return SDValue();
8509
8510   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8511   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8512
8513   // First perform a vector comparison, where lane 0 is the one we're interested
8514   // in.
8515   SDLoc DL(N0);
8516   SDValue LHS =
8517       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8518   SDValue RHS =
8519       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8520   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8521
8522   // Now duplicate the comparison mask we want across all other lanes.
8523   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8524   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8525   Mask = DAG.getNode(ISD::BITCAST, DL,
8526                      ResVT.changeVectorElementTypeToInteger(), Mask);
8527
8528   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8529 }
8530
8531 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8532                                                  DAGCombinerInfo &DCI) const {
8533   SelectionDAG &DAG = DCI.DAG;
8534   switch (N->getOpcode()) {
8535   default:
8536     break;
8537   case ISD::ADD:
8538   case ISD::SUB:
8539     return performAddSubLongCombine(N, DCI, DAG);
8540   case ISD::XOR:
8541     return performXorCombine(N, DAG, DCI, Subtarget);
8542   case ISD::MUL:
8543     return performMulCombine(N, DAG, DCI, Subtarget);
8544   case ISD::SINT_TO_FP:
8545   case ISD::UINT_TO_FP:
8546     return performIntToFpCombine(N, DAG, Subtarget);
8547   case ISD::OR:
8548     return performORCombine(N, DCI, Subtarget);
8549   case ISD::INTRINSIC_WO_CHAIN:
8550     return performIntrinsicCombine(N, DCI, Subtarget);
8551   case ISD::ANY_EXTEND:
8552   case ISD::ZERO_EXTEND:
8553   case ISD::SIGN_EXTEND:
8554     return performExtendCombine(N, DCI, DAG);
8555   case ISD::BITCAST:
8556     return performBitcastCombine(N, DCI, DAG);
8557   case ISD::CONCAT_VECTORS:
8558     return performConcatVectorsCombine(N, DCI, DAG);
8559   case ISD::SELECT:
8560     return performSelectCombine(N, DAG);
8561   case ISD::VSELECT:
8562     return performVSelectCombine(N, DCI.DAG);
8563   case ISD::STORE:
8564     return performSTORECombine(N, DCI, DAG, Subtarget);
8565   case AArch64ISD::BRCOND:
8566     return performBRCONDCombine(N, DCI, DAG);
8567   case AArch64ISD::CSEL:
8568     return performCONDCombine(N, DCI, DAG, 2, 3);
8569   case AArch64ISD::DUP:
8570     return performPostLD1Combine(N, DCI, false);
8571   case ISD::INSERT_VECTOR_ELT:
8572     return performPostLD1Combine(N, DCI, true);
8573   case ISD::INTRINSIC_VOID:
8574   case ISD::INTRINSIC_W_CHAIN:
8575     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8576     case Intrinsic::aarch64_neon_ld2:
8577     case Intrinsic::aarch64_neon_ld3:
8578     case Intrinsic::aarch64_neon_ld4:
8579     case Intrinsic::aarch64_neon_ld1x2:
8580     case Intrinsic::aarch64_neon_ld1x3:
8581     case Intrinsic::aarch64_neon_ld1x4:
8582     case Intrinsic::aarch64_neon_ld2lane:
8583     case Intrinsic::aarch64_neon_ld3lane:
8584     case Intrinsic::aarch64_neon_ld4lane:
8585     case Intrinsic::aarch64_neon_ld2r:
8586     case Intrinsic::aarch64_neon_ld3r:
8587     case Intrinsic::aarch64_neon_ld4r:
8588     case Intrinsic::aarch64_neon_st2:
8589     case Intrinsic::aarch64_neon_st3:
8590     case Intrinsic::aarch64_neon_st4:
8591     case Intrinsic::aarch64_neon_st1x2:
8592     case Intrinsic::aarch64_neon_st1x3:
8593     case Intrinsic::aarch64_neon_st1x4:
8594     case Intrinsic::aarch64_neon_st2lane:
8595     case Intrinsic::aarch64_neon_st3lane:
8596     case Intrinsic::aarch64_neon_st4lane:
8597       return performNEONPostLDSTCombine(N, DCI, DAG);
8598     default:
8599       break;
8600     }
8601   }
8602   return SDValue();
8603 }
8604
8605 // Check if the return value is used as only a return value, as otherwise
8606 // we can't perform a tail-call. In particular, we need to check for
8607 // target ISD nodes that are returns and any other "odd" constructs
8608 // that the generic analysis code won't necessarily catch.
8609 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8610                                                SDValue &Chain) const {
8611   if (N->getNumValues() != 1)
8612     return false;
8613   if (!N->hasNUsesOfValue(1, 0))
8614     return false;
8615
8616   SDValue TCChain = Chain;
8617   SDNode *Copy = *N->use_begin();
8618   if (Copy->getOpcode() == ISD::CopyToReg) {
8619     // If the copy has a glue operand, we conservatively assume it isn't safe to
8620     // perform a tail call.
8621     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8622         MVT::Glue)
8623       return false;
8624     TCChain = Copy->getOperand(0);
8625   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8626     return false;
8627
8628   bool HasRet = false;
8629   for (SDNode *Node : Copy->uses()) {
8630     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8631       return false;
8632     HasRet = true;
8633   }
8634
8635   if (!HasRet)
8636     return false;
8637
8638   Chain = TCChain;
8639   return true;
8640 }
8641
8642 // Return whether the an instruction can potentially be optimized to a tail
8643 // call. This will cause the optimizers to attempt to move, or duplicate,
8644 // return instructions to help enable tail call optimizations for this
8645 // instruction.
8646 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8647   if (!CI->isTailCall())
8648     return false;
8649
8650   return true;
8651 }
8652
8653 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8654                                                    SDValue &Offset,
8655                                                    ISD::MemIndexedMode &AM,
8656                                                    bool &IsInc,
8657                                                    SelectionDAG &DAG) const {
8658   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8659     return false;
8660
8661   Base = Op->getOperand(0);
8662   // All of the indexed addressing mode instructions take a signed
8663   // 9 bit immediate offset.
8664   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8665     int64_t RHSC = (int64_t)RHS->getZExtValue();
8666     if (RHSC >= 256 || RHSC <= -256)
8667       return false;
8668     IsInc = (Op->getOpcode() == ISD::ADD);
8669     Offset = Op->getOperand(1);
8670     return true;
8671   }
8672   return false;
8673 }
8674
8675 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8676                                                       SDValue &Offset,
8677                                                       ISD::MemIndexedMode &AM,
8678                                                       SelectionDAG &DAG) const {
8679   EVT VT;
8680   SDValue Ptr;
8681   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8682     VT = LD->getMemoryVT();
8683     Ptr = LD->getBasePtr();
8684   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8685     VT = ST->getMemoryVT();
8686     Ptr = ST->getBasePtr();
8687   } else
8688     return false;
8689
8690   bool IsInc;
8691   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8692     return false;
8693   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8694   return true;
8695 }
8696
8697 bool AArch64TargetLowering::getPostIndexedAddressParts(
8698     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8699     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8700   EVT VT;
8701   SDValue Ptr;
8702   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8703     VT = LD->getMemoryVT();
8704     Ptr = LD->getBasePtr();
8705   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8706     VT = ST->getMemoryVT();
8707     Ptr = ST->getBasePtr();
8708   } else
8709     return false;
8710
8711   bool IsInc;
8712   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8713     return false;
8714   // Post-indexing updates the base, so it's not a valid transform
8715   // if that's not the same as the load's pointer.
8716   if (Ptr != Base)
8717     return false;
8718   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8719   return true;
8720 }
8721
8722 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8723                                   SelectionDAG &DAG) {
8724   SDLoc DL(N);
8725   SDValue Op = N->getOperand(0);
8726
8727   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8728     return;
8729
8730   Op = SDValue(
8731       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8732                          DAG.getUNDEF(MVT::i32), Op,
8733                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8734       0);
8735   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8736   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8737 }
8738
8739 void AArch64TargetLowering::ReplaceNodeResults(
8740     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8741   switch (N->getOpcode()) {
8742   default:
8743     llvm_unreachable("Don't know how to custom expand this");
8744   case ISD::BITCAST:
8745     ReplaceBITCASTResults(N, Results, DAG);
8746     return;
8747   case ISD::FP_TO_UINT:
8748   case ISD::FP_TO_SINT:
8749     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8750     // Let normal code take care of it by not adding anything to Results.
8751     return;
8752   }
8753 }
8754
8755 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8756   return true;
8757 }
8758
8759 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
8760   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8761   // reciprocal if there are three or more FDIVs.
8762   return NumUsers > 2;
8763 }
8764
8765 TargetLoweringBase::LegalizeTypeAction
8766 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8767   MVT SVT = VT.getSimpleVT();
8768   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8769   // v4i16, v2i32 instead of to promote.
8770   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8771       || SVT == MVT::v1f32)
8772     return TypeWidenVector;
8773
8774   return TargetLoweringBase::getPreferredVectorAction(VT);
8775 }
8776
8777 // Loads and stores less than 128-bits are already atomic; ones above that
8778 // are doomed anyway, so defer to the default libcall and blame the OS when
8779 // things go wrong.
8780 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8781   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8782   return Size == 128;
8783 }
8784
8785 // Loads and stores less than 128-bits are already atomic; ones above that
8786 // are doomed anyway, so defer to the default libcall and blame the OS when
8787 // things go wrong.
8788 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8789   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8790   return Size == 128;
8791 }
8792
8793 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8794 bool AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8795   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8796   return Size <= 128;
8797 }
8798
8799 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8800   return true;
8801 }
8802
8803 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8804                                              AtomicOrdering Ord) const {
8805   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8806   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8807   bool IsAcquire = isAtLeastAcquire(Ord);
8808
8809   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8810   // intrinsic must return {i64, i64} and we have to recombine them into a
8811   // single i128 here.
8812   if (ValTy->getPrimitiveSizeInBits() == 128) {
8813     Intrinsic::ID Int =
8814         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8815     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8816
8817     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8818     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8819
8820     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8821     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8822     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8823     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8824     return Builder.CreateOr(
8825         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8826   }
8827
8828   Type *Tys[] = { Addr->getType() };
8829   Intrinsic::ID Int =
8830       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8831   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8832
8833   return Builder.CreateTruncOrBitCast(
8834       Builder.CreateCall(Ldxr, Addr),
8835       cast<PointerType>(Addr->getType())->getElementType());
8836 }
8837
8838 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8839                                                    Value *Val, Value *Addr,
8840                                                    AtomicOrdering Ord) const {
8841   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8842   bool IsRelease = isAtLeastRelease(Ord);
8843
8844   // Since the intrinsics must have legal type, the i128 intrinsics take two
8845   // parameters: "i64, i64". We must marshal Val into the appropriate form
8846   // before the call.
8847   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8848     Intrinsic::ID Int =
8849         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8850     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8851     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8852
8853     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8854     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8855     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8856     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8857   }
8858
8859   Intrinsic::ID Int =
8860       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8861   Type *Tys[] = { Addr->getType() };
8862   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8863
8864   return Builder.CreateCall2(
8865       Stxr, Builder.CreateZExtOrBitCast(
8866                 Val, Stxr->getFunctionType()->getParamType(0)),
8867       Addr);
8868 }
8869
8870 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
8871     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
8872   return Ty->isArrayTy();
8873 }