lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                            cl::desc("Allow AArch64 SLI/SRI formation"),
  68                            cl::init(false));
  69
  70 // FIXME: The necessary dtprel relocations don't seem to be supported
  71 // well in the GNU bfd and gold linkers at the moment. Therefore, by
  72 // default, for now, fall back to GeneralDynamic code generation.
  73 cl::opt<bool> EnableAArch64ELFLocalDynamicTLSGeneration(
  74     "aarch64-elf-ldtls-generation", cl::Hidden,
  75     cl::desc("Allow AArch64 Local Dynamic TLS code generation"),
  76     cl::init(false));
  77
  78 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
  79                                              const AArch64Subtarget &STI)
  80     : TargetLowering(TM), Subtarget(&STI) {
  81
  82   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  83   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  84   setBooleanContents(ZeroOrOneBooleanContent);
  85   // When comparing vectors the result sets the different elements in the
  86   // vector to all-one or all-zero.
  87   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  88
  89   // Set up the register classes.
  90   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  91   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  92
  93   if (Subtarget->hasFPARMv8()) {
  94     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  95     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  96     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  97     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  98   }
  99
 100   if (Subtarget->hasNEON()) {
 101     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 102     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 103     // Someone set us up the NEON.
 104     addDRTypeForNEON(MVT::v2f32);
 105     addDRTypeForNEON(MVT::v8i8);
 106     addDRTypeForNEON(MVT::v4i16);
 107     addDRTypeForNEON(MVT::v2i32);
 108     addDRTypeForNEON(MVT::v1i64);
 109     addDRTypeForNEON(MVT::v1f64);
 110     addDRTypeForNEON(MVT::v4f16);
 111
 112     addQRTypeForNEON(MVT::v4f32);
 113     addQRTypeForNEON(MVT::v2f64);
 114     addQRTypeForNEON(MVT::v16i8);
 115     addQRTypeForNEON(MVT::v8i16);
 116     addQRTypeForNEON(MVT::v4i32);
 117     addQRTypeForNEON(MVT::v2i64);
 118     addQRTypeForNEON(MVT::v8f16);
 119   }
 120
 121   // Compute derived properties from the register classes
 122   computeRegisterProperties(Subtarget->getRegisterInfo());
 123
 124   // Provide all sorts of operation actions
 125   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 126   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 127   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 128   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 129   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 130   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 131   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 132   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 133   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 134   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 135   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 136   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 137   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 138   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 139   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 140   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 141   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 143   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 144   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 145   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 146
 147   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 148   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 149   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 150
 151   setOperationAction(ISD::FREM, MVT::f32, Expand);
 152   setOperationAction(ISD::FREM, MVT::f64, Expand);
 153   setOperationAction(ISD::FREM, MVT::f80, Expand);
 154
 155   // Custom lowering hooks are needed for XOR
 156   // to fold it into CSINC/CSINV.
 157   setOperationAction(ISD::XOR, MVT::i32, Custom);
 158   setOperationAction(ISD::XOR, MVT::i64, Custom);
 159
 160   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 161   // there's a valid register class, so we need custom operations in most cases.
 162   setOperationAction(ISD::FABS, MVT::f128, Expand);
 163   setOperationAction(ISD::FADD, MVT::f128, Custom);
 164   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 165   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 166   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 167   setOperationAction(ISD::FMA, MVT::f128, Expand);
 168   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 169   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 170   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 171   setOperationAction(ISD::FREM, MVT::f128, Expand);
 172   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 173   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 174   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 175   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 176   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 177   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 178   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 179   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 180   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 181   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 182   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 183
 184   // Lowering for many of the conversions is actually specified by the non-f128
 185   // type. The LowerXXX function will be trivial when f128 isn't involved.
 186   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 187   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 188   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 189   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 190   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 191   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 192   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 194   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 195   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 196   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 197   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 198   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 199   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 200
 201   // Variable arguments.
 202   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 203   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 204   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 205   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 206
 207   // Variable-sized objects.
 208   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 209   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 210   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 211
 212   // Exception handling.
 213   // FIXME: These are guesses. Has this been defined yet?
 214   setExceptionPointerRegister(AArch64::X0);
 215   setExceptionSelectorRegister(AArch64::X1);
 216
 217   // Constant pool entries
 218   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 219
 220   // BlockAddress
 221   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 222
 223   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 224   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 225   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 226   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 227   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 228   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 229   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 230   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 231   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 232
 233   // AArch64 lacks both left-rotate and popcount instructions.
 234   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 235   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 236
 237   // AArch64 doesn't have {U|S}MUL_LOHI.
 238   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 239   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 240
 241
 242   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 243   // counterparts, which AArch64 supports directly.
 244   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 245   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 246   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 247   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 248
 249   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 250   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 251
 252   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 253   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 254   setOperationAction(ISD::SREM, MVT::i32, Expand);
 255   setOperationAction(ISD::SREM, MVT::i64, Expand);
 256   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 257   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 258   setOperationAction(ISD::UREM, MVT::i32, Expand);
 259   setOperationAction(ISD::UREM, MVT::i64, Expand);
 260
 261   // Custom lower Add/Sub/Mul with overflow.
 262   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 263   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 264   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 265   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 266   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 267   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 268   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 269   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 270   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 271   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 272   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 273   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 274
 275   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 276   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 277   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 278   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 279   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 280   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 281   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 282   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 283
 284   // f16 is a storage-only type, always promote it to f32.
 285   setOperationAction(ISD::SETCC,       MVT::f16,  Promote);
 286   setOperationAction(ISD::BR_CC,       MVT::f16,  Promote);
 287   setOperationAction(ISD::SELECT_CC,   MVT::f16,  Promote);
 288   setOperationAction(ISD::SELECT,      MVT::f16,  Promote);
 289   setOperationAction(ISD::FADD,        MVT::f16,  Promote);
 290   setOperationAction(ISD::FSUB,        MVT::f16,  Promote);
 291   setOperationAction(ISD::FMUL,        MVT::f16,  Promote);
 292   setOperationAction(ISD::FDIV,        MVT::f16,  Promote);
 293   setOperationAction(ISD::FREM,        MVT::f16,  Promote);
 294   setOperationAction(ISD::FMA,         MVT::f16,  Promote);
 295   setOperationAction(ISD::FNEG,        MVT::f16,  Promote);
 296   setOperationAction(ISD::FABS,        MVT::f16,  Promote);
 297   setOperationAction(ISD::FCEIL,       MVT::f16,  Promote);
 298   setOperationAction(ISD::FCOPYSIGN,   MVT::f16,  Promote);
 299   setOperationAction(ISD::FCOS,        MVT::f16,  Promote);
 300   setOperationAction(ISD::FFLOOR,      MVT::f16,  Promote);
 301   setOperationAction(ISD::FNEARBYINT,  MVT::f16,  Promote);
 302   setOperationAction(ISD::FPOW,        MVT::f16,  Promote);
 303   setOperationAction(ISD::FPOWI,       MVT::f16,  Promote);
 304   setOperationAction(ISD::FRINT,       MVT::f16,  Promote);
 305   setOperationAction(ISD::FSIN,        MVT::f16,  Promote);
 306   setOperationAction(ISD::FSINCOS,     MVT::f16,  Promote);
 307   setOperationAction(ISD::FSQRT,       MVT::f16,  Promote);
 308   setOperationAction(ISD::FEXP,        MVT::f16,  Promote);
 309   setOperationAction(ISD::FEXP2,       MVT::f16,  Promote);
 310   setOperationAction(ISD::FLOG,        MVT::f16,  Promote);
 311   setOperationAction(ISD::FLOG2,       MVT::f16,  Promote);
 312   setOperationAction(ISD::FLOG10,      MVT::f16,  Promote);
 313   setOperationAction(ISD::FROUND,      MVT::f16,  Promote);
 314   setOperationAction(ISD::FTRUNC,      MVT::f16,  Promote);
 315   setOperationAction(ISD::FMINNUM,     MVT::f16,  Promote);
 316   setOperationAction(ISD::FMAXNUM,     MVT::f16,  Promote);
 317
 318   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 319   // known to be safe.
 320   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 321   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 322   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 323   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 324   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 325   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 326   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 327   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 328   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 329   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 330   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 331   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 332
 333   // Expand all other v4f16 operations.
 334   // FIXME: We could generate better code by promoting some operations to
 335   // a pair of v4f32s
 336   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 337   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 338   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 339   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 340   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 341   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 342   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 343   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 344   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 345   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 346   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 347   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 348   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 349   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 350   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 351   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 352   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 353   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 354   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 355   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 356   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 357   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 358   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 359   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 360   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 361   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 362
 363
 364   // v8f16 is also a storage-only type, so expand it.
 365   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 366   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 367   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 368   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 369   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 370   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 371   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 372   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 373   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 374   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 375   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 376   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 377   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 378   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 379   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 380   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 381   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 382   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 383   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 384   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 385   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 386   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 387   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 388   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 389   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 390   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 391   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 392   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 393   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 394   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 395   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 396
 397   // AArch64 has implementations of a lot of rounding-like FP operations.
 398   for (MVT Ty : {MVT::f32, MVT::f64}) {
 399     setOperationAction(ISD::FFLOOR, Ty, Legal);
 400     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 401     setOperationAction(ISD::FCEIL, Ty, Legal);
 402     setOperationAction(ISD::FRINT, Ty, Legal);
 403     setOperationAction(ISD::FTRUNC, Ty, Legal);
 404     setOperationAction(ISD::FROUND, Ty, Legal);
 405   }
 406
 407   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 408
 409   if (Subtarget->isTargetMachO()) {
 410     // For iOS, we don't want to the normal expansion of a libcall to
 411     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 412     // traffic.
 413     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 414     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 415   } else {
 416     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 417     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 418   }
 419
 420   // Make floating-point constants legal for the large code model, so they don't
 421   // become loads from the constant pool.
 422   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 423     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 424     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 425   }
 426
 427   // AArch64 does not have floating-point extending loads, i1 sign-extending
 428   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 429   for (MVT VT : MVT::fp_valuetypes()) {
 430     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 431     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 432     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 433     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 434   }
 435   for (MVT VT : MVT::integer_valuetypes())
 436     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 437
 438   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 439   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 440   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 441   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 442   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 443   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 444   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 445
 446   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 447   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 448
 449   // Indexed loads and stores are supported.
 450   for (unsigned im = (unsigned)ISD::PRE_INC;
 451        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 452     setIndexedLoadAction(im, MVT::i8, Legal);
 453     setIndexedLoadAction(im, MVT::i16, Legal);
 454     setIndexedLoadAction(im, MVT::i32, Legal);
 455     setIndexedLoadAction(im, MVT::i64, Legal);
 456     setIndexedLoadAction(im, MVT::f64, Legal);
 457     setIndexedLoadAction(im, MVT::f32, Legal);
 458     setIndexedStoreAction(im, MVT::i8, Legal);
 459     setIndexedStoreAction(im, MVT::i16, Legal);
 460     setIndexedStoreAction(im, MVT::i32, Legal);
 461     setIndexedStoreAction(im, MVT::i64, Legal);
 462     setIndexedStoreAction(im, MVT::f64, Legal);
 463     setIndexedStoreAction(im, MVT::f32, Legal);
 464   }
 465
 466   // Trap.
 467   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 468
 469   // We combine OR nodes for bitfield operations.
 470   setTargetDAGCombine(ISD::OR);
 471
 472   // Vector add and sub nodes may conceal a high-half opportunity.
 473   // Also, try to fold ADD into CSINC/CSINV..
 474   setTargetDAGCombine(ISD::ADD);
 475   setTargetDAGCombine(ISD::SUB);
 476
 477   setTargetDAGCombine(ISD::XOR);
 478   setTargetDAGCombine(ISD::SINT_TO_FP);
 479   setTargetDAGCombine(ISD::UINT_TO_FP);
 480
 481   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 482
 483   setTargetDAGCombine(ISD::ANY_EXTEND);
 484   setTargetDAGCombine(ISD::ZERO_EXTEND);
 485   setTargetDAGCombine(ISD::SIGN_EXTEND);
 486   setTargetDAGCombine(ISD::BITCAST);
 487   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 488   setTargetDAGCombine(ISD::STORE);
 489
 490   setTargetDAGCombine(ISD::MUL);
 491
 492   setTargetDAGCombine(ISD::SELECT);
 493   setTargetDAGCombine(ISD::VSELECT);
 494   setTargetDAGCombine(ISD::SELECT_CC);
 495
 496   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 497   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 498   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 499
 500   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 501   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 502   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 503
 504   setStackPointerRegisterToSaveRestore(AArch64::SP);
 505
 506   setSchedulingPreference(Sched::Hybrid);
 507
 508   // Enable TBZ/TBNZ
 509   MaskAndBranchFoldingIsLegal = true;
 510   EnableExtLdPromotion = true;
 511
 512   setMinFunctionAlignment(2);
 513
 514   RequireStrictAlign = (Align == StrictAlign);
 515
 516   setHasExtractBitsInsn(true);
 517
 518   if (Subtarget->hasNEON()) {
 519     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 520     // silliness like this:
 521     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 522     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 523     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 524     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 525     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 526     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 527     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 528     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 529     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 530     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 531     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 532     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 533     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 534     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 535     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 536     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 537     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 538     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 539     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 540     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 541     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 542     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 543     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 544     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 545     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 546
 547     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 548     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 549     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 550     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 551     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 552
 553     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 554
 555     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 556     // elements smaller than i32, so promote the input to i32 first.
 557     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 558     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 559     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 560     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 561     // i8 and i16 vector elements also need promotion to i32 for v8i8 or v8i16
 562     // -> v8f16 conversions.
 563     setOperationAction(ISD::SINT_TO_FP, MVT::v8i8, Promote);
 564     setOperationAction(ISD::UINT_TO_FP, MVT::v8i8, Promote);
 565     setOperationAction(ISD::SINT_TO_FP, MVT::v8i16, Promote);
 566     setOperationAction(ISD::UINT_TO_FP, MVT::v8i16, Promote);
 567     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 568     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 569     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 570     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 571     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 572     // Or, direct i32 -> f16 vector conversion.  Set it so custom, so the
 573     // conversion happens in two steps: v4i32 -> v4f32 -> v4f16
 574     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Custom);
 575     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Custom);
 576
 577     // AArch64 doesn't have MUL.2d:
 578     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 579     // Custom handling for some quad-vector types to detect MULL.
 580     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 581     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 582     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 583
 584     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 585     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 586     // Likewise, narrowing and extending vector loads/stores aren't handled
 587     // directly.
 588     for (MVT VT : MVT::vector_valuetypes()) {
 589       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 590
 591       setOperationAction(ISD::MULHS, VT, Expand);
 592       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 593       setOperationAction(ISD::MULHU, VT, Expand);
 594       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 595
 596       setOperationAction(ISD::BSWAP, VT, Expand);
 597
 598       for (MVT InnerVT : MVT::vector_valuetypes()) {
 599         setTruncStoreAction(VT, InnerVT, Expand);
 600         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 601         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 602         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 603       }
 604     }
 605
 606     // AArch64 has implementations of a lot of rounding-like FP operations.
 607     for (MVT Ty : {MVT::v2f32, MVT::v4f32, MVT::v2f64}) {
 608       setOperationAction(ISD::FFLOOR, Ty, Legal);
 609       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 610       setOperationAction(ISD::FCEIL, Ty, Legal);
 611       setOperationAction(ISD::FRINT, Ty, Legal);
 612       setOperationAction(ISD::FTRUNC, Ty, Legal);
 613       setOperationAction(ISD::FROUND, Ty, Legal);
 614     }
 615   }
 616
 617   // Prefer likely predicted branches to selects on out-of-order cores.
 618   if (Subtarget->isCortexA57())
 619     PredictableSelectIsExpensive = true;
 620 }
 621
 622 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 623   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 624     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 625     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 626
 627     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 628     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 629   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 630     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 631     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 632
 633     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 634     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 635   }
 636
 637   // Mark vector float intrinsics as expand.
 638   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 639     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 640     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 641     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 642     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 643     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 644     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 645     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 646     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 647     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 648   }
 649
 650   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 651   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 652   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 653   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 654   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 655   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 656   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 657   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 658   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 659   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 660   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 661   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 662
 663   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 664   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 665   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 666   for (MVT InnerVT : MVT::all_valuetypes())
 667     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 668
 669   // CNT supports only B element sizes.
 670   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 671     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 672
 673   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 674   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 675   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 676   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 677   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 678
 679   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 680   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 681
 682   // [SU][MIN|MAX] are available for all NEON types apart from i64.
 683   if (!VT.isFloatingPoint() &&
 684       VT.getSimpleVT() != MVT::v2i64 && VT.getSimpleVT() != MVT::v1i64)
 685     for (unsigned Opcode : {ISD::SMIN, ISD::SMAX, ISD::UMIN, ISD::UMAX})
 686       setOperationAction(Opcode, VT.getSimpleVT(), Legal);
 687
 688   if (Subtarget->isLittleEndian()) {
 689     for (unsigned im = (unsigned)ISD::PRE_INC;
 690          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 691       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 692       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 693     }
 694   }
 695 }
 696
 697 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 698   addRegisterClass(VT, &AArch64::FPR64RegClass);
 699   addTypeForNEON(VT, MVT::v2i32);
 700 }
 701
 702 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 703   addRegisterClass(VT, &AArch64::FPR128RegClass);
 704   addTypeForNEON(VT, MVT::v4i32);
 705 }
 706
 707 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 708   if (!VT.isVector())
 709     return MVT::i32;
 710   return VT.changeVectorElementTypeToInteger();
 711 }
 712
 713 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 714 /// Mask are known to be either zero or one and return them in the
 715 /// KnownZero/KnownOne bitsets.
 716 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 717     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 718     const SelectionDAG &DAG, unsigned Depth) const {
 719   switch (Op.getOpcode()) {
 720   default:
 721     break;
 722   case AArch64ISD::CSEL: {
 723     APInt KnownZero2, KnownOne2;
 724     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 725     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 726     KnownZero &= KnownZero2;
 727     KnownOne &= KnownOne2;
 728     break;
 729   }
 730   case ISD::INTRINSIC_W_CHAIN: {
 731    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 732     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 733     switch (IntID) {
 734     default: return;
 735     case Intrinsic::aarch64_ldaxr:
 736     case Intrinsic::aarch64_ldxr: {
 737       unsigned BitWidth = KnownOne.getBitWidth();
 738       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 739       unsigned MemBits = VT.getScalarType().getSizeInBits();
 740       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 741       return;
 742     }
 743     }
 744     break;
 745   }
 746   case ISD::INTRINSIC_WO_CHAIN:
 747   case ISD::INTRINSIC_VOID: {
 748     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 749     switch (IntNo) {
 750     default:
 751       break;
 752     case Intrinsic::aarch64_neon_umaxv:
 753     case Intrinsic::aarch64_neon_uminv: {
 754       // Figure out the datatype of the vector operand. The UMINV instruction
 755       // will zero extend the result, so we can mark as known zero all the
 756       // bits larger than the element datatype. 32-bit or larget doesn't need
 757       // this as those are legal types and will be handled by isel directly.
 758       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 759       unsigned BitWidth = KnownZero.getBitWidth();
 760       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 761         assert(BitWidth >= 8 && "Unexpected width!");
 762         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 763         KnownZero |= Mask;
 764       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 765         assert(BitWidth >= 16 && "Unexpected width!");
 766         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 767         KnownZero |= Mask;
 768       }
 769       break;
 770     } break;
 771     }
 772   }
 773   }
 774 }
 775
 776 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 777   return MVT::i64;
 778 }
 779
 780 FastISel *
 781 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 782                                       const TargetLibraryInfo *libInfo) const {
 783   return AArch64::createFastISel(funcInfo, libInfo);
 784 }
 785
 786 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 787   switch ((AArch64ISD::NodeType)Opcode) {
 788   case AArch64ISD::FIRST_NUMBER:      break;
 789   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 790   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 791   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 792   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 793   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 794   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 795   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 796   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 797   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 798   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 799   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 800   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 801   case AArch64ISD::TLSDESC_CALLSEQ:   return "AArch64ISD::TLSDESC_CALLSEQ";
 802   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 803   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 804   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 805   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 806   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 807   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 808   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 809   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 810   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 811   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 812   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 813   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 814   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 815   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 816   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 817   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 818   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 819   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 820   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 821   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 822   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 823   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 824   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 825   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 826   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 827   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 828   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 829   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 830   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 831   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 832   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 833   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 834   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 835   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 836   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 837   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 838   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 839   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 840   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 841   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 842   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 843   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 844   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 845   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 846   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 847   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 848   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 849   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 850   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 851   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 852   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 853   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 854   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 855   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 856   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 857   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 858   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 859   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 860   case AArch64ISD::SADDV:             return "AArch64ISD::SADDV";
 861   case AArch64ISD::UADDV:             return "AArch64ISD::UADDV";
 862   case AArch64ISD::SMINV:             return "AArch64ISD::SMINV";
 863   case AArch64ISD::UMINV:             return "AArch64ISD::UMINV";
 864   case AArch64ISD::SMAXV:             return "AArch64ISD::SMAXV";
 865   case AArch64ISD::UMAXV:             return "AArch64ISD::UMAXV";
 866   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 867   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 868   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 869   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 870   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 871   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 872   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 873   case AArch64ISD::PREFETCH:          return "AArch64ISD::PREFETCH";
 874   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 875   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 876   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 877   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 878   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 879   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 880   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 881   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 882   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 883   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 884   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 885   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 886   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 887   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 888   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 889   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 890   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 891   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 892   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 893   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 894   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 895   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 896   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 897   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 898   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 899   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 900   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 901   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 902   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 903   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 904   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 905   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 906   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 907   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 908   }
 909   return nullptr;
 910 }
 911
 912 MachineBasicBlock *
 913 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 914                                     MachineBasicBlock *MBB) const {
 915   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 916   // phi node:
 917
 918   // OrigBB:
 919   //     [... previous instrs leading to comparison ...]
 920   //     b.ne TrueBB
 921   //     b EndBB
 922   // TrueBB:
 923   //     ; Fallthrough
 924   // EndBB:
 925   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 926
 927   MachineFunction *MF = MBB->getParent();
 928   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
 929   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 930   DebugLoc DL = MI->getDebugLoc();
 931   MachineFunction::iterator It = MBB;
 932   ++It;
 933
 934   unsigned DestReg = MI->getOperand(0).getReg();
 935   unsigned IfTrueReg = MI->getOperand(1).getReg();
 936   unsigned IfFalseReg = MI->getOperand(2).getReg();
 937   unsigned CondCode = MI->getOperand(3).getImm();
 938   bool NZCVKilled = MI->getOperand(4).isKill();
 939
 940   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 941   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 942   MF->insert(It, TrueBB);
 943   MF->insert(It, EndBB);
 944
 945   // Transfer rest of current basic-block to EndBB
 946   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 947                 MBB->end());
 948   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 949
 950   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 951   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 952   MBB->addSuccessor(TrueBB);
 953   MBB->addSuccessor(EndBB);
 954
 955   // TrueBB falls through to the end.
 956   TrueBB->addSuccessor(EndBB);
 957
 958   if (!NZCVKilled) {
 959     TrueBB->addLiveIn(AArch64::NZCV);
 960     EndBB->addLiveIn(AArch64::NZCV);
 961   }
 962
 963   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 964       .addReg(IfTrueReg)
 965       .addMBB(TrueBB)
 966       .addReg(IfFalseReg)
 967       .addMBB(MBB);
 968
 969   MI->eraseFromParent();
 970   return EndBB;
 971 }
 972
 973 MachineBasicBlock *
 974 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 975                                                  MachineBasicBlock *BB) const {
 976   switch (MI->getOpcode()) {
 977   default:
 978 #ifndef NDEBUG
 979     MI->dump();
 980 #endif
 981     llvm_unreachable("Unexpected instruction for custom inserter!");
 982
 983   case AArch64::F128CSEL:
 984     return EmitF128CSEL(MI, BB);
 985
 986   case TargetOpcode::STACKMAP:
 987   case TargetOpcode::PATCHPOINT:
 988     return emitPatchPoint(MI, BB);
 989   }
 990 }
 991
 992 //===----------------------------------------------------------------------===//
 993 // AArch64 Lowering private implementation.
 994 //===----------------------------------------------------------------------===//
 995
 996 //===----------------------------------------------------------------------===//
 997 // Lowering Code
 998 //===----------------------------------------------------------------------===//
 999
1000 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
1001 /// CC
1002 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
1003   switch (CC) {
1004   default:
1005     llvm_unreachable("Unknown condition code!");
1006   case ISD::SETNE:
1007     return AArch64CC::NE;
1008   case ISD::SETEQ:
1009     return AArch64CC::EQ;
1010   case ISD::SETGT:
1011     return AArch64CC::GT;
1012   case ISD::SETGE:
1013     return AArch64CC::GE;
1014   case ISD::SETLT:
1015     return AArch64CC::LT;
1016   case ISD::SETLE:
1017     return AArch64CC::LE;
1018   case ISD::SETUGT:
1019     return AArch64CC::HI;
1020   case ISD::SETUGE:
1021     return AArch64CC::HS;
1022   case ISD::SETULT:
1023     return AArch64CC::LO;
1024   case ISD::SETULE:
1025     return AArch64CC::LS;
1026   }
1027 }
1028
1029 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
1030 static void changeFPCCToAArch64CC(ISD::CondCode CC,
1031                                   AArch64CC::CondCode &CondCode,
1032                                   AArch64CC::CondCode &CondCode2) {
1033   CondCode2 = AArch64CC::AL;
1034   switch (CC) {
1035   default:
1036     llvm_unreachable("Unknown FP condition!");
1037   case ISD::SETEQ:
1038   case ISD::SETOEQ:
1039     CondCode = AArch64CC::EQ;
1040     break;
1041   case ISD::SETGT:
1042   case ISD::SETOGT:
1043     CondCode = AArch64CC::GT;
1044     break;
1045   case ISD::SETGE:
1046   case ISD::SETOGE:
1047     CondCode = AArch64CC::GE;
1048     break;
1049   case ISD::SETOLT:
1050     CondCode = AArch64CC::MI;
1051     break;
1052   case ISD::SETOLE:
1053     CondCode = AArch64CC::LS;
1054     break;
1055   case ISD::SETONE:
1056     CondCode = AArch64CC::MI;
1057     CondCode2 = AArch64CC::GT;
1058     break;
1059   case ISD::SETO:
1060     CondCode = AArch64CC::VC;
1061     break;
1062   case ISD::SETUO:
1063     CondCode = AArch64CC::VS;
1064     break;
1065   case ISD::SETUEQ:
1066     CondCode = AArch64CC::EQ;
1067     CondCode2 = AArch64CC::VS;
1068     break;
1069   case ISD::SETUGT:
1070     CondCode = AArch64CC::HI;
1071     break;
1072   case ISD::SETUGE:
1073     CondCode = AArch64CC::PL;
1074     break;
1075   case ISD::SETLT:
1076   case ISD::SETULT:
1077     CondCode = AArch64CC::LT;
1078     break;
1079   case ISD::SETLE:
1080   case ISD::SETULE:
1081     CondCode = AArch64CC::LE;
1082     break;
1083   case ISD::SETNE:
1084   case ISD::SETUNE:
1085     CondCode = AArch64CC::NE;
1086     break;
1087   }
1088 }
1089
1090 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1091 /// CC usable with the vector instructions. Fewer operations are available
1092 /// without a real NZCV register, so we have to use less efficient combinations
1093 /// to get the same effect.
1094 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1095                                         AArch64CC::CondCode &CondCode,
1096                                         AArch64CC::CondCode &CondCode2,
1097                                         bool &Invert) {
1098   Invert = false;
1099   switch (CC) {
1100   default:
1101     // Mostly the scalar mappings work fine.
1102     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1103     break;
1104   case ISD::SETUO:
1105     Invert = true; // Fallthrough
1106   case ISD::SETO:
1107     CondCode = AArch64CC::MI;
1108     CondCode2 = AArch64CC::GE;
1109     break;
1110   case ISD::SETUEQ:
1111   case ISD::SETULT:
1112   case ISD::SETULE:
1113   case ISD::SETUGT:
1114   case ISD::SETUGE:
1115     // All of the compare-mask comparisons are ordered, but we can switch
1116     // between the two by a double inversion. E.g. ULE == !OGT.
1117     Invert = true;
1118     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1119     break;
1120   }
1121 }
1122
1123 static bool isLegalArithImmed(uint64_t C) {
1124   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1125   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1126 }
1127
1128 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1129                               SDLoc dl, SelectionDAG &DAG) {
1130   EVT VT = LHS.getValueType();
1131
1132   if (VT.isFloatingPoint())
1133     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1134
1135   // The CMP instruction is just an alias for SUBS, and representing it as
1136   // SUBS means that it's possible to get CSE with subtract operations.
1137   // A later phase can perform the optimization of setting the destination
1138   // register to WZR/XZR if it ends up being unused.
1139   unsigned Opcode = AArch64ISD::SUBS;
1140
1141   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1142       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1143       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1144     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1145     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1146     // can be set differently by this operation. It comes down to whether
1147     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1148     // everything is fine. If not then the optimization is wrong. Thus general
1149     // comparisons are only valid if op2 != 0.
1150
1151     // So, finally, the only LLVM-native comparisons that don't mention C and V
1152     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1153     // the absence of information about op2.
1154     Opcode = AArch64ISD::ADDS;
1155     RHS = RHS.getOperand(1);
1156   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1157              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1158              !isUnsignedIntSetCC(CC)) {
1159     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1160     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1161     // of the signed comparisons.
1162     Opcode = AArch64ISD::ANDS;
1163     RHS = LHS.getOperand(1);
1164     LHS = LHS.getOperand(0);
1165   }
1166
1167   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1168       .getValue(1);
1169 }
1170
1171 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1172                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1173   SDValue Cmp;
1174   AArch64CC::CondCode AArch64CC;
1175   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1176     EVT VT = RHS.getValueType();
1177     uint64_t C = RHSC->getZExtValue();
1178     if (!isLegalArithImmed(C)) {
1179       // Constant does not fit, try adjusting it by one?
1180       switch (CC) {
1181       default:
1182         break;
1183       case ISD::SETLT:
1184       case ISD::SETGE:
1185         if ((VT == MVT::i32 && C != 0x80000000 &&
1186              isLegalArithImmed((uint32_t)(C - 1))) ||
1187             (VT == MVT::i64 && C != 0x80000000ULL &&
1188              isLegalArithImmed(C - 1ULL))) {
1189           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1190           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1191           RHS = DAG.getConstant(C, dl, VT);
1192         }
1193         break;
1194       case ISD::SETULT:
1195       case ISD::SETUGE:
1196         if ((VT == MVT::i32 && C != 0 &&
1197              isLegalArithImmed((uint32_t)(C - 1))) ||
1198             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1199           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1200           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1201           RHS = DAG.getConstant(C, dl, VT);
1202         }
1203         break;
1204       case ISD::SETLE:
1205       case ISD::SETGT:
1206         if ((VT == MVT::i32 && C != INT32_MAX &&
1207              isLegalArithImmed((uint32_t)(C + 1))) ||
1208             (VT == MVT::i64 && C != INT64_MAX &&
1209              isLegalArithImmed(C + 1ULL))) {
1210           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1211           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1212           RHS = DAG.getConstant(C, dl, VT);
1213         }
1214         break;
1215       case ISD::SETULE:
1216       case ISD::SETUGT:
1217         if ((VT == MVT::i32 && C != UINT32_MAX &&
1218              isLegalArithImmed((uint32_t)(C + 1))) ||
1219             (VT == MVT::i64 && C != UINT64_MAX &&
1220              isLegalArithImmed(C + 1ULL))) {
1221           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1222           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1223           RHS = DAG.getConstant(C, dl, VT);
1224         }
1225         break;
1226       }
1227     }
1228   }
1229   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1230   // For the i8 operand, the largest immediate is 255, so this can be easily
1231   // encoded in the compare instruction. For the i16 operand, however, the
1232   // largest immediate cannot be encoded in the compare.
1233   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1234   // constant. For example,
1235   // movz w1, #65535
1236   // ldrh w0, [x0, #0]
1237   // cmp w0, w1
1238   // >
1239   // ldrsh w0, [x0, #0]
1240   // cmn w0, #1
1241   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1242   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1243   // both the LHS and RHS are truely zero extended and to make sure the
1244   // transformation is profitable.
1245   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1246     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1247         isa<LoadSDNode>(LHS)) {
1248       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1249           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1250           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1251         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1252         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1253           SDValue SExt =
1254               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1255                           DAG.getValueType(MVT::i16));
1256           Cmp = emitComparison(SExt,
1257                                DAG.getConstant(ValueofRHS, dl,
1258                                                RHS.getValueType()),
1259                                CC, dl, DAG);
1260           AArch64CC = changeIntCCToAArch64CC(CC);
1261           AArch64cc = DAG.getConstant(AArch64CC, dl, MVT::i32);
1262           return Cmp;
1263         }
1264       }
1265     }
1266   }
1267   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1268   AArch64CC = changeIntCCToAArch64CC(CC);
1269   AArch64cc = DAG.getConstant(AArch64CC, dl, MVT::i32);
1270   return Cmp;
1271 }
1272
1273 static std::pair<SDValue, SDValue>
1274 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1275   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1276          "Unsupported value type");
1277   SDValue Value, Overflow;
1278   SDLoc DL(Op);
1279   SDValue LHS = Op.getOperand(0);
1280   SDValue RHS = Op.getOperand(1);
1281   unsigned Opc = 0;
1282   switch (Op.getOpcode()) {
1283   default:
1284     llvm_unreachable("Unknown overflow instruction!");
1285   case ISD::SADDO:
1286     Opc = AArch64ISD::ADDS;
1287     CC = AArch64CC::VS;
1288     break;
1289   case ISD::UADDO:
1290     Opc = AArch64ISD::ADDS;
1291     CC = AArch64CC::HS;
1292     break;
1293   case ISD::SSUBO:
1294     Opc = AArch64ISD::SUBS;
1295     CC = AArch64CC::VS;
1296     break;
1297   case ISD::USUBO:
1298     Opc = AArch64ISD::SUBS;
1299     CC = AArch64CC::LO;
1300     break;
1301   // Multiply needs a little bit extra work.
1302   case ISD::SMULO:
1303   case ISD::UMULO: {
1304     CC = AArch64CC::NE;
1305     bool IsSigned = Op.getOpcode() == ISD::SMULO;
1306     if (Op.getValueType() == MVT::i32) {
1307       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1308       // For a 32 bit multiply with overflow check we want the instruction
1309       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1310       // need to generate the following pattern:
1311       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1312       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1313       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1314       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1315       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1316                                 DAG.getConstant(0, DL, MVT::i64));
1317       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1318       // operation. We need to clear out the upper 32 bits, because we used a
1319       // widening multiply that wrote all 64 bits. In the end this should be a
1320       // noop.
1321       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1322       if (IsSigned) {
1323         // The signed overflow check requires more than just a simple check for
1324         // any bit set in the upper 32 bits of the result. These bits could be
1325         // just the sign bits of a negative number. To perform the overflow
1326         // check we have to arithmetic shift right the 32nd bit of the result by
1327         // 31 bits. Then we compare the result to the upper 32 bits.
1328         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1329                                         DAG.getConstant(32, DL, MVT::i64));
1330         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1331         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1332                                         DAG.getConstant(31, DL, MVT::i64));
1333         // It is important that LowerBits is last, otherwise the arithmetic
1334         // shift will not be folded into the compare (SUBS).
1335         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1336         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1337                        .getValue(1);
1338       } else {
1339         // The overflow check for unsigned multiply is easy. We only need to
1340         // check if any of the upper 32 bits are set. This can be done with a
1341         // CMP (shifted register). For that we need to generate the following
1342         // pattern:
1343         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1344         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1345                                         DAG.getConstant(32, DL, MVT::i64));
1346         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1347         Overflow =
1348             DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1349                         DAG.getConstant(0, DL, MVT::i64),
1350                         UpperBits).getValue(1);
1351       }
1352       break;
1353     }
1354     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1355     // For the 64 bit multiply
1356     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1357     if (IsSigned) {
1358       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1359       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1360                                       DAG.getConstant(63, DL, MVT::i64));
1361       // It is important that LowerBits is last, otherwise the arithmetic
1362       // shift will not be folded into the compare (SUBS).
1363       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1364       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1365                      .getValue(1);
1366     } else {
1367       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1368       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1369       Overflow =
1370           DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1371                       DAG.getConstant(0, DL, MVT::i64),
1372                       UpperBits).getValue(1);
1373     }
1374     break;
1375   }
1376   } // switch (...)
1377
1378   if (Opc) {
1379     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1380
1381     // Emit the AArch64 operation with overflow check.
1382     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1383     Overflow = Value.getValue(1);
1384   }
1385   return std::make_pair(Value, Overflow);
1386 }
1387
1388 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1389                                              RTLIB::Libcall Call) const {
1390   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1391   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1392                      SDLoc(Op)).first;
1393 }
1394
1395 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1396   SDValue Sel = Op.getOperand(0);
1397   SDValue Other = Op.getOperand(1);
1398
1399   // If neither operand is a SELECT_CC, give up.
1400   if (Sel.getOpcode() != ISD::SELECT_CC)
1401     std::swap(Sel, Other);
1402   if (Sel.getOpcode() != ISD::SELECT_CC)
1403     return Op;
1404
1405   // The folding we want to perform is:
1406   // (xor x, (select_cc a, b, cc, 0, -1) )
1407   //   -->
1408   // (csel x, (xor x, -1), cc ...)
1409   //
1410   // The latter will get matched to a CSINV instruction.
1411
1412   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1413   SDValue LHS = Sel.getOperand(0);
1414   SDValue RHS = Sel.getOperand(1);
1415   SDValue TVal = Sel.getOperand(2);
1416   SDValue FVal = Sel.getOperand(3);
1417   SDLoc dl(Sel);
1418
1419   // FIXME: This could be generalized to non-integer comparisons.
1420   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1421     return Op;
1422
1423   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1424   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1425
1426   // The the values aren't constants, this isn't the pattern we're looking for.
1427   if (!CFVal || !CTVal)
1428     return Op;
1429
1430   // We can commute the SELECT_CC by inverting the condition.  This
1431   // might be needed to make this fit into a CSINV pattern.
1432   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1433     std::swap(TVal, FVal);
1434     std::swap(CTVal, CFVal);
1435     CC = ISD::getSetCCInverse(CC, true);
1436   }
1437
1438   // If the constants line up, perform the transform!
1439   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1440     SDValue CCVal;
1441     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1442
1443     FVal = Other;
1444     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1445                        DAG.getConstant(-1ULL, dl, Other.getValueType()));
1446
1447     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1448                        CCVal, Cmp);
1449   }
1450
1451   return Op;
1452 }
1453
1454 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1455   EVT VT = Op.getValueType();
1456
1457   // Let legalize expand this if it isn't a legal type yet.
1458   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1459     return SDValue();
1460
1461   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1462
1463   unsigned Opc;
1464   bool ExtraOp = false;
1465   switch (Op.getOpcode()) {
1466   default:
1467     llvm_unreachable("Invalid code");
1468   case ISD::ADDC:
1469     Opc = AArch64ISD::ADDS;
1470     break;
1471   case ISD::SUBC:
1472     Opc = AArch64ISD::SUBS;
1473     break;
1474   case ISD::ADDE:
1475     Opc = AArch64ISD::ADCS;
1476     ExtraOp = true;
1477     break;
1478   case ISD::SUBE:
1479     Opc = AArch64ISD::SBCS;
1480     ExtraOp = true;
1481     break;
1482   }
1483
1484   if (!ExtraOp)
1485     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1486   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1487                      Op.getOperand(2));
1488 }
1489
1490 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1491   // Let legalize expand this if it isn't a legal type yet.
1492   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1493     return SDValue();
1494
1495   SDLoc dl(Op);
1496   AArch64CC::CondCode CC;
1497   // The actual operation that sets the overflow or carry flag.
1498   SDValue Value, Overflow;
1499   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1500
1501   // We use 0 and 1 as false and true values.
1502   SDValue TVal = DAG.getConstant(1, dl, MVT::i32);
1503   SDValue FVal = DAG.getConstant(0, dl, MVT::i32);
1504
1505   // We use an inverted condition, because the conditional select is inverted
1506   // too. This will allow it to be selected to a single instruction:
1507   // CSINC Wd, WZR, WZR, invert(cond).
1508   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), dl, MVT::i32);
1509   Overflow = DAG.getNode(AArch64ISD::CSEL, dl, MVT::i32, FVal, TVal,
1510                          CCVal, Overflow);
1511
1512   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1513   return DAG.getNode(ISD::MERGE_VALUES, dl, VTs, Value, Overflow);
1514 }
1515
1516 // Prefetch operands are:
1517 // 1: Address to prefetch
1518 // 2: bool isWrite
1519 // 3: int locality (0 = no locality ... 3 = extreme locality)
1520 // 4: bool isDataCache
1521 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1522   SDLoc DL(Op);
1523   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1524   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1525   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1526
1527   bool IsStream = !Locality;
1528   // When the locality number is set
1529   if (Locality) {
1530     // The front-end should have filtered out the out-of-range values
1531     assert(Locality <= 3 && "Prefetch locality out-of-range");
1532     // The locality degree is the opposite of the cache speed.
1533     // Put the number the other way around.
1534     // The encoding starts at 0 for level 1
1535     Locality = 3 - Locality;
1536   }
1537
1538   // built the mask value encoding the expected behavior.
1539   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1540                    (!IsData << 3) |     // IsDataCache bit
1541                    (Locality << 1) |    // Cache level bits
1542                    (unsigned)IsStream;  // Stream bit
1543   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1544                      DAG.getConstant(PrfOp, DL, MVT::i32), Op.getOperand(1));
1545 }
1546
1547 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1548                                               SelectionDAG &DAG) const {
1549   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1550
1551   RTLIB::Libcall LC;
1552   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1553
1554   return LowerF128Call(Op, DAG, LC);
1555 }
1556
1557 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1558                                              SelectionDAG &DAG) const {
1559   if (Op.getOperand(0).getValueType() != MVT::f128) {
1560     // It's legal except when f128 is involved
1561     return Op;
1562   }
1563
1564   RTLIB::Libcall LC;
1565   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1566
1567   // FP_ROUND node has a second operand indicating whether it is known to be
1568   // precise. That doesn't take part in the LibCall so we can't directly use
1569   // LowerF128Call.
1570   SDValue SrcVal = Op.getOperand(0);
1571   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1572                      /*isSigned*/ false, SDLoc(Op)).first;
1573 }
1574
1575 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1576   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1577   // Any additional optimization in this function should be recorded
1578   // in the cost tables.
1579   EVT InVT = Op.getOperand(0).getValueType();
1580   EVT VT = Op.getValueType();
1581
1582   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1583     SDLoc dl(Op);
1584     SDValue Cv =
1585         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1586                     Op.getOperand(0));
1587     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1588   }
1589
1590   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1591     SDLoc dl(Op);
1592     MVT ExtVT =
1593         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1594                          VT.getVectorNumElements());
1595     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1596     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1597   }
1598
1599   // Type changing conversions are illegal.
1600   return Op;
1601 }
1602
1603 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1604                                               SelectionDAG &DAG) const {
1605   if (Op.getOperand(0).getValueType().isVector())
1606     return LowerVectorFP_TO_INT(Op, DAG);
1607
1608   // f16 conversions are promoted to f32.
1609   if (Op.getOperand(0).getValueType() == MVT::f16) {
1610     SDLoc dl(Op);
1611     return DAG.getNode(
1612         Op.getOpcode(), dl, Op.getValueType(),
1613         DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, Op.getOperand(0)));
1614   }
1615
1616   if (Op.getOperand(0).getValueType() != MVT::f128) {
1617     // It's legal except when f128 is involved
1618     return Op;
1619   }
1620
1621   RTLIB::Libcall LC;
1622   if (Op.getOpcode() == ISD::FP_TO_SINT)
1623     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1624   else
1625     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1626
1627   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1628   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1629                      SDLoc(Op)).first;
1630 }
1631
1632 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1633   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1634   // Any additional optimization in this function should be recorded
1635   // in the cost tables.
1636   EVT VT = Op.getValueType();
1637   SDLoc dl(Op);
1638   SDValue In = Op.getOperand(0);
1639   EVT InVT = In.getValueType();
1640
1641   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1642     MVT CastVT =
1643         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1644                          InVT.getVectorNumElements());
1645     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1646     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0, dl));
1647   }
1648
1649   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1650     unsigned CastOpc =
1651         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1652     EVT CastVT = VT.changeVectorElementTypeToInteger();
1653     In = DAG.getNode(CastOpc, dl, CastVT, In);
1654     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1655   }
1656
1657   return Op;
1658 }
1659
1660 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1661                                             SelectionDAG &DAG) const {
1662   if (Op.getValueType().isVector())
1663     return LowerVectorINT_TO_FP(Op, DAG);
1664
1665   // f16 conversions are promoted to f32.
1666   if (Op.getValueType() == MVT::f16) {
1667     SDLoc dl(Op);
1668     return DAG.getNode(
1669         ISD::FP_ROUND, dl, MVT::f16,
1670         DAG.getNode(Op.getOpcode(), dl, MVT::f32, Op.getOperand(0)),
1671         DAG.getIntPtrConstant(0, dl));
1672   }
1673
1674   // i128 conversions are libcalls.
1675   if (Op.getOperand(0).getValueType() == MVT::i128)
1676     return SDValue();
1677
1678   // Other conversions are legal, unless it's to the completely software-based
1679   // fp128.
1680   if (Op.getValueType() != MVT::f128)
1681     return Op;
1682
1683   RTLIB::Libcall LC;
1684   if (Op.getOpcode() == ISD::SINT_TO_FP)
1685     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1686   else
1687     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1688
1689   return LowerF128Call(Op, DAG, LC);
1690 }
1691
1692 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1693                                             SelectionDAG &DAG) const {
1694   // For iOS, we want to call an alternative entry point: __sincos_stret,
1695   // which returns the values in two S / D registers.
1696   SDLoc dl(Op);
1697   SDValue Arg = Op.getOperand(0);
1698   EVT ArgVT = Arg.getValueType();
1699   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1700
1701   ArgListTy Args;
1702   ArgListEntry Entry;
1703
1704   Entry.Node = Arg;
1705   Entry.Ty = ArgTy;
1706   Entry.isSExt = false;
1707   Entry.isZExt = false;
1708   Args.push_back(Entry);
1709
1710   const char *LibcallName =
1711       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1712   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1713
1714   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1715   TargetLowering::CallLoweringInfo CLI(DAG);
1716   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1717     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1718
1719   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1720   return CallResult.first;
1721 }
1722
1723 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1724   if (Op.getValueType() != MVT::f16)
1725     return SDValue();
1726
1727   assert(Op.getOperand(0).getValueType() == MVT::i16);
1728   SDLoc DL(Op);
1729
1730   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1731   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1732   return SDValue(
1733       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1734                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
1735       0);
1736 }
1737
1738 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1739   if (OrigVT.getSizeInBits() >= 64)
1740     return OrigVT;
1741
1742   assert(OrigVT.isSimple() && "Expecting a simple value type");
1743
1744   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1745   switch (OrigSimpleTy) {
1746   default: llvm_unreachable("Unexpected Vector Type");
1747   case MVT::v2i8:
1748   case MVT::v2i16:
1749      return MVT::v2i32;
1750   case MVT::v4i8:
1751     return  MVT::v4i16;
1752   }
1753 }
1754
1755 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1756                                                  const EVT &OrigTy,
1757                                                  const EVT &ExtTy,
1758                                                  unsigned ExtOpcode) {
1759   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1760   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1761   // 64-bits we need to insert a new extension so that it will be 64-bits.
1762   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1763   if (OrigTy.getSizeInBits() >= 64)
1764     return N;
1765
1766   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1767   EVT NewVT = getExtensionTo64Bits(OrigTy);
1768
1769   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1770 }
1771
1772 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1773                                    bool isSigned) {
1774   EVT VT = N->getValueType(0);
1775
1776   if (N->getOpcode() != ISD::BUILD_VECTOR)
1777     return false;
1778
1779   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1780     SDNode *Elt = N->getOperand(i).getNode();
1781     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1782       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1783       unsigned HalfSize = EltSize / 2;
1784       if (isSigned) {
1785         if (!isIntN(HalfSize, C->getSExtValue()))
1786           return false;
1787       } else {
1788         if (!isUIntN(HalfSize, C->getZExtValue()))
1789           return false;
1790       }
1791       continue;
1792     }
1793     return false;
1794   }
1795
1796   return true;
1797 }
1798
1799 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1800   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1801     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1802                                              N->getOperand(0)->getValueType(0),
1803                                              N->getValueType(0),
1804                                              N->getOpcode());
1805
1806   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1807   EVT VT = N->getValueType(0);
1808   SDLoc dl(N);
1809   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1810   unsigned NumElts = VT.getVectorNumElements();
1811   MVT TruncVT = MVT::getIntegerVT(EltSize);
1812   SmallVector<SDValue, 8> Ops;
1813   for (unsigned i = 0; i != NumElts; ++i) {
1814     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1815     const APInt &CInt = C->getAPIntValue();
1816     // Element types smaller than 32 bits are not legal, so use i32 elements.
1817     // The values are implicitly truncated so sext vs. zext doesn't matter.
1818     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), dl, MVT::i32));
1819   }
1820   return DAG.getNode(ISD::BUILD_VECTOR, dl,
1821                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1822 }
1823
1824 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1825   if (N->getOpcode() == ISD::SIGN_EXTEND)
1826     return true;
1827   if (isExtendedBUILD_VECTOR(N, DAG, true))
1828     return true;
1829   return false;
1830 }
1831
1832 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1833   if (N->getOpcode() == ISD::ZERO_EXTEND)
1834     return true;
1835   if (isExtendedBUILD_VECTOR(N, DAG, false))
1836     return true;
1837   return false;
1838 }
1839
1840 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1841   unsigned Opcode = N->getOpcode();
1842   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1843     SDNode *N0 = N->getOperand(0).getNode();
1844     SDNode *N1 = N->getOperand(1).getNode();
1845     return N0->hasOneUse() && N1->hasOneUse() &&
1846       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1847   }
1848   return false;
1849 }
1850
1851 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1852   unsigned Opcode = N->getOpcode();
1853   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1854     SDNode *N0 = N->getOperand(0).getNode();
1855     SDNode *N1 = N->getOperand(1).getNode();
1856     return N0->hasOneUse() && N1->hasOneUse() &&
1857       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1858   }
1859   return false;
1860 }
1861
1862 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1863   // Multiplications are only custom-lowered for 128-bit vectors so that
1864   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1865   EVT VT = Op.getValueType();
1866   assert(VT.is128BitVector() && VT.isInteger() &&
1867          "unexpected type for custom-lowering ISD::MUL");
1868   SDNode *N0 = Op.getOperand(0).getNode();
1869   SDNode *N1 = Op.getOperand(1).getNode();
1870   unsigned NewOpc = 0;
1871   bool isMLA = false;
1872   bool isN0SExt = isSignExtended(N0, DAG);
1873   bool isN1SExt = isSignExtended(N1, DAG);
1874   if (isN0SExt && isN1SExt)
1875     NewOpc = AArch64ISD::SMULL;
1876   else {
1877     bool isN0ZExt = isZeroExtended(N0, DAG);
1878     bool isN1ZExt = isZeroExtended(N1, DAG);
1879     if (isN0ZExt && isN1ZExt)
1880       NewOpc = AArch64ISD::UMULL;
1881     else if (isN1SExt || isN1ZExt) {
1882       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1883       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1884       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1885         NewOpc = AArch64ISD::SMULL;
1886         isMLA = true;
1887       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1888         NewOpc =  AArch64ISD::UMULL;
1889         isMLA = true;
1890       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1891         std::swap(N0, N1);
1892         NewOpc =  AArch64ISD::UMULL;
1893         isMLA = true;
1894       }
1895     }
1896
1897     if (!NewOpc) {
1898       if (VT == MVT::v2i64)
1899         // Fall through to expand this.  It is not legal.
1900         return SDValue();
1901       else
1902         // Other vector multiplications are legal.
1903         return Op;
1904     }
1905   }
1906
1907   // Legalize to a S/UMULL instruction
1908   SDLoc DL(Op);
1909   SDValue Op0;
1910   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1911   if (!isMLA) {
1912     Op0 = skipExtensionForVectorMULL(N0, DAG);
1913     assert(Op0.getValueType().is64BitVector() &&
1914            Op1.getValueType().is64BitVector() &&
1915            "unexpected types for extended operands to VMULL");
1916     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1917   }
1918   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1919   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1920   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1921   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1922   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1923   EVT Op1VT = Op1.getValueType();
1924   return DAG.getNode(N0->getOpcode(), DL, VT,
1925                      DAG.getNode(NewOpc, DL, VT,
1926                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1927                      DAG.getNode(NewOpc, DL, VT,
1928                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1929 }
1930
1931 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1932                                               SelectionDAG &DAG) const {
1933   switch (Op.getOpcode()) {
1934   default:
1935     llvm_unreachable("unimplemented operand");
1936     return SDValue();
1937   case ISD::BITCAST:
1938     return LowerBITCAST(Op, DAG);
1939   case ISD::GlobalAddress:
1940     return LowerGlobalAddress(Op, DAG);
1941   case ISD::GlobalTLSAddress:
1942     return LowerGlobalTLSAddress(Op, DAG);
1943   case ISD::SETCC:
1944     return LowerSETCC(Op, DAG);
1945   case ISD::BR_CC:
1946     return LowerBR_CC(Op, DAG);
1947   case ISD::SELECT:
1948     return LowerSELECT(Op, DAG);
1949   case ISD::SELECT_CC:
1950     return LowerSELECT_CC(Op, DAG);
1951   case ISD::JumpTable:
1952     return LowerJumpTable(Op, DAG);
1953   case ISD::ConstantPool:
1954     return LowerConstantPool(Op, DAG);
1955   case ISD::BlockAddress:
1956     return LowerBlockAddress(Op, DAG);
1957   case ISD::VASTART:
1958     return LowerVASTART(Op, DAG);
1959   case ISD::VACOPY:
1960     return LowerVACOPY(Op, DAG);
1961   case ISD::VAARG:
1962     return LowerVAARG(Op, DAG);
1963   case ISD::ADDC:
1964   case ISD::ADDE:
1965   case ISD::SUBC:
1966   case ISD::SUBE:
1967     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1968   case ISD::SADDO:
1969   case ISD::UADDO:
1970   case ISD::SSUBO:
1971   case ISD::USUBO:
1972   case ISD::SMULO:
1973   case ISD::UMULO:
1974     return LowerXALUO(Op, DAG);
1975   case ISD::FADD:
1976     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1977   case ISD::FSUB:
1978     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1979   case ISD::FMUL:
1980     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1981   case ISD::FDIV:
1982     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1983   case ISD::FP_ROUND:
1984     return LowerFP_ROUND(Op, DAG);
1985   case ISD::FP_EXTEND:
1986     return LowerFP_EXTEND(Op, DAG);
1987   case ISD::FRAMEADDR:
1988     return LowerFRAMEADDR(Op, DAG);
1989   case ISD::RETURNADDR:
1990     return LowerRETURNADDR(Op, DAG);
1991   case ISD::INSERT_VECTOR_ELT:
1992     return LowerINSERT_VECTOR_ELT(Op, DAG);
1993   case ISD::EXTRACT_VECTOR_ELT:
1994     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1995   case ISD::BUILD_VECTOR:
1996     return LowerBUILD_VECTOR(Op, DAG);
1997   case ISD::VECTOR_SHUFFLE:
1998     return LowerVECTOR_SHUFFLE(Op, DAG);
1999   case ISD::EXTRACT_SUBVECTOR:
2000     return LowerEXTRACT_SUBVECTOR(Op, DAG);
2001   case ISD::SRA:
2002   case ISD::SRL:
2003   case ISD::SHL:
2004     return LowerVectorSRA_SRL_SHL(Op, DAG);
2005   case ISD::SHL_PARTS:
2006     return LowerShiftLeftParts(Op, DAG);
2007   case ISD::SRL_PARTS:
2008   case ISD::SRA_PARTS:
2009     return LowerShiftRightParts(Op, DAG);
2010   case ISD::CTPOP:
2011     return LowerCTPOP(Op, DAG);
2012   case ISD::FCOPYSIGN:
2013     return LowerFCOPYSIGN(Op, DAG);
2014   case ISD::AND:
2015     return LowerVectorAND(Op, DAG);
2016   case ISD::OR:
2017     return LowerVectorOR(Op, DAG);
2018   case ISD::XOR:
2019     return LowerXOR(Op, DAG);
2020   case ISD::PREFETCH:
2021     return LowerPREFETCH(Op, DAG);
2022   case ISD::SINT_TO_FP:
2023   case ISD::UINT_TO_FP:
2024     return LowerINT_TO_FP(Op, DAG);
2025   case ISD::FP_TO_SINT:
2026   case ISD::FP_TO_UINT:
2027     return LowerFP_TO_INT(Op, DAG);
2028   case ISD::FSINCOS:
2029     return LowerFSINCOS(Op, DAG);
2030   case ISD::MUL:
2031     return LowerMUL(Op, DAG);
2032   }
2033 }
2034
2035 /// getFunctionAlignment - Return the Log2 alignment of this function.
2036 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
2037   return 2;
2038 }
2039
2040 //===----------------------------------------------------------------------===//
2041 //                      Calling Convention Implementation
2042 //===----------------------------------------------------------------------===//
2043
2044 #include "AArch64GenCallingConv.inc"
2045
2046 /// Selects the correct CCAssignFn for a given CallingConvention value.
2047 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
2048                                                      bool IsVarArg) const {
2049   switch (CC) {
2050   default:
2051     llvm_unreachable("Unsupported calling convention.");
2052   case CallingConv::WebKit_JS:
2053     return CC_AArch64_WebKit_JS;
2054   case CallingConv::GHC:
2055     return CC_AArch64_GHC;
2056   case CallingConv::C:
2057   case CallingConv::Fast:
2058     if (!Subtarget->isTargetDarwin())
2059       return CC_AArch64_AAPCS;
2060     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
2061   }
2062 }
2063
2064 SDValue AArch64TargetLowering::LowerFormalArguments(
2065     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2066     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2067     SmallVectorImpl<SDValue> &InVals) const {
2068   MachineFunction &MF = DAG.getMachineFunction();
2069   MachineFrameInfo *MFI = MF.getFrameInfo();
2070
2071   // Assign locations to all of the incoming arguments.
2072   SmallVector<CCValAssign, 16> ArgLocs;
2073   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2074                  *DAG.getContext());
2075
2076   // At this point, Ins[].VT may already be promoted to i32. To correctly
2077   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2078   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2079   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2080   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2081   // LocVT.
2082   unsigned NumArgs = Ins.size();
2083   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2084   unsigned CurArgIdx = 0;
2085   for (unsigned i = 0; i != NumArgs; ++i) {
2086     MVT ValVT = Ins[i].VT;
2087     if (Ins[i].isOrigArg()) {
2088       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2089       CurArgIdx = Ins[i].getOrigArgIndex();
2090
2091       // Get type of the original argument.
2092       EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2093       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2094       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2095       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2096         ValVT = MVT::i8;
2097       else if (ActualMVT == MVT::i16)
2098         ValVT = MVT::i16;
2099     }
2100     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2101     bool Res =
2102         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2103     assert(!Res && "Call operand has unhandled type");
2104     (void)Res;
2105   }
2106   assert(ArgLocs.size() == Ins.size());
2107   SmallVector<SDValue, 16> ArgValues;
2108   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2109     CCValAssign &VA = ArgLocs[i];
2110
2111     if (Ins[i].Flags.isByVal()) {
2112       // Byval is used for HFAs in the PCS, but the system should work in a
2113       // non-compliant manner for larger structs.
2114       EVT PtrTy = getPointerTy();
2115       int Size = Ins[i].Flags.getByValSize();
2116       unsigned NumRegs = (Size + 7) / 8;
2117
2118       // FIXME: This works on big-endian for composite byvals, which are the common
2119       // case. It should also work for fundamental types too.
2120       unsigned FrameIdx =
2121         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2122       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2123       InVals.push_back(FrameIdxN);
2124
2125       continue;
2126     }
2127
2128     if (VA.isRegLoc()) {
2129       // Arguments stored in registers.
2130       EVT RegVT = VA.getLocVT();
2131
2132       SDValue ArgValue;
2133       const TargetRegisterClass *RC;
2134
2135       if (RegVT == MVT::i32)
2136         RC = &AArch64::GPR32RegClass;
2137       else if (RegVT == MVT::i64)
2138         RC = &AArch64::GPR64RegClass;
2139       else if (RegVT == MVT::f16)
2140         RC = &AArch64::FPR16RegClass;
2141       else if (RegVT == MVT::f32)
2142         RC = &AArch64::FPR32RegClass;
2143       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2144         RC = &AArch64::FPR64RegClass;
2145       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2146         RC = &AArch64::FPR128RegClass;
2147       else
2148         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2149
2150       // Transform the arguments in physical registers into virtual ones.
2151       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2152       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2153
2154       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2155       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2156       // truncate to the right size.
2157       switch (VA.getLocInfo()) {
2158       default:
2159         llvm_unreachable("Unknown loc info!");
2160       case CCValAssign::Full:
2161         break;
2162       case CCValAssign::BCvt:
2163         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2164         break;
2165       case CCValAssign::AExt:
2166       case CCValAssign::SExt:
2167       case CCValAssign::ZExt:
2168         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2169         // nodes after our lowering.
2170         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2171         break;
2172       }
2173
2174       InVals.push_back(ArgValue);
2175
2176     } else { // VA.isRegLoc()
2177       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2178       unsigned ArgOffset = VA.getLocMemOffset();
2179       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2180
2181       uint32_t BEAlign = 0;
2182       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2183           !Ins[i].Flags.isInConsecutiveRegs())
2184         BEAlign = 8 - ArgSize;
2185
2186       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2187
2188       // Create load nodes to retrieve arguments from the stack.
2189       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2190       SDValue ArgValue;
2191
2192       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2193       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2194       MVT MemVT = VA.getValVT();
2195
2196       switch (VA.getLocInfo()) {
2197       default:
2198         break;
2199       case CCValAssign::BCvt:
2200         MemVT = VA.getLocVT();
2201         break;
2202       case CCValAssign::SExt:
2203         ExtType = ISD::SEXTLOAD;
2204         break;
2205       case CCValAssign::ZExt:
2206         ExtType = ISD::ZEXTLOAD;
2207         break;
2208       case CCValAssign::AExt:
2209         ExtType = ISD::EXTLOAD;
2210         break;
2211       }
2212
2213       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2214                                 MachinePointerInfo::getFixedStack(FI),
2215                                 MemVT, false, false, false, 0);
2216
2217       InVals.push_back(ArgValue);
2218     }
2219   }
2220
2221   // varargs
2222   if (isVarArg) {
2223     if (!Subtarget->isTargetDarwin()) {
2224       // The AAPCS variadic function ABI is identical to the non-variadic
2225       // one. As a result there may be more arguments in registers and we should
2226       // save them for future reference.
2227       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2228     }
2229
2230     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2231     // This will point to the next argument passed via stack.
2232     unsigned StackOffset = CCInfo.getNextStackOffset();
2233     // We currently pass all varargs at 8-byte alignment.
2234     StackOffset = ((StackOffset + 7) & ~7);
2235     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2236   }
2237
2238   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2239   unsigned StackArgSize = CCInfo.getNextStackOffset();
2240   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2241   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2242     // This is a non-standard ABI so by fiat I say we're allowed to make full
2243     // use of the stack area to be popped, which must be aligned to 16 bytes in
2244     // any case:
2245     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2246
2247     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2248     // a multiple of 16.
2249     FuncInfo->setArgumentStackToRestore(StackArgSize);
2250
2251     // This realignment carries over to the available bytes below. Our own
2252     // callers will guarantee the space is free by giving an aligned value to
2253     // CALLSEQ_START.
2254   }
2255   // Even if we're not expected to free up the space, it's useful to know how
2256   // much is there while considering tail calls (because we can reuse it).
2257   FuncInfo->setBytesInStackArgArea(StackArgSize);
2258
2259   return Chain;
2260 }
2261
2262 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2263                                                 SelectionDAG &DAG, SDLoc DL,
2264                                                 SDValue &Chain) const {
2265   MachineFunction &MF = DAG.getMachineFunction();
2266   MachineFrameInfo *MFI = MF.getFrameInfo();
2267   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2268
2269   SmallVector<SDValue, 8> MemOps;
2270
2271   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2272                                           AArch64::X3, AArch64::X4, AArch64::X5,
2273                                           AArch64::X6, AArch64::X7 };
2274   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2275   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2276
2277   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2278   int GPRIdx = 0;
2279   if (GPRSaveSize != 0) {
2280     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2281
2282     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2283
2284     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2285       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2286       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2287       SDValue Store =
2288           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2289                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2290       MemOps.push_back(Store);
2291       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2292                         DAG.getConstant(8, DL, getPointerTy()));
2293     }
2294   }
2295   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2296   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2297
2298   if (Subtarget->hasFPARMv8()) {
2299     static const MCPhysReg FPRArgRegs[] = {
2300         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2301         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2302     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2303     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2304
2305     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2306     int FPRIdx = 0;
2307     if (FPRSaveSize != 0) {
2308       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2309
2310       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2311
2312       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2313         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2314         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2315
2316         SDValue Store =
2317             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2318                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2319         MemOps.push_back(Store);
2320         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2321                           DAG.getConstant(16, DL, getPointerTy()));
2322       }
2323     }
2324     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2325     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2326   }
2327
2328   if (!MemOps.empty()) {
2329     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2330   }
2331 }
2332
2333 /// LowerCallResult - Lower the result values of a call into the
2334 /// appropriate copies out of appropriate physical registers.
2335 SDValue AArch64TargetLowering::LowerCallResult(
2336     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2337     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2338     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2339     SDValue ThisVal) const {
2340   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2341                           ? RetCC_AArch64_WebKit_JS
2342                           : RetCC_AArch64_AAPCS;
2343   // Assign locations to each value returned by this call.
2344   SmallVector<CCValAssign, 16> RVLocs;
2345   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2346                  *DAG.getContext());
2347   CCInfo.AnalyzeCallResult(Ins, RetCC);
2348
2349   // Copy all of the result registers out of their specified physreg.
2350   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2351     CCValAssign VA = RVLocs[i];
2352
2353     // Pass 'this' value directly from the argument to return value, to avoid
2354     // reg unit interference
2355     if (i == 0 && isThisReturn) {
2356       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2357              "unexpected return calling convention register assignment");
2358       InVals.push_back(ThisVal);
2359       continue;
2360     }
2361
2362     SDValue Val =
2363         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2364     Chain = Val.getValue(1);
2365     InFlag = Val.getValue(2);
2366
2367     switch (VA.getLocInfo()) {
2368     default:
2369       llvm_unreachable("Unknown loc info!");
2370     case CCValAssign::Full:
2371       break;
2372     case CCValAssign::BCvt:
2373       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2374       break;
2375     }
2376
2377     InVals.push_back(Val);
2378   }
2379
2380   return Chain;
2381 }
2382
2383 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2384     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2385     bool isCalleeStructRet, bool isCallerStructRet,
2386     const SmallVectorImpl<ISD::OutputArg> &Outs,
2387     const SmallVectorImpl<SDValue> &OutVals,
2388     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2389   // For CallingConv::C this function knows whether the ABI needs
2390   // changing. That's not true for other conventions so they will have to opt in
2391   // manually.
2392   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2393     return false;
2394
2395   const MachineFunction &MF = DAG.getMachineFunction();
2396   const Function *CallerF = MF.getFunction();
2397   CallingConv::ID CallerCC = CallerF->getCallingConv();
2398   bool CCMatch = CallerCC == CalleeCC;
2399
2400   // Byval parameters hand the function a pointer directly into the stack area
2401   // we want to reuse during a tail call. Working around this *is* possible (see
2402   // X86) but less efficient and uglier in LowerCall.
2403   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2404                                     e = CallerF->arg_end();
2405        i != e; ++i)
2406     if (i->hasByValAttr())
2407       return false;
2408
2409   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2410     if (IsTailCallConvention(CalleeCC) && CCMatch)
2411       return true;
2412     return false;
2413   }
2414
2415   // Externally-defined functions with weak linkage should not be
2416   // tail-called on AArch64 when the OS does not support dynamic
2417   // pre-emption of symbols, as the AAELF spec requires normal calls
2418   // to undefined weak functions to be replaced with a NOP or jump to the
2419   // next instruction. The behaviour of branch instructions in this
2420   // situation (as used for tail calls) is implementation-defined, so we
2421   // cannot rely on the linker replacing the tail call with a return.
2422   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2423     const GlobalValue *GV = G->getGlobal();
2424     const Triple TT(getTargetMachine().getTargetTriple());
2425     if (GV->hasExternalWeakLinkage() &&
2426         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2427       return false;
2428   }
2429
2430   // Now we search for cases where we can use a tail call without changing the
2431   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2432   // concept.
2433
2434   // I want anyone implementing a new calling convention to think long and hard
2435   // about this assert.
2436   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2437          "Unexpected variadic calling convention");
2438
2439   if (isVarArg && !Outs.empty()) {
2440     // At least two cases here: if caller is fastcc then we can't have any
2441     // memory arguments (we'd be expected to clean up the stack afterwards). If
2442     // caller is C then we could potentially use its argument area.
2443
2444     // FIXME: for now we take the most conservative of these in both cases:
2445     // disallow all variadic memory operands.
2446     SmallVector<CCValAssign, 16> ArgLocs;
2447     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2448                    *DAG.getContext());
2449
2450     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2451     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2452       if (!ArgLocs[i].isRegLoc())
2453         return false;
2454   }
2455
2456   // If the calling conventions do not match, then we'd better make sure the
2457   // results are returned in the same way as what the caller expects.
2458   if (!CCMatch) {
2459     SmallVector<CCValAssign, 16> RVLocs1;
2460     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2461                     *DAG.getContext());
2462     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2463
2464     SmallVector<CCValAssign, 16> RVLocs2;
2465     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2466                     *DAG.getContext());
2467     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2468
2469     if (RVLocs1.size() != RVLocs2.size())
2470       return false;
2471     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2472       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2473         return false;
2474       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2475         return false;
2476       if (RVLocs1[i].isRegLoc()) {
2477         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2478           return false;
2479       } else {
2480         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2481           return false;
2482       }
2483     }
2484   }
2485
2486   // Nothing more to check if the callee is taking no arguments
2487   if (Outs.empty())
2488     return true;
2489
2490   SmallVector<CCValAssign, 16> ArgLocs;
2491   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2492                  *DAG.getContext());
2493
2494   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2495
2496   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2497
2498   // If the stack arguments for this call would fit into our own save area then
2499   // the call can be made tail.
2500   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2501 }
2502
2503 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2504                                                    SelectionDAG &DAG,
2505                                                    MachineFrameInfo *MFI,
2506                                                    int ClobberedFI) const {
2507   SmallVector<SDValue, 8> ArgChains;
2508   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2509   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2510
2511   // Include the original chain at the beginning of the list. When this is
2512   // used by target LowerCall hooks, this helps legalize find the
2513   // CALLSEQ_BEGIN node.
2514   ArgChains.push_back(Chain);
2515
2516   // Add a chain value for each stack argument corresponding
2517   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2518                             UE = DAG.getEntryNode().getNode()->use_end();
2519        U != UE; ++U)
2520     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2521       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2522         if (FI->getIndex() < 0) {
2523           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2524           int64_t InLastByte = InFirstByte;
2525           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2526
2527           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2528               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2529             ArgChains.push_back(SDValue(L, 1));
2530         }
2531
2532   // Build a tokenfactor for all the chains.
2533   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2534 }
2535
2536 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2537                                                    bool TailCallOpt) const {
2538   return CallCC == CallingConv::Fast && TailCallOpt;
2539 }
2540
2541 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2542   return CallCC == CallingConv::Fast;
2543 }
2544
2545 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2546 /// and add input and output parameter nodes.
2547 SDValue
2548 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2549                                  SmallVectorImpl<SDValue> &InVals) const {
2550   SelectionDAG &DAG = CLI.DAG;
2551   SDLoc &DL = CLI.DL;
2552   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2553   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2554   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2555   SDValue Chain = CLI.Chain;
2556   SDValue Callee = CLI.Callee;
2557   bool &IsTailCall = CLI.IsTailCall;
2558   CallingConv::ID CallConv = CLI.CallConv;
2559   bool IsVarArg = CLI.IsVarArg;
2560
2561   MachineFunction &MF = DAG.getMachineFunction();
2562   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2563   bool IsThisReturn = false;
2564
2565   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2566   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2567   bool IsSibCall = false;
2568
2569   if (IsTailCall) {
2570     // Check if it's really possible to do a tail call.
2571     IsTailCall = isEligibleForTailCallOptimization(
2572         Callee, CallConv, IsVarArg, IsStructRet,
2573         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2574     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2575       report_fatal_error("failed to perform tail call elimination on a call "
2576                          "site marked musttail");
2577
2578     // A sibling call is one where we're under the usual C ABI and not planning
2579     // to change that but can still do a tail call:
2580     if (!TailCallOpt && IsTailCall)
2581       IsSibCall = true;
2582
2583     if (IsTailCall)
2584       ++NumTailCalls;
2585   }
2586
2587   // Analyze operands of the call, assigning locations to each operand.
2588   SmallVector<CCValAssign, 16> ArgLocs;
2589   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2590                  *DAG.getContext());
2591
2592   if (IsVarArg) {
2593     // Handle fixed and variable vector arguments differently.
2594     // Variable vector arguments always go into memory.
2595     unsigned NumArgs = Outs.size();
2596
2597     for (unsigned i = 0; i != NumArgs; ++i) {
2598       MVT ArgVT = Outs[i].VT;
2599       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2600       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2601                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2602       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2603       assert(!Res && "Call operand has unhandled type");
2604       (void)Res;
2605     }
2606   } else {
2607     // At this point, Outs[].VT may already be promoted to i32. To correctly
2608     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2609     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2610     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2611     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2612     // LocVT.
2613     unsigned NumArgs = Outs.size();
2614     for (unsigned i = 0; i != NumArgs; ++i) {
2615       MVT ValVT = Outs[i].VT;
2616       // Get type of the original argument.
2617       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2618                                   /*AllowUnknown*/ true);
2619       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2620       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2621       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2622       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2623         ValVT = MVT::i8;
2624       else if (ActualMVT == MVT::i16)
2625         ValVT = MVT::i16;
2626
2627       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2628       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2629       assert(!Res && "Call operand has unhandled type");
2630       (void)Res;
2631     }
2632   }
2633
2634   // Get a count of how many bytes are to be pushed on the stack.
2635   unsigned NumBytes = CCInfo.getNextStackOffset();
2636
2637   if (IsSibCall) {
2638     // Since we're not changing the ABI to make this a tail call, the memory
2639     // operands are already available in the caller's incoming argument space.
2640     NumBytes = 0;
2641   }
2642
2643   // FPDiff is the byte offset of the call's argument area from the callee's.
2644   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2645   // by this amount for a tail call. In a sibling call it must be 0 because the
2646   // caller will deallocate the entire stack and the callee still expects its
2647   // arguments to begin at SP+0. Completely unused for non-tail calls.
2648   int FPDiff = 0;
2649
2650   if (IsTailCall && !IsSibCall) {
2651     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2652
2653     // Since callee will pop argument stack as a tail call, we must keep the
2654     // popped size 16-byte aligned.
2655     NumBytes = RoundUpToAlignment(NumBytes, 16);
2656
2657     // FPDiff will be negative if this tail call requires more space than we
2658     // would automatically have in our incoming argument space. Positive if we
2659     // can actually shrink the stack.
2660     FPDiff = NumReusableBytes - NumBytes;
2661
2662     // The stack pointer must be 16-byte aligned at all times it's used for a
2663     // memory operation, which in practice means at *all* times and in
2664     // particular across call boundaries. Therefore our own arguments started at
2665     // a 16-byte aligned SP and the delta applied for the tail call should
2666     // satisfy the same constraint.
2667     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2668   }
2669
2670   // Adjust the stack pointer for the new arguments...
2671   // These operations are automatically eliminated by the prolog/epilog pass
2672   if (!IsSibCall)
2673     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, DL,
2674                                                               true),
2675                                  DL);
2676
2677   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2678
2679   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2680   SmallVector<SDValue, 8> MemOpChains;
2681
2682   // Walk the register/memloc assignments, inserting copies/loads.
2683   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2684        ++i, ++realArgIdx) {
2685     CCValAssign &VA = ArgLocs[i];
2686     SDValue Arg = OutVals[realArgIdx];
2687     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2688
2689     // Promote the value if needed.
2690     switch (VA.getLocInfo()) {
2691     default:
2692       llvm_unreachable("Unknown loc info!");
2693     case CCValAssign::Full:
2694       break;
2695     case CCValAssign::SExt:
2696       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2697       break;
2698     case CCValAssign::ZExt:
2699       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2700       break;
2701     case CCValAssign::AExt:
2702       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2703         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2704         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2705         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2706       }
2707       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2708       break;
2709     case CCValAssign::BCvt:
2710       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2711       break;
2712     case CCValAssign::FPExt:
2713       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2714       break;
2715     }
2716
2717     if (VA.isRegLoc()) {
2718       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2719         assert(VA.getLocVT() == MVT::i64 &&
2720                "unexpected calling convention register assignment");
2721         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2722                "unexpected use of 'returned'");
2723         IsThisReturn = true;
2724       }
2725       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2726     } else {
2727       assert(VA.isMemLoc());
2728
2729       SDValue DstAddr;
2730       MachinePointerInfo DstInfo;
2731
2732       // FIXME: This works on big-endian for composite byvals, which are the
2733       // common case. It should also work for fundamental types too.
2734       uint32_t BEAlign = 0;
2735       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2736                                         : VA.getValVT().getSizeInBits();
2737       OpSize = (OpSize + 7) / 8;
2738       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2739           !Flags.isInConsecutiveRegs()) {
2740         if (OpSize < 8)
2741           BEAlign = 8 - OpSize;
2742       }
2743       unsigned LocMemOffset = VA.getLocMemOffset();
2744       int32_t Offset = LocMemOffset + BEAlign;
2745       SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
2746       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2747
2748       if (IsTailCall) {
2749         Offset = Offset + FPDiff;
2750         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2751
2752         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2753         DstInfo = MachinePointerInfo::getFixedStack(FI);
2754
2755         // Make sure any stack arguments overlapping with where we're storing
2756         // are loaded before this eventual operation. Otherwise they'll be
2757         // clobbered.
2758         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2759       } else {
2760         SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
2761
2762         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2763         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2764       }
2765
2766       if (Outs[i].Flags.isByVal()) {
2767         SDValue SizeNode =
2768             DAG.getConstant(Outs[i].Flags.getByValSize(), DL, MVT::i64);
2769         SDValue Cpy = DAG.getMemcpy(
2770             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2771             /*isVol = */ false, /*AlwaysInline = */ false,
2772             /*isTailCall = */ false,
2773             DstInfo, MachinePointerInfo());
2774
2775         MemOpChains.push_back(Cpy);
2776       } else {
2777         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2778         // promoted to a legal register type i32, we should truncate Arg back to
2779         // i1/i8/i16.
2780         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2781             VA.getValVT() == MVT::i16)
2782           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2783
2784         SDValue Store =
2785             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2786         MemOpChains.push_back(Store);
2787       }
2788     }
2789   }
2790
2791   if (!MemOpChains.empty())
2792     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2793
2794   // Build a sequence of copy-to-reg nodes chained together with token chain
2795   // and flag operands which copy the outgoing args into the appropriate regs.
2796   SDValue InFlag;
2797   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2798     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2799                              RegsToPass[i].second, InFlag);
2800     InFlag = Chain.getValue(1);
2801   }
2802
2803   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2804   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2805   // node so that legalize doesn't hack it.
2806   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2807       Subtarget->isTargetMachO()) {
2808     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2809       const GlobalValue *GV = G->getGlobal();
2810       bool InternalLinkage = GV->hasInternalLinkage();
2811       if (InternalLinkage)
2812         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2813       else {
2814         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2815                                             AArch64II::MO_GOT);
2816         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2817       }
2818     } else if (ExternalSymbolSDNode *S =
2819                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2820       const char *Sym = S->getSymbol();
2821       Callee =
2822           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2823       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2824     }
2825   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2826     const GlobalValue *GV = G->getGlobal();
2827     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2828   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2829     const char *Sym = S->getSymbol();
2830     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2831   }
2832
2833   // We don't usually want to end the call-sequence here because we would tidy
2834   // the frame up *after* the call, however in the ABI-changing tail-call case
2835   // we've carefully laid out the parameters so that when sp is reset they'll be
2836   // in the correct location.
2837   if (IsTailCall && !IsSibCall) {
2838     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
2839                                DAG.getIntPtrConstant(0, DL, true), InFlag, DL);
2840     InFlag = Chain.getValue(1);
2841   }
2842
2843   std::vector<SDValue> Ops;
2844   Ops.push_back(Chain);
2845   Ops.push_back(Callee);
2846
2847   if (IsTailCall) {
2848     // Each tail call may have to adjust the stack by a different amount, so
2849     // this information must travel along with the operation for eventual
2850     // consumption by emitEpilogue.
2851     Ops.push_back(DAG.getTargetConstant(FPDiff, DL, MVT::i32));
2852   }
2853
2854   // Add argument registers to the end of the list so that they are known live
2855   // into the call.
2856   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2857     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2858                                   RegsToPass[i].second.getValueType()));
2859
2860   // Add a register mask operand representing the call-preserved registers.
2861   const uint32_t *Mask;
2862   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
2863   if (IsThisReturn) {
2864     // For 'this' returns, use the X0-preserving mask if applicable
2865     Mask = TRI->getThisReturnPreservedMask(MF, CallConv);
2866     if (!Mask) {
2867       IsThisReturn = false;
2868       Mask = TRI->getCallPreservedMask(MF, CallConv);
2869     }
2870   } else
2871     Mask = TRI->getCallPreservedMask(MF, CallConv);
2872
2873   assert(Mask && "Missing call preserved mask for calling convention");
2874   Ops.push_back(DAG.getRegisterMask(Mask));
2875
2876   if (InFlag.getNode())
2877     Ops.push_back(InFlag);
2878
2879   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2880
2881   // If we're doing a tall call, use a TC_RETURN here rather than an
2882   // actual call instruction.
2883   if (IsTailCall) {
2884     MF.getFrameInfo()->setHasTailCall();
2885     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2886   }
2887
2888   // Returns a chain and a flag for retval copy to use.
2889   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2890   InFlag = Chain.getValue(1);
2891
2892   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2893                                 ? RoundUpToAlignment(NumBytes, 16)
2894                                 : 0;
2895
2896   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
2897                              DAG.getIntPtrConstant(CalleePopBytes, DL, true),
2898                              InFlag, DL);
2899   if (!Ins.empty())
2900     InFlag = Chain.getValue(1);
2901
2902   // Handle result values, copying them out of physregs into vregs that we
2903   // return.
2904   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2905                          InVals, IsThisReturn,
2906                          IsThisReturn ? OutVals[0] : SDValue());
2907 }
2908
2909 bool AArch64TargetLowering::CanLowerReturn(
2910     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2911     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2912   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2913                           ? RetCC_AArch64_WebKit_JS
2914                           : RetCC_AArch64_AAPCS;
2915   SmallVector<CCValAssign, 16> RVLocs;
2916   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2917   return CCInfo.CheckReturn(Outs, RetCC);
2918 }
2919
2920 SDValue
2921 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2922                                    bool isVarArg,
2923                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2924                                    const SmallVectorImpl<SDValue> &OutVals,
2925                                    SDLoc DL, SelectionDAG &DAG) const {
2926   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2927                           ? RetCC_AArch64_WebKit_JS
2928                           : RetCC_AArch64_AAPCS;
2929   SmallVector<CCValAssign, 16> RVLocs;
2930   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2931                  *DAG.getContext());
2932   CCInfo.AnalyzeReturn(Outs, RetCC);
2933
2934   // Copy the result values into the output registers.
2935   SDValue Flag;
2936   SmallVector<SDValue, 4> RetOps(1, Chain);
2937   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2938        ++i, ++realRVLocIdx) {
2939     CCValAssign &VA = RVLocs[i];
2940     assert(VA.isRegLoc() && "Can only return in registers!");
2941     SDValue Arg = OutVals[realRVLocIdx];
2942
2943     switch (VA.getLocInfo()) {
2944     default:
2945       llvm_unreachable("Unknown loc info!");
2946     case CCValAssign::Full:
2947       if (Outs[i].ArgVT == MVT::i1) {
2948         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2949         // value. This is strictly redundant on Darwin (which uses "zeroext
2950         // i1"), but will be optimised out before ISel.
2951         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2952         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2953       }
2954       break;
2955     case CCValAssign::BCvt:
2956       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2957       break;
2958     }
2959
2960     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2961     Flag = Chain.getValue(1);
2962     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2963   }
2964
2965   RetOps[0] = Chain; // Update chain.
2966
2967   // Add the flag if we have it.
2968   if (Flag.getNode())
2969     RetOps.push_back(Flag);
2970
2971   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2972 }
2973
2974 //===----------------------------------------------------------------------===//
2975 //  Other Lowering Code
2976 //===----------------------------------------------------------------------===//
2977
2978 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2979                                                   SelectionDAG &DAG) const {
2980   EVT PtrVT = getPointerTy();
2981   SDLoc DL(Op);
2982   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2983   const GlobalValue *GV = GN->getGlobal();
2984   unsigned char OpFlags =
2985       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2986
2987   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2988          "unexpected offset in global node");
2989
2990   // This also catched the large code model case for Darwin.
2991   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2992     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2993     // FIXME: Once remat is capable of dealing with instructions with register
2994     // operands, expand this into two nodes instead of using a wrapper node.
2995     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2996   }
2997
2998   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2999     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3000            "use of MO_CONSTPOOL only supported on small model");
3001     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
3002     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3003     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3004     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
3005     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3006     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
3007                                      MachinePointerInfo::getConstantPool(),
3008                                      /*isVolatile=*/ false,
3009                                      /*isNonTemporal=*/ true,
3010                                      /*isInvariant=*/ true, 8);
3011     if (GN->getOffset() != 0)
3012       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
3013                          DAG.getConstant(GN->getOffset(), DL, PtrVT));
3014     return GlobalAddr;
3015   }
3016
3017   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3018     const unsigned char MO_NC = AArch64II::MO_NC;
3019     return DAG.getNode(
3020         AArch64ISD::WrapperLarge, DL, PtrVT,
3021         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
3022         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3023         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3024         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3025   } else {
3026     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
3027     // the only correct model on Darwin.
3028     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
3029                                             OpFlags | AArch64II::MO_PAGE);
3030     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3031     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
3032
3033     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3034     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3035   }
3036 }
3037
3038 /// \brief Convert a TLS address reference into the correct sequence of loads
3039 /// and calls to compute the variable's address (for Darwin, currently) and
3040 /// return an SDValue containing the final node.
3041
3042 /// Darwin only has one TLS scheme which must be capable of dealing with the
3043 /// fully general situation, in the worst case. This means:
3044 ///     + "extern __thread" declaration.
3045 ///     + Defined in a possibly unknown dynamic library.
3046 ///
3047 /// The general system is that each __thread variable has a [3 x i64] descriptor
3048 /// which contains information used by the runtime to calculate the address. The
3049 /// only part of this the compiler needs to know about is the first xword, which
3050 /// contains a function pointer that must be called with the address of the
3051 /// entire descriptor in "x0".
3052 ///
3053 /// Since this descriptor may be in a different unit, in general even the
3054 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
3055 /// is:
3056 ///     adrp x0, _var@TLVPPAGE
3057 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
3058 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
3059 ///                                      ; the function pointer
3060 ///     blr x1                           ; Uses descriptor address in x0
3061 ///     ; Address of _var is now in x0.
3062 ///
3063 /// If the address of _var's descriptor *is* known to the linker, then it can
3064 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3065 /// a slight efficiency gain.
3066 SDValue
3067 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3068                                                    SelectionDAG &DAG) const {
3069   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3070
3071   SDLoc DL(Op);
3072   MVT PtrVT = getPointerTy();
3073   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3074
3075   SDValue TLVPAddr =
3076       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3077   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3078
3079   // The first entry in the descriptor is a function pointer that we must call
3080   // to obtain the address of the variable.
3081   SDValue Chain = DAG.getEntryNode();
3082   SDValue FuncTLVGet =
3083       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3084                   false, true, true, 8);
3085   Chain = FuncTLVGet.getValue(1);
3086
3087   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3088   MFI->setAdjustsStack(true);
3089
3090   // TLS calls preserve all registers except those that absolutely must be
3091   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3092   // silly).
3093   const uint32_t *Mask =
3094       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3095
3096   // Finally, we can make the call. This is just a degenerate version of a
3097   // normal AArch64 call node: x0 takes the address of the descriptor, and
3098   // returns the address of the variable in this thread.
3099   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3100   Chain =
3101       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3102                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3103                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3104   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3105 }
3106
3107 /// When accessing thread-local variables under either the general-dynamic or
3108 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3109 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3110 /// is a function pointer to carry out the resolution.
3111 ///
3112 /// The sequence is:
3113 ///    adrp  x0, :tlsdesc:var
3114 ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
3115 ///    add   x0, x0, #:tlsdesc_lo12:var
3116 ///    .tlsdesccall var
3117 ///    blr   x1
3118 ///    (TPIDR_EL0 offset now in x0)
3119 ///
3120 ///  The above sequence must be produced unscheduled, to enable the linker to
3121 ///  optimize/relax this sequence.
3122 ///  Therefore, a pseudo-instruction (TLSDESC_CALLSEQ) is used to represent the
3123 ///  above sequence, and expanded really late in the compilation flow, to ensure
3124 ///  the sequence is produced as per above.
3125 SDValue AArch64TargetLowering::LowerELFTLSDescCallSeq(SDValue SymAddr, SDLoc DL,
3126                                                       SelectionDAG &DAG) const {
3127   EVT PtrVT = getPointerTy();
3128
3129   SDValue Chain = DAG.getEntryNode();
3130   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3131
3132   SmallVector<SDValue, 2> Ops;
3133   Ops.push_back(Chain);
3134   Ops.push_back(SymAddr);
3135
3136   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALLSEQ, DL, NodeTys, Ops);
3137   SDValue Glue = Chain.getValue(1);
3138
3139   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3140 }
3141
3142 SDValue
3143 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3144                                                 SelectionDAG &DAG) const {
3145   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3146   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3147          "ELF TLS only supported in small memory model");
3148   // Different choices can be made for the maximum size of the TLS area for a
3149   // module. For the small address model, the default TLS size is 16MiB and the
3150   // maximum TLS size is 4GiB.
3151   // FIXME: add -mtls-size command line option and make it control the 16MiB
3152   // vs. 4GiB code sequence generation.
3153   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3154
3155   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3156   if (!EnableAArch64ELFLocalDynamicTLSGeneration) {
3157     if (Model == TLSModel::LocalDynamic)
3158       Model = TLSModel::GeneralDynamic;
3159   }
3160
3161   SDValue TPOff;
3162   EVT PtrVT = getPointerTy();
3163   SDLoc DL(Op);
3164   const GlobalValue *GV = GA->getGlobal();
3165
3166   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3167
3168   if (Model == TLSModel::LocalExec) {
3169     SDValue HiVar = DAG.getTargetGlobalAddress(
3170         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3171     SDValue LoVar = DAG.getTargetGlobalAddress(
3172         GV, DL, PtrVT, 0,
3173         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3174
3175     SDValue TPWithOff_lo =
3176         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
3177                                    HiVar,
3178                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3179                 0);
3180     SDValue TPWithOff =
3181         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPWithOff_lo,
3182                                    LoVar,
3183                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3184                 0);
3185     return TPWithOff;
3186   } else if (Model == TLSModel::InitialExec) {
3187     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3188     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3189   } else if (Model == TLSModel::LocalDynamic) {
3190     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3191     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3192     // the beginning of the module's TLS region, followed by a DTPREL offset
3193     // calculation.
3194
3195     // These accesses will need deduplicating if there's more than one.
3196     AArch64FunctionInfo *MFI =
3197         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3198     MFI->incNumLocalDynamicTLSAccesses();
3199
3200     // The call needs a relocation too for linker relaxation. It doesn't make
3201     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3202     // the address.
3203     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3204                                                   AArch64II::MO_TLS);
3205
3206     // Now we can calculate the offset from TPIDR_EL0 to this module's
3207     // thread-local area.
3208     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3209
3210     // Now use :dtprel_whatever: operations to calculate this variable's offset
3211     // in its thread-storage area.
3212     SDValue HiVar = DAG.getTargetGlobalAddress(
3213         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3214     SDValue LoVar = DAG.getTargetGlobalAddress(
3215         GV, DL, MVT::i64, 0,
3216         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3217
3218     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, HiVar,
3219                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3220                     0);
3221     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, LoVar,
3222                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3223                     0);
3224   } else if (Model == TLSModel::GeneralDynamic) {
3225     // The call needs a relocation too for linker relaxation. It doesn't make
3226     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3227     // the address.
3228     SDValue SymAddr =
3229         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3230
3231     // Finally we can make a call to calculate the offset from tpidr_el0.
3232     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3233   } else
3234     llvm_unreachable("Unsupported ELF TLS access model");
3235
3236   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3237 }
3238
3239 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3240                                                      SelectionDAG &DAG) const {
3241   if (Subtarget->isTargetDarwin())
3242     return LowerDarwinGlobalTLSAddress(Op, DAG);
3243   else if (Subtarget->isTargetELF())
3244     return LowerELFGlobalTLSAddress(Op, DAG);
3245
3246   llvm_unreachable("Unexpected platform trying to use TLS");
3247 }
3248 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3249   SDValue Chain = Op.getOperand(0);
3250   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3251   SDValue LHS = Op.getOperand(2);
3252   SDValue RHS = Op.getOperand(3);
3253   SDValue Dest = Op.getOperand(4);
3254   SDLoc dl(Op);
3255
3256   // Handle f128 first, since lowering it will result in comparing the return
3257   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3258   // is expecting to deal with.
3259   if (LHS.getValueType() == MVT::f128) {
3260     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3261
3262     // If softenSetCCOperands returned a scalar, we need to compare the result
3263     // against zero to select between true and false values.
3264     if (!RHS.getNode()) {
3265       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3266       CC = ISD::SETNE;
3267     }
3268   }
3269
3270   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3271   // instruction.
3272   unsigned Opc = LHS.getOpcode();
3273   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3274       cast<ConstantSDNode>(RHS)->isOne() &&
3275       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3276        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3277     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3278            "Unexpected condition code.");
3279     // Only lower legal XALUO ops.
3280     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3281       return SDValue();
3282
3283     // The actual operation with overflow check.
3284     AArch64CC::CondCode OFCC;
3285     SDValue Value, Overflow;
3286     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3287
3288     if (CC == ISD::SETNE)
3289       OFCC = getInvertedCondCode(OFCC);
3290     SDValue CCVal = DAG.getConstant(OFCC, dl, MVT::i32);
3291
3292     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3293                        Overflow);
3294   }
3295
3296   if (LHS.getValueType().isInteger()) {
3297     assert((LHS.getValueType() == RHS.getValueType()) &&
3298            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3299
3300     // If the RHS of the comparison is zero, we can potentially fold this
3301     // to a specialized branch.
3302     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3303     if (RHSC && RHSC->getZExtValue() == 0) {
3304       if (CC == ISD::SETEQ) {
3305         // See if we can use a TBZ to fold in an AND as well.
3306         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3307         // out of bounds, a late MI-layer pass rewrites branches.
3308         // 403.gcc is an example that hits this case.
3309         if (LHS.getOpcode() == ISD::AND &&
3310             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3311             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3312           SDValue Test = LHS.getOperand(0);
3313           uint64_t Mask = LHS.getConstantOperandVal(1);
3314           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3315                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3316                              Dest);
3317         }
3318
3319         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3320       } else if (CC == ISD::SETNE) {
3321         // See if we can use a TBZ to fold in an AND as well.
3322         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3323         // out of bounds, a late MI-layer pass rewrites branches.
3324         // 403.gcc is an example that hits this case.
3325         if (LHS.getOpcode() == ISD::AND &&
3326             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3327             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3328           SDValue Test = LHS.getOperand(0);
3329           uint64_t Mask = LHS.getConstantOperandVal(1);
3330           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3331                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3332                              Dest);
3333         }
3334
3335         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3336       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3337         // Don't combine AND since emitComparison converts the AND to an ANDS
3338         // (a.k.a. TST) and the test in the test bit and branch instruction
3339         // becomes redundant.  This would also increase register pressure.
3340         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3341         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3342                            DAG.getConstant(Mask, dl, MVT::i64), Dest);
3343       }
3344     }
3345     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3346         LHS.getOpcode() != ISD::AND) {
3347       // Don't combine AND since emitComparison converts the AND to an ANDS
3348       // (a.k.a. TST) and the test in the test bit and branch instruction
3349       // becomes redundant.  This would also increase register pressure.
3350       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3351       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3352                          DAG.getConstant(Mask, dl, MVT::i64), Dest);
3353     }
3354
3355     SDValue CCVal;
3356     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3357     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3358                        Cmp);
3359   }
3360
3361   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3362
3363   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3364   // clean.  Some of them require two branches to implement.
3365   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3366   AArch64CC::CondCode CC1, CC2;
3367   changeFPCCToAArch64CC(CC, CC1, CC2);
3368   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3369   SDValue BR1 =
3370       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3371   if (CC2 != AArch64CC::AL) {
3372     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3373     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3374                        Cmp);
3375   }
3376
3377   return BR1;
3378 }
3379
3380 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3381                                               SelectionDAG &DAG) const {
3382   EVT VT = Op.getValueType();
3383   SDLoc DL(Op);
3384
3385   SDValue In1 = Op.getOperand(0);
3386   SDValue In2 = Op.getOperand(1);
3387   EVT SrcVT = In2.getValueType();
3388   if (SrcVT != VT) {
3389     if (SrcVT == MVT::f32 && VT == MVT::f64)
3390       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3391     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3392       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2,
3393                         DAG.getIntPtrConstant(0, DL));
3394     else
3395       // FIXME: Src type is different, bail out for now. Can VT really be a
3396       // vector type?
3397       return SDValue();
3398   }
3399
3400   EVT VecVT;
3401   EVT EltVT;
3402   uint64_t EltMask;
3403   SDValue VecVal1, VecVal2;
3404   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3405     EltVT = MVT::i32;
3406     VecVT = MVT::v4i32;
3407     EltMask = 0x80000000ULL;
3408
3409     if (!VT.isVector()) {
3410       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3411                                           DAG.getUNDEF(VecVT), In1);
3412       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3413                                           DAG.getUNDEF(VecVT), In2);
3414     } else {
3415       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3416       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3417     }
3418   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3419     EltVT = MVT::i64;
3420     VecVT = MVT::v2i64;
3421
3422     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3423     // immediate moves cannot materialize that in a single instruction for
3424     // 64-bit elements. Instead, materialize zero and then negate it.
3425     EltMask = 0;
3426
3427     if (!VT.isVector()) {
3428       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3429                                           DAG.getUNDEF(VecVT), In1);
3430       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3431                                           DAG.getUNDEF(VecVT), In2);
3432     } else {
3433       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3434       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3435     }
3436   } else {
3437     llvm_unreachable("Invalid type for copysign!");
3438   }
3439
3440   SDValue BuildVec = DAG.getConstant(EltMask, DL, VecVT);
3441
3442   // If we couldn't materialize the mask above, then the mask vector will be
3443   // the zero vector, and we need to negate it here.
3444   if (VT == MVT::f64 || VT == MVT::v2f64) {
3445     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3446     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3447     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3448   }
3449
3450   SDValue Sel =
3451       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3452
3453   if (VT == MVT::f32)
3454     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3455   else if (VT == MVT::f64)
3456     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3457   else
3458     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3459 }
3460
3461 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3462   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3463           Attribute::NoImplicitFloat))
3464     return SDValue();
3465
3466   if (!Subtarget->hasNEON())
3467     return SDValue();
3468
3469   // While there is no integer popcount instruction, it can
3470   // be more efficiently lowered to the following sequence that uses
3471   // AdvSIMD registers/instructions as long as the copies to/from
3472   // the AdvSIMD registers are cheap.
3473   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3474   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3475   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3476   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3477   SDValue Val = Op.getOperand(0);
3478   SDLoc DL(Op);
3479   EVT VT = Op.getValueType();
3480
3481   if (VT == MVT::i32)
3482     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3483   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3484
3485   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3486   SDValue UaddLV = DAG.getNode(
3487       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3488       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, DL, MVT::i32), CtPop);
3489
3490   if (VT == MVT::i64)
3491     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3492   return UaddLV;
3493 }
3494
3495 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3496
3497   if (Op.getValueType().isVector())
3498     return LowerVSETCC(Op, DAG);
3499
3500   SDValue LHS = Op.getOperand(0);
3501   SDValue RHS = Op.getOperand(1);
3502   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3503   SDLoc dl(Op);
3504
3505   // We chose ZeroOrOneBooleanContents, so use zero and one.
3506   EVT VT = Op.getValueType();
3507   SDValue TVal = DAG.getConstant(1, dl, VT);
3508   SDValue FVal = DAG.getConstant(0, dl, VT);
3509
3510   // Handle f128 first, since one possible outcome is a normal integer
3511   // comparison which gets picked up by the next if statement.
3512   if (LHS.getValueType() == MVT::f128) {
3513     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3514
3515     // If softenSetCCOperands returned a scalar, use it.
3516     if (!RHS.getNode()) {
3517       assert(LHS.getValueType() == Op.getValueType() &&
3518              "Unexpected setcc expansion!");
3519       return LHS;
3520     }
3521   }
3522
3523   if (LHS.getValueType().isInteger()) {
3524     SDValue CCVal;
3525     SDValue Cmp =
3526         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3527
3528     // Note that we inverted the condition above, so we reverse the order of
3529     // the true and false operands here.  This will allow the setcc to be
3530     // matched to a single CSINC instruction.
3531     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3532   }
3533
3534   // Now we know we're dealing with FP values.
3535   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3536
3537   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3538   // and do the comparison.
3539   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3540
3541   AArch64CC::CondCode CC1, CC2;
3542   changeFPCCToAArch64CC(CC, CC1, CC2);
3543   if (CC2 == AArch64CC::AL) {
3544     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3545     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3546
3547     // Note that we inverted the condition above, so we reverse the order of
3548     // the true and false operands here.  This will allow the setcc to be
3549     // matched to a single CSINC instruction.
3550     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3551   } else {
3552     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3553     // totally clean.  Some of them require two CSELs to implement.  As is in
3554     // this case, we emit the first CSEL and then emit a second using the output
3555     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3556
3557     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3558     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3559     SDValue CS1 =
3560         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3561
3562     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3563     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3564   }
3565 }
3566
3567 /// A SELECT_CC operation is really some kind of max or min if both values being
3568 /// compared are, in some sense, equal to the results in either case. However,
3569 /// it is permissible to compare f32 values and produce directly extended f64
3570 /// values.
3571 ///
3572 /// Extending the comparison operands would also be allowed, but is less likely
3573 /// to happen in practice since their use is right here. Note that truncate
3574 /// operations would *not* be semantically equivalent.
3575 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3576   if (Cmp == Result)
3577     return (Cmp.getValueType() == MVT::f32 ||
3578             Cmp.getValueType() == MVT::f64);
3579
3580   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3581   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3582   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3583       Result.getValueType() == MVT::f64) {
3584     bool Lossy;
3585     APFloat CmpVal = CCmp->getValueAPF();
3586     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3587     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3588   }
3589
3590   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3591 }
3592
3593 SDValue AArch64TargetLowering::LowerSELECT_CC(ISD::CondCode CC, SDValue LHS,
3594                                               SDValue RHS, SDValue TVal,
3595                                               SDValue FVal, SDLoc dl,
3596                                               SelectionDAG &DAG) const {
3597   // Handle f128 first, because it will result in a comparison of some RTLIB
3598   // call result against zero.
3599   if (LHS.getValueType() == MVT::f128) {
3600     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3601
3602     // If softenSetCCOperands returned a scalar, we need to compare the result
3603     // against zero to select between true and false values.
3604     if (!RHS.getNode()) {
3605       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3606       CC = ISD::SETNE;
3607     }
3608   }
3609
3610   // Handle integers first.
3611   if (LHS.getValueType().isInteger()) {
3612     assert((LHS.getValueType() == RHS.getValueType()) &&
3613            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3614
3615     unsigned Opcode = AArch64ISD::CSEL;
3616
3617     // If both the TVal and the FVal are constants, see if we can swap them in
3618     // order to for a CSINV or CSINC out of them.
3619     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3620     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3621
3622     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3623       std::swap(TVal, FVal);
3624       std::swap(CTVal, CFVal);
3625       CC = ISD::getSetCCInverse(CC, true);
3626     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3627       std::swap(TVal, FVal);
3628       std::swap(CTVal, CFVal);
3629       CC = ISD::getSetCCInverse(CC, true);
3630     } else if (TVal.getOpcode() == ISD::XOR) {
3631       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3632       // with a CSINV rather than a CSEL.
3633       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3634
3635       if (CVal && CVal->isAllOnesValue()) {
3636         std::swap(TVal, FVal);
3637         std::swap(CTVal, CFVal);
3638         CC = ISD::getSetCCInverse(CC, true);
3639       }
3640     } else if (TVal.getOpcode() == ISD::SUB) {
3641       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3642       // that we can match with a CSNEG rather than a CSEL.
3643       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3644
3645       if (CVal && CVal->isNullValue()) {
3646         std::swap(TVal, FVal);
3647         std::swap(CTVal, CFVal);
3648         CC = ISD::getSetCCInverse(CC, true);
3649       }
3650     } else if (CTVal && CFVal) {
3651       const int64_t TrueVal = CTVal->getSExtValue();
3652       const int64_t FalseVal = CFVal->getSExtValue();
3653       bool Swap = false;
3654
3655       // If both TVal and FVal are constants, see if FVal is the
3656       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3657       // instead of a CSEL in that case.
3658       if (TrueVal == ~FalseVal) {
3659         Opcode = AArch64ISD::CSINV;
3660       } else if (TrueVal == -FalseVal) {
3661         Opcode = AArch64ISD::CSNEG;
3662       } else if (TVal.getValueType() == MVT::i32) {
3663         // If our operands are only 32-bit wide, make sure we use 32-bit
3664         // arithmetic for the check whether we can use CSINC. This ensures that
3665         // the addition in the check will wrap around properly in case there is
3666         // an overflow (which would not be the case if we do the check with
3667         // 64-bit arithmetic).
3668         const uint32_t TrueVal32 = CTVal->getZExtValue();
3669         const uint32_t FalseVal32 = CFVal->getZExtValue();
3670
3671         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3672           Opcode = AArch64ISD::CSINC;
3673
3674           if (TrueVal32 > FalseVal32) {
3675             Swap = true;
3676           }
3677         }
3678         // 64-bit check whether we can use CSINC.
3679       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3680         Opcode = AArch64ISD::CSINC;
3681
3682         if (TrueVal > FalseVal) {
3683           Swap = true;
3684         }
3685       }
3686
3687       // Swap TVal and FVal if necessary.
3688       if (Swap) {
3689         std::swap(TVal, FVal);
3690         std::swap(CTVal, CFVal);
3691         CC = ISD::getSetCCInverse(CC, true);
3692       }
3693
3694       if (Opcode != AArch64ISD::CSEL) {
3695         // Drop FVal since we can get its value by simply inverting/negating
3696         // TVal.
3697         FVal = TVal;
3698       }
3699     }
3700
3701     SDValue CCVal;
3702     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3703
3704     EVT VT = TVal.getValueType();
3705     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3706   }
3707
3708   // Now we know we're dealing with FP values.
3709   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3710   assert(LHS.getValueType() == RHS.getValueType());
3711   EVT VT = TVal.getValueType();
3712   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3713
3714   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3715   // clean.  Some of them require two CSELs to implement.
3716   AArch64CC::CondCode CC1, CC2;
3717   changeFPCCToAArch64CC(CC, CC1, CC2);
3718   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3719   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3720
3721   // If we need a second CSEL, emit it, using the output of the first as the
3722   // RHS.  We're effectively OR'ing the two CC's together.
3723   if (CC2 != AArch64CC::AL) {
3724     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3725     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3726   }
3727
3728   // Otherwise, return the output of the first CSEL.
3729   return CS1;
3730 }
3731
3732 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3733                                               SelectionDAG &DAG) const {
3734   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3735   SDValue LHS = Op.getOperand(0);
3736   SDValue RHS = Op.getOperand(1);
3737   SDValue TVal = Op.getOperand(2);
3738   SDValue FVal = Op.getOperand(3);
3739   SDLoc DL(Op);
3740   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3741 }
3742
3743 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3744                                            SelectionDAG &DAG) const {
3745   SDValue CCVal = Op->getOperand(0);
3746   SDValue TVal = Op->getOperand(1);
3747   SDValue FVal = Op->getOperand(2);
3748   SDLoc DL(Op);
3749
3750   unsigned Opc = CCVal.getOpcode();
3751   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3752   // instruction.
3753   if (CCVal.getResNo() == 1 &&
3754       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3755        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3756     // Only lower legal XALUO ops.
3757     if (!DAG.getTargetLoweringInfo().isTypeLegal(CCVal->getValueType(0)))
3758       return SDValue();
3759
3760     AArch64CC::CondCode OFCC;
3761     SDValue Value, Overflow;
3762     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CCVal.getValue(0), DAG);
3763     SDValue CCVal = DAG.getConstant(OFCC, DL, MVT::i32);
3764
3765     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3766                        CCVal, Overflow);
3767   }
3768
3769   // Lower it the same way as we would lower a SELECT_CC node.
3770   ISD::CondCode CC;
3771   SDValue LHS, RHS;
3772   if (CCVal.getOpcode() == ISD::SETCC) {
3773     LHS = CCVal.getOperand(0);
3774     RHS = CCVal.getOperand(1);
3775     CC = cast<CondCodeSDNode>(CCVal->getOperand(2))->get();
3776   } else {
3777     LHS = CCVal;
3778     RHS = DAG.getConstant(0, DL, CCVal.getValueType());
3779     CC = ISD::SETNE;
3780   }
3781   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3782 }
3783
3784 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3785                                               SelectionDAG &DAG) const {
3786   // Jump table entries as PC relative offsets. No additional tweaking
3787   // is necessary here. Just get the address of the jump table.
3788   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3789   EVT PtrVT = getPointerTy();
3790   SDLoc DL(Op);
3791
3792   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3793       !Subtarget->isTargetMachO()) {
3794     const unsigned char MO_NC = AArch64II::MO_NC;
3795     return DAG.getNode(
3796         AArch64ISD::WrapperLarge, DL, PtrVT,
3797         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3798         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3799         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3800         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3801                                AArch64II::MO_G0 | MO_NC));
3802   }
3803
3804   SDValue Hi =
3805       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3806   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3807                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3808   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3809   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3810 }
3811
3812 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3813                                                  SelectionDAG &DAG) const {
3814   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3815   EVT PtrVT = getPointerTy();
3816   SDLoc DL(Op);
3817
3818   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3819     // Use the GOT for the large code model on iOS.
3820     if (Subtarget->isTargetMachO()) {
3821       SDValue GotAddr = DAG.getTargetConstantPool(
3822           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3823           AArch64II::MO_GOT);
3824       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3825     }
3826
3827     const unsigned char MO_NC = AArch64II::MO_NC;
3828     return DAG.getNode(
3829         AArch64ISD::WrapperLarge, DL, PtrVT,
3830         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3831                                   CP->getOffset(), AArch64II::MO_G3),
3832         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3833                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3834         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3835                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3836         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3837                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3838   } else {
3839     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3840     // ELF, the only valid one on Darwin.
3841     SDValue Hi =
3842         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3843                                   CP->getOffset(), AArch64II::MO_PAGE);
3844     SDValue Lo = DAG.getTargetConstantPool(
3845         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3846         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3847
3848     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3849     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3850   }
3851 }
3852
3853 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3854                                                SelectionDAG &DAG) const {
3855   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3856   EVT PtrVT = getPointerTy();
3857   SDLoc DL(Op);
3858   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3859       !Subtarget->isTargetMachO()) {
3860     const unsigned char MO_NC = AArch64II::MO_NC;
3861     return DAG.getNode(
3862         AArch64ISD::WrapperLarge, DL, PtrVT,
3863         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3864         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3865         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3866         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3867   } else {
3868     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3869     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3870                                                              AArch64II::MO_NC);
3871     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3872     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3873   }
3874 }
3875
3876 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3877                                                  SelectionDAG &DAG) const {
3878   AArch64FunctionInfo *FuncInfo =
3879       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3880
3881   SDLoc DL(Op);
3882   SDValue FR =
3883       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3884   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3885   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3886                       MachinePointerInfo(SV), false, false, 0);
3887 }
3888
3889 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3890                                                 SelectionDAG &DAG) const {
3891   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3892   // Standard, section B.3.
3893   MachineFunction &MF = DAG.getMachineFunction();
3894   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3895   SDLoc DL(Op);
3896
3897   SDValue Chain = Op.getOperand(0);
3898   SDValue VAList = Op.getOperand(1);
3899   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3900   SmallVector<SDValue, 4> MemOps;
3901
3902   // void *__stack at offset 0
3903   SDValue Stack =
3904       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3905   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3906                                 MachinePointerInfo(SV), false, false, 8));
3907
3908   // void *__gr_top at offset 8
3909   int GPRSize = FuncInfo->getVarArgsGPRSize();
3910   if (GPRSize > 0) {
3911     SDValue GRTop, GRTopAddr;
3912
3913     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3914                             DAG.getConstant(8, DL, getPointerTy()));
3915
3916     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3917     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3918                         DAG.getConstant(GPRSize, DL, getPointerTy()));
3919
3920     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3921                                   MachinePointerInfo(SV, 8), false, false, 8));
3922   }
3923
3924   // void *__vr_top at offset 16
3925   int FPRSize = FuncInfo->getVarArgsFPRSize();
3926   if (FPRSize > 0) {
3927     SDValue VRTop, VRTopAddr;
3928     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3929                             DAG.getConstant(16, DL, getPointerTy()));
3930
3931     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3932     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3933                         DAG.getConstant(FPRSize, DL, getPointerTy()));
3934
3935     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3936                                   MachinePointerInfo(SV, 16), false, false, 8));
3937   }
3938
3939   // int __gr_offs at offset 24
3940   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3941                                    DAG.getConstant(24, DL, getPointerTy()));
3942   MemOps.push_back(DAG.getStore(Chain, DL,
3943                                 DAG.getConstant(-GPRSize, DL, MVT::i32),
3944                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3945                                 false, 4));
3946
3947   // int __vr_offs at offset 28
3948   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3949                                    DAG.getConstant(28, DL, getPointerTy()));
3950   MemOps.push_back(DAG.getStore(Chain, DL,
3951                                 DAG.getConstant(-FPRSize, DL, MVT::i32),
3952                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3953                                 false, 4));
3954
3955   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3956 }
3957
3958 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3959                                             SelectionDAG &DAG) const {
3960   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3961                                      : LowerAAPCS_VASTART(Op, DAG);
3962 }
3963
3964 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3965                                            SelectionDAG &DAG) const {
3966   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3967   // pointer.
3968   SDLoc DL(Op);
3969   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3970   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3971   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3972
3973   return DAG.getMemcpy(Op.getOperand(0), DL, Op.getOperand(1),
3974                        Op.getOperand(2),
3975                        DAG.getConstant(VaListSize, DL, MVT::i32),
3976                        8, false, false, false, MachinePointerInfo(DestSV),
3977                        MachinePointerInfo(SrcSV));
3978 }
3979
3980 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3981   assert(Subtarget->isTargetDarwin() &&
3982          "automatic va_arg instruction only works on Darwin");
3983
3984   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3985   EVT VT = Op.getValueType();
3986   SDLoc DL(Op);
3987   SDValue Chain = Op.getOperand(0);
3988   SDValue Addr = Op.getOperand(1);
3989   unsigned Align = Op.getConstantOperandVal(3);
3990
3991   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3992                                MachinePointerInfo(V), false, false, false, 0);
3993   Chain = VAList.getValue(1);
3994
3995   if (Align > 8) {
3996     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3997     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3998                          DAG.getConstant(Align - 1, DL, getPointerTy()));
3999     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
4000                          DAG.getConstant(-(int64_t)Align, DL, getPointerTy()));
4001   }
4002
4003   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4004   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
4005
4006   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4007   // up to 64 bits.  At the very least, we have to increase the striding of the
4008   // vaargs list to match this, and for FP values we need to introduce
4009   // FP_ROUND nodes as well.
4010   if (VT.isInteger() && !VT.isVector())
4011     ArgSize = 8;
4012   bool NeedFPTrunc = false;
4013   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4014     ArgSize = 8;
4015     NeedFPTrunc = true;
4016   }
4017
4018   // Increment the pointer, VAList, to the next vaarg
4019   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4020                                DAG.getConstant(ArgSize, DL, getPointerTy()));
4021   // Store the incremented VAList to the legalized pointer
4022   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4023                                  false, false, 0);
4024
4025   // Load the actual argument out of the pointer VAList
4026   if (NeedFPTrunc) {
4027     // Load the value as an f64.
4028     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4029                                  MachinePointerInfo(), false, false, false, 0);
4030     // Round the value down to an f32.
4031     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4032                                    DAG.getIntPtrConstant(1, DL));
4033     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4034     // Merge the rounded value with the chain output of the load.
4035     return DAG.getMergeValues(Ops, DL);
4036   }
4037
4038   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4039                      false, false, 0);
4040 }
4041
4042 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4043                                               SelectionDAG &DAG) const {
4044   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4045   MFI->setFrameAddressIsTaken(true);
4046
4047   EVT VT = Op.getValueType();
4048   SDLoc DL(Op);
4049   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4050   SDValue FrameAddr =
4051       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4052   while (Depth--)
4053     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4054                             MachinePointerInfo(), false, false, false, 0);
4055   return FrameAddr;
4056 }
4057
4058 // FIXME? Maybe this could be a TableGen attribute on some registers and
4059 // this table could be generated automatically from RegInfo.
4060 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4061                                                   EVT VT) const {
4062   unsigned Reg = StringSwitch<unsigned>(RegName)
4063                        .Case("sp", AArch64::SP)
4064                        .Default(0);
4065   if (Reg)
4066     return Reg;
4067   report_fatal_error("Invalid register name global variable");
4068 }
4069
4070 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4071                                                SelectionDAG &DAG) const {
4072   MachineFunction &MF = DAG.getMachineFunction();
4073   MachineFrameInfo *MFI = MF.getFrameInfo();
4074   MFI->setReturnAddressIsTaken(true);
4075
4076   EVT VT = Op.getValueType();
4077   SDLoc DL(Op);
4078   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4079   if (Depth) {
4080     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4081     SDValue Offset = DAG.getConstant(8, DL, getPointerTy());
4082     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4083                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4084                        MachinePointerInfo(), false, false, false, 0);
4085   }
4086
4087   // Return LR, which contains the return address. Mark it an implicit live-in.
4088   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4089   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4090 }
4091
4092 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4093 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4094 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4095                                                     SelectionDAG &DAG) const {
4096   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4097   EVT VT = Op.getValueType();
4098   unsigned VTBits = VT.getSizeInBits();
4099   SDLoc dl(Op);
4100   SDValue ShOpLo = Op.getOperand(0);
4101   SDValue ShOpHi = Op.getOperand(1);
4102   SDValue ShAmt = Op.getOperand(2);
4103   SDValue ARMcc;
4104   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4105
4106   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4107
4108   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4109                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4110   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4111   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4112                                    DAG.getConstant(VTBits, dl, MVT::i64));
4113   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4114
4115   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4116                                ISD::SETGE, dl, DAG);
4117   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4118
4119   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4120   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4121   SDValue Lo =
4122       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4123
4124   // AArch64 shifts larger than the register width are wrapped rather than
4125   // clamped, so we can't just emit "hi >> x".
4126   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4127   SDValue TrueValHi = Opc == ISD::SRA
4128                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4129                                         DAG.getConstant(VTBits - 1, dl,
4130                                                         MVT::i64))
4131                           : DAG.getConstant(0, dl, VT);
4132   SDValue Hi =
4133       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4134
4135   SDValue Ops[2] = { Lo, Hi };
4136   return DAG.getMergeValues(Ops, dl);
4137 }
4138
4139 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4140 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4141 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4142                                                  SelectionDAG &DAG) const {
4143   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4144   EVT VT = Op.getValueType();
4145   unsigned VTBits = VT.getSizeInBits();
4146   SDLoc dl(Op);
4147   SDValue ShOpLo = Op.getOperand(0);
4148   SDValue ShOpHi = Op.getOperand(1);
4149   SDValue ShAmt = Op.getOperand(2);
4150   SDValue ARMcc;
4151
4152   assert(Op.getOpcode() == ISD::SHL_PARTS);
4153   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4154                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4155   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4156   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4157                                    DAG.getConstant(VTBits, dl, MVT::i64));
4158   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4159   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4160
4161   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4162
4163   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4164                                ISD::SETGE, dl, DAG);
4165   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4166   SDValue Hi =
4167       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4168
4169   // AArch64 shifts of larger than register sizes are wrapped rather than
4170   // clamped, so we can't just emit "lo << a" if a is too big.
4171   SDValue TrueValLo = DAG.getConstant(0, dl, VT);
4172   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4173   SDValue Lo =
4174       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4175
4176   SDValue Ops[2] = { Lo, Hi };
4177   return DAG.getMergeValues(Ops, dl);
4178 }
4179
4180 bool AArch64TargetLowering::isOffsetFoldingLegal(
4181     const GlobalAddressSDNode *GA) const {
4182   // The AArch64 target doesn't support folding offsets into global addresses.
4183   return false;
4184 }
4185
4186 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4187   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4188   // FIXME: We should be able to handle f128 as well with a clever lowering.
4189   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4190     return true;
4191
4192   if (VT == MVT::f64)
4193     return AArch64_AM::getFP64Imm(Imm) != -1;
4194   else if (VT == MVT::f32)
4195     return AArch64_AM::getFP32Imm(Imm) != -1;
4196   return false;
4197 }
4198
4199 //===----------------------------------------------------------------------===//
4200 //                          AArch64 Optimization Hooks
4201 //===----------------------------------------------------------------------===//
4202
4203 //===----------------------------------------------------------------------===//
4204 //                          AArch64 Inline Assembly Support
4205 //===----------------------------------------------------------------------===//
4206
4207 // Table of Constraints
4208 // TODO: This is the current set of constraints supported by ARM for the
4209 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4210 //
4211 // r - A general register
4212 // w - An FP/SIMD register of some size in the range v0-v31
4213 // x - An FP/SIMD register of some size in the range v0-v15
4214 // I - Constant that can be used with an ADD instruction
4215 // J - Constant that can be used with a SUB instruction
4216 // K - Constant that can be used with a 32-bit logical instruction
4217 // L - Constant that can be used with a 64-bit logical instruction
4218 // M - Constant that can be used as a 32-bit MOV immediate
4219 // N - Constant that can be used as a 64-bit MOV immediate
4220 // Q - A memory reference with base register and no offset
4221 // S - A symbolic address
4222 // Y - Floating point constant zero
4223 // Z - Integer constant zero
4224 //
4225 //   Note that general register operands will be output using their 64-bit x
4226 // register name, whatever the size of the variable, unless the asm operand
4227 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4228 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4229 // %q modifier.
4230
4231 /// getConstraintType - Given a constraint letter, return the type of
4232 /// constraint it is for this target.
4233 AArch64TargetLowering::ConstraintType
4234 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4235   if (Constraint.size() == 1) {
4236     switch (Constraint[0]) {
4237     default:
4238       break;
4239     case 'z':
4240       return C_Other;
4241     case 'x':
4242     case 'w':
4243       return C_RegisterClass;
4244     // An address with a single base register. Due to the way we
4245     // currently handle addresses it is the same as 'r'.
4246     case 'Q':
4247       return C_Memory;
4248     }
4249   }
4250   return TargetLowering::getConstraintType(Constraint);
4251 }
4252
4253 /// Examine constraint type and operand type and determine a weight value.
4254 /// This object must already have been set up with the operand type
4255 /// and the current alternative constraint selected.
4256 TargetLowering::ConstraintWeight
4257 AArch64TargetLowering::getSingleConstraintMatchWeight(
4258     AsmOperandInfo &info, const char *constraint) const {
4259   ConstraintWeight weight = CW_Invalid;
4260   Value *CallOperandVal = info.CallOperandVal;
4261   // If we don't have a value, we can't do a match,
4262   // but allow it at the lowest weight.
4263   if (!CallOperandVal)
4264     return CW_Default;
4265   Type *type = CallOperandVal->getType();
4266   // Look at the constraint type.
4267   switch (*constraint) {
4268   default:
4269     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4270     break;
4271   case 'x':
4272   case 'w':
4273     if (type->isFloatingPointTy() || type->isVectorTy())
4274       weight = CW_Register;
4275     break;
4276   case 'z':
4277     weight = CW_Constant;
4278     break;
4279   }
4280   return weight;
4281 }
4282
4283 std::pair<unsigned, const TargetRegisterClass *>
4284 AArch64TargetLowering::getRegForInlineAsmConstraint(
4285     const TargetRegisterInfo *TRI, const std::string &Constraint,
4286     MVT VT) const {
4287   if (Constraint.size() == 1) {
4288     switch (Constraint[0]) {
4289     case 'r':
4290       if (VT.getSizeInBits() == 64)
4291         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4292       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4293     case 'w':
4294       if (VT == MVT::f32)
4295         return std::make_pair(0U, &AArch64::FPR32RegClass);
4296       if (VT.getSizeInBits() == 64)
4297         return std::make_pair(0U, &AArch64::FPR64RegClass);
4298       if (VT.getSizeInBits() == 128)
4299         return std::make_pair(0U, &AArch64::FPR128RegClass);
4300       break;
4301     // The instructions that this constraint is designed for can
4302     // only take 128-bit registers so just use that regclass.
4303     case 'x':
4304       if (VT.getSizeInBits() == 128)
4305         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4306       break;
4307     }
4308   }
4309   if (StringRef("{cc}").equals_lower(Constraint))
4310     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4311
4312   // Use the default implementation in TargetLowering to convert the register
4313   // constraint into a member of a register class.
4314   std::pair<unsigned, const TargetRegisterClass *> Res;
4315   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
4316
4317   // Not found as a standard register?
4318   if (!Res.second) {
4319     unsigned Size = Constraint.size();
4320     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4321         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4322       const std::string Reg =
4323           std::string(&Constraint[2], &Constraint[Size - 1]);
4324       int RegNo = atoi(Reg.c_str());
4325       if (RegNo >= 0 && RegNo <= 31) {
4326         // v0 - v31 are aliases of q0 - q31.
4327         // By default we'll emit v0-v31 for this unless there's a modifier where
4328         // we'll emit the correct register as well.
4329         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4330         Res.second = &AArch64::FPR128RegClass;
4331       }
4332     }
4333   }
4334
4335   return Res;
4336 }
4337
4338 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4339 /// vector.  If it is invalid, don't add anything to Ops.
4340 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4341     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4342     SelectionDAG &DAG) const {
4343   SDValue Result;
4344
4345   // Currently only support length 1 constraints.
4346   if (Constraint.length() != 1)
4347     return;
4348
4349   char ConstraintLetter = Constraint[0];
4350   switch (ConstraintLetter) {
4351   default:
4352     break;
4353
4354   // This set of constraints deal with valid constants for various instructions.
4355   // Validate and return a target constant for them if we can.
4356   case 'z': {
4357     // 'z' maps to xzr or wzr so it needs an input of 0.
4358     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4359     if (!C || C->getZExtValue() != 0)
4360       return;
4361
4362     if (Op.getValueType() == MVT::i64)
4363       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4364     else
4365       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4366     break;
4367   }
4368
4369   case 'I':
4370   case 'J':
4371   case 'K':
4372   case 'L':
4373   case 'M':
4374   case 'N':
4375     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4376     if (!C)
4377       return;
4378
4379     // Grab the value and do some validation.
4380     uint64_t CVal = C->getZExtValue();
4381     switch (ConstraintLetter) {
4382     // The I constraint applies only to simple ADD or SUB immediate operands:
4383     // i.e. 0 to 4095 with optional shift by 12
4384     // The J constraint applies only to ADD or SUB immediates that would be
4385     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4386     // instruction [or vice versa], in other words -1 to -4095 with optional
4387     // left shift by 12.
4388     case 'I':
4389       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4390         break;
4391       return;
4392     case 'J': {
4393       uint64_t NVal = -C->getSExtValue();
4394       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4395         CVal = C->getSExtValue();
4396         break;
4397       }
4398       return;
4399     }
4400     // The K and L constraints apply *only* to logical immediates, including
4401     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4402     // been removed and MOV should be used). So these constraints have to
4403     // distinguish between bit patterns that are valid 32-bit or 64-bit
4404     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4405     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4406     // versa.
4407     case 'K':
4408       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4409         break;
4410       return;
4411     case 'L':
4412       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4413         break;
4414       return;
4415     // The M and N constraints are a superset of K and L respectively, for use
4416     // with the MOV (immediate) alias. As well as the logical immediates they
4417     // also match 32 or 64-bit immediates that can be loaded either using a
4418     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4419     // (M) or 64-bit 0x1234000000000000 (N) etc.
4420     // As a note some of this code is liberally stolen from the asm parser.
4421     case 'M': {
4422       if (!isUInt<32>(CVal))
4423         return;
4424       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4425         break;
4426       if ((CVal & 0xFFFF) == CVal)
4427         break;
4428       if ((CVal & 0xFFFF0000ULL) == CVal)
4429         break;
4430       uint64_t NCVal = ~(uint32_t)CVal;
4431       if ((NCVal & 0xFFFFULL) == NCVal)
4432         break;
4433       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4434         break;
4435       return;
4436     }
4437     case 'N': {
4438       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4439         break;
4440       if ((CVal & 0xFFFFULL) == CVal)
4441         break;
4442       if ((CVal & 0xFFFF0000ULL) == CVal)
4443         break;
4444       if ((CVal & 0xFFFF00000000ULL) == CVal)
4445         break;
4446       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4447         break;
4448       uint64_t NCVal = ~CVal;
4449       if ((NCVal & 0xFFFFULL) == NCVal)
4450         break;
4451       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4452         break;
4453       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4454         break;
4455       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4456         break;
4457       return;
4458     }
4459     default:
4460       return;
4461     }
4462
4463     // All assembler immediates are 64-bit integers.
4464     Result = DAG.getTargetConstant(CVal, SDLoc(Op), MVT::i64);
4465     break;
4466   }
4467
4468   if (Result.getNode()) {
4469     Ops.push_back(Result);
4470     return;
4471   }
4472
4473   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4474 }
4475
4476 //===----------------------------------------------------------------------===//
4477 //                     AArch64 Advanced SIMD Support
4478 //===----------------------------------------------------------------------===//
4479
4480 /// WidenVector - Given a value in the V64 register class, produce the
4481 /// equivalent value in the V128 register class.
4482 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4483   EVT VT = V64Reg.getValueType();
4484   unsigned NarrowSize = VT.getVectorNumElements();
4485   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4486   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4487   SDLoc DL(V64Reg);
4488
4489   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4490                      V64Reg, DAG.getConstant(0, DL, MVT::i32));
4491 }
4492
4493 /// getExtFactor - Determine the adjustment factor for the position when
4494 /// generating an "extract from vector registers" instruction.
4495 static unsigned getExtFactor(SDValue &V) {
4496   EVT EltType = V.getValueType().getVectorElementType();
4497   return EltType.getSizeInBits() / 8;
4498 }
4499
4500 /// NarrowVector - Given a value in the V128 register class, produce the
4501 /// equivalent value in the V64 register class.
4502 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4503   EVT VT = V128Reg.getValueType();
4504   unsigned WideSize = VT.getVectorNumElements();
4505   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4506   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4507   SDLoc DL(V128Reg);
4508
4509   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4510 }
4511
4512 // Gather data to see if the operation can be modelled as a
4513 // shuffle in combination with VEXTs.
4514 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4515                                                   SelectionDAG &DAG) const {
4516   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4517   SDLoc dl(Op);
4518   EVT VT = Op.getValueType();
4519   unsigned NumElts = VT.getVectorNumElements();
4520
4521   struct ShuffleSourceInfo {
4522     SDValue Vec;
4523     unsigned MinElt;
4524     unsigned MaxElt;
4525
4526     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4527     // be compatible with the shuffle we intend to construct. As a result
4528     // ShuffleVec will be some sliding window into the original Vec.
4529     SDValue ShuffleVec;
4530
4531     // Code should guarantee that element i in Vec starts at element "WindowBase
4532     // + i * WindowScale in ShuffleVec".
4533     int WindowBase;
4534     int WindowScale;
4535
4536     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4537     ShuffleSourceInfo(SDValue Vec)
4538         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4539           WindowScale(1) {}
4540   };
4541
4542   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4543   // node.
4544   SmallVector<ShuffleSourceInfo, 2> Sources;
4545   for (unsigned i = 0; i < NumElts; ++i) {
4546     SDValue V = Op.getOperand(i);
4547     if (V.getOpcode() == ISD::UNDEF)
4548       continue;
4549     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4550       // A shuffle can only come from building a vector from various
4551       // elements of other vectors.
4552       return SDValue();
4553     }
4554
4555     // Add this element source to the list if it's not already there.
4556     SDValue SourceVec = V.getOperand(0);
4557     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4558     if (Source == Sources.end())
4559       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4560
4561     // Update the minimum and maximum lane number seen.
4562     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4563     Source->MinElt = std::min(Source->MinElt, EltNo);
4564     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4565   }
4566
4567   // Currently only do something sane when at most two source vectors
4568   // are involved.
4569   if (Sources.size() > 2)
4570     return SDValue();
4571
4572   // Find out the smallest element size among result and two sources, and use
4573   // it as element size to build the shuffle_vector.
4574   EVT SmallestEltTy = VT.getVectorElementType();
4575   for (auto &Source : Sources) {
4576     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4577     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4578       SmallestEltTy = SrcEltTy;
4579     }
4580   }
4581   unsigned ResMultiplier =
4582       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4583   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4584   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4585
4586   // If the source vector is too wide or too narrow, we may nevertheless be able
4587   // to construct a compatible shuffle either by concatenating it with UNDEF or
4588   // extracting a suitable range of elements.
4589   for (auto &Src : Sources) {
4590     EVT SrcVT = Src.ShuffleVec.getValueType();
4591
4592     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4593       continue;
4594
4595     // This stage of the search produces a source with the same element type as
4596     // the original, but with a total width matching the BUILD_VECTOR output.
4597     EVT EltVT = SrcVT.getVectorElementType();
4598     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4599     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4600
4601     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4602       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4603       // We can pad out the smaller vector for free, so if it's part of a
4604       // shuffle...
4605       Src.ShuffleVec =
4606           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4607                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4608       continue;
4609     }
4610
4611     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4612
4613     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4614       // Span too large for a VEXT to cope
4615       return SDValue();
4616     }
4617
4618     if (Src.MinElt >= NumSrcElts) {
4619       // The extraction can just take the second half
4620       Src.ShuffleVec =
4621           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4622                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4623       Src.WindowBase = -NumSrcElts;
4624     } else if (Src.MaxElt < NumSrcElts) {
4625       // The extraction can just take the first half
4626       Src.ShuffleVec =
4627           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4628                       DAG.getConstant(0, dl, MVT::i64));
4629     } else {
4630       // An actual VEXT is needed
4631       SDValue VEXTSrc1 =
4632           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4633                       DAG.getConstant(0, dl, MVT::i64));
4634       SDValue VEXTSrc2 =
4635           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4636                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4637       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4638
4639       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4640                                    VEXTSrc2,
4641                                    DAG.getConstant(Imm, dl, MVT::i32));
4642       Src.WindowBase = -Src.MinElt;
4643     }
4644   }
4645
4646   // Another possible incompatibility occurs from the vector element types. We
4647   // can fix this by bitcasting the source vectors to the same type we intend
4648   // for the shuffle.
4649   for (auto &Src : Sources) {
4650     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4651     if (SrcEltTy == SmallestEltTy)
4652       continue;
4653     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4654     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4655     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4656     Src.WindowBase *= Src.WindowScale;
4657   }
4658
4659   // Final sanity check before we try to actually produce a shuffle.
4660   DEBUG(
4661     for (auto Src : Sources)
4662       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4663   );
4664
4665   // The stars all align, our next step is to produce the mask for the shuffle.
4666   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4667   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4668   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4669     SDValue Entry = Op.getOperand(i);
4670     if (Entry.getOpcode() == ISD::UNDEF)
4671       continue;
4672
4673     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4674     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4675
4676     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4677     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4678     // segment.
4679     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4680     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4681                                VT.getVectorElementType().getSizeInBits());
4682     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4683
4684     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4685     // starting at the appropriate offset.
4686     int *LaneMask = &Mask[i * ResMultiplier];
4687
4688     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4689     ExtractBase += NumElts * (Src - Sources.begin());
4690     for (int j = 0; j < LanesDefined; ++j)
4691       LaneMask[j] = ExtractBase + j;
4692   }
4693
4694   // Final check before we try to produce nonsense...
4695   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4696     return SDValue();
4697
4698   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4699   for (unsigned i = 0; i < Sources.size(); ++i)
4700     ShuffleOps[i] = Sources[i].ShuffleVec;
4701
4702   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4703                                          ShuffleOps[1], &Mask[0]);
4704   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4705 }
4706
4707 // check if an EXT instruction can handle the shuffle mask when the
4708 // vector sources of the shuffle are the same.
4709 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4710   unsigned NumElts = VT.getVectorNumElements();
4711
4712   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4713   if (M[0] < 0)
4714     return false;
4715
4716   Imm = M[0];
4717
4718   // If this is a VEXT shuffle, the immediate value is the index of the first
4719   // element.  The other shuffle indices must be the successive elements after
4720   // the first one.
4721   unsigned ExpectedElt = Imm;
4722   for (unsigned i = 1; i < NumElts; ++i) {
4723     // Increment the expected index.  If it wraps around, just follow it
4724     // back to index zero and keep going.
4725     ++ExpectedElt;
4726     if (ExpectedElt == NumElts)
4727       ExpectedElt = 0;
4728
4729     if (M[i] < 0)
4730       continue; // ignore UNDEF indices
4731     if (ExpectedElt != static_cast<unsigned>(M[i]))
4732       return false;
4733   }
4734
4735   return true;
4736 }
4737
4738 // check if an EXT instruction can handle the shuffle mask when the
4739 // vector sources of the shuffle are different.
4740 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4741                       unsigned &Imm) {
4742   // Look for the first non-undef element.
4743   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4744       [](int Elt) {return Elt >= 0;});
4745
4746   // Benefit form APInt to handle overflow when calculating expected element.
4747   unsigned NumElts = VT.getVectorNumElements();
4748   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4749   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4750   // The following shuffle indices must be the successive elements after the
4751   // first real element.
4752   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4753       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4754   if (FirstWrongElt != M.end())
4755     return false;
4756
4757   // The index of an EXT is the first element if it is not UNDEF.
4758   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4759   // value of the first element.  E.g.
4760   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4761   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4762   // ExpectedElt is the last mask index plus 1.
4763   Imm = ExpectedElt.getZExtValue();
4764
4765   // There are two difference cases requiring to reverse input vectors.
4766   // For example, for vector <4 x i32> we have the following cases,
4767   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4768   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4769   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4770   // to reverse two input vectors.
4771   if (Imm < NumElts)
4772     ReverseEXT = true;
4773   else
4774     Imm -= NumElts;
4775
4776   return true;
4777 }
4778
4779 /// isREVMask - Check if a vector shuffle corresponds to a REV
4780 /// instruction with the specified blocksize.  (The order of the elements
4781 /// within each block of the vector is reversed.)
4782 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4783   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4784          "Only possible block sizes for REV are: 16, 32, 64");
4785
4786   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4787   if (EltSz == 64)
4788     return false;
4789
4790   unsigned NumElts = VT.getVectorNumElements();
4791   unsigned BlockElts = M[0] + 1;
4792   // If the first shuffle index is UNDEF, be optimistic.
4793   if (M[0] < 0)
4794     BlockElts = BlockSize / EltSz;
4795
4796   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4797     return false;
4798
4799   for (unsigned i = 0; i < NumElts; ++i) {
4800     if (M[i] < 0)
4801       continue; // ignore UNDEF indices
4802     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4803       return false;
4804   }
4805
4806   return true;
4807 }
4808
4809 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4810   unsigned NumElts = VT.getVectorNumElements();
4811   WhichResult = (M[0] == 0 ? 0 : 1);
4812   unsigned Idx = WhichResult * NumElts / 2;
4813   for (unsigned i = 0; i != NumElts; i += 2) {
4814     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4815         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4816       return false;
4817     Idx += 1;
4818   }
4819
4820   return true;
4821 }
4822
4823 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4824   unsigned NumElts = VT.getVectorNumElements();
4825   WhichResult = (M[0] == 0 ? 0 : 1);
4826   for (unsigned i = 0; i != NumElts; ++i) {
4827     if (M[i] < 0)
4828       continue; // ignore UNDEF indices
4829     if ((unsigned)M[i] != 2 * i + WhichResult)
4830       return false;
4831   }
4832
4833   return true;
4834 }
4835
4836 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4837   unsigned NumElts = VT.getVectorNumElements();
4838   WhichResult = (M[0] == 0 ? 0 : 1);
4839   for (unsigned i = 0; i < NumElts; i += 2) {
4840     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4841         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4842       return false;
4843   }
4844   return true;
4845 }
4846
4847 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4848 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4849 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4850 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4851   unsigned NumElts = VT.getVectorNumElements();
4852   WhichResult = (M[0] == 0 ? 0 : 1);
4853   unsigned Idx = WhichResult * NumElts / 2;
4854   for (unsigned i = 0; i != NumElts; i += 2) {
4855     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4856         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4857       return false;
4858     Idx += 1;
4859   }
4860
4861   return true;
4862 }
4863
4864 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4865 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4866 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4867 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4868   unsigned Half = VT.getVectorNumElements() / 2;
4869   WhichResult = (M[0] == 0 ? 0 : 1);
4870   for (unsigned j = 0; j != 2; ++j) {
4871     unsigned Idx = WhichResult;
4872     for (unsigned i = 0; i != Half; ++i) {
4873       int MIdx = M[i + j * Half];
4874       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4875         return false;
4876       Idx += 2;
4877     }
4878   }
4879
4880   return true;
4881 }
4882
4883 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4884 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4885 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4886 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4887   unsigned NumElts = VT.getVectorNumElements();
4888   WhichResult = (M[0] == 0 ? 0 : 1);
4889   for (unsigned i = 0; i < NumElts; i += 2) {
4890     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4891         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4892       return false;
4893   }
4894   return true;
4895 }
4896
4897 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4898                       bool &DstIsLeft, int &Anomaly) {
4899   if (M.size() != static_cast<size_t>(NumInputElements))
4900     return false;
4901
4902   int NumLHSMatch = 0, NumRHSMatch = 0;
4903   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4904
4905   for (int i = 0; i < NumInputElements; ++i) {
4906     if (M[i] == -1) {
4907       ++NumLHSMatch;
4908       ++NumRHSMatch;
4909       continue;
4910     }
4911
4912     if (M[i] == i)
4913       ++NumLHSMatch;
4914     else
4915       LastLHSMismatch = i;
4916
4917     if (M[i] == i + NumInputElements)
4918       ++NumRHSMatch;
4919     else
4920       LastRHSMismatch = i;
4921   }
4922
4923   if (NumLHSMatch == NumInputElements - 1) {
4924     DstIsLeft = true;
4925     Anomaly = LastLHSMismatch;
4926     return true;
4927   } else if (NumRHSMatch == NumInputElements - 1) {
4928     DstIsLeft = false;
4929     Anomaly = LastRHSMismatch;
4930     return true;
4931   }
4932
4933   return false;
4934 }
4935
4936 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4937   if (VT.getSizeInBits() != 128)
4938     return false;
4939
4940   unsigned NumElts = VT.getVectorNumElements();
4941
4942   for (int I = 0, E = NumElts / 2; I != E; I++) {
4943     if (Mask[I] != I)
4944       return false;
4945   }
4946
4947   int Offset = NumElts / 2;
4948   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4949     if (Mask[I] != I + SplitLHS * Offset)
4950       return false;
4951   }
4952
4953   return true;
4954 }
4955
4956 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4957   SDLoc DL(Op);
4958   EVT VT = Op.getValueType();
4959   SDValue V0 = Op.getOperand(0);
4960   SDValue V1 = Op.getOperand(1);
4961   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4962
4963   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4964       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4965     return SDValue();
4966
4967   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4968
4969   if (!isConcatMask(Mask, VT, SplitV0))
4970     return SDValue();
4971
4972   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4973                                 VT.getVectorNumElements() / 2);
4974   if (SplitV0) {
4975     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4976                      DAG.getConstant(0, DL, MVT::i64));
4977   }
4978   if (V1.getValueType().getSizeInBits() == 128) {
4979     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4980                      DAG.getConstant(0, DL, MVT::i64));
4981   }
4982   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4983 }
4984
4985 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4986 /// the specified operations to build the shuffle.
4987 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4988                                       SDValue RHS, SelectionDAG &DAG,
4989                                       SDLoc dl) {
4990   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4991   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4992   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4993
4994   enum {
4995     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4996     OP_VREV,
4997     OP_VDUP0,
4998     OP_VDUP1,
4999     OP_VDUP2,
5000     OP_VDUP3,
5001     OP_VEXT1,
5002     OP_VEXT2,
5003     OP_VEXT3,
5004     OP_VUZPL, // VUZP, left result
5005     OP_VUZPR, // VUZP, right result
5006     OP_VZIPL, // VZIP, left result
5007     OP_VZIPR, // VZIP, right result
5008     OP_VTRNL, // VTRN, left result
5009     OP_VTRNR  // VTRN, right result
5010   };
5011
5012   if (OpNum == OP_COPY) {
5013     if (LHSID == (1 * 9 + 2) * 9 + 3)
5014       return LHS;
5015     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5016     return RHS;
5017   }
5018
5019   SDValue OpLHS, OpRHS;
5020   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5021   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5022   EVT VT = OpLHS.getValueType();
5023
5024   switch (OpNum) {
5025   default:
5026     llvm_unreachable("Unknown shuffle opcode!");
5027   case OP_VREV:
5028     // VREV divides the vector in half and swaps within the half.
5029     if (VT.getVectorElementType() == MVT::i32 ||
5030         VT.getVectorElementType() == MVT::f32)
5031       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5032     // vrev <4 x i16> -> REV32
5033     if (VT.getVectorElementType() == MVT::i16 ||
5034         VT.getVectorElementType() == MVT::f16)
5035       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5036     // vrev <4 x i8> -> REV16
5037     assert(VT.getVectorElementType() == MVT::i8);
5038     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5039   case OP_VDUP0:
5040   case OP_VDUP1:
5041   case OP_VDUP2:
5042   case OP_VDUP3: {
5043     EVT EltTy = VT.getVectorElementType();
5044     unsigned Opcode;
5045     if (EltTy == MVT::i8)
5046       Opcode = AArch64ISD::DUPLANE8;
5047     else if (EltTy == MVT::i16 || EltTy == MVT::f16)
5048       Opcode = AArch64ISD::DUPLANE16;
5049     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5050       Opcode = AArch64ISD::DUPLANE32;
5051     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5052       Opcode = AArch64ISD::DUPLANE64;
5053     else
5054       llvm_unreachable("Invalid vector element type?");
5055
5056     if (VT.getSizeInBits() == 64)
5057       OpLHS = WidenVector(OpLHS, DAG);
5058     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, dl, MVT::i64);
5059     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5060   }
5061   case OP_VEXT1:
5062   case OP_VEXT2:
5063   case OP_VEXT3: {
5064     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5065     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5066                        DAG.getConstant(Imm, dl, MVT::i32));
5067   }
5068   case OP_VUZPL:
5069     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5070                        OpRHS);
5071   case OP_VUZPR:
5072     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5073                        OpRHS);
5074   case OP_VZIPL:
5075     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5076                        OpRHS);
5077   case OP_VZIPR:
5078     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5079                        OpRHS);
5080   case OP_VTRNL:
5081     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5082                        OpRHS);
5083   case OP_VTRNR:
5084     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5085                        OpRHS);
5086   }
5087 }
5088
5089 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5090                            SelectionDAG &DAG) {
5091   // Check to see if we can use the TBL instruction.
5092   SDValue V1 = Op.getOperand(0);
5093   SDValue V2 = Op.getOperand(1);
5094   SDLoc DL(Op);
5095
5096   EVT EltVT = Op.getValueType().getVectorElementType();
5097   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5098
5099   SmallVector<SDValue, 8> TBLMask;
5100   for (int Val : ShuffleMask) {
5101     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5102       unsigned Offset = Byte + Val * BytesPerElt;
5103       TBLMask.push_back(DAG.getConstant(Offset, DL, MVT::i32));
5104     }
5105   }
5106
5107   MVT IndexVT = MVT::v8i8;
5108   unsigned IndexLen = 8;
5109   if (Op.getValueType().getSizeInBits() == 128) {
5110     IndexVT = MVT::v16i8;
5111     IndexLen = 16;
5112   }
5113
5114   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5115   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5116
5117   SDValue Shuffle;
5118   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5119     if (IndexLen == 8)
5120       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5121     Shuffle = DAG.getNode(
5122         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5123         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5124         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5125                     makeArrayRef(TBLMask.data(), IndexLen)));
5126   } else {
5127     if (IndexLen == 8) {
5128       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5129       Shuffle = DAG.getNode(
5130           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5131           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5132           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5133                       makeArrayRef(TBLMask.data(), IndexLen)));
5134     } else {
5135       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5136       // cannot currently represent the register constraints on the input
5137       // table registers.
5138       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5139       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5140       //                               &TBLMask[0], IndexLen));
5141       Shuffle = DAG.getNode(
5142           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5143           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, DL, MVT::i32),
5144           V1Cst, V2Cst,
5145           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5146                       makeArrayRef(TBLMask.data(), IndexLen)));
5147     }
5148   }
5149   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5150 }
5151
5152 static unsigned getDUPLANEOp(EVT EltType) {
5153   if (EltType == MVT::i8)
5154     return AArch64ISD::DUPLANE8;
5155   if (EltType == MVT::i16 || EltType == MVT::f16)
5156     return AArch64ISD::DUPLANE16;
5157   if (EltType == MVT::i32 || EltType == MVT::f32)
5158     return AArch64ISD::DUPLANE32;
5159   if (EltType == MVT::i64 || EltType == MVT::f64)
5160     return AArch64ISD::DUPLANE64;
5161
5162   llvm_unreachable("Invalid vector element type?");
5163 }
5164
5165 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5166                                                    SelectionDAG &DAG) const {
5167   SDLoc dl(Op);
5168   EVT VT = Op.getValueType();
5169
5170   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5171
5172   // Convert shuffles that are directly supported on NEON to target-specific
5173   // DAG nodes, instead of keeping them as shuffles and matching them again
5174   // during code selection.  This is more efficient and avoids the possibility
5175   // of inconsistencies between legalization and selection.
5176   ArrayRef<int> ShuffleMask = SVN->getMask();
5177
5178   SDValue V1 = Op.getOperand(0);
5179   SDValue V2 = Op.getOperand(1);
5180
5181   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5182                                        V1.getValueType().getSimpleVT())) {
5183     int Lane = SVN->getSplatIndex();
5184     // If this is undef splat, generate it via "just" vdup, if possible.
5185     if (Lane == -1)
5186       Lane = 0;
5187
5188     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5189       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5190                          V1.getOperand(0));
5191     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5192     // constant. If so, we can just reference the lane's definition directly.
5193     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5194         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5195       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5196
5197     // Otherwise, duplicate from the lane of the input vector.
5198     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5199
5200     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5201     // to make a vector of the same size as this SHUFFLE. We can ignore the
5202     // extract entirely, and canonicalise the concat using WidenVector.
5203     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5204       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5205       V1 = V1.getOperand(0);
5206     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5207       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5208       Lane -= Idx * VT.getVectorNumElements() / 2;
5209       V1 = WidenVector(V1.getOperand(Idx), DAG);
5210     } else if (VT.getSizeInBits() == 64)
5211       V1 = WidenVector(V1, DAG);
5212
5213     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, dl, MVT::i64));
5214   }
5215
5216   if (isREVMask(ShuffleMask, VT, 64))
5217     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5218   if (isREVMask(ShuffleMask, VT, 32))
5219     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5220   if (isREVMask(ShuffleMask, VT, 16))
5221     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5222
5223   bool ReverseEXT = false;
5224   unsigned Imm;
5225   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5226     if (ReverseEXT)
5227       std::swap(V1, V2);
5228     Imm *= getExtFactor(V1);
5229     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5230                        DAG.getConstant(Imm, dl, MVT::i32));
5231   } else if (V2->getOpcode() == ISD::UNDEF &&
5232              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5233     Imm *= getExtFactor(V1);
5234     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5235                        DAG.getConstant(Imm, dl, MVT::i32));
5236   }
5237
5238   unsigned WhichResult;
5239   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5240     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5241     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5242   }
5243   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5244     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5245     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5246   }
5247   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5248     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5249     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5250   }
5251
5252   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5253     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5254     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5255   }
5256   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5257     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5258     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5259   }
5260   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5261     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5262     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5263   }
5264
5265   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5266   if (Concat.getNode())
5267     return Concat;
5268
5269   bool DstIsLeft;
5270   int Anomaly;
5271   int NumInputElements = V1.getValueType().getVectorNumElements();
5272   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5273     SDValue DstVec = DstIsLeft ? V1 : V2;
5274     SDValue DstLaneV = DAG.getConstant(Anomaly, dl, MVT::i64);
5275
5276     SDValue SrcVec = V1;
5277     int SrcLane = ShuffleMask[Anomaly];
5278     if (SrcLane >= NumInputElements) {
5279       SrcVec = V2;
5280       SrcLane -= VT.getVectorNumElements();
5281     }
5282     SDValue SrcLaneV = DAG.getConstant(SrcLane, dl, MVT::i64);
5283
5284     EVT ScalarVT = VT.getVectorElementType();
5285
5286     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5287       ScalarVT = MVT::i32;
5288
5289     return DAG.getNode(
5290         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5291         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5292         DstLaneV);
5293   }
5294
5295   // If the shuffle is not directly supported and it has 4 elements, use
5296   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5297   unsigned NumElts = VT.getVectorNumElements();
5298   if (NumElts == 4) {
5299     unsigned PFIndexes[4];
5300     for (unsigned i = 0; i != 4; ++i) {
5301       if (ShuffleMask[i] < 0)
5302         PFIndexes[i] = 8;
5303       else
5304         PFIndexes[i] = ShuffleMask[i];
5305     }
5306
5307     // Compute the index in the perfect shuffle table.
5308     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5309                             PFIndexes[2] * 9 + PFIndexes[3];
5310     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5311     unsigned Cost = (PFEntry >> 30);
5312
5313     if (Cost <= 4)
5314       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5315   }
5316
5317   return GenerateTBL(Op, ShuffleMask, DAG);
5318 }
5319
5320 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5321                                APInt &UndefBits) {
5322   EVT VT = BVN->getValueType(0);
5323   APInt SplatBits, SplatUndef;
5324   unsigned SplatBitSize;
5325   bool HasAnyUndefs;
5326   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5327     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5328
5329     for (unsigned i = 0; i < NumSplats; ++i) {
5330       CnstBits <<= SplatBitSize;
5331       UndefBits <<= SplatBitSize;
5332       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5333       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5334     }
5335
5336     return true;
5337   }
5338
5339   return false;
5340 }
5341
5342 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5343                                               SelectionDAG &DAG) const {
5344   BuildVectorSDNode *BVN =
5345       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5346   SDValue LHS = Op.getOperand(0);
5347   SDLoc dl(Op);
5348   EVT VT = Op.getValueType();
5349
5350   if (!BVN)
5351     return Op;
5352
5353   APInt CnstBits(VT.getSizeInBits(), 0);
5354   APInt UndefBits(VT.getSizeInBits(), 0);
5355   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5356     // We only have BIC vector immediate instruction, which is and-not.
5357     CnstBits = ~CnstBits;
5358
5359     // We make use of a little bit of goto ickiness in order to avoid having to
5360     // duplicate the immediate matching logic for the undef toggled case.
5361     bool SecondTry = false;
5362   AttemptModImm:
5363
5364     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5365       CnstBits = CnstBits.zextOrTrunc(64);
5366       uint64_t CnstVal = CnstBits.getZExtValue();
5367
5368       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5369         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5370         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5371         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5372                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5373                                   DAG.getConstant(0, dl, MVT::i32));
5374         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5375       }
5376
5377       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5378         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5379         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5380         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5381                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5382                                   DAG.getConstant(8, dl, MVT::i32));
5383         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5384       }
5385
5386       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5387         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5388         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5389         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5390                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5391                                   DAG.getConstant(16, dl, MVT::i32));
5392         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5393       }
5394
5395       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5396         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5397         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5398         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5399                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5400                                   DAG.getConstant(24, dl, MVT::i32));
5401         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5402       }
5403
5404       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5405         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5406         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5407         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5408                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5409                                   DAG.getConstant(0, dl, MVT::i32));
5410         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5411       }
5412
5413       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5414         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5415         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5416         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5417                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5418                                   DAG.getConstant(8, dl, MVT::i32));
5419         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5420       }
5421     }
5422
5423     if (SecondTry)
5424       goto FailedModImm;
5425     SecondTry = true;
5426     CnstBits = ~UndefBits;
5427     goto AttemptModImm;
5428   }
5429
5430 // We can always fall back to a non-immediate AND.
5431 FailedModImm:
5432   return Op;
5433 }
5434
5435 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5436 // consists of only the same constant int value, returned in reference arg
5437 // ConstVal
5438 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5439                                      uint64_t &ConstVal) {
5440   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5441   if (!Bvec)
5442     return false;
5443   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5444   if (!FirstElt)
5445     return false;
5446   EVT VT = Bvec->getValueType(0);
5447   unsigned NumElts = VT.getVectorNumElements();
5448   for (unsigned i = 1; i < NumElts; ++i)
5449     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5450       return false;
5451   ConstVal = FirstElt->getZExtValue();
5452   return true;
5453 }
5454
5455 static unsigned getIntrinsicID(const SDNode *N) {
5456   unsigned Opcode = N->getOpcode();
5457   switch (Opcode) {
5458   default:
5459     return Intrinsic::not_intrinsic;
5460   case ISD::INTRINSIC_WO_CHAIN: {
5461     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5462     if (IID < Intrinsic::num_intrinsics)
5463       return IID;
5464     return Intrinsic::not_intrinsic;
5465   }
5466   }
5467 }
5468
5469 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5470 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5471 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5472 // Also, logical shift right -> sri, with the same structure.
5473 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5474   EVT VT = N->getValueType(0);
5475
5476   if (!VT.isVector())
5477     return SDValue();
5478
5479   SDLoc DL(N);
5480
5481   // Is the first op an AND?
5482   const SDValue And = N->getOperand(0);
5483   if (And.getOpcode() != ISD::AND)
5484     return SDValue();
5485
5486   // Is the second op an shl or lshr?
5487   SDValue Shift = N->getOperand(1);
5488   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5489   // or AArch64ISD::VLSHR vector, #shift
5490   unsigned ShiftOpc = Shift.getOpcode();
5491   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5492     return SDValue();
5493   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5494
5495   // Is the shift amount constant?
5496   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5497   if (!C2node)
5498     return SDValue();
5499
5500   // Is the and mask vector all constant?
5501   uint64_t C1;
5502   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5503     return SDValue();
5504
5505   // Is C1 == ~C2, taking into account how much one can shift elements of a
5506   // particular size?
5507   uint64_t C2 = C2node->getZExtValue();
5508   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5509   if (C2 > ElemSizeInBits)
5510     return SDValue();
5511   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5512   if ((C1 & ElemMask) != (~C2 & ElemMask))
5513     return SDValue();
5514
5515   SDValue X = And.getOperand(0);
5516   SDValue Y = Shift.getOperand(0);
5517
5518   unsigned Intrin =
5519       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5520   SDValue ResultSLI =
5521       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5522                   DAG.getConstant(Intrin, DL, MVT::i32), X, Y,
5523                   Shift.getOperand(1));
5524
5525   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5526   DEBUG(N->dump(&DAG));
5527   DEBUG(dbgs() << "into: \n");
5528   DEBUG(ResultSLI->dump(&DAG));
5529
5530   ++NumShiftInserts;
5531   return ResultSLI;
5532 }
5533
5534 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5535                                              SelectionDAG &DAG) const {
5536   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5537   if (EnableAArch64SlrGeneration) {
5538     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5539     if (Res.getNode())
5540       return Res;
5541   }
5542
5543   BuildVectorSDNode *BVN =
5544       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5545   SDValue LHS = Op.getOperand(1);
5546   SDLoc dl(Op);
5547   EVT VT = Op.getValueType();
5548
5549   // OR commutes, so try swapping the operands.
5550   if (!BVN) {
5551     LHS = Op.getOperand(0);
5552     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5553   }
5554   if (!BVN)
5555     return Op;
5556
5557   APInt CnstBits(VT.getSizeInBits(), 0);
5558   APInt UndefBits(VT.getSizeInBits(), 0);
5559   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5560     // We make use of a little bit of goto ickiness in order to avoid having to
5561     // duplicate the immediate matching logic for the undef toggled case.
5562     bool SecondTry = false;
5563   AttemptModImm:
5564
5565     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5566       CnstBits = CnstBits.zextOrTrunc(64);
5567       uint64_t CnstVal = CnstBits.getZExtValue();
5568
5569       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5570         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5571         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5572         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5573                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5574                                   DAG.getConstant(0, dl, MVT::i32));
5575         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5576       }
5577
5578       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5579         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5580         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5581         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5582                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5583                                   DAG.getConstant(8, dl, MVT::i32));
5584         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5585       }
5586
5587       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5588         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5589         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5590         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5591                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5592                                   DAG.getConstant(16, dl, MVT::i32));
5593         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5594       }
5595
5596       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5597         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5598         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5599         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5600                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5601                                   DAG.getConstant(24, dl, MVT::i32));
5602         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5603       }
5604
5605       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5606         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5607         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5608         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5609                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5610                                   DAG.getConstant(0, dl, MVT::i32));
5611         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5612       }
5613
5614       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5615         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5616         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5617         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5618                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5619                                   DAG.getConstant(8, dl, MVT::i32));
5620         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5621       }
5622     }
5623
5624     if (SecondTry)
5625       goto FailedModImm;
5626     SecondTry = true;
5627     CnstBits = UndefBits;
5628     goto AttemptModImm;
5629   }
5630
5631 // We can always fall back to a non-immediate OR.
5632 FailedModImm:
5633   return Op;
5634 }
5635
5636 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5637 // be truncated to fit element width.
5638 static SDValue NormalizeBuildVector(SDValue Op,
5639                                     SelectionDAG &DAG) {
5640   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5641   SDLoc dl(Op);
5642   EVT VT = Op.getValueType();
5643   EVT EltTy= VT.getVectorElementType();
5644
5645   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5646     return Op;
5647
5648   SmallVector<SDValue, 16> Ops;
5649   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5650     SDValue Lane = Op.getOperand(I);
5651     if (Lane.getOpcode() == ISD::Constant) {
5652       APInt LowBits(EltTy.getSizeInBits(),
5653                     cast<ConstantSDNode>(Lane)->getZExtValue());
5654       Lane = DAG.getConstant(LowBits.getZExtValue(), dl, MVT::i32);
5655     }
5656     Ops.push_back(Lane);
5657   }
5658   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5659 }
5660
5661 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5662                                                  SelectionDAG &DAG) const {
5663   SDLoc dl(Op);
5664   EVT VT = Op.getValueType();
5665   Op = NormalizeBuildVector(Op, DAG);
5666   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5667
5668   APInt CnstBits(VT.getSizeInBits(), 0);
5669   APInt UndefBits(VT.getSizeInBits(), 0);
5670   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5671     // We make use of a little bit of goto ickiness in order to avoid having to
5672     // duplicate the immediate matching logic for the undef toggled case.
5673     bool SecondTry = false;
5674   AttemptModImm:
5675
5676     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5677       CnstBits = CnstBits.zextOrTrunc(64);
5678       uint64_t CnstVal = CnstBits.getZExtValue();
5679
5680       // Certain magic vector constants (used to express things like NOT
5681       // and NEG) are passed through unmodified.  This allows codegen patterns
5682       // for these operations to match.  Special-purpose patterns will lower
5683       // these immediates to MOVIs if it proves necessary.
5684       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5685         return Op;
5686
5687       // The many faces of MOVI...
5688       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5689         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5690         if (VT.getSizeInBits() == 128) {
5691           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5692                                     DAG.getConstant(CnstVal, dl, MVT::i32));
5693           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5694         }
5695
5696         // Support the V64 version via subregister insertion.
5697         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5698                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5699         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5700       }
5701
5702       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5703         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5704         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5705         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5706                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5707                                   DAG.getConstant(0, dl, MVT::i32));
5708         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5709       }
5710
5711       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5712         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5713         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5714         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5715                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5716                                   DAG.getConstant(8, dl, MVT::i32));
5717         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5718       }
5719
5720       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5721         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5722         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5723         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5724                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5725                                   DAG.getConstant(16, dl, MVT::i32));
5726         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5727       }
5728
5729       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5730         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5731         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5732         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5733                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5734                                   DAG.getConstant(24, dl, MVT::i32));
5735         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5736       }
5737
5738       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5739         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5740         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5741         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5742                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5743                                   DAG.getConstant(0, dl, MVT::i32));
5744         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5745       }
5746
5747       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5748         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5749         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5750         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5751                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5752                                   DAG.getConstant(8, dl, MVT::i32));
5753         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5754       }
5755
5756       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5757         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5758         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5759         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5760                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5761                                   DAG.getConstant(264, dl, MVT::i32));
5762         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5763       }
5764
5765       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5766         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5767         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5768         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5769                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5770                                   DAG.getConstant(272, dl, MVT::i32));
5771         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5772       }
5773
5774       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5775         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5776         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5777         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5778                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5779         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5780       }
5781
5782       // The few faces of FMOV...
5783       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5784         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5785         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5786         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5787                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5788         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5789       }
5790
5791       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5792           VT.getSizeInBits() == 128) {
5793         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5794         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5795                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5796         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5797       }
5798
5799       // The many faces of MVNI...
5800       CnstVal = ~CnstVal;
5801       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5802         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5803         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5804         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5805                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5806                                   DAG.getConstant(0, dl, MVT::i32));
5807         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5808       }
5809
5810       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5811         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5812         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5813         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5814                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5815                                   DAG.getConstant(8, dl, MVT::i32));
5816         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5817       }
5818
5819       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5820         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5821         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5822         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5823                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5824                                   DAG.getConstant(16, dl, MVT::i32));
5825         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5826       }
5827
5828       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5829         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5830         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5831         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5832                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5833                                   DAG.getConstant(24, dl, MVT::i32));
5834         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5835       }
5836
5837       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5838         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5839         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5840         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5841                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5842                                   DAG.getConstant(0, dl, MVT::i32));
5843         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5844       }
5845
5846       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5847         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5848         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5849         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5850                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5851                                   DAG.getConstant(8, dl, MVT::i32));
5852         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5853       }
5854
5855       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5856         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5857         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5858         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5859                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5860                                   DAG.getConstant(264, dl, MVT::i32));
5861         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5862       }
5863
5864       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5865         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5866         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5867         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5868                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5869                                   DAG.getConstant(272, dl, MVT::i32));
5870         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5871       }
5872     }
5873
5874     if (SecondTry)
5875       goto FailedModImm;
5876     SecondTry = true;
5877     CnstBits = UndefBits;
5878     goto AttemptModImm;
5879   }
5880 FailedModImm:
5881
5882   // Scan through the operands to find some interesting properties we can
5883   // exploit:
5884   //   1) If only one value is used, we can use a DUP, or
5885   //   2) if only the low element is not undef, we can just insert that, or
5886   //   3) if only one constant value is used (w/ some non-constant lanes),
5887   //      we can splat the constant value into the whole vector then fill
5888   //      in the non-constant lanes.
5889   //   4) FIXME: If different constant values are used, but we can intelligently
5890   //             select the values we'll be overwriting for the non-constant
5891   //             lanes such that we can directly materialize the vector
5892   //             some other way (MOVI, e.g.), we can be sneaky.
5893   unsigned NumElts = VT.getVectorNumElements();
5894   bool isOnlyLowElement = true;
5895   bool usesOnlyOneValue = true;
5896   bool usesOnlyOneConstantValue = true;
5897   bool isConstant = true;
5898   unsigned NumConstantLanes = 0;
5899   SDValue Value;
5900   SDValue ConstantValue;
5901   for (unsigned i = 0; i < NumElts; ++i) {
5902     SDValue V = Op.getOperand(i);
5903     if (V.getOpcode() == ISD::UNDEF)
5904       continue;
5905     if (i > 0)
5906       isOnlyLowElement = false;
5907     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5908       isConstant = false;
5909
5910     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5911       ++NumConstantLanes;
5912       if (!ConstantValue.getNode())
5913         ConstantValue = V;
5914       else if (ConstantValue != V)
5915         usesOnlyOneConstantValue = false;
5916     }
5917
5918     if (!Value.getNode())
5919       Value = V;
5920     else if (V != Value)
5921       usesOnlyOneValue = false;
5922   }
5923
5924   if (!Value.getNode())
5925     return DAG.getUNDEF(VT);
5926
5927   if (isOnlyLowElement)
5928     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5929
5930   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5931   // i32 and try again.
5932   if (usesOnlyOneValue) {
5933     if (!isConstant) {
5934       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5935           Value.getValueType() != VT)
5936         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5937
5938       // This is actually a DUPLANExx operation, which keeps everything vectory.
5939
5940       // DUPLANE works on 128-bit vectors, widen it if necessary.
5941       SDValue Lane = Value.getOperand(1);
5942       Value = Value.getOperand(0);
5943       if (Value.getValueType().getSizeInBits() == 64)
5944         Value = WidenVector(Value, DAG);
5945
5946       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5947       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5948     }
5949
5950     if (VT.getVectorElementType().isFloatingPoint()) {
5951       SmallVector<SDValue, 8> Ops;
5952       EVT EltTy = VT.getVectorElementType();
5953       assert ((EltTy == MVT::f16 || EltTy == MVT::f32 || EltTy == MVT::f64) &&
5954               "Unsupported floating-point vector type");
5955       MVT NewType = MVT::getIntegerVT(EltTy.getSizeInBits());
5956       for (unsigned i = 0; i < NumElts; ++i)
5957         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5958       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5959       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5960       Val = LowerBUILD_VECTOR(Val, DAG);
5961       if (Val.getNode())
5962         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5963     }
5964   }
5965
5966   // If there was only one constant value used and for more than one lane,
5967   // start by splatting that value, then replace the non-constant lanes. This
5968   // is better than the default, which will perform a separate initialization
5969   // for each lane.
5970   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5971     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5972     // Now insert the non-constant lanes.
5973     for (unsigned i = 0; i < NumElts; ++i) {
5974       SDValue V = Op.getOperand(i);
5975       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
5976       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5977         // Note that type legalization likely mucked about with the VT of the
5978         // source operand, so we may have to convert it here before inserting.
5979         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5980       }
5981     }
5982     return Val;
5983   }
5984
5985   // If all elements are constants and the case above didn't get hit, fall back
5986   // to the default expansion, which will generate a load from the constant
5987   // pool.
5988   if (isConstant)
5989     return SDValue();
5990
5991   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5992   if (NumElts >= 4) {
5993     SDValue shuffle = ReconstructShuffle(Op, DAG);
5994     if (shuffle != SDValue())
5995       return shuffle;
5996   }
5997
5998   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5999   // know the default expansion would otherwise fall back on something even
6000   // worse. For a vector with one or two non-undef values, that's
6001   // scalar_to_vector for the elements followed by a shuffle (provided the
6002   // shuffle is valid for the target) and materialization element by element
6003   // on the stack followed by a load for everything else.
6004   if (!isConstant && !usesOnlyOneValue) {
6005     SDValue Vec = DAG.getUNDEF(VT);
6006     SDValue Op0 = Op.getOperand(0);
6007     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6008     unsigned i = 0;
6009     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6010     // a) Avoid a RMW dependency on the full vector register, and
6011     // b) Allow the register coalescer to fold away the copy if the
6012     //    value is already in an S or D register.
6013     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6014       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6015       MachineSDNode *N =
6016           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6017                              DAG.getTargetConstant(SubIdx, dl, MVT::i32));
6018       Vec = SDValue(N, 0);
6019       ++i;
6020     }
6021     for (; i < NumElts; ++i) {
6022       SDValue V = Op.getOperand(i);
6023       if (V.getOpcode() == ISD::UNDEF)
6024         continue;
6025       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
6026       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6027     }
6028     return Vec;
6029   }
6030
6031   // Just use the default expansion. We failed to find a better alternative.
6032   return SDValue();
6033 }
6034
6035 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6036                                                       SelectionDAG &DAG) const {
6037   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6038
6039   // Check for non-constant or out of range lane.
6040   EVT VT = Op.getOperand(0).getValueType();
6041   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6042   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6043     return SDValue();
6044
6045
6046   // Insertion/extraction are legal for V128 types.
6047   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6048       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6049       VT == MVT::v8f16)
6050     return Op;
6051
6052   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6053       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6054     return SDValue();
6055
6056   // For V64 types, we perform insertion by expanding the value
6057   // to a V128 type and perform the insertion on that.
6058   SDLoc DL(Op);
6059   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6060   EVT WideTy = WideVec.getValueType();
6061
6062   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6063                              Op.getOperand(1), Op.getOperand(2));
6064   // Re-narrow the resultant vector.
6065   return NarrowVector(Node, DAG);
6066 }
6067
6068 SDValue
6069 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6070                                                SelectionDAG &DAG) const {
6071   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6072
6073   // Check for non-constant or out of range lane.
6074   EVT VT = Op.getOperand(0).getValueType();
6075   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6076   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6077     return SDValue();
6078
6079
6080   // Insertion/extraction are legal for V128 types.
6081   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6082       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6083       VT == MVT::v8f16)
6084     return Op;
6085
6086   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6087       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6088     return SDValue();
6089
6090   // For V64 types, we perform extraction by expanding the value
6091   // to a V128 type and perform the extraction on that.
6092   SDLoc DL(Op);
6093   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6094   EVT WideTy = WideVec.getValueType();
6095
6096   EVT ExtrTy = WideTy.getVectorElementType();
6097   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6098     ExtrTy = MVT::i32;
6099
6100   // For extractions, we just return the result directly.
6101   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6102                      Op.getOperand(1));
6103 }
6104
6105 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6106                                                       SelectionDAG &DAG) const {
6107   EVT VT = Op.getOperand(0).getValueType();
6108   SDLoc dl(Op);
6109   // Just in case...
6110   if (!VT.isVector())
6111     return SDValue();
6112
6113   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6114   if (!Cst)
6115     return SDValue();
6116   unsigned Val = Cst->getZExtValue();
6117
6118   unsigned Size = Op.getValueType().getSizeInBits();
6119   if (Val == 0) {
6120     switch (Size) {
6121     case 8:
6122       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6123                                         Op.getOperand(0));
6124     case 16:
6125       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6126                                         Op.getOperand(0));
6127     case 32:
6128       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6129                                         Op.getOperand(0));
6130     case 64:
6131       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6132                                         Op.getOperand(0));
6133     default:
6134       llvm_unreachable("Unexpected vector type in extract_subvector!");
6135     }
6136   }
6137   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6138   // that directly.
6139   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6140     return Op;
6141
6142   return SDValue();
6143 }
6144
6145 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6146                                                EVT VT) const {
6147   if (VT.getVectorNumElements() == 4 &&
6148       (VT.is128BitVector() || VT.is64BitVector())) {
6149     unsigned PFIndexes[4];
6150     for (unsigned i = 0; i != 4; ++i) {
6151       if (M[i] < 0)
6152         PFIndexes[i] = 8;
6153       else
6154         PFIndexes[i] = M[i];
6155     }
6156
6157     // Compute the index in the perfect shuffle table.
6158     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6159                             PFIndexes[2] * 9 + PFIndexes[3];
6160     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6161     unsigned Cost = (PFEntry >> 30);
6162
6163     if (Cost <= 4)
6164       return true;
6165   }
6166
6167   bool DummyBool;
6168   int DummyInt;
6169   unsigned DummyUnsigned;
6170
6171   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6172           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6173           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6174           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6175           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6176           isZIPMask(M, VT, DummyUnsigned) ||
6177           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6178           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6179           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6180           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6181           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6182 }
6183
6184 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6185 /// operand of a vector shift operation, where all the elements of the
6186 /// build_vector must have the same constant integer value.
6187 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6188   // Ignore bit_converts.
6189   while (Op.getOpcode() == ISD::BITCAST)
6190     Op = Op.getOperand(0);
6191   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6192   APInt SplatBits, SplatUndef;
6193   unsigned SplatBitSize;
6194   bool HasAnyUndefs;
6195   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6196                                     HasAnyUndefs, ElementBits) ||
6197       SplatBitSize > ElementBits)
6198     return false;
6199   Cnt = SplatBits.getSExtValue();
6200   return true;
6201 }
6202
6203 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6204 /// operand of a vector shift left operation.  That value must be in the range:
6205 ///   0 <= Value < ElementBits for a left shift; or
6206 ///   0 <= Value <= ElementBits for a long left shift.
6207 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6208   assert(VT.isVector() && "vector shift count is not a vector type");
6209   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6210   if (!getVShiftImm(Op, ElementBits, Cnt))
6211     return false;
6212   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6213 }
6214
6215 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6216 /// operand of a vector shift right operation.  For a shift opcode, the value
6217 /// is positive, but for an intrinsic the value count must be negative. The
6218 /// absolute value must be in the range:
6219 ///   1 <= |Value| <= ElementBits for a right shift; or
6220 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6221 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6222                          int64_t &Cnt) {
6223   assert(VT.isVector() && "vector shift count is not a vector type");
6224   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6225   if (!getVShiftImm(Op, ElementBits, Cnt))
6226     return false;
6227   if (isIntrinsic)
6228     Cnt = -Cnt;
6229   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6230 }
6231
6232 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6233                                                       SelectionDAG &DAG) const {
6234   EVT VT = Op.getValueType();
6235   SDLoc DL(Op);
6236   int64_t Cnt;
6237
6238   if (!Op.getOperand(1).getValueType().isVector())
6239     return Op;
6240   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6241
6242   switch (Op.getOpcode()) {
6243   default:
6244     llvm_unreachable("unexpected shift opcode");
6245
6246   case ISD::SHL:
6247     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6248       return DAG.getNode(AArch64ISD::VSHL, DL, VT, Op.getOperand(0),
6249                          DAG.getConstant(Cnt, DL, MVT::i32));
6250     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6251                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, DL,
6252                                        MVT::i32),
6253                        Op.getOperand(0), Op.getOperand(1));
6254   case ISD::SRA:
6255   case ISD::SRL:
6256     // Right shift immediate
6257     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6258         Cnt < EltSize) {
6259       unsigned Opc =
6260           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6261       return DAG.getNode(Opc, DL, VT, Op.getOperand(0),
6262                          DAG.getConstant(Cnt, DL, MVT::i32));
6263     }
6264
6265     // Right shift register.  Note, there is not a shift right register
6266     // instruction, but the shift left register instruction takes a signed
6267     // value, where negative numbers specify a right shift.
6268     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6269                                                 : Intrinsic::aarch64_neon_ushl;
6270     // negate the shift amount
6271     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6272     SDValue NegShiftLeft =
6273         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6274                     DAG.getConstant(Opc, DL, MVT::i32), Op.getOperand(0),
6275                     NegShift);
6276     return NegShiftLeft;
6277   }
6278
6279   return SDValue();
6280 }
6281
6282 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6283                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6284                                     SDLoc dl, SelectionDAG &DAG) {
6285   EVT SrcVT = LHS.getValueType();
6286   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6287          "function only supposed to emit natural comparisons");
6288
6289   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6290   APInt CnstBits(VT.getSizeInBits(), 0);
6291   APInt UndefBits(VT.getSizeInBits(), 0);
6292   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6293   bool IsZero = IsCnst && (CnstBits == 0);
6294
6295   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6296     switch (CC) {
6297     default:
6298       return SDValue();
6299     case AArch64CC::NE: {
6300       SDValue Fcmeq;
6301       if (IsZero)
6302         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6303       else
6304         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6305       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6306     }
6307     case AArch64CC::EQ:
6308       if (IsZero)
6309         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6310       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6311     case AArch64CC::GE:
6312       if (IsZero)
6313         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6314       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6315     case AArch64CC::GT:
6316       if (IsZero)
6317         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6318       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6319     case AArch64CC::LS:
6320       if (IsZero)
6321         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6322       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6323     case AArch64CC::LT:
6324       if (!NoNans)
6325         return SDValue();
6326     // If we ignore NaNs then we can use to the MI implementation.
6327     // Fallthrough.
6328     case AArch64CC::MI:
6329       if (IsZero)
6330         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6331       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6332     }
6333   }
6334
6335   switch (CC) {
6336   default:
6337     return SDValue();
6338   case AArch64CC::NE: {
6339     SDValue Cmeq;
6340     if (IsZero)
6341       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6342     else
6343       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6344     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6345   }
6346   case AArch64CC::EQ:
6347     if (IsZero)
6348       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6349     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6350   case AArch64CC::GE:
6351     if (IsZero)
6352       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6353     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6354   case AArch64CC::GT:
6355     if (IsZero)
6356       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6357     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6358   case AArch64CC::LE:
6359     if (IsZero)
6360       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6361     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6362   case AArch64CC::LS:
6363     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6364   case AArch64CC::LO:
6365     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6366   case AArch64CC::LT:
6367     if (IsZero)
6368       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6369     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6370   case AArch64CC::HI:
6371     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6372   case AArch64CC::HS:
6373     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6374   }
6375 }
6376
6377 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6378                                            SelectionDAG &DAG) const {
6379   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6380   SDValue LHS = Op.getOperand(0);
6381   SDValue RHS = Op.getOperand(1);
6382   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6383   SDLoc dl(Op);
6384
6385   if (LHS.getValueType().getVectorElementType().isInteger()) {
6386     assert(LHS.getValueType() == RHS.getValueType());
6387     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6388     SDValue Cmp =
6389         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6390     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6391   }
6392
6393   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6394          LHS.getValueType().getVectorElementType() == MVT::f64);
6395
6396   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6397   // clean.  Some of them require two branches to implement.
6398   AArch64CC::CondCode CC1, CC2;
6399   bool ShouldInvert;
6400   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6401
6402   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6403   SDValue Cmp =
6404       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6405   if (!Cmp.getNode())
6406     return SDValue();
6407
6408   if (CC2 != AArch64CC::AL) {
6409     SDValue Cmp2 =
6410         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6411     if (!Cmp2.getNode())
6412       return SDValue();
6413
6414     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6415   }
6416
6417   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6418
6419   if (ShouldInvert)
6420     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6421
6422   return Cmp;
6423 }
6424
6425 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6426 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6427 /// specified in the intrinsic calls.
6428 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6429                                                const CallInst &I,
6430                                                unsigned Intrinsic) const {
6431   switch (Intrinsic) {
6432   case Intrinsic::aarch64_neon_ld2:
6433   case Intrinsic::aarch64_neon_ld3:
6434   case Intrinsic::aarch64_neon_ld4:
6435   case Intrinsic::aarch64_neon_ld1x2:
6436   case Intrinsic::aarch64_neon_ld1x3:
6437   case Intrinsic::aarch64_neon_ld1x4:
6438   case Intrinsic::aarch64_neon_ld2lane:
6439   case Intrinsic::aarch64_neon_ld3lane:
6440   case Intrinsic::aarch64_neon_ld4lane:
6441   case Intrinsic::aarch64_neon_ld2r:
6442   case Intrinsic::aarch64_neon_ld3r:
6443   case Intrinsic::aarch64_neon_ld4r: {
6444     Info.opc = ISD::INTRINSIC_W_CHAIN;
6445     // Conservatively set memVT to the entire set of vectors loaded.
6446     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6447     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6448     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6449     Info.offset = 0;
6450     Info.align = 0;
6451     Info.vol = false; // volatile loads with NEON intrinsics not supported
6452     Info.readMem = true;
6453     Info.writeMem = false;
6454     return true;
6455   }
6456   case Intrinsic::aarch64_neon_st2:
6457   case Intrinsic::aarch64_neon_st3:
6458   case Intrinsic::aarch64_neon_st4:
6459   case Intrinsic::aarch64_neon_st1x2:
6460   case Intrinsic::aarch64_neon_st1x3:
6461   case Intrinsic::aarch64_neon_st1x4:
6462   case Intrinsic::aarch64_neon_st2lane:
6463   case Intrinsic::aarch64_neon_st3lane:
6464   case Intrinsic::aarch64_neon_st4lane: {
6465     Info.opc = ISD::INTRINSIC_VOID;
6466     // Conservatively set memVT to the entire set of vectors stored.
6467     unsigned NumElts = 0;
6468     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6469       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6470       if (!ArgTy->isVectorTy())
6471         break;
6472       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6473     }
6474     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6475     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6476     Info.offset = 0;
6477     Info.align = 0;
6478     Info.vol = false; // volatile stores with NEON intrinsics not supported
6479     Info.readMem = false;
6480     Info.writeMem = true;
6481     return true;
6482   }
6483   case Intrinsic::aarch64_ldaxr:
6484   case Intrinsic::aarch64_ldxr: {
6485     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6486     Info.opc = ISD::INTRINSIC_W_CHAIN;
6487     Info.memVT = MVT::getVT(PtrTy->getElementType());
6488     Info.ptrVal = I.getArgOperand(0);
6489     Info.offset = 0;
6490     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6491     Info.vol = true;
6492     Info.readMem = true;
6493     Info.writeMem = false;
6494     return true;
6495   }
6496   case Intrinsic::aarch64_stlxr:
6497   case Intrinsic::aarch64_stxr: {
6498     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6499     Info.opc = ISD::INTRINSIC_W_CHAIN;
6500     Info.memVT = MVT::getVT(PtrTy->getElementType());
6501     Info.ptrVal = I.getArgOperand(1);
6502     Info.offset = 0;
6503     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6504     Info.vol = true;
6505     Info.readMem = false;
6506     Info.writeMem = true;
6507     return true;
6508   }
6509   case Intrinsic::aarch64_ldaxp:
6510   case Intrinsic::aarch64_ldxp: {
6511     Info.opc = ISD::INTRINSIC_W_CHAIN;
6512     Info.memVT = MVT::i128;
6513     Info.ptrVal = I.getArgOperand(0);
6514     Info.offset = 0;
6515     Info.align = 16;
6516     Info.vol = true;
6517     Info.readMem = true;
6518     Info.writeMem = false;
6519     return true;
6520   }
6521   case Intrinsic::aarch64_stlxp:
6522   case Intrinsic::aarch64_stxp: {
6523     Info.opc = ISD::INTRINSIC_W_CHAIN;
6524     Info.memVT = MVT::i128;
6525     Info.ptrVal = I.getArgOperand(2);
6526     Info.offset = 0;
6527     Info.align = 16;
6528     Info.vol = true;
6529     Info.readMem = false;
6530     Info.writeMem = true;
6531     return true;
6532   }
6533   default:
6534     break;
6535   }
6536
6537   return false;
6538 }
6539
6540 // Truncations from 64-bit GPR to 32-bit GPR is free.
6541 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6542   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6543     return false;
6544   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6545   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6546   return NumBits1 > NumBits2;
6547 }
6548 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6549   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6550     return false;
6551   unsigned NumBits1 = VT1.getSizeInBits();
6552   unsigned NumBits2 = VT2.getSizeInBits();
6553   return NumBits1 > NumBits2;
6554 }
6555
6556 /// Check if it is profitable to hoist instruction in then/else to if.
6557 /// Not profitable if I and it's user can form a FMA instruction
6558 /// because we prefer FMSUB/FMADD.
6559 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
6560   if (I->getOpcode() != Instruction::FMul)
6561     return true;
6562
6563   if (I->getNumUses() != 1)
6564     return true;
6565
6566   Instruction *User = I->user_back();
6567
6568   if (User &&
6569       !(User->getOpcode() == Instruction::FSub ||
6570         User->getOpcode() == Instruction::FAdd))
6571     return true;
6572
6573   const TargetOptions &Options = getTargetMachine().Options;
6574   EVT VT = getValueType(User->getOperand(0)->getType());
6575
6576   if (isFMAFasterThanFMulAndFAdd(VT) &&
6577       isOperationLegalOrCustom(ISD::FMA, VT) &&
6578       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath))
6579     return false;
6580
6581   return true;
6582 }
6583
6584 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6585 // 64-bit GPR.
6586 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6587   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6588     return false;
6589   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6590   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6591   return NumBits1 == 32 && NumBits2 == 64;
6592 }
6593 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6594   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6595     return false;
6596   unsigned NumBits1 = VT1.getSizeInBits();
6597   unsigned NumBits2 = VT2.getSizeInBits();
6598   return NumBits1 == 32 && NumBits2 == 64;
6599 }
6600
6601 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6602   EVT VT1 = Val.getValueType();
6603   if (isZExtFree(VT1, VT2)) {
6604     return true;
6605   }
6606
6607   if (Val.getOpcode() != ISD::LOAD)
6608     return false;
6609
6610   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6611   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6612           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6613           VT1.getSizeInBits() <= 32);
6614 }
6615
6616 bool AArch64TargetLowering::isExtFreeImpl(const Instruction *Ext) const {
6617   if (isa<FPExtInst>(Ext))
6618     return false;
6619
6620   // Vector types are next free.
6621   if (Ext->getType()->isVectorTy())
6622     return false;
6623
6624   for (const Use &U : Ext->uses()) {
6625     // The extension is free if we can fold it with a left shift in an
6626     // addressing mode or an arithmetic operation: add, sub, and cmp.
6627
6628     // Is there a shift?
6629     const Instruction *Instr = cast<Instruction>(U.getUser());
6630
6631     // Is this a constant shift?
6632     switch (Instr->getOpcode()) {
6633     case Instruction::Shl:
6634       if (!isa<ConstantInt>(Instr->getOperand(1)))
6635         return false;
6636       break;
6637     case Instruction::GetElementPtr: {
6638       gep_type_iterator GTI = gep_type_begin(Instr);
6639       std::advance(GTI, U.getOperandNo());
6640       Type *IdxTy = *GTI;
6641       // This extension will end up with a shift because of the scaling factor.
6642       // 8-bit sized types have a scaling factor of 1, thus a shift amount of 0.
6643       // Get the shift amount based on the scaling factor:
6644       // log2(sizeof(IdxTy)) - log2(8).
6645       uint64_t ShiftAmt =
6646         countTrailingZeros(getDataLayout()->getTypeStoreSizeInBits(IdxTy)) - 3;
6647       // Is the constant foldable in the shift of the addressing mode?
6648       // I.e., shift amount is between 1 and 4 inclusive.
6649       if (ShiftAmt == 0 || ShiftAmt > 4)
6650         return false;
6651       break;
6652     }
6653     case Instruction::Trunc:
6654       // Check if this is a noop.
6655       // trunc(sext ty1 to ty2) to ty1.
6656       if (Instr->getType() == Ext->getOperand(0)->getType())
6657         continue;
6658     // FALL THROUGH.
6659     default:
6660       return false;
6661     }
6662
6663     // At this point we can use the bfm family, so this extension is free
6664     // for that use.
6665   }
6666   return true;
6667 }
6668
6669 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6670                                           unsigned &RequiredAligment) const {
6671   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6672     return false;
6673   // Cyclone supports unaligned accesses.
6674   RequiredAligment = 0;
6675   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6676   return NumBits == 32 || NumBits == 64;
6677 }
6678
6679 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6680                                           unsigned &RequiredAligment) const {
6681   if (!LoadedType.isSimple() ||
6682       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6683     return false;
6684   // Cyclone supports unaligned accesses.
6685   RequiredAligment = 0;
6686   unsigned NumBits = LoadedType.getSizeInBits();
6687   return NumBits == 32 || NumBits == 64;
6688 }
6689
6690 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6691                        unsigned AlignCheck) {
6692   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6693           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6694 }
6695
6696 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6697                                                unsigned SrcAlign, bool IsMemset,
6698                                                bool ZeroMemset,
6699                                                bool MemcpyStrSrc,
6700                                                MachineFunction &MF) const {
6701   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6702   // instruction to materialize the v2i64 zero and one store (with restrictive
6703   // addressing mode). Just do two i64 store of zero-registers.
6704   bool Fast;
6705   const Function *F = MF.getFunction();
6706   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6707       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
6708       (memOpAlign(SrcAlign, DstAlign, 16) ||
6709        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6710     return MVT::f128;
6711
6712   if (Size >= 8 &&
6713       (memOpAlign(SrcAlign, DstAlign, 8) ||
6714        (allowsMisalignedMemoryAccesses(MVT::i64, 0, 1, &Fast) && Fast)))
6715     return MVT::i64;
6716
6717   if (Size >= 4 &&
6718       (memOpAlign(SrcAlign, DstAlign, 4) ||
6719        (allowsMisalignedMemoryAccesses(MVT::i32, 0, 1, &Fast) && Fast)))
6720     return MVT::i32;
6721
6722   return MVT::Other;
6723 }
6724
6725 // 12-bit optionally shifted immediates are legal for adds.
6726 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6727   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6728     return true;
6729   return false;
6730 }
6731
6732 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6733 // immediates is the same as for an add or a sub.
6734 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6735   if (Immed < 0)
6736     Immed *= -1;
6737   return isLegalAddImmediate(Immed);
6738 }
6739
6740 /// isLegalAddressingMode - Return true if the addressing mode represented
6741 /// by AM is legal for this target, for a load/store of the specified type.
6742 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6743                                                   Type *Ty) const {
6744   // AArch64 has five basic addressing modes:
6745   //  reg
6746   //  reg + 9-bit signed offset
6747   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6748   //  reg1 + reg2
6749   //  reg + SIZE_IN_BYTES * reg
6750
6751   // No global is ever allowed as a base.
6752   if (AM.BaseGV)
6753     return false;
6754
6755   // No reg+reg+imm addressing.
6756   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6757     return false;
6758
6759   // check reg + imm case:
6760   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6761   uint64_t NumBytes = 0;
6762   if (Ty->isSized()) {
6763     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6764     NumBytes = NumBits / 8;
6765     if (!isPowerOf2_64(NumBits))
6766       NumBytes = 0;
6767   }
6768
6769   if (!AM.Scale) {
6770     int64_t Offset = AM.BaseOffs;
6771
6772     // 9-bit signed offset
6773     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6774       return true;
6775
6776     // 12-bit unsigned offset
6777     unsigned shift = Log2_64(NumBytes);
6778     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6779         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6780         (Offset >> shift) << shift == Offset)
6781       return true;
6782     return false;
6783   }
6784
6785   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6786
6787   if (!AM.Scale || AM.Scale == 1 ||
6788       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6789     return true;
6790   return false;
6791 }
6792
6793 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6794                                                 Type *Ty) const {
6795   // Scaling factors are not free at all.
6796   // Operands                     | Rt Latency
6797   // -------------------------------------------
6798   // Rt, [Xn, Xm]                 | 4
6799   // -------------------------------------------
6800   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6801   // Rt, [Xn, Wm, <extend> #imm]  |
6802   if (isLegalAddressingMode(AM, Ty))
6803     // Scale represents reg2 * scale, thus account for 1 if
6804     // it is not equal to 0 or 1.
6805     return AM.Scale != 0 && AM.Scale != 1;
6806   return -1;
6807 }
6808
6809 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6810   VT = VT.getScalarType();
6811
6812   if (!VT.isSimple())
6813     return false;
6814
6815   switch (VT.getSimpleVT().SimpleTy) {
6816   case MVT::f32:
6817   case MVT::f64:
6818     return true;
6819   default:
6820     break;
6821   }
6822
6823   return false;
6824 }
6825
6826 const MCPhysReg *
6827 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6828   // LR is a callee-save register, but we must treat it as clobbered by any call
6829   // site. Hence we include LR in the scratch registers, which are in turn added
6830   // as implicit-defs for stackmaps and patchpoints.
6831   static const MCPhysReg ScratchRegs[] = {
6832     AArch64::X16, AArch64::X17, AArch64::LR, 0
6833   };
6834   return ScratchRegs;
6835 }
6836
6837 bool
6838 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6839   EVT VT = N->getValueType(0);
6840     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6841     // it with shift to let it be lowered to UBFX.
6842   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6843       isa<ConstantSDNode>(N->getOperand(1))) {
6844     uint64_t TruncMask = N->getConstantOperandVal(1);
6845     if (isMask_64(TruncMask) &&
6846       N->getOperand(0).getOpcode() == ISD::SRL &&
6847       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6848       return false;
6849   }
6850   return true;
6851 }
6852
6853 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6854                                                               Type *Ty) const {
6855   assert(Ty->isIntegerTy());
6856
6857   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6858   if (BitSize == 0)
6859     return false;
6860
6861   int64_t Val = Imm.getSExtValue();
6862   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6863     return true;
6864
6865   if ((int64_t)Val < 0)
6866     Val = ~Val;
6867   if (BitSize == 32)
6868     Val &= (1LL << 32) - 1;
6869
6870   unsigned LZ = countLeadingZeros((uint64_t)Val);
6871   unsigned Shift = (63 - LZ) / 16;
6872   // MOVZ is free so return true for one or fewer MOVK.
6873   return Shift < 3;
6874 }
6875
6876 // Generate SUBS and CSEL for integer abs.
6877 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6878   EVT VT = N->getValueType(0);
6879
6880   SDValue N0 = N->getOperand(0);
6881   SDValue N1 = N->getOperand(1);
6882   SDLoc DL(N);
6883
6884   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6885   // and change it to SUB and CSEL.
6886   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6887       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6888       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6889     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6890       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6891         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
6892                                   N0.getOperand(0));
6893         // Generate SUBS & CSEL.
6894         SDValue Cmp =
6895             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6896                         N0.getOperand(0), DAG.getConstant(0, DL, VT));
6897         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6898                            DAG.getConstant(AArch64CC::PL, DL, MVT::i32),
6899                            SDValue(Cmp.getNode(), 1));
6900       }
6901   return SDValue();
6902 }
6903
6904 // performXorCombine - Attempts to handle integer ABS.
6905 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6906                                  TargetLowering::DAGCombinerInfo &DCI,
6907                                  const AArch64Subtarget *Subtarget) {
6908   if (DCI.isBeforeLegalizeOps())
6909     return SDValue();
6910
6911   return performIntegerAbsCombine(N, DAG);
6912 }
6913
6914 SDValue
6915 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6916                                      SelectionDAG &DAG,
6917                                      std::vector<SDNode *> *Created) const {
6918   // fold (sdiv X, pow2)
6919   EVT VT = N->getValueType(0);
6920   if ((VT != MVT::i32 && VT != MVT::i64) ||
6921       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6922     return SDValue();
6923
6924   SDLoc DL(N);
6925   SDValue N0 = N->getOperand(0);
6926   unsigned Lg2 = Divisor.countTrailingZeros();
6927   SDValue Zero = DAG.getConstant(0, DL, VT);
6928   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, DL, VT);
6929
6930   // Add (N0 < 0) ? Pow2 - 1 : 0;
6931   SDValue CCVal;
6932   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6933   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6934   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6935
6936   if (Created) {
6937     Created->push_back(Cmp.getNode());
6938     Created->push_back(Add.getNode());
6939     Created->push_back(CSel.getNode());
6940   }
6941
6942   // Divide by pow2.
6943   SDValue SRA =
6944       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, DL, MVT::i64));
6945
6946   // If we're dividing by a positive value, we're done.  Otherwise, we must
6947   // negate the result.
6948   if (Divisor.isNonNegative())
6949     return SRA;
6950
6951   if (Created)
6952     Created->push_back(SRA.getNode());
6953   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), SRA);
6954 }
6955
6956 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6957                                  TargetLowering::DAGCombinerInfo &DCI,
6958                                  const AArch64Subtarget *Subtarget) {
6959   if (DCI.isBeforeLegalizeOps())
6960     return SDValue();
6961
6962   // Multiplication of a power of two plus/minus one can be done more
6963   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6964   // future CPUs have a cheaper MADD instruction, this may need to be
6965   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6966   // 64-bit is 5 cycles, so this is always a win.
6967   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6968     APInt Value = C->getAPIntValue();
6969     EVT VT = N->getValueType(0);
6970     SDLoc DL(N);
6971     if (Value.isNonNegative()) {
6972       // (mul x, 2^N + 1) => (add (shl x, N), x)
6973       APInt VM1 = Value - 1;
6974       if (VM1.isPowerOf2()) {
6975         SDValue ShiftedVal =
6976             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
6977                         DAG.getConstant(VM1.logBase2(), DL, MVT::i64));
6978         return DAG.getNode(ISD::ADD, DL, VT, ShiftedVal,
6979                            N->getOperand(0));
6980       }
6981       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6982       APInt VP1 = Value + 1;
6983       if (VP1.isPowerOf2()) {
6984         SDValue ShiftedVal =
6985             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
6986                         DAG.getConstant(VP1.logBase2(), DL, MVT::i64));
6987         return DAG.getNode(ISD::SUB, DL, VT, ShiftedVal,
6988                            N->getOperand(0));
6989       }
6990     } else {
6991       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6992       APInt VNP1 = -Value + 1;
6993       if (VNP1.isPowerOf2()) {
6994         SDValue ShiftedVal =
6995             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
6996                         DAG.getConstant(VNP1.logBase2(), DL, MVT::i64));
6997         return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0),
6998                            ShiftedVal);
6999       }
7000       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
7001       APInt VNM1 = -Value - 1;
7002       if (VNM1.isPowerOf2()) {
7003         SDValue ShiftedVal =
7004             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7005                         DAG.getConstant(VNM1.logBase2(), DL, MVT::i64));
7006         SDValue Add =
7007             DAG.getNode(ISD::ADD, DL, VT, ShiftedVal, N->getOperand(0));
7008         return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), Add);
7009       }
7010     }
7011   }
7012   return SDValue();
7013 }
7014
7015 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
7016                                                          SelectionDAG &DAG) {
7017   // Take advantage of vector comparisons producing 0 or -1 in each lane to
7018   // optimize away operation when it's from a constant.
7019   //
7020   // The general transformation is:
7021   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
7022   //       AND(VECTOR_CMP(x,y), constant2)
7023   //    constant2 = UNARYOP(constant)
7024
7025   // Early exit if this isn't a vector operation, the operand of the
7026   // unary operation isn't a bitwise AND, or if the sizes of the operations
7027   // aren't the same.
7028   EVT VT = N->getValueType(0);
7029   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
7030       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
7031       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
7032     return SDValue();
7033
7034   // Now check that the other operand of the AND is a constant. We could
7035   // make the transformation for non-constant splats as well, but it's unclear
7036   // that would be a benefit as it would not eliminate any operations, just
7037   // perform one more step in scalar code before moving to the vector unit.
7038   if (BuildVectorSDNode *BV =
7039           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
7040     // Bail out if the vector isn't a constant.
7041     if (!BV->isConstant())
7042       return SDValue();
7043
7044     // Everything checks out. Build up the new and improved node.
7045     SDLoc DL(N);
7046     EVT IntVT = BV->getValueType(0);
7047     // Create a new constant of the appropriate type for the transformed
7048     // DAG.
7049     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
7050     // The AND node needs bitcasts to/from an integer vector type around it.
7051     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
7052     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
7053                                  N->getOperand(0)->getOperand(0), MaskConst);
7054     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
7055     return Res;
7056   }
7057
7058   return SDValue();
7059 }
7060
7061 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
7062                                      const AArch64Subtarget *Subtarget) {
7063   // First try to optimize away the conversion when it's conditionally from
7064   // a constant. Vectors only.
7065   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
7066   if (Res != SDValue())
7067     return Res;
7068
7069   EVT VT = N->getValueType(0);
7070   if (VT != MVT::f32 && VT != MVT::f64)
7071     return SDValue();
7072
7073   // Only optimize when the source and destination types have the same width.
7074   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
7075     return SDValue();
7076
7077   // If the result of an integer load is only used by an integer-to-float
7078   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
7079   // This eliminates an "integer-to-vector-move UOP and improve throughput.
7080   SDValue N0 = N->getOperand(0);
7081   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7082       // Do not change the width of a volatile load.
7083       !cast<LoadSDNode>(N0)->isVolatile()) {
7084     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7085     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
7086                                LN0->getPointerInfo(), LN0->isVolatile(),
7087                                LN0->isNonTemporal(), LN0->isInvariant(),
7088                                LN0->getAlignment());
7089
7090     // Make sure successors of the original load stay after it by updating them
7091     // to use the new Chain.
7092     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
7093
7094     unsigned Opcode =
7095         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
7096     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
7097   }
7098
7099   return SDValue();
7100 }
7101
7102 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7103 /// searches for and classifies those shifts.
7104 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7105                          bool &FromHi) {
7106   if (N.getOpcode() == ISD::SHL)
7107     FromHi = false;
7108   else if (N.getOpcode() == ISD::SRL)
7109     FromHi = true;
7110   else
7111     return false;
7112
7113   if (!isa<ConstantSDNode>(N.getOperand(1)))
7114     return false;
7115
7116   ShiftAmount = N->getConstantOperandVal(1);
7117   Src = N->getOperand(0);
7118   return true;
7119 }
7120
7121 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7122 /// registers viewed as a high/low pair. This function looks for the pattern:
7123 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7124 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7125 /// independent.
7126 static SDValue tryCombineToEXTR(SDNode *N,
7127                                 TargetLowering::DAGCombinerInfo &DCI) {
7128   SelectionDAG &DAG = DCI.DAG;
7129   SDLoc DL(N);
7130   EVT VT = N->getValueType(0);
7131
7132   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7133
7134   if (VT != MVT::i32 && VT != MVT::i64)
7135     return SDValue();
7136
7137   SDValue LHS;
7138   uint32_t ShiftLHS = 0;
7139   bool LHSFromHi = 0;
7140   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7141     return SDValue();
7142
7143   SDValue RHS;
7144   uint32_t ShiftRHS = 0;
7145   bool RHSFromHi = 0;
7146   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7147     return SDValue();
7148
7149   // If they're both trying to come from the high part of the register, they're
7150   // not really an EXTR.
7151   if (LHSFromHi == RHSFromHi)
7152     return SDValue();
7153
7154   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7155     return SDValue();
7156
7157   if (LHSFromHi) {
7158     std::swap(LHS, RHS);
7159     std::swap(ShiftLHS, ShiftRHS);
7160   }
7161
7162   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7163                      DAG.getConstant(ShiftRHS, DL, MVT::i64));
7164 }
7165
7166 static SDValue tryCombineToBSL(SDNode *N,
7167                                 TargetLowering::DAGCombinerInfo &DCI) {
7168   EVT VT = N->getValueType(0);
7169   SelectionDAG &DAG = DCI.DAG;
7170   SDLoc DL(N);
7171
7172   if (!VT.isVector())
7173     return SDValue();
7174
7175   SDValue N0 = N->getOperand(0);
7176   if (N0.getOpcode() != ISD::AND)
7177     return SDValue();
7178
7179   SDValue N1 = N->getOperand(1);
7180   if (N1.getOpcode() != ISD::AND)
7181     return SDValue();
7182
7183   // We only have to look for constant vectors here since the general, variable
7184   // case can be handled in TableGen.
7185   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7186   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7187   for (int i = 1; i >= 0; --i)
7188     for (int j = 1; j >= 0; --j) {
7189       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7190       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7191       if (!BVN0 || !BVN1)
7192         continue;
7193
7194       bool FoundMatch = true;
7195       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7196         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7197         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7198         if (!CN0 || !CN1 ||
7199             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7200           FoundMatch = false;
7201           break;
7202         }
7203       }
7204
7205       if (FoundMatch)
7206         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7207                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7208     }
7209
7210   return SDValue();
7211 }
7212
7213 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7214                                 const AArch64Subtarget *Subtarget) {
7215   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7216   if (!EnableAArch64ExtrGeneration)
7217     return SDValue();
7218   SelectionDAG &DAG = DCI.DAG;
7219   EVT VT = N->getValueType(0);
7220
7221   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7222     return SDValue();
7223
7224   SDValue Res = tryCombineToEXTR(N, DCI);
7225   if (Res.getNode())
7226     return Res;
7227
7228   Res = tryCombineToBSL(N, DCI);
7229   if (Res.getNode())
7230     return Res;
7231
7232   return SDValue();
7233 }
7234
7235 static SDValue performBitcastCombine(SDNode *N,
7236                                      TargetLowering::DAGCombinerInfo &DCI,
7237                                      SelectionDAG &DAG) {
7238   // Wait 'til after everything is legalized to try this. That way we have
7239   // legal vector types and such.
7240   if (DCI.isBeforeLegalizeOps())
7241     return SDValue();
7242
7243   // Remove extraneous bitcasts around an extract_subvector.
7244   // For example,
7245   //    (v4i16 (bitconvert
7246   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7247   //  becomes
7248   //    (extract_subvector ((v8i16 ...), (i64 4)))
7249
7250   // Only interested in 64-bit vectors as the ultimate result.
7251   EVT VT = N->getValueType(0);
7252   if (!VT.isVector())
7253     return SDValue();
7254   if (VT.getSimpleVT().getSizeInBits() != 64)
7255     return SDValue();
7256   // Is the operand an extract_subvector starting at the beginning or halfway
7257   // point of the vector? A low half may also come through as an
7258   // EXTRACT_SUBREG, so look for that, too.
7259   SDValue Op0 = N->getOperand(0);
7260   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7261       !(Op0->isMachineOpcode() &&
7262         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7263     return SDValue();
7264   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7265   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7266     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7267       return SDValue();
7268   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7269     if (idx != AArch64::dsub)
7270       return SDValue();
7271     // The dsub reference is equivalent to a lane zero subvector reference.
7272     idx = 0;
7273   }
7274   // Look through the bitcast of the input to the extract.
7275   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7276     return SDValue();
7277   SDValue Source = Op0->getOperand(0)->getOperand(0);
7278   // If the source type has twice the number of elements as our destination
7279   // type, we know this is an extract of the high or low half of the vector.
7280   EVT SVT = Source->getValueType(0);
7281   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7282     return SDValue();
7283
7284   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7285
7286   // Create the simplified form to just extract the low or high half of the
7287   // vector directly rather than bothering with the bitcasts.
7288   SDLoc dl(N);
7289   unsigned NumElements = VT.getVectorNumElements();
7290   if (idx) {
7291     SDValue HalfIdx = DAG.getConstant(NumElements, dl, MVT::i64);
7292     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7293   } else {
7294     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, dl, MVT::i32);
7295     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7296                                       Source, SubReg),
7297                    0);
7298   }
7299 }
7300
7301 static SDValue performConcatVectorsCombine(SDNode *N,
7302                                            TargetLowering::DAGCombinerInfo &DCI,
7303                                            SelectionDAG &DAG) {
7304   SDLoc dl(N);
7305   EVT VT = N->getValueType(0);
7306   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
7307
7308   // Optimize concat_vectors of truncated vectors, where the intermediate
7309   // type is illegal, to avoid said illegality,  e.g.,
7310   //   (v4i16 (concat_vectors (v2i16 (truncate (v2i64))),
7311   //                          (v2i16 (truncate (v2i64)))))
7312   // ->
7313   //   (v4i16 (truncate (vector_shuffle (v4i32 (bitcast (v2i64))),
7314   //                                    (v4i32 (bitcast (v2i64))),
7315   //                                    <0, 2, 4, 6>)))
7316   // This isn't really target-specific, but ISD::TRUNCATE legality isn't keyed
7317   // on both input and result type, so we might generate worse code.
7318   // On AArch64 we know it's fine for v2i64->v4i16 and v4i32->v8i8.
7319   if (N->getNumOperands() == 2 &&
7320       N0->getOpcode() == ISD::TRUNCATE &&
7321       N1->getOpcode() == ISD::TRUNCATE) {
7322     SDValue N00 = N0->getOperand(0);
7323     SDValue N10 = N1->getOperand(0);
7324     EVT N00VT = N00.getValueType();
7325
7326     if (N00VT == N10.getValueType() &&
7327         (N00VT == MVT::v2i64 || N00VT == MVT::v4i32) &&
7328         N00VT.getScalarSizeInBits() == 4 * VT.getScalarSizeInBits()) {
7329       MVT MidVT = (N00VT == MVT::v2i64 ? MVT::v4i32 : MVT::v8i16);
7330       SmallVector<int, 8> Mask(MidVT.getVectorNumElements());
7331       for (size_t i = 0; i < Mask.size(); ++i)
7332         Mask[i] = i * 2;
7333       return DAG.getNode(ISD::TRUNCATE, dl, VT,
7334                          DAG.getVectorShuffle(
7335                              MidVT, dl,
7336                              DAG.getNode(ISD::BITCAST, dl, MidVT, N00),
7337                              DAG.getNode(ISD::BITCAST, dl, MidVT, N10), Mask));
7338     }
7339   }
7340
7341   // Wait 'til after everything is legalized to try this. That way we have
7342   // legal vector types and such.
7343   if (DCI.isBeforeLegalizeOps())
7344     return SDValue();
7345
7346   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7347   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7348   // canonicalise to that.
7349   if (N0 == N1 && VT.getVectorNumElements() == 2) {
7350     assert(VT.getVectorElementType().getSizeInBits() == 64);
7351     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT, WidenVector(N0, DAG),
7352                        DAG.getConstant(0, dl, MVT::i64));
7353   }
7354
7355   // Canonicalise concat_vectors so that the right-hand vector has as few
7356   // bit-casts as possible before its real operation. The primary matching
7357   // destination for these operations will be the narrowing "2" instructions,
7358   // which depend on the operation being performed on this right-hand vector.
7359   // For example,
7360   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7361   // becomes
7362   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7363
7364   if (N1->getOpcode() != ISD::BITCAST)
7365     return SDValue();
7366   SDValue RHS = N1->getOperand(0);
7367   MVT RHSTy = RHS.getValueType().getSimpleVT();
7368   // If the RHS is not a vector, this is not the pattern we're looking for.
7369   if (!RHSTy.isVector())
7370     return SDValue();
7371
7372   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7373
7374   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7375                                   RHSTy.getVectorNumElements() * 2);
7376   return DAG.getNode(ISD::BITCAST, dl, VT,
7377                      DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7378                                  DAG.getNode(ISD::BITCAST, dl, RHSTy, N0),
7379                                  RHS));
7380 }
7381
7382 static SDValue tryCombineFixedPointConvert(SDNode *N,
7383                                            TargetLowering::DAGCombinerInfo &DCI,
7384                                            SelectionDAG &DAG) {
7385   // Wait 'til after everything is legalized to try this. That way we have
7386   // legal vector types and such.
7387   if (DCI.isBeforeLegalizeOps())
7388     return SDValue();
7389   // Transform a scalar conversion of a value from a lane extract into a
7390   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7391   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7392   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7393   //
7394   // The second form interacts better with instruction selection and the
7395   // register allocator to avoid cross-class register copies that aren't
7396   // coalescable due to a lane reference.
7397
7398   // Check the operand and see if it originates from a lane extract.
7399   SDValue Op1 = N->getOperand(1);
7400   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7401     // Yep, no additional predication needed. Perform the transform.
7402     SDValue IID = N->getOperand(0);
7403     SDValue Shift = N->getOperand(2);
7404     SDValue Vec = Op1.getOperand(0);
7405     SDValue Lane = Op1.getOperand(1);
7406     EVT ResTy = N->getValueType(0);
7407     EVT VecResTy;
7408     SDLoc DL(N);
7409
7410     // The vector width should be 128 bits by the time we get here, even
7411     // if it started as 64 bits (the extract_vector handling will have
7412     // done so).
7413     assert(Vec.getValueType().getSizeInBits() == 128 &&
7414            "unexpected vector size on extract_vector_elt!");
7415     if (Vec.getValueType() == MVT::v4i32)
7416       VecResTy = MVT::v4f32;
7417     else if (Vec.getValueType() == MVT::v2i64)
7418       VecResTy = MVT::v2f64;
7419     else
7420       llvm_unreachable("unexpected vector type!");
7421
7422     SDValue Convert =
7423         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7424     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7425   }
7426   return SDValue();
7427 }
7428
7429 // AArch64 high-vector "long" operations are formed by performing the non-high
7430 // version on an extract_subvector of each operand which gets the high half:
7431 //
7432 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7433 //
7434 // However, there are cases which don't have an extract_high explicitly, but
7435 // have another operation that can be made compatible with one for free. For
7436 // example:
7437 //
7438 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7439 //
7440 // This routine does the actual conversion of such DUPs, once outer routines
7441 // have determined that everything else is in order.
7442 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7443   // We can handle most types of duplicate, but the lane ones have an extra
7444   // operand saying *which* lane, so we need to know.
7445   bool IsDUPLANE;
7446   switch (N.getOpcode()) {
7447   case AArch64ISD::DUP:
7448     IsDUPLANE = false;
7449     break;
7450   case AArch64ISD::DUPLANE8:
7451   case AArch64ISD::DUPLANE16:
7452   case AArch64ISD::DUPLANE32:
7453   case AArch64ISD::DUPLANE64:
7454     IsDUPLANE = true;
7455     break;
7456   default:
7457     return SDValue();
7458   }
7459
7460   MVT NarrowTy = N.getSimpleValueType();
7461   if (!NarrowTy.is64BitVector())
7462     return SDValue();
7463
7464   MVT ElementTy = NarrowTy.getVectorElementType();
7465   unsigned NumElems = NarrowTy.getVectorNumElements();
7466   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7467
7468   SDLoc dl(N);
7469   SDValue NewDUP;
7470   if (IsDUPLANE)
7471     NewDUP = DAG.getNode(N.getOpcode(), dl, NewDUPVT, N.getOperand(0),
7472                          N.getOperand(1));
7473   else
7474     NewDUP = DAG.getNode(AArch64ISD::DUP, dl, NewDUPVT, N.getOperand(0));
7475
7476   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NarrowTy, NewDUP,
7477                      DAG.getConstant(NumElems, dl, MVT::i64));
7478 }
7479
7480 static bool isEssentiallyExtractSubvector(SDValue N) {
7481   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7482     return true;
7483
7484   return N.getOpcode() == ISD::BITCAST &&
7485          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7486 }
7487
7488 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7489 struct GenericSetCCInfo {
7490   const SDValue *Opnd0;
7491   const SDValue *Opnd1;
7492   ISD::CondCode CC;
7493 };
7494
7495 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7496 struct AArch64SetCCInfo {
7497   const SDValue *Cmp;
7498   AArch64CC::CondCode CC;
7499 };
7500
7501 /// \brief Helper structure to keep track of SetCC information.
7502 union SetCCInfo {
7503   GenericSetCCInfo Generic;
7504   AArch64SetCCInfo AArch64;
7505 };
7506
7507 /// \brief Helper structure to be able to read SetCC information.  If set to
7508 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7509 /// GenericSetCCInfo.
7510 struct SetCCInfoAndKind {
7511   SetCCInfo Info;
7512   bool IsAArch64;
7513 };
7514
7515 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7516 /// an
7517 /// AArch64 lowered one.
7518 /// \p SetCCInfo is filled accordingly.
7519 /// \post SetCCInfo is meanginfull only when this function returns true.
7520 /// \return True when Op is a kind of SET_CC operation.
7521 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7522   // If this is a setcc, this is straight forward.
7523   if (Op.getOpcode() == ISD::SETCC) {
7524     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7525     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7526     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7527     SetCCInfo.IsAArch64 = false;
7528     return true;
7529   }
7530   // Otherwise, check if this is a matching csel instruction.
7531   // In other words:
7532   // - csel 1, 0, cc
7533   // - csel 0, 1, !cc
7534   if (Op.getOpcode() != AArch64ISD::CSEL)
7535     return false;
7536   // Set the information about the operands.
7537   // TODO: we want the operands of the Cmp not the csel
7538   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7539   SetCCInfo.IsAArch64 = true;
7540   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7541       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7542
7543   // Check that the operands matches the constraints:
7544   // (1) Both operands must be constants.
7545   // (2) One must be 1 and the other must be 0.
7546   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7547   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7548
7549   // Check (1).
7550   if (!TValue || !FValue)
7551     return false;
7552
7553   // Check (2).
7554   if (!TValue->isOne()) {
7555     // Update the comparison when we are interested in !cc.
7556     std::swap(TValue, FValue);
7557     SetCCInfo.Info.AArch64.CC =
7558         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7559   }
7560   return TValue->isOne() && FValue->isNullValue();
7561 }
7562
7563 // Returns true if Op is setcc or zext of setcc.
7564 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7565   if (isSetCC(Op, Info))
7566     return true;
7567   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7568     isSetCC(Op->getOperand(0), Info));
7569 }
7570
7571 // The folding we want to perform is:
7572 // (add x, [zext] (setcc cc ...) )
7573 //   -->
7574 // (csel x, (add x, 1), !cc ...)
7575 //
7576 // The latter will get matched to a CSINC instruction.
7577 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7578   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7579   SDValue LHS = Op->getOperand(0);
7580   SDValue RHS = Op->getOperand(1);
7581   SetCCInfoAndKind InfoAndKind;
7582
7583   // If neither operand is a SET_CC, give up.
7584   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7585     std::swap(LHS, RHS);
7586     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7587       return SDValue();
7588   }
7589
7590   // FIXME: This could be generatized to work for FP comparisons.
7591   EVT CmpVT = InfoAndKind.IsAArch64
7592                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7593                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7594   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7595     return SDValue();
7596
7597   SDValue CCVal;
7598   SDValue Cmp;
7599   SDLoc dl(Op);
7600   if (InfoAndKind.IsAArch64) {
7601     CCVal = DAG.getConstant(
7602         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), dl,
7603         MVT::i32);
7604     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7605   } else
7606     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7607                       *InfoAndKind.Info.Generic.Opnd1,
7608                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7609                       CCVal, DAG, dl);
7610
7611   EVT VT = Op->getValueType(0);
7612   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, dl, VT));
7613   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7614 }
7615
7616 // The basic add/sub long vector instructions have variants with "2" on the end
7617 // which act on the high-half of their inputs. They are normally matched by
7618 // patterns like:
7619 //
7620 // (add (zeroext (extract_high LHS)),
7621 //      (zeroext (extract_high RHS)))
7622 // -> uaddl2 vD, vN, vM
7623 //
7624 // However, if one of the extracts is something like a duplicate, this
7625 // instruction can still be used profitably. This function puts the DAG into a
7626 // more appropriate form for those patterns to trigger.
7627 static SDValue performAddSubLongCombine(SDNode *N,
7628                                         TargetLowering::DAGCombinerInfo &DCI,
7629                                         SelectionDAG &DAG) {
7630   if (DCI.isBeforeLegalizeOps())
7631     return SDValue();
7632
7633   MVT VT = N->getSimpleValueType(0);
7634   if (!VT.is128BitVector()) {
7635     if (N->getOpcode() == ISD::ADD)
7636       return performSetccAddFolding(N, DAG);
7637     return SDValue();
7638   }
7639
7640   // Make sure both branches are extended in the same way.
7641   SDValue LHS = N->getOperand(0);
7642   SDValue RHS = N->getOperand(1);
7643   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7644        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7645       LHS.getOpcode() != RHS.getOpcode())
7646     return SDValue();
7647
7648   unsigned ExtType = LHS.getOpcode();
7649
7650   // It's not worth doing if at least one of the inputs isn't already an
7651   // extract, but we don't know which it'll be so we have to try both.
7652   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7653     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7654     if (!RHS.getNode())
7655       return SDValue();
7656
7657     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7658   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7659     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7660     if (!LHS.getNode())
7661       return SDValue();
7662
7663     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7664   }
7665
7666   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7667 }
7668
7669 // Massage DAGs which we can use the high-half "long" operations on into
7670 // something isel will recognize better. E.g.
7671 //
7672 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7673 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7674 //                     (extract_high (v2i64 (dup128 scalar)))))
7675 //
7676 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7677                                        TargetLowering::DAGCombinerInfo &DCI,
7678                                        SelectionDAG &DAG) {
7679   if (DCI.isBeforeLegalizeOps())
7680     return SDValue();
7681
7682   SDValue LHS = N->getOperand(1);
7683   SDValue RHS = N->getOperand(2);
7684   assert(LHS.getValueType().is64BitVector() &&
7685          RHS.getValueType().is64BitVector() &&
7686          "unexpected shape for long operation");
7687
7688   // Either node could be a DUP, but it's not worth doing both of them (you'd
7689   // just as well use the non-high version) so look for a corresponding extract
7690   // operation on the other "wing".
7691   if (isEssentiallyExtractSubvector(LHS)) {
7692     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7693     if (!RHS.getNode())
7694       return SDValue();
7695   } else if (isEssentiallyExtractSubvector(RHS)) {
7696     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7697     if (!LHS.getNode())
7698       return SDValue();
7699   }
7700
7701   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7702                      N->getOperand(0), LHS, RHS);
7703 }
7704
7705 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7706   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7707   unsigned ElemBits = ElemTy.getSizeInBits();
7708
7709   int64_t ShiftAmount;
7710   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7711     APInt SplatValue, SplatUndef;
7712     unsigned SplatBitSize;
7713     bool HasAnyUndefs;
7714     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7715                               HasAnyUndefs, ElemBits) ||
7716         SplatBitSize != ElemBits)
7717       return SDValue();
7718
7719     ShiftAmount = SplatValue.getSExtValue();
7720   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7721     ShiftAmount = CVN->getSExtValue();
7722   } else
7723     return SDValue();
7724
7725   unsigned Opcode;
7726   bool IsRightShift;
7727   switch (IID) {
7728   default:
7729     llvm_unreachable("Unknown shift intrinsic");
7730   case Intrinsic::aarch64_neon_sqshl:
7731     Opcode = AArch64ISD::SQSHL_I;
7732     IsRightShift = false;
7733     break;
7734   case Intrinsic::aarch64_neon_uqshl:
7735     Opcode = AArch64ISD::UQSHL_I;
7736     IsRightShift = false;
7737     break;
7738   case Intrinsic::aarch64_neon_srshl:
7739     Opcode = AArch64ISD::SRSHR_I;
7740     IsRightShift = true;
7741     break;
7742   case Intrinsic::aarch64_neon_urshl:
7743     Opcode = AArch64ISD::URSHR_I;
7744     IsRightShift = true;
7745     break;
7746   case Intrinsic::aarch64_neon_sqshlu:
7747     Opcode = AArch64ISD::SQSHLU_I;
7748     IsRightShift = false;
7749     break;
7750   }
7751
7752   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits) {
7753     SDLoc dl(N);
7754     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
7755                        DAG.getConstant(-ShiftAmount, dl, MVT::i32));
7756   } else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits) {
7757     SDLoc dl(N);
7758     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
7759                        DAG.getConstant(ShiftAmount, dl, MVT::i32));
7760   }
7761
7762   return SDValue();
7763 }
7764
7765 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7766 // the intrinsics must be legal and take an i32, this means there's almost
7767 // certainly going to be a zext in the DAG which we can eliminate.
7768 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7769   SDValue AndN = N->getOperand(2);
7770   if (AndN.getOpcode() != ISD::AND)
7771     return SDValue();
7772
7773   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7774   if (!CMask || CMask->getZExtValue() != Mask)
7775     return SDValue();
7776
7777   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7778                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7779 }
7780
7781 static SDValue combineAcrossLanesIntrinsic(unsigned Opc, SDNode *N,
7782                                            SelectionDAG &DAG) {
7783   SDLoc dl(N);
7784   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0),
7785                      DAG.getNode(Opc, dl,
7786                                  N->getOperand(1).getSimpleValueType(),
7787                                  N->getOperand(1)),
7788                      DAG.getConstant(0, dl, MVT::i64));
7789 }
7790
7791 static SDValue performIntrinsicCombine(SDNode *N,
7792                                        TargetLowering::DAGCombinerInfo &DCI,
7793                                        const AArch64Subtarget *Subtarget) {
7794   SelectionDAG &DAG = DCI.DAG;
7795   unsigned IID = getIntrinsicID(N);
7796   switch (IID) {
7797   default:
7798     break;
7799   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7800   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7801     return tryCombineFixedPointConvert(N, DCI, DAG);
7802     break;
7803   case Intrinsic::aarch64_neon_saddv:
7804     return combineAcrossLanesIntrinsic(AArch64ISD::SADDV, N, DAG);
7805   case Intrinsic::aarch64_neon_uaddv:
7806     return combineAcrossLanesIntrinsic(AArch64ISD::UADDV, N, DAG);
7807   case Intrinsic::aarch64_neon_sminv:
7808     return combineAcrossLanesIntrinsic(AArch64ISD::SMINV, N, DAG);
7809   case Intrinsic::aarch64_neon_uminv:
7810     return combineAcrossLanesIntrinsic(AArch64ISD::UMINV, N, DAG);
7811   case Intrinsic::aarch64_neon_smaxv:
7812     return combineAcrossLanesIntrinsic(AArch64ISD::SMAXV, N, DAG);
7813   case Intrinsic::aarch64_neon_umaxv:
7814     return combineAcrossLanesIntrinsic(AArch64ISD::UMAXV, N, DAG);
7815   case Intrinsic::aarch64_neon_fmax:
7816     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7817                        N->getOperand(1), N->getOperand(2));
7818   case Intrinsic::aarch64_neon_fmin:
7819     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7820                        N->getOperand(1), N->getOperand(2));
7821   case Intrinsic::aarch64_neon_smull:
7822   case Intrinsic::aarch64_neon_umull:
7823   case Intrinsic::aarch64_neon_pmull:
7824   case Intrinsic::aarch64_neon_sqdmull:
7825     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7826   case Intrinsic::aarch64_neon_sqshl:
7827   case Intrinsic::aarch64_neon_uqshl:
7828   case Intrinsic::aarch64_neon_sqshlu:
7829   case Intrinsic::aarch64_neon_srshl:
7830   case Intrinsic::aarch64_neon_urshl:
7831     return tryCombineShiftImm(IID, N, DAG);
7832   case Intrinsic::aarch64_crc32b:
7833   case Intrinsic::aarch64_crc32cb:
7834     return tryCombineCRC32(0xff, N, DAG);
7835   case Intrinsic::aarch64_crc32h:
7836   case Intrinsic::aarch64_crc32ch:
7837     return tryCombineCRC32(0xffff, N, DAG);
7838   }
7839   return SDValue();
7840 }
7841
7842 static SDValue performExtendCombine(SDNode *N,
7843                                     TargetLowering::DAGCombinerInfo &DCI,
7844                                     SelectionDAG &DAG) {
7845   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7846   // we can convert that DUP into another extract_high (of a bigger DUP), which
7847   // helps the backend to decide that an sabdl2 would be useful, saving a real
7848   // extract_high operation.
7849   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7850       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7851     SDNode *ABDNode = N->getOperand(0).getNode();
7852     unsigned IID = getIntrinsicID(ABDNode);
7853     if (IID == Intrinsic::aarch64_neon_sabd ||
7854         IID == Intrinsic::aarch64_neon_uabd) {
7855       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7856       if (!NewABD.getNode())
7857         return SDValue();
7858
7859       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7860                          NewABD);
7861     }
7862   }
7863
7864   // This is effectively a custom type legalization for AArch64.
7865   //
7866   // Type legalization will split an extend of a small, legal, type to a larger
7867   // illegal type by first splitting the destination type, often creating
7868   // illegal source types, which then get legalized in isel-confusing ways,
7869   // leading to really terrible codegen. E.g.,
7870   //   %result = v8i32 sext v8i8 %value
7871   // becomes
7872   //   %losrc = extract_subreg %value, ...
7873   //   %hisrc = extract_subreg %value, ...
7874   //   %lo = v4i32 sext v4i8 %losrc
7875   //   %hi = v4i32 sext v4i8 %hisrc
7876   // Things go rapidly downhill from there.
7877   //
7878   // For AArch64, the [sz]ext vector instructions can only go up one element
7879   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7880   // take two instructions.
7881   //
7882   // This implies that the most efficient way to do the extend from v8i8
7883   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7884   // the normal splitting to happen for the v8i16->v8i32.
7885
7886   // This is pre-legalization to catch some cases where the default
7887   // type legalization will create ill-tempered code.
7888   if (!DCI.isBeforeLegalizeOps())
7889     return SDValue();
7890
7891   // We're only interested in cleaning things up for non-legal vector types
7892   // here. If both the source and destination are legal, things will just
7893   // work naturally without any fiddling.
7894   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7895   EVT ResVT = N->getValueType(0);
7896   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7897     return SDValue();
7898   // If the vector type isn't a simple VT, it's beyond the scope of what
7899   // we're  worried about here. Let legalization do its thing and hope for
7900   // the best.
7901   SDValue Src = N->getOperand(0);
7902   EVT SrcVT = Src->getValueType(0);
7903   if (!ResVT.isSimple() || !SrcVT.isSimple())
7904     return SDValue();
7905
7906   // If the source VT is a 64-bit vector, we can play games and get the
7907   // better results we want.
7908   if (SrcVT.getSizeInBits() != 64)
7909     return SDValue();
7910
7911   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7912   unsigned ElementCount = SrcVT.getVectorNumElements();
7913   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7914   SDLoc DL(N);
7915   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7916
7917   // Now split the rest of the operation into two halves, each with a 64
7918   // bit source.
7919   EVT LoVT, HiVT;
7920   SDValue Lo, Hi;
7921   unsigned NumElements = ResVT.getVectorNumElements();
7922   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7923   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7924                                  ResVT.getVectorElementType(), NumElements / 2);
7925
7926   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7927                                LoVT.getVectorNumElements());
7928   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7929                    DAG.getConstant(0, DL, MVT::i64));
7930   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7931                    DAG.getConstant(InNVT.getVectorNumElements(), DL, MVT::i64));
7932   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7933   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7934
7935   // Now combine the parts back together so we still have a single result
7936   // like the combiner expects.
7937   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7938 }
7939
7940 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7941 /// value. The load store optimizer pass will merge them to store pair stores.
7942 /// This has better performance than a splat of the scalar followed by a split
7943 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7944 /// followed by an ext.b and two stores.
7945 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7946   SDValue StVal = St->getValue();
7947   EVT VT = StVal.getValueType();
7948
7949   // Don't replace floating point stores, they possibly won't be transformed to
7950   // stp because of the store pair suppress pass.
7951   if (VT.isFloatingPoint())
7952     return SDValue();
7953
7954   // Check for insert vector elements.
7955   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7956     return SDValue();
7957
7958   // We can express a splat as store pair(s) for 2 or 4 elements.
7959   unsigned NumVecElts = VT.getVectorNumElements();
7960   if (NumVecElts != 4 && NumVecElts != 2)
7961     return SDValue();
7962   SDValue SplatVal = StVal.getOperand(1);
7963   unsigned RemainInsertElts = NumVecElts - 1;
7964
7965   // Check that this is a splat.
7966   while (--RemainInsertElts) {
7967     SDValue NextInsertElt = StVal.getOperand(0);
7968     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7969       return SDValue();
7970     if (NextInsertElt.getOperand(1) != SplatVal)
7971       return SDValue();
7972     StVal = NextInsertElt;
7973   }
7974   unsigned OrigAlignment = St->getAlignment();
7975   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7976   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7977
7978   // Create scalar stores. This is at least as good as the code sequence for a
7979   // split unaligned store wich is a dup.s, ext.b, and two stores.
7980   // Most of the time the three stores should be replaced by store pair
7981   // instructions (stp).
7982   SDLoc DL(St);
7983   SDValue BasePtr = St->getBasePtr();
7984   SDValue NewST1 =
7985       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7986                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7987
7988   unsigned Offset = EltOffset;
7989   while (--NumVecElts) {
7990     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7991                                     DAG.getConstant(Offset, DL, MVT::i64));
7992     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7993                           St->getPointerInfo(), St->isVolatile(),
7994                           St->isNonTemporal(), Alignment);
7995     Offset += EltOffset;
7996   }
7997   return NewST1;
7998 }
7999
8000 static SDValue performSTORECombine(SDNode *N,
8001                                    TargetLowering::DAGCombinerInfo &DCI,
8002                                    SelectionDAG &DAG,
8003                                    const AArch64Subtarget *Subtarget) {
8004   if (!DCI.isBeforeLegalize())
8005     return SDValue();
8006
8007   StoreSDNode *S = cast<StoreSDNode>(N);
8008   if (S->isVolatile())
8009     return SDValue();
8010
8011   // Cyclone has bad performance on unaligned 16B stores when crossing line and
8012   // page boundaries. We want to split such stores.
8013   if (!Subtarget->isCyclone())
8014     return SDValue();
8015
8016   // Don't split at Oz.
8017   MachineFunction &MF = DAG.getMachineFunction();
8018   bool IsMinSize = MF.getFunction()->hasFnAttribute(Attribute::MinSize);
8019   if (IsMinSize)
8020     return SDValue();
8021
8022   SDValue StVal = S->getValue();
8023   EVT VT = StVal.getValueType();
8024
8025   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
8026   // those up regresses performance on micro-benchmarks and olden/bh.
8027   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
8028     return SDValue();
8029
8030   // Split unaligned 16B stores. They are terrible for performance.
8031   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
8032   // extensions can use this to mark that it does not want splitting to happen
8033   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
8034   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
8035   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
8036       S->getAlignment() <= 2)
8037     return SDValue();
8038
8039   // If we get a splat of a scalar convert this vector store to a store of
8040   // scalars. They will be merged into store pairs thereby removing two
8041   // instructions.
8042   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
8043   if (ReplacedSplat != SDValue())
8044     return ReplacedSplat;
8045
8046   SDLoc DL(S);
8047   unsigned NumElts = VT.getVectorNumElements() / 2;
8048   // Split VT into two.
8049   EVT HalfVT =
8050       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
8051   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8052                                    DAG.getConstant(0, DL, MVT::i64));
8053   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8054                                    DAG.getConstant(NumElts, DL, MVT::i64));
8055   SDValue BasePtr = S->getBasePtr();
8056   SDValue NewST1 =
8057       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
8058                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
8059   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8060                                   DAG.getConstant(8, DL, MVT::i64));
8061   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
8062                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
8063                       S->getAlignment());
8064 }
8065
8066 /// Target-specific DAG combine function for post-increment LD1 (lane) and
8067 /// post-increment LD1R.
8068 static SDValue performPostLD1Combine(SDNode *N,
8069                                      TargetLowering::DAGCombinerInfo &DCI,
8070                                      bool IsLaneOp) {
8071   if (DCI.isBeforeLegalizeOps())
8072     return SDValue();
8073
8074   SelectionDAG &DAG = DCI.DAG;
8075   EVT VT = N->getValueType(0);
8076
8077   unsigned LoadIdx = IsLaneOp ? 1 : 0;
8078   SDNode *LD = N->getOperand(LoadIdx).getNode();
8079   // If it is not LOAD, can not do such combine.
8080   if (LD->getOpcode() != ISD::LOAD)
8081     return SDValue();
8082
8083   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
8084   EVT MemVT = LoadSDN->getMemoryVT();
8085   // Check if memory operand is the same type as the vector element.
8086   if (MemVT != VT.getVectorElementType())
8087     return SDValue();
8088
8089   // Check if there are other uses. If so, do not combine as it will introduce
8090   // an extra load.
8091   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
8092        ++UI) {
8093     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
8094       continue;
8095     if (*UI != N)
8096       return SDValue();
8097   }
8098
8099   SDValue Addr = LD->getOperand(1);
8100   SDValue Vector = N->getOperand(0);
8101   // Search for a use of the address operand that is an increment.
8102   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
8103        Addr.getNode()->use_end(); UI != UE; ++UI) {
8104     SDNode *User = *UI;
8105     if (User->getOpcode() != ISD::ADD
8106         || UI.getUse().getResNo() != Addr.getResNo())
8107       continue;
8108
8109     // Check that the add is independent of the load.  Otherwise, folding it
8110     // would create a cycle.
8111     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
8112       continue;
8113     // Also check that add is not used in the vector operand.  This would also
8114     // create a cycle.
8115     if (User->isPredecessorOf(Vector.getNode()))
8116       continue;
8117
8118     // If the increment is a constant, it must match the memory ref size.
8119     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8120     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8121       uint32_t IncVal = CInc->getZExtValue();
8122       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
8123       if (IncVal != NumBytes)
8124         continue;
8125       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8126     }
8127
8128     // Finally, check that the vector doesn't depend on the load.
8129     // Again, this would create a cycle.
8130     // The load depending on the vector is fine, as that's the case for the
8131     // LD1*post we'll eventually generate anyway.
8132     if (LoadSDN->isPredecessorOf(Vector.getNode()))
8133       continue;
8134
8135     SmallVector<SDValue, 8> Ops;
8136     Ops.push_back(LD->getOperand(0));  // Chain
8137     if (IsLaneOp) {
8138       Ops.push_back(Vector);           // The vector to be inserted
8139       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
8140     }
8141     Ops.push_back(Addr);
8142     Ops.push_back(Inc);
8143
8144     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
8145     SDVTList SDTys = DAG.getVTList(Tys);
8146     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
8147     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
8148                                            MemVT,
8149                                            LoadSDN->getMemOperand());
8150
8151     // Update the uses.
8152     SmallVector<SDValue, 2> NewResults;
8153     NewResults.push_back(SDValue(LD, 0));             // The result of load
8154     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
8155     DCI.CombineTo(LD, NewResults);
8156     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
8157     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
8158
8159     break;
8160   }
8161   return SDValue();
8162 }
8163
8164 /// Target-specific DAG combine function for NEON load/store intrinsics
8165 /// to merge base address updates.
8166 static SDValue performNEONPostLDSTCombine(SDNode *N,
8167                                           TargetLowering::DAGCombinerInfo &DCI,
8168                                           SelectionDAG &DAG) {
8169   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8170     return SDValue();
8171
8172   unsigned AddrOpIdx = N->getNumOperands() - 1;
8173   SDValue Addr = N->getOperand(AddrOpIdx);
8174
8175   // Search for a use of the address operand that is an increment.
8176   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8177        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8178     SDNode *User = *UI;
8179     if (User->getOpcode() != ISD::ADD ||
8180         UI.getUse().getResNo() != Addr.getResNo())
8181       continue;
8182
8183     // Check that the add is independent of the load/store.  Otherwise, folding
8184     // it would create a cycle.
8185     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8186       continue;
8187
8188     // Find the new opcode for the updating load/store.
8189     bool IsStore = false;
8190     bool IsLaneOp = false;
8191     bool IsDupOp = false;
8192     unsigned NewOpc = 0;
8193     unsigned NumVecs = 0;
8194     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8195     switch (IntNo) {
8196     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8197     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8198       NumVecs = 2; break;
8199     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8200       NumVecs = 3; break;
8201     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8202       NumVecs = 4; break;
8203     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8204       NumVecs = 2; IsStore = true; break;
8205     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8206       NumVecs = 3; IsStore = true; break;
8207     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8208       NumVecs = 4; IsStore = true; break;
8209     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8210       NumVecs = 2; break;
8211     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8212       NumVecs = 3; break;
8213     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8214       NumVecs = 4; break;
8215     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8216       NumVecs = 2; IsStore = true; break;
8217     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8218       NumVecs = 3; IsStore = true; break;
8219     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8220       NumVecs = 4; IsStore = true; break;
8221     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8222       NumVecs = 2; IsDupOp = true; break;
8223     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8224       NumVecs = 3; IsDupOp = true; break;
8225     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8226       NumVecs = 4; IsDupOp = true; break;
8227     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8228       NumVecs = 2; IsLaneOp = true; break;
8229     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8230       NumVecs = 3; IsLaneOp = true; break;
8231     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8232       NumVecs = 4; IsLaneOp = true; break;
8233     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8234       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8235     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8236       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8237     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8238       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8239     }
8240
8241     EVT VecTy;
8242     if (IsStore)
8243       VecTy = N->getOperand(2).getValueType();
8244     else
8245       VecTy = N->getValueType(0);
8246
8247     // If the increment is a constant, it must match the memory ref size.
8248     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8249     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8250       uint32_t IncVal = CInc->getZExtValue();
8251       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8252       if (IsLaneOp || IsDupOp)
8253         NumBytes /= VecTy.getVectorNumElements();
8254       if (IncVal != NumBytes)
8255         continue;
8256       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8257     }
8258     SmallVector<SDValue, 8> Ops;
8259     Ops.push_back(N->getOperand(0)); // Incoming chain
8260     // Load lane and store have vector list as input.
8261     if (IsLaneOp || IsStore)
8262       for (unsigned i = 2; i < AddrOpIdx; ++i)
8263         Ops.push_back(N->getOperand(i));
8264     Ops.push_back(Addr); // Base register
8265     Ops.push_back(Inc);
8266
8267     // Return Types.
8268     EVT Tys[6];
8269     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8270     unsigned n;
8271     for (n = 0; n < NumResultVecs; ++n)
8272       Tys[n] = VecTy;
8273     Tys[n++] = MVT::i64;  // Type of write back register
8274     Tys[n] = MVT::Other;  // Type of the chain
8275     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8276
8277     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8278     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8279                                            MemInt->getMemoryVT(),
8280                                            MemInt->getMemOperand());
8281
8282     // Update the uses.
8283     std::vector<SDValue> NewResults;
8284     for (unsigned i = 0; i < NumResultVecs; ++i) {
8285       NewResults.push_back(SDValue(UpdN.getNode(), i));
8286     }
8287     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8288     DCI.CombineTo(N, NewResults);
8289     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8290
8291     break;
8292   }
8293   return SDValue();
8294 }
8295
8296 // Checks to see if the value is the prescribed width and returns information
8297 // about its extension mode.
8298 static
8299 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8300   ExtType = ISD::NON_EXTLOAD;
8301   switch(V.getNode()->getOpcode()) {
8302   default:
8303     return false;
8304   case ISD::LOAD: {
8305     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8306     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8307        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8308       ExtType = LoadNode->getExtensionType();
8309       return true;
8310     }
8311     return false;
8312   }
8313   case ISD::AssertSext: {
8314     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8315     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8316        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8317       ExtType = ISD::SEXTLOAD;
8318       return true;
8319     }
8320     return false;
8321   }
8322   case ISD::AssertZext: {
8323     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8324     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8325        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8326       ExtType = ISD::ZEXTLOAD;
8327       return true;
8328     }
8329     return false;
8330   }
8331   case ISD::Constant:
8332   case ISD::TargetConstant: {
8333     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8334         1LL << (width - 1))
8335       return true;
8336     return false;
8337   }
8338   }
8339
8340   return true;
8341 }
8342
8343 // This function does a whole lot of voodoo to determine if the tests are
8344 // equivalent without and with a mask. Essentially what happens is that given a
8345 // DAG resembling:
8346 //
8347 //  +-------------+ +-------------+ +-------------+ +-------------+
8348 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8349 //  +-------------+ +-------------+ +-------------+ +-------------+
8350 //           |           |           |               |
8351 //           V           V           |    +----------+
8352 //          +-------------+  +----+  |    |
8353 //          |     ADD     |  |0xff|  |    |
8354 //          +-------------+  +----+  |    |
8355 //                  |           |    |    |
8356 //                  V           V    |    |
8357 //                 +-------------+   |    |
8358 //                 |     AND     |   |    |
8359 //                 +-------------+   |    |
8360 //                      |            |    |
8361 //                      +-----+      |    |
8362 //                            |      |    |
8363 //                            V      V    V
8364 //                           +-------------+
8365 //                           |     CMP     |
8366 //                           +-------------+
8367 //
8368 // The AND node may be safely removed for some combinations of inputs. In
8369 // particular we need to take into account the extension type of the Input,
8370 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8371 // width of the input (this can work for any width inputs, the above graph is
8372 // specific to 8 bits.
8373 //
8374 // The specific equations were worked out by generating output tables for each
8375 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8376 // problem was simplified by working with 4 bit inputs, which means we only
8377 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8378 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8379 // patterns present in both extensions (0,7). For every distinct set of
8380 // AddConstant and CompConstants bit patterns we can consider the masked and
8381 // unmasked versions to be equivalent if the result of this function is true for
8382 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8383 //
8384 //   sub      w8, w0, w1
8385 //   and      w10, w8, #0x0f
8386 //   cmp      w8, w2
8387 //   cset     w9, AArch64CC
8388 //   cmp      w10, w2
8389 //   cset     w11, AArch64CC
8390 //   cmp      w9, w11
8391 //   cset     w0, eq
8392 //   ret
8393 //
8394 // Since the above function shows when the outputs are equivalent it defines
8395 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8396 // would be expensive to run during compiles. The equations below were written
8397 // in a test harness that confirmed they gave equivalent outputs to the above
8398 // for all inputs function, so they can be used determine if the removal is
8399 // legal instead.
8400 //
8401 // isEquivalentMaskless() is the code for testing if the AND can be removed
8402 // factored out of the DAG recognition as the DAG can take several forms.
8403
8404 static
8405 bool isEquivalentMaskless(unsigned CC, unsigned width,
8406                           ISD::LoadExtType ExtType, signed AddConstant,
8407                           signed CompConstant) {
8408   // By being careful about our equations and only writing the in term
8409   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8410   // make them generally applicable to all bit widths.
8411   signed MaxUInt = (1 << width);
8412
8413   // For the purposes of these comparisons sign extending the type is
8414   // equivalent to zero extending the add and displacing it by half the integer
8415   // width. Provided we are careful and make sure our equations are valid over
8416   // the whole range we can just adjust the input and avoid writing equations
8417   // for sign extended inputs.
8418   if (ExtType == ISD::SEXTLOAD)
8419     AddConstant -= (1 << (width-1));
8420
8421   switch(CC) {
8422   case AArch64CC::LE:
8423   case AArch64CC::GT: {
8424     if ((AddConstant == 0) ||
8425         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8426         (AddConstant >= 0 && CompConstant < 0) ||
8427         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8428       return true;
8429   } break;
8430   case AArch64CC::LT:
8431   case AArch64CC::GE: {
8432     if ((AddConstant == 0) ||
8433         (AddConstant >= 0 && CompConstant <= 0) ||
8434         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8435       return true;
8436   } break;
8437   case AArch64CC::HI:
8438   case AArch64CC::LS: {
8439     if ((AddConstant >= 0 && CompConstant < 0) ||
8440        (AddConstant <= 0 && CompConstant >= -1 &&
8441         CompConstant < AddConstant + MaxUInt))
8442       return true;
8443   } break;
8444   case AArch64CC::PL:
8445   case AArch64CC::MI: {
8446     if ((AddConstant == 0) ||
8447         (AddConstant > 0 && CompConstant <= 0) ||
8448         (AddConstant < 0 && CompConstant <= AddConstant))
8449       return true;
8450   } break;
8451   case AArch64CC::LO:
8452   case AArch64CC::HS: {
8453     if ((AddConstant >= 0 && CompConstant <= 0) ||
8454         (AddConstant <= 0 && CompConstant >= 0 &&
8455          CompConstant <= AddConstant + MaxUInt))
8456       return true;
8457   } break;
8458   case AArch64CC::EQ:
8459   case AArch64CC::NE: {
8460     if ((AddConstant > 0 && CompConstant < 0) ||
8461         (AddConstant < 0 && CompConstant >= 0 &&
8462          CompConstant < AddConstant + MaxUInt) ||
8463         (AddConstant >= 0 && CompConstant >= 0 &&
8464          CompConstant >= AddConstant) ||
8465         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8466
8467       return true;
8468   } break;
8469   case AArch64CC::VS:
8470   case AArch64CC::VC:
8471   case AArch64CC::AL:
8472   case AArch64CC::NV:
8473     return true;
8474   case AArch64CC::Invalid:
8475     break;
8476   }
8477
8478   return false;
8479 }
8480
8481 static
8482 SDValue performCONDCombine(SDNode *N,
8483                            TargetLowering::DAGCombinerInfo &DCI,
8484                            SelectionDAG &DAG, unsigned CCIndex,
8485                            unsigned CmpIndex) {
8486   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8487   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8488   unsigned CondOpcode = SubsNode->getOpcode();
8489
8490   if (CondOpcode != AArch64ISD::SUBS)
8491     return SDValue();
8492
8493   // There is a SUBS feeding this condition. Is it fed by a mask we can
8494   // use?
8495
8496   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8497   unsigned MaskBits = 0;
8498
8499   if (AndNode->getOpcode() != ISD::AND)
8500     return SDValue();
8501
8502   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8503     uint32_t CNV = CN->getZExtValue();
8504     if (CNV == 255)
8505       MaskBits = 8;
8506     else if (CNV == 65535)
8507       MaskBits = 16;
8508   }
8509
8510   if (!MaskBits)
8511     return SDValue();
8512
8513   SDValue AddValue = AndNode->getOperand(0);
8514
8515   if (AddValue.getOpcode() != ISD::ADD)
8516     return SDValue();
8517
8518   // The basic dag structure is correct, grab the inputs and validate them.
8519
8520   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8521   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8522   SDValue SubsInputValue = SubsNode->getOperand(1);
8523
8524   // The mask is present and the provenance of all the values is a smaller type,
8525   // lets see if the mask is superfluous.
8526
8527   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8528       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8529     return SDValue();
8530
8531   ISD::LoadExtType ExtType;
8532
8533   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8534       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8535       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8536     return SDValue();
8537
8538   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8539                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8540                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8541     return SDValue();
8542
8543   // The AND is not necessary, remove it.
8544
8545   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8546                                SubsNode->getValueType(1));
8547   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8548
8549   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8550   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8551
8552   return SDValue(N, 0);
8553 }
8554
8555 // Optimize compare with zero and branch.
8556 static SDValue performBRCONDCombine(SDNode *N,
8557                                     TargetLowering::DAGCombinerInfo &DCI,
8558                                     SelectionDAG &DAG) {
8559   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8560   if (NV.getNode())
8561     N = NV.getNode();
8562   SDValue Chain = N->getOperand(0);
8563   SDValue Dest = N->getOperand(1);
8564   SDValue CCVal = N->getOperand(2);
8565   SDValue Cmp = N->getOperand(3);
8566
8567   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8568   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8569   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8570     return SDValue();
8571
8572   unsigned CmpOpc = Cmp.getOpcode();
8573   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8574     return SDValue();
8575
8576   // Only attempt folding if there is only one use of the flag and no use of the
8577   // value.
8578   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8579     return SDValue();
8580
8581   SDValue LHS = Cmp.getOperand(0);
8582   SDValue RHS = Cmp.getOperand(1);
8583
8584   assert(LHS.getValueType() == RHS.getValueType() &&
8585          "Expected the value type to be the same for both operands!");
8586   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8587     return SDValue();
8588
8589   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8590     std::swap(LHS, RHS);
8591
8592   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8593     return SDValue();
8594
8595   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8596       LHS.getOpcode() == ISD::SRL)
8597     return SDValue();
8598
8599   // Fold the compare into the branch instruction.
8600   SDValue BR;
8601   if (CC == AArch64CC::EQ)
8602     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8603   else
8604     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8605
8606   // Do not add new nodes to DAG combiner worklist.
8607   DCI.CombineTo(N, BR, false);
8608
8609   return SDValue();
8610 }
8611
8612 // vselect (v1i1 setcc) ->
8613 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8614 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8615 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8616 // such VSELECT.
8617 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8618   SDValue N0 = N->getOperand(0);
8619   EVT CCVT = N0.getValueType();
8620
8621   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8622       CCVT.getVectorElementType() != MVT::i1)
8623     return SDValue();
8624
8625   EVT ResVT = N->getValueType(0);
8626   EVT CmpVT = N0.getOperand(0).getValueType();
8627   // Only combine when the result type is of the same size as the compared
8628   // operands.
8629   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8630     return SDValue();
8631
8632   SDValue IfTrue = N->getOperand(1);
8633   SDValue IfFalse = N->getOperand(2);
8634   SDValue SetCC =
8635       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8636                    N0.getOperand(0), N0.getOperand(1),
8637                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8638   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8639                      IfTrue, IfFalse);
8640 }
8641
8642 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8643 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8644 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8645 /// with a vector one followed by a DUP shuffle on the result.
8646 static SDValue performSelectCombine(SDNode *N,
8647                                     TargetLowering::DAGCombinerInfo &DCI) {
8648   SelectionDAG &DAG = DCI.DAG;
8649   SDValue N0 = N->getOperand(0);
8650   EVT ResVT = N->getValueType(0);
8651
8652   if (N0.getOpcode() != ISD::SETCC)
8653     return SDValue();
8654
8655   // Make sure the SETCC result is either i1 (initial DAG), or i32, the lowered
8656   // scalar SetCCResultType. We also don't expect vectors, because we assume
8657   // that selects fed by vector SETCCs are canonicalized to VSELECT.
8658   assert((N0.getValueType() == MVT::i1 || N0.getValueType() == MVT::i32) &&
8659          "Scalar-SETCC feeding SELECT has unexpected result type!");
8660
8661   // If NumMaskElts == 0, the comparison is larger than select result. The
8662   // largest real NEON comparison is 64-bits per lane, which means the result is
8663   // at most 32-bits and an illegal vector. Just bail out for now.
8664   EVT SrcVT = N0.getOperand(0).getValueType();
8665
8666   // Don't try to do this optimization when the setcc itself has i1 operands.
8667   // There are no legal vectors of i1, so this would be pointless.
8668   if (SrcVT == MVT::i1)
8669     return SDValue();
8670
8671   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8672   if (!ResVT.isVector() || NumMaskElts == 0)
8673     return SDValue();
8674
8675   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8676   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8677
8678   // Also bail out if the vector CCVT isn't the same size as ResVT.
8679   // This can happen if the SETCC operand size doesn't divide the ResVT size
8680   // (e.g., f64 vs v3f32).
8681   if (CCVT.getSizeInBits() != ResVT.getSizeInBits())
8682     return SDValue();
8683
8684   // Make sure we didn't create illegal types, if we're not supposed to.
8685   assert(DCI.isBeforeLegalize() ||
8686          DAG.getTargetLoweringInfo().isTypeLegal(SrcVT));
8687
8688   // First perform a vector comparison, where lane 0 is the one we're interested
8689   // in.
8690   SDLoc DL(N0);
8691   SDValue LHS =
8692       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8693   SDValue RHS =
8694       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8695   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8696
8697   // Now duplicate the comparison mask we want across all other lanes.
8698   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8699   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8700   Mask = DAG.getNode(ISD::BITCAST, DL,
8701                      ResVT.changeVectorElementTypeToInteger(), Mask);
8702
8703   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8704 }
8705
8706 /// performSelectCCCombine - Target-specific DAG combining for ISD::SELECT_CC
8707 /// to match FMIN/FMAX patterns.
8708 static SDValue performSelectCCCombine(SDNode *N, SelectionDAG &DAG) {
8709   // Try to use FMIN/FMAX instructions for FP selects like "x < y ? x : y".
8710   // Unless the NoNaNsFPMath option is set, be careful about NaNs:
8711   // vmax/vmin return NaN if either operand is a NaN;
8712   // only do the transformation when it matches that behavior.
8713
8714   SDValue CondLHS = N->getOperand(0);
8715   SDValue CondRHS = N->getOperand(1);
8716   SDValue LHS = N->getOperand(2);
8717   SDValue RHS = N->getOperand(3);
8718   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
8719
8720   unsigned Opcode;
8721   bool IsReversed;
8722   if (selectCCOpsAreFMaxCompatible(CondLHS, LHS) &&
8723       selectCCOpsAreFMaxCompatible(CondRHS, RHS)) {
8724     IsReversed = false; // x CC y ? x : y
8725   } else if (selectCCOpsAreFMaxCompatible(CondRHS, LHS) &&
8726              selectCCOpsAreFMaxCompatible(CondLHS, RHS)) {
8727     IsReversed = true ; // x CC y ? y : x
8728   } else {
8729     return SDValue();
8730   }
8731
8732   bool IsUnordered = false, IsOrEqual;
8733   switch (CC) {
8734   default:
8735     return SDValue();
8736   case ISD::SETULT:
8737   case ISD::SETULE:
8738     IsUnordered = true;
8739   case ISD::SETOLT:
8740   case ISD::SETOLE:
8741   case ISD::SETLT:
8742   case ISD::SETLE:
8743     IsOrEqual = (CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE);
8744     Opcode = IsReversed ? AArch64ISD::FMAX : AArch64ISD::FMIN;
8745     break;
8746
8747   case ISD::SETUGT:
8748   case ISD::SETUGE:
8749     IsUnordered = true;
8750   case ISD::SETOGT:
8751   case ISD::SETOGE:
8752   case ISD::SETGT:
8753   case ISD::SETGE:
8754     IsOrEqual = (CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE);
8755     Opcode = IsReversed ? AArch64ISD::FMIN : AArch64ISD::FMAX;
8756     break;
8757   }
8758
8759   // If LHS is NaN, an ordered comparison will be false and the result will be
8760   // the RHS, but FMIN(NaN, RHS) = FMAX(NaN, RHS) = NaN. Avoid this by checking
8761   // that LHS != NaN. Likewise, for unordered comparisons, check for RHS != NaN.
8762   if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
8763     return SDValue();
8764
8765   // For xxx-or-equal comparisons, "+0 <= -0" and "-0 >= +0" will both be true,
8766   // but FMIN will return -0, and FMAX will return +0. So FMIN/FMAX can only be
8767   // used for unsafe math or if one of the operands is known to be nonzero.
8768   if (IsOrEqual && !DAG.getTarget().Options.UnsafeFPMath &&
8769       !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8770     return SDValue();
8771
8772   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
8773 }
8774
8775 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8776                                                  DAGCombinerInfo &DCI) const {
8777   SelectionDAG &DAG = DCI.DAG;
8778   switch (N->getOpcode()) {
8779   default:
8780     break;
8781   case ISD::ADD:
8782   case ISD::SUB:
8783     return performAddSubLongCombine(N, DCI, DAG);
8784   case ISD::XOR:
8785     return performXorCombine(N, DAG, DCI, Subtarget);
8786   case ISD::MUL:
8787     return performMulCombine(N, DAG, DCI, Subtarget);
8788   case ISD::SINT_TO_FP:
8789   case ISD::UINT_TO_FP:
8790     return performIntToFpCombine(N, DAG, Subtarget);
8791   case ISD::OR:
8792     return performORCombine(N, DCI, Subtarget);
8793   case ISD::INTRINSIC_WO_CHAIN:
8794     return performIntrinsicCombine(N, DCI, Subtarget);
8795   case ISD::ANY_EXTEND:
8796   case ISD::ZERO_EXTEND:
8797   case ISD::SIGN_EXTEND:
8798     return performExtendCombine(N, DCI, DAG);
8799   case ISD::BITCAST:
8800     return performBitcastCombine(N, DCI, DAG);
8801   case ISD::CONCAT_VECTORS:
8802     return performConcatVectorsCombine(N, DCI, DAG);
8803   case ISD::SELECT:
8804     return performSelectCombine(N, DCI);
8805   case ISD::VSELECT:
8806     return performVSelectCombine(N, DCI.DAG);
8807   case ISD::SELECT_CC:
8808     return performSelectCCCombine(N, DCI.DAG);
8809   case ISD::STORE:
8810     return performSTORECombine(N, DCI, DAG, Subtarget);
8811   case AArch64ISD::BRCOND:
8812     return performBRCONDCombine(N, DCI, DAG);
8813   case AArch64ISD::CSEL:
8814     return performCONDCombine(N, DCI, DAG, 2, 3);
8815   case AArch64ISD::DUP:
8816     return performPostLD1Combine(N, DCI, false);
8817   case ISD::INSERT_VECTOR_ELT:
8818     return performPostLD1Combine(N, DCI, true);
8819   case ISD::INTRINSIC_VOID:
8820   case ISD::INTRINSIC_W_CHAIN:
8821     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8822     case Intrinsic::aarch64_neon_ld2:
8823     case Intrinsic::aarch64_neon_ld3:
8824     case Intrinsic::aarch64_neon_ld4:
8825     case Intrinsic::aarch64_neon_ld1x2:
8826     case Intrinsic::aarch64_neon_ld1x3:
8827     case Intrinsic::aarch64_neon_ld1x4:
8828     case Intrinsic::aarch64_neon_ld2lane:
8829     case Intrinsic::aarch64_neon_ld3lane:
8830     case Intrinsic::aarch64_neon_ld4lane:
8831     case Intrinsic::aarch64_neon_ld2r:
8832     case Intrinsic::aarch64_neon_ld3r:
8833     case Intrinsic::aarch64_neon_ld4r:
8834     case Intrinsic::aarch64_neon_st2:
8835     case Intrinsic::aarch64_neon_st3:
8836     case Intrinsic::aarch64_neon_st4:
8837     case Intrinsic::aarch64_neon_st1x2:
8838     case Intrinsic::aarch64_neon_st1x3:
8839     case Intrinsic::aarch64_neon_st1x4:
8840     case Intrinsic::aarch64_neon_st2lane:
8841     case Intrinsic::aarch64_neon_st3lane:
8842     case Intrinsic::aarch64_neon_st4lane:
8843       return performNEONPostLDSTCombine(N, DCI, DAG);
8844     default:
8845       break;
8846     }
8847   }
8848   return SDValue();
8849 }
8850
8851 // Check if the return value is used as only a return value, as otherwise
8852 // we can't perform a tail-call. In particular, we need to check for
8853 // target ISD nodes that are returns and any other "odd" constructs
8854 // that the generic analysis code won't necessarily catch.
8855 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8856                                                SDValue &Chain) const {
8857   if (N->getNumValues() != 1)
8858     return false;
8859   if (!N->hasNUsesOfValue(1, 0))
8860     return false;
8861
8862   SDValue TCChain = Chain;
8863   SDNode *Copy = *N->use_begin();
8864   if (Copy->getOpcode() == ISD::CopyToReg) {
8865     // If the copy has a glue operand, we conservatively assume it isn't safe to
8866     // perform a tail call.
8867     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8868         MVT::Glue)
8869       return false;
8870     TCChain = Copy->getOperand(0);
8871   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8872     return false;
8873
8874   bool HasRet = false;
8875   for (SDNode *Node : Copy->uses()) {
8876     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8877       return false;
8878     HasRet = true;
8879   }
8880
8881   if (!HasRet)
8882     return false;
8883
8884   Chain = TCChain;
8885   return true;
8886 }
8887
8888 // Return whether the an instruction can potentially be optimized to a tail
8889 // call. This will cause the optimizers to attempt to move, or duplicate,
8890 // return instructions to help enable tail call optimizations for this
8891 // instruction.
8892 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8893   if (!CI->isTailCall())
8894     return false;
8895
8896   return true;
8897 }
8898
8899 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8900                                                    SDValue &Offset,
8901                                                    ISD::MemIndexedMode &AM,
8902                                                    bool &IsInc,
8903                                                    SelectionDAG &DAG) const {
8904   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8905     return false;
8906
8907   Base = Op->getOperand(0);
8908   // All of the indexed addressing mode instructions take a signed
8909   // 9 bit immediate offset.
8910   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8911     int64_t RHSC = (int64_t)RHS->getZExtValue();
8912     if (RHSC >= 256 || RHSC <= -256)
8913       return false;
8914     IsInc = (Op->getOpcode() == ISD::ADD);
8915     Offset = Op->getOperand(1);
8916     return true;
8917   }
8918   return false;
8919 }
8920
8921 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8922                                                       SDValue &Offset,
8923                                                       ISD::MemIndexedMode &AM,
8924                                                       SelectionDAG &DAG) const {
8925   EVT VT;
8926   SDValue Ptr;
8927   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8928     VT = LD->getMemoryVT();
8929     Ptr = LD->getBasePtr();
8930   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8931     VT = ST->getMemoryVT();
8932     Ptr = ST->getBasePtr();
8933   } else
8934     return false;
8935
8936   bool IsInc;
8937   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8938     return false;
8939   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8940   return true;
8941 }
8942
8943 bool AArch64TargetLowering::getPostIndexedAddressParts(
8944     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8945     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8946   EVT VT;
8947   SDValue Ptr;
8948   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8949     VT = LD->getMemoryVT();
8950     Ptr = LD->getBasePtr();
8951   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8952     VT = ST->getMemoryVT();
8953     Ptr = ST->getBasePtr();
8954   } else
8955     return false;
8956
8957   bool IsInc;
8958   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8959     return false;
8960   // Post-indexing updates the base, so it's not a valid transform
8961   // if that's not the same as the load's pointer.
8962   if (Ptr != Base)
8963     return false;
8964   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8965   return true;
8966 }
8967
8968 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8969                                   SelectionDAG &DAG) {
8970   SDLoc DL(N);
8971   SDValue Op = N->getOperand(0);
8972
8973   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8974     return;
8975
8976   Op = SDValue(
8977       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8978                          DAG.getUNDEF(MVT::i32), Op,
8979                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
8980       0);
8981   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8982   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8983 }
8984
8985 void AArch64TargetLowering::ReplaceNodeResults(
8986     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8987   switch (N->getOpcode()) {
8988   default:
8989     llvm_unreachable("Don't know how to custom expand this");
8990   case ISD::BITCAST:
8991     ReplaceBITCASTResults(N, Results, DAG);
8992     return;
8993   case ISD::FP_TO_UINT:
8994   case ISD::FP_TO_SINT:
8995     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8996     // Let normal code take care of it by not adding anything to Results.
8997     return;
8998   }
8999 }
9000
9001 bool AArch64TargetLowering::useLoadStackGuardNode() const {
9002   return true;
9003 }
9004
9005 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
9006   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
9007   // reciprocal if there are three or more FDIVs.
9008   return NumUsers > 2;
9009 }
9010
9011 TargetLoweringBase::LegalizeTypeAction
9012 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
9013   MVT SVT = VT.getSimpleVT();
9014   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
9015   // v4i16, v2i32 instead of to promote.
9016   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
9017       || SVT == MVT::v1f32)
9018     return TypeWidenVector;
9019
9020   return TargetLoweringBase::getPreferredVectorAction(VT);
9021 }
9022
9023 // Loads and stores less than 128-bits are already atomic; ones above that
9024 // are doomed anyway, so defer to the default libcall and blame the OS when
9025 // things go wrong.
9026 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
9027   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
9028   return Size == 128;
9029 }
9030
9031 // Loads and stores less than 128-bits are already atomic; ones above that
9032 // are doomed anyway, so defer to the default libcall and blame the OS when
9033 // things go wrong.
9034 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
9035   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
9036   return Size == 128;
9037 }
9038
9039 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
9040 TargetLoweringBase::AtomicRMWExpansionKind
9041 AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
9042   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
9043   return Size <= 128 ? AtomicRMWExpansionKind::LLSC
9044                      : AtomicRMWExpansionKind::None;
9045 }
9046
9047 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
9048   return true;
9049 }
9050
9051 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
9052                                              AtomicOrdering Ord) const {
9053   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9054   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
9055   bool IsAcquire = isAtLeastAcquire(Ord);
9056
9057   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
9058   // intrinsic must return {i64, i64} and we have to recombine them into a
9059   // single i128 here.
9060   if (ValTy->getPrimitiveSizeInBits() == 128) {
9061     Intrinsic::ID Int =
9062         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
9063     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
9064
9065     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9066     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
9067
9068     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
9069     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
9070     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
9071     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
9072     return Builder.CreateOr(
9073         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
9074   }
9075
9076   Type *Tys[] = { Addr->getType() };
9077   Intrinsic::ID Int =
9078       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
9079   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
9080
9081   return Builder.CreateTruncOrBitCast(
9082       Builder.CreateCall(Ldxr, Addr),
9083       cast<PointerType>(Addr->getType())->getElementType());
9084 }
9085
9086 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
9087                                                    Value *Val, Value *Addr,
9088                                                    AtomicOrdering Ord) const {
9089   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9090   bool IsRelease = isAtLeastRelease(Ord);
9091
9092   // Since the intrinsics must have legal type, the i128 intrinsics take two
9093   // parameters: "i64, i64". We must marshal Val into the appropriate form
9094   // before the call.
9095   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
9096     Intrinsic::ID Int =
9097         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
9098     Function *Stxr = Intrinsic::getDeclaration(M, Int);
9099     Type *Int64Ty = Type::getInt64Ty(M->getContext());
9100
9101     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
9102     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
9103     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9104     return Builder.CreateCall(Stxr, {Lo, Hi, Addr});
9105   }
9106
9107   Intrinsic::ID Int =
9108       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
9109   Type *Tys[] = { Addr->getType() };
9110   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
9111
9112   return Builder.CreateCall(Stxr,
9113                             {Builder.CreateZExtOrBitCast(
9114                                  Val, Stxr->getFunctionType()->getParamType(0)),
9115                              Addr});
9116 }
9117
9118 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
9119     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
9120   return Ty->isArrayTy();
9121 }