lib/Target/AArch64/AArch64FastISel.cpp

   1 //===-- AArch6464FastISel.cpp - AArch64 FastISel implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the AArch64-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // AArch64GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AArch64.h"
  17 #include "AArch64CallingConvention.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/Analysis/BranchProbabilityInfo.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/IR/CallingConv.h"
  30 #include "llvm/IR/DataLayout.h"
  31 #include "llvm/IR/DerivedTypes.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/GetElementPtrTypeIterator.h"
  34 #include "llvm/IR/GlobalAlias.h"
  35 #include "llvm/IR/GlobalVariable.h"
  36 #include "llvm/IR/Instructions.h"
  37 #include "llvm/IR/IntrinsicInst.h"
  38 #include "llvm/IR/Operator.h"
  39 #include "llvm/MC/MCSymbol.h"
  40 #include "llvm/Support/CommandLine.h"
  41 using namespace llvm;
  42
  43 namespace {
  44
  45 class AArch64FastISel final : public FastISel {
  46   class Address {
  47   public:
  48     typedef enum {
  49       RegBase,
  50       FrameIndexBase
  51     } BaseKind;
  52
  53   private:
  54     BaseKind Kind;
  55     AArch64_AM::ShiftExtendType ExtType;
  56     union {
  57       unsigned Reg;
  58       int FI;
  59     } Base;
  60     unsigned OffsetReg;
  61     unsigned Shift;
  62     int64_t Offset;
  63     const GlobalValue *GV;
  64
  65   public:
  66     Address() : Kind(RegBase), ExtType(AArch64_AM::InvalidShiftExtend),
  67       OffsetReg(0), Shift(0), Offset(0), GV(nullptr) { Base.Reg = 0; }
  68     void setKind(BaseKind K) { Kind = K; }
  69     BaseKind getKind() const { return Kind; }
  70     void setExtendType(AArch64_AM::ShiftExtendType E) { ExtType = E; }
  71     AArch64_AM::ShiftExtendType getExtendType() const { return ExtType; }
  72     bool isRegBase() const { return Kind == RegBase; }
  73     bool isFIBase() const { return Kind == FrameIndexBase; }
  74     void setReg(unsigned Reg) {
  75       assert(isRegBase() && "Invalid base register access!");
  76       Base.Reg = Reg;
  77     }
  78     unsigned getReg() const {
  79       assert(isRegBase() && "Invalid base register access!");
  80       return Base.Reg;
  81     }
  82     void setOffsetReg(unsigned Reg) {
  83       OffsetReg = Reg;
  84     }
  85     unsigned getOffsetReg() const {
  86       return OffsetReg;
  87     }
  88     void setFI(unsigned FI) {
  89       assert(isFIBase() && "Invalid base frame index  access!");
  90       Base.FI = FI;
  91     }
  92     unsigned getFI() const {
  93       assert(isFIBase() && "Invalid base frame index access!");
  94       return Base.FI;
  95     }
  96     void setOffset(int64_t O) { Offset = O; }
  97     int64_t getOffset() { return Offset; }
  98     void setShift(unsigned S) { Shift = S; }
  99     unsigned getShift() { return Shift; }
 100
 101     void setGlobalValue(const GlobalValue *G) { GV = G; }
 102     const GlobalValue *getGlobalValue() { return GV; }
 103   };
 104
 105   /// Subtarget - Keep a pointer to the AArch64Subtarget around so that we can
 106   /// make the right decision when generating code for different targets.
 107   const AArch64Subtarget *Subtarget;
 108   LLVMContext *Context;
 109
 110   bool fastLowerArguments() override;
 111   bool fastLowerCall(CallLoweringInfo &CLI) override;
 112   bool fastLowerIntrinsicCall(const IntrinsicInst *II) override;
 113
 114 private:
 115   // Selection routines.
 116   bool selectAddSub(const Instruction *I);
 117   bool selectLogicalOp(const Instruction *I);
 118   bool selectLoad(const Instruction *I);
 119   bool selectStore(const Instruction *I);
 120   bool selectBranch(const Instruction *I);
 121   bool selectIndirectBr(const Instruction *I);
 122   bool selectCmp(const Instruction *I);
 123   bool selectSelect(const Instruction *I);
 124   bool selectFPExt(const Instruction *I);
 125   bool selectFPTrunc(const Instruction *I);
 126   bool selectFPToInt(const Instruction *I, bool Signed);
 127   bool selectIntToFP(const Instruction *I, bool Signed);
 128   bool selectRem(const Instruction *I, unsigned ISDOpcode);
 129   bool selectRet(const Instruction *I);
 130   bool selectTrunc(const Instruction *I);
 131   bool selectIntExt(const Instruction *I);
 132   bool selectMul(const Instruction *I);
 133   bool selectShift(const Instruction *I);
 134   bool selectBitCast(const Instruction *I);
 135   bool selectFRem(const Instruction *I);
 136   bool selectSDiv(const Instruction *I);
 137   bool selectGetElementPtr(const Instruction *I);
 138
 139   // Utility helper routines.
 140   bool isTypeLegal(Type *Ty, MVT &VT);
 141   bool isTypeSupported(Type *Ty, MVT &VT, bool IsVectorAllowed = false);
 142   bool isValueAvailable(const Value *V) const;
 143   bool computeAddress(const Value *Obj, Address &Addr, Type *Ty = nullptr);
 144   bool computeCallAddress(const Value *V, Address &Addr);
 145   bool simplifyAddress(Address &Addr, MVT VT);
 146   void addLoadStoreOperands(Address &Addr, const MachineInstrBuilder &MIB,
 147                             unsigned Flags, unsigned ScaleFactor,
 148                             MachineMemOperand *MMO);
 149   bool isMemCpySmall(uint64_t Len, unsigned Alignment);
 150   bool tryEmitSmallMemCpy(Address Dest, Address Src, uint64_t Len,
 151                           unsigned Alignment);
 152   bool foldXALUIntrinsic(AArch64CC::CondCode &CC, const Instruction *I,
 153                          const Value *Cond);
 154   bool optimizeIntExtLoad(const Instruction *I, MVT RetVT, MVT SrcVT);
 155   bool optimizeSelect(const SelectInst *SI);
 156   std::pair<unsigned, bool> getRegForGEPIndex(const Value *Idx);
 157
 158   // Emit helper routines.
 159   unsigned emitAddSub(bool UseAdd, MVT RetVT, const Value *LHS,
 160                       const Value *RHS, bool SetFlags = false,
 161                       bool WantResult = true,  bool IsZExt = false);
 162   unsigned emitAddSub_rr(bool UseAdd, MVT RetVT, unsigned LHSReg,
 163                          bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 164                          bool SetFlags = false, bool WantResult = true);
 165   unsigned emitAddSub_ri(bool UseAdd, MVT RetVT, unsigned LHSReg,
 166                          bool LHSIsKill, uint64_t Imm, bool SetFlags = false,
 167                          bool WantResult = true);
 168   unsigned emitAddSub_rs(bool UseAdd, MVT RetVT, unsigned LHSReg,
 169                          bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 170                          AArch64_AM::ShiftExtendType ShiftType,
 171                          uint64_t ShiftImm, bool SetFlags = false,
 172                          bool WantResult = true);
 173   unsigned emitAddSub_rx(bool UseAdd, MVT RetVT, unsigned LHSReg,
 174                          bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 175                           AArch64_AM::ShiftExtendType ExtType,
 176                           uint64_t ShiftImm, bool SetFlags = false,
 177                          bool WantResult = true);
 178
 179   // Emit functions.
 180   bool emitCompareAndBranch(const BranchInst *BI);
 181   bool emitCmp(const Value *LHS, const Value *RHS, bool IsZExt);
 182   bool emitICmp(MVT RetVT, const Value *LHS, const Value *RHS, bool IsZExt);
 183   bool emitICmp_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill, uint64_t Imm);
 184   bool emitFCmp(MVT RetVT, const Value *LHS, const Value *RHS);
 185   unsigned emitLoad(MVT VT, MVT ResultVT, Address Addr, bool WantZExt = true,
 186                     MachineMemOperand *MMO = nullptr);
 187   bool emitStore(MVT VT, unsigned SrcReg, Address Addr,
 188                  MachineMemOperand *MMO = nullptr);
 189   unsigned emitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT, bool isZExt);
 190   unsigned emiti1Ext(unsigned SrcReg, MVT DestVT, bool isZExt);
 191   unsigned emitAdd(MVT RetVT, const Value *LHS, const Value *RHS,
 192                    bool SetFlags = false, bool WantResult = true,
 193                    bool IsZExt = false);
 194   unsigned emitAdd_ri_(MVT VT, unsigned Op0, bool Op0IsKill, int64_t Imm);
 195   unsigned emitSub(MVT RetVT, const Value *LHS, const Value *RHS,
 196                    bool SetFlags = false, bool WantResult = true,
 197                    bool IsZExt = false);
 198   unsigned emitSubs_rr(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
 199                        unsigned RHSReg, bool RHSIsKill, bool WantResult = true);
 200   unsigned emitSubs_rs(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
 201                        unsigned RHSReg, bool RHSIsKill,
 202                        AArch64_AM::ShiftExtendType ShiftType, uint64_t ShiftImm,
 203                        bool WantResult = true);
 204   unsigned emitLogicalOp(unsigned ISDOpc, MVT RetVT, const Value *LHS,
 205                          const Value *RHS);
 206   unsigned emitLogicalOp_ri(unsigned ISDOpc, MVT RetVT, unsigned LHSReg,
 207                             bool LHSIsKill, uint64_t Imm);
 208   unsigned emitLogicalOp_rs(unsigned ISDOpc, MVT RetVT, unsigned LHSReg,
 209                             bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 210                             uint64_t ShiftImm);
 211   unsigned emitAnd_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill, uint64_t Imm);
 212   unsigned emitMul_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 213                       unsigned Op1, bool Op1IsKill);
 214   unsigned emitSMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 215                         unsigned Op1, bool Op1IsKill);
 216   unsigned emitUMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 217                         unsigned Op1, bool Op1IsKill);
 218   unsigned emitLSL_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
 219                       unsigned Op1Reg, bool Op1IsKill);
 220   unsigned emitLSL_ri(MVT RetVT, MVT SrcVT, unsigned Op0Reg, bool Op0IsKill,
 221                       uint64_t Imm, bool IsZExt = true);
 222   unsigned emitLSR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
 223                       unsigned Op1Reg, bool Op1IsKill);
 224   unsigned emitLSR_ri(MVT RetVT, MVT SrcVT, unsigned Op0Reg, bool Op0IsKill,
 225                       uint64_t Imm, bool IsZExt = true);
 226   unsigned emitASR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
 227                       unsigned Op1Reg, bool Op1IsKill);
 228   unsigned emitASR_ri(MVT RetVT, MVT SrcVT, unsigned Op0Reg, bool Op0IsKill,
 229                       uint64_t Imm, bool IsZExt = false);
 230
 231   unsigned materializeInt(const ConstantInt *CI, MVT VT);
 232   unsigned materializeFP(const ConstantFP *CFP, MVT VT);
 233   unsigned materializeGV(const GlobalValue *GV);
 234
 235   // Call handling routines.
 236 private:
 237   CCAssignFn *CCAssignFnForCall(CallingConv::ID CC) const;
 238   bool processCallArgs(CallLoweringInfo &CLI, SmallVectorImpl<MVT> &ArgVTs,
 239                        unsigned &NumBytes);
 240   bool finishCall(CallLoweringInfo &CLI, MVT RetVT, unsigned NumBytes);
 241
 242 public:
 243   // Backend specific FastISel code.
 244   unsigned fastMaterializeAlloca(const AllocaInst *AI) override;
 245   unsigned fastMaterializeConstant(const Constant *C) override;
 246   unsigned fastMaterializeFloatZero(const ConstantFP* CF) override;
 247
 248   explicit AArch64FastISel(FunctionLoweringInfo &FuncInfo,
 249                            const TargetLibraryInfo *LibInfo)
 250       : FastISel(FuncInfo, LibInfo, /*SkipTargetIndependentISel=*/true) {
 251     Subtarget =
 252         &static_cast<const AArch64Subtarget &>(FuncInfo.MF->getSubtarget());
 253     Context = &FuncInfo.Fn->getContext();
 254   }
 255
 256   bool fastSelectInstruction(const Instruction *I) override;
 257
 258 #include "AArch64GenFastISel.inc"
 259 };
 260
 261 } // end anonymous namespace
 262
 263 #include "AArch64GenCallingConv.inc"
 264
 265 /// \brief Check if the sign-/zero-extend will be a noop.
 266 static bool isIntExtFree(const Instruction *I) {
 267   assert((isa<ZExtInst>(I) || isa<SExtInst>(I)) &&
 268          "Unexpected integer extend instruction.");
 269   assert(!I->getType()->isVectorTy() && I->getType()->isIntegerTy() &&
 270          "Unexpected value type.");
 271   bool IsZExt = isa<ZExtInst>(I);
 272
 273   if (const auto *LI = dyn_cast<LoadInst>(I->getOperand(0)))
 274     if (LI->hasOneUse())
 275       return true;
 276
 277   if (const auto *Arg = dyn_cast<Argument>(I->getOperand(0)))
 278     if ((IsZExt && Arg->hasZExtAttr()) || (!IsZExt && Arg->hasSExtAttr()))
 279       return true;
 280
 281   return false;
 282 }
 283
 284 /// \brief Determine the implicit scale factor that is applied by a memory
 285 /// operation for a given value type.
 286 static unsigned getImplicitScaleFactor(MVT VT) {
 287   switch (VT.SimpleTy) {
 288   default:
 289     return 0;    // invalid
 290   case MVT::i1:  // fall-through
 291   case MVT::i8:
 292     return 1;
 293   case MVT::i16:
 294     return 2;
 295   case MVT::i32: // fall-through
 296   case MVT::f32:
 297     return 4;
 298   case MVT::i64: // fall-through
 299   case MVT::f64:
 300     return 8;
 301   }
 302 }
 303
 304 CCAssignFn *AArch64FastISel::CCAssignFnForCall(CallingConv::ID CC) const {
 305   if (CC == CallingConv::WebKit_JS)
 306     return CC_AArch64_WebKit_JS;
 307   if (CC == CallingConv::GHC)
 308     return CC_AArch64_GHC;
 309   return Subtarget->isTargetDarwin() ? CC_AArch64_DarwinPCS : CC_AArch64_AAPCS;
 310 }
 311
 312 unsigned AArch64FastISel::fastMaterializeAlloca(const AllocaInst *AI) {
 313   assert(TLI.getValueType(DL, AI->getType(), true) == MVT::i64 &&
 314          "Alloca should always return a pointer.");
 315
 316   // Don't handle dynamic allocas.
 317   if (!FuncInfo.StaticAllocaMap.count(AI))
 318     return 0;
 319
 320   DenseMap<const AllocaInst *, int>::iterator SI =
 321       FuncInfo.StaticAllocaMap.find(AI);
 322
 323   if (SI != FuncInfo.StaticAllocaMap.end()) {
 324     unsigned ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 325     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 326             ResultReg)
 327         .addFrameIndex(SI->second)
 328         .addImm(0)
 329         .addImm(0);
 330     return ResultReg;
 331   }
 332
 333   return 0;
 334 }
 335
 336 unsigned AArch64FastISel::materializeInt(const ConstantInt *CI, MVT VT) {
 337   if (VT > MVT::i64)
 338     return 0;
 339
 340   if (!CI->isZero())
 341     return fastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
 342
 343   // Create a copy from the zero register to materialize a "0" value.
 344   const TargetRegisterClass *RC = (VT == MVT::i64) ? &AArch64::GPR64RegClass
 345                                                    : &AArch64::GPR32RegClass;
 346   unsigned ZeroReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
 347   unsigned ResultReg = createResultReg(RC);
 348   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(TargetOpcode::COPY),
 349           ResultReg).addReg(ZeroReg, getKillRegState(true));
 350   return ResultReg;
 351 }
 352
 353 unsigned AArch64FastISel::materializeFP(const ConstantFP *CFP, MVT VT) {
 354   // Positive zero (+0.0) has to be materialized with a fmov from the zero
 355   // register, because the immediate version of fmov cannot encode zero.
 356   if (CFP->isNullValue())
 357     return fastMaterializeFloatZero(CFP);
 358
 359   if (VT != MVT::f32 && VT != MVT::f64)
 360     return 0;
 361
 362   const APFloat Val = CFP->getValueAPF();
 363   bool Is64Bit = (VT == MVT::f64);
 364   // This checks to see if we can use FMOV instructions to materialize
 365   // a constant, otherwise we have to materialize via the constant pool.
 366   if (TLI.isFPImmLegal(Val, VT)) {
 367     int Imm =
 368         Is64Bit ? AArch64_AM::getFP64Imm(Val) : AArch64_AM::getFP32Imm(Val);
 369     assert((Imm != -1) && "Cannot encode floating-point constant.");
 370     unsigned Opc = Is64Bit ? AArch64::FMOVDi : AArch64::FMOVSi;
 371     return fastEmitInst_i(Opc, TLI.getRegClassFor(VT), Imm);
 372   }
 373
 374   // For the MachO large code model materialize the FP constant in code.
 375   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 376     unsigned Opc1 = Is64Bit ? AArch64::MOVi64imm : AArch64::MOVi32imm;
 377     const TargetRegisterClass *RC = Is64Bit ?
 378         &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
 379
 380     unsigned TmpReg = createResultReg(RC);
 381     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc1), TmpReg)
 382         .addImm(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 383
 384     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
 385     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 386             TII.get(TargetOpcode::COPY), ResultReg)
 387         .addReg(TmpReg, getKillRegState(true));
 388
 389     return ResultReg;
 390   }
 391
 392   // Materialize via constant pool.  MachineConstantPool wants an explicit
 393   // alignment.
 394   unsigned Align = DL.getPrefTypeAlignment(CFP->getType());
 395   if (Align == 0)
 396     Align = DL.getTypeAllocSize(CFP->getType());
 397
 398   unsigned CPI = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 399   unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
 400   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 401           ADRPReg).addConstantPoolIndex(CPI, 0, AArch64II::MO_PAGE);
 402
 403   unsigned Opc = Is64Bit ? AArch64::LDRDui : AArch64::LDRSui;
 404   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
 405   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 406       .addReg(ADRPReg)
 407       .addConstantPoolIndex(CPI, 0, AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
 408   return ResultReg;
 409 }
 410
 411 unsigned AArch64FastISel::materializeGV(const GlobalValue *GV) {
 412   // We can't handle thread-local variables quickly yet.
 413   if (GV->isThreadLocal())
 414     return 0;
 415
 416   // MachO still uses GOT for large code-model accesses, but ELF requires
 417   // movz/movk sequences, which FastISel doesn't handle yet.
 418   if (TM.getCodeModel() != CodeModel::Small && !Subtarget->isTargetMachO())
 419     return 0;
 420
 421   unsigned char OpFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 422
 423   EVT DestEVT = TLI.getValueType(DL, GV->getType(), true);
 424   if (!DestEVT.isSimple())
 425     return 0;
 426
 427   unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
 428   unsigned ResultReg;
 429
 430   if (OpFlags & AArch64II::MO_GOT) {
 431     // ADRP + LDRX
 432     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 433             ADRPReg)
 434       .addGlobalAddress(GV, 0, AArch64II::MO_GOT | AArch64II::MO_PAGE);
 435
 436     ResultReg = createResultReg(&AArch64::GPR64RegClass);
 437     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::LDRXui),
 438             ResultReg)
 439       .addReg(ADRPReg)
 440       .addGlobalAddress(GV, 0, AArch64II::MO_GOT | AArch64II::MO_PAGEOFF |
 441                         AArch64II::MO_NC);
 442   } else if (OpFlags & AArch64II::MO_CONSTPOOL) {
 443     // We can't handle addresses loaded from a constant pool quickly yet.
 444     return 0;
 445   } else {
 446     // ADRP + ADDX
 447     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 448             ADRPReg)
 449       .addGlobalAddress(GV, 0, AArch64II::MO_PAGE);
 450
 451     ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 452     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 453             ResultReg)
 454       .addReg(ADRPReg)
 455       .addGlobalAddress(GV, 0, AArch64II::MO_PAGEOFF | AArch64II::MO_NC)
 456       .addImm(0);
 457   }
 458   return ResultReg;
 459 }
 460
 461 unsigned AArch64FastISel::fastMaterializeConstant(const Constant *C) {
 462   EVT CEVT = TLI.getValueType(DL, C->getType(), true);
 463
 464   // Only handle simple types.
 465   if (!CEVT.isSimple())
 466     return 0;
 467   MVT VT = CEVT.getSimpleVT();
 468
 469   if (const auto *CI = dyn_cast<ConstantInt>(C))
 470     return materializeInt(CI, VT);
 471   else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 472     return materializeFP(CFP, VT);
 473   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 474     return materializeGV(GV);
 475
 476   return 0;
 477 }
 478
 479 unsigned AArch64FastISel::fastMaterializeFloatZero(const ConstantFP* CFP) {
 480   assert(CFP->isNullValue() &&
 481          "Floating-point constant is not a positive zero.");
 482   MVT VT;
 483   if (!isTypeLegal(CFP->getType(), VT))
 484     return 0;
 485
 486   if (VT != MVT::f32 && VT != MVT::f64)
 487     return 0;
 488
 489   bool Is64Bit = (VT == MVT::f64);
 490   unsigned ZReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
 491   unsigned Opc = Is64Bit ? AArch64::FMOVXDr : AArch64::FMOVWSr;
 492   return fastEmitInst_r(Opc, TLI.getRegClassFor(VT), ZReg, /*IsKill=*/true);
 493 }
 494
 495 /// \brief Check if the multiply is by a power-of-2 constant.
 496 static bool isMulPowOf2(const Value *I) {
 497   if (const auto *MI = dyn_cast<MulOperator>(I)) {
 498     if (const auto *C = dyn_cast<ConstantInt>(MI->getOperand(0)))
 499       if (C->getValue().isPowerOf2())
 500         return true;
 501     if (const auto *C = dyn_cast<ConstantInt>(MI->getOperand(1)))
 502       if (C->getValue().isPowerOf2())
 503         return true;
 504   }
 505   return false;
 506 }
 507
 508 // Computes the address to get to an object.
 509 bool AArch64FastISel::computeAddress(const Value *Obj, Address &Addr, Type *Ty)
 510 {
 511   const User *U = nullptr;
 512   unsigned Opcode = Instruction::UserOp1;
 513   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 514     // Don't walk into other basic blocks unless the object is an alloca from
 515     // another block, otherwise it may not have a virtual register assigned.
 516     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 517         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 518       Opcode = I->getOpcode();
 519       U = I;
 520     }
 521   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 522     Opcode = C->getOpcode();
 523     U = C;
 524   }
 525
 526   if (auto *Ty = dyn_cast<PointerType>(Obj->getType()))
 527     if (Ty->getAddressSpace() > 255)
 528       // Fast instruction selection doesn't support the special
 529       // address spaces.
 530       return false;
 531
 532   switch (Opcode) {
 533   default:
 534     break;
 535   case Instruction::BitCast: {
 536     // Look through bitcasts.
 537     return computeAddress(U->getOperand(0), Addr, Ty);
 538   }
 539   case Instruction::IntToPtr: {
 540     // Look past no-op inttoptrs.
 541     if (TLI.getValueType(DL, U->getOperand(0)->getType()) ==
 542         TLI.getPointerTy(DL))
 543       return computeAddress(U->getOperand(0), Addr, Ty);
 544     break;
 545   }
 546   case Instruction::PtrToInt: {
 547     // Look past no-op ptrtoints.
 548     if (TLI.getValueType(DL, U->getType()) == TLI.getPointerTy(DL))
 549       return computeAddress(U->getOperand(0), Addr, Ty);
 550     break;
 551   }
 552   case Instruction::GetElementPtr: {
 553     Address SavedAddr = Addr;
 554     uint64_t TmpOffset = Addr.getOffset();
 555
 556     // Iterate through the GEP folding the constants into offsets where
 557     // we can.
 558     gep_type_iterator GTI = gep_type_begin(U);
 559     for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end(); i != e;
 560          ++i, ++GTI) {
 561       const Value *Op = *i;
 562       if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 563         const StructLayout *SL = DL.getStructLayout(STy);
 564         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 565         TmpOffset += SL->getElementOffset(Idx);
 566       } else {
 567         uint64_t S = DL.getTypeAllocSize(GTI.getIndexedType());
 568         for (;;) {
 569           if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 570             // Constant-offset addressing.
 571             TmpOffset += CI->getSExtValue() * S;
 572             break;
 573           }
 574           if (canFoldAddIntoGEP(U, Op)) {
 575             // A compatible add with a constant operand. Fold the constant.
 576             ConstantInt *CI =
 577                 cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 578             TmpOffset += CI->getSExtValue() * S;
 579             // Iterate on the other operand.
 580             Op = cast<AddOperator>(Op)->getOperand(0);
 581             continue;
 582           }
 583           // Unsupported
 584           goto unsupported_gep;
 585         }
 586       }
 587     }
 588
 589     // Try to grab the base operand now.
 590     Addr.setOffset(TmpOffset);
 591     if (computeAddress(U->getOperand(0), Addr, Ty))
 592       return true;
 593
 594     // We failed, restore everything and try the other options.
 595     Addr = SavedAddr;
 596
 597   unsupported_gep:
 598     break;
 599   }
 600   case Instruction::Alloca: {
 601     const AllocaInst *AI = cast<AllocaInst>(Obj);
 602     DenseMap<const AllocaInst *, int>::iterator SI =
 603         FuncInfo.StaticAllocaMap.find(AI);
 604     if (SI != FuncInfo.StaticAllocaMap.end()) {
 605       Addr.setKind(Address::FrameIndexBase);
 606       Addr.setFI(SI->second);
 607       return true;
 608     }
 609     break;
 610   }
 611   case Instruction::Add: {
 612     // Adds of constants are common and easy enough.
 613     const Value *LHS = U->getOperand(0);
 614     const Value *RHS = U->getOperand(1);
 615
 616     if (isa<ConstantInt>(LHS))
 617       std::swap(LHS, RHS);
 618
 619     if (const ConstantInt *CI = dyn_cast<ConstantInt>(RHS)) {
 620       Addr.setOffset(Addr.getOffset() + CI->getSExtValue());
 621       return computeAddress(LHS, Addr, Ty);
 622     }
 623
 624     Address Backup = Addr;
 625     if (computeAddress(LHS, Addr, Ty) && computeAddress(RHS, Addr, Ty))
 626       return true;
 627     Addr = Backup;
 628
 629     break;
 630   }
 631   case Instruction::Sub: {
 632     // Subs of constants are common and easy enough.
 633     const Value *LHS = U->getOperand(0);
 634     const Value *RHS = U->getOperand(1);
 635
 636     if (const ConstantInt *CI = dyn_cast<ConstantInt>(RHS)) {
 637       Addr.setOffset(Addr.getOffset() - CI->getSExtValue());
 638       return computeAddress(LHS, Addr, Ty);
 639     }
 640     break;
 641   }
 642   case Instruction::Shl: {
 643     if (Addr.getOffsetReg())
 644       break;
 645
 646     const auto *CI = dyn_cast<ConstantInt>(U->getOperand(1));
 647     if (!CI)
 648       break;
 649
 650     unsigned Val = CI->getZExtValue();
 651     if (Val < 1 || Val > 3)
 652       break;
 653
 654     uint64_t NumBytes = 0;
 655     if (Ty && Ty->isSized()) {
 656       uint64_t NumBits = DL.getTypeSizeInBits(Ty);
 657       NumBytes = NumBits / 8;
 658       if (!isPowerOf2_64(NumBits))
 659         NumBytes = 0;
 660     }
 661
 662     if (NumBytes != (1ULL << Val))
 663       break;
 664
 665     Addr.setShift(Val);
 666     Addr.setExtendType(AArch64_AM::LSL);
 667
 668     const Value *Src = U->getOperand(0);
 669     if (const auto *I = dyn_cast<Instruction>(Src)) {
 670       if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 671         // Fold the zext or sext when it won't become a noop.
 672         if (const auto *ZE = dyn_cast<ZExtInst>(I)) {
 673           if (!isIntExtFree(ZE) &&
 674               ZE->getOperand(0)->getType()->isIntegerTy(32)) {
 675             Addr.setExtendType(AArch64_AM::UXTW);
 676             Src = ZE->getOperand(0);
 677           }
 678         } else if (const auto *SE = dyn_cast<SExtInst>(I)) {
 679           if (!isIntExtFree(SE) &&
 680               SE->getOperand(0)->getType()->isIntegerTy(32)) {
 681             Addr.setExtendType(AArch64_AM::SXTW);
 682             Src = SE->getOperand(0);
 683           }
 684         }
 685       }
 686     }
 687
 688     if (const auto *AI = dyn_cast<BinaryOperator>(Src))
 689       if (AI->getOpcode() == Instruction::And) {
 690         const Value *LHS = AI->getOperand(0);
 691         const Value *RHS = AI->getOperand(1);
 692
 693         if (const auto *C = dyn_cast<ConstantInt>(LHS))
 694           if (C->getValue() == 0xffffffff)
 695             std::swap(LHS, RHS);
 696
 697         if (const auto *C = dyn_cast<ConstantInt>(RHS))
 698           if (C->getValue() == 0xffffffff) {
 699             Addr.setExtendType(AArch64_AM::UXTW);
 700             unsigned Reg = getRegForValue(LHS);
 701             if (!Reg)
 702               return false;
 703             bool RegIsKill = hasTrivialKill(LHS);
 704             Reg = fastEmitInst_extractsubreg(MVT::i32, Reg, RegIsKill,
 705                                              AArch64::sub_32);
 706             Addr.setOffsetReg(Reg);
 707             return true;
 708           }
 709       }
 710
 711     unsigned Reg = getRegForValue(Src);
 712     if (!Reg)
 713       return false;
 714     Addr.setOffsetReg(Reg);
 715     return true;
 716   }
 717   case Instruction::Mul: {
 718     if (Addr.getOffsetReg())
 719       break;
 720
 721     if (!isMulPowOf2(U))
 722       break;
 723
 724     const Value *LHS = U->getOperand(0);
 725     const Value *RHS = U->getOperand(1);
 726
 727     // Canonicalize power-of-2 value to the RHS.
 728     if (const auto *C = dyn_cast<ConstantInt>(LHS))
 729       if (C->getValue().isPowerOf2())
 730         std::swap(LHS, RHS);
 731
 732     assert(isa<ConstantInt>(RHS) && "Expected an ConstantInt.");
 733     const auto *C = cast<ConstantInt>(RHS);
 734     unsigned Val = C->getValue().logBase2();
 735     if (Val < 1 || Val > 3)
 736       break;
 737
 738     uint64_t NumBytes = 0;
 739     if (Ty && Ty->isSized()) {
 740       uint64_t NumBits = DL.getTypeSizeInBits(Ty);
 741       NumBytes = NumBits / 8;
 742       if (!isPowerOf2_64(NumBits))
 743         NumBytes = 0;
 744     }
 745
 746     if (NumBytes != (1ULL << Val))
 747       break;
 748
 749     Addr.setShift(Val);
 750     Addr.setExtendType(AArch64_AM::LSL);
 751
 752     const Value *Src = LHS;
 753     if (const auto *I = dyn_cast<Instruction>(Src)) {
 754       if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 755         // Fold the zext or sext when it won't become a noop.
 756         if (const auto *ZE = dyn_cast<ZExtInst>(I)) {
 757           if (!isIntExtFree(ZE) &&
 758               ZE->getOperand(0)->getType()->isIntegerTy(32)) {
 759             Addr.setExtendType(AArch64_AM::UXTW);
 760             Src = ZE->getOperand(0);
 761           }
 762         } else if (const auto *SE = dyn_cast<SExtInst>(I)) {
 763           if (!isIntExtFree(SE) &&
 764               SE->getOperand(0)->getType()->isIntegerTy(32)) {
 765             Addr.setExtendType(AArch64_AM::SXTW);
 766             Src = SE->getOperand(0);
 767           }
 768         }
 769       }
 770     }
 771
 772     unsigned Reg = getRegForValue(Src);
 773     if (!Reg)
 774       return false;
 775     Addr.setOffsetReg(Reg);
 776     return true;
 777   }
 778   case Instruction::And: {
 779     if (Addr.getOffsetReg())
 780       break;
 781
 782     if (!Ty || DL.getTypeSizeInBits(Ty) != 8)
 783       break;
 784
 785     const Value *LHS = U->getOperand(0);
 786     const Value *RHS = U->getOperand(1);
 787
 788     if (const auto *C = dyn_cast<ConstantInt>(LHS))
 789       if (C->getValue() == 0xffffffff)
 790         std::swap(LHS, RHS);
 791
 792     if (const auto *C = dyn_cast<ConstantInt>(RHS))
 793       if (C->getValue() == 0xffffffff) {
 794         Addr.setShift(0);
 795         Addr.setExtendType(AArch64_AM::LSL);
 796         Addr.setExtendType(AArch64_AM::UXTW);
 797
 798         unsigned Reg = getRegForValue(LHS);
 799         if (!Reg)
 800           return false;
 801         bool RegIsKill = hasTrivialKill(LHS);
 802         Reg = fastEmitInst_extractsubreg(MVT::i32, Reg, RegIsKill,
 803                                          AArch64::sub_32);
 804         Addr.setOffsetReg(Reg);
 805         return true;
 806       }
 807     break;
 808   }
 809   case Instruction::SExt:
 810   case Instruction::ZExt: {
 811     if (!Addr.getReg() || Addr.getOffsetReg())
 812       break;
 813
 814     const Value *Src = nullptr;
 815     // Fold the zext or sext when it won't become a noop.
 816     if (const auto *ZE = dyn_cast<ZExtInst>(U)) {
 817       if (!isIntExtFree(ZE) && ZE->getOperand(0)->getType()->isIntegerTy(32)) {
 818         Addr.setExtendType(AArch64_AM::UXTW);
 819         Src = ZE->getOperand(0);
 820       }
 821     } else if (const auto *SE = dyn_cast<SExtInst>(U)) {
 822       if (!isIntExtFree(SE) && SE->getOperand(0)->getType()->isIntegerTy(32)) {
 823         Addr.setExtendType(AArch64_AM::SXTW);
 824         Src = SE->getOperand(0);
 825       }
 826     }
 827
 828     if (!Src)
 829       break;
 830
 831     Addr.setShift(0);
 832     unsigned Reg = getRegForValue(Src);
 833     if (!Reg)
 834       return false;
 835     Addr.setOffsetReg(Reg);
 836     return true;
 837   }
 838   } // end switch
 839
 840   if (Addr.isRegBase() && !Addr.getReg()) {
 841     unsigned Reg = getRegForValue(Obj);
 842     if (!Reg)
 843       return false;
 844     Addr.setReg(Reg);
 845     return true;
 846   }
 847
 848   if (!Addr.getOffsetReg()) {
 849     unsigned Reg = getRegForValue(Obj);
 850     if (!Reg)
 851       return false;
 852     Addr.setOffsetReg(Reg);
 853     return true;
 854   }
 855
 856   return false;
 857 }
 858
 859 bool AArch64FastISel::computeCallAddress(const Value *V, Address &Addr) {
 860   const User *U = nullptr;
 861   unsigned Opcode = Instruction::UserOp1;
 862   bool InMBB = true;
 863
 864   if (const auto *I = dyn_cast<Instruction>(V)) {
 865     Opcode = I->getOpcode();
 866     U = I;
 867     InMBB = I->getParent() == FuncInfo.MBB->getBasicBlock();
 868   } else if (const auto *C = dyn_cast<ConstantExpr>(V)) {
 869     Opcode = C->getOpcode();
 870     U = C;
 871   }
 872
 873   switch (Opcode) {
 874   default: break;
 875   case Instruction::BitCast:
 876     // Look past bitcasts if its operand is in the same BB.
 877     if (InMBB)
 878       return computeCallAddress(U->getOperand(0), Addr);
 879     break;
 880   case Instruction::IntToPtr:
 881     // Look past no-op inttoptrs if its operand is in the same BB.
 882     if (InMBB &&
 883         TLI.getValueType(DL, U->getOperand(0)->getType()) ==
 884             TLI.getPointerTy(DL))
 885       return computeCallAddress(U->getOperand(0), Addr);
 886     break;
 887   case Instruction::PtrToInt:
 888     // Look past no-op ptrtoints if its operand is in the same BB.
 889     if (InMBB && TLI.getValueType(DL, U->getType()) == TLI.getPointerTy(DL))
 890       return computeCallAddress(U->getOperand(0), Addr);
 891     break;
 892   }
 893
 894   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 895     Addr.setGlobalValue(GV);
 896     return true;
 897   }
 898
 899   // If all else fails, try to materialize the value in a register.
 900   if (!Addr.getGlobalValue()) {
 901     Addr.setReg(getRegForValue(V));
 902     return Addr.getReg() != 0;
 903   }
 904
 905   return false;
 906 }
 907
 908
 909 bool AArch64FastISel::isTypeLegal(Type *Ty, MVT &VT) {
 910   EVT evt = TLI.getValueType(DL, Ty, true);
 911
 912   // Only handle simple types.
 913   if (evt == MVT::Other || !evt.isSimple())
 914     return false;
 915   VT = evt.getSimpleVT();
 916
 917   // This is a legal type, but it's not something we handle in fast-isel.
 918   if (VT == MVT::f128)
 919     return false;
 920
 921   // Handle all other legal types, i.e. a register that will directly hold this
 922   // value.
 923   return TLI.isTypeLegal(VT);
 924 }
 925
 926 /// \brief Determine if the value type is supported by FastISel.
 927 ///
 928 /// FastISel for AArch64 can handle more value types than are legal. This adds
 929 /// simple value type such as i1, i8, and i16.
 930 bool AArch64FastISel::isTypeSupported(Type *Ty, MVT &VT, bool IsVectorAllowed) {
 931   if (Ty->isVectorTy() && !IsVectorAllowed)
 932     return false;
 933
 934   if (isTypeLegal(Ty, VT))
 935     return true;
 936
 937   // If this is a type than can be sign or zero-extended to a basic operation
 938   // go ahead and accept it now.
 939   if (VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16)
 940     return true;
 941
 942   return false;
 943 }
 944
 945 bool AArch64FastISel::isValueAvailable(const Value *V) const {
 946   if (!isa<Instruction>(V))
 947     return true;
 948
 949   const auto *I = cast<Instruction>(V);
 950   if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB)
 951     return true;
 952
 953   return false;
 954 }
 955
 956 bool AArch64FastISel::simplifyAddress(Address &Addr, MVT VT) {
 957   unsigned ScaleFactor = getImplicitScaleFactor(VT);
 958   if (!ScaleFactor)
 959     return false;
 960
 961   bool ImmediateOffsetNeedsLowering = false;
 962   bool RegisterOffsetNeedsLowering = false;
 963   int64_t Offset = Addr.getOffset();
 964   if (((Offset < 0) || (Offset & (ScaleFactor - 1))) && !isInt<9>(Offset))
 965     ImmediateOffsetNeedsLowering = true;
 966   else if (Offset > 0 && !(Offset & (ScaleFactor - 1)) &&
 967            !isUInt<12>(Offset / ScaleFactor))
 968     ImmediateOffsetNeedsLowering = true;
 969
 970   // Cannot encode an offset register and an immediate offset in the same
 971   // instruction. Fold the immediate offset into the load/store instruction and
 972   // emit an additional add to take care of the offset register.
 973   if (!ImmediateOffsetNeedsLowering && Addr.getOffset() && Addr.getOffsetReg())
 974     RegisterOffsetNeedsLowering = true;
 975
 976   // Cannot encode zero register as base.
 977   if (Addr.isRegBase() && Addr.getOffsetReg() && !Addr.getReg())
 978     RegisterOffsetNeedsLowering = true;
 979
 980   // If this is a stack pointer and the offset needs to be simplified then put
 981   // the alloca address into a register, set the base type back to register and
 982   // continue. This should almost never happen.
 983   if ((ImmediateOffsetNeedsLowering || Addr.getOffsetReg()) && Addr.isFIBase())
 984   {
 985     unsigned ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 986     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 987             ResultReg)
 988       .addFrameIndex(Addr.getFI())
 989       .addImm(0)
 990       .addImm(0);
 991     Addr.setKind(Address::RegBase);
 992     Addr.setReg(ResultReg);
 993   }
 994
 995   if (RegisterOffsetNeedsLowering) {
 996     unsigned ResultReg = 0;
 997     if (Addr.getReg()) {
 998       if (Addr.getExtendType() == AArch64_AM::SXTW ||
 999           Addr.getExtendType() == AArch64_AM::UXTW   )
1000         ResultReg = emitAddSub_rx(/*UseAdd=*/true, MVT::i64, Addr.getReg(),
1001                                   /*TODO:IsKill=*/false, Addr.getOffsetReg(),
1002                                   /*TODO:IsKill=*/false, Addr.getExtendType(),
1003                                   Addr.getShift());
1004       else
1005         ResultReg = emitAddSub_rs(/*UseAdd=*/true, MVT::i64, Addr.getReg(),
1006                                   /*TODO:IsKill=*/false, Addr.getOffsetReg(),
1007                                   /*TODO:IsKill=*/false, AArch64_AM::LSL,
1008                                   Addr.getShift());
1009     } else {
1010       if (Addr.getExtendType() == AArch64_AM::UXTW)
1011         ResultReg = emitLSL_ri(MVT::i64, MVT::i32, Addr.getOffsetReg(),
1012                                /*Op0IsKill=*/false, Addr.getShift(),
1013                                /*IsZExt=*/true);
1014       else if (Addr.getExtendType() == AArch64_AM::SXTW)
1015         ResultReg = emitLSL_ri(MVT::i64, MVT::i32, Addr.getOffsetReg(),
1016                                /*Op0IsKill=*/false, Addr.getShift(),
1017                                /*IsZExt=*/false);
1018       else
1019         ResultReg = emitLSL_ri(MVT::i64, MVT::i64, Addr.getOffsetReg(),
1020                                /*Op0IsKill=*/false, Addr.getShift());
1021     }
1022     if (!ResultReg)
1023       return false;
1024
1025     Addr.setReg(ResultReg);
1026     Addr.setOffsetReg(0);
1027     Addr.setShift(0);
1028     Addr.setExtendType(AArch64_AM::InvalidShiftExtend);
1029   }
1030
1031   // Since the offset is too large for the load/store instruction get the
1032   // reg+offset into a register.
1033   if (ImmediateOffsetNeedsLowering) {
1034     unsigned ResultReg;
1035     if (Addr.getReg())
1036       // Try to fold the immediate into the add instruction.
1037       ResultReg = emitAdd_ri_(MVT::i64, Addr.getReg(), /*IsKill=*/false, Offset);
1038     else
1039       ResultReg = fastEmit_i(MVT::i64, MVT::i64, ISD::Constant, Offset);
1040
1041     if (!ResultReg)
1042       return false;
1043     Addr.setReg(ResultReg);
1044     Addr.setOffset(0);
1045   }
1046   return true;
1047 }
1048
1049 void AArch64FastISel::addLoadStoreOperands(Address &Addr,
1050                                            const MachineInstrBuilder &MIB,
1051                                            unsigned Flags,
1052                                            unsigned ScaleFactor,
1053                                            MachineMemOperand *MMO) {
1054   int64_t Offset = Addr.getOffset() / ScaleFactor;
1055   // Frame base works a bit differently. Handle it separately.
1056   if (Addr.isFIBase()) {
1057     int FI = Addr.getFI();
1058     // FIXME: We shouldn't be using getObjectSize/getObjectAlignment.  The size
1059     // and alignment should be based on the VT.
1060     MMO = FuncInfo.MF->getMachineMemOperand(
1061         MachinePointerInfo::getFixedStack(*FuncInfo.MF, FI, Offset), Flags,
1062         MFI.getObjectSize(FI), MFI.getObjectAlignment(FI));
1063     // Now add the rest of the operands.
1064     MIB.addFrameIndex(FI).addImm(Offset);
1065   } else {
1066     assert(Addr.isRegBase() && "Unexpected address kind.");
1067     const MCInstrDesc &II = MIB->getDesc();
1068     unsigned Idx = (Flags & MachineMemOperand::MOStore) ? 1 : 0;
1069     Addr.setReg(
1070       constrainOperandRegClass(II, Addr.getReg(), II.getNumDefs()+Idx));
1071     Addr.setOffsetReg(
1072       constrainOperandRegClass(II, Addr.getOffsetReg(), II.getNumDefs()+Idx+1));
1073     if (Addr.getOffsetReg()) {
1074       assert(Addr.getOffset() == 0 && "Unexpected offset");
1075       bool IsSigned = Addr.getExtendType() == AArch64_AM::SXTW ||
1076                       Addr.getExtendType() == AArch64_AM::SXTX;
1077       MIB.addReg(Addr.getReg());
1078       MIB.addReg(Addr.getOffsetReg());
1079       MIB.addImm(IsSigned);
1080       MIB.addImm(Addr.getShift() != 0);
1081     } else
1082       MIB.addReg(Addr.getReg()).addImm(Offset);
1083   }
1084
1085   if (MMO)
1086     MIB.addMemOperand(MMO);
1087 }
1088
1089 unsigned AArch64FastISel::emitAddSub(bool UseAdd, MVT RetVT, const Value *LHS,
1090                                      const Value *RHS, bool SetFlags,
1091                                      bool WantResult,  bool IsZExt) {
1092   AArch64_AM::ShiftExtendType ExtendType = AArch64_AM::InvalidShiftExtend;
1093   bool NeedExtend = false;
1094   switch (RetVT.SimpleTy) {
1095   default:
1096     return 0;
1097   case MVT::i1:
1098     NeedExtend = true;
1099     break;
1100   case MVT::i8:
1101     NeedExtend = true;
1102     ExtendType = IsZExt ? AArch64_AM::UXTB : AArch64_AM::SXTB;
1103     break;
1104   case MVT::i16:
1105     NeedExtend = true;
1106     ExtendType = IsZExt ? AArch64_AM::UXTH : AArch64_AM::SXTH;
1107     break;
1108   case MVT::i32:  // fall-through
1109   case MVT::i64:
1110     break;
1111   }
1112   MVT SrcVT = RetVT;
1113   RetVT.SimpleTy = std::max(RetVT.SimpleTy, MVT::i32);
1114
1115   // Canonicalize immediates to the RHS first.
1116   if (UseAdd && isa<Constant>(LHS) && !isa<Constant>(RHS))
1117     std::swap(LHS, RHS);
1118
1119   // Canonicalize mul by power of 2 to the RHS.
1120   if (UseAdd && LHS->hasOneUse() && isValueAvailable(LHS))
1121     if (isMulPowOf2(LHS))
1122       std::swap(LHS, RHS);
1123
1124   // Canonicalize shift immediate to the RHS.
1125   if (UseAdd && LHS->hasOneUse() && isValueAvailable(LHS))
1126     if (const auto *SI = dyn_cast<BinaryOperator>(LHS))
1127       if (isa<ConstantInt>(SI->getOperand(1)))
1128         if (SI->getOpcode() == Instruction::Shl  ||
1129             SI->getOpcode() == Instruction::LShr ||
1130             SI->getOpcode() == Instruction::AShr   )
1131           std::swap(LHS, RHS);
1132
1133   unsigned LHSReg = getRegForValue(LHS);
1134   if (!LHSReg)
1135     return 0;
1136   bool LHSIsKill = hasTrivialKill(LHS);
1137
1138   if (NeedExtend)
1139     LHSReg = emitIntExt(SrcVT, LHSReg, RetVT, IsZExt);
1140
1141   unsigned ResultReg = 0;
1142   if (const auto *C = dyn_cast<ConstantInt>(RHS)) {
1143     uint64_t Imm = IsZExt ? C->getZExtValue() : C->getSExtValue();
1144     if (C->isNegative())
1145       ResultReg = emitAddSub_ri(!UseAdd, RetVT, LHSReg, LHSIsKill, -Imm,
1146                                 SetFlags, WantResult);
1147     else
1148       ResultReg = emitAddSub_ri(UseAdd, RetVT, LHSReg, LHSIsKill, Imm, SetFlags,
1149                                 WantResult);
1150   } else if (const auto *C = dyn_cast<Constant>(RHS))
1151     if (C->isNullValue())
1152       ResultReg = emitAddSub_ri(UseAdd, RetVT, LHSReg, LHSIsKill, 0, SetFlags,
1153                                 WantResult);
1154
1155   if (ResultReg)
1156     return ResultReg;
1157
1158   // Only extend the RHS within the instruction if there is a valid extend type.
1159   if (ExtendType != AArch64_AM::InvalidShiftExtend && RHS->hasOneUse() &&
1160       isValueAvailable(RHS)) {
1161     if (const auto *SI = dyn_cast<BinaryOperator>(RHS))
1162       if (const auto *C = dyn_cast<ConstantInt>(SI->getOperand(1)))
1163         if ((SI->getOpcode() == Instruction::Shl) && (C->getZExtValue() < 4)) {
1164           unsigned RHSReg = getRegForValue(SI->getOperand(0));
1165           if (!RHSReg)
1166             return 0;
1167           bool RHSIsKill = hasTrivialKill(SI->getOperand(0));
1168           return emitAddSub_rx(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg,
1169                                RHSIsKill, ExtendType, C->getZExtValue(),
1170                                SetFlags, WantResult);
1171         }
1172     unsigned RHSReg = getRegForValue(RHS);
1173     if (!RHSReg)
1174       return 0;
1175     bool RHSIsKill = hasTrivialKill(RHS);
1176     return emitAddSub_rx(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1177                          ExtendType, 0, SetFlags, WantResult);
1178   }
1179
1180   // Check if the mul can be folded into the instruction.
1181   if (RHS->hasOneUse() && isValueAvailable(RHS)) {
1182     if (isMulPowOf2(RHS)) {
1183       const Value *MulLHS = cast<MulOperator>(RHS)->getOperand(0);
1184       const Value *MulRHS = cast<MulOperator>(RHS)->getOperand(1);
1185
1186       if (const auto *C = dyn_cast<ConstantInt>(MulLHS))
1187         if (C->getValue().isPowerOf2())
1188           std::swap(MulLHS, MulRHS);
1189
1190       assert(isa<ConstantInt>(MulRHS) && "Expected a ConstantInt.");
1191       uint64_t ShiftVal = cast<ConstantInt>(MulRHS)->getValue().logBase2();
1192       unsigned RHSReg = getRegForValue(MulLHS);
1193       if (!RHSReg)
1194         return 0;
1195       bool RHSIsKill = hasTrivialKill(MulLHS);
1196       ResultReg = emitAddSub_rs(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg,
1197                                 RHSIsKill, AArch64_AM::LSL, ShiftVal, SetFlags,
1198                                 WantResult);
1199       if (ResultReg)
1200         return ResultReg;
1201     }
1202   }
1203
1204   // Check if the shift can be folded into the instruction.
1205   if (RHS->hasOneUse() && isValueAvailable(RHS)) {
1206     if (const auto *SI = dyn_cast<BinaryOperator>(RHS)) {
1207       if (const auto *C = dyn_cast<ConstantInt>(SI->getOperand(1))) {
1208         AArch64_AM::ShiftExtendType ShiftType = AArch64_AM::InvalidShiftExtend;
1209         switch (SI->getOpcode()) {
1210         default: break;
1211         case Instruction::Shl:  ShiftType = AArch64_AM::LSL; break;
1212         case Instruction::LShr: ShiftType = AArch64_AM::LSR; break;
1213         case Instruction::AShr: ShiftType = AArch64_AM::ASR; break;
1214         }
1215         uint64_t ShiftVal = C->getZExtValue();
1216         if (ShiftType != AArch64_AM::InvalidShiftExtend) {
1217           unsigned RHSReg = getRegForValue(SI->getOperand(0));
1218           if (!RHSReg)
1219             return 0;
1220           bool RHSIsKill = hasTrivialKill(SI->getOperand(0));
1221           ResultReg = emitAddSub_rs(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg,
1222                                     RHSIsKill, ShiftType, ShiftVal, SetFlags,
1223                                     WantResult);
1224           if (ResultReg)
1225             return ResultReg;
1226         }
1227       }
1228     }
1229   }
1230
1231   unsigned RHSReg = getRegForValue(RHS);
1232   if (!RHSReg)
1233     return 0;
1234   bool RHSIsKill = hasTrivialKill(RHS);
1235
1236   if (NeedExtend)
1237     RHSReg = emitIntExt(SrcVT, RHSReg, RetVT, IsZExt);
1238
1239   return emitAddSub_rr(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1240                        SetFlags, WantResult);
1241 }
1242
1243 unsigned AArch64FastISel::emitAddSub_rr(bool UseAdd, MVT RetVT, unsigned LHSReg,
1244                                         bool LHSIsKill, unsigned RHSReg,
1245                                         bool RHSIsKill, bool SetFlags,
1246                                         bool WantResult) {
1247   assert(LHSReg && RHSReg && "Invalid register number.");
1248
1249   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1250     return 0;
1251
1252   static const unsigned OpcTable[2][2][2] = {
1253     { { AArch64::SUBWrr,  AArch64::SUBXrr  },
1254       { AArch64::ADDWrr,  AArch64::ADDXrr  }  },
1255     { { AArch64::SUBSWrr, AArch64::SUBSXrr },
1256       { AArch64::ADDSWrr, AArch64::ADDSXrr }  }
1257   };
1258   bool Is64Bit = RetVT == MVT::i64;
1259   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1260   const TargetRegisterClass *RC =
1261       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1262   unsigned ResultReg;
1263   if (WantResult)
1264     ResultReg = createResultReg(RC);
1265   else
1266     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1267
1268   const MCInstrDesc &II = TII.get(Opc);
1269   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1270   RHSReg = constrainOperandRegClass(II, RHSReg, II.getNumDefs() + 1);
1271   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1272       .addReg(LHSReg, getKillRegState(LHSIsKill))
1273       .addReg(RHSReg, getKillRegState(RHSIsKill));
1274   return ResultReg;
1275 }
1276
1277 unsigned AArch64FastISel::emitAddSub_ri(bool UseAdd, MVT RetVT, unsigned LHSReg,
1278                                         bool LHSIsKill, uint64_t Imm,
1279                                         bool SetFlags, bool WantResult) {
1280   assert(LHSReg && "Invalid register number.");
1281
1282   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1283     return 0;
1284
1285   unsigned ShiftImm;
1286   if (isUInt<12>(Imm))
1287     ShiftImm = 0;
1288   else if ((Imm & 0xfff000) == Imm) {
1289     ShiftImm = 12;
1290     Imm >>= 12;
1291   } else
1292     return 0;
1293
1294   static const unsigned OpcTable[2][2][2] = {
1295     { { AArch64::SUBWri,  AArch64::SUBXri  },
1296       { AArch64::ADDWri,  AArch64::ADDXri  }  },
1297     { { AArch64::SUBSWri, AArch64::SUBSXri },
1298       { AArch64::ADDSWri, AArch64::ADDSXri }  }
1299   };
1300   bool Is64Bit = RetVT == MVT::i64;
1301   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1302   const TargetRegisterClass *RC;
1303   if (SetFlags)
1304     RC = Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1305   else
1306     RC = Is64Bit ? &AArch64::GPR64spRegClass : &AArch64::GPR32spRegClass;
1307   unsigned ResultReg;
1308   if (WantResult)
1309     ResultReg = createResultReg(RC);
1310   else
1311     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1312
1313   const MCInstrDesc &II = TII.get(Opc);
1314   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1315   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1316       .addReg(LHSReg, getKillRegState(LHSIsKill))
1317       .addImm(Imm)
1318       .addImm(getShifterImm(AArch64_AM::LSL, ShiftImm));
1319   return ResultReg;
1320 }
1321
1322 unsigned AArch64FastISel::emitAddSub_rs(bool UseAdd, MVT RetVT, unsigned LHSReg,
1323                                         bool LHSIsKill, unsigned RHSReg,
1324                                         bool RHSIsKill,
1325                                         AArch64_AM::ShiftExtendType ShiftType,
1326                                         uint64_t ShiftImm, bool SetFlags,
1327                                         bool WantResult) {
1328   assert(LHSReg && RHSReg && "Invalid register number.");
1329
1330   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1331     return 0;
1332
1333   // Don't deal with undefined shifts.
1334   if (ShiftImm >= RetVT.getSizeInBits())
1335     return 0;
1336
1337   static const unsigned OpcTable[2][2][2] = {
1338     { { AArch64::SUBWrs,  AArch64::SUBXrs  },
1339       { AArch64::ADDWrs,  AArch64::ADDXrs  }  },
1340     { { AArch64::SUBSWrs, AArch64::SUBSXrs },
1341       { AArch64::ADDSWrs, AArch64::ADDSXrs }  }
1342   };
1343   bool Is64Bit = RetVT == MVT::i64;
1344   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1345   const TargetRegisterClass *RC =
1346       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1347   unsigned ResultReg;
1348   if (WantResult)
1349     ResultReg = createResultReg(RC);
1350   else
1351     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1352
1353   const MCInstrDesc &II = TII.get(Opc);
1354   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1355   RHSReg = constrainOperandRegClass(II, RHSReg, II.getNumDefs() + 1);
1356   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1357       .addReg(LHSReg, getKillRegState(LHSIsKill))
1358       .addReg(RHSReg, getKillRegState(RHSIsKill))
1359       .addImm(getShifterImm(ShiftType, ShiftImm));
1360   return ResultReg;
1361 }
1362
1363 unsigned AArch64FastISel::emitAddSub_rx(bool UseAdd, MVT RetVT, unsigned LHSReg,
1364                                         bool LHSIsKill, unsigned RHSReg,
1365                                         bool RHSIsKill,
1366                                         AArch64_AM::ShiftExtendType ExtType,
1367                                         uint64_t ShiftImm, bool SetFlags,
1368                                         bool WantResult) {
1369   assert(LHSReg && RHSReg && "Invalid register number.");
1370
1371   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1372     return 0;
1373
1374   if (ShiftImm >= 4)
1375     return 0;
1376
1377   static const unsigned OpcTable[2][2][2] = {
1378     { { AArch64::SUBWrx,  AArch64::SUBXrx  },
1379       { AArch64::ADDWrx,  AArch64::ADDXrx  }  },
1380     { { AArch64::SUBSWrx, AArch64::SUBSXrx },
1381       { AArch64::ADDSWrx, AArch64::ADDSXrx }  }
1382   };
1383   bool Is64Bit = RetVT == MVT::i64;
1384   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1385   const TargetRegisterClass *RC = nullptr;
1386   if (SetFlags)
1387     RC = Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1388   else
1389     RC = Is64Bit ? &AArch64::GPR64spRegClass : &AArch64::GPR32spRegClass;
1390   unsigned ResultReg;
1391   if (WantResult)
1392     ResultReg = createResultReg(RC);
1393   else
1394     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1395
1396   const MCInstrDesc &II = TII.get(Opc);
1397   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1398   RHSReg = constrainOperandRegClass(II, RHSReg, II.getNumDefs() + 1);
1399   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1400       .addReg(LHSReg, getKillRegState(LHSIsKill))
1401       .addReg(RHSReg, getKillRegState(RHSIsKill))
1402       .addImm(getArithExtendImm(ExtType, ShiftImm));
1403   return ResultReg;
1404 }
1405
1406 bool AArch64FastISel::emitCmp(const Value *LHS, const Value *RHS, bool IsZExt) {
1407   Type *Ty = LHS->getType();
1408   EVT EVT = TLI.getValueType(DL, Ty, true);
1409   if (!EVT.isSimple())
1410     return false;
1411   MVT VT = EVT.getSimpleVT();
1412
1413   switch (VT.SimpleTy) {
1414   default:
1415     return false;
1416   case MVT::i1:
1417   case MVT::i8:
1418   case MVT::i16:
1419   case MVT::i32:
1420   case MVT::i64:
1421     return emitICmp(VT, LHS, RHS, IsZExt);
1422   case MVT::f32:
1423   case MVT::f64:
1424     return emitFCmp(VT, LHS, RHS);
1425   }
1426 }
1427
1428 bool AArch64FastISel::emitICmp(MVT RetVT, const Value *LHS, const Value *RHS,
1429                                bool IsZExt) {
1430   return emitSub(RetVT, LHS, RHS, /*SetFlags=*/true, /*WantResult=*/false,
1431                  IsZExt) != 0;
1432 }
1433
1434 bool AArch64FastISel::emitICmp_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
1435                                   uint64_t Imm) {
1436   return emitAddSub_ri(/*UseAdd=*/false, RetVT, LHSReg, LHSIsKill, Imm,
1437                        /*SetFlags=*/true, /*WantResult=*/false) != 0;
1438 }
1439
1440 bool AArch64FastISel::emitFCmp(MVT RetVT, const Value *LHS, const Value *RHS) {
1441   if (RetVT != MVT::f32 && RetVT != MVT::f64)
1442     return false;
1443
1444   // Check to see if the 2nd operand is a constant that we can encode directly
1445   // in the compare.
1446   bool UseImm = false;
1447   if (const auto *CFP = dyn_cast<ConstantFP>(RHS))
1448     if (CFP->isZero() && !CFP->isNegative())
1449       UseImm = true;
1450
1451   unsigned LHSReg = getRegForValue(LHS);
1452   if (!LHSReg)
1453     return false;
1454   bool LHSIsKill = hasTrivialKill(LHS);
1455
1456   if (UseImm) {
1457     unsigned Opc = (RetVT == MVT::f64) ? AArch64::FCMPDri : AArch64::FCMPSri;
1458     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
1459         .addReg(LHSReg, getKillRegState(LHSIsKill));
1460     return true;
1461   }
1462
1463   unsigned RHSReg = getRegForValue(RHS);
1464   if (!RHSReg)
1465     return false;
1466   bool RHSIsKill = hasTrivialKill(RHS);
1467
1468   unsigned Opc = (RetVT == MVT::f64) ? AArch64::FCMPDrr : AArch64::FCMPSrr;
1469   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
1470       .addReg(LHSReg, getKillRegState(LHSIsKill))
1471       .addReg(RHSReg, getKillRegState(RHSIsKill));
1472   return true;
1473 }
1474
1475 unsigned AArch64FastISel::emitAdd(MVT RetVT, const Value *LHS, const Value *RHS,
1476                                   bool SetFlags, bool WantResult, bool IsZExt) {
1477   return emitAddSub(/*UseAdd=*/true, RetVT, LHS, RHS, SetFlags, WantResult,
1478                     IsZExt);
1479 }
1480
1481 /// \brief This method is a wrapper to simplify add emission.
1482 ///
1483 /// First try to emit an add with an immediate operand using emitAddSub_ri. If
1484 /// that fails, then try to materialize the immediate into a register and use
1485 /// emitAddSub_rr instead.
1486 unsigned AArch64FastISel::emitAdd_ri_(MVT VT, unsigned Op0, bool Op0IsKill,
1487                                       int64_t Imm) {
1488   unsigned ResultReg;
1489   if (Imm < 0)
1490     ResultReg = emitAddSub_ri(false, VT, Op0, Op0IsKill, -Imm);
1491   else
1492     ResultReg = emitAddSub_ri(true, VT, Op0, Op0IsKill, Imm);
1493
1494   if (ResultReg)
1495     return ResultReg;
1496
1497   unsigned CReg = fastEmit_i(VT, VT, ISD::Constant, Imm);
1498   if (!CReg)
1499     return 0;
1500
1501   ResultReg = emitAddSub_rr(true, VT, Op0, Op0IsKill, CReg, true);
1502   return ResultReg;
1503 }
1504
1505 unsigned AArch64FastISel::emitSub(MVT RetVT, const Value *LHS, const Value *RHS,
1506                                   bool SetFlags, bool WantResult, bool IsZExt) {
1507   return emitAddSub(/*UseAdd=*/false, RetVT, LHS, RHS, SetFlags, WantResult,
1508                     IsZExt);
1509 }
1510
1511 unsigned AArch64FastISel::emitSubs_rr(MVT RetVT, unsigned LHSReg,
1512                                       bool LHSIsKill, unsigned RHSReg,
1513                                       bool RHSIsKill, bool WantResult) {
1514   return emitAddSub_rr(/*UseAdd=*/false, RetVT, LHSReg, LHSIsKill, RHSReg,
1515                        RHSIsKill, /*SetFlags=*/true, WantResult);
1516 }
1517
1518 unsigned AArch64FastISel::emitSubs_rs(MVT RetVT, unsigned LHSReg,
1519                                       bool LHSIsKill, unsigned RHSReg,
1520                                       bool RHSIsKill,
1521                                       AArch64_AM::ShiftExtendType ShiftType,
1522                                       uint64_t ShiftImm, bool WantResult) {
1523   return emitAddSub_rs(/*UseAdd=*/false, RetVT, LHSReg, LHSIsKill, RHSReg,
1524                        RHSIsKill, ShiftType, ShiftImm, /*SetFlags=*/true,
1525                        WantResult);
1526 }
1527
1528 unsigned AArch64FastISel::emitLogicalOp(unsigned ISDOpc, MVT RetVT,
1529                                         const Value *LHS, const Value *RHS) {
1530   // Canonicalize immediates to the RHS first.
1531   if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS))
1532     std::swap(LHS, RHS);
1533
1534   // Canonicalize mul by power-of-2 to the RHS.
1535   if (LHS->hasOneUse() && isValueAvailable(LHS))
1536     if (isMulPowOf2(LHS))
1537       std::swap(LHS, RHS);
1538
1539   // Canonicalize shift immediate to the RHS.
1540   if (LHS->hasOneUse() && isValueAvailable(LHS))
1541     if (const auto *SI = dyn_cast<ShlOperator>(LHS))
1542       if (isa<ConstantInt>(SI->getOperand(1)))
1543         std::swap(LHS, RHS);
1544
1545   unsigned LHSReg = getRegForValue(LHS);
1546   if (!LHSReg)
1547     return 0;
1548   bool LHSIsKill = hasTrivialKill(LHS);
1549
1550   unsigned ResultReg = 0;
1551   if (const auto *C = dyn_cast<ConstantInt>(RHS)) {
1552     uint64_t Imm = C->getZExtValue();
1553     ResultReg = emitLogicalOp_ri(ISDOpc, RetVT, LHSReg, LHSIsKill, Imm);
1554   }
1555   if (ResultReg)
1556     return ResultReg;
1557
1558   // Check if the mul can be folded into the instruction.
1559   if (RHS->hasOneUse() && isValueAvailable(RHS)) {
1560     if (isMulPowOf2(RHS)) {
1561       const Value *MulLHS = cast<MulOperator>(RHS)->getOperand(0);
1562       const Value *MulRHS = cast<MulOperator>(RHS)->getOperand(1);
1563
1564       if (const auto *C = dyn_cast<ConstantInt>(MulLHS))
1565         if (C->getValue().isPowerOf2())
1566           std::swap(MulLHS, MulRHS);
1567
1568       assert(isa<ConstantInt>(MulRHS) && "Expected a ConstantInt.");
1569       uint64_t ShiftVal = cast<ConstantInt>(MulRHS)->getValue().logBase2();
1570
1571       unsigned RHSReg = getRegForValue(MulLHS);
1572       if (!RHSReg)
1573         return 0;
1574       bool RHSIsKill = hasTrivialKill(MulLHS);
1575       ResultReg = emitLogicalOp_rs(ISDOpc, RetVT, LHSReg, LHSIsKill, RHSReg,
1576                                    RHSIsKill, ShiftVal);
1577       if (ResultReg)
1578         return ResultReg;
1579     }
1580   }
1581
1582   // Check if the shift can be folded into the instruction.
1583   if (RHS->hasOneUse() && isValueAvailable(RHS)) {
1584     if (const auto *SI = dyn_cast<ShlOperator>(RHS))
1585       if (const auto *C = dyn_cast<ConstantInt>(SI->getOperand(1))) {
1586         uint64_t ShiftVal = C->getZExtValue();
1587         unsigned RHSReg = getRegForValue(SI->getOperand(0));
1588         if (!RHSReg)
1589           return 0;
1590         bool RHSIsKill = hasTrivialKill(SI->getOperand(0));
1591         ResultReg = emitLogicalOp_rs(ISDOpc, RetVT, LHSReg, LHSIsKill, RHSReg,
1592                                      RHSIsKill, ShiftVal);
1593         if (ResultReg)
1594           return ResultReg;
1595       }
1596   }
1597
1598   unsigned RHSReg = getRegForValue(RHS);
1599   if (!RHSReg)
1600     return 0;
1601   bool RHSIsKill = hasTrivialKill(RHS);
1602
1603   MVT VT = std::max(MVT::i32, RetVT.SimpleTy);
1604   ResultReg = fastEmit_rr(VT, VT, ISDOpc, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
1605   if (RetVT >= MVT::i8 && RetVT <= MVT::i16) {
1606     uint64_t Mask = (RetVT == MVT::i8) ? 0xff : 0xffff;
1607     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
1608   }
1609   return ResultReg;
1610 }
1611
1612 unsigned AArch64FastISel::emitLogicalOp_ri(unsigned ISDOpc, MVT RetVT,
1613                                            unsigned LHSReg, bool LHSIsKill,
1614                                            uint64_t Imm) {
1615   assert((ISD::AND + 1 == ISD::OR) && (ISD::AND + 2 == ISD::XOR) &&
1616          "ISD nodes are not consecutive!");
1617   static const unsigned OpcTable[3][2] = {
1618     { AArch64::ANDWri, AArch64::ANDXri },
1619     { AArch64::ORRWri, AArch64::ORRXri },
1620     { AArch64::EORWri, AArch64::EORXri }
1621   };
1622   const TargetRegisterClass *RC;
1623   unsigned Opc;
1624   unsigned RegSize;
1625   switch (RetVT.SimpleTy) {
1626   default:
1627     return 0;
1628   case MVT::i1:
1629   case MVT::i8:
1630   case MVT::i16:
1631   case MVT::i32: {
1632     unsigned Idx = ISDOpc - ISD::AND;
1633     Opc = OpcTable[Idx][0];
1634     RC = &AArch64::GPR32spRegClass;
1635     RegSize = 32;
1636     break;
1637   }
1638   case MVT::i64:
1639     Opc = OpcTable[ISDOpc - ISD::AND][1];
1640     RC = &AArch64::GPR64spRegClass;
1641     RegSize = 64;
1642     break;
1643   }
1644
1645   if (!AArch64_AM::isLogicalImmediate(Imm, RegSize))
1646     return 0;
1647
1648   unsigned ResultReg =
1649       fastEmitInst_ri(Opc, RC, LHSReg, LHSIsKill,
1650                       AArch64_AM::encodeLogicalImmediate(Imm, RegSize));
1651   if (RetVT >= MVT::i8 && RetVT <= MVT::i16 && ISDOpc != ISD::AND) {
1652     uint64_t Mask = (RetVT == MVT::i8) ? 0xff : 0xffff;
1653     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
1654   }
1655   return ResultReg;
1656 }
1657
1658 unsigned AArch64FastISel::emitLogicalOp_rs(unsigned ISDOpc, MVT RetVT,
1659                                            unsigned LHSReg, bool LHSIsKill,
1660                                            unsigned RHSReg, bool RHSIsKill,
1661                                            uint64_t ShiftImm) {
1662   assert((ISD::AND + 1 == ISD::OR) && (ISD::AND + 2 == ISD::XOR) &&
1663          "ISD nodes are not consecutive!");
1664   static const unsigned OpcTable[3][2] = {
1665     { AArch64::ANDWrs, AArch64::ANDXrs },
1666     { AArch64::ORRWrs, AArch64::ORRXrs },
1667     { AArch64::EORWrs, AArch64::EORXrs }
1668   };
1669
1670   // Don't deal with undefined shifts.
1671   if (ShiftImm >= RetVT.getSizeInBits())
1672     return 0;
1673
1674   const TargetRegisterClass *RC;
1675   unsigned Opc;
1676   switch (RetVT.SimpleTy) {
1677   default:
1678     return 0;
1679   case MVT::i1:
1680   case MVT::i8:
1681   case MVT::i16:
1682   case MVT::i32:
1683     Opc = OpcTable[ISDOpc - ISD::AND][0];
1684     RC = &AArch64::GPR32RegClass;
1685     break;
1686   case MVT::i64:
1687     Opc = OpcTable[ISDOpc - ISD::AND][1];
1688     RC = &AArch64::GPR64RegClass;
1689     break;
1690   }
1691   unsigned ResultReg =
1692       fastEmitInst_rri(Opc, RC, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1693                        AArch64_AM::getShifterImm(AArch64_AM::LSL, ShiftImm));
1694   if (RetVT >= MVT::i8 && RetVT <= MVT::i16) {
1695     uint64_t Mask = (RetVT == MVT::i8) ? 0xff : 0xffff;
1696     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
1697   }
1698   return ResultReg;
1699 }
1700
1701 unsigned AArch64FastISel::emitAnd_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
1702                                      uint64_t Imm) {
1703   return emitLogicalOp_ri(ISD::AND, RetVT, LHSReg, LHSIsKill, Imm);
1704 }
1705
1706 unsigned AArch64FastISel::emitLoad(MVT VT, MVT RetVT, Address Addr,
1707                                    bool WantZExt, MachineMemOperand *MMO) {
1708   if (!TLI.allowsMisalignedMemoryAccesses(VT))
1709     return 0;
1710
1711   // Simplify this down to something we can handle.
1712   if (!simplifyAddress(Addr, VT))
1713     return 0;
1714
1715   unsigned ScaleFactor = getImplicitScaleFactor(VT);
1716   if (!ScaleFactor)
1717     llvm_unreachable("Unexpected value type.");
1718
1719   // Negative offsets require unscaled, 9-bit, signed immediate offsets.
1720   // Otherwise, we try using scaled, 12-bit, unsigned immediate offsets.
1721   bool UseScaled = true;
1722   if ((Addr.getOffset() < 0) || (Addr.getOffset() & (ScaleFactor - 1))) {
1723     UseScaled = false;
1724     ScaleFactor = 1;
1725   }
1726
1727   static const unsigned GPOpcTable[2][8][4] = {
1728     // Sign-extend.
1729     { { AArch64::LDURSBWi,  AArch64::LDURSHWi,  AArch64::LDURWi,
1730         AArch64::LDURXi  },
1731       { AArch64::LDURSBXi,  AArch64::LDURSHXi,  AArch64::LDURSWi,
1732         AArch64::LDURXi  },
1733       { AArch64::LDRSBWui,  AArch64::LDRSHWui,  AArch64::LDRWui,
1734         AArch64::LDRXui  },
1735       { AArch64::LDRSBXui,  AArch64::LDRSHXui,  AArch64::LDRSWui,
1736         AArch64::LDRXui  },
1737       { AArch64::LDRSBWroX, AArch64::LDRSHWroX, AArch64::LDRWroX,
1738         AArch64::LDRXroX },
1739       { AArch64::LDRSBXroX, AArch64::LDRSHXroX, AArch64::LDRSWroX,
1740         AArch64::LDRXroX },
1741       { AArch64::LDRSBWroW, AArch64::LDRSHWroW, AArch64::LDRWroW,
1742         AArch64::LDRXroW },
1743       { AArch64::LDRSBXroW, AArch64::LDRSHXroW, AArch64::LDRSWroW,
1744         AArch64::LDRXroW }
1745     },
1746     // Zero-extend.
1747     { { AArch64::LDURBBi,   AArch64::LDURHHi,   AArch64::LDURWi,
1748         AArch64::LDURXi  },
1749       { AArch64::LDURBBi,   AArch64::LDURHHi,   AArch64::LDURWi,
1750         AArch64::LDURXi  },
1751       { AArch64::LDRBBui,   AArch64::LDRHHui,   AArch64::LDRWui,
1752         AArch64::LDRXui  },
1753       { AArch64::LDRBBui,   AArch64::LDRHHui,   AArch64::LDRWui,
1754         AArch64::LDRXui  },
1755       { AArch64::LDRBBroX,  AArch64::LDRHHroX,  AArch64::LDRWroX,
1756         AArch64::LDRXroX },
1757       { AArch64::LDRBBroX,  AArch64::LDRHHroX,  AArch64::LDRWroX,
1758         AArch64::LDRXroX },
1759       { AArch64::LDRBBroW,  AArch64::LDRHHroW,  AArch64::LDRWroW,
1760         AArch64::LDRXroW },
1761       { AArch64::LDRBBroW,  AArch64::LDRHHroW,  AArch64::LDRWroW,
1762         AArch64::LDRXroW }
1763     }
1764   };
1765
1766   static const unsigned FPOpcTable[4][2] = {
1767     { AArch64::LDURSi,  AArch64::LDURDi  },
1768     { AArch64::LDRSui,  AArch64::LDRDui  },
1769     { AArch64::LDRSroX, AArch64::LDRDroX },
1770     { AArch64::LDRSroW, AArch64::LDRDroW }
1771   };
1772
1773   unsigned Opc;
1774   const TargetRegisterClass *RC;
1775   bool UseRegOffset = Addr.isRegBase() && !Addr.getOffset() && Addr.getReg() &&
1776                       Addr.getOffsetReg();
1777   unsigned Idx = UseRegOffset ? 2 : UseScaled ? 1 : 0;
1778   if (Addr.getExtendType() == AArch64_AM::UXTW ||
1779       Addr.getExtendType() == AArch64_AM::SXTW)
1780     Idx++;
1781
1782   bool IsRet64Bit = RetVT == MVT::i64;
1783   switch (VT.SimpleTy) {
1784   default:
1785     llvm_unreachable("Unexpected value type.");
1786   case MVT::i1: // Intentional fall-through.
1787   case MVT::i8:
1788     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][0];
1789     RC = (IsRet64Bit && !WantZExt) ?
1790              &AArch64::GPR64RegClass: &AArch64::GPR32RegClass;
1791     break;
1792   case MVT::i16:
1793     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][1];
1794     RC = (IsRet64Bit && !WantZExt) ?
1795              &AArch64::GPR64RegClass: &AArch64::GPR32RegClass;
1796     break;
1797   case MVT::i32:
1798     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][2];
1799     RC = (IsRet64Bit && !WantZExt) ?
1800              &AArch64::GPR64RegClass: &AArch64::GPR32RegClass;
1801     break;
1802   case MVT::i64:
1803     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][3];
1804     RC = &AArch64::GPR64RegClass;
1805     break;
1806   case MVT::f32:
1807     Opc = FPOpcTable[Idx][0];
1808     RC = &AArch64::FPR32RegClass;
1809     break;
1810   case MVT::f64:
1811     Opc = FPOpcTable[Idx][1];
1812     RC = &AArch64::FPR64RegClass;
1813     break;
1814   }
1815
1816   // Create the base instruction, then add the operands.
1817   unsigned ResultReg = createResultReg(RC);
1818   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1819                                     TII.get(Opc), ResultReg);
1820   addLoadStoreOperands(Addr, MIB, MachineMemOperand::MOLoad, ScaleFactor, MMO);
1821
1822   // Loading an i1 requires special handling.
1823   if (VT == MVT::i1) {
1824     unsigned ANDReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, 1);
1825     assert(ANDReg && "Unexpected AND instruction emission failure.");
1826     ResultReg = ANDReg;
1827   }
1828
1829   // For zero-extending loads to 64bit we emit a 32bit load and then convert
1830   // the 32bit reg to a 64bit reg.
1831   if (WantZExt && RetVT == MVT::i64 && VT <= MVT::i32) {
1832     unsigned Reg64 = createResultReg(&AArch64::GPR64RegClass);
1833     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1834             TII.get(AArch64::SUBREG_TO_REG), Reg64)
1835         .addImm(0)
1836         .addReg(ResultReg, getKillRegState(true))
1837         .addImm(AArch64::sub_32);
1838     ResultReg = Reg64;
1839   }
1840   return ResultReg;
1841 }
1842
1843 bool AArch64FastISel::selectAddSub(const Instruction *I) {
1844   MVT VT;
1845   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true))
1846     return false;
1847
1848   if (VT.isVector())
1849     return selectOperator(I, I->getOpcode());
1850
1851   unsigned ResultReg;
1852   switch (I->getOpcode()) {
1853   default:
1854     llvm_unreachable("Unexpected instruction.");
1855   case Instruction::Add:
1856     ResultReg = emitAdd(VT, I->getOperand(0), I->getOperand(1));
1857     break;
1858   case Instruction::Sub:
1859     ResultReg = emitSub(VT, I->getOperand(0), I->getOperand(1));
1860     break;
1861   }
1862   if (!ResultReg)
1863     return false;
1864
1865   updateValueMap(I, ResultReg);
1866   return true;
1867 }
1868
1869 bool AArch64FastISel::selectLogicalOp(const Instruction *I) {
1870   MVT VT;
1871   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true))
1872     return false;
1873
1874   if (VT.isVector())
1875     return selectOperator(I, I->getOpcode());
1876
1877   unsigned ResultReg;
1878   switch (I->getOpcode()) {
1879   default:
1880     llvm_unreachable("Unexpected instruction.");
1881   case Instruction::And:
1882     ResultReg = emitLogicalOp(ISD::AND, VT, I->getOperand(0), I->getOperand(1));
1883     break;
1884   case Instruction::Or:
1885     ResultReg = emitLogicalOp(ISD::OR, VT, I->getOperand(0), I->getOperand(1));
1886     break;
1887   case Instruction::Xor:
1888     ResultReg = emitLogicalOp(ISD::XOR, VT, I->getOperand(0), I->getOperand(1));
1889     break;
1890   }
1891   if (!ResultReg)
1892     return false;
1893
1894   updateValueMap(I, ResultReg);
1895   return true;
1896 }
1897
1898 bool AArch64FastISel::selectLoad(const Instruction *I) {
1899   MVT VT;
1900   // Verify we have a legal type before going any further.  Currently, we handle
1901   // simple types that will directly fit in a register (i32/f32/i64/f64) or
1902   // those that can be sign or zero-extended to a basic operation (i1/i8/i16).
1903   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true) ||
1904       cast<LoadInst>(I)->isAtomic())
1905     return false;
1906
1907   // See if we can handle this address.
1908   Address Addr;
1909   if (!computeAddress(I->getOperand(0), Addr, I->getType()))
1910     return false;
1911
1912   // Fold the following sign-/zero-extend into the load instruction.
1913   bool WantZExt = true;
1914   MVT RetVT = VT;
1915   const Value *IntExtVal = nullptr;
1916   if (I->hasOneUse()) {
1917     if (const auto *ZE = dyn_cast<ZExtInst>(I->use_begin()->getUser())) {
1918       if (isTypeSupported(ZE->getType(), RetVT))
1919         IntExtVal = ZE;
1920       else
1921         RetVT = VT;
1922     } else if (const auto *SE = dyn_cast<SExtInst>(I->use_begin()->getUser())) {
1923       if (isTypeSupported(SE->getType(), RetVT))
1924         IntExtVal = SE;
1925       else
1926         RetVT = VT;
1927       WantZExt = false;
1928     }
1929   }
1930
1931   unsigned ResultReg =
1932       emitLoad(VT, RetVT, Addr, WantZExt, createMachineMemOperandFor(I));
1933   if (!ResultReg)
1934     return false;
1935
1936   // There are a few different cases we have to handle, because the load or the
1937   // sign-/zero-extend might not be selected by FastISel if we fall-back to
1938   // SelectionDAG. There is also an ordering issue when both instructions are in
1939   // different basic blocks.
1940   // 1.) The load instruction is selected by FastISel, but the integer extend
1941   //     not. This usually happens when the integer extend is in a different
1942   //     basic block and SelectionDAG took over for that basic block.
1943   // 2.) The load instruction is selected before the integer extend. This only
1944   //     happens when the integer extend is in a different basic block.
1945   // 3.) The load instruction is selected by SelectionDAG and the integer extend
1946   //     by FastISel. This happens if there are instructions between the load
1947   //     and the integer extend that couldn't be selected by FastISel.
1948   if (IntExtVal) {
1949     // The integer extend hasn't been emitted yet. FastISel or SelectionDAG
1950     // could select it. Emit a copy to subreg if necessary. FastISel will remove
1951     // it when it selects the integer extend.
1952     unsigned Reg = lookUpRegForValue(IntExtVal);
1953     auto *MI = MRI.getUniqueVRegDef(Reg);
1954     if (!MI) {
1955       if (RetVT == MVT::i64 && VT <= MVT::i32) {
1956         if (WantZExt) {
1957           // Delete the last emitted instruction from emitLoad (SUBREG_TO_REG).
1958           std::prev(FuncInfo.InsertPt)->eraseFromParent();
1959           ResultReg = std::prev(FuncInfo.InsertPt)->getOperand(0).getReg();
1960         } else
1961           ResultReg = fastEmitInst_extractsubreg(MVT::i32, ResultReg,
1962                                                  /*IsKill=*/true,
1963                                                  AArch64::sub_32);
1964       }
1965       updateValueMap(I, ResultReg);
1966       return true;
1967     }
1968
1969     // The integer extend has already been emitted - delete all the instructions
1970     // that have been emitted by the integer extend lowering code and use the
1971     // result from the load instruction directly.
1972     while (MI) {
1973       Reg = 0;
1974       for (auto &Opnd : MI->uses()) {
1975         if (Opnd.isReg()) {
1976           Reg = Opnd.getReg();
1977           break;
1978         }
1979       }
1980       MI->eraseFromParent();
1981       MI = nullptr;
1982       if (Reg)
1983         MI = MRI.getUniqueVRegDef(Reg);
1984     }
1985     updateValueMap(IntExtVal, ResultReg);
1986     return true;
1987   }
1988
1989   updateValueMap(I, ResultReg);
1990   return true;
1991 }
1992
1993 bool AArch64FastISel::emitStore(MVT VT, unsigned SrcReg, Address Addr,
1994                                 MachineMemOperand *MMO) {
1995   if (!TLI.allowsMisalignedMemoryAccesses(VT))
1996     return false;
1997
1998   // Simplify this down to something we can handle.
1999   if (!simplifyAddress(Addr, VT))
2000     return false;
2001
2002   unsigned ScaleFactor = getImplicitScaleFactor(VT);
2003   if (!ScaleFactor)
2004     llvm_unreachable("Unexpected value type.");
2005
2006   // Negative offsets require unscaled, 9-bit, signed immediate offsets.
2007   // Otherwise, we try using scaled, 12-bit, unsigned immediate offsets.
2008   bool UseScaled = true;
2009   if ((Addr.getOffset() < 0) || (Addr.getOffset() & (ScaleFactor - 1))) {
2010     UseScaled = false;
2011     ScaleFactor = 1;
2012   }
2013
2014   static const unsigned OpcTable[4][6] = {
2015     { AArch64::STURBBi,  AArch64::STURHHi,  AArch64::STURWi,  AArch64::STURXi,
2016       AArch64::STURSi,   AArch64::STURDi },
2017     { AArch64::STRBBui,  AArch64::STRHHui,  AArch64::STRWui,  AArch64::STRXui,
2018       AArch64::STRSui,   AArch64::STRDui },
2019     { AArch64::STRBBroX, AArch64::STRHHroX, AArch64::STRWroX, AArch64::STRXroX,
2020       AArch64::STRSroX,  AArch64::STRDroX },
2021     { AArch64::STRBBroW, AArch64::STRHHroW, AArch64::STRWroW, AArch64::STRXroW,
2022       AArch64::STRSroW,  AArch64::STRDroW }
2023   };
2024
2025   unsigned Opc;
2026   bool VTIsi1 = false;
2027   bool UseRegOffset = Addr.isRegBase() && !Addr.getOffset() && Addr.getReg() &&
2028                       Addr.getOffsetReg();
2029   unsigned Idx = UseRegOffset ? 2 : UseScaled ? 1 : 0;
2030   if (Addr.getExtendType() == AArch64_AM::UXTW ||
2031       Addr.getExtendType() == AArch64_AM::SXTW)
2032     Idx++;
2033
2034   switch (VT.SimpleTy) {
2035   default: llvm_unreachable("Unexpected value type.");
2036   case MVT::i1:  VTIsi1 = true;
2037   case MVT::i8:  Opc = OpcTable[Idx][0]; break;
2038   case MVT::i16: Opc = OpcTable[Idx][1]; break;
2039   case MVT::i32: Opc = OpcTable[Idx][2]; break;
2040   case MVT::i64: Opc = OpcTable[Idx][3]; break;
2041   case MVT::f32: Opc = OpcTable[Idx][4]; break;
2042   case MVT::f64: Opc = OpcTable[Idx][5]; break;
2043   }
2044
2045   // Storing an i1 requires special handling.
2046   if (VTIsi1 && SrcReg != AArch64::WZR) {
2047     unsigned ANDReg = emitAnd_ri(MVT::i32, SrcReg, /*TODO:IsKill=*/false, 1);
2048     assert(ANDReg && "Unexpected AND instruction emission failure.");
2049     SrcReg = ANDReg;
2050   }
2051   // Create the base instruction, then add the operands.
2052   const MCInstrDesc &II = TII.get(Opc);
2053   SrcReg = constrainOperandRegClass(II, SrcReg, II.getNumDefs());
2054   MachineInstrBuilder MIB =
2055       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II).addReg(SrcReg);
2056   addLoadStoreOperands(Addr, MIB, MachineMemOperand::MOStore, ScaleFactor, MMO);
2057
2058   return true;
2059 }
2060
2061 bool AArch64FastISel::selectStore(const Instruction *I) {
2062   MVT VT;
2063   const Value *Op0 = I->getOperand(0);
2064   // Verify we have a legal type before going any further.  Currently, we handle
2065   // simple types that will directly fit in a register (i32/f32/i64/f64) or
2066   // those that can be sign or zero-extended to a basic operation (i1/i8/i16).
2067   if (!isTypeSupported(Op0->getType(), VT, /*IsVectorAllowed=*/true) ||
2068       cast<StoreInst>(I)->isAtomic())
2069     return false;
2070
2071   // Get the value to be stored into a register. Use the zero register directly
2072   // when possible to avoid an unnecessary copy and a wasted register.
2073   unsigned SrcReg = 0;
2074   if (const auto *CI = dyn_cast<ConstantInt>(Op0)) {
2075     if (CI->isZero())
2076       SrcReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
2077   } else if (const auto *CF = dyn_cast<ConstantFP>(Op0)) {
2078     if (CF->isZero() && !CF->isNegative()) {
2079       VT = MVT::getIntegerVT(VT.getSizeInBits());
2080       SrcReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
2081     }
2082   }
2083
2084   if (!SrcReg)
2085     SrcReg = getRegForValue(Op0);
2086
2087   if (!SrcReg)
2088     return false;
2089
2090   // See if we can handle this address.
2091   Address Addr;
2092   if (!computeAddress(I->getOperand(1), Addr, I->getOperand(0)->getType()))
2093     return false;
2094
2095   if (!emitStore(VT, SrcReg, Addr, createMachineMemOperandFor(I)))
2096     return false;
2097   return true;
2098 }
2099
2100 static AArch64CC::CondCode getCompareCC(CmpInst::Predicate Pred) {
2101   switch (Pred) {
2102   case CmpInst::FCMP_ONE:
2103   case CmpInst::FCMP_UEQ:
2104   default:
2105     // AL is our "false" for now. The other two need more compares.
2106     return AArch64CC::AL;
2107   case CmpInst::ICMP_EQ:
2108   case CmpInst::FCMP_OEQ:
2109     return AArch64CC::EQ;
2110   case CmpInst::ICMP_SGT:
2111   case CmpInst::FCMP_OGT:
2112     return AArch64CC::GT;
2113   case CmpInst::ICMP_SGE:
2114   case CmpInst::FCMP_OGE:
2115     return AArch64CC::GE;
2116   case CmpInst::ICMP_UGT:
2117   case CmpInst::FCMP_UGT:
2118     return AArch64CC::HI;
2119   case CmpInst::FCMP_OLT:
2120     return AArch64CC::MI;
2121   case CmpInst::ICMP_ULE:
2122   case CmpInst::FCMP_OLE:
2123     return AArch64CC::LS;
2124   case CmpInst::FCMP_ORD:
2125     return AArch64CC::VC;
2126   case CmpInst::FCMP_UNO:
2127     return AArch64CC::VS;
2128   case CmpInst::FCMP_UGE:
2129     return AArch64CC::PL;
2130   case CmpInst::ICMP_SLT:
2131   case CmpInst::FCMP_ULT:
2132     return AArch64CC::LT;
2133   case CmpInst::ICMP_SLE:
2134   case CmpInst::FCMP_ULE:
2135     return AArch64CC::LE;
2136   case CmpInst::FCMP_UNE:
2137   case CmpInst::ICMP_NE:
2138     return AArch64CC::NE;
2139   case CmpInst::ICMP_UGE:
2140     return AArch64CC::HS;
2141   case CmpInst::ICMP_ULT:
2142     return AArch64CC::LO;
2143   }
2144 }
2145
2146 /// \brief Try to emit a combined compare-and-branch instruction.
2147 bool AArch64FastISel::emitCompareAndBranch(const BranchInst *BI) {
2148   assert(isa<CmpInst>(BI->getCondition()) && "Expected cmp instruction");
2149   const CmpInst *CI = cast<CmpInst>(BI->getCondition());
2150   CmpInst::Predicate Predicate = optimizeCmpPredicate(CI);
2151
2152   const Value *LHS = CI->getOperand(0);
2153   const Value *RHS = CI->getOperand(1);
2154
2155   MVT VT;
2156   if (!isTypeSupported(LHS->getType(), VT))
2157     return false;
2158
2159   unsigned BW = VT.getSizeInBits();
2160   if (BW > 64)
2161     return false;
2162
2163   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
2164   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
2165
2166   // Try to take advantage of fallthrough opportunities.
2167   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2168     std::swap(TBB, FBB);
2169     Predicate = CmpInst::getInversePredicate(Predicate);
2170   }
2171
2172   int TestBit = -1;
2173   bool IsCmpNE;
2174   switch (Predicate) {
2175   default:
2176     return false;
2177   case CmpInst::ICMP_EQ:
2178   case CmpInst::ICMP_NE:
2179     if (isa<Constant>(LHS) && cast<Constant>(LHS)->isNullValue())
2180       std::swap(LHS, RHS);
2181
2182     if (!isa<Constant>(RHS) || !cast<Constant>(RHS)->isNullValue())
2183       return false;
2184
2185     if (const auto *AI = dyn_cast<BinaryOperator>(LHS))
2186       if (AI->getOpcode() == Instruction::And && isValueAvailable(AI)) {
2187         const Value *AndLHS = AI->getOperand(0);
2188         const Value *AndRHS = AI->getOperand(1);
2189
2190         if (const auto *C = dyn_cast<ConstantInt>(AndLHS))
2191           if (C->getValue().isPowerOf2())
2192             std::swap(AndLHS, AndRHS);
2193
2194         if (const auto *C = dyn_cast<ConstantInt>(AndRHS))
2195           if (C->getValue().isPowerOf2()) {
2196             TestBit = C->getValue().logBase2();
2197             LHS = AndLHS;
2198           }
2199       }
2200
2201     if (VT == MVT::i1)
2202       TestBit = 0;
2203
2204     IsCmpNE = Predicate == CmpInst::ICMP_NE;
2205     break;
2206   case CmpInst::ICMP_SLT:
2207   case CmpInst::ICMP_SGE:
2208     if (!isa<Constant>(RHS) || !cast<Constant>(RHS)->isNullValue())
2209       return false;
2210
2211     TestBit = BW - 1;
2212     IsCmpNE = Predicate == CmpInst::ICMP_SLT;
2213     break;
2214   case CmpInst::ICMP_SGT:
2215   case CmpInst::ICMP_SLE:
2216     if (!isa<ConstantInt>(RHS))
2217       return false;
2218
2219     if (cast<ConstantInt>(RHS)->getValue() != APInt(BW, -1, true))
2220       return false;
2221
2222     TestBit = BW - 1;
2223     IsCmpNE = Predicate == CmpInst::ICMP_SLE;
2224     break;
2225   } // end switch
2226
2227   static const unsigned OpcTable[2][2][2] = {
2228     { {AArch64::CBZW,  AArch64::CBZX },
2229       {AArch64::CBNZW, AArch64::CBNZX} },
2230     { {AArch64::TBZW,  AArch64::TBZX },
2231       {AArch64::TBNZW, AArch64::TBNZX} }
2232   };
2233
2234   bool IsBitTest = TestBit != -1;
2235   bool Is64Bit = BW == 64;
2236   if (TestBit < 32 && TestBit >= 0)
2237     Is64Bit = false;
2238
2239   unsigned Opc = OpcTable[IsBitTest][IsCmpNE][Is64Bit];
2240   const MCInstrDesc &II = TII.get(Opc);
2241
2242   unsigned SrcReg = getRegForValue(LHS);
2243   if (!SrcReg)
2244     return false;
2245   bool SrcIsKill = hasTrivialKill(LHS);
2246
2247   if (BW == 64 && !Is64Bit)
2248     SrcReg = fastEmitInst_extractsubreg(MVT::i32, SrcReg, SrcIsKill,
2249                                         AArch64::sub_32);
2250
2251   if ((BW < 32) && !IsBitTest)
2252     SrcReg = emitIntExt(VT, SrcReg, MVT::i32, /*IsZExt=*/true);
2253
2254   // Emit the combined compare and branch instruction.
2255   SrcReg = constrainOperandRegClass(II, SrcReg,  II.getNumDefs());
2256   MachineInstrBuilder MIB =
2257       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
2258           .addReg(SrcReg, getKillRegState(SrcIsKill));
2259   if (IsBitTest)
2260     MIB.addImm(TestBit);
2261   MIB.addMBB(TBB);
2262
2263   finishCondBranch(BI->getParent(), TBB, FBB);
2264   return true;
2265 }
2266
2267 bool AArch64FastISel::selectBranch(const Instruction *I) {
2268   const BranchInst *BI = cast<BranchInst>(I);
2269   if (BI->isUnconditional()) {
2270     MachineBasicBlock *MSucc = FuncInfo.MBBMap[BI->getSuccessor(0)];
2271     fastEmitBranch(MSucc, BI->getDebugLoc());
2272     return true;
2273   }
2274
2275   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
2276   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
2277
2278   AArch64CC::CondCode CC = AArch64CC::NE;
2279   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
2280     if (CI->hasOneUse() && isValueAvailable(CI)) {
2281       // Try to optimize or fold the cmp.
2282       CmpInst::Predicate Predicate = optimizeCmpPredicate(CI);
2283       switch (Predicate) {
2284       default:
2285         break;
2286       case CmpInst::FCMP_FALSE:
2287         fastEmitBranch(FBB, DbgLoc);
2288         return true;
2289       case CmpInst::FCMP_TRUE:
2290         fastEmitBranch(TBB, DbgLoc);
2291         return true;
2292       }
2293
2294       // Try to emit a combined compare-and-branch first.
2295       if (emitCompareAndBranch(BI))
2296         return true;
2297
2298       // Try to take advantage of fallthrough opportunities.
2299       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2300         std::swap(TBB, FBB);
2301         Predicate = CmpInst::getInversePredicate(Predicate);
2302       }
2303
2304       // Emit the cmp.
2305       if (!emitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
2306         return false;
2307
2308       // FCMP_UEQ and FCMP_ONE cannot be checked with a single branch
2309       // instruction.
2310       CC = getCompareCC(Predicate);
2311       AArch64CC::CondCode ExtraCC = AArch64CC::AL;
2312       switch (Predicate) {
2313       default:
2314         break;
2315       case CmpInst::FCMP_UEQ:
2316         ExtraCC = AArch64CC::EQ;
2317         CC = AArch64CC::VS;
2318         break;
2319       case CmpInst::FCMP_ONE:
2320         ExtraCC = AArch64CC::MI;
2321         CC = AArch64CC::GT;
2322         break;
2323       }
2324       assert((CC != AArch64CC::AL) && "Unexpected condition code.");
2325
2326       // Emit the extra branch for FCMP_UEQ and FCMP_ONE.
2327       if (ExtraCC != AArch64CC::AL) {
2328         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2329             .addImm(ExtraCC)
2330             .addMBB(TBB);
2331       }
2332
2333       // Emit the branch.
2334       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2335           .addImm(CC)
2336           .addMBB(TBB);
2337
2338       finishCondBranch(BI->getParent(), TBB, FBB);
2339       return true;
2340     }
2341   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
2342     MVT SrcVT;
2343     if (TI->hasOneUse() && isValueAvailable(TI) &&
2344         isTypeSupported(TI->getOperand(0)->getType(), SrcVT)) {
2345       unsigned CondReg = getRegForValue(TI->getOperand(0));
2346       if (!CondReg)
2347         return false;
2348       bool CondIsKill = hasTrivialKill(TI->getOperand(0));
2349
2350       // Issue an extract_subreg to get the lower 32-bits.
2351       if (SrcVT == MVT::i64) {
2352         CondReg = fastEmitInst_extractsubreg(MVT::i32, CondReg, CondIsKill,
2353                                              AArch64::sub_32);
2354         CondIsKill = true;
2355       }
2356
2357       unsigned ANDReg = emitAnd_ri(MVT::i32, CondReg, CondIsKill, 1);
2358       assert(ANDReg && "Unexpected AND instruction emission failure.");
2359       emitICmp_ri(MVT::i32, ANDReg, /*IsKill=*/true, 0);
2360
2361       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2362         std::swap(TBB, FBB);
2363         CC = AArch64CC::EQ;
2364       }
2365       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2366           .addImm(CC)
2367           .addMBB(TBB);
2368
2369       finishCondBranch(BI->getParent(), TBB, FBB);
2370       return true;
2371     }
2372   } else if (const auto *CI = dyn_cast<ConstantInt>(BI->getCondition())) {
2373     uint64_t Imm = CI->getZExtValue();
2374     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
2375     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::B))
2376         .addMBB(Target);
2377
2378     // Obtain the branch weight and add the target to the successor list.
2379     if (FuncInfo.BPI) {
2380       uint32_t BranchWeight =
2381           FuncInfo.BPI->getEdgeWeight(BI->getParent(), Target->getBasicBlock());
2382       FuncInfo.MBB->addSuccessor(Target, BranchWeight);
2383     } else
2384       FuncInfo.MBB->addSuccessorWithoutWeight(Target);
2385     return true;
2386   } else if (foldXALUIntrinsic(CC, I, BI->getCondition())) {
2387     // Fake request the condition, otherwise the intrinsic might be completely
2388     // optimized away.
2389     unsigned CondReg = getRegForValue(BI->getCondition());
2390     if (!CondReg)
2391       return false;
2392
2393     // Emit the branch.
2394     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2395       .addImm(CC)
2396       .addMBB(TBB);
2397
2398     finishCondBranch(BI->getParent(), TBB, FBB);
2399     return true;
2400   }
2401
2402   unsigned CondReg = getRegForValue(BI->getCondition());
2403   if (CondReg == 0)
2404     return false;
2405   bool CondRegIsKill = hasTrivialKill(BI->getCondition());
2406
2407   // We've been divorced from our compare!  Our block was split, and
2408   // now our compare lives in a predecessor block.  We musn't
2409   // re-compare here, as the children of the compare aren't guaranteed
2410   // live across the block boundary (we *could* check for this).
2411   // Regardless, the compare has been done in the predecessor block,
2412   // and it left a value for us in a virtual register.  Ergo, we test
2413   // the one-bit value left in the virtual register.
2414   //
2415   // FIXME: Optimize this with TBZW/TBZNW.
2416   unsigned ANDReg = emitAnd_ri(MVT::i32, CondReg, CondRegIsKill, 1);
2417   assert(ANDReg && "Unexpected AND instruction emission failure.");
2418   emitICmp_ri(MVT::i32, ANDReg, /*IsKill=*/true, 0);
2419
2420   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2421     std::swap(TBB, FBB);
2422     CC = AArch64CC::EQ;
2423   }
2424
2425   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2426       .addImm(CC)
2427       .addMBB(TBB);
2428
2429   finishCondBranch(BI->getParent(), TBB, FBB);
2430   return true;
2431 }
2432
2433 bool AArch64FastISel::selectIndirectBr(const Instruction *I) {
2434   const IndirectBrInst *BI = cast<IndirectBrInst>(I);
2435   unsigned AddrReg = getRegForValue(BI->getOperand(0));
2436   if (AddrReg == 0)
2437     return false;
2438
2439   // Emit the indirect branch.
2440   const MCInstrDesc &II = TII.get(AArch64::BR);
2441   AddrReg = constrainOperandRegClass(II, AddrReg,  II.getNumDefs());
2442   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II).addReg(AddrReg);
2443
2444   // Make sure the CFG is up-to-date.
2445   for (auto *Succ : BI->successors())
2446     FuncInfo.MBB->addSuccessor(FuncInfo.MBBMap[Succ]);
2447
2448   return true;
2449 }
2450
2451 bool AArch64FastISel::selectCmp(const Instruction *I) {
2452   const CmpInst *CI = cast<CmpInst>(I);
2453
2454   // Try to optimize or fold the cmp.
2455   CmpInst::Predicate Predicate = optimizeCmpPredicate(CI);
2456   unsigned ResultReg = 0;
2457   switch (Predicate) {
2458   default:
2459     break;
2460   case CmpInst::FCMP_FALSE:
2461     ResultReg = createResultReg(&AArch64::GPR32RegClass);
2462     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2463             TII.get(TargetOpcode::COPY), ResultReg)
2464         .addReg(AArch64::WZR, getKillRegState(true));
2465     break;
2466   case CmpInst::FCMP_TRUE:
2467     ResultReg = fastEmit_i(MVT::i32, MVT::i32, ISD::Constant, 1);
2468     break;
2469   }
2470
2471   if (ResultReg) {
2472     updateValueMap(I, ResultReg);
2473     return true;
2474   }
2475
2476   // Emit the cmp.
2477   if (!emitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
2478     return false;
2479
2480   ResultReg = createResultReg(&AArch64::GPR32RegClass);
2481
2482   // FCMP_UEQ and FCMP_ONE cannot be checked with a single instruction. These
2483   // condition codes are inverted, because they are used by CSINC.
2484   static unsigned CondCodeTable[2][2] = {
2485     { AArch64CC::NE, AArch64CC::VC },
2486     { AArch64CC::PL, AArch64CC::LE }
2487   };
2488   unsigned *CondCodes = nullptr;
2489   switch (Predicate) {
2490   default:
2491     break;
2492   case CmpInst::FCMP_UEQ:
2493     CondCodes = &CondCodeTable[0][0];
2494     break;
2495   case CmpInst::FCMP_ONE:
2496     CondCodes = &CondCodeTable[1][0];
2497     break;
2498   }
2499
2500   if (CondCodes) {
2501     unsigned TmpReg1 = createResultReg(&AArch64::GPR32RegClass);
2502     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2503             TmpReg1)
2504         .addReg(AArch64::WZR, getKillRegState(true))
2505         .addReg(AArch64::WZR, getKillRegState(true))
2506         .addImm(CondCodes[0]);
2507     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2508             ResultReg)
2509         .addReg(TmpReg1, getKillRegState(true))
2510         .addReg(AArch64::WZR, getKillRegState(true))
2511         .addImm(CondCodes[1]);
2512
2513     updateValueMap(I, ResultReg);
2514     return true;
2515   }
2516
2517   // Now set a register based on the comparison.
2518   AArch64CC::CondCode CC = getCompareCC(Predicate);
2519   assert((CC != AArch64CC::AL) && "Unexpected condition code.");
2520   AArch64CC::CondCode invertedCC = getInvertedCondCode(CC);
2521   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2522           ResultReg)
2523       .addReg(AArch64::WZR, getKillRegState(true))
2524       .addReg(AArch64::WZR, getKillRegState(true))
2525       .addImm(invertedCC);
2526
2527   updateValueMap(I, ResultReg);
2528   return true;
2529 }
2530
2531 /// \brief Optimize selects of i1 if one of the operands has a 'true' or 'false'
2532 /// value.
2533 bool AArch64FastISel::optimizeSelect(const SelectInst *SI) {
2534   if (!SI->getType()->isIntegerTy(1))
2535     return false;
2536
2537   const Value *Src1Val, *Src2Val;
2538   unsigned Opc = 0;
2539   bool NeedExtraOp = false;
2540   if (auto *CI = dyn_cast<ConstantInt>(SI->getTrueValue())) {
2541     if (CI->isOne()) {
2542       Src1Val = SI->getCondition();
2543       Src2Val = SI->getFalseValue();
2544       Opc = AArch64::ORRWrr;
2545     } else {
2546       assert(CI->isZero());
2547       Src1Val = SI->getFalseValue();
2548       Src2Val = SI->getCondition();
2549       Opc = AArch64::BICWrr;
2550     }
2551   } else if (auto *CI = dyn_cast<ConstantInt>(SI->getFalseValue())) {
2552     if (CI->isOne()) {
2553       Src1Val = SI->getCondition();
2554       Src2Val = SI->getTrueValue();
2555       Opc = AArch64::ORRWrr;
2556       NeedExtraOp = true;
2557     } else {
2558       assert(CI->isZero());
2559       Src1Val = SI->getCondition();
2560       Src2Val = SI->getTrueValue();
2561       Opc = AArch64::ANDWrr;
2562     }
2563   }
2564
2565   if (!Opc)
2566     return false;
2567
2568   unsigned Src1Reg = getRegForValue(Src1Val);
2569   if (!Src1Reg)
2570     return false;
2571   bool Src1IsKill = hasTrivialKill(Src1Val);
2572
2573   unsigned Src2Reg = getRegForValue(Src2Val);
2574   if (!Src2Reg)
2575     return false;
2576   bool Src2IsKill = hasTrivialKill(Src2Val);
2577
2578   if (NeedExtraOp) {
2579     Src1Reg = emitLogicalOp_ri(ISD::XOR, MVT::i32, Src1Reg, Src1IsKill, 1);
2580     Src1IsKill = true;
2581   }
2582   unsigned ResultReg = fastEmitInst_rr(Opc, &AArch64::GPR32RegClass, Src1Reg,
2583                                        Src1IsKill, Src2Reg, Src2IsKill);
2584   updateValueMap(SI, ResultReg);
2585   return true;
2586 }
2587
2588 bool AArch64FastISel::selectSelect(const Instruction *I) {
2589   assert(isa<SelectInst>(I) && "Expected a select instruction.");
2590   MVT VT;
2591   if (!isTypeSupported(I->getType(), VT))
2592     return false;
2593
2594   unsigned Opc;
2595   const TargetRegisterClass *RC;
2596   switch (VT.SimpleTy) {
2597   default:
2598     return false;
2599   case MVT::i1:
2600   case MVT::i8:
2601   case MVT::i16:
2602   case MVT::i32:
2603     Opc = AArch64::CSELWr;
2604     RC = &AArch64::GPR32RegClass;
2605     break;
2606   case MVT::i64:
2607     Opc = AArch64::CSELXr;
2608     RC = &AArch64::GPR64RegClass;
2609     break;
2610   case MVT::f32:
2611     Opc = AArch64::FCSELSrrr;
2612     RC = &AArch64::FPR32RegClass;
2613     break;
2614   case MVT::f64:
2615     Opc = AArch64::FCSELDrrr;
2616     RC = &AArch64::FPR64RegClass;
2617     break;
2618   }
2619
2620   const SelectInst *SI = cast<SelectInst>(I);
2621   const Value *Cond = SI->getCondition();
2622   AArch64CC::CondCode CC = AArch64CC::NE;
2623   AArch64CC::CondCode ExtraCC = AArch64CC::AL;
2624
2625   if (optimizeSelect(SI))
2626     return true;
2627
2628   // Try to pickup the flags, so we don't have to emit another compare.
2629   if (foldXALUIntrinsic(CC, I, Cond)) {
2630     // Fake request the condition to force emission of the XALU intrinsic.
2631     unsigned CondReg = getRegForValue(Cond);
2632     if (!CondReg)
2633       return false;
2634   } else if (isa<CmpInst>(Cond) && cast<CmpInst>(Cond)->hasOneUse() &&
2635              isValueAvailable(Cond)) {
2636     const auto *Cmp = cast<CmpInst>(Cond);
2637     // Try to optimize or fold the cmp.
2638     CmpInst::Predicate Predicate = optimizeCmpPredicate(Cmp);
2639     const Value *FoldSelect = nullptr;
2640     switch (Predicate) {
2641     default:
2642       break;
2643     case CmpInst::FCMP_FALSE:
2644       FoldSelect = SI->getFalseValue();
2645       break;
2646     case CmpInst::FCMP_TRUE:
2647       FoldSelect = SI->getTrueValue();
2648       break;
2649     }
2650
2651     if (FoldSelect) {
2652       unsigned SrcReg = getRegForValue(FoldSelect);
2653       if (!SrcReg)
2654         return false;
2655       unsigned UseReg = lookUpRegForValue(SI);
2656       if (UseReg)
2657         MRI.clearKillFlags(UseReg);
2658
2659       updateValueMap(I, SrcReg);
2660       return true;
2661     }
2662
2663     // Emit the cmp.
2664     if (!emitCmp(Cmp->getOperand(0), Cmp->getOperand(1), Cmp->isUnsigned()))
2665       return false;
2666
2667     // FCMP_UEQ and FCMP_ONE cannot be checked with a single select instruction.
2668     CC = getCompareCC(Predicate);
2669     switch (Predicate) {
2670     default:
2671       break;
2672     case CmpInst::FCMP_UEQ:
2673       ExtraCC = AArch64CC::EQ;
2674       CC = AArch64CC::VS;
2675       break;
2676     case CmpInst::FCMP_ONE:
2677       ExtraCC = AArch64CC::MI;
2678       CC = AArch64CC::GT;
2679       break;
2680     }
2681     assert((CC != AArch64CC::AL) && "Unexpected condition code.");
2682   } else {
2683     unsigned CondReg = getRegForValue(Cond);
2684     if (!CondReg)
2685       return false;
2686     bool CondIsKill = hasTrivialKill(Cond);
2687
2688     const MCInstrDesc &II = TII.get(AArch64::ANDSWri);
2689     CondReg = constrainOperandRegClass(II, CondReg, 1);
2690
2691     // Emit a TST instruction (ANDS wzr, reg, #imm).
2692     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II,
2693             AArch64::WZR)
2694         .addReg(CondReg, getKillRegState(CondIsKill))
2695         .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
2696   }
2697
2698   unsigned Src1Reg = getRegForValue(SI->getTrueValue());
2699   bool Src1IsKill = hasTrivialKill(SI->getTrueValue());
2700
2701   unsigned Src2Reg = getRegForValue(SI->getFalseValue());
2702   bool Src2IsKill = hasTrivialKill(SI->getFalseValue());
2703
2704   if (!Src1Reg || !Src2Reg)
2705     return false;
2706
2707   if (ExtraCC != AArch64CC::AL) {
2708     Src2Reg = fastEmitInst_rri(Opc, RC, Src1Reg, Src1IsKill, Src2Reg,
2709                                Src2IsKill, ExtraCC);
2710     Src2IsKill = true;
2711   }
2712   unsigned ResultReg = fastEmitInst_rri(Opc, RC, Src1Reg, Src1IsKill, Src2Reg,
2713                                         Src2IsKill, CC);
2714   updateValueMap(I, ResultReg);
2715   return true;
2716 }
2717
2718 bool AArch64FastISel::selectFPExt(const Instruction *I) {
2719   Value *V = I->getOperand(0);
2720   if (!I->getType()->isDoubleTy() || !V->getType()->isFloatTy())
2721     return false;
2722
2723   unsigned Op = getRegForValue(V);
2724   if (Op == 0)
2725     return false;
2726
2727   unsigned ResultReg = createResultReg(&AArch64::FPR64RegClass);
2728   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::FCVTDSr),
2729           ResultReg).addReg(Op);
2730   updateValueMap(I, ResultReg);
2731   return true;
2732 }
2733
2734 bool AArch64FastISel::selectFPTrunc(const Instruction *I) {
2735   Value *V = I->getOperand(0);
2736   if (!I->getType()->isFloatTy() || !V->getType()->isDoubleTy())
2737     return false;
2738
2739   unsigned Op = getRegForValue(V);
2740   if (Op == 0)
2741     return false;
2742
2743   unsigned ResultReg = createResultReg(&AArch64::FPR32RegClass);
2744   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::FCVTSDr),
2745           ResultReg).addReg(Op);
2746   updateValueMap(I, ResultReg);
2747   return true;
2748 }
2749
2750 // FPToUI and FPToSI
2751 bool AArch64FastISel::selectFPToInt(const Instruction *I, bool Signed) {
2752   MVT DestVT;
2753   if (!isTypeLegal(I->getType(), DestVT) || DestVT.isVector())
2754     return false;
2755
2756   unsigned SrcReg = getRegForValue(I->getOperand(0));
2757   if (SrcReg == 0)
2758     return false;
2759
2760   EVT SrcVT = TLI.getValueType(DL, I->getOperand(0)->getType(), true);
2761   if (SrcVT == MVT::f128)
2762     return false;
2763
2764   unsigned Opc;
2765   if (SrcVT == MVT::f64) {
2766     if (Signed)
2767       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZSUWDr : AArch64::FCVTZSUXDr;
2768     else
2769       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZUUWDr : AArch64::FCVTZUUXDr;
2770   } else {
2771     if (Signed)
2772       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZSUWSr : AArch64::FCVTZSUXSr;
2773     else
2774       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZUUWSr : AArch64::FCVTZUUXSr;
2775   }
2776   unsigned ResultReg = createResultReg(
2777       DestVT == MVT::i32 ? &AArch64::GPR32RegClass : &AArch64::GPR64RegClass);
2778   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
2779       .addReg(SrcReg);
2780   updateValueMap(I, ResultReg);
2781   return true;
2782 }
2783
2784 bool AArch64FastISel::selectIntToFP(const Instruction *I, bool Signed) {
2785   MVT DestVT;
2786   if (!isTypeLegal(I->getType(), DestVT) || DestVT.isVector())
2787     return false;
2788   assert ((DestVT == MVT::f32 || DestVT == MVT::f64) &&
2789           "Unexpected value type.");
2790
2791   unsigned SrcReg = getRegForValue(I->getOperand(0));
2792   if (!SrcReg)
2793     return false;
2794   bool SrcIsKill = hasTrivialKill(I->getOperand(0));
2795
2796   EVT SrcVT = TLI.getValueType(DL, I->getOperand(0)->getType(), true);
2797
2798   // Handle sign-extension.
2799   if (SrcVT == MVT::i16 || SrcVT == MVT::i8 || SrcVT == MVT::i1) {
2800     SrcReg =
2801         emitIntExt(SrcVT.getSimpleVT(), SrcReg, MVT::i32, /*isZExt*/ !Signed);
2802     if (!SrcReg)
2803       return false;
2804     SrcIsKill = true;
2805   }
2806
2807   unsigned Opc;
2808   if (SrcVT == MVT::i64) {
2809     if (Signed)
2810       Opc = (DestVT == MVT::f32) ? AArch64::SCVTFUXSri : AArch64::SCVTFUXDri;
2811     else
2812       Opc = (DestVT == MVT::f32) ? AArch64::UCVTFUXSri : AArch64::UCVTFUXDri;
2813   } else {
2814     if (Signed)
2815       Opc = (DestVT == MVT::f32) ? AArch64::SCVTFUWSri : AArch64::SCVTFUWDri;
2816     else
2817       Opc = (DestVT == MVT::f32) ? AArch64::UCVTFUWSri : AArch64::UCVTFUWDri;
2818   }
2819
2820   unsigned ResultReg = fastEmitInst_r(Opc, TLI.getRegClassFor(DestVT), SrcReg,
2821                                       SrcIsKill);
2822   updateValueMap(I, ResultReg);
2823   return true;
2824 }
2825
2826 bool AArch64FastISel::fastLowerArguments() {
2827   if (!FuncInfo.CanLowerReturn)
2828     return false;
2829
2830   const Function *F = FuncInfo.Fn;
2831   if (F->isVarArg())
2832     return false;
2833
2834   CallingConv::ID CC = F->getCallingConv();
2835   if (CC != CallingConv::C)
2836     return false;
2837
2838   // Only handle simple cases of up to 8 GPR and FPR each.
2839   unsigned GPRCnt = 0;
2840   unsigned FPRCnt = 0;
2841   unsigned Idx = 0;
2842   for (auto const &Arg : F->args()) {
2843     // The first argument is at index 1.
2844     ++Idx;
2845     if (F->getAttributes().hasAttribute(Idx, Attribute::ByVal) ||
2846         F->getAttributes().hasAttribute(Idx, Attribute::InReg) ||
2847         F->getAttributes().hasAttribute(Idx, Attribute::StructRet) ||
2848         F->getAttributes().hasAttribute(Idx, Attribute::Nest))
2849       return false;
2850
2851     Type *ArgTy = Arg.getType();
2852     if (ArgTy->isStructTy() || ArgTy->isArrayTy())
2853       return false;
2854
2855     EVT ArgVT = TLI.getValueType(DL, ArgTy);
2856     if (!ArgVT.isSimple())
2857       return false;
2858
2859     MVT VT = ArgVT.getSimpleVT().SimpleTy;
2860     if (VT.isFloatingPoint() && !Subtarget->hasFPARMv8())
2861       return false;
2862
2863     if (VT.isVector() &&
2864         (!Subtarget->hasNEON() || !Subtarget->isLittleEndian()))
2865       return false;
2866
2867     if (VT >= MVT::i1 && VT <= MVT::i64)
2868       ++GPRCnt;
2869     else if ((VT >= MVT::f16 && VT <= MVT::f64) || VT.is64BitVector() ||
2870              VT.is128BitVector())
2871       ++FPRCnt;
2872     else
2873       return false;
2874
2875     if (GPRCnt > 8 || FPRCnt > 8)
2876       return false;
2877   }
2878
2879   static const MCPhysReg Registers[6][8] = {
2880     { AArch64::W0, AArch64::W1, AArch64::W2, AArch64::W3, AArch64::W4,
2881       AArch64::W5, AArch64::W6, AArch64::W7 },
2882     { AArch64::X0, AArch64::X1, AArch64::X2, AArch64::X3, AArch64::X4,
2883       AArch64::X5, AArch64::X6, AArch64::X7 },
2884     { AArch64::H0, AArch64::H1, AArch64::H2, AArch64::H3, AArch64::H4,
2885       AArch64::H5, AArch64::H6, AArch64::H7 },
2886     { AArch64::S0, AArch64::S1, AArch64::S2, AArch64::S3, AArch64::S4,
2887       AArch64::S5, AArch64::S6, AArch64::S7 },
2888     { AArch64::D0, AArch64::D1, AArch64::D2, AArch64::D3, AArch64::D4,
2889       AArch64::D5, AArch64::D6, AArch64::D7 },
2890     { AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3, AArch64::Q4,
2891       AArch64::Q5, AArch64::Q6, AArch64::Q7 }
2892   };
2893
2894   unsigned GPRIdx = 0;
2895   unsigned FPRIdx = 0;
2896   for (auto const &Arg : F->args()) {
2897     MVT VT = TLI.getSimpleValueType(DL, Arg.getType());
2898     unsigned SrcReg;
2899     const TargetRegisterClass *RC;
2900     if (VT >= MVT::i1 && VT <= MVT::i32) {
2901       SrcReg = Registers[0][GPRIdx++];
2902       RC = &AArch64::GPR32RegClass;
2903       VT = MVT::i32;
2904     } else if (VT == MVT::i64) {
2905       SrcReg = Registers[1][GPRIdx++];
2906       RC = &AArch64::GPR64RegClass;
2907     } else if (VT == MVT::f16) {
2908       SrcReg = Registers[2][FPRIdx++];
2909       RC = &AArch64::FPR16RegClass;
2910     } else if (VT ==  MVT::f32) {
2911       SrcReg = Registers[3][FPRIdx++];
2912       RC = &AArch64::FPR32RegClass;
2913     } else if ((VT == MVT::f64) || VT.is64BitVector()) {
2914       SrcReg = Registers[4][FPRIdx++];
2915       RC = &AArch64::FPR64RegClass;
2916     } else if (VT.is128BitVector()) {
2917       SrcReg = Registers[5][FPRIdx++];
2918       RC = &AArch64::FPR128RegClass;
2919     } else
2920       llvm_unreachable("Unexpected value type.");
2921
2922     unsigned DstReg = FuncInfo.MF->addLiveIn(SrcReg, RC);
2923     // FIXME: Unfortunately it's necessary to emit a copy from the livein copy.
2924     // Without this, EmitLiveInCopies may eliminate the livein if its only
2925     // use is a bitcast (which isn't turned into an instruction).
2926     unsigned ResultReg = createResultReg(RC);
2927     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2928             TII.get(TargetOpcode::COPY), ResultReg)
2929         .addReg(DstReg, getKillRegState(true));
2930     updateValueMap(&Arg, ResultReg);
2931   }
2932   return true;
2933 }
2934
2935 bool AArch64FastISel::processCallArgs(CallLoweringInfo &CLI,
2936                                       SmallVectorImpl<MVT> &OutVTs,
2937                                       unsigned &NumBytes) {
2938   CallingConv::ID CC = CLI.CallConv;
2939   SmallVector<CCValAssign, 16> ArgLocs;
2940   CCState CCInfo(CC, false, *FuncInfo.MF, ArgLocs, *Context);
2941   CCInfo.AnalyzeCallOperands(OutVTs, CLI.OutFlags, CCAssignFnForCall(CC));
2942
2943   // Get a count of how many bytes are to be pushed on the stack.
2944   NumBytes = CCInfo.getNextStackOffset();
2945
2946   // Issue CALLSEQ_START
2947   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
2948   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AdjStackDown))
2949     .addImm(NumBytes);
2950
2951   // Process the args.
2952   for (CCValAssign &VA : ArgLocs) {
2953     const Value *ArgVal = CLI.OutVals[VA.getValNo()];
2954     MVT ArgVT = OutVTs[VA.getValNo()];
2955
2956     unsigned ArgReg = getRegForValue(ArgVal);
2957     if (!ArgReg)
2958       return false;
2959
2960     // Handle arg promotion: SExt, ZExt, AExt.
2961     switch (VA.getLocInfo()) {
2962     case CCValAssign::Full:
2963       break;
2964     case CCValAssign::SExt: {
2965       MVT DestVT = VA.getLocVT();
2966       MVT SrcVT = ArgVT;
2967       ArgReg = emitIntExt(SrcVT, ArgReg, DestVT, /*isZExt=*/false);
2968       if (!ArgReg)
2969         return false;
2970       break;
2971     }
2972     case CCValAssign::AExt:
2973     // Intentional fall-through.
2974     case CCValAssign::ZExt: {
2975       MVT DestVT = VA.getLocVT();
2976       MVT SrcVT = ArgVT;
2977       ArgReg = emitIntExt(SrcVT, ArgReg, DestVT, /*isZExt=*/true);
2978       if (!ArgReg)
2979         return false;
2980       break;
2981     }
2982     default:
2983       llvm_unreachable("Unknown arg promotion!");
2984     }
2985
2986     // Now copy/store arg to correct locations.
2987     if (VA.isRegLoc() && !VA.needsCustom()) {
2988       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2989               TII.get(TargetOpcode::COPY), VA.getLocReg()).addReg(ArgReg);
2990       CLI.OutRegs.push_back(VA.getLocReg());
2991     } else if (VA.needsCustom()) {
2992       // FIXME: Handle custom args.
2993       return false;
2994     } else {
2995       assert(VA.isMemLoc() && "Assuming store on stack.");
2996
2997       // Don't emit stores for undef values.
2998       if (isa<UndefValue>(ArgVal))
2999         continue;
3000
3001       // Need to store on the stack.
3002       unsigned ArgSize = (ArgVT.getSizeInBits() + 7) / 8;
3003
3004       unsigned BEAlign = 0;
3005       if (ArgSize < 8 && !Subtarget->isLittleEndian())
3006         BEAlign = 8 - ArgSize;
3007
3008       Address Addr;
3009       Addr.setKind(Address::RegBase);
3010       Addr.setReg(AArch64::SP);
3011       Addr.setOffset(VA.getLocMemOffset() + BEAlign);
3012
3013       unsigned Alignment = DL.getABITypeAlignment(ArgVal->getType());
3014       MachineMemOperand *MMO = FuncInfo.MF->getMachineMemOperand(
3015           MachinePointerInfo::getStack(*FuncInfo.MF, Addr.getOffset()),
3016           MachineMemOperand::MOStore, ArgVT.getStoreSize(), Alignment);
3017
3018       if (!emitStore(ArgVT, ArgReg, Addr, MMO))
3019         return false;
3020     }
3021   }
3022   return true;
3023 }
3024
3025 bool AArch64FastISel::finishCall(CallLoweringInfo &CLI, MVT RetVT,
3026                                  unsigned NumBytes) {
3027   CallingConv::ID CC = CLI.CallConv;
3028
3029   // Issue CALLSEQ_END
3030   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
3031   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AdjStackUp))
3032     .addImm(NumBytes).addImm(0);
3033
3034   // Now the return value.
3035   if (RetVT != MVT::isVoid) {
3036     SmallVector<CCValAssign, 16> RVLocs;
3037     CCState CCInfo(CC, false, *FuncInfo.MF, RVLocs, *Context);
3038     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC));
3039
3040     // Only handle a single return value.
3041     if (RVLocs.size() != 1)
3042       return false;
3043
3044     // Copy all of the result registers out of their specified physreg.
3045     MVT CopyVT = RVLocs[0].getValVT();
3046
3047     // TODO: Handle big-endian results
3048     if (CopyVT.isVector() && !Subtarget->isLittleEndian())
3049       return false;
3050
3051     unsigned ResultReg = createResultReg(TLI.getRegClassFor(CopyVT));
3052     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3053             TII.get(TargetOpcode::COPY), ResultReg)
3054         .addReg(RVLocs[0].getLocReg());
3055     CLI.InRegs.push_back(RVLocs[0].getLocReg());
3056
3057     CLI.ResultReg = ResultReg;
3058     CLI.NumResultRegs = 1;
3059   }
3060
3061   return true;
3062 }
3063
3064 bool AArch64FastISel::fastLowerCall(CallLoweringInfo &CLI) {
3065   CallingConv::ID CC  = CLI.CallConv;
3066   bool IsTailCall     = CLI.IsTailCall;
3067   bool IsVarArg       = CLI.IsVarArg;
3068   const Value *Callee = CLI.Callee;
3069   MCSymbol *Symbol = CLI.Symbol;
3070
3071   if (!Callee && !Symbol)
3072     return false;
3073
3074   // Allow SelectionDAG isel to handle tail calls.
3075   if (IsTailCall)
3076     return false;
3077
3078   CodeModel::Model CM = TM.getCodeModel();
3079   // Only support the small and large code model.
3080   if (CM != CodeModel::Small && CM != CodeModel::Large)
3081     return false;
3082
3083   // FIXME: Add large code model support for ELF.
3084   if (CM == CodeModel::Large && !Subtarget->isTargetMachO())
3085     return false;
3086
3087   // Let SDISel handle vararg functions.
3088   if (IsVarArg)
3089     return false;
3090
3091   // FIXME: Only handle *simple* calls for now.
3092   MVT RetVT;
3093   if (CLI.RetTy->isVoidTy())
3094     RetVT = MVT::isVoid;
3095   else if (!isTypeLegal(CLI.RetTy, RetVT))
3096     return false;
3097
3098   for (auto Flag : CLI.OutFlags)
3099     if (Flag.isInReg() || Flag.isSRet() || Flag.isNest() || Flag.isByVal())
3100       return false;
3101
3102   // Set up the argument vectors.
3103   SmallVector<MVT, 16> OutVTs;
3104   OutVTs.reserve(CLI.OutVals.size());
3105
3106   for (auto *Val : CLI.OutVals) {
3107     MVT VT;
3108     if (!isTypeLegal(Val->getType(), VT) &&
3109         !(VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16))
3110       return false;
3111
3112     // We don't handle vector parameters yet.
3113     if (VT.isVector() || VT.getSizeInBits() > 64)
3114       return false;
3115
3116     OutVTs.push_back(VT);
3117   }
3118
3119   Address Addr;
3120   if (Callee && !computeCallAddress(Callee, Addr))
3121     return false;
3122
3123   // Handle the arguments now that we've gotten them.
3124   unsigned NumBytes;
3125   if (!processCallArgs(CLI, OutVTs, NumBytes))
3126     return false;
3127
3128   // Issue the call.
3129   MachineInstrBuilder MIB;
3130   if (CM == CodeModel::Small) {
3131     const MCInstrDesc &II = TII.get(Addr.getReg() ? AArch64::BLR : AArch64::BL);
3132     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II);
3133     if (Symbol)
3134       MIB.addSym(Symbol, 0);
3135     else if (Addr.getGlobalValue())
3136       MIB.addGlobalAddress(Addr.getGlobalValue(), 0, 0);
3137     else if (Addr.getReg()) {
3138       unsigned Reg = constrainOperandRegClass(II, Addr.getReg(), 0);
3139       MIB.addReg(Reg);
3140     } else
3141       return false;
3142   } else {
3143     unsigned CallReg = 0;
3144     if (Symbol) {
3145       unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
3146       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
3147               ADRPReg)
3148           .addSym(Symbol, AArch64II::MO_GOT | AArch64II::MO_PAGE);
3149
3150       CallReg = createResultReg(&AArch64::GPR64RegClass);
3151       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3152               TII.get(AArch64::LDRXui), CallReg)
3153           .addReg(ADRPReg)
3154           .addSym(Symbol,
3155                   AArch64II::MO_GOT | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3156     } else if (Addr.getGlobalValue())
3157       CallReg = materializeGV(Addr.getGlobalValue());
3158     else if (Addr.getReg())
3159       CallReg = Addr.getReg();
3160
3161     if (!CallReg)
3162       return false;
3163
3164     const MCInstrDesc &II = TII.get(AArch64::BLR);
3165     CallReg = constrainOperandRegClass(II, CallReg, 0);
3166     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II).addReg(CallReg);
3167   }
3168
3169   // Add implicit physical register uses to the call.
3170   for (auto Reg : CLI.OutRegs)
3171     MIB.addReg(Reg, RegState::Implicit);
3172
3173   // Add a register mask with the call-preserved registers.
3174   // Proper defs for return values will be added by setPhysRegsDeadExcept().
3175   MIB.addRegMask(TRI.getCallPreservedMask(*FuncInfo.MF, CC));
3176
3177   CLI.Call = MIB;
3178
3179   // Finish off the call including any return values.
3180   return finishCall(CLI, RetVT, NumBytes);
3181 }
3182
3183 bool AArch64FastISel::isMemCpySmall(uint64_t Len, unsigned Alignment) {
3184   if (Alignment)
3185     return Len / Alignment <= 4;
3186   else
3187     return Len < 32;
3188 }
3189
3190 bool AArch64FastISel::tryEmitSmallMemCpy(Address Dest, Address Src,
3191                                          uint64_t Len, unsigned Alignment) {
3192   // Make sure we don't bloat code by inlining very large memcpy's.
3193   if (!isMemCpySmall(Len, Alignment))
3194     return false;
3195
3196   int64_t UnscaledOffset = 0;
3197   Address OrigDest = Dest;
3198   Address OrigSrc = Src;
3199
3200   while (Len) {
3201     MVT VT;
3202     if (!Alignment || Alignment >= 8) {
3203       if (Len >= 8)
3204         VT = MVT::i64;
3205       else if (Len >= 4)
3206         VT = MVT::i32;
3207       else if (Len >= 2)
3208         VT = MVT::i16;
3209       else {
3210         VT = MVT::i8;
3211       }
3212     } else {
3213       // Bound based on alignment.
3214       if (Len >= 4 && Alignment == 4)
3215         VT = MVT::i32;
3216       else if (Len >= 2 && Alignment == 2)
3217         VT = MVT::i16;
3218       else {
3219         VT = MVT::i8;
3220       }
3221     }
3222
3223     unsigned ResultReg = emitLoad(VT, VT, Src);
3224     if (!ResultReg)
3225       return false;
3226
3227     if (!emitStore(VT, ResultReg, Dest))
3228       return false;
3229
3230     int64_t Size = VT.getSizeInBits() / 8;
3231     Len -= Size;
3232     UnscaledOffset += Size;
3233
3234     // We need to recompute the unscaled offset for each iteration.
3235     Dest.setOffset(OrigDest.getOffset() + UnscaledOffset);
3236     Src.setOffset(OrigSrc.getOffset() + UnscaledOffset);
3237   }
3238
3239   return true;
3240 }
3241
3242 /// \brief Check if it is possible to fold the condition from the XALU intrinsic
3243 /// into the user. The condition code will only be updated on success.
3244 bool AArch64FastISel::foldXALUIntrinsic(AArch64CC::CondCode &CC,
3245                                         const Instruction *I,
3246                                         const Value *Cond) {
3247   if (!isa<ExtractValueInst>(Cond))
3248     return false;
3249
3250   const auto *EV = cast<ExtractValueInst>(Cond);
3251   if (!isa<IntrinsicInst>(EV->getAggregateOperand()))
3252     return false;
3253
3254   const auto *II = cast<IntrinsicInst>(EV->getAggregateOperand());
3255   MVT RetVT;
3256   const Function *Callee = II->getCalledFunction();
3257   Type *RetTy =
3258   cast<StructType>(Callee->getReturnType())->getTypeAtIndex(0U);
3259   if (!isTypeLegal(RetTy, RetVT))
3260     return false;
3261
3262   if (RetVT != MVT::i32 && RetVT != MVT::i64)
3263     return false;
3264
3265   const Value *LHS = II->getArgOperand(0);
3266   const Value *RHS = II->getArgOperand(1);
3267
3268   // Canonicalize immediate to the RHS.
3269   if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS) &&
3270       isCommutativeIntrinsic(II))
3271     std::swap(LHS, RHS);
3272
3273   // Simplify multiplies.
3274   Intrinsic::ID IID = II->getIntrinsicID();
3275   switch (IID) {
3276   default:
3277     break;
3278   case Intrinsic::smul_with_overflow:
3279     if (const auto *C = dyn_cast<ConstantInt>(RHS))
3280       if (C->getValue() == 2)
3281         IID = Intrinsic::sadd_with_overflow;
3282     break;
3283   case Intrinsic::umul_with_overflow:
3284     if (const auto *C = dyn_cast<ConstantInt>(RHS))
3285       if (C->getValue() == 2)
3286         IID = Intrinsic::uadd_with_overflow;
3287     break;
3288   }
3289
3290   AArch64CC::CondCode TmpCC;
3291   switch (IID) {
3292   default:
3293     return false;
3294   case Intrinsic::sadd_with_overflow:
3295   case Intrinsic::ssub_with_overflow:
3296     TmpCC = AArch64CC::VS;
3297     break;
3298   case Intrinsic::uadd_with_overflow:
3299     TmpCC = AArch64CC::HS;
3300     break;
3301   case Intrinsic::usub_with_overflow:
3302     TmpCC = AArch64CC::LO;
3303     break;
3304   case Intrinsic::smul_with_overflow:
3305   case Intrinsic::umul_with_overflow:
3306     TmpCC = AArch64CC::NE;
3307     break;
3308   }
3309
3310   // Check if both instructions are in the same basic block.
3311   if (!isValueAvailable(II))
3312     return false;
3313
3314   // Make sure nothing is in the way
3315   BasicBlock::const_iterator Start(I);
3316   BasicBlock::const_iterator End(II);
3317   for (auto Itr = std::prev(Start); Itr != End; --Itr) {
3318     // We only expect extractvalue instructions between the intrinsic and the
3319     // instruction to be selected.
3320     if (!isa<ExtractValueInst>(Itr))
3321       return false;
3322
3323     // Check that the extractvalue operand comes from the intrinsic.
3324     const auto *EVI = cast<ExtractValueInst>(Itr);
3325     if (EVI->getAggregateOperand() != II)
3326       return false;
3327   }
3328
3329   CC = TmpCC;
3330   return true;
3331 }
3332
3333 bool AArch64FastISel::fastLowerIntrinsicCall(const IntrinsicInst *II) {
3334   // FIXME: Handle more intrinsics.
3335   switch (II->getIntrinsicID()) {
3336   default: return false;
3337   case Intrinsic::frameaddress: {
3338     MachineFrameInfo *MFI = FuncInfo.MF->getFrameInfo();
3339     MFI->setFrameAddressIsTaken(true);
3340
3341     const AArch64RegisterInfo *RegInfo =
3342         static_cast<const AArch64RegisterInfo *>(Subtarget->getRegisterInfo());
3343     unsigned FramePtr = RegInfo->getFrameRegister(*(FuncInfo.MF));
3344     unsigned SrcReg = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
3345     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3346             TII.get(TargetOpcode::COPY), SrcReg).addReg(FramePtr);
3347     // Recursively load frame address
3348     // ldr x0, [fp]
3349     // ldr x0, [x0]
3350     // ldr x0, [x0]
3351     // ...
3352     unsigned DestReg;
3353     unsigned Depth = cast<ConstantInt>(II->getOperand(0))->getZExtValue();
3354     while (Depth--) {
3355       DestReg = fastEmitInst_ri(AArch64::LDRXui, &AArch64::GPR64RegClass,
3356                                 SrcReg, /*IsKill=*/true, 0);
3357       assert(DestReg && "Unexpected LDR instruction emission failure.");
3358       SrcReg = DestReg;
3359     }
3360
3361     updateValueMap(II, SrcReg);
3362     return true;
3363   }
3364   case Intrinsic::memcpy:
3365   case Intrinsic::memmove: {
3366     const auto *MTI = cast<MemTransferInst>(II);
3367     // Don't handle volatile.
3368     if (MTI->isVolatile())
3369       return false;
3370
3371     // Disable inlining for memmove before calls to ComputeAddress.  Otherwise,
3372     // we would emit dead code because we don't currently handle memmoves.
3373     bool IsMemCpy = (II->getIntrinsicID() == Intrinsic::memcpy);
3374     if (isa<ConstantInt>(MTI->getLength()) && IsMemCpy) {
3375       // Small memcpy's are common enough that we want to do them without a call
3376       // if possible.
3377       uint64_t Len = cast<ConstantInt>(MTI->getLength())->getZExtValue();
3378       unsigned Alignment = MTI->getAlignment();
3379       if (isMemCpySmall(Len, Alignment)) {
3380         Address Dest, Src;
3381         if (!computeAddress(MTI->getRawDest(), Dest) ||
3382             !computeAddress(MTI->getRawSource(), Src))
3383           return false;
3384         if (tryEmitSmallMemCpy(Dest, Src, Len, Alignment))
3385           return true;
3386       }
3387     }
3388
3389     if (!MTI->getLength()->getType()->isIntegerTy(64))
3390       return false;
3391
3392     if (MTI->getSourceAddressSpace() > 255 || MTI->getDestAddressSpace() > 255)
3393       // Fast instruction selection doesn't support the special
3394       // address spaces.
3395       return false;
3396
3397     const char *IntrMemName = isa<MemCpyInst>(II) ? "memcpy" : "memmove";
3398     return lowerCallTo(II, IntrMemName, II->getNumArgOperands() - 2);
3399   }
3400   case Intrinsic::memset: {
3401     const MemSetInst *MSI = cast<MemSetInst>(II);
3402     // Don't handle volatile.
3403     if (MSI->isVolatile())
3404       return false;
3405
3406     if (!MSI->getLength()->getType()->isIntegerTy(64))
3407       return false;
3408
3409     if (MSI->getDestAddressSpace() > 255)
3410       // Fast instruction selection doesn't support the special
3411       // address spaces.
3412       return false;
3413
3414     return lowerCallTo(II, "memset", II->getNumArgOperands() - 2);
3415   }
3416   case Intrinsic::sin:
3417   case Intrinsic::cos:
3418   case Intrinsic::pow: {
3419     MVT RetVT;
3420     if (!isTypeLegal(II->getType(), RetVT))
3421       return false;
3422
3423     if (RetVT != MVT::f32 && RetVT != MVT::f64)
3424       return false;
3425
3426     static const RTLIB::Libcall LibCallTable[3][2] = {
3427       { RTLIB::SIN_F32, RTLIB::SIN_F64 },
3428       { RTLIB::COS_F32, RTLIB::COS_F64 },
3429       { RTLIB::POW_F32, RTLIB::POW_F64 }
3430     };
3431     RTLIB::Libcall LC;
3432     bool Is64Bit = RetVT == MVT::f64;
3433     switch (II->getIntrinsicID()) {
3434     default:
3435       llvm_unreachable("Unexpected intrinsic.");
3436     case Intrinsic::sin:
3437       LC = LibCallTable[0][Is64Bit];
3438       break;
3439     case Intrinsic::cos:
3440       LC = LibCallTable[1][Is64Bit];
3441       break;
3442     case Intrinsic::pow:
3443       LC = LibCallTable[2][Is64Bit];
3444       break;
3445     }
3446
3447     ArgListTy Args;
3448     Args.reserve(II->getNumArgOperands());
3449
3450     // Populate the argument list.
3451     for (auto &Arg : II->arg_operands()) {
3452       ArgListEntry Entry;
3453       Entry.Val = Arg;
3454       Entry.Ty = Arg->getType();
3455       Args.push_back(Entry);
3456     }
3457
3458     CallLoweringInfo CLI;
3459     MCContext &Ctx = MF->getContext();
3460     CLI.setCallee(DL, Ctx, TLI.getLibcallCallingConv(LC), II->getType(),
3461                   TLI.getLibcallName(LC), std::move(Args));
3462     if (!lowerCallTo(CLI))
3463       return false;
3464     updateValueMap(II, CLI.ResultReg);
3465     return true;
3466   }
3467   case Intrinsic::fabs: {
3468     MVT VT;
3469     if (!isTypeLegal(II->getType(), VT))
3470       return false;
3471
3472     unsigned Opc;
3473     switch (VT.SimpleTy) {
3474     default:
3475       return false;
3476     case MVT::f32:
3477       Opc = AArch64::FABSSr;
3478       break;
3479     case MVT::f64:
3480       Opc = AArch64::FABSDr;
3481       break;
3482     }
3483     unsigned SrcReg = getRegForValue(II->getOperand(0));
3484     if (!SrcReg)
3485       return false;
3486     bool SrcRegIsKill = hasTrivialKill(II->getOperand(0));
3487     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
3488     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
3489       .addReg(SrcReg, getKillRegState(SrcRegIsKill));
3490     updateValueMap(II, ResultReg);
3491     return true;
3492   }
3493   case Intrinsic::trap: {
3494     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::BRK))
3495         .addImm(1);
3496     return true;
3497   }
3498   case Intrinsic::sqrt: {
3499     Type *RetTy = II->getCalledFunction()->getReturnType();
3500
3501     MVT VT;
3502     if (!isTypeLegal(RetTy, VT))
3503       return false;
3504
3505     unsigned Op0Reg = getRegForValue(II->getOperand(0));
3506     if (!Op0Reg)
3507       return false;
3508     bool Op0IsKill = hasTrivialKill(II->getOperand(0));
3509
3510     unsigned ResultReg = fastEmit_r(VT, VT, ISD::FSQRT, Op0Reg, Op0IsKill);
3511     if (!ResultReg)
3512       return false;
3513
3514     updateValueMap(II, ResultReg);
3515     return true;
3516   }
3517   case Intrinsic::sadd_with_overflow:
3518   case Intrinsic::uadd_with_overflow:
3519   case Intrinsic::ssub_with_overflow:
3520   case Intrinsic::usub_with_overflow:
3521   case Intrinsic::smul_with_overflow:
3522   case Intrinsic::umul_with_overflow: {
3523     // This implements the basic lowering of the xalu with overflow intrinsics.
3524     const Function *Callee = II->getCalledFunction();
3525     auto *Ty = cast<StructType>(Callee->getReturnType());
3526     Type *RetTy = Ty->getTypeAtIndex(0U);
3527
3528     MVT VT;
3529     if (!isTypeLegal(RetTy, VT))
3530       return false;
3531
3532     if (VT != MVT::i32 && VT != MVT::i64)
3533       return false;
3534
3535     const Value *LHS = II->getArgOperand(0);
3536     const Value *RHS = II->getArgOperand(1);
3537     // Canonicalize immediate to the RHS.
3538     if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS) &&
3539         isCommutativeIntrinsic(II))
3540       std::swap(LHS, RHS);
3541
3542     // Simplify multiplies.
3543     Intrinsic::ID IID = II->getIntrinsicID();
3544     switch (IID) {
3545     default:
3546       break;
3547     case Intrinsic::smul_with_overflow:
3548       if (const auto *C = dyn_cast<ConstantInt>(RHS))
3549         if (C->getValue() == 2) {
3550           IID = Intrinsic::sadd_with_overflow;
3551           RHS = LHS;
3552         }
3553       break;
3554     case Intrinsic::umul_with_overflow:
3555       if (const auto *C = dyn_cast<ConstantInt>(RHS))
3556         if (C->getValue() == 2) {
3557           IID = Intrinsic::uadd_with_overflow;
3558           RHS = LHS;
3559         }
3560       break;
3561     }
3562
3563     unsigned ResultReg1 = 0, ResultReg2 = 0, MulReg = 0;
3564     AArch64CC::CondCode CC = AArch64CC::Invalid;
3565     switch (IID) {
3566     default: llvm_unreachable("Unexpected intrinsic!");
3567     case Intrinsic::sadd_with_overflow:
3568       ResultReg1 = emitAdd(VT, LHS, RHS, /*SetFlags=*/true);
3569       CC = AArch64CC::VS;
3570       break;
3571     case Intrinsic::uadd_with_overflow:
3572       ResultReg1 = emitAdd(VT, LHS, RHS, /*SetFlags=*/true);
3573       CC = AArch64CC::HS;
3574       break;
3575     case Intrinsic::ssub_with_overflow:
3576       ResultReg1 = emitSub(VT, LHS, RHS, /*SetFlags=*/true);
3577       CC = AArch64CC::VS;
3578       break;
3579     case Intrinsic::usub_with_overflow:
3580       ResultReg1 = emitSub(VT, LHS, RHS, /*SetFlags=*/true);
3581       CC = AArch64CC::LO;
3582       break;
3583     case Intrinsic::smul_with_overflow: {
3584       CC = AArch64CC::NE;
3585       unsigned LHSReg = getRegForValue(LHS);
3586       if (!LHSReg)
3587         return false;
3588       bool LHSIsKill = hasTrivialKill(LHS);
3589
3590       unsigned RHSReg = getRegForValue(RHS);
3591       if (!RHSReg)
3592         return false;
3593       bool RHSIsKill = hasTrivialKill(RHS);
3594
3595       if (VT == MVT::i32) {
3596         MulReg = emitSMULL_rr(MVT::i64, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
3597         unsigned ShiftReg = emitLSR_ri(MVT::i64, MVT::i64, MulReg,
3598                                        /*IsKill=*/false, 32);
3599         MulReg = fastEmitInst_extractsubreg(VT, MulReg, /*IsKill=*/true,
3600                                             AArch64::sub_32);
3601         ShiftReg = fastEmitInst_extractsubreg(VT, ShiftReg, /*IsKill=*/true,
3602                                               AArch64::sub_32);
3603         emitSubs_rs(VT, ShiftReg, /*IsKill=*/true, MulReg, /*IsKill=*/false,
3604                     AArch64_AM::ASR, 31, /*WantResult=*/false);
3605       } else {
3606         assert(VT == MVT::i64 && "Unexpected value type.");
3607         // LHSReg and RHSReg cannot be killed by this Mul, since they are
3608         // reused in the next instruction.
3609         MulReg = emitMul_rr(VT, LHSReg, /*IsKill=*/false, RHSReg,
3610                             /*IsKill=*/false);
3611         unsigned SMULHReg = fastEmit_rr(VT, VT, ISD::MULHS, LHSReg, LHSIsKill,
3612                                         RHSReg, RHSIsKill);
3613         emitSubs_rs(VT, SMULHReg, /*IsKill=*/true, MulReg, /*IsKill=*/false,
3614                     AArch64_AM::ASR, 63, /*WantResult=*/false);
3615       }
3616       break;
3617     }
3618     case Intrinsic::umul_with_overflow: {
3619       CC = AArch64CC::NE;
3620       unsigned LHSReg = getRegForValue(LHS);
3621       if (!LHSReg)
3622         return false;
3623       bool LHSIsKill = hasTrivialKill(LHS);
3624
3625       unsigned RHSReg = getRegForValue(RHS);
3626       if (!RHSReg)
3627         return false;
3628       bool RHSIsKill = hasTrivialKill(RHS);
3629
3630       if (VT == MVT::i32) {
3631         MulReg = emitUMULL_rr(MVT::i64, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
3632         emitSubs_rs(MVT::i64, AArch64::XZR, /*IsKill=*/true, MulReg,
3633                     /*IsKill=*/false, AArch64_AM::LSR, 32,
3634                     /*WantResult=*/false);
3635         MulReg = fastEmitInst_extractsubreg(VT, MulReg, /*IsKill=*/true,
3636                                             AArch64::sub_32);
3637       } else {
3638         assert(VT == MVT::i64 && "Unexpected value type.");
3639         // LHSReg and RHSReg cannot be killed by this Mul, since they are
3640         // reused in the next instruction.
3641         MulReg = emitMul_rr(VT, LHSReg, /*IsKill=*/false, RHSReg,
3642                             /*IsKill=*/false);
3643         unsigned UMULHReg = fastEmit_rr(VT, VT, ISD::MULHU, LHSReg, LHSIsKill,
3644                                         RHSReg, RHSIsKill);
3645         emitSubs_rr(VT, AArch64::XZR, /*IsKill=*/true, UMULHReg,
3646                     /*IsKill=*/false, /*WantResult=*/false);
3647       }
3648       break;
3649     }
3650     }
3651
3652     if (MulReg) {
3653       ResultReg1 = createResultReg(TLI.getRegClassFor(VT));
3654       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3655               TII.get(TargetOpcode::COPY), ResultReg1).addReg(MulReg);
3656     }
3657
3658     ResultReg2 = fastEmitInst_rri(AArch64::CSINCWr, &AArch64::GPR32RegClass,
3659                                   AArch64::WZR, /*IsKill=*/true, AArch64::WZR,
3660                                   /*IsKill=*/true, getInvertedCondCode(CC));
3661     (void)ResultReg2;
3662     assert((ResultReg1 + 1) == ResultReg2 &&
3663            "Nonconsecutive result registers.");
3664     updateValueMap(II, ResultReg1, 2);
3665     return true;
3666   }
3667   }
3668   return false;
3669 }
3670
3671 bool AArch64FastISel::selectRet(const Instruction *I) {
3672   const ReturnInst *Ret = cast<ReturnInst>(I);
3673   const Function &F = *I->getParent()->getParent();
3674
3675   if (!FuncInfo.CanLowerReturn)
3676     return false;
3677
3678   if (F.isVarArg())
3679     return false;
3680
3681   // Build a list of return value registers.
3682   SmallVector<unsigned, 4> RetRegs;
3683
3684   if (Ret->getNumOperands() > 0) {
3685     CallingConv::ID CC = F.getCallingConv();
3686     SmallVector<ISD::OutputArg, 4> Outs;
3687     GetReturnInfo(F.getReturnType(), F.getAttributes(), Outs, TLI, DL);
3688
3689     // Analyze operands of the call, assigning locations to each operand.
3690     SmallVector<CCValAssign, 16> ValLocs;
3691     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, ValLocs, I->getContext());
3692     CCAssignFn *RetCC = CC == CallingConv::WebKit_JS ? RetCC_AArch64_WebKit_JS
3693                                                      : RetCC_AArch64_AAPCS;
3694     CCInfo.AnalyzeReturn(Outs, RetCC);
3695
3696     // Only handle a single return value for now.
3697     if (ValLocs.size() != 1)
3698       return false;
3699
3700     CCValAssign &VA = ValLocs[0];
3701     const Value *RV = Ret->getOperand(0);
3702
3703     // Don't bother handling odd stuff for now.
3704     if ((VA.getLocInfo() != CCValAssign::Full) &&
3705         (VA.getLocInfo() != CCValAssign::BCvt))
3706       return false;
3707
3708     // Only handle register returns for now.
3709     if (!VA.isRegLoc())
3710       return false;
3711
3712     unsigned Reg = getRegForValue(RV);
3713     if (Reg == 0)
3714       return false;
3715
3716     unsigned SrcReg = Reg + VA.getValNo();
3717     unsigned DestReg = VA.getLocReg();
3718     // Avoid a cross-class copy. This is very unlikely.
3719     if (!MRI.getRegClass(SrcReg)->contains(DestReg))
3720       return false;
3721
3722     EVT RVEVT = TLI.getValueType(DL, RV->getType());
3723     if (!RVEVT.isSimple())
3724       return false;
3725
3726     // Vectors (of > 1 lane) in big endian need tricky handling.
3727     if (RVEVT.isVector() && RVEVT.getVectorNumElements() > 1 &&
3728         !Subtarget->isLittleEndian())
3729       return false;
3730
3731     MVT RVVT = RVEVT.getSimpleVT();
3732     if (RVVT == MVT::f128)
3733       return false;
3734
3735     MVT DestVT = VA.getValVT();
3736     // Special handling for extended integers.
3737     if (RVVT != DestVT) {
3738       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
3739         return false;
3740
3741       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
3742         return false;
3743
3744       bool IsZExt = Outs[0].Flags.isZExt();
3745       SrcReg = emitIntExt(RVVT, SrcReg, DestVT, IsZExt);
3746       if (SrcReg == 0)
3747         return false;
3748     }
3749
3750     // Make the copy.
3751     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3752             TII.get(TargetOpcode::COPY), DestReg).addReg(SrcReg);
3753
3754     // Add register to return instruction.
3755     RetRegs.push_back(VA.getLocReg());
3756   }
3757
3758   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3759                                     TII.get(AArch64::RET_ReallyLR));
3760   for (unsigned RetReg : RetRegs)
3761     MIB.addReg(RetReg, RegState::Implicit);
3762   return true;
3763 }
3764
3765 bool AArch64FastISel::selectTrunc(const Instruction *I) {
3766   Type *DestTy = I->getType();
3767   Value *Op = I->getOperand(0);
3768   Type *SrcTy = Op->getType();
3769
3770   EVT SrcEVT = TLI.getValueType(DL, SrcTy, true);
3771   EVT DestEVT = TLI.getValueType(DL, DestTy, true);
3772   if (!SrcEVT.isSimple())
3773     return false;
3774   if (!DestEVT.isSimple())
3775     return false;
3776
3777   MVT SrcVT = SrcEVT.getSimpleVT();
3778   MVT DestVT = DestEVT.getSimpleVT();
3779
3780   if (SrcVT != MVT::i64 && SrcVT != MVT::i32 && SrcVT != MVT::i16 &&
3781       SrcVT != MVT::i8)
3782     return false;
3783   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8 &&
3784       DestVT != MVT::i1)
3785     return false;
3786
3787   unsigned SrcReg = getRegForValue(Op);
3788   if (!SrcReg)
3789     return false;
3790   bool SrcIsKill = hasTrivialKill(Op);
3791
3792   // If we're truncating from i64 to a smaller non-legal type then generate an
3793   // AND. Otherwise, we know the high bits are undefined and a truncate only
3794   // generate a COPY. We cannot mark the source register also as result
3795   // register, because this can incorrectly transfer the kill flag onto the
3796   // source register.
3797   unsigned ResultReg;
3798   if (SrcVT == MVT::i64) {
3799     uint64_t Mask = 0;
3800     switch (DestVT.SimpleTy) {
3801     default:
3802       // Trunc i64 to i32 is handled by the target-independent fast-isel.
3803       return false;
3804     case MVT::i1:
3805       Mask = 0x1;
3806       break;
3807     case MVT::i8:
3808       Mask = 0xff;
3809       break;
3810     case MVT::i16:
3811       Mask = 0xffff;
3812       break;
3813     }
3814     // Issue an extract_subreg to get the lower 32-bits.
3815     unsigned Reg32 = fastEmitInst_extractsubreg(MVT::i32, SrcReg, SrcIsKill,
3816                                                 AArch64::sub_32);
3817     // Create the AND instruction which performs the actual truncation.
3818     ResultReg = emitAnd_ri(MVT::i32, Reg32, /*IsKill=*/true, Mask);
3819     assert(ResultReg && "Unexpected AND instruction emission failure.");
3820   } else {
3821     ResultReg = createResultReg(&AArch64::GPR32RegClass);
3822     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3823             TII.get(TargetOpcode::COPY), ResultReg)
3824         .addReg(SrcReg, getKillRegState(SrcIsKill));
3825   }
3826
3827   updateValueMap(I, ResultReg);
3828   return true;
3829 }
3830
3831 unsigned AArch64FastISel::emiti1Ext(unsigned SrcReg, MVT DestVT, bool IsZExt) {
3832   assert((DestVT == MVT::i8 || DestVT == MVT::i16 || DestVT == MVT::i32 ||
3833           DestVT == MVT::i64) &&
3834          "Unexpected value type.");
3835   // Handle i8 and i16 as i32.
3836   if (DestVT == MVT::i8 || DestVT == MVT::i16)
3837     DestVT = MVT::i32;
3838
3839   if (IsZExt) {
3840     unsigned ResultReg = emitAnd_ri(MVT::i32, SrcReg, /*TODO:IsKill=*/false, 1);
3841     assert(ResultReg && "Unexpected AND instruction emission failure.");
3842     if (DestVT == MVT::i64) {
3843       // We're ZExt i1 to i64.  The ANDWri Wd, Ws, #1 implicitly clears the
3844       // upper 32 bits.  Emit a SUBREG_TO_REG to extend from Wd to Xd.
3845       unsigned Reg64 = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
3846       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3847               TII.get(AArch64::SUBREG_TO_REG), Reg64)
3848           .addImm(0)
3849           .addReg(ResultReg)
3850           .addImm(AArch64::sub_32);
3851       ResultReg = Reg64;
3852     }
3853     return ResultReg;
3854   } else {
3855     if (DestVT == MVT::i64) {
3856       // FIXME: We're SExt i1 to i64.
3857       return 0;
3858     }
3859     return fastEmitInst_rii(AArch64::SBFMWri, &AArch64::GPR32RegClass, SrcReg,
3860                             /*TODO:IsKill=*/false, 0, 0);
3861   }
3862 }
3863
3864 unsigned AArch64FastISel::emitMul_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
3865                                       unsigned Op1, bool Op1IsKill) {
3866   unsigned Opc, ZReg;
3867   switch (RetVT.SimpleTy) {
3868   default: return 0;
3869   case MVT::i8:
3870   case MVT::i16:
3871   case MVT::i32:
3872     RetVT = MVT::i32;
3873     Opc = AArch64::MADDWrrr; ZReg = AArch64::WZR; break;
3874   case MVT::i64:
3875     Opc = AArch64::MADDXrrr; ZReg = AArch64::XZR; break;
3876   }
3877
3878   const TargetRegisterClass *RC =
3879       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3880   return fastEmitInst_rrr(Opc, RC, Op0, Op0IsKill, Op1, Op1IsKill,
3881                           /*IsKill=*/ZReg, true);
3882 }
3883
3884 unsigned AArch64FastISel::emitSMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
3885                                         unsigned Op1, bool Op1IsKill) {
3886   if (RetVT != MVT::i64)
3887     return 0;
3888
3889   return fastEmitInst_rrr(AArch64::SMADDLrrr, &AArch64::GPR64RegClass,
3890                           Op0, Op0IsKill, Op1, Op1IsKill,
3891                           AArch64::XZR, /*IsKill=*/true);
3892 }
3893
3894 unsigned AArch64FastISel::emitUMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
3895                                         unsigned Op1, bool Op1IsKill) {
3896   if (RetVT != MVT::i64)
3897     return 0;
3898
3899   return fastEmitInst_rrr(AArch64::UMADDLrrr, &AArch64::GPR64RegClass,
3900                           Op0, Op0IsKill, Op1, Op1IsKill,
3901                           AArch64::XZR, /*IsKill=*/true);
3902 }
3903
3904 unsigned AArch64FastISel::emitLSL_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
3905                                      unsigned Op1Reg, bool Op1IsKill) {
3906   unsigned Opc = 0;
3907   bool NeedTrunc = false;
3908   uint64_t Mask = 0;
3909   switch (RetVT.SimpleTy) {
3910   default: return 0;
3911   case MVT::i8:  Opc = AArch64::LSLVWr; NeedTrunc = true; Mask = 0xff;   break;
3912   case MVT::i16: Opc = AArch64::LSLVWr; NeedTrunc = true; Mask = 0xffff; break;
3913   case MVT::i32: Opc = AArch64::LSLVWr;                                  break;
3914   case MVT::i64: Opc = AArch64::LSLVXr;                                  break;
3915   }
3916
3917   const TargetRegisterClass *RC =
3918       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3919   if (NeedTrunc) {
3920     Op1Reg = emitAnd_ri(MVT::i32, Op1Reg, Op1IsKill, Mask);
3921     Op1IsKill = true;
3922   }
3923   unsigned ResultReg = fastEmitInst_rr(Opc, RC, Op0Reg, Op0IsKill, Op1Reg,
3924                                        Op1IsKill);
3925   if (NeedTrunc)
3926     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
3927   return ResultReg;
3928 }
3929
3930 unsigned AArch64FastISel::emitLSL_ri(MVT RetVT, MVT SrcVT, unsigned Op0,
3931                                      bool Op0IsKill, uint64_t Shift,
3932                                      bool IsZExt) {
3933   assert(RetVT.SimpleTy >= SrcVT.SimpleTy &&
3934          "Unexpected source/return type pair.");
3935   assert((SrcVT == MVT::i1 || SrcVT == MVT::i8 || SrcVT == MVT::i16 ||
3936           SrcVT == MVT::i32 || SrcVT == MVT::i64) &&
3937          "Unexpected source value type.");
3938   assert((RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32 ||
3939           RetVT == MVT::i64) && "Unexpected return value type.");
3940
3941   bool Is64Bit = (RetVT == MVT::i64);
3942   unsigned RegSize = Is64Bit ? 64 : 32;
3943   unsigned DstBits = RetVT.getSizeInBits();
3944   unsigned SrcBits = SrcVT.getSizeInBits();
3945   const TargetRegisterClass *RC =
3946       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3947
3948   // Just emit a copy for "zero" shifts.
3949   if (Shift == 0) {
3950     if (RetVT == SrcVT) {
3951       unsigned ResultReg = createResultReg(RC);
3952       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3953               TII.get(TargetOpcode::COPY), ResultReg)
3954           .addReg(Op0, getKillRegState(Op0IsKill));
3955       return ResultReg;
3956     } else
3957       return emitIntExt(SrcVT, Op0, RetVT, IsZExt);
3958   }
3959
3960   // Don't deal with undefined shifts.
3961   if (Shift >= DstBits)
3962     return 0;
3963
3964   // For immediate shifts we can fold the zero-/sign-extension into the shift.
3965   // {S|U}BFM Wd, Wn, #r, #s
3966   // Wd<32+s-r,32-r> = Wn<s:0> when r > s
3967
3968   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3969   // %2 = shl i16 %1, 4
3970   // Wd<32+7-28,32-28> = Wn<7:0> <- clamp s to 7
3971   // 0b1111_1111_1111_1111__1111_1010_1010_0000 sext
3972   // 0b0000_0000_0000_0000__0000_0101_0101_0000 sext | zext
3973   // 0b0000_0000_0000_0000__0000_1010_1010_0000 zext
3974
3975   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3976   // %2 = shl i16 %1, 8
3977   // Wd<32+7-24,32-24> = Wn<7:0>
3978   // 0b1111_1111_1111_1111__1010_1010_0000_0000 sext
3979   // 0b0000_0000_0000_0000__0101_0101_0000_0000 sext | zext
3980   // 0b0000_0000_0000_0000__1010_1010_0000_0000 zext
3981
3982   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3983   // %2 = shl i16 %1, 12
3984   // Wd<32+3-20,32-20> = Wn<3:0>
3985   // 0b1111_1111_1111_1111__1010_0000_0000_0000 sext
3986   // 0b0000_0000_0000_0000__0101_0000_0000_0000 sext | zext
3987   // 0b0000_0000_0000_0000__1010_0000_0000_0000 zext
3988
3989   unsigned ImmR = RegSize - Shift;
3990   // Limit the width to the length of the source type.
3991   unsigned ImmS = std::min<unsigned>(SrcBits - 1, DstBits - 1 - Shift);
3992   static const unsigned OpcTable[2][2] = {
3993     {AArch64::SBFMWri, AArch64::SBFMXri},
3994     {AArch64::UBFMWri, AArch64::UBFMXri}
3995   };
3996   unsigned Opc = OpcTable[IsZExt][Is64Bit];
3997   if (SrcVT.SimpleTy <= MVT::i32 && RetVT == MVT::i64) {
3998     unsigned TmpReg = MRI.createVirtualRegister(RC);
3999     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4000             TII.get(AArch64::SUBREG_TO_REG), TmpReg)
4001         .addImm(0)
4002         .addReg(Op0, getKillRegState(Op0IsKill))
4003         .addImm(AArch64::sub_32);
4004     Op0 = TmpReg;
4005     Op0IsKill = true;
4006   }
4007   return fastEmitInst_rii(Opc, RC, Op0, Op0IsKill, ImmR, ImmS);
4008 }
4009
4010 unsigned AArch64FastISel::emitLSR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
4011                                      unsigned Op1Reg, bool Op1IsKill) {
4012   unsigned Opc = 0;
4013   bool NeedTrunc = false;
4014   uint64_t Mask = 0;
4015   switch (RetVT.SimpleTy) {
4016   default: return 0;
4017   case MVT::i8:  Opc = AArch64::LSRVWr; NeedTrunc = true; Mask = 0xff;   break;
4018   case MVT::i16: Opc = AArch64::LSRVWr; NeedTrunc = true; Mask = 0xffff; break;
4019   case MVT::i32: Opc = AArch64::LSRVWr; break;
4020   case MVT::i64: Opc = AArch64::LSRVXr; break;
4021   }
4022
4023   const TargetRegisterClass *RC =
4024       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4025   if (NeedTrunc) {
4026     Op0Reg = emitAnd_ri(MVT::i32, Op0Reg, Op0IsKill, Mask);
4027     Op1Reg = emitAnd_ri(MVT::i32, Op1Reg, Op1IsKill, Mask);
4028     Op0IsKill = Op1IsKill = true;
4029   }
4030   unsigned ResultReg = fastEmitInst_rr(Opc, RC, Op0Reg, Op0IsKill, Op1Reg,
4031                                        Op1IsKill);
4032   if (NeedTrunc)
4033     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
4034   return ResultReg;
4035 }
4036
4037 unsigned AArch64FastISel::emitLSR_ri(MVT RetVT, MVT SrcVT, unsigned Op0,
4038                                      bool Op0IsKill, uint64_t Shift,
4039                                      bool IsZExt) {
4040   assert(RetVT.SimpleTy >= SrcVT.SimpleTy &&
4041          "Unexpected source/return type pair.");
4042   assert((SrcVT == MVT::i1 || SrcVT == MVT::i8 || SrcVT == MVT::i16 ||
4043           SrcVT == MVT::i32 || SrcVT == MVT::i64) &&
4044          "Unexpected source value type.");
4045   assert((RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32 ||
4046           RetVT == MVT::i64) && "Unexpected return value type.");
4047
4048   bool Is64Bit = (RetVT == MVT::i64);
4049   unsigned RegSize = Is64Bit ? 64 : 32;
4050   unsigned DstBits = RetVT.getSizeInBits();
4051   unsigned SrcBits = SrcVT.getSizeInBits();
4052   const TargetRegisterClass *RC =
4053       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4054
4055   // Just emit a copy for "zero" shifts.
4056   if (Shift == 0) {
4057     if (RetVT == SrcVT) {
4058       unsigned ResultReg = createResultReg(RC);
4059       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4060               TII.get(TargetOpcode::COPY), ResultReg)
4061       .addReg(Op0, getKillRegState(Op0IsKill));
4062       return ResultReg;
4063     } else
4064       return emitIntExt(SrcVT, Op0, RetVT, IsZExt);
4065   }
4066
4067   // Don't deal with undefined shifts.
4068   if (Shift >= DstBits)
4069     return 0;
4070
4071   // For immediate shifts we can fold the zero-/sign-extension into the shift.
4072   // {S|U}BFM Wd, Wn, #r, #s
4073   // Wd<s-r:0> = Wn<s:r> when r <= s
4074
4075   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4076   // %2 = lshr i16 %1, 4
4077   // Wd<7-4:0> = Wn<7:4>
4078   // 0b0000_0000_0000_0000__0000_1111_1111_1010 sext
4079   // 0b0000_0000_0000_0000__0000_0000_0000_0101 sext | zext
4080   // 0b0000_0000_0000_0000__0000_0000_0000_1010 zext
4081
4082   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4083   // %2 = lshr i16 %1, 8
4084   // Wd<7-7,0> = Wn<7:7>
4085   // 0b0000_0000_0000_0000__0000_0000_1111_1111 sext
4086   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
4087   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
4088
4089   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4090   // %2 = lshr i16 %1, 12
4091   // Wd<7-7,0> = Wn<7:7> <- clamp r to 7
4092   // 0b0000_0000_0000_0000__0000_0000_0000_1111 sext
4093   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
4094   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
4095
4096   if (Shift >= SrcBits && IsZExt)
4097     return materializeInt(ConstantInt::get(*Context, APInt(RegSize, 0)), RetVT);
4098
4099   // It is not possible to fold a sign-extend into the LShr instruction. In this
4100   // case emit a sign-extend.
4101   if (!IsZExt) {
4102     Op0 = emitIntExt(SrcVT, Op0, RetVT, IsZExt);
4103     if (!Op0)
4104       return 0;
4105     Op0IsKill = true;
4106     SrcVT = RetVT;
4107     SrcBits = SrcVT.getSizeInBits();
4108     IsZExt = true;
4109   }
4110
4111   unsigned ImmR = std::min<unsigned>(SrcBits - 1, Shift);
4112   unsigned ImmS = SrcBits - 1;
4113   static const unsigned OpcTable[2][2] = {
4114     {AArch64::SBFMWri, AArch64::SBFMXri},
4115     {AArch64::UBFMWri, AArch64::UBFMXri}
4116   };
4117   unsigned Opc = OpcTable[IsZExt][Is64Bit];
4118   if (SrcVT.SimpleTy <= MVT::i32 && RetVT == MVT::i64) {
4119     unsigned TmpReg = MRI.createVirtualRegister(RC);
4120     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4121             TII.get(AArch64::SUBREG_TO_REG), TmpReg)
4122         .addImm(0)
4123         .addReg(Op0, getKillRegState(Op0IsKill))
4124         .addImm(AArch64::sub_32);
4125     Op0 = TmpReg;
4126     Op0IsKill = true;
4127   }
4128   return fastEmitInst_rii(Opc, RC, Op0, Op0IsKill, ImmR, ImmS);
4129 }
4130
4131 unsigned AArch64FastISel::emitASR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
4132                                      unsigned Op1Reg, bool Op1IsKill) {
4133   unsigned Opc = 0;
4134   bool NeedTrunc = false;
4135   uint64_t Mask = 0;
4136   switch (RetVT.SimpleTy) {
4137   default: return 0;
4138   case MVT::i8:  Opc = AArch64::ASRVWr; NeedTrunc = true; Mask = 0xff;   break;
4139   case MVT::i16: Opc = AArch64::ASRVWr; NeedTrunc = true; Mask = 0xffff; break;
4140   case MVT::i32: Opc = AArch64::ASRVWr;                                  break;
4141   case MVT::i64: Opc = AArch64::ASRVXr;                                  break;
4142   }
4143
4144   const TargetRegisterClass *RC =
4145       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4146   if (NeedTrunc) {
4147     Op0Reg = emitIntExt(RetVT, Op0Reg, MVT::i32, /*IsZExt=*/false);
4148     Op1Reg = emitAnd_ri(MVT::i32, Op1Reg, Op1IsKill, Mask);
4149     Op0IsKill = Op1IsKill = true;
4150   }
4151   unsigned ResultReg = fastEmitInst_rr(Opc, RC, Op0Reg, Op0IsKill, Op1Reg,
4152                                        Op1IsKill);
4153   if (NeedTrunc)
4154     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
4155   return ResultReg;
4156 }
4157
4158 unsigned AArch64FastISel::emitASR_ri(MVT RetVT, MVT SrcVT, unsigned Op0,
4159                                      bool Op0IsKill, uint64_t Shift,
4160                                      bool IsZExt) {
4161   assert(RetVT.SimpleTy >= SrcVT.SimpleTy &&
4162          "Unexpected source/return type pair.");
4163   assert((SrcVT == MVT::i1 || SrcVT == MVT::i8 || SrcVT == MVT::i16 ||
4164           SrcVT == MVT::i32 || SrcVT == MVT::i64) &&
4165          "Unexpected source value type.");
4166   assert((RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32 ||
4167           RetVT == MVT::i64) && "Unexpected return value type.");
4168
4169   bool Is64Bit = (RetVT == MVT::i64);
4170   unsigned RegSize = Is64Bit ? 64 : 32;
4171   unsigned DstBits = RetVT.getSizeInBits();
4172   unsigned SrcBits = SrcVT.getSizeInBits();
4173   const TargetRegisterClass *RC =
4174       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4175
4176   // Just emit a copy for "zero" shifts.
4177   if (Shift == 0) {
4178     if (RetVT == SrcVT) {
4179       unsigned ResultReg = createResultReg(RC);
4180       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4181               TII.get(TargetOpcode::COPY), ResultReg)
4182       .addReg(Op0, getKillRegState(Op0IsKill));
4183       return ResultReg;
4184     } else
4185       return emitIntExt(SrcVT, Op0, RetVT, IsZExt);
4186   }
4187
4188   // Don't deal with undefined shifts.
4189   if (Shift >= DstBits)
4190     return 0;
4191
4192   // For immediate shifts we can fold the zero-/sign-extension into the shift.
4193   // {S|U}BFM Wd, Wn, #r, #s
4194   // Wd<s-r:0> = Wn<s:r> when r <= s
4195
4196   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4197   // %2 = ashr i16 %1, 4
4198   // Wd<7-4:0> = Wn<7:4>
4199   // 0b1111_1111_1111_1111__1111_1111_1111_1010 sext
4200   // 0b0000_0000_0000_0000__0000_0000_0000_0101 sext | zext
4201   // 0b0000_0000_0000_0000__0000_0000_0000_1010 zext
4202
4203   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4204   // %2 = ashr i16 %1, 8
4205   // Wd<7-7,0> = Wn<7:7>
4206   // 0b1111_1111_1111_1111__1111_1111_1111_1111 sext
4207   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
4208   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
4209
4210   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4211   // %2 = ashr i16 %1, 12
4212   // Wd<7-7,0> = Wn<7:7> <- clamp r to 7
4213   // 0b1111_1111_1111_1111__1111_1111_1111_1111 sext
4214   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
4215   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
4216
4217   if (Shift >= SrcBits && IsZExt)
4218     return materializeInt(ConstantInt::get(*Context, APInt(RegSize, 0)), RetVT);
4219
4220   unsigned ImmR = std::min<unsigned>(SrcBits - 1, Shift);
4221   unsigned ImmS = SrcBits - 1;
4222   static const unsigned OpcTable[2][2] = {
4223     {AArch64::SBFMWri, AArch64::SBFMXri},
4224     {AArch64::UBFMWri, AArch64::UBFMXri}
4225   };
4226   unsigned Opc = OpcTable[IsZExt][Is64Bit];
4227   if (SrcVT.SimpleTy <= MVT::i32 && RetVT == MVT::i64) {
4228     unsigned TmpReg = MRI.createVirtualRegister(RC);
4229     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4230             TII.get(AArch64::SUBREG_TO_REG), TmpReg)
4231         .addImm(0)
4232         .addReg(Op0, getKillRegState(Op0IsKill))
4233         .addImm(AArch64::sub_32);
4234     Op0 = TmpReg;
4235     Op0IsKill = true;
4236   }
4237   return fastEmitInst_rii(Opc, RC, Op0, Op0IsKill, ImmR, ImmS);
4238 }
4239
4240 unsigned AArch64FastISel::emitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
4241                                      bool IsZExt) {
4242   assert(DestVT != MVT::i1 && "ZeroExt/SignExt an i1?");
4243
4244   // FastISel does not have plumbing to deal with extensions where the SrcVT or
4245   // DestVT are odd things, so test to make sure that they are both types we can
4246   // handle (i1/i8/i16/i32 for SrcVT and i8/i16/i32/i64 for DestVT), otherwise
4247   // bail out to SelectionDAG.
4248   if (((DestVT != MVT::i8) && (DestVT != MVT::i16) &&
4249        (DestVT != MVT::i32) && (DestVT != MVT::i64)) ||
4250       ((SrcVT !=  MVT::i1) && (SrcVT !=  MVT::i8) &&
4251        (SrcVT !=  MVT::i16) && (SrcVT !=  MVT::i32)))
4252     return 0;
4253
4254   unsigned Opc;
4255   unsigned Imm = 0;
4256
4257   switch (SrcVT.SimpleTy) {
4258   default:
4259     return 0;
4260   case MVT::i1:
4261     return emiti1Ext(SrcReg, DestVT, IsZExt);
4262   case MVT::i8:
4263     if (DestVT == MVT::i64)
4264       Opc = IsZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
4265     else
4266       Opc = IsZExt ? AArch64::UBFMWri : AArch64::SBFMWri;
4267     Imm = 7;
4268     break;
4269   case MVT::i16:
4270     if (DestVT == MVT::i64)
4271       Opc = IsZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
4272     else
4273       Opc = IsZExt ? AArch64::UBFMWri : AArch64::SBFMWri;
4274     Imm = 15;
4275     break;
4276   case MVT::i32:
4277     assert(DestVT == MVT::i64 && "IntExt i32 to i32?!?");
4278     Opc = IsZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
4279     Imm = 31;
4280     break;
4281   }
4282
4283   // Handle i8 and i16 as i32.
4284   if (DestVT == MVT::i8 || DestVT == MVT::i16)
4285     DestVT = MVT::i32;
4286   else if (DestVT == MVT::i64) {
4287     unsigned Src64 = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
4288     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4289             TII.get(AArch64::SUBREG_TO_REG), Src64)
4290         .addImm(0)
4291         .addReg(SrcReg)
4292         .addImm(AArch64::sub_32);
4293     SrcReg = Src64;
4294   }
4295
4296   const TargetRegisterClass *RC =
4297       (DestVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4298   return fastEmitInst_rii(Opc, RC, SrcReg, /*TODO:IsKill=*/false, 0, Imm);
4299 }
4300
4301 static bool isZExtLoad(const MachineInstr *LI) {
4302   switch (LI->getOpcode()) {
4303   default:
4304     return false;
4305   case AArch64::LDURBBi:
4306   case AArch64::LDURHHi:
4307   case AArch64::LDURWi:
4308   case AArch64::LDRBBui:
4309   case AArch64::LDRHHui:
4310   case AArch64::LDRWui:
4311   case AArch64::LDRBBroX:
4312   case AArch64::LDRHHroX:
4313   case AArch64::LDRWroX:
4314   case AArch64::LDRBBroW:
4315   case AArch64::LDRHHroW:
4316   case AArch64::LDRWroW:
4317     return true;
4318   }
4319 }
4320
4321 static bool isSExtLoad(const MachineInstr *LI) {
4322   switch (LI->getOpcode()) {
4323   default:
4324     return false;
4325   case AArch64::LDURSBWi:
4326   case AArch64::LDURSHWi:
4327   case AArch64::LDURSBXi:
4328   case AArch64::LDURSHXi:
4329   case AArch64::LDURSWi:
4330   case AArch64::LDRSBWui:
4331   case AArch64::LDRSHWui:
4332   case AArch64::LDRSBXui:
4333   case AArch64::LDRSHXui:
4334   case AArch64::LDRSWui:
4335   case AArch64::LDRSBWroX:
4336   case AArch64::LDRSHWroX:
4337   case AArch64::LDRSBXroX:
4338   case AArch64::LDRSHXroX:
4339   case AArch64::LDRSWroX:
4340   case AArch64::LDRSBWroW:
4341   case AArch64::LDRSHWroW:
4342   case AArch64::LDRSBXroW:
4343   case AArch64::LDRSHXroW:
4344   case AArch64::LDRSWroW:
4345     return true;
4346   }
4347 }
4348
4349 bool AArch64FastISel::optimizeIntExtLoad(const Instruction *I, MVT RetVT,
4350                                          MVT SrcVT) {
4351   const auto *LI = dyn_cast<LoadInst>(I->getOperand(0));
4352   if (!LI || !LI->hasOneUse())
4353     return false;
4354
4355   // Check if the load instruction has already been selected.
4356   unsigned Reg = lookUpRegForValue(LI);
4357   if (!Reg)
4358     return false;
4359
4360   MachineInstr *MI = MRI.getUniqueVRegDef(Reg);
4361   if (!MI)
4362     return false;
4363
4364   // Check if the correct load instruction has been emitted - SelectionDAG might
4365   // have emitted a zero-extending load, but we need a sign-extending load.
4366   bool IsZExt = isa<ZExtInst>(I);
4367   const auto *LoadMI = MI;
4368   if (LoadMI->getOpcode() == TargetOpcode::COPY &&
4369       LoadMI->getOperand(1).getSubReg() == AArch64::sub_32) {
4370     unsigned LoadReg = MI->getOperand(1).getReg();
4371     LoadMI = MRI.getUniqueVRegDef(LoadReg);
4372     assert(LoadMI && "Expected valid instruction");
4373   }
4374   if (!(IsZExt && isZExtLoad(LoadMI)) && !(!IsZExt && isSExtLoad(LoadMI)))
4375     return false;
4376
4377   // Nothing to be done.
4378   if (RetVT != MVT::i64 || SrcVT > MVT::i32) {
4379     updateValueMap(I, Reg);
4380     return true;
4381   }
4382
4383   if (IsZExt) {
4384     unsigned Reg64 = createResultReg(&AArch64::GPR64RegClass);
4385     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4386             TII.get(AArch64::SUBREG_TO_REG), Reg64)
4387         .addImm(0)
4388         .addReg(Reg, getKillRegState(true))
4389         .addImm(AArch64::sub_32);
4390     Reg = Reg64;
4391   } else {
4392     assert((MI->getOpcode() == TargetOpcode::COPY &&
4393             MI->getOperand(1).getSubReg() == AArch64::sub_32) &&
4394            "Expected copy instruction");
4395     Reg = MI->getOperand(1).getReg();
4396     MI->eraseFromParent();
4397   }
4398   updateValueMap(I, Reg);
4399   return true;
4400 }
4401
4402 bool AArch64FastISel::selectIntExt(const Instruction *I) {
4403   assert((isa<ZExtInst>(I) || isa<SExtInst>(I)) &&
4404          "Unexpected integer extend instruction.");
4405   MVT RetVT;
4406   MVT SrcVT;
4407   if (!isTypeSupported(I->getType(), RetVT))
4408     return false;
4409
4410   if (!isTypeSupported(I->getOperand(0)->getType(), SrcVT))
4411     return false;
4412
4413   // Try to optimize already sign-/zero-extended values from load instructions.
4414   if (optimizeIntExtLoad(I, RetVT, SrcVT))
4415     return true;
4416
4417   unsigned SrcReg = getRegForValue(I->getOperand(0));
4418   if (!SrcReg)
4419     return false;
4420   bool SrcIsKill = hasTrivialKill(I->getOperand(0));
4421
4422   // Try to optimize already sign-/zero-extended values from function arguments.
4423   bool IsZExt = isa<ZExtInst>(I);
4424   if (const auto *Arg = dyn_cast<Argument>(I->getOperand(0))) {
4425     if ((IsZExt && Arg->hasZExtAttr()) || (!IsZExt && Arg->hasSExtAttr())) {
4426       if (RetVT == MVT::i64 && SrcVT != MVT::i64) {
4427         unsigned ResultReg = createResultReg(&AArch64::GPR64RegClass);
4428         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4429                 TII.get(AArch64::SUBREG_TO_REG), ResultReg)
4430             .addImm(0)
4431             .addReg(SrcReg, getKillRegState(SrcIsKill))
4432             .addImm(AArch64::sub_32);
4433         SrcReg = ResultReg;
4434       }
4435       // Conservatively clear all kill flags from all uses, because we are
4436       // replacing a sign-/zero-extend instruction at IR level with a nop at MI
4437       // level. The result of the instruction at IR level might have been
4438       // trivially dead, which is now not longer true.
4439       unsigned UseReg = lookUpRegForValue(I);
4440       if (UseReg)
4441         MRI.clearKillFlags(UseReg);
4442
4443       updateValueMap(I, SrcReg);
4444       return true;
4445     }
4446   }
4447
4448   unsigned ResultReg = emitIntExt(SrcVT, SrcReg, RetVT, IsZExt);
4449   if (!ResultReg)
4450     return false;
4451
4452   updateValueMap(I, ResultReg);
4453   return true;
4454 }
4455
4456 bool AArch64FastISel::selectRem(const Instruction *I, unsigned ISDOpcode) {
4457   EVT DestEVT = TLI.getValueType(DL, I->getType(), true);
4458   if (!DestEVT.isSimple())
4459     return false;
4460
4461   MVT DestVT = DestEVT.getSimpleVT();
4462   if (DestVT != MVT::i64 && DestVT != MVT::i32)
4463     return false;
4464
4465   unsigned DivOpc;
4466   bool Is64bit = (DestVT == MVT::i64);
4467   switch (ISDOpcode) {
4468   default:
4469     return false;
4470   case ISD::SREM:
4471     DivOpc = Is64bit ? AArch64::SDIVXr : AArch64::SDIVWr;
4472     break;
4473   case ISD::UREM:
4474     DivOpc = Is64bit ? AArch64::UDIVXr : AArch64::UDIVWr;
4475     break;
4476   }
4477   unsigned MSubOpc = Is64bit ? AArch64::MSUBXrrr : AArch64::MSUBWrrr;
4478   unsigned Src0Reg = getRegForValue(I->getOperand(0));
4479   if (!Src0Reg)
4480     return false;
4481   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
4482
4483   unsigned Src1Reg = getRegForValue(I->getOperand(1));
4484   if (!Src1Reg)
4485     return false;
4486   bool Src1IsKill = hasTrivialKill(I->getOperand(1));
4487
4488   const TargetRegisterClass *RC =
4489       (DestVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4490   unsigned QuotReg = fastEmitInst_rr(DivOpc, RC, Src0Reg, /*IsKill=*/false,
4491                                      Src1Reg, /*IsKill=*/false);
4492   assert(QuotReg && "Unexpected DIV instruction emission failure.");
4493   // The remainder is computed as numerator - (quotient * denominator) using the
4494   // MSUB instruction.
4495   unsigned ResultReg = fastEmitInst_rrr(MSubOpc, RC, QuotReg, /*IsKill=*/true,
4496                                         Src1Reg, Src1IsKill, Src0Reg,
4497                                         Src0IsKill);
4498   updateValueMap(I, ResultReg);
4499   return true;
4500 }
4501
4502 bool AArch64FastISel::selectMul(const Instruction *I) {
4503   MVT VT;
4504   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true))
4505     return false;
4506
4507   if (VT.isVector())
4508     return selectBinaryOp(I, ISD::MUL);
4509
4510   const Value *Src0 = I->getOperand(0);
4511   const Value *Src1 = I->getOperand(1);
4512   if (const auto *C = dyn_cast<ConstantInt>(Src0))
4513     if (C->getValue().isPowerOf2())
4514       std::swap(Src0, Src1);
4515
4516   // Try to simplify to a shift instruction.
4517   if (const auto *C = dyn_cast<ConstantInt>(Src1))
4518     if (C->getValue().isPowerOf2()) {
4519       uint64_t ShiftVal = C->getValue().logBase2();
4520       MVT SrcVT = VT;
4521       bool IsZExt = true;
4522       if (const auto *ZExt = dyn_cast<ZExtInst>(Src0)) {
4523         if (!isIntExtFree(ZExt)) {
4524           MVT VT;
4525           if (isValueAvailable(ZExt) && isTypeSupported(ZExt->getSrcTy(), VT)) {
4526             SrcVT = VT;
4527             IsZExt = true;
4528             Src0 = ZExt->getOperand(0);
4529           }
4530         }
4531       } else if (const auto *SExt = dyn_cast<SExtInst>(Src0)) {
4532         if (!isIntExtFree(SExt)) {
4533           MVT VT;
4534           if (isValueAvailable(SExt) && isTypeSupported(SExt->getSrcTy(), VT)) {
4535             SrcVT = VT;
4536             IsZExt = false;
4537             Src0 = SExt->getOperand(0);
4538           }
4539         }
4540       }
4541
4542       unsigned Src0Reg = getRegForValue(Src0);
4543       if (!Src0Reg)
4544         return false;
4545       bool Src0IsKill = hasTrivialKill(Src0);
4546
4547       unsigned ResultReg =
4548           emitLSL_ri(VT, SrcVT, Src0Reg, Src0IsKill, ShiftVal, IsZExt);
4549
4550       if (ResultReg) {
4551         updateValueMap(I, ResultReg);
4552         return true;
4553       }
4554     }
4555
4556   unsigned Src0Reg = getRegForValue(I->getOperand(0));
4557   if (!Src0Reg)
4558     return false;
4559   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
4560
4561   unsigned Src1Reg = getRegForValue(I->getOperand(1));
4562   if (!Src1Reg)
4563     return false;
4564   bool Src1IsKill = hasTrivialKill(I->getOperand(1));
4565
4566   unsigned ResultReg = emitMul_rr(VT, Src0Reg, Src0IsKill, Src1Reg, Src1IsKill);
4567
4568   if (!ResultReg)
4569     return false;
4570
4571   updateValueMap(I, ResultReg);
4572   return true;
4573 }
4574
4575 bool AArch64FastISel::selectShift(const Instruction *I) {
4576   MVT RetVT;
4577   if (!isTypeSupported(I->getType(), RetVT, /*IsVectorAllowed=*/true))
4578     return false;
4579
4580   if (RetVT.isVector())
4581     return selectOperator(I, I->getOpcode());
4582
4583   if (const auto *C = dyn_cast<ConstantInt>(I->getOperand(1))) {
4584     unsigned ResultReg = 0;
4585     uint64_t ShiftVal = C->getZExtValue();
4586     MVT SrcVT = RetVT;
4587     bool IsZExt = I->getOpcode() != Instruction::AShr;
4588     const Value *Op0 = I->getOperand(0);
4589     if (const auto *ZExt = dyn_cast<ZExtInst>(Op0)) {
4590       if (!isIntExtFree(ZExt)) {
4591         MVT TmpVT;
4592         if (isValueAvailable(ZExt) && isTypeSupported(ZExt->getSrcTy(), TmpVT)) {
4593           SrcVT = TmpVT;
4594           IsZExt = true;
4595           Op0 = ZExt->getOperand(0);
4596         }
4597       }
4598     } else if (const auto *SExt = dyn_cast<SExtInst>(Op0)) {
4599       if (!isIntExtFree(SExt)) {
4600         MVT TmpVT;
4601         if (isValueAvailable(SExt) && isTypeSupported(SExt->getSrcTy(), TmpVT)) {
4602           SrcVT = TmpVT;
4603           IsZExt = false;
4604           Op0 = SExt->getOperand(0);
4605         }
4606       }
4607     }
4608
4609     unsigned Op0Reg = getRegForValue(Op0);
4610     if (!Op0Reg)
4611       return false;
4612     bool Op0IsKill = hasTrivialKill(Op0);
4613
4614     switch (I->getOpcode()) {
4615     default: llvm_unreachable("Unexpected instruction.");
4616     case Instruction::Shl:
4617       ResultReg = emitLSL_ri(RetVT, SrcVT, Op0Reg, Op0IsKill, ShiftVal, IsZExt);
4618       break;
4619     case Instruction::AShr:
4620       ResultReg = emitASR_ri(RetVT, SrcVT, Op0Reg, Op0IsKill, ShiftVal, IsZExt);
4621       break;
4622     case Instruction::LShr:
4623       ResultReg = emitLSR_ri(RetVT, SrcVT, Op0Reg, Op0IsKill, ShiftVal, IsZExt);
4624       break;
4625     }
4626     if (!ResultReg)
4627       return false;
4628
4629     updateValueMap(I, ResultReg);
4630     return true;
4631   }
4632
4633   unsigned Op0Reg = getRegForValue(I->getOperand(0));
4634   if (!Op0Reg)
4635     return false;
4636   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
4637
4638   unsigned Op1Reg = getRegForValue(I->getOperand(1));
4639   if (!Op1Reg)
4640     return false;
4641   bool Op1IsKill = hasTrivialKill(I->getOperand(1));
4642
4643   unsigned ResultReg = 0;
4644   switch (I->getOpcode()) {
4645   default: llvm_unreachable("Unexpected instruction.");
4646   case Instruction::Shl:
4647     ResultReg = emitLSL_rr(RetVT, Op0Reg, Op0IsKill, Op1Reg, Op1IsKill);
4648     break;
4649   case Instruction::AShr:
4650     ResultReg = emitASR_rr(RetVT, Op0Reg, Op0IsKill, Op1Reg, Op1IsKill);
4651     break;
4652   case Instruction::LShr:
4653     ResultReg = emitLSR_rr(RetVT, Op0Reg, Op0IsKill, Op1Reg, Op1IsKill);
4654     break;
4655   }
4656
4657   if (!ResultReg)
4658     return false;
4659
4660   updateValueMap(I, ResultReg);
4661   return true;
4662 }
4663
4664 bool AArch64FastISel::selectBitCast(const Instruction *I) {
4665   MVT RetVT, SrcVT;
4666
4667   if (!isTypeLegal(I->getOperand(0)->getType(), SrcVT))
4668     return false;
4669   if (!isTypeLegal(I->getType(), RetVT))
4670     return false;
4671
4672   unsigned Opc;
4673   if (RetVT == MVT::f32 && SrcVT == MVT::i32)
4674     Opc = AArch64::FMOVWSr;
4675   else if (RetVT == MVT::f64 && SrcVT == MVT::i64)
4676     Opc = AArch64::FMOVXDr;
4677   else if (RetVT == MVT::i32 && SrcVT == MVT::f32)
4678     Opc = AArch64::FMOVSWr;
4679   else if (RetVT == MVT::i64 && SrcVT == MVT::f64)
4680     Opc = AArch64::FMOVDXr;
4681   else
4682     return false;
4683
4684   const TargetRegisterClass *RC = nullptr;
4685   switch (RetVT.SimpleTy) {
4686   default: llvm_unreachable("Unexpected value type.");
4687   case MVT::i32: RC = &AArch64::GPR32RegClass; break;
4688   case MVT::i64: RC = &AArch64::GPR64RegClass; break;
4689   case MVT::f32: RC = &AArch64::FPR32RegClass; break;
4690   case MVT::f64: RC = &AArch64::FPR64RegClass; break;
4691   }
4692   unsigned Op0Reg = getRegForValue(I->getOperand(0));
4693   if (!Op0Reg)
4694     return false;
4695   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
4696   unsigned ResultReg = fastEmitInst_r(Opc, RC, Op0Reg, Op0IsKill);
4697
4698   if (!ResultReg)
4699     return false;
4700
4701   updateValueMap(I, ResultReg);
4702   return true;
4703 }
4704
4705 bool AArch64FastISel::selectFRem(const Instruction *I) {
4706   MVT RetVT;
4707   if (!isTypeLegal(I->getType(), RetVT))
4708     return false;
4709
4710   RTLIB::Libcall LC;
4711   switch (RetVT.SimpleTy) {
4712   default:
4713     return false;
4714   case MVT::f32:
4715     LC = RTLIB::REM_F32;
4716     break;
4717   case MVT::f64:
4718     LC = RTLIB::REM_F64;
4719     break;
4720   }
4721
4722   ArgListTy Args;
4723   Args.reserve(I->getNumOperands());
4724
4725   // Populate the argument list.
4726   for (auto &Arg : I->operands()) {
4727     ArgListEntry Entry;
4728     Entry.Val = Arg;
4729     Entry.Ty = Arg->getType();
4730     Args.push_back(Entry);
4731   }
4732
4733   CallLoweringInfo CLI;
4734   MCContext &Ctx = MF->getContext();
4735   CLI.setCallee(DL, Ctx, TLI.getLibcallCallingConv(LC), I->getType(),
4736                 TLI.getLibcallName(LC), std::move(Args));
4737   if (!lowerCallTo(CLI))
4738     return false;
4739   updateValueMap(I, CLI.ResultReg);
4740   return true;
4741 }
4742
4743 bool AArch64FastISel::selectSDiv(const Instruction *I) {
4744   MVT VT;
4745   if (!isTypeLegal(I->getType(), VT))
4746     return false;
4747
4748   if (!isa<ConstantInt>(I->getOperand(1)))
4749     return selectBinaryOp(I, ISD::SDIV);
4750
4751   const APInt &C = cast<ConstantInt>(I->getOperand(1))->getValue();
4752   if ((VT != MVT::i32 && VT != MVT::i64) || !C ||
4753       !(C.isPowerOf2() || (-C).isPowerOf2()))
4754     return selectBinaryOp(I, ISD::SDIV);
4755
4756   unsigned Lg2 = C.countTrailingZeros();
4757   unsigned Src0Reg = getRegForValue(I->getOperand(0));
4758   if (!Src0Reg)
4759     return false;
4760   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
4761
4762   if (cast<BinaryOperator>(I)->isExact()) {
4763     unsigned ResultReg = emitASR_ri(VT, VT, Src0Reg, Src0IsKill, Lg2);
4764     if (!ResultReg)
4765       return false;
4766     updateValueMap(I, ResultReg);
4767     return true;
4768   }
4769
4770   int64_t Pow2MinusOne = (1ULL << Lg2) - 1;
4771   unsigned AddReg = emitAdd_ri_(VT, Src0Reg, /*IsKill=*/false, Pow2MinusOne);
4772   if (!AddReg)
4773     return false;
4774
4775   // (Src0 < 0) ? Pow2 - 1 : 0;
4776   if (!emitICmp_ri(VT, Src0Reg, /*IsKill=*/false, 0))
4777     return false;
4778
4779   unsigned SelectOpc;
4780   const TargetRegisterClass *RC;
4781   if (VT == MVT::i64) {
4782     SelectOpc = AArch64::CSELXr;
4783     RC = &AArch64::GPR64RegClass;
4784   } else {
4785     SelectOpc = AArch64::CSELWr;
4786     RC = &AArch64::GPR32RegClass;
4787   }
4788   unsigned SelectReg =
4789       fastEmitInst_rri(SelectOpc, RC, AddReg, /*IsKill=*/true, Src0Reg,
4790                        Src0IsKill, AArch64CC::LT);
4791   if (!SelectReg)
4792     return false;
4793
4794   // Divide by Pow2 --> ashr. If we're dividing by a negative value we must also
4795   // negate the result.
4796   unsigned ZeroReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
4797   unsigned ResultReg;
4798   if (C.isNegative())
4799     ResultReg = emitAddSub_rs(/*UseAdd=*/false, VT, ZeroReg, /*IsKill=*/true,
4800                               SelectReg, /*IsKill=*/true, AArch64_AM::ASR, Lg2);
4801   else
4802     ResultReg = emitASR_ri(VT, VT, SelectReg, /*IsKill=*/true, Lg2);
4803
4804   if (!ResultReg)
4805     return false;
4806
4807   updateValueMap(I, ResultReg);
4808   return true;
4809 }
4810
4811 /// This is mostly a copy of the existing FastISel getRegForGEPIndex code. We
4812 /// have to duplicate it for AArch64, because otherwise we would fail during the
4813 /// sign-extend emission.
4814 std::pair<unsigned, bool> AArch64FastISel::getRegForGEPIndex(const Value *Idx) {
4815   unsigned IdxN = getRegForValue(Idx);
4816   if (IdxN == 0)
4817     // Unhandled operand. Halt "fast" selection and bail.
4818     return std::pair<unsigned, bool>(0, false);
4819
4820   bool IdxNIsKill = hasTrivialKill(Idx);
4821
4822   // If the index is smaller or larger than intptr_t, truncate or extend it.
4823   MVT PtrVT = TLI.getPointerTy(DL);
4824   EVT IdxVT = EVT::getEVT(Idx->getType(), /*HandleUnknown=*/false);
4825   if (IdxVT.bitsLT(PtrVT)) {
4826     IdxN = emitIntExt(IdxVT.getSimpleVT(), IdxN, PtrVT, /*IsZExt=*/false);
4827     IdxNIsKill = true;
4828   } else if (IdxVT.bitsGT(PtrVT))
4829     llvm_unreachable("AArch64 FastISel doesn't support types larger than i64");
4830   return std::pair<unsigned, bool>(IdxN, IdxNIsKill);
4831 }
4832
4833 /// This is mostly a copy of the existing FastISel GEP code, but we have to
4834 /// duplicate it for AArch64, because otherwise we would bail out even for
4835 /// simple cases. This is because the standard fastEmit functions don't cover
4836 /// MUL at all and ADD is lowered very inefficientily.
4837 bool AArch64FastISel::selectGetElementPtr(const Instruction *I) {
4838   unsigned N = getRegForValue(I->getOperand(0));
4839   if (!N)
4840     return false;
4841   bool NIsKill = hasTrivialKill(I->getOperand(0));
4842
4843   // Keep a running tab of the total offset to coalesce multiple N = N + Offset
4844   // into a single N = N + TotalOffset.
4845   uint64_t TotalOffs = 0;
4846   Type *Ty = I->getOperand(0)->getType();
4847   MVT VT = TLI.getPointerTy(DL);
4848   for (auto OI = std::next(I->op_begin()), E = I->op_end(); OI != E; ++OI) {
4849     const Value *Idx = *OI;
4850     if (auto *StTy = dyn_cast<StructType>(Ty)) {
4851       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
4852       // N = N + Offset
4853       if (Field)
4854         TotalOffs += DL.getStructLayout(StTy)->getElementOffset(Field);
4855       Ty = StTy->getElementType(Field);
4856     } else {
4857       Ty = cast<SequentialType>(Ty)->getElementType();
4858       // If this is a constant subscript, handle it quickly.
4859       if (const auto *CI = dyn_cast<ConstantInt>(Idx)) {
4860         if (CI->isZero())
4861           continue;
4862         // N = N + Offset
4863         TotalOffs +=
4864             DL.getTypeAllocSize(Ty) * cast<ConstantInt>(CI)->getSExtValue();
4865         continue;
4866       }
4867       if (TotalOffs) {
4868         N = emitAdd_ri_(VT, N, NIsKill, TotalOffs);
4869         if (!N)
4870           return false;
4871         NIsKill = true;
4872         TotalOffs = 0;
4873       }
4874
4875       // N = N + Idx * ElementSize;
4876       uint64_t ElementSize = DL.getTypeAllocSize(Ty);
4877       std::pair<unsigned, bool> Pair = getRegForGEPIndex(Idx);
4878       unsigned IdxN = Pair.first;
4879       bool IdxNIsKill = Pair.second;
4880       if (!IdxN)
4881         return false;
4882
4883       if (ElementSize != 1) {
4884         unsigned C = fastEmit_i(VT, VT, ISD::Constant, ElementSize);
4885         if (!C)
4886           return false;
4887         IdxN = emitMul_rr(VT, IdxN, IdxNIsKill, C, true);
4888         if (!IdxN)
4889           return false;
4890         IdxNIsKill = true;
4891       }
4892       N = fastEmit_rr(VT, VT, ISD::ADD, N, NIsKill, IdxN, IdxNIsKill);
4893       if (!N)
4894         return false;
4895     }
4896   }
4897   if (TotalOffs) {
4898     N = emitAdd_ri_(VT, N, NIsKill, TotalOffs);
4899     if (!N)
4900       return false;
4901   }
4902   updateValueMap(I, N);
4903   return true;
4904 }
4905
4906 bool AArch64FastISel::fastSelectInstruction(const Instruction *I) {
4907   switch (I->getOpcode()) {
4908   default:
4909     break;
4910   case Instruction::Add:
4911   case Instruction::Sub:
4912     return selectAddSub(I);
4913   case Instruction::Mul:
4914     return selectMul(I);
4915   case Instruction::SDiv:
4916     return selectSDiv(I);
4917   case Instruction::SRem:
4918     if (!selectBinaryOp(I, ISD::SREM))
4919       return selectRem(I, ISD::SREM);
4920     return true;
4921   case Instruction::URem:
4922     if (!selectBinaryOp(I, ISD::UREM))
4923       return selectRem(I, ISD::UREM);
4924     return true;
4925   case Instruction::Shl:
4926   case Instruction::LShr:
4927   case Instruction::AShr:
4928     return selectShift(I);
4929   case Instruction::And:
4930   case Instruction::Or:
4931   case Instruction::Xor:
4932     return selectLogicalOp(I);
4933   case Instruction::Br:
4934     return selectBranch(I);
4935   case Instruction::IndirectBr:
4936     return selectIndirectBr(I);
4937   case Instruction::BitCast:
4938     if (!FastISel::selectBitCast(I))
4939       return selectBitCast(I);
4940     return true;
4941   case Instruction::FPToSI:
4942     if (!selectCast(I, ISD::FP_TO_SINT))
4943       return selectFPToInt(I, /*Signed=*/true);
4944     return true;
4945   case Instruction::FPToUI:
4946     return selectFPToInt(I, /*Signed=*/false);
4947   case Instruction::ZExt:
4948   case Instruction::SExt:
4949     return selectIntExt(I);
4950   case Instruction::Trunc:
4951     if (!selectCast(I, ISD::TRUNCATE))
4952       return selectTrunc(I);
4953     return true;
4954   case Instruction::FPExt:
4955     return selectFPExt(I);
4956   case Instruction::FPTrunc:
4957     return selectFPTrunc(I);
4958   case Instruction::SIToFP:
4959     if (!selectCast(I, ISD::SINT_TO_FP))
4960       return selectIntToFP(I, /*Signed=*/true);
4961     return true;
4962   case Instruction::UIToFP:
4963     return selectIntToFP(I, /*Signed=*/false);
4964   case Instruction::Load:
4965     return selectLoad(I);
4966   case Instruction::Store:
4967     return selectStore(I);
4968   case Instruction::FCmp:
4969   case Instruction::ICmp:
4970     return selectCmp(I);
4971   case Instruction::Select:
4972     return selectSelect(I);
4973   case Instruction::Ret:
4974     return selectRet(I);
4975   case Instruction::FRem:
4976     return selectFRem(I);
4977   case Instruction::GetElementPtr:
4978     return selectGetElementPtr(I);
4979   }
4980
4981   // fall-back to target-independent instruction selection.
4982   return selectOperator(I, I->getOpcode());
4983   // Silence warnings.
4984   (void)&CC_AArch64_DarwinPCS_VarArg;
4985 }
4986
4987 namespace llvm {
4988 llvm::FastISel *AArch64::createFastISel(FunctionLoweringInfo &FuncInfo,
4989                                         const TargetLibraryInfo *LibInfo) {
4990   return new AArch64FastISel(FuncInfo, LibInfo);
4991 }
4992 }