lib/CodeGen/TargetLoweringBase.cpp

   1 //===-- TargetLoweringBase.cpp - Implement the TargetLoweringBase class ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLoweringBase class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/ADT/Triple.h"
  18 #include "llvm/CodeGen/Analysis.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  23 #include "llvm/CodeGen/StackMaps.h"
  24 #include "llvm/IR/DataLayout.h"
  25 #include "llvm/IR/DerivedTypes.h"
  26 #include "llvm/IR/GlobalVariable.h"
  27 #include "llvm/IR/Mangler.h"
  28 #include "llvm/MC/MCAsmInfo.h"
  29 #include "llvm/MC/MCContext.h"
  30 #include "llvm/MC/MCExpr.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetLoweringObjectFile.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetRegisterInfo.h"
  37 #include "llvm/Target/TargetSubtargetInfo.h"
  38 #include <cctype>
  39 using namespace llvm;
  40
  41 static cl::opt<bool> JumpIsExpensiveOverride(
  42     "jump-is-expensive", cl::init(false),
  43     cl::desc("Do not create extra branches to split comparison logic."),
  44     cl::Hidden);
  45
  46 /// InitLibcallNames - Set default libcall names.
  47 ///
  48 static void InitLibcallNames(const char **Names, const Triple &TT) {
  49   Names[RTLIB::SHL_I16] = "__ashlhi3";
  50   Names[RTLIB::SHL_I32] = "__ashlsi3";
  51   Names[RTLIB::SHL_I64] = "__ashldi3";
  52   Names[RTLIB::SHL_I128] = "__ashlti3";
  53   Names[RTLIB::SRL_I16] = "__lshrhi3";
  54   Names[RTLIB::SRL_I32] = "__lshrsi3";
  55   Names[RTLIB::SRL_I64] = "__lshrdi3";
  56   Names[RTLIB::SRL_I128] = "__lshrti3";
  57   Names[RTLIB::SRA_I16] = "__ashrhi3";
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  59   Names[RTLIB::SRA_I64] = "__ashrdi3";
  60   Names[RTLIB::SRA_I128] = "__ashrti3";
  61   Names[RTLIB::MUL_I8] = "__mulqi3";
  62   Names[RTLIB::MUL_I16] = "__mulhi3";
  63   Names[RTLIB::MUL_I32] = "__mulsi3";
  64   Names[RTLIB::MUL_I64] = "__muldi3";
  65   Names[RTLIB::MUL_I128] = "__multi3";
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  89
  90   // These are generally not available.
  91   Names[RTLIB::SDIVREM_I8] = nullptr;
  92   Names[RTLIB::SDIVREM_I16] = nullptr;
  93   Names[RTLIB::SDIVREM_I32] = nullptr;
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 101
 102   Names[RTLIB::NEG_I32] = "__negsi2";
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 119   Names[RTLIB::DIV_F32] = "__divsf3";
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 123   Names[RTLIB::DIV_PPCF128] = "__gcc_qdiv";
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 297   Names[RTLIB::SINTTOFP_I64_PPCF128] = "__floatditf";
 298   Names[RTLIB::SINTTOFP_I128_F32] = "__floattisf";
 299   Names[RTLIB::SINTTOFP_I128_F64] = "__floattidf";
 300   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 301   Names[RTLIB::SINTTOFP_I128_F128] = "__floattitf";
 302   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 303   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 304   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 305   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 306   Names[RTLIB::UINTTOFP_I32_F128] = "__floatunsitf";
 307   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 308   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 309   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 310   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 311   Names[RTLIB::UINTTOFP_I64_F128] = "__floatunditf";
 312   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 313   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 314   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 315   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 316   Names[RTLIB::UINTTOFP_I128_F128] = "__floatuntitf";
 317   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 318   Names[RTLIB::OEQ_F32] = "__eqsf2";
 319   Names[RTLIB::OEQ_F64] = "__eqdf2";
 320   Names[RTLIB::OEQ_F128] = "__eqtf2";
 321   Names[RTLIB::UNE_F32] = "__nesf2";
 322   Names[RTLIB::UNE_F64] = "__nedf2";
 323   Names[RTLIB::UNE_F128] = "__netf2";
 324   Names[RTLIB::OGE_F32] = "__gesf2";
 325   Names[RTLIB::OGE_F64] = "__gedf2";
 326   Names[RTLIB::OGE_F128] = "__getf2";
 327   Names[RTLIB::OLT_F32] = "__ltsf2";
 328   Names[RTLIB::OLT_F64] = "__ltdf2";
 329   Names[RTLIB::OLT_F128] = "__lttf2";
 330   Names[RTLIB::OLE_F32] = "__lesf2";
 331   Names[RTLIB::OLE_F64] = "__ledf2";
 332   Names[RTLIB::OLE_F128] = "__letf2";
 333   Names[RTLIB::OGT_F32] = "__gtsf2";
 334   Names[RTLIB::OGT_F64] = "__gtdf2";
 335   Names[RTLIB::OGT_F128] = "__gttf2";
 336   Names[RTLIB::UO_F32] = "__unordsf2";
 337   Names[RTLIB::UO_F64] = "__unorddf2";
 338   Names[RTLIB::UO_F128] = "__unordtf2";
 339   Names[RTLIB::O_F32] = "__unordsf2";
 340   Names[RTLIB::O_F64] = "__unorddf2";
 341   Names[RTLIB::O_F128] = "__unordtf2";
 342   Names[RTLIB::MEMCPY] = "memcpy";
 343   Names[RTLIB::MEMMOVE] = "memmove";
 344   Names[RTLIB::MEMSET] = "memset";
 345   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 346   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1] = "__sync_val_compare_and_swap_1";
 347   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2] = "__sync_val_compare_and_swap_2";
 348   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4] = "__sync_val_compare_and_swap_4";
 349   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8] = "__sync_val_compare_and_swap_8";
 350   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_16] = "__sync_val_compare_and_swap_16";
 351   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_1] = "__sync_lock_test_and_set_1";
 352   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_2] = "__sync_lock_test_and_set_2";
 353   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_4] = "__sync_lock_test_and_set_4";
 354   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_8] = "__sync_lock_test_and_set_8";
 355   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_16] = "__sync_lock_test_and_set_16";
 356   Names[RTLIB::SYNC_FETCH_AND_ADD_1] = "__sync_fetch_and_add_1";
 357   Names[RTLIB::SYNC_FETCH_AND_ADD_2] = "__sync_fetch_and_add_2";
 358   Names[RTLIB::SYNC_FETCH_AND_ADD_4] = "__sync_fetch_and_add_4";
 359   Names[RTLIB::SYNC_FETCH_AND_ADD_8] = "__sync_fetch_and_add_8";
 360   Names[RTLIB::SYNC_FETCH_AND_ADD_16] = "__sync_fetch_and_add_16";
 361   Names[RTLIB::SYNC_FETCH_AND_SUB_1] = "__sync_fetch_and_sub_1";
 362   Names[RTLIB::SYNC_FETCH_AND_SUB_2] = "__sync_fetch_and_sub_2";
 363   Names[RTLIB::SYNC_FETCH_AND_SUB_4] = "__sync_fetch_and_sub_4";
 364   Names[RTLIB::SYNC_FETCH_AND_SUB_8] = "__sync_fetch_and_sub_8";
 365   Names[RTLIB::SYNC_FETCH_AND_SUB_16] = "__sync_fetch_and_sub_16";
 366   Names[RTLIB::SYNC_FETCH_AND_AND_1] = "__sync_fetch_and_and_1";
 367   Names[RTLIB::SYNC_FETCH_AND_AND_2] = "__sync_fetch_and_and_2";
 368   Names[RTLIB::SYNC_FETCH_AND_AND_4] = "__sync_fetch_and_and_4";
 369   Names[RTLIB::SYNC_FETCH_AND_AND_8] = "__sync_fetch_and_and_8";
 370   Names[RTLIB::SYNC_FETCH_AND_AND_16] = "__sync_fetch_and_and_16";
 371   Names[RTLIB::SYNC_FETCH_AND_OR_1] = "__sync_fetch_and_or_1";
 372   Names[RTLIB::SYNC_FETCH_AND_OR_2] = "__sync_fetch_and_or_2";
 373   Names[RTLIB::SYNC_FETCH_AND_OR_4] = "__sync_fetch_and_or_4";
 374   Names[RTLIB::SYNC_FETCH_AND_OR_8] = "__sync_fetch_and_or_8";
 375   Names[RTLIB::SYNC_FETCH_AND_OR_16] = "__sync_fetch_and_or_16";
 376   Names[RTLIB::SYNC_FETCH_AND_XOR_1] = "__sync_fetch_and_xor_1";
 377   Names[RTLIB::SYNC_FETCH_AND_XOR_2] = "__sync_fetch_and_xor_2";
 378   Names[RTLIB::SYNC_FETCH_AND_XOR_4] = "__sync_fetch_and_xor_4";
 379   Names[RTLIB::SYNC_FETCH_AND_XOR_8] = "__sync_fetch_and_xor_8";
 380   Names[RTLIB::SYNC_FETCH_AND_XOR_16] = "__sync_fetch_and_xor_16";
 381   Names[RTLIB::SYNC_FETCH_AND_NAND_1] = "__sync_fetch_and_nand_1";
 382   Names[RTLIB::SYNC_FETCH_AND_NAND_2] = "__sync_fetch_and_nand_2";
 383   Names[RTLIB::SYNC_FETCH_AND_NAND_4] = "__sync_fetch_and_nand_4";
 384   Names[RTLIB::SYNC_FETCH_AND_NAND_8] = "__sync_fetch_and_nand_8";
 385   Names[RTLIB::SYNC_FETCH_AND_NAND_16] = "__sync_fetch_and_nand_16";
 386   Names[RTLIB::SYNC_FETCH_AND_MAX_1] = "__sync_fetch_and_max_1";
 387   Names[RTLIB::SYNC_FETCH_AND_MAX_2] = "__sync_fetch_and_max_2";
 388   Names[RTLIB::SYNC_FETCH_AND_MAX_4] = "__sync_fetch_and_max_4";
 389   Names[RTLIB::SYNC_FETCH_AND_MAX_8] = "__sync_fetch_and_max_8";
 390   Names[RTLIB::SYNC_FETCH_AND_MAX_16] = "__sync_fetch_and_max_16";
 391   Names[RTLIB::SYNC_FETCH_AND_UMAX_1] = "__sync_fetch_and_umax_1";
 392   Names[RTLIB::SYNC_FETCH_AND_UMAX_2] = "__sync_fetch_and_umax_2";
 393   Names[RTLIB::SYNC_FETCH_AND_UMAX_4] = "__sync_fetch_and_umax_4";
 394   Names[RTLIB::SYNC_FETCH_AND_UMAX_8] = "__sync_fetch_and_umax_8";
 395   Names[RTLIB::SYNC_FETCH_AND_UMAX_16] = "__sync_fetch_and_umax_16";
 396   Names[RTLIB::SYNC_FETCH_AND_MIN_1] = "__sync_fetch_and_min_1";
 397   Names[RTLIB::SYNC_FETCH_AND_MIN_2] = "__sync_fetch_and_min_2";
 398   Names[RTLIB::SYNC_FETCH_AND_MIN_4] = "__sync_fetch_and_min_4";
 399   Names[RTLIB::SYNC_FETCH_AND_MIN_8] = "__sync_fetch_and_min_8";
 400   Names[RTLIB::SYNC_FETCH_AND_MIN_16] = "__sync_fetch_and_min_16";
 401   Names[RTLIB::SYNC_FETCH_AND_UMIN_1] = "__sync_fetch_and_umin_1";
 402   Names[RTLIB::SYNC_FETCH_AND_UMIN_2] = "__sync_fetch_and_umin_2";
 403   Names[RTLIB::SYNC_FETCH_AND_UMIN_4] = "__sync_fetch_and_umin_4";
 404   Names[RTLIB::SYNC_FETCH_AND_UMIN_8] = "__sync_fetch_and_umin_8";
 405   Names[RTLIB::SYNC_FETCH_AND_UMIN_16] = "__sync_fetch_and_umin_16";
 406
 407   if (TT.getEnvironment() == Triple::GNU) {
 408     Names[RTLIB::SINCOS_F32] = "sincosf";
 409     Names[RTLIB::SINCOS_F64] = "sincos";
 410     Names[RTLIB::SINCOS_F80] = "sincosl";
 411     Names[RTLIB::SINCOS_F128] = "sincosl";
 412     Names[RTLIB::SINCOS_PPCF128] = "sincosl";
 413   } else {
 414     // These are generally not available.
 415     Names[RTLIB::SINCOS_F32] = nullptr;
 416     Names[RTLIB::SINCOS_F64] = nullptr;
 417     Names[RTLIB::SINCOS_F80] = nullptr;
 418     Names[RTLIB::SINCOS_F128] = nullptr;
 419     Names[RTLIB::SINCOS_PPCF128] = nullptr;
 420   }
 421
 422   if (!TT.isOSOpenBSD()) {
 423     Names[RTLIB::STACKPROTECTOR_CHECK_FAIL] = "__stack_chk_fail";
 424   } else {
 425     // These are generally not available.
 426     Names[RTLIB::STACKPROTECTOR_CHECK_FAIL] = nullptr;
 427   }
 428
 429   // For f16/f32 conversions, Darwin uses the standard naming scheme, instead
 430   // of the gnueabi-style __gnu_*_ieee.
 431   // FIXME: What about other targets?
 432   if (TT.isOSDarwin()) {
 433     Names[RTLIB::FPEXT_F16_F32] = "__extendhfsf2";
 434     Names[RTLIB::FPROUND_F32_F16] = "__truncsfhf2";
 435   }
 436 }
 437
 438 /// InitLibcallCallingConvs - Set default libcall CallingConvs.
 439 ///
 440 static void InitLibcallCallingConvs(CallingConv::ID *CCs) {
 441   for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 442     CCs[i] = CallingConv::C;
 443   }
 444 }
 445
 446 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 447 /// UNKNOWN_LIBCALL if there is none.
 448 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 449   if (OpVT == MVT::f16) {
 450     if (RetVT == MVT::f32)
 451       return FPEXT_F16_F32;
 452   } else if (OpVT == MVT::f32) {
 453     if (RetVT == MVT::f64)
 454       return FPEXT_F32_F64;
 455     if (RetVT == MVT::f128)
 456       return FPEXT_F32_F128;
 457   } else if (OpVT == MVT::f64) {
 458     if (RetVT == MVT::f128)
 459       return FPEXT_F64_F128;
 460   }
 461
 462   return UNKNOWN_LIBCALL;
 463 }
 464
 465 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 466 /// UNKNOWN_LIBCALL if there is none.
 467 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 468   if (RetVT == MVT::f16) {
 469     if (OpVT == MVT::f32)
 470       return FPROUND_F32_F16;
 471     if (OpVT == MVT::f64)
 472       return FPROUND_F64_F16;
 473     if (OpVT == MVT::f80)
 474       return FPROUND_F80_F16;
 475     if (OpVT == MVT::f128)
 476       return FPROUND_F128_F16;
 477     if (OpVT == MVT::ppcf128)
 478       return FPROUND_PPCF128_F16;
 479   } else if (RetVT == MVT::f32) {
 480     if (OpVT == MVT::f64)
 481       return FPROUND_F64_F32;
 482     if (OpVT == MVT::f80)
 483       return FPROUND_F80_F32;
 484     if (OpVT == MVT::f128)
 485       return FPROUND_F128_F32;
 486     if (OpVT == MVT::ppcf128)
 487       return FPROUND_PPCF128_F32;
 488   } else if (RetVT == MVT::f64) {
 489     if (OpVT == MVT::f80)
 490       return FPROUND_F80_F64;
 491     if (OpVT == MVT::f128)
 492       return FPROUND_F128_F64;
 493     if (OpVT == MVT::ppcf128)
 494       return FPROUND_PPCF128_F64;
 495   }
 496
 497   return UNKNOWN_LIBCALL;
 498 }
 499
 500 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 501 /// UNKNOWN_LIBCALL if there is none.
 502 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 503   if (OpVT == MVT::f32) {
 504     if (RetVT == MVT::i8)
 505       return FPTOSINT_F32_I8;
 506     if (RetVT == MVT::i16)
 507       return FPTOSINT_F32_I16;
 508     if (RetVT == MVT::i32)
 509       return FPTOSINT_F32_I32;
 510     if (RetVT == MVT::i64)
 511       return FPTOSINT_F32_I64;
 512     if (RetVT == MVT::i128)
 513       return FPTOSINT_F32_I128;
 514   } else if (OpVT == MVT::f64) {
 515     if (RetVT == MVT::i8)
 516       return FPTOSINT_F64_I8;
 517     if (RetVT == MVT::i16)
 518       return FPTOSINT_F64_I16;
 519     if (RetVT == MVT::i32)
 520       return FPTOSINT_F64_I32;
 521     if (RetVT == MVT::i64)
 522       return FPTOSINT_F64_I64;
 523     if (RetVT == MVT::i128)
 524       return FPTOSINT_F64_I128;
 525   } else if (OpVT == MVT::f80) {
 526     if (RetVT == MVT::i32)
 527       return FPTOSINT_F80_I32;
 528     if (RetVT == MVT::i64)
 529       return FPTOSINT_F80_I64;
 530     if (RetVT == MVT::i128)
 531       return FPTOSINT_F80_I128;
 532   } else if (OpVT == MVT::f128) {
 533     if (RetVT == MVT::i32)
 534       return FPTOSINT_F128_I32;
 535     if (RetVT == MVT::i64)
 536       return FPTOSINT_F128_I64;
 537     if (RetVT == MVT::i128)
 538       return FPTOSINT_F128_I128;
 539   } else if (OpVT == MVT::ppcf128) {
 540     if (RetVT == MVT::i32)
 541       return FPTOSINT_PPCF128_I32;
 542     if (RetVT == MVT::i64)
 543       return FPTOSINT_PPCF128_I64;
 544     if (RetVT == MVT::i128)
 545       return FPTOSINT_PPCF128_I128;
 546   }
 547   return UNKNOWN_LIBCALL;
 548 }
 549
 550 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 551 /// UNKNOWN_LIBCALL if there is none.
 552 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 553   if (OpVT == MVT::f32) {
 554     if (RetVT == MVT::i8)
 555       return FPTOUINT_F32_I8;
 556     if (RetVT == MVT::i16)
 557       return FPTOUINT_F32_I16;
 558     if (RetVT == MVT::i32)
 559       return FPTOUINT_F32_I32;
 560     if (RetVT == MVT::i64)
 561       return FPTOUINT_F32_I64;
 562     if (RetVT == MVT::i128)
 563       return FPTOUINT_F32_I128;
 564   } else if (OpVT == MVT::f64) {
 565     if (RetVT == MVT::i8)
 566       return FPTOUINT_F64_I8;
 567     if (RetVT == MVT::i16)
 568       return FPTOUINT_F64_I16;
 569     if (RetVT == MVT::i32)
 570       return FPTOUINT_F64_I32;
 571     if (RetVT == MVT::i64)
 572       return FPTOUINT_F64_I64;
 573     if (RetVT == MVT::i128)
 574       return FPTOUINT_F64_I128;
 575   } else if (OpVT == MVT::f80) {
 576     if (RetVT == MVT::i32)
 577       return FPTOUINT_F80_I32;
 578     if (RetVT == MVT::i64)
 579       return FPTOUINT_F80_I64;
 580     if (RetVT == MVT::i128)
 581       return FPTOUINT_F80_I128;
 582   } else if (OpVT == MVT::f128) {
 583     if (RetVT == MVT::i32)
 584       return FPTOUINT_F128_I32;
 585     if (RetVT == MVT::i64)
 586       return FPTOUINT_F128_I64;
 587     if (RetVT == MVT::i128)
 588       return FPTOUINT_F128_I128;
 589   } else if (OpVT == MVT::ppcf128) {
 590     if (RetVT == MVT::i32)
 591       return FPTOUINT_PPCF128_I32;
 592     if (RetVT == MVT::i64)
 593       return FPTOUINT_PPCF128_I64;
 594     if (RetVT == MVT::i128)
 595       return FPTOUINT_PPCF128_I128;
 596   }
 597   return UNKNOWN_LIBCALL;
 598 }
 599
 600 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 601 /// UNKNOWN_LIBCALL if there is none.
 602 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 603   if (OpVT == MVT::i32) {
 604     if (RetVT == MVT::f32)
 605       return SINTTOFP_I32_F32;
 606     if (RetVT == MVT::f64)
 607       return SINTTOFP_I32_F64;
 608     if (RetVT == MVT::f80)
 609       return SINTTOFP_I32_F80;
 610     if (RetVT == MVT::f128)
 611       return SINTTOFP_I32_F128;
 612     if (RetVT == MVT::ppcf128)
 613       return SINTTOFP_I32_PPCF128;
 614   } else if (OpVT == MVT::i64) {
 615     if (RetVT == MVT::f32)
 616       return SINTTOFP_I64_F32;
 617     if (RetVT == MVT::f64)
 618       return SINTTOFP_I64_F64;
 619     if (RetVT == MVT::f80)
 620       return SINTTOFP_I64_F80;
 621     if (RetVT == MVT::f128)
 622       return SINTTOFP_I64_F128;
 623     if (RetVT == MVT::ppcf128)
 624       return SINTTOFP_I64_PPCF128;
 625   } else if (OpVT == MVT::i128) {
 626     if (RetVT == MVT::f32)
 627       return SINTTOFP_I128_F32;
 628     if (RetVT == MVT::f64)
 629       return SINTTOFP_I128_F64;
 630     if (RetVT == MVT::f80)
 631       return SINTTOFP_I128_F80;
 632     if (RetVT == MVT::f128)
 633       return SINTTOFP_I128_F128;
 634     if (RetVT == MVT::ppcf128)
 635       return SINTTOFP_I128_PPCF128;
 636   }
 637   return UNKNOWN_LIBCALL;
 638 }
 639
 640 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 641 /// UNKNOWN_LIBCALL if there is none.
 642 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 643   if (OpVT == MVT::i32) {
 644     if (RetVT == MVT::f32)
 645       return UINTTOFP_I32_F32;
 646     if (RetVT == MVT::f64)
 647       return UINTTOFP_I32_F64;
 648     if (RetVT == MVT::f80)
 649       return UINTTOFP_I32_F80;
 650     if (RetVT == MVT::f128)
 651       return UINTTOFP_I32_F128;
 652     if (RetVT == MVT::ppcf128)
 653       return UINTTOFP_I32_PPCF128;
 654   } else if (OpVT == MVT::i64) {
 655     if (RetVT == MVT::f32)
 656       return UINTTOFP_I64_F32;
 657     if (RetVT == MVT::f64)
 658       return UINTTOFP_I64_F64;
 659     if (RetVT == MVT::f80)
 660       return UINTTOFP_I64_F80;
 661     if (RetVT == MVT::f128)
 662       return UINTTOFP_I64_F128;
 663     if (RetVT == MVT::ppcf128)
 664       return UINTTOFP_I64_PPCF128;
 665   } else if (OpVT == MVT::i128) {
 666     if (RetVT == MVT::f32)
 667       return UINTTOFP_I128_F32;
 668     if (RetVT == MVT::f64)
 669       return UINTTOFP_I128_F64;
 670     if (RetVT == MVT::f80)
 671       return UINTTOFP_I128_F80;
 672     if (RetVT == MVT::f128)
 673       return UINTTOFP_I128_F128;
 674     if (RetVT == MVT::ppcf128)
 675       return UINTTOFP_I128_PPCF128;
 676   }
 677   return UNKNOWN_LIBCALL;
 678 }
 679
 680 RTLIB::Libcall RTLIB::getATOMIC(unsigned Opc, MVT VT) {
 681 #define OP_TO_LIBCALL(Name, Enum)                                              \
 682   case Name:                                                                   \
 683     switch (VT.SimpleTy) {                                                     \
 684     default:                                                                   \
 685       return UNKNOWN_LIBCALL;                                                  \
 686     case MVT::i8:                                                              \
 687       return Enum##_1;                                                         \
 688     case MVT::i16:                                                             \
 689       return Enum##_2;                                                         \
 690     case MVT::i32:                                                             \
 691       return Enum##_4;                                                         \
 692     case MVT::i64:                                                             \
 693       return Enum##_8;                                                         \
 694     case MVT::i128:                                                            \
 695       return Enum##_16;                                                        \
 696     }
 697
 698   switch (Opc) {
 699     OP_TO_LIBCALL(ISD::ATOMIC_SWAP, SYNC_LOCK_TEST_AND_SET)
 700     OP_TO_LIBCALL(ISD::ATOMIC_CMP_SWAP, SYNC_VAL_COMPARE_AND_SWAP)
 701     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_ADD, SYNC_FETCH_AND_ADD)
 702     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_SUB, SYNC_FETCH_AND_SUB)
 703     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_AND, SYNC_FETCH_AND_AND)
 704     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_OR, SYNC_FETCH_AND_OR)
 705     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_XOR, SYNC_FETCH_AND_XOR)
 706     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_NAND, SYNC_FETCH_AND_NAND)
 707     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_MAX, SYNC_FETCH_AND_MAX)
 708     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_UMAX, SYNC_FETCH_AND_UMAX)
 709     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_MIN, SYNC_FETCH_AND_MIN)
 710     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_UMIN, SYNC_FETCH_AND_UMIN)
 711   }
 712
 713 #undef OP_TO_LIBCALL
 714
 715   return UNKNOWN_LIBCALL;
 716 }
 717
 718 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 719 ///
 720 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 721   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 722   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 723   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 724   CCs[RTLIB::OEQ_F128] = ISD::SETEQ;
 725   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 726   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 727   CCs[RTLIB::UNE_F128] = ISD::SETNE;
 728   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 729   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 730   CCs[RTLIB::OGE_F128] = ISD::SETGE;
 731   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 732   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 733   CCs[RTLIB::OLT_F128] = ISD::SETLT;
 734   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 735   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 736   CCs[RTLIB::OLE_F128] = ISD::SETLE;
 737   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 738   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 739   CCs[RTLIB::OGT_F128] = ISD::SETGT;
 740   CCs[RTLIB::UO_F32] = ISD::SETNE;
 741   CCs[RTLIB::UO_F64] = ISD::SETNE;
 742   CCs[RTLIB::UO_F128] = ISD::SETNE;
 743   CCs[RTLIB::O_F32] = ISD::SETEQ;
 744   CCs[RTLIB::O_F64] = ISD::SETEQ;
 745   CCs[RTLIB::O_F128] = ISD::SETEQ;
 746 }
 747
 748 /// NOTE: The TargetMachine owns TLOF.
 749 TargetLoweringBase::TargetLoweringBase(const TargetMachine &tm) : TM(tm) {
 750   initActions();
 751
 752   // Perform these initializations only once.
 753   MaxStoresPerMemset = MaxStoresPerMemcpy = MaxStoresPerMemmove = 8;
 754   MaxStoresPerMemsetOptSize = MaxStoresPerMemcpyOptSize
 755     = MaxStoresPerMemmoveOptSize = 4;
 756   UseUnderscoreSetJmp = false;
 757   UseUnderscoreLongJmp = false;
 758   SelectIsExpensive = false;
 759   HasMultipleConditionRegisters = false;
 760   HasExtractBitsInsn = false;
 761   FsqrtIsCheap = false;
 762   JumpIsExpensive = JumpIsExpensiveOverride;
 763   PredictableSelectIsExpensive = false;
 764   MaskAndBranchFoldingIsLegal = false;
 765   EnableExtLdPromotion = false;
 766   HasFloatingPointExceptions = true;
 767   StackPointerRegisterToSaveRestore = 0;
 768   BooleanContents = UndefinedBooleanContent;
 769   BooleanFloatContents = UndefinedBooleanContent;
 770   BooleanVectorContents = UndefinedBooleanContent;
 771   SchedPreferenceInfo = Sched::ILP;
 772   JumpBufSize = 0;
 773   JumpBufAlignment = 0;
 774   MinFunctionAlignment = 0;
 775   PrefFunctionAlignment = 0;
 776   PrefLoopAlignment = 0;
 777   GatherAllAliasesMaxDepth = 6;
 778   MinStackArgumentAlignment = 1;
 779   InsertFencesForAtomic = false;
 780   MinimumJumpTableEntries = 4;
 781
 782   InitLibcallNames(LibcallRoutineNames, TM.getTargetTriple());
 783   InitCmpLibcallCCs(CmpLibcallCCs);
 784   InitLibcallCallingConvs(LibcallCallingConvs);
 785 }
 786
 787 void TargetLoweringBase::initActions() {
 788   // All operations default to being supported.
 789   memset(OpActions, 0, sizeof(OpActions));
 790   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 791   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 792   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 793   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 794   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 795   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 796
 797   // Set default actions for various operations.
 798   for (MVT VT : MVT::all_valuetypes()) {
 799     // Default all indexed load / store to expand.
 800     for (unsigned IM = (unsigned)ISD::PRE_INC;
 801          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 802       setIndexedLoadAction(IM, VT, Expand);
 803       setIndexedStoreAction(IM, VT, Expand);
 804     }
 805
 806     // Most backends expect to see the node which just returns the value loaded.
 807     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Expand);
 808
 809     // These operations default to expand.
 810     setOperationAction(ISD::FGETSIGN, VT, Expand);
 811     setOperationAction(ISD::CONCAT_VECTORS, VT, Expand);
 812     setOperationAction(ISD::FMINNUM, VT, Expand);
 813     setOperationAction(ISD::FMAXNUM, VT, Expand);
 814     setOperationAction(ISD::FMINNAN, VT, Expand);
 815     setOperationAction(ISD::FMAXNAN, VT, Expand);
 816     setOperationAction(ISD::FMAD, VT, Expand);
 817     setOperationAction(ISD::SMIN, VT, Expand);
 818     setOperationAction(ISD::SMAX, VT, Expand);
 819     setOperationAction(ISD::UMIN, VT, Expand);
 820     setOperationAction(ISD::UMAX, VT, Expand);
 821
 822     // Overflow operations default to expand
 823     setOperationAction(ISD::SADDO, VT, Expand);
 824     setOperationAction(ISD::SSUBO, VT, Expand);
 825     setOperationAction(ISD::UADDO, VT, Expand);
 826     setOperationAction(ISD::USUBO, VT, Expand);
 827     setOperationAction(ISD::SMULO, VT, Expand);
 828     setOperationAction(ISD::UMULO, VT, Expand);
 829     setOperationAction(ISD::UABSDIFF, VT, Expand);
 830     setOperationAction(ISD::SABSDIFF, VT, Expand);
 831
 832     // These library functions default to expand.
 833     setOperationAction(ISD::FROUND, VT, Expand);
 834
 835     // These operations default to expand for vector types.
 836     if (VT.isVector()) {
 837       setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 838       setOperationAction(ISD::ANY_EXTEND_VECTOR_INREG, VT, Expand);
 839       setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, VT, Expand);
 840       setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, VT, Expand);
 841     }
 842   }
 843
 844   // Most targets ignore the @llvm.prefetch intrinsic.
 845   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 846
 847   // Most targets also ignore the @llvm.readcyclecounter intrinsic.
 848   setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Expand);
 849
 850   // ConstantFP nodes default to expand.  Targets can either change this to
 851   // Legal, in which case all fp constants are legal, or use isFPImmLegal()
 852   // to optimize expansions for certain constants.
 853   setOperationAction(ISD::ConstantFP, MVT::f16, Expand);
 854   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 855   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 856   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 857   setOperationAction(ISD::ConstantFP, MVT::f128, Expand);
 858
 859   // These library functions default to expand.
 860   for (MVT VT : {MVT::f32, MVT::f64, MVT::f128}) {
 861     setOperationAction(ISD::FLOG ,      VT, Expand);
 862     setOperationAction(ISD::FLOG2,      VT, Expand);
 863     setOperationAction(ISD::FLOG10,     VT, Expand);
 864     setOperationAction(ISD::FEXP ,      VT, Expand);
 865     setOperationAction(ISD::FEXP2,      VT, Expand);
 866     setOperationAction(ISD::FFLOOR,     VT, Expand);
 867     setOperationAction(ISD::FMINNUM,    VT, Expand);
 868     setOperationAction(ISD::FMAXNUM,    VT, Expand);
 869     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 870     setOperationAction(ISD::FCEIL,      VT, Expand);
 871     setOperationAction(ISD::FRINT,      VT, Expand);
 872     setOperationAction(ISD::FTRUNC,     VT, Expand);
 873     setOperationAction(ISD::FROUND,     VT, Expand);
 874   }
 875
 876   // Default ISD::TRAP to expand (which turns it into abort).
 877   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 878
 879   // On most systems, DEBUGTRAP and TRAP have no difference. The "Expand"
 880   // here is to inform DAG Legalizer to replace DEBUGTRAP with TRAP.
 881   //
 882   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Expand);
 883 }
 884
 885 MVT TargetLoweringBase::getScalarShiftAmountTy(const DataLayout &DL,
 886                                                EVT) const {
 887   return MVT::getIntegerVT(8 * DL.getPointerSize(0));
 888 }
 889
 890 EVT TargetLoweringBase::getShiftAmountTy(EVT LHSTy,
 891                                          const DataLayout &DL) const {
 892   assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 893   if (LHSTy.isVector())
 894     return LHSTy;
 895   return getScalarShiftAmountTy(DL, LHSTy);
 896 }
 897
 898 /// canOpTrap - Returns true if the operation can trap for the value type.
 899 /// VT must be a legal type.
 900 bool TargetLoweringBase::canOpTrap(unsigned Op, EVT VT) const {
 901   assert(isTypeLegal(VT));
 902   switch (Op) {
 903   default:
 904     return false;
 905   case ISD::FDIV:
 906   case ISD::FREM:
 907   case ISD::SDIV:
 908   case ISD::UDIV:
 909   case ISD::SREM:
 910   case ISD::UREM:
 911     return true;
 912   }
 913 }
 914
 915 void TargetLoweringBase::setJumpIsExpensive(bool isExpensive) {
 916   // If the command-line option was specified, ignore this request.
 917   if (!JumpIsExpensiveOverride.getNumOccurrences())
 918     JumpIsExpensive = isExpensive;
 919 }
 920
 921 TargetLoweringBase::LegalizeKind
 922 TargetLoweringBase::getTypeConversion(LLVMContext &Context, EVT VT) const {
 923   // If this is a simple type, use the ComputeRegisterProp mechanism.
 924   if (VT.isSimple()) {
 925     MVT SVT = VT.getSimpleVT();
 926     assert((unsigned)SVT.SimpleTy < array_lengthof(TransformToType));
 927     MVT NVT = TransformToType[SVT.SimpleTy];
 928     LegalizeTypeAction LA = ValueTypeActions.getTypeAction(SVT);
 929
 930     assert((LA == TypeLegal || LA == TypeSoftenFloat ||
 931             ValueTypeActions.getTypeAction(NVT) != TypePromoteInteger) &&
 932            "Promote may not follow Expand or Promote");
 933
 934     if (LA == TypeSplitVector)
 935       return LegalizeKind(LA,
 936                           EVT::getVectorVT(Context, SVT.getVectorElementType(),
 937                                            SVT.getVectorNumElements() / 2));
 938     if (LA == TypeScalarizeVector)
 939       return LegalizeKind(LA, SVT.getVectorElementType());
 940     return LegalizeKind(LA, NVT);
 941   }
 942
 943   // Handle Extended Scalar Types.
 944   if (!VT.isVector()) {
 945     assert(VT.isInteger() && "Float types must be simple");
 946     unsigned BitSize = VT.getSizeInBits();
 947     // First promote to a power-of-two size, then expand if necessary.
 948     if (BitSize < 8 || !isPowerOf2_32(BitSize)) {
 949       EVT NVT = VT.getRoundIntegerType(Context);
 950       assert(NVT != VT && "Unable to round integer VT");
 951       LegalizeKind NextStep = getTypeConversion(Context, NVT);
 952       // Avoid multi-step promotion.
 953       if (NextStep.first == TypePromoteInteger)
 954         return NextStep;
 955       // Return rounded integer type.
 956       return LegalizeKind(TypePromoteInteger, NVT);
 957     }
 958
 959     return LegalizeKind(TypeExpandInteger,
 960                         EVT::getIntegerVT(Context, VT.getSizeInBits() / 2));
 961   }
 962
 963   // Handle vector types.
 964   unsigned NumElts = VT.getVectorNumElements();
 965   EVT EltVT = VT.getVectorElementType();
 966
 967   // Vectors with only one element are always scalarized.
 968   if (NumElts == 1)
 969     return LegalizeKind(TypeScalarizeVector, EltVT);
 970
 971   // Try to widen vector elements until the element type is a power of two and
 972   // promote it to a legal type later on, for example:
 973   // <3 x i8> -> <4 x i8> -> <4 x i32>
 974   if (EltVT.isInteger()) {
 975     // Vectors with a number of elements that is not a power of two are always
 976     // widened, for example <3 x i8> -> <4 x i8>.
 977     if (!VT.isPow2VectorType()) {
 978       NumElts = (unsigned)NextPowerOf2(NumElts);
 979       EVT NVT = EVT::getVectorVT(Context, EltVT, NumElts);
 980       return LegalizeKind(TypeWidenVector, NVT);
 981     }
 982
 983     // Examine the element type.
 984     LegalizeKind LK = getTypeConversion(Context, EltVT);
 985
 986     // If type is to be expanded, split the vector.
 987     //  <4 x i140> -> <2 x i140>
 988     if (LK.first == TypeExpandInteger)
 989       return LegalizeKind(TypeSplitVector,
 990                           EVT::getVectorVT(Context, EltVT, NumElts / 2));
 991
 992     // Promote the integer element types until a legal vector type is found
 993     // or until the element integer type is too big. If a legal type was not
 994     // found, fallback to the usual mechanism of widening/splitting the
 995     // vector.
 996     EVT OldEltVT = EltVT;
 997     while (1) {
 998       // Increase the bitwidth of the element to the next pow-of-two
 999       // (which is greater than 8 bits).
1000       EltVT = EVT::getIntegerVT(Context, 1 + EltVT.getSizeInBits())
1001                   .getRoundIntegerType(Context);
1002
1003       // Stop trying when getting a non-simple element type.
1004       // Note that vector elements may be greater than legal vector element
1005       // types. Example: X86 XMM registers hold 64bit element on 32bit
1006       // systems.
1007       if (!EltVT.isSimple())
1008         break;
1009
1010       // Build a new vector type and check if it is legal.
1011       MVT NVT = MVT::getVectorVT(EltVT.getSimpleVT(), NumElts);
1012       // Found a legal promoted vector type.
1013       if (NVT != MVT() && ValueTypeActions.getTypeAction(NVT) == TypeLegal)
1014         return LegalizeKind(TypePromoteInteger,
1015                             EVT::getVectorVT(Context, EltVT, NumElts));
1016     }
1017
1018     // Reset the type to the unexpanded type if we did not find a legal vector
1019     // type with a promoted vector element type.
1020     EltVT = OldEltVT;
1021   }
1022
1023   // Try to widen the vector until a legal type is found.
1024   // If there is no wider legal type, split the vector.
1025   while (1) {
1026     // Round up to the next power of 2.
1027     NumElts = (unsigned)NextPowerOf2(NumElts);
1028
1029     // If there is no simple vector type with this many elements then there
1030     // cannot be a larger legal vector type.  Note that this assumes that
1031     // there are no skipped intermediate vector types in the simple types.
1032     if (!EltVT.isSimple())
1033       break;
1034     MVT LargerVector = MVT::getVectorVT(EltVT.getSimpleVT(), NumElts);
1035     if (LargerVector == MVT())
1036       break;
1037
1038     // If this type is legal then widen the vector.
1039     if (ValueTypeActions.getTypeAction(LargerVector) == TypeLegal)
1040       return LegalizeKind(TypeWidenVector, LargerVector);
1041   }
1042
1043   // Widen odd vectors to next power of two.
1044   if (!VT.isPow2VectorType()) {
1045     EVT NVT = VT.getPow2VectorType(Context);
1046     return LegalizeKind(TypeWidenVector, NVT);
1047   }
1048
1049   // Vectors with illegal element types are expanded.
1050   EVT NVT = EVT::getVectorVT(Context, EltVT, VT.getVectorNumElements() / 2);
1051   return LegalizeKind(TypeSplitVector, NVT);
1052 }
1053
1054 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
1055                                           unsigned &NumIntermediates,
1056                                           MVT &RegisterVT,
1057                                           TargetLoweringBase *TLI) {
1058   // Figure out the right, legal destination reg to copy into.
1059   unsigned NumElts = VT.getVectorNumElements();
1060   MVT EltTy = VT.getVectorElementType();
1061
1062   unsigned NumVectorRegs = 1;
1063
1064   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
1065   // could break down into LHS/RHS like LegalizeDAG does.
1066   if (!isPowerOf2_32(NumElts)) {
1067     NumVectorRegs = NumElts;
1068     NumElts = 1;
1069   }
1070
1071   // Divide the input until we get to a supported size.  This will always
1072   // end with a scalar if the target doesn't support vectors.
1073   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
1074     NumElts >>= 1;
1075     NumVectorRegs <<= 1;
1076   }
1077
1078   NumIntermediates = NumVectorRegs;
1079
1080   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
1081   if (!TLI->isTypeLegal(NewVT))
1082     NewVT = EltTy;
1083   IntermediateVT = NewVT;
1084
1085   unsigned NewVTSize = NewVT.getSizeInBits();
1086
1087   // Convert sizes such as i33 to i64.
1088   if (!isPowerOf2_32(NewVTSize))
1089     NewVTSize = NextPowerOf2(NewVTSize);
1090
1091   MVT DestVT = TLI->getRegisterType(NewVT);
1092   RegisterVT = DestVT;
1093   if (EVT(DestVT).bitsLT(NewVT))    // Value is expanded, e.g. i64 -> i16.
1094     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
1095
1096   // Otherwise, promotion or legal types use the same number of registers as
1097   // the vector decimated to the appropriate level.
1098   return NumVectorRegs;
1099 }
1100
1101 /// isLegalRC - Return true if the value types that can be represented by the
1102 /// specified register class are all legal.
1103 bool TargetLoweringBase::isLegalRC(const TargetRegisterClass *RC) const {
1104   for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
1105        I != E; ++I) {
1106     if (isTypeLegal(*I))
1107       return true;
1108   }
1109   return false;
1110 }
1111
1112 /// Replace/modify any TargetFrameIndex operands with a targte-dependent
1113 /// sequence of memory operands that is recognized by PrologEpilogInserter.
1114 MachineBasicBlock*
1115 TargetLoweringBase::emitPatchPoint(MachineInstr *MI,
1116                                    MachineBasicBlock *MBB) const {
1117   MachineFunction &MF = *MI->getParent()->getParent();
1118
1119   // MI changes inside this loop as we grow operands.
1120   for(unsigned OperIdx = 0; OperIdx != MI->getNumOperands(); ++OperIdx) {
1121     MachineOperand &MO = MI->getOperand(OperIdx);
1122     if (!MO.isFI())
1123       continue;
1124
1125     // foldMemoryOperand builds a new MI after replacing a single FI operand
1126     // with the canonical set of five x86 addressing-mode operands.
1127     int FI = MO.getIndex();
1128     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), MI->getDesc());
1129
1130     // Copy operands before the frame-index.
1131     for (unsigned i = 0; i < OperIdx; ++i)
1132       MIB.addOperand(MI->getOperand(i));
1133     // Add frame index operands: direct-mem-ref tag, #FI, offset.
1134     MIB.addImm(StackMaps::DirectMemRefOp);
1135     MIB.addOperand(MI->getOperand(OperIdx));
1136     MIB.addImm(0);
1137     // Copy the operands after the frame index.
1138     for (unsigned i = OperIdx + 1; i != MI->getNumOperands(); ++i)
1139       MIB.addOperand(MI->getOperand(i));
1140
1141     // Inherit previous memory operands.
1142     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
1143     assert(MIB->mayLoad() && "Folded a stackmap use to a non-load!");
1144
1145     // Add a new memory operand for this FI.
1146     const MachineFrameInfo &MFI = *MF.getFrameInfo();
1147     assert(MFI.getObjectOffset(FI) != -1);
1148
1149     unsigned Flags = MachineMemOperand::MOLoad;
1150     if (MI->getOpcode() == TargetOpcode::STATEPOINT) {
1151       Flags |= MachineMemOperand::MOStore;
1152       Flags |= MachineMemOperand::MOVolatile;
1153     }
1154     MachineMemOperand *MMO = MF.getMachineMemOperand(
1155         MachinePointerInfo::getFixedStack(MF, FI), Flags,
1156         MF.getDataLayout().getPointerSize(), MFI.getObjectAlignment(FI));
1157     MIB->addMemOperand(MF, MMO);
1158
1159     // Replace the instruction and update the operand index.
1160     MBB->insert(MachineBasicBlock::iterator(MI), MIB);
1161     OperIdx += (MIB->getNumOperands() - MI->getNumOperands()) - 1;
1162     MI->eraseFromParent();
1163     MI = MIB;
1164   }
1165   return MBB;
1166 }
1167
1168 /// findRepresentativeClass - Return the largest legal super-reg register class
1169 /// of the register class for the specified type and its associated "cost".
1170 // This function is in TargetLowering because it uses RegClassForVT which would
1171 // need to be moved to TargetRegisterInfo and would necessitate moving
1172 // isTypeLegal over as well - a massive change that would just require
1173 // TargetLowering having a TargetRegisterInfo class member that it would use.
1174 std::pair<const TargetRegisterClass *, uint8_t>
1175 TargetLoweringBase::findRepresentativeClass(const TargetRegisterInfo *TRI,
1176                                             MVT VT) const {
1177   const TargetRegisterClass *RC = RegClassForVT[VT.SimpleTy];
1178   if (!RC)
1179     return std::make_pair(RC, 0);
1180
1181   // Compute the set of all super-register classes.
1182   BitVector SuperRegRC(TRI->getNumRegClasses());
1183   for (SuperRegClassIterator RCI(RC, TRI); RCI.isValid(); ++RCI)
1184     SuperRegRC.setBitsInMask(RCI.getMask());
1185
1186   // Find the first legal register class with the largest spill size.
1187   const TargetRegisterClass *BestRC = RC;
1188   for (int i = SuperRegRC.find_first(); i >= 0; i = SuperRegRC.find_next(i)) {
1189     const TargetRegisterClass *SuperRC = TRI->getRegClass(i);
1190     // We want the largest possible spill size.
1191     if (SuperRC->getSize() <= BestRC->getSize())
1192       continue;
1193     if (!isLegalRC(SuperRC))
1194       continue;
1195     BestRC = SuperRC;
1196   }
1197   return std::make_pair(BestRC, 1);
1198 }
1199
1200 /// computeRegisterProperties - Once all of the register classes are added,
1201 /// this allows us to compute derived properties we expose.
1202 void TargetLoweringBase::computeRegisterProperties(
1203     const TargetRegisterInfo *TRI) {
1204   static_assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE,
1205                 "Too many value types for ValueTypeActions to hold!");
1206
1207   // Everything defaults to needing one register.
1208   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
1209     NumRegistersForVT[i] = 1;
1210     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
1211   }
1212   // ...except isVoid, which doesn't need any registers.
1213   NumRegistersForVT[MVT::isVoid] = 0;
1214
1215   // Find the largest integer register class.
1216   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
1217   for (; RegClassForVT[LargestIntReg] == nullptr; --LargestIntReg)
1218     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
1219
1220   // Every integer value type larger than this largest register takes twice as
1221   // many registers to represent as the previous ValueType.
1222   for (unsigned ExpandedReg = LargestIntReg + 1;
1223        ExpandedReg <= MVT::LAST_INTEGER_VALUETYPE; ++ExpandedReg) {
1224     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
1225     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
1226     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
1227     ValueTypeActions.setTypeAction((MVT::SimpleValueType)ExpandedReg,
1228                                    TypeExpandInteger);
1229   }
1230
1231   // Inspect all of the ValueType's smaller than the largest integer
1232   // register to see which ones need promotion.
1233   unsigned LegalIntReg = LargestIntReg;
1234   for (unsigned IntReg = LargestIntReg - 1;
1235        IntReg >= (unsigned)MVT::i1; --IntReg) {
1236     MVT IVT = (MVT::SimpleValueType)IntReg;
1237     if (isTypeLegal(IVT)) {
1238       LegalIntReg = IntReg;
1239     } else {
1240       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
1241         (const MVT::SimpleValueType)LegalIntReg;
1242       ValueTypeActions.setTypeAction(IVT, TypePromoteInteger);
1243     }
1244   }
1245
1246   // ppcf128 type is really two f64's.
1247   if (!isTypeLegal(MVT::ppcf128)) {
1248     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
1249     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
1250     TransformToType[MVT::ppcf128] = MVT::f64;
1251     ValueTypeActions.setTypeAction(MVT::ppcf128, TypeExpandFloat);
1252   }
1253
1254   // Decide how to handle f128. If the target does not have native f128 support,
1255   // expand it to i128 and we will be generating soft float library calls.
1256   if (!isTypeLegal(MVT::f128)) {
1257     NumRegistersForVT[MVT::f128] = NumRegistersForVT[MVT::i128];
1258     RegisterTypeForVT[MVT::f128] = RegisterTypeForVT[MVT::i128];
1259     TransformToType[MVT::f128] = MVT::i128;
1260     ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
1261   }
1262
1263   // Decide how to handle f64. If the target does not have native f64 support,
1264   // expand it to i64 and we will be generating soft float library calls.
1265   if (!isTypeLegal(MVT::f64)) {
1266     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
1267     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
1268     TransformToType[MVT::f64] = MVT::i64;
1269     ValueTypeActions.setTypeAction(MVT::f64, TypeSoftenFloat);
1270   }
1271
1272   // Decide how to handle f32. If the target does not have native f32 support,
1273   // expand it to i32 and we will be generating soft float library calls.
1274   if (!isTypeLegal(MVT::f32)) {
1275     NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
1276     RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
1277     TransformToType[MVT::f32] = MVT::i32;
1278     ValueTypeActions.setTypeAction(MVT::f32, TypeSoftenFloat);
1279   }
1280
1281   // Decide how to handle f16. If the target does not have native f16 support,
1282   // promote it to f32, because there are no f16 library calls (except for
1283   // conversions).
1284   if (!isTypeLegal(MVT::f16)) {
1285     NumRegistersForVT[MVT::f16] = NumRegistersForVT[MVT::f32];
1286     RegisterTypeForVT[MVT::f16] = RegisterTypeForVT[MVT::f32];
1287     TransformToType[MVT::f16] = MVT::f32;
1288     ValueTypeActions.setTypeAction(MVT::f16, TypePromoteFloat);
1289   }
1290
1291   // Loop over all of the vector value types to see which need transformations.
1292   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
1293        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
1294     MVT VT = (MVT::SimpleValueType) i;
1295     if (isTypeLegal(VT))
1296       continue;
1297
1298     MVT EltVT = VT.getVectorElementType();
1299     unsigned NElts = VT.getVectorNumElements();
1300     bool IsLegalWiderType = false;
1301     LegalizeTypeAction PreferredAction = getPreferredVectorAction(VT);
1302     switch (PreferredAction) {
1303     case TypePromoteInteger: {
1304       // Try to promote the elements of integer vectors. If no legal
1305       // promotion was found, fall through to the widen-vector method.
1306       for (unsigned nVT = i + 1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
1307         MVT SVT = (MVT::SimpleValueType) nVT;
1308         // Promote vectors of integers to vectors with the same number
1309         // of elements, with a wider element type.
1310         if (SVT.getVectorElementType().getSizeInBits() > EltVT.getSizeInBits()
1311             && SVT.getVectorNumElements() == NElts && isTypeLegal(SVT)
1312             && SVT.getScalarType().isInteger()) {
1313           TransformToType[i] = SVT;
1314           RegisterTypeForVT[i] = SVT;
1315           NumRegistersForVT[i] = 1;
1316           ValueTypeActions.setTypeAction(VT, TypePromoteInteger);
1317           IsLegalWiderType = true;
1318           break;
1319         }
1320       }
1321       if (IsLegalWiderType)
1322         break;
1323     }
1324     case TypeWidenVector: {
1325       // Try to widen the vector.
1326       for (unsigned nVT = i + 1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
1327         MVT SVT = (MVT::SimpleValueType) nVT;
1328         if (SVT.getVectorElementType() == EltVT
1329             && SVT.getVectorNumElements() > NElts && isTypeLegal(SVT)) {
1330           TransformToType[i] = SVT;
1331           RegisterTypeForVT[i] = SVT;
1332           NumRegistersForVT[i] = 1;
1333           ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1334           IsLegalWiderType = true;
1335           break;
1336         }
1337       }
1338       if (IsLegalWiderType)
1339         break;
1340     }
1341     case TypeSplitVector:
1342     case TypeScalarizeVector: {
1343       MVT IntermediateVT;
1344       MVT RegisterVT;
1345       unsigned NumIntermediates;
1346       NumRegistersForVT[i] = getVectorTypeBreakdownMVT(VT, IntermediateVT,
1347           NumIntermediates, RegisterVT, this);
1348       RegisterTypeForVT[i] = RegisterVT;
1349
1350       MVT NVT = VT.getPow2VectorType();
1351       if (NVT == VT) {
1352         // Type is already a power of 2.  The default action is to split.
1353         TransformToType[i] = MVT::Other;
1354         if (PreferredAction == TypeScalarizeVector)
1355           ValueTypeActions.setTypeAction(VT, TypeScalarizeVector);
1356         else if (PreferredAction == TypeSplitVector)
1357           ValueTypeActions.setTypeAction(VT, TypeSplitVector);
1358         else
1359           // Set type action according to the number of elements.
1360           ValueTypeActions.setTypeAction(VT, NElts == 1 ? TypeScalarizeVector
1361                                                         : TypeSplitVector);
1362       } else {
1363         TransformToType[i] = NVT;
1364         ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1365       }
1366       break;
1367     }
1368     default:
1369       llvm_unreachable("Unknown vector legalization action!");
1370     }
1371   }
1372
1373   // Determine the 'representative' register class for each value type.
1374   // An representative register class is the largest (meaning one which is
1375   // not a sub-register class / subreg register class) legal register class for
1376   // a group of value types. For example, on i386, i8, i16, and i32
1377   // representative would be GR32; while on x86_64 it's GR64.
1378   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
1379     const TargetRegisterClass* RRC;
1380     uint8_t Cost;
1381     std::tie(RRC, Cost) = findRepresentativeClass(TRI, (MVT::SimpleValueType)i);
1382     RepRegClassForVT[i] = RRC;
1383     RepRegClassCostForVT[i] = Cost;
1384   }
1385 }
1386
1387 EVT TargetLoweringBase::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1388                                            EVT VT) const {
1389   assert(!VT.isVector() && "No default SetCC type for vectors!");
1390   return getPointerTy(DL).SimpleTy;
1391 }
1392
1393 MVT::SimpleValueType TargetLoweringBase::getCmpLibcallReturnType() const {
1394   return MVT::i32; // return the default value
1395 }
1396
1397 /// getVectorTypeBreakdown - Vector types are broken down into some number of
1398 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
1399 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
1400 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
1401 ///
1402 /// This method returns the number of registers needed, and the VT for each
1403 /// register.  It also returns the VT and quantity of the intermediate values
1404 /// before they are promoted/expanded.
1405 ///
1406 unsigned TargetLoweringBase::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
1407                                                 EVT &IntermediateVT,
1408                                                 unsigned &NumIntermediates,
1409                                                 MVT &RegisterVT) const {
1410   unsigned NumElts = VT.getVectorNumElements();
1411
1412   // If there is a wider vector type with the same element type as this one,
1413   // or a promoted vector type that has the same number of elements which
1414   // are wider, then we should convert to that legal vector type.
1415   // This handles things like <2 x float> -> <4 x float> and
1416   // <4 x i1> -> <4 x i32>.
1417   LegalizeTypeAction TA = getTypeAction(Context, VT);
1418   if (NumElts != 1 && (TA == TypeWidenVector || TA == TypePromoteInteger)) {
1419     EVT RegisterEVT = getTypeToTransformTo(Context, VT);
1420     if (isTypeLegal(RegisterEVT)) {
1421       IntermediateVT = RegisterEVT;
1422       RegisterVT = RegisterEVT.getSimpleVT();
1423       NumIntermediates = 1;
1424       return 1;
1425     }
1426   }
1427
1428   // Figure out the right, legal destination reg to copy into.
1429   EVT EltTy = VT.getVectorElementType();
1430
1431   unsigned NumVectorRegs = 1;
1432
1433   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
1434   // could break down into LHS/RHS like LegalizeDAG does.
1435   if (!isPowerOf2_32(NumElts)) {
1436     NumVectorRegs = NumElts;
1437     NumElts = 1;
1438   }
1439
1440   // Divide the input until we get to a supported size.  This will always
1441   // end with a scalar if the target doesn't support vectors.
1442   while (NumElts > 1 && !isTypeLegal(
1443                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
1444     NumElts >>= 1;
1445     NumVectorRegs <<= 1;
1446   }
1447
1448   NumIntermediates = NumVectorRegs;
1449
1450   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
1451   if (!isTypeLegal(NewVT))
1452     NewVT = EltTy;
1453   IntermediateVT = NewVT;
1454
1455   MVT DestVT = getRegisterType(Context, NewVT);
1456   RegisterVT = DestVT;
1457   unsigned NewVTSize = NewVT.getSizeInBits();
1458
1459   // Convert sizes such as i33 to i64.
1460   if (!isPowerOf2_32(NewVTSize))
1461     NewVTSize = NextPowerOf2(NewVTSize);
1462
1463   if (EVT(DestVT).bitsLT(NewVT))   // Value is expanded, e.g. i64 -> i16.
1464     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
1465
1466   // Otherwise, promotion or legal types use the same number of registers as
1467   // the vector decimated to the appropriate level.
1468   return NumVectorRegs;
1469 }
1470
1471 /// Get the EVTs and ArgFlags collections that represent the legalized return
1472 /// type of the given function.  This does not require a DAG or a return value,
1473 /// and is suitable for use before any DAGs for the function are constructed.
1474 /// TODO: Move this out of TargetLowering.cpp.
1475 void llvm::GetReturnInfo(Type *ReturnType, AttributeSet attr,
1476                          SmallVectorImpl<ISD::OutputArg> &Outs,
1477                          const TargetLowering &TLI, const DataLayout &DL) {
1478   SmallVector<EVT, 4> ValueVTs;
1479   ComputeValueVTs(TLI, DL, ReturnType, ValueVTs);
1480   unsigned NumValues = ValueVTs.size();
1481   if (NumValues == 0) return;
1482
1483   for (unsigned j = 0, f = NumValues; j != f; ++j) {
1484     EVT VT = ValueVTs[j];
1485     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1486
1487     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1488       ExtendKind = ISD::SIGN_EXTEND;
1489     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1490       ExtendKind = ISD::ZERO_EXTEND;
1491
1492     // FIXME: C calling convention requires the return type to be promoted to
1493     // at least 32-bit. But this is not necessary for non-C calling
1494     // conventions. The frontend should mark functions whose return values
1495     // require promoting with signext or zeroext attributes.
1496     if (ExtendKind != ISD::ANY_EXTEND && VT.isInteger()) {
1497       MVT MinVT = TLI.getRegisterType(ReturnType->getContext(), MVT::i32);
1498       if (VT.bitsLT(MinVT))
1499         VT = MinVT;
1500     }
1501
1502     unsigned NumParts = TLI.getNumRegisters(ReturnType->getContext(), VT);
1503     MVT PartVT = TLI.getRegisterType(ReturnType->getContext(), VT);
1504
1505     // 'inreg' on function refers to return value
1506     ISD::ArgFlagsTy Flags = ISD::ArgFlagsTy();
1507     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::InReg))
1508       Flags.setInReg();
1509
1510     // Propagate extension type if any
1511     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1512       Flags.setSExt();
1513     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1514       Flags.setZExt();
1515
1516     for (unsigned i = 0; i < NumParts; ++i)
1517       Outs.push_back(ISD::OutputArg(Flags, PartVT, VT, /*isFixed=*/true, 0, 0));
1518   }
1519 }
1520
1521 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1522 /// function arguments in the caller parameter area.  This is the actual
1523 /// alignment, not its logarithm.
1524 unsigned TargetLoweringBase::getByValTypeAlignment(Type *Ty,
1525                                                    const DataLayout &DL) const {
1526   return DL.getABITypeAlignment(Ty);
1527 }
1528
1529 bool TargetLoweringBase::allowsMemoryAccess(LLVMContext &Context,
1530                                             const DataLayout &DL, EVT VT,
1531                                             unsigned AddrSpace,
1532                                             unsigned Alignment,
1533                                             bool *Fast) const {
1534   // Check if the specified alignment is sufficient based on the data layout.
1535   // TODO: While using the data layout works in practice, a better solution
1536   // would be to implement this check directly (make this a virtual function).
1537   // For example, the ABI alignment may change based on software platform while
1538   // this function should only be affected by hardware implementation.
1539   Type *Ty = VT.getTypeForEVT(Context);
1540   if (Alignment >= DL.getABITypeAlignment(Ty)) {
1541     // Assume that an access that meets the ABI-specified alignment is fast.
1542     if (Fast != nullptr)
1543       *Fast = true;
1544     return true;
1545   }
1546
1547   // This is a misaligned access.
1548   return allowsMisalignedMemoryAccesses(VT, AddrSpace, Alignment, Fast);
1549 }
1550
1551
1552 //===----------------------------------------------------------------------===//
1553 //  TargetTransformInfo Helpers
1554 //===----------------------------------------------------------------------===//
1555
1556 int TargetLoweringBase::InstructionOpcodeToISD(unsigned Opcode) const {
1557   enum InstructionOpcodes {
1558 #define HANDLE_INST(NUM, OPCODE, CLASS) OPCODE = NUM,
1559 #define LAST_OTHER_INST(NUM) InstructionOpcodesCount = NUM
1560 #include "llvm/IR/Instruction.def"
1561   };
1562   switch (static_cast<InstructionOpcodes>(Opcode)) {
1563   case Ret:            return 0;
1564   case Br:             return 0;
1565   case Switch:         return 0;
1566   case IndirectBr:     return 0;
1567   case Invoke:         return 0;
1568   case Resume:         return 0;
1569   case Unreachable:    return 0;
1570   case CleanupEndPad:  return 0;
1571   case CleanupRet:     return 0;
1572   case CatchEndPad:  return 0;
1573   case CatchRet:       return 0;
1574   case CatchPad:     return 0;
1575   case TerminatePad: return 0;
1576   case CleanupPad:   return 0;
1577   case Add:            return ISD::ADD;
1578   case FAdd:           return ISD::FADD;
1579   case Sub:            return ISD::SUB;
1580   case FSub:           return ISD::FSUB;
1581   case Mul:            return ISD::MUL;
1582   case FMul:           return ISD::FMUL;
1583   case UDiv:           return ISD::UDIV;
1584   case SDiv:           return ISD::SDIV;
1585   case FDiv:           return ISD::FDIV;
1586   case URem:           return ISD::UREM;
1587   case SRem:           return ISD::SREM;
1588   case FRem:           return ISD::FREM;
1589   case Shl:            return ISD::SHL;
1590   case LShr:           return ISD::SRL;
1591   case AShr:           return ISD::SRA;
1592   case And:            return ISD::AND;
1593   case Or:             return ISD::OR;
1594   case Xor:            return ISD::XOR;
1595   case Alloca:         return 0;
1596   case Load:           return ISD::LOAD;
1597   case Store:          return ISD::STORE;
1598   case GetElementPtr:  return 0;
1599   case Fence:          return 0;
1600   case AtomicCmpXchg:  return 0;
1601   case AtomicRMW:      return 0;
1602   case Trunc:          return ISD::TRUNCATE;
1603   case ZExt:           return ISD::ZERO_EXTEND;
1604   case SExt:           return ISD::SIGN_EXTEND;
1605   case FPToUI:         return ISD::FP_TO_UINT;
1606   case FPToSI:         return ISD::FP_TO_SINT;
1607   case UIToFP:         return ISD::UINT_TO_FP;
1608   case SIToFP:         return ISD::SINT_TO_FP;
1609   case FPTrunc:        return ISD::FP_ROUND;
1610   case FPExt:          return ISD::FP_EXTEND;
1611   case PtrToInt:       return ISD::BITCAST;
1612   case IntToPtr:       return ISD::BITCAST;
1613   case BitCast:        return ISD::BITCAST;
1614   case AddrSpaceCast:  return ISD::ADDRSPACECAST;
1615   case ICmp:           return ISD::SETCC;
1616   case FCmp:           return ISD::SETCC;
1617   case PHI:            return 0;
1618   case Call:           return 0;
1619   case Select:         return ISD::SELECT;
1620   case UserOp1:        return 0;
1621   case UserOp2:        return 0;
1622   case VAArg:          return 0;
1623   case ExtractElement: return ISD::EXTRACT_VECTOR_ELT;
1624   case InsertElement:  return ISD::INSERT_VECTOR_ELT;
1625   case ShuffleVector:  return ISD::VECTOR_SHUFFLE;
1626   case ExtractValue:   return ISD::MERGE_VALUES;
1627   case InsertValue:    return ISD::MERGE_VALUES;
1628   case LandingPad:     return 0;
1629   }
1630
1631   llvm_unreachable("Unknown instruction type encountered!");
1632 }
1633
1634 std::pair<int, MVT>
1635 TargetLoweringBase::getTypeLegalizationCost(const DataLayout &DL,
1636                                             Type *Ty) const {
1637   LLVMContext &C = Ty->getContext();
1638   EVT MTy = getValueType(DL, Ty);
1639
1640   int Cost = 1;
1641   // We keep legalizing the type until we find a legal kind. We assume that
1642   // the only operation that costs anything is the split. After splitting
1643   // we need to handle two types.
1644   while (true) {
1645     LegalizeKind LK = getTypeConversion(C, MTy);
1646
1647     if (LK.first == TypeLegal)
1648       return std::make_pair(Cost, MTy.getSimpleVT());
1649
1650     if (LK.first == TypeSplitVector || LK.first == TypeExpandInteger)
1651       Cost *= 2;
1652
1653     // Keep legalizing the type.
1654     MTy = LK.second;
1655   }
1656 }
1657
1658 Value *TargetLoweringBase::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
1659   if (!TM.getTargetTriple().isAndroid())
1660     return nullptr;
1661
1662   // Android provides a libc function to retrieve the address of the current
1663   // thread's unsafe stack pointer.
1664   Module *M = IRB.GetInsertBlock()->getParent()->getParent();
1665   Type *StackPtrTy = Type::getInt8PtrTy(M->getContext());
1666   Value *Fn = M->getOrInsertFunction("__safestack_pointer_address",
1667                                      StackPtrTy->getPointerTo(0), nullptr);
1668   return IRB.CreateCall(Fn);
1669 }
1670
1671 //===----------------------------------------------------------------------===//
1672 //  Loop Strength Reduction hooks
1673 //===----------------------------------------------------------------------===//
1674
1675 /// isLegalAddressingMode - Return true if the addressing mode represented
1676 /// by AM is legal for this target, for a load/store of the specified type.
1677 bool TargetLoweringBase::isLegalAddressingMode(const DataLayout &DL,
1678                                                const AddrMode &AM, Type *Ty,
1679                                                unsigned AS) const {
1680   // The default implementation of this implements a conservative RISCy, r+r and
1681   // r+i addr mode.
1682
1683   // Allows a sign-extended 16-bit immediate field.
1684   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
1685     return false;
1686
1687   // No global is ever allowed as a base.
1688   if (AM.BaseGV)
1689     return false;
1690
1691   // Only support r+r,
1692   switch (AM.Scale) {
1693   case 0:  // "r+i" or just "i", depending on HasBaseReg.
1694     break;
1695   case 1:
1696     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
1697       return false;
1698     // Otherwise we have r+r or r+i.
1699     break;
1700   case 2:
1701     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
1702       return false;
1703     // Allow 2*r as r+r.
1704     break;
1705   default: // Don't allow n * r
1706     return false;
1707   }
1708
1709   return true;
1710 }