lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/CodeGen/Analysis.h"
  18 #include "llvm/CodeGen/MachineFrameInfo.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/IR/DataLayout.h"
  23 #include "llvm/IR/DerivedTypes.h"
  24 #include "llvm/IR/GlobalVariable.h"
  25 #include "llvm/IR/LLVMContext.h"
  26 #include "llvm/MC/MCAsmInfo.h"
  27 #include "llvm/MC/MCExpr.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/MathExtras.h"
  31 #include "llvm/Target/TargetLoweringObjectFile.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetRegisterInfo.h"
  34 #include "llvm/Target/TargetSubtargetInfo.h"
  35 #include <cctype>
  36 using namespace llvm;
  37
  38 /// NOTE: The TargetMachine owns TLOF.
  39 TargetLowering::TargetLowering(const TargetMachine &tm)
  40   : TargetLoweringBase(tm) {}
  41
  42 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
  43   return nullptr;
  44 }
  45
  46 /// Check whether a given call node is in tail position within its function. If
  47 /// so, it sets Chain to the input chain of the tail call.
  48 bool TargetLowering::isInTailCallPosition(SelectionDAG &DAG, SDNode *Node,
  49                                           SDValue &Chain) const {
  50   const Function *F = DAG.getMachineFunction().getFunction();
  51
  52   // Conservatively require the attributes of the call to match those of
  53   // the return. Ignore noalias because it doesn't affect the call sequence.
  54   AttributeSet CallerAttrs = F->getAttributes();
  55   if (AttrBuilder(CallerAttrs, AttributeSet::ReturnIndex)
  56       .removeAttribute(Attribute::NoAlias).hasAttributes())
  57     return false;
  58
  59   // It's not safe to eliminate the sign / zero extension of the return value.
  60   if (CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt) ||
  61       CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
  62     return false;
  63
  64   // Check if the only use is a function return node.
  65   return isUsedByReturnOnly(Node, Chain);
  66 }
  67
  68 /// \brief Set CallLoweringInfo attribute flags based on a call instruction
  69 /// and called function attributes.
  70 void TargetLowering::ArgListEntry::setAttributes(ImmutableCallSite *CS,
  71                                                  unsigned AttrIdx) {
  72   isSExt     = CS->paramHasAttr(AttrIdx, Attribute::SExt);
  73   isZExt     = CS->paramHasAttr(AttrIdx, Attribute::ZExt);
  74   isInReg    = CS->paramHasAttr(AttrIdx, Attribute::InReg);
  75   isSRet     = CS->paramHasAttr(AttrIdx, Attribute::StructRet);
  76   isNest     = CS->paramHasAttr(AttrIdx, Attribute::Nest);
  77   isByVal    = CS->paramHasAttr(AttrIdx, Attribute::ByVal);
  78   isInAlloca = CS->paramHasAttr(AttrIdx, Attribute::InAlloca);
  79   isReturned = CS->paramHasAttr(AttrIdx, Attribute::Returned);
  80   Alignment  = CS->getParamAlignment(AttrIdx);
  81 }
  82
  83 /// Generate a libcall taking the given operands as arguments and returning a
  84 /// result of type RetVT.
  85 std::pair<SDValue, SDValue>
  86 TargetLowering::makeLibCall(SelectionDAG &DAG,
  87                             RTLIB::Libcall LC, EVT RetVT,
  88                             const SDValue *Ops, unsigned NumOps,
  89                             bool isSigned, SDLoc dl,
  90                             bool doesNotReturn,
  91                             bool isReturnValueUsed) const {
  92   TargetLowering::ArgListTy Args;
  93   Args.reserve(NumOps);
  94
  95   TargetLowering::ArgListEntry Entry;
  96   for (unsigned i = 0; i != NumOps; ++i) {
  97     Entry.Node = Ops[i];
  98     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
  99     Entry.isSExt = shouldSignExtendTypeInLibCall(Ops[i].getValueType(), isSigned);
 100     Entry.isZExt = !shouldSignExtendTypeInLibCall(Ops[i].getValueType(), isSigned);
 101     Args.push_back(Entry);
 102   }
 103   if (LC == RTLIB::UNKNOWN_LIBCALL)
 104     report_fatal_error("Unsupported library call operation!");
 105   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC), getPointerTy());
 106
 107   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
 108   TargetLowering::CallLoweringInfo CLI(DAG);
 109   bool signExtend = shouldSignExtendTypeInLibCall(RetVT, isSigned);
 110   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
 111     .setCallee(getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
 112     .setNoReturn(doesNotReturn).setDiscardResult(!isReturnValueUsed)
 113     .setSExtResult(signExtend).setZExtResult(!signExtend);
 114   return LowerCallTo(CLI);
 115 }
 116
 117
 118 /// SoftenSetCCOperands - Soften the operands of a comparison.  This code is
 119 /// shared among BR_CC, SELECT_CC, and SETCC handlers.
 120 void TargetLowering::softenSetCCOperands(SelectionDAG &DAG, EVT VT,
 121                                          SDValue &NewLHS, SDValue &NewRHS,
 122                                          ISD::CondCode &CCCode,
 123                                          SDLoc dl) const {
 124   assert((VT == MVT::f32 || VT == MVT::f64 || VT == MVT::f128)
 125          && "Unsupported setcc type!");
 126
 127   // Expand into one or more soft-fp libcall(s).
 128   RTLIB::Libcall LC1 = RTLIB::UNKNOWN_LIBCALL, LC2 = RTLIB::UNKNOWN_LIBCALL;
 129   switch (CCCode) {
 130   case ISD::SETEQ:
 131   case ISD::SETOEQ:
 132     LC1 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 133           (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 134     break;
 135   case ISD::SETNE:
 136   case ISD::SETUNE:
 137     LC1 = (VT == MVT::f32) ? RTLIB::UNE_F32 :
 138           (VT == MVT::f64) ? RTLIB::UNE_F64 : RTLIB::UNE_F128;
 139     break;
 140   case ISD::SETGE:
 141   case ISD::SETOGE:
 142     LC1 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 143           (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 144     break;
 145   case ISD::SETLT:
 146   case ISD::SETOLT:
 147     LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 148           (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 149     break;
 150   case ISD::SETLE:
 151   case ISD::SETOLE:
 152     LC1 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 153           (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 154     break;
 155   case ISD::SETGT:
 156   case ISD::SETOGT:
 157     LC1 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 158           (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 159     break;
 160   case ISD::SETUO:
 161     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 162           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 163     break;
 164   case ISD::SETO:
 165     LC1 = (VT == MVT::f32) ? RTLIB::O_F32 :
 166           (VT == MVT::f64) ? RTLIB::O_F64 : RTLIB::O_F128;
 167     break;
 168   default:
 169     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 170           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 171     switch (CCCode) {
 172     case ISD::SETONE:
 173       // SETONE = SETOLT | SETOGT
 174       LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 175             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 176       // Fallthrough
 177     case ISD::SETUGT:
 178       LC2 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 179             (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 180       break;
 181     case ISD::SETUGE:
 182       LC2 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 183             (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 184       break;
 185     case ISD::SETULT:
 186       LC2 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 187             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 188       break;
 189     case ISD::SETULE:
 190       LC2 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 191             (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 192       break;
 193     case ISD::SETUEQ:
 194       LC2 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 195             (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 196       break;
 197     default: llvm_unreachable("Do not know how to soften this setcc!");
 198     }
 199   }
 200
 201   // Use the target specific return value for comparions lib calls.
 202   EVT RetVT = getCmpLibcallReturnType();
 203   SDValue Ops[2] = { NewLHS, NewRHS };
 204   NewLHS = makeLibCall(DAG, LC1, RetVT, Ops, 2, false/*sign irrelevant*/,
 205                        dl).first;
 206   NewRHS = DAG.getConstant(0, dl, RetVT);
 207   CCCode = getCmpLibcallCC(LC1);
 208   if (LC2 != RTLIB::UNKNOWN_LIBCALL) {
 209     SDValue Tmp = DAG.getNode(ISD::SETCC, dl,
 210                               getSetCCResultType(*DAG.getContext(), RetVT),
 211                               NewLHS, NewRHS, DAG.getCondCode(CCCode));
 212     NewLHS = makeLibCall(DAG, LC2, RetVT, Ops, 2, false/*sign irrelevant*/,
 213                          dl).first;
 214     NewLHS = DAG.getNode(ISD::SETCC, dl,
 215                          getSetCCResultType(*DAG.getContext(), RetVT), NewLHS,
 216                          NewRHS, DAG.getCondCode(getCmpLibcallCC(LC2)));
 217     NewLHS = DAG.getNode(ISD::OR, dl, Tmp.getValueType(), Tmp, NewLHS);
 218     NewRHS = SDValue();
 219   }
 220 }
 221
 222 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
 223 /// current function.  The returned value is a member of the
 224 /// MachineJumpTableInfo::JTEntryKind enum.
 225 unsigned TargetLowering::getJumpTableEncoding() const {
 226   // In non-pic modes, just use the address of a block.
 227   if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
 228     return MachineJumpTableInfo::EK_BlockAddress;
 229
 230   // In PIC mode, if the target supports a GPRel32 directive, use it.
 231   if (getTargetMachine().getMCAsmInfo()->getGPRel32Directive() != nullptr)
 232     return MachineJumpTableInfo::EK_GPRel32BlockAddress;
 233
 234   // Otherwise, use a label difference.
 235   return MachineJumpTableInfo::EK_LabelDifference32;
 236 }
 237
 238 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 239                                                  SelectionDAG &DAG) const {
 240   // If our PIC model is GP relative, use the global offset table as the base.
 241   unsigned JTEncoding = getJumpTableEncoding();
 242
 243   if ((JTEncoding == MachineJumpTableInfo::EK_GPRel64BlockAddress) ||
 244       (JTEncoding == MachineJumpTableInfo::EK_GPRel32BlockAddress))
 245     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy(0));
 246
 247   return Table;
 248 }
 249
 250 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
 251 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
 252 /// MCExpr.
 253 const MCExpr *
 254 TargetLowering::getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 255                                              unsigned JTI,MCContext &Ctx) const{
 256   // The normal PIC reloc base is the label at the start of the jump table.
 257   return MCSymbolRefExpr::Create(MF->getJTISymbol(JTI, Ctx), Ctx);
 258 }
 259
 260 bool
 261 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 262   // Assume that everything is safe in static mode.
 263   if (getTargetMachine().getRelocationModel() == Reloc::Static)
 264     return true;
 265
 266   // In dynamic-no-pic mode, assume that known defined values are safe.
 267   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
 268       GA &&
 269       !GA->getGlobal()->isDeclaration() &&
 270       !GA->getGlobal()->isWeakForLinker())
 271     return true;
 272
 273   // Otherwise assume nothing is safe.
 274   return false;
 275 }
 276
 277 //===----------------------------------------------------------------------===//
 278 //  Optimization Methods
 279 //===----------------------------------------------------------------------===//
 280
 281 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 282 /// specified instruction is a constant integer.  If so, check to see if there
 283 /// are any bits set in the constant that are not demanded.  If so, shrink the
 284 /// constant and return true.
 285 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 286                                                         const APInt &Demanded) {
 287   SDLoc dl(Op);
 288
 289   // FIXME: ISD::SELECT, ISD::SELECT_CC
 290   switch (Op.getOpcode()) {
 291   default: break;
 292   case ISD::XOR:
 293   case ISD::AND:
 294   case ISD::OR: {
 295     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
 296     if (!C) return false;
 297
 298     if (Op.getOpcode() == ISD::XOR &&
 299         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
 300       return false;
 301
 302     // if we can expand it to have all bits set, do it
 303     if (C->getAPIntValue().intersects(~Demanded)) {
 304       EVT VT = Op.getValueType();
 305       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
 306                                 DAG.getConstant(Demanded &
 307                                                 C->getAPIntValue(),
 308                                                 dl, VT));
 309       return CombineTo(Op, New);
 310     }
 311
 312     break;
 313   }
 314   }
 315
 316   return false;
 317 }
 318
 319 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
 320 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
 321 /// cast, but it could be generalized for targets with other types of
 322 /// implicit widening casts.
 323 bool
 324 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
 325                                                     unsigned BitWidth,
 326                                                     const APInt &Demanded,
 327                                                     SDLoc dl) {
 328   assert(Op.getNumOperands() == 2 &&
 329          "ShrinkDemandedOp only supports binary operators!");
 330   assert(Op.getNode()->getNumValues() == 1 &&
 331          "ShrinkDemandedOp only supports nodes with one result!");
 332
 333   // Early return, as this function cannot handle vector types.
 334   if (Op.getValueType().isVector())
 335     return false;
 336
 337   // Don't do this if the node has another user, which may require the
 338   // full value.
 339   if (!Op.getNode()->hasOneUse())
 340     return false;
 341
 342   // Search for the smallest integer type with free casts to and from
 343   // Op's type. For expedience, just check power-of-2 integer types.
 344   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
 345   unsigned DemandedSize = BitWidth - Demanded.countLeadingZeros();
 346   unsigned SmallVTBits = DemandedSize;
 347   if (!isPowerOf2_32(SmallVTBits))
 348     SmallVTBits = NextPowerOf2(SmallVTBits);
 349   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
 350     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
 351     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
 352         TLI.isZExtFree(SmallVT, Op.getValueType())) {
 353       // We found a type with free casts.
 354       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
 355                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 356                                           Op.getNode()->getOperand(0)),
 357                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 358                                           Op.getNode()->getOperand(1)));
 359       bool NeedZext = DemandedSize > SmallVTBits;
 360       SDValue Z = DAG.getNode(NeedZext ? ISD::ZERO_EXTEND : ISD::ANY_EXTEND,
 361                               dl, Op.getValueType(), X);
 362       return CombineTo(Op, Z);
 363     }
 364   }
 365   return false;
 366 }
 367
 368 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 369 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 370 /// use this information to simplify Op, create a new simplified DAG node and
 371 /// return true, returning the original and new nodes in Old and New. Otherwise,
 372 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 373 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 374 /// only be accurate for those bits in the DemandedMask.
 375 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 376                                           const APInt &DemandedMask,
 377                                           APInt &KnownZero,
 378                                           APInt &KnownOne,
 379                                           TargetLoweringOpt &TLO,
 380                                           unsigned Depth) const {
 381   unsigned BitWidth = DemandedMask.getBitWidth();
 382   assert(Op.getValueType().getScalarType().getSizeInBits() == BitWidth &&
 383          "Mask size mismatches value type size!");
 384   APInt NewMask = DemandedMask;
 385   SDLoc dl(Op);
 386
 387   // Don't know anything.
 388   KnownZero = KnownOne = APInt(BitWidth, 0);
 389
 390   // Other users may use these bits.
 391   if (!Op.getNode()->hasOneUse()) {
 392     if (Depth != 0) {
 393       // If not at the root, Just compute the KnownZero/KnownOne bits to
 394       // simplify things downstream.
 395       TLO.DAG.computeKnownBits(Op, KnownZero, KnownOne, Depth);
 396       return false;
 397     }
 398     // If this is the root being simplified, allow it to have multiple uses,
 399     // just set the NewMask to all bits.
 400     NewMask = APInt::getAllOnesValue(BitWidth);
 401   } else if (DemandedMask == 0) {
 402     // Not demanding any bits from Op.
 403     if (Op.getOpcode() != ISD::UNDEF)
 404       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
 405     return false;
 406   } else if (Depth == 6) {        // Limit search depth.
 407     return false;
 408   }
 409
 410   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 411   switch (Op.getOpcode()) {
 412   case ISD::Constant:
 413     // We know all of the bits for a constant!
 414     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue();
 415     KnownZero = ~KnownOne;
 416     return false;   // Don't fall through, will infinitely loop.
 417   case ISD::AND:
 418     // If the RHS is a constant, check to see if the LHS would be zero without
 419     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 420     // simplify the LHS, here we're using information from the LHS to simplify
 421     // the RHS.
 422     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 423       APInt LHSZero, LHSOne;
 424       // Do not increment Depth here; that can cause an infinite loop.
 425       TLO.DAG.computeKnownBits(Op.getOperand(0), LHSZero, LHSOne, Depth);
 426       // If the LHS already has zeros where RHSC does, this and is dead.
 427       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 428         return TLO.CombineTo(Op, Op.getOperand(0));
 429       // If any of the set bits in the RHS are known zero on the LHS, shrink
 430       // the constant.
 431       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 432         return true;
 433     }
 434
 435     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 436                              KnownOne, TLO, Depth+1))
 437       return true;
 438     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 439     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 440                              KnownZero2, KnownOne2, TLO, Depth+1))
 441       return true;
 442     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 443
 444     // If all of the demanded bits are known one on one side, return the other.
 445     // These bits cannot contribute to the result of the 'and'.
 446     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 447       return TLO.CombineTo(Op, Op.getOperand(0));
 448     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 449       return TLO.CombineTo(Op, Op.getOperand(1));
 450     // If all of the demanded bits in the inputs are known zeros, return zero.
 451     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 452       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, dl, Op.getValueType()));
 453     // If the RHS is a constant, see if we can simplify it.
 454     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 455       return true;
 456     // If the operation can be done in a smaller type, do so.
 457     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 458       return true;
 459
 460     // Output known-1 bits are only known if set in both the LHS & RHS.
 461     KnownOne &= KnownOne2;
 462     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 463     KnownZero |= KnownZero2;
 464     break;
 465   case ISD::OR:
 466     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 467                              KnownOne, TLO, Depth+1))
 468       return true;
 469     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 470     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 471                              KnownZero2, KnownOne2, TLO, Depth+1))
 472       return true;
 473     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 474
 475     // If all of the demanded bits are known zero on one side, return the other.
 476     // These bits cannot contribute to the result of the 'or'.
 477     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
 478       return TLO.CombineTo(Op, Op.getOperand(0));
 479     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
 480       return TLO.CombineTo(Op, Op.getOperand(1));
 481     // If all of the potentially set bits on one side are known to be set on
 482     // the other side, just use the 'other' side.
 483     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 484       return TLO.CombineTo(Op, Op.getOperand(0));
 485     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 486       return TLO.CombineTo(Op, Op.getOperand(1));
 487     // If the RHS is a constant, see if we can simplify it.
 488     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 489       return true;
 490     // If the operation can be done in a smaller type, do so.
 491     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 492       return true;
 493
 494     // Output known-0 bits are only known if clear in both the LHS & RHS.
 495     KnownZero &= KnownZero2;
 496     // Output known-1 are known to be set if set in either the LHS | RHS.
 497     KnownOne |= KnownOne2;
 498     break;
 499   case ISD::XOR:
 500     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 501                              KnownOne, TLO, Depth+1))
 502       return true;
 503     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 504     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
 505                              KnownOne2, TLO, Depth+1))
 506       return true;
 507     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 508
 509     // If all of the demanded bits are known zero on one side, return the other.
 510     // These bits cannot contribute to the result of the 'xor'.
 511     if ((KnownZero & NewMask) == NewMask)
 512       return TLO.CombineTo(Op, Op.getOperand(0));
 513     if ((KnownZero2 & NewMask) == NewMask)
 514       return TLO.CombineTo(Op, Op.getOperand(1));
 515     // If the operation can be done in a smaller type, do so.
 516     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 517       return true;
 518
 519     // If all of the unknown bits are known to be zero on one side or the other
 520     // (but not both) turn this into an *inclusive* or.
 521     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
 522     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
 523       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
 524                                                Op.getOperand(0),
 525                                                Op.getOperand(1)));
 526
 527     // Output known-0 bits are known if clear or set in both the LHS & RHS.
 528     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
 529     // Output known-1 are known to be set if set in only one of the LHS, RHS.
 530     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
 531
 532     // If all of the demanded bits on one side are known, and all of the set
 533     // bits on that side are also known to be set on the other side, turn this
 534     // into an AND, as we know the bits will be cleared.
 535     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
 536     // NB: it is okay if more bits are known than are requested
 537     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known on one side
 538       if (KnownOne == KnownOne2) { // set bits are the same on both sides
 539         EVT VT = Op.getValueType();
 540         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, dl, VT);
 541         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
 542                                                  Op.getOperand(0), ANDC));
 543       }
 544     }
 545
 546     // If the RHS is a constant, see if we can simplify it.
 547     // for XOR, we prefer to force bits to 1 if they will make a -1.
 548     // if we can't force bits, try to shrink constant
 549     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 550       APInt Expanded = C->getAPIntValue() | (~NewMask);
 551       // if we can expand it to have all bits set, do it
 552       if (Expanded.isAllOnesValue()) {
 553         if (Expanded != C->getAPIntValue()) {
 554           EVT VT = Op.getValueType();
 555           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
 556                                         TLO.DAG.getConstant(Expanded, dl, VT));
 557           return TLO.CombineTo(Op, New);
 558         }
 559         // if it already has all the bits set, nothing to change
 560         // but don't shrink either!
 561       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
 562         return true;
 563       }
 564     }
 565
 566     KnownZero = KnownZeroOut;
 567     KnownOne  = KnownOneOut;
 568     break;
 569   case ISD::SELECT:
 570     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
 571                              KnownOne, TLO, Depth+1))
 572       return true;
 573     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
 574                              KnownOne2, TLO, Depth+1))
 575       return true;
 576     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 577     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 578
 579     // If the operands are constants, see if we can simplify them.
 580     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 581       return true;
 582
 583     // Only known if known in both the LHS and RHS.
 584     KnownOne &= KnownOne2;
 585     KnownZero &= KnownZero2;
 586     break;
 587   case ISD::SELECT_CC:
 588     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
 589                              KnownOne, TLO, Depth+1))
 590       return true;
 591     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
 592                              KnownOne2, TLO, Depth+1))
 593       return true;
 594     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 595     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 596
 597     // If the operands are constants, see if we can simplify them.
 598     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 599       return true;
 600
 601     // Only known if known in both the LHS and RHS.
 602     KnownOne &= KnownOne2;
 603     KnownZero &= KnownZero2;
 604     break;
 605   case ISD::SHL:
 606     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 607       unsigned ShAmt = SA->getZExtValue();
 608       SDValue InOp = Op.getOperand(0);
 609
 610       // If the shift count is an invalid immediate, don't do anything.
 611       if (ShAmt >= BitWidth)
 612         break;
 613
 614       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
 615       // single shift.  We can do this if the bottom bits (which are shifted
 616       // out) are never demanded.
 617       if (InOp.getOpcode() == ISD::SRL &&
 618           isa<ConstantSDNode>(InOp.getOperand(1))) {
 619         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
 620           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 621           unsigned Opc = ISD::SHL;
 622           int Diff = ShAmt-C1;
 623           if (Diff < 0) {
 624             Diff = -Diff;
 625             Opc = ISD::SRL;
 626           }
 627
 628           SDValue NewSA =
 629             TLO.DAG.getConstant(Diff, dl, Op.getOperand(1).getValueType());
 630           EVT VT = Op.getValueType();
 631           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 632                                                    InOp.getOperand(0), NewSA));
 633         }
 634       }
 635
 636       if (SimplifyDemandedBits(InOp, NewMask.lshr(ShAmt),
 637                                KnownZero, KnownOne, TLO, Depth+1))
 638         return true;
 639
 640       // Convert (shl (anyext x, c)) to (anyext (shl x, c)) if the high bits
 641       // are not demanded. This will likely allow the anyext to be folded away.
 642       if (InOp.getNode()->getOpcode() == ISD::ANY_EXTEND) {
 643         SDValue InnerOp = InOp.getNode()->getOperand(0);
 644         EVT InnerVT = InnerOp.getValueType();
 645         unsigned InnerBits = InnerVT.getSizeInBits();
 646         if (ShAmt < InnerBits && NewMask.lshr(InnerBits) == 0 &&
 647             isTypeDesirableForOp(ISD::SHL, InnerVT)) {
 648           EVT ShTy = getShiftAmountTy(InnerVT);
 649           if (!APInt(BitWidth, ShAmt).isIntN(ShTy.getSizeInBits()))
 650             ShTy = InnerVT;
 651           SDValue NarrowShl =
 652             TLO.DAG.getNode(ISD::SHL, dl, InnerVT, InnerOp,
 653                             TLO.DAG.getConstant(ShAmt, dl, ShTy));
 654           return
 655             TLO.CombineTo(Op,
 656                           TLO.DAG.getNode(ISD::ANY_EXTEND, dl, Op.getValueType(),
 657                                           NarrowShl));
 658         }
 659         // Repeat the SHL optimization above in cases where an extension
 660         // intervenes: (shl (anyext (shr x, c1)), c2) to
 661         // (shl (anyext x), c2-c1).  This requires that the bottom c1 bits
 662         // aren't demanded (as above) and that the shifted upper c1 bits of
 663         // x aren't demanded.
 664         if (InOp.hasOneUse() &&
 665             InnerOp.getOpcode() == ISD::SRL &&
 666             InnerOp.hasOneUse() &&
 667             isa<ConstantSDNode>(InnerOp.getOperand(1))) {
 668           uint64_t InnerShAmt = cast<ConstantSDNode>(InnerOp.getOperand(1))
 669             ->getZExtValue();
 670           if (InnerShAmt < ShAmt &&
 671               InnerShAmt < InnerBits &&
 672               NewMask.lshr(InnerBits - InnerShAmt + ShAmt) == 0 &&
 673               NewMask.trunc(ShAmt) == 0) {
 674             SDValue NewSA =
 675               TLO.DAG.getConstant(ShAmt - InnerShAmt, dl,
 676                                   Op.getOperand(1).getValueType());
 677             EVT VT = Op.getValueType();
 678             SDValue NewExt = TLO.DAG.getNode(ISD::ANY_EXTEND, dl, VT,
 679                                              InnerOp.getOperand(0));
 680             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl, VT,
 681                                                      NewExt, NewSA));
 682           }
 683         }
 684       }
 685
 686       KnownZero <<= SA->getZExtValue();
 687       KnownOne  <<= SA->getZExtValue();
 688       // low bits known zero.
 689       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
 690     }
 691     break;
 692   case ISD::SRL:
 693     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 694       EVT VT = Op.getValueType();
 695       unsigned ShAmt = SA->getZExtValue();
 696       unsigned VTSize = VT.getSizeInBits();
 697       SDValue InOp = Op.getOperand(0);
 698
 699       // If the shift count is an invalid immediate, don't do anything.
 700       if (ShAmt >= BitWidth)
 701         break;
 702
 703       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
 704       // single shift.  We can do this if the top bits (which are shifted out)
 705       // are never demanded.
 706       if (InOp.getOpcode() == ISD::SHL &&
 707           isa<ConstantSDNode>(InOp.getOperand(1))) {
 708         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
 709           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 710           unsigned Opc = ISD::SRL;
 711           int Diff = ShAmt-C1;
 712           if (Diff < 0) {
 713             Diff = -Diff;
 714             Opc = ISD::SHL;
 715           }
 716
 717           SDValue NewSA =
 718             TLO.DAG.getConstant(Diff, dl, Op.getOperand(1).getValueType());
 719           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 720                                                    InOp.getOperand(0), NewSA));
 721         }
 722       }
 723
 724       // Compute the new bits that are at the top now.
 725       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
 726                                KnownZero, KnownOne, TLO, Depth+1))
 727         return true;
 728       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 729       KnownZero = KnownZero.lshr(ShAmt);
 730       KnownOne  = KnownOne.lshr(ShAmt);
 731
 732       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 733       KnownZero |= HighBits;  // High bits known zero.
 734     }
 735     break;
 736   case ISD::SRA:
 737     // If this is an arithmetic shift right and only the low-bit is set, we can
 738     // always convert this into a logical shr, even if the shift amount is
 739     // variable.  The low bit of the shift cannot be an input sign bit unless
 740     // the shift amount is >= the size of the datatype, which is undefined.
 741     if (NewMask == 1)
 742       return TLO.CombineTo(Op,
 743                            TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
 744                                            Op.getOperand(0), Op.getOperand(1)));
 745
 746     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 747       EVT VT = Op.getValueType();
 748       unsigned ShAmt = SA->getZExtValue();
 749
 750       // If the shift count is an invalid immediate, don't do anything.
 751       if (ShAmt >= BitWidth)
 752         break;
 753
 754       APInt InDemandedMask = (NewMask << ShAmt);
 755
 756       // If any of the demanded bits are produced by the sign extension, we also
 757       // demand the input sign bit.
 758       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 759       if (HighBits.intersects(NewMask))
 760         InDemandedMask |= APInt::getSignBit(VT.getScalarType().getSizeInBits());
 761
 762       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
 763                                KnownZero, KnownOne, TLO, Depth+1))
 764         return true;
 765       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 766       KnownZero = KnownZero.lshr(ShAmt);
 767       KnownOne  = KnownOne.lshr(ShAmt);
 768
 769       // Handle the sign bit, adjusted to where it is now in the mask.
 770       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
 771
 772       // If the input sign bit is known to be zero, or if none of the top bits
 773       // are demanded, turn this into an unsigned shift right.
 774       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits)
 775         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 776                                                  Op.getOperand(0),
 777                                                  Op.getOperand(1)));
 778
 779       int Log2 = NewMask.exactLogBase2();
 780       if (Log2 >= 0) {
 781         // The bit must come from the sign.
 782         SDValue NewSA =
 783           TLO.DAG.getConstant(BitWidth - 1 - Log2, dl,
 784                               Op.getOperand(1).getValueType());
 785         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 786                                                  Op.getOperand(0), NewSA));
 787       }
 788
 789       if (KnownOne.intersects(SignBit))
 790         // New bits are known one.
 791         KnownOne |= HighBits;
 792     }
 793     break;
 794   case ISD::SIGN_EXTEND_INREG: {
 795     EVT ExVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
 796
 797     APInt MsbMask = APInt::getHighBitsSet(BitWidth, 1);
 798     // If we only care about the highest bit, don't bother shifting right.
 799     if (MsbMask == NewMask) {
 800       unsigned ShAmt = ExVT.getScalarType().getSizeInBits();
 801       SDValue InOp = Op.getOperand(0);
 802       unsigned VTBits = Op->getValueType(0).getScalarType().getSizeInBits();
 803       bool AlreadySignExtended =
 804         TLO.DAG.ComputeNumSignBits(InOp) >= VTBits-ShAmt+1;
 805       // However if the input is already sign extended we expect the sign
 806       // extension to be dropped altogether later and do not simplify.
 807       if (!AlreadySignExtended) {
 808         // Compute the correct shift amount type, which must be getShiftAmountTy
 809         // for scalar types after legalization.
 810         EVT ShiftAmtTy = Op.getValueType();
 811         if (TLO.LegalTypes() && !ShiftAmtTy.isVector())
 812           ShiftAmtTy = getShiftAmountTy(ShiftAmtTy);
 813
 814         SDValue ShiftAmt = TLO.DAG.getConstant(BitWidth - ShAmt, dl,
 815                                                ShiftAmtTy);
 816         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
 817                                                  Op.getValueType(), InOp,
 818                                                  ShiftAmt));
 819       }
 820     }
 821
 822     // Sign extension.  Compute the demanded bits in the result that are not
 823     // present in the input.
 824     APInt NewBits =
 825       APInt::getHighBitsSet(BitWidth,
 826                             BitWidth - ExVT.getScalarType().getSizeInBits());
 827
 828     // If none of the extended bits are demanded, eliminate the sextinreg.
 829     if ((NewBits & NewMask) == 0)
 830       return TLO.CombineTo(Op, Op.getOperand(0));
 831
 832     APInt InSignBit =
 833       APInt::getSignBit(ExVT.getScalarType().getSizeInBits()).zext(BitWidth);
 834     APInt InputDemandedBits =
 835       APInt::getLowBitsSet(BitWidth,
 836                            ExVT.getScalarType().getSizeInBits()) &
 837       NewMask;
 838
 839     // Since the sign extended bits are demanded, we know that the sign
 840     // bit is demanded.
 841     InputDemandedBits |= InSignBit;
 842
 843     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
 844                              KnownZero, KnownOne, TLO, Depth+1))
 845       return true;
 846     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 847
 848     // If the sign bit of the input is known set or clear, then we know the
 849     // top bits of the result.
 850
 851     // If the input sign bit is known zero, convert this into a zero extension.
 852     if (KnownZero.intersects(InSignBit))
 853       return TLO.CombineTo(Op,
 854                           TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,ExVT));
 855
 856     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
 857       KnownOne |= NewBits;
 858       KnownZero &= ~NewBits;
 859     } else {                       // Input sign bit unknown
 860       KnownZero &= ~NewBits;
 861       KnownOne &= ~NewBits;
 862     }
 863     break;
 864   }
 865   case ISD::BUILD_PAIR: {
 866     EVT HalfVT = Op.getOperand(0).getValueType();
 867     unsigned HalfBitWidth = HalfVT.getScalarSizeInBits();
 868
 869     APInt MaskLo = NewMask.getLoBits(HalfBitWidth).trunc(HalfBitWidth);
 870     APInt MaskHi = NewMask.getHiBits(HalfBitWidth).trunc(HalfBitWidth);
 871
 872     APInt KnownZeroLo, KnownOneLo;
 873     APInt KnownZeroHi, KnownOneHi;
 874
 875     if (SimplifyDemandedBits(Op.getOperand(0), MaskLo, KnownZeroLo,
 876                              KnownOneLo, TLO, Depth + 1))
 877       return true;
 878
 879     if (SimplifyDemandedBits(Op.getOperand(1), MaskHi, KnownZeroHi,
 880                              KnownOneHi, TLO, Depth + 1))
 881       return true;
 882
 883     KnownZero = KnownZeroLo.zext(BitWidth) |
 884                 KnownZeroHi.zext(BitWidth).shl(HalfBitWidth);
 885
 886     KnownOne = KnownOneLo.zext(BitWidth) |
 887                KnownOneHi.zext(BitWidth).shl(HalfBitWidth);
 888     break;
 889   }
 890   case ISD::ZERO_EXTEND: {
 891     unsigned OperandBitWidth =
 892       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 893     APInt InMask = NewMask.trunc(OperandBitWidth);
 894
 895     // If none of the top bits are demanded, convert this into an any_extend.
 896     APInt NewBits =
 897       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
 898     if (!NewBits.intersects(NewMask))
 899       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 900                                                Op.getValueType(),
 901                                                Op.getOperand(0)));
 902
 903     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 904                              KnownZero, KnownOne, TLO, Depth+1))
 905       return true;
 906     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 907     KnownZero = KnownZero.zext(BitWidth);
 908     KnownOne = KnownOne.zext(BitWidth);
 909     KnownZero |= NewBits;
 910     break;
 911   }
 912   case ISD::SIGN_EXTEND: {
 913     EVT InVT = Op.getOperand(0).getValueType();
 914     unsigned InBits = InVT.getScalarType().getSizeInBits();
 915     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
 916     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
 917     APInt NewBits   = ~InMask & NewMask;
 918
 919     // If none of the top bits are demanded, convert this into an any_extend.
 920     if (NewBits == 0)
 921       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 922                                               Op.getValueType(),
 923                                               Op.getOperand(0)));
 924
 925     // Since some of the sign extended bits are demanded, we know that the sign
 926     // bit is demanded.
 927     APInt InDemandedBits = InMask & NewMask;
 928     InDemandedBits |= InSignBit;
 929     InDemandedBits = InDemandedBits.trunc(InBits);
 930
 931     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
 932                              KnownOne, TLO, Depth+1))
 933       return true;
 934     KnownZero = KnownZero.zext(BitWidth);
 935     KnownOne = KnownOne.zext(BitWidth);
 936
 937     // If the sign bit is known zero, convert this to a zero extend.
 938     if (KnownZero.intersects(InSignBit))
 939       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
 940                                                Op.getValueType(),
 941                                                Op.getOperand(0)));
 942
 943     // If the sign bit is known one, the top bits match.
 944     if (KnownOne.intersects(InSignBit)) {
 945       KnownOne |= NewBits;
 946       assert((KnownZero & NewBits) == 0);
 947     } else {   // Otherwise, top bits aren't known.
 948       assert((KnownOne & NewBits) == 0);
 949       assert((KnownZero & NewBits) == 0);
 950     }
 951     break;
 952   }
 953   case ISD::ANY_EXTEND: {
 954     unsigned OperandBitWidth =
 955       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 956     APInt InMask = NewMask.trunc(OperandBitWidth);
 957     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 958                              KnownZero, KnownOne, TLO, Depth+1))
 959       return true;
 960     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 961     KnownZero = KnownZero.zext(BitWidth);
 962     KnownOne = KnownOne.zext(BitWidth);
 963     break;
 964   }
 965   case ISD::TRUNCATE: {
 966     // Simplify the input, using demanded bit information, and compute the known
 967     // zero/one bits live out.
 968     unsigned OperandBitWidth =
 969       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 970     APInt TruncMask = NewMask.zext(OperandBitWidth);
 971     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
 972                              KnownZero, KnownOne, TLO, Depth+1))
 973       return true;
 974     KnownZero = KnownZero.trunc(BitWidth);
 975     KnownOne = KnownOne.trunc(BitWidth);
 976
 977     // If the input is only used by this truncate, see if we can shrink it based
 978     // on the known demanded bits.
 979     if (Op.getOperand(0).getNode()->hasOneUse()) {
 980       SDValue In = Op.getOperand(0);
 981       switch (In.getOpcode()) {
 982       default: break;
 983       case ISD::SRL:
 984         // Shrink SRL by a constant if none of the high bits shifted in are
 985         // demanded.
 986         if (TLO.LegalTypes() &&
 987             !isTypeDesirableForOp(ISD::SRL, Op.getValueType()))
 988           // Do not turn (vt1 truncate (vt2 srl)) into (vt1 srl) if vt1 is
 989           // undesirable.
 990           break;
 991         ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1));
 992         if (!ShAmt)
 993           break;
 994         SDValue Shift = In.getOperand(1);
 995         if (TLO.LegalTypes()) {
 996           uint64_t ShVal = ShAmt->getZExtValue();
 997           Shift =
 998             TLO.DAG.getConstant(ShVal, dl, getShiftAmountTy(Op.getValueType()));
 999         }
1000
1001         APInt HighBits = APInt::getHighBitsSet(OperandBitWidth,
1002                                                OperandBitWidth - BitWidth);
1003         HighBits = HighBits.lshr(ShAmt->getZExtValue()).trunc(BitWidth);
1004
1005         if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
1006           // None of the shifted in bits are needed.  Add a truncate of the
1007           // shift input, then shift it.
1008           SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
1009                                              Op.getValueType(),
1010                                              In.getOperand(0));
1011           return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
1012                                                    Op.getValueType(),
1013                                                    NewTrunc,
1014                                                    Shift));
1015         }
1016         break;
1017       }
1018     }
1019
1020     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1021     break;
1022   }
1023   case ISD::AssertZext: {
1024     // AssertZext demands all of the high bits, plus any of the low bits
1025     // demanded by its users.
1026     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1027     APInt InMask = APInt::getLowBitsSet(BitWidth,
1028                                         VT.getSizeInBits());
1029     if (SimplifyDemandedBits(Op.getOperand(0), ~InMask | NewMask,
1030                              KnownZero, KnownOne, TLO, Depth+1))
1031       return true;
1032     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1033
1034     KnownZero |= ~InMask & NewMask;
1035     break;
1036   }
1037   case ISD::BITCAST:
1038     // If this is an FP->Int bitcast and if the sign bit is the only
1039     // thing demanded, turn this into a FGETSIGN.
1040     if (!TLO.LegalOperations() &&
1041         !Op.getValueType().isVector() &&
1042         !Op.getOperand(0).getValueType().isVector() &&
1043         NewMask == APInt::getSignBit(Op.getValueType().getSizeInBits()) &&
1044         Op.getOperand(0).getValueType().isFloatingPoint()) {
1045       bool OpVTLegal = isOperationLegalOrCustom(ISD::FGETSIGN, Op.getValueType());
1046       bool i32Legal  = isOperationLegalOrCustom(ISD::FGETSIGN, MVT::i32);
1047       if ((OpVTLegal || i32Legal) && Op.getValueType().isSimple()) {
1048         EVT Ty = OpVTLegal ? Op.getValueType() : MVT::i32;
1049         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1050         // place.  We expect the SHL to be eliminated by other optimizations.
1051         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, dl, Ty, Op.getOperand(0));
1052         unsigned OpVTSizeInBits = Op.getValueType().getSizeInBits();
1053         if (!OpVTLegal && OpVTSizeInBits > 32)
1054           Sign = TLO.DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), Sign);
1055         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1056         SDValue ShAmt = TLO.DAG.getConstant(ShVal, dl, Op.getValueType());
1057         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
1058                                                  Op.getValueType(),
1059                                                  Sign, ShAmt));
1060       }
1061     }
1062     break;
1063   case ISD::ADD:
1064   case ISD::MUL:
1065   case ISD::SUB: {
1066     // Add, Sub, and Mul don't demand any bits in positions beyond that
1067     // of the highest bit demanded of them.
1068     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1069                                         BitWidth - NewMask.countLeadingZeros());
1070     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1071                              KnownOne2, TLO, Depth+1))
1072       return true;
1073     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1074                              KnownOne2, TLO, Depth+1))
1075       return true;
1076     // See if the operation should be performed at a smaller bit width.
1077     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1078       return true;
1079   }
1080   // FALL THROUGH
1081   default:
1082     // Just use computeKnownBits to compute output bits.
1083     TLO.DAG.computeKnownBits(Op, KnownZero, KnownOne, Depth);
1084     break;
1085   }
1086
1087   // If we know the value of all of the demanded bits, return this as a
1088   // constant.
1089   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1090     return TLO.CombineTo(Op,
1091                          TLO.DAG.getConstant(KnownOne, dl, Op.getValueType()));
1092
1093   return false;
1094 }
1095
1096 /// computeKnownBitsForTargetNode - Determine which of the bits specified
1097 /// in Mask are known to be either zero or one and return them in the
1098 /// KnownZero/KnownOne bitsets.
1099 void TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
1100                                                    APInt &KnownZero,
1101                                                    APInt &KnownOne,
1102                                                    const SelectionDAG &DAG,
1103                                                    unsigned Depth) const {
1104   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1105           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1106           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1107           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1108          "Should use MaskedValueIsZero if you don't know whether Op"
1109          " is a target node!");
1110   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0);
1111 }
1112
1113 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1114 /// targets that want to expose additional information about sign bits to the
1115 /// DAG Combiner.
1116 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1117                                                          const SelectionDAG &,
1118                                                          unsigned Depth) const {
1119   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1120           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1121           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1122           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1123          "Should use ComputeNumSignBits if you don't know whether Op"
1124          " is a target node!");
1125   return 1;
1126 }
1127
1128 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1129 /// one bit set. This differs from computeKnownBits in that it doesn't need to
1130 /// determine which bit is set.
1131 ///
1132 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1133   // A left-shift of a constant one will have exactly one bit set, because
1134   // shifting the bit off the end is undefined.
1135   if (Val.getOpcode() == ISD::SHL)
1136     if (ConstantSDNode *C =
1137          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1138       if (C->getAPIntValue() == 1)
1139         return true;
1140
1141   // Similarly, a right-shift of a constant sign-bit will have exactly
1142   // one bit set.
1143   if (Val.getOpcode() == ISD::SRL)
1144     if (ConstantSDNode *C =
1145          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1146       if (C->getAPIntValue().isSignBit())
1147         return true;
1148
1149   // More could be done here, though the above checks are enough
1150   // to handle some common cases.
1151
1152   // Fall back to computeKnownBits to catch other known cases.
1153   EVT OpVT = Val.getValueType();
1154   unsigned BitWidth = OpVT.getScalarType().getSizeInBits();
1155   APInt KnownZero, KnownOne;
1156   DAG.computeKnownBits(Val, KnownZero, KnownOne);
1157   return (KnownZero.countPopulation() == BitWidth - 1) &&
1158          (KnownOne.countPopulation() == 1);
1159 }
1160
1161 bool TargetLowering::isConstTrueVal(const SDNode *N) const {
1162   if (!N)
1163     return false;
1164
1165   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1166   if (!CN) {
1167     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1168     if (!BV)
1169       return false;
1170
1171     BitVector UndefElements;
1172     CN = BV->getConstantSplatNode(&UndefElements);
1173     // Only interested in constant splats, and we don't try to handle undef
1174     // elements in identifying boolean constants.
1175     if (!CN || UndefElements.none())
1176       return false;
1177   }
1178
1179   switch (getBooleanContents(N->getValueType(0))) {
1180   case UndefinedBooleanContent:
1181     return CN->getAPIntValue()[0];
1182   case ZeroOrOneBooleanContent:
1183     return CN->isOne();
1184   case ZeroOrNegativeOneBooleanContent:
1185     return CN->isAllOnesValue();
1186   }
1187
1188   llvm_unreachable("Invalid boolean contents");
1189 }
1190
1191 bool TargetLowering::isConstFalseVal(const SDNode *N) const {
1192   if (!N)
1193     return false;
1194
1195   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1196   if (!CN) {
1197     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1198     if (!BV)
1199       return false;
1200
1201     BitVector UndefElements;
1202     CN = BV->getConstantSplatNode(&UndefElements);
1203     // Only interested in constant splats, and we don't try to handle undef
1204     // elements in identifying boolean constants.
1205     if (!CN || UndefElements.none())
1206       return false;
1207   }
1208
1209   if (getBooleanContents(N->getValueType(0)) == UndefinedBooleanContent)
1210     return !CN->getAPIntValue()[0];
1211
1212   return CN->isNullValue();
1213 }
1214
1215 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1216 /// and cc. If it is unable to simplify it, return a null SDValue.
1217 SDValue
1218 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1219                               ISD::CondCode Cond, bool foldBooleans,
1220                               DAGCombinerInfo &DCI, SDLoc dl) const {
1221   SelectionDAG &DAG = DCI.DAG;
1222
1223   // These setcc operations always fold.
1224   switch (Cond) {
1225   default: break;
1226   case ISD::SETFALSE:
1227   case ISD::SETFALSE2: return DAG.getConstant(0, dl, VT);
1228   case ISD::SETTRUE:
1229   case ISD::SETTRUE2: {
1230     TargetLowering::BooleanContent Cnt =
1231         getBooleanContents(N0->getValueType(0));
1232     return DAG.getConstant(
1233         Cnt == TargetLowering::ZeroOrNegativeOneBooleanContent ? -1ULL : 1, dl,
1234         VT);
1235   }
1236   }
1237
1238   // Ensure that the constant occurs on the RHS, and fold constant
1239   // comparisons.
1240   ISD::CondCode SwappedCC = ISD::getSetCCSwappedOperands(Cond);
1241   if (isa<ConstantSDNode>(N0.getNode()) &&
1242       (DCI.isBeforeLegalizeOps() ||
1243        isCondCodeLegal(SwappedCC, N0.getSimpleValueType())))
1244     return DAG.getSetCC(dl, VT, N1, N0, SwappedCC);
1245
1246   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1247     const APInt &C1 = N1C->getAPIntValue();
1248
1249     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1250     // equality comparison, then we're just comparing whether X itself is
1251     // zero.
1252     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1253         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1254         N0.getOperand(1).getOpcode() == ISD::Constant) {
1255       const APInt &ShAmt
1256         = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1257       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1258           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1259         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1260           // (srl (ctlz x), 5) == 0  -> X != 0
1261           // (srl (ctlz x), 5) != 1  -> X != 0
1262           Cond = ISD::SETNE;
1263         } else {
1264           // (srl (ctlz x), 5) != 0  -> X == 0
1265           // (srl (ctlz x), 5) == 1  -> X == 0
1266           Cond = ISD::SETEQ;
1267         }
1268         SDValue Zero = DAG.getConstant(0, dl, N0.getValueType());
1269         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1270                             Zero, Cond);
1271       }
1272     }
1273
1274     SDValue CTPOP = N0;
1275     // Look through truncs that don't change the value of a ctpop.
1276     if (N0.hasOneUse() && N0.getOpcode() == ISD::TRUNCATE)
1277       CTPOP = N0.getOperand(0);
1278
1279     if (CTPOP.hasOneUse() && CTPOP.getOpcode() == ISD::CTPOP &&
1280         (N0 == CTPOP || N0.getValueType().getSizeInBits() >
1281                         Log2_32_Ceil(CTPOP.getValueType().getSizeInBits()))) {
1282       EVT CTVT = CTPOP.getValueType();
1283       SDValue CTOp = CTPOP.getOperand(0);
1284
1285       // (ctpop x) u< 2 -> (x & x-1) == 0
1286       // (ctpop x) u> 1 -> (x & x-1) != 0
1287       if ((Cond == ISD::SETULT && C1 == 2) || (Cond == ISD::SETUGT && C1 == 1)){
1288         SDValue Sub = DAG.getNode(ISD::SUB, dl, CTVT, CTOp,
1289                                   DAG.getConstant(1, dl, CTVT));
1290         SDValue And = DAG.getNode(ISD::AND, dl, CTVT, CTOp, Sub);
1291         ISD::CondCode CC = Cond == ISD::SETULT ? ISD::SETEQ : ISD::SETNE;
1292         return DAG.getSetCC(dl, VT, And, DAG.getConstant(0, dl, CTVT), CC);
1293       }
1294
1295       // TODO: (ctpop x) == 1 -> x && (x & x-1) == 0 iff ctpop is illegal.
1296     }
1297
1298     // (zext x) == C --> x == (trunc C)
1299     // (sext x) == C --> x == (trunc C)
1300     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1301         DCI.isBeforeLegalize() && N0->hasOneUse()) {
1302       unsigned MinBits = N0.getValueSizeInBits();
1303       SDValue PreExt;
1304       bool Signed = false;
1305       if (N0->getOpcode() == ISD::ZERO_EXTEND) {
1306         // ZExt
1307         MinBits = N0->getOperand(0).getValueSizeInBits();
1308         PreExt = N0->getOperand(0);
1309       } else if (N0->getOpcode() == ISD::AND) {
1310         // DAGCombine turns costly ZExts into ANDs
1311         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0->getOperand(1)))
1312           if ((C->getAPIntValue()+1).isPowerOf2()) {
1313             MinBits = C->getAPIntValue().countTrailingOnes();
1314             PreExt = N0->getOperand(0);
1315           }
1316       } else if (N0->getOpcode() == ISD::SIGN_EXTEND) {
1317         // SExt
1318         MinBits = N0->getOperand(0).getValueSizeInBits();
1319         PreExt = N0->getOperand(0);
1320         Signed = true;
1321       } else if (LoadSDNode *LN0 = dyn_cast<LoadSDNode>(N0)) {
1322         // ZEXTLOAD / SEXTLOAD
1323         if (LN0->getExtensionType() == ISD::ZEXTLOAD) {
1324           MinBits = LN0->getMemoryVT().getSizeInBits();
1325           PreExt = N0;
1326         } else if (LN0->getExtensionType() == ISD::SEXTLOAD) {
1327           Signed = true;
1328           MinBits = LN0->getMemoryVT().getSizeInBits();
1329           PreExt = N0;
1330         }
1331       }
1332
1333       // Figure out how many bits we need to preserve this constant.
1334       unsigned ReqdBits = Signed ?
1335         C1.getBitWidth() - C1.getNumSignBits() + 1 :
1336         C1.getActiveBits();
1337
1338       // Make sure we're not losing bits from the constant.
1339       if (MinBits > 0 &&
1340           MinBits < C1.getBitWidth() &&
1341           MinBits >= ReqdBits) {
1342         EVT MinVT = EVT::getIntegerVT(*DAG.getContext(), MinBits);
1343         if (isTypeDesirableForOp(ISD::SETCC, MinVT)) {
1344           // Will get folded away.
1345           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MinVT, PreExt);
1346           SDValue C = DAG.getConstant(C1.trunc(MinBits), dl, MinVT);
1347           return DAG.getSetCC(dl, VT, Trunc, C, Cond);
1348         }
1349       }
1350     }
1351
1352     // If the LHS is '(and load, const)', the RHS is 0,
1353     // the test is for equality or unsigned, and all 1 bits of the const are
1354     // in the same partial word, see if we can shorten the load.
1355     if (DCI.isBeforeLegalize() &&
1356         !ISD::isSignedIntSetCC(Cond) &&
1357         N0.getOpcode() == ISD::AND && C1 == 0 &&
1358         N0.getNode()->hasOneUse() &&
1359         isa<LoadSDNode>(N0.getOperand(0)) &&
1360         N0.getOperand(0).getNode()->hasOneUse() &&
1361         isa<ConstantSDNode>(N0.getOperand(1))) {
1362       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
1363       APInt bestMask;
1364       unsigned bestWidth = 0, bestOffset = 0;
1365       if (!Lod->isVolatile() && Lod->isUnindexed()) {
1366         unsigned origWidth = N0.getValueType().getSizeInBits();
1367         unsigned maskWidth = origWidth;
1368         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
1369         // 8 bits, but have to be careful...
1370         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
1371           origWidth = Lod->getMemoryVT().getSizeInBits();
1372         const APInt &Mask =
1373           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1374         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
1375           APInt newMask = APInt::getLowBitsSet(maskWidth, width);
1376           for (unsigned offset=0; offset<origWidth/width; offset++) {
1377             if ((newMask & Mask) == Mask) {
1378               if (!getDataLayout()->isLittleEndian())
1379                 bestOffset = (origWidth/width - offset - 1) * (width/8);
1380               else
1381                 bestOffset = (uint64_t)offset * (width/8);
1382               bestMask = Mask.lshr(offset * (width/8) * 8);
1383               bestWidth = width;
1384               break;
1385             }
1386             newMask = newMask << width;
1387           }
1388         }
1389       }
1390       if (bestWidth) {
1391         EVT newVT = EVT::getIntegerVT(*DAG.getContext(), bestWidth);
1392         if (newVT.isRound()) {
1393           EVT PtrType = Lod->getOperand(1).getValueType();
1394           SDValue Ptr = Lod->getBasePtr();
1395           if (bestOffset != 0)
1396             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
1397                               DAG.getConstant(bestOffset, dl, PtrType));
1398           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
1399           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
1400                                 Lod->getPointerInfo().getWithOffset(bestOffset),
1401                                         false, false, false, NewAlign);
1402           return DAG.getSetCC(dl, VT,
1403                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
1404                                       DAG.getConstant(bestMask.trunc(bestWidth),
1405                                                       dl, newVT)),
1406                               DAG.getConstant(0LL, dl, newVT), Cond);
1407         }
1408       }
1409     }
1410
1411     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1412     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1413       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1414
1415       // If the comparison constant has bits in the upper part, the
1416       // zero-extended value could never match.
1417       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1418                                               C1.getBitWidth() - InSize))) {
1419         switch (Cond) {
1420         case ISD::SETUGT:
1421         case ISD::SETUGE:
1422         case ISD::SETEQ: return DAG.getConstant(0, dl, VT);
1423         case ISD::SETULT:
1424         case ISD::SETULE:
1425         case ISD::SETNE: return DAG.getConstant(1, dl, VT);
1426         case ISD::SETGT:
1427         case ISD::SETGE:
1428           // True if the sign bit of C1 is set.
1429           return DAG.getConstant(C1.isNegative(), dl, VT);
1430         case ISD::SETLT:
1431         case ISD::SETLE:
1432           // True if the sign bit of C1 isn't set.
1433           return DAG.getConstant(C1.isNonNegative(), dl, VT);
1434         default:
1435           break;
1436         }
1437       }
1438
1439       // Otherwise, we can perform the comparison with the low bits.
1440       switch (Cond) {
1441       case ISD::SETEQ:
1442       case ISD::SETNE:
1443       case ISD::SETUGT:
1444       case ISD::SETUGE:
1445       case ISD::SETULT:
1446       case ISD::SETULE: {
1447         EVT newVT = N0.getOperand(0).getValueType();
1448         if (DCI.isBeforeLegalizeOps() ||
1449             (isOperationLegal(ISD::SETCC, newVT) &&
1450              getCondCodeAction(Cond, newVT.getSimpleVT()) == Legal)) {
1451           EVT NewSetCCVT = getSetCCResultType(*DAG.getContext(), newVT);
1452           SDValue NewConst = DAG.getConstant(C1.trunc(InSize), dl, newVT);
1453
1454           SDValue NewSetCC = DAG.getSetCC(dl, NewSetCCVT, N0.getOperand(0),
1455                                           NewConst, Cond);
1456           return DAG.getBoolExtOrTrunc(NewSetCC, dl, VT, N0.getValueType());
1457         }
1458         break;
1459       }
1460       default:
1461         break;   // todo, be more careful with signed comparisons
1462       }
1463     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1464                (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1465       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1466       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1467       EVT ExtDstTy = N0.getValueType();
1468       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1469
1470       // If the constant doesn't fit into the number of bits for the source of
1471       // the sign extension, it is impossible for both sides to be equal.
1472       if (C1.getMinSignedBits() > ExtSrcTyBits)
1473         return DAG.getConstant(Cond == ISD::SETNE, dl, VT);
1474
1475       SDValue ZextOp;
1476       EVT Op0Ty = N0.getOperand(0).getValueType();
1477       if (Op0Ty == ExtSrcTy) {
1478         ZextOp = N0.getOperand(0);
1479       } else {
1480         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1481         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
1482                               DAG.getConstant(Imm, dl, Op0Ty));
1483       }
1484       if (!DCI.isCalledByLegalizer())
1485         DCI.AddToWorklist(ZextOp.getNode());
1486       // Otherwise, make this a use of a zext.
1487       return DAG.getSetCC(dl, VT, ZextOp,
1488                           DAG.getConstant(C1 & APInt::getLowBitsSet(
1489                                                               ExtDstTyBits,
1490                                                               ExtSrcTyBits),
1491                                           dl, ExtDstTy),
1492                           Cond);
1493     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1494                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1495       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1496       if (N0.getOpcode() == ISD::SETCC &&
1497           isTypeLegal(VT) && VT.bitsLE(N0.getValueType())) {
1498         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getAPIntValue() != 1);
1499         if (TrueWhenTrue)
1500           return DAG.getNode(ISD::TRUNCATE, dl, VT, N0);
1501         // Invert the condition.
1502         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1503         CC = ISD::getSetCCInverse(CC,
1504                                   N0.getOperand(0).getValueType().isInteger());
1505         if (DCI.isBeforeLegalizeOps() ||
1506             isCondCodeLegal(CC, N0.getOperand(0).getSimpleValueType()))
1507           return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
1508       }
1509
1510       if ((N0.getOpcode() == ISD::XOR ||
1511            (N0.getOpcode() == ISD::AND &&
1512             N0.getOperand(0).getOpcode() == ISD::XOR &&
1513             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1514           isa<ConstantSDNode>(N0.getOperand(1)) &&
1515           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1516         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1517         // can only do this if the top bits are known zero.
1518         unsigned BitWidth = N0.getValueSizeInBits();
1519         if (DAG.MaskedValueIsZero(N0,
1520                                   APInt::getHighBitsSet(BitWidth,
1521                                                         BitWidth-1))) {
1522           // Okay, get the un-inverted input value.
1523           SDValue Val;
1524           if (N0.getOpcode() == ISD::XOR)
1525             Val = N0.getOperand(0);
1526           else {
1527             assert(N0.getOpcode() == ISD::AND &&
1528                     N0.getOperand(0).getOpcode() == ISD::XOR);
1529             // ((X^1)&1)^1 -> X & 1
1530             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
1531                               N0.getOperand(0).getOperand(0),
1532                               N0.getOperand(1));
1533           }
1534
1535           return DAG.getSetCC(dl, VT, Val, N1,
1536                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1537         }
1538       } else if (N1C->getAPIntValue() == 1 &&
1539                  (VT == MVT::i1 ||
1540                   getBooleanContents(N0->getValueType(0)) ==
1541                       ZeroOrOneBooleanContent)) {
1542         SDValue Op0 = N0;
1543         if (Op0.getOpcode() == ISD::TRUNCATE)
1544           Op0 = Op0.getOperand(0);
1545
1546         if ((Op0.getOpcode() == ISD::XOR) &&
1547             Op0.getOperand(0).getOpcode() == ISD::SETCC &&
1548             Op0.getOperand(1).getOpcode() == ISD::SETCC) {
1549           // (xor (setcc), (setcc)) == / != 1 -> (setcc) != / == (setcc)
1550           Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
1551           return DAG.getSetCC(dl, VT, Op0.getOperand(0), Op0.getOperand(1),
1552                               Cond);
1553         }
1554         if (Op0.getOpcode() == ISD::AND &&
1555             isa<ConstantSDNode>(Op0.getOperand(1)) &&
1556             cast<ConstantSDNode>(Op0.getOperand(1))->getAPIntValue() == 1) {
1557           // If this is (X&1) == / != 1, normalize it to (X&1) != / == 0.
1558           if (Op0.getValueType().bitsGT(VT))
1559             Op0 = DAG.getNode(ISD::AND, dl, VT,
1560                           DAG.getNode(ISD::TRUNCATE, dl, VT, Op0.getOperand(0)),
1561                           DAG.getConstant(1, dl, VT));
1562           else if (Op0.getValueType().bitsLT(VT))
1563             Op0 = DAG.getNode(ISD::AND, dl, VT,
1564                         DAG.getNode(ISD::ANY_EXTEND, dl, VT, Op0.getOperand(0)),
1565                         DAG.getConstant(1, dl, VT));
1566
1567           return DAG.getSetCC(dl, VT, Op0,
1568                               DAG.getConstant(0, dl, Op0.getValueType()),
1569                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1570         }
1571         if (Op0.getOpcode() == ISD::AssertZext &&
1572             cast<VTSDNode>(Op0.getOperand(1))->getVT() == MVT::i1)
1573           return DAG.getSetCC(dl, VT, Op0,
1574                               DAG.getConstant(0, dl, Op0.getValueType()),
1575                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1576       }
1577     }
1578
1579     APInt MinVal, MaxVal;
1580     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1581     if (ISD::isSignedIntSetCC(Cond)) {
1582       MinVal = APInt::getSignedMinValue(OperandBitSize);
1583       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1584     } else {
1585       MinVal = APInt::getMinValue(OperandBitSize);
1586       MaxVal = APInt::getMaxValue(OperandBitSize);
1587     }
1588
1589     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1590     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1591       if (C1 == MinVal) return DAG.getConstant(1, dl, VT);  // X >= MIN --> true
1592       // X >= C0 --> X > (C0 - 1)
1593       APInt C = C1 - 1;
1594       ISD::CondCode NewCC = (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT;
1595       if ((DCI.isBeforeLegalizeOps() ||
1596            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1597           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1598                                 isLegalICmpImmediate(C.getSExtValue())))) {
1599         return DAG.getSetCC(dl, VT, N0,
1600                             DAG.getConstant(C, dl, N1.getValueType()),
1601                             NewCC);
1602       }
1603     }
1604
1605     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1606       if (C1 == MaxVal) return DAG.getConstant(1, dl, VT);  // X <= MAX --> true
1607       // X <= C0 --> X < (C0 + 1)
1608       APInt C = C1 + 1;
1609       ISD::CondCode NewCC = (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT;
1610       if ((DCI.isBeforeLegalizeOps() ||
1611            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1612           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1613                                 isLegalICmpImmediate(C.getSExtValue())))) {
1614         return DAG.getSetCC(dl, VT, N0,
1615                             DAG.getConstant(C, dl, N1.getValueType()),
1616                             NewCC);
1617       }
1618     }
1619
1620     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1621       return DAG.getConstant(0, dl, VT);      // X < MIN --> false
1622     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1623       return DAG.getConstant(1, dl, VT);      // X >= MIN --> true
1624     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1625       return DAG.getConstant(0, dl, VT);      // X > MAX --> false
1626     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1627       return DAG.getConstant(1, dl, VT);      // X <= MAX --> true
1628
1629     // Canonicalize setgt X, Min --> setne X, Min
1630     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1631       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1632     // Canonicalize setlt X, Max --> setne X, Max
1633     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1634       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1635
1636     // If we have setult X, 1, turn it into seteq X, 0
1637     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1638       return DAG.getSetCC(dl, VT, N0,
1639                           DAG.getConstant(MinVal, dl, N0.getValueType()),
1640                           ISD::SETEQ);
1641     // If we have setugt X, Max-1, turn it into seteq X, Max
1642     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1643       return DAG.getSetCC(dl, VT, N0,
1644                           DAG.getConstant(MaxVal, dl, N0.getValueType()),
1645                           ISD::SETEQ);
1646
1647     // If we have "setcc X, C0", check to see if we can shrink the immediate
1648     // by changing cc.
1649
1650     // SETUGT X, SINTMAX  -> SETLT X, 0
1651     if (Cond == ISD::SETUGT &&
1652         C1 == APInt::getSignedMaxValue(OperandBitSize))
1653       return DAG.getSetCC(dl, VT, N0,
1654                           DAG.getConstant(0, dl, N1.getValueType()),
1655                           ISD::SETLT);
1656
1657     // SETULT X, SINTMIN  -> SETGT X, -1
1658     if (Cond == ISD::SETULT &&
1659         C1 == APInt::getSignedMinValue(OperandBitSize)) {
1660       SDValue ConstMinusOne =
1661           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize), dl,
1662                           N1.getValueType());
1663       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
1664     }
1665
1666     // Fold bit comparisons when we can.
1667     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1668         (VT == N0.getValueType() ||
1669          (isTypeLegal(VT) && VT.bitsLE(N0.getValueType()))) &&
1670         N0.getOpcode() == ISD::AND)
1671       if (ConstantSDNode *AndRHS =
1672                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1673         EVT ShiftTy = DCI.isBeforeLegalize() ?
1674           getPointerTy() : getShiftAmountTy(N0.getValueType());
1675         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1676           // Perform the xform if the AND RHS is a single bit.
1677           if (AndRHS->getAPIntValue().isPowerOf2()) {
1678             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1679                               DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1680                    DAG.getConstant(AndRHS->getAPIntValue().logBase2(), dl,
1681                                    ShiftTy)));
1682           }
1683         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getAPIntValue()) {
1684           // (X & 8) == 8  -->  (X & 8) >> 3
1685           // Perform the xform if C1 is a single bit.
1686           if (C1.isPowerOf2()) {
1687             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1688                                DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1689                                       DAG.getConstant(C1.logBase2(), dl,
1690                                                       ShiftTy)));
1691           }
1692         }
1693       }
1694
1695     if (C1.getMinSignedBits() <= 64 &&
1696         !isLegalICmpImmediate(C1.getSExtValue())) {
1697       // (X & -256) == 256 -> (X >> 8) == 1
1698       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1699           N0.getOpcode() == ISD::AND && N0.hasOneUse()) {
1700         if (ConstantSDNode *AndRHS =
1701             dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1702           const APInt &AndRHSC = AndRHS->getAPIntValue();
1703           if ((-AndRHSC).isPowerOf2() && (AndRHSC & C1) == C1) {
1704             unsigned ShiftBits = AndRHSC.countTrailingZeros();
1705             EVT ShiftTy = DCI.isBeforeLegalize() ?
1706               getPointerTy() : getShiftAmountTy(N0.getValueType());
1707             EVT CmpTy = N0.getValueType();
1708             SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0.getOperand(0),
1709                                         DAG.getConstant(ShiftBits, dl,
1710                                                         ShiftTy));
1711             SDValue CmpRHS = DAG.getConstant(C1.lshr(ShiftBits), dl, CmpTy);
1712             return DAG.getSetCC(dl, VT, Shift, CmpRHS, Cond);
1713           }
1714         }
1715       } else if (Cond == ISD::SETULT || Cond == ISD::SETUGE ||
1716                  Cond == ISD::SETULE || Cond == ISD::SETUGT) {
1717         bool AdjOne = (Cond == ISD::SETULE || Cond == ISD::SETUGT);
1718         // X <  0x100000000 -> (X >> 32) <  1
1719         // X >= 0x100000000 -> (X >> 32) >= 1
1720         // X <= 0x0ffffffff -> (X >> 32) <  1
1721         // X >  0x0ffffffff -> (X >> 32) >= 1
1722         unsigned ShiftBits;
1723         APInt NewC = C1;
1724         ISD::CondCode NewCond = Cond;
1725         if (AdjOne) {
1726           ShiftBits = C1.countTrailingOnes();
1727           NewC = NewC + 1;
1728           NewCond = (Cond == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1729         } else {
1730           ShiftBits = C1.countTrailingZeros();
1731         }
1732         NewC = NewC.lshr(ShiftBits);
1733         if (ShiftBits && isLegalICmpImmediate(NewC.getSExtValue())) {
1734           EVT ShiftTy = DCI.isBeforeLegalize() ?
1735             getPointerTy() : getShiftAmountTy(N0.getValueType());
1736           EVT CmpTy = N0.getValueType();
1737           SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0,
1738                                       DAG.getConstant(ShiftBits, dl, ShiftTy));
1739           SDValue CmpRHS = DAG.getConstant(NewC, dl, CmpTy);
1740           return DAG.getSetCC(dl, VT, Shift, CmpRHS, NewCond);
1741         }
1742       }
1743     }
1744   }
1745
1746   if (isa<ConstantFPSDNode>(N0.getNode())) {
1747     // Constant fold or commute setcc.
1748     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
1749     if (O.getNode()) return O;
1750   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1751     // If the RHS of an FP comparison is a constant, simplify it away in
1752     // some cases.
1753     if (CFP->getValueAPF().isNaN()) {
1754       // If an operand is known to be a nan, we can fold it.
1755       switch (ISD::getUnorderedFlavor(Cond)) {
1756       default: llvm_unreachable("Unknown flavor!");
1757       case 0:  // Known false.
1758         return DAG.getConstant(0, dl, VT);
1759       case 1:  // Known true.
1760         return DAG.getConstant(1, dl, VT);
1761       case 2:  // Undefined.
1762         return DAG.getUNDEF(VT);
1763       }
1764     }
1765
1766     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1767     // constant if knowing that the operand is non-nan is enough.  We prefer to
1768     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1769     // materialize 0.0.
1770     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1771       return DAG.getSetCC(dl, VT, N0, N0, Cond);
1772
1773     // If the condition is not legal, see if we can find an equivalent one
1774     // which is legal.
1775     if (!isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1776       // If the comparison was an awkward floating-point == or != and one of
1777       // the comparison operands is infinity or negative infinity, convert the
1778       // condition to a less-awkward <= or >=.
1779       if (CFP->getValueAPF().isInfinity()) {
1780         if (CFP->getValueAPF().isNegative()) {
1781           if (Cond == ISD::SETOEQ &&
1782               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1783             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLE);
1784           if (Cond == ISD::SETUEQ &&
1785               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1786             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULE);
1787           if (Cond == ISD::SETUNE &&
1788               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1789             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGT);
1790           if (Cond == ISD::SETONE &&
1791               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1792             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGT);
1793         } else {
1794           if (Cond == ISD::SETOEQ &&
1795               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1796             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGE);
1797           if (Cond == ISD::SETUEQ &&
1798               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1799             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGE);
1800           if (Cond == ISD::SETUNE &&
1801               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1802             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULT);
1803           if (Cond == ISD::SETONE &&
1804               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1805             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLT);
1806         }
1807       }
1808     }
1809   }
1810
1811   if (N0 == N1) {
1812     // The sext(setcc()) => setcc() optimization relies on the appropriate
1813     // constant being emitted.
1814     uint64_t EqVal = 0;
1815     switch (getBooleanContents(N0.getValueType())) {
1816     case UndefinedBooleanContent:
1817     case ZeroOrOneBooleanContent:
1818       EqVal = ISD::isTrueWhenEqual(Cond);
1819       break;
1820     case ZeroOrNegativeOneBooleanContent:
1821       EqVal = ISD::isTrueWhenEqual(Cond) ? -1 : 0;
1822       break;
1823     }
1824
1825     // We can always fold X == X for integer setcc's.
1826     if (N0.getValueType().isInteger()) {
1827       return DAG.getConstant(EqVal, dl, VT);
1828     }
1829     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1830     if (UOF == 2)   // FP operators that are undefined on NaNs.
1831       return DAG.getConstant(EqVal, dl, VT);
1832     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1833       return DAG.getConstant(EqVal, dl, VT);
1834     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1835     // if it is not already.
1836     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1837     if (NewCond != Cond && (DCI.isBeforeLegalizeOps() ||
1838           getCondCodeAction(NewCond, N0.getSimpleValueType()) == Legal))
1839       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
1840   }
1841
1842   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1843       N0.getValueType().isInteger()) {
1844     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1845         N0.getOpcode() == ISD::XOR) {
1846       // Simplify (X+Y) == (X+Z) -->  Y == Z
1847       if (N0.getOpcode() == N1.getOpcode()) {
1848         if (N0.getOperand(0) == N1.getOperand(0))
1849           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
1850         if (N0.getOperand(1) == N1.getOperand(1))
1851           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
1852         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1853           // If X op Y == Y op X, try other combinations.
1854           if (N0.getOperand(0) == N1.getOperand(1))
1855             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
1856                                 Cond);
1857           if (N0.getOperand(1) == N1.getOperand(0))
1858             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
1859                                 Cond);
1860         }
1861       }
1862
1863       // If RHS is a legal immediate value for a compare instruction, we need
1864       // to be careful about increasing register pressure needlessly.
1865       bool LegalRHSImm = false;
1866
1867       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1868         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1869           // Turn (X+C1) == C2 --> X == C2-C1
1870           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1871             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1872                                 DAG.getConstant(RHSC->getAPIntValue()-
1873                                                 LHSR->getAPIntValue(),
1874                                 dl, N0.getValueType()), Cond);
1875           }
1876
1877           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1878           if (N0.getOpcode() == ISD::XOR)
1879             // If we know that all of the inverted bits are zero, don't bother
1880             // performing the inversion.
1881             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1882               return
1883                 DAG.getSetCC(dl, VT, N0.getOperand(0),
1884                              DAG.getConstant(LHSR->getAPIntValue() ^
1885                                                RHSC->getAPIntValue(),
1886                                              dl, N0.getValueType()),
1887                              Cond);
1888         }
1889
1890         // Turn (C1-X) == C2 --> X == C1-C2
1891         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1892           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1893             return
1894               DAG.getSetCC(dl, VT, N0.getOperand(1),
1895                            DAG.getConstant(SUBC->getAPIntValue() -
1896                                              RHSC->getAPIntValue(),
1897                                            dl, N0.getValueType()),
1898                            Cond);
1899           }
1900         }
1901
1902         // Could RHSC fold directly into a compare?
1903         if (RHSC->getValueType(0).getSizeInBits() <= 64)
1904           LegalRHSImm = isLegalICmpImmediate(RHSC->getSExtValue());
1905       }
1906
1907       // Simplify (X+Z) == X -->  Z == 0
1908       // Don't do this if X is an immediate that can fold into a cmp
1909       // instruction and X+Z has other uses. It could be an induction variable
1910       // chain, and the transform would increase register pressure.
1911       if (!LegalRHSImm || N0.getNode()->hasOneUse()) {
1912         if (N0.getOperand(0) == N1)
1913           return DAG.getSetCC(dl, VT, N0.getOperand(1),
1914                               DAG.getConstant(0, dl, N0.getValueType()), Cond);
1915         if (N0.getOperand(1) == N1) {
1916           if (DAG.isCommutativeBinOp(N0.getOpcode()))
1917             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1918                                 DAG.getConstant(0, dl, N0.getValueType()),
1919                                 Cond);
1920           if (N0.getNode()->hasOneUse()) {
1921             assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
1922             // (Z-X) == X  --> Z == X<<1
1923             SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N1,
1924                        DAG.getConstant(1, dl,
1925                                        getShiftAmountTy(N1.getValueType())));
1926             if (!DCI.isCalledByLegalizer())
1927               DCI.AddToWorklist(SH.getNode());
1928             return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
1929           }
1930         }
1931       }
1932     }
1933
1934     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
1935         N1.getOpcode() == ISD::XOR) {
1936       // Simplify  X == (X+Z) -->  Z == 0
1937       if (N1.getOperand(0) == N0)
1938         return DAG.getSetCC(dl, VT, N1.getOperand(1),
1939                         DAG.getConstant(0, dl, N1.getValueType()), Cond);
1940       if (N1.getOperand(1) == N0) {
1941         if (DAG.isCommutativeBinOp(N1.getOpcode()))
1942           return DAG.getSetCC(dl, VT, N1.getOperand(0),
1943                           DAG.getConstant(0, dl, N1.getValueType()), Cond);
1944         if (N1.getNode()->hasOneUse()) {
1945           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
1946           // X == (Z-X)  --> X<<1 == Z
1947           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
1948                        DAG.getConstant(1, dl,
1949                                        getShiftAmountTy(N0.getValueType())));
1950           if (!DCI.isCalledByLegalizer())
1951             DCI.AddToWorklist(SH.getNode());
1952           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
1953         }
1954       }
1955     }
1956
1957     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
1958     // Note that where y is variable and is known to have at most
1959     // one bit set (for example, if it is z&1) we cannot do this;
1960     // the expressions are not equivalent when y==0.
1961     if (N0.getOpcode() == ISD::AND)
1962       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
1963         if (ValueHasExactlyOneBitSet(N1, DAG)) {
1964           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1965           if (DCI.isBeforeLegalizeOps() ||
1966               isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1967             SDValue Zero = DAG.getConstant(0, dl, N1.getValueType());
1968             return DAG.getSetCC(dl, VT, N0, Zero, Cond);
1969           }
1970         }
1971       }
1972     if (N1.getOpcode() == ISD::AND)
1973       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
1974         if (ValueHasExactlyOneBitSet(N0, DAG)) {
1975           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1976           if (DCI.isBeforeLegalizeOps() ||
1977               isCondCodeLegal(Cond, N1.getSimpleValueType())) {
1978             SDValue Zero = DAG.getConstant(0, dl, N0.getValueType());
1979             return DAG.getSetCC(dl, VT, N1, Zero, Cond);
1980           }
1981         }
1982       }
1983   }
1984
1985   // Fold away ALL boolean setcc's.
1986   SDValue Temp;
1987   if (N0.getValueType() == MVT::i1 && foldBooleans) {
1988     switch (Cond) {
1989     default: llvm_unreachable("Unknown integer setcc!");
1990     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
1991       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
1992       N0 = DAG.getNOT(dl, Temp, MVT::i1);
1993       if (!DCI.isCalledByLegalizer())
1994         DCI.AddToWorklist(Temp.getNode());
1995       break;
1996     case ISD::SETNE:  // X != Y   -->  (X^Y)
1997       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
1998       break;
1999     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
2000     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
2001       Temp = DAG.getNOT(dl, N0, MVT::i1);
2002       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
2003       if (!DCI.isCalledByLegalizer())
2004         DCI.AddToWorklist(Temp.getNode());
2005       break;
2006     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
2007     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
2008       Temp = DAG.getNOT(dl, N1, MVT::i1);
2009       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
2010       if (!DCI.isCalledByLegalizer())
2011         DCI.AddToWorklist(Temp.getNode());
2012       break;
2013     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
2014     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
2015       Temp = DAG.getNOT(dl, N0, MVT::i1);
2016       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
2017       if (!DCI.isCalledByLegalizer())
2018         DCI.AddToWorklist(Temp.getNode());
2019       break;
2020     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
2021     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
2022       Temp = DAG.getNOT(dl, N1, MVT::i1);
2023       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
2024       break;
2025     }
2026     if (VT != MVT::i1) {
2027       if (!DCI.isCalledByLegalizer())
2028         DCI.AddToWorklist(N0.getNode());
2029       // FIXME: If running after legalize, we probably can't do this.
2030       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
2031     }
2032     return N0;
2033   }
2034
2035   // Could not fold it.
2036   return SDValue();
2037 }
2038
2039 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
2040 /// node is a GlobalAddress + offset.
2041 bool TargetLowering::isGAPlusOffset(SDNode *N, const GlobalValue *&GA,
2042                                     int64_t &Offset) const {
2043   if (isa<GlobalAddressSDNode>(N)) {
2044     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
2045     GA = GASD->getGlobal();
2046     Offset += GASD->getOffset();
2047     return true;
2048   }
2049
2050   if (N->getOpcode() == ISD::ADD) {
2051     SDValue N1 = N->getOperand(0);
2052     SDValue N2 = N->getOperand(1);
2053     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
2054       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
2055       if (V) {
2056         Offset += V->getSExtValue();
2057         return true;
2058       }
2059     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
2060       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
2061       if (V) {
2062         Offset += V->getSExtValue();
2063         return true;
2064       }
2065     }
2066   }
2067
2068   return false;
2069 }
2070
2071
2072 SDValue TargetLowering::
2073 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
2074   // Default implementation: no optimization.
2075   return SDValue();
2076 }
2077
2078 //===----------------------------------------------------------------------===//
2079 //  Inline Assembler Implementation Methods
2080 //===----------------------------------------------------------------------===//
2081
2082
2083 TargetLowering::ConstraintType
2084 TargetLowering::getConstraintType(const std::string &Constraint) const {
2085   unsigned S = Constraint.size();
2086
2087   if (S == 1) {
2088     switch (Constraint[0]) {
2089     default: break;
2090     case 'r': return C_RegisterClass;
2091     case 'm':    // memory
2092     case 'o':    // offsetable
2093     case 'V':    // not offsetable
2094       return C_Memory;
2095     case 'i':    // Simple Integer or Relocatable Constant
2096     case 'n':    // Simple Integer
2097     case 'E':    // Floating Point Constant
2098     case 'F':    // Floating Point Constant
2099     case 's':    // Relocatable Constant
2100     case 'p':    // Address.
2101     case 'X':    // Allow ANY value.
2102     case 'I':    // Target registers.
2103     case 'J':
2104     case 'K':
2105     case 'L':
2106     case 'M':
2107     case 'N':
2108     case 'O':
2109     case 'P':
2110     case '<':
2111     case '>':
2112       return C_Other;
2113     }
2114   }
2115
2116   if (S > 1 && Constraint[0] == '{' && Constraint[S-1] == '}') {
2117     if (S == 8 && !Constraint.compare(1, 6, "memory", 6))  // "{memory}"
2118       return C_Memory;
2119     return C_Register;
2120   }
2121   return C_Unknown;
2122 }
2123
2124 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2125 /// with another that has more specific requirements based on the type of the
2126 /// corresponding operand.
2127 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2128   if (ConstraintVT.isInteger())
2129     return "r";
2130   if (ConstraintVT.isFloatingPoint())
2131     return "f";      // works for many targets
2132   return nullptr;
2133 }
2134
2135 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2136 /// vector.  If it is invalid, don't add anything to Ops.
2137 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2138                                                   std::string &Constraint,
2139                                                   std::vector<SDValue> &Ops,
2140                                                   SelectionDAG &DAG) const {
2141
2142   if (Constraint.length() > 1) return;
2143
2144   char ConstraintLetter = Constraint[0];
2145   switch (ConstraintLetter) {
2146   default: break;
2147   case 'X':     // Allows any operand; labels (basic block) use this.
2148     if (Op.getOpcode() == ISD::BasicBlock) {
2149       Ops.push_back(Op);
2150       return;
2151     }
2152     // fall through
2153   case 'i':    // Simple Integer or Relocatable Constant
2154   case 'n':    // Simple Integer
2155   case 's': {  // Relocatable Constant
2156     // These operands are interested in values of the form (GV+C), where C may
2157     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2158     // is possible and fine if either GV or C are missing.
2159     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2160     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2161
2162     // If we have "(add GV, C)", pull out GV/C
2163     if (Op.getOpcode() == ISD::ADD) {
2164       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2165       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2166       if (!C || !GA) {
2167         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2168         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2169       }
2170       if (!C || !GA)
2171         C = nullptr, GA = nullptr;
2172     }
2173
2174     // If we find a valid operand, map to the TargetXXX version so that the
2175     // value itself doesn't get selected.
2176     if (GA) {   // Either &GV   or   &GV+C
2177       if (ConstraintLetter != 'n') {
2178         int64_t Offs = GA->getOffset();
2179         if (C) Offs += C->getZExtValue();
2180         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2181                                                  C ? SDLoc(C) : SDLoc(),
2182                                                  Op.getValueType(), Offs));
2183         return;
2184       }
2185     }
2186     if (C) {   // just C, no GV.
2187       // Simple constants are not allowed for 's'.
2188       if (ConstraintLetter != 's') {
2189         // gcc prints these as sign extended.  Sign extend value to 64 bits
2190         // now; without this it would get ZExt'd later in
2191         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2192         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2193                                             SDLoc(C), MVT::i64));
2194         return;
2195       }
2196     }
2197     break;
2198   }
2199   }
2200 }
2201
2202 std::pair<unsigned, const TargetRegisterClass *>
2203 TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *RI,
2204                                              const std::string &Constraint,
2205                                              MVT VT) const {
2206   if (Constraint.empty() || Constraint[0] != '{')
2207     return std::make_pair(0u, static_cast<TargetRegisterClass*>(nullptr));
2208   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2209
2210   // Remove the braces from around the name.
2211   StringRef RegName(Constraint.data()+1, Constraint.size()-2);
2212
2213   std::pair<unsigned, const TargetRegisterClass*> R =
2214     std::make_pair(0u, static_cast<const TargetRegisterClass*>(nullptr));
2215
2216   // Figure out which register class contains this reg.
2217   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2218        E = RI->regclass_end(); RCI != E; ++RCI) {
2219     const TargetRegisterClass *RC = *RCI;
2220
2221     // If none of the value types for this register class are valid, we
2222     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2223     if (!isLegalRC(RC))
2224       continue;
2225
2226     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2227          I != E; ++I) {
2228       if (RegName.equals_lower(RI->getName(*I))) {
2229         std::pair<unsigned, const TargetRegisterClass*> S =
2230           std::make_pair(*I, RC);
2231
2232         // If this register class has the requested value type, return it,
2233         // otherwise keep searching and return the first class found
2234         // if no other is found which explicitly has the requested type.
2235         if (RC->hasType(VT))
2236           return S;
2237         else if (!R.second)
2238           R = S;
2239       }
2240     }
2241   }
2242
2243   return R;
2244 }
2245
2246 //===----------------------------------------------------------------------===//
2247 // Constraint Selection.
2248
2249 /// isMatchingInputConstraint - Return true of this is an input operand that is
2250 /// a matching constraint like "4".
2251 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2252   assert(!ConstraintCode.empty() && "No known constraint!");
2253   return isdigit(static_cast<unsigned char>(ConstraintCode[0]));
2254 }
2255
2256 /// getMatchedOperand - If this is an input matching constraint, this method
2257 /// returns the output operand it matches.
2258 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2259   assert(!ConstraintCode.empty() && "No known constraint!");
2260   return atoi(ConstraintCode.c_str());
2261 }
2262
2263
2264 /// ParseConstraints - Split up the constraint string from the inline
2265 /// assembly value into the specific constraints and their prefixes,
2266 /// and also tie in the associated operand values.
2267 /// If this returns an empty vector, and if the constraint string itself
2268 /// isn't empty, there was an error parsing.
2269 TargetLowering::AsmOperandInfoVector
2270 TargetLowering::ParseConstraints(const TargetRegisterInfo *TRI,
2271                                  ImmutableCallSite CS) const {
2272   /// ConstraintOperands - Information about all of the constraints.
2273   AsmOperandInfoVector ConstraintOperands;
2274   const InlineAsm *IA = cast<InlineAsm>(CS.getCalledValue());
2275   unsigned maCount = 0; // Largest number of multiple alternative constraints.
2276
2277   // Do a prepass over the constraints, canonicalizing them, and building up the
2278   // ConstraintOperands list.
2279   unsigned ArgNo = 0;   // ArgNo - The argument of the CallInst.
2280   unsigned ResNo = 0;   // ResNo - The result number of the next output.
2281
2282   for (InlineAsm::ConstraintInfo &CI : IA->ParseConstraints()) {
2283     ConstraintOperands.emplace_back(std::move(CI));
2284     AsmOperandInfo &OpInfo = ConstraintOperands.back();
2285
2286     // Update multiple alternative constraint count.
2287     if (OpInfo.multipleAlternatives.size() > maCount)
2288       maCount = OpInfo.multipleAlternatives.size();
2289
2290     OpInfo.ConstraintVT = MVT::Other;
2291
2292     // Compute the value type for each operand.
2293     switch (OpInfo.Type) {
2294     case InlineAsm::isOutput:
2295       // Indirect outputs just consume an argument.
2296       if (OpInfo.isIndirect) {
2297         OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2298         break;
2299       }
2300
2301       // The return value of the call is this value.  As such, there is no
2302       // corresponding argument.
2303       assert(!CS.getType()->isVoidTy() &&
2304              "Bad inline asm!");
2305       if (StructType *STy = dyn_cast<StructType>(CS.getType())) {
2306         OpInfo.ConstraintVT = getSimpleValueType(STy->getElementType(ResNo));
2307       } else {
2308         assert(ResNo == 0 && "Asm only has one result!");
2309         OpInfo.ConstraintVT = getSimpleValueType(CS.getType());
2310       }
2311       ++ResNo;
2312       break;
2313     case InlineAsm::isInput:
2314       OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2315       break;
2316     case InlineAsm::isClobber:
2317       // Nothing to do.
2318       break;
2319     }
2320
2321     if (OpInfo.CallOperandVal) {
2322       llvm::Type *OpTy = OpInfo.CallOperandVal->getType();
2323       if (OpInfo.isIndirect) {
2324         llvm::PointerType *PtrTy = dyn_cast<PointerType>(OpTy);
2325         if (!PtrTy)
2326           report_fatal_error("Indirect operand for inline asm not a pointer!");
2327         OpTy = PtrTy->getElementType();
2328       }
2329
2330       // Look for vector wrapped in a struct. e.g. { <16 x i8> }.
2331       if (StructType *STy = dyn_cast<StructType>(OpTy))
2332         if (STy->getNumElements() == 1)
2333           OpTy = STy->getElementType(0);
2334
2335       // If OpTy is not a single value, it may be a struct/union that we
2336       // can tile with integers.
2337       if (!OpTy->isSingleValueType() && OpTy->isSized()) {
2338         unsigned BitSize = getDataLayout()->getTypeSizeInBits(OpTy);
2339         switch (BitSize) {
2340         default: break;
2341         case 1:
2342         case 8:
2343         case 16:
2344         case 32:
2345         case 64:
2346         case 128:
2347           OpInfo.ConstraintVT =
2348             MVT::getVT(IntegerType::get(OpTy->getContext(), BitSize), true);
2349           break;
2350         }
2351       } else if (PointerType *PT = dyn_cast<PointerType>(OpTy)) {
2352         unsigned PtrSize
2353           = getDataLayout()->getPointerSizeInBits(PT->getAddressSpace());
2354         OpInfo.ConstraintVT = MVT::getIntegerVT(PtrSize);
2355       } else {
2356         OpInfo.ConstraintVT = MVT::getVT(OpTy, true);
2357       }
2358     }
2359   }
2360
2361   // If we have multiple alternative constraints, select the best alternative.
2362   if (!ConstraintOperands.empty()) {
2363     if (maCount) {
2364       unsigned bestMAIndex = 0;
2365       int bestWeight = -1;
2366       // weight:  -1 = invalid match, and 0 = so-so match to 5 = good match.
2367       int weight = -1;
2368       unsigned maIndex;
2369       // Compute the sums of the weights for each alternative, keeping track
2370       // of the best (highest weight) one so far.
2371       for (maIndex = 0; maIndex < maCount; ++maIndex) {
2372         int weightSum = 0;
2373         for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2374             cIndex != eIndex; ++cIndex) {
2375           AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2376           if (OpInfo.Type == InlineAsm::isClobber)
2377             continue;
2378
2379           // If this is an output operand with a matching input operand,
2380           // look up the matching input. If their types mismatch, e.g. one
2381           // is an integer, the other is floating point, or their sizes are
2382           // different, flag it as an maCantMatch.
2383           if (OpInfo.hasMatchingInput()) {
2384             AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2385             if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2386               if ((OpInfo.ConstraintVT.isInteger() !=
2387                    Input.ConstraintVT.isInteger()) ||
2388                   (OpInfo.ConstraintVT.getSizeInBits() !=
2389                    Input.ConstraintVT.getSizeInBits())) {
2390                 weightSum = -1;  // Can't match.
2391                 break;
2392               }
2393             }
2394           }
2395           weight = getMultipleConstraintMatchWeight(OpInfo, maIndex);
2396           if (weight == -1) {
2397             weightSum = -1;
2398             break;
2399           }
2400           weightSum += weight;
2401         }
2402         // Update best.
2403         if (weightSum > bestWeight) {
2404           bestWeight = weightSum;
2405           bestMAIndex = maIndex;
2406         }
2407       }
2408
2409       // Now select chosen alternative in each constraint.
2410       for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2411           cIndex != eIndex; ++cIndex) {
2412         AsmOperandInfo& cInfo = ConstraintOperands[cIndex];
2413         if (cInfo.Type == InlineAsm::isClobber)
2414           continue;
2415         cInfo.selectAlternative(bestMAIndex);
2416       }
2417     }
2418   }
2419
2420   // Check and hook up tied operands, choose constraint code to use.
2421   for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2422       cIndex != eIndex; ++cIndex) {
2423     AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2424
2425     // If this is an output operand with a matching input operand, look up the
2426     // matching input. If their types mismatch, e.g. one is an integer, the
2427     // other is floating point, or their sizes are different, flag it as an
2428     // error.
2429     if (OpInfo.hasMatchingInput()) {
2430       AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2431
2432       if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2433         std::pair<unsigned, const TargetRegisterClass *> MatchRC =
2434             getRegForInlineAsmConstraint(TRI, OpInfo.ConstraintCode,
2435                                          OpInfo.ConstraintVT);
2436         std::pair<unsigned, const TargetRegisterClass *> InputRC =
2437             getRegForInlineAsmConstraint(TRI, Input.ConstraintCode,
2438                                          Input.ConstraintVT);
2439         if ((OpInfo.ConstraintVT.isInteger() !=
2440              Input.ConstraintVT.isInteger()) ||
2441             (MatchRC.second != InputRC.second)) {
2442           report_fatal_error("Unsupported asm: input constraint"
2443                              " with a matching output constraint of"
2444                              " incompatible type!");
2445         }
2446       }
2447
2448     }
2449   }
2450
2451   return ConstraintOperands;
2452 }
2453
2454
2455 /// getConstraintGenerality - Return an integer indicating how general CT
2456 /// is.
2457 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2458   switch (CT) {
2459   case TargetLowering::C_Other:
2460   case TargetLowering::C_Unknown:
2461     return 0;
2462   case TargetLowering::C_Register:
2463     return 1;
2464   case TargetLowering::C_RegisterClass:
2465     return 2;
2466   case TargetLowering::C_Memory:
2467     return 3;
2468   }
2469   llvm_unreachable("Invalid constraint type");
2470 }
2471
2472 /// Examine constraint type and operand type and determine a weight value.
2473 /// This object must already have been set up with the operand type
2474 /// and the current alternative constraint selected.
2475 TargetLowering::ConstraintWeight
2476   TargetLowering::getMultipleConstraintMatchWeight(
2477     AsmOperandInfo &info, int maIndex) const {
2478   InlineAsm::ConstraintCodeVector *rCodes;
2479   if (maIndex >= (int)info.multipleAlternatives.size())
2480     rCodes = &info.Codes;
2481   else
2482     rCodes = &info.multipleAlternatives[maIndex].Codes;
2483   ConstraintWeight BestWeight = CW_Invalid;
2484
2485   // Loop over the options, keeping track of the most general one.
2486   for (unsigned i = 0, e = rCodes->size(); i != e; ++i) {
2487     ConstraintWeight weight =
2488       getSingleConstraintMatchWeight(info, (*rCodes)[i].c_str());
2489     if (weight > BestWeight)
2490       BestWeight = weight;
2491   }
2492
2493   return BestWeight;
2494 }
2495
2496 /// Examine constraint type and operand type and determine a weight value.
2497 /// This object must already have been set up with the operand type
2498 /// and the current alternative constraint selected.
2499 TargetLowering::ConstraintWeight
2500   TargetLowering::getSingleConstraintMatchWeight(
2501     AsmOperandInfo &info, const char *constraint) const {
2502   ConstraintWeight weight = CW_Invalid;
2503   Value *CallOperandVal = info.CallOperandVal;
2504     // If we don't have a value, we can't do a match,
2505     // but allow it at the lowest weight.
2506   if (!CallOperandVal)
2507     return CW_Default;
2508   // Look at the constraint type.
2509   switch (*constraint) {
2510     case 'i': // immediate integer.
2511     case 'n': // immediate integer with a known value.
2512       if (isa<ConstantInt>(CallOperandVal))
2513         weight = CW_Constant;
2514       break;
2515     case 's': // non-explicit intregal immediate.
2516       if (isa<GlobalValue>(CallOperandVal))
2517         weight = CW_Constant;
2518       break;
2519     case 'E': // immediate float if host format.
2520     case 'F': // immediate float.
2521       if (isa<ConstantFP>(CallOperandVal))
2522         weight = CW_Constant;
2523       break;
2524     case '<': // memory operand with autodecrement.
2525     case '>': // memory operand with autoincrement.
2526     case 'm': // memory operand.
2527     case 'o': // offsettable memory operand
2528     case 'V': // non-offsettable memory operand
2529       weight = CW_Memory;
2530       break;
2531     case 'r': // general register.
2532     case 'g': // general register, memory operand or immediate integer.
2533               // note: Clang converts "g" to "imr".
2534       if (CallOperandVal->getType()->isIntegerTy())
2535         weight = CW_Register;
2536       break;
2537     case 'X': // any operand.
2538     default:
2539       weight = CW_Default;
2540       break;
2541   }
2542   return weight;
2543 }
2544
2545 /// ChooseConstraint - If there are multiple different constraints that we
2546 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
2547 /// This is somewhat tricky: constraints fall into four classes:
2548 ///    Other         -> immediates and magic values
2549 ///    Register      -> one specific register
2550 ///    RegisterClass -> a group of regs
2551 ///    Memory        -> memory
2552 /// Ideally, we would pick the most specific constraint possible: if we have
2553 /// something that fits into a register, we would pick it.  The problem here
2554 /// is that if we have something that could either be in a register or in
2555 /// memory that use of the register could cause selection of *other*
2556 /// operands to fail: they might only succeed if we pick memory.  Because of
2557 /// this the heuristic we use is:
2558 ///
2559 ///  1) If there is an 'other' constraint, and if the operand is valid for
2560 ///     that constraint, use it.  This makes us take advantage of 'i'
2561 ///     constraints when available.
2562 ///  2) Otherwise, pick the most general constraint present.  This prefers
2563 ///     'm' over 'r', for example.
2564 ///
2565 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2566                              const TargetLowering &TLI,
2567                              SDValue Op, SelectionDAG *DAG) {
2568   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2569   unsigned BestIdx = 0;
2570   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2571   int BestGenerality = -1;
2572
2573   // Loop over the options, keeping track of the most general one.
2574   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2575     TargetLowering::ConstraintType CType =
2576       TLI.getConstraintType(OpInfo.Codes[i]);
2577
2578     // If this is an 'other' constraint, see if the operand is valid for it.
2579     // For example, on X86 we might have an 'rI' constraint.  If the operand
2580     // is an integer in the range [0..31] we want to use I (saving a load
2581     // of a register), otherwise we must use 'r'.
2582     if (CType == TargetLowering::C_Other && Op.getNode()) {
2583       assert(OpInfo.Codes[i].size() == 1 &&
2584              "Unhandled multi-letter 'other' constraint");
2585       std::vector<SDValue> ResultOps;
2586       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i],
2587                                        ResultOps, *DAG);
2588       if (!ResultOps.empty()) {
2589         BestType = CType;
2590         BestIdx = i;
2591         break;
2592       }
2593     }
2594
2595     // Things with matching constraints can only be registers, per gcc
2596     // documentation.  This mainly affects "g" constraints.
2597     if (CType == TargetLowering::C_Memory && OpInfo.hasMatchingInput())
2598       continue;
2599
2600     // This constraint letter is more general than the previous one, use it.
2601     int Generality = getConstraintGenerality(CType);
2602     if (Generality > BestGenerality) {
2603       BestType = CType;
2604       BestIdx = i;
2605       BestGenerality = Generality;
2606     }
2607   }
2608
2609   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2610   OpInfo.ConstraintType = BestType;
2611 }
2612
2613 /// ComputeConstraintToUse - Determines the constraint code and constraint
2614 /// type to use for the specific AsmOperandInfo, setting
2615 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2616 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2617                                             SDValue Op,
2618                                             SelectionDAG *DAG) const {
2619   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2620
2621   // Single-letter constraints ('r') are very common.
2622   if (OpInfo.Codes.size() == 1) {
2623     OpInfo.ConstraintCode = OpInfo.Codes[0];
2624     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2625   } else {
2626     ChooseConstraint(OpInfo, *this, Op, DAG);
2627   }
2628
2629   // 'X' matches anything.
2630   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2631     // Labels and constants are handled elsewhere ('X' is the only thing
2632     // that matches labels).  For Functions, the type here is the type of
2633     // the result, which is not what we want to look at; leave them alone.
2634     Value *v = OpInfo.CallOperandVal;
2635     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
2636       OpInfo.CallOperandVal = v;
2637       return;
2638     }
2639
2640     // Otherwise, try to resolve it to something we know about by looking at
2641     // the actual operand type.
2642     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2643       OpInfo.ConstraintCode = Repl;
2644       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2645     }
2646   }
2647 }
2648
2649 /// \brief Given an exact SDIV by a constant, create a multiplication
2650 /// with the multiplicative inverse of the constant.
2651 SDValue TargetLowering::BuildExactSDIV(SDValue Op1, SDValue Op2, SDLoc dl,
2652                                        SelectionDAG &DAG) const {
2653   ConstantSDNode *C = cast<ConstantSDNode>(Op2);
2654   APInt d = C->getAPIntValue();
2655   assert(d != 0 && "Division by zero!");
2656
2657   // Shift the value upfront if it is even, so the LSB is one.
2658   unsigned ShAmt = d.countTrailingZeros();
2659   if (ShAmt) {
2660     // TODO: For UDIV use SRL instead of SRA.
2661     SDValue Amt = DAG.getConstant(ShAmt, dl,
2662                                   getShiftAmountTy(Op1.getValueType()));
2663     Op1 = DAG.getNode(ISD::SRA, dl, Op1.getValueType(), Op1, Amt, false, false,
2664                       true);
2665     d = d.ashr(ShAmt);
2666   }
2667
2668   // Calculate the multiplicative inverse, using Newton's method.
2669   APInt t, xn = d;
2670   while ((t = d*xn) != 1)
2671     xn *= APInt(d.getBitWidth(), 2) - t;
2672
2673   Op2 = DAG.getConstant(xn, dl, Op1.getValueType());
2674   return DAG.getNode(ISD::MUL, dl, Op1.getValueType(), Op1, Op2);
2675 }
2676
2677 /// \brief Given an ISD::SDIV node expressing a divide by constant,
2678 /// return a DAG expression to select that will generate the same value by
2679 /// multiplying by a magic number.
2680 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
2681 SDValue TargetLowering::BuildSDIV(SDNode *N, const APInt &Divisor,
2682                                   SelectionDAG &DAG, bool IsAfterLegalization,
2683                                   std::vector<SDNode *> *Created) const {
2684   assert(Created && "No vector to hold sdiv ops.");
2685
2686   EVT VT = N->getValueType(0);
2687   SDLoc dl(N);
2688
2689   // Check to see if we can do this.
2690   // FIXME: We should be more aggressive here.
2691   if (!isTypeLegal(VT))
2692     return SDValue();
2693
2694   APInt::ms magics = Divisor.magic();
2695
2696   // Multiply the numerator (operand 0) by the magic value
2697   // FIXME: We should support doing a MUL in a wider type
2698   SDValue Q;
2699   if (IsAfterLegalization ? isOperationLegal(ISD::MULHS, VT) :
2700                             isOperationLegalOrCustom(ISD::MULHS, VT))
2701     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
2702                     DAG.getConstant(magics.m, dl, VT));
2703   else if (IsAfterLegalization ? isOperationLegal(ISD::SMUL_LOHI, VT) :
2704                                  isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
2705     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
2706                               N->getOperand(0),
2707                               DAG.getConstant(magics.m, dl, VT)).getNode(), 1);
2708   else
2709     return SDValue();       // No mulhs or equvialent
2710   // If d > 0 and m < 0, add the numerator
2711   if (Divisor.isStrictlyPositive() && magics.m.isNegative()) {
2712     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
2713     Created->push_back(Q.getNode());
2714   }
2715   // If d < 0 and m > 0, subtract the numerator.
2716   if (Divisor.isNegative() && magics.m.isStrictlyPositive()) {
2717     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
2718     Created->push_back(Q.getNode());
2719   }
2720   // Shift right algebraic if shift value is nonzero
2721   if (magics.s > 0) {
2722     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
2723                     DAG.getConstant(magics.s, dl,
2724                                     getShiftAmountTy(Q.getValueType())));
2725     Created->push_back(Q.getNode());
2726   }
2727   // Extract the sign bit and add it to the quotient
2728   SDValue T = DAG.getNode(ISD::SRL, dl, VT, Q,
2729                           DAG.getConstant(VT.getScalarSizeInBits() - 1, dl,
2730                                           getShiftAmountTy(Q.getValueType())));
2731   Created->push_back(T.getNode());
2732   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
2733 }
2734
2735 /// \brief Given an ISD::UDIV node expressing a divide by constant,
2736 /// return a DAG expression to select that will generate the same value by
2737 /// multiplying by a magic number.
2738 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
2739 SDValue TargetLowering::BuildUDIV(SDNode *N, const APInt &Divisor,
2740                                   SelectionDAG &DAG, bool IsAfterLegalization,
2741                                   std::vector<SDNode *> *Created) const {
2742   assert(Created && "No vector to hold udiv ops.");
2743
2744   EVT VT = N->getValueType(0);
2745   SDLoc dl(N);
2746
2747   // Check to see if we can do this.
2748   // FIXME: We should be more aggressive here.
2749   if (!isTypeLegal(VT))
2750     return SDValue();
2751
2752   // FIXME: We should use a narrower constant when the upper
2753   // bits are known to be zero.
2754   APInt::mu magics = Divisor.magicu();
2755
2756   SDValue Q = N->getOperand(0);
2757
2758   // If the divisor is even, we can avoid using the expensive fixup by shifting
2759   // the divided value upfront.
2760   if (magics.a != 0 && !Divisor[0]) {
2761     unsigned Shift = Divisor.countTrailingZeros();
2762     Q = DAG.getNode(ISD::SRL, dl, VT, Q,
2763                     DAG.getConstant(Shift, dl,
2764                                     getShiftAmountTy(Q.getValueType())));
2765     Created->push_back(Q.getNode());
2766
2767     // Get magic number for the shifted divisor.
2768     magics = Divisor.lshr(Shift).magicu(Shift);
2769     assert(magics.a == 0 && "Should use cheap fixup now");
2770   }
2771
2772   // Multiply the numerator (operand 0) by the magic value
2773   // FIXME: We should support doing a MUL in a wider type
2774   if (IsAfterLegalization ? isOperationLegal(ISD::MULHU, VT) :
2775                             isOperationLegalOrCustom(ISD::MULHU, VT))
2776     Q = DAG.getNode(ISD::MULHU, dl, VT, Q, DAG.getConstant(magics.m, dl, VT));
2777   else if (IsAfterLegalization ? isOperationLegal(ISD::UMUL_LOHI, VT) :
2778                                  isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
2779     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT), Q,
2780                             DAG.getConstant(magics.m, dl, VT)).getNode(), 1);
2781   else
2782     return SDValue();       // No mulhu or equvialent
2783
2784   Created->push_back(Q.getNode());
2785
2786   if (magics.a == 0) {
2787     assert(magics.s < Divisor.getBitWidth() &&
2788            "We shouldn't generate an undefined shift!");
2789     return DAG.getNode(ISD::SRL, dl, VT, Q,
2790                        DAG.getConstant(magics.s, dl,
2791                                        getShiftAmountTy(Q.getValueType())));
2792   } else {
2793     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
2794     Created->push_back(NPQ.getNode());
2795     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
2796                       DAG.getConstant(1, dl,
2797                                       getShiftAmountTy(NPQ.getValueType())));
2798     Created->push_back(NPQ.getNode());
2799     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
2800     Created->push_back(NPQ.getNode());
2801     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
2802                        DAG.getConstant(magics.s - 1, dl,
2803                                        getShiftAmountTy(NPQ.getValueType())));
2804   }
2805 }
2806
2807 bool TargetLowering::
2808 verifyReturnAddressArgumentIsConstant(SDValue Op, SelectionDAG &DAG) const {
2809   if (!isa<ConstantSDNode>(Op.getOperand(0))) {
2810     DAG.getContext()->emitError("argument to '__builtin_return_address' must "
2811                                 "be a constant integer");
2812     return true;
2813   }
2814
2815   return false;
2816 }
2817
2818 //===----------------------------------------------------------------------===//
2819 // Legalization Utilities
2820 //===----------------------------------------------------------------------===//
2821
2822 bool TargetLowering::expandMUL(SDNode *N, SDValue &Lo, SDValue &Hi, EVT HiLoVT,
2823                                SelectionDAG &DAG, SDValue LL, SDValue LH,
2824                                SDValue RL, SDValue RH) const {
2825   EVT VT = N->getValueType(0);
2826   SDLoc dl(N);
2827
2828   bool HasMULHS = isOperationLegalOrCustom(ISD::MULHS, HiLoVT);
2829   bool HasMULHU = isOperationLegalOrCustom(ISD::MULHU, HiLoVT);
2830   bool HasSMUL_LOHI = isOperationLegalOrCustom(ISD::SMUL_LOHI, HiLoVT);
2831   bool HasUMUL_LOHI = isOperationLegalOrCustom(ISD::UMUL_LOHI, HiLoVT);
2832   if (HasMULHU || HasMULHS || HasUMUL_LOHI || HasSMUL_LOHI) {
2833     unsigned OuterBitSize = VT.getSizeInBits();
2834     unsigned InnerBitSize = HiLoVT.getSizeInBits();
2835     unsigned LHSSB = DAG.ComputeNumSignBits(N->getOperand(0));
2836     unsigned RHSSB = DAG.ComputeNumSignBits(N->getOperand(1));
2837
2838     // LL, LH, RL, and RH must be either all NULL or all set to a value.
2839     assert((LL.getNode() && LH.getNode() && RL.getNode() && RH.getNode()) ||
2840            (!LL.getNode() && !LH.getNode() && !RL.getNode() && !RH.getNode()));
2841
2842     if (!LL.getNode() && !RL.getNode() &&
2843         isOperationLegalOrCustom(ISD::TRUNCATE, HiLoVT)) {
2844       LL = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, N->getOperand(0));
2845       RL = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, N->getOperand(1));
2846     }
2847
2848     if (!LL.getNode())
2849       return false;
2850
2851     APInt HighMask = APInt::getHighBitsSet(OuterBitSize, InnerBitSize);
2852     if (DAG.MaskedValueIsZero(N->getOperand(0), HighMask) &&
2853         DAG.MaskedValueIsZero(N->getOperand(1), HighMask)) {
2854       // The inputs are both zero-extended.
2855       if (HasUMUL_LOHI) {
2856         // We can emit a umul_lohi.
2857         Lo = DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(HiLoVT, HiLoVT), LL,
2858                          RL);
2859         Hi = SDValue(Lo.getNode(), 1);
2860         return true;
2861       }
2862       if (HasMULHU) {
2863         // We can emit a mulhu+mul.
2864         Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2865         Hi = DAG.getNode(ISD::MULHU, dl, HiLoVT, LL, RL);
2866         return true;
2867       }
2868     }
2869     if (LHSSB > InnerBitSize && RHSSB > InnerBitSize) {
2870       // The input values are both sign-extended.
2871       if (HasSMUL_LOHI) {
2872         // We can emit a smul_lohi.
2873         Lo = DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(HiLoVT, HiLoVT), LL,
2874                          RL);
2875         Hi = SDValue(Lo.getNode(), 1);
2876         return true;
2877       }
2878       if (HasMULHS) {
2879         // We can emit a mulhs+mul.
2880         Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2881         Hi = DAG.getNode(ISD::MULHS, dl, HiLoVT, LL, RL);
2882         return true;
2883       }
2884     }
2885
2886     if (!LH.getNode() && !RH.getNode() &&
2887         isOperationLegalOrCustom(ISD::SRL, VT) &&
2888         isOperationLegalOrCustom(ISD::TRUNCATE, HiLoVT)) {
2889       unsigned ShiftAmt = VT.getSizeInBits() - HiLoVT.getSizeInBits();
2890       SDValue Shift = DAG.getConstant(ShiftAmt, dl, getShiftAmountTy(VT));
2891       LH = DAG.getNode(ISD::SRL, dl, VT, N->getOperand(0), Shift);
2892       LH = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, LH);
2893       RH = DAG.getNode(ISD::SRL, dl, VT, N->getOperand(1), Shift);
2894       RH = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, RH);
2895     }
2896
2897     if (!LH.getNode())
2898       return false;
2899
2900     if (HasUMUL_LOHI) {
2901       // Lo,Hi = umul LHS, RHS.
2902       SDValue UMulLOHI = DAG.getNode(ISD::UMUL_LOHI, dl,
2903                                      DAG.getVTList(HiLoVT, HiLoVT), LL, RL);
2904       Lo = UMulLOHI;
2905       Hi = UMulLOHI.getValue(1);
2906       RH = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RH);
2907       LH = DAG.getNode(ISD::MUL, dl, HiLoVT, LH, RL);
2908       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, RH);
2909       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, LH);
2910       return true;
2911     }
2912     if (HasMULHU) {
2913       Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2914       Hi = DAG.getNode(ISD::MULHU, dl, HiLoVT, LL, RL);
2915       RH = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RH);
2916       LH = DAG.getNode(ISD::MUL, dl, HiLoVT, LH, RL);
2917       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, RH);
2918       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, LH);
2919       return true;
2920     }
2921   }
2922   return false;
2923 }
2924
2925 bool TargetLowering::expandFP_TO_SINT(SDNode *Node, SDValue &Result,
2926                                SelectionDAG &DAG) const {
2927   EVT VT = Node->getOperand(0).getValueType();
2928   EVT NVT = Node->getValueType(0);
2929   SDLoc dl(SDValue(Node, 0));
2930
2931   // FIXME: Only f32 to i64 conversions are supported.
2932   if (VT != MVT::f32 || NVT != MVT::i64)
2933     return false;
2934
2935   // Expand f32 -> i64 conversion
2936   // This algorithm comes from compiler-rt's implementation of fixsfdi:
2937   // https://github.com/llvm-mirror/compiler-rt/blob/master/lib/builtins/fixsfdi.c
2938   EVT IntVT = EVT::getIntegerVT(*DAG.getContext(),
2939                                 VT.getSizeInBits());
2940   SDValue ExponentMask = DAG.getConstant(0x7F800000, dl, IntVT);
2941   SDValue ExponentLoBit = DAG.getConstant(23, dl, IntVT);
2942   SDValue Bias = DAG.getConstant(127, dl, IntVT);
2943   SDValue SignMask = DAG.getConstant(APInt::getSignBit(VT.getSizeInBits()), dl,
2944                                      IntVT);
2945   SDValue SignLowBit = DAG.getConstant(VT.getSizeInBits() - 1, dl, IntVT);
2946   SDValue MantissaMask = DAG.getConstant(0x007FFFFF, dl, IntVT);
2947
2948   SDValue Bits = DAG.getNode(ISD::BITCAST, dl, IntVT, Node->getOperand(0));
2949
2950   SDValue ExponentBits = DAG.getNode(ISD::SRL, dl, IntVT,
2951       DAG.getNode(ISD::AND, dl, IntVT, Bits, ExponentMask),
2952       DAG.getZExtOrTrunc(ExponentLoBit, dl, getShiftAmountTy(IntVT)));
2953   SDValue Exponent = DAG.getNode(ISD::SUB, dl, IntVT, ExponentBits, Bias);
2954
2955   SDValue Sign = DAG.getNode(ISD::SRA, dl, IntVT,
2956       DAG.getNode(ISD::AND, dl, IntVT, Bits, SignMask),
2957       DAG.getZExtOrTrunc(SignLowBit, dl, getShiftAmountTy(IntVT)));
2958   Sign = DAG.getSExtOrTrunc(Sign, dl, NVT);
2959
2960   SDValue R = DAG.getNode(ISD::OR, dl, IntVT,
2961       DAG.getNode(ISD::AND, dl, IntVT, Bits, MantissaMask),
2962       DAG.getConstant(0x00800000, dl, IntVT));
2963
2964   R = DAG.getZExtOrTrunc(R, dl, NVT);
2965
2966
2967   R = DAG.getSelectCC(dl, Exponent, ExponentLoBit,
2968      DAG.getNode(ISD::SHL, dl, NVT, R,
2969                  DAG.getZExtOrTrunc(
2970                     DAG.getNode(ISD::SUB, dl, IntVT, Exponent, ExponentLoBit),
2971                     dl, getShiftAmountTy(IntVT))),
2972      DAG.getNode(ISD::SRL, dl, NVT, R,
2973                  DAG.getZExtOrTrunc(
2974                     DAG.getNode(ISD::SUB, dl, IntVT, ExponentLoBit, Exponent),
2975                     dl, getShiftAmountTy(IntVT))),
2976      ISD::SETGT);
2977
2978   SDValue Ret = DAG.getNode(ISD::SUB, dl, NVT,
2979       DAG.getNode(ISD::XOR, dl, NVT, R, Sign),
2980       Sign);
2981
2982   Result = DAG.getSelectCC(dl, Exponent, DAG.getConstant(0, dl, IntVT),
2983       DAG.getConstant(0, dl, NVT), Ret, ISD::SETLT);
2984   return true;
2985 }