lib/CodeGen/SelectionDAG/LegalizeVectorOps.cpp

   1 //===-- LegalizeVectorOps.cpp - Implement SelectionDAG::LegalizeVectors ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::LegalizeVectors method.
  11 //
  12 // The vector legalizer looks for vector operations which might need to be
  13 // scalarized and legalizes them. This is a separate step from Legalize because
  14 // scalarizing can introduce illegal types.  For example, suppose we have an
  15 // ISD::SDIV of type v2i64 on x86-32.  The type is legal (for example, addition
  16 // on a v2i64 is legal), but ISD::SDIV isn't legal, so we have to unroll the
  17 // operation, which introduces nodes with the illegal type i64 which must be
  18 // expanded.  Similarly, suppose we have an ISD::SRA of type v16i8 on PowerPC;
  19 // the operation must be unrolled, which introduces nodes with the illegal
  20 // type i8 which must be promoted.
  21 //
  22 // This does not legalize vector manipulations like ISD::BUILD_VECTOR,
  23 // or operations that happen to take a vector which are custom-lowered;
  24 // the legalization for such operations never produces nodes
  25 // with illegal types, so it's okay to put off legalizing them until
  26 // SelectionDAG::Legalize runs.
  27 //
  28 //===----------------------------------------------------------------------===//
  29
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/Target/TargetLowering.h"
  32 using namespace llvm;
  33
  34 namespace {
  35 class VectorLegalizer {
  36   SelectionDAG& DAG;
  37   const TargetLowering &TLI;
  38   bool Changed; // Keep track of whether anything changed
  39
  40   /// For nodes that are of legal width, and that have more than one use, this
  41   /// map indicates what regularized operand to use.  This allows us to avoid
  42   /// legalizing the same thing more than once.
  43   SmallDenseMap<SDValue, SDValue, 64> LegalizedNodes;
  44
  45   /// \brief Adds a node to the translation cache.
  46   void AddLegalizedOperand(SDValue From, SDValue To) {
  47     LegalizedNodes.insert(std::make_pair(From, To));
  48     // If someone requests legalization of the new node, return itself.
  49     if (From != To)
  50       LegalizedNodes.insert(std::make_pair(To, To));
  51   }
  52
  53   /// \brief Legalizes the given node.
  54   SDValue LegalizeOp(SDValue Op);
  55
  56   /// \brief Assuming the node is legal, "legalize" the results.
  57   SDValue TranslateLegalizeResults(SDValue Op, SDValue Result);
  58
  59   /// \brief Implements unrolling a VSETCC.
  60   SDValue UnrollVSETCC(SDValue Op);
  61
  62   /// \brief Implement expand-based legalization of vector operations.
  63   ///
  64   /// This is just a high-level routine to dispatch to specific code paths for
  65   /// operations to legalize them.
  66   SDValue Expand(SDValue Op);
  67
  68   /// \brief Implements expansion for FNEG; falls back to UnrollVectorOp if
  69   /// FSUB isn't legal.
  70   ///
  71   /// Implements expansion for UINT_TO_FLOAT; falls back to UnrollVectorOp if
  72   /// SINT_TO_FLOAT and SHR on vectors isn't legal.
  73   SDValue ExpandUINT_TO_FLOAT(SDValue Op);
  74
  75   /// \brief Implement expansion for SIGN_EXTEND_INREG using SRL and SRA.
  76   SDValue ExpandSEXTINREG(SDValue Op);
  77
  78   /// \brief Implement expansion for ANY_EXTEND_VECTOR_INREG.
  79   ///
  80   /// Shuffles the low lanes of the operand into place and bitcasts to the proper
  81   /// type. The contents of the bits in the extended part of each element are
  82   /// undef.
  83   SDValue ExpandANY_EXTEND_VECTOR_INREG(SDValue Op);
  84
  85   /// \brief Implement expansion for SIGN_EXTEND_VECTOR_INREG.
  86   ///
  87   /// Shuffles the low lanes of the operand into place, bitcasts to the proper
  88   /// type, then shifts left and arithmetic shifts right to introduce a sign
  89   /// extension.
  90   SDValue ExpandSIGN_EXTEND_VECTOR_INREG(SDValue Op);
  91
  92   /// \brief Implement expansion for ZERO_EXTEND_VECTOR_INREG.
  93   ///
  94   /// Shuffles the low lanes of the operand into place and blends zeros into
  95   /// the remaining lanes, finally bitcasting to the proper type.
  96   SDValue ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op);
  97
  98   /// \brief Expand bswap of vectors into a shuffle if legal.
  99   SDValue ExpandBSWAP(SDValue Op);
 100
 101   /// \brief Implement vselect in terms of XOR, AND, OR when blend is not
 102   /// supported by the target.
 103   SDValue ExpandVSELECT(SDValue Op);
 104   SDValue ExpandSELECT(SDValue Op);
 105   SDValue ExpandLoad(SDValue Op);
 106   SDValue ExpandStore(SDValue Op);
 107   SDValue ExpandFNEG(SDValue Op);
 108
 109   /// \brief Implements vector promotion.
 110   ///
 111   /// This is essentially just bitcasting the operands to a different type and
 112   /// bitcasting the result back to the original type.
 113   SDValue Promote(SDValue Op);
 114
 115   /// \brief Implements [SU]INT_TO_FP vector promotion.
 116   ///
 117   /// This is a [zs]ext of the input operand to the next size up.
 118   SDValue PromoteINT_TO_FP(SDValue Op);
 119
 120   /// \brief Implements FP_TO_[SU]INT vector promotion of the result type.
 121   ///
 122   /// It is promoted to the next size up integer type.  The result is then
 123   /// truncated back to the original type.
 124   SDValue PromoteFP_TO_INT(SDValue Op, bool isSigned);
 125
 126 public:
 127   /// \brief Begin legalizer the vector operations in the DAG.
 128   bool Run();
 129   VectorLegalizer(SelectionDAG& dag) :
 130       DAG(dag), TLI(dag.getTargetLoweringInfo()), Changed(false) {}
 131 };
 132
 133 bool VectorLegalizer::Run() {
 134   // Before we start legalizing vector nodes, check if there are any vectors.
 135   bool HasVectors = false;
 136   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 137        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I) {
 138     // Check if the values of the nodes contain vectors. We don't need to check
 139     // the operands because we are going to check their values at some point.
 140     for (SDNode::value_iterator J = I->value_begin(), E = I->value_end();
 141          J != E; ++J)
 142       HasVectors |= J->isVector();
 143
 144     // If we found a vector node we can start the legalization.
 145     if (HasVectors)
 146       break;
 147   }
 148
 149   // If this basic block has no vectors then no need to legalize vectors.
 150   if (!HasVectors)
 151     return false;
 152
 153   // The legalize process is inherently a bottom-up recursive process (users
 154   // legalize their uses before themselves).  Given infinite stack space, we
 155   // could just start legalizing on the root and traverse the whole graph.  In
 156   // practice however, this causes us to run out of stack space on large basic
 157   // blocks.  To avoid this problem, compute an ordering of the nodes where each
 158   // node is only legalized after all of its operands are legalized.
 159   DAG.AssignTopologicalOrder();
 160   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 161        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I)
 162     LegalizeOp(SDValue(&*I, 0));
 163
 164   // Finally, it's possible the root changed.  Get the new root.
 165   SDValue OldRoot = DAG.getRoot();
 166   assert(LegalizedNodes.count(OldRoot) && "Root didn't get legalized?");
 167   DAG.setRoot(LegalizedNodes[OldRoot]);
 168
 169   LegalizedNodes.clear();
 170
 171   // Remove dead nodes now.
 172   DAG.RemoveDeadNodes();
 173
 174   return Changed;
 175 }
 176
 177 SDValue VectorLegalizer::TranslateLegalizeResults(SDValue Op, SDValue Result) {
 178   // Generic legalization: just pass the operand through.
 179   for (unsigned i = 0, e = Op.getNode()->getNumValues(); i != e; ++i)
 180     AddLegalizedOperand(Op.getValue(i), Result.getValue(i));
 181   return Result.getValue(Op.getResNo());
 182 }
 183
 184 SDValue VectorLegalizer::LegalizeOp(SDValue Op) {
 185   // Note that LegalizeOp may be reentered even from single-use nodes, which
 186   // means that we always must cache transformed nodes.
 187   DenseMap<SDValue, SDValue>::iterator I = LegalizedNodes.find(Op);
 188   if (I != LegalizedNodes.end()) return I->second;
 189
 190   SDNode* Node = Op.getNode();
 191
 192   // Legalize the operands
 193   SmallVector<SDValue, 8> Ops;
 194   for (const SDValue &Op : Node->op_values())
 195     Ops.push_back(LegalizeOp(Op));
 196
 197   SDValue Result = SDValue(DAG.UpdateNodeOperands(Op.getNode(), Ops), 0);
 198
 199   bool HasVectorValue = false;
 200   if (Op.getOpcode() == ISD::LOAD) {
 201     LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 202     ISD::LoadExtType ExtType = LD->getExtensionType();
 203     if (LD->getMemoryVT().isVector() && ExtType != ISD::NON_EXTLOAD)
 204       switch (TLI.getLoadExtAction(LD->getExtensionType(), LD->getValueType(0),
 205                                    LD->getMemoryVT())) {
 206       default: llvm_unreachable("This action is not supported yet!");
 207       case TargetLowering::Legal:
 208         return TranslateLegalizeResults(Op, Result);
 209       case TargetLowering::Custom:
 210         if (SDValue Lowered = TLI.LowerOperation(Result, DAG)) {
 211           if (Lowered == Result)
 212             return TranslateLegalizeResults(Op, Lowered);
 213           Changed = true;
 214           if (Lowered->getNumValues() != Op->getNumValues()) {
 215             // This expanded to something other than the load. Assume the
 216             // lowering code took care of any chain values, and just handle the
 217             // returned value.
 218             assert(Result.getValue(1).use_empty() &&
 219                    "There are still live users of the old chain!");
 220             return LegalizeOp(Lowered);
 221           }
 222           return TranslateLegalizeResults(Op, Lowered);
 223         }
 224       case TargetLowering::Expand:
 225         Changed = true;
 226         return LegalizeOp(ExpandLoad(Op));
 227       }
 228   } else if (Op.getOpcode() == ISD::STORE) {
 229     StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 230     EVT StVT = ST->getMemoryVT();
 231     MVT ValVT = ST->getValue().getSimpleValueType();
 232     if (StVT.isVector() && ST->isTruncatingStore())
 233       switch (TLI.getTruncStoreAction(ValVT, StVT)) {
 234       default: llvm_unreachable("This action is not supported yet!");
 235       case TargetLowering::Legal:
 236         return TranslateLegalizeResults(Op, Result);
 237       case TargetLowering::Custom: {
 238         SDValue Lowered = TLI.LowerOperation(Result, DAG);
 239         Changed = Lowered != Result;
 240         return TranslateLegalizeResults(Op, Lowered);
 241       }
 242       case TargetLowering::Expand:
 243         Changed = true;
 244         return LegalizeOp(ExpandStore(Op));
 245       }
 246   } else if (Op.getOpcode() == ISD::MSCATTER || Op.getOpcode() == ISD::MSTORE)
 247     HasVectorValue = true;
 248
 249   for (SDNode::value_iterator J = Node->value_begin(), E = Node->value_end();
 250        J != E;
 251        ++J)
 252     HasVectorValue |= J->isVector();
 253   if (!HasVectorValue)
 254     return TranslateLegalizeResults(Op, Result);
 255
 256   EVT QueryType;
 257   switch (Op.getOpcode()) {
 258   default:
 259     return TranslateLegalizeResults(Op, Result);
 260   case ISD::ADD:
 261   case ISD::SUB:
 262   case ISD::MUL:
 263   case ISD::SDIV:
 264   case ISD::UDIV:
 265   case ISD::SREM:
 266   case ISD::UREM:
 267   case ISD::SDIVREM:
 268   case ISD::UDIVREM:
 269   case ISD::FADD:
 270   case ISD::FSUB:
 271   case ISD::FMUL:
 272   case ISD::FDIV:
 273   case ISD::FREM:
 274   case ISD::AND:
 275   case ISD::OR:
 276   case ISD::XOR:
 277   case ISD::SHL:
 278   case ISD::SRA:
 279   case ISD::SRL:
 280   case ISD::ROTL:
 281   case ISD::ROTR:
 282   case ISD::BSWAP:
 283   case ISD::CTLZ:
 284   case ISD::CTTZ:
 285   case ISD::CTLZ_ZERO_UNDEF:
 286   case ISD::CTTZ_ZERO_UNDEF:
 287   case ISD::CTPOP:
 288   case ISD::SELECT:
 289   case ISD::VSELECT:
 290   case ISD::SELECT_CC:
 291   case ISD::SETCC:
 292   case ISD::ZERO_EXTEND:
 293   case ISD::ANY_EXTEND:
 294   case ISD::TRUNCATE:
 295   case ISD::SIGN_EXTEND:
 296   case ISD::FP_TO_SINT:
 297   case ISD::FP_TO_UINT:
 298   case ISD::FNEG:
 299   case ISD::FABS:
 300   case ISD::FMINNUM:
 301   case ISD::FMAXNUM:
 302   case ISD::FMINNAN:
 303   case ISD::FMAXNAN:
 304   case ISD::FCOPYSIGN:
 305   case ISD::FSQRT:
 306   case ISD::FSIN:
 307   case ISD::FCOS:
 308   case ISD::FPOWI:
 309   case ISD::FPOW:
 310   case ISD::FLOG:
 311   case ISD::FLOG2:
 312   case ISD::FLOG10:
 313   case ISD::FEXP:
 314   case ISD::FEXP2:
 315   case ISD::FCEIL:
 316   case ISD::FTRUNC:
 317   case ISD::FRINT:
 318   case ISD::FNEARBYINT:
 319   case ISD::FROUND:
 320   case ISD::FFLOOR:
 321   case ISD::FP_ROUND:
 322   case ISD::FP_EXTEND:
 323   case ISD::FMA:
 324   case ISD::SIGN_EXTEND_INREG:
 325   case ISD::ANY_EXTEND_VECTOR_INREG:
 326   case ISD::SIGN_EXTEND_VECTOR_INREG:
 327   case ISD::ZERO_EXTEND_VECTOR_INREG:
 328   case ISD::SMIN:
 329   case ISD::SMAX:
 330   case ISD::UMIN:
 331   case ISD::UMAX:
 332     QueryType = Node->getValueType(0);
 333     break;
 334   case ISD::FP_ROUND_INREG:
 335     QueryType = cast<VTSDNode>(Node->getOperand(1))->getVT();
 336     break;
 337   case ISD::SINT_TO_FP:
 338   case ISD::UINT_TO_FP:
 339     QueryType = Node->getOperand(0).getValueType();
 340     break;
 341   case ISD::MSCATTER:
 342     QueryType = cast<MaskedScatterSDNode>(Node)->getValue().getValueType();
 343     break;
 344   case ISD::MSTORE:
 345     QueryType = cast<MaskedStoreSDNode>(Node)->getValue().getValueType();
 346     break;
 347   }
 348
 349   switch (TLI.getOperationAction(Node->getOpcode(), QueryType)) {
 350   default: llvm_unreachable("This action is not supported yet!");
 351   case TargetLowering::Promote:
 352     Result = Promote(Op);
 353     Changed = true;
 354     break;
 355   case TargetLowering::Legal:
 356     break;
 357   case TargetLowering::Custom: {
 358     SDValue Tmp1 = TLI.LowerOperation(Op, DAG);
 359     if (Tmp1.getNode()) {
 360       Result = Tmp1;
 361       break;
 362     }
 363     // FALL THROUGH
 364   }
 365   case TargetLowering::Expand:
 366     Result = Expand(Op);
 367   }
 368
 369   // Make sure that the generated code is itself legal.
 370   if (Result != Op) {
 371     Result = LegalizeOp(Result);
 372     Changed = true;
 373   }
 374
 375   // Note that LegalizeOp may be reentered even from single-use nodes, which
 376   // means that we always must cache transformed nodes.
 377   AddLegalizedOperand(Op, Result);
 378   return Result;
 379 }
 380
 381 SDValue VectorLegalizer::Promote(SDValue Op) {
 382   // For a few operations there is a specific concept for promotion based on
 383   // the operand's type.
 384   switch (Op.getOpcode()) {
 385   case ISD::SINT_TO_FP:
 386   case ISD::UINT_TO_FP:
 387     // "Promote" the operation by extending the operand.
 388     return PromoteINT_TO_FP(Op);
 389   case ISD::FP_TO_UINT:
 390   case ISD::FP_TO_SINT:
 391     // Promote the operation by extending the operand.
 392     return PromoteFP_TO_INT(Op, Op->getOpcode() == ISD::FP_TO_SINT);
 393   }
 394
 395   // There are currently two cases of vector promotion:
 396   // 1) Bitcasting a vector of integers to a different type to a vector of the
 397   //    same overall length. For example, x86 promotes ISD::AND v2i32 to v1i64.
 398   // 2) Extending a vector of floats to a vector of the same number of larger
 399   //    floats. For example, AArch64 promotes ISD::FADD on v4f16 to v4f32.
 400   MVT VT = Op.getSimpleValueType();
 401   assert(Op.getNode()->getNumValues() == 1 &&
 402          "Can't promote a vector with multiple results!");
 403   MVT NVT = TLI.getTypeToPromoteTo(Op.getOpcode(), VT);
 404   SDLoc dl(Op);
 405   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 406
 407   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 408     if (Op.getOperand(j).getValueType().isVector())
 409       if (Op.getOperand(j)
 410               .getValueType()
 411               .getVectorElementType()
 412               .isFloatingPoint() &&
 413           NVT.isVector() && NVT.getVectorElementType().isFloatingPoint())
 414         Operands[j] = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Op.getOperand(j));
 415       else
 416         Operands[j] = DAG.getNode(ISD::BITCAST, dl, NVT, Op.getOperand(j));
 417     else
 418       Operands[j] = Op.getOperand(j);
 419   }
 420
 421   Op = DAG.getNode(Op.getOpcode(), dl, NVT, Operands, Op.getNode()->getFlags());
 422   if ((VT.isFloatingPoint() && NVT.isFloatingPoint()) ||
 423       (VT.isVector() && VT.getVectorElementType().isFloatingPoint() &&
 424        NVT.isVector() && NVT.getVectorElementType().isFloatingPoint()))
 425     return DAG.getNode(ISD::FP_ROUND, dl, VT, Op, DAG.getIntPtrConstant(0, dl));
 426   else
 427     return DAG.getNode(ISD::BITCAST, dl, VT, Op);
 428 }
 429
 430 SDValue VectorLegalizer::PromoteINT_TO_FP(SDValue Op) {
 431   // INT_TO_FP operations may require the input operand be promoted even
 432   // when the type is otherwise legal.
 433   EVT VT = Op.getOperand(0).getValueType();
 434   assert(Op.getNode()->getNumValues() == 1 &&
 435          "Can't promote a vector with multiple results!");
 436
 437   // Normal getTypeToPromoteTo() doesn't work here, as that will promote
 438   // by widening the vector w/ the same element width and twice the number
 439   // of elements. We want the other way around, the same number of elements,
 440   // each twice the width.
 441   //
 442   // Increase the bitwidth of the element to the next pow-of-two
 443   // (which is greater than 8 bits).
 444
 445   EVT NVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 446   assert(NVT.isSimple() && "Promoting to a non-simple vector type!");
 447   SDLoc dl(Op);
 448   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 449
 450   unsigned Opc = Op.getOpcode() == ISD::UINT_TO_FP ? ISD::ZERO_EXTEND :
 451     ISD::SIGN_EXTEND;
 452   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 453     if (Op.getOperand(j).getValueType().isVector())
 454       Operands[j] = DAG.getNode(Opc, dl, NVT, Op.getOperand(j));
 455     else
 456       Operands[j] = Op.getOperand(j);
 457   }
 458
 459   return DAG.getNode(Op.getOpcode(), dl, Op.getValueType(), Operands);
 460 }
 461
 462 // For FP_TO_INT we promote the result type to a vector type with wider
 463 // elements and then truncate the result.  This is different from the default
 464 // PromoteVector which uses bitcast to promote thus assumning that the
 465 // promoted vector type has the same overall size.
 466 SDValue VectorLegalizer::PromoteFP_TO_INT(SDValue Op, bool isSigned) {
 467   assert(Op.getNode()->getNumValues() == 1 &&
 468          "Can't promote a vector with multiple results!");
 469   EVT VT = Op.getValueType();
 470
 471   EVT NewVT;
 472   unsigned NewOpc;
 473   while (1) {
 474     NewVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 475     assert(NewVT.isSimple() && "Promoting to a non-simple vector type!");
 476     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewVT)) {
 477       NewOpc = ISD::FP_TO_SINT;
 478       break;
 479     }
 480     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewVT)) {
 481       NewOpc = ISD::FP_TO_UINT;
 482       break;
 483     }
 484   }
 485
 486   SDLoc loc(Op);
 487   SDValue promoted  = DAG.getNode(NewOpc, SDLoc(Op), NewVT, Op.getOperand(0));
 488   return DAG.getNode(ISD::TRUNCATE, SDLoc(Op), VT, promoted);
 489 }
 490
 491
 492 SDValue VectorLegalizer::ExpandLoad(SDValue Op) {
 493   SDLoc dl(Op);
 494   LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 495   SDValue Chain = LD->getChain();
 496   SDValue BasePTR = LD->getBasePtr();
 497   EVT SrcVT = LD->getMemoryVT();
 498   ISD::LoadExtType ExtType = LD->getExtensionType();
 499
 500   SmallVector<SDValue, 8> Vals;
 501   SmallVector<SDValue, 8> LoadChains;
 502   unsigned NumElem = SrcVT.getVectorNumElements();
 503
 504   EVT SrcEltVT = SrcVT.getScalarType();
 505   EVT DstEltVT = Op.getNode()->getValueType(0).getScalarType();
 506
 507   if (SrcVT.getVectorNumElements() > 1 && !SrcEltVT.isByteSized()) {
 508     // When elements in a vector is not byte-addressable, we cannot directly
 509     // load each element by advancing pointer, which could only address bytes.
 510     // Instead, we load all significant words, mask bits off, and concatenate
 511     // them to form each element. Finally, they are extended to destination
 512     // scalar type to build the destination vector.
 513     EVT WideVT = TLI.getPointerTy(DAG.getDataLayout());
 514
 515     assert(WideVT.isRound() &&
 516            "Could not handle the sophisticated case when the widest integer is"
 517            " not power of 2.");
 518     assert(WideVT.bitsGE(SrcEltVT) &&
 519            "Type is not legalized?");
 520
 521     unsigned WideBytes = WideVT.getStoreSize();
 522     unsigned Offset = 0;
 523     unsigned RemainingBytes = SrcVT.getStoreSize();
 524     SmallVector<SDValue, 8> LoadVals;
 525
 526     while (RemainingBytes > 0) {
 527       SDValue ScalarLoad;
 528       unsigned LoadBytes = WideBytes;
 529
 530       if (RemainingBytes >= LoadBytes) {
 531         ScalarLoad = DAG.getLoad(WideVT, dl, Chain, BasePTR,
 532                                  LD->getPointerInfo().getWithOffset(Offset),
 533                                  LD->isVolatile(), LD->isNonTemporal(),
 534                                  LD->isInvariant(),
 535                                  MinAlign(LD->getAlignment(), Offset),
 536                                  LD->getAAInfo());
 537       } else {
 538         EVT LoadVT = WideVT;
 539         while (RemainingBytes < LoadBytes) {
 540           LoadBytes >>= 1; // Reduce the load size by half.
 541           LoadVT = EVT::getIntegerVT(*DAG.getContext(), LoadBytes << 3);
 542         }
 543         ScalarLoad = DAG.getExtLoad(ISD::EXTLOAD, dl, WideVT, Chain, BasePTR,
 544                                     LD->getPointerInfo().getWithOffset(Offset),
 545                                     LoadVT, LD->isVolatile(),
 546                                     LD->isNonTemporal(), LD->isInvariant(),
 547                                     MinAlign(LD->getAlignment(), Offset),
 548                                     LD->getAAInfo());
 549       }
 550
 551       RemainingBytes -= LoadBytes;
 552       Offset += LoadBytes;
 553       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 554                             DAG.getConstant(LoadBytes, dl,
 555                                             BasePTR.getValueType()));
 556
 557       LoadVals.push_back(ScalarLoad.getValue(0));
 558       LoadChains.push_back(ScalarLoad.getValue(1));
 559     }
 560
 561     // Extract bits, pack and extend/trunc them into destination type.
 562     unsigned SrcEltBits = SrcEltVT.getSizeInBits();
 563     SDValue SrcEltBitMask = DAG.getConstant((1U << SrcEltBits) - 1, dl, WideVT);
 564
 565     unsigned BitOffset = 0;
 566     unsigned WideIdx = 0;
 567     unsigned WideBits = WideVT.getSizeInBits();
 568
 569     for (unsigned Idx = 0; Idx != NumElem; ++Idx) {
 570       SDValue Lo, Hi, ShAmt;
 571
 572       if (BitOffset < WideBits) {
 573         ShAmt = DAG.getConstant(
 574             BitOffset, dl, TLI.getShiftAmountTy(WideVT, DAG.getDataLayout()));
 575         Lo = DAG.getNode(ISD::SRL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 576         Lo = DAG.getNode(ISD::AND, dl, WideVT, Lo, SrcEltBitMask);
 577       }
 578
 579       BitOffset += SrcEltBits;
 580       if (BitOffset >= WideBits) {
 581         WideIdx++;
 582         BitOffset -= WideBits;
 583         if (BitOffset > 0) {
 584           ShAmt = DAG.getConstant(
 585               SrcEltBits - BitOffset, dl,
 586               TLI.getShiftAmountTy(WideVT, DAG.getDataLayout()));
 587           Hi = DAG.getNode(ISD::SHL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 588           Hi = DAG.getNode(ISD::AND, dl, WideVT, Hi, SrcEltBitMask);
 589         }
 590       }
 591
 592       if (Hi.getNode())
 593         Lo = DAG.getNode(ISD::OR, dl, WideVT, Lo, Hi);
 594
 595       switch (ExtType) {
 596       default: llvm_unreachable("Unknown extended-load op!");
 597       case ISD::EXTLOAD:
 598         Lo = DAG.getAnyExtOrTrunc(Lo, dl, DstEltVT);
 599         break;
 600       case ISD::ZEXTLOAD:
 601         Lo = DAG.getZExtOrTrunc(Lo, dl, DstEltVT);
 602         break;
 603       case ISD::SEXTLOAD:
 604         ShAmt =
 605             DAG.getConstant(WideBits - SrcEltBits, dl,
 606                             TLI.getShiftAmountTy(WideVT, DAG.getDataLayout()));
 607         Lo = DAG.getNode(ISD::SHL, dl, WideVT, Lo, ShAmt);
 608         Lo = DAG.getNode(ISD::SRA, dl, WideVT, Lo, ShAmt);
 609         Lo = DAG.getSExtOrTrunc(Lo, dl, DstEltVT);
 610         break;
 611       }
 612       Vals.push_back(Lo);
 613     }
 614   } else {
 615     unsigned Stride = SrcVT.getScalarType().getSizeInBits()/8;
 616
 617     for (unsigned Idx=0; Idx<NumElem; Idx++) {
 618       SDValue ScalarLoad = DAG.getExtLoad(ExtType, dl,
 619                 Op.getNode()->getValueType(0).getScalarType(),
 620                 Chain, BasePTR, LD->getPointerInfo().getWithOffset(Idx * Stride),
 621                 SrcVT.getScalarType(),
 622                 LD->isVolatile(), LD->isNonTemporal(), LD->isInvariant(),
 623                 MinAlign(LD->getAlignment(), Idx * Stride), LD->getAAInfo());
 624
 625       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 626                          DAG.getConstant(Stride, dl, BasePTR.getValueType()));
 627
 628       Vals.push_back(ScalarLoad.getValue(0));
 629       LoadChains.push_back(ScalarLoad.getValue(1));
 630     }
 631   }
 632
 633   SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, LoadChains);
 634   SDValue Value = DAG.getNode(ISD::BUILD_VECTOR, dl,
 635                               Op.getNode()->getValueType(0), Vals);
 636
 637   AddLegalizedOperand(Op.getValue(0), Value);
 638   AddLegalizedOperand(Op.getValue(1), NewChain);
 639
 640   return (Op.getResNo() ? NewChain : Value);
 641 }
 642
 643 SDValue VectorLegalizer::ExpandStore(SDValue Op) {
 644   SDLoc dl(Op);
 645   StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 646   SDValue Chain = ST->getChain();
 647   SDValue BasePTR = ST->getBasePtr();
 648   SDValue Value = ST->getValue();
 649   EVT StVT = ST->getMemoryVT();
 650
 651   unsigned Alignment = ST->getAlignment();
 652   bool isVolatile = ST->isVolatile();
 653   bool isNonTemporal = ST->isNonTemporal();
 654   AAMDNodes AAInfo = ST->getAAInfo();
 655
 656   unsigned NumElem = StVT.getVectorNumElements();
 657   // The type of the data we want to save
 658   EVT RegVT = Value.getValueType();
 659   EVT RegSclVT = RegVT.getScalarType();
 660   // The type of data as saved in memory.
 661   EVT MemSclVT = StVT.getScalarType();
 662
 663   // Cast floats into integers
 664   unsigned ScalarSize = MemSclVT.getSizeInBits();
 665
 666   // Round odd types to the next pow of two.
 667   if (!isPowerOf2_32(ScalarSize))
 668     ScalarSize = NextPowerOf2(ScalarSize);
 669
 670   // Store Stride in bytes
 671   unsigned Stride = ScalarSize/8;
 672   // Extract each of the elements from the original vector
 673   // and save them into memory individually.
 674   SmallVector<SDValue, 8> Stores;
 675   for (unsigned Idx = 0; Idx < NumElem; Idx++) {
 676     SDValue Ex = DAG.getNode(
 677         ISD::EXTRACT_VECTOR_ELT, dl, RegSclVT, Value,
 678         DAG.getConstant(Idx, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
 679
 680     // This scalar TruncStore may be illegal, but we legalize it later.
 681     SDValue Store = DAG.getTruncStore(Chain, dl, Ex, BasePTR,
 682                ST->getPointerInfo().getWithOffset(Idx*Stride), MemSclVT,
 683                isVolatile, isNonTemporal, MinAlign(Alignment, Idx*Stride),
 684                AAInfo);
 685
 686     BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 687                           DAG.getConstant(Stride, dl, BasePTR.getValueType()));
 688
 689     Stores.push_back(Store);
 690   }
 691   SDValue TF =  DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 692   AddLegalizedOperand(Op, TF);
 693   return TF;
 694 }
 695
 696 SDValue VectorLegalizer::Expand(SDValue Op) {
 697   switch (Op->getOpcode()) {
 698   case ISD::SIGN_EXTEND_INREG:
 699     return ExpandSEXTINREG(Op);
 700   case ISD::ANY_EXTEND_VECTOR_INREG:
 701     return ExpandANY_EXTEND_VECTOR_INREG(Op);
 702   case ISD::SIGN_EXTEND_VECTOR_INREG:
 703     return ExpandSIGN_EXTEND_VECTOR_INREG(Op);
 704   case ISD::ZERO_EXTEND_VECTOR_INREG:
 705     return ExpandZERO_EXTEND_VECTOR_INREG(Op);
 706   case ISD::BSWAP:
 707     return ExpandBSWAP(Op);
 708   case ISD::VSELECT:
 709     return ExpandVSELECT(Op);
 710   case ISD::SELECT:
 711     return ExpandSELECT(Op);
 712   case ISD::UINT_TO_FP:
 713     return ExpandUINT_TO_FLOAT(Op);
 714   case ISD::FNEG:
 715     return ExpandFNEG(Op);
 716   case ISD::SETCC:
 717     return UnrollVSETCC(Op);
 718   default:
 719     return DAG.UnrollVectorOp(Op.getNode());
 720   }
 721 }
 722
 723 SDValue VectorLegalizer::ExpandSELECT(SDValue Op) {
 724   // Lower a select instruction where the condition is a scalar and the
 725   // operands are vectors. Lower this select to VSELECT and implement it
 726   // using XOR AND OR. The selector bit is broadcasted.
 727   EVT VT = Op.getValueType();
 728   SDLoc DL(Op);
 729
 730   SDValue Mask = Op.getOperand(0);
 731   SDValue Op1 = Op.getOperand(1);
 732   SDValue Op2 = Op.getOperand(2);
 733
 734   assert(VT.isVector() && !Mask.getValueType().isVector()
 735          && Op1.getValueType() == Op2.getValueType() && "Invalid type");
 736
 737   unsigned NumElem = VT.getVectorNumElements();
 738
 739   // If we can't even use the basic vector operations of
 740   // AND,OR,XOR, we will have to scalarize the op.
 741   // Notice that the operation may be 'promoted' which means that it is
 742   // 'bitcasted' to another type which is handled.
 743   // Also, we need to be able to construct a splat vector using BUILD_VECTOR.
 744   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 745       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 746       TLI.getOperationAction(ISD::OR,  VT) == TargetLowering::Expand ||
 747       TLI.getOperationAction(ISD::BUILD_VECTOR,  VT) == TargetLowering::Expand)
 748     return DAG.UnrollVectorOp(Op.getNode());
 749
 750   // Generate a mask operand.
 751   EVT MaskTy = VT.changeVectorElementTypeToInteger();
 752
 753   // What is the size of each element in the vector mask.
 754   EVT BitTy = MaskTy.getScalarType();
 755
 756   Mask = DAG.getSelect(DL, BitTy, Mask,
 757           DAG.getConstant(APInt::getAllOnesValue(BitTy.getSizeInBits()), DL,
 758                           BitTy),
 759           DAG.getConstant(0, DL, BitTy));
 760
 761   // Broadcast the mask so that the entire vector is all-one or all zero.
 762   SmallVector<SDValue, 8> Ops(NumElem, Mask);
 763   Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskTy, Ops);
 764
 765   // Bitcast the operands to be the same type as the mask.
 766   // This is needed when we select between FP types because
 767   // the mask is a vector of integers.
 768   Op1 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op1);
 769   Op2 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op2);
 770
 771   SDValue AllOnes = DAG.getConstant(
 772             APInt::getAllOnesValue(BitTy.getSizeInBits()), DL, MaskTy);
 773   SDValue NotMask = DAG.getNode(ISD::XOR, DL, MaskTy, Mask, AllOnes);
 774
 775   Op1 = DAG.getNode(ISD::AND, DL, MaskTy, Op1, Mask);
 776   Op2 = DAG.getNode(ISD::AND, DL, MaskTy, Op2, NotMask);
 777   SDValue Val = DAG.getNode(ISD::OR, DL, MaskTy, Op1, Op2);
 778   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 779 }
 780
 781 SDValue VectorLegalizer::ExpandSEXTINREG(SDValue Op) {
 782   EVT VT = Op.getValueType();
 783
 784   // Make sure that the SRA and SHL instructions are available.
 785   if (TLI.getOperationAction(ISD::SRA, VT) == TargetLowering::Expand ||
 786       TLI.getOperationAction(ISD::SHL, VT) == TargetLowering::Expand)
 787     return DAG.UnrollVectorOp(Op.getNode());
 788
 789   SDLoc DL(Op);
 790   EVT OrigTy = cast<VTSDNode>(Op->getOperand(1))->getVT();
 791
 792   unsigned BW = VT.getScalarType().getSizeInBits();
 793   unsigned OrigBW = OrigTy.getScalarType().getSizeInBits();
 794   SDValue ShiftSz = DAG.getConstant(BW - OrigBW, DL, VT);
 795
 796   Op = Op.getOperand(0);
 797   Op =   DAG.getNode(ISD::SHL, DL, VT, Op, ShiftSz);
 798   return DAG.getNode(ISD::SRA, DL, VT, Op, ShiftSz);
 799 }
 800
 801 // Generically expand a vector anyext in register to a shuffle of the relevant
 802 // lanes into the appropriate locations, with other lanes left undef.
 803 SDValue VectorLegalizer::ExpandANY_EXTEND_VECTOR_INREG(SDValue Op) {
 804   SDLoc DL(Op);
 805   EVT VT = Op.getValueType();
 806   int NumElements = VT.getVectorNumElements();
 807   SDValue Src = Op.getOperand(0);
 808   EVT SrcVT = Src.getValueType();
 809   int NumSrcElements = SrcVT.getVectorNumElements();
 810
 811   // Build a base mask of undef shuffles.
 812   SmallVector<int, 16> ShuffleMask;
 813   ShuffleMask.resize(NumSrcElements, -1);
 814
 815   // Place the extended lanes into the correct locations.
 816   int ExtLaneScale = NumSrcElements / NumElements;
 817   int EndianOffset = DAG.getDataLayout().isBigEndian() ? ExtLaneScale - 1 : 0;
 818   for (int i = 0; i < NumElements; ++i)
 819     ShuffleMask[i * ExtLaneScale + EndianOffset] = i;
 820
 821   return DAG.getNode(
 822       ISD::BITCAST, DL, VT,
 823       DAG.getVectorShuffle(SrcVT, DL, Src, DAG.getUNDEF(SrcVT), ShuffleMask));
 824 }
 825
 826 SDValue VectorLegalizer::ExpandSIGN_EXTEND_VECTOR_INREG(SDValue Op) {
 827   SDLoc DL(Op);
 828   EVT VT = Op.getValueType();
 829   SDValue Src = Op.getOperand(0);
 830   EVT SrcVT = Src.getValueType();
 831
 832   // First build an any-extend node which can be legalized above when we
 833   // recurse through it.
 834   Op = DAG.getAnyExtendVectorInReg(Src, DL, VT);
 835
 836   // Now we need sign extend. Do this by shifting the elements. Even if these
 837   // aren't legal operations, they have a better chance of being legalized
 838   // without full scalarization than the sign extension does.
 839   unsigned EltWidth = VT.getVectorElementType().getSizeInBits();
 840   unsigned SrcEltWidth = SrcVT.getVectorElementType().getSizeInBits();
 841   SDValue ShiftAmount = DAG.getConstant(EltWidth - SrcEltWidth, DL, VT);
 842   return DAG.getNode(ISD::SRA, DL, VT,
 843                      DAG.getNode(ISD::SHL, DL, VT, Op, ShiftAmount),
 844                      ShiftAmount);
 845 }
 846
 847 // Generically expand a vector zext in register to a shuffle of the relevant
 848 // lanes into the appropriate locations, a blend of zero into the high bits,
 849 // and a bitcast to the wider element type.
 850 SDValue VectorLegalizer::ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op) {
 851   SDLoc DL(Op);
 852   EVT VT = Op.getValueType();
 853   int NumElements = VT.getVectorNumElements();
 854   SDValue Src = Op.getOperand(0);
 855   EVT SrcVT = Src.getValueType();
 856   int NumSrcElements = SrcVT.getVectorNumElements();
 857
 858   // Build up a zero vector to blend into this one.
 859   EVT SrcScalarVT = SrcVT.getScalarType();
 860   SDValue ScalarZero = DAG.getTargetConstant(0, DL, SrcScalarVT);
 861   SmallVector<SDValue, 4> BuildVectorOperands(NumSrcElements, ScalarZero);
 862   SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, DL, SrcVT, BuildVectorOperands);
 863
 864   // Shuffle the incoming lanes into the correct position, and pull all other
 865   // lanes from the zero vector.
 866   SmallVector<int, 16> ShuffleMask;
 867   ShuffleMask.reserve(NumSrcElements);
 868   for (int i = 0; i < NumSrcElements; ++i)
 869     ShuffleMask.push_back(i);
 870
 871   int ExtLaneScale = NumSrcElements / NumElements;
 872   int EndianOffset = DAG.getDataLayout().isBigEndian() ? ExtLaneScale - 1 : 0;
 873   for (int i = 0; i < NumElements; ++i)
 874     ShuffleMask[i * ExtLaneScale + EndianOffset] = NumSrcElements + i;
 875
 876   return DAG.getNode(ISD::BITCAST, DL, VT,
 877                      DAG.getVectorShuffle(SrcVT, DL, Zero, Src, ShuffleMask));
 878 }
 879
 880 SDValue VectorLegalizer::ExpandBSWAP(SDValue Op) {
 881   EVT VT = Op.getValueType();
 882
 883   // Generate a byte wise shuffle mask for the BSWAP.
 884   SmallVector<int, 16> ShuffleMask;
 885   int ScalarSizeInBytes = VT.getScalarSizeInBits() / 8;
 886   for (int I = 0, E = VT.getVectorNumElements(); I != E; ++I)
 887     for (int J = ScalarSizeInBytes - 1; J >= 0; --J)
 888       ShuffleMask.push_back((I * ScalarSizeInBytes) + J);
 889
 890   EVT ByteVT = EVT::getVectorVT(*DAG.getContext(), MVT::i8, ShuffleMask.size());
 891
 892   // Only emit a shuffle if the mask is legal.
 893   if (!TLI.isShuffleMaskLegal(ShuffleMask, ByteVT))
 894     return DAG.UnrollVectorOp(Op.getNode());
 895
 896   SDLoc DL(Op);
 897   Op = DAG.getNode(ISD::BITCAST, DL, ByteVT, Op.getOperand(0));
 898   Op = DAG.getVectorShuffle(ByteVT, DL, Op, DAG.getUNDEF(ByteVT),
 899                             ShuffleMask.data());
 900   return DAG.getNode(ISD::BITCAST, DL, VT, Op);
 901 }
 902
 903 SDValue VectorLegalizer::ExpandVSELECT(SDValue Op) {
 904   // Implement VSELECT in terms of XOR, AND, OR
 905   // on platforms which do not support blend natively.
 906   SDLoc DL(Op);
 907
 908   SDValue Mask = Op.getOperand(0);
 909   SDValue Op1 = Op.getOperand(1);
 910   SDValue Op2 = Op.getOperand(2);
 911
 912   EVT VT = Mask.getValueType();
 913
 914   // If we can't even use the basic vector operations of
 915   // AND,OR,XOR, we will have to scalarize the op.
 916   // Notice that the operation may be 'promoted' which means that it is
 917   // 'bitcasted' to another type which is handled.
 918   // This operation also isn't safe with AND, OR, XOR when the boolean
 919   // type is 0/1 as we need an all ones vector constant to mask with.
 920   // FIXME: Sign extend 1 to all ones if thats legal on the target.
 921   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 922       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 923       TLI.getOperationAction(ISD::OR, VT) == TargetLowering::Expand ||
 924       TLI.getBooleanContents(Op1.getValueType()) !=
 925           TargetLowering::ZeroOrNegativeOneBooleanContent)
 926     return DAG.UnrollVectorOp(Op.getNode());
 927
 928   // If the mask and the type are different sizes, unroll the vector op. This
 929   // can occur when getSetCCResultType returns something that is different in
 930   // size from the operand types. For example, v4i8 = select v4i32, v4i8, v4i8.
 931   if (VT.getSizeInBits() != Op1.getValueType().getSizeInBits())
 932     return DAG.UnrollVectorOp(Op.getNode());
 933
 934   // Bitcast the operands to be the same type as the mask.
 935   // This is needed when we select between FP types because
 936   // the mask is a vector of integers.
 937   Op1 = DAG.getNode(ISD::BITCAST, DL, VT, Op1);
 938   Op2 = DAG.getNode(ISD::BITCAST, DL, VT, Op2);
 939
 940   SDValue AllOnes = DAG.getConstant(
 941     APInt::getAllOnesValue(VT.getScalarType().getSizeInBits()), DL, VT);
 942   SDValue NotMask = DAG.getNode(ISD::XOR, DL, VT, Mask, AllOnes);
 943
 944   Op1 = DAG.getNode(ISD::AND, DL, VT, Op1, Mask);
 945   Op2 = DAG.getNode(ISD::AND, DL, VT, Op2, NotMask);
 946   SDValue Val = DAG.getNode(ISD::OR, DL, VT, Op1, Op2);
 947   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 948 }
 949
 950 SDValue VectorLegalizer::ExpandUINT_TO_FLOAT(SDValue Op) {
 951   EVT VT = Op.getOperand(0).getValueType();
 952   SDLoc DL(Op);
 953
 954   // Make sure that the SINT_TO_FP and SRL instructions are available.
 955   if (TLI.getOperationAction(ISD::SINT_TO_FP, VT) == TargetLowering::Expand ||
 956       TLI.getOperationAction(ISD::SRL,        VT) == TargetLowering::Expand)
 957     return DAG.UnrollVectorOp(Op.getNode());
 958
 959  EVT SVT = VT.getScalarType();
 960   assert((SVT.getSizeInBits() == 64 || SVT.getSizeInBits() == 32) &&
 961       "Elements in vector-UINT_TO_FP must be 32 or 64 bits wide");
 962
 963   unsigned BW = SVT.getSizeInBits();
 964   SDValue HalfWord = DAG.getConstant(BW/2, DL, VT);
 965
 966   // Constants to clear the upper part of the word.
 967   // Notice that we can also use SHL+SHR, but using a constant is slightly
 968   // faster on x86.
 969   uint64_t HWMask = (SVT.getSizeInBits()==64)?0x00000000FFFFFFFF:0x0000FFFF;
 970   SDValue HalfWordMask = DAG.getConstant(HWMask, DL, VT);
 971
 972   // Two to the power of half-word-size.
 973   SDValue TWOHW = DAG.getConstantFP(1 << (BW/2), DL, Op.getValueType());
 974
 975   // Clear upper part of LO, lower HI
 976   SDValue HI = DAG.getNode(ISD::SRL, DL, VT, Op.getOperand(0), HalfWord);
 977   SDValue LO = DAG.getNode(ISD::AND, DL, VT, Op.getOperand(0), HalfWordMask);
 978
 979   // Convert hi and lo to floats
 980   // Convert the hi part back to the upper values
 981   // TODO: Can any fast-math-flags be set on these nodes?
 982   SDValue fHI = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), HI);
 983           fHI = DAG.getNode(ISD::FMUL, DL, Op.getValueType(), fHI, TWOHW);
 984   SDValue fLO = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), LO);
 985
 986   // Add the two halves
 987   return DAG.getNode(ISD::FADD, DL, Op.getValueType(), fHI, fLO);
 988 }
 989
 990
 991 SDValue VectorLegalizer::ExpandFNEG(SDValue Op) {
 992   if (TLI.isOperationLegalOrCustom(ISD::FSUB, Op.getValueType())) {
 993     SDLoc DL(Op);
 994     SDValue Zero = DAG.getConstantFP(-0.0, DL, Op.getValueType());
 995     // TODO: If FNEG had fast-math-flags, they'd get propagated to this FSUB.
 996     return DAG.getNode(ISD::FSUB, DL, Op.getValueType(),
 997                        Zero, Op.getOperand(0));
 998   }
 999   return DAG.UnrollVectorOp(Op.getNode());
1000 }
1001
1002 SDValue VectorLegalizer::UnrollVSETCC(SDValue Op) {
1003   EVT VT = Op.getValueType();
1004   unsigned NumElems = VT.getVectorNumElements();
1005   EVT EltVT = VT.getVectorElementType();
1006   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1), CC = Op.getOperand(2);
1007   EVT TmpEltVT = LHS.getValueType().getVectorElementType();
1008   SDLoc dl(Op);
1009   SmallVector<SDValue, 8> Ops(NumElems);
1010   for (unsigned i = 0; i < NumElems; ++i) {
1011     SDValue LHSElem = DAG.getNode(
1012         ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, LHS,
1013         DAG.getConstant(i, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
1014     SDValue RHSElem = DAG.getNode(
1015         ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, RHS,
1016         DAG.getConstant(i, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
1017     Ops[i] = DAG.getNode(ISD::SETCC, dl,
1018                          TLI.getSetCCResultType(DAG.getDataLayout(),
1019                                                 *DAG.getContext(), TmpEltVT),
1020                          LHSElem, RHSElem, CC);
1021     Ops[i] = DAG.getSelect(dl, EltVT, Ops[i],
1022                            DAG.getConstant(APInt::getAllOnesValue
1023                                            (EltVT.getSizeInBits()), dl, EltVT),
1024                            DAG.getConstant(0, dl, EltVT));
1025   }
1026   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
1027 }
1028
1029 }
1030
1031 bool SelectionDAG::LegalizeVectors() {
1032   return VectorLegalizer(*this).Run();
1033 }