lib/CodeGen/SelectionDAG/LegalizeVectorOps.cpp

   1 //===-- LegalizeVectorOps.cpp - Implement SelectionDAG::LegalizeVectors ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::LegalizeVectors method.
  11 //
  12 // The vector legalizer looks for vector operations which might need to be
  13 // scalarized and legalizes them. This is a separate step from Legalize because
  14 // scalarizing can introduce illegal types.  For example, suppose we have an
  15 // ISD::SDIV of type v2i64 on x86-32.  The type is legal (for example, addition
  16 // on a v2i64 is legal), but ISD::SDIV isn't legal, so we have to unroll the
  17 // operation, which introduces nodes with the illegal type i64 which must be
  18 // expanded.  Similarly, suppose we have an ISD::SRA of type v16i8 on PowerPC;
  19 // the operation must be unrolled, which introduces nodes with the illegal
  20 // type i8 which must be promoted.
  21 //
  22 // This does not legalize vector manipulations like ISD::BUILD_VECTOR,
  23 // or operations that happen to take a vector which are custom-lowered;
  24 // the legalization for such operations never produces nodes
  25 // with illegal types, so it's okay to put off legalizing them until
  26 // SelectionDAG::Legalize runs.
  27 //
  28 //===----------------------------------------------------------------------===//
  29
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/Target/TargetLowering.h"
  32 using namespace llvm;
  33
  34 namespace {
  35 class VectorLegalizer {
  36   SelectionDAG& DAG;
  37   const TargetLowering &TLI;
  38   bool Changed; // Keep track of whether anything changed
  39
  40   /// For nodes that are of legal width, and that have more than one use, this
  41   /// map indicates what regularized operand to use.  This allows us to avoid
  42   /// legalizing the same thing more than once.
  43   SmallDenseMap<SDValue, SDValue, 64> LegalizedNodes;
  44
  45   /// \brief Adds a node to the translation cache.
  46   void AddLegalizedOperand(SDValue From, SDValue To) {
  47     LegalizedNodes.insert(std::make_pair(From, To));
  48     // If someone requests legalization of the new node, return itself.
  49     if (From != To)
  50       LegalizedNodes.insert(std::make_pair(To, To));
  51   }
  52
  53   /// \brief Legalizes the given node.
  54   SDValue LegalizeOp(SDValue Op);
  55
  56   /// \brief Assuming the node is legal, "legalize" the results.
  57   SDValue TranslateLegalizeResults(SDValue Op, SDValue Result);
  58
  59   /// \brief Implements unrolling a VSETCC.
  60   SDValue UnrollVSETCC(SDValue Op);
  61
  62   /// \brief Implement expand-based legalization of vector operations.
  63   ///
  64   /// This is just a high-level routine to dispatch to specific code paths for
  65   /// operations to legalize them.
  66   SDValue Expand(SDValue Op);
  67
  68   /// \brief Implements expansion for FNEG; falls back to UnrollVectorOp if
  69   /// FSUB isn't legal.
  70   ///
  71   /// Implements expansion for UINT_TO_FLOAT; falls back to UnrollVectorOp if
  72   /// SINT_TO_FLOAT and SHR on vectors isn't legal.
  73   SDValue ExpandUINT_TO_FLOAT(SDValue Op);
  74
  75   /// \brief Implement expansion for SIGN_EXTEND_INREG using SRL and SRA.
  76   SDValue ExpandSEXTINREG(SDValue Op);
  77
  78   /// \brief Implement expansion for ANY_EXTEND_VECTOR_INREG.
  79   ///
  80   /// Shuffles the low lanes of the operand into place and bitcasts to the proper
  81   /// type. The contents of the bits in the extended part of each element are
  82   /// undef.
  83   SDValue ExpandANY_EXTEND_VECTOR_INREG(SDValue Op);
  84
  85   /// \brief Implement expansion for SIGN_EXTEND_VECTOR_INREG.
  86   ///
  87   /// Shuffles the low lanes of the operand into place, bitcasts to the proper
  88   /// type, then shifts left and arithmetic shifts right to introduce a sign
  89   /// extension.
  90   SDValue ExpandSIGN_EXTEND_VECTOR_INREG(SDValue Op);
  91
  92   /// \brief Implement expansion for ZERO_EXTEND_VECTOR_INREG.
  93   ///
  94   /// Shuffles the low lanes of the operand into place and blends zeros into
  95   /// the remaining lanes, finally bitcasting to the proper type.
  96   SDValue ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op);
  97
  98   /// \brief Expand bswap of vectors into a shuffle if legal.
  99   SDValue ExpandBSWAP(SDValue Op);
 100
 101   /// \brief Implement vselect in terms of XOR, AND, OR when blend is not
 102   /// supported by the target.
 103   SDValue ExpandVSELECT(SDValue Op);
 104   SDValue ExpandSELECT(SDValue Op);
 105   SDValue ExpandLoad(SDValue Op);
 106   SDValue ExpandStore(SDValue Op);
 107   SDValue ExpandFNEG(SDValue Op);
 108
 109   /// \brief Implements vector promotion.
 110   ///
 111   /// This is essentially just bitcasting the operands to a different type and
 112   /// bitcasting the result back to the original type.
 113   SDValue Promote(SDValue Op);
 114
 115   /// \brief Implements [SU]INT_TO_FP vector promotion.
 116   ///
 117   /// This is a [zs]ext of the input operand to the next size up.
 118   SDValue PromoteINT_TO_FP(SDValue Op);
 119
 120   /// \brief Implements FP_TO_[SU]INT vector promotion of the result type.
 121   ///
 122   /// It is promoted to the next size up integer type.  The result is then
 123   /// truncated back to the original type.
 124   SDValue PromoteFP_TO_INT(SDValue Op, bool isSigned);
 125
 126 public:
 127   /// \brief Begin legalizer the vector operations in the DAG.
 128   bool Run();
 129   VectorLegalizer(SelectionDAG& dag) :
 130       DAG(dag), TLI(dag.getTargetLoweringInfo()), Changed(false) {}
 131 };
 132
 133 bool VectorLegalizer::Run() {
 134   // Before we start legalizing vector nodes, check if there are any vectors.
 135   bool HasVectors = false;
 136   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 137        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I) {
 138     // Check if the values of the nodes contain vectors. We don't need to check
 139     // the operands because we are going to check their values at some point.
 140     for (SDNode::value_iterator J = I->value_begin(), E = I->value_end();
 141          J != E; ++J)
 142       HasVectors |= J->isVector();
 143
 144     // If we found a vector node we can start the legalization.
 145     if (HasVectors)
 146       break;
 147   }
 148
 149   // If this basic block has no vectors then no need to legalize vectors.
 150   if (!HasVectors)
 151     return false;
 152
 153   // The legalize process is inherently a bottom-up recursive process (users
 154   // legalize their uses before themselves).  Given infinite stack space, we
 155   // could just start legalizing on the root and traverse the whole graph.  In
 156   // practice however, this causes us to run out of stack space on large basic
 157   // blocks.  To avoid this problem, compute an ordering of the nodes where each
 158   // node is only legalized after all of its operands are legalized.
 159   DAG.AssignTopologicalOrder();
 160   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 161        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I)
 162     LegalizeOp(SDValue(I, 0));
 163
 164   // Finally, it's possible the root changed.  Get the new root.
 165   SDValue OldRoot = DAG.getRoot();
 166   assert(LegalizedNodes.count(OldRoot) && "Root didn't get legalized?");
 167   DAG.setRoot(LegalizedNodes[OldRoot]);
 168
 169   LegalizedNodes.clear();
 170
 171   // Remove dead nodes now.
 172   DAG.RemoveDeadNodes();
 173
 174   return Changed;
 175 }
 176
 177 SDValue VectorLegalizer::TranslateLegalizeResults(SDValue Op, SDValue Result) {
 178   // Generic legalization: just pass the operand through.
 179   for (unsigned i = 0, e = Op.getNode()->getNumValues(); i != e; ++i)
 180     AddLegalizedOperand(Op.getValue(i), Result.getValue(i));
 181   return Result.getValue(Op.getResNo());
 182 }
 183
 184 SDValue VectorLegalizer::LegalizeOp(SDValue Op) {
 185   // Note that LegalizeOp may be reentered even from single-use nodes, which
 186   // means that we always must cache transformed nodes.
 187   DenseMap<SDValue, SDValue>::iterator I = LegalizedNodes.find(Op);
 188   if (I != LegalizedNodes.end()) return I->second;
 189
 190   SDNode* Node = Op.getNode();
 191
 192   // Legalize the operands
 193   SmallVector<SDValue, 8> Ops;
 194   for (const SDValue &Op : Node->op_values())
 195     Ops.push_back(LegalizeOp(Op));
 196
 197   SDValue Result = SDValue(DAG.UpdateNodeOperands(Op.getNode(), Ops), 0);
 198
 199   bool HasVectorValue = false;
 200   if (Op.getOpcode() == ISD::LOAD) {
 201     LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 202     ISD::LoadExtType ExtType = LD->getExtensionType();
 203     if (LD->getMemoryVT().isVector() && ExtType != ISD::NON_EXTLOAD)
 204       switch (TLI.getLoadExtAction(LD->getExtensionType(), LD->getValueType(0),
 205                                    LD->getMemoryVT())) {
 206       default: llvm_unreachable("This action is not supported yet!");
 207       case TargetLowering::Legal:
 208         return TranslateLegalizeResults(Op, Result);
 209       case TargetLowering::Custom:
 210         if (SDValue Lowered = TLI.LowerOperation(Result, DAG)) {
 211           if (Lowered == Result)
 212             return TranslateLegalizeResults(Op, Lowered);
 213           Changed = true;
 214           if (Lowered->getNumValues() != Op->getNumValues()) {
 215             // This expanded to something other than the load. Assume the
 216             // lowering code took care of any chain values, and just handle the
 217             // returned value.
 218             assert(Result.getValue(1).use_empty() &&
 219                    "There are still live users of the old chain!");
 220             return LegalizeOp(Lowered);
 221           } else {
 222             return TranslateLegalizeResults(Op, Lowered);
 223           }
 224         }
 225       case TargetLowering::Expand:
 226         Changed = true;
 227         return LegalizeOp(ExpandLoad(Op));
 228       }
 229   } else if (Op.getOpcode() == ISD::STORE) {
 230     StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 231     EVT StVT = ST->getMemoryVT();
 232     MVT ValVT = ST->getValue().getSimpleValueType();
 233     if (StVT.isVector() && ST->isTruncatingStore())
 234       switch (TLI.getTruncStoreAction(ValVT, StVT.getSimpleVT())) {
 235       default: llvm_unreachable("This action is not supported yet!");
 236       case TargetLowering::Legal:
 237         return TranslateLegalizeResults(Op, Result);
 238       case TargetLowering::Custom: {
 239         SDValue Lowered = TLI.LowerOperation(Result, DAG);
 240         Changed = Lowered != Result;
 241         return TranslateLegalizeResults(Op, Lowered);
 242       }
 243       case TargetLowering::Expand:
 244         Changed = true;
 245         return LegalizeOp(ExpandStore(Op));
 246       }
 247   } else if (Op.getOpcode() == ISD::MSCATTER)
 248     HasVectorValue = true;
 249
 250   for (SDNode::value_iterator J = Node->value_begin(), E = Node->value_end();
 251        J != E;
 252        ++J)
 253     HasVectorValue |= J->isVector();
 254   if (!HasVectorValue)
 255     return TranslateLegalizeResults(Op, Result);
 256
 257   EVT QueryType;
 258   switch (Op.getOpcode()) {
 259   default:
 260     return TranslateLegalizeResults(Op, Result);
 261   case ISD::ADD:
 262   case ISD::SUB:
 263   case ISD::MUL:
 264   case ISD::SDIV:
 265   case ISD::UDIV:
 266   case ISD::SREM:
 267   case ISD::UREM:
 268   case ISD::FADD:
 269   case ISD::FSUB:
 270   case ISD::FMUL:
 271   case ISD::FDIV:
 272   case ISD::FREM:
 273   case ISD::AND:
 274   case ISD::OR:
 275   case ISD::XOR:
 276   case ISD::SHL:
 277   case ISD::SRA:
 278   case ISD::SRL:
 279   case ISD::ROTL:
 280   case ISD::ROTR:
 281   case ISD::BSWAP:
 282   case ISD::CTLZ:
 283   case ISD::CTTZ:
 284   case ISD::CTLZ_ZERO_UNDEF:
 285   case ISD::CTTZ_ZERO_UNDEF:
 286   case ISD::CTPOP:
 287   case ISD::SELECT:
 288   case ISD::VSELECT:
 289   case ISD::SELECT_CC:
 290   case ISD::SETCC:
 291   case ISD::ZERO_EXTEND:
 292   case ISD::ANY_EXTEND:
 293   case ISD::TRUNCATE:
 294   case ISD::SIGN_EXTEND:
 295   case ISD::FP_TO_SINT:
 296   case ISD::FP_TO_UINT:
 297   case ISD::FNEG:
 298   case ISD::FABS:
 299   case ISD::FMINNUM:
 300   case ISD::FMAXNUM:
 301   case ISD::FCOPYSIGN:
 302   case ISD::FSQRT:
 303   case ISD::FSIN:
 304   case ISD::FCOS:
 305   case ISD::FPOWI:
 306   case ISD::FPOW:
 307   case ISD::FLOG:
 308   case ISD::FLOG2:
 309   case ISD::FLOG10:
 310   case ISD::FEXP:
 311   case ISD::FEXP2:
 312   case ISD::FCEIL:
 313   case ISD::FTRUNC:
 314   case ISD::FRINT:
 315   case ISD::FNEARBYINT:
 316   case ISD::FROUND:
 317   case ISD::FFLOOR:
 318   case ISD::FP_ROUND:
 319   case ISD::FP_EXTEND:
 320   case ISD::FMA:
 321   case ISD::SIGN_EXTEND_INREG:
 322   case ISD::ANY_EXTEND_VECTOR_INREG:
 323   case ISD::SIGN_EXTEND_VECTOR_INREG:
 324   case ISD::ZERO_EXTEND_VECTOR_INREG:
 325   case ISD::SMIN:
 326   case ISD::SMAX:
 327   case ISD::UMIN:
 328   case ISD::UMAX:
 329     QueryType = Node->getValueType(0);
 330     break;
 331   case ISD::FP_ROUND_INREG:
 332     QueryType = cast<VTSDNode>(Node->getOperand(1))->getVT();
 333     break;
 334   case ISD::SINT_TO_FP:
 335   case ISD::UINT_TO_FP:
 336     QueryType = Node->getOperand(0).getValueType();
 337     break;
 338   case ISD::MSCATTER:
 339     QueryType = cast<MaskedScatterSDNode>(Node)->getValue().getValueType();
 340     break;
 341   }
 342
 343   switch (TLI.getOperationAction(Node->getOpcode(), QueryType)) {
 344   case TargetLowering::Promote:
 345     Result = Promote(Op);
 346     Changed = true;
 347     break;
 348   case TargetLowering::Legal:
 349     break;
 350   case TargetLowering::Custom: {
 351     SDValue Tmp1 = TLI.LowerOperation(Op, DAG);
 352     if (Tmp1.getNode()) {
 353       Result = Tmp1;
 354       break;
 355     }
 356     // FALL THROUGH
 357   }
 358   case TargetLowering::Expand:
 359     Result = Expand(Op);
 360   }
 361
 362   // Make sure that the generated code is itself legal.
 363   if (Result != Op) {
 364     Result = LegalizeOp(Result);
 365     Changed = true;
 366   }
 367
 368   // Note that LegalizeOp may be reentered even from single-use nodes, which
 369   // means that we always must cache transformed nodes.
 370   AddLegalizedOperand(Op, Result);
 371   return Result;
 372 }
 373
 374 SDValue VectorLegalizer::Promote(SDValue Op) {
 375   // For a few operations there is a specific concept for promotion based on
 376   // the operand's type.
 377   switch (Op.getOpcode()) {
 378   case ISD::SINT_TO_FP:
 379   case ISD::UINT_TO_FP:
 380     // "Promote" the operation by extending the operand.
 381     return PromoteINT_TO_FP(Op);
 382   case ISD::FP_TO_UINT:
 383   case ISD::FP_TO_SINT:
 384     // Promote the operation by extending the operand.
 385     return PromoteFP_TO_INT(Op, Op->getOpcode() == ISD::FP_TO_SINT);
 386   }
 387
 388   // There are currently two cases of vector promotion:
 389   // 1) Bitcasting a vector of integers to a different type to a vector of the
 390   //    same overall length. For example, x86 promotes ISD::AND v2i32 to v1i64.
 391   // 2) Extending a vector of floats to a vector of the same number of larger
 392   //    floats. For example, AArch64 promotes ISD::FADD on v4f16 to v4f32.
 393   MVT VT = Op.getSimpleValueType();
 394   assert(Op.getNode()->getNumValues() == 1 &&
 395          "Can't promote a vector with multiple results!");
 396   MVT NVT = TLI.getTypeToPromoteTo(Op.getOpcode(), VT);
 397   SDLoc dl(Op);
 398   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 399
 400   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 401     if (Op.getOperand(j).getValueType().isVector())
 402       if (Op.getOperand(j)
 403               .getValueType()
 404               .getVectorElementType()
 405               .isFloatingPoint() &&
 406           NVT.isVector() && NVT.getVectorElementType().isFloatingPoint())
 407         Operands[j] = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Op.getOperand(j));
 408       else
 409         Operands[j] = DAG.getNode(ISD::BITCAST, dl, NVT, Op.getOperand(j));
 410     else
 411       Operands[j] = Op.getOperand(j);
 412   }
 413
 414   Op = DAG.getNode(Op.getOpcode(), dl, NVT, Operands);
 415   if ((VT.isFloatingPoint() && NVT.isFloatingPoint()) ||
 416       (VT.isVector() && VT.getVectorElementType().isFloatingPoint() &&
 417        NVT.isVector() && NVT.getVectorElementType().isFloatingPoint()))
 418     return DAG.getNode(ISD::FP_ROUND, dl, VT, Op, DAG.getIntPtrConstant(0, dl));
 419   else
 420     return DAG.getNode(ISD::BITCAST, dl, VT, Op);
 421 }
 422
 423 SDValue VectorLegalizer::PromoteINT_TO_FP(SDValue Op) {
 424   // INT_TO_FP operations may require the input operand be promoted even
 425   // when the type is otherwise legal.
 426   EVT VT = Op.getOperand(0).getValueType();
 427   assert(Op.getNode()->getNumValues() == 1 &&
 428          "Can't promote a vector with multiple results!");
 429
 430   // Normal getTypeToPromoteTo() doesn't work here, as that will promote
 431   // by widening the vector w/ the same element width and twice the number
 432   // of elements. We want the other way around, the same number of elements,
 433   // each twice the width.
 434   //
 435   // Increase the bitwidth of the element to the next pow-of-two
 436   // (which is greater than 8 bits).
 437
 438   EVT NVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 439   assert(NVT.isSimple() && "Promoting to a non-simple vector type!");
 440   SDLoc dl(Op);
 441   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 442
 443   unsigned Opc = Op.getOpcode() == ISD::UINT_TO_FP ? ISD::ZERO_EXTEND :
 444     ISD::SIGN_EXTEND;
 445   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 446     if (Op.getOperand(j).getValueType().isVector())
 447       Operands[j] = DAG.getNode(Opc, dl, NVT, Op.getOperand(j));
 448     else
 449       Operands[j] = Op.getOperand(j);
 450   }
 451
 452   return DAG.getNode(Op.getOpcode(), dl, Op.getValueType(), Operands);
 453 }
 454
 455 // For FP_TO_INT we promote the result type to a vector type with wider
 456 // elements and then truncate the result.  This is different from the default
 457 // PromoteVector which uses bitcast to promote thus assumning that the
 458 // promoted vector type has the same overall size.
 459 SDValue VectorLegalizer::PromoteFP_TO_INT(SDValue Op, bool isSigned) {
 460   assert(Op.getNode()->getNumValues() == 1 &&
 461          "Can't promote a vector with multiple results!");
 462   EVT VT = Op.getValueType();
 463
 464   EVT NewVT;
 465   unsigned NewOpc;
 466   while (1) {
 467     NewVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 468     assert(NewVT.isSimple() && "Promoting to a non-simple vector type!");
 469     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewVT)) {
 470       NewOpc = ISD::FP_TO_SINT;
 471       break;
 472     }
 473     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewVT)) {
 474       NewOpc = ISD::FP_TO_UINT;
 475       break;
 476     }
 477   }
 478
 479   SDLoc loc(Op);
 480   SDValue promoted  = DAG.getNode(NewOpc, SDLoc(Op), NewVT, Op.getOperand(0));
 481   return DAG.getNode(ISD::TRUNCATE, SDLoc(Op), VT, promoted);
 482 }
 483
 484
 485 SDValue VectorLegalizer::ExpandLoad(SDValue Op) {
 486   SDLoc dl(Op);
 487   LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 488   SDValue Chain = LD->getChain();
 489   SDValue BasePTR = LD->getBasePtr();
 490   EVT SrcVT = LD->getMemoryVT();
 491   ISD::LoadExtType ExtType = LD->getExtensionType();
 492
 493   SmallVector<SDValue, 8> Vals;
 494   SmallVector<SDValue, 8> LoadChains;
 495   unsigned NumElem = SrcVT.getVectorNumElements();
 496
 497   EVT SrcEltVT = SrcVT.getScalarType();
 498   EVT DstEltVT = Op.getNode()->getValueType(0).getScalarType();
 499
 500   if (SrcVT.getVectorNumElements() > 1 && !SrcEltVT.isByteSized()) {
 501     // When elements in a vector is not byte-addressable, we cannot directly
 502     // load each element by advancing pointer, which could only address bytes.
 503     // Instead, we load all significant words, mask bits off, and concatenate
 504     // them to form each element. Finally, they are extended to destination
 505     // scalar type to build the destination vector.
 506     EVT WideVT = TLI.getPointerTy(DAG.getDataLayout());
 507
 508     assert(WideVT.isRound() &&
 509            "Could not handle the sophisticated case when the widest integer is"
 510            " not power of 2.");
 511     assert(WideVT.bitsGE(SrcEltVT) &&
 512            "Type is not legalized?");
 513
 514     unsigned WideBytes = WideVT.getStoreSize();
 515     unsigned Offset = 0;
 516     unsigned RemainingBytes = SrcVT.getStoreSize();
 517     SmallVector<SDValue, 8> LoadVals;
 518
 519     while (RemainingBytes > 0) {
 520       SDValue ScalarLoad;
 521       unsigned LoadBytes = WideBytes;
 522
 523       if (RemainingBytes >= LoadBytes) {
 524         ScalarLoad = DAG.getLoad(WideVT, dl, Chain, BasePTR,
 525                                  LD->getPointerInfo().getWithOffset(Offset),
 526                                  LD->isVolatile(), LD->isNonTemporal(),
 527                                  LD->isInvariant(),
 528                                  MinAlign(LD->getAlignment(), Offset),
 529                                  LD->getAAInfo());
 530       } else {
 531         EVT LoadVT = WideVT;
 532         while (RemainingBytes < LoadBytes) {
 533           LoadBytes >>= 1; // Reduce the load size by half.
 534           LoadVT = EVT::getIntegerVT(*DAG.getContext(), LoadBytes << 3);
 535         }
 536         ScalarLoad = DAG.getExtLoad(ISD::EXTLOAD, dl, WideVT, Chain, BasePTR,
 537                                     LD->getPointerInfo().getWithOffset(Offset),
 538                                     LoadVT, LD->isVolatile(),
 539                                     LD->isNonTemporal(), LD->isInvariant(),
 540                                     MinAlign(LD->getAlignment(), Offset),
 541                                     LD->getAAInfo());
 542       }
 543
 544       RemainingBytes -= LoadBytes;
 545       Offset += LoadBytes;
 546       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 547                             DAG.getConstant(LoadBytes, dl,
 548                                             BasePTR.getValueType()));
 549
 550       LoadVals.push_back(ScalarLoad.getValue(0));
 551       LoadChains.push_back(ScalarLoad.getValue(1));
 552     }
 553
 554     // Extract bits, pack and extend/trunc them into destination type.
 555     unsigned SrcEltBits = SrcEltVT.getSizeInBits();
 556     SDValue SrcEltBitMask = DAG.getConstant((1U << SrcEltBits) - 1, dl, WideVT);
 557
 558     unsigned BitOffset = 0;
 559     unsigned WideIdx = 0;
 560     unsigned WideBits = WideVT.getSizeInBits();
 561
 562     for (unsigned Idx = 0; Idx != NumElem; ++Idx) {
 563       SDValue Lo, Hi, ShAmt;
 564
 565       if (BitOffset < WideBits) {
 566         ShAmt = DAG.getConstant(BitOffset, dl, TLI.getShiftAmountTy(WideVT));
 567         Lo = DAG.getNode(ISD::SRL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 568         Lo = DAG.getNode(ISD::AND, dl, WideVT, Lo, SrcEltBitMask);
 569       }
 570
 571       BitOffset += SrcEltBits;
 572       if (BitOffset >= WideBits) {
 573         WideIdx++;
 574         BitOffset -= WideBits;
 575         if (BitOffset > 0) {
 576           ShAmt = DAG.getConstant(SrcEltBits - BitOffset, dl,
 577                                   TLI.getShiftAmountTy(WideVT));
 578           Hi = DAG.getNode(ISD::SHL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 579           Hi = DAG.getNode(ISD::AND, dl, WideVT, Hi, SrcEltBitMask);
 580         }
 581       }
 582
 583       if (Hi.getNode())
 584         Lo = DAG.getNode(ISD::OR, dl, WideVT, Lo, Hi);
 585
 586       switch (ExtType) {
 587       default: llvm_unreachable("Unknown extended-load op!");
 588       case ISD::EXTLOAD:
 589         Lo = DAG.getAnyExtOrTrunc(Lo, dl, DstEltVT);
 590         break;
 591       case ISD::ZEXTLOAD:
 592         Lo = DAG.getZExtOrTrunc(Lo, dl, DstEltVT);
 593         break;
 594       case ISD::SEXTLOAD:
 595         ShAmt = DAG.getConstant(WideBits - SrcEltBits, dl,
 596                                 TLI.getShiftAmountTy(WideVT));
 597         Lo = DAG.getNode(ISD::SHL, dl, WideVT, Lo, ShAmt);
 598         Lo = DAG.getNode(ISD::SRA, dl, WideVT, Lo, ShAmt);
 599         Lo = DAG.getSExtOrTrunc(Lo, dl, DstEltVT);
 600         break;
 601       }
 602       Vals.push_back(Lo);
 603     }
 604   } else {
 605     unsigned Stride = SrcVT.getScalarType().getSizeInBits()/8;
 606
 607     for (unsigned Idx=0; Idx<NumElem; Idx++) {
 608       SDValue ScalarLoad = DAG.getExtLoad(ExtType, dl,
 609                 Op.getNode()->getValueType(0).getScalarType(),
 610                 Chain, BasePTR, LD->getPointerInfo().getWithOffset(Idx * Stride),
 611                 SrcVT.getScalarType(),
 612                 LD->isVolatile(), LD->isNonTemporal(), LD->isInvariant(),
 613                 MinAlign(LD->getAlignment(), Idx * Stride), LD->getAAInfo());
 614
 615       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 616                          DAG.getConstant(Stride, dl, BasePTR.getValueType()));
 617
 618       Vals.push_back(ScalarLoad.getValue(0));
 619       LoadChains.push_back(ScalarLoad.getValue(1));
 620     }
 621   }
 622
 623   SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, LoadChains);
 624   SDValue Value = DAG.getNode(ISD::BUILD_VECTOR, dl,
 625                               Op.getNode()->getValueType(0), Vals);
 626
 627   AddLegalizedOperand(Op.getValue(0), Value);
 628   AddLegalizedOperand(Op.getValue(1), NewChain);
 629
 630   return (Op.getResNo() ? NewChain : Value);
 631 }
 632
 633 SDValue VectorLegalizer::ExpandStore(SDValue Op) {
 634   SDLoc dl(Op);
 635   StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 636   SDValue Chain = ST->getChain();
 637   SDValue BasePTR = ST->getBasePtr();
 638   SDValue Value = ST->getValue();
 639   EVT StVT = ST->getMemoryVT();
 640
 641   unsigned Alignment = ST->getAlignment();
 642   bool isVolatile = ST->isVolatile();
 643   bool isNonTemporal = ST->isNonTemporal();
 644   AAMDNodes AAInfo = ST->getAAInfo();
 645
 646   unsigned NumElem = StVT.getVectorNumElements();
 647   // The type of the data we want to save
 648   EVT RegVT = Value.getValueType();
 649   EVT RegSclVT = RegVT.getScalarType();
 650   // The type of data as saved in memory.
 651   EVT MemSclVT = StVT.getScalarType();
 652
 653   // Cast floats into integers
 654   unsigned ScalarSize = MemSclVT.getSizeInBits();
 655
 656   // Round odd types to the next pow of two.
 657   if (!isPowerOf2_32(ScalarSize))
 658     ScalarSize = NextPowerOf2(ScalarSize);
 659
 660   // Store Stride in bytes
 661   unsigned Stride = ScalarSize/8;
 662   // Extract each of the elements from the original vector
 663   // and save them into memory individually.
 664   SmallVector<SDValue, 8> Stores;
 665   for (unsigned Idx = 0; Idx < NumElem; Idx++) {
 666     SDValue Ex = DAG.getNode(
 667         ISD::EXTRACT_VECTOR_ELT, dl, RegSclVT, Value,
 668         DAG.getConstant(Idx, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
 669
 670     // This scalar TruncStore may be illegal, but we legalize it later.
 671     SDValue Store = DAG.getTruncStore(Chain, dl, Ex, BasePTR,
 672                ST->getPointerInfo().getWithOffset(Idx*Stride), MemSclVT,
 673                isVolatile, isNonTemporal, MinAlign(Alignment, Idx*Stride),
 674                AAInfo);
 675
 676     BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 677                           DAG.getConstant(Stride, dl, BasePTR.getValueType()));
 678
 679     Stores.push_back(Store);
 680   }
 681   SDValue TF =  DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 682   AddLegalizedOperand(Op, TF);
 683   return TF;
 684 }
 685
 686 SDValue VectorLegalizer::Expand(SDValue Op) {
 687   switch (Op->getOpcode()) {
 688   case ISD::SIGN_EXTEND_INREG:
 689     return ExpandSEXTINREG(Op);
 690   case ISD::ANY_EXTEND_VECTOR_INREG:
 691     return ExpandANY_EXTEND_VECTOR_INREG(Op);
 692   case ISD::SIGN_EXTEND_VECTOR_INREG:
 693     return ExpandSIGN_EXTEND_VECTOR_INREG(Op);
 694   case ISD::ZERO_EXTEND_VECTOR_INREG:
 695     return ExpandZERO_EXTEND_VECTOR_INREG(Op);
 696   case ISD::BSWAP:
 697     return ExpandBSWAP(Op);
 698   case ISD::VSELECT:
 699     return ExpandVSELECT(Op);
 700   case ISD::SELECT:
 701     return ExpandSELECT(Op);
 702   case ISD::UINT_TO_FP:
 703     return ExpandUINT_TO_FLOAT(Op);
 704   case ISD::FNEG:
 705     return ExpandFNEG(Op);
 706   case ISD::SETCC:
 707     return UnrollVSETCC(Op);
 708   default:
 709     return DAG.UnrollVectorOp(Op.getNode());
 710   }
 711 }
 712
 713 SDValue VectorLegalizer::ExpandSELECT(SDValue Op) {
 714   // Lower a select instruction where the condition is a scalar and the
 715   // operands are vectors. Lower this select to VSELECT and implement it
 716   // using XOR AND OR. The selector bit is broadcasted.
 717   EVT VT = Op.getValueType();
 718   SDLoc DL(Op);
 719
 720   SDValue Mask = Op.getOperand(0);
 721   SDValue Op1 = Op.getOperand(1);
 722   SDValue Op2 = Op.getOperand(2);
 723
 724   assert(VT.isVector() && !Mask.getValueType().isVector()
 725          && Op1.getValueType() == Op2.getValueType() && "Invalid type");
 726
 727   unsigned NumElem = VT.getVectorNumElements();
 728
 729   // If we can't even use the basic vector operations of
 730   // AND,OR,XOR, we will have to scalarize the op.
 731   // Notice that the operation may be 'promoted' which means that it is
 732   // 'bitcasted' to another type which is handled.
 733   // Also, we need to be able to construct a splat vector using BUILD_VECTOR.
 734   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 735       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 736       TLI.getOperationAction(ISD::OR,  VT) == TargetLowering::Expand ||
 737       TLI.getOperationAction(ISD::BUILD_VECTOR,  VT) == TargetLowering::Expand)
 738     return DAG.UnrollVectorOp(Op.getNode());
 739
 740   // Generate a mask operand.
 741   EVT MaskTy = VT.changeVectorElementTypeToInteger();
 742
 743   // What is the size of each element in the vector mask.
 744   EVT BitTy = MaskTy.getScalarType();
 745
 746   Mask = DAG.getSelect(DL, BitTy, Mask,
 747           DAG.getConstant(APInt::getAllOnesValue(BitTy.getSizeInBits()), DL,
 748                           BitTy),
 749           DAG.getConstant(0, DL, BitTy));
 750
 751   // Broadcast the mask so that the entire vector is all-one or all zero.
 752   SmallVector<SDValue, 8> Ops(NumElem, Mask);
 753   Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskTy, Ops);
 754
 755   // Bitcast the operands to be the same type as the mask.
 756   // This is needed when we select between FP types because
 757   // the mask is a vector of integers.
 758   Op1 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op1);
 759   Op2 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op2);
 760
 761   SDValue AllOnes = DAG.getConstant(
 762             APInt::getAllOnesValue(BitTy.getSizeInBits()), DL, MaskTy);
 763   SDValue NotMask = DAG.getNode(ISD::XOR, DL, MaskTy, Mask, AllOnes);
 764
 765   Op1 = DAG.getNode(ISD::AND, DL, MaskTy, Op1, Mask);
 766   Op2 = DAG.getNode(ISD::AND, DL, MaskTy, Op2, NotMask);
 767   SDValue Val = DAG.getNode(ISD::OR, DL, MaskTy, Op1, Op2);
 768   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 769 }
 770
 771 SDValue VectorLegalizer::ExpandSEXTINREG(SDValue Op) {
 772   EVT VT = Op.getValueType();
 773
 774   // Make sure that the SRA and SHL instructions are available.
 775   if (TLI.getOperationAction(ISD::SRA, VT) == TargetLowering::Expand ||
 776       TLI.getOperationAction(ISD::SHL, VT) == TargetLowering::Expand)
 777     return DAG.UnrollVectorOp(Op.getNode());
 778
 779   SDLoc DL(Op);
 780   EVT OrigTy = cast<VTSDNode>(Op->getOperand(1))->getVT();
 781
 782   unsigned BW = VT.getScalarType().getSizeInBits();
 783   unsigned OrigBW = OrigTy.getScalarType().getSizeInBits();
 784   SDValue ShiftSz = DAG.getConstant(BW - OrigBW, DL, VT);
 785
 786   Op = Op.getOperand(0);
 787   Op =   DAG.getNode(ISD::SHL, DL, VT, Op, ShiftSz);
 788   return DAG.getNode(ISD::SRA, DL, VT, Op, ShiftSz);
 789 }
 790
 791 // Generically expand a vector anyext in register to a shuffle of the relevant
 792 // lanes into the appropriate locations, with other lanes left undef.
 793 SDValue VectorLegalizer::ExpandANY_EXTEND_VECTOR_INREG(SDValue Op) {
 794   SDLoc DL(Op);
 795   EVT VT = Op.getValueType();
 796   int NumElements = VT.getVectorNumElements();
 797   SDValue Src = Op.getOperand(0);
 798   EVT SrcVT = Src.getValueType();
 799   int NumSrcElements = SrcVT.getVectorNumElements();
 800
 801   // Build a base mask of undef shuffles.
 802   SmallVector<int, 16> ShuffleMask;
 803   ShuffleMask.resize(NumSrcElements, -1);
 804
 805   // Place the extended lanes into the correct locations.
 806   int ExtLaneScale = NumSrcElements / NumElements;
 807   int EndianOffset = DAG.getDataLayout().isBigEndian() ? ExtLaneScale - 1 : 0;
 808   for (int i = 0; i < NumElements; ++i)
 809     ShuffleMask[i * ExtLaneScale + EndianOffset] = i;
 810
 811   return DAG.getNode(
 812       ISD::BITCAST, DL, VT,
 813       DAG.getVectorShuffle(SrcVT, DL, Src, DAG.getUNDEF(SrcVT), ShuffleMask));
 814 }
 815
 816 SDValue VectorLegalizer::ExpandSIGN_EXTEND_VECTOR_INREG(SDValue Op) {
 817   SDLoc DL(Op);
 818   EVT VT = Op.getValueType();
 819   SDValue Src = Op.getOperand(0);
 820   EVT SrcVT = Src.getValueType();
 821
 822   // First build an any-extend node which can be legalized above when we
 823   // recurse through it.
 824   Op = DAG.getAnyExtendVectorInReg(Src, DL, VT);
 825
 826   // Now we need sign extend. Do this by shifting the elements. Even if these
 827   // aren't legal operations, they have a better chance of being legalized
 828   // without full scalarization than the sign extension does.
 829   unsigned EltWidth = VT.getVectorElementType().getSizeInBits();
 830   unsigned SrcEltWidth = SrcVT.getVectorElementType().getSizeInBits();
 831   SDValue ShiftAmount = DAG.getConstant(EltWidth - SrcEltWidth, DL, VT);
 832   return DAG.getNode(ISD::SRA, DL, VT,
 833                      DAG.getNode(ISD::SHL, DL, VT, Op, ShiftAmount),
 834                      ShiftAmount);
 835 }
 836
 837 // Generically expand a vector zext in register to a shuffle of the relevant
 838 // lanes into the appropriate locations, a blend of zero into the high bits,
 839 // and a bitcast to the wider element type.
 840 SDValue VectorLegalizer::ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op) {
 841   SDLoc DL(Op);
 842   EVT VT = Op.getValueType();
 843   int NumElements = VT.getVectorNumElements();
 844   SDValue Src = Op.getOperand(0);
 845   EVT SrcVT = Src.getValueType();
 846   int NumSrcElements = SrcVT.getVectorNumElements();
 847
 848   // Build up a zero vector to blend into this one.
 849   EVT SrcScalarVT = SrcVT.getScalarType();
 850   SDValue ScalarZero = DAG.getTargetConstant(0, DL, SrcScalarVT);
 851   SmallVector<SDValue, 4> BuildVectorOperands(NumSrcElements, ScalarZero);
 852   SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, DL, SrcVT, BuildVectorOperands);
 853
 854   // Shuffle the incoming lanes into the correct position, and pull all other
 855   // lanes from the zero vector.
 856   SmallVector<int, 16> ShuffleMask;
 857   ShuffleMask.reserve(NumSrcElements);
 858   for (int i = 0; i < NumSrcElements; ++i)
 859     ShuffleMask.push_back(i);
 860
 861   int ExtLaneScale = NumSrcElements / NumElements;
 862   int EndianOffset = DAG.getDataLayout().isBigEndian() ? ExtLaneScale - 1 : 0;
 863   for (int i = 0; i < NumElements; ++i)
 864     ShuffleMask[i * ExtLaneScale + EndianOffset] = NumSrcElements + i;
 865
 866   return DAG.getNode(ISD::BITCAST, DL, VT,
 867                      DAG.getVectorShuffle(SrcVT, DL, Zero, Src, ShuffleMask));
 868 }
 869
 870 SDValue VectorLegalizer::ExpandBSWAP(SDValue Op) {
 871   EVT VT = Op.getValueType();
 872
 873   // Generate a byte wise shuffle mask for the BSWAP.
 874   SmallVector<int, 16> ShuffleMask;
 875   int ScalarSizeInBytes = VT.getScalarSizeInBits() / 8;
 876   for (int I = 0, E = VT.getVectorNumElements(); I != E; ++I)
 877     for (int J = ScalarSizeInBytes - 1; J >= 0; --J)
 878       ShuffleMask.push_back((I * ScalarSizeInBytes) + J);
 879
 880   EVT ByteVT = EVT::getVectorVT(*DAG.getContext(), MVT::i8, ShuffleMask.size());
 881
 882   // Only emit a shuffle if the mask is legal.
 883   if (!TLI.isShuffleMaskLegal(ShuffleMask, ByteVT))
 884     return DAG.UnrollVectorOp(Op.getNode());
 885
 886   SDLoc DL(Op);
 887   Op = DAG.getNode(ISD::BITCAST, DL, ByteVT, Op.getOperand(0));
 888   Op = DAG.getVectorShuffle(ByteVT, DL, Op, DAG.getUNDEF(ByteVT),
 889                             ShuffleMask.data());
 890   return DAG.getNode(ISD::BITCAST, DL, VT, Op);
 891 }
 892
 893 SDValue VectorLegalizer::ExpandVSELECT(SDValue Op) {
 894   // Implement VSELECT in terms of XOR, AND, OR
 895   // on platforms which do not support blend natively.
 896   SDLoc DL(Op);
 897
 898   SDValue Mask = Op.getOperand(0);
 899   SDValue Op1 = Op.getOperand(1);
 900   SDValue Op2 = Op.getOperand(2);
 901
 902   EVT VT = Mask.getValueType();
 903
 904   // If we can't even use the basic vector operations of
 905   // AND,OR,XOR, we will have to scalarize the op.
 906   // Notice that the operation may be 'promoted' which means that it is
 907   // 'bitcasted' to another type which is handled.
 908   // This operation also isn't safe with AND, OR, XOR when the boolean
 909   // type is 0/1 as we need an all ones vector constant to mask with.
 910   // FIXME: Sign extend 1 to all ones if thats legal on the target.
 911   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 912       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 913       TLI.getOperationAction(ISD::OR, VT) == TargetLowering::Expand ||
 914       TLI.getBooleanContents(Op1.getValueType()) !=
 915           TargetLowering::ZeroOrNegativeOneBooleanContent)
 916     return DAG.UnrollVectorOp(Op.getNode());
 917
 918   // If the mask and the type are different sizes, unroll the vector op. This
 919   // can occur when getSetCCResultType returns something that is different in
 920   // size from the operand types. For example, v4i8 = select v4i32, v4i8, v4i8.
 921   if (VT.getSizeInBits() != Op1.getValueType().getSizeInBits())
 922     return DAG.UnrollVectorOp(Op.getNode());
 923
 924   // Bitcast the operands to be the same type as the mask.
 925   // This is needed when we select between FP types because
 926   // the mask is a vector of integers.
 927   Op1 = DAG.getNode(ISD::BITCAST, DL, VT, Op1);
 928   Op2 = DAG.getNode(ISD::BITCAST, DL, VT, Op2);
 929
 930   SDValue AllOnes = DAG.getConstant(
 931     APInt::getAllOnesValue(VT.getScalarType().getSizeInBits()), DL, VT);
 932   SDValue NotMask = DAG.getNode(ISD::XOR, DL, VT, Mask, AllOnes);
 933
 934   Op1 = DAG.getNode(ISD::AND, DL, VT, Op1, Mask);
 935   Op2 = DAG.getNode(ISD::AND, DL, VT, Op2, NotMask);
 936   SDValue Val = DAG.getNode(ISD::OR, DL, VT, Op1, Op2);
 937   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 938 }
 939
 940 SDValue VectorLegalizer::ExpandUINT_TO_FLOAT(SDValue Op) {
 941   EVT VT = Op.getOperand(0).getValueType();
 942   SDLoc DL(Op);
 943
 944   // Make sure that the SINT_TO_FP and SRL instructions are available.
 945   if (TLI.getOperationAction(ISD::SINT_TO_FP, VT) == TargetLowering::Expand ||
 946       TLI.getOperationAction(ISD::SRL,        VT) == TargetLowering::Expand)
 947     return DAG.UnrollVectorOp(Op.getNode());
 948
 949  EVT SVT = VT.getScalarType();
 950   assert((SVT.getSizeInBits() == 64 || SVT.getSizeInBits() == 32) &&
 951       "Elements in vector-UINT_TO_FP must be 32 or 64 bits wide");
 952
 953   unsigned BW = SVT.getSizeInBits();
 954   SDValue HalfWord = DAG.getConstant(BW/2, DL, VT);
 955
 956   // Constants to clear the upper part of the word.
 957   // Notice that we can also use SHL+SHR, but using a constant is slightly
 958   // faster on x86.
 959   uint64_t HWMask = (SVT.getSizeInBits()==64)?0x00000000FFFFFFFF:0x0000FFFF;
 960   SDValue HalfWordMask = DAG.getConstant(HWMask, DL, VT);
 961
 962   // Two to the power of half-word-size.
 963   SDValue TWOHW = DAG.getConstantFP(1 << (BW/2), DL, Op.getValueType());
 964
 965   // Clear upper part of LO, lower HI
 966   SDValue HI = DAG.getNode(ISD::SRL, DL, VT, Op.getOperand(0), HalfWord);
 967   SDValue LO = DAG.getNode(ISD::AND, DL, VT, Op.getOperand(0), HalfWordMask);
 968
 969   // Convert hi and lo to floats
 970   // Convert the hi part back to the upper values
 971   SDValue fHI = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), HI);
 972           fHI = DAG.getNode(ISD::FMUL, DL, Op.getValueType(), fHI, TWOHW);
 973   SDValue fLO = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), LO);
 974
 975   // Add the two halves
 976   return DAG.getNode(ISD::FADD, DL, Op.getValueType(), fHI, fLO);
 977 }
 978
 979
 980 SDValue VectorLegalizer::ExpandFNEG(SDValue Op) {
 981   if (TLI.isOperationLegalOrCustom(ISD::FSUB, Op.getValueType())) {
 982     SDLoc DL(Op);
 983     SDValue Zero = DAG.getConstantFP(-0.0, DL, Op.getValueType());
 984     return DAG.getNode(ISD::FSUB, DL, Op.getValueType(),
 985                        Zero, Op.getOperand(0));
 986   }
 987   return DAG.UnrollVectorOp(Op.getNode());
 988 }
 989
 990 SDValue VectorLegalizer::UnrollVSETCC(SDValue Op) {
 991   EVT VT = Op.getValueType();
 992   unsigned NumElems = VT.getVectorNumElements();
 993   EVT EltVT = VT.getVectorElementType();
 994   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1), CC = Op.getOperand(2);
 995   EVT TmpEltVT = LHS.getValueType().getVectorElementType();
 996   SDLoc dl(Op);
 997   SmallVector<SDValue, 8> Ops(NumElems);
 998   for (unsigned i = 0; i < NumElems; ++i) {
 999     SDValue LHSElem = DAG.getNode(
1000         ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, LHS,
1001         DAG.getConstant(i, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
1002     SDValue RHSElem = DAG.getNode(
1003         ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, RHS,
1004         DAG.getConstant(i, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
1005     Ops[i] = DAG.getNode(ISD::SETCC, dl,
1006                          TLI.getSetCCResultType(DAG.getDataLayout(),
1007                                                 *DAG.getContext(), TmpEltVT),
1008                          LHSElem, RHSElem, CC);
1009     Ops[i] = DAG.getSelect(dl, EltVT, Ops[i],
1010                            DAG.getConstant(APInt::getAllOnesValue
1011                                            (EltVT.getSizeInBits()), dl, EltVT),
1012                            DAG.getConstant(0, dl, EltVT));
1013   }
1014   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
1015 }
1016
1017 }
1018
1019 bool SelectionDAG::LegalizeVectors() {
1020   return VectorLegalizer(*this).Run();
1021 }