lib/CodeGen/SelectionDAG/LegalizeVectorOps.cpp

   1 //===-- LegalizeVectorOps.cpp - Implement SelectionDAG::LegalizeVectors ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::LegalizeVectors method.
  11 //
  12 // The vector legalizer looks for vector operations which might need to be
  13 // scalarized and legalizes them. This is a separate step from Legalize because
  14 // scalarizing can introduce illegal types.  For example, suppose we have an
  15 // ISD::SDIV of type v2i64 on x86-32.  The type is legal (for example, addition
  16 // on a v2i64 is legal), but ISD::SDIV isn't legal, so we have to unroll the
  17 // operation, which introduces nodes with the illegal type i64 which must be
  18 // expanded.  Similarly, suppose we have an ISD::SRA of type v16i8 on PowerPC;
  19 // the operation must be unrolled, which introduces nodes with the illegal
  20 // type i8 which must be promoted.
  21 //
  22 // This does not legalize vector manipulations like ISD::BUILD_VECTOR,
  23 // or operations that happen to take a vector which are custom-lowered;
  24 // the legalization for such operations never produces nodes
  25 // with illegal types, so it's okay to put off legalizing them until
  26 // SelectionDAG::Legalize runs.
  27 //
  28 //===----------------------------------------------------------------------===//
  29
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/Target/TargetLowering.h"
  32 using namespace llvm;
  33
  34 namespace {
  35 class VectorLegalizer {
  36   SelectionDAG& DAG;
  37   const TargetLowering &TLI;
  38   bool Changed; // Keep track of whether anything changed
  39
  40   /// For nodes that are of legal width, and that have more than one use, this
  41   /// map indicates what regularized operand to use.  This allows us to avoid
  42   /// legalizing the same thing more than once.
  43   SmallDenseMap<SDValue, SDValue, 64> LegalizedNodes;
  44
  45   /// \brief Adds a node to the translation cache.
  46   void AddLegalizedOperand(SDValue From, SDValue To) {
  47     LegalizedNodes.insert(std::make_pair(From, To));
  48     // If someone requests legalization of the new node, return itself.
  49     if (From != To)
  50       LegalizedNodes.insert(std::make_pair(To, To));
  51   }
  52
  53   /// \brief Legalizes the given node.
  54   SDValue LegalizeOp(SDValue Op);
  55
  56   /// \brief Assuming the node is legal, "legalize" the results.
  57   SDValue TranslateLegalizeResults(SDValue Op, SDValue Result);
  58
  59   /// \brief Implements unrolling a VSETCC.
  60   SDValue UnrollVSETCC(SDValue Op);
  61
  62   /// \brief Implement expand-based legalization of vector operations.
  63   ///
  64   /// This is just a high-level routine to dispatch to specific code paths for
  65   /// operations to legalize them.
  66   SDValue Expand(SDValue Op);
  67
  68   /// \brief Implements expansion for FNEG; falls back to UnrollVectorOp if
  69   /// FSUB isn't legal.
  70   ///
  71   /// Implements expansion for UINT_TO_FLOAT; falls back to UnrollVectorOp if
  72   /// SINT_TO_FLOAT and SHR on vectors isn't legal.
  73   SDValue ExpandUINT_TO_FLOAT(SDValue Op);
  74
  75   /// \brief Implement expansion for SIGN_EXTEND_INREG using SRL and SRA.
  76   SDValue ExpandSEXTINREG(SDValue Op);
  77
  78   /// \brief Implement expansion for ZERO_EXTEND_VECTOR_INREG.
  79   ///
  80   /// Shuffles the low lanes of the operand into place and blends zeros into
  81   /// the remaining lanes, finally bitcasting to the proper type.
  82   SDValue ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op);
  83
  84   /// \brief Expand bswap of vectors into a shuffle if legal.
  85   SDValue ExpandBSWAP(SDValue Op);
  86
  87   /// \brief Implement vselect in terms of XOR, AND, OR when blend is not
  88   /// supported by the target.
  89   SDValue ExpandVSELECT(SDValue Op);
  90   SDValue ExpandSELECT(SDValue Op);
  91   SDValue ExpandLoad(SDValue Op);
  92   SDValue ExpandStore(SDValue Op);
  93   SDValue ExpandFNEG(SDValue Op);
  94
  95   /// \brief Implements vector promotion.
  96   ///
  97   /// This is essentially just bitcasting the operands to a different type and
  98   /// bitcasting the result back to the original type.
  99   SDValue Promote(SDValue Op);
 100
 101   /// \brief Implements [SU]INT_TO_FP vector promotion.
 102   ///
 103   /// This is a [zs]ext of the input operand to the next size up.
 104   SDValue PromoteINT_TO_FP(SDValue Op);
 105
 106   /// \brief Implements FP_TO_[SU]INT vector promotion of the result type.
 107   ///
 108   /// It is promoted to the next size up integer type.  The result is then
 109   /// truncated back to the original type.
 110   SDValue PromoteFP_TO_INT(SDValue Op, bool isSigned);
 111
 112 public:
 113   /// \brief Begin legalizer the vector operations in the DAG.
 114   bool Run();
 115   VectorLegalizer(SelectionDAG& dag) :
 116       DAG(dag), TLI(dag.getTargetLoweringInfo()), Changed(false) {}
 117 };
 118
 119 bool VectorLegalizer::Run() {
 120   // Before we start legalizing vector nodes, check if there are any vectors.
 121   bool HasVectors = false;
 122   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 123        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I) {
 124     // Check if the values of the nodes contain vectors. We don't need to check
 125     // the operands because we are going to check their values at some point.
 126     for (SDNode::value_iterator J = I->value_begin(), E = I->value_end();
 127          J != E; ++J)
 128       HasVectors |= J->isVector();
 129
 130     // If we found a vector node we can start the legalization.
 131     if (HasVectors)
 132       break;
 133   }
 134
 135   // If this basic block has no vectors then no need to legalize vectors.
 136   if (!HasVectors)
 137     return false;
 138
 139   // The legalize process is inherently a bottom-up recursive process (users
 140   // legalize their uses before themselves).  Given infinite stack space, we
 141   // could just start legalizing on the root and traverse the whole graph.  In
 142   // practice however, this causes us to run out of stack space on large basic
 143   // blocks.  To avoid this problem, compute an ordering of the nodes where each
 144   // node is only legalized after all of its operands are legalized.
 145   DAG.AssignTopologicalOrder();
 146   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 147        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I)
 148     LegalizeOp(SDValue(I, 0));
 149
 150   // Finally, it's possible the root changed.  Get the new root.
 151   SDValue OldRoot = DAG.getRoot();
 152   assert(LegalizedNodes.count(OldRoot) && "Root didn't get legalized?");
 153   DAG.setRoot(LegalizedNodes[OldRoot]);
 154
 155   LegalizedNodes.clear();
 156
 157   // Remove dead nodes now.
 158   DAG.RemoveDeadNodes();
 159
 160   return Changed;
 161 }
 162
 163 SDValue VectorLegalizer::TranslateLegalizeResults(SDValue Op, SDValue Result) {
 164   // Generic legalization: just pass the operand through.
 165   for (unsigned i = 0, e = Op.getNode()->getNumValues(); i != e; ++i)
 166     AddLegalizedOperand(Op.getValue(i), Result.getValue(i));
 167   return Result.getValue(Op.getResNo());
 168 }
 169
 170 SDValue VectorLegalizer::LegalizeOp(SDValue Op) {
 171   // Note that LegalizeOp may be reentered even from single-use nodes, which
 172   // means that we always must cache transformed nodes.
 173   DenseMap<SDValue, SDValue>::iterator I = LegalizedNodes.find(Op);
 174   if (I != LegalizedNodes.end()) return I->second;
 175
 176   SDNode* Node = Op.getNode();
 177
 178   // Legalize the operands
 179   SmallVector<SDValue, 8> Ops;
 180   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
 181     Ops.push_back(LegalizeOp(Node->getOperand(i)));
 182
 183   SDValue Result = SDValue(DAG.UpdateNodeOperands(Op.getNode(), Ops), 0);
 184
 185   if (Op.getOpcode() == ISD::LOAD) {
 186     LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 187     ISD::LoadExtType ExtType = LD->getExtensionType();
 188     if (LD->getMemoryVT().isVector() && ExtType != ISD::NON_EXTLOAD) {
 189       if (TLI.isLoadExtLegal(LD->getExtensionType(), LD->getMemoryVT()))
 190         return TranslateLegalizeResults(Op, Result);
 191       Changed = true;
 192       return LegalizeOp(ExpandLoad(Op));
 193     }
 194   } else if (Op.getOpcode() == ISD::STORE) {
 195     StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 196     EVT StVT = ST->getMemoryVT();
 197     MVT ValVT = ST->getValue().getSimpleValueType();
 198     if (StVT.isVector() && ST->isTruncatingStore())
 199       switch (TLI.getTruncStoreAction(ValVT, StVT.getSimpleVT())) {
 200       default: llvm_unreachable("This action is not supported yet!");
 201       case TargetLowering::Legal:
 202         return TranslateLegalizeResults(Op, Result);
 203       case TargetLowering::Custom:
 204         Changed = true;
 205         return TranslateLegalizeResults(Op, TLI.LowerOperation(Result, DAG));
 206       case TargetLowering::Expand:
 207         Changed = true;
 208         return LegalizeOp(ExpandStore(Op));
 209       }
 210   }
 211
 212   bool HasVectorValue = false;
 213   for (SDNode::value_iterator J = Node->value_begin(), E = Node->value_end();
 214        J != E;
 215        ++J)
 216     HasVectorValue |= J->isVector();
 217   if (!HasVectorValue)
 218     return TranslateLegalizeResults(Op, Result);
 219
 220   EVT QueryType;
 221   switch (Op.getOpcode()) {
 222   default:
 223     return TranslateLegalizeResults(Op, Result);
 224   case ISD::ADD:
 225   case ISD::SUB:
 226   case ISD::MUL:
 227   case ISD::SDIV:
 228   case ISD::UDIV:
 229   case ISD::SREM:
 230   case ISD::UREM:
 231   case ISD::FADD:
 232   case ISD::FSUB:
 233   case ISD::FMUL:
 234   case ISD::FDIV:
 235   case ISD::FREM:
 236   case ISD::AND:
 237   case ISD::OR:
 238   case ISD::XOR:
 239   case ISD::SHL:
 240   case ISD::SRA:
 241   case ISD::SRL:
 242   case ISD::ROTL:
 243   case ISD::ROTR:
 244   case ISD::BSWAP:
 245   case ISD::CTLZ:
 246   case ISD::CTTZ:
 247   case ISD::CTLZ_ZERO_UNDEF:
 248   case ISD::CTTZ_ZERO_UNDEF:
 249   case ISD::CTPOP:
 250   case ISD::SELECT:
 251   case ISD::VSELECT:
 252   case ISD::SELECT_CC:
 253   case ISD::SETCC:
 254   case ISD::ZERO_EXTEND:
 255   case ISD::ANY_EXTEND:
 256   case ISD::TRUNCATE:
 257   case ISD::SIGN_EXTEND:
 258   case ISD::FP_TO_SINT:
 259   case ISD::FP_TO_UINT:
 260   case ISD::FNEG:
 261   case ISD::FABS:
 262   case ISD::FCOPYSIGN:
 263   case ISD::FSQRT:
 264   case ISD::FSIN:
 265   case ISD::FCOS:
 266   case ISD::FPOWI:
 267   case ISD::FPOW:
 268   case ISD::FLOG:
 269   case ISD::FLOG2:
 270   case ISD::FLOG10:
 271   case ISD::FEXP:
 272   case ISD::FEXP2:
 273   case ISD::FCEIL:
 274   case ISD::FTRUNC:
 275   case ISD::FRINT:
 276   case ISD::FNEARBYINT:
 277   case ISD::FROUND:
 278   case ISD::FFLOOR:
 279   case ISD::FP_ROUND:
 280   case ISD::FP_EXTEND:
 281   case ISD::FMA:
 282   case ISD::SIGN_EXTEND_INREG:
 283   case ISD::ZERO_EXTEND_VECTOR_INREG:
 284     QueryType = Node->getValueType(0);
 285     break;
 286   case ISD::FP_ROUND_INREG:
 287     QueryType = cast<VTSDNode>(Node->getOperand(1))->getVT();
 288     break;
 289   case ISD::SINT_TO_FP:
 290   case ISD::UINT_TO_FP:
 291     QueryType = Node->getOperand(0).getValueType();
 292     break;
 293   }
 294
 295   switch (TLI.getOperationAction(Node->getOpcode(), QueryType)) {
 296   case TargetLowering::Promote:
 297     Result = Promote(Op);
 298     Changed = true;
 299     break;
 300   case TargetLowering::Legal:
 301     break;
 302   case TargetLowering::Custom: {
 303     SDValue Tmp1 = TLI.LowerOperation(Op, DAG);
 304     if (Tmp1.getNode()) {
 305       Result = Tmp1;
 306       break;
 307     }
 308     // FALL THROUGH
 309   }
 310   case TargetLowering::Expand:
 311     Result = Expand(Op);
 312   }
 313
 314   // Make sure that the generated code is itself legal.
 315   if (Result != Op) {
 316     Result = LegalizeOp(Result);
 317     Changed = true;
 318   }
 319
 320   // Note that LegalizeOp may be reentered even from single-use nodes, which
 321   // means that we always must cache transformed nodes.
 322   AddLegalizedOperand(Op, Result);
 323   return Result;
 324 }
 325
 326 SDValue VectorLegalizer::Promote(SDValue Op) {
 327   // For a few operations there is a specific concept for promotion based on
 328   // the operand's type.
 329   switch (Op.getOpcode()) {
 330   case ISD::SINT_TO_FP:
 331   case ISD::UINT_TO_FP:
 332     // "Promote" the operation by extending the operand.
 333     return PromoteINT_TO_FP(Op);
 334   case ISD::FP_TO_UINT:
 335   case ISD::FP_TO_SINT:
 336     // Promote the operation by extending the operand.
 337     return PromoteFP_TO_INT(Op, Op->getOpcode() == ISD::FP_TO_SINT);
 338   }
 339
 340   // The rest of the time, vector "promotion" is basically just bitcasting and
 341   // doing the operation in a different type.  For example, x86 promotes
 342   // ISD::AND on v2i32 to v1i64.
 343   MVT VT = Op.getSimpleValueType();
 344   assert(Op.getNode()->getNumValues() == 1 &&
 345          "Can't promote a vector with multiple results!");
 346   MVT NVT = TLI.getTypeToPromoteTo(Op.getOpcode(), VT);
 347   SDLoc dl(Op);
 348   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 349
 350   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 351     if (Op.getOperand(j).getValueType().isVector())
 352       Operands[j] = DAG.getNode(ISD::BITCAST, dl, NVT, Op.getOperand(j));
 353     else
 354       Operands[j] = Op.getOperand(j);
 355   }
 356
 357   Op = DAG.getNode(Op.getOpcode(), dl, NVT, Operands);
 358
 359   return DAG.getNode(ISD::BITCAST, dl, VT, Op);
 360 }
 361
 362 SDValue VectorLegalizer::PromoteINT_TO_FP(SDValue Op) {
 363   // INT_TO_FP operations may require the input operand be promoted even
 364   // when the type is otherwise legal.
 365   EVT VT = Op.getOperand(0).getValueType();
 366   assert(Op.getNode()->getNumValues() == 1 &&
 367          "Can't promote a vector with multiple results!");
 368
 369   // Normal getTypeToPromoteTo() doesn't work here, as that will promote
 370   // by widening the vector w/ the same element width and twice the number
 371   // of elements. We want the other way around, the same number of elements,
 372   // each twice the width.
 373   //
 374   // Increase the bitwidth of the element to the next pow-of-two
 375   // (which is greater than 8 bits).
 376
 377   EVT NVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 378   assert(NVT.isSimple() && "Promoting to a non-simple vector type!");
 379   SDLoc dl(Op);
 380   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 381
 382   unsigned Opc = Op.getOpcode() == ISD::UINT_TO_FP ? ISD::ZERO_EXTEND :
 383     ISD::SIGN_EXTEND;
 384   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 385     if (Op.getOperand(j).getValueType().isVector())
 386       Operands[j] = DAG.getNode(Opc, dl, NVT, Op.getOperand(j));
 387     else
 388       Operands[j] = Op.getOperand(j);
 389   }
 390
 391   return DAG.getNode(Op.getOpcode(), dl, Op.getValueType(), Operands);
 392 }
 393
 394 // For FP_TO_INT we promote the result type to a vector type with wider
 395 // elements and then truncate the result.  This is different from the default
 396 // PromoteVector which uses bitcast to promote thus assumning that the
 397 // promoted vector type has the same overall size.
 398 SDValue VectorLegalizer::PromoteFP_TO_INT(SDValue Op, bool isSigned) {
 399   assert(Op.getNode()->getNumValues() == 1 &&
 400          "Can't promote a vector with multiple results!");
 401   EVT VT = Op.getValueType();
 402
 403   EVT NewVT;
 404   unsigned NewOpc;
 405   while (1) {
 406     NewVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 407     assert(NewVT.isSimple() && "Promoting to a non-simple vector type!");
 408     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewVT)) {
 409       NewOpc = ISD::FP_TO_SINT;
 410       break;
 411     }
 412     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewVT)) {
 413       NewOpc = ISD::FP_TO_UINT;
 414       break;
 415     }
 416   }
 417
 418   SDLoc loc(Op);
 419   SDValue promoted  = DAG.getNode(NewOpc, SDLoc(Op), NewVT, Op.getOperand(0));
 420   return DAG.getNode(ISD::TRUNCATE, SDLoc(Op), VT, promoted);
 421 }
 422
 423
 424 SDValue VectorLegalizer::ExpandLoad(SDValue Op) {
 425   SDLoc dl(Op);
 426   LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 427   SDValue Chain = LD->getChain();
 428   SDValue BasePTR = LD->getBasePtr();
 429   EVT SrcVT = LD->getMemoryVT();
 430   ISD::LoadExtType ExtType = LD->getExtensionType();
 431
 432   SmallVector<SDValue, 8> Vals;
 433   SmallVector<SDValue, 8> LoadChains;
 434   unsigned NumElem = SrcVT.getVectorNumElements();
 435
 436   EVT SrcEltVT = SrcVT.getScalarType();
 437   EVT DstEltVT = Op.getNode()->getValueType(0).getScalarType();
 438
 439   if (SrcVT.getVectorNumElements() > 1 && !SrcEltVT.isByteSized()) {
 440     // When elements in a vector is not byte-addressable, we cannot directly
 441     // load each element by advancing pointer, which could only address bytes.
 442     // Instead, we load all significant words, mask bits off, and concatenate
 443     // them to form each element. Finally, they are extended to destination
 444     // scalar type to build the destination vector.
 445     EVT WideVT = TLI.getPointerTy();
 446
 447     assert(WideVT.isRound() &&
 448            "Could not handle the sophisticated case when the widest integer is"
 449            " not power of 2.");
 450     assert(WideVT.bitsGE(SrcEltVT) &&
 451            "Type is not legalized?");
 452
 453     unsigned WideBytes = WideVT.getStoreSize();
 454     unsigned Offset = 0;
 455     unsigned RemainingBytes = SrcVT.getStoreSize();
 456     SmallVector<SDValue, 8> LoadVals;
 457
 458     while (RemainingBytes > 0) {
 459       SDValue ScalarLoad;
 460       unsigned LoadBytes = WideBytes;
 461
 462       if (RemainingBytes >= LoadBytes) {
 463         ScalarLoad = DAG.getLoad(WideVT, dl, Chain, BasePTR,
 464                                  LD->getPointerInfo().getWithOffset(Offset),
 465                                  LD->isVolatile(), LD->isNonTemporal(),
 466                                  LD->isInvariant(), LD->getAlignment(),
 467                                  LD->getTBAAInfo());
 468       } else {
 469         EVT LoadVT = WideVT;
 470         while (RemainingBytes < LoadBytes) {
 471           LoadBytes >>= 1; // Reduce the load size by half.
 472           LoadVT = EVT::getIntegerVT(*DAG.getContext(), LoadBytes << 3);
 473         }
 474         ScalarLoad = DAG.getExtLoad(ISD::EXTLOAD, dl, WideVT, Chain, BasePTR,
 475                                     LD->getPointerInfo().getWithOffset(Offset),
 476                                     LoadVT, LD->isVolatile(),
 477                                     LD->isNonTemporal(), LD->getAlignment(),
 478                                     LD->getTBAAInfo());
 479       }
 480
 481       RemainingBytes -= LoadBytes;
 482       Offset += LoadBytes;
 483       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 484                             DAG.getConstant(LoadBytes, BasePTR.getValueType()));
 485
 486       LoadVals.push_back(ScalarLoad.getValue(0));
 487       LoadChains.push_back(ScalarLoad.getValue(1));
 488     }
 489
 490     // Extract bits, pack and extend/trunc them into destination type.
 491     unsigned SrcEltBits = SrcEltVT.getSizeInBits();
 492     SDValue SrcEltBitMask = DAG.getConstant((1U << SrcEltBits) - 1, WideVT);
 493
 494     unsigned BitOffset = 0;
 495     unsigned WideIdx = 0;
 496     unsigned WideBits = WideVT.getSizeInBits();
 497
 498     for (unsigned Idx = 0; Idx != NumElem; ++Idx) {
 499       SDValue Lo, Hi, ShAmt;
 500
 501       if (BitOffset < WideBits) {
 502         ShAmt = DAG.getConstant(BitOffset, TLI.getShiftAmountTy(WideVT));
 503         Lo = DAG.getNode(ISD::SRL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 504         Lo = DAG.getNode(ISD::AND, dl, WideVT, Lo, SrcEltBitMask);
 505       }
 506
 507       BitOffset += SrcEltBits;
 508       if (BitOffset >= WideBits) {
 509         WideIdx++;
 510         Offset -= WideBits;
 511         if (Offset > 0) {
 512           ShAmt = DAG.getConstant(SrcEltBits - Offset,
 513                                   TLI.getShiftAmountTy(WideVT));
 514           Hi = DAG.getNode(ISD::SHL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 515           Hi = DAG.getNode(ISD::AND, dl, WideVT, Hi, SrcEltBitMask);
 516         }
 517       }
 518
 519       if (Hi.getNode())
 520         Lo = DAG.getNode(ISD::OR, dl, WideVT, Lo, Hi);
 521
 522       switch (ExtType) {
 523       default: llvm_unreachable("Unknown extended-load op!");
 524       case ISD::EXTLOAD:
 525         Lo = DAG.getAnyExtOrTrunc(Lo, dl, DstEltVT);
 526         break;
 527       case ISD::ZEXTLOAD:
 528         Lo = DAG.getZExtOrTrunc(Lo, dl, DstEltVT);
 529         break;
 530       case ISD::SEXTLOAD:
 531         ShAmt = DAG.getConstant(WideBits - SrcEltBits,
 532                                 TLI.getShiftAmountTy(WideVT));
 533         Lo = DAG.getNode(ISD::SHL, dl, WideVT, Lo, ShAmt);
 534         Lo = DAG.getNode(ISD::SRA, dl, WideVT, Lo, ShAmt);
 535         Lo = DAG.getSExtOrTrunc(Lo, dl, DstEltVT);
 536         break;
 537       }
 538       Vals.push_back(Lo);
 539     }
 540   } else {
 541     unsigned Stride = SrcVT.getScalarType().getSizeInBits()/8;
 542
 543     for (unsigned Idx=0; Idx<NumElem; Idx++) {
 544       SDValue ScalarLoad = DAG.getExtLoad(ExtType, dl,
 545                 Op.getNode()->getValueType(0).getScalarType(),
 546                 Chain, BasePTR, LD->getPointerInfo().getWithOffset(Idx * Stride),
 547                 SrcVT.getScalarType(),
 548                 LD->isVolatile(), LD->isNonTemporal(),
 549                 LD->getAlignment(), LD->getTBAAInfo());
 550
 551       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 552                          DAG.getConstant(Stride, BasePTR.getValueType()));
 553
 554       Vals.push_back(ScalarLoad.getValue(0));
 555       LoadChains.push_back(ScalarLoad.getValue(1));
 556     }
 557   }
 558
 559   SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, LoadChains);
 560   SDValue Value = DAG.getNode(ISD::BUILD_VECTOR, dl,
 561                               Op.getNode()->getValueType(0), Vals);
 562
 563   AddLegalizedOperand(Op.getValue(0), Value);
 564   AddLegalizedOperand(Op.getValue(1), NewChain);
 565
 566   return (Op.getResNo() ? NewChain : Value);
 567 }
 568
 569 SDValue VectorLegalizer::ExpandStore(SDValue Op) {
 570   SDLoc dl(Op);
 571   StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 572   SDValue Chain = ST->getChain();
 573   SDValue BasePTR = ST->getBasePtr();
 574   SDValue Value = ST->getValue();
 575   EVT StVT = ST->getMemoryVT();
 576
 577   unsigned Alignment = ST->getAlignment();
 578   bool isVolatile = ST->isVolatile();
 579   bool isNonTemporal = ST->isNonTemporal();
 580   const MDNode *TBAAInfo = ST->getTBAAInfo();
 581
 582   unsigned NumElem = StVT.getVectorNumElements();
 583   // The type of the data we want to save
 584   EVT RegVT = Value.getValueType();
 585   EVT RegSclVT = RegVT.getScalarType();
 586   // The type of data as saved in memory.
 587   EVT MemSclVT = StVT.getScalarType();
 588
 589   // Cast floats into integers
 590   unsigned ScalarSize = MemSclVT.getSizeInBits();
 591
 592   // Round odd types to the next pow of two.
 593   if (!isPowerOf2_32(ScalarSize))
 594     ScalarSize = NextPowerOf2(ScalarSize);
 595
 596   // Store Stride in bytes
 597   unsigned Stride = ScalarSize/8;
 598   // Extract each of the elements from the original vector
 599   // and save them into memory individually.
 600   SmallVector<SDValue, 8> Stores;
 601   for (unsigned Idx = 0; Idx < NumElem; Idx++) {
 602     SDValue Ex = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
 603                RegSclVT, Value, DAG.getConstant(Idx, TLI.getVectorIdxTy()));
 604
 605     // This scalar TruncStore may be illegal, but we legalize it later.
 606     SDValue Store = DAG.getTruncStore(Chain, dl, Ex, BasePTR,
 607                ST->getPointerInfo().getWithOffset(Idx*Stride), MemSclVT,
 608                isVolatile, isNonTemporal, Alignment, TBAAInfo);
 609
 610     BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 611                                DAG.getConstant(Stride, BasePTR.getValueType()));
 612
 613     Stores.push_back(Store);
 614   }
 615   SDValue TF =  DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 616   AddLegalizedOperand(Op, TF);
 617   return TF;
 618 }
 619
 620 SDValue VectorLegalizer::Expand(SDValue Op) {
 621   switch (Op->getOpcode()) {
 622   case ISD::SIGN_EXTEND_INREG:
 623     return ExpandSEXTINREG(Op);
 624   case ISD::ZERO_EXTEND_VECTOR_INREG:
 625     return ExpandZERO_EXTEND_VECTOR_INREG(Op);
 626   case ISD::BSWAP:
 627     return ExpandBSWAP(Op);
 628   case ISD::VSELECT:
 629     return ExpandVSELECT(Op);
 630   case ISD::SELECT:
 631     return ExpandSELECT(Op);
 632   case ISD::UINT_TO_FP:
 633     return ExpandUINT_TO_FLOAT(Op);
 634   case ISD::FNEG:
 635     return ExpandFNEG(Op);
 636   case ISD::SETCC:
 637     return UnrollVSETCC(Op);
 638   default:
 639     return DAG.UnrollVectorOp(Op.getNode());
 640   }
 641 }
 642
 643 SDValue VectorLegalizer::ExpandSELECT(SDValue Op) {
 644   // Lower a select instruction where the condition is a scalar and the
 645   // operands are vectors. Lower this select to VSELECT and implement it
 646   // using XOR AND OR. The selector bit is broadcasted.
 647   EVT VT = Op.getValueType();
 648   SDLoc DL(Op);
 649
 650   SDValue Mask = Op.getOperand(0);
 651   SDValue Op1 = Op.getOperand(1);
 652   SDValue Op2 = Op.getOperand(2);
 653
 654   assert(VT.isVector() && !Mask.getValueType().isVector()
 655          && Op1.getValueType() == Op2.getValueType() && "Invalid type");
 656
 657   unsigned NumElem = VT.getVectorNumElements();
 658
 659   // If we can't even use the basic vector operations of
 660   // AND,OR,XOR, we will have to scalarize the op.
 661   // Notice that the operation may be 'promoted' which means that it is
 662   // 'bitcasted' to another type which is handled.
 663   // Also, we need to be able to construct a splat vector using BUILD_VECTOR.
 664   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 665       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 666       TLI.getOperationAction(ISD::OR,  VT) == TargetLowering::Expand ||
 667       TLI.getOperationAction(ISD::BUILD_VECTOR,  VT) == TargetLowering::Expand)
 668     return DAG.UnrollVectorOp(Op.getNode());
 669
 670   // Generate a mask operand.
 671   EVT MaskTy = VT.changeVectorElementTypeToInteger();
 672
 673   // What is the size of each element in the vector mask.
 674   EVT BitTy = MaskTy.getScalarType();
 675
 676   Mask = DAG.getSelect(DL, BitTy, Mask,
 677           DAG.getConstant(APInt::getAllOnesValue(BitTy.getSizeInBits()), BitTy),
 678           DAG.getConstant(0, BitTy));
 679
 680   // Broadcast the mask so that the entire vector is all-one or all zero.
 681   SmallVector<SDValue, 8> Ops(NumElem, Mask);
 682   Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskTy, Ops);
 683
 684   // Bitcast the operands to be the same type as the mask.
 685   // This is needed when we select between FP types because
 686   // the mask is a vector of integers.
 687   Op1 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op1);
 688   Op2 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op2);
 689
 690   SDValue AllOnes = DAG.getConstant(
 691             APInt::getAllOnesValue(BitTy.getSizeInBits()), MaskTy);
 692   SDValue NotMask = DAG.getNode(ISD::XOR, DL, MaskTy, Mask, AllOnes);
 693
 694   Op1 = DAG.getNode(ISD::AND, DL, MaskTy, Op1, Mask);
 695   Op2 = DAG.getNode(ISD::AND, DL, MaskTy, Op2, NotMask);
 696   SDValue Val = DAG.getNode(ISD::OR, DL, MaskTy, Op1, Op2);
 697   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 698 }
 699
 700 SDValue VectorLegalizer::ExpandSEXTINREG(SDValue Op) {
 701   EVT VT = Op.getValueType();
 702
 703   // Make sure that the SRA and SHL instructions are available.
 704   if (TLI.getOperationAction(ISD::SRA, VT) == TargetLowering::Expand ||
 705       TLI.getOperationAction(ISD::SHL, VT) == TargetLowering::Expand)
 706     return DAG.UnrollVectorOp(Op.getNode());
 707
 708   SDLoc DL(Op);
 709   EVT OrigTy = cast<VTSDNode>(Op->getOperand(1))->getVT();
 710
 711   unsigned BW = VT.getScalarType().getSizeInBits();
 712   unsigned OrigBW = OrigTy.getScalarType().getSizeInBits();
 713   SDValue ShiftSz = DAG.getConstant(BW - OrigBW, VT);
 714
 715   Op = Op.getOperand(0);
 716   Op =   DAG.getNode(ISD::SHL, DL, VT, Op, ShiftSz);
 717   return DAG.getNode(ISD::SRA, DL, VT, Op, ShiftSz);
 718 }
 719
 720 // Generically expand a vector zext in register to a shuffle of the relevant
 721 // lanes into the appropriate locations, a blend of zero into the high bits,
 722 // and a bitcast to the wider element type.
 723 SDValue VectorLegalizer::ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op) {
 724   SDLoc DL(Op);
 725   EVT VT = Op.getValueType();
 726   int NumElements = VT.getVectorNumElements();
 727   SDValue Src = Op.getOperand(0);
 728   EVT SrcVT = Src.getValueType();
 729   int NumSrcElements = SrcVT.getVectorNumElements();
 730
 731   // Build up a zero vector to blend into this one.
 732   EVT SrcScalarVT = SrcVT.getScalarType();
 733   SDValue ScalarZero = DAG.getTargetConstant(0, SrcScalarVT);
 734   SmallVector<SDValue, 4> BuildVectorOperands(NumSrcElements, ScalarZero);
 735   SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, DL, SrcVT, BuildVectorOperands);
 736
 737   // Shuffle the incoming lanes into the correct position, and pull all other
 738   // lanes from the zero vector.
 739   SmallVector<int, 16> ShuffleMask;
 740   ShuffleMask.reserve(NumSrcElements);
 741   for (int i = 0; i < NumSrcElements; ++i)
 742     ShuffleMask.push_back(i);
 743
 744   int ExtLaneScale = NumSrcElements / NumElements;
 745   int EndianOffset = TLI.isBigEndian() ? ExtLaneScale - 1 : 0;
 746   for (int i = 0; i < NumElements; ++i)
 747     ShuffleMask[i * ExtLaneScale + EndianOffset] = NumSrcElements + i;
 748
 749   return DAG.getNode(ISD::BITCAST, DL, VT,
 750                      DAG.getVectorShuffle(SrcVT, DL, Zero, Src, ShuffleMask));
 751 }
 752
 753 SDValue VectorLegalizer::ExpandBSWAP(SDValue Op) {
 754   EVT VT = Op.getValueType();
 755
 756   // Generate a byte wise shuffle mask for the BSWAP.
 757   SmallVector<int, 16> ShuffleMask;
 758   int ScalarSizeInBytes = VT.getScalarSizeInBits() / 8;
 759   for (int I = 0, E = VT.getVectorNumElements(); I != E; ++I)
 760     for (int J = ScalarSizeInBytes - 1; J >= 0; --J)
 761       ShuffleMask.push_back((I * ScalarSizeInBytes) + J);
 762
 763   EVT ByteVT = EVT::getVectorVT(*DAG.getContext(), MVT::i8, ShuffleMask.size());
 764
 765   // Only emit a shuffle if the mask is legal.
 766   if (!TLI.isShuffleMaskLegal(ShuffleMask, ByteVT))
 767     return DAG.UnrollVectorOp(Op.getNode());
 768
 769   SDLoc DL(Op);
 770   Op = DAG.getNode(ISD::BITCAST, DL, ByteVT, Op.getOperand(0));
 771   Op = DAG.getVectorShuffle(ByteVT, DL, Op, DAG.getUNDEF(ByteVT),
 772                             ShuffleMask.data());
 773   return DAG.getNode(ISD::BITCAST, DL, VT, Op);
 774 }
 775
 776 SDValue VectorLegalizer::ExpandVSELECT(SDValue Op) {
 777   // Implement VSELECT in terms of XOR, AND, OR
 778   // on platforms which do not support blend natively.
 779   SDLoc DL(Op);
 780
 781   SDValue Mask = Op.getOperand(0);
 782   SDValue Op1 = Op.getOperand(1);
 783   SDValue Op2 = Op.getOperand(2);
 784
 785   EVT VT = Mask.getValueType();
 786
 787   // If we can't even use the basic vector operations of
 788   // AND,OR,XOR, we will have to scalarize the op.
 789   // Notice that the operation may be 'promoted' which means that it is
 790   // 'bitcasted' to another type which is handled.
 791   // This operation also isn't safe with AND, OR, XOR when the boolean
 792   // type is 0/1 as we need an all ones vector constant to mask with.
 793   // FIXME: Sign extend 1 to all ones if thats legal on the target.
 794   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 795       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 796       TLI.getOperationAction(ISD::OR,  VT) == TargetLowering::Expand ||
 797       TLI.getBooleanContents(true) !=
 798       TargetLowering::ZeroOrNegativeOneBooleanContent)
 799     return DAG.UnrollVectorOp(Op.getNode());
 800
 801   // If the mask and the type are different sizes, unroll the vector op. This
 802   // can occur when getSetCCResultType returns something that is different in
 803   // size from the operand types. For example, v4i8 = select v4i32, v4i8, v4i8.
 804   if (VT.getSizeInBits() != Op1.getValueType().getSizeInBits())
 805     return DAG.UnrollVectorOp(Op.getNode());
 806
 807   // Bitcast the operands to be the same type as the mask.
 808   // This is needed when we select between FP types because
 809   // the mask is a vector of integers.
 810   Op1 = DAG.getNode(ISD::BITCAST, DL, VT, Op1);
 811   Op2 = DAG.getNode(ISD::BITCAST, DL, VT, Op2);
 812
 813   SDValue AllOnes = DAG.getConstant(
 814     APInt::getAllOnesValue(VT.getScalarType().getSizeInBits()), VT);
 815   SDValue NotMask = DAG.getNode(ISD::XOR, DL, VT, Mask, AllOnes);
 816
 817   Op1 = DAG.getNode(ISD::AND, DL, VT, Op1, Mask);
 818   Op2 = DAG.getNode(ISD::AND, DL, VT, Op2, NotMask);
 819   SDValue Val = DAG.getNode(ISD::OR, DL, VT, Op1, Op2);
 820   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 821 }
 822
 823 SDValue VectorLegalizer::ExpandUINT_TO_FLOAT(SDValue Op) {
 824   EVT VT = Op.getOperand(0).getValueType();
 825   SDLoc DL(Op);
 826
 827   // Make sure that the SINT_TO_FP and SRL instructions are available.
 828   if (TLI.getOperationAction(ISD::SINT_TO_FP, VT) == TargetLowering::Expand ||
 829       TLI.getOperationAction(ISD::SRL,        VT) == TargetLowering::Expand)
 830     return DAG.UnrollVectorOp(Op.getNode());
 831
 832  EVT SVT = VT.getScalarType();
 833   assert((SVT.getSizeInBits() == 64 || SVT.getSizeInBits() == 32) &&
 834       "Elements in vector-UINT_TO_FP must be 32 or 64 bits wide");
 835
 836   unsigned BW = SVT.getSizeInBits();
 837   SDValue HalfWord = DAG.getConstant(BW/2, VT);
 838
 839   // Constants to clear the upper part of the word.
 840   // Notice that we can also use SHL+SHR, but using a constant is slightly
 841   // faster on x86.
 842   uint64_t HWMask = (SVT.getSizeInBits()==64)?0x00000000FFFFFFFF:0x0000FFFF;
 843   SDValue HalfWordMask = DAG.getConstant(HWMask, VT);
 844
 845   // Two to the power of half-word-size.
 846   SDValue TWOHW = DAG.getConstantFP((1<<(BW/2)), Op.getValueType());
 847
 848   // Clear upper part of LO, lower HI
 849   SDValue HI = DAG.getNode(ISD::SRL, DL, VT, Op.getOperand(0), HalfWord);
 850   SDValue LO = DAG.getNode(ISD::AND, DL, VT, Op.getOperand(0), HalfWordMask);
 851
 852   // Convert hi and lo to floats
 853   // Convert the hi part back to the upper values
 854   SDValue fHI = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), HI);
 855           fHI = DAG.getNode(ISD::FMUL, DL, Op.getValueType(), fHI, TWOHW);
 856   SDValue fLO = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), LO);
 857
 858   // Add the two halves
 859   return DAG.getNode(ISD::FADD, DL, Op.getValueType(), fHI, fLO);
 860 }
 861
 862
 863 SDValue VectorLegalizer::ExpandFNEG(SDValue Op) {
 864   if (TLI.isOperationLegalOrCustom(ISD::FSUB, Op.getValueType())) {
 865     SDValue Zero = DAG.getConstantFP(-0.0, Op.getValueType());
 866     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 867                        Zero, Op.getOperand(0));
 868   }
 869   return DAG.UnrollVectorOp(Op.getNode());
 870 }
 871
 872 SDValue VectorLegalizer::UnrollVSETCC(SDValue Op) {
 873   EVT VT = Op.getValueType();
 874   unsigned NumElems = VT.getVectorNumElements();
 875   EVT EltVT = VT.getVectorElementType();
 876   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1), CC = Op.getOperand(2);
 877   EVT TmpEltVT = LHS.getValueType().getVectorElementType();
 878   SDLoc dl(Op);
 879   SmallVector<SDValue, 8> Ops(NumElems);
 880   for (unsigned i = 0; i < NumElems; ++i) {
 881     SDValue LHSElem = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, LHS,
 882                                   DAG.getConstant(i, TLI.getVectorIdxTy()));
 883     SDValue RHSElem = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, RHS,
 884                                   DAG.getConstant(i, TLI.getVectorIdxTy()));
 885     Ops[i] = DAG.getNode(ISD::SETCC, dl,
 886                          TLI.getSetCCResultType(*DAG.getContext(), TmpEltVT),
 887                          LHSElem, RHSElem, CC);
 888     Ops[i] = DAG.getSelect(dl, EltVT, Ops[i],
 889                            DAG.getConstant(APInt::getAllOnesValue
 890                                            (EltVT.getSizeInBits()), EltVT),
 891                            DAG.getConstant(0, EltVT));
 892   }
 893   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
 894 }
 895
 896 }
 897
 898 bool SelectionDAG::LegalizeVectors() {
 899   return VectorLegalizer(*this).Run();
 900 }