Use the subtarget on the dag to get TargetFrameLowering rather
[oota-llvm.git] / lib / CodeGen / SelectionDAG / LegalizeDAG.cpp
1 //===-- LegalizeDAG.cpp - Implement SelectionDAG::Legalize ----------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file implements the SelectionDAG::Legalize method.
11 //
12 //===----------------------------------------------------------------------===//
13
14 #include "llvm/CodeGen/SelectionDAG.h"
15 #include "llvm/ADT/SetVector.h"
16 #include "llvm/ADT/SmallPtrSet.h"
17 #include "llvm/ADT/SmallSet.h"
18 #include "llvm/ADT/SmallVector.h"
19 #include "llvm/ADT/Triple.h"
20 #include "llvm/CodeGen/Analysis.h"
21 #include "llvm/CodeGen/MachineFunction.h"
22 #include "llvm/CodeGen/MachineJumpTableInfo.h"
23 #include "llvm/IR/CallingConv.h"
24 #include "llvm/IR/Constants.h"
25 #include "llvm/IR/DataLayout.h"
26 #include "llvm/IR/DebugInfo.h"
27 #include "llvm/IR/DerivedTypes.h"
28 #include "llvm/IR/Function.h"
29 #include "llvm/IR/LLVMContext.h"
30 #include "llvm/Support/Debug.h"
31 #include "llvm/Support/ErrorHandling.h"
32 #include "llvm/Support/MathExtras.h"
33 #include "llvm/Support/raw_ostream.h"
34 #include "llvm/Target/TargetFrameLowering.h"
35 #include "llvm/Target/TargetLowering.h"
36 #include "llvm/Target/TargetMachine.h"
37 #include "llvm/Target/TargetSubtargetInfo.h"
38 using namespace llvm;
39
40 #define DEBUG_TYPE "legalizedag"
41
42 //===----------------------------------------------------------------------===//
43 /// SelectionDAGLegalize - This takes an arbitrary SelectionDAG as input and
44 /// hacks on it until the target machine can handle it.  This involves
45 /// eliminating value sizes the machine cannot handle (promoting small sizes to
46 /// large sizes or splitting up large values into small values) as well as
47 /// eliminating operations the machine cannot handle.
48 ///
49 /// This code also does a small amount of optimization and recognition of idioms
50 /// as part of its processing.  For example, if a target does not support a
51 /// 'setcc' instruction efficiently, but does support 'brcc' instruction, this
52 /// will attempt merge setcc and brc instructions into brcc's.
53 ///
54 namespace {
55 class SelectionDAGLegalize {
56   const TargetMachine &TM;
57   const TargetLowering &TLI;
58   SelectionDAG &DAG;
59
60   /// \brief The set of nodes which have already been legalized. We hold a
61   /// reference to it in order to update as necessary on node deletion.
62   SmallPtrSetImpl<SDNode *> &LegalizedNodes;
63
64   /// \brief A set of all the nodes updated during legalization.
65   SmallSetVector<SDNode *, 16> *UpdatedNodes;
66
67   EVT getSetCCResultType(EVT VT) const {
68     return TLI.getSetCCResultType(*DAG.getContext(), VT);
69   }
70
71   // Libcall insertion helpers.
72
73 public:
74   SelectionDAGLegalize(SelectionDAG &DAG,
75                        SmallPtrSetImpl<SDNode *> &LegalizedNodes,
76                        SmallSetVector<SDNode *, 16> *UpdatedNodes = nullptr)
77       : TM(DAG.getTarget()), TLI(DAG.getTargetLoweringInfo()), DAG(DAG),
78         LegalizedNodes(LegalizedNodes), UpdatedNodes(UpdatedNodes) {}
79
80   /// \brief Legalizes the given operation.
81   void LegalizeOp(SDNode *Node);
82
83 private:
84   SDValue OptimizeFloatStore(StoreSDNode *ST);
85
86   void LegalizeLoadOps(SDNode *Node);
87   void LegalizeStoreOps(SDNode *Node);
88
89   /// PerformInsertVectorEltInMemory - Some target cannot handle a variable
90   /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
91   /// is necessary to spill the vector being inserted into to memory, perform
92   /// the insert there, and then read the result back.
93   SDValue PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val,
94                                          SDValue Idx, SDLoc dl);
95   SDValue ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val,
96                                   SDValue Idx, SDLoc dl);
97
98   /// ShuffleWithNarrowerEltType - Return a vector shuffle operation which
99   /// performs the same shuffe in terms of order or result bytes, but on a type
100   /// whose vector element type is narrower than the original shuffle type.
101   /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
102   SDValue ShuffleWithNarrowerEltType(EVT NVT, EVT VT, SDLoc dl,
103                                      SDValue N1, SDValue N2,
104                                      ArrayRef<int> Mask) const;
105
106   bool LegalizeSetCCCondCode(EVT VT, SDValue &LHS, SDValue &RHS, SDValue &CC,
107                              bool &NeedInvert, SDLoc dl);
108
109   SDValue ExpandLibCall(RTLIB::Libcall LC, SDNode *Node, bool isSigned);
110   SDValue ExpandLibCall(RTLIB::Libcall LC, EVT RetVT, const SDValue *Ops,
111                         unsigned NumOps, bool isSigned, SDLoc dl);
112
113   std::pair<SDValue, SDValue> ExpandChainLibCall(RTLIB::Libcall LC,
114                                                  SDNode *Node, bool isSigned);
115   SDValue ExpandFPLibCall(SDNode *Node, RTLIB::Libcall Call_F32,
116                           RTLIB::Libcall Call_F64, RTLIB::Libcall Call_F80,
117                           RTLIB::Libcall Call_F128,
118                           RTLIB::Libcall Call_PPCF128);
119   SDValue ExpandIntLibCall(SDNode *Node, bool isSigned,
120                            RTLIB::Libcall Call_I8,
121                            RTLIB::Libcall Call_I16,
122                            RTLIB::Libcall Call_I32,
123                            RTLIB::Libcall Call_I64,
124                            RTLIB::Libcall Call_I128);
125   void ExpandDivRemLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
126   void ExpandSinCosLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
127
128   SDValue EmitStackConvert(SDValue SrcOp, EVT SlotVT, EVT DestVT, SDLoc dl);
129   SDValue ExpandBUILD_VECTOR(SDNode *Node);
130   SDValue ExpandSCALAR_TO_VECTOR(SDNode *Node);
131   void ExpandDYNAMIC_STACKALLOC(SDNode *Node,
132                                 SmallVectorImpl<SDValue> &Results);
133   SDValue ExpandFCOPYSIGN(SDNode *Node);
134   SDValue ExpandLegalINT_TO_FP(bool isSigned, SDValue LegalOp, EVT DestVT,
135                                SDLoc dl);
136   SDValue PromoteLegalINT_TO_FP(SDValue LegalOp, EVT DestVT, bool isSigned,
137                                 SDLoc dl);
138   SDValue PromoteLegalFP_TO_INT(SDValue LegalOp, EVT DestVT, bool isSigned,
139                                 SDLoc dl);
140
141   SDValue ExpandBSWAP(SDValue Op, SDLoc dl);
142   SDValue ExpandBitCount(unsigned Opc, SDValue Op, SDLoc dl);
143
144   SDValue ExpandExtractFromVectorThroughStack(SDValue Op);
145   SDValue ExpandInsertToVectorThroughStack(SDValue Op);
146   SDValue ExpandVectorBuildThroughStack(SDNode* Node);
147
148   SDValue ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP);
149
150   std::pair<SDValue, SDValue> ExpandAtomic(SDNode *Node);
151
152   void ExpandNode(SDNode *Node);
153   void PromoteNode(SDNode *Node);
154
155 public:
156   // Node replacement helpers
157   void ReplacedNode(SDNode *N) {
158     LegalizedNodes.erase(N);
159     if (UpdatedNodes)
160       UpdatedNodes->insert(N);
161   }
162   void ReplaceNode(SDNode *Old, SDNode *New) {
163     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG);
164           dbgs() << "     with:      "; New->dump(&DAG));
165
166     assert(Old->getNumValues() == New->getNumValues() &&
167            "Replacing one node with another that produces a different number "
168            "of values!");
169     DAG.ReplaceAllUsesWith(Old, New);
170     for (unsigned i = 0, e = Old->getNumValues(); i != e; ++i)
171       DAG.TransferDbgValues(SDValue(Old, i), SDValue(New, i));
172     if (UpdatedNodes)
173       UpdatedNodes->insert(New);
174     ReplacedNode(Old);
175   }
176   void ReplaceNode(SDValue Old, SDValue New) {
177     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG);
178           dbgs() << "     with:      "; New->dump(&DAG));
179
180     DAG.ReplaceAllUsesWith(Old, New);
181     DAG.TransferDbgValues(Old, New);
182     if (UpdatedNodes)
183       UpdatedNodes->insert(New.getNode());
184     ReplacedNode(Old.getNode());
185   }
186   void ReplaceNode(SDNode *Old, const SDValue *New) {
187     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG));
188
189     DAG.ReplaceAllUsesWith(Old, New);
190     for (unsigned i = 0, e = Old->getNumValues(); i != e; ++i) {
191       DEBUG(dbgs() << (i == 0 ? "     with:      "
192                               : "      and:      ");
193             New[i]->dump(&DAG));
194       DAG.TransferDbgValues(SDValue(Old, i), New[i]);
195       if (UpdatedNodes)
196         UpdatedNodes->insert(New[i].getNode());
197     }
198     ReplacedNode(Old);
199   }
200 };
201 }
202
203 /// ShuffleWithNarrowerEltType - Return a vector shuffle operation which
204 /// performs the same shuffe in terms of order or result bytes, but on a type
205 /// whose vector element type is narrower than the original shuffle type.
206 /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
207 SDValue
208 SelectionDAGLegalize::ShuffleWithNarrowerEltType(EVT NVT, EVT VT,  SDLoc dl,
209                                                  SDValue N1, SDValue N2,
210                                                  ArrayRef<int> Mask) const {
211   unsigned NumMaskElts = VT.getVectorNumElements();
212   unsigned NumDestElts = NVT.getVectorNumElements();
213   unsigned NumEltsGrowth = NumDestElts / NumMaskElts;
214
215   assert(NumEltsGrowth && "Cannot promote to vector type with fewer elts!");
216
217   if (NumEltsGrowth == 1)
218     return DAG.getVectorShuffle(NVT, dl, N1, N2, &Mask[0]);
219
220   SmallVector<int, 8> NewMask;
221   for (unsigned i = 0; i != NumMaskElts; ++i) {
222     int Idx = Mask[i];
223     for (unsigned j = 0; j != NumEltsGrowth; ++j) {
224       if (Idx < 0)
225         NewMask.push_back(-1);
226       else
227         NewMask.push_back(Idx * NumEltsGrowth + j);
228     }
229   }
230   assert(NewMask.size() == NumDestElts && "Non-integer NumEltsGrowth?");
231   assert(TLI.isShuffleMaskLegal(NewMask, NVT) && "Shuffle not legal?");
232   return DAG.getVectorShuffle(NVT, dl, N1, N2, &NewMask[0]);
233 }
234
235 /// ExpandConstantFP - Expands the ConstantFP node to an integer constant or
236 /// a load from the constant pool.
237 SDValue
238 SelectionDAGLegalize::ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP) {
239   bool Extend = false;
240   SDLoc dl(CFP);
241
242   // If a FP immediate is precise when represented as a float and if the
243   // target can do an extending load from float to double, we put it into
244   // the constant pool as a float, even if it's is statically typed as a
245   // double.  This shrinks FP constants and canonicalizes them for targets where
246   // an FP extending load is the same cost as a normal load (such as on the x87
247   // fp stack or PPC FP unit).
248   EVT VT = CFP->getValueType(0);
249   ConstantFP *LLVMC = const_cast<ConstantFP*>(CFP->getConstantFPValue());
250   if (!UseCP) {
251     assert((VT == MVT::f64 || VT == MVT::f32) && "Invalid type expansion");
252     return DAG.getConstant(LLVMC->getValueAPF().bitcastToAPInt(),
253                            (VT == MVT::f64) ? MVT::i64 : MVT::i32);
254   }
255
256   EVT OrigVT = VT;
257   EVT SVT = VT;
258   while (SVT != MVT::f32 && SVT != MVT::f16) {
259     SVT = (MVT::SimpleValueType)(SVT.getSimpleVT().SimpleTy - 1);
260     if (ConstantFPSDNode::isValueValidForType(SVT, CFP->getValueAPF()) &&
261         // Only do this if the target has a native EXTLOAD instruction from
262         // smaller type.
263         TLI.isLoadExtLegal(ISD::EXTLOAD, SVT) &&
264         TLI.ShouldShrinkFPConstant(OrigVT)) {
265       Type *SType = SVT.getTypeForEVT(*DAG.getContext());
266       LLVMC = cast<ConstantFP>(ConstantExpr::getFPTrunc(LLVMC, SType));
267       VT = SVT;
268       Extend = true;
269     }
270   }
271
272   SDValue CPIdx = DAG.getConstantPool(LLVMC, TLI.getPointerTy());
273   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
274   if (Extend) {
275     SDValue Result =
276       DAG.getExtLoad(ISD::EXTLOAD, dl, OrigVT,
277                      DAG.getEntryNode(),
278                      CPIdx, MachinePointerInfo::getConstantPool(),
279                      VT, false, false, false, Alignment);
280     return Result;
281   }
282   SDValue Result =
283     DAG.getLoad(OrigVT, dl, DAG.getEntryNode(), CPIdx,
284                 MachinePointerInfo::getConstantPool(), false, false, false,
285                 Alignment);
286   return Result;
287 }
288
289 /// ExpandUnalignedStore - Expands an unaligned store to 2 half-size stores.
290 static void ExpandUnalignedStore(StoreSDNode *ST, SelectionDAG &DAG,
291                                  const TargetLowering &TLI,
292                                  SelectionDAGLegalize *DAGLegalize) {
293   assert(ST->getAddressingMode() == ISD::UNINDEXED &&
294          "unaligned indexed stores not implemented!");
295   SDValue Chain = ST->getChain();
296   SDValue Ptr = ST->getBasePtr();
297   SDValue Val = ST->getValue();
298   EVT VT = Val.getValueType();
299   int Alignment = ST->getAlignment();
300   unsigned AS = ST->getAddressSpace();
301
302   SDLoc dl(ST);
303   if (ST->getMemoryVT().isFloatingPoint() ||
304       ST->getMemoryVT().isVector()) {
305     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
306     if (TLI.isTypeLegal(intVT)) {
307       // Expand to a bitconvert of the value to the integer type of the
308       // same size, then a (misaligned) int store.
309       // FIXME: Does not handle truncating floating point stores!
310       SDValue Result = DAG.getNode(ISD::BITCAST, dl, intVT, Val);
311       Result = DAG.getStore(Chain, dl, Result, Ptr, ST->getPointerInfo(),
312                            ST->isVolatile(), ST->isNonTemporal(), Alignment);
313       DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
314       return;
315     }
316     // Do a (aligned) store to a stack slot, then copy from the stack slot
317     // to the final destination using (unaligned) integer loads and stores.
318     EVT StoredVT = ST->getMemoryVT();
319     MVT RegVT =
320       TLI.getRegisterType(*DAG.getContext(),
321                           EVT::getIntegerVT(*DAG.getContext(),
322                                             StoredVT.getSizeInBits()));
323     unsigned StoredBytes = StoredVT.getSizeInBits() / 8;
324     unsigned RegBytes = RegVT.getSizeInBits() / 8;
325     unsigned NumRegs = (StoredBytes + RegBytes - 1) / RegBytes;
326
327     // Make sure the stack slot is also aligned for the register type.
328     SDValue StackPtr = DAG.CreateStackTemporary(StoredVT, RegVT);
329
330     // Perform the original store, only redirected to the stack slot.
331     SDValue Store = DAG.getTruncStore(Chain, dl,
332                                       Val, StackPtr, MachinePointerInfo(),
333                                       StoredVT, false, false, 0);
334     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy(AS));
335     SmallVector<SDValue, 8> Stores;
336     unsigned Offset = 0;
337
338     // Do all but one copies using the full register width.
339     for (unsigned i = 1; i < NumRegs; i++) {
340       // Load one integer register's worth from the stack slot.
341       SDValue Load = DAG.getLoad(RegVT, dl, Store, StackPtr,
342                                  MachinePointerInfo(),
343                                  false, false, false, 0);
344       // Store it to the final location.  Remember the store.
345       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, Ptr,
346                                   ST->getPointerInfo().getWithOffset(Offset),
347                                     ST->isVolatile(), ST->isNonTemporal(),
348                                     MinAlign(ST->getAlignment(), Offset)));
349       // Increment the pointers.
350       Offset += RegBytes;
351       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
352                              Increment);
353       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
354     }
355
356     // The last store may be partial.  Do a truncating store.  On big-endian
357     // machines this requires an extending load from the stack slot to ensure
358     // that the bits are in the right place.
359     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
360                                   8 * (StoredBytes - Offset));
361
362     // Load from the stack slot.
363     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Store, StackPtr,
364                                   MachinePointerInfo(),
365                                   MemVT, false, false, false, 0);
366
367     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, Ptr,
368                                        ST->getPointerInfo()
369                                          .getWithOffset(Offset),
370                                        MemVT, ST->isVolatile(),
371                                        ST->isNonTemporal(),
372                                        MinAlign(ST->getAlignment(), Offset),
373                                        ST->getAAInfo()));
374     // The order of the stores doesn't matter - say it with a TokenFactor.
375     SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
376     DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
377     return;
378   }
379   assert(ST->getMemoryVT().isInteger() &&
380          !ST->getMemoryVT().isVector() &&
381          "Unaligned store of unknown type.");
382   // Get the half-size VT
383   EVT NewStoredVT = ST->getMemoryVT().getHalfSizedIntegerVT(*DAG.getContext());
384   int NumBits = NewStoredVT.getSizeInBits();
385   int IncrementSize = NumBits / 8;
386
387   // Divide the stored value in two parts.
388   SDValue ShiftAmount = DAG.getConstant(NumBits,
389                                       TLI.getShiftAmountTy(Val.getValueType()));
390   SDValue Lo = Val;
391   SDValue Hi = DAG.getNode(ISD::SRL, dl, VT, Val, ShiftAmount);
392
393   // Store the two parts
394   SDValue Store1, Store2;
395   Store1 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Lo:Hi, Ptr,
396                              ST->getPointerInfo(), NewStoredVT,
397                              ST->isVolatile(), ST->isNonTemporal(), Alignment);
398
399   Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
400                     DAG.getConstant(IncrementSize, TLI.getPointerTy(AS)));
401   Alignment = MinAlign(Alignment, IncrementSize);
402   Store2 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Hi:Lo, Ptr,
403                              ST->getPointerInfo().getWithOffset(IncrementSize),
404                              NewStoredVT, ST->isVolatile(), ST->isNonTemporal(),
405                              Alignment, ST->getAAInfo());
406
407   SDValue Result =
408     DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Store1, Store2);
409   DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
410 }
411
412 /// ExpandUnalignedLoad - Expands an unaligned load to 2 half-size loads.
413 static void
414 ExpandUnalignedLoad(LoadSDNode *LD, SelectionDAG &DAG,
415                     const TargetLowering &TLI,
416                     SDValue &ValResult, SDValue &ChainResult) {
417   assert(LD->getAddressingMode() == ISD::UNINDEXED &&
418          "unaligned indexed loads not implemented!");
419   SDValue Chain = LD->getChain();
420   SDValue Ptr = LD->getBasePtr();
421   EVT VT = LD->getValueType(0);
422   EVT LoadedVT = LD->getMemoryVT();
423   SDLoc dl(LD);
424   if (VT.isFloatingPoint() || VT.isVector()) {
425     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), LoadedVT.getSizeInBits());
426     if (TLI.isTypeLegal(intVT) && TLI.isTypeLegal(LoadedVT)) {
427       // Expand to a (misaligned) integer load of the same size,
428       // then bitconvert to floating point or vector.
429       SDValue newLoad = DAG.getLoad(intVT, dl, Chain, Ptr,
430                                     LD->getMemOperand());
431       SDValue Result = DAG.getNode(ISD::BITCAST, dl, LoadedVT, newLoad);
432       if (LoadedVT != VT)
433         Result = DAG.getNode(VT.isFloatingPoint() ? ISD::FP_EXTEND :
434                              ISD::ANY_EXTEND, dl, VT, Result);
435
436       ValResult = Result;
437       ChainResult = Chain;
438       return;
439     }
440
441     // Copy the value to a (aligned) stack slot using (unaligned) integer
442     // loads and stores, then do a (aligned) load from the stack slot.
443     MVT RegVT = TLI.getRegisterType(*DAG.getContext(), intVT);
444     unsigned LoadedBytes = LoadedVT.getSizeInBits() / 8;
445     unsigned RegBytes = RegVT.getSizeInBits() / 8;
446     unsigned NumRegs = (LoadedBytes + RegBytes - 1) / RegBytes;
447
448     // Make sure the stack slot is also aligned for the register type.
449     SDValue StackBase = DAG.CreateStackTemporary(LoadedVT, RegVT);
450
451     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy());
452     SmallVector<SDValue, 8> Stores;
453     SDValue StackPtr = StackBase;
454     unsigned Offset = 0;
455
456     // Do all but one copies using the full register width.
457     for (unsigned i = 1; i < NumRegs; i++) {
458       // Load one integer register's worth from the original location.
459       SDValue Load = DAG.getLoad(RegVT, dl, Chain, Ptr,
460                                  LD->getPointerInfo().getWithOffset(Offset),
461                                  LD->isVolatile(), LD->isNonTemporal(),
462                                  LD->isInvariant(),
463                                  MinAlign(LD->getAlignment(), Offset),
464                                  LD->getAAInfo());
465       // Follow the load with a store to the stack slot.  Remember the store.
466       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, StackPtr,
467                                     MachinePointerInfo(), false, false, 0));
468       // Increment the pointers.
469       Offset += RegBytes;
470       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
471       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
472                              Increment);
473     }
474
475     // The last copy may be partial.  Do an extending load.
476     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
477                                   8 * (LoadedBytes - Offset));
478     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Chain, Ptr,
479                                   LD->getPointerInfo().getWithOffset(Offset),
480                                   MemVT, LD->isVolatile(),
481                                   LD->isNonTemporal(),
482                                   LD->isInvariant(),
483                                   MinAlign(LD->getAlignment(), Offset),
484                                   LD->getAAInfo());
485     // Follow the load with a store to the stack slot.  Remember the store.
486     // On big-endian machines this requires a truncating store to ensure
487     // that the bits end up in the right place.
488     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, StackPtr,
489                                        MachinePointerInfo(), MemVT,
490                                        false, false, 0));
491
492     // The order of the stores doesn't matter - say it with a TokenFactor.
493     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
494
495     // Finally, perform the original load only redirected to the stack slot.
496     Load = DAG.getExtLoad(LD->getExtensionType(), dl, VT, TF, StackBase,
497                           MachinePointerInfo(), LoadedVT, false,false, false,
498                           0);
499
500     // Callers expect a MERGE_VALUES node.
501     ValResult = Load;
502     ChainResult = TF;
503     return;
504   }
505   assert(LoadedVT.isInteger() && !LoadedVT.isVector() &&
506          "Unaligned load of unsupported type.");
507
508   // Compute the new VT that is half the size of the old one.  This is an
509   // integer MVT.
510   unsigned NumBits = LoadedVT.getSizeInBits();
511   EVT NewLoadedVT;
512   NewLoadedVT = EVT::getIntegerVT(*DAG.getContext(), NumBits/2);
513   NumBits >>= 1;
514
515   unsigned Alignment = LD->getAlignment();
516   unsigned IncrementSize = NumBits / 8;
517   ISD::LoadExtType HiExtType = LD->getExtensionType();
518
519   // If the original load is NON_EXTLOAD, the hi part load must be ZEXTLOAD.
520   if (HiExtType == ISD::NON_EXTLOAD)
521     HiExtType = ISD::ZEXTLOAD;
522
523   // Load the value in two parts
524   SDValue Lo, Hi;
525   if (TLI.isLittleEndian()) {
526     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr, LD->getPointerInfo(),
527                         NewLoadedVT, LD->isVolatile(),
528                         LD->isNonTemporal(), LD->isInvariant(), Alignment,
529                         LD->getAAInfo());
530     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
531                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
532     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr,
533                         LD->getPointerInfo().getWithOffset(IncrementSize),
534                         NewLoadedVT, LD->isVolatile(),
535                         LD->isNonTemporal(),LD->isInvariant(),
536                         MinAlign(Alignment, IncrementSize), LD->getAAInfo());
537   } else {
538     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr, LD->getPointerInfo(),
539                         NewLoadedVT, LD->isVolatile(),
540                         LD->isNonTemporal(), LD->isInvariant(), Alignment,
541                         LD->getAAInfo());
542     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
543                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
544     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr,
545                         LD->getPointerInfo().getWithOffset(IncrementSize),
546                         NewLoadedVT, LD->isVolatile(),
547                         LD->isNonTemporal(), LD->isInvariant(),
548                         MinAlign(Alignment, IncrementSize), LD->getAAInfo());
549   }
550
551   // aggregate the two parts
552   SDValue ShiftAmount = DAG.getConstant(NumBits,
553                                        TLI.getShiftAmountTy(Hi.getValueType()));
554   SDValue Result = DAG.getNode(ISD::SHL, dl, VT, Hi, ShiftAmount);
555   Result = DAG.getNode(ISD::OR, dl, VT, Result, Lo);
556
557   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
558                              Hi.getValue(1));
559
560   ValResult = Result;
561   ChainResult = TF;
562 }
563
564 /// PerformInsertVectorEltInMemory - Some target cannot handle a variable
565 /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
566 /// is necessary to spill the vector being inserted into to memory, perform
567 /// the insert there, and then read the result back.
568 SDValue SelectionDAGLegalize::
569 PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val, SDValue Idx,
570                                SDLoc dl) {
571   SDValue Tmp1 = Vec;
572   SDValue Tmp2 = Val;
573   SDValue Tmp3 = Idx;
574
575   // If the target doesn't support this, we have to spill the input vector
576   // to a temporary stack slot, update the element, then reload it.  This is
577   // badness.  We could also load the value into a vector register (either
578   // with a "move to register" or "extload into register" instruction, then
579   // permute it into place, if the idx is a constant and if the idx is
580   // supported by the target.
581   EVT VT    = Tmp1.getValueType();
582   EVT EltVT = VT.getVectorElementType();
583   EVT IdxVT = Tmp3.getValueType();
584   EVT PtrVT = TLI.getPointerTy();
585   SDValue StackPtr = DAG.CreateStackTemporary(VT);
586
587   int SPFI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
588
589   // Store the vector.
590   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Tmp1, StackPtr,
591                             MachinePointerInfo::getFixedStack(SPFI),
592                             false, false, 0);
593
594   // Truncate or zero extend offset to target pointer type.
595   unsigned CastOpc = IdxVT.bitsGT(PtrVT) ? ISD::TRUNCATE : ISD::ZERO_EXTEND;
596   Tmp3 = DAG.getNode(CastOpc, dl, PtrVT, Tmp3);
597   // Add the offset to the index.
598   unsigned EltSize = EltVT.getSizeInBits()/8;
599   Tmp3 = DAG.getNode(ISD::MUL, dl, IdxVT, Tmp3,DAG.getConstant(EltSize, IdxVT));
600   SDValue StackPtr2 = DAG.getNode(ISD::ADD, dl, IdxVT, Tmp3, StackPtr);
601   // Store the scalar value.
602   Ch = DAG.getTruncStore(Ch, dl, Tmp2, StackPtr2, MachinePointerInfo(), EltVT,
603                          false, false, 0);
604   // Load the updated vector.
605   return DAG.getLoad(VT, dl, Ch, StackPtr,
606                      MachinePointerInfo::getFixedStack(SPFI), false, false,
607                      false, 0);
608 }
609
610
611 SDValue SelectionDAGLegalize::
612 ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val, SDValue Idx, SDLoc dl) {
613   if (ConstantSDNode *InsertPos = dyn_cast<ConstantSDNode>(Idx)) {
614     // SCALAR_TO_VECTOR requires that the type of the value being inserted
615     // match the element type of the vector being created, except for
616     // integers in which case the inserted value can be over width.
617     EVT EltVT = Vec.getValueType().getVectorElementType();
618     if (Val.getValueType() == EltVT ||
619         (EltVT.isInteger() && Val.getValueType().bitsGE(EltVT))) {
620       SDValue ScVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
621                                   Vec.getValueType(), Val);
622
623       unsigned NumElts = Vec.getValueType().getVectorNumElements();
624       // We generate a shuffle of InVec and ScVec, so the shuffle mask
625       // should be 0,1,2,3,4,5... with the appropriate element replaced with
626       // elt 0 of the RHS.
627       SmallVector<int, 8> ShufOps;
628       for (unsigned i = 0; i != NumElts; ++i)
629         ShufOps.push_back(i != InsertPos->getZExtValue() ? i : NumElts);
630
631       return DAG.getVectorShuffle(Vec.getValueType(), dl, Vec, ScVec,
632                                   &ShufOps[0]);
633     }
634   }
635   return PerformInsertVectorEltInMemory(Vec, Val, Idx, dl);
636 }
637
638 SDValue SelectionDAGLegalize::OptimizeFloatStore(StoreSDNode* ST) {
639   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
640   // FIXME: We shouldn't do this for TargetConstantFP's.
641   // FIXME: move this to the DAG Combiner!  Note that we can't regress due
642   // to phase ordering between legalized code and the dag combiner.  This
643   // probably means that we need to integrate dag combiner and legalizer
644   // together.
645   // We generally can't do this one for long doubles.
646   SDValue Chain = ST->getChain();
647   SDValue Ptr = ST->getBasePtr();
648   unsigned Alignment = ST->getAlignment();
649   bool isVolatile = ST->isVolatile();
650   bool isNonTemporal = ST->isNonTemporal();
651   AAMDNodes AAInfo = ST->getAAInfo();
652   SDLoc dl(ST);
653   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(ST->getValue())) {
654     if (CFP->getValueType(0) == MVT::f32 &&
655         TLI.isTypeLegal(MVT::i32)) {
656       SDValue Con = DAG.getConstant(CFP->getValueAPF().
657                                       bitcastToAPInt().zextOrTrunc(32),
658                               MVT::i32);
659       return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
660                           isVolatile, isNonTemporal, Alignment, AAInfo);
661     }
662
663     if (CFP->getValueType(0) == MVT::f64) {
664       // If this target supports 64-bit registers, do a single 64-bit store.
665       if (TLI.isTypeLegal(MVT::i64)) {
666         SDValue Con = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
667                                   zextOrTrunc(64), MVT::i64);
668         return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
669                             isVolatile, isNonTemporal, Alignment, AAInfo);
670       }
671
672       if (TLI.isTypeLegal(MVT::i32) && !ST->isVolatile()) {
673         // Otherwise, if the target supports 32-bit registers, use 2 32-bit
674         // stores.  If the target supports neither 32- nor 64-bits, this
675         // xform is certainly not worth it.
676         const APInt &IntVal =CFP->getValueAPF().bitcastToAPInt();
677         SDValue Lo = DAG.getConstant(IntVal.trunc(32), MVT::i32);
678         SDValue Hi = DAG.getConstant(IntVal.lshr(32).trunc(32), MVT::i32);
679         if (TLI.isBigEndian()) std::swap(Lo, Hi);
680
681         Lo = DAG.getStore(Chain, dl, Lo, Ptr, ST->getPointerInfo(), isVolatile,
682                           isNonTemporal, Alignment, AAInfo);
683         Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
684                           DAG.getConstant(4, Ptr.getValueType()));
685         Hi = DAG.getStore(Chain, dl, Hi, Ptr,
686                           ST->getPointerInfo().getWithOffset(4),
687                           isVolatile, isNonTemporal, MinAlign(Alignment, 4U),
688                           AAInfo);
689
690         return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
691       }
692     }
693   }
694   return SDValue(nullptr, 0);
695 }
696
697 void SelectionDAGLegalize::LegalizeStoreOps(SDNode *Node) {
698     StoreSDNode *ST = cast<StoreSDNode>(Node);
699     SDValue Chain = ST->getChain();
700     SDValue Ptr = ST->getBasePtr();
701     SDLoc dl(Node);
702
703     unsigned Alignment = ST->getAlignment();
704     bool isVolatile = ST->isVolatile();
705     bool isNonTemporal = ST->isNonTemporal();
706     AAMDNodes AAInfo = ST->getAAInfo();
707
708     if (!ST->isTruncatingStore()) {
709       if (SDNode *OptStore = OptimizeFloatStore(ST).getNode()) {
710         ReplaceNode(ST, OptStore);
711         return;
712       }
713
714       {
715         SDValue Value = ST->getValue();
716         MVT VT = Value.getSimpleValueType();
717         switch (TLI.getOperationAction(ISD::STORE, VT)) {
718         default: llvm_unreachable("This action is not supported yet!");
719         case TargetLowering::Legal: {
720           // If this is an unaligned store and the target doesn't support it,
721           // expand it.
722           unsigned AS = ST->getAddressSpace();
723           unsigned Align = ST->getAlignment();
724           if (!TLI.allowsMisalignedMemoryAccesses(ST->getMemoryVT(), AS, Align)) {
725             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
726             unsigned ABIAlignment= TLI.getDataLayout()->getABITypeAlignment(Ty);
727             if (Align < ABIAlignment)
728               ExpandUnalignedStore(cast<StoreSDNode>(Node),
729                                    DAG, TLI, this);
730           }
731           break;
732         }
733         case TargetLowering::Custom: {
734           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
735           if (Res.getNode())
736             ReplaceNode(SDValue(Node, 0), Res);
737           return;
738         }
739         case TargetLowering::Promote: {
740           MVT NVT = TLI.getTypeToPromoteTo(ISD::STORE, VT);
741           assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
742                  "Can only promote stores to same size type");
743           Value = DAG.getNode(ISD::BITCAST, dl, NVT, Value);
744           SDValue Result =
745             DAG.getStore(Chain, dl, Value, Ptr,
746                          ST->getPointerInfo(), isVolatile,
747                          isNonTemporal, Alignment, AAInfo);
748           ReplaceNode(SDValue(Node, 0), Result);
749           break;
750         }
751         }
752         return;
753       }
754     } else {
755       SDValue Value = ST->getValue();
756
757       EVT StVT = ST->getMemoryVT();
758       unsigned StWidth = StVT.getSizeInBits();
759
760       if (StWidth != StVT.getStoreSizeInBits()) {
761         // Promote to a byte-sized store with upper bits zero if not
762         // storing an integral number of bytes.  For example, promote
763         // TRUNCSTORE:i1 X -> TRUNCSTORE:i8 (and X, 1)
764         EVT NVT = EVT::getIntegerVT(*DAG.getContext(),
765                                     StVT.getStoreSizeInBits());
766         Value = DAG.getZeroExtendInReg(Value, dl, StVT);
767         SDValue Result =
768           DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
769                             NVT, isVolatile, isNonTemporal, Alignment,
770                             AAInfo);
771         ReplaceNode(SDValue(Node, 0), Result);
772       } else if (StWidth & (StWidth - 1)) {
773         // If not storing a power-of-2 number of bits, expand as two stores.
774         assert(!StVT.isVector() && "Unsupported truncstore!");
775         unsigned RoundWidth = 1 << Log2_32(StWidth);
776         assert(RoundWidth < StWidth);
777         unsigned ExtraWidth = StWidth - RoundWidth;
778         assert(ExtraWidth < RoundWidth);
779         assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
780                "Store size not an integral number of bytes!");
781         EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
782         EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
783         SDValue Lo, Hi;
784         unsigned IncrementSize;
785
786         if (TLI.isLittleEndian()) {
787           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 X, TRUNCSTORE@+2:i8 (srl X, 16)
788           // Store the bottom RoundWidth bits.
789           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
790                                  RoundVT,
791                                  isVolatile, isNonTemporal, Alignment,
792                                  AAInfo);
793
794           // Store the remaining ExtraWidth bits.
795           IncrementSize = RoundWidth / 8;
796           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
797                             DAG.getConstant(IncrementSize, Ptr.getValueType()));
798           Hi = DAG.getNode(ISD::SRL, dl, Value.getValueType(), Value,
799                            DAG.getConstant(RoundWidth,
800                                    TLI.getShiftAmountTy(Value.getValueType())));
801           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr,
802                              ST->getPointerInfo().getWithOffset(IncrementSize),
803                                  ExtraVT, isVolatile, isNonTemporal,
804                                  MinAlign(Alignment, IncrementSize), AAInfo);
805         } else {
806           // Big endian - avoid unaligned stores.
807           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 (srl X, 8), TRUNCSTORE@+2:i8 X
808           // Store the top RoundWidth bits.
809           Hi = DAG.getNode(ISD::SRL, dl, Value.getValueType(), Value,
810                            DAG.getConstant(ExtraWidth,
811                                    TLI.getShiftAmountTy(Value.getValueType())));
812           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr, ST->getPointerInfo(),
813                                  RoundVT, isVolatile, isNonTemporal, Alignment,
814                                  AAInfo);
815
816           // Store the remaining ExtraWidth bits.
817           IncrementSize = RoundWidth / 8;
818           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
819                             DAG.getConstant(IncrementSize, Ptr.getValueType()));
820           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr,
821                               ST->getPointerInfo().getWithOffset(IncrementSize),
822                                  ExtraVT, isVolatile, isNonTemporal,
823                                  MinAlign(Alignment, IncrementSize), AAInfo);
824         }
825
826         // The order of the stores doesn't matter.
827         SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
828         ReplaceNode(SDValue(Node, 0), Result);
829       } else {
830         switch (TLI.getTruncStoreAction(ST->getValue().getSimpleValueType(),
831                                         StVT.getSimpleVT())) {
832         default: llvm_unreachable("This action is not supported yet!");
833         case TargetLowering::Legal: {
834           unsigned AS = ST->getAddressSpace();
835           unsigned Align = ST->getAlignment();
836           // If this is an unaligned store and the target doesn't support it,
837           // expand it.
838           if (!TLI.allowsMisalignedMemoryAccesses(ST->getMemoryVT(), AS, Align)) {
839             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
840             unsigned ABIAlignment= TLI.getDataLayout()->getABITypeAlignment(Ty);
841             if (Align < ABIAlignment)
842               ExpandUnalignedStore(cast<StoreSDNode>(Node), DAG, TLI, this);
843           }
844           break;
845         }
846         case TargetLowering::Custom: {
847           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
848           if (Res.getNode())
849             ReplaceNode(SDValue(Node, 0), Res);
850           return;
851         }
852         case TargetLowering::Expand:
853           assert(!StVT.isVector() &&
854                  "Vector Stores are handled in LegalizeVectorOps");
855
856           // TRUNCSTORE:i16 i32 -> STORE i16
857           assert(TLI.isTypeLegal(StVT) &&
858                  "Do not know how to expand this store!");
859           Value = DAG.getNode(ISD::TRUNCATE, dl, StVT, Value);
860           SDValue Result =
861             DAG.getStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
862                          isVolatile, isNonTemporal, Alignment, AAInfo);
863           ReplaceNode(SDValue(Node, 0), Result);
864           break;
865         }
866       }
867     }
868 }
869
870 void SelectionDAGLegalize::LegalizeLoadOps(SDNode *Node) {
871   LoadSDNode *LD = cast<LoadSDNode>(Node);
872   SDValue Chain = LD->getChain();  // The chain.
873   SDValue Ptr = LD->getBasePtr();  // The base pointer.
874   SDValue Value;                   // The value returned by the load op.
875   SDLoc dl(Node);
876
877   ISD::LoadExtType ExtType = LD->getExtensionType();
878   if (ExtType == ISD::NON_EXTLOAD) {
879     MVT VT = Node->getSimpleValueType(0);
880     SDValue RVal = SDValue(Node, 0);
881     SDValue RChain = SDValue(Node, 1);
882
883     switch (TLI.getOperationAction(Node->getOpcode(), VT)) {
884     default: llvm_unreachable("This action is not supported yet!");
885     case TargetLowering::Legal: {
886       unsigned AS = LD->getAddressSpace();
887       unsigned Align = LD->getAlignment();
888       // If this is an unaligned load and the target doesn't support it,
889       // expand it.
890       if (!TLI.allowsMisalignedMemoryAccesses(LD->getMemoryVT(), AS, Align)) {
891         Type *Ty = LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
892         unsigned ABIAlignment =
893           TLI.getDataLayout()->getABITypeAlignment(Ty);
894         if (Align < ABIAlignment){
895           ExpandUnalignedLoad(cast<LoadSDNode>(Node), DAG, TLI, RVal, RChain);
896         }
897       }
898       break;
899     }
900     case TargetLowering::Custom: {
901       SDValue Res = TLI.LowerOperation(RVal, DAG);
902       if (Res.getNode()) {
903         RVal = Res;
904         RChain = Res.getValue(1);
905       }
906       break;
907     }
908     case TargetLowering::Promote: {
909       MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), VT);
910       assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
911              "Can only promote loads to same size type");
912
913       SDValue Res = DAG.getLoad(NVT, dl, Chain, Ptr, LD->getMemOperand());
914       RVal = DAG.getNode(ISD::BITCAST, dl, VT, Res);
915       RChain = Res.getValue(1);
916       break;
917     }
918     }
919     if (RChain.getNode() != Node) {
920       assert(RVal.getNode() != Node && "Load must be completely replaced");
921       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), RVal);
922       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), RChain);
923       if (UpdatedNodes) {
924         UpdatedNodes->insert(RVal.getNode());
925         UpdatedNodes->insert(RChain.getNode());
926       }
927       ReplacedNode(Node);
928     }
929     return;
930   }
931
932   EVT SrcVT = LD->getMemoryVT();
933   unsigned SrcWidth = SrcVT.getSizeInBits();
934   unsigned Alignment = LD->getAlignment();
935   bool isVolatile = LD->isVolatile();
936   bool isNonTemporal = LD->isNonTemporal();
937   bool isInvariant = LD->isInvariant();
938   AAMDNodes AAInfo = LD->getAAInfo();
939
940   if (SrcWidth != SrcVT.getStoreSizeInBits() &&
941       // Some targets pretend to have an i1 loading operation, and actually
942       // load an i8.  This trick is correct for ZEXTLOAD because the top 7
943       // bits are guaranteed to be zero; it helps the optimizers understand
944       // that these bits are zero.  It is also useful for EXTLOAD, since it
945       // tells the optimizers that those bits are undefined.  It would be
946       // nice to have an effective generic way of getting these benefits...
947       // Until such a way is found, don't insist on promoting i1 here.
948       (SrcVT != MVT::i1 ||
949        TLI.getLoadExtAction(ExtType, MVT::i1) == TargetLowering::Promote)) {
950     // Promote to a byte-sized load if not loading an integral number of
951     // bytes.  For example, promote EXTLOAD:i20 -> EXTLOAD:i24.
952     unsigned NewWidth = SrcVT.getStoreSizeInBits();
953     EVT NVT = EVT::getIntegerVT(*DAG.getContext(), NewWidth);
954     SDValue Ch;
955
956     // The extra bits are guaranteed to be zero, since we stored them that
957     // way.  A zext load from NVT thus automatically gives zext from SrcVT.
958
959     ISD::LoadExtType NewExtType =
960       ExtType == ISD::ZEXTLOAD ? ISD::ZEXTLOAD : ISD::EXTLOAD;
961
962     SDValue Result =
963       DAG.getExtLoad(NewExtType, dl, Node->getValueType(0),
964                      Chain, Ptr, LD->getPointerInfo(),
965                      NVT, isVolatile, isNonTemporal, isInvariant, Alignment,
966                      AAInfo);
967
968     Ch = Result.getValue(1); // The chain.
969
970     if (ExtType == ISD::SEXTLOAD)
971       // Having the top bits zero doesn't help when sign extending.
972       Result = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
973                            Result.getValueType(),
974                            Result, DAG.getValueType(SrcVT));
975     else if (ExtType == ISD::ZEXTLOAD || NVT == Result.getValueType())
976       // All the top bits are guaranteed to be zero - inform the optimizers.
977       Result = DAG.getNode(ISD::AssertZext, dl,
978                            Result.getValueType(), Result,
979                            DAG.getValueType(SrcVT));
980
981     Value = Result;
982     Chain = Ch;
983   } else if (SrcWidth & (SrcWidth - 1)) {
984     // If not loading a power-of-2 number of bits, expand as two loads.
985     assert(!SrcVT.isVector() && "Unsupported extload!");
986     unsigned RoundWidth = 1 << Log2_32(SrcWidth);
987     assert(RoundWidth < SrcWidth);
988     unsigned ExtraWidth = SrcWidth - RoundWidth;
989     assert(ExtraWidth < RoundWidth);
990     assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
991            "Load size not an integral number of bytes!");
992     EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
993     EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
994     SDValue Lo, Hi, Ch;
995     unsigned IncrementSize;
996
997     if (TLI.isLittleEndian()) {
998       // EXTLOAD:i24 -> ZEXTLOAD:i16 | (shl EXTLOAD@+2:i8, 16)
999       // Load the bottom RoundWidth bits.
1000       Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, Node->getValueType(0),
1001                           Chain, Ptr,
1002                           LD->getPointerInfo(), RoundVT, isVolatile,
1003                           isNonTemporal, isInvariant, Alignment, AAInfo);
1004
1005       // Load the remaining ExtraWidth bits.
1006       IncrementSize = RoundWidth / 8;
1007       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1008                          DAG.getConstant(IncrementSize, Ptr.getValueType()));
1009       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1010                           LD->getPointerInfo().getWithOffset(IncrementSize),
1011                           ExtraVT, isVolatile, isNonTemporal, isInvariant,
1012                           MinAlign(Alignment, IncrementSize), AAInfo);
1013
1014       // Build a factor node to remember that this load is independent of
1015       // the other one.
1016       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1017                        Hi.getValue(1));
1018
1019       // Move the top bits to the right place.
1020       Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1021                        DAG.getConstant(RoundWidth,
1022                                       TLI.getShiftAmountTy(Hi.getValueType())));
1023
1024       // Join the hi and lo parts.
1025       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1026     } else {
1027       // Big endian - avoid unaligned loads.
1028       // EXTLOAD:i24 -> (shl EXTLOAD:i16, 8) | ZEXTLOAD@+2:i8
1029       // Load the top RoundWidth bits.
1030       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1031                           LD->getPointerInfo(), RoundVT, isVolatile,
1032                           isNonTemporal, isInvariant, Alignment, AAInfo);
1033
1034       // Load the remaining ExtraWidth bits.
1035       IncrementSize = RoundWidth / 8;
1036       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1037                          DAG.getConstant(IncrementSize, Ptr.getValueType()));
1038       Lo = DAG.getExtLoad(ISD::ZEXTLOAD,
1039                           dl, Node->getValueType(0), Chain, Ptr,
1040                           LD->getPointerInfo().getWithOffset(IncrementSize),
1041                           ExtraVT, isVolatile, isNonTemporal, isInvariant,
1042                           MinAlign(Alignment, IncrementSize), AAInfo);
1043
1044       // Build a factor node to remember that this load is independent of
1045       // the other one.
1046       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1047                        Hi.getValue(1));
1048
1049       // Move the top bits to the right place.
1050       Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1051                        DAG.getConstant(ExtraWidth,
1052                                       TLI.getShiftAmountTy(Hi.getValueType())));
1053
1054       // Join the hi and lo parts.
1055       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1056     }
1057
1058     Chain = Ch;
1059   } else {
1060     bool isCustom = false;
1061     switch (TLI.getLoadExtAction(ExtType, SrcVT.getSimpleVT())) {
1062     default: llvm_unreachable("This action is not supported yet!");
1063     case TargetLowering::Custom:
1064       isCustom = true;
1065       // FALLTHROUGH
1066     case TargetLowering::Legal: {
1067       Value = SDValue(Node, 0);
1068       Chain = SDValue(Node, 1);
1069
1070       if (isCustom) {
1071         SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1072         if (Res.getNode()) {
1073           Value = Res;
1074           Chain = Res.getValue(1);
1075         }
1076       } else {
1077         // If this is an unaligned load and the target doesn't support
1078         // it, expand it.
1079         EVT MemVT = LD->getMemoryVT();
1080         unsigned AS = LD->getAddressSpace();
1081         unsigned Align = LD->getAlignment();
1082         if (!TLI.allowsMisalignedMemoryAccesses(MemVT, AS, Align)) {
1083           Type *Ty =
1084             LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
1085           unsigned ABIAlignment =
1086             TLI.getDataLayout()->getABITypeAlignment(Ty);
1087           if (Align < ABIAlignment){
1088             ExpandUnalignedLoad(cast<LoadSDNode>(Node),
1089                                 DAG, TLI, Value, Chain);
1090           }
1091         }
1092       }
1093       break;
1094     }
1095     case TargetLowering::Expand:
1096       if (!TLI.isLoadExtLegal(ISD::EXTLOAD, SrcVT) &&
1097           TLI.isTypeLegal(SrcVT)) {
1098         SDValue Load = DAG.getLoad(SrcVT, dl, Chain, Ptr,
1099                                    LD->getMemOperand());
1100         unsigned ExtendOp;
1101         switch (ExtType) {
1102         case ISD::EXTLOAD:
1103           ExtendOp = (SrcVT.isFloatingPoint() ?
1104                       ISD::FP_EXTEND : ISD::ANY_EXTEND);
1105           break;
1106         case ISD::SEXTLOAD: ExtendOp = ISD::SIGN_EXTEND; break;
1107         case ISD::ZEXTLOAD: ExtendOp = ISD::ZERO_EXTEND; break;
1108         default: llvm_unreachable("Unexpected extend load type!");
1109         }
1110         Value = DAG.getNode(ExtendOp, dl, Node->getValueType(0), Load);
1111         Chain = Load.getValue(1);
1112         break;
1113       }
1114
1115       assert(!SrcVT.isVector() &&
1116              "Vector Loads are handled in LegalizeVectorOps");
1117
1118       // FIXME: This does not work for vectors on most targets.  Sign-
1119       // and zero-extend operations are currently folded into extending
1120       // loads, whether they are legal or not, and then we end up here
1121       // without any support for legalizing them.
1122       assert(ExtType != ISD::EXTLOAD &&
1123              "EXTLOAD should always be supported!");
1124       // Turn the unsupported load into an EXTLOAD followed by an
1125       // explicit zero/sign extend inreg.
1126       SDValue Result = DAG.getExtLoad(ISD::EXTLOAD, dl,
1127                                       Node->getValueType(0),
1128                                       Chain, Ptr, SrcVT,
1129                                       LD->getMemOperand());
1130       SDValue ValRes;
1131       if (ExtType == ISD::SEXTLOAD)
1132         ValRes = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
1133                              Result.getValueType(),
1134                              Result, DAG.getValueType(SrcVT));
1135       else
1136         ValRes = DAG.getZeroExtendInReg(Result, dl,
1137                                         SrcVT.getScalarType());
1138       Value = ValRes;
1139       Chain = Result.getValue(1);
1140       break;
1141     }
1142   }
1143
1144   // Since loads produce two values, make sure to remember that we legalized
1145   // both of them.
1146   if (Chain.getNode() != Node) {
1147     assert(Value.getNode() != Node && "Load must be completely replaced");
1148     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Value);
1149     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
1150     if (UpdatedNodes) {
1151       UpdatedNodes->insert(Value.getNode());
1152       UpdatedNodes->insert(Chain.getNode());
1153     }
1154     ReplacedNode(Node);
1155   }
1156 }
1157
1158 /// LegalizeOp - Return a legal replacement for the given operation, with
1159 /// all legal operands.
1160 void SelectionDAGLegalize::LegalizeOp(SDNode *Node) {
1161   DEBUG(dbgs() << "\nLegalizing: "; Node->dump(&DAG));
1162
1163   if (Node->getOpcode() == ISD::TargetConstant) // Allow illegal target nodes.
1164     return;
1165
1166   for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1167     assert(TLI.getTypeAction(*DAG.getContext(), Node->getValueType(i)) ==
1168              TargetLowering::TypeLegal &&
1169            "Unexpected illegal type!");
1170
1171   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
1172     assert((TLI.getTypeAction(*DAG.getContext(),
1173                               Node->getOperand(i).getValueType()) ==
1174               TargetLowering::TypeLegal ||
1175             Node->getOperand(i).getOpcode() == ISD::TargetConstant) &&
1176            "Unexpected illegal type!");
1177
1178   // Figure out the correct action; the way to query this varies by opcode
1179   TargetLowering::LegalizeAction Action = TargetLowering::Legal;
1180   bool SimpleFinishLegalizing = true;
1181   switch (Node->getOpcode()) {
1182   case ISD::INTRINSIC_W_CHAIN:
1183   case ISD::INTRINSIC_WO_CHAIN:
1184   case ISD::INTRINSIC_VOID:
1185   case ISD::STACKSAVE:
1186     Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1187     break;
1188   case ISD::VAARG:
1189     Action = TLI.getOperationAction(Node->getOpcode(),
1190                                     Node->getValueType(0));
1191     if (Action != TargetLowering::Promote)
1192       Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1193     break;
1194   case ISD::FP_TO_FP16:
1195   case ISD::SINT_TO_FP:
1196   case ISD::UINT_TO_FP:
1197   case ISD::EXTRACT_VECTOR_ELT:
1198     Action = TLI.getOperationAction(Node->getOpcode(),
1199                                     Node->getOperand(0).getValueType());
1200     break;
1201   case ISD::FP_ROUND_INREG:
1202   case ISD::SIGN_EXTEND_INREG: {
1203     EVT InnerType = cast<VTSDNode>(Node->getOperand(1))->getVT();
1204     Action = TLI.getOperationAction(Node->getOpcode(), InnerType);
1205     break;
1206   }
1207   case ISD::ATOMIC_STORE: {
1208     Action = TLI.getOperationAction(Node->getOpcode(),
1209                                     Node->getOperand(2).getValueType());
1210     break;
1211   }
1212   case ISD::SELECT_CC:
1213   case ISD::SETCC:
1214   case ISD::BR_CC: {
1215     unsigned CCOperand = Node->getOpcode() == ISD::SELECT_CC ? 4 :
1216                          Node->getOpcode() == ISD::SETCC ? 2 : 1;
1217     unsigned CompareOperand = Node->getOpcode() == ISD::BR_CC ? 2 : 0;
1218     MVT OpVT = Node->getOperand(CompareOperand).getSimpleValueType();
1219     ISD::CondCode CCCode =
1220         cast<CondCodeSDNode>(Node->getOperand(CCOperand))->get();
1221     Action = TLI.getCondCodeAction(CCCode, OpVT);
1222     if (Action == TargetLowering::Legal) {
1223       if (Node->getOpcode() == ISD::SELECT_CC)
1224         Action = TLI.getOperationAction(Node->getOpcode(),
1225                                         Node->getValueType(0));
1226       else
1227         Action = TLI.getOperationAction(Node->getOpcode(), OpVT);
1228     }
1229     break;
1230   }
1231   case ISD::LOAD:
1232   case ISD::STORE:
1233     // FIXME: Model these properly.  LOAD and STORE are complicated, and
1234     // STORE expects the unlegalized operand in some cases.
1235     SimpleFinishLegalizing = false;
1236     break;
1237   case ISD::CALLSEQ_START:
1238   case ISD::CALLSEQ_END:
1239     // FIXME: This shouldn't be necessary.  These nodes have special properties
1240     // dealing with the recursive nature of legalization.  Removing this
1241     // special case should be done as part of making LegalizeDAG non-recursive.
1242     SimpleFinishLegalizing = false;
1243     break;
1244   case ISD::EXTRACT_ELEMENT:
1245   case ISD::FLT_ROUNDS_:
1246   case ISD::SADDO:
1247   case ISD::SSUBO:
1248   case ISD::UADDO:
1249   case ISD::USUBO:
1250   case ISD::SMULO:
1251   case ISD::UMULO:
1252   case ISD::FPOWI:
1253   case ISD::MERGE_VALUES:
1254   case ISD::EH_RETURN:
1255   case ISD::FRAME_TO_ARGS_OFFSET:
1256   case ISD::EH_SJLJ_SETJMP:
1257   case ISD::EH_SJLJ_LONGJMP:
1258     // These operations lie about being legal: when they claim to be legal,
1259     // they should actually be expanded.
1260     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1261     if (Action == TargetLowering::Legal)
1262       Action = TargetLowering::Expand;
1263     break;
1264   case ISD::INIT_TRAMPOLINE:
1265   case ISD::ADJUST_TRAMPOLINE:
1266   case ISD::FRAMEADDR:
1267   case ISD::RETURNADDR:
1268     // These operations lie about being legal: when they claim to be legal,
1269     // they should actually be custom-lowered.
1270     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1271     if (Action == TargetLowering::Legal)
1272       Action = TargetLowering::Custom;
1273     break;
1274   case ISD::READ_REGISTER:
1275   case ISD::WRITE_REGISTER:
1276     // Named register is legal in the DAG, but blocked by register name
1277     // selection if not implemented by target (to chose the correct register)
1278     // They'll be converted to Copy(To/From)Reg.
1279     Action = TargetLowering::Legal;
1280     break;
1281   case ISD::DEBUGTRAP:
1282     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1283     if (Action == TargetLowering::Expand) {
1284       // replace ISD::DEBUGTRAP with ISD::TRAP
1285       SDValue NewVal;
1286       NewVal = DAG.getNode(ISD::TRAP, SDLoc(Node), Node->getVTList(),
1287                            Node->getOperand(0));
1288       ReplaceNode(Node, NewVal.getNode());
1289       LegalizeOp(NewVal.getNode());
1290       return;
1291     }
1292     break;
1293
1294   default:
1295     if (Node->getOpcode() >= ISD::BUILTIN_OP_END) {
1296       Action = TargetLowering::Legal;
1297     } else {
1298       Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1299     }
1300     break;
1301   }
1302
1303   if (SimpleFinishLegalizing) {
1304     SDNode *NewNode = Node;
1305     switch (Node->getOpcode()) {
1306     default: break;
1307     case ISD::SHL:
1308     case ISD::SRL:
1309     case ISD::SRA:
1310     case ISD::ROTL:
1311     case ISD::ROTR:
1312       // Legalizing shifts/rotates requires adjusting the shift amount
1313       // to the appropriate width.
1314       if (!Node->getOperand(1).getValueType().isVector()) {
1315         SDValue SAO =
1316           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1317                                     Node->getOperand(1));
1318         HandleSDNode Handle(SAO);
1319         LegalizeOp(SAO.getNode());
1320         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1321                                          Handle.getValue());
1322       }
1323       break;
1324     case ISD::SRL_PARTS:
1325     case ISD::SRA_PARTS:
1326     case ISD::SHL_PARTS:
1327       // Legalizing shifts/rotates requires adjusting the shift amount
1328       // to the appropriate width.
1329       if (!Node->getOperand(2).getValueType().isVector()) {
1330         SDValue SAO =
1331           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1332                                     Node->getOperand(2));
1333         HandleSDNode Handle(SAO);
1334         LegalizeOp(SAO.getNode());
1335         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1336                                          Node->getOperand(1),
1337                                          Handle.getValue());
1338       }
1339       break;
1340     }
1341
1342     if (NewNode != Node) {
1343       ReplaceNode(Node, NewNode);
1344       Node = NewNode;
1345     }
1346     switch (Action) {
1347     case TargetLowering::Legal:
1348       return;
1349     case TargetLowering::Custom: {
1350       // FIXME: The handling for custom lowering with multiple results is
1351       // a complete mess.
1352       SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1353       if (Res.getNode()) {
1354         if (!(Res.getNode() != Node || Res.getResNo() != 0))
1355           return;
1356
1357         if (Node->getNumValues() == 1) {
1358           // We can just directly replace this node with the lowered value.
1359           ReplaceNode(SDValue(Node, 0), Res);
1360           return;
1361         }
1362
1363         SmallVector<SDValue, 8> ResultVals;
1364         for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1365           ResultVals.push_back(Res.getValue(i));
1366         ReplaceNode(Node, ResultVals.data());
1367         return;
1368       }
1369     }
1370       // FALL THROUGH
1371     case TargetLowering::Expand:
1372       ExpandNode(Node);
1373       return;
1374     case TargetLowering::Promote:
1375       PromoteNode(Node);
1376       return;
1377     }
1378   }
1379
1380   switch (Node->getOpcode()) {
1381   default:
1382 #ifndef NDEBUG
1383     dbgs() << "NODE: ";
1384     Node->dump( &DAG);
1385     dbgs() << "\n";
1386 #endif
1387     llvm_unreachable("Do not know how to legalize this operator!");
1388
1389   case ISD::CALLSEQ_START:
1390   case ISD::CALLSEQ_END:
1391     break;
1392   case ISD::LOAD: {
1393     return LegalizeLoadOps(Node);
1394   }
1395   case ISD::STORE: {
1396     return LegalizeStoreOps(Node);
1397   }
1398   }
1399 }
1400
1401 SDValue SelectionDAGLegalize::ExpandExtractFromVectorThroughStack(SDValue Op) {
1402   SDValue Vec = Op.getOperand(0);
1403   SDValue Idx = Op.getOperand(1);
1404   SDLoc dl(Op);
1405
1406   // Before we generate a new store to a temporary stack slot, see if there is
1407   // already one that we can use. There often is because when we scalarize
1408   // vector operations (using SelectionDAG::UnrollVectorOp for example) a whole
1409   // series of EXTRACT_VECTOR_ELT nodes are generated, one for each element in
1410   // the vector. If all are expanded here, we don't want one store per vector
1411   // element.
1412   SDValue StackPtr, Ch;
1413   for (SDNode::use_iterator UI = Vec.getNode()->use_begin(),
1414        UE = Vec.getNode()->use_end(); UI != UE; ++UI) {
1415     SDNode *User = *UI;
1416     if (StoreSDNode *ST = dyn_cast<StoreSDNode>(User)) {
1417       if (ST->isIndexed() || ST->isTruncatingStore() ||
1418           ST->getValue() != Vec)
1419         continue;
1420
1421       // Make sure that nothing else could have stored into the destination of
1422       // this store.
1423       if (!ST->getChain().reachesChainWithoutSideEffects(DAG.getEntryNode()))
1424         continue;
1425
1426       StackPtr = ST->getBasePtr();
1427       Ch = SDValue(ST, 0);
1428       break;
1429     }
1430   }
1431
1432   if (!Ch.getNode()) {
1433     // Store the value to a temporary stack slot, then LOAD the returned part.
1434     StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1435     Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr,
1436                       MachinePointerInfo(), false, false, 0);
1437   }
1438
1439   // Add the offset to the index.
1440   unsigned EltSize =
1441       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1442   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1443                     DAG.getConstant(EltSize, Idx.getValueType()));
1444
1445   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy());
1446   StackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx, StackPtr);
1447
1448   if (Op.getValueType().isVector())
1449     return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr,MachinePointerInfo(),
1450                        false, false, false, 0);
1451   return DAG.getExtLoad(ISD::EXTLOAD, dl, Op.getValueType(), Ch, StackPtr,
1452                         MachinePointerInfo(),
1453                         Vec.getValueType().getVectorElementType(),
1454                         false, false, false, 0);
1455 }
1456
1457 SDValue SelectionDAGLegalize::ExpandInsertToVectorThroughStack(SDValue Op) {
1458   assert(Op.getValueType().isVector() && "Non-vector insert subvector!");
1459
1460   SDValue Vec  = Op.getOperand(0);
1461   SDValue Part = Op.getOperand(1);
1462   SDValue Idx  = Op.getOperand(2);
1463   SDLoc dl(Op);
1464
1465   // Store the value to a temporary stack slot, then LOAD the returned part.
1466
1467   SDValue StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1468   int FI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
1469   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1470
1471   // First store the whole vector.
1472   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr, PtrInfo,
1473                             false, false, 0);
1474
1475   // Then store the inserted part.
1476
1477   // Add the offset to the index.
1478   unsigned EltSize =
1479       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1480
1481   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1482                     DAG.getConstant(EltSize, Idx.getValueType()));
1483   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy());
1484
1485   SDValue SubStackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx,
1486                                     StackPtr);
1487
1488   // Store the subvector.
1489   Ch = DAG.getStore(DAG.getEntryNode(), dl, Part, SubStackPtr,
1490                     MachinePointerInfo(), false, false, 0);
1491
1492   // Finally, load the updated vector.
1493   return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr, PtrInfo,
1494                      false, false, false, 0);
1495 }
1496
1497 SDValue SelectionDAGLegalize::ExpandVectorBuildThroughStack(SDNode* Node) {
1498   // We can't handle this case efficiently.  Allocate a sufficiently
1499   // aligned object on the stack, store each element into it, then load
1500   // the result as a vector.
1501   // Create the stack frame object.
1502   EVT VT = Node->getValueType(0);
1503   EVT EltVT = VT.getVectorElementType();
1504   SDLoc dl(Node);
1505   SDValue FIPtr = DAG.CreateStackTemporary(VT);
1506   int FI = cast<FrameIndexSDNode>(FIPtr.getNode())->getIndex();
1507   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1508
1509   // Emit a store of each element to the stack slot.
1510   SmallVector<SDValue, 8> Stores;
1511   unsigned TypeByteSize = EltVT.getSizeInBits() / 8;
1512   // Store (in the right endianness) the elements to memory.
1513   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1514     // Ignore undef elements.
1515     if (Node->getOperand(i).getOpcode() == ISD::UNDEF) continue;
1516
1517     unsigned Offset = TypeByteSize*i;
1518
1519     SDValue Idx = DAG.getConstant(Offset, FIPtr.getValueType());
1520     Idx = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr, Idx);
1521
1522     // If the destination vector element type is narrower than the source
1523     // element type, only store the bits necessary.
1524     if (EltVT.bitsLT(Node->getOperand(i).getValueType().getScalarType())) {
1525       Stores.push_back(DAG.getTruncStore(DAG.getEntryNode(), dl,
1526                                          Node->getOperand(i), Idx,
1527                                          PtrInfo.getWithOffset(Offset),
1528                                          EltVT, false, false, 0));
1529     } else
1530       Stores.push_back(DAG.getStore(DAG.getEntryNode(), dl,
1531                                     Node->getOperand(i), Idx,
1532                                     PtrInfo.getWithOffset(Offset),
1533                                     false, false, 0));
1534   }
1535
1536   SDValue StoreChain;
1537   if (!Stores.empty())    // Not all undef elements?
1538     StoreChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
1539   else
1540     StoreChain = DAG.getEntryNode();
1541
1542   // Result is a load from the stack slot.
1543   return DAG.getLoad(VT, dl, StoreChain, FIPtr, PtrInfo,
1544                      false, false, false, 0);
1545 }
1546
1547 SDValue SelectionDAGLegalize::ExpandFCOPYSIGN(SDNode* Node) {
1548   SDLoc dl(Node);
1549   SDValue Tmp1 = Node->getOperand(0);
1550   SDValue Tmp2 = Node->getOperand(1);
1551
1552   // Get the sign bit of the RHS.  First obtain a value that has the same
1553   // sign as the sign bit, i.e. negative if and only if the sign bit is 1.
1554   SDValue SignBit;
1555   EVT FloatVT = Tmp2.getValueType();
1556   EVT IVT = EVT::getIntegerVT(*DAG.getContext(), FloatVT.getSizeInBits());
1557   if (TLI.isTypeLegal(IVT)) {
1558     // Convert to an integer with the same sign bit.
1559     SignBit = DAG.getNode(ISD::BITCAST, dl, IVT, Tmp2);
1560   } else {
1561     // Store the float to memory, then load the sign part out as an integer.
1562     MVT LoadTy = TLI.getPointerTy();
1563     // First create a temporary that is aligned for both the load and store.
1564     SDValue StackPtr = DAG.CreateStackTemporary(FloatVT, LoadTy);
1565     // Then store the float to it.
1566     SDValue Ch =
1567       DAG.getStore(DAG.getEntryNode(), dl, Tmp2, StackPtr, MachinePointerInfo(),
1568                    false, false, 0);
1569     if (TLI.isBigEndian()) {
1570       assert(FloatVT.isByteSized() && "Unsupported floating point type!");
1571       // Load out a legal integer with the same sign bit as the float.
1572       SignBit = DAG.getLoad(LoadTy, dl, Ch, StackPtr, MachinePointerInfo(),
1573                             false, false, false, 0);
1574     } else { // Little endian
1575       SDValue LoadPtr = StackPtr;
1576       // The float may be wider than the integer we are going to load.  Advance
1577       // the pointer so that the loaded integer will contain the sign bit.
1578       unsigned Strides = (FloatVT.getSizeInBits()-1)/LoadTy.getSizeInBits();
1579       unsigned ByteOffset = (Strides * LoadTy.getSizeInBits()) / 8;
1580       LoadPtr = DAG.getNode(ISD::ADD, dl, LoadPtr.getValueType(), LoadPtr,
1581                            DAG.getConstant(ByteOffset, LoadPtr.getValueType()));
1582       // Load a legal integer containing the sign bit.
1583       SignBit = DAG.getLoad(LoadTy, dl, Ch, LoadPtr, MachinePointerInfo(),
1584                             false, false, false, 0);
1585       // Move the sign bit to the top bit of the loaded integer.
1586       unsigned BitShift = LoadTy.getSizeInBits() -
1587         (FloatVT.getSizeInBits() - 8 * ByteOffset);
1588       assert(BitShift < LoadTy.getSizeInBits() && "Pointer advanced wrong?");
1589       if (BitShift)
1590         SignBit = DAG.getNode(ISD::SHL, dl, LoadTy, SignBit,
1591                               DAG.getConstant(BitShift,
1592                                  TLI.getShiftAmountTy(SignBit.getValueType())));
1593     }
1594   }
1595   // Now get the sign bit proper, by seeing whether the value is negative.
1596   SignBit = DAG.getSetCC(dl, getSetCCResultType(SignBit.getValueType()),
1597                          SignBit, DAG.getConstant(0, SignBit.getValueType()),
1598                          ISD::SETLT);
1599   // Get the absolute value of the result.
1600   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, Tmp1.getValueType(), Tmp1);
1601   // Select between the nabs and abs value based on the sign bit of
1602   // the input.
1603   return DAG.getSelect(dl, AbsVal.getValueType(), SignBit,
1604                       DAG.getNode(ISD::FNEG, dl, AbsVal.getValueType(), AbsVal),
1605                       AbsVal);
1606 }
1607
1608 void SelectionDAGLegalize::ExpandDYNAMIC_STACKALLOC(SDNode* Node,
1609                                            SmallVectorImpl<SDValue> &Results) {
1610   unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
1611   assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
1612           " not tell us which reg is the stack pointer!");
1613   SDLoc dl(Node);
1614   EVT VT = Node->getValueType(0);
1615   SDValue Tmp1 = SDValue(Node, 0);
1616   SDValue Tmp2 = SDValue(Node, 1);
1617   SDValue Tmp3 = Node->getOperand(2);
1618   SDValue Chain = Tmp1.getOperand(0);
1619
1620   // Chain the dynamic stack allocation so that it doesn't modify the stack
1621   // pointer when other instructions are using the stack.
1622   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true),
1623                                SDLoc(Node));
1624
1625   SDValue Size  = Tmp2.getOperand(1);
1626   SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
1627   Chain = SP.getValue(1);
1628   unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
1629   unsigned StackAlign =
1630       DAG.getSubtarget().getFrameLowering()->getStackAlignment();
1631   Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size);       // Value
1632   if (Align > StackAlign)
1633     Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
1634                        DAG.getConstant(-(uint64_t)Align, VT));
1635   Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1);     // Output chain
1636
1637   Tmp2 = DAG.getCALLSEQ_END(Chain,  DAG.getIntPtrConstant(0, true),
1638                             DAG.getIntPtrConstant(0, true), SDValue(),
1639                             SDLoc(Node));
1640
1641   Results.push_back(Tmp1);
1642   Results.push_back(Tmp2);
1643 }
1644
1645 /// LegalizeSetCCCondCode - Legalize a SETCC with given LHS and RHS and
1646 /// condition code CC on the current target.
1647 ///
1648 /// If the SETCC has been legalized using AND / OR, then the legalized node
1649 /// will be stored in LHS. RHS and CC will be set to SDValue(). NeedInvert
1650 /// will be set to false.
1651 ///
1652 /// If the SETCC has been legalized by using getSetCCSwappedOperands(),
1653 /// then the values of LHS and RHS will be swapped, CC will be set to the
1654 /// new condition, and NeedInvert will be set to false.
1655 ///
1656 /// If the SETCC has been legalized using the inverse condcode, then LHS and
1657 /// RHS will be unchanged, CC will set to the inverted condcode, and NeedInvert
1658 /// will be set to true. The caller must invert the result of the SETCC with
1659 /// SelectionDAG::getLogicalNOT() or take equivalent action to swap the effect
1660 /// of a true/false result.
1661 ///
1662 /// \returns true if the SetCC has been legalized, false if it hasn't.
1663 bool SelectionDAGLegalize::LegalizeSetCCCondCode(EVT VT,
1664                                                  SDValue &LHS, SDValue &RHS,
1665                                                  SDValue &CC,
1666                                                  bool &NeedInvert,
1667                                                  SDLoc dl) {
1668   MVT OpVT = LHS.getSimpleValueType();
1669   ISD::CondCode CCCode = cast<CondCodeSDNode>(CC)->get();
1670   NeedInvert = false;
1671   switch (TLI.getCondCodeAction(CCCode, OpVT)) {
1672   default: llvm_unreachable("Unknown condition code action!");
1673   case TargetLowering::Legal:
1674     // Nothing to do.
1675     break;
1676   case TargetLowering::Expand: {
1677     ISD::CondCode InvCC = ISD::getSetCCSwappedOperands(CCCode);
1678     if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1679       std::swap(LHS, RHS);
1680       CC = DAG.getCondCode(InvCC);
1681       return true;
1682     }
1683     ISD::CondCode CC1 = ISD::SETCC_INVALID, CC2 = ISD::SETCC_INVALID;
1684     unsigned Opc = 0;
1685     switch (CCCode) {
1686     default: llvm_unreachable("Don't know how to expand this condition!");
1687     case ISD::SETO:
1688         assert(TLI.getCondCodeAction(ISD::SETOEQ, OpVT)
1689             == TargetLowering::Legal
1690             && "If SETO is expanded, SETOEQ must be legal!");
1691         CC1 = ISD::SETOEQ; CC2 = ISD::SETOEQ; Opc = ISD::AND; break;
1692     case ISD::SETUO:
1693         assert(TLI.getCondCodeAction(ISD::SETUNE, OpVT)
1694             == TargetLowering::Legal
1695             && "If SETUO is expanded, SETUNE must be legal!");
1696         CC1 = ISD::SETUNE; CC2 = ISD::SETUNE; Opc = ISD::OR;  break;
1697     case ISD::SETOEQ:
1698     case ISD::SETOGT:
1699     case ISD::SETOGE:
1700     case ISD::SETOLT:
1701     case ISD::SETOLE:
1702     case ISD::SETONE:
1703     case ISD::SETUEQ:
1704     case ISD::SETUNE:
1705     case ISD::SETUGT:
1706     case ISD::SETUGE:
1707     case ISD::SETULT:
1708     case ISD::SETULE:
1709         // If we are floating point, assign and break, otherwise fall through.
1710         if (!OpVT.isInteger()) {
1711           // We can use the 4th bit to tell if we are the unordered
1712           // or ordered version of the opcode.
1713           CC2 = ((unsigned)CCCode & 0x8U) ? ISD::SETUO : ISD::SETO;
1714           Opc = ((unsigned)CCCode & 0x8U) ? ISD::OR : ISD::AND;
1715           CC1 = (ISD::CondCode)(((int)CCCode & 0x7) | 0x10);
1716           break;
1717         }
1718         // Fallthrough if we are unsigned integer.
1719     case ISD::SETLE:
1720     case ISD::SETGT:
1721     case ISD::SETGE:
1722     case ISD::SETLT:
1723       // We only support using the inverted operation, which is computed above
1724       // and not a different manner of supporting expanding these cases.
1725       llvm_unreachable("Don't know how to expand this condition!");
1726     case ISD::SETNE:
1727     case ISD::SETEQ:
1728       // Try inverting the result of the inverse condition.
1729       InvCC = CCCode == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ;
1730       if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1731         CC = DAG.getCondCode(InvCC);
1732         NeedInvert = true;
1733         return true;
1734       }
1735       // If inverting the condition didn't work then we have no means to expand
1736       // the condition.
1737       llvm_unreachable("Don't know how to expand this condition!");
1738     }
1739
1740     SDValue SetCC1, SetCC2;
1741     if (CCCode != ISD::SETO && CCCode != ISD::SETUO) {
1742       // If we aren't the ordered or unorder operation,
1743       // then the pattern is (LHS CC1 RHS) Opc (LHS CC2 RHS).
1744       SetCC1 = DAG.getSetCC(dl, VT, LHS, RHS, CC1);
1745       SetCC2 = DAG.getSetCC(dl, VT, LHS, RHS, CC2);
1746     } else {
1747       // Otherwise, the pattern is (LHS CC1 LHS) Opc (RHS CC2 RHS)
1748       SetCC1 = DAG.getSetCC(dl, VT, LHS, LHS, CC1);
1749       SetCC2 = DAG.getSetCC(dl, VT, RHS, RHS, CC2);
1750     }
1751     LHS = DAG.getNode(Opc, dl, VT, SetCC1, SetCC2);
1752     RHS = SDValue();
1753     CC  = SDValue();
1754     return true;
1755   }
1756   }
1757   return false;
1758 }
1759
1760 /// EmitStackConvert - Emit a store/load combination to the stack.  This stores
1761 /// SrcOp to a stack slot of type SlotVT, truncating it if needed.  It then does
1762 /// a load from the stack slot to DestVT, extending it if needed.
1763 /// The resultant code need not be legal.
1764 SDValue SelectionDAGLegalize::EmitStackConvert(SDValue SrcOp,
1765                                                EVT SlotVT,
1766                                                EVT DestVT,
1767                                                SDLoc dl) {
1768   // Create the stack frame object.
1769   unsigned SrcAlign =
1770     TLI.getDataLayout()->getPrefTypeAlignment(SrcOp.getValueType().
1771                                               getTypeForEVT(*DAG.getContext()));
1772   SDValue FIPtr = DAG.CreateStackTemporary(SlotVT, SrcAlign);
1773
1774   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(FIPtr);
1775   int SPFI = StackPtrFI->getIndex();
1776   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(SPFI);
1777
1778   unsigned SrcSize = SrcOp.getValueType().getSizeInBits();
1779   unsigned SlotSize = SlotVT.getSizeInBits();
1780   unsigned DestSize = DestVT.getSizeInBits();
1781   Type *DestType = DestVT.getTypeForEVT(*DAG.getContext());
1782   unsigned DestAlign = TLI.getDataLayout()->getPrefTypeAlignment(DestType);
1783
1784   // Emit a store to the stack slot.  Use a truncstore if the input value is
1785   // later than DestVT.
1786   SDValue Store;
1787
1788   if (SrcSize > SlotSize)
1789     Store = DAG.getTruncStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1790                               PtrInfo, SlotVT, false, false, SrcAlign);
1791   else {
1792     assert(SrcSize == SlotSize && "Invalid store");
1793     Store = DAG.getStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1794                          PtrInfo, false, false, SrcAlign);
1795   }
1796
1797   // Result is a load from the stack slot.
1798   if (SlotSize == DestSize)
1799     return DAG.getLoad(DestVT, dl, Store, FIPtr, PtrInfo,
1800                        false, false, false, DestAlign);
1801
1802   assert(SlotSize < DestSize && "Unknown extension!");
1803   return DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT, Store, FIPtr,
1804                         PtrInfo, SlotVT, false, false, false, DestAlign);
1805 }
1806
1807 SDValue SelectionDAGLegalize::ExpandSCALAR_TO_VECTOR(SDNode *Node) {
1808   SDLoc dl(Node);
1809   // Create a vector sized/aligned stack slot, store the value to element #0,
1810   // then load the whole vector back out.
1811   SDValue StackPtr = DAG.CreateStackTemporary(Node->getValueType(0));
1812
1813   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(StackPtr);
1814   int SPFI = StackPtrFI->getIndex();
1815
1816   SDValue Ch = DAG.getTruncStore(DAG.getEntryNode(), dl, Node->getOperand(0),
1817                                  StackPtr,
1818                                  MachinePointerInfo::getFixedStack(SPFI),
1819                                  Node->getValueType(0).getVectorElementType(),
1820                                  false, false, 0);
1821   return DAG.getLoad(Node->getValueType(0), dl, Ch, StackPtr,
1822                      MachinePointerInfo::getFixedStack(SPFI),
1823                      false, false, false, 0);
1824 }
1825
1826 static bool
1827 ExpandBVWithShuffles(SDNode *Node, SelectionDAG &DAG,
1828                      const TargetLowering &TLI, SDValue &Res) {
1829   unsigned NumElems = Node->getNumOperands();
1830   SDLoc dl(Node);
1831   EVT VT = Node->getValueType(0);
1832
1833   // Try to group the scalars into pairs, shuffle the pairs together, then
1834   // shuffle the pairs of pairs together, etc. until the vector has
1835   // been built. This will work only if all of the necessary shuffle masks
1836   // are legal.
1837
1838   // We do this in two phases; first to check the legality of the shuffles,
1839   // and next, assuming that all shuffles are legal, to create the new nodes.
1840   for (int Phase = 0; Phase < 2; ++Phase) {
1841     SmallVector<std::pair<SDValue, SmallVector<int, 16> >, 16> IntermedVals,
1842                                                                NewIntermedVals;
1843     for (unsigned i = 0; i < NumElems; ++i) {
1844       SDValue V = Node->getOperand(i);
1845       if (V.getOpcode() == ISD::UNDEF)
1846         continue;
1847
1848       SDValue Vec;
1849       if (Phase)
1850         Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, V);
1851       IntermedVals.push_back(std::make_pair(Vec, SmallVector<int, 16>(1, i)));
1852     }
1853
1854     while (IntermedVals.size() > 2) {
1855       NewIntermedVals.clear();
1856       for (unsigned i = 0, e = (IntermedVals.size() & ~1u); i < e; i += 2) {
1857         // This vector and the next vector are shuffled together (simply to
1858         // append the one to the other).
1859         SmallVector<int, 16> ShuffleVec(NumElems, -1);
1860
1861         SmallVector<int, 16> FinalIndices;
1862         FinalIndices.reserve(IntermedVals[i].second.size() +
1863                              IntermedVals[i+1].second.size());
1864         
1865         int k = 0;
1866         for (unsigned j = 0, f = IntermedVals[i].second.size(); j != f;
1867              ++j, ++k) {
1868           ShuffleVec[k] = j;
1869           FinalIndices.push_back(IntermedVals[i].second[j]);
1870         }
1871         for (unsigned j = 0, f = IntermedVals[i+1].second.size(); j != f;
1872              ++j, ++k) {
1873           ShuffleVec[k] = NumElems + j;
1874           FinalIndices.push_back(IntermedVals[i+1].second[j]);
1875         }
1876
1877         SDValue Shuffle;
1878         if (Phase)
1879           Shuffle = DAG.getVectorShuffle(VT, dl, IntermedVals[i].first,
1880                                          IntermedVals[i+1].first,
1881                                          ShuffleVec.data());
1882         else if (!TLI.isShuffleMaskLegal(ShuffleVec, VT))
1883           return false;
1884         NewIntermedVals.push_back(
1885             std::make_pair(Shuffle, std::move(FinalIndices)));
1886       }
1887
1888       // If we had an odd number of defined values, then append the last
1889       // element to the array of new vectors.
1890       if ((IntermedVals.size() & 1) != 0)
1891         NewIntermedVals.push_back(IntermedVals.back());
1892
1893       IntermedVals.swap(NewIntermedVals);
1894     }
1895
1896     assert(IntermedVals.size() <= 2 && IntermedVals.size() > 0 &&
1897            "Invalid number of intermediate vectors");
1898     SDValue Vec1 = IntermedVals[0].first;
1899     SDValue Vec2;
1900     if (IntermedVals.size() > 1)
1901       Vec2 = IntermedVals[1].first;
1902     else if (Phase)
1903       Vec2 = DAG.getUNDEF(VT);
1904
1905     SmallVector<int, 16> ShuffleVec(NumElems, -1);
1906     for (unsigned i = 0, e = IntermedVals[0].second.size(); i != e; ++i)
1907       ShuffleVec[IntermedVals[0].second[i]] = i;
1908     for (unsigned i = 0, e = IntermedVals[1].second.size(); i != e; ++i)
1909       ShuffleVec[IntermedVals[1].second[i]] = NumElems + i;
1910
1911     if (Phase)
1912       Res = DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
1913     else if (!TLI.isShuffleMaskLegal(ShuffleVec, VT))
1914       return false;
1915   }
1916
1917   return true;
1918 }
1919
1920 /// ExpandBUILD_VECTOR - Expand a BUILD_VECTOR node on targets that don't
1921 /// support the operation, but do support the resultant vector type.
1922 SDValue SelectionDAGLegalize::ExpandBUILD_VECTOR(SDNode *Node) {
1923   unsigned NumElems = Node->getNumOperands();
1924   SDValue Value1, Value2;
1925   SDLoc dl(Node);
1926   EVT VT = Node->getValueType(0);
1927   EVT OpVT = Node->getOperand(0).getValueType();
1928   EVT EltVT = VT.getVectorElementType();
1929
1930   // If the only non-undef value is the low element, turn this into a
1931   // SCALAR_TO_VECTOR node.  If this is { X, X, X, X }, determine X.
1932   bool isOnlyLowElement = true;
1933   bool MoreThanTwoValues = false;
1934   bool isConstant = true;
1935   for (unsigned i = 0; i < NumElems; ++i) {
1936     SDValue V = Node->getOperand(i);
1937     if (V.getOpcode() == ISD::UNDEF)
1938       continue;
1939     if (i > 0)
1940       isOnlyLowElement = false;
1941     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
1942       isConstant = false;
1943
1944     if (!Value1.getNode()) {
1945       Value1 = V;
1946     } else if (!Value2.getNode()) {
1947       if (V != Value1)
1948         Value2 = V;
1949     } else if (V != Value1 && V != Value2) {
1950       MoreThanTwoValues = true;
1951     }
1952   }
1953
1954   if (!Value1.getNode())
1955     return DAG.getUNDEF(VT);
1956
1957   if (isOnlyLowElement)
1958     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Node->getOperand(0));
1959
1960   // If all elements are constants, create a load from the constant pool.
1961   if (isConstant) {
1962     SmallVector<Constant*, 16> CV;
1963     for (unsigned i = 0, e = NumElems; i != e; ++i) {
1964       if (ConstantFPSDNode *V =
1965           dyn_cast<ConstantFPSDNode>(Node->getOperand(i))) {
1966         CV.push_back(const_cast<ConstantFP *>(V->getConstantFPValue()));
1967       } else if (ConstantSDNode *V =
1968                  dyn_cast<ConstantSDNode>(Node->getOperand(i))) {
1969         if (OpVT==EltVT)
1970           CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
1971         else {
1972           // If OpVT and EltVT don't match, EltVT is not legal and the
1973           // element values have been promoted/truncated earlier.  Undo this;
1974           // we don't want a v16i8 to become a v16i32 for example.
1975           const ConstantInt *CI = V->getConstantIntValue();
1976           CV.push_back(ConstantInt::get(EltVT.getTypeForEVT(*DAG.getContext()),
1977                                         CI->getZExtValue()));
1978         }
1979       } else {
1980         assert(Node->getOperand(i).getOpcode() == ISD::UNDEF);
1981         Type *OpNTy = EltVT.getTypeForEVT(*DAG.getContext());
1982         CV.push_back(UndefValue::get(OpNTy));
1983       }
1984     }
1985     Constant *CP = ConstantVector::get(CV);
1986     SDValue CPIdx = DAG.getConstantPool(CP, TLI.getPointerTy());
1987     unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
1988     return DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
1989                        MachinePointerInfo::getConstantPool(),
1990                        false, false, false, Alignment);
1991   }
1992
1993   SmallSet<SDValue, 16> DefinedValues;
1994   for (unsigned i = 0; i < NumElems; ++i) {
1995     if (Node->getOperand(i).getOpcode() == ISD::UNDEF)
1996       continue;
1997     DefinedValues.insert(Node->getOperand(i));
1998   }
1999
2000   if (TLI.shouldExpandBuildVectorWithShuffles(VT, DefinedValues.size())) {
2001     if (!MoreThanTwoValues) {
2002       SmallVector<int, 8> ShuffleVec(NumElems, -1);
2003       for (unsigned i = 0; i < NumElems; ++i) {
2004         SDValue V = Node->getOperand(i);
2005         if (V.getOpcode() == ISD::UNDEF)
2006           continue;
2007         ShuffleVec[i] = V == Value1 ? 0 : NumElems;
2008       }
2009       if (TLI.isShuffleMaskLegal(ShuffleVec, Node->getValueType(0))) {
2010         // Get the splatted value into the low element of a vector register.
2011         SDValue Vec1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value1);
2012         SDValue Vec2;
2013         if (Value2.getNode())
2014           Vec2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value2);
2015         else
2016           Vec2 = DAG.getUNDEF(VT);
2017
2018         // Return shuffle(LowValVec, undef, <0,0,0,0>)
2019         return DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
2020       }
2021     } else {
2022       SDValue Res;
2023       if (ExpandBVWithShuffles(Node, DAG, TLI, Res))
2024         return Res;
2025     }
2026   }
2027
2028   // Otherwise, we can't handle this case efficiently.
2029   return ExpandVectorBuildThroughStack(Node);
2030 }
2031
2032 // ExpandLibCall - Expand a node into a call to a libcall.  If the result value
2033 // does not fit into a register, return the lo part and set the hi part to the
2034 // by-reg argument.  If it does fit into a single register, return the result
2035 // and leave the Hi part unset.
2036 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, SDNode *Node,
2037                                             bool isSigned) {
2038   TargetLowering::ArgListTy Args;
2039   TargetLowering::ArgListEntry Entry;
2040   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
2041     EVT ArgVT = Node->getOperand(i).getValueType();
2042     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2043     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
2044     Entry.isSExt = isSigned;
2045     Entry.isZExt = !isSigned;
2046     Args.push_back(Entry);
2047   }
2048   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2049                                          TLI.getPointerTy());
2050
2051   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2052
2053   // By default, the input chain to this libcall is the entry node of the
2054   // function. If the libcall is going to be emitted as a tail call then
2055   // TLI.isUsedByReturnOnly will change it to the right chain if the return
2056   // node which is being folded has a non-entry input chain.
2057   SDValue InChain = DAG.getEntryNode();
2058
2059   // isTailCall may be true since the callee does not reference caller stack
2060   // frame. Check if it's in the right position.
2061   SDValue TCChain = InChain;
2062   bool isTailCall = TLI.isInTailCallPosition(DAG, Node, TCChain);
2063   if (isTailCall)
2064     InChain = TCChain;
2065
2066   TargetLowering::CallLoweringInfo CLI(DAG);
2067   CLI.setDebugLoc(SDLoc(Node)).setChain(InChain)
2068     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2069     .setTailCall(isTailCall).setSExtResult(isSigned).setZExtResult(!isSigned);
2070
2071   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2072
2073   if (!CallInfo.second.getNode())
2074     // It's a tailcall, return the chain (which is the DAG root).
2075     return DAG.getRoot();
2076
2077   return CallInfo.first;
2078 }
2079
2080 /// ExpandLibCall - Generate a libcall taking the given operands as arguments
2081 /// and returning a result of type RetVT.
2082 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, EVT RetVT,
2083                                             const SDValue *Ops, unsigned NumOps,
2084                                             bool isSigned, SDLoc dl) {
2085   TargetLowering::ArgListTy Args;
2086   Args.reserve(NumOps);
2087
2088   TargetLowering::ArgListEntry Entry;
2089   for (unsigned i = 0; i != NumOps; ++i) {
2090     Entry.Node = Ops[i];
2091     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
2092     Entry.isSExt = isSigned;
2093     Entry.isZExt = !isSigned;
2094     Args.push_back(Entry);
2095   }
2096   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2097                                          TLI.getPointerTy());
2098
2099   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2100
2101   TargetLowering::CallLoweringInfo CLI(DAG);
2102   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
2103     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2104     .setSExtResult(isSigned).setZExtResult(!isSigned);
2105
2106   std::pair<SDValue,SDValue> CallInfo = TLI.LowerCallTo(CLI);
2107
2108   return CallInfo.first;
2109 }
2110
2111 // ExpandChainLibCall - Expand a node into a call to a libcall. Similar to
2112 // ExpandLibCall except that the first operand is the in-chain.
2113 std::pair<SDValue, SDValue>
2114 SelectionDAGLegalize::ExpandChainLibCall(RTLIB::Libcall LC,
2115                                          SDNode *Node,
2116                                          bool isSigned) {
2117   SDValue InChain = Node->getOperand(0);
2118
2119   TargetLowering::ArgListTy Args;
2120   TargetLowering::ArgListEntry Entry;
2121   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i) {
2122     EVT ArgVT = Node->getOperand(i).getValueType();
2123     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2124     Entry.Node = Node->getOperand(i);
2125     Entry.Ty = ArgTy;
2126     Entry.isSExt = isSigned;
2127     Entry.isZExt = !isSigned;
2128     Args.push_back(Entry);
2129   }
2130   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2131                                          TLI.getPointerTy());
2132
2133   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2134
2135   TargetLowering::CallLoweringInfo CLI(DAG);
2136   CLI.setDebugLoc(SDLoc(Node)).setChain(InChain)
2137     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2138     .setSExtResult(isSigned).setZExtResult(!isSigned);
2139
2140   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2141
2142   return CallInfo;
2143 }
2144
2145 SDValue SelectionDAGLegalize::ExpandFPLibCall(SDNode* Node,
2146                                               RTLIB::Libcall Call_F32,
2147                                               RTLIB::Libcall Call_F64,
2148                                               RTLIB::Libcall Call_F80,
2149                                               RTLIB::Libcall Call_F128,
2150                                               RTLIB::Libcall Call_PPCF128) {
2151   RTLIB::Libcall LC;
2152   switch (Node->getSimpleValueType(0).SimpleTy) {
2153   default: llvm_unreachable("Unexpected request for libcall!");
2154   case MVT::f32: LC = Call_F32; break;
2155   case MVT::f64: LC = Call_F64; break;
2156   case MVT::f80: LC = Call_F80; break;
2157   case MVT::f128: LC = Call_F128; break;
2158   case MVT::ppcf128: LC = Call_PPCF128; break;
2159   }
2160   return ExpandLibCall(LC, Node, false);
2161 }
2162
2163 SDValue SelectionDAGLegalize::ExpandIntLibCall(SDNode* Node, bool isSigned,
2164                                                RTLIB::Libcall Call_I8,
2165                                                RTLIB::Libcall Call_I16,
2166                                                RTLIB::Libcall Call_I32,
2167                                                RTLIB::Libcall Call_I64,
2168                                                RTLIB::Libcall Call_I128) {
2169   RTLIB::Libcall LC;
2170   switch (Node->getSimpleValueType(0).SimpleTy) {
2171   default: llvm_unreachable("Unexpected request for libcall!");
2172   case MVT::i8:   LC = Call_I8; break;
2173   case MVT::i16:  LC = Call_I16; break;
2174   case MVT::i32:  LC = Call_I32; break;
2175   case MVT::i64:  LC = Call_I64; break;
2176   case MVT::i128: LC = Call_I128; break;
2177   }
2178   return ExpandLibCall(LC, Node, isSigned);
2179 }
2180
2181 /// isDivRemLibcallAvailable - Return true if divmod libcall is available.
2182 static bool isDivRemLibcallAvailable(SDNode *Node, bool isSigned,
2183                                      const TargetLowering &TLI) {
2184   RTLIB::Libcall LC;
2185   switch (Node->getSimpleValueType(0).SimpleTy) {
2186   default: llvm_unreachable("Unexpected request for libcall!");
2187   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2188   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2189   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2190   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2191   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2192   }
2193
2194   return TLI.getLibcallName(LC) != nullptr;
2195 }
2196
2197 /// useDivRem - Only issue divrem libcall if both quotient and remainder are
2198 /// needed.
2199 static bool useDivRem(SDNode *Node, bool isSigned, bool isDIV) {
2200   // The other use might have been replaced with a divrem already.
2201   unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
2202   unsigned OtherOpcode = 0;
2203   if (isSigned)
2204     OtherOpcode = isDIV ? ISD::SREM : ISD::SDIV;
2205   else
2206     OtherOpcode = isDIV ? ISD::UREM : ISD::UDIV;
2207
2208   SDValue Op0 = Node->getOperand(0);
2209   SDValue Op1 = Node->getOperand(1);
2210   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2211          UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2212     SDNode *User = *UI;
2213     if (User == Node)
2214       continue;
2215     if ((User->getOpcode() == OtherOpcode || User->getOpcode() == DivRemOpc) &&
2216         User->getOperand(0) == Op0 &&
2217         User->getOperand(1) == Op1)
2218       return true;
2219   }
2220   return false;
2221 }
2222
2223 /// ExpandDivRemLibCall - Issue libcalls to __{u}divmod to compute div / rem
2224 /// pairs.
2225 void
2226 SelectionDAGLegalize::ExpandDivRemLibCall(SDNode *Node,
2227                                           SmallVectorImpl<SDValue> &Results) {
2228   unsigned Opcode = Node->getOpcode();
2229   bool isSigned = Opcode == ISD::SDIVREM;
2230
2231   RTLIB::Libcall LC;
2232   switch (Node->getSimpleValueType(0).SimpleTy) {
2233   default: llvm_unreachable("Unexpected request for libcall!");
2234   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2235   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2236   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2237   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2238   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2239   }
2240
2241   // The input chain to this libcall is the entry node of the function.
2242   // Legalizing the call will automatically add the previous call to the
2243   // dependence.
2244   SDValue InChain = DAG.getEntryNode();
2245
2246   EVT RetVT = Node->getValueType(0);
2247   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2248
2249   TargetLowering::ArgListTy Args;
2250   TargetLowering::ArgListEntry Entry;
2251   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
2252     EVT ArgVT = Node->getOperand(i).getValueType();
2253     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2254     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
2255     Entry.isSExt = isSigned;
2256     Entry.isZExt = !isSigned;
2257     Args.push_back(Entry);
2258   }
2259
2260   // Also pass the return address of the remainder.
2261   SDValue FIPtr = DAG.CreateStackTemporary(RetVT);
2262   Entry.Node = FIPtr;
2263   Entry.Ty = RetTy->getPointerTo();
2264   Entry.isSExt = isSigned;
2265   Entry.isZExt = !isSigned;
2266   Args.push_back(Entry);
2267
2268   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2269                                          TLI.getPointerTy());
2270
2271   SDLoc dl(Node);
2272   TargetLowering::CallLoweringInfo CLI(DAG);
2273   CLI.setDebugLoc(dl).setChain(InChain)
2274     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2275     .setSExtResult(isSigned).setZExtResult(!isSigned);
2276
2277   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2278
2279   // Remainder is loaded back from the stack frame.
2280   SDValue Rem = DAG.getLoad(RetVT, dl, CallInfo.second, FIPtr,
2281                             MachinePointerInfo(), false, false, false, 0);
2282   Results.push_back(CallInfo.first);
2283   Results.push_back(Rem);
2284 }
2285
2286 /// isSinCosLibcallAvailable - Return true if sincos libcall is available.
2287 static bool isSinCosLibcallAvailable(SDNode *Node, const TargetLowering &TLI) {
2288   RTLIB::Libcall LC;
2289   switch (Node->getSimpleValueType(0).SimpleTy) {
2290   default: llvm_unreachable("Unexpected request for libcall!");
2291   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2292   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2293   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2294   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2295   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2296   }
2297   return TLI.getLibcallName(LC) != nullptr;
2298 }
2299
2300 /// canCombineSinCosLibcall - Return true if sincos libcall is available and
2301 /// can be used to combine sin and cos.
2302 static bool canCombineSinCosLibcall(SDNode *Node, const TargetLowering &TLI,
2303                                     const TargetMachine &TM) {
2304   if (!isSinCosLibcallAvailable(Node, TLI))
2305     return false;
2306   // GNU sin/cos functions set errno while sincos does not. Therefore
2307   // combining sin and cos is only safe if unsafe-fpmath is enabled.
2308   bool isGNU = Triple(TM.getTargetTriple()).getEnvironment() == Triple::GNU;
2309   if (isGNU && !TM.Options.UnsafeFPMath)
2310     return false;
2311   return true;
2312 }
2313
2314 /// useSinCos - Only issue sincos libcall if both sin and cos are
2315 /// needed.
2316 static bool useSinCos(SDNode *Node) {
2317   unsigned OtherOpcode = Node->getOpcode() == ISD::FSIN
2318     ? ISD::FCOS : ISD::FSIN;
2319
2320   SDValue Op0 = Node->getOperand(0);
2321   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2322        UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2323     SDNode *User = *UI;
2324     if (User == Node)
2325       continue;
2326     // The other user might have been turned into sincos already.
2327     if (User->getOpcode() == OtherOpcode || User->getOpcode() == ISD::FSINCOS)
2328       return true;
2329   }
2330   return false;
2331 }
2332
2333 /// ExpandSinCosLibCall - Issue libcalls to sincos to compute sin / cos
2334 /// pairs.
2335 void
2336 SelectionDAGLegalize::ExpandSinCosLibCall(SDNode *Node,
2337                                           SmallVectorImpl<SDValue> &Results) {
2338   RTLIB::Libcall LC;
2339   switch (Node->getSimpleValueType(0).SimpleTy) {
2340   default: llvm_unreachable("Unexpected request for libcall!");
2341   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2342   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2343   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2344   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2345   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2346   }
2347
2348   // The input chain to this libcall is the entry node of the function.
2349   // Legalizing the call will automatically add the previous call to the
2350   // dependence.
2351   SDValue InChain = DAG.getEntryNode();
2352
2353   EVT RetVT = Node->getValueType(0);
2354   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2355
2356   TargetLowering::ArgListTy Args;
2357   TargetLowering::ArgListEntry Entry;
2358
2359   // Pass the argument.
2360   Entry.Node = Node->getOperand(0);
2361   Entry.Ty = RetTy;
2362   Entry.isSExt = false;
2363   Entry.isZExt = false;
2364   Args.push_back(Entry);
2365
2366   // Pass the return address of sin.
2367   SDValue SinPtr = DAG.CreateStackTemporary(RetVT);
2368   Entry.Node = SinPtr;
2369   Entry.Ty = RetTy->getPointerTo();
2370   Entry.isSExt = false;
2371   Entry.isZExt = false;
2372   Args.push_back(Entry);
2373
2374   // Also pass the return address of the cos.
2375   SDValue CosPtr = DAG.CreateStackTemporary(RetVT);
2376   Entry.Node = CosPtr;
2377   Entry.Ty = RetTy->getPointerTo();
2378   Entry.isSExt = false;
2379   Entry.isZExt = false;
2380   Args.push_back(Entry);
2381
2382   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2383                                          TLI.getPointerTy());
2384
2385   SDLoc dl(Node);
2386   TargetLowering::CallLoweringInfo CLI(DAG);
2387   CLI.setDebugLoc(dl).setChain(InChain)
2388     .setCallee(TLI.getLibcallCallingConv(LC),
2389                Type::getVoidTy(*DAG.getContext()), Callee, std::move(Args), 0);
2390
2391   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2392
2393   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, SinPtr,
2394                                 MachinePointerInfo(), false, false, false, 0));
2395   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, CosPtr,
2396                                 MachinePointerInfo(), false, false, false, 0));
2397 }
2398
2399 /// ExpandLegalINT_TO_FP - This function is responsible for legalizing a
2400 /// INT_TO_FP operation of the specified operand when the target requests that
2401 /// we expand it.  At this point, we know that the result and operand types are
2402 /// legal for the target.
2403 SDValue SelectionDAGLegalize::ExpandLegalINT_TO_FP(bool isSigned,
2404                                                    SDValue Op0,
2405                                                    EVT DestVT,
2406                                                    SDLoc dl) {
2407   if (Op0.getValueType() == MVT::i32 && TLI.isTypeLegal(MVT::f64)) {
2408     // simple 32-bit [signed|unsigned] integer to float/double expansion
2409
2410     // Get the stack frame index of a 8 byte buffer.
2411     SDValue StackSlot = DAG.CreateStackTemporary(MVT::f64);
2412
2413     // word offset constant for Hi/Lo address computation
2414     SDValue WordOff = DAG.getConstant(sizeof(int), StackSlot.getValueType());
2415     // set up Hi and Lo (into buffer) address based on endian
2416     SDValue Hi = StackSlot;
2417     SDValue Lo = DAG.getNode(ISD::ADD, dl, StackSlot.getValueType(),
2418                              StackSlot, WordOff);
2419     if (TLI.isLittleEndian())
2420       std::swap(Hi, Lo);
2421
2422     // if signed map to unsigned space
2423     SDValue Op0Mapped;
2424     if (isSigned) {
2425       // constant used to invert sign bit (signed to unsigned mapping)
2426       SDValue SignBit = DAG.getConstant(0x80000000u, MVT::i32);
2427       Op0Mapped = DAG.getNode(ISD::XOR, dl, MVT::i32, Op0, SignBit);
2428     } else {
2429       Op0Mapped = Op0;
2430     }
2431     // store the lo of the constructed double - based on integer input
2432     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl,
2433                                   Op0Mapped, Lo, MachinePointerInfo(),
2434                                   false, false, 0);
2435     // initial hi portion of constructed double
2436     SDValue InitialHi = DAG.getConstant(0x43300000u, MVT::i32);
2437     // store the hi of the constructed double - biased exponent
2438     SDValue Store2 = DAG.getStore(Store1, dl, InitialHi, Hi,
2439                                   MachinePointerInfo(),
2440                                   false, false, 0);
2441     // load the constructed double
2442     SDValue Load = DAG.getLoad(MVT::f64, dl, Store2, StackSlot,
2443                                MachinePointerInfo(), false, false, false, 0);
2444     // FP constant to bias correct the final result
2445     SDValue Bias = DAG.getConstantFP(isSigned ?
2446                                      BitsToDouble(0x4330000080000000ULL) :
2447                                      BitsToDouble(0x4330000000000000ULL),
2448                                      MVT::f64);
2449     // subtract the bias
2450     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Load, Bias);
2451     // final result
2452     SDValue Result;
2453     // handle final rounding
2454     if (DestVT == MVT::f64) {
2455       // do nothing
2456       Result = Sub;
2457     } else if (DestVT.bitsLT(MVT::f64)) {
2458       Result = DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
2459                            DAG.getIntPtrConstant(0));
2460     } else if (DestVT.bitsGT(MVT::f64)) {
2461       Result = DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
2462     }
2463     return Result;
2464   }
2465   assert(!isSigned && "Legalize cannot Expand SINT_TO_FP for i64 yet");
2466   // Code below here assumes !isSigned without checking again.
2467
2468   // Implementation of unsigned i64 to f64 following the algorithm in
2469   // __floatundidf in compiler_rt. This implementation has the advantage
2470   // of performing rounding correctly, both in the default rounding mode
2471   // and in all alternate rounding modes.
2472   // TODO: Generalize this for use with other types.
2473   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f64) {
2474     SDValue TwoP52 =
2475       DAG.getConstant(UINT64_C(0x4330000000000000), MVT::i64);
2476     SDValue TwoP84PlusTwoP52 =
2477       DAG.getConstantFP(BitsToDouble(UINT64_C(0x4530000000100000)), MVT::f64);
2478     SDValue TwoP84 =
2479       DAG.getConstant(UINT64_C(0x4530000000000000), MVT::i64);
2480
2481     SDValue Lo = DAG.getZeroExtendInReg(Op0, dl, MVT::i32);
2482     SDValue Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0,
2483                              DAG.getConstant(32, MVT::i64));
2484     SDValue LoOr = DAG.getNode(ISD::OR, dl, MVT::i64, Lo, TwoP52);
2485     SDValue HiOr = DAG.getNode(ISD::OR, dl, MVT::i64, Hi, TwoP84);
2486     SDValue LoFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, LoOr);
2487     SDValue HiFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, HiOr);
2488     SDValue HiSub = DAG.getNode(ISD::FSUB, dl, MVT::f64, HiFlt,
2489                                 TwoP84PlusTwoP52);
2490     return DAG.getNode(ISD::FADD, dl, MVT::f64, LoFlt, HiSub);
2491   }
2492
2493   // Implementation of unsigned i64 to f32.
2494   // TODO: Generalize this for use with other types.
2495   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f32) {
2496     // For unsigned conversions, convert them to signed conversions using the
2497     // algorithm from the x86_64 __floatundidf in compiler_rt.
2498     if (!isSigned) {
2499       SDValue Fast = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Op0);
2500
2501       SDValue ShiftConst =
2502           DAG.getConstant(1, TLI.getShiftAmountTy(Op0.getValueType()));
2503       SDValue Shr = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0, ShiftConst);
2504       SDValue AndConst = DAG.getConstant(1, MVT::i64);
2505       SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0, AndConst);
2506       SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And, Shr);
2507
2508       SDValue SignCvt = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Or);
2509       SDValue Slow = DAG.getNode(ISD::FADD, dl, MVT::f32, SignCvt, SignCvt);
2510
2511       // TODO: This really should be implemented using a branch rather than a
2512       // select.  We happen to get lucky and machinesink does the right
2513       // thing most of the time.  This would be a good candidate for a
2514       //pseudo-op, or, even better, for whole-function isel.
2515       SDValue SignBitTest = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2516         Op0, DAG.getConstant(0, MVT::i64), ISD::SETLT);
2517       return DAG.getSelect(dl, MVT::f32, SignBitTest, Slow, Fast);
2518     }
2519
2520     // Otherwise, implement the fully general conversion.
2521
2522     SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2523          DAG.getConstant(UINT64_C(0xfffffffffffff800), MVT::i64));
2524     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And,
2525          DAG.getConstant(UINT64_C(0x800), MVT::i64));
2526     SDValue And2 = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2527          DAG.getConstant(UINT64_C(0x7ff), MVT::i64));
2528     SDValue Ne = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2529                    And2, DAG.getConstant(UINT64_C(0), MVT::i64), ISD::SETNE);
2530     SDValue Sel = DAG.getSelect(dl, MVT::i64, Ne, Or, Op0);
2531     SDValue Ge = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2532                    Op0, DAG.getConstant(UINT64_C(0x0020000000000000), MVT::i64),
2533                    ISD::SETUGE);
2534     SDValue Sel2 = DAG.getSelect(dl, MVT::i64, Ge, Sel, Op0);
2535     EVT SHVT = TLI.getShiftAmountTy(Sel2.getValueType());
2536
2537     SDValue Sh = DAG.getNode(ISD::SRL, dl, MVT::i64, Sel2,
2538                              DAG.getConstant(32, SHVT));
2539     SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sh);
2540     SDValue Fcvt = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Trunc);
2541     SDValue TwoP32 =
2542       DAG.getConstantFP(BitsToDouble(UINT64_C(0x41f0000000000000)), MVT::f64);
2543     SDValue Fmul = DAG.getNode(ISD::FMUL, dl, MVT::f64, TwoP32, Fcvt);
2544     SDValue Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sel2);
2545     SDValue Fcvt2 = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Lo);
2546     SDValue Fadd = DAG.getNode(ISD::FADD, dl, MVT::f64, Fmul, Fcvt2);
2547     return DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Fadd,
2548                        DAG.getIntPtrConstant(0));
2549   }
2550
2551   SDValue Tmp1 = DAG.getNode(ISD::SINT_TO_FP, dl, DestVT, Op0);
2552
2553   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(Op0.getValueType()),
2554                                  Op0, DAG.getConstant(0, Op0.getValueType()),
2555                                  ISD::SETLT);
2556   SDValue Zero = DAG.getIntPtrConstant(0), Four = DAG.getIntPtrConstant(4);
2557   SDValue CstOffset = DAG.getSelect(dl, Zero.getValueType(),
2558                                     SignSet, Four, Zero);
2559
2560   // If the sign bit of the integer is set, the large number will be treated
2561   // as a negative number.  To counteract this, the dynamic code adds an
2562   // offset depending on the data type.
2563   uint64_t FF;
2564   switch (Op0.getSimpleValueType().SimpleTy) {
2565   default: llvm_unreachable("Unsupported integer type!");
2566   case MVT::i8 : FF = 0x43800000ULL; break;  // 2^8  (as a float)
2567   case MVT::i16: FF = 0x47800000ULL; break;  // 2^16 (as a float)
2568   case MVT::i32: FF = 0x4F800000ULL; break;  // 2^32 (as a float)
2569   case MVT::i64: FF = 0x5F800000ULL; break;  // 2^64 (as a float)
2570   }
2571   if (TLI.isLittleEndian()) FF <<= 32;
2572   Constant *FudgeFactor = ConstantInt::get(
2573                                        Type::getInt64Ty(*DAG.getContext()), FF);
2574
2575   SDValue CPIdx = DAG.getConstantPool(FudgeFactor, TLI.getPointerTy());
2576   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
2577   CPIdx = DAG.getNode(ISD::ADD, dl, CPIdx.getValueType(), CPIdx, CstOffset);
2578   Alignment = std::min(Alignment, 4u);
2579   SDValue FudgeInReg;
2580   if (DestVT == MVT::f32)
2581     FudgeInReg = DAG.getLoad(MVT::f32, dl, DAG.getEntryNode(), CPIdx,
2582                              MachinePointerInfo::getConstantPool(),
2583                              false, false, false, Alignment);
2584   else {
2585     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT,
2586                                   DAG.getEntryNode(), CPIdx,
2587                                   MachinePointerInfo::getConstantPool(),
2588                                   MVT::f32, false, false, false, Alignment);
2589     HandleSDNode Handle(Load);
2590     LegalizeOp(Load.getNode());
2591     FudgeInReg = Handle.getValue();
2592   }
2593
2594   return DAG.getNode(ISD::FADD, dl, DestVT, Tmp1, FudgeInReg);
2595 }
2596
2597 /// PromoteLegalINT_TO_FP - This function is responsible for legalizing a
2598 /// *INT_TO_FP operation of the specified operand when the target requests that
2599 /// we promote it.  At this point, we know that the result and operand types are
2600 /// legal for the target, and that there is a legal UINT_TO_FP or SINT_TO_FP
2601 /// operation that takes a larger input.
2602 SDValue SelectionDAGLegalize::PromoteLegalINT_TO_FP(SDValue LegalOp,
2603                                                     EVT DestVT,
2604                                                     bool isSigned,
2605                                                     SDLoc dl) {
2606   // First step, figure out the appropriate *INT_TO_FP operation to use.
2607   EVT NewInTy = LegalOp.getValueType();
2608
2609   unsigned OpToUse = 0;
2610
2611   // Scan for the appropriate larger type to use.
2612   while (1) {
2613     NewInTy = (MVT::SimpleValueType)(NewInTy.getSimpleVT().SimpleTy+1);
2614     assert(NewInTy.isInteger() && "Ran out of possibilities!");
2615
2616     // If the target supports SINT_TO_FP of this type, use it.
2617     if (TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, NewInTy)) {
2618       OpToUse = ISD::SINT_TO_FP;
2619       break;
2620     }
2621     if (isSigned) continue;
2622
2623     // If the target supports UINT_TO_FP of this type, use it.
2624     if (TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, NewInTy)) {
2625       OpToUse = ISD::UINT_TO_FP;
2626       break;
2627     }
2628
2629     // Otherwise, try a larger type.
2630   }
2631
2632   // Okay, we found the operation and type to use.  Zero extend our input to the
2633   // desired type then run the operation on it.
2634   return DAG.getNode(OpToUse, dl, DestVT,
2635                      DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
2636                                  dl, NewInTy, LegalOp));
2637 }
2638
2639 /// PromoteLegalFP_TO_INT - This function is responsible for legalizing a
2640 /// FP_TO_*INT operation of the specified operand when the target requests that
2641 /// we promote it.  At this point, we know that the result and operand types are
2642 /// legal for the target, and that there is a legal FP_TO_UINT or FP_TO_SINT
2643 /// operation that returns a larger result.
2644 SDValue SelectionDAGLegalize::PromoteLegalFP_TO_INT(SDValue LegalOp,
2645                                                     EVT DestVT,
2646                                                     bool isSigned,
2647                                                     SDLoc dl) {
2648   // First step, figure out the appropriate FP_TO*INT operation to use.
2649   EVT NewOutTy = DestVT;
2650
2651   unsigned OpToUse = 0;
2652
2653   // Scan for the appropriate larger type to use.
2654   while (1) {
2655     NewOutTy = (MVT::SimpleValueType)(NewOutTy.getSimpleVT().SimpleTy+1);
2656     assert(NewOutTy.isInteger() && "Ran out of possibilities!");
2657
2658     // A larger signed type can hold all unsigned values of the requested type,
2659     // so using FP_TO_SINT is valid
2660     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewOutTy)) {
2661       OpToUse = ISD::FP_TO_SINT;
2662       break;
2663     }
2664
2665     // However, if the value may be < 0.0, we *must* use some FP_TO_SINT.
2666     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewOutTy)) {
2667       OpToUse = ISD::FP_TO_UINT;
2668       break;
2669     }
2670
2671     // Otherwise, try a larger type.
2672   }
2673
2674
2675   // Okay, we found the operation and type to use.
2676   SDValue Operation = DAG.getNode(OpToUse, dl, NewOutTy, LegalOp);
2677
2678   // Truncate the result of the extended FP_TO_*INT operation to the desired
2679   // size.
2680   return DAG.getNode(ISD::TRUNCATE, dl, DestVT, Operation);
2681 }
2682
2683 /// ExpandBSWAP - Open code the operations for BSWAP of the specified operation.
2684 ///
2685 SDValue SelectionDAGLegalize::ExpandBSWAP(SDValue Op, SDLoc dl) {
2686   EVT VT = Op.getValueType();
2687   EVT SHVT = TLI.getShiftAmountTy(VT);
2688   SDValue Tmp1, Tmp2, Tmp3, Tmp4, Tmp5, Tmp6, Tmp7, Tmp8;
2689   switch (VT.getSimpleVT().SimpleTy) {
2690   default: llvm_unreachable("Unhandled Expand type in BSWAP!");
2691   case MVT::i16:
2692     Tmp2 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2693     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2694     return DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2695   case MVT::i32:
2696     Tmp4 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2697     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2698     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2699     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2700     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(0xFF0000, VT));
2701     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(0xFF00, VT));
2702     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2703     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2704     return DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2705   case MVT::i64:
2706     Tmp8 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(56, SHVT));
2707     Tmp7 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(40, SHVT));
2708     Tmp6 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2709     Tmp5 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2710     Tmp4 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2711     Tmp3 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2712     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(40, SHVT));
2713     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(56, SHVT));
2714     Tmp7 = DAG.getNode(ISD::AND, dl, VT, Tmp7, DAG.getConstant(255ULL<<48, VT));
2715     Tmp6 = DAG.getNode(ISD::AND, dl, VT, Tmp6, DAG.getConstant(255ULL<<40, VT));
2716     Tmp5 = DAG.getNode(ISD::AND, dl, VT, Tmp5, DAG.getConstant(255ULL<<32, VT));
2717     Tmp4 = DAG.getNode(ISD::AND, dl, VT, Tmp4, DAG.getConstant(255ULL<<24, VT));
2718     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(255ULL<<16, VT));
2719     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(255ULL<<8 , VT));
2720     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp7);
2721     Tmp6 = DAG.getNode(ISD::OR, dl, VT, Tmp6, Tmp5);
2722     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2723     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2724     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp6);
2725     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2726     return DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp4);
2727   }
2728 }
2729
2730 /// ExpandBitCount - Expand the specified bitcount instruction into operations.
2731 ///
2732 SDValue SelectionDAGLegalize::ExpandBitCount(unsigned Opc, SDValue Op,
2733                                              SDLoc dl) {
2734   switch (Opc) {
2735   default: llvm_unreachable("Cannot expand this yet!");
2736   case ISD::CTPOP: {
2737     EVT VT = Op.getValueType();
2738     EVT ShVT = TLI.getShiftAmountTy(VT);
2739     unsigned Len = VT.getSizeInBits();
2740
2741     assert(VT.isInteger() && Len <= 128 && Len % 8 == 0 &&
2742            "CTPOP not implemented for this type.");
2743
2744     // This is the "best" algorithm from
2745     // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
2746
2747     SDValue Mask55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), VT);
2748     SDValue Mask33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), VT);
2749     SDValue Mask0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), VT);
2750     SDValue Mask01 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x01)), VT);
2751
2752     // v = v - ((v >> 1) & 0x55555555...)
2753     Op = DAG.getNode(ISD::SUB, dl, VT, Op,
2754                      DAG.getNode(ISD::AND, dl, VT,
2755                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2756                                              DAG.getConstant(1, ShVT)),
2757                                  Mask55));
2758     // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
2759     Op = DAG.getNode(ISD::ADD, dl, VT,
2760                      DAG.getNode(ISD::AND, dl, VT, Op, Mask33),
2761                      DAG.getNode(ISD::AND, dl, VT,
2762                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2763                                              DAG.getConstant(2, ShVT)),
2764                                  Mask33));
2765     // v = (v + (v >> 4)) & 0x0F0F0F0F...
2766     Op = DAG.getNode(ISD::AND, dl, VT,
2767                      DAG.getNode(ISD::ADD, dl, VT, Op,
2768                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2769                                              DAG.getConstant(4, ShVT))),
2770                      Mask0F);
2771     // v = (v * 0x01010101...) >> (Len - 8)
2772     Op = DAG.getNode(ISD::SRL, dl, VT,
2773                      DAG.getNode(ISD::MUL, dl, VT, Op, Mask01),
2774                      DAG.getConstant(Len - 8, ShVT));
2775
2776     return Op;
2777   }
2778   case ISD::CTLZ_ZERO_UNDEF:
2779     // This trivially expands to CTLZ.
2780     return DAG.getNode(ISD::CTLZ, dl, Op.getValueType(), Op);
2781   case ISD::CTLZ: {
2782     // for now, we do this:
2783     // x = x | (x >> 1);
2784     // x = x | (x >> 2);
2785     // ...
2786     // x = x | (x >>16);
2787     // x = x | (x >>32); // for 64-bit input
2788     // return popcount(~x);
2789     //
2790     // Ref: "Hacker's Delight" by Henry Warren
2791     EVT VT = Op.getValueType();
2792     EVT ShVT = TLI.getShiftAmountTy(VT);
2793     unsigned len = VT.getSizeInBits();
2794     for (unsigned i = 0; (1U << i) <= (len / 2); ++i) {
2795       SDValue Tmp3 = DAG.getConstant(1ULL << i, ShVT);
2796       Op = DAG.getNode(ISD::OR, dl, VT, Op,
2797                        DAG.getNode(ISD::SRL, dl, VT, Op, Tmp3));
2798     }
2799     Op = DAG.getNOT(dl, Op, VT);
2800     return DAG.getNode(ISD::CTPOP, dl, VT, Op);
2801   }
2802   case ISD::CTTZ_ZERO_UNDEF:
2803     // This trivially expands to CTTZ.
2804     return DAG.getNode(ISD::CTTZ, dl, Op.getValueType(), Op);
2805   case ISD::CTTZ: {
2806     // for now, we use: { return popcount(~x & (x - 1)); }
2807     // unless the target has ctlz but not ctpop, in which case we use:
2808     // { return 32 - nlz(~x & (x-1)); }
2809     // Ref: "Hacker's Delight" by Henry Warren
2810     EVT VT = Op.getValueType();
2811     SDValue Tmp3 = DAG.getNode(ISD::AND, dl, VT,
2812                                DAG.getNOT(dl, Op, VT),
2813                                DAG.getNode(ISD::SUB, dl, VT, Op,
2814                                            DAG.getConstant(1, VT)));
2815     // If ISD::CTLZ is legal and CTPOP isn't, then do that instead.
2816     if (!TLI.isOperationLegalOrCustom(ISD::CTPOP, VT) &&
2817         TLI.isOperationLegalOrCustom(ISD::CTLZ, VT))
2818       return DAG.getNode(ISD::SUB, dl, VT,
2819                          DAG.getConstant(VT.getSizeInBits(), VT),
2820                          DAG.getNode(ISD::CTLZ, dl, VT, Tmp3));
2821     return DAG.getNode(ISD::CTPOP, dl, VT, Tmp3);
2822   }
2823   }
2824 }
2825
2826 std::pair <SDValue, SDValue> SelectionDAGLegalize::ExpandAtomic(SDNode *Node) {
2827   unsigned Opc = Node->getOpcode();
2828   MVT VT = cast<AtomicSDNode>(Node)->getMemoryVT().getSimpleVT();
2829   RTLIB::Libcall LC;
2830
2831   switch (Opc) {
2832   default:
2833     llvm_unreachable("Unhandled atomic intrinsic Expand!");
2834   case ISD::ATOMIC_SWAP:
2835     switch (VT.SimpleTy) {
2836     default: llvm_unreachable("Unexpected value type for atomic!");
2837     case MVT::i8:  LC = RTLIB::SYNC_LOCK_TEST_AND_SET_1; break;
2838     case MVT::i16: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_2; break;
2839     case MVT::i32: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_4; break;
2840     case MVT::i64: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_8; break;
2841     case MVT::i128:LC = RTLIB::SYNC_LOCK_TEST_AND_SET_16;break;
2842     }
2843     break;
2844   case ISD::ATOMIC_CMP_SWAP:
2845     switch (VT.SimpleTy) {
2846     default: llvm_unreachable("Unexpected value type for atomic!");
2847     case MVT::i8:  LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1; break;
2848     case MVT::i16: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2; break;
2849     case MVT::i32: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4; break;
2850     case MVT::i64: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8; break;
2851     case MVT::i128:LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_16;break;
2852     }
2853     break;
2854   case ISD::ATOMIC_LOAD_ADD:
2855     switch (VT.SimpleTy) {
2856     default: llvm_unreachable("Unexpected value type for atomic!");
2857     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_ADD_1; break;
2858     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_ADD_2; break;
2859     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_ADD_4; break;
2860     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_ADD_8; break;
2861     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_ADD_16;break;
2862     }
2863     break;
2864   case ISD::ATOMIC_LOAD_SUB:
2865     switch (VT.SimpleTy) {
2866     default: llvm_unreachable("Unexpected value type for atomic!");
2867     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_SUB_1; break;
2868     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_SUB_2; break;
2869     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_SUB_4; break;
2870     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_SUB_8; break;
2871     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_SUB_16;break;
2872     }
2873     break;
2874   case ISD::ATOMIC_LOAD_AND:
2875     switch (VT.SimpleTy) {
2876     default: llvm_unreachable("Unexpected value type for atomic!");
2877     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_AND_1; break;
2878     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_AND_2; break;
2879     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_AND_4; break;
2880     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_AND_8; break;
2881     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_AND_16;break;
2882     }
2883     break;
2884   case ISD::ATOMIC_LOAD_OR:
2885     switch (VT.SimpleTy) {
2886     default: llvm_unreachable("Unexpected value type for atomic!");
2887     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_OR_1; break;
2888     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_OR_2; break;
2889     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_OR_4; break;
2890     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_OR_8; break;
2891     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_OR_16;break;
2892     }
2893     break;
2894   case ISD::ATOMIC_LOAD_XOR:
2895     switch (VT.SimpleTy) {
2896     default: llvm_unreachable("Unexpected value type for atomic!");
2897     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_XOR_1; break;
2898     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_XOR_2; break;
2899     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_XOR_4; break;
2900     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_XOR_8; break;
2901     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_XOR_16;break;
2902     }
2903     break;
2904   case ISD::ATOMIC_LOAD_NAND:
2905     switch (VT.SimpleTy) {
2906     default: llvm_unreachable("Unexpected value type for atomic!");
2907     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_NAND_1; break;
2908     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_NAND_2; break;
2909     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_NAND_4; break;
2910     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_NAND_8; break;
2911     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_NAND_16;break;
2912     }
2913     break;
2914   case ISD::ATOMIC_LOAD_MAX:
2915     switch (VT.SimpleTy) {
2916     default: llvm_unreachable("Unexpected value type for atomic!");
2917     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_MAX_1; break;
2918     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_MAX_2; break;
2919     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_MAX_4; break;
2920     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_MAX_8; break;
2921     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_MAX_16;break;
2922     }
2923     break;
2924   case ISD::ATOMIC_LOAD_UMAX:
2925     switch (VT.SimpleTy) {
2926     default: llvm_unreachable("Unexpected value type for atomic!");
2927     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_UMAX_1; break;
2928     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_UMAX_2; break;
2929     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_UMAX_4; break;
2930     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_UMAX_8; break;
2931     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_UMAX_16;break;
2932     }
2933     break;
2934   case ISD::ATOMIC_LOAD_MIN:
2935     switch (VT.SimpleTy) {
2936     default: llvm_unreachable("Unexpected value type for atomic!");
2937     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_MIN_1; break;
2938     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_MIN_2; break;
2939     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_MIN_4; break;
2940     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_MIN_8; break;
2941     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_MIN_16;break;
2942     }
2943     break;
2944   case ISD::ATOMIC_LOAD_UMIN:
2945     switch (VT.SimpleTy) {
2946     default: llvm_unreachable("Unexpected value type for atomic!");
2947     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_UMIN_1; break;
2948     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_UMIN_2; break;
2949     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_UMIN_4; break;
2950     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_UMIN_8; break;
2951     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_UMIN_16;break;
2952     }
2953     break;
2954   }
2955
2956   return ExpandChainLibCall(LC, Node, false);
2957 }
2958
2959 void SelectionDAGLegalize::ExpandNode(SDNode *Node) {
2960   SmallVector<SDValue, 8> Results;
2961   SDLoc dl(Node);
2962   SDValue Tmp1, Tmp2, Tmp3, Tmp4;
2963   bool NeedInvert;
2964   switch (Node->getOpcode()) {
2965   case ISD::CTPOP:
2966   case ISD::CTLZ:
2967   case ISD::CTLZ_ZERO_UNDEF:
2968   case ISD::CTTZ:
2969   case ISD::CTTZ_ZERO_UNDEF:
2970     Tmp1 = ExpandBitCount(Node->getOpcode(), Node->getOperand(0), dl);
2971     Results.push_back(Tmp1);
2972     break;
2973   case ISD::BSWAP:
2974     Results.push_back(ExpandBSWAP(Node->getOperand(0), dl));
2975     break;
2976   case ISD::FRAMEADDR:
2977   case ISD::RETURNADDR:
2978   case ISD::FRAME_TO_ARGS_OFFSET:
2979     Results.push_back(DAG.getConstant(0, Node->getValueType(0)));
2980     break;
2981   case ISD::FLT_ROUNDS_:
2982     Results.push_back(DAG.getConstant(1, Node->getValueType(0)));
2983     break;
2984   case ISD::EH_RETURN:
2985   case ISD::EH_LABEL:
2986   case ISD::PREFETCH:
2987   case ISD::VAEND:
2988   case ISD::EH_SJLJ_LONGJMP:
2989     // If the target didn't expand these, there's nothing to do, so just
2990     // preserve the chain and be done.
2991     Results.push_back(Node->getOperand(0));
2992     break;
2993   case ISD::EH_SJLJ_SETJMP:
2994     // If the target didn't expand this, just return 'zero' and preserve the
2995     // chain.
2996     Results.push_back(DAG.getConstant(0, MVT::i32));
2997     Results.push_back(Node->getOperand(0));
2998     break;
2999   case ISD::ATOMIC_FENCE: {
3000     // If the target didn't lower this, lower it to '__sync_synchronize()' call
3001     // FIXME: handle "fence singlethread" more efficiently.
3002     TargetLowering::ArgListTy Args;
3003
3004     TargetLowering::CallLoweringInfo CLI(DAG);
3005     CLI.setDebugLoc(dl).setChain(Node->getOperand(0))
3006       .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
3007                  DAG.getExternalSymbol("__sync_synchronize",
3008                  TLI.getPointerTy()), std::move(Args), 0);
3009
3010     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
3011
3012     Results.push_back(CallResult.second);
3013     break;
3014   }
3015   case ISD::ATOMIC_LOAD: {
3016     // There is no libcall for atomic load; fake it with ATOMIC_CMP_SWAP.
3017     SDValue Zero = DAG.getConstant(0, Node->getValueType(0));
3018     SDVTList VTs = DAG.getVTList(Node->getValueType(0), MVT::Other);
3019     SDValue Swap = DAG.getAtomicCmpSwap(
3020         ISD::ATOMIC_CMP_SWAP, dl, cast<AtomicSDNode>(Node)->getMemoryVT(), VTs,
3021         Node->getOperand(0), Node->getOperand(1), Zero, Zero,
3022         cast<AtomicSDNode>(Node)->getMemOperand(),
3023         cast<AtomicSDNode>(Node)->getOrdering(),
3024         cast<AtomicSDNode>(Node)->getOrdering(),
3025         cast<AtomicSDNode>(Node)->getSynchScope());
3026     Results.push_back(Swap.getValue(0));
3027     Results.push_back(Swap.getValue(1));
3028     break;
3029   }
3030   case ISD::ATOMIC_STORE: {
3031     // There is no libcall for atomic store; fake it with ATOMIC_SWAP.
3032     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
3033                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
3034                                  Node->getOperand(0),
3035                                  Node->getOperand(1), Node->getOperand(2),
3036                                  cast<AtomicSDNode>(Node)->getMemOperand(),
3037                                  cast<AtomicSDNode>(Node)->getOrdering(),
3038                                  cast<AtomicSDNode>(Node)->getSynchScope());
3039     Results.push_back(Swap.getValue(1));
3040     break;
3041   }
3042   // By default, atomic intrinsics are marked Legal and lowered. Targets
3043   // which don't support them directly, however, may want libcalls, in which
3044   // case they mark them Expand, and we get here.
3045   case ISD::ATOMIC_SWAP:
3046   case ISD::ATOMIC_LOAD_ADD:
3047   case ISD::ATOMIC_LOAD_SUB:
3048   case ISD::ATOMIC_LOAD_AND:
3049   case ISD::ATOMIC_LOAD_OR:
3050   case ISD::ATOMIC_LOAD_XOR:
3051   case ISD::ATOMIC_LOAD_NAND:
3052   case ISD::ATOMIC_LOAD_MIN:
3053   case ISD::ATOMIC_LOAD_MAX:
3054   case ISD::ATOMIC_LOAD_UMIN:
3055   case ISD::ATOMIC_LOAD_UMAX:
3056   case ISD::ATOMIC_CMP_SWAP: {
3057     std::pair<SDValue, SDValue> Tmp = ExpandAtomic(Node);
3058     Results.push_back(Tmp.first);
3059     Results.push_back(Tmp.second);
3060     break;
3061   }
3062   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
3063     // Expanding an ATOMIC_CMP_SWAP_WITH_SUCCESS produces an ATOMIC_CMP_SWAP and
3064     // splits out the success value as a comparison. Expanding the resulting
3065     // ATOMIC_CMP_SWAP will produce a libcall.
3066     SDVTList VTs = DAG.getVTList(Node->getValueType(0), MVT::Other);
3067     SDValue Res = DAG.getAtomicCmpSwap(
3068         ISD::ATOMIC_CMP_SWAP, dl, cast<AtomicSDNode>(Node)->getMemoryVT(), VTs,
3069         Node->getOperand(0), Node->getOperand(1), Node->getOperand(2),
3070         Node->getOperand(3), cast<MemSDNode>(Node)->getMemOperand(),
3071         cast<AtomicSDNode>(Node)->getSuccessOrdering(),
3072         cast<AtomicSDNode>(Node)->getFailureOrdering(),
3073         cast<AtomicSDNode>(Node)->getSynchScope());
3074
3075     SDValue Success = DAG.getSetCC(SDLoc(Node), Node->getValueType(1),
3076                                    Res, Node->getOperand(2), ISD::SETEQ);
3077
3078     Results.push_back(Res.getValue(0));
3079     Results.push_back(Success);
3080     Results.push_back(Res.getValue(1));
3081     break;
3082   }
3083   case ISD::DYNAMIC_STACKALLOC:
3084     ExpandDYNAMIC_STACKALLOC(Node, Results);
3085     break;
3086   case ISD::MERGE_VALUES:
3087     for (unsigned i = 0; i < Node->getNumValues(); i++)
3088       Results.push_back(Node->getOperand(i));
3089     break;
3090   case ISD::UNDEF: {
3091     EVT VT = Node->getValueType(0);
3092     if (VT.isInteger())
3093       Results.push_back(DAG.getConstant(0, VT));
3094     else {
3095       assert(VT.isFloatingPoint() && "Unknown value type!");
3096       Results.push_back(DAG.getConstantFP(0, VT));
3097     }
3098     break;
3099   }
3100   case ISD::TRAP: {
3101     // If this operation is not supported, lower it to 'abort()' call
3102     TargetLowering::ArgListTy Args;
3103     TargetLowering::CallLoweringInfo CLI(DAG);
3104     CLI.setDebugLoc(dl).setChain(Node->getOperand(0))
3105       .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
3106                  DAG.getExternalSymbol("abort", TLI.getPointerTy()),
3107                  std::move(Args), 0);
3108     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
3109
3110     Results.push_back(CallResult.second);
3111     break;
3112   }
3113   case ISD::FP_ROUND:
3114   case ISD::BITCAST:
3115     Tmp1 = EmitStackConvert(Node->getOperand(0), Node->getValueType(0),
3116                             Node->getValueType(0), dl);
3117     Results.push_back(Tmp1);
3118     break;
3119   case ISD::FP_EXTEND:
3120     Tmp1 = EmitStackConvert(Node->getOperand(0),
3121                             Node->getOperand(0).getValueType(),
3122                             Node->getValueType(0), dl);
3123     Results.push_back(Tmp1);
3124     break;
3125   case ISD::SIGN_EXTEND_INREG: {
3126     // NOTE: we could fall back on load/store here too for targets without
3127     // SAR.  However, it is doubtful that any exist.
3128     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3129     EVT VT = Node->getValueType(0);
3130     EVT ShiftAmountTy = TLI.getShiftAmountTy(VT);
3131     if (VT.isVector())
3132       ShiftAmountTy = VT;
3133     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
3134                         ExtraVT.getScalarType().getSizeInBits();
3135     SDValue ShiftCst = DAG.getConstant(BitsDiff, ShiftAmountTy);
3136     Tmp1 = DAG.getNode(ISD::SHL, dl, Node->getValueType(0),
3137                        Node->getOperand(0), ShiftCst);
3138     Tmp1 = DAG.getNode(ISD::SRA, dl, Node->getValueType(0), Tmp1, ShiftCst);
3139     Results.push_back(Tmp1);
3140     break;
3141   }
3142   case ISD::FP_ROUND_INREG: {
3143     // The only way we can lower this is to turn it into a TRUNCSTORE,
3144     // EXTLOAD pair, targeting a temporary location (a stack slot).
3145
3146     // NOTE: there is a choice here between constantly creating new stack
3147     // slots and always reusing the same one.  We currently always create
3148     // new ones, as reuse may inhibit scheduling.
3149     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3150     Tmp1 = EmitStackConvert(Node->getOperand(0), ExtraVT,
3151                             Node->getValueType(0), dl);
3152     Results.push_back(Tmp1);
3153     break;
3154   }
3155   case ISD::SINT_TO_FP:
3156   case ISD::UINT_TO_FP:
3157     Tmp1 = ExpandLegalINT_TO_FP(Node->getOpcode() == ISD::SINT_TO_FP,
3158                                 Node->getOperand(0), Node->getValueType(0), dl);
3159     Results.push_back(Tmp1);
3160     break;
3161   case ISD::FP_TO_SINT:
3162     if (TLI.expandFP_TO_SINT(Node, Tmp1, DAG))
3163       Results.push_back(Tmp1);
3164     break;
3165   case ISD::FP_TO_UINT: {
3166     SDValue True, False;
3167     EVT VT =  Node->getOperand(0).getValueType();
3168     EVT NVT = Node->getValueType(0);
3169     APFloat apf(DAG.EVTToAPFloatSemantics(VT),
3170                 APInt::getNullValue(VT.getSizeInBits()));
3171     APInt x = APInt::getSignBit(NVT.getSizeInBits());
3172     (void)apf.convertFromAPInt(x, false, APFloat::rmNearestTiesToEven);
3173     Tmp1 = DAG.getConstantFP(apf, VT);
3174     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(VT),
3175                         Node->getOperand(0),
3176                         Tmp1, ISD::SETLT);
3177     True = DAG.getNode(ISD::FP_TO_SINT, dl, NVT, Node->getOperand(0));
3178     False = DAG.getNode(ISD::FP_TO_SINT, dl, NVT,
3179                         DAG.getNode(ISD::FSUB, dl, VT,
3180                                     Node->getOperand(0), Tmp1));
3181     False = DAG.getNode(ISD::XOR, dl, NVT, False,
3182                         DAG.getConstant(x, NVT));
3183     Tmp1 = DAG.getSelect(dl, NVT, Tmp2, True, False);
3184     Results.push_back(Tmp1);
3185     break;
3186   }
3187   case ISD::VAARG: {
3188     const Value *V = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
3189     EVT VT = Node->getValueType(0);
3190     Tmp1 = Node->getOperand(0);
3191     Tmp2 = Node->getOperand(1);
3192     unsigned Align = Node->getConstantOperandVal(3);
3193
3194     SDValue VAListLoad = DAG.getLoad(TLI.getPointerTy(), dl, Tmp1, Tmp2,
3195                                      MachinePointerInfo(V),
3196                                      false, false, false, 0);
3197     SDValue VAList = VAListLoad;
3198
3199     if (Align > TLI.getMinStackArgumentAlignment()) {
3200       assert(((Align & (Align-1)) == 0) && "Expected Align to be a power of 2");
3201
3202       VAList = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3203                            DAG.getConstant(Align - 1,
3204                                            VAList.getValueType()));