Use the subtarget on the dag to get TargetFrameLowering rather
[oota-llvm.git] / lib / CodeGen / SelectionDAG / InstrEmitter.cpp
1 //==--- InstrEmitter.cpp - Emit MachineInstrs for the SelectionDAG class ---==//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This implements the Emit routines for the SelectionDAG class, which creates
11 // MachineInstrs based on the decisions of the SelectionDAG instruction
12 // selection.
13 //
14 //===----------------------------------------------------------------------===//
15
16 #include "InstrEmitter.h"
17 #include "SDNodeDbgValue.h"
18 #include "llvm/ADT/Statistic.h"
19 #include "llvm/CodeGen/MachineConstantPool.h"
20 #include "llvm/CodeGen/MachineFunction.h"
21 #include "llvm/CodeGen/MachineInstrBuilder.h"
22 #include "llvm/CodeGen/MachineRegisterInfo.h"
23 #include "llvm/CodeGen/StackMaps.h"
24 #include "llvm/IR/DataLayout.h"
25 #include "llvm/Support/Debug.h"
26 #include "llvm/Support/ErrorHandling.h"
27 #include "llvm/Support/MathExtras.h"
28 #include "llvm/Target/TargetInstrInfo.h"
29 #include "llvm/Target/TargetLowering.h"
30 #include "llvm/Target/TargetMachine.h"
31 #include "llvm/Target/TargetSubtargetInfo.h"
32 using namespace llvm;
33
34 #define DEBUG_TYPE "instr-emitter"
35
36 /// MinRCSize - Smallest register class we allow when constraining virtual
37 /// registers.  If satisfying all register class constraints would require
38 /// using a smaller register class, emit a COPY to a new virtual register
39 /// instead.
40 const unsigned MinRCSize = 4;
41
42 /// CountResults - The results of target nodes have register or immediate
43 /// operands first, then an optional chain, and optional glue operands (which do
44 /// not go into the resulting MachineInstr).
45 unsigned InstrEmitter::CountResults(SDNode *Node) {
46   unsigned N = Node->getNumValues();
47   while (N && Node->getValueType(N - 1) == MVT::Glue)
48     --N;
49   if (N && Node->getValueType(N - 1) == MVT::Other)
50     --N;    // Skip over chain result.
51   return N;
52 }
53
54 /// countOperands - The inputs to target nodes have any actual inputs first,
55 /// followed by an optional chain operand, then an optional glue operand.
56 /// Compute the number of actual operands that will go into the resulting
57 /// MachineInstr.
58 ///
59 /// Also count physreg RegisterSDNode and RegisterMaskSDNode operands preceding
60 /// the chain and glue. These operands may be implicit on the machine instr.
61 static unsigned countOperands(SDNode *Node, unsigned NumExpUses,
62                               unsigned &NumImpUses) {
63   unsigned N = Node->getNumOperands();
64   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
65     --N;
66   if (N && Node->getOperand(N - 1).getValueType() == MVT::Other)
67     --N; // Ignore chain if it exists.
68
69   // Count RegisterSDNode and RegisterMaskSDNode operands for NumImpUses.
70   NumImpUses = N - NumExpUses;
71   for (unsigned I = N; I > NumExpUses; --I) {
72     if (isa<RegisterMaskSDNode>(Node->getOperand(I - 1)))
73       continue;
74     if (RegisterSDNode *RN = dyn_cast<RegisterSDNode>(Node->getOperand(I - 1)))
75       if (TargetRegisterInfo::isPhysicalRegister(RN->getReg()))
76         continue;
77     NumImpUses = N - I;
78     break;
79   }
80
81   return N;
82 }
83
84 /// EmitCopyFromReg - Generate machine code for an CopyFromReg node or an
85 /// implicit physical register output.
86 void InstrEmitter::
87 EmitCopyFromReg(SDNode *Node, unsigned ResNo, bool IsClone, bool IsCloned,
88                 unsigned SrcReg, DenseMap<SDValue, unsigned> &VRBaseMap) {
89   unsigned VRBase = 0;
90   if (TargetRegisterInfo::isVirtualRegister(SrcReg)) {
91     // Just use the input register directly!
92     SDValue Op(Node, ResNo);
93     if (IsClone)
94       VRBaseMap.erase(Op);
95     bool isNew = VRBaseMap.insert(std::make_pair(Op, SrcReg)).second;
96     (void)isNew; // Silence compiler warning.
97     assert(isNew && "Node emitted out of order - early");
98     return;
99   }
100
101   // If the node is only used by a CopyToReg and the dest reg is a vreg, use
102   // the CopyToReg'd destination register instead of creating a new vreg.
103   bool MatchReg = true;
104   const TargetRegisterClass *UseRC = nullptr;
105   MVT VT = Node->getSimpleValueType(ResNo);
106
107   // Stick to the preferred register classes for legal types.
108   if (TLI->isTypeLegal(VT))
109     UseRC = TLI->getRegClassFor(VT);
110
111   if (!IsClone && !IsCloned)
112     for (SDNode *User : Node->uses()) {
113       bool Match = true;
114       if (User->getOpcode() == ISD::CopyToReg &&
115           User->getOperand(2).getNode() == Node &&
116           User->getOperand(2).getResNo() == ResNo) {
117         unsigned DestReg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
118         if (TargetRegisterInfo::isVirtualRegister(DestReg)) {
119           VRBase = DestReg;
120           Match = false;
121         } else if (DestReg != SrcReg)
122           Match = false;
123       } else {
124         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
125           SDValue Op = User->getOperand(i);
126           if (Op.getNode() != Node || Op.getResNo() != ResNo)
127             continue;
128           MVT VT = Node->getSimpleValueType(Op.getResNo());
129           if (VT == MVT::Other || VT == MVT::Glue)
130             continue;
131           Match = false;
132           if (User->isMachineOpcode()) {
133             const MCInstrDesc &II = TII->get(User->getMachineOpcode());
134             const TargetRegisterClass *RC = nullptr;
135             if (i+II.getNumDefs() < II.getNumOperands()) {
136               RC = TRI->getAllocatableClass(
137                 TII->getRegClass(II, i+II.getNumDefs(), TRI, *MF));
138             }
139             if (!UseRC)
140               UseRC = RC;
141             else if (RC) {
142               const TargetRegisterClass *ComRC =
143                 TRI->getCommonSubClass(UseRC, RC);
144               // If multiple uses expect disjoint register classes, we emit
145               // copies in AddRegisterOperand.
146               if (ComRC)
147                 UseRC = ComRC;
148             }
149           }
150         }
151       }
152       MatchReg &= Match;
153       if (VRBase)
154         break;
155     }
156
157   const TargetRegisterClass *SrcRC = nullptr, *DstRC = nullptr;
158   SrcRC = TRI->getMinimalPhysRegClass(SrcReg, VT);
159
160   // Figure out the register class to create for the destreg.
161   if (VRBase) {
162     DstRC = MRI->getRegClass(VRBase);
163   } else if (UseRC) {
164     assert(UseRC->hasType(VT) && "Incompatible phys register def and uses!");
165     DstRC = UseRC;
166   } else {
167     DstRC = TLI->getRegClassFor(VT);
168   }
169
170   // If all uses are reading from the src physical register and copying the
171   // register is either impossible or very expensive, then don't create a copy.
172   if (MatchReg && SrcRC->getCopyCost() < 0) {
173     VRBase = SrcReg;
174   } else {
175     // Create the reg, emit the copy.
176     VRBase = MRI->createVirtualRegister(DstRC);
177     BuildMI(*MBB, InsertPos, Node->getDebugLoc(), TII->get(TargetOpcode::COPY),
178             VRBase).addReg(SrcReg);
179   }
180
181   SDValue Op(Node, ResNo);
182   if (IsClone)
183     VRBaseMap.erase(Op);
184   bool isNew = VRBaseMap.insert(std::make_pair(Op, VRBase)).second;
185   (void)isNew; // Silence compiler warning.
186   assert(isNew && "Node emitted out of order - early");
187 }
188
189 /// getDstOfCopyToRegUse - If the only use of the specified result number of
190 /// node is a CopyToReg, return its destination register. Return 0 otherwise.
191 unsigned InstrEmitter::getDstOfOnlyCopyToRegUse(SDNode *Node,
192                                                 unsigned ResNo) const {
193   if (!Node->hasOneUse())
194     return 0;
195
196   SDNode *User = *Node->use_begin();
197   if (User->getOpcode() == ISD::CopyToReg &&
198       User->getOperand(2).getNode() == Node &&
199       User->getOperand(2).getResNo() == ResNo) {
200     unsigned Reg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
201     if (TargetRegisterInfo::isVirtualRegister(Reg))
202       return Reg;
203   }
204   return 0;
205 }
206
207 void InstrEmitter::CreateVirtualRegisters(SDNode *Node,
208                                        MachineInstrBuilder &MIB,
209                                        const MCInstrDesc &II,
210                                        bool IsClone, bool IsCloned,
211                                        DenseMap<SDValue, unsigned> &VRBaseMap) {
212   assert(Node->getMachineOpcode() != TargetOpcode::IMPLICIT_DEF &&
213          "IMPLICIT_DEF should have been handled as a special case elsewhere!");
214
215   unsigned NumResults = CountResults(Node);
216   for (unsigned i = 0; i < II.getNumDefs(); ++i) {
217     // If the specific node value is only used by a CopyToReg and the dest reg
218     // is a vreg in the same register class, use the CopyToReg'd destination
219     // register instead of creating a new vreg.
220     unsigned VRBase = 0;
221     const TargetRegisterClass *RC =
222       TRI->getAllocatableClass(TII->getRegClass(II, i, TRI, *MF));
223     // Always let the value type influence the used register class. The
224     // constraints on the instruction may be too lax to represent the value
225     // type correctly. For example, a 64-bit float (X86::FR64) can't live in
226     // the 32-bit float super-class (X86::FR32).
227     if (i < NumResults && TLI->isTypeLegal(Node->getSimpleValueType(i))) {
228       const TargetRegisterClass *VTRC =
229         TLI->getRegClassFor(Node->getSimpleValueType(i));
230       if (RC)
231         VTRC = TRI->getCommonSubClass(RC, VTRC);
232       if (VTRC)
233         RC = VTRC;
234     }
235
236     if (II.OpInfo[i].isOptionalDef()) {
237       // Optional def must be a physical register.
238       unsigned NumResults = CountResults(Node);
239       VRBase = cast<RegisterSDNode>(Node->getOperand(i-NumResults))->getReg();
240       assert(TargetRegisterInfo::isPhysicalRegister(VRBase));
241       MIB.addReg(VRBase, RegState::Define);
242     }
243
244     if (!VRBase && !IsClone && !IsCloned)
245       for (SDNode *User : Node->uses()) {
246         if (User->getOpcode() == ISD::CopyToReg &&
247             User->getOperand(2).getNode() == Node &&
248             User->getOperand(2).getResNo() == i) {
249           unsigned Reg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
250           if (TargetRegisterInfo::isVirtualRegister(Reg)) {
251             const TargetRegisterClass *RegRC = MRI->getRegClass(Reg);
252             if (RegRC == RC) {
253               VRBase = Reg;
254               MIB.addReg(VRBase, RegState::Define);
255               break;
256             }
257           }
258         }
259       }
260
261     // Create the result registers for this node and add the result regs to
262     // the machine instruction.
263     if (VRBase == 0) {
264       assert(RC && "Isn't a register operand!");
265       VRBase = MRI->createVirtualRegister(RC);
266       MIB.addReg(VRBase, RegState::Define);
267     }
268
269     // If this def corresponds to a result of the SDNode insert the VRBase into
270     // the lookup map.
271     if (i < NumResults) {
272       SDValue Op(Node, i);
273       if (IsClone)
274         VRBaseMap.erase(Op);
275       bool isNew = VRBaseMap.insert(std::make_pair(Op, VRBase)).second;
276       (void)isNew; // Silence compiler warning.
277       assert(isNew && "Node emitted out of order - early");
278     }
279   }
280 }
281
282 /// getVR - Return the virtual register corresponding to the specified result
283 /// of the specified node.
284 unsigned InstrEmitter::getVR(SDValue Op,
285                              DenseMap<SDValue, unsigned> &VRBaseMap) {
286   if (Op.isMachineOpcode() &&
287       Op.getMachineOpcode() == TargetOpcode::IMPLICIT_DEF) {
288     // Add an IMPLICIT_DEF instruction before every use.
289     unsigned VReg = getDstOfOnlyCopyToRegUse(Op.getNode(), Op.getResNo());
290     // IMPLICIT_DEF can produce any type of result so its MCInstrDesc
291     // does not include operand register class info.
292     if (!VReg) {
293       const TargetRegisterClass *RC =
294         TLI->getRegClassFor(Op.getSimpleValueType());
295       VReg = MRI->createVirtualRegister(RC);
296     }
297     BuildMI(*MBB, InsertPos, Op.getDebugLoc(),
298             TII->get(TargetOpcode::IMPLICIT_DEF), VReg);
299     return VReg;
300   }
301
302   DenseMap<SDValue, unsigned>::iterator I = VRBaseMap.find(Op);
303   assert(I != VRBaseMap.end() && "Node emitted out of order - late");
304   return I->second;
305 }
306
307
308 /// AddRegisterOperand - Add the specified register as an operand to the
309 /// specified machine instr. Insert register copies if the register is
310 /// not in the required register class.
311 void
312 InstrEmitter::AddRegisterOperand(MachineInstrBuilder &MIB,
313                                  SDValue Op,
314                                  unsigned IIOpNum,
315                                  const MCInstrDesc *II,
316                                  DenseMap<SDValue, unsigned> &VRBaseMap,
317                                  bool IsDebug, bool IsClone, bool IsCloned) {
318   assert(Op.getValueType() != MVT::Other &&
319          Op.getValueType() != MVT::Glue &&
320          "Chain and glue operands should occur at end of operand list!");
321   // Get/emit the operand.
322   unsigned VReg = getVR(Op, VRBaseMap);
323   assert(TargetRegisterInfo::isVirtualRegister(VReg) && "Not a vreg?");
324
325   const MCInstrDesc &MCID = MIB->getDesc();
326   bool isOptDef = IIOpNum < MCID.getNumOperands() &&
327     MCID.OpInfo[IIOpNum].isOptionalDef();
328
329   // If the instruction requires a register in a different class, create
330   // a new virtual register and copy the value into it, but first attempt to
331   // shrink VReg's register class within reason.  For example, if VReg == GR32
332   // and II requires a GR32_NOSP, just constrain VReg to GR32_NOSP.
333   if (II) {
334     const TargetRegisterClass *DstRC = nullptr;
335     if (IIOpNum < II->getNumOperands())
336       DstRC = TRI->getAllocatableClass(TII->getRegClass(*II,IIOpNum,TRI,*MF));
337     if (DstRC && !MRI->constrainRegClass(VReg, DstRC, MinRCSize)) {
338       unsigned NewVReg = MRI->createVirtualRegister(DstRC);
339       BuildMI(*MBB, InsertPos, Op.getNode()->getDebugLoc(),
340               TII->get(TargetOpcode::COPY), NewVReg).addReg(VReg);
341       VReg = NewVReg;
342     }
343   }
344
345   // If this value has only one use, that use is a kill. This is a
346   // conservative approximation. InstrEmitter does trivial coalescing
347   // with CopyFromReg nodes, so don't emit kill flags for them.
348   // Avoid kill flags on Schedule cloned nodes, since there will be
349   // multiple uses.
350   // Tied operands are never killed, so we need to check that. And that
351   // means we need to determine the index of the operand.
352   bool isKill = Op.hasOneUse() &&
353                 Op.getNode()->getOpcode() != ISD::CopyFromReg &&
354                 !IsDebug &&
355                 !(IsClone || IsCloned);
356   if (isKill) {
357     unsigned Idx = MIB->getNumOperands();
358     while (Idx > 0 &&
359            MIB->getOperand(Idx-1).isReg() &&
360            MIB->getOperand(Idx-1).isImplicit())
361       --Idx;
362     bool isTied = MCID.getOperandConstraint(Idx, MCOI::TIED_TO) != -1;
363     if (isTied)
364       isKill = false;
365   }
366
367   MIB.addReg(VReg, getDefRegState(isOptDef) | getKillRegState(isKill) |
368              getDebugRegState(IsDebug));
369 }
370
371 /// AddOperand - Add the specified operand to the specified machine instr.  II
372 /// specifies the instruction information for the node, and IIOpNum is the
373 /// operand number (in the II) that we are adding.
374 void InstrEmitter::AddOperand(MachineInstrBuilder &MIB,
375                               SDValue Op,
376                               unsigned IIOpNum,
377                               const MCInstrDesc *II,
378                               DenseMap<SDValue, unsigned> &VRBaseMap,
379                               bool IsDebug, bool IsClone, bool IsCloned) {
380   if (Op.isMachineOpcode()) {
381     AddRegisterOperand(MIB, Op, IIOpNum, II, VRBaseMap,
382                        IsDebug, IsClone, IsCloned);
383   } else if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
384     MIB.addImm(C->getSExtValue());
385   } else if (ConstantFPSDNode *F = dyn_cast<ConstantFPSDNode>(Op)) {
386     MIB.addFPImm(F->getConstantFPValue());
387   } else if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(Op)) {
388     // Turn additional physreg operands into implicit uses on non-variadic
389     // instructions. This is used by call and return instructions passing
390     // arguments in registers.
391     bool Imp = II && (IIOpNum >= II->getNumOperands() && !II->isVariadic());
392     MIB.addReg(R->getReg(), getImplRegState(Imp));
393   } else if (RegisterMaskSDNode *RM = dyn_cast<RegisterMaskSDNode>(Op)) {
394     MIB.addRegMask(RM->getRegMask());
395   } else if (GlobalAddressSDNode *TGA = dyn_cast<GlobalAddressSDNode>(Op)) {
396     MIB.addGlobalAddress(TGA->getGlobal(), TGA->getOffset(),
397                          TGA->getTargetFlags());
398   } else if (BasicBlockSDNode *BBNode = dyn_cast<BasicBlockSDNode>(Op)) {
399     MIB.addMBB(BBNode->getBasicBlock());
400   } else if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Op)) {
401     MIB.addFrameIndex(FI->getIndex());
402   } else if (JumpTableSDNode *JT = dyn_cast<JumpTableSDNode>(Op)) {
403     MIB.addJumpTableIndex(JT->getIndex(), JT->getTargetFlags());
404   } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op)) {
405     int Offset = CP->getOffset();
406     unsigned Align = CP->getAlignment();
407     Type *Type = CP->getType();
408     // MachineConstantPool wants an explicit alignment.
409     if (Align == 0) {
410       Align =
411           TM->getSubtargetImpl()->getDataLayout()->getPrefTypeAlignment(Type);
412       if (Align == 0) {
413         // Alignment of vector types.  FIXME!
414         Align = TM->getSubtargetImpl()->getDataLayout()->getTypeAllocSize(Type);
415       }
416     }
417
418     unsigned Idx;
419     MachineConstantPool *MCP = MF->getConstantPool();
420     if (CP->isMachineConstantPoolEntry())
421       Idx = MCP->getConstantPoolIndex(CP->getMachineCPVal(), Align);
422     else
423       Idx = MCP->getConstantPoolIndex(CP->getConstVal(), Align);
424     MIB.addConstantPoolIndex(Idx, Offset, CP->getTargetFlags());
425   } else if (ExternalSymbolSDNode *ES = dyn_cast<ExternalSymbolSDNode>(Op)) {
426     MIB.addExternalSymbol(ES->getSymbol(), ES->getTargetFlags());
427   } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(Op)) {
428     MIB.addBlockAddress(BA->getBlockAddress(),
429                         BA->getOffset(),
430                         BA->getTargetFlags());
431   } else if (TargetIndexSDNode *TI = dyn_cast<TargetIndexSDNode>(Op)) {
432     MIB.addTargetIndex(TI->getIndex(), TI->getOffset(), TI->getTargetFlags());
433   } else {
434     assert(Op.getValueType() != MVT::Other &&
435            Op.getValueType() != MVT::Glue &&
436            "Chain and glue operands should occur at end of operand list!");
437     AddRegisterOperand(MIB, Op, IIOpNum, II, VRBaseMap,
438                        IsDebug, IsClone, IsCloned);
439   }
440 }
441
442 unsigned InstrEmitter::ConstrainForSubReg(unsigned VReg, unsigned SubIdx,
443                                           MVT VT, DebugLoc DL) {
444   const TargetRegisterClass *VRC = MRI->getRegClass(VReg);
445   const TargetRegisterClass *RC = TRI->getSubClassWithSubReg(VRC, SubIdx);
446
447   // RC is a sub-class of VRC that supports SubIdx.  Try to constrain VReg
448   // within reason.
449   if (RC && RC != VRC)
450     RC = MRI->constrainRegClass(VReg, RC, MinRCSize);
451
452   // VReg has been adjusted.  It can be used with SubIdx operands now.
453   if (RC)
454     return VReg;
455
456   // VReg couldn't be reasonably constrained.  Emit a COPY to a new virtual
457   // register instead.
458   RC = TRI->getSubClassWithSubReg(TLI->getRegClassFor(VT), SubIdx);
459   assert(RC && "No legal register class for VT supports that SubIdx");
460   unsigned NewReg = MRI->createVirtualRegister(RC);
461   BuildMI(*MBB, InsertPos, DL, TII->get(TargetOpcode::COPY), NewReg)
462     .addReg(VReg);
463   return NewReg;
464 }
465
466 /// EmitSubregNode - Generate machine code for subreg nodes.
467 ///
468 void InstrEmitter::EmitSubregNode(SDNode *Node,
469                                   DenseMap<SDValue, unsigned> &VRBaseMap,
470                                   bool IsClone, bool IsCloned) {
471   unsigned VRBase = 0;
472   unsigned Opc = Node->getMachineOpcode();
473
474   // If the node is only used by a CopyToReg and the dest reg is a vreg, use
475   // the CopyToReg'd destination register instead of creating a new vreg.
476   for (SDNode *User : Node->uses()) {
477     if (User->getOpcode() == ISD::CopyToReg &&
478         User->getOperand(2).getNode() == Node) {
479       unsigned DestReg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
480       if (TargetRegisterInfo::isVirtualRegister(DestReg)) {
481         VRBase = DestReg;
482         break;
483       }
484     }
485   }
486
487   if (Opc == TargetOpcode::EXTRACT_SUBREG) {
488     // EXTRACT_SUBREG is lowered as %dst = COPY %src:sub.  There are no
489     // constraints on the %dst register, COPY can target all legal register
490     // classes.
491     unsigned SubIdx = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
492     const TargetRegisterClass *TRC =
493       TLI->getRegClassFor(Node->getSimpleValueType(0));
494
495     unsigned VReg = getVR(Node->getOperand(0), VRBaseMap);
496     MachineInstr *DefMI = MRI->getVRegDef(VReg);
497     unsigned SrcReg, DstReg, DefSubIdx;
498     if (DefMI &&
499         TII->isCoalescableExtInstr(*DefMI, SrcReg, DstReg, DefSubIdx) &&
500         SubIdx == DefSubIdx &&
501         TRC == MRI->getRegClass(SrcReg)) {
502       // Optimize these:
503       // r1025 = s/zext r1024, 4
504       // r1026 = extract_subreg r1025, 4
505       // to a copy
506       // r1026 = copy r1024
507       VRBase = MRI->createVirtualRegister(TRC);
508       BuildMI(*MBB, InsertPos, Node->getDebugLoc(),
509               TII->get(TargetOpcode::COPY), VRBase).addReg(SrcReg);
510       MRI->clearKillFlags(SrcReg);
511     } else {
512       // VReg may not support a SubIdx sub-register, and we may need to
513       // constrain its register class or issue a COPY to a compatible register
514       // class.
515       VReg = ConstrainForSubReg(VReg, SubIdx,
516                                 Node->getOperand(0).getSimpleValueType(),
517                                 Node->getDebugLoc());
518
519       // Create the destreg if it is missing.
520       if (VRBase == 0)
521         VRBase = MRI->createVirtualRegister(TRC);
522
523       // Create the extract_subreg machine instruction.
524       BuildMI(*MBB, InsertPos, Node->getDebugLoc(),
525               TII->get(TargetOpcode::COPY), VRBase).addReg(VReg, 0, SubIdx);
526     }
527   } else if (Opc == TargetOpcode::INSERT_SUBREG ||
528              Opc == TargetOpcode::SUBREG_TO_REG) {
529     SDValue N0 = Node->getOperand(0);
530     SDValue N1 = Node->getOperand(1);
531     SDValue N2 = Node->getOperand(2);
532     unsigned SubIdx = cast<ConstantSDNode>(N2)->getZExtValue();
533
534     // Figure out the register class to create for the destreg.  It should be
535     // the largest legal register class supporting SubIdx sub-registers.
536     // RegisterCoalescer will constrain it further if it decides to eliminate
537     // the INSERT_SUBREG instruction.
538     //
539     //   %dst = INSERT_SUBREG %src, %sub, SubIdx
540     //
541     // is lowered by TwoAddressInstructionPass to:
542     //
543     //   %dst = COPY %src
544     //   %dst:SubIdx = COPY %sub
545     //
546     // There is no constraint on the %src register class.
547     //
548     const TargetRegisterClass *SRC = TLI->getRegClassFor(Node->getSimpleValueType(0));
549     SRC = TRI->getSubClassWithSubReg(SRC, SubIdx);
550     assert(SRC && "No register class supports VT and SubIdx for INSERT_SUBREG");
551
552     if (VRBase == 0 || !SRC->hasSubClassEq(MRI->getRegClass(VRBase)))
553       VRBase = MRI->createVirtualRegister(SRC);
554
555     // Create the insert_subreg or subreg_to_reg machine instruction.
556     MachineInstrBuilder MIB =
557       BuildMI(*MF, Node->getDebugLoc(), TII->get(Opc), VRBase);
558
559     // If creating a subreg_to_reg, then the first input operand
560     // is an implicit value immediate, otherwise it's a register
561     if (Opc == TargetOpcode::SUBREG_TO_REG) {
562       const ConstantSDNode *SD = cast<ConstantSDNode>(N0);
563       MIB.addImm(SD->getZExtValue());
564     } else
565       AddOperand(MIB, N0, 0, nullptr, VRBaseMap, /*IsDebug=*/false,
566                  IsClone, IsCloned);
567     // Add the subregster being inserted
568     AddOperand(MIB, N1, 0, nullptr, VRBaseMap, /*IsDebug=*/false,
569                IsClone, IsCloned);
570     MIB.addImm(SubIdx);
571     MBB->insert(InsertPos, MIB);
572   } else
573     llvm_unreachable("Node is not insert_subreg, extract_subreg, or subreg_to_reg");
574
575   SDValue Op(Node, 0);
576   bool isNew = VRBaseMap.insert(std::make_pair(Op, VRBase)).second;
577   (void)isNew; // Silence compiler warning.
578   assert(isNew && "Node emitted out of order - early");
579 }
580
581 /// EmitCopyToRegClassNode - Generate machine code for COPY_TO_REGCLASS nodes.
582 /// COPY_TO_REGCLASS is just a normal copy, except that the destination
583 /// register is constrained to be in a particular register class.
584 ///
585 void
586 InstrEmitter::EmitCopyToRegClassNode(SDNode *Node,
587                                      DenseMap<SDValue, unsigned> &VRBaseMap) {
588   unsigned VReg = getVR(Node->getOperand(0), VRBaseMap);
589
590   // Create the new VReg in the destination class and emit a copy.
591   unsigned DstRCIdx = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
592   const TargetRegisterClass *DstRC =
593     TRI->getAllocatableClass(TRI->getRegClass(DstRCIdx));
594   unsigned NewVReg = MRI->createVirtualRegister(DstRC);
595   BuildMI(*MBB, InsertPos, Node->getDebugLoc(), TII->get(TargetOpcode::COPY),
596     NewVReg).addReg(VReg);
597
598   SDValue Op(Node, 0);
599   bool isNew = VRBaseMap.insert(std::make_pair(Op, NewVReg)).second;
600   (void)isNew; // Silence compiler warning.
601   assert(isNew && "Node emitted out of order - early");
602 }
603
604 /// EmitRegSequence - Generate machine code for REG_SEQUENCE nodes.
605 ///
606 void InstrEmitter::EmitRegSequence(SDNode *Node,
607                                   DenseMap<SDValue, unsigned> &VRBaseMap,
608                                   bool IsClone, bool IsCloned) {
609   unsigned DstRCIdx = cast<ConstantSDNode>(Node->getOperand(0))->getZExtValue();
610   const TargetRegisterClass *RC = TRI->getRegClass(DstRCIdx);
611   unsigned NewVReg = MRI->createVirtualRegister(TRI->getAllocatableClass(RC));
612   const MCInstrDesc &II = TII->get(TargetOpcode::REG_SEQUENCE);
613   MachineInstrBuilder MIB = BuildMI(*MF, Node->getDebugLoc(), II, NewVReg);
614   unsigned NumOps = Node->getNumOperands();
615   assert((NumOps & 1) == 1 &&
616          "REG_SEQUENCE must have an odd number of operands!");
617   for (unsigned i = 1; i != NumOps; ++i) {
618     SDValue Op = Node->getOperand(i);
619     if ((i & 1) == 0) {
620       RegisterSDNode *R = dyn_cast<RegisterSDNode>(Node->getOperand(i-1));
621       // Skip physical registers as they don't have a vreg to get and we'll
622       // insert copies for them in TwoAddressInstructionPass anyway.
623       if (!R || !TargetRegisterInfo::isPhysicalRegister(R->getReg())) {
624         unsigned SubIdx = cast<ConstantSDNode>(Op)->getZExtValue();
625         unsigned SubReg = getVR(Node->getOperand(i-1), VRBaseMap);
626         const TargetRegisterClass *TRC = MRI->getRegClass(SubReg);
627         const TargetRegisterClass *SRC =
628         TRI->getMatchingSuperRegClass(RC, TRC, SubIdx);
629         if (SRC && SRC != RC) {
630           MRI->setRegClass(NewVReg, SRC);
631           RC = SRC;
632         }
633       }
634     }
635     AddOperand(MIB, Op, i+1, &II, VRBaseMap, /*IsDebug=*/false,
636                IsClone, IsCloned);
637   }
638
639   MBB->insert(InsertPos, MIB);
640   SDValue Op(Node, 0);
641   bool isNew = VRBaseMap.insert(std::make_pair(Op, NewVReg)).second;
642   (void)isNew; // Silence compiler warning.
643   assert(isNew && "Node emitted out of order - early");
644 }
645
646 /// EmitDbgValue - Generate machine instruction for a dbg_value node.
647 ///
648 MachineInstr *
649 InstrEmitter::EmitDbgValue(SDDbgValue *SD,
650                            DenseMap<SDValue, unsigned> &VRBaseMap) {
651   uint64_t Offset = SD->getOffset();
652   MDNode *Var = SD->getVariable();
653   MDNode *Expr = SD->getExpression();
654   DebugLoc DL = SD->getDebugLoc();
655
656   if (SD->getKind() == SDDbgValue::FRAMEIX) {
657     // Stack address; this needs to be lowered in target-dependent fashion.
658     // EmitTargetCodeForFrameDebugValue is responsible for allocation.
659     return BuildMI(*MF, DL, TII->get(TargetOpcode::DBG_VALUE))
660         .addFrameIndex(SD->getFrameIx())
661         .addImm(Offset)
662         .addMetadata(Var)
663         .addMetadata(Expr);
664   }
665   // Otherwise, we're going to create an instruction here.
666   const MCInstrDesc &II = TII->get(TargetOpcode::DBG_VALUE);
667   MachineInstrBuilder MIB = BuildMI(*MF, DL, II);
668   if (SD->getKind() == SDDbgValue::SDNODE) {
669     SDNode *Node = SD->getSDNode();
670     SDValue Op = SDValue(Node, SD->getResNo());
671     // It's possible we replaced this SDNode with other(s) and therefore
672     // didn't generate code for it.  It's better to catch these cases where
673     // they happen and transfer the debug info, but trying to guarantee that
674     // in all cases would be very fragile; this is a safeguard for any
675     // that were missed.
676     DenseMap<SDValue, unsigned>::iterator I = VRBaseMap.find(Op);
677     if (I==VRBaseMap.end())
678       MIB.addReg(0U);       // undef
679     else
680       AddOperand(MIB, Op, (*MIB).getNumOperands(), &II, VRBaseMap,
681                  /*IsDebug=*/true, /*IsClone=*/false, /*IsCloned=*/false);
682   } else if (SD->getKind() == SDDbgValue::CONST) {
683     const Value *V = SD->getConst();
684     if (const ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
685       if (CI->getBitWidth() > 64)
686         MIB.addCImm(CI);
687       else
688         MIB.addImm(CI->getSExtValue());
689     } else if (const ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
690       MIB.addFPImm(CF);
691     } else {
692       // Could be an Undef.  In any case insert an Undef so we can see what we
693       // dropped.
694       MIB.addReg(0U);
695     }
696   } else {
697     // Insert an Undef so we can see what we dropped.
698     MIB.addReg(0U);
699   }
700
701   // Indirect addressing is indicated by an Imm as the second parameter.
702   if (SD->isIndirect())
703     MIB.addImm(Offset);
704   else {
705     assert(Offset == 0 && "direct value cannot have an offset");
706     MIB.addReg(0U, RegState::Debug);
707   }
708
709   MIB.addMetadata(Var);
710   MIB.addMetadata(Expr);
711
712   return &*MIB;
713 }
714
715 /// EmitMachineNode - Generate machine code for a target-specific node and
716 /// needed dependencies.
717 ///
718 void InstrEmitter::
719 EmitMachineNode(SDNode *Node, bool IsClone, bool IsCloned,
720                 DenseMap<SDValue, unsigned> &VRBaseMap) {
721   unsigned Opc = Node->getMachineOpcode();
722
723   // Handle subreg insert/extract specially
724   if (Opc == TargetOpcode::EXTRACT_SUBREG ||
725       Opc == TargetOpcode::INSERT_SUBREG ||
726       Opc == TargetOpcode::SUBREG_TO_REG) {
727     EmitSubregNode(Node, VRBaseMap, IsClone, IsCloned);
728     return;
729   }
730
731   // Handle COPY_TO_REGCLASS specially.
732   if (Opc == TargetOpcode::COPY_TO_REGCLASS) {
733     EmitCopyToRegClassNode(Node, VRBaseMap);
734     return;
735   }
736
737   // Handle REG_SEQUENCE specially.
738   if (Opc == TargetOpcode::REG_SEQUENCE) {
739     EmitRegSequence(Node, VRBaseMap, IsClone, IsCloned);
740     return;
741   }
742
743   if (Opc == TargetOpcode::IMPLICIT_DEF)
744     // We want a unique VR for each IMPLICIT_DEF use.
745     return;
746
747   const MCInstrDesc &II = TII->get(Opc);
748   unsigned NumResults = CountResults(Node);
749   unsigned NumDefs = II.getNumDefs();
750   const MCPhysReg *ScratchRegs = nullptr;
751
752   // Handle STACKMAP and PATCHPOINT specially and then use the generic code.
753   if (Opc == TargetOpcode::STACKMAP || Opc == TargetOpcode::PATCHPOINT) {
754     // Stackmaps do not have arguments and do not preserve their calling
755     // convention. However, to simplify runtime support, they clobber the same
756     // scratch registers as AnyRegCC.
757     unsigned CC = CallingConv::AnyReg;
758     if (Opc == TargetOpcode::PATCHPOINT) {
759       CC = Node->getConstantOperandVal(PatchPointOpers::CCPos);
760       NumDefs = NumResults;
761     }
762     ScratchRegs = TLI->getScratchRegisters((CallingConv::ID) CC);
763   }
764
765   unsigned NumImpUses = 0;
766   unsigned NodeOperands =
767     countOperands(Node, II.getNumOperands() - NumDefs, NumImpUses);
768   bool HasPhysRegOuts = NumResults > NumDefs && II.getImplicitDefs()!=nullptr;
769 #ifndef NDEBUG
770   unsigned NumMIOperands = NodeOperands + NumResults;
771   if (II.isVariadic())
772     assert(NumMIOperands >= II.getNumOperands() &&
773            "Too few operands for a variadic node!");
774   else
775     assert(NumMIOperands >= II.getNumOperands() &&
776            NumMIOperands <= II.getNumOperands() + II.getNumImplicitDefs() +
777                             NumImpUses &&
778            "#operands for dag node doesn't match .td file!");
779 #endif
780
781   // Create the new machine instruction.
782   MachineInstrBuilder MIB = BuildMI(*MF, Node->getDebugLoc(), II);
783
784   // Add result register values for things that are defined by this
785   // instruction.
786   if (NumResults)
787     CreateVirtualRegisters(Node, MIB, II, IsClone, IsCloned, VRBaseMap);
788
789   // Emit all of the actual operands of this instruction, adding them to the
790   // instruction as appropriate.
791   bool HasOptPRefs = NumDefs > NumResults;
792   assert((!HasOptPRefs || !HasPhysRegOuts) &&
793          "Unable to cope with optional defs and phys regs defs!");
794   unsigned NumSkip = HasOptPRefs ? NumDefs - NumResults : 0;
795   for (unsigned i = NumSkip; i != NodeOperands; ++i)
796     AddOperand(MIB, Node->getOperand(i), i-NumSkip+NumDefs, &II,
797                VRBaseMap, /*IsDebug=*/false, IsClone, IsCloned);
798
799   // Add scratch registers as implicit def and early clobber
800   if (ScratchRegs)
801     for (unsigned i = 0; ScratchRegs[i]; ++i)
802       MIB.addReg(ScratchRegs[i], RegState::ImplicitDefine |
803                                  RegState::EarlyClobber);
804
805   // Transfer all of the memory reference descriptions of this instruction.
806   MIB.setMemRefs(cast<MachineSDNode>(Node)->memoperands_begin(),
807                  cast<MachineSDNode>(Node)->memoperands_end());
808
809   // Insert the instruction into position in the block. This needs to
810   // happen before any custom inserter hook is called so that the
811   // hook knows where in the block to insert the replacement code.
812   MBB->insert(InsertPos, MIB);
813
814   // The MachineInstr may also define physregs instead of virtregs.  These
815   // physreg values can reach other instructions in different ways:
816   //
817   // 1. When there is a use of a Node value beyond the explicitly defined
818   //    virtual registers, we emit a CopyFromReg for one of the implicitly
819   //    defined physregs.  This only happens when HasPhysRegOuts is true.
820   //
821   // 2. A CopyFromReg reading a physreg may be glued to this instruction.
822   //
823   // 3. A glued instruction may implicitly use a physreg.
824   //
825   // 4. A glued instruction may use a RegisterSDNode operand.
826   //
827   // Collect all the used physreg defs, and make sure that any unused physreg
828   // defs are marked as dead.
829   SmallVector<unsigned, 8> UsedRegs;
830
831   // Additional results must be physical register defs.
832   if (HasPhysRegOuts) {
833     for (unsigned i = NumDefs; i < NumResults; ++i) {
834       unsigned Reg = II.getImplicitDefs()[i - NumDefs];
835       if (!Node->hasAnyUseOfValue(i))
836         continue;
837       // This implicitly defined physreg has a use.
838       UsedRegs.push_back(Reg);
839       EmitCopyFromReg(Node, i, IsClone, IsCloned, Reg, VRBaseMap);
840     }
841   }
842
843   // Scan the glue chain for any used physregs.
844   if (Node->getValueType(Node->getNumValues()-1) == MVT::Glue) {
845     for (SDNode *F = Node->getGluedUser(); F; F = F->getGluedUser()) {
846       if (F->getOpcode() == ISD::CopyFromReg) {
847         UsedRegs.push_back(cast<RegisterSDNode>(F->getOperand(1))->getReg());
848         continue;
849       } else if (F->getOpcode() == ISD::CopyToReg) {
850         // Skip CopyToReg nodes that are internal to the glue chain.
851         continue;
852       }
853       // Collect declared implicit uses.
854       const MCInstrDesc &MCID = TII->get(F->getMachineOpcode());
855       UsedRegs.append(MCID.getImplicitUses(),
856                       MCID.getImplicitUses() + MCID.getNumImplicitUses());
857       // In addition to declared implicit uses, we must also check for
858       // direct RegisterSDNode operands.
859       for (unsigned i = 0, e = F->getNumOperands(); i != e; ++i)
860         if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(F->getOperand(i))) {
861           unsigned Reg = R->getReg();
862           if (TargetRegisterInfo::isPhysicalRegister(Reg))
863             UsedRegs.push_back(Reg);
864         }
865     }
866   }
867
868   // Finally mark unused registers as dead.
869   if (!UsedRegs.empty() || II.getImplicitDefs())
870     MIB->setPhysRegsDeadExcept(UsedRegs, *TRI);
871
872   // Run post-isel target hook to adjust this instruction if needed.
873   if (II.hasPostISelHook())
874     TLI->AdjustInstrPostInstrSelection(MIB, Node);
875 }
876
877 /// EmitSpecialNode - Generate machine code for a target-independent node and
878 /// needed dependencies.
879 void InstrEmitter::
880 EmitSpecialNode(SDNode *Node, bool IsClone, bool IsCloned,
881                 DenseMap<SDValue, unsigned> &VRBaseMap) {
882   switch (Node->getOpcode()) {
883   default:
884 #ifndef NDEBUG
885     Node->dump();
886 #endif
887     llvm_unreachable("This target-independent node should have been selected!");
888   case ISD::EntryToken:
889     llvm_unreachable("EntryToken should have been excluded from the schedule!");
890   case ISD::MERGE_VALUES:
891   case ISD::TokenFactor: // fall thru
892     break;
893   case ISD::CopyToReg: {
894     unsigned SrcReg;
895     SDValue SrcVal = Node->getOperand(2);
896     if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(SrcVal))
897       SrcReg = R->getReg();
898     else
899       SrcReg = getVR(SrcVal, VRBaseMap);
900
901     unsigned DestReg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
902     if (SrcReg == DestReg) // Coalesced away the copy? Ignore.
903       break;
904
905     BuildMI(*MBB, InsertPos, Node->getDebugLoc(), TII->get(TargetOpcode::COPY),
906             DestReg).addReg(SrcReg);
907     break;
908   }
909   case ISD::CopyFromReg: {
910     unsigned SrcReg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
911     EmitCopyFromReg(Node, 0, IsClone, IsCloned, SrcReg, VRBaseMap);
912     break;
913   }
914   case ISD::EH_LABEL: {
915     MCSymbol *S = cast<EHLabelSDNode>(Node)->getLabel();
916     BuildMI(*MBB, InsertPos, Node->getDebugLoc(),
917             TII->get(TargetOpcode::EH_LABEL)).addSym(S);
918     break;
919   }
920
921   case ISD::LIFETIME_START:
922   case ISD::LIFETIME_END: {
923     unsigned TarOp = (Node->getOpcode() == ISD::LIFETIME_START) ?
924     TargetOpcode::LIFETIME_START : TargetOpcode::LIFETIME_END;
925
926     FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Node->getOperand(1));
927     BuildMI(*MBB, InsertPos, Node->getDebugLoc(), TII->get(TarOp))
928     .addFrameIndex(FI->getIndex());
929     break;
930   }
931
932   case ISD::INLINEASM: {
933     unsigned NumOps = Node->getNumOperands();
934     if (Node->getOperand(NumOps-1).getValueType() == MVT::Glue)
935       --NumOps;  // Ignore the glue operand.
936
937     // Create the inline asm machine instruction.
938     MachineInstrBuilder MIB = BuildMI(*MF, Node->getDebugLoc(),
939                                       TII->get(TargetOpcode::INLINEASM));
940
941     // Add the asm string as an external symbol operand.
942     SDValue AsmStrV = Node->getOperand(InlineAsm::Op_AsmString);
943     const char *AsmStr = cast<ExternalSymbolSDNode>(AsmStrV)->getSymbol();
944     MIB.addExternalSymbol(AsmStr);
945
946     // Add the HasSideEffect, isAlignStack, AsmDialect, MayLoad and MayStore
947     // bits.
948     int64_t ExtraInfo =
949       cast<ConstantSDNode>(Node->getOperand(InlineAsm::Op_ExtraInfo))->
950                           getZExtValue();
951     MIB.addImm(ExtraInfo);
952
953     // Remember to operand index of the group flags.
954     SmallVector<unsigned, 8> GroupIdx;
955
956     // Add all of the operand registers to the instruction.
957     for (unsigned i = InlineAsm::Op_FirstOperand; i != NumOps;) {
958       unsigned Flags =
959         cast<ConstantSDNode>(Node->getOperand(i))->getZExtValue();
960       const unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
961
962       GroupIdx.push_back(MIB->getNumOperands());
963       MIB.addImm(Flags);
964       ++i;  // Skip the ID value.
965
966       switch (InlineAsm::getKind(Flags)) {
967       default: llvm_unreachable("Bad flags!");
968         case InlineAsm::Kind_RegDef:
969         for (unsigned j = 0; j != NumVals; ++j, ++i) {
970           unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
971           // FIXME: Add dead flags for physical and virtual registers defined.
972           // For now, mark physical register defs as implicit to help fast
973           // regalloc. This makes inline asm look a lot like calls.
974           MIB.addReg(Reg, RegState::Define |
975                   getImplRegState(TargetRegisterInfo::isPhysicalRegister(Reg)));
976         }
977         break;
978       case InlineAsm::Kind_RegDefEarlyClobber:
979       case InlineAsm::Kind_Clobber:
980         for (unsigned j = 0; j != NumVals; ++j, ++i) {
981           unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
982           MIB.addReg(Reg, RegState::Define | RegState::EarlyClobber |
983                   getImplRegState(TargetRegisterInfo::isPhysicalRegister(Reg)));
984         }
985         break;
986       case InlineAsm::Kind_RegUse:  // Use of register.
987       case InlineAsm::Kind_Imm:  // Immediate.
988       case InlineAsm::Kind_Mem:  // Addressing mode.
989         // The addressing mode has been selected, just add all of the
990         // operands to the machine instruction.
991         for (unsigned j = 0; j != NumVals; ++j, ++i)
992           AddOperand(MIB, Node->getOperand(i), 0, nullptr, VRBaseMap,
993                      /*IsDebug=*/false, IsClone, IsCloned);
994
995         // Manually set isTied bits.
996         if (InlineAsm::getKind(Flags) == InlineAsm::Kind_RegUse) {
997           unsigned DefGroup = 0;
998           if (InlineAsm::isUseOperandTiedToDef(Flags, DefGroup)) {
999             unsigned DefIdx = GroupIdx[DefGroup] + 1;
1000             unsigned UseIdx = GroupIdx.back() + 1;
1001             for (unsigned j = 0; j != NumVals; ++j)
1002               MIB->tieOperands(DefIdx + j, UseIdx + j);
1003           }
1004         }
1005         break;
1006       }
1007     }
1008
1009     // Get the mdnode from the asm if it exists and add it to the instruction.
1010     SDValue MDV = Node->getOperand(InlineAsm::Op_MDNode);
1011     const MDNode *MD = cast<MDNodeSDNode>(MDV)->getMD();
1012     if (MD)
1013       MIB.addMetadata(MD);
1014
1015     MBB->insert(InsertPos, MIB);
1016     break;
1017   }
1018   }
1019 }
1020
1021 /// InstrEmitter - Construct an InstrEmitter and set it to start inserting
1022 /// at the given position in the given block.
1023 InstrEmitter::InstrEmitter(MachineBasicBlock *mbb,
1024                            MachineBasicBlock::iterator insertpos)
1025     : MF(mbb->getParent()), MRI(&MF->getRegInfo()), TM(&MF->getTarget()),
1026       TII(TM->getSubtargetImpl()->getInstrInfo()),
1027       TRI(TM->getSubtargetImpl()->getRegisterInfo()),
1028       TLI(TM->getSubtargetImpl()->getTargetLowering()), MBB(mbb),
1029       InsertPos(insertpos) {}