lib/CodeGen/ScheduleDAGInstrs.cpp

   1 //===---- ScheduleDAGInstrs.cpp - MachineInstr Rescheduling ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the ScheduleDAGInstrs class, which implements re-scheduling
  11 // of MachineInstrs.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "misched"
  16 #include "llvm/CodeGen/ScheduleDAGInstrs.h"
  17 #include "llvm/ADT/MapVector.h"
  18 #include "llvm/ADT/SmallPtrSet.h"
  19 #include "llvm/ADT/SmallSet.h"
  20 #include "llvm/Analysis/AliasAnalysis.h"
  21 #include "llvm/Analysis/ValueTracking.h"
  22 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  23 #include "llvm/CodeGen/MachineFunctionPass.h"
  24 #include "llvm/CodeGen/MachineMemOperand.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/RegisterPressure.h"
  28 #include "llvm/CodeGen/ScheduleDFS.h"
  29 #include "llvm/MC/MCInstrItineraries.h"
  30 #include "llvm/Operator.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/Format.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetRegisterInfo.h"
  38 #include "llvm/Target/TargetSubtargetInfo.h"
  39 using namespace llvm;
  40
  41 static cl::opt<bool> EnableAASchedMI("enable-aa-sched-mi", cl::Hidden,
  42     cl::ZeroOrMore, cl::init(false),
  43     cl::desc("Enable use of AA during MI GAD construction"));
  44
  45 ScheduleDAGInstrs::ScheduleDAGInstrs(MachineFunction &mf,
  46                                      const MachineLoopInfo &mli,
  47                                      const MachineDominatorTree &mdt,
  48                                      bool IsPostRAFlag,
  49                                      LiveIntervals *lis)
  50   : ScheduleDAG(mf), MLI(mli), MDT(mdt), MFI(mf.getFrameInfo()), LIS(lis),
  51     IsPostRA(IsPostRAFlag), CanHandleTerminators(false), FirstDbgValue(0) {
  52   assert((IsPostRA || LIS) && "PreRA scheduling requires LiveIntervals");
  53   DbgValues.clear();
  54   assert(!(IsPostRA && MRI.getNumVirtRegs()) &&
  55          "Virtual registers must be removed prior to PostRA scheduling");
  56
  57   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
  58   SchedModel.init(*ST.getSchedModel(), &ST, TII);
  59 }
  60
  61 /// getUnderlyingObjectFromInt - This is the function that does the work of
  62 /// looking through basic ptrtoint+arithmetic+inttoptr sequences.
  63 static const Value *getUnderlyingObjectFromInt(const Value *V) {
  64   do {
  65     if (const Operator *U = dyn_cast<Operator>(V)) {
  66       // If we find a ptrtoint, we can transfer control back to the
  67       // regular getUnderlyingObjectFromInt.
  68       if (U->getOpcode() == Instruction::PtrToInt)
  69         return U->getOperand(0);
  70       // If we find an add of a constant, a multiplied value, or a phi, it's
  71       // likely that the other operand will lead us to the base
  72       // object. We don't have to worry about the case where the
  73       // object address is somehow being computed by the multiply,
  74       // because our callers only care when the result is an
  75       // identifiable object.
  76       if (U->getOpcode() != Instruction::Add ||
  77           (!isa<ConstantInt>(U->getOperand(1)) &&
  78            Operator::getOpcode(U->getOperand(1)) != Instruction::Mul &&
  79            !isa<PHINode>(U->getOperand(1))))
  80         return V;
  81       V = U->getOperand(0);
  82     } else {
  83       return V;
  84     }
  85     assert(V->getType()->isIntegerTy() && "Unexpected operand type!");
  86   } while (1);
  87 }
  88
  89 /// getUnderlyingObject - This is a wrapper around GetUnderlyingObject
  90 /// and adds support for basic ptrtoint+arithmetic+inttoptr sequences.
  91 static const Value *getUnderlyingObject(const Value *V) {
  92   // First just call Value::getUnderlyingObject to let it do what it does.
  93   do {
  94     V = GetUnderlyingObject(V);
  95     // If it found an inttoptr, use special code to continue climing.
  96     if (Operator::getOpcode(V) != Instruction::IntToPtr)
  97       break;
  98     const Value *O = getUnderlyingObjectFromInt(cast<User>(V)->getOperand(0));
  99     // If that succeeded in finding a pointer, continue the search.
 100     if (!O->getType()->isPointerTy())
 101       break;
 102     V = O;
 103   } while (1);
 104   return V;
 105 }
 106
 107 /// getUnderlyingObjectForInstr - If this machine instr has memory reference
 108 /// information and it can be tracked to a normal reference to a known
 109 /// object, return the Value for that object. Otherwise return null.
 110 static const Value *getUnderlyingObjectForInstr(const MachineInstr *MI,
 111                                                 const MachineFrameInfo *MFI,
 112                                                 bool &MayAlias) {
 113   MayAlias = true;
 114   if (!MI->hasOneMemOperand() ||
 115       !(*MI->memoperands_begin())->getValue() ||
 116       (*MI->memoperands_begin())->isVolatile())
 117     return 0;
 118
 119   const Value *V = (*MI->memoperands_begin())->getValue();
 120   if (!V)
 121     return 0;
 122
 123   V = getUnderlyingObject(V);
 124   if (const PseudoSourceValue *PSV = dyn_cast<PseudoSourceValue>(V)) {
 125     // For now, ignore PseudoSourceValues which may alias LLVM IR values
 126     // because the code that uses this function has no way to cope with
 127     // such aliases.
 128     if (PSV->isAliased(MFI))
 129       return 0;
 130
 131     MayAlias = PSV->mayAlias(MFI);
 132     return V;
 133   }
 134
 135   if (isIdentifiedObject(V))
 136     return V;
 137
 138   return 0;
 139 }
 140
 141 void ScheduleDAGInstrs::startBlock(MachineBasicBlock *bb) {
 142   BB = bb;
 143 }
 144
 145 void ScheduleDAGInstrs::finishBlock() {
 146   // Subclasses should no longer refer to the old block.
 147   BB = 0;
 148 }
 149
 150 /// Initialize the map with the number of registers.
 151 void Reg2SUnitsMap::setRegLimit(unsigned Limit) {
 152   PhysRegSet.setUniverse(Limit);
 153   SUnits.resize(Limit);
 154 }
 155
 156 /// Clear the map without deallocating storage.
 157 void Reg2SUnitsMap::clear() {
 158   for (const_iterator I = reg_begin(), E = reg_end(); I != E; ++I) {
 159     SUnits[*I].clear();
 160   }
 161   PhysRegSet.clear();
 162 }
 163
 164 /// Initialize the DAG and common scheduler state for the current scheduling
 165 /// region. This does not actually create the DAG, only clears it. The
 166 /// scheduling driver may call BuildSchedGraph multiple times per scheduling
 167 /// region.
 168 void ScheduleDAGInstrs::enterRegion(MachineBasicBlock *bb,
 169                                     MachineBasicBlock::iterator begin,
 170                                     MachineBasicBlock::iterator end,
 171                                     unsigned endcount) {
 172   assert(bb == BB && "startBlock should set BB");
 173   RegionBegin = begin;
 174   RegionEnd = end;
 175   EndIndex = endcount;
 176   MISUnitMap.clear();
 177
 178   ScheduleDAG::clearDAG();
 179 }
 180
 181 /// Close the current scheduling region. Don't clear any state in case the
 182 /// driver wants to refer to the previous scheduling region.
 183 void ScheduleDAGInstrs::exitRegion() {
 184   // Nothing to do.
 185 }
 186
 187 /// addSchedBarrierDeps - Add dependencies from instructions in the current
 188 /// list of instructions being scheduled to scheduling barrier by adding
 189 /// the exit SU to the register defs and use list. This is because we want to
 190 /// make sure instructions which define registers that are either used by
 191 /// the terminator or are live-out are properly scheduled. This is
 192 /// especially important when the definition latency of the return value(s)
 193 /// are too high to be hidden by the branch or when the liveout registers
 194 /// used by instructions in the fallthrough block.
 195 void ScheduleDAGInstrs::addSchedBarrierDeps() {
 196   MachineInstr *ExitMI = RegionEnd != BB->end() ? &*RegionEnd : 0;
 197   ExitSU.setInstr(ExitMI);
 198   bool AllDepKnown = ExitMI &&
 199     (ExitMI->isCall() || ExitMI->isBarrier());
 200   if (ExitMI && AllDepKnown) {
 201     // If it's a call or a barrier, add dependencies on the defs and uses of
 202     // instruction.
 203     for (unsigned i = 0, e = ExitMI->getNumOperands(); i != e; ++i) {
 204       const MachineOperand &MO = ExitMI->getOperand(i);
 205       if (!MO.isReg() || MO.isDef()) continue;
 206       unsigned Reg = MO.getReg();
 207       if (Reg == 0) continue;
 208
 209       if (TRI->isPhysicalRegister(Reg))
 210         Uses[Reg].push_back(PhysRegSUOper(&ExitSU, -1));
 211       else {
 212         assert(!IsPostRA && "Virtual register encountered after regalloc.");
 213         if (MO.readsReg()) // ignore undef operands
 214           addVRegUseDeps(&ExitSU, i);
 215       }
 216     }
 217   } else {
 218     // For others, e.g. fallthrough, conditional branch, assume the exit
 219     // uses all the registers that are livein to the successor blocks.
 220     assert(Uses.empty() && "Uses in set before adding deps?");
 221     for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
 222            SE = BB->succ_end(); SI != SE; ++SI)
 223       for (MachineBasicBlock::livein_iterator I = (*SI)->livein_begin(),
 224              E = (*SI)->livein_end(); I != E; ++I) {
 225         unsigned Reg = *I;
 226         if (!Uses.contains(Reg))
 227           Uses[Reg].push_back(PhysRegSUOper(&ExitSU, -1));
 228       }
 229   }
 230 }
 231
 232 /// MO is an operand of SU's instruction that defines a physical register. Add
 233 /// data dependencies from SU to any uses of the physical register.
 234 void ScheduleDAGInstrs::addPhysRegDataDeps(SUnit *SU, unsigned OperIdx) {
 235   const MachineOperand &MO = SU->getInstr()->getOperand(OperIdx);
 236   assert(MO.isDef() && "expect physreg def");
 237
 238   // Ask the target if address-backscheduling is desirable, and if so how much.
 239   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 240
 241   for (MCRegAliasIterator Alias(MO.getReg(), TRI, true);
 242        Alias.isValid(); ++Alias) {
 243     if (!Uses.contains(*Alias))
 244       continue;
 245     std::vector<PhysRegSUOper> &UseList = Uses[*Alias];
 246     for (unsigned i = 0, e = UseList.size(); i != e; ++i) {
 247       SUnit *UseSU = UseList[i].SU;
 248       if (UseSU == SU)
 249         continue;
 250
 251       // Adjust the dependence latency using operand def/use information,
 252       // then allow the target to perform its own adjustments.
 253       int UseOp = UseList[i].OpIdx;
 254       MachineInstr *RegUse = 0;
 255       SDep Dep;
 256       if (UseOp < 0)
 257         Dep = SDep(SU, SDep::Artificial);
 258       else {
 259         Dep = SDep(SU, SDep::Data, *Alias);
 260         RegUse = UseSU->getInstr();
 261         Dep.setMinLatency(
 262           SchedModel.computeOperandLatency(SU->getInstr(), OperIdx,
 263                                            RegUse, UseOp, /*FindMin=*/true));
 264       }
 265       Dep.setLatency(
 266         SchedModel.computeOperandLatency(SU->getInstr(), OperIdx,
 267                                          RegUse, UseOp, /*FindMin=*/false));
 268
 269       ST.adjustSchedDependency(SU, UseSU, Dep);
 270       UseSU->addPred(Dep);
 271     }
 272   }
 273 }
 274
 275 /// addPhysRegDeps - Add register dependencies (data, anti, and output) from
 276 /// this SUnit to following instructions in the same scheduling region that
 277 /// depend the physical register referenced at OperIdx.
 278 void ScheduleDAGInstrs::addPhysRegDeps(SUnit *SU, unsigned OperIdx) {
 279   const MachineInstr *MI = SU->getInstr();
 280   const MachineOperand &MO = MI->getOperand(OperIdx);
 281
 282   // Optionally add output and anti dependencies. For anti
 283   // dependencies we use a latency of 0 because for a multi-issue
 284   // target we want to allow the defining instruction to issue
 285   // in the same cycle as the using instruction.
 286   // TODO: Using a latency of 1 here for output dependencies assumes
 287   //       there's no cost for reusing registers.
 288   SDep::Kind Kind = MO.isUse() ? SDep::Anti : SDep::Output;
 289   for (MCRegAliasIterator Alias(MO.getReg(), TRI, true);
 290        Alias.isValid(); ++Alias) {
 291     if (!Defs.contains(*Alias))
 292       continue;
 293     std::vector<PhysRegSUOper> &DefList = Defs[*Alias];
 294     for (unsigned i = 0, e = DefList.size(); i != e; ++i) {
 295       SUnit *DefSU = DefList[i].SU;
 296       if (DefSU == &ExitSU)
 297         continue;
 298       if (DefSU != SU &&
 299           (Kind != SDep::Output || !MO.isDead() ||
 300            !DefSU->getInstr()->registerDefIsDead(*Alias))) {
 301         if (Kind == SDep::Anti)
 302           DefSU->addPred(SDep(SU, Kind, /*Reg=*/*Alias));
 303         else {
 304           SDep Dep(SU, Kind, /*Reg=*/*Alias);
 305           unsigned OutLatency =
 306             SchedModel.computeOutputLatency(MI, OperIdx, DefSU->getInstr());
 307           Dep.setMinLatency(OutLatency);
 308           Dep.setLatency(OutLatency);
 309           DefSU->addPred(Dep);
 310         }
 311       }
 312     }
 313   }
 314
 315   if (!MO.isDef()) {
 316     // Either insert a new Reg2SUnits entry with an empty SUnits list, or
 317     // retrieve the existing SUnits list for this register's uses.
 318     // Push this SUnit on the use list.
 319     Uses[MO.getReg()].push_back(PhysRegSUOper(SU, OperIdx));
 320   }
 321   else {
 322     addPhysRegDataDeps(SU, OperIdx);
 323
 324     // Either insert a new Reg2SUnits entry with an empty SUnits list, or
 325     // retrieve the existing SUnits list for this register's defs.
 326     std::vector<PhysRegSUOper> &DefList = Defs[MO.getReg()];
 327
 328     // clear this register's use list
 329     if (Uses.contains(MO.getReg()))
 330       Uses[MO.getReg()].clear();
 331
 332     if (!MO.isDead())
 333       DefList.clear();
 334
 335     // Calls will not be reordered because of chain dependencies (see
 336     // below). Since call operands are dead, calls may continue to be added
 337     // to the DefList making dependence checking quadratic in the size of
 338     // the block. Instead, we leave only one call at the back of the
 339     // DefList.
 340     if (SU->isCall) {
 341       while (!DefList.empty() && DefList.back().SU->isCall)
 342         DefList.pop_back();
 343     }
 344     // Defs are pushed in the order they are visited and never reordered.
 345     DefList.push_back(PhysRegSUOper(SU, OperIdx));
 346   }
 347 }
 348
 349 /// addVRegDefDeps - Add register output and data dependencies from this SUnit
 350 /// to instructions that occur later in the same scheduling region if they read
 351 /// from or write to the virtual register defined at OperIdx.
 352 ///
 353 /// TODO: Hoist loop induction variable increments. This has to be
 354 /// reevaluated. Generally, IV scheduling should be done before coalescing.
 355 void ScheduleDAGInstrs::addVRegDefDeps(SUnit *SU, unsigned OperIdx) {
 356   const MachineInstr *MI = SU->getInstr();
 357   unsigned Reg = MI->getOperand(OperIdx).getReg();
 358
 359   // Singly defined vregs do not have output/anti dependencies.
 360   // The current operand is a def, so we have at least one.
 361   // Check here if there are any others...
 362   if (MRI.hasOneDef(Reg))
 363     return;
 364
 365   // Add output dependence to the next nearest def of this vreg.
 366   //
 367   // Unless this definition is dead, the output dependence should be
 368   // transitively redundant with antidependencies from this definition's
 369   // uses. We're conservative for now until we have a way to guarantee the uses
 370   // are not eliminated sometime during scheduling. The output dependence edge
 371   // is also useful if output latency exceeds def-use latency.
 372   VReg2SUnitMap::iterator DefI = VRegDefs.find(Reg);
 373   if (DefI == VRegDefs.end())
 374     VRegDefs.insert(VReg2SUnit(Reg, SU));
 375   else {
 376     SUnit *DefSU = DefI->SU;
 377     if (DefSU != SU && DefSU != &ExitSU) {
 378       SDep Dep(SU, SDep::Output, Reg);
 379       unsigned OutLatency =
 380         SchedModel.computeOutputLatency(MI, OperIdx, DefSU->getInstr());
 381       Dep.setMinLatency(OutLatency);
 382       Dep.setLatency(OutLatency);
 383       DefSU->addPred(Dep);
 384     }
 385     DefI->SU = SU;
 386   }
 387 }
 388
 389 /// addVRegUseDeps - Add a register data dependency if the instruction that
 390 /// defines the virtual register used at OperIdx is mapped to an SUnit. Add a
 391 /// register antidependency from this SUnit to instructions that occur later in
 392 /// the same scheduling region if they write the virtual register.
 393 ///
 394 /// TODO: Handle ExitSU "uses" properly.
 395 void ScheduleDAGInstrs::addVRegUseDeps(SUnit *SU, unsigned OperIdx) {
 396   MachineInstr *MI = SU->getInstr();
 397   unsigned Reg = MI->getOperand(OperIdx).getReg();
 398
 399   // Lookup this operand's reaching definition.
 400   assert(LIS && "vreg dependencies requires LiveIntervals");
 401   LiveRangeQuery LRQ(LIS->getInterval(Reg), LIS->getInstructionIndex(MI));
 402   VNInfo *VNI = LRQ.valueIn();
 403
 404   // VNI will be valid because MachineOperand::readsReg() is checked by caller.
 405   assert(VNI && "No value to read by operand");
 406   MachineInstr *Def = LIS->getInstructionFromIndex(VNI->def);
 407   // Phis and other noninstructions (after coalescing) have a NULL Def.
 408   if (Def) {
 409     SUnit *DefSU = getSUnit(Def);
 410     if (DefSU) {
 411       // The reaching Def lives within this scheduling region.
 412       // Create a data dependence.
 413       SDep dep(DefSU, SDep::Data, Reg);
 414       // Adjust the dependence latency using operand def/use information, then
 415       // allow the target to perform its own adjustments.
 416       int DefOp = Def->findRegisterDefOperandIdx(Reg);
 417       dep.setLatency(
 418         SchedModel.computeOperandLatency(Def, DefOp, MI, OperIdx, false));
 419       dep.setMinLatency(
 420         SchedModel.computeOperandLatency(Def, DefOp, MI, OperIdx, true));
 421
 422       const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 423       ST.adjustSchedDependency(DefSU, SU, const_cast<SDep &>(dep));
 424       SU->addPred(dep);
 425     }
 426   }
 427
 428   // Add antidependence to the following def of the vreg it uses.
 429   VReg2SUnitMap::iterator DefI = VRegDefs.find(Reg);
 430   if (DefI != VRegDefs.end() && DefI->SU != SU)
 431     DefI->SU->addPred(SDep(SU, SDep::Anti, Reg));
 432 }
 433
 434 /// Return true if MI is an instruction we are unable to reason about
 435 /// (like a call or something with unmodeled side effects).
 436 static inline bool isGlobalMemoryObject(AliasAnalysis *AA, MachineInstr *MI) {
 437   if (MI->isCall() || MI->hasUnmodeledSideEffects() ||
 438       (MI->hasOrderedMemoryRef() &&
 439        (!MI->mayLoad() || !MI->isInvariantLoad(AA))))
 440     return true;
 441   return false;
 442 }
 443
 444 // This MI might have either incomplete info, or known to be unsafe
 445 // to deal with (i.e. volatile object).
 446 static inline bool isUnsafeMemoryObject(MachineInstr *MI,
 447                                         const MachineFrameInfo *MFI) {
 448   if (!MI || MI->memoperands_empty())
 449     return true;
 450   // We purposefully do no check for hasOneMemOperand() here
 451   // in hope to trigger an assert downstream in order to
 452   // finish implementation.
 453   if ((*MI->memoperands_begin())->isVolatile() ||
 454        MI->hasUnmodeledSideEffects())
 455     return true;
 456
 457   const Value *V = (*MI->memoperands_begin())->getValue();
 458   if (!V)
 459     return true;
 460
 461   V = getUnderlyingObject(V);
 462   if (const PseudoSourceValue *PSV = dyn_cast<PseudoSourceValue>(V)) {
 463     // Similarly to getUnderlyingObjectForInstr:
 464     // For now, ignore PseudoSourceValues which may alias LLVM IR values
 465     // because the code that uses this function has no way to cope with
 466     // such aliases.
 467     if (PSV->isAliased(MFI))
 468       return true;
 469   }
 470   // Does this pointer refer to a distinct and identifiable object?
 471   if (!isIdentifiedObject(V))
 472     return true;
 473
 474   return false;
 475 }
 476
 477 /// This returns true if the two MIs need a chain edge betwee them.
 478 /// If these are not even memory operations, we still may need
 479 /// chain deps between them. The question really is - could
 480 /// these two MIs be reordered during scheduling from memory dependency
 481 /// point of view.
 482 static bool MIsNeedChainEdge(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 483                              MachineInstr *MIa,
 484                              MachineInstr *MIb) {
 485   // Cover a trivial case - no edge is need to itself.
 486   if (MIa == MIb)
 487     return false;
 488
 489   if (isUnsafeMemoryObject(MIa, MFI) || isUnsafeMemoryObject(MIb, MFI))
 490     return true;
 491
 492   // If we are dealing with two "normal" loads, we do not need an edge
 493   // between them - they could be reordered.
 494   if (!MIa->mayStore() && !MIb->mayStore())
 495     return false;
 496
 497   // To this point analysis is generic. From here on we do need AA.
 498   if (!AA)
 499     return true;
 500
 501   MachineMemOperand *MMOa = *MIa->memoperands_begin();
 502   MachineMemOperand *MMOb = *MIb->memoperands_begin();
 503
 504   // FIXME: Need to handle multiple memory operands to support all targets.
 505   if (!MIa->hasOneMemOperand() || !MIb->hasOneMemOperand())
 506     llvm_unreachable("Multiple memory operands.");
 507
 508   // The following interface to AA is fashioned after DAGCombiner::isAlias
 509   // and operates with MachineMemOperand offset with some important
 510   // assumptions:
 511   //   - LLVM fundamentally assumes flat address spaces.
 512   //   - MachineOperand offset can *only* result from legalization and
 513   //     cannot affect queries other than the trivial case of overlap
 514   //     checking.
 515   //   - These offsets never wrap and never step outside
 516   //     of allocated objects.
 517   //   - There should never be any negative offsets here.
 518   //
 519   // FIXME: Modify API to hide this math from "user"
 520   // FIXME: Even before we go to AA we can reason locally about some
 521   // memory objects. It can save compile time, and possibly catch some
 522   // corner cases not currently covered.
 523
 524   assert ((MMOa->getOffset() >= 0) && "Negative MachineMemOperand offset");
 525   assert ((MMOb->getOffset() >= 0) && "Negative MachineMemOperand offset");
 526
 527   int64_t MinOffset = std::min(MMOa->getOffset(), MMOb->getOffset());
 528   int64_t Overlapa = MMOa->getSize() + MMOa->getOffset() - MinOffset;
 529   int64_t Overlapb = MMOb->getSize() + MMOb->getOffset() - MinOffset;
 530
 531   AliasAnalysis::AliasResult AAResult = AA->alias(
 532   AliasAnalysis::Location(MMOa->getValue(), Overlapa,
 533                           MMOa->getTBAAInfo()),
 534   AliasAnalysis::Location(MMOb->getValue(), Overlapb,
 535                           MMOb->getTBAAInfo()));
 536
 537   return (AAResult != AliasAnalysis::NoAlias);
 538 }
 539
 540 /// This recursive function iterates over chain deps of SUb looking for
 541 /// "latest" node that needs a chain edge to SUa.
 542 static unsigned
 543 iterateChainSucc(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 544                  SUnit *SUa, SUnit *SUb, SUnit *ExitSU, unsigned *Depth,
 545                  SmallPtrSet<const SUnit*, 16> &Visited) {
 546   if (!SUa || !SUb || SUb == ExitSU)
 547     return *Depth;
 548
 549   // Remember visited nodes.
 550   if (!Visited.insert(SUb))
 551       return *Depth;
 552   // If there is _some_ dependency already in place, do not
 553   // descend any further.
 554   // TODO: Need to make sure that if that dependency got eliminated or ignored
 555   // for any reason in the future, we would not violate DAG topology.
 556   // Currently it does not happen, but makes an implicit assumption about
 557   // future implementation.
 558   //
 559   // Independently, if we encounter node that is some sort of global
 560   // object (like a call) we already have full set of dependencies to it
 561   // and we can stop descending.
 562   if (SUa->isSucc(SUb) ||
 563       isGlobalMemoryObject(AA, SUb->getInstr()))
 564     return *Depth;
 565
 566   // If we do need an edge, or we have exceeded depth budget,
 567   // add that edge to the predecessors chain of SUb,
 568   // and stop descending.
 569   if (*Depth > 200 ||
 570       MIsNeedChainEdge(AA, MFI, SUa->getInstr(), SUb->getInstr())) {
 571     SUb->addPred(SDep(SUa, SDep::MayAliasMem));
 572     return *Depth;
 573   }
 574   // Track current depth.
 575   (*Depth)++;
 576   // Iterate over chain dependencies only.
 577   for (SUnit::const_succ_iterator I = SUb->Succs.begin(), E = SUb->Succs.end();
 578        I != E; ++I)
 579     if (I->isCtrl())
 580       iterateChainSucc (AA, MFI, SUa, I->getSUnit(), ExitSU, Depth, Visited);
 581   return *Depth;
 582 }
 583
 584 /// This function assumes that "downward" from SU there exist
 585 /// tail/leaf of already constructed DAG. It iterates downward and
 586 /// checks whether SU can be aliasing any node dominated
 587 /// by it.
 588 static void adjustChainDeps(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 589                             SUnit *SU, SUnit *ExitSU, std::set<SUnit *> &CheckList,
 590                             unsigned LatencyToLoad) {
 591   if (!SU)
 592     return;
 593
 594   SmallPtrSet<const SUnit*, 16> Visited;
 595   unsigned Depth = 0;
 596
 597   for (std::set<SUnit *>::iterator I = CheckList.begin(), IE = CheckList.end();
 598        I != IE; ++I) {
 599     if (SU == *I)
 600       continue;
 601     if (MIsNeedChainEdge(AA, MFI, SU->getInstr(), (*I)->getInstr())) {
 602       SDep Dep(SU, SDep::MayAliasMem);
 603       Dep.setLatency(((*I)->getInstr()->mayLoad()) ? LatencyToLoad : 0);
 604       (*I)->addPred(Dep);
 605     }
 606     // Now go through all the chain successors and iterate from them.
 607     // Keep track of visited nodes.
 608     for (SUnit::const_succ_iterator J = (*I)->Succs.begin(),
 609          JE = (*I)->Succs.end(); J != JE; ++J)
 610       if (J->isCtrl())
 611         iterateChainSucc (AA, MFI, SU, J->getSUnit(),
 612                           ExitSU, &Depth, Visited);
 613   }
 614 }
 615
 616 /// Check whether two objects need a chain edge, if so, add it
 617 /// otherwise remember the rejected SU.
 618 static inline
 619 void addChainDependency (AliasAnalysis *AA, const MachineFrameInfo *MFI,
 620                          SUnit *SUa, SUnit *SUb,
 621                          std::set<SUnit *> &RejectList,
 622                          unsigned TrueMemOrderLatency = 0,
 623                          bool isNormalMemory = false) {
 624   // If this is a false dependency,
 625   // do not add the edge, but rememeber the rejected node.
 626   if (!EnableAASchedMI ||
 627       MIsNeedChainEdge(AA, MFI, SUa->getInstr(), SUb->getInstr())) {
 628     SDep Dep(SUa, isNormalMemory ? SDep::MayAliasMem : SDep::Barrier);
 629     Dep.setLatency(TrueMemOrderLatency);
 630     SUb->addPred(Dep);
 631   }
 632   else {
 633     // Duplicate entries should be ignored.
 634     RejectList.insert(SUb);
 635     DEBUG(dbgs() << "\tReject chain dep between SU("
 636           << SUa->NodeNum << ") and SU("
 637           << SUb->NodeNum << ")\n");
 638   }
 639 }
 640
 641 /// Create an SUnit for each real instruction, numbered in top-down toplological
 642 /// order. The instruction order A < B, implies that no edge exists from B to A.
 643 ///
 644 /// Map each real instruction to its SUnit.
 645 ///
 646 /// After initSUnits, the SUnits vector cannot be resized and the scheduler may
 647 /// hang onto SUnit pointers. We may relax this in the future by using SUnit IDs
 648 /// instead of pointers.
 649 ///
 650 /// MachineScheduler relies on initSUnits numbering the nodes by their order in
 651 /// the original instruction list.
 652 void ScheduleDAGInstrs::initSUnits() {
 653   // We'll be allocating one SUnit for each real instruction in the region,
 654   // which is contained within a basic block.
 655   SUnits.reserve(BB->size());
 656
 657   for (MachineBasicBlock::iterator I = RegionBegin; I != RegionEnd; ++I) {
 658     MachineInstr *MI = I;
 659     if (MI->isDebugValue())
 660       continue;
 661
 662     SUnit *SU = newSUnit(MI);
 663     MISUnitMap[MI] = SU;
 664
 665     SU->isCall = MI->isCall();
 666     SU->isCommutable = MI->isCommutable();
 667
 668     // Assign the Latency field of SU using target-provided information.
 669     SU->Latency = SchedModel.computeInstrLatency(SU->getInstr());
 670   }
 671 }
 672
 673 /// If RegPressure is non null, compute register pressure as a side effect. The
 674 /// DAG builder is an efficient place to do it because it already visits
 675 /// operands.
 676 void ScheduleDAGInstrs::buildSchedGraph(AliasAnalysis *AA,
 677                                         RegPressureTracker *RPTracker) {
 678   // Create an SUnit for each real instruction.
 679   initSUnits();
 680
 681   // We build scheduling units by walking a block's instruction list from bottom
 682   // to top.
 683
 684   // Remember where a generic side-effecting instruction is as we procede.
 685   SUnit *BarrierChain = 0, *AliasChain = 0;
 686
 687   // Memory references to specific known memory locations are tracked
 688   // so that they can be given more precise dependencies. We track
 689   // separately the known memory locations that may alias and those
 690   // that are known not to alias
 691   MapVector<const Value *, SUnit *> AliasMemDefs, NonAliasMemDefs;
 692   MapVector<const Value *, std::vector<SUnit *> > AliasMemUses, NonAliasMemUses;
 693   std::set<SUnit*> RejectMemNodes;
 694
 695   // Remove any stale debug info; sometimes BuildSchedGraph is called again
 696   // without emitting the info from the previous call.
 697   DbgValues.clear();
 698   FirstDbgValue = NULL;
 699
 700   assert(Defs.empty() && Uses.empty() &&
 701          "Only BuildGraph should update Defs/Uses");
 702   Defs.setRegLimit(TRI->getNumRegs());
 703   Uses.setRegLimit(TRI->getNumRegs());
 704
 705   assert(VRegDefs.empty() && "Only BuildSchedGraph may access VRegDefs");
 706   // FIXME: Allow SparseSet to reserve space for the creation of virtual
 707   // registers during scheduling. Don't artificially inflate the Universe
 708   // because we want to assert that vregs are not created during DAG building.
 709   VRegDefs.setUniverse(MRI.getNumVirtRegs());
 710
 711   // Model data dependencies between instructions being scheduled and the
 712   // ExitSU.
 713   addSchedBarrierDeps();
 714
 715   // Walk the list of instructions, from bottom moving up.
 716   MachineInstr *DbgMI = NULL;
 717   for (MachineBasicBlock::iterator MII = RegionEnd, MIE = RegionBegin;
 718        MII != MIE; --MII) {
 719     MachineInstr *MI = prior(MII);
 720     if (MI && DbgMI) {
 721       DbgValues.push_back(std::make_pair(DbgMI, MI));
 722       DbgMI = NULL;
 723     }
 724
 725     if (MI->isDebugValue()) {
 726       DbgMI = MI;
 727       continue;
 728     }
 729     if (RPTracker) {
 730       RPTracker->recede();
 731       assert(RPTracker->getPos() == prior(MII) && "RPTracker can't find MI");
 732     }
 733
 734     assert((!MI->isTerminator() || CanHandleTerminators) && !MI->isLabel() &&
 735            "Cannot schedule terminators or labels!");
 736
 737     SUnit *SU = MISUnitMap[MI];
 738     assert(SU && "No SUnit mapped to this MI");
 739
 740     // Add register-based dependencies (data, anti, and output).
 741     for (unsigned j = 0, n = MI->getNumOperands(); j != n; ++j) {
 742       const MachineOperand &MO = MI->getOperand(j);
 743       if (!MO.isReg()) continue;
 744       unsigned Reg = MO.getReg();
 745       if (Reg == 0) continue;
 746
 747       if (TRI->isPhysicalRegister(Reg))
 748         addPhysRegDeps(SU, j);
 749       else {
 750         assert(!IsPostRA && "Virtual register encountered!");
 751         if (MO.isDef())
 752           addVRegDefDeps(SU, j);
 753         else if (MO.readsReg()) // ignore undef operands
 754           addVRegUseDeps(SU, j);
 755       }
 756     }
 757
 758     // Add chain dependencies.
 759     // Chain dependencies used to enforce memory order should have
 760     // latency of 0 (except for true dependency of Store followed by
 761     // aliased Load... we estimate that with a single cycle of latency
 762     // assuming the hardware will bypass)
 763     // Note that isStoreToStackSlot and isLoadFromStackSLot are not usable
 764     // after stack slots are lowered to actual addresses.
 765     // TODO: Use an AliasAnalysis and do real alias-analysis queries, and
 766     // produce more precise dependence information.
 767     unsigned TrueMemOrderLatency = MI->mayStore() ? 1 : 0;
 768     if (isGlobalMemoryObject(AA, MI)) {
 769       // Be conservative with these and add dependencies on all memory
 770       // references, even those that are known to not alias.
 771       for (MapVector<const Value *, SUnit *>::iterator I =
 772              NonAliasMemDefs.begin(), E = NonAliasMemDefs.end(); I != E; ++I) {
 773         I->second->addPred(SDep(SU, SDep::Barrier));
 774       }
 775       for (MapVector<const Value *, std::vector<SUnit *> >::iterator I =
 776              NonAliasMemUses.begin(), E = NonAliasMemUses.end(); I != E; ++I) {
 777         for (unsigned i = 0, e = I->second.size(); i != e; ++i) {
 778           SDep Dep(SU, SDep::Barrier);
 779           Dep.setLatency(TrueMemOrderLatency);
 780           I->second[i]->addPred(Dep);
 781         }
 782       }
 783       // Add SU to the barrier chain.
 784       if (BarrierChain)
 785         BarrierChain->addPred(SDep(SU, SDep::Barrier));
 786       BarrierChain = SU;
 787       // This is a barrier event that acts as a pivotal node in the DAG,
 788       // so it is safe to clear list of exposed nodes.
 789       adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 790                       TrueMemOrderLatency);
 791       RejectMemNodes.clear();
 792       NonAliasMemDefs.clear();
 793       NonAliasMemUses.clear();
 794
 795       // fall-through
 796     new_alias_chain:
 797       // Chain all possibly aliasing memory references though SU.
 798       if (AliasChain) {
 799         unsigned ChainLatency = 0;
 800         if (AliasChain->getInstr()->mayLoad())
 801           ChainLatency = TrueMemOrderLatency;
 802         addChainDependency(AA, MFI, SU, AliasChain, RejectMemNodes,
 803                            ChainLatency);
 804       }
 805       AliasChain = SU;
 806       for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 807         addChainDependency(AA, MFI, SU, PendingLoads[k], RejectMemNodes,
 808                            TrueMemOrderLatency);
 809       for (MapVector<const Value *, SUnit *>::iterator I = AliasMemDefs.begin(),
 810            E = AliasMemDefs.end(); I != E; ++I)
 811         addChainDependency(AA, MFI, SU, I->second, RejectMemNodes);
 812       for (MapVector<const Value *, std::vector<SUnit *> >::iterator I =
 813            AliasMemUses.begin(), E = AliasMemUses.end(); I != E; ++I) {
 814         for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 815           addChainDependency(AA, MFI, SU, I->second[i], RejectMemNodes,
 816                              TrueMemOrderLatency);
 817       }
 818       adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 819                       TrueMemOrderLatency);
 820       PendingLoads.clear();
 821       AliasMemDefs.clear();
 822       AliasMemUses.clear();
 823     } else if (MI->mayStore()) {
 824       bool MayAlias = true;
 825       if (const Value *V = getUnderlyingObjectForInstr(MI, MFI, MayAlias)) {
 826         // A store to a specific PseudoSourceValue. Add precise dependencies.
 827         // Record the def in MemDefs, first adding a dep if there is
 828         // an existing def.
 829         MapVector<const Value *, SUnit *>::iterator I =
 830           ((MayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
 831         MapVector<const Value *, SUnit *>::iterator IE =
 832           ((MayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
 833         if (I != IE) {
 834           addChainDependency(AA, MFI, SU, I->second, RejectMemNodes, 0, true);
 835           I->second = SU;
 836         } else {
 837           if (MayAlias)
 838             AliasMemDefs[V] = SU;
 839           else
 840             NonAliasMemDefs[V] = SU;
 841         }
 842         // Handle the uses in MemUses, if there are any.
 843         MapVector<const Value *, std::vector<SUnit *> >::iterator J =
 844           ((MayAlias) ? AliasMemUses.find(V) : NonAliasMemUses.find(V));
 845         MapVector<const Value *, std::vector<SUnit *> >::iterator JE =
 846           ((MayAlias) ? AliasMemUses.end() : NonAliasMemUses.end());
 847         if (J != JE) {
 848           for (unsigned i = 0, e = J->second.size(); i != e; ++i)
 849             addChainDependency(AA, MFI, SU, J->second[i], RejectMemNodes,
 850                                TrueMemOrderLatency, true);
 851           J->second.clear();
 852         }
 853         if (MayAlias) {
 854           // Add dependencies from all the PendingLoads, i.e. loads
 855           // with no underlying object.
 856           for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 857             addChainDependency(AA, MFI, SU, PendingLoads[k], RejectMemNodes,
 858                                TrueMemOrderLatency);
 859           // Add dependence on alias chain, if needed.
 860           if (AliasChain)
 861             addChainDependency(AA, MFI, SU, AliasChain, RejectMemNodes);
 862           // But we also should check dependent instructions for the
 863           // SU in question.
 864           adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 865                           TrueMemOrderLatency);
 866         }
 867         // Add dependence on barrier chain, if needed.
 868         // There is no point to check aliasing on barrier event. Even if
 869         // SU and barrier _could_ be reordered, they should not. In addition,
 870         // we have lost all RejectMemNodes below barrier.
 871         if (BarrierChain)
 872           BarrierChain->addPred(SDep(SU, SDep::Barrier));
 873       } else {
 874         // Treat all other stores conservatively.
 875         goto new_alias_chain;
 876       }
 877
 878       if (!ExitSU.isPred(SU))
 879         // Push store's up a bit to avoid them getting in between cmp
 880         // and branches.
 881         ExitSU.addPred(SDep(SU, SDep::Artificial));
 882     } else if (MI->mayLoad()) {
 883       bool MayAlias = true;
 884       if (MI->isInvariantLoad(AA)) {
 885         // Invariant load, no chain dependencies needed!
 886       } else {
 887         if (const Value *V =
 888             getUnderlyingObjectForInstr(MI, MFI, MayAlias)) {
 889           // A load from a specific PseudoSourceValue. Add precise dependencies.
 890           MapVector<const Value *, SUnit *>::iterator I =
 891             ((MayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
 892           MapVector<const Value *, SUnit *>::iterator IE =
 893             ((MayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
 894           if (I != IE)
 895             addChainDependency(AA, MFI, SU, I->second, RejectMemNodes, 0, true);
 896           if (MayAlias)
 897             AliasMemUses[V].push_back(SU);
 898           else
 899             NonAliasMemUses[V].push_back(SU);
 900         } else {
 901           // A load with no underlying object. Depend on all
 902           // potentially aliasing stores.
 903           for (MapVector<const Value *, SUnit *>::iterator I =
 904                  AliasMemDefs.begin(), E = AliasMemDefs.end(); I != E; ++I)
 905             addChainDependency(AA, MFI, SU, I->second, RejectMemNodes);
 906
 907           PendingLoads.push_back(SU);
 908           MayAlias = true;
 909         }
 910         if (MayAlias)
 911           adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes, /*Latency=*/0);
 912         // Add dependencies on alias and barrier chains, if needed.
 913         if (MayAlias && AliasChain)
 914           addChainDependency(AA, MFI, SU, AliasChain, RejectMemNodes);
 915         if (BarrierChain)
 916           BarrierChain->addPred(SDep(SU, SDep::Barrier));
 917       }
 918     }
 919   }
 920   if (DbgMI)
 921     FirstDbgValue = DbgMI;
 922
 923   Defs.clear();
 924   Uses.clear();
 925   VRegDefs.clear();
 926   PendingLoads.clear();
 927 }
 928
 929 void ScheduleDAGInstrs::dumpNode(const SUnit *SU) const {
 930 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 931   SU->getInstr()->dump();
 932 #endif
 933 }
 934
 935 std::string ScheduleDAGInstrs::getGraphNodeLabel(const SUnit *SU) const {
 936   std::string s;
 937   raw_string_ostream oss(s);
 938   if (SU == &EntrySU)
 939     oss << "<entry>";
 940   else if (SU == &ExitSU)
 941     oss << "<exit>";
 942   else
 943     SU->getInstr()->print(oss);
 944   return oss.str();
 945 }
 946
 947 /// Return the basic block label. It is not necessarilly unique because a block
 948 /// contains multiple scheduling regions. But it is fine for visualization.
 949 std::string ScheduleDAGInstrs::getDAGName() const {
 950   return "dag." + BB->getFullName();
 951 }
 952
 953 //===----------------------------------------------------------------------===//
 954 // SchedDFSResult Implementation
 955 //===----------------------------------------------------------------------===//
 956
 957 namespace llvm {
 958 /// \brief Internal state used to compute SchedDFSResult.
 959 class SchedDFSImpl {
 960   SchedDFSResult &R;
 961
 962   /// Join DAG nodes into equivalence classes by their subtree.
 963   IntEqClasses SubtreeClasses;
 964   /// List PredSU, SuccSU pairs that represent data edges between subtrees.
 965   std::vector<std::pair<const SUnit*, const SUnit*> > ConnectionPairs;
 966
 967 public:
 968   SchedDFSImpl(SchedDFSResult &r): R(r), SubtreeClasses(R.DFSData.size()) {}
 969
 970   /// SubtreID is initialized to zero, set to itself to flag the root of a
 971   /// subtree, set to the parent to indicate an interior node,
 972   /// then set to a representative subtree ID during finalization.
 973   bool isVisited(const SUnit *SU) const {
 974     return R.DFSData[SU->NodeNum].SubtreeID;
 975   }
 976
 977   /// Initialize this node's instruction count. We don't need to flag the node
 978   /// visited until visitPostorder because the DAG cannot have cycles.
 979   void visitPreorder(const SUnit *SU) {
 980     R.DFSData[SU->NodeNum].InstrCount = SU->getInstr()->isTransient() ? 0 : 1;
 981   }
 982
 983   /// Mark this node as either the root of a subtree or an interior
 984   /// node. Increment the parent node's instruction count.
 985   void visitPostorder(const SUnit *SU, const SDep *PredDep, const SUnit *Parent) {
 986     R.DFSData[SU->NodeNum].SubtreeID = SU->NodeNum;
 987
 988     // Join the child to its parent if they are connected via data dependence
 989     // and do not exceed the limit.
 990     if (!Parent || PredDep->getKind() != SDep::Data)
 991       return;
 992
 993     unsigned PredCnt = R.DFSData[SU->NodeNum].InstrCount;
 994     if (PredCnt > R.SubtreeLimit)
 995       return;
 996
 997     R.DFSData[SU->NodeNum].SubtreeID = Parent->NodeNum;
 998
 999     // Add the recently finished predecessor's bottom-up descendent count.
1000     R.DFSData[Parent->NodeNum].InstrCount += PredCnt;
1001     SubtreeClasses.join(Parent->NodeNum, SU->NodeNum);
1002   }
1003
1004   /// Determine whether the DFS cross edge should be considered a subtree edge
1005   /// or a connection between subtrees.
1006   void visitCross(const SDep &PredDep, const SUnit *Succ) {
1007     if (PredDep.getKind() == SDep::Data) {
1008       // If this is a cross edge to a root, join the subtrees. This happens when
1009       // the root was first reached by a non-data dependence.
1010       unsigned NodeNum = PredDep.getSUnit()->NodeNum;
1011       unsigned PredCnt = R.DFSData[NodeNum].InstrCount;
1012       if (R.DFSData[NodeNum].SubtreeID == NodeNum && PredCnt < R.SubtreeLimit) {
1013         R.DFSData[NodeNum].SubtreeID = Succ->NodeNum;
1014         R.DFSData[Succ->NodeNum].InstrCount += PredCnt;
1015         SubtreeClasses.join(Succ->NodeNum, NodeNum);
1016         return;
1017       }
1018     }
1019     ConnectionPairs.push_back(std::make_pair(PredDep.getSUnit(), Succ));
1020   }
1021
1022   /// Set each node's subtree ID to the representative ID and record connections
1023   /// between trees.
1024   void finalize() {
1025     SubtreeClasses.compress();
1026     R.SubtreeConnections.resize(SubtreeClasses.getNumClasses());
1027     R.SubtreeConnectLevels.resize(SubtreeClasses.getNumClasses());
1028     DEBUG(dbgs() << R.getNumSubtrees() << " subtrees:\n");
1029     for (unsigned Idx = 0, End = R.DFSData.size(); Idx != End; ++Idx) {
1030       R.DFSData[Idx].SubtreeID = SubtreeClasses[Idx];
1031       DEBUG(dbgs() << "  SU(" << Idx << ") in tree "
1032             << R.DFSData[Idx].SubtreeID << '\n');
1033     }
1034     for (std::vector<std::pair<const SUnit*, const SUnit*> >::const_iterator
1035            I = ConnectionPairs.begin(), E = ConnectionPairs.end();
1036          I != E; ++I) {
1037       unsigned PredTree = SubtreeClasses[I->first->NodeNum];
1038       unsigned SuccTree = SubtreeClasses[I->second->NodeNum];
1039       if (PredTree == SuccTree)
1040         continue;
1041       unsigned Depth = I->first->getDepth();
1042       addConnection(PredTree, SuccTree, Depth);
1043       addConnection(SuccTree, PredTree, Depth);
1044     }
1045   }
1046
1047 protected:
1048   /// Called by finalize() to record a connection between trees.
1049   void addConnection(unsigned FromTree, unsigned ToTree, unsigned Depth) {
1050     if (!Depth)
1051       return;
1052
1053     SmallVectorImpl<SchedDFSResult::Connection> &Connections =
1054       R.SubtreeConnections[FromTree];
1055     for (SmallVectorImpl<SchedDFSResult::Connection>::iterator
1056            I = Connections.begin(), E = Connections.end(); I != E; ++I) {
1057       if (I->TreeID == ToTree) {
1058         I->Level = std::max(I->Level, Depth);
1059         return;
1060       }
1061     }
1062     Connections.push_back(SchedDFSResult::Connection(ToTree, Depth));
1063   }
1064 };
1065 } // namespace llvm
1066
1067 namespace {
1068 /// \brief Manage the stack used by a reverse depth-first search over the DAG.
1069 class SchedDAGReverseDFS {
1070   std::vector<std::pair<const SUnit*, SUnit::const_pred_iterator> > DFSStack;
1071 public:
1072   bool isComplete() const { return DFSStack.empty(); }
1073
1074   void follow(const SUnit *SU) {
1075     DFSStack.push_back(std::make_pair(SU, SU->Preds.begin()));
1076   }
1077   void advance() { ++DFSStack.back().second; }
1078
1079   const SDep *backtrack() {
1080     DFSStack.pop_back();
1081     return DFSStack.empty() ? 0 : llvm::prior(DFSStack.back().second);
1082   }
1083
1084   const SUnit *getCurr() const { return DFSStack.back().first; }
1085
1086   SUnit::const_pred_iterator getPred() const { return DFSStack.back().second; }
1087
1088   SUnit::const_pred_iterator getPredEnd() const {
1089     return getCurr()->Preds.end();
1090   }
1091 };
1092 } // anonymous
1093
1094 /// Compute an ILP metric for all nodes in the subDAG reachable via depth-first
1095 /// search from this root.
1096 void SchedDFSResult::compute(ArrayRef<SUnit *> Roots) {
1097   if (!IsBottomUp)
1098     llvm_unreachable("Top-down ILP metric is unimplemnted");
1099
1100   SchedDFSImpl Impl(*this);
1101   for (ArrayRef<const SUnit*>::const_iterator
1102          RootI = Roots.begin(), RootE = Roots.end(); RootI != RootE; ++RootI) {
1103     SchedDAGReverseDFS DFS;
1104     Impl.visitPreorder(*RootI);
1105     DFS.follow(*RootI);
1106     for (;;) {
1107       // Traverse the leftmost path as far as possible.
1108       while (DFS.getPred() != DFS.getPredEnd()) {
1109         const SDep &PredDep = *DFS.getPred();
1110         DFS.advance();
1111         // If the pred is already valid, skip it. We may preorder visit a node
1112         // with InstrCount==0 more than once, but it won't affect heuristics
1113         // because we don't care about cross edges to leaf copies.
1114         if (Impl.isVisited(PredDep.getSUnit())) {
1115           Impl.visitCross(PredDep, DFS.getCurr());
1116           continue;
1117         }
1118         Impl.visitPreorder(PredDep.getSUnit());
1119         DFS.follow(PredDep.getSUnit());
1120       }
1121       // Visit the top of the stack in postorder and backtrack.
1122       const SUnit *Child = DFS.getCurr();
1123       const SDep *PredDep = DFS.backtrack();
1124       Impl.visitPostorder(Child, PredDep, PredDep ? DFS.getCurr() : 0);
1125       if (DFS.isComplete())
1126         break;
1127     }
1128   }
1129   Impl.finalize();
1130 }
1131
1132 /// The root of the given SubtreeID was just scheduled. For all subtrees
1133 /// connected to this tree, record the depth of the connection so that the
1134 /// nearest connected subtrees can be prioritized.
1135 void SchedDFSResult::scheduleTree(unsigned SubtreeID) {
1136   for (SmallVectorImpl<Connection>::const_iterator
1137          I = SubtreeConnections[SubtreeID].begin(),
1138          E = SubtreeConnections[SubtreeID].end(); I != E; ++I) {
1139     SubtreeConnectLevels[I->TreeID] =
1140       std::max(SubtreeConnectLevels[I->TreeID], I->Level);
1141     DEBUG(dbgs() << "  Tree: " << I->TreeID
1142           << " @" << SubtreeConnectLevels[I->TreeID] << '\n');
1143   }
1144 }
1145
1146 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
1147 void ILPValue::print(raw_ostream &OS) const {
1148   OS << InstrCount << " / " << Length << " = ";
1149   if (!Length)
1150     OS << "BADILP";
1151   else
1152     OS << format("%g", ((double)InstrCount / Length));
1153 }
1154
1155 void ILPValue::dump() const {
1156   dbgs() << *this << '\n';
1157 }
1158
1159 namespace llvm {
1160
1161 raw_ostream &operator<<(raw_ostream &OS, const ILPValue &Val) {
1162   Val.print(OS);
1163   return OS;
1164 }
1165
1166 } // namespace llvm
1167 #endif // !NDEBUG || LLVM_ENABLE_DUMP