UPSTREAM: PCI: rockchip: fix wrong negotiated lanes calculation

[firefly-linux-kernel-4.4.55.git] / drivers / pci / host / pcie-rockchip.c

diff --git a/drivers/pci/host/pcie-rockchip.c b/drivers/pci/host/pcie-rockchip.c
index 8bedc1e1ef80753c57fe05e8639064943ecf82b8..fd8620f92cae9586d3f28b96bcce19826188665b 100644 (file)
--- a/drivers/pci/host/pcie-rockchip.c
+++ b/drivers/pci/host/pcie-rockchip.c
@@ -95,6 +95,15 @@
 #define   PCIE_CORE_PL_CONF_SPEED_MASK         0x00000018
 #define   PCIE_CORE_PL_CONF_LANE_MASK          0x00000006
 #define   PCIE_CORE_PL_CONF_LANE_SHIFT         1
+#define PCIE_CORE_CTRL_PLC1            (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
+#define   PCIE_CORE_CTRL_PLC1_FTS_MASK         GENMASK(23, 8)
+#define   PCIE_CORE_CTRL_PLC1_FTS_SHIFT                8
+#define   PCIE_CORE_CTRL_PLC1_FTS_CNT          0xffff
+#define PCIE_CORE_TXCREDIT_CFG1                (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
+#define   PCIE_CORE_TXCREDIT_CFG1_MUI_MASK     0xFFFF0000
+#define   PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT    16
+#define   PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
+               (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
 #define PCIE_CORE_INT_STATUS           (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
 #define   PCIE_CORE_INT_PRFPE                  BIT(0)
 #define   PCIE_CORE_INT_CRFPE                  BIT(1)
@@ -126,8 +135,13 @@
 #define PCIE_RC_CONFIG_VENDOR          (PCIE_RC_CONFIG_BASE + 0x00)
 #define PCIE_RC_CONFIG_RID_CCR         (PCIE_RC_CONFIG_BASE + 0x08)
 #define   PCIE_RC_CONFIG_SCC_SHIFT             16
+#define PCIE_RC_CONFIG_DCR             (PCIE_RC_CONFIG_BASE + 0xc4)
+#define   PCIE_RC_CONFIG_DCR_CSPL_SHIFT                18
+#define   PCIE_RC_CONFIG_DCR_CSPL_LIMIT                0xff
+#define   PCIE_RC_CONFIG_DCR_CPLS_SHIFT                26
 #define PCIE_RC_CONFIG_LCS             (PCIE_RC_CONFIG_BASE + 0xd0)
 #define   PCIE_RC_CONFIG_LCS_RETRAIN_LINK      BIT(5)
+#define   PCIE_RC_CONFIG_LCS_CCC               BIT(6)
 #define   PCIE_RC_CONFIG_LCS_LBMIE             BIT(10)
 #define   PCIE_RC_CONFIG_LCS_LABIE             BIT(11)
 #define   PCIE_RC_CONFIG_LCS_LBMS              BIT(30)
@@ -224,6 +238,17 @@ static void rockchip_pcie_clr_bw_int(struct rockchip_pcie *rockchip)
        rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 }
 
+static void rockchip_pcie_update_txcredit_mui(struct rockchip_pcie *rockchip)
+{
+       u32 val;
+
+       /* Update Tx credit maximum update interval */
+       val = rockchip_pcie_read(rockchip, PCIE_CORE_TXCREDIT_CFG1);
+       val &= ~PCIE_CORE_TXCREDIT_CFG1_MUI_MASK;
+       val |= PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(24000);       /* ns */
+       rockchip_pcie_write(rockchip, val, PCIE_CORE_TXCREDIT_CFG1);
+}
+
 static int rockchip_pcie_valid_device(struct rockchip_pcie *rockchip,
                                      struct pci_bus *bus, int dev)
 {
@@ -375,6 +400,40 @@ static struct pci_ops rockchip_pcie_ops = {
        .write = rockchip_pcie_wr_conf,
 };
 
+static void rockchip_pcie_set_power_limit(struct rockchip_pcie *rockchip)
+{
+       u32 status, curr, scale, power;
+
+       if (IS_ERR(rockchip->vpcie3v3))
+               return;
+
+       /*
+        * Set RC's captured slot power limit and scale if
+        * vpcie3v3 available. The default values are both zero
+        * which means the software should set these two according
+        * to the actual power supply.
+        */
+       curr = regulator_get_current_limit(rockchip->vpcie3v3);
+       if (curr > 0) {
+               scale = 3; /* 0.001x */
+               curr = curr / 1000; /* convert to mA */
+               power = (curr * 3300) / 1000; /* milliwatt */
+               while (power > PCIE_RC_CONFIG_DCR_CSPL_LIMIT) {
+                       if (!scale) {
+                               dev_warn(rockchip->dev, "invalid power supply\n");
+                               return;
+                       }
+                       scale--;
+                       power = power / 10;
+               }
+
+               status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_DCR);
+               status |= (power << PCIE_RC_CONFIG_DCR_CSPL_SHIFT) |
+                         (scale << PCIE_RC_CONFIG_DCR_CPLS_SHIFT);
+               rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_DCR);
+       }
+}
+
 /**
  * rockchip_pcie_init_port - Initialize hardware
  * @rockchip: PCIe port information
@@ -433,21 +492,25 @@ static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
                return err;
        }
 
-       err = reset_control_deassert(rockchip->core_rst);
+       /*
+        * Please don't reorder the deassert sequence of the following
+        * four reset pins.
+        */
+       err = reset_control_deassert(rockchip->mgmt_sticky_rst);
        if (err) {
-               dev_err(dev, "deassert core_rst err %d\n", err);
+               dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
                return err;
        }
 
-       err = reset_control_deassert(rockchip->mgmt_rst);
+       err = reset_control_deassert(rockchip->core_rst);
        if (err) {
-               dev_err(dev, "deassert mgmt_rst err %d\n", err);
+               dev_err(dev, "deassert core_rst err %d\n", err);
                return err;
        }
 
-       err = reset_control_deassert(rockchip->mgmt_sticky_rst);
+       err = reset_control_deassert(rockchip->mgmt_rst);
        if (err) {
-               dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
+               dev_err(dev, "deassert mgmt_rst err %d\n", err);
                return err;
        }
 
@@ -466,6 +529,19 @@ static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
        status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2);
        rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2);
 
+       /* Fix the transmitted FTS count desired to exit from L0s. */
+       status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL_PLC1);
+       status = (status & PCIE_CORE_CTRL_PLC1_FTS_MASK) |
+                (PCIE_CORE_CTRL_PLC1_FTS_CNT << PCIE_CORE_CTRL_PLC1_FTS_SHIFT);
+       rockchip_pcie_write(rockchip, status, PCIE_CORE_CTRL_PLC1);
+
+       rockchip_pcie_set_power_limit(rockchip);
+
+       /* Set RC's clock architecture as common clock */
+       status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
+       status |= PCIE_RC_CONFIG_LCS_CCC;
+       rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
+
        /* Enable Gen1 training */
        rockchip_pcie_write(rockchip, PCIE_CLIENT_LINK_TRAIN_ENABLE,
                            PCIE_CLIENT_CONFIG);
@@ -519,8 +595,8 @@ static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
 
        /* Check the final link width from negotiated lane counter from MGMT */
        status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
-       status =  0x1 << ((status & PCIE_CORE_PL_CONF_LANE_MASK) >>
-                         PCIE_CORE_PL_CONF_LANE_MASK);
+       status = 0x1 << ((status & PCIE_CORE_PL_CONF_LANE_MASK) >>
+                         PCIE_CORE_PL_CONF_LANE_SHIFT);
        dev_dbg(dev, "current link width is x%d\n", status);
 
        rockchip_pcie_write(rockchip, ROCKCHIP_VENDOR_ID,
@@ -597,6 +673,7 @@ static irqreturn_t rockchip_pcie_subsys_irq_handler(int irq, void *arg)
                rockchip_pcie_write(rockchip, sub_reg, PCIE_CORE_INT_STATUS);
        } else if (reg & PCIE_CLIENT_INT_PHY) {
                dev_dbg(dev, "phy link changes\n");
+               rockchip_pcie_update_txcredit_mui(rockchip);
                rockchip_pcie_clr_bw_int(rockchip);
        }