UPSTREAM: PCI: rockchip: remove the pointer to L1 substate cap

[firefly-linux-kernel-4.4.55.git] / drivers / pci / host / pcie-rockchip.c

diff --git a/drivers/pci/host/pcie-rockchip.c b/drivers/pci/host/pcie-rockchip.c
index 7d16669b4e7203df4feb64f6245b3c7b932298d8..f532bce88f1289de4bbbd4a3de514abde1b48c68 100644 (file)
--- a/drivers/pci/host/pcie-rockchip.c
+++ b/drivers/pci/host/pcie-rockchip.c
@@ -53,6 +53,7 @@
 #define   PCIE_CLIENT_ARI_ENABLE         HIWORD_UPDATE_BIT(0x0008)
 #define   PCIE_CLIENT_CONF_LANE_NUM(x)   HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
 #define   PCIE_CLIENT_MODE_RC            HIWORD_UPDATE_BIT(0x0040)
+#define   PCIE_CLIENT_GEN_SEL_1                  HIWORD_UPDATE(0x0080, 0)
 #define   PCIE_CLIENT_GEN_SEL_2                  HIWORD_UPDATE_BIT(0x0080)
 #define PCIE_CLIENT_BASIC_STATUS1      (PCIE_CLIENT_BASE + 0x48)
 #define   PCIE_CLIENT_LINK_STATUS_UP           0x00300000
@@ -141,11 +142,14 @@
 #define   PCIE_RC_CONFIG_DCR_CPLS_SHIFT                26
 #define PCIE_RC_CONFIG_LCS             (PCIE_RC_CONFIG_BASE + 0xd0)
 #define   PCIE_RC_CONFIG_LCS_RETRAIN_LINK      BIT(5)
+#define   PCIE_RC_CONFIG_LCS_CCC               BIT(6)
 #define   PCIE_RC_CONFIG_LCS_LBMIE             BIT(10)
 #define   PCIE_RC_CONFIG_LCS_LABIE             BIT(11)
 #define   PCIE_RC_CONFIG_LCS_LBMS              BIT(30)
 #define   PCIE_RC_CONFIG_LCS_LAMS              BIT(31)
 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
+#define PCIE_RC_CONFIG_THP_CAP         (PCIE_RC_CONFIG_BASE + 0x274)
+#define   PCIE_RC_CONFIG_THP_CAP_NEXT_MASK     GENMASK(31, 20)
 
 #define PCIE_CORE_AXI_CONF_BASE                0xc00000
 #define PCIE_CORE_OB_REGION_ADDR0      (PCIE_CORE_AXI_CONF_BASE + 0x0)
@@ -204,6 +208,7 @@ struct rockchip_pcie {
        struct  gpio_desc *ep_gpio;
        u32     lanes;
        u8      root_bus_nr;
+       int     link_gen;
        struct  device *dev;
        struct  irq_domain *irq_domain;
 };
@@ -476,14 +481,20 @@ static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
                return err;
        }
 
+       if (rockchip->link_gen == 2)
+               rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_2,
+                                   PCIE_CLIENT_CONFIG);
+       else
+               rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_1,
+                                   PCIE_CLIENT_CONFIG);
+
        rockchip_pcie_write(rockchip,
                            PCIE_CLIENT_CONF_ENABLE |
                            PCIE_CLIENT_LINK_TRAIN_ENABLE |
                            PCIE_CLIENT_ARI_ENABLE |
                            PCIE_CLIENT_CONF_LANE_NUM(rockchip->lanes) |
-                           PCIE_CLIENT_MODE_RC |
-                           PCIE_CLIENT_GEN_SEL_2,
-                               PCIE_CLIENT_CONFIG);
+                           PCIE_CLIENT_MODE_RC,
+                           PCIE_CLIENT_CONFIG);
 
        err = phy_power_on(rockchip->phy);
        if (err) {
@@ -519,15 +530,6 @@ static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
                return err;
        }
 
-       /*
-        * We need to read/write PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 before
-        * enabling ASPM.  Otherwise L1PwrOnSc and L1PwrOnVal isn't
-        * reliable and enabling ASPM doesn't work.  This is a controller
-        * bug we need to work around.
-        */
-       status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2);
-       rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2);
-
        /* Fix the transmitted FTS count desired to exit from L0s. */
        status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL_PLC1);
        status = (status & PCIE_CORE_CTRL_PLC1_FTS_MASK) |
@@ -536,6 +538,11 @@ static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
 
        rockchip_pcie_set_power_limit(rockchip);
 
+       /* Set RC's clock architecture as common clock */
+       status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
+       status |= PCIE_RC_CONFIG_LCS_CCC;
+       rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
+
        /* Enable Gen1 training */
        rockchip_pcie_write(rockchip, PCIE_CLIENT_LINK_TRAIN_ENABLE,
                            PCIE_CLIENT_CONFIG);
@@ -562,35 +569,37 @@ static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
                msleep(20);
        }
 
-       /*
-        * Enable retrain for gen2. This should be configured only after
-        * gen1 finished.
-        */
-       status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
-       status |= PCIE_RC_CONFIG_LCS_RETRAIN_LINK;
-       rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
+       if (rockchip->link_gen == 2) {
+               /*
+                * Enable retrain for gen2. This should be configured only after
+                * gen1 finished.
+                */
+               status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
+               status |= PCIE_RC_CONFIG_LCS_RETRAIN_LINK;
+               rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
+
+               timeout = jiffies + msecs_to_jiffies(500);
+               for (;;) {
+                       status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
+                       if ((status & PCIE_CORE_PL_CONF_SPEED_MASK) ==
+                           PCIE_CORE_PL_CONF_SPEED_5G) {
+                               dev_dbg(dev, "PCIe link training gen2 pass!\n");
+                               break;
+                       }
 
-       timeout = jiffies + msecs_to_jiffies(500);
-       for (;;) {
-               status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
-               if ((status & PCIE_CORE_PL_CONF_SPEED_MASK) ==
-                   PCIE_CORE_PL_CONF_SPEED_5G) {
-                       dev_dbg(dev, "PCIe link training gen2 pass!\n");
-                       break;
-               }
+                       if (time_after(jiffies, timeout)) {
+                               dev_dbg(dev, "PCIe link training gen2 timeout, fall back to gen1!\n");
+                               break;
+                       }
 
-               if (time_after(jiffies, timeout)) {
-                       dev_dbg(dev, "PCIe link training gen2 timeout, fall back to gen1!\n");
-                       break;
+                       msleep(20);
                }
-
-               msleep(20);
        }
 
        /* Check the final link width from negotiated lane counter from MGMT */
        status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
-       status =  0x1 << ((status & PCIE_CORE_PL_CONF_LANE_MASK) >>
-                         PCIE_CORE_PL_CONF_LANE_MASK);
+       status = 0x1 << ((status & PCIE_CORE_PL_CONF_LANE_MASK) >>
+                         PCIE_CORE_PL_CONF_LANE_SHIFT);
        dev_dbg(dev, "current link width is x%d\n", status);
 
        rockchip_pcie_write(rockchip, ROCKCHIP_VENDOR_ID,
@@ -598,6 +607,12 @@ static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
        rockchip_pcie_write(rockchip,
                            PCI_CLASS_BRIDGE_PCI << PCIE_RC_CONFIG_SCC_SHIFT,
                            PCIE_RC_CONFIG_RID_CCR);
+
+       /* Clear THP cap's next cap pointer to remove L1 substate cap */
+       status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_THP_CAP);
+       status &= ~PCIE_RC_CONFIG_THP_CAP_NEXT_MASK;
+       rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_THP_CAP);
+
        rockchip_pcie_write(rockchip, 0x0, PCIE_RC_BAR_CONF);
 
        rockchip_pcie_write(rockchip,
@@ -793,6 +808,10 @@ static int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip)
                rockchip->lanes = 1;
        }
 
+       rockchip->link_gen = of_pci_get_max_link_speed(node);
+       if (rockchip->link_gen < 0 || rockchip->link_gen > 2)
+               rockchip->link_gen = 2;
+
        rockchip->core_rst = devm_reset_control_get(dev, "core");
        if (IS_ERR(rockchip->core_rst)) {
                if (PTR_ERR(rockchip->core_rst) != -EPROBE_DEFER)