UPSTREAM: PCI: rockchip: Increase the Max Credit update interval.
[firefly-linux-kernel-4.4.55.git] / drivers / pci / host / pcie-rockchip.c
1 /*
2  * Rockchip AXI PCIe host controller driver
3  *
4  * Copyright (c) 2016 Rockchip, Inc.
5  *
6  * Author: Shawn Lin <shawn.lin@rock-chips.com>
7  *         Wenrui Li <wenrui.li@rock-chips.com>
8  *
9  * Bits taken from Synopsys Designware Host controller driver and
10  * ARM PCI Host generic driver.
11  *
12  * This program is free software: you can redistribute it and/or modify
13  * it under the terms of the GNU General Public License as published by
14  * the Free Software Foundation, either version 2 of the License, or
15  * (at your option) any later version.
16  */
17
18 #include <linux/clk.h>
19 #include <linux/delay.h>
20 #include <linux/gpio/consumer.h>
21 #include <linux/init.h>
22 #include <linux/interrupt.h>
23 #include <linux/irq.h>
24 #include <linux/irqchip/chained_irq.h>
25 #include <linux/irqdomain.h>
26 #include <linux/kernel.h>
27 #include <linux/mfd/syscon.h>
28 #include <linux/of_address.h>
29 #include <linux/of_device.h>
30 #include <linux/of_pci.h>
31 #include <linux/of_platform.h>
32 #include <linux/of_irq.h>
33 #include <linux/pci.h>
34 #include <linux/pci_ids.h>
35 #include <linux/phy/phy.h>
36 #include <linux/platform_device.h>
37 #include <linux/reset.h>
38 #include <linux/regmap.h>
39
40 /*
41  * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
42  * bits.  This allows atomic updates of the register without locking.
43  */
44 #define HIWORD_UPDATE(mask, val)        (((mask) << 16) | (val))
45 #define HIWORD_UPDATE_BIT(val)          HIWORD_UPDATE(val, val)
46
47 #define ENCODE_LANES(x)                 ((((x) >> 1) & 3) << 4)
48
49 #define PCIE_CLIENT_BASE                0x0
50 #define PCIE_CLIENT_CONFIG              (PCIE_CLIENT_BASE + 0x00)
51 #define   PCIE_CLIENT_CONF_ENABLE         HIWORD_UPDATE_BIT(0x0001)
52 #define   PCIE_CLIENT_LINK_TRAIN_ENABLE   HIWORD_UPDATE_BIT(0x0002)
53 #define   PCIE_CLIENT_ARI_ENABLE          HIWORD_UPDATE_BIT(0x0008)
54 #define   PCIE_CLIENT_CONF_LANE_NUM(x)    HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
55 #define   PCIE_CLIENT_MODE_RC             HIWORD_UPDATE_BIT(0x0040)
56 #define   PCIE_CLIENT_GEN_SEL_2           HIWORD_UPDATE_BIT(0x0080)
57 #define PCIE_CLIENT_BASIC_STATUS1       (PCIE_CLIENT_BASE + 0x48)
58 #define   PCIE_CLIENT_LINK_STATUS_UP            0x00300000
59 #define   PCIE_CLIENT_LINK_STATUS_MASK          0x00300000
60 #define PCIE_CLIENT_INT_MASK            (PCIE_CLIENT_BASE + 0x4c)
61 #define PCIE_CLIENT_INT_STATUS          (PCIE_CLIENT_BASE + 0x50)
62 #define   PCIE_CLIENT_INTR_MASK                 GENMASK(8, 5)
63 #define   PCIE_CLIENT_INTR_SHIFT                5
64 #define   PCIE_CLIENT_INT_LEGACY_DONE           BIT(15)
65 #define   PCIE_CLIENT_INT_MSG                   BIT(14)
66 #define   PCIE_CLIENT_INT_HOT_RST               BIT(13)
67 #define   PCIE_CLIENT_INT_DPA                   BIT(12)
68 #define   PCIE_CLIENT_INT_FATAL_ERR             BIT(11)
69 #define   PCIE_CLIENT_INT_NFATAL_ERR            BIT(10)
70 #define   PCIE_CLIENT_INT_CORR_ERR              BIT(9)
71 #define   PCIE_CLIENT_INT_INTD                  BIT(8)
72 #define   PCIE_CLIENT_INT_INTC                  BIT(7)
73 #define   PCIE_CLIENT_INT_INTB                  BIT(6)
74 #define   PCIE_CLIENT_INT_INTA                  BIT(5)
75 #define   PCIE_CLIENT_INT_LOCAL                 BIT(4)
76 #define   PCIE_CLIENT_INT_UDMA                  BIT(3)
77 #define   PCIE_CLIENT_INT_PHY                   BIT(2)
78 #define   PCIE_CLIENT_INT_HOT_PLUG              BIT(1)
79 #define   PCIE_CLIENT_INT_PWR_STCG              BIT(0)
80
81 #define PCIE_CLIENT_INT_LEGACY \
82         (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
83         PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
84
85 #define PCIE_CLIENT_INT_CLI \
86         (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
87         PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
88         PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
89         PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
90         PCIE_CLIENT_INT_PHY)
91
92 #define PCIE_CORE_CTRL_MGMT_BASE        0x900000
93 #define PCIE_CORE_CTRL                  (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
94 #define   PCIE_CORE_PL_CONF_SPEED_5G            0x00000008
95 #define   PCIE_CORE_PL_CONF_SPEED_MASK          0x00000018
96 #define   PCIE_CORE_PL_CONF_LANE_MASK           0x00000006
97 #define   PCIE_CORE_PL_CONF_LANE_SHIFT          1
98 #define PCIE_CORE_TXCREDIT_CFG1         (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
99 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_MASK      0xFFFF0000
100 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT     16
101 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
102                 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
103 #define PCIE_CORE_INT_STATUS            (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
104 #define   PCIE_CORE_INT_PRFPE                   BIT(0)
105 #define   PCIE_CORE_INT_CRFPE                   BIT(1)
106 #define   PCIE_CORE_INT_RRPE                    BIT(2)
107 #define   PCIE_CORE_INT_PRFO                    BIT(3)
108 #define   PCIE_CORE_INT_CRFO                    BIT(4)
109 #define   PCIE_CORE_INT_RT                      BIT(5)
110 #define   PCIE_CORE_INT_RTR                     BIT(6)
111 #define   PCIE_CORE_INT_PE                      BIT(7)
112 #define   PCIE_CORE_INT_MTR                     BIT(8)
113 #define   PCIE_CORE_INT_UCR                     BIT(9)
114 #define   PCIE_CORE_INT_FCE                     BIT(10)
115 #define   PCIE_CORE_INT_CT                      BIT(11)
116 #define   PCIE_CORE_INT_UTC                     BIT(18)
117 #define   PCIE_CORE_INT_MMVC                    BIT(19)
118 #define PCIE_CORE_INT_MASK              (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
119 #define PCIE_RC_BAR_CONF                (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
120
121 #define PCIE_CORE_INT \
122                 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
123                  PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
124                  PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
125                  PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
126                  PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
127                  PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
128                  PCIE_CORE_INT_MMVC)
129
130 #define PCIE_RC_CONFIG_BASE             0xa00000
131 #define PCIE_RC_CONFIG_VENDOR           (PCIE_RC_CONFIG_BASE + 0x00)
132 #define PCIE_RC_CONFIG_RID_CCR          (PCIE_RC_CONFIG_BASE + 0x08)
133 #define   PCIE_RC_CONFIG_SCC_SHIFT              16
134 #define PCIE_RC_CONFIG_LCS              (PCIE_RC_CONFIG_BASE + 0xd0)
135 #define   PCIE_RC_CONFIG_LCS_RETRAIN_LINK       BIT(5)
136 #define   PCIE_RC_CONFIG_LCS_LBMIE              BIT(10)
137 #define   PCIE_RC_CONFIG_LCS_LABIE              BIT(11)
138 #define   PCIE_RC_CONFIG_LCS_LBMS               BIT(30)
139 #define   PCIE_RC_CONFIG_LCS_LAMS               BIT(31)
140 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
141
142 #define PCIE_CORE_AXI_CONF_BASE         0xc00000
143 #define PCIE_CORE_OB_REGION_ADDR0       (PCIE_CORE_AXI_CONF_BASE + 0x0)
144 #define   PCIE_CORE_OB_REGION_ADDR0_NUM_BITS    0x3f
145 #define   PCIE_CORE_OB_REGION_ADDR0_LO_ADDR     0xffffff00
146 #define PCIE_CORE_OB_REGION_ADDR1       (PCIE_CORE_AXI_CONF_BASE + 0x4)
147 #define PCIE_CORE_OB_REGION_DESC0       (PCIE_CORE_AXI_CONF_BASE + 0x8)
148 #define PCIE_CORE_OB_REGION_DESC1       (PCIE_CORE_AXI_CONF_BASE + 0xc)
149
150 #define PCIE_CORE_AXI_INBOUND_BASE      0xc00800
151 #define PCIE_RP_IB_ADDR0                (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
152 #define   PCIE_CORE_IB_REGION_ADDR0_NUM_BITS    0x3f
153 #define   PCIE_CORE_IB_REGION_ADDR0_LO_ADDR     0xffffff00
154 #define PCIE_RP_IB_ADDR1                (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
155
156 /* Size of one AXI Region (not Region 0) */
157 #define AXI_REGION_SIZE                         BIT(20)
158 /* Size of Region 0, equal to sum of sizes of other regions */
159 #define AXI_REGION_0_SIZE                       (32 * (0x1 << 20))
160 #define OB_REG_SIZE_SHIFT                       5
161 #define IB_ROOT_PORT_REG_SIZE_SHIFT             3
162 #define AXI_WRAPPER_IO_WRITE                    0x6
163 #define AXI_WRAPPER_MEM_WRITE                   0x2
164
165 #define MAX_AXI_IB_ROOTPORT_REGION_NUM          3
166 #define MIN_AXI_ADDR_BITS_PASSED                8
167 #define ROCKCHIP_VENDOR_ID                      0x1d87
168 #define PCIE_ECAM_BUS(x)                        (((x) & 0xff) << 20)
169 #define PCIE_ECAM_DEV(x)                        (((x) & 0x1f) << 15)
170 #define PCIE_ECAM_FUNC(x)                       (((x) & 0x7) << 12)
171 #define PCIE_ECAM_REG(x)                        (((x) & 0xfff) << 0)
172 #define PCIE_ECAM_ADDR(bus, dev, func, reg) \
173           (PCIE_ECAM_BUS(bus) | PCIE_ECAM_DEV(dev) | \
174            PCIE_ECAM_FUNC(func) | PCIE_ECAM_REG(reg))
175
176 #define RC_REGION_0_ADDR_TRANS_H                0x00000000
177 #define RC_REGION_0_ADDR_TRANS_L                0x00000000
178 #define RC_REGION_0_PASS_BITS                   (25 - 1)
179 #define MAX_AXI_WRAPPER_REGION_NUM              33
180
181 struct rockchip_pcie {
182         void    __iomem *reg_base;              /* DT axi-base */
183         void    __iomem *apb_base;              /* DT apb-base */
184         struct  phy *phy;
185         struct  reset_control *core_rst;
186         struct  reset_control *mgmt_rst;
187         struct  reset_control *mgmt_sticky_rst;
188         struct  reset_control *pipe_rst;
189         struct  clk *aclk_pcie;
190         struct  clk *aclk_perf_pcie;
191         struct  clk *hclk_pcie;
192         struct  clk *clk_pcie_pm;
193         struct  regulator *vpcie3v3; /* 3.3V power supply */
194         struct  regulator *vpcie1v8; /* 1.8V power supply */
195         struct  regulator *vpcie0v9; /* 0.9V power supply */
196         struct  gpio_desc *ep_gpio;
197         u32     lanes;
198         u8      root_bus_nr;
199         struct  device *dev;
200         struct  irq_domain *irq_domain;
201 };
202
203 static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
204 {
205         return readl(rockchip->apb_base + reg);
206 }
207
208 static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
209                                 u32 reg)
210 {
211         writel(val, rockchip->apb_base + reg);
212 }
213
214 static void rockchip_pcie_enable_bw_int(struct rockchip_pcie *rockchip)
215 {
216         u32 status;
217
218         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
219         status |= (PCIE_RC_CONFIG_LCS_LBMIE | PCIE_RC_CONFIG_LCS_LABIE);
220         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
221 }
222
223 static void rockchip_pcie_clr_bw_int(struct rockchip_pcie *rockchip)
224 {
225         u32 status;
226
227         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
228         status |= (PCIE_RC_CONFIG_LCS_LBMS | PCIE_RC_CONFIG_LCS_LAMS);
229         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
230 }
231
232 static void rockchip_pcie_update_txcredit_mui(struct rockchip_pcie *rockchip)
233 {
234         u32 val;
235
236         /* Update Tx credit maximum update interval */
237         val = rockchip_pcie_read(rockchip, PCIE_CORE_TXCREDIT_CFG1);
238         val &= ~PCIE_CORE_TXCREDIT_CFG1_MUI_MASK;
239         val |= PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(24000);       /* ns */
240         rockchip_pcie_write(rockchip, val, PCIE_CORE_TXCREDIT_CFG1);
241 }
242
243 static int rockchip_pcie_valid_device(struct rockchip_pcie *rockchip,
244                                       struct pci_bus *bus, int dev)
245 {
246         /* access only one slot on each root port */
247         if (bus->number == rockchip->root_bus_nr && dev > 0)
248                 return 0;
249
250         /*
251          * do not read more than one device on the bus directly attached
252          * to RC's downstream side.
253          */
254         if (bus->primary == rockchip->root_bus_nr && dev > 0)
255                 return 0;
256
257         return 1;
258 }
259
260 static int rockchip_pcie_rd_own_conf(struct rockchip_pcie *rockchip,
261                                      int where, int size, u32 *val)
262 {
263         void __iomem *addr = rockchip->apb_base + PCIE_RC_CONFIG_BASE + where;
264
265         if (!IS_ALIGNED((uintptr_t)addr, size)) {
266                 *val = 0;
267                 return PCIBIOS_BAD_REGISTER_NUMBER;
268         }
269
270         if (size == 4) {
271                 *val = readl(addr);
272         } else if (size == 2) {
273                 *val = readw(addr);
274         } else if (size == 1) {
275                 *val = readb(addr);
276         } else {
277                 *val = 0;
278                 return PCIBIOS_BAD_REGISTER_NUMBER;
279         }
280         return PCIBIOS_SUCCESSFUL;
281 }
282
283 static int rockchip_pcie_wr_own_conf(struct rockchip_pcie *rockchip,
284                                      int where, int size, u32 val)
285 {
286         u32 mask, tmp, offset;
287
288         offset = where & ~0x3;
289
290         if (size == 4) {
291                 writel(val, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
292                 return PCIBIOS_SUCCESSFUL;
293         }
294
295         mask = ~(((1 << (size * 8)) - 1) << ((where & 0x3) * 8));
296
297         /*
298          * N.B. This read/modify/write isn't safe in general because it can
299          * corrupt RW1C bits in adjacent registers.  But the hardware
300          * doesn't support smaller writes.
301          */
302         tmp = readl(rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset) & mask;
303         tmp |= val << ((where & 0x3) * 8);
304         writel(tmp, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
305
306         return PCIBIOS_SUCCESSFUL;
307 }
308
309 static int rockchip_pcie_rd_other_conf(struct rockchip_pcie *rockchip,
310                                        struct pci_bus *bus, u32 devfn,
311                                        int where, int size, u32 *val)
312 {
313         u32 busdev;
314
315         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
316                                 PCI_FUNC(devfn), where);
317
318         if (!IS_ALIGNED(busdev, size)) {
319                 *val = 0;
320                 return PCIBIOS_BAD_REGISTER_NUMBER;
321         }
322
323         if (size == 4) {
324                 *val = readl(rockchip->reg_base + busdev);
325         } else if (size == 2) {
326                 *val = readw(rockchip->reg_base + busdev);
327         } else if (size == 1) {
328                 *val = readb(rockchip->reg_base + busdev);
329         } else {
330                 *val = 0;
331                 return PCIBIOS_BAD_REGISTER_NUMBER;
332         }
333         return PCIBIOS_SUCCESSFUL;
334 }
335
336 static int rockchip_pcie_wr_other_conf(struct rockchip_pcie *rockchip,
337                                        struct pci_bus *bus, u32 devfn,
338                                        int where, int size, u32 val)
339 {
340         u32 busdev;
341
342         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
343                                 PCI_FUNC(devfn), where);
344         if (!IS_ALIGNED(busdev, size))
345                 return PCIBIOS_BAD_REGISTER_NUMBER;
346
347         if (size == 4)
348                 writel(val, rockchip->reg_base + busdev);
349         else if (size == 2)
350                 writew(val, rockchip->reg_base + busdev);
351         else if (size == 1)
352                 writeb(val, rockchip->reg_base + busdev);
353         else
354                 return PCIBIOS_BAD_REGISTER_NUMBER;
355
356         return PCIBIOS_SUCCESSFUL;
357 }
358
359 static int rockchip_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
360                                  int size, u32 *val)
361 {
362         struct rockchip_pcie *rockchip = bus->sysdata;
363
364         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn))) {
365                 *val = 0xffffffff;
366                 return PCIBIOS_DEVICE_NOT_FOUND;
367         }
368
369         if (bus->number == rockchip->root_bus_nr)
370                 return rockchip_pcie_rd_own_conf(rockchip, where, size, val);
371
372         return rockchip_pcie_rd_other_conf(rockchip, bus, devfn, where, size, val);
373 }
374
375 static int rockchip_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
376                                  int where, int size, u32 val)
377 {
378         struct rockchip_pcie *rockchip = bus->sysdata;
379
380         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn)))
381                 return PCIBIOS_DEVICE_NOT_FOUND;
382
383         if (bus->number == rockchip->root_bus_nr)
384                 return rockchip_pcie_wr_own_conf(rockchip, where, size, val);
385
386         return rockchip_pcie_wr_other_conf(rockchip, bus, devfn, where, size, val);
387 }
388
389 static struct pci_ops rockchip_pcie_ops = {
390         .read = rockchip_pcie_rd_conf,
391         .write = rockchip_pcie_wr_conf,
392 };
393
394 /**
395  * rockchip_pcie_init_port - Initialize hardware
396  * @rockchip: PCIe port information
397  */
398 static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
399 {
400         struct device *dev = rockchip->dev;
401         int err;
402         u32 status;
403         unsigned long timeout;
404
405         gpiod_set_value(rockchip->ep_gpio, 0);
406
407         err = phy_init(rockchip->phy);
408         if (err < 0) {
409                 dev_err(dev, "fail to init phy, err %d\n", err);
410                 return err;
411         }
412
413         err = reset_control_assert(rockchip->core_rst);
414         if (err) {
415                 dev_err(dev, "assert core_rst err %d\n", err);
416                 return err;
417         }
418
419         err = reset_control_assert(rockchip->mgmt_rst);
420         if (err) {
421                 dev_err(dev, "assert mgmt_rst err %d\n", err);
422                 return err;
423         }
424
425         err = reset_control_assert(rockchip->mgmt_sticky_rst);
426         if (err) {
427                 dev_err(dev, "assert mgmt_sticky_rst err %d\n", err);
428                 return err;
429         }
430
431         err = reset_control_assert(rockchip->pipe_rst);
432         if (err) {
433                 dev_err(dev, "assert pipe_rst err %d\n", err);
434                 return err;
435         }
436
437         rockchip_pcie_write(rockchip,
438                             PCIE_CLIENT_CONF_ENABLE |
439                             PCIE_CLIENT_LINK_TRAIN_ENABLE |
440                             PCIE_CLIENT_ARI_ENABLE |
441                             PCIE_CLIENT_CONF_LANE_NUM(rockchip->lanes) |
442                             PCIE_CLIENT_MODE_RC |
443                             PCIE_CLIENT_GEN_SEL_2,
444                                 PCIE_CLIENT_CONFIG);
445
446         err = phy_power_on(rockchip->phy);
447         if (err) {
448                 dev_err(dev, "fail to power on phy, err %d\n", err);
449                 return err;
450         }
451
452         err = reset_control_deassert(rockchip->core_rst);
453         if (err) {
454                 dev_err(dev, "deassert core_rst err %d\n", err);
455                 return err;
456         }
457
458         err = reset_control_deassert(rockchip->mgmt_rst);
459         if (err) {
460                 dev_err(dev, "deassert mgmt_rst err %d\n", err);
461                 return err;
462         }
463
464         err = reset_control_deassert(rockchip->mgmt_sticky_rst);
465         if (err) {
466                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
467                 return err;
468         }
469
470         err = reset_control_deassert(rockchip->pipe_rst);
471         if (err) {
472                 dev_err(dev, "deassert pipe_rst err %d\n", err);
473                 return err;
474         }
475
476         /*
477          * We need to read/write PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 before
478          * enabling ASPM.  Otherwise L1PwrOnSc and L1PwrOnVal isn't
479          * reliable and enabling ASPM doesn't work.  This is a controller
480          * bug we need to work around.
481          */
482         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2);
483         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2);
484
485         /* Enable Gen1 training */
486         rockchip_pcie_write(rockchip, PCIE_CLIENT_LINK_TRAIN_ENABLE,
487                             PCIE_CLIENT_CONFIG);
488
489         gpiod_set_value(rockchip->ep_gpio, 1);
490
491         /* 500ms timeout value should be enough for Gen1/2 training */
492         timeout = jiffies + msecs_to_jiffies(500);
493
494         for (;;) {
495                 status = rockchip_pcie_read(rockchip,
496                                             PCIE_CLIENT_BASIC_STATUS1);
497                 if ((status & PCIE_CLIENT_LINK_STATUS_MASK) ==
498                     PCIE_CLIENT_LINK_STATUS_UP) {
499                         dev_dbg(dev, "PCIe link training gen1 pass!\n");
500                         break;
501                 }
502
503                 if (time_after(jiffies, timeout)) {
504                         dev_err(dev, "PCIe link training gen1 timeout!\n");
505                         return -ETIMEDOUT;
506                 }
507
508                 msleep(20);
509         }
510
511         /*
512          * Enable retrain for gen2. This should be configured only after
513          * gen1 finished.
514          */
515         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
516         status |= PCIE_RC_CONFIG_LCS_RETRAIN_LINK;
517         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
518
519         timeout = jiffies + msecs_to_jiffies(500);
520         for (;;) {
521                 status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
522                 if ((status & PCIE_CORE_PL_CONF_SPEED_MASK) ==
523                     PCIE_CORE_PL_CONF_SPEED_5G) {
524                         dev_dbg(dev, "PCIe link training gen2 pass!\n");
525                         break;
526                 }
527
528                 if (time_after(jiffies, timeout)) {
529                         dev_dbg(dev, "PCIe link training gen2 timeout, fall back to gen1!\n");
530                         break;
531                 }
532
533                 msleep(20);
534         }
535
536         /* Check the final link width from negotiated lane counter from MGMT */
537         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
538         status =  0x1 << ((status & PCIE_CORE_PL_CONF_LANE_MASK) >>
539                           PCIE_CORE_PL_CONF_LANE_MASK);
540         dev_dbg(dev, "current link width is x%d\n", status);
541
542         rockchip_pcie_write(rockchip, ROCKCHIP_VENDOR_ID,
543                             PCIE_RC_CONFIG_VENDOR);
544         rockchip_pcie_write(rockchip,
545                             PCI_CLASS_BRIDGE_PCI << PCIE_RC_CONFIG_SCC_SHIFT,
546                             PCIE_RC_CONFIG_RID_CCR);
547         rockchip_pcie_write(rockchip, 0x0, PCIE_RC_BAR_CONF);
548
549         rockchip_pcie_write(rockchip,
550                             (RC_REGION_0_ADDR_TRANS_L + RC_REGION_0_PASS_BITS),
551                             PCIE_CORE_OB_REGION_ADDR0);
552         rockchip_pcie_write(rockchip, RC_REGION_0_ADDR_TRANS_H,
553                             PCIE_CORE_OB_REGION_ADDR1);
554         rockchip_pcie_write(rockchip, 0x0080000a, PCIE_CORE_OB_REGION_DESC0);
555         rockchip_pcie_write(rockchip, 0x0, PCIE_CORE_OB_REGION_DESC1);
556
557         return 0;
558 }
559
560 static irqreturn_t rockchip_pcie_subsys_irq_handler(int irq, void *arg)
561 {
562         struct rockchip_pcie *rockchip = arg;
563         struct device *dev = rockchip->dev;
564         u32 reg;
565         u32 sub_reg;
566
567         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
568         if (reg & PCIE_CLIENT_INT_LOCAL) {
569                 dev_dbg(dev, "local interrupt received\n");
570                 sub_reg = rockchip_pcie_read(rockchip, PCIE_CORE_INT_STATUS);
571                 if (sub_reg & PCIE_CORE_INT_PRFPE)
572                         dev_dbg(dev, "parity error detected while reading from the PNP receive FIFO RAM\n");
573
574                 if (sub_reg & PCIE_CORE_INT_CRFPE)
575                         dev_dbg(dev, "parity error detected while reading from the Completion Receive FIFO RAM\n");
576
577                 if (sub_reg & PCIE_CORE_INT_RRPE)
578                         dev_dbg(dev, "parity error detected while reading from replay buffer RAM\n");
579
580                 if (sub_reg & PCIE_CORE_INT_PRFO)
581                         dev_dbg(dev, "overflow occurred in the PNP receive FIFO\n");
582
583                 if (sub_reg & PCIE_CORE_INT_CRFO)
584                         dev_dbg(dev, "overflow occurred in the completion receive FIFO\n");
585
586                 if (sub_reg & PCIE_CORE_INT_RT)
587                         dev_dbg(dev, "replay timer timed out\n");
588
589                 if (sub_reg & PCIE_CORE_INT_RTR)
590                         dev_dbg(dev, "replay timer rolled over after 4 transmissions of the same TLP\n");
591
592                 if (sub_reg & PCIE_CORE_INT_PE)
593                         dev_dbg(dev, "phy error detected on receive side\n");
594
595                 if (sub_reg & PCIE_CORE_INT_MTR)
596                         dev_dbg(dev, "malformed TLP received from the link\n");
597
598                 if (sub_reg & PCIE_CORE_INT_UCR)
599                         dev_dbg(dev, "malformed TLP received from the link\n");
600
601                 if (sub_reg & PCIE_CORE_INT_FCE)
602                         dev_dbg(dev, "an error was observed in the flow control advertisements from the other side\n");
603
604                 if (sub_reg & PCIE_CORE_INT_CT)
605                         dev_dbg(dev, "a request timed out waiting for completion\n");
606
607                 if (sub_reg & PCIE_CORE_INT_UTC)
608                         dev_dbg(dev, "unmapped TC error\n");
609
610                 if (sub_reg & PCIE_CORE_INT_MMVC)
611                         dev_dbg(dev, "MSI mask register changes\n");
612
613                 rockchip_pcie_write(rockchip, sub_reg, PCIE_CORE_INT_STATUS);
614         } else if (reg & PCIE_CLIENT_INT_PHY) {
615                 dev_dbg(dev, "phy link changes\n");
616                 rockchip_pcie_update_txcredit_mui(rockchip);
617                 rockchip_pcie_clr_bw_int(rockchip);
618         }
619
620         rockchip_pcie_write(rockchip, reg & PCIE_CLIENT_INT_LOCAL,
621                             PCIE_CLIENT_INT_STATUS);
622
623         return IRQ_HANDLED;
624 }
625
626 static irqreturn_t rockchip_pcie_client_irq_handler(int irq, void *arg)
627 {
628         struct rockchip_pcie *rockchip = arg;
629         struct device *dev = rockchip->dev;
630         u32 reg;
631
632         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
633         if (reg & PCIE_CLIENT_INT_LEGACY_DONE)
634                 dev_dbg(dev, "legacy done interrupt received\n");
635
636         if (reg & PCIE_CLIENT_INT_MSG)
637                 dev_dbg(dev, "message done interrupt received\n");
638
639         if (reg & PCIE_CLIENT_INT_HOT_RST)
640                 dev_dbg(dev, "hot reset interrupt received\n");
641
642         if (reg & PCIE_CLIENT_INT_DPA)
643                 dev_dbg(dev, "dpa interrupt received\n");
644
645         if (reg & PCIE_CLIENT_INT_FATAL_ERR)
646                 dev_dbg(dev, "fatal error interrupt received\n");
647
648         if (reg & PCIE_CLIENT_INT_NFATAL_ERR)
649                 dev_dbg(dev, "no fatal error interrupt received\n");
650
651         if (reg & PCIE_CLIENT_INT_CORR_ERR)
652                 dev_dbg(dev, "correctable error interrupt received\n");
653
654         if (reg & PCIE_CLIENT_INT_PHY)
655                 dev_dbg(dev, "phy interrupt received\n");
656
657         rockchip_pcie_write(rockchip, reg & (PCIE_CLIENT_INT_LEGACY_DONE |
658                               PCIE_CLIENT_INT_MSG | PCIE_CLIENT_INT_HOT_RST |
659                               PCIE_CLIENT_INT_DPA | PCIE_CLIENT_INT_FATAL_ERR |
660                               PCIE_CLIENT_INT_NFATAL_ERR |
661                               PCIE_CLIENT_INT_CORR_ERR |
662                               PCIE_CLIENT_INT_PHY),
663                    PCIE_CLIENT_INT_STATUS);
664
665         return IRQ_HANDLED;
666 }
667
668 static void rockchip_pcie_legacy_int_handler(struct irq_desc *desc)
669 {
670         struct irq_chip *chip = irq_desc_get_chip(desc);
671         struct rockchip_pcie *rockchip = irq_desc_get_handler_data(desc);
672         struct device *dev = rockchip->dev;
673         u32 reg;
674         u32 hwirq;
675         u32 virq;
676
677         chained_irq_enter(chip, desc);
678
679         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
680         reg = (reg & PCIE_CLIENT_INTR_MASK) >> PCIE_CLIENT_INTR_SHIFT;
681
682         while (reg) {
683                 hwirq = ffs(reg) - 1;
684                 reg &= ~BIT(hwirq);
685
686                 virq = irq_find_mapping(rockchip->irq_domain, hwirq);
687                 if (virq)
688                         generic_handle_irq(virq);
689                 else
690                         dev_err(dev, "unexpected IRQ, INT%d\n", hwirq);
691         }
692
693         chained_irq_exit(chip, desc);
694 }
695
696
697 /**
698  * rockchip_pcie_parse_dt - Parse Device Tree
699  * @rockchip: PCIe port information
700  *
701  * Return: '0' on success and error value on failure
702  */
703 static int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip)
704 {
705         struct device *dev = rockchip->dev;
706         struct platform_device *pdev = to_platform_device(dev);
707         struct device_node *node = dev->of_node;
708         struct resource *regs;
709         int irq;
710         int err;
711
712         regs = platform_get_resource_byname(pdev,
713                                             IORESOURCE_MEM,
714                                             "axi-base");
715         rockchip->reg_base = devm_ioremap_resource(dev, regs);
716         if (IS_ERR(rockchip->reg_base))
717                 return PTR_ERR(rockchip->reg_base);
718
719         regs = platform_get_resource_byname(pdev,
720                                             IORESOURCE_MEM,
721                                             "apb-base");
722         rockchip->apb_base = devm_ioremap_resource(dev, regs);
723         if (IS_ERR(rockchip->apb_base))
724                 return PTR_ERR(rockchip->apb_base);
725
726         rockchip->phy = devm_phy_get(dev, "pcie-phy");
727         if (IS_ERR(rockchip->phy)) {
728                 if (PTR_ERR(rockchip->phy) != -EPROBE_DEFER)
729                         dev_err(dev, "missing phy\n");
730                 return PTR_ERR(rockchip->phy);
731         }
732
733         rockchip->lanes = 1;
734         err = of_property_read_u32(node, "num-lanes", &rockchip->lanes);
735         if (!err && (rockchip->lanes == 0 ||
736                      rockchip->lanes == 3 ||
737                      rockchip->lanes > 4)) {
738                 dev_warn(dev, "invalid num-lanes, default to use one lane\n");
739                 rockchip->lanes = 1;
740         }
741
742         rockchip->core_rst = devm_reset_control_get(dev, "core");
743         if (IS_ERR(rockchip->core_rst)) {
744                 if (PTR_ERR(rockchip->core_rst) != -EPROBE_DEFER)
745                         dev_err(dev, "missing core reset property in node\n");
746                 return PTR_ERR(rockchip->core_rst);
747         }
748
749         rockchip->mgmt_rst = devm_reset_control_get(dev, "mgmt");
750         if (IS_ERR(rockchip->mgmt_rst)) {
751                 if (PTR_ERR(rockchip->mgmt_rst) != -EPROBE_DEFER)
752                         dev_err(dev, "missing mgmt reset property in node\n");
753                 return PTR_ERR(rockchip->mgmt_rst);
754         }
755
756         rockchip->mgmt_sticky_rst = devm_reset_control_get(dev, "mgmt-sticky");
757         if (IS_ERR(rockchip->mgmt_sticky_rst)) {
758                 if (PTR_ERR(rockchip->mgmt_sticky_rst) != -EPROBE_DEFER)
759                         dev_err(dev, "missing mgmt-sticky reset property in node\n");
760                 return PTR_ERR(rockchip->mgmt_sticky_rst);
761         }
762
763         rockchip->pipe_rst = devm_reset_control_get(dev, "pipe");
764         if (IS_ERR(rockchip->pipe_rst)) {
765                 if (PTR_ERR(rockchip->pipe_rst) != -EPROBE_DEFER)
766                         dev_err(dev, "missing pipe reset property in node\n");
767                 return PTR_ERR(rockchip->pipe_rst);
768         }
769
770         rockchip->ep_gpio = devm_gpiod_get(dev, "ep", GPIOD_OUT_HIGH);
771         if (IS_ERR(rockchip->ep_gpio)) {
772                 dev_err(dev, "missing ep-gpios property in node\n");
773                 return PTR_ERR(rockchip->ep_gpio);
774         }
775
776         rockchip->aclk_pcie = devm_clk_get(dev, "aclk");
777         if (IS_ERR(rockchip->aclk_pcie)) {
778                 dev_err(dev, "aclk clock not found\n");
779                 return PTR_ERR(rockchip->aclk_pcie);
780         }
781
782         rockchip->aclk_perf_pcie = devm_clk_get(dev, "aclk-perf");
783         if (IS_ERR(rockchip->aclk_perf_pcie)) {
784                 dev_err(dev, "aclk_perf clock not found\n");
785                 return PTR_ERR(rockchip->aclk_perf_pcie);
786         }
787
788         rockchip->hclk_pcie = devm_clk_get(dev, "hclk");
789         if (IS_ERR(rockchip->hclk_pcie)) {
790                 dev_err(dev, "hclk clock not found\n");
791                 return PTR_ERR(rockchip->hclk_pcie);
792         }
793
794         rockchip->clk_pcie_pm = devm_clk_get(dev, "pm");
795         if (IS_ERR(rockchip->clk_pcie_pm)) {
796                 dev_err(dev, "pm clock not found\n");
797                 return PTR_ERR(rockchip->clk_pcie_pm);
798         }
799
800         irq = platform_get_irq_byname(pdev, "sys");
801         if (irq < 0) {
802                 dev_err(dev, "missing sys IRQ resource\n");
803                 return -EINVAL;
804         }
805
806         err = devm_request_irq(dev, irq, rockchip_pcie_subsys_irq_handler,
807                                IRQF_SHARED, "pcie-sys", rockchip);
808         if (err) {
809                 dev_err(dev, "failed to request PCIe subsystem IRQ\n");
810                 return err;
811         }
812
813         irq = platform_get_irq_byname(pdev, "legacy");
814         if (irq < 0) {
815                 dev_err(dev, "missing legacy IRQ resource\n");
816                 return -EINVAL;
817         }
818
819         irq_set_chained_handler_and_data(irq,
820                                          rockchip_pcie_legacy_int_handler,
821                                          rockchip);
822
823         irq = platform_get_irq_byname(pdev, "client");
824         if (irq < 0) {
825                 dev_err(dev, "missing client IRQ resource\n");
826                 return -EINVAL;
827         }
828
829         err = devm_request_irq(dev, irq, rockchip_pcie_client_irq_handler,
830                                IRQF_SHARED, "pcie-client", rockchip);
831         if (err) {
832                 dev_err(dev, "failed to request PCIe client IRQ\n");
833                 return err;
834         }
835
836         rockchip->vpcie3v3 = devm_regulator_get_optional(dev, "vpcie3v3");
837         if (IS_ERR(rockchip->vpcie3v3)) {
838                 if (PTR_ERR(rockchip->vpcie3v3) == -EPROBE_DEFER)
839                         return -EPROBE_DEFER;
840                 dev_info(dev, "no vpcie3v3 regulator found\n");
841         }
842
843         rockchip->vpcie1v8 = devm_regulator_get_optional(dev, "vpcie1v8");
844         if (IS_ERR(rockchip->vpcie1v8)) {
845                 if (PTR_ERR(rockchip->vpcie1v8) == -EPROBE_DEFER)
846                         return -EPROBE_DEFER;
847                 dev_info(dev, "no vpcie1v8 regulator found\n");
848         }
849
850         rockchip->vpcie0v9 = devm_regulator_get_optional(dev, "vpcie0v9");
851         if (IS_ERR(rockchip->vpcie0v9)) {
852                 if (PTR_ERR(rockchip->vpcie0v9) == -EPROBE_DEFER)
853                         return -EPROBE_DEFER;
854                 dev_info(dev, "no vpcie0v9 regulator found\n");
855         }
856
857         return 0;
858 }
859
860 static int rockchip_pcie_set_vpcie(struct rockchip_pcie *rockchip)
861 {
862         struct device *dev = rockchip->dev;
863         int err;
864
865         if (!IS_ERR(rockchip->vpcie3v3)) {
866                 err = regulator_enable(rockchip->vpcie3v3);
867                 if (err) {
868                         dev_err(dev, "fail to enable vpcie3v3 regulator\n");
869                         goto err_out;
870                 }
871         }
872
873         if (!IS_ERR(rockchip->vpcie1v8)) {
874                 err = regulator_enable(rockchip->vpcie1v8);
875                 if (err) {
876                         dev_err(dev, "fail to enable vpcie1v8 regulator\n");
877                         goto err_disable_3v3;
878                 }
879         }
880
881         if (!IS_ERR(rockchip->vpcie0v9)) {
882                 err = regulator_enable(rockchip->vpcie0v9);
883                 if (err) {
884                         dev_err(dev, "fail to enable vpcie0v9 regulator\n");
885                         goto err_disable_1v8;
886                 }
887         }
888
889         return 0;
890
891 err_disable_1v8:
892         if (!IS_ERR(rockchip->vpcie1v8))
893                 regulator_disable(rockchip->vpcie1v8);
894 err_disable_3v3:
895         if (!IS_ERR(rockchip->vpcie3v3))
896                 regulator_disable(rockchip->vpcie3v3);
897 err_out:
898         return err;
899 }
900
901 static void rockchip_pcie_enable_interrupts(struct rockchip_pcie *rockchip)
902 {
903         rockchip_pcie_write(rockchip, (PCIE_CLIENT_INT_CLI << 16) &
904                             (~PCIE_CLIENT_INT_CLI), PCIE_CLIENT_INT_MASK);
905         rockchip_pcie_write(rockchip, (u32)(~PCIE_CORE_INT),
906                             PCIE_CORE_INT_MASK);
907
908         rockchip_pcie_enable_bw_int(rockchip);
909 }
910
911 static int rockchip_pcie_intx_map(struct irq_domain *domain, unsigned int irq,
912                                   irq_hw_number_t hwirq)
913 {
914         irq_set_chip_and_handler(irq, &dummy_irq_chip, handle_simple_irq);
915         irq_set_chip_data(irq, domain->host_data);
916
917         return 0;
918 }
919
920 static const struct irq_domain_ops intx_domain_ops = {
921         .map = rockchip_pcie_intx_map,
922 };
923
924 static int rockchip_pcie_init_irq_domain(struct rockchip_pcie *rockchip)
925 {
926         struct device *dev = rockchip->dev;
927         struct device_node *intc = of_get_next_child(dev->of_node, NULL);
928
929         if (!intc) {
930                 dev_err(dev, "missing child interrupt-controller node\n");
931                 return -EINVAL;
932         }
933
934         rockchip->irq_domain = irq_domain_add_linear(intc, 4,
935                                                     &intx_domain_ops, rockchip);
936         if (!rockchip->irq_domain) {
937                 dev_err(dev, "failed to get a INTx IRQ domain\n");
938                 return -EINVAL;
939         }
940
941         return 0;
942 }
943
944 static int rockchip_pcie_prog_ob_atu(struct rockchip_pcie *rockchip,
945                                      int region_no, int type, u8 num_pass_bits,
946                                      u32 lower_addr, u32 upper_addr)
947 {
948         u32 ob_addr_0;
949         u32 ob_addr_1;
950         u32 ob_desc_0;
951         u32 aw_offset;
952
953         if (region_no >= MAX_AXI_WRAPPER_REGION_NUM)
954                 return -EINVAL;
955         if (num_pass_bits + 1 < 8)
956                 return -EINVAL;
957         if (num_pass_bits > 63)
958                 return -EINVAL;
959         if (region_no == 0) {
960                 if (AXI_REGION_0_SIZE < (2ULL << num_pass_bits))
961                 return -EINVAL;
962         }
963         if (region_no != 0) {
964                 if (AXI_REGION_SIZE < (2ULL << num_pass_bits))
965                         return -EINVAL;
966         }
967
968         aw_offset = (region_no << OB_REG_SIZE_SHIFT);
969
970         ob_addr_0 = num_pass_bits & PCIE_CORE_OB_REGION_ADDR0_NUM_BITS;
971         ob_addr_0 |= lower_addr & PCIE_CORE_OB_REGION_ADDR0_LO_ADDR;
972         ob_addr_1 = upper_addr;
973         ob_desc_0 = (1 << 23 | type);
974
975         rockchip_pcie_write(rockchip, ob_addr_0,
976                             PCIE_CORE_OB_REGION_ADDR0 + aw_offset);
977         rockchip_pcie_write(rockchip, ob_addr_1,
978                             PCIE_CORE_OB_REGION_ADDR1 + aw_offset);
979         rockchip_pcie_write(rockchip, ob_desc_0,
980                             PCIE_CORE_OB_REGION_DESC0 + aw_offset);
981         rockchip_pcie_write(rockchip, 0,
982                             PCIE_CORE_OB_REGION_DESC1 + aw_offset);
983
984         return 0;
985 }
986
987 static int rockchip_pcie_prog_ib_atu(struct rockchip_pcie *rockchip,
988                                      int region_no, u8 num_pass_bits,
989                                      u32 lower_addr, u32 upper_addr)
990 {
991         u32 ib_addr_0;
992         u32 ib_addr_1;
993         u32 aw_offset;
994
995         if (region_no > MAX_AXI_IB_ROOTPORT_REGION_NUM)
996                 return -EINVAL;
997         if (num_pass_bits + 1 < MIN_AXI_ADDR_BITS_PASSED)
998                 return -EINVAL;
999         if (num_pass_bits > 63)
1000                 return -EINVAL;
1001
1002         aw_offset = (region_no << IB_ROOT_PORT_REG_SIZE_SHIFT);
1003
1004         ib_addr_0 = num_pass_bits & PCIE_CORE_IB_REGION_ADDR0_NUM_BITS;
1005         ib_addr_0 |= (lower_addr << 8) & PCIE_CORE_IB_REGION_ADDR0_LO_ADDR;
1006         ib_addr_1 = upper_addr;
1007
1008         rockchip_pcie_write(rockchip, ib_addr_0, PCIE_RP_IB_ADDR0 + aw_offset);
1009         rockchip_pcie_write(rockchip, ib_addr_1, PCIE_RP_IB_ADDR1 + aw_offset);
1010
1011         return 0;
1012 }
1013
1014 static int rockchip_pcie_probe(struct platform_device *pdev)
1015 {
1016         struct rockchip_pcie *rockchip;
1017         struct device *dev = &pdev->dev;
1018         struct pci_bus *bus, *child;
1019         struct resource_entry *win;
1020         resource_size_t io_base;
1021         struct resource *mem;
1022         struct resource *io;
1023         phys_addr_t io_bus_addr = 0;
1024         u32 io_size;
1025         phys_addr_t mem_bus_addr = 0;
1026         u32 mem_size = 0;
1027         int reg_no;
1028         int err;
1029         int offset;
1030
1031         LIST_HEAD(res);
1032
1033         if (!dev->of_node)
1034                 return -ENODEV;
1035
1036         rockchip = devm_kzalloc(dev, sizeof(*rockchip), GFP_KERNEL);
1037         if (!rockchip)
1038                 return -ENOMEM;
1039
1040         rockchip->dev = dev;
1041
1042         err = rockchip_pcie_parse_dt(rockchip);
1043         if (err)
1044                 return err;
1045
1046         err = clk_prepare_enable(rockchip->aclk_pcie);
1047         if (err) {
1048                 dev_err(dev, "unable to enable aclk_pcie clock\n");
1049                 goto err_aclk_pcie;
1050         }
1051
1052         err = clk_prepare_enable(rockchip->aclk_perf_pcie);
1053         if (err) {
1054                 dev_err(dev, "unable to enable aclk_perf_pcie clock\n");
1055                 goto err_aclk_perf_pcie;
1056         }
1057
1058         err = clk_prepare_enable(rockchip->hclk_pcie);
1059         if (err) {
1060                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1061                 goto err_hclk_pcie;
1062         }
1063
1064         err = clk_prepare_enable(rockchip->clk_pcie_pm);
1065         if (err) {
1066                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1067                 goto err_pcie_pm;
1068         }
1069
1070         err = rockchip_pcie_set_vpcie(rockchip);
1071         if (err) {
1072                 dev_err(dev, "failed to set vpcie regulator\n");
1073                 goto err_set_vpcie;
1074         }
1075
1076         err = rockchip_pcie_init_port(rockchip);
1077         if (err)
1078                 goto err_vpcie;
1079
1080         platform_set_drvdata(pdev, rockchip);
1081
1082         rockchip_pcie_enable_interrupts(rockchip);
1083
1084         err = rockchip_pcie_init_irq_domain(rockchip);
1085         if (err < 0)
1086                 goto err_vpcie;
1087
1088         err = of_pci_get_host_bridge_resources(dev->of_node, 0, 0xff,
1089                                                &res, &io_base);
1090         if (err)
1091                 goto err_vpcie;
1092
1093         err = devm_request_pci_bus_resources(dev, &res);
1094         if (err)
1095                 goto err_vpcie;
1096
1097         /* Get the I/O and memory ranges from DT */
1098         io_size = 0;
1099         resource_list_for_each_entry(win, &res) {
1100                 switch (resource_type(win->res)) {
1101                 case IORESOURCE_IO:
1102                         io = win->res;
1103                         io->name = "I/O";
1104                         io_size = resource_size(io);
1105                         io_bus_addr = io->start - win->offset;
1106                         err = pci_remap_iospace(io, io_base);
1107                         if (err) {
1108                                 dev_warn(dev, "error %d: failed to map resource %pR\n",
1109                                          err, io);
1110                                 continue;
1111                         }
1112                         break;
1113                 case IORESOURCE_MEM:
1114                         mem = win->res;
1115                         mem->name = "MEM";
1116                         mem_size = resource_size(mem);
1117                         mem_bus_addr = mem->start - win->offset;
1118                         break;
1119                 case IORESOURCE_BUS:
1120                         rockchip->root_bus_nr = win->res->start;
1121                         break;
1122                 default:
1123                         continue;
1124                 }
1125         }
1126
1127         if (mem_size) {
1128                 for (reg_no = 0; reg_no < (mem_size >> 20); reg_no++) {
1129                         err = rockchip_pcie_prog_ob_atu(rockchip, reg_no + 1,
1130                                                         AXI_WRAPPER_MEM_WRITE,
1131                                                         20 - 1,
1132                                                         mem_bus_addr +
1133                                                         (reg_no << 20),
1134                                                         0);
1135                         if (err) {
1136                                 dev_err(dev, "program RC mem outbound ATU failed\n");
1137                                 goto err_vpcie;
1138                         }
1139                 }
1140         }
1141
1142         err = rockchip_pcie_prog_ib_atu(rockchip, 2, 32 - 1, 0x0, 0);
1143         if (err) {
1144                 dev_err(dev, "program RC mem inbound ATU failed\n");
1145                 goto err_vpcie;
1146         }
1147
1148         offset = mem_size >> 20;
1149
1150         if (io_size) {
1151                 for (reg_no = 0; reg_no < (io_size >> 20); reg_no++) {
1152                         err = rockchip_pcie_prog_ob_atu(rockchip,
1153                                                         reg_no + 1 + offset,
1154                                                         AXI_WRAPPER_IO_WRITE,
1155                                                         20 - 1,
1156                                                         io_bus_addr +
1157                                                         (reg_no << 20),
1158                                                         0);
1159                         if (err) {
1160                                 dev_err(dev, "program RC io outbound ATU failed\n");
1161                                 goto err_vpcie;
1162                         }
1163                 }
1164         }
1165
1166         bus = pci_scan_root_bus(&pdev->dev, 0, &rockchip_pcie_ops, rockchip, &res);
1167         if (!bus) {
1168                 err = -ENOMEM;
1169                 goto err_vpcie;
1170         }
1171
1172         pci_bus_size_bridges(bus);
1173         pci_bus_assign_resources(bus);
1174         list_for_each_entry(child, &bus->children, node)
1175                 pcie_bus_configure_settings(child);
1176
1177         pci_bus_add_devices(bus);
1178
1179         dev_warn(dev, "only 32-bit config accesses supported; smaller writes may corrupt adjacent RW1C fields\n");
1180
1181         return err;
1182
1183 err_vpcie:
1184         if (!IS_ERR(rockchip->vpcie3v3))
1185                 regulator_disable(rockchip->vpcie3v3);
1186         if (!IS_ERR(rockchip->vpcie1v8))
1187                 regulator_disable(rockchip->vpcie1v8);
1188         if (!IS_ERR(rockchip->vpcie0v9))
1189                 regulator_disable(rockchip->vpcie0v9);
1190 err_set_vpcie:
1191         clk_disable_unprepare(rockchip->clk_pcie_pm);
1192 err_pcie_pm:
1193         clk_disable_unprepare(rockchip->hclk_pcie);
1194 err_hclk_pcie:
1195         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1196 err_aclk_perf_pcie:
1197         clk_disable_unprepare(rockchip->aclk_pcie);
1198 err_aclk_pcie:
1199         return err;
1200 }
1201
1202 static const struct of_device_id rockchip_pcie_of_match[] = {
1203         { .compatible = "rockchip,rk3399-pcie", },
1204         {}
1205 };
1206
1207 static struct platform_driver rockchip_pcie_driver = {
1208         .driver = {
1209                 .name = "rockchip-pcie",
1210                 .of_match_table = rockchip_pcie_of_match,
1211         },
1212         .probe = rockchip_pcie_probe,
1213
1214 };
1215 builtin_platform_driver(rockchip_pcie_driver);