utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "Record.h"
  20 #include "llvm/ADT/StringExtras.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/Support/Format.h"
  23 #include <algorithm>
  24 #include <set>
  25 using namespace llvm;
  26
  27 // runEnums - Print out enum values for all of the registers.
  28 void
  29 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  30                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  31   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  32
  33   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  34
  35   EmitSourceFileHeader("Target Register Enum Values", OS);
  36
  37   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  38   OS << "#undef GET_REGINFO_ENUM\n";
  39
  40   OS << "namespace llvm {\n\n";
  41
  42   if (!Namespace.empty())
  43     OS << "namespace " << Namespace << " {\n";
  44   OS << "enum {\n  NoRegister,\n";
  45
  46   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  47     OS << "  " << Registers[i]->getName() << " = " <<
  48       Registers[i]->EnumValue << ",\n";
  49   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  50          "Register enum value mismatch!");
  51   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  52   OS << "};\n";
  53   if (!Namespace.empty())
  54     OS << "}\n";
  55
  56   const std::vector<CodeGenRegisterClass> &RegisterClasses =
  57     Target.getRegisterClasses();
  58   if (!RegisterClasses.empty()) {
  59     OS << "\n// Register classes\n";
  60     if (!Namespace.empty())
  61       OS << "namespace " << Namespace << " {\n";
  62     OS << "enum {\n";
  63     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  64       if (i) OS << ",\n";
  65       OS << "  " << RegisterClasses[i].getName() << "RegClassID";
  66       OS << " = " << i;
  67     }
  68     OS << "\n  };\n";
  69     if (!Namespace.empty())
  70       OS << "}\n";
  71   }
  72
  73   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  74   // If the only definition is the default NoRegAltName, we don't need to
  75   // emit anything.
  76   if (RegAltNameIndices.size() > 1) {
  77     OS << "\n// Register alternate name indices\n";
  78     if (!Namespace.empty())
  79       OS << "namespace " << Namespace << " {\n";
  80     OS << "enum {\n";
  81     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  82       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  83     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  84     OS << "};\n";
  85     if (!Namespace.empty())
  86       OS << "}\n";
  87   }
  88
  89
  90   OS << "} // End llvm namespace \n";
  91   OS << "#endif // GET_REGINFO_ENUM\n\n";
  92 }
  93
  94 void
  95 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
  96                                     const std::vector<CodeGenRegister*> &Regs,
  97                                     bool isCtor) {
  98
  99   // Collect all information about dwarf register numbers
 100   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 101   DwarfRegNumsMapTy DwarfRegNums;
 102
 103   // First, just pull all provided information to the map
 104   unsigned maxLength = 0;
 105   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 106     Record *Reg = Regs[i]->TheDef;
 107     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 108     maxLength = std::max((size_t)maxLength, RegNums.size());
 109     if (DwarfRegNums.count(Reg))
 110       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 111              << "specified multiple times\n";
 112     DwarfRegNums[Reg] = RegNums;
 113   }
 114
 115   if (!maxLength)
 116     return;
 117
 118   // Now we know maximal length of number list. Append -1's, where needed
 119   for (DwarfRegNumsMapTy::iterator
 120        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 121     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 122       I->second.push_back(-1);
 123
 124   // Emit reverse information about the dwarf register numbers.
 125   for (unsigned j = 0; j < 2; ++j) {
 126     OS << "  switch (";
 127     if (j == 0)
 128       OS << "DwarfFlavour";
 129     else
 130       OS << "EHFlavour";
 131     OS << ") {\n"
 132      << "  default:\n"
 133      << "    assert(0 && \"Unknown DWARF flavour\");\n"
 134      << "    break;\n";
 135
 136     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 137       OS << "  case " << i << ":\n";
 138       for (DwarfRegNumsMapTy::iterator
 139              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 140         int DwarfRegNo = I->second[i];
 141         if (DwarfRegNo < 0)
 142           continue;
 143         OS << "    ";
 144         if (!isCtor)
 145           OS << "RI->";
 146         OS << "mapDwarfRegToLLVMReg(" << DwarfRegNo << ", "
 147            << getQualifiedName(I->first) << ", ";
 148         if (j == 0)
 149           OS << "false";
 150         else
 151           OS << "true";
 152         OS << " );\n";
 153       }
 154       OS << "    break;\n";
 155     }
 156     OS << "  }\n";
 157   }
 158
 159   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 160     Record *Reg = Regs[i]->TheDef;
 161     const RecordVal *V = Reg->getValue("DwarfAlias");
 162     if (!V || !V->getValue())
 163       continue;
 164
 165     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 166     Record *Alias = DI->getDef();
 167     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 168   }
 169
 170   // Emit information about the dwarf register numbers.
 171   for (unsigned j = 0; j < 2; ++j) {
 172     OS << "  switch (";
 173     if (j == 0)
 174       OS << "DwarfFlavour";
 175     else
 176       OS << "EHFlavour";
 177     OS << ") {\n"
 178        << "  default:\n"
 179        << "    assert(0 && \"Unknown DWARF flavour\");\n"
 180        << "    break;\n";
 181
 182     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 183       OS << "  case " << i << ":\n";
 184       // Sort by name to get a stable order.
 185       for (DwarfRegNumsMapTy::iterator
 186              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 187         int RegNo = I->second[i];
 188         OS << "    ";
 189         if (!isCtor)
 190           OS << "RI->";
 191         OS << "mapLLVMRegToDwarfReg(" << getQualifiedName(I->first) << ", "
 192            <<  RegNo << ", ";
 193         if (j == 0)
 194           OS << "false";
 195         else
 196           OS << "true";
 197         OS << " );\n";
 198       }
 199       OS << "    break;\n";
 200     }
 201     OS << "  }\n";
 202   }
 203 }
 204
 205 //
 206 // runMCDesc - Print out MC register descriptions.
 207 //
 208 void
 209 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 210                                CodeGenRegBank &RegBank) {
 211   EmitSourceFileHeader("MC Register Information", OS);
 212
 213   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 214   OS << "#undef GET_REGINFO_MC_DESC\n";
 215
 216   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 217   RegBank.computeOverlaps(Overlaps);
 218
 219   OS << "namespace llvm {\n\n";
 220
 221   const std::string &TargetName = Target.getName();
 222   std::string ClassName = TargetName + "GenMCRegisterInfo";
 223   OS << "struct " << ClassName << " : public MCRegisterInfo {\n"
 224      << "  explicit " << ClassName << "(const MCRegisterDesc *D);\n";
 225   OS << "};\n";
 226
 227   OS << "\nnamespace {\n";
 228
 229   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 230
 231   // Emit an overlap list for all registers.
 232   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 233     const CodeGenRegister *Reg = Regs[i];
 234     const CodeGenRegister::Set &O = Overlaps[Reg];
 235     // Move Reg to the front so TRI::getAliasSet can share the list.
 236     OS << "  const unsigned " << Reg->getName() << "_Overlaps[] = { "
 237        << getQualifiedName(Reg->TheDef) << ", ";
 238     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 239          I != E; ++I)
 240       if (*I != Reg)
 241         OS << getQualifiedName((*I)->TheDef) << ", ";
 242     OS << "0 };\n";
 243   }
 244
 245   // Emit the empty sub-registers list
 246   OS << "  const unsigned Empty_SubRegsSet[] = { 0 };\n";
 247   // Loop over all of the registers which have sub-registers, emitting the
 248   // sub-registers list to memory.
 249   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 250     const CodeGenRegister &Reg = *Regs[i];
 251     if (Reg.getSubRegs().empty())
 252      continue;
 253     // getSubRegs() orders by SubRegIndex. We want a topological order.
 254     SetVector<CodeGenRegister*> SR;
 255     Reg.addSubRegsPreOrder(SR);
 256     OS << "  const unsigned " << Reg.getName() << "_SubRegsSet[] = { ";
 257     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 258       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 259     OS << "0 };\n";
 260   }
 261
 262   // Emit the empty super-registers list
 263   OS << "  const unsigned Empty_SuperRegsSet[] = { 0 };\n";
 264   // Loop over all of the registers which have super-registers, emitting the
 265   // super-registers list to memory.
 266   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 267     const CodeGenRegister &Reg = *Regs[i];
 268     const CodeGenRegister::SuperRegList &SR = Reg.getSuperRegs();
 269     if (SR.empty())
 270       continue;
 271     OS << "  const unsigned " << Reg.getName() << "_SuperRegsSet[] = { ";
 272     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 273       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 274     OS << "0 };\n";
 275   }
 276   OS << "}\n";       // End of anonymous namespace...
 277
 278   OS << "\nMCRegisterDesc " << TargetName
 279      << "RegDesc[] = { // Descriptors\n";
 280   OS << "  { \"NOREG\",\t0,\t0,\t0 },\n";
 281
 282   // Now that register alias and sub-registers sets have been emitted, emit the
 283   // register descriptors now.
 284   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 285     const CodeGenRegister &Reg = *Regs[i];
 286     OS << "  { \"";
 287     OS << Reg.getName() << "\",\t" << Reg.getName() << "_Overlaps,\t";
 288     if (!Reg.getSubRegs().empty())
 289       OS << Reg.getName() << "_SubRegsSet,\t";
 290     else
 291       OS << "Empty_SubRegsSet,\t";
 292     if (!Reg.getSuperRegs().empty())
 293       OS << Reg.getName() << "_SuperRegsSet";
 294     else
 295       OS << "Empty_SuperRegsSet";
 296     OS << " },\n";
 297   }
 298   OS << "};\n\n";      // End of register descriptors...
 299
 300   // FIXME: This code is duplicated in the TargetRegisterClass emitter.
 301   const std::vector<CodeGenRegisterClass> &RegisterClasses =
 302     Target.getRegisterClasses();
 303
 304   // Loop over all of the register classes... emitting each one.
 305   OS << "namespace {     // Register classes...\n";
 306
 307   // Emit the register enum value arrays for each RegisterClass
 308   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 309     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 310     ArrayRef<Record*> Order = RC.getOrder();
 311
 312     // Give the register class a legal C name if it's anonymous.
 313     std::string Name = RC.getName();
 314
 315     // Emit the register list now.
 316     OS << "  // " << Name << " Register Class...\n"
 317        << "  static const unsigned " << Name
 318        << "[] = {\n    ";
 319     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 320       Record *Reg = Order[i];
 321       OS << getQualifiedName(Reg) << ", ";
 322     }
 323     OS << "\n  };\n\n";
 324   }
 325   OS << "}\n\n";
 326
 327   OS << "MCRegisterClass " << TargetName << "MCRegisterClasses[] = {\n";
 328
 329   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 330     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 331     ArrayRef<Record*> Order = RC.getOrder();
 332
 333     std::string Name = RC.getName();
 334
 335     OS << "  MCRegisterClass("
 336        << rc << ", "
 337        << '\"' << RC.getName() << "\", "
 338        << RC.SpillSize/8 << ", "
 339        << RC.SpillAlignment/8 << ", "
 340        << RC.CopyCost << ", "
 341        << RC.Allocatable << ", "
 342        << RC.getName() << ", " << RC.getName() << " + "
 343        << RC.getOrder().size()
 344        << "),\n";
 345   }
 346
 347   OS << "};\n\n";
 348
 349   // MCRegisterInfo initialization routine.
 350   OS << "static inline void Init" << TargetName
 351      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 352      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 353   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 354      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 355      << RegisterClasses.size() << ");\n\n";
 356
 357   EmitRegMapping(OS, Regs, false);
 358
 359   OS << "}\n\n";
 360
 361
 362   OS << "} // End llvm namespace \n";
 363   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 364 }
 365
 366 void
 367 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 368                                      CodeGenRegBank &RegBank) {
 369   EmitSourceFileHeader("Register Information Header Fragment", OS);
 370
 371   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 372   OS << "#undef GET_REGINFO_HEADER\n";
 373
 374   const std::string &TargetName = Target.getName();
 375   std::string ClassName = TargetName + "GenRegisterInfo";
 376
 377   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 378   OS << "#include <string>\n\n";
 379
 380   OS << "namespace llvm {\n\n";
 381
 382   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 383      << "  explicit " << ClassName
 384      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 385      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 386      << "     { return false; }\n"
 387      << "  unsigned getSubReg(unsigned RegNo, unsigned Index) const;\n"
 388      << "  unsigned getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const;\n"
 389      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 390      << "};\n\n";
 391
 392   const std::vector<Record*> &SubRegIndices = RegBank.getSubRegIndices();
 393   if (!SubRegIndices.empty()) {
 394     OS << "\n// Subregister indices\n";
 395     std::string Namespace = SubRegIndices[0]->getValueAsString("Namespace");
 396     if (!Namespace.empty())
 397       OS << "namespace " << Namespace << " {\n";
 398     OS << "enum {\n  NoSubRegister,\n";
 399     for (unsigned i = 0, e = RegBank.getNumNamedIndices(); i != e; ++i)
 400       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 401     OS << "  NUM_TARGET_NAMED_SUBREGS = " << SubRegIndices.size()+1 << "\n";
 402     OS << "};\n";
 403     if (!Namespace.empty())
 404       OS << "}\n";
 405   }
 406
 407   const std::vector<CodeGenRegisterClass> &RegisterClasses =
 408     Target.getRegisterClasses();
 409
 410   if (!RegisterClasses.empty()) {
 411     OS << "namespace " << RegisterClasses[0].Namespace
 412        << " { // Register classes\n";
 413
 414     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 415       const CodeGenRegisterClass &RC = RegisterClasses[i];
 416       const std::string &Name = RC.getName();
 417
 418       // Output the register class definition.
 419       OS << "  struct " << Name << "Class : public TargetRegisterClass {\n"
 420          << "    " << Name << "Class();\n";
 421       if (!RC.AltOrderSelect.empty())
 422         OS << "    ArrayRef<unsigned> "
 423               "getRawAllocationOrder(const MachineFunction&) const;\n";
 424       OS << "  };\n";
 425
 426       // Output the extern for the instance.
 427       OS << "  extern " << Name << "Class\t" << Name << "RegClass;\n";
 428       // Output the extern for the pointer to the instance (should remove).
 429       OS << "  static TargetRegisterClass * const "<< Name <<"RegisterClass = &"
 430          << Name << "RegClass;\n";
 431     }
 432     OS << "} // end of namespace " << TargetName << "\n\n";
 433   }
 434   OS << "} // End llvm namespace \n";
 435   OS << "#endif // GET_REGINFO_HEADER\n\n";
 436 }
 437
 438 //
 439 // runTargetDesc - Output the target register and register file descriptions.
 440 //
 441 void
 442 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 443                                    CodeGenRegBank &RegBank){
 444   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 445
 446   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 447   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 448
 449   OS << "namespace llvm {\n\n";
 450
 451   // Start out by emitting each of the register classes.
 452   const std::vector<CodeGenRegisterClass> &RegisterClasses =
 453     Target.getRegisterClasses();
 454
 455   // Collect all registers belonging to any allocatable class.
 456   std::set<Record*> AllocatableRegs;
 457
 458   // Loop over all of the register classes... emitting each one.
 459   OS << "namespace {     // Register classes...\n";
 460
 461   // Emit the register enum value arrays for each RegisterClass
 462   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 463     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 464     ArrayRef<Record*> Order = RC.getOrder();
 465
 466     // Collect allocatable registers.
 467     if (RC.Allocatable)
 468       AllocatableRegs.insert(Order.begin(), Order.end());
 469
 470     // Give the register class a legal C name if it's anonymous.
 471     std::string Name = RC.getName();
 472
 473     // Emit the register list now.
 474     OS << "  // " << Name << " Register Class...\n"
 475        << "  static const unsigned " << Name
 476        << "[] = {\n    ";
 477     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 478       Record *Reg = Order[i];
 479       OS << getQualifiedName(Reg) << ", ";
 480     }
 481     OS << "\n  };\n\n";
 482   }
 483
 484   // Emit the ValueType arrays for each RegisterClass
 485   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 486     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 487
 488     // Give the register class a legal C name if it's anonymous.
 489     std::string Name = RC.getName() + "VTs";
 490
 491     // Emit the register list now.
 492     OS << "  // " << Name
 493        << " Register Class Value Types...\n"
 494        << "  static const EVT " << Name
 495        << "[] = {\n    ";
 496     for (unsigned i = 0, e = RC.VTs.size(); i != e; ++i)
 497       OS << getEnumName(RC.VTs[i]) << ", ";
 498     OS << "MVT::Other\n  };\n\n";
 499   }
 500   OS << "}  // end anonymous namespace\n\n";
 501
 502   // Now that all of the structs have been emitted, emit the instances.
 503   if (!RegisterClasses.empty()) {
 504     OS << "namespace " << RegisterClasses[0].Namespace
 505        << " {   // Register class instances\n";
 506     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 507       OS << "  " << RegisterClasses[i].getName()  << "Class\t"
 508          << RegisterClasses[i].getName() << "RegClass;\n";
 509
 510     std::map<unsigned, std::set<unsigned> > SuperClassMap;
 511     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 512     OS << "\n";
 513
 514     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 515
 516     if (NumSubRegIndices) {
 517       // Emit the sub-register classes for each RegisterClass
 518       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 519         const CodeGenRegisterClass &RC = RegisterClasses[rc];
 520         std::vector<Record*> SRC(NumSubRegIndices);
 521         for (DenseMap<Record*,Record*>::const_iterator
 522              i = RC.SubRegClasses.begin(),
 523              e = RC.SubRegClasses.end(); i != e; ++i) {
 524           // Build SRC array.
 525           unsigned idx = RegBank.getSubRegIndexNo(i->first);
 526           SRC.at(idx-1) = i->second;
 527
 528           // Find the register class number of i->second for SuperRegClassMap.
 529           for (unsigned rc2 = 0, e2 = RegisterClasses.size(); rc2 != e2; ++rc2) {
 530             const CodeGenRegisterClass &RC2 =  RegisterClasses[rc2];
 531             if (RC2.TheDef == i->second) {
 532               SuperRegClassMap[rc2].insert(rc);
 533               break;
 534             }
 535           }
 536         }
 537
 538         // Give the register class a legal C name if it's anonymous.
 539         std::string Name = RC.TheDef->getName();
 540
 541         OS << "  // " << Name
 542            << " Sub-register Classes...\n"
 543            << "  static const TargetRegisterClass* const "
 544            << Name << "SubRegClasses[] = {\n    ";
 545
 546         for (unsigned idx = 0; idx != NumSubRegIndices; ++idx) {
 547           if (idx)
 548             OS << ", ";
 549           if (SRC[idx])
 550             OS << "&" << getQualifiedName(SRC[idx]) << "RegClass";
 551           else
 552             OS << "0";
 553         }
 554         OS << "\n  };\n\n";
 555       }
 556
 557       // Emit the super-register classes for each RegisterClass
 558       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 559         const CodeGenRegisterClass &RC = RegisterClasses[rc];
 560
 561         // Give the register class a legal C name if it's anonymous.
 562         std::string Name = RC.TheDef->getName();
 563
 564         OS << "  // " << Name
 565            << " Super-register Classes...\n"
 566            << "  static const TargetRegisterClass* const "
 567            << Name << "SuperRegClasses[] = {\n    ";
 568
 569         bool Empty = true;
 570         std::map<unsigned, std::set<unsigned> >::iterator I =
 571           SuperRegClassMap.find(rc);
 572         if (I != SuperRegClassMap.end()) {
 573           for (std::set<unsigned>::iterator II = I->second.begin(),
 574                  EE = I->second.end(); II != EE; ++II) {
 575             const CodeGenRegisterClass &RC2 = RegisterClasses[*II];
 576             if (!Empty)
 577               OS << ", ";
 578             OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 579             Empty = false;
 580           }
 581         }
 582
 583         OS << (!Empty ? ", " : "") << "NULL";
 584         OS << "\n  };\n\n";
 585       }
 586     } else {
 587       // No subregindices in this target
 588       OS << "  static const TargetRegisterClass* const "
 589          << "NullRegClasses[] = { NULL };\n\n";
 590     }
 591
 592     // Emit the sub-classes array for each RegisterClass
 593     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 594       const CodeGenRegisterClass &RC = RegisterClasses[rc];
 595
 596       // Give the register class a legal C name if it's anonymous.
 597       std::string Name = RC.TheDef->getName();
 598
 599       OS << "  // " << Name
 600          << " Register Class sub-classes...\n"
 601          << "  static const TargetRegisterClass* const "
 602          << Name << "Subclasses[] = {\n    ";
 603
 604       bool Empty = true;
 605       for (unsigned rc2 = 0, e2 = RegisterClasses.size(); rc2 != e2; ++rc2) {
 606         const CodeGenRegisterClass &RC2 = RegisterClasses[rc2];
 607
 608         // Sub-classes are used to determine if a virtual register can be used
 609         // as an instruction operand, or if it must be copied first.
 610         if (rc == rc2 || !RC.hasSubClass(&RC2)) continue;
 611
 612         if (!Empty) OS << ", ";
 613         OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 614         Empty = false;
 615
 616         std::map<unsigned, std::set<unsigned> >::iterator SCMI =
 617           SuperClassMap.find(rc2);
 618         if (SCMI == SuperClassMap.end()) {
 619           SuperClassMap.insert(std::make_pair(rc2, std::set<unsigned>()));
 620           SCMI = SuperClassMap.find(rc2);
 621         }
 622         SCMI->second.insert(rc);
 623       }
 624
 625       OS << (!Empty ? ", " : "") << "NULL";
 626       OS << "\n  };\n\n";
 627     }
 628
 629     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 630       const CodeGenRegisterClass &RC = RegisterClasses[rc];
 631
 632       // Give the register class a legal C name if it's anonymous.
 633       std::string Name = RC.TheDef->getName();
 634
 635       OS << "  // " << Name
 636          << " Register Class super-classes...\n"
 637          << "  static const TargetRegisterClass* const "
 638          << Name << "Superclasses[] = {\n    ";
 639
 640       bool Empty = true;
 641       std::map<unsigned, std::set<unsigned> >::iterator I =
 642         SuperClassMap.find(rc);
 643       if (I != SuperClassMap.end()) {
 644         for (std::set<unsigned>::iterator II = I->second.begin(),
 645                EE = I->second.end(); II != EE; ++II) {
 646           const CodeGenRegisterClass &RC2 = RegisterClasses[*II];
 647           if (!Empty) OS << ", ";
 648           OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 649           Empty = false;
 650         }
 651       }
 652
 653       OS << (!Empty ? ", " : "") << "NULL";
 654       OS << "\n  };\n\n";
 655     }
 656
 657     // Emit methods.
 658     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 659       const CodeGenRegisterClass &RC = RegisterClasses[i];
 660       OS << RC.getName() << "Class::" << RC.getName()
 661          << "Class()  : TargetRegisterClass("
 662          << RC.getName() + "RegClassID" << ", "
 663          << '\"' << RC.getName() << "\", "
 664          << RC.getName() + "VTs" << ", "
 665          << RC.getName() + "Subclasses" << ", "
 666          << RC.getName() + "Superclasses" << ", "
 667          << (NumSubRegIndices ? RC.getName() + "Sub" : std::string("Null"))
 668          << "RegClasses, "
 669          << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 670          << "RegClasses, "
 671          << RC.SpillSize/8 << ", "
 672          << RC.SpillAlignment/8 << ", "
 673          << RC.CopyCost << ", "
 674          << RC.Allocatable << ", "
 675          << RC.getName() << ", " << RC.getName() << " + "
 676          << RC.getOrder().size()
 677          << ") {}\n";
 678       if (!RC.AltOrderSelect.empty()) {
 679         OS << "\nstatic inline unsigned " << RC.getName()
 680            << "AltOrderSelect(const MachineFunction &MF) {"
 681            << RC.AltOrderSelect << "}\n\nArrayRef<unsigned> "
 682            << RC.getName() << "Class::"
 683            << "getRawAllocationOrder(const MachineFunction &MF) const {\n";
 684         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 685           ArrayRef<Record*> Elems = RC.getOrder(oi);
 686           OS << "  static const unsigned AltOrder" << oi << "[] = {";
 687           for (unsigned elem = 0; elem != Elems.size(); ++elem)
 688             OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 689           OS << " };\n";
 690         }
 691         OS << "  static const ArrayRef<unsigned> Order[] = {\n"
 692            << "    makeArrayRef(" << RC.getName();
 693         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 694           OS << "),\n    makeArrayRef(AltOrder" << oi;
 695         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 696            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 697            << ");\n  return Order[Select];\n}\n";
 698         }
 699     }
 700
 701     OS << "}\n";
 702   }
 703
 704   OS << "\nnamespace {\n";
 705   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 706   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 707     OS << "    &" << getQualifiedName(RegisterClasses[i].TheDef)
 708        << "RegClass,\n";
 709   OS << "  };\n";
 710   OS << "}\n";       // End of anonymous namespace...
 711
 712   // Emit extra information about registers.
 713   const std::string &TargetName = Target.getName();
 714   OS << "\n  static const TargetRegisterInfoDesc "
 715      << TargetName << "RegInfoDesc[] = "
 716      << "{ // Extra Descriptors\n";
 717   OS << "    { 0, 0 },\n";
 718
 719   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 720   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 721     const CodeGenRegister &Reg = *Regs[i];
 722     OS << "    { ";
 723     OS << Reg.CostPerUse << ", "
 724        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 725   }
 726   OS << "  };\n";      // End of register descriptors...
 727
 728
 729   // Calculate the mapping of subregister+index pairs to physical registers.
 730   // This will also create further anonymous indexes.
 731   unsigned NamedIndices = RegBank.getNumNamedIndices();
 732
 733   // Emit SubRegIndex names, skipping 0
 734   const std::vector<Record*> &SubRegIndices = RegBank.getSubRegIndices();
 735   OS << "\n  static const char *const " << TargetName
 736      << "SubRegIndexTable[] = { \"";
 737   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 738     OS << SubRegIndices[i]->getName();
 739     if (i+1 != e)
 740       OS << "\", \"";
 741   }
 742   OS << "\" };\n\n";
 743
 744   // Emit names of the anonymus subreg indexes.
 745   if (SubRegIndices.size() > NamedIndices) {
 746     OS << "  enum {";
 747     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 748       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 749       if (i+1 != e)
 750         OS << ',';
 751     }
 752     OS << "\n  };\n\n";
 753   }
 754   OS << "\n";
 755
 756   std::string ClassName = Target.getName() + "GenRegisterInfo";
 757
 758   // Emit the subregister + index mapping function based on the information
 759   // calculated above.
 760   OS << "unsigned " << ClassName
 761      << "::getSubReg(unsigned RegNo, unsigned Index) const {\n"
 762      << "  switch (RegNo) {\n"
 763      << "  default:\n    return 0;\n";
 764   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 765     const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 766     if (SRM.empty())
 767       continue;
 768     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 769     OS << "    switch (Index) {\n";
 770     OS << "    default: return 0;\n";
 771     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 772          ie = SRM.end(); ii != ie; ++ii)
 773       OS << "    case " << getQualifiedName(ii->first)
 774          << ": return " << getQualifiedName(ii->second->TheDef) << ";\n";
 775     OS << "    };\n" << "    break;\n";
 776   }
 777   OS << "  };\n";
 778   OS << "  return 0;\n";
 779   OS << "}\n\n";
 780
 781   OS << "unsigned " << ClassName
 782      << "::getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const {\n"
 783      << "  switch (RegNo) {\n"
 784      << "  default:\n    return 0;\n";
 785    for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 786      const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 787      if (SRM.empty())
 788        continue;
 789     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 790     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 791          ie = SRM.end(); ii != ie; ++ii)
 792       OS << "    if (SubRegNo == " << getQualifiedName(ii->second->TheDef)
 793          << ")  return " << getQualifiedName(ii->first) << ";\n";
 794     OS << "    return 0;\n";
 795   }
 796   OS << "  };\n";
 797   OS << "  return 0;\n";
 798   OS << "}\n\n";
 799
 800   // Emit composeSubRegIndices
 801   OS << "unsigned " << ClassName
 802      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 803      << "  switch (IdxA) {\n"
 804      << "  default:\n    return IdxB;\n";
 805   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 806     bool Open = false;
 807     for (unsigned j = 0; j != e; ++j) {
 808       if (Record *Comp = RegBank.getCompositeSubRegIndex(SubRegIndices[i],
 809                                                          SubRegIndices[j])) {
 810         if (!Open) {
 811           OS << "  case " << getQualifiedName(SubRegIndices[i])
 812              << ": switch(IdxB) {\n    default: return IdxB;\n";
 813           Open = true;
 814         }
 815         OS << "    case " << getQualifiedName(SubRegIndices[j])
 816            << ": return " << getQualifiedName(Comp) << ";\n";
 817       }
 818     }
 819     if (Open)
 820       OS << "    }\n";
 821   }
 822   OS << "  }\n}\n\n";
 823
 824   // Emit the constructor of the class...
 825   OS << "extern MCRegisterDesc " << TargetName << "RegDesc[];\n";
 826   OS << "extern MCRegisterClass " << TargetName << "MCRegisterClasses[];\n";
 827
 828   OS << ClassName << "::" << ClassName
 829      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
 830      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
 831      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 832      << "                 " << TargetName << "SubRegIndexTable) {\n"
 833      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
 834      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 835      << RegisterClasses.size() << ");\n\n";
 836
 837   EmitRegMapping(OS, Regs, true);
 838
 839   OS << "}\n\n";
 840
 841   OS << "} // End llvm namespace \n";
 842   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
 843 }
 844
 845 void RegisterInfoEmitter::run(raw_ostream &OS) {
 846   CodeGenTarget Target(Records);
 847   CodeGenRegBank &RegBank = Target.getRegBank();
 848   RegBank.computeDerivedInfo();
 849
 850   runEnums(OS, Target, RegBank);
 851   runMCDesc(OS, Target, RegBank);
 852   runTargetHeader(OS, Target, RegBank);
 853   runTargetDesc(OS, Target, RegBank);
 854 }