utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "SequenceToOffsetTable.h"
  20 #include "llvm/TableGen/Record.h"
  21 #include "llvm/ADT/BitVector.h"
  22 #include "llvm/ADT/StringExtras.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/Support/Format.h"
  25 #include <algorithm>
  26 #include <set>
  27 using namespace llvm;
  28
  29 // runEnums - Print out enum values for all of the registers.
  30 void RegisterInfoEmitter::runEnums(raw_ostream &OS,
  31                                    CodeGenTarget &Target, CodeGenRegBank &Bank) {
  32   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  33
  34   // Register enums are stored as uint16_t in the tables. Make sure we'll fit.
  35   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  36
  37   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  38
  39   EmitSourceFileHeader("Target Register Enum Values", OS);
  40
  41   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  42   OS << "#undef GET_REGINFO_ENUM\n";
  43
  44   OS << "namespace llvm {\n\n";
  45
  46   OS << "class MCRegisterClass;\n"
  47      << "extern const MCRegisterClass " << Namespace
  48      << "MCRegisterClasses[];\n\n";
  49
  50   if (!Namespace.empty())
  51     OS << "namespace " << Namespace << " {\n";
  52   OS << "enum {\n  NoRegister,\n";
  53
  54   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  55     OS << "  " << Registers[i]->getName() << " = " <<
  56       Registers[i]->EnumValue << ",\n";
  57   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  58          "Register enum value mismatch!");
  59   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  60   OS << "};\n";
  61   if (!Namespace.empty())
  62     OS << "}\n";
  63
  64   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  65   if (!RegisterClasses.empty()) {
  66
  67     // RegisterClass enums are stored as uint16_t in the tables.
  68     assert(RegisterClasses.size() <= 0xffff &&
  69            "Too many register classes to fit in tables");
  70
  71     OS << "\n// Register classes\n";
  72     if (!Namespace.empty())
  73       OS << "namespace " << Namespace << " {\n";
  74     OS << "enum {\n";
  75     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  76       if (i) OS << ",\n";
  77       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  78       OS << " = " << i;
  79     }
  80     OS << "\n  };\n";
  81     if (!Namespace.empty())
  82       OS << "}\n";
  83   }
  84
  85   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  86   // If the only definition is the default NoRegAltName, we don't need to
  87   // emit anything.
  88   if (RegAltNameIndices.size() > 1) {
  89     OS << "\n// Register alternate name indices\n";
  90     if (!Namespace.empty())
  91       OS << "namespace " << Namespace << " {\n";
  92     OS << "enum {\n";
  93     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  94       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  95     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  96     OS << "};\n";
  97     if (!Namespace.empty())
  98       OS << "}\n";
  99   }
 100
 101   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 102   if (!SubRegIndices.empty()) {
 103     OS << "\n// Subregister indices\n";
 104     std::string Namespace =
 105       SubRegIndices[0]->getNamespace();
 106     if (!Namespace.empty())
 107       OS << "namespace " << Namespace << " {\n";
 108     OS << "enum {\n  NoSubRegister,\n";
 109     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
 110       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 111     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 112     if (!Namespace.empty())
 113       OS << "}\n";
 114   }
 115
 116   OS << "} // End llvm namespace \n";
 117   OS << "#endif // GET_REGINFO_ENUM\n\n";
 118 }
 119
 120 void RegisterInfoEmitter::
 121 EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
 122                     const std::string &ClassName) {
 123   unsigned NumRCs = RegBank.getRegClasses().size();
 124   unsigned NumSets = RegBank.getNumRegPressureSets();
 125
 126   OS << "/// Get the weight in units of pressure for this register class.\n"
 127      << "const RegClassWeight &" << ClassName << "::\n"
 128      << "getRegClassWeight(const TargetRegisterClass *RC) const {\n"
 129      << "  static const RegClassWeight RCWeightTable[] = {\n";
 130   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 131     const CodeGenRegisterClass &RC = *RegBank.getRegClasses()[i];
 132     const CodeGenRegister::Set &Regs = RC.getMembers();
 133     if (Regs.empty())
 134       OS << "    {0, 0";
 135     else {
 136       std::vector<unsigned> RegUnits;
 137       RC.buildRegUnitSet(RegUnits);
 138       OS << "    {" << (*Regs.begin())->getWeight(RegBank)
 139          << ", " << RegBank.getRegUnitSetWeight(RegUnits);
 140     }
 141     OS << "},  \t// " << RC.getName() << "\n";
 142   }
 143   OS << "    {0, 0} };\n"
 144      << "  return RCWeightTable[RC->getID()];\n"
 145      << "}\n\n";
 146
 147   OS << "\n"
 148      << "// Get the number of dimensions of register pressure.\n"
 149      << "unsigned " << ClassName << "::getNumRegPressureSets() const {\n"
 150      << "  return " << NumSets << ";\n}\n\n";
 151
 152   OS << "// Get the register unit pressure limit for this dimension.\n"
 153      << "// This limit must be adjusted dynamically for reserved registers.\n"
 154      << "unsigned " << ClassName << "::\n"
 155      << "getRegPressureSetLimit(unsigned Idx) const {\n"
 156      << "  static const unsigned PressureLimitTable[] = {\n";
 157   for (unsigned i = 0; i < NumSets; ++i ) {
 158     const RegUnitSet &RegUnits = RegBank.getRegPressureSet(i);
 159     OS << "    " << RegBank.getRegUnitSetWeight(RegUnits.Units)
 160        << ",  \t// " << i << ": " << RegBank.getRegPressureSet(i).Name << "\n";
 161   }
 162   OS << "    0 };\n"
 163      << "  return PressureLimitTable[Idx];\n"
 164      << "}\n\n";
 165
 166   OS << "/// Get the dimensions of register pressure "
 167      << "impacted by this register class.\n"
 168      << "/// Returns a -1 terminated array of pressure set IDs\n"
 169      << "const int* " << ClassName << "::\n"
 170      << "getRegClassPressureSets(const TargetRegisterClass *RC) const {\n"
 171      << "  static const int RCSetsTable[] = {\n    ";
 172   std::vector<unsigned> RCSetStarts(NumRCs);
 173   for (unsigned i = 0, StartIdx = 0, e = NumRCs; i != e; ++i) {
 174     RCSetStarts[i] = StartIdx;
 175     ArrayRef<unsigned> PSetIDs = RegBank.getRCPressureSetIDs(i);
 176     for (ArrayRef<unsigned>::iterator PSetI = PSetIDs.begin(),
 177            PSetE = PSetIDs.end(); PSetI != PSetE; ++PSetI) {
 178       OS << *PSetI << ",  ";
 179       ++StartIdx;
 180     }
 181     OS << "-1,  \t// " << RegBank.getRegClasses()[i]->getName() << "\n    ";
 182     ++StartIdx;
 183   }
 184   OS << "-1 };\n";
 185   OS << "  static const unsigned RCSetStartTable[] = {\n    ";
 186   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 187     OS << RCSetStarts[i] << ",";
 188   }
 189   OS << "0 };\n"
 190      << "  unsigned SetListStart = RCSetStartTable[RC->getID()];\n"
 191      << "  return &RCSetsTable[SetListStart];\n"
 192      << "}\n\n";
 193 }
 194
 195 void
 196 RegisterInfoEmitter::EmitRegMappingTables(raw_ostream &OS,
 197                                        const std::vector<CodeGenRegister*> &Regs,
 198                                           bool isCtor) {
 199   // Collect all information about dwarf register numbers
 200   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 201   DwarfRegNumsMapTy DwarfRegNums;
 202
 203   // First, just pull all provided information to the map
 204   unsigned maxLength = 0;
 205   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 206     Record *Reg = Regs[i]->TheDef;
 207     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 208     maxLength = std::max((size_t)maxLength, RegNums.size());
 209     if (DwarfRegNums.count(Reg))
 210       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 211              << "specified multiple times\n";
 212     DwarfRegNums[Reg] = RegNums;
 213   }
 214
 215   if (!maxLength)
 216     return;
 217
 218   // Now we know maximal length of number list. Append -1's, where needed
 219   for (DwarfRegNumsMapTy::iterator
 220        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 221     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 222       I->second.push_back(-1);
 223
 224   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 225
 226   OS << "// " << Namespace << " Dwarf<->LLVM register mappings.\n";
 227
 228   // Emit reverse information about the dwarf register numbers.
 229   for (unsigned j = 0; j < 2; ++j) {
 230     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 231       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 232       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 233       OS << i << "Dwarf2L[]";
 234
 235       if (!isCtor) {
 236         OS << " = {\n";
 237
 238         // Store the mapping sorted by the LLVM reg num so lookup can be done
 239         // with a binary search.
 240         std::map<uint64_t, Record*> Dwarf2LMap;
 241         for (DwarfRegNumsMapTy::iterator
 242                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 243           int DwarfRegNo = I->second[i];
 244           if (DwarfRegNo < 0)
 245             continue;
 246           Dwarf2LMap[DwarfRegNo] = I->first;
 247         }
 248
 249         for (std::map<uint64_t, Record*>::iterator
 250                I = Dwarf2LMap.begin(), E = Dwarf2LMap.end(); I != E; ++I)
 251           OS << "  { " << I->first << "U, " << getQualifiedName(I->second)
 252              << " },\n";
 253
 254         OS << "};\n";
 255       } else {
 256         OS << ";\n";
 257       }
 258
 259       // We have to store the size in a const global, it's used in multiple
 260       // places.
 261       OS << "extern const unsigned " << Namespace
 262          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "Dwarf2LSize";
 263       if (!isCtor)
 264         OS << " = sizeof(" << Namespace
 265            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 266            << "Dwarf2L)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 267       else
 268         OS << ";\n\n";
 269     }
 270   }
 271
 272   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 273     Record *Reg = Regs[i]->TheDef;
 274     const RecordVal *V = Reg->getValue("DwarfAlias");
 275     if (!V || !V->getValue())
 276       continue;
 277
 278     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 279     Record *Alias = DI->getDef();
 280     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 281   }
 282
 283   // Emit information about the dwarf register numbers.
 284   for (unsigned j = 0; j < 2; ++j) {
 285     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 286       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 287       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 288       OS << i << "L2Dwarf[]";
 289       if (!isCtor) {
 290         OS << " = {\n";
 291         // Store the mapping sorted by the Dwarf reg num so lookup can be done
 292         // with a binary search.
 293         for (DwarfRegNumsMapTy::iterator
 294                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 295           int RegNo = I->second[i];
 296           if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 297             continue;
 298
 299           OS << "  { " << getQualifiedName(I->first) << ", " << RegNo
 300              << "U },\n";
 301         }
 302         OS << "};\n";
 303       } else {
 304         OS << ";\n";
 305       }
 306
 307       // We have to store the size in a const global, it's used in multiple
 308       // places.
 309       OS << "extern const unsigned " << Namespace
 310          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "L2DwarfSize";
 311       if (!isCtor)
 312         OS << " = sizeof(" << Namespace
 313            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 314            << "L2Dwarf)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 315       else
 316         OS << ";\n\n";
 317     }
 318   }
 319 }
 320
 321 void
 322 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 323                                     const std::vector<CodeGenRegister*> &Regs,
 324                                     bool isCtor) {
 325   // Emit the initializer so the tables from EmitRegMappingTables get wired up
 326   // to the MCRegisterInfo object.
 327   unsigned maxLength = 0;
 328   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 329     Record *Reg = Regs[i]->TheDef;
 330     maxLength = std::max((size_t)maxLength,
 331                          Reg->getValueAsListOfInts("DwarfNumbers").size());
 332   }
 333
 334   if (!maxLength)
 335     return;
 336
 337   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 338
 339   // Emit reverse information about the dwarf register numbers.
 340   for (unsigned j = 0; j < 2; ++j) {
 341     OS << "  switch (";
 342     if (j == 0)
 343       OS << "DwarfFlavour";
 344     else
 345       OS << "EHFlavour";
 346     OS << ") {\n"
 347      << "  default:\n"
 348      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 349
 350     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 351       OS << "  case " << i << ":\n";
 352       OS << "    ";
 353       if (!isCtor)
 354         OS << "RI->";
 355       std::string Tmp;
 356       raw_string_ostream(Tmp) << Namespace
 357                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 358                               << "Dwarf2L";
 359       OS << "mapDwarfRegsToLLVMRegs(" << Tmp << ", " << Tmp << "Size, ";
 360       if (j == 0)
 361           OS << "false";
 362         else
 363           OS << "true";
 364       OS << ");\n";
 365       OS << "    break;\n";
 366     }
 367     OS << "  }\n";
 368   }
 369
 370   // Emit information about the dwarf register numbers.
 371   for (unsigned j = 0; j < 2; ++j) {
 372     OS << "  switch (";
 373     if (j == 0)
 374       OS << "DwarfFlavour";
 375     else
 376       OS << "EHFlavour";
 377     OS << ") {\n"
 378        << "  default:\n"
 379        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 380
 381     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 382       OS << "  case " << i << ":\n";
 383       OS << "    ";
 384       if (!isCtor)
 385         OS << "RI->";
 386       std::string Tmp;
 387       raw_string_ostream(Tmp) << Namespace
 388                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 389                               << "L2Dwarf";
 390       OS << "mapLLVMRegsToDwarfRegs(" << Tmp << ", " << Tmp << "Size, ";
 391       if (j == 0)
 392           OS << "false";
 393         else
 394           OS << "true";
 395       OS << ");\n";
 396       OS << "    break;\n";
 397     }
 398     OS << "  }\n";
 399   }
 400 }
 401
 402 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 403 // Width is the number of bits per hex number.
 404 static void printBitVectorAsHex(raw_ostream &OS,
 405                                 const BitVector &Bits,
 406                                 unsigned Width) {
 407   assert(Width <= 32 && "Width too large");
 408   unsigned Digits = (Width + 3) / 4;
 409   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 410     unsigned Value = 0;
 411     for (unsigned j = 0; j != Width && i + j != e; ++j)
 412       Value |= Bits.test(i + j) << j;
 413     OS << format("0x%0*x, ", Digits, Value);
 414   }
 415 }
 416
 417 // Helper to emit a set of bits into a constant byte array.
 418 class BitVectorEmitter {
 419   BitVector Values;
 420 public:
 421   void add(unsigned v) {
 422     if (v >= Values.size())
 423       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 424     Values[v] = true;
 425   }
 426
 427   void print(raw_ostream &OS) {
 428     printBitVectorAsHex(OS, Values, 8);
 429   }
 430 };
 431
 432 static void printRegister(raw_ostream &OS, const CodeGenRegister *Reg) {
 433   OS << getQualifiedName(Reg->TheDef);
 434 }
 435
 436 static void printSimpleValueType(raw_ostream &OS, MVT::SimpleValueType VT) {
 437   OS << getEnumName(VT);
 438 }
 439
 440 //
 441 // runMCDesc - Print out MC register descriptions.
 442 //
 443 void
 444 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 445                                CodeGenRegBank &RegBank) {
 446   EmitSourceFileHeader("MC Register Information", OS);
 447
 448   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 449   OS << "#undef GET_REGINFO_MC_DESC\n";
 450
 451   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 452   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 453   RegBank.computeOverlaps(Overlaps);
 454
 455   // The lists of sub-registers, super-registers, and overlaps all go in the
 456   // same array. That allows us to share suffixes.
 457   typedef std::vector<const CodeGenRegister*> RegVec;
 458   SmallVector<RegVec, 4> SubRegLists(Regs.size());
 459   SmallVector<RegVec, 4> OverlapLists(Regs.size());
 460   SequenceToOffsetTable<RegVec, CodeGenRegister::Less> RegSeqs;
 461
 462   // Precompute register lists for the SequenceToOffsetTable.
 463   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 464     const CodeGenRegister *Reg = Regs[i];
 465
 466     // Compute the ordered sub-register list.
 467     SetVector<const CodeGenRegister*> SR;
 468     Reg->addSubRegsPreOrder(SR, RegBank);
 469     RegVec &SubRegList = SubRegLists[i];
 470     SubRegList.assign(SR.begin(), SR.end());
 471     RegSeqs.add(SubRegList);
 472
 473     // Super-registers are already computed.
 474     const RegVec &SuperRegList = Reg->getSuperRegs();
 475     RegSeqs.add(SuperRegList);
 476
 477     // The list of overlaps doesn't need to have any particular order, except
 478     // Reg itself must be the first element. Pick an ordering that has one of
 479     // the other lists as a suffix.
 480     RegVec &OverlapList = OverlapLists[i];
 481     const RegVec &Suffix = SubRegList.size() > SuperRegList.size() ?
 482                            SubRegList : SuperRegList;
 483     CodeGenRegister::Set Omit(Suffix.begin(), Suffix.end());
 484
 485     // First element is Reg itself.
 486     OverlapList.push_back(Reg);
 487     Omit.insert(Reg);
 488
 489     // Any elements not in Suffix.
 490     const CodeGenRegister::Set &OSet = Overlaps[Reg];
 491     std::set_difference(OSet.begin(), OSet.end(),
 492                         Omit.begin(), Omit.end(),
 493                         std::back_inserter(OverlapList),
 494                         CodeGenRegister::Less());
 495
 496     // Finally, Suffix itself.
 497     OverlapList.insert(OverlapList.end(), Suffix.begin(), Suffix.end());
 498     RegSeqs.add(OverlapList);
 499   }
 500
 501   // Compute the final layout of the sequence table.
 502   RegSeqs.layout();
 503
 504   OS << "namespace llvm {\n\n";
 505
 506   const std::string &TargetName = Target.getName();
 507
 508   // Emit the shared table of register lists.
 509   OS << "extern const uint16_t " << TargetName << "RegLists[] = {\n";
 510   RegSeqs.emit(OS, printRegister);
 511   OS << "};\n\n";
 512
 513   OS << "extern const MCRegisterDesc " << TargetName
 514      << "RegDesc[] = { // Descriptors\n";
 515   OS << "  { \"NOREG\", 0, 0, 0 },\n";
 516
 517   // Emit the register descriptors now.
 518   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 519     const CodeGenRegister *Reg = Regs[i];
 520     OS << "  { \"" << Reg->getName() << "\", "
 521        << RegSeqs.get(OverlapLists[i]) << ", "
 522        << RegSeqs.get(SubRegLists[i]) << ", "
 523        << RegSeqs.get(Reg->getSuperRegs()) << " },\n";
 524   }
 525   OS << "};\n\n";      // End of register descriptors...
 526
 527   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 528
 529   // Loop over all of the register classes... emitting each one.
 530   OS << "namespace {     // Register classes...\n";
 531
 532   // Emit the register enum value arrays for each RegisterClass
 533   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 534     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 535     ArrayRef<Record*> Order = RC.getOrder();
 536
 537     // Give the register class a legal C name if it's anonymous.
 538     std::string Name = RC.getName();
 539
 540     // Emit the register list now.
 541     OS << "  // " << Name << " Register Class...\n"
 542        << "  const uint16_t " << Name
 543        << "[] = {\n    ";
 544     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 545       Record *Reg = Order[i];
 546       OS << getQualifiedName(Reg) << ", ";
 547     }
 548     OS << "\n  };\n\n";
 549
 550     OS << "  // " << Name << " Bit set.\n"
 551        << "  const uint8_t " << Name
 552        << "Bits[] = {\n    ";
 553     BitVectorEmitter BVE;
 554     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 555       Record *Reg = Order[i];
 556       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 557     }
 558     BVE.print(OS);
 559     OS << "\n  };\n\n";
 560
 561   }
 562   OS << "}\n\n";
 563
 564   OS << "extern const MCRegisterClass " << TargetName
 565      << "MCRegisterClasses[] = {\n";
 566
 567   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 568     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 569
 570     // Asserts to make sure values will fit in table assuming types from
 571     // MCRegisterInfo.h
 572     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 573     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 574     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 575
 576     OS << "  { " << '\"' << RC.getName() << "\", "
 577        << RC.getName() << ", " << RC.getName() << "Bits, "
 578        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 579        << RC.getQualifiedName() + "RegClassID" << ", "
 580        << RC.SpillSize/8 << ", "
 581        << RC.SpillAlignment/8 << ", "
 582        << RC.CopyCost << ", "
 583        << RC.Allocatable << " },\n";
 584   }
 585
 586   OS << "};\n\n";
 587
 588   // Emit the data table for getSubReg().
 589   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 590   if (SubRegIndices.size()) {
 591     OS << "const uint16_t " << TargetName << "SubRegTable[]["
 592        << SubRegIndices.size() << "] = {\n";
 593     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 594       const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 595       OS << "  /* " << Regs[i]->TheDef->getName() << " */\n";
 596       if (SRM.empty()) {
 597         OS << "  {0},\n";
 598         continue;
 599       }
 600       OS << "  {";
 601       for (unsigned j = 0, je = SubRegIndices.size(); j != je; ++j) {
 602         // FIXME: We really should keep this to 80 columns...
 603         CodeGenRegister::SubRegMap::const_iterator SubReg =
 604           SRM.find(SubRegIndices[j]);
 605         if (SubReg != SRM.end())
 606           OS << getQualifiedName(SubReg->second->TheDef);
 607         else
 608           OS << "0";
 609         if (j != je - 1)
 610           OS << ", ";
 611       }
 612       OS << "}" << (i != e ? "," : "") << "\n";
 613     }
 614     OS << "};\n\n";
 615     OS << "const uint16_t *get" << TargetName
 616        << "SubRegTable() {\n  return (const uint16_t *)" << TargetName
 617        << "SubRegTable;\n}\n\n";
 618   }
 619
 620   EmitRegMappingTables(OS, Regs, false);
 621
 622   // MCRegisterInfo initialization routine.
 623   OS << "static inline void Init" << TargetName
 624      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 625      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 626   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 627      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 628      << RegisterClasses.size() << ", " << TargetName << "RegLists, ";
 629   if (SubRegIndices.size() != 0)
 630     OS << "(uint16_t*)" << TargetName << "SubRegTable, "
 631        << SubRegIndices.size() << ");\n\n";
 632   else
 633     OS << "NULL, 0);\n\n";
 634
 635   EmitRegMapping(OS, Regs, false);
 636
 637   OS << "}\n\n";
 638
 639   OS << "} // End llvm namespace \n";
 640   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 641 }
 642
 643 void
 644 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 645                                      CodeGenRegBank &RegBank) {
 646   EmitSourceFileHeader("Register Information Header Fragment", OS);
 647
 648   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 649   OS << "#undef GET_REGINFO_HEADER\n";
 650
 651   const std::string &TargetName = Target.getName();
 652   std::string ClassName = TargetName + "GenRegisterInfo";
 653
 654   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n\n";
 655
 656   OS << "namespace llvm {\n\n";
 657
 658   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 659      << "  explicit " << ClassName
 660      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 661      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 662      << "     { return false; }\n"
 663      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 664      << "  const TargetRegisterClass *"
 665         "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n"
 666      << "  const TargetRegisterClass *getMatchingSuperRegClass("
 667         "const TargetRegisterClass*, const TargetRegisterClass*, "
 668         "unsigned) const;\n"
 669      << "  const RegClassWeight &getRegClassWeight("
 670      << "const TargetRegisterClass *RC) const;\n"
 671      << "  unsigned getNumRegPressureSets() const;\n"
 672      << "  unsigned getRegPressureSetLimit(unsigned Idx) const;\n"
 673      << "  const int *getRegClassPressureSets("
 674      << "const TargetRegisterClass *RC) const;\n"
 675      << "};\n\n";
 676
 677   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 678
 679   if (!RegisterClasses.empty()) {
 680     OS << "namespace " << RegisterClasses[0]->Namespace
 681        << " { // Register classes\n";
 682
 683     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 684       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 685       const std::string &Name = RC.getName();
 686
 687       // Output the extern for the instance.
 688       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 689       // Output the extern for the pointer to the instance (should remove).
 690       OS << "  static const TargetRegisterClass * const " << Name
 691          << "RegisterClass = &" << Name << "RegClass;\n";
 692     }
 693     OS << "} // end of namespace " << TargetName << "\n\n";
 694   }
 695   OS << "} // End llvm namespace \n";
 696   OS << "#endif // GET_REGINFO_HEADER\n\n";
 697 }
 698
 699 //
 700 // runTargetDesc - Output the target register and register file descriptions.
 701 //
 702 void
 703 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 704                                    CodeGenRegBank &RegBank){
 705   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 706
 707   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 708   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 709
 710   OS << "namespace llvm {\n\n";
 711
 712   // Get access to MCRegisterClass data.
 713   OS << "extern const MCRegisterClass " << Target.getName()
 714      << "MCRegisterClasses[];\n";
 715
 716   // Start out by emitting each of the register classes.
 717   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 718
 719   // Collect all registers belonging to any allocatable class.
 720   std::set<Record*> AllocatableRegs;
 721
 722   // Collect allocatable registers.
 723   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 724     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 725     ArrayRef<Record*> Order = RC.getOrder();
 726
 727     if (RC.Allocatable)
 728       AllocatableRegs.insert(Order.begin(), Order.end());
 729   }
 730
 731   // Build a shared array of value types.
 732   SequenceToOffsetTable<std::vector<MVT::SimpleValueType> > VTSeqs;
 733   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc)
 734     VTSeqs.add(RegisterClasses[rc]->VTs);
 735   VTSeqs.layout();
 736   OS << "\nstatic const MVT::SimpleValueType VTLists[] = {\n";
 737   VTSeqs.emit(OS, printSimpleValueType, "MVT::Other");
 738   OS << "};\n";
 739
 740   // Now that all of the structs have been emitted, emit the instances.
 741   if (!RegisterClasses.empty()) {
 742     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 743
 744     OS << "\nstatic const TargetRegisterClass *const "
 745        << "NullRegClasses[] = { NULL };\n\n";
 746
 747     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 748
 749     if (NumSubRegIndices) {
 750       // Compute the super-register classes for each RegisterClass
 751       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 752         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 753         for (DenseMap<Record*,Record*>::const_iterator
 754              i = RC.SubRegClasses.begin(),
 755              e = RC.SubRegClasses.end(); i != e; ++i) {
 756           // Find the register class number of i->second for SuperRegClassMap.
 757           const CodeGenRegisterClass *RC2 = RegBank.getRegClass(i->second);
 758           assert(RC2 && "Invalid register class in SubRegClasses");
 759           SuperRegClassMap[RC2->EnumValue].insert(rc);
 760         }
 761       }
 762
 763       // Emit the super-register classes for each RegisterClass
 764       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 765         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 766
 767         // Give the register class a legal C name if it's anonymous.
 768         std::string Name = RC.getName();
 769
 770         OS << "// " << Name
 771            << " Super-register Classes...\n"
 772            << "static const TargetRegisterClass *const "
 773            << Name << "SuperRegClasses[] = {\n  ";
 774
 775         bool Empty = true;
 776         std::map<unsigned, std::set<unsigned> >::iterator I =
 777           SuperRegClassMap.find(rc);
 778         if (I != SuperRegClassMap.end()) {
 779           for (std::set<unsigned>::iterator II = I->second.begin(),
 780                  EE = I->second.end(); II != EE; ++II) {
 781             const CodeGenRegisterClass &RC2 = *RegisterClasses[*II];
 782             if (!Empty)
 783               OS << ", ";
 784             OS << "&" << RC2.getQualifiedName() << "RegClass";
 785             Empty = false;
 786           }
 787         }
 788
 789         OS << (!Empty ? ", " : "") << "NULL";
 790         OS << "\n};\n\n";
 791       }
 792     }
 793
 794     // Emit the sub-classes array for each RegisterClass
 795     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 796       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 797
 798       // Give the register class a legal C name if it's anonymous.
 799       std::string Name = RC.getName();
 800
 801       OS << "static const uint32_t " << Name << "SubclassMask[] = {\n  ";
 802       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 803       OS << "\n};\n\n";
 804     }
 805
 806     // Emit NULL terminated super-class lists.
 807     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 808       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 809       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 810
 811       // Skip classes without supers.  We can reuse NullRegClasses.
 812       if (Supers.empty())
 813         continue;
 814
 815       OS << "static const TargetRegisterClass *const "
 816          << RC.getName() << "Superclasses[] = {\n";
 817       for (unsigned i = 0; i != Supers.size(); ++i)
 818         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 819       OS << "  NULL\n};\n\n";
 820     }
 821
 822     // Emit methods.
 823     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 824       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 825       if (!RC.AltOrderSelect.empty()) {
 826         OS << "\nstatic inline unsigned " << RC.getName()
 827            << "AltOrderSelect(const MachineFunction &MF) {"
 828            << RC.AltOrderSelect << "}\n\n"
 829            << "static ArrayRef<uint16_t> " << RC.getName()
 830            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
 831         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 832           ArrayRef<Record*> Elems = RC.getOrder(oi);
 833           if (!Elems.empty()) {
 834             OS << "  static const uint16_t AltOrder" << oi << "[] = {";
 835             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 836               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 837             OS << " };\n";
 838           }
 839         }
 840         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 841            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 842            << "  const ArrayRef<uint16_t> Order[] = {\n"
 843            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 844         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 845           if (RC.getOrder(oi).empty())
 846             OS << "),\n    ArrayRef<uint16_t>(";
 847           else
 848             OS << "),\n    makeArrayRef(AltOrder" << oi;
 849         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 850            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 851            << ");\n  return Order[Select];\n}\n";
 852         }
 853     }
 854
 855     // Now emit the actual value-initialized register class instances.
 856     OS << "namespace " << RegisterClasses[0]->Namespace
 857        << " {   // Register class instances\n";
 858
 859     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 860       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 861       OS << "  extern const TargetRegisterClass "
 862          << RegisterClasses[i]->getName() << "RegClass = {\n    "
 863          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
 864          << "RegClassID],\n    "
 865          << "VTLists + " << VTSeqs.get(RC.VTs) << ",\n    "
 866          << RC.getName() << "SubclassMask,\n    ";
 867       if (RC.getSuperClasses().empty())
 868         OS << "NullRegClasses,\n    ";
 869       else
 870         OS << RC.getName() << "Superclasses,\n    ";
 871       OS << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 872          << "RegClasses,\n    ";
 873       if (RC.AltOrderSelect.empty())
 874         OS << "0\n";
 875       else
 876         OS << RC.getName() << "GetRawAllocationOrder\n";
 877       OS << "  };\n\n";
 878     }
 879
 880     OS << "}\n";
 881   }
 882
 883   OS << "\nnamespace {\n";
 884   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 885   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 886     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 887        << "RegClass,\n";
 888   OS << "  };\n";
 889   OS << "}\n";       // End of anonymous namespace...
 890
 891   // Emit extra information about registers.
 892   const std::string &TargetName = Target.getName();
 893   OS << "\nstatic const TargetRegisterInfoDesc "
 894      << TargetName << "RegInfoDesc[] = { // Extra Descriptors\n";
 895   OS << "  { 0, 0 },\n";
 896
 897   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 898   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 899     const CodeGenRegister &Reg = *Regs[i];
 900     OS << "  { ";
 901     OS << Reg.CostPerUse << ", "
 902        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 903   }
 904   OS << "};\n";      // End of register descriptors...
 905
 906
 907   // Calculate the mapping of subregister+index pairs to physical registers.
 908   // This will also create further anonymous indices.
 909   unsigned NamedIndices = RegBank.getNumNamedIndices();
 910
 911   // Emit SubRegIndex names, skipping 0
 912   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 913   OS << "\nstatic const char *const " << TargetName
 914      << "SubRegIndexTable[] = { \"";
 915   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 916     OS << SubRegIndices[i]->getName();
 917     if (i+1 != e)
 918       OS << "\", \"";
 919   }
 920   OS << "\" };\n\n";
 921
 922   // Emit names of the anonymous subreg indices.
 923   if (SubRegIndices.size() > NamedIndices) {
 924     OS << "  enum {";
 925     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 926       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 927       if (i+1 != e)
 928         OS << ',';
 929     }
 930     OS << "\n  };\n\n";
 931   }
 932   OS << "\n";
 933
 934   std::string ClassName = Target.getName() + "GenRegisterInfo";
 935
 936   // Emit composeSubRegIndices
 937   OS << "unsigned " << ClassName
 938      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 939      << "  switch (IdxA) {\n"
 940      << "  default:\n    return IdxB;\n";
 941   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 942     bool Open = false;
 943     for (unsigned j = 0; j != e; ++j) {
 944       if (CodeGenSubRegIndex *Comp =
 945             SubRegIndices[i]->compose(SubRegIndices[j])) {
 946         if (!Open) {
 947           OS << "  case " << SubRegIndices[i]->getQualifiedName()
 948              << ": switch(IdxB) {\n    default: return IdxB;\n";
 949           Open = true;
 950         }
 951         OS << "    case " << SubRegIndices[j]->getQualifiedName()
 952            << ": return " << Comp->getQualifiedName() << ";\n";
 953       }
 954     }
 955     if (Open)
 956       OS << "    }\n";
 957   }
 958   OS << "  }\n}\n\n";
 959
 960   // Emit getSubClassWithSubReg.
 961   OS << "const TargetRegisterClass *" << ClassName
 962      << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 963         " const {\n";
 964   if (SubRegIndices.empty()) {
 965     OS << "  assert(Idx == 0 && \"Target has no sub-registers\");\n"
 966        << "  return RC;\n";
 967   } else {
 968     // Use the smallest type that can hold a regclass ID with room for a
 969     // sentinel.
 970     if (RegisterClasses.size() < UINT8_MAX)
 971       OS << "  static const uint8_t Table[";
 972     else if (RegisterClasses.size() < UINT16_MAX)
 973       OS << "  static const uint16_t Table[";
 974     else
 975       throw "Too many register classes.";
 976     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 977     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 978       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 979       OS << "    {\t// " << RC.getName() << "\n";
 980       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 981         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 982         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
 983           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
 984              << " -> " << SRC->getName() << "\n";
 985         else
 986           OS << "      0,\t// " << Idx->getName() << "\n";
 987       }
 988       OS << "    },\n";
 989     }
 990     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
 991        << "  if (!Idx) return RC;\n  --Idx;\n"
 992        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 993        << "  unsigned TV = Table[RC->getID()][Idx];\n"
 994        << "  return TV ? getRegClass(TV - 1) : 0;\n";
 995   }
 996   OS << "}\n\n";
 997
 998   // Emit getMatchingSuperRegClass.
 999   OS << "const TargetRegisterClass *" << ClassName
1000      << "::getMatchingSuperRegClass(const TargetRegisterClass *A,"
1001         " const TargetRegisterClass *B, unsigned Idx) const {\n";
1002   if (SubRegIndices.empty()) {
1003     OS << "  llvm_unreachable(\"Target has no sub-registers\");\n";
1004   } else {
1005     // We need to find the largest sub-class of A such that every register has
1006     // an Idx sub-register in B.  Map (B, Idx) to a bit-vector of
1007     // super-register classes that map into B. Then compute the largest common
1008     // sub-class with A by taking advantage of the register class ordering,
1009     // like getCommonSubClass().
1010
1011     // Bitvector table is NumRCs x NumSubIndexes x BVWords, where BVWords is
1012     // the number of 32-bit words required to represent all register classes.
1013     const unsigned BVWords = (RegisterClasses.size()+31)/32;
1014     BitVector BV(RegisterClasses.size());
1015
1016     OS << "  static const uint32_t Table[" << RegisterClasses.size()
1017        << "][" << SubRegIndices.size() << "][" << BVWords << "] = {\n";
1018     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
1019       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
1020       OS << "    {\t// " << RC.getName() << "\n";
1021       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
1022         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
1023         BV.reset();
1024         RC.getSuperRegClasses(Idx, BV);
1025         OS << "      { ";
1026         printBitVectorAsHex(OS, BV, 32);
1027         OS << "},\t// " << Idx->getName() << '\n';
1028       }
1029       OS << "    },\n";
1030     }
1031     OS << "  };\n  assert(A && B && \"Missing regclass\");\n"
1032        << "  --Idx;\n"
1033        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
1034        << "  const uint32_t *TV = Table[B->getID()][Idx];\n"
1035        << "  const uint32_t *SC = A->getSubClassMask();\n"
1036        << "  for (unsigned i = 0; i != " << BVWords << "; ++i)\n"
1037        << "    if (unsigned Common = TV[i] & SC[i])\n"
1038        << "      return getRegClass(32*i + CountTrailingZeros_32(Common));\n"
1039        << "  return 0;\n";
1040   }
1041   OS << "}\n\n";
1042
1043   EmitRegUnitPressure(OS, RegBank, ClassName);
1044
1045   // Emit the constructor of the class...
1046   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
1047   OS << "extern const uint16_t " << TargetName << "RegLists[];\n";
1048   if (SubRegIndices.size() != 0)
1049     OS << "extern const uint16_t *get" << TargetName
1050        << "SubRegTable();\n";
1051
1052   EmitRegMappingTables(OS, Regs, true);
1053
1054   OS << ClassName << "::\n" << ClassName
1055      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
1056      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
1057      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
1058      << "             " << TargetName << "SubRegIndexTable) {\n"
1059      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
1060      << Regs.size()+1 << ", RA,\n                     " << TargetName
1061      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
1062      << "                     " << TargetName << "RegLists,\n"
1063      << "                     ";
1064   if (SubRegIndices.size() != 0)
1065     OS << "get" << TargetName << "SubRegTable(), "
1066        << SubRegIndices.size() << ");\n\n";
1067   else
1068     OS << "NULL, 0);\n\n";
1069
1070   EmitRegMapping(OS, Regs, true);
1071
1072   OS << "}\n\n";
1073
1074
1075   // Emit CalleeSavedRegs information.
1076   std::vector<Record*> CSRSets =
1077     Records.getAllDerivedDefinitions("CalleeSavedRegs");
1078   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
1079     Record *CSRSet = CSRSets[i];
1080     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
1081     assert(Regs && "Cannot expand CalleeSavedRegs instance");
1082
1083     // Emit the *_SaveList list of callee-saved registers.
1084     OS << "static const uint16_t " << CSRSet->getName()
1085        << "_SaveList[] = { ";
1086     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
1087       OS << getQualifiedName((*Regs)[r]) << ", ";
1088     OS << "0 };\n";
1089
1090     // Emit the *_RegMask bit mask of call-preserved registers.
1091     OS << "static const uint32_t " << CSRSet->getName()
1092        << "_RegMask[] = { ";
1093     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
1094     OS << "};\n";
1095   }
1096   OS << "\n\n";
1097
1098   OS << "} // End llvm namespace \n";
1099   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
1100 }
1101
1102 void RegisterInfoEmitter::run(raw_ostream &OS) {
1103   CodeGenTarget Target(Records);
1104   CodeGenRegBank &RegBank = Target.getRegBank();
1105   RegBank.computeDerivedInfo();
1106
1107   runEnums(OS, Target, RegBank);
1108   runMCDesc(OS, Target, RegBank);
1109   runTargetHeader(OS, Target, RegBank);
1110   runTargetDesc(OS, Target, RegBank);
1111 }