utils/TableGen/InstrInfoEmitter.cpp

   1 //===- InstrInfoEmitter.cpp - Generate a Instruction Set Desc. ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of the target
  11 // instruction set for the code generator.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "InstrInfoEmitter.h"
  16 #include "CodeGenTarget.h"
  17 #include "Record.h"
  18 using namespace llvm;
  19
  20 // runEnums - Print out enum values for all of the instructions.
  21 void InstrInfoEmitter::runEnums(std::ostream &OS) {
  22   EmitSourceFileHeader("Target Instruction Enum Values", OS);
  23   OS << "namespace llvm {\n\n";
  24
  25   CodeGenTarget Target;
  26
  27   // We must emit the PHI opcode first...
  28   Record *InstrInfo = Target.getInstructionSet();
  29
  30   std::string Namespace = Target.inst_begin()->second.Namespace;
  31
  32   if (!Namespace.empty())
  33     OS << "namespace " << Namespace << " {\n";
  34   OS << "  enum {\n";
  35
  36   std::vector<const CodeGenInstruction*> NumberedInstructions;
  37   Target.getInstructionsByEnumValue(NumberedInstructions);
  38
  39   for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i) {
  40     OS << "    " << NumberedInstructions[i]->TheDef->getName()
  41        << ", \t// " << i << "\n";
  42   }
  43   OS << "    INSTRUCTION_LIST_END\n";
  44   OS << "  };\n";
  45   if (!Namespace.empty())
  46     OS << "}\n";
  47   OS << "} // End llvm namespace \n";
  48 }
  49
  50 void InstrInfoEmitter::printDefList(const std::vector<Record*> &Uses,
  51                                     unsigned Num, std::ostream &OS) const {
  52   OS << "static const unsigned ImplicitList" << Num << "[] = { ";
  53   for (unsigned i = 0, e = Uses.size(); i != e; ++i)
  54     OS << getQualifiedName(Uses[i]) << ", ";
  55   OS << "0 };\n";
  56 }
  57
  58 static std::vector<Record*> GetOperandInfo(const CodeGenInstruction &Inst) {
  59   std::vector<Record*> Result;
  60   if (Inst.hasVariableNumberOfOperands)
  61     return Result;  // No info for variable operand instrs.
  62
  63   for (unsigned i = 0, e = Inst.OperandList.size(); i != e; ++i) {
  64     if (Inst.OperandList[i].Rec->isSubClassOf("RegisterClass"))
  65       Result.push_back(Inst.OperandList[i].Rec);
  66     else {
  67       // This might be a multiple operand thing.
  68       // FIXME: Targets like X86 have registers in their multi-operand operands.
  69       for (unsigned j = 0, e = Inst.OperandList[i].MINumOperands; j != e; ++j)
  70         Result.push_back(0);
  71     }
  72   }
  73   return Result;
  74 }
  75
  76
  77 // run - Emit the main instruction description records for the target...
  78 void InstrInfoEmitter::run(std::ostream &OS) {
  79   GatherItinClasses();
  80
  81   EmitSourceFileHeader("Target Instruction Descriptors", OS);
  82   OS << "namespace llvm {\n\n";
  83
  84   CodeGenTarget Target;
  85   const std::string &TargetName = Target.getName();
  86   Record *InstrInfo = Target.getInstructionSet();
  87   Record *PHI = InstrInfo->getValueAsDef("PHIInst");
  88
  89   // Emit empty implicit uses and defs lists
  90   OS << "static const unsigned EmptyImpList[] = { 0 };\n";
  91
  92   // Keep track of all of the def lists we have emitted already.
  93   std::map<std::vector<Record*>, unsigned> EmittedLists;
  94   unsigned ListNumber = 0;
  95
  96   // Emit all of the instruction's implicit uses and defs.
  97   for (CodeGenTarget::inst_iterator II = Target.inst_begin(),
  98          E = Target.inst_end(); II != E; ++II) {
  99     Record *Inst = II->second.TheDef;
 100     std::vector<Record*> Uses = Inst->getValueAsListOfDefs("Uses");
 101     if (!Uses.empty()) {
 102       unsigned &IL = EmittedLists[Uses];
 103       if (!IL) printDefList(Uses, IL = ++ListNumber, OS);
 104     }
 105     std::vector<Record*> Defs = Inst->getValueAsListOfDefs("Defs");
 106     if (!Defs.empty()) {
 107       unsigned &IL = EmittedLists[Defs];
 108       if (!IL) printDefList(Defs, IL = ++ListNumber, OS);
 109     }
 110   }
 111
 112   std::map<std::vector<Record*>, unsigned> OperandInfosEmitted;
 113   unsigned OperandListNum = 0;
 114   OperandInfosEmitted[std::vector<Record*>()] = ++OperandListNum;
 115
 116   // Emit all of the operand info records.
 117   OS << "\n";
 118   for (CodeGenTarget::inst_iterator II = Target.inst_begin(),
 119        E = Target.inst_end(); II != E; ++II) {
 120     std::vector<Record*> OperandInfo = GetOperandInfo(II->second);
 121     unsigned &N = OperandInfosEmitted[OperandInfo];
 122     if (N == 0) {
 123       N = ++OperandListNum;
 124       OS << "static const TargetOperandInfo OperandInfo" << N << "[] = { ";
 125       for (unsigned i = 0, e = OperandInfo.size(); i != e; ++i) {
 126         if (Record *RC = OperandInfo[i]) {
 127           OS << "{ &" << getQualifiedName(RC) << "RegClass }, ";
 128         } else {
 129           OS << "{ 0 }, ";
 130         }
 131       }
 132       OS << "};\n";
 133     }
 134   }
 135
 136   // Emit all of the TargetInstrDescriptor records.
 137   //
 138   OS << "\nstatic const TargetInstrDescriptor " << TargetName
 139      << "Insts[] = {\n";
 140   emitRecord(Target.getPHIInstruction(), 0, InstrInfo, EmittedLists,
 141              OperandInfosEmitted, OS);
 142
 143   unsigned i = 0;
 144   for (CodeGenTarget::inst_iterator II = Target.inst_begin(),
 145          E = Target.inst_end(); II != E; ++II)
 146     if (II->second.TheDef != PHI)
 147       emitRecord(II->second, ++i, InstrInfo, EmittedLists,
 148                  OperandInfosEmitted, OS);
 149   OS << "};\n";
 150   OS << "} // End llvm namespace \n";
 151 }
 152
 153 void InstrInfoEmitter::emitRecord(const CodeGenInstruction &Inst, unsigned Num,
 154                                   Record *InstrInfo,
 155                          std::map<std::vector<Record*>, unsigned> &EmittedLists,
 156                                std::map<std::vector<Record*>, unsigned> &OpInfo,
 157                                   std::ostream &OS) {
 158   int NumOperands;
 159   if (Inst.hasVariableNumberOfOperands)
 160     NumOperands = -1;
 161   else if (!Inst.OperandList.empty())
 162     // Each logical operand can be multiple MI operands.
 163     NumOperands = Inst.OperandList.back().MIOperandNo +
 164                   Inst.OperandList.back().MINumOperands;
 165   else
 166     NumOperands = 0;
 167
 168   OS << "  { \"";
 169   if (Inst.Name.empty())
 170     OS << Inst.TheDef->getName();
 171   else
 172     OS << Inst.Name;
 173
 174   unsigned ItinClass = !IsItineraries ? 0 :
 175             ItinClassNumber(Inst.TheDef->getValueAsDef("Itinerary")->getName());
 176
 177   OS << "\",\t" << NumOperands << ", -1, 0, false, 0, 0, "
 178      << ItinClass
 179      << ", 0";
 180
 181   // Emit all of the target indepedent flags...
 182   if (Inst.isReturn)     OS << "|M_RET_FLAG";
 183   if (Inst.isBranch)     OS << "|M_BRANCH_FLAG";
 184   if (Inst.isBarrier)    OS << "|M_BARRIER_FLAG";
 185   if (Inst.hasDelaySlot) OS << "|M_DELAY_SLOT_FLAG";
 186   if (Inst.isCall)       OS << "|M_CALL_FLAG";
 187   if (Inst.isLoad)       OS << "|M_LOAD_FLAG";
 188   if (Inst.isStore)      OS << "|M_STORE_FLAG";
 189   if (Inst.isTwoAddress) OS << "|M_2_ADDR_FLAG";
 190   if (Inst.isConvertibleToThreeAddress) OS << "|M_CONVERTIBLE_TO_3_ADDR";
 191   if (Inst.isCommutable) OS << "|M_COMMUTABLE";
 192   if (Inst.isTerminator) OS << "|M_TERMINATOR_FLAG";
 193   if (Inst.usesCustomDAGSchedInserter)
 194     OS << "|M_USES_CUSTOM_DAG_SCHED_INSERTION";
 195   OS << ", 0";
 196
 197   // Emit all of the target-specific flags...
 198   ListInit *LI    = InstrInfo->getValueAsListInit("TSFlagsFields");
 199   ListInit *Shift = InstrInfo->getValueAsListInit("TSFlagsShifts");
 200   if (LI->getSize() != Shift->getSize())
 201     throw "Lengths of " + InstrInfo->getName() +
 202           ":(TargetInfoFields, TargetInfoPositions) must be equal!";
 203
 204   for (unsigned i = 0, e = LI->getSize(); i != e; ++i)
 205     emitShiftedValue(Inst.TheDef, dynamic_cast<StringInit*>(LI->getElement(i)),
 206                      dynamic_cast<IntInit*>(Shift->getElement(i)), OS);
 207
 208   OS << ", ";
 209
 210   // Emit the implicit uses and defs lists...
 211   std::vector<Record*> UseList = Inst.TheDef->getValueAsListOfDefs("Uses");
 212   if (UseList.empty())
 213     OS << "EmptyImpList, ";
 214   else
 215     OS << "ImplicitList" << EmittedLists[UseList] << ", ";
 216
 217   std::vector<Record*> DefList = Inst.TheDef->getValueAsListOfDefs("Defs");
 218   if (DefList.empty())
 219     OS << "EmptyImpList, ";
 220   else
 221     OS << "ImplicitList" << EmittedLists[DefList] << ", ";
 222
 223   // Emit the operand info.
 224   std::vector<Record*> OperandInfo = GetOperandInfo(Inst);
 225   if (OperandInfo.empty())
 226     OS << "0";
 227   else
 228     OS << "OperandInfo" << OpInfo[OperandInfo];
 229
 230   OS << " },  // Inst #" << Num << " = " << Inst.TheDef->getName() << "\n";
 231 }
 232
 233 struct LessRecord {
 234   bool operator()(const Record *Rec1, const Record *Rec2) const {
 235     return Rec1->getName() < Rec2->getName();
 236   }
 237 };
 238 void InstrInfoEmitter::GatherItinClasses() {
 239   std::vector<Record*> DefList =
 240                           Records.getAllDerivedDefinitions("InstrItinClass");
 241   IsItineraries = !DefList.empty();
 242
 243   if (!IsItineraries) return;
 244
 245   sort(DefList.begin(), DefList.end(), LessRecord());
 246
 247   for (unsigned i = 0, N = DefList.size(); i < N; i++) {
 248     Record *Def = DefList[i];
 249     ItinClassMap[Def->getName()] = i + 1;
 250   }
 251 }
 252
 253 unsigned InstrInfoEmitter::ItinClassNumber(std::string ItinName) {
 254   return ItinClassMap[ItinName];
 255 }
 256
 257 void InstrInfoEmitter::emitShiftedValue(Record *R, StringInit *Val,
 258                                         IntInit *ShiftInt, std::ostream &OS) {
 259   if (Val == 0 || ShiftInt == 0)
 260     throw std::string("Illegal value or shift amount in TargetInfo*!");
 261   RecordVal *RV = R->getValue(Val->getValue());
 262   int Shift = ShiftInt->getValue();
 263
 264   if (RV == 0 || RV->getValue() == 0)
 265     throw R->getName() + " doesn't have a field named '" + Val->getValue()+"'!";
 266
 267   Init *Value = RV->getValue();
 268   if (BitInit *BI = dynamic_cast<BitInit*>(Value)) {
 269     if (BI->getValue()) OS << "|(1<<" << Shift << ")";
 270     return;
 271   } else if (BitsInit *BI = dynamic_cast<BitsInit*>(Value)) {
 272     // Convert the Bits to an integer to print...
 273     Init *I = BI->convertInitializerTo(new IntRecTy());
 274     if (I)
 275       if (IntInit *II = dynamic_cast<IntInit*>(I)) {
 276         if (II->getValue())
 277           OS << "|(" << II->getValue() << "<<" << Shift << ")";
 278         return;
 279       }
 280
 281   } else if (IntInit *II = dynamic_cast<IntInit*>(Value)) {
 282     if (II->getValue()) OS << "|(" << II->getValue() << "<<" << Shift << ")";
 283     return;
 284   }
 285
 286   std::cerr << "Unhandled initializer: " << *Val << "\n";
 287   throw "In record '" + R->getName() + "' for TSFlag emission.";
 288 }
 289