Print "dregpair" NEON operands with a space between them, for readability and
[oota-llvm.git] / test / CodeGen / Thumb2 / machine-licm.ll
1 ; RUN: llc < %s -mtriple=thumbv7-apple-darwin -mcpu=cortex-a8 -disable-fp-elim                       | FileCheck %s
2 ; RUN: llc < %s -mtriple=thumbv7-apple-darwin -mcpu=cortex-a8 -relocation-model=pic -disable-fp-elim | FileCheck %s --check-prefix=PIC
3 ; rdar://7353541
4 ; rdar://7354376
5
6 ; The generated code is no where near ideal. It's not recognizing the two
7 ; constantpool entries being loaded can be merged into one.
8
9 @GV = external global i32                         ; <i32*> [#uses=2]
10
11 define void @t1(i32* nocapture %vals, i32 %c) nounwind {
12 entry:
13 ; CHECK: t1:
14 ; CHECK: cbz
15   %0 = icmp eq i32 %c, 0                          ; <i1> [#uses=1]
16   br i1 %0, label %return, label %bb.nph
17
18 bb.nph:                                           ; preds = %entry
19 ; CHECK: BB#1
20 ; CHECK: ldr.n r2, LCPI0_0
21 ; CHECK: ldr r2, [r2]
22 ; CHECK: ldr r3, [r2]
23 ; CHECK: LBB0_2
24 ; CHECK: LCPI0_0:
25 ; CHECK-NOT: LCPI0_1:
26
27 ; PIC: BB#1
28 ; PIC: ldr.n r2, LCPI0_0
29 ; PIC: add r2, pc
30 ; PIC: ldr r2, [r2]
31 ; PIC: ldr r3, [r2]
32 ; PIC: LBB0_2
33 ; PIC: LCPI0_0:
34 ; PIC-NOT: LCPI0_1:
35 ; PIC: .section
36   %.pre = load i32* @GV, align 4                  ; <i32> [#uses=1]
37   br label %bb
38
39 bb:                                               ; preds = %bb, %bb.nph
40   %1 = phi i32 [ %.pre, %bb.nph ], [ %3, %bb ]    ; <i32> [#uses=1]
41   %i.03 = phi i32 [ 0, %bb.nph ], [ %4, %bb ]     ; <i32> [#uses=2]
42   %scevgep = getelementptr i32* %vals, i32 %i.03  ; <i32*> [#uses=1]
43   %2 = load i32* %scevgep, align 4                ; <i32> [#uses=1]
44   %3 = add nsw i32 %1, %2                         ; <i32> [#uses=2]
45   store i32 %3, i32* @GV, align 4
46   %4 = add i32 %i.03, 1                           ; <i32> [#uses=2]
47   %exitcond = icmp eq i32 %4, %c                  ; <i1> [#uses=1]
48   br i1 %exitcond, label %return, label %bb
49
50 return:                                           ; preds = %bb, %entry
51   ret void
52 }
53
54 ; rdar://8001136
55 define void @t2(i8* %ptr1, i8* %ptr2) nounwind {
56 entry:
57 ; CHECK: t2:
58 ; CHECK: adr r{{.}}, #LCPI1_0
59 ; CHECK: vldmia r3, {d0, d1}
60   br i1 undef, label %bb1, label %bb2
61
62 bb1:
63 ; CHECK-NEXT: %bb1
64   %indvar = phi i32 [ %indvar.next, %bb1 ], [ 0, %entry ]
65   %tmp1 = shl i32 %indvar, 2
66   %gep1 = getelementptr i8* %ptr1, i32 %tmp1
67   %tmp2 = call <4 x float> @llvm.arm.neon.vld1.v4f32(i8* %gep1)
68   %tmp3 = call <4 x float> @llvm.arm.neon.vmaxs.v4f32(<4 x float> <float 1.000000e+00, float 1.000000e+00, float 1.000000e+00, float 1.000000e+00>, <4 x float> %tmp2)
69   %gep2 = getelementptr i8* %ptr2, i32 %tmp1
70   call void @llvm.arm.neon.vst1.v4f32(i8* %gep2, <4 x float> %tmp3)
71   %indvar.next = add i32 %indvar, 1
72   %cond = icmp eq i32 %indvar.next, 10
73   br i1 %cond, label %bb2, label %bb1
74
75 bb2:
76   ret void
77 }
78
79 ; CHECK: LCPI1_0:
80 ; CHECK: .section
81
82 declare <4 x float> @llvm.arm.neon.vld1.v4f32(i8*) nounwind readonly
83
84 declare void @llvm.arm.neon.vst1.v4f32(i8*, <4 x float>) nounwind
85
86 declare <4 x float> @llvm.arm.neon.vmaxs.v4f32(<4 x float>, <4 x float>) nounwind readnone