test/CodeGen/Mips/msa/i5-s.ll

   1 ; Test the MSA intrinsics that are encoded with the I5 instruction format.
   2 ; There are lots of these so this covers those beginning with 's'
   3
   4 ; RUN: llc -march=mips -mattr=+msa,+fp64 < %s | FileCheck %s
   5
   6 @llvm_mips_subvi_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   7 @llvm_mips_subvi_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
   8
   9 define void @llvm_mips_subvi_b_test() nounwind {
  10 entry:
  11   %0 = load <16 x i8>* @llvm_mips_subvi_b_ARG1
  12   %1 = tail call <16 x i8> @llvm.mips.subvi.b(<16 x i8> %0, i32 14)
  13   store <16 x i8> %1, <16 x i8>* @llvm_mips_subvi_b_RES
  14   ret void
  15 }
  16
  17 declare <16 x i8> @llvm.mips.subvi.b(<16 x i8>, i32) nounwind
  18
  19 ; CHECK: llvm_mips_subvi_b_test:
  20 ; CHECK: ld.b
  21 ; CHECK: subvi.b
  22 ; CHECK: st.b
  23 ; CHECK: .size llvm_mips_subvi_b_test
  24 ;
  25 @llvm_mips_subvi_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  26 @llvm_mips_subvi_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  27
  28 define void @llvm_mips_subvi_h_test() nounwind {
  29 entry:
  30   %0 = load <8 x i16>* @llvm_mips_subvi_h_ARG1
  31   %1 = tail call <8 x i16> @llvm.mips.subvi.h(<8 x i16> %0, i32 14)
  32   store <8 x i16> %1, <8 x i16>* @llvm_mips_subvi_h_RES
  33   ret void
  34 }
  35
  36 declare <8 x i16> @llvm.mips.subvi.h(<8 x i16>, i32) nounwind
  37
  38 ; CHECK: llvm_mips_subvi_h_test:
  39 ; CHECK: ld.h
  40 ; CHECK: subvi.h
  41 ; CHECK: st.h
  42 ; CHECK: .size llvm_mips_subvi_h_test
  43 ;
  44 @llvm_mips_subvi_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  45 @llvm_mips_subvi_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  46
  47 define void @llvm_mips_subvi_w_test() nounwind {
  48 entry:
  49   %0 = load <4 x i32>* @llvm_mips_subvi_w_ARG1
  50   %1 = tail call <4 x i32> @llvm.mips.subvi.w(<4 x i32> %0, i32 14)
  51   store <4 x i32> %1, <4 x i32>* @llvm_mips_subvi_w_RES
  52   ret void
  53 }
  54
  55 declare <4 x i32> @llvm.mips.subvi.w(<4 x i32>, i32) nounwind
  56
  57 ; CHECK: llvm_mips_subvi_w_test:
  58 ; CHECK: ld.w
  59 ; CHECK: subvi.w
  60 ; CHECK: st.w
  61 ; CHECK: .size llvm_mips_subvi_w_test
  62 ;
  63 @llvm_mips_subvi_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  64 @llvm_mips_subvi_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  65
  66 define void @llvm_mips_subvi_d_test() nounwind {
  67 entry:
  68   %0 = load <2 x i64>* @llvm_mips_subvi_d_ARG1
  69   %1 = tail call <2 x i64> @llvm.mips.subvi.d(<2 x i64> %0, i32 14)
  70   store <2 x i64> %1, <2 x i64>* @llvm_mips_subvi_d_RES
  71   ret void
  72 }
  73
  74 declare <2 x i64> @llvm.mips.subvi.d(<2 x i64>, i32) nounwind
  75
  76 ; CHECK: llvm_mips_subvi_d_test:
  77 ; CHECK: ld.d
  78 ; CHECK: subvi.d
  79 ; CHECK: st.d
  80 ; CHECK: .size llvm_mips_subvi_d_test
  81 ;