test/CodeGen/Mips/msa/i5-b.ll

   1 ; Test the MSA intrinsics that are encoded with the I5 instruction format.
   2 ; There are lots of these so this covers those beginning with 'b'
   3
   4 ; RUN: llc -march=mips -mattr=+msa,+fp64 < %s | FileCheck %s
   5
   6 @llvm_mips_bclri_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   7 @llvm_mips_bclri_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
   8
   9 define void @llvm_mips_bclri_b_test() nounwind {
  10 entry:
  11   %0 = load <16 x i8>* @llvm_mips_bclri_b_ARG1
  12   %1 = tail call <16 x i8> @llvm.mips.bclri.b(<16 x i8> %0, i32 7)
  13   store <16 x i8> %1, <16 x i8>* @llvm_mips_bclri_b_RES
  14   ret void
  15 }
  16
  17 declare <16 x i8> @llvm.mips.bclri.b(<16 x i8>, i32) nounwind
  18
  19 ; CHECK: llvm_mips_bclri_b_test:
  20 ; CHECK: ld.b
  21 ; CHECK: bclri.b
  22 ; CHECK: st.b
  23 ; CHECK: .size llvm_mips_bclri_b_test
  24 ;
  25 @llvm_mips_bclri_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  26 @llvm_mips_bclri_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  27
  28 define void @llvm_mips_bclri_h_test() nounwind {
  29 entry:
  30   %0 = load <8 x i16>* @llvm_mips_bclri_h_ARG1
  31   %1 = tail call <8 x i16> @llvm.mips.bclri.h(<8 x i16> %0, i32 7)
  32   store <8 x i16> %1, <8 x i16>* @llvm_mips_bclri_h_RES
  33   ret void
  34 }
  35
  36 declare <8 x i16> @llvm.mips.bclri.h(<8 x i16>, i32) nounwind
  37
  38 ; CHECK: llvm_mips_bclri_h_test:
  39 ; CHECK: ld.h
  40 ; CHECK: bclri.h
  41 ; CHECK: st.h
  42 ; CHECK: .size llvm_mips_bclri_h_test
  43 ;
  44 @llvm_mips_bclri_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  45 @llvm_mips_bclri_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  46
  47 define void @llvm_mips_bclri_w_test() nounwind {
  48 entry:
  49   %0 = load <4 x i32>* @llvm_mips_bclri_w_ARG1
  50   %1 = tail call <4 x i32> @llvm.mips.bclri.w(<4 x i32> %0, i32 7)
  51   store <4 x i32> %1, <4 x i32>* @llvm_mips_bclri_w_RES
  52   ret void
  53 }
  54
  55 declare <4 x i32> @llvm.mips.bclri.w(<4 x i32>, i32) nounwind
  56
  57 ; CHECK: llvm_mips_bclri_w_test:
  58 ; CHECK: ld.w
  59 ; CHECK: bclri.w
  60 ; CHECK: st.w
  61 ; CHECK: .size llvm_mips_bclri_w_test
  62 ;
  63 @llvm_mips_bclri_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  64 @llvm_mips_bclri_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  65
  66 define void @llvm_mips_bclri_d_test() nounwind {
  67 entry:
  68   %0 = load <2 x i64>* @llvm_mips_bclri_d_ARG1
  69   %1 = tail call <2 x i64> @llvm.mips.bclri.d(<2 x i64> %0, i32 7)
  70   store <2 x i64> %1, <2 x i64>* @llvm_mips_bclri_d_RES
  71   ret void
  72 }
  73
  74 declare <2 x i64> @llvm.mips.bclri.d(<2 x i64>, i32) nounwind
  75
  76 ; CHECK: llvm_mips_bclri_d_test:
  77 ; CHECK: ld.d
  78 ; CHECK: bclri.d
  79 ; CHECK: st.d
  80 ; CHECK: .size llvm_mips_bclri_d_test
  81 ;
  82 @llvm_mips_binsli_b_ARG1 = global <16 x i8> zeroinitializer, align 16
  83 @llvm_mips_binsli_b_ARG2 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
  84 @llvm_mips_binsli_b_RES  = global <16 x i8> zeroinitializer, align 16
  85
  86 define void @llvm_mips_binsli_b_test() nounwind {
  87 entry:
  88   %0 = load <16 x i8>* @llvm_mips_binsli_b_ARG1
  89   %1 = load <16 x i8>* @llvm_mips_binsli_b_ARG2
  90   %2 = tail call <16 x i8> @llvm.mips.binsli.b(<16 x i8> %0, <16 x i8> %1, i32 7)
  91   store <16 x i8> %2, <16 x i8>* @llvm_mips_binsli_b_RES
  92   ret void
  93 }
  94
  95 declare <16 x i8> @llvm.mips.binsli.b(<16 x i8>, <16 x i8>, i32) nounwind
  96
  97 ; CHECK: llvm_mips_binsli_b_test:
  98 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsli_b_ARG1)(
  99 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsli_b_ARG2)(
 100 ; CHECK-DAG: ld.b [[R3:\$w[0-9]+]], 0([[R1]])
 101 ; CHECK-DAG: ld.b [[R4:\$w[0-9]+]], 0([[R2]])
 102 ; CHECK-DAG: binsli.b [[R3]], [[R4]], 7
 103 ; CHECK-DAG: lw [[R5:\$[0-9]+]], %got(llvm_mips_binsli_b_RES)(
 104 ; CHECK-DAG: st.b [[R3]], 0([[R5]])
 105 ; CHECK: .size llvm_mips_binsli_b_test
 106
 107 @llvm_mips_binsli_h_ARG1 = global <8 x i16> zeroinitializer, align 16
 108 @llvm_mips_binsli_h_ARG2 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 109 @llvm_mips_binsli_h_RES  = global <8 x i16> zeroinitializer, align 16
 110
 111 define void @llvm_mips_binsli_h_test() nounwind {
 112 entry:
 113   %0 = load <8 x i16>* @llvm_mips_binsli_h_ARG1
 114   %1 = load <8 x i16>* @llvm_mips_binsli_h_ARG2
 115   %2 = tail call <8 x i16> @llvm.mips.binsli.h(<8 x i16> %0, <8 x i16> %1, i32 7)
 116   store <8 x i16> %2, <8 x i16>* @llvm_mips_binsli_h_RES
 117   ret void
 118 }
 119
 120 declare <8 x i16> @llvm.mips.binsli.h(<8 x i16>, <8 x i16>, i32) nounwind
 121
 122 ; CHECK: llvm_mips_binsli_h_test:
 123 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsli_h_ARG1)(
 124 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsli_h_ARG2)(
 125 ; CHECK-DAG: ld.h [[R3:\$w[0-9]+]], 0([[R1]])
 126 ; CHECK-DAG: ld.h [[R4:\$w[0-9]+]], 0([[R2]])
 127 ; CHECK-DAG: binsli.h [[R3]], [[R4]], 7
 128 ; CHECK-DAG: lw [[R5:\$[0-9]+]], %got(llvm_mips_binsli_h_RES)(
 129 ; CHECK-DAG: st.h [[R3]], 0([[R5]])
 130 ; CHECK: .size llvm_mips_binsli_h_test
 131
 132 @llvm_mips_binsli_w_ARG1 = global <4 x i32> zeroinitializer, align 16
 133 @llvm_mips_binsli_w_ARG2 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 134 @llvm_mips_binsli_w_RES  = global <4 x i32> zeroinitializer, align 16
 135
 136 define void @llvm_mips_binsli_w_test() nounwind {
 137 entry:
 138   %0 = load <4 x i32>* @llvm_mips_binsli_w_ARG1
 139   %1 = load <4 x i32>* @llvm_mips_binsli_w_ARG2
 140   %2 = tail call <4 x i32> @llvm.mips.binsli.w(<4 x i32> %0, <4 x i32> %1, i32 7)
 141   store <4 x i32> %2, <4 x i32>* @llvm_mips_binsli_w_RES
 142   ret void
 143 }
 144
 145 declare <4 x i32> @llvm.mips.binsli.w(<4 x i32>, <4 x i32>, i32) nounwind
 146
 147 ; CHECK: llvm_mips_binsli_w_test:
 148 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsli_w_ARG1)(
 149 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsli_w_ARG2)(
 150 ; CHECK-DAG: ld.w [[R3:\$w[0-9]+]], 0([[R1]])
 151 ; CHECK-DAG: ld.w [[R4:\$w[0-9]+]], 0([[R2]])
 152 ; CHECK-DAG: binsli.w [[R3]], [[R4]], 7
 153 ; CHECK-DAG: lw [[R5:\$[0-9]+]], %got(llvm_mips_binsli_w_RES)(
 154 ; CHECK-DAG: st.w [[R3]], 0([[R5]])
 155 ; CHECK: .size llvm_mips_binsli_w_test
 156
 157 @llvm_mips_binsli_d_ARG1 = global <2 x i64> zeroinitializer, align 16
 158 @llvm_mips_binsli_d_ARG2 = global <2 x i64> <i64 0, i64 1>, align 16
 159 @llvm_mips_binsli_d_RES  = global <2 x i64> zeroinitializer, align 16
 160
 161 define void @llvm_mips_binsli_d_test() nounwind {
 162 entry:
 163   %0 = load <2 x i64>* @llvm_mips_binsli_d_ARG1
 164   %1 = load <2 x i64>* @llvm_mips_binsli_d_ARG2
 165   ; TODO: We use a particularly wide mask here to work around a legalization
 166   ;       issue. If the mask doesn't fit within a 10-bit immediate, it gets
 167   ;       legalized into a constant pool. We should add a test to cover the
 168   ;       other cases once they correctly select binsli.d.
 169   %2 = tail call <2 x i64> @llvm.mips.binsli.d(<2 x i64> %0, <2 x i64> %1, i32 61)
 170   store <2 x i64> %2, <2 x i64>* @llvm_mips_binsli_d_RES
 171   ret void
 172 }
 173
 174 declare <2 x i64> @llvm.mips.binsli.d(<2 x i64>, <2 x i64>, i32) nounwind
 175
 176 ; CHECK: llvm_mips_binsli_d_test:
 177 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsli_d_ARG1)(
 178 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsli_d_ARG2)(
 179 ; CHECK-DAG: ld.d [[R3:\$w[0-9]+]], 0([[R1]])
 180 ; CHECK-DAG: ld.d [[R4:\$w[0-9]+]], 0([[R2]])
 181 ; CHECK-DAG: binsli.d [[R3]], [[R4]], 61
 182 ; CHECK-DAG: lw [[R5:\$[0-9]+]], %got(llvm_mips_binsli_d_RES)(
 183 ; CHECK-DAG: st.d [[R3]], 0([[R5]])
 184 ; CHECK: .size llvm_mips_binsli_d_test
 185
 186 @llvm_mips_binsri_b_ARG1 = global <16 x i8> zeroinitializer, align 16
 187 @llvm_mips_binsri_b_ARG2 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 188 @llvm_mips_binsri_b_RES  = global <16 x i8> zeroinitializer, align 16
 189
 190 define void @llvm_mips_binsri_b_test() nounwind {
 191 entry:
 192   %0 = load <16 x i8>* @llvm_mips_binsri_b_ARG1
 193   %1 = load <16 x i8>* @llvm_mips_binsri_b_ARG2
 194   %2 = tail call <16 x i8> @llvm.mips.binsri.b(<16 x i8> %0, <16 x i8> %1, i32 7)
 195   store <16 x i8> %2, <16 x i8>* @llvm_mips_binsri_b_RES
 196   ret void
 197 }
 198
 199 declare <16 x i8> @llvm.mips.binsri.b(<16 x i8>, <16 x i8>, i32) nounwind
 200
 201 ; CHECK: llvm_mips_binsri_b_test:
 202 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsri_b_ARG1)(
 203 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsri_b_ARG2)(
 204 ; CHECK-DAG: ld.b [[R3:\$w[0-9]+]], 0([[R1]])
 205 ; CHECK-DAG: ld.b [[R4:\$w[0-9]+]], 0([[R2]])
 206 ; CHECK-DAG: binsri.b [[R3]], [[R4]], 7
 207 ; CHECK-DAG: lw [[R5:\$[0-9]+]], %got(llvm_mips_binsri_b_RES)(
 208 ; CHECK-DAG: st.b [[R3]], 0([[R5]])
 209 ; CHECK: .size llvm_mips_binsri_b_test
 210
 211 @llvm_mips_binsri_h_ARG1 = global <8 x i16> zeroinitializer, align 16
 212 @llvm_mips_binsri_h_ARG2 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 213 @llvm_mips_binsri_h_RES  = global <8 x i16> zeroinitializer, align 16
 214
 215 define void @llvm_mips_binsri_h_test() nounwind {
 216 entry:
 217   %0 = load <8 x i16>* @llvm_mips_binsri_h_ARG1
 218   %1 = load <8 x i16>* @llvm_mips_binsri_h_ARG2
 219   %2 = tail call <8 x i16> @llvm.mips.binsri.h(<8 x i16> %0, <8 x i16> %1, i32 7)
 220   store <8 x i16> %2, <8 x i16>* @llvm_mips_binsri_h_RES
 221   ret void
 222 }
 223
 224 declare <8 x i16> @llvm.mips.binsri.h(<8 x i16>, <8 x i16>, i32) nounwind
 225
 226 ; CHECK: llvm_mips_binsri_h_test:
 227 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsri_h_ARG1)(
 228 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsri_h_ARG2)(
 229 ; CHECK-DAG: ld.h [[R3:\$w[0-9]+]], 0([[R1]])
 230 ; CHECK-DAG: ld.h [[R4:\$w[0-9]+]], 0([[R2]])
 231 ; CHECK-DAG: binsri.h [[R3]], [[R4]], 7
 232 ; CHECK-DAG: lw [[R5:\$[0-9]+]], %got(llvm_mips_binsri_h_RES)(
 233 ; CHECK-DAG: st.h [[R3]], 0([[R5]])
 234 ; CHECK: .size llvm_mips_binsri_h_test
 235
 236 @llvm_mips_binsri_w_ARG1 = global <4 x i32> zeroinitializer, align 16
 237 @llvm_mips_binsri_w_ARG2 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 238 @llvm_mips_binsri_w_RES  = global <4 x i32> zeroinitializer, align 16
 239
 240 define void @llvm_mips_binsri_w_test() nounwind {
 241 entry:
 242   %0 = load <4 x i32>* @llvm_mips_binsri_w_ARG1
 243   %1 = load <4 x i32>* @llvm_mips_binsri_w_ARG2
 244   %2 = tail call <4 x i32> @llvm.mips.binsri.w(<4 x i32> %0, <4 x i32> %1, i32 7)
 245   store <4 x i32> %2, <4 x i32>* @llvm_mips_binsri_w_RES
 246   ret void
 247 }
 248
 249 declare <4 x i32> @llvm.mips.binsri.w(<4 x i32>, <4 x i32>, i32) nounwind
 250
 251 ; CHECK: llvm_mips_binsri_w_test:
 252 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsri_w_ARG1)(
 253 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsri_w_ARG2)(
 254 ; CHECK-DAG: ld.w [[R3:\$w[0-9]+]], 0([[R1]])
 255 ; CHECK-DAG: ld.w [[R4:\$w[0-9]+]], 0([[R2]])
 256 ; CHECK-DAG: binsri.w [[R3]], [[R4]], 7
 257 ; CHECK-DAG: lw [[R5:\$[0-9]+]], %got(llvm_mips_binsri_w_RES)(
 258 ; CHECK-DAG: st.w [[R3]], 0([[R5]])
 259 ; CHECK: .size llvm_mips_binsri_w_test
 260
 261 @llvm_mips_binsri_d_ARG1 = global <2 x i64> zeroinitializer, align 16
 262 @llvm_mips_binsri_d_ARG2 = global <2 x i64> <i64 0, i64 1>, align 16
 263 @llvm_mips_binsri_d_RES  = global <2 x i64> zeroinitializer, align 16
 264
 265 define void @llvm_mips_binsri_d_test() nounwind {
 266 entry:
 267   %0 = load <2 x i64>* @llvm_mips_binsri_d_ARG1
 268   %1 = load <2 x i64>* @llvm_mips_binsri_d_ARG2
 269   %2 = tail call <2 x i64> @llvm.mips.binsri.d(<2 x i64> %0, <2 x i64> %1, i32 7)
 270   store <2 x i64> %2, <2 x i64>* @llvm_mips_binsri_d_RES
 271   ret void
 272 }
 273
 274 declare <2 x i64> @llvm.mips.binsri.d(<2 x i64>, <2 x i64>, i32) nounwind
 275
 276 ; CHECK: llvm_mips_binsri_d_test:
 277 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsri_d_ARG1)(
 278 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsri_d_ARG2)(
 279 ; CHECK-DAG: ld.d [[R3:\$w[0-9]+]], 0([[R1]])
 280 ; CHECK-DAG: ld.d [[R4:\$w[0-9]+]], 0([[R2]])
 281 ; CHECK-DAG: binsri.d [[R3]], [[R4]], 7
 282 ; CHECK-DAG: lw [[R5:\$[0-9]+]], %got(llvm_mips_binsri_d_RES)(
 283 ; CHECK-DAG: st.d [[R3]], 0([[R5]])
 284 ; CHECK: .size llvm_mips_binsri_d_test
 285
 286 @llvm_mips_bnegi_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 287 @llvm_mips_bnegi_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 288
 289 define void @llvm_mips_bnegi_b_test() nounwind {
 290 entry:
 291   %0 = load <16 x i8>* @llvm_mips_bnegi_b_ARG1
 292   %1 = tail call <16 x i8> @llvm.mips.bnegi.b(<16 x i8> %0, i32 7)
 293   store <16 x i8> %1, <16 x i8>* @llvm_mips_bnegi_b_RES
 294   ret void
 295 }
 296
 297 declare <16 x i8> @llvm.mips.bnegi.b(<16 x i8>, i32) nounwind
 298
 299 ; CHECK: llvm_mips_bnegi_b_test:
 300 ; CHECK: ld.b
 301 ; CHECK: bnegi.b
 302 ; CHECK: st.b
 303 ; CHECK: .size llvm_mips_bnegi_b_test
 304 ;
 305 @llvm_mips_bnegi_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 306 @llvm_mips_bnegi_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 307
 308 define void @llvm_mips_bnegi_h_test() nounwind {
 309 entry:
 310   %0 = load <8 x i16>* @llvm_mips_bnegi_h_ARG1
 311   %1 = tail call <8 x i16> @llvm.mips.bnegi.h(<8 x i16> %0, i32 7)
 312   store <8 x i16> %1, <8 x i16>* @llvm_mips_bnegi_h_RES
 313   ret void
 314 }
 315
 316 declare <8 x i16> @llvm.mips.bnegi.h(<8 x i16>, i32) nounwind
 317
 318 ; CHECK: llvm_mips_bnegi_h_test:
 319 ; CHECK: ld.h
 320 ; CHECK: bnegi.h
 321 ; CHECK: st.h
 322 ; CHECK: .size llvm_mips_bnegi_h_test
 323 ;
 324 @llvm_mips_bnegi_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 325 @llvm_mips_bnegi_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 326
 327 define void @llvm_mips_bnegi_w_test() nounwind {
 328 entry:
 329   %0 = load <4 x i32>* @llvm_mips_bnegi_w_ARG1
 330   %1 = tail call <4 x i32> @llvm.mips.bnegi.w(<4 x i32> %0, i32 7)
 331   store <4 x i32> %1, <4 x i32>* @llvm_mips_bnegi_w_RES
 332   ret void
 333 }
 334
 335 declare <4 x i32> @llvm.mips.bnegi.w(<4 x i32>, i32) nounwind
 336
 337 ; CHECK: llvm_mips_bnegi_w_test:
 338 ; CHECK: ld.w
 339 ; CHECK: bnegi.w
 340 ; CHECK: st.w
 341 ; CHECK: .size llvm_mips_bnegi_w_test
 342 ;
 343 @llvm_mips_bnegi_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 344 @llvm_mips_bnegi_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 345
 346 define void @llvm_mips_bnegi_d_test() nounwind {
 347 entry:
 348   %0 = load <2 x i64>* @llvm_mips_bnegi_d_ARG1
 349   %1 = tail call <2 x i64> @llvm.mips.bnegi.d(<2 x i64> %0, i32 7)
 350   store <2 x i64> %1, <2 x i64>* @llvm_mips_bnegi_d_RES
 351   ret void
 352 }
 353
 354 declare <2 x i64> @llvm.mips.bnegi.d(<2 x i64>, i32) nounwind
 355
 356 ; CHECK: llvm_mips_bnegi_d_test:
 357 ; CHECK: ld.d
 358 ; CHECK: bnegi.d
 359 ; CHECK: st.d
 360 ; CHECK: .size llvm_mips_bnegi_d_test
 361 ;
 362 @llvm_mips_bseti_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 363 @llvm_mips_bseti_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 364
 365 define void @llvm_mips_bseti_b_test() nounwind {
 366 entry:
 367   %0 = load <16 x i8>* @llvm_mips_bseti_b_ARG1
 368   %1 = tail call <16 x i8> @llvm.mips.bseti.b(<16 x i8> %0, i32 7)
 369   store <16 x i8> %1, <16 x i8>* @llvm_mips_bseti_b_RES
 370   ret void
 371 }
 372
 373 declare <16 x i8> @llvm.mips.bseti.b(<16 x i8>, i32) nounwind
 374
 375 ; CHECK: llvm_mips_bseti_b_test:
 376 ; CHECK: ld.b
 377 ; CHECK: bseti.b
 378 ; CHECK: st.b
 379 ; CHECK: .size llvm_mips_bseti_b_test
 380 ;
 381 @llvm_mips_bseti_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 382 @llvm_mips_bseti_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 383
 384 define void @llvm_mips_bseti_h_test() nounwind {
 385 entry:
 386   %0 = load <8 x i16>* @llvm_mips_bseti_h_ARG1
 387   %1 = tail call <8 x i16> @llvm.mips.bseti.h(<8 x i16> %0, i32 7)
 388   store <8 x i16> %1, <8 x i16>* @llvm_mips_bseti_h_RES
 389   ret void
 390 }
 391
 392 declare <8 x i16> @llvm.mips.bseti.h(<8 x i16>, i32) nounwind
 393
 394 ; CHECK: llvm_mips_bseti_h_test:
 395 ; CHECK: ld.h
 396 ; CHECK: bseti.h
 397 ; CHECK: st.h
 398 ; CHECK: .size llvm_mips_bseti_h_test
 399 ;
 400 @llvm_mips_bseti_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 401 @llvm_mips_bseti_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 402
 403 define void @llvm_mips_bseti_w_test() nounwind {
 404 entry:
 405   %0 = load <4 x i32>* @llvm_mips_bseti_w_ARG1
 406   %1 = tail call <4 x i32> @llvm.mips.bseti.w(<4 x i32> %0, i32 7)
 407   store <4 x i32> %1, <4 x i32>* @llvm_mips_bseti_w_RES
 408   ret void
 409 }
 410
 411 declare <4 x i32> @llvm.mips.bseti.w(<4 x i32>, i32) nounwind
 412
 413 ; CHECK: llvm_mips_bseti_w_test:
 414 ; CHECK: ld.w
 415 ; CHECK: bseti.w
 416 ; CHECK: st.w
 417 ; CHECK: .size llvm_mips_bseti_w_test
 418 ;
 419 @llvm_mips_bseti_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 420 @llvm_mips_bseti_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 421
 422 define void @llvm_mips_bseti_d_test() nounwind {
 423 entry:
 424   %0 = load <2 x i64>* @llvm_mips_bseti_d_ARG1
 425   %1 = tail call <2 x i64> @llvm.mips.bseti.d(<2 x i64> %0, i32 7)
 426   store <2 x i64> %1, <2 x i64>* @llvm_mips_bseti_d_RES
 427   ret void
 428 }
 429
 430 declare <2 x i64> @llvm.mips.bseti.d(<2 x i64>, i32) nounwind
 431
 432 ; CHECK: llvm_mips_bseti_d_test:
 433 ; CHECK: ld.d
 434 ; CHECK: bseti.d
 435 ; CHECK: st.d
 436 ; CHECK: .size llvm_mips_bseti_d_test
 437 ;