test/CodeGen/Mips/msa/3r-a.ll

   1 ; Test the MSA intrinsics that are encoded with the 3R instruction format.
   2 ; There are lots of these so this covers those beginning with 'a'
   3
   4 ; RUN: llc -march=mips -mattr=+msa < %s | FileCheck %s
   5
   6 @llvm_mips_add_a_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   7 @llvm_mips_add_a_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
   8 @llvm_mips_add_a_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
   9
  10 define void @llvm_mips_add_a_b_test() nounwind {
  11 entry:
  12   %0 = load <16 x i8>* @llvm_mips_add_a_b_ARG1
  13   %1 = load <16 x i8>* @llvm_mips_add_a_b_ARG2
  14   %2 = tail call <16 x i8> @llvm.mips.add.a.b(<16 x i8> %0, <16 x i8> %1)
  15   store <16 x i8> %2, <16 x i8>* @llvm_mips_add_a_b_RES
  16   ret void
  17 }
  18
  19 declare <16 x i8> @llvm.mips.add.a.b(<16 x i8>, <16 x i8>) nounwind
  20
  21 ; CHECK: llvm_mips_add_a_b_test:
  22 ; CHECK: ld.b
  23 ; CHECK: ld.b
  24 ; CHECK: add_a.b
  25 ; CHECK: st.b
  26 ; CHECK: .size llvm_mips_add_a_b_test
  27 ;
  28 @llvm_mips_add_a_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  29 @llvm_mips_add_a_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
  30 @llvm_mips_add_a_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  31
  32 define void @llvm_mips_add_a_h_test() nounwind {
  33 entry:
  34   %0 = load <8 x i16>* @llvm_mips_add_a_h_ARG1
  35   %1 = load <8 x i16>* @llvm_mips_add_a_h_ARG2
  36   %2 = tail call <8 x i16> @llvm.mips.add.a.h(<8 x i16> %0, <8 x i16> %1)
  37   store <8 x i16> %2, <8 x i16>* @llvm_mips_add_a_h_RES
  38   ret void
  39 }
  40
  41 declare <8 x i16> @llvm.mips.add.a.h(<8 x i16>, <8 x i16>) nounwind
  42
  43 ; CHECK: llvm_mips_add_a_h_test:
  44 ; CHECK: ld.h
  45 ; CHECK: ld.h
  46 ; CHECK: add_a.h
  47 ; CHECK: st.h
  48 ; CHECK: .size llvm_mips_add_a_h_test
  49 ;
  50 @llvm_mips_add_a_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  51 @llvm_mips_add_a_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
  52 @llvm_mips_add_a_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  53
  54 define void @llvm_mips_add_a_w_test() nounwind {
  55 entry:
  56   %0 = load <4 x i32>* @llvm_mips_add_a_w_ARG1
  57   %1 = load <4 x i32>* @llvm_mips_add_a_w_ARG2
  58   %2 = tail call <4 x i32> @llvm.mips.add.a.w(<4 x i32> %0, <4 x i32> %1)
  59   store <4 x i32> %2, <4 x i32>* @llvm_mips_add_a_w_RES
  60   ret void
  61 }
  62
  63 declare <4 x i32> @llvm.mips.add.a.w(<4 x i32>, <4 x i32>) nounwind
  64
  65 ; CHECK: llvm_mips_add_a_w_test:
  66 ; CHECK: ld.w
  67 ; CHECK: ld.w
  68 ; CHECK: add_a.w
  69 ; CHECK: st.w
  70 ; CHECK: .size llvm_mips_add_a_w_test
  71 ;
  72 @llvm_mips_add_a_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  73 @llvm_mips_add_a_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
  74 @llvm_mips_add_a_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  75
  76 define void @llvm_mips_add_a_d_test() nounwind {
  77 entry:
  78   %0 = load <2 x i64>* @llvm_mips_add_a_d_ARG1
  79   %1 = load <2 x i64>* @llvm_mips_add_a_d_ARG2
  80   %2 = tail call <2 x i64> @llvm.mips.add.a.d(<2 x i64> %0, <2 x i64> %1)
  81   store <2 x i64> %2, <2 x i64>* @llvm_mips_add_a_d_RES
  82   ret void
  83 }
  84
  85 declare <2 x i64> @llvm.mips.add.a.d(<2 x i64>, <2 x i64>) nounwind
  86
  87 ; CHECK: llvm_mips_add_a_d_test:
  88 ; CHECK: ld.d
  89 ; CHECK: ld.d
  90 ; CHECK: add_a.d
  91 ; CHECK: st.d
  92 ; CHECK: .size llvm_mips_add_a_d_test
  93 ;
  94 @llvm_mips_adds_a_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
  95 @llvm_mips_adds_a_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
  96 @llvm_mips_adds_a_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
  97
  98 define void @llvm_mips_adds_a_b_test() nounwind {
  99 entry:
 100   %0 = load <16 x i8>* @llvm_mips_adds_a_b_ARG1
 101   %1 = load <16 x i8>* @llvm_mips_adds_a_b_ARG2
 102   %2 = tail call <16 x i8> @llvm.mips.adds.a.b(<16 x i8> %0, <16 x i8> %1)
 103   store <16 x i8> %2, <16 x i8>* @llvm_mips_adds_a_b_RES
 104   ret void
 105 }
 106
 107 declare <16 x i8> @llvm.mips.adds.a.b(<16 x i8>, <16 x i8>) nounwind
 108
 109 ; CHECK: llvm_mips_adds_a_b_test:
 110 ; CHECK: ld.b
 111 ; CHECK: ld.b
 112 ; CHECK: adds_a.b
 113 ; CHECK: st.b
 114 ; CHECK: .size llvm_mips_adds_a_b_test
 115 ;
 116 @llvm_mips_adds_a_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 117 @llvm_mips_adds_a_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 118 @llvm_mips_adds_a_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 119
 120 define void @llvm_mips_adds_a_h_test() nounwind {
 121 entry:
 122   %0 = load <8 x i16>* @llvm_mips_adds_a_h_ARG1
 123   %1 = load <8 x i16>* @llvm_mips_adds_a_h_ARG2
 124   %2 = tail call <8 x i16> @llvm.mips.adds.a.h(<8 x i16> %0, <8 x i16> %1)
 125   store <8 x i16> %2, <8 x i16>* @llvm_mips_adds_a_h_RES
 126   ret void
 127 }
 128
 129 declare <8 x i16> @llvm.mips.adds.a.h(<8 x i16>, <8 x i16>) nounwind
 130
 131 ; CHECK: llvm_mips_adds_a_h_test:
 132 ; CHECK: ld.h
 133 ; CHECK: ld.h
 134 ; CHECK: adds_a.h
 135 ; CHECK: st.h
 136 ; CHECK: .size llvm_mips_adds_a_h_test
 137 ;
 138 @llvm_mips_adds_a_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 139 @llvm_mips_adds_a_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 140 @llvm_mips_adds_a_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 141
 142 define void @llvm_mips_adds_a_w_test() nounwind {
 143 entry:
 144   %0 = load <4 x i32>* @llvm_mips_adds_a_w_ARG1
 145   %1 = load <4 x i32>* @llvm_mips_adds_a_w_ARG2
 146   %2 = tail call <4 x i32> @llvm.mips.adds.a.w(<4 x i32> %0, <4 x i32> %1)
 147   store <4 x i32> %2, <4 x i32>* @llvm_mips_adds_a_w_RES
 148   ret void
 149 }
 150
 151 declare <4 x i32> @llvm.mips.adds.a.w(<4 x i32>, <4 x i32>) nounwind
 152
 153 ; CHECK: llvm_mips_adds_a_w_test:
 154 ; CHECK: ld.w
 155 ; CHECK: ld.w
 156 ; CHECK: adds_a.w
 157 ; CHECK: st.w
 158 ; CHECK: .size llvm_mips_adds_a_w_test
 159 ;
 160 @llvm_mips_adds_a_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 161 @llvm_mips_adds_a_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 162 @llvm_mips_adds_a_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 163
 164 define void @llvm_mips_adds_a_d_test() nounwind {
 165 entry:
 166   %0 = load <2 x i64>* @llvm_mips_adds_a_d_ARG1
 167   %1 = load <2 x i64>* @llvm_mips_adds_a_d_ARG2
 168   %2 = tail call <2 x i64> @llvm.mips.adds.a.d(<2 x i64> %0, <2 x i64> %1)
 169   store <2 x i64> %2, <2 x i64>* @llvm_mips_adds_a_d_RES
 170   ret void
 171 }
 172
 173 declare <2 x i64> @llvm.mips.adds.a.d(<2 x i64>, <2 x i64>) nounwind
 174
 175 ; CHECK: llvm_mips_adds_a_d_test:
 176 ; CHECK: ld.d
 177 ; CHECK: ld.d
 178 ; CHECK: adds_a.d
 179 ; CHECK: st.d
 180 ; CHECK: .size llvm_mips_adds_a_d_test
 181 ;
 182 @llvm_mips_adds_s_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 183 @llvm_mips_adds_s_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 184 @llvm_mips_adds_s_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 185
 186 define void @llvm_mips_adds_s_b_test() nounwind {
 187 entry:
 188   %0 = load <16 x i8>* @llvm_mips_adds_s_b_ARG1
 189   %1 = load <16 x i8>* @llvm_mips_adds_s_b_ARG2
 190   %2 = tail call <16 x i8> @llvm.mips.adds.s.b(<16 x i8> %0, <16 x i8> %1)
 191   store <16 x i8> %2, <16 x i8>* @llvm_mips_adds_s_b_RES
 192   ret void
 193 }
 194
 195 declare <16 x i8> @llvm.mips.adds.s.b(<16 x i8>, <16 x i8>) nounwind
 196
 197 ; CHECK: llvm_mips_adds_s_b_test:
 198 ; CHECK: ld.b
 199 ; CHECK: ld.b
 200 ; CHECK: adds_s.b
 201 ; CHECK: st.b
 202 ; CHECK: .size llvm_mips_adds_s_b_test
 203 ;
 204 @llvm_mips_adds_s_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 205 @llvm_mips_adds_s_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 206 @llvm_mips_adds_s_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 207
 208 define void @llvm_mips_adds_s_h_test() nounwind {
 209 entry:
 210   %0 = load <8 x i16>* @llvm_mips_adds_s_h_ARG1
 211   %1 = load <8 x i16>* @llvm_mips_adds_s_h_ARG2
 212   %2 = tail call <8 x i16> @llvm.mips.adds.s.h(<8 x i16> %0, <8 x i16> %1)
 213   store <8 x i16> %2, <8 x i16>* @llvm_mips_adds_s_h_RES
 214   ret void
 215 }
 216
 217 declare <8 x i16> @llvm.mips.adds.s.h(<8 x i16>, <8 x i16>) nounwind
 218
 219 ; CHECK: llvm_mips_adds_s_h_test:
 220 ; CHECK: ld.h
 221 ; CHECK: ld.h
 222 ; CHECK: adds_s.h
 223 ; CHECK: st.h
 224 ; CHECK: .size llvm_mips_adds_s_h_test
 225 ;
 226 @llvm_mips_adds_s_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 227 @llvm_mips_adds_s_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 228 @llvm_mips_adds_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 229
 230 define void @llvm_mips_adds_s_w_test() nounwind {
 231 entry:
 232   %0 = load <4 x i32>* @llvm_mips_adds_s_w_ARG1
 233   %1 = load <4 x i32>* @llvm_mips_adds_s_w_ARG2
 234   %2 = tail call <4 x i32> @llvm.mips.adds.s.w(<4 x i32> %0, <4 x i32> %1)
 235   store <4 x i32> %2, <4 x i32>* @llvm_mips_adds_s_w_RES
 236   ret void
 237 }
 238
 239 declare <4 x i32> @llvm.mips.adds.s.w(<4 x i32>, <4 x i32>) nounwind
 240
 241 ; CHECK: llvm_mips_adds_s_w_test:
 242 ; CHECK: ld.w
 243 ; CHECK: ld.w
 244 ; CHECK: adds_s.w
 245 ; CHECK: st.w
 246 ; CHECK: .size llvm_mips_adds_s_w_test
 247 ;
 248 @llvm_mips_adds_s_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 249 @llvm_mips_adds_s_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 250 @llvm_mips_adds_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 251
 252 define void @llvm_mips_adds_s_d_test() nounwind {
 253 entry:
 254   %0 = load <2 x i64>* @llvm_mips_adds_s_d_ARG1
 255   %1 = load <2 x i64>* @llvm_mips_adds_s_d_ARG2
 256   %2 = tail call <2 x i64> @llvm.mips.adds.s.d(<2 x i64> %0, <2 x i64> %1)
 257   store <2 x i64> %2, <2 x i64>* @llvm_mips_adds_s_d_RES
 258   ret void
 259 }
 260
 261 declare <2 x i64> @llvm.mips.adds.s.d(<2 x i64>, <2 x i64>) nounwind
 262
 263 ; CHECK: llvm_mips_adds_s_d_test:
 264 ; CHECK: ld.d
 265 ; CHECK: ld.d
 266 ; CHECK: adds_s.d
 267 ; CHECK: st.d
 268 ; CHECK: .size llvm_mips_adds_s_d_test
 269 ;
 270 @llvm_mips_adds_u_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 271 @llvm_mips_adds_u_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 272 @llvm_mips_adds_u_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 273
 274 define void @llvm_mips_adds_u_b_test() nounwind {
 275 entry:
 276   %0 = load <16 x i8>* @llvm_mips_adds_u_b_ARG1
 277   %1 = load <16 x i8>* @llvm_mips_adds_u_b_ARG2
 278   %2 = tail call <16 x i8> @llvm.mips.adds.u.b(<16 x i8> %0, <16 x i8> %1)
 279   store <16 x i8> %2, <16 x i8>* @llvm_mips_adds_u_b_RES
 280   ret void
 281 }
 282
 283 declare <16 x i8> @llvm.mips.adds.u.b(<16 x i8>, <16 x i8>) nounwind
 284
 285 ; CHECK: llvm_mips_adds_u_b_test:
 286 ; CHECK: ld.b
 287 ; CHECK: ld.b
 288 ; CHECK: adds_u.b
 289 ; CHECK: st.b
 290 ; CHECK: .size llvm_mips_adds_u_b_test
 291 ;
 292 @llvm_mips_adds_u_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 293 @llvm_mips_adds_u_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 294 @llvm_mips_adds_u_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 295
 296 define void @llvm_mips_adds_u_h_test() nounwind {
 297 entry:
 298   %0 = load <8 x i16>* @llvm_mips_adds_u_h_ARG1
 299   %1 = load <8 x i16>* @llvm_mips_adds_u_h_ARG2
 300   %2 = tail call <8 x i16> @llvm.mips.adds.u.h(<8 x i16> %0, <8 x i16> %1)
 301   store <8 x i16> %2, <8 x i16>* @llvm_mips_adds_u_h_RES
 302   ret void
 303 }
 304
 305 declare <8 x i16> @llvm.mips.adds.u.h(<8 x i16>, <8 x i16>) nounwind
 306
 307 ; CHECK: llvm_mips_adds_u_h_test:
 308 ; CHECK: ld.h
 309 ; CHECK: ld.h
 310 ; CHECK: adds_u.h
 311 ; CHECK: st.h
 312 ; CHECK: .size llvm_mips_adds_u_h_test
 313 ;
 314 @llvm_mips_adds_u_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 315 @llvm_mips_adds_u_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 316 @llvm_mips_adds_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 317
 318 define void @llvm_mips_adds_u_w_test() nounwind {
 319 entry:
 320   %0 = load <4 x i32>* @llvm_mips_adds_u_w_ARG1
 321   %1 = load <4 x i32>* @llvm_mips_adds_u_w_ARG2
 322   %2 = tail call <4 x i32> @llvm.mips.adds.u.w(<4 x i32> %0, <4 x i32> %1)
 323   store <4 x i32> %2, <4 x i32>* @llvm_mips_adds_u_w_RES
 324   ret void
 325 }
 326
 327 declare <4 x i32> @llvm.mips.adds.u.w(<4 x i32>, <4 x i32>) nounwind
 328
 329 ; CHECK: llvm_mips_adds_u_w_test:
 330 ; CHECK: ld.w
 331 ; CHECK: ld.w
 332 ; CHECK: adds_u.w
 333 ; CHECK: st.w
 334 ; CHECK: .size llvm_mips_adds_u_w_test
 335 ;
 336 @llvm_mips_adds_u_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 337 @llvm_mips_adds_u_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 338 @llvm_mips_adds_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 339
 340 define void @llvm_mips_adds_u_d_test() nounwind {
 341 entry:
 342   %0 = load <2 x i64>* @llvm_mips_adds_u_d_ARG1
 343   %1 = load <2 x i64>* @llvm_mips_adds_u_d_ARG2
 344   %2 = tail call <2 x i64> @llvm.mips.adds.u.d(<2 x i64> %0, <2 x i64> %1)
 345   store <2 x i64> %2, <2 x i64>* @llvm_mips_adds_u_d_RES
 346   ret void
 347 }
 348
 349 declare <2 x i64> @llvm.mips.adds.u.d(<2 x i64>, <2 x i64>) nounwind
 350
 351 ; CHECK: llvm_mips_adds_u_d_test:
 352 ; CHECK: ld.d
 353 ; CHECK: ld.d
 354 ; CHECK: adds_u.d
 355 ; CHECK: st.d
 356 ; CHECK: .size llvm_mips_adds_u_d_test
 357 ;
 358 @llvm_mips_addv_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 359 @llvm_mips_addv_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 360 @llvm_mips_addv_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 361
 362 define void @llvm_mips_addv_b_test() nounwind {
 363 entry:
 364   %0 = load <16 x i8>* @llvm_mips_addv_b_ARG1
 365   %1 = load <16 x i8>* @llvm_mips_addv_b_ARG2
 366   %2 = tail call <16 x i8> @llvm.mips.addv.b(<16 x i8> %0, <16 x i8> %1)
 367   store <16 x i8> %2, <16 x i8>* @llvm_mips_addv_b_RES
 368   ret void
 369 }
 370
 371 declare <16 x i8> @llvm.mips.addv.b(<16 x i8>, <16 x i8>) nounwind
 372
 373 ; CHECK: llvm_mips_addv_b_test:
 374 ; CHECK: ld.b
 375 ; CHECK: ld.b
 376 ; CHECK: addv.b
 377 ; CHECK: st.b
 378 ; CHECK: .size llvm_mips_addv_b_test
 379 ;
 380 @llvm_mips_addv_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 381 @llvm_mips_addv_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 382 @llvm_mips_addv_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 383
 384 define void @llvm_mips_addv_h_test() nounwind {
 385 entry:
 386   %0 = load <8 x i16>* @llvm_mips_addv_h_ARG1
 387   %1 = load <8 x i16>* @llvm_mips_addv_h_ARG2
 388   %2 = tail call <8 x i16> @llvm.mips.addv.h(<8 x i16> %0, <8 x i16> %1)
 389   store <8 x i16> %2, <8 x i16>* @llvm_mips_addv_h_RES
 390   ret void
 391 }
 392
 393 declare <8 x i16> @llvm.mips.addv.h(<8 x i16>, <8 x i16>) nounwind
 394
 395 ; CHECK: llvm_mips_addv_h_test:
 396 ; CHECK: ld.h
 397 ; CHECK: ld.h
 398 ; CHECK: addv.h
 399 ; CHECK: st.h
 400 ; CHECK: .size llvm_mips_addv_h_test
 401 ;
 402 @llvm_mips_addv_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 403 @llvm_mips_addv_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 404 @llvm_mips_addv_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 405
 406 define void @llvm_mips_addv_w_test() nounwind {
 407 entry:
 408   %0 = load <4 x i32>* @llvm_mips_addv_w_ARG1
 409   %1 = load <4 x i32>* @llvm_mips_addv_w_ARG2
 410   %2 = tail call <4 x i32> @llvm.mips.addv.w(<4 x i32> %0, <4 x i32> %1)
 411   store <4 x i32> %2, <4 x i32>* @llvm_mips_addv_w_RES
 412   ret void
 413 }
 414
 415 declare <4 x i32> @llvm.mips.addv.w(<4 x i32>, <4 x i32>) nounwind
 416
 417 ; CHECK: llvm_mips_addv_w_test:
 418 ; CHECK: ld.w
 419 ; CHECK: ld.w
 420 ; CHECK: addv.w
 421 ; CHECK: st.w
 422 ; CHECK: .size llvm_mips_addv_w_test
 423 ;
 424 @llvm_mips_addv_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 425 @llvm_mips_addv_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 426 @llvm_mips_addv_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 427
 428 define void @llvm_mips_addv_d_test() nounwind {
 429 entry:
 430   %0 = load <2 x i64>* @llvm_mips_addv_d_ARG1
 431   %1 = load <2 x i64>* @llvm_mips_addv_d_ARG2
 432   %2 = tail call <2 x i64> @llvm.mips.addv.d(<2 x i64> %0, <2 x i64> %1)
 433   store <2 x i64> %2, <2 x i64>* @llvm_mips_addv_d_RES
 434   ret void
 435 }
 436
 437 declare <2 x i64> @llvm.mips.addv.d(<2 x i64>, <2 x i64>) nounwind
 438
 439 ; CHECK: llvm_mips_addv_d_test:
 440 ; CHECK: ld.d
 441 ; CHECK: ld.d
 442 ; CHECK: addv.d
 443 ; CHECK: st.d
 444 ; CHECK: .size llvm_mips_addv_d_test
 445 ;
 446
 447 define void @addv_b_test() nounwind {
 448 entry:
 449   %0 = load <16 x i8>* @llvm_mips_addv_b_ARG1
 450   %1 = load <16 x i8>* @llvm_mips_addv_b_ARG2
 451   %2 = add <16 x i8> %0, %1
 452   store <16 x i8> %2, <16 x i8>* @llvm_mips_addv_b_RES
 453   ret void
 454 }
 455
 456 ; CHECK: addv_b_test:
 457 ; CHECK: ld.b
 458 ; CHECK: ld.b
 459 ; CHECK: addv.b
 460 ; CHECK: st.b
 461 ; CHECK: .size addv_b_test
 462 ;
 463
 464 define void @addv_h_test() nounwind {
 465 entry:
 466   %0 = load <8 x i16>* @llvm_mips_addv_h_ARG1
 467   %1 = load <8 x i16>* @llvm_mips_addv_h_ARG2
 468   %2 = add <8 x i16> %0, %1
 469   store <8 x i16> %2, <8 x i16>* @llvm_mips_addv_h_RES
 470   ret void
 471 }
 472
 473 ; CHECK: addv_h_test:
 474 ; CHECK: ld.h
 475 ; CHECK: ld.h
 476 ; CHECK: addv.h
 477 ; CHECK: st.h
 478 ; CHECK: .size addv_h_test
 479 ;
 480
 481 define void @addv_w_test() nounwind {
 482 entry:
 483   %0 = load <4 x i32>* @llvm_mips_addv_w_ARG1
 484   %1 = load <4 x i32>* @llvm_mips_addv_w_ARG2
 485   %2 = add <4 x i32> %0, %1
 486   store <4 x i32> %2, <4 x i32>* @llvm_mips_addv_w_RES
 487   ret void
 488 }
 489
 490 ; CHECK: addv_w_test:
 491 ; CHECK: ld.w
 492 ; CHECK: ld.w
 493 ; CHECK: addv.w
 494 ; CHECK: st.w
 495 ; CHECK: .size addv_w_test
 496 ;
 497
 498 define void @addv_d_test() nounwind {
 499 entry:
 500   %0 = load <2 x i64>* @llvm_mips_addv_d_ARG1
 501   %1 = load <2 x i64>* @llvm_mips_addv_d_ARG2
 502   %2 = add <2 x i64> %0, %1
 503   store <2 x i64> %2, <2 x i64>* @llvm_mips_addv_d_RES
 504   ret void
 505 }
 506
 507 ; CHECK: addv_d_test:
 508 ; CHECK: ld.d
 509 ; CHECK: ld.d
 510 ; CHECK: addv.d
 511 ; CHECK: st.d
 512 ; CHECK: .size addv_d_test
 513 ;
 514 @llvm_mips_asub_s_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 515 @llvm_mips_asub_s_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 516 @llvm_mips_asub_s_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 517
 518 define void @llvm_mips_asub_s_b_test() nounwind {
 519 entry:
 520   %0 = load <16 x i8>* @llvm_mips_asub_s_b_ARG1
 521   %1 = load <16 x i8>* @llvm_mips_asub_s_b_ARG2
 522   %2 = tail call <16 x i8> @llvm.mips.asub.s.b(<16 x i8> %0, <16 x i8> %1)
 523   store <16 x i8> %2, <16 x i8>* @llvm_mips_asub_s_b_RES
 524   ret void
 525 }
 526
 527 declare <16 x i8> @llvm.mips.asub.s.b(<16 x i8>, <16 x i8>) nounwind
 528
 529 ; CHECK: llvm_mips_asub_s_b_test:
 530 ; CHECK: ld.b
 531 ; CHECK: ld.b
 532 ; CHECK: asub_s.b
 533 ; CHECK: st.b
 534 ; CHECK: .size llvm_mips_asub_s_b_test
 535 ;
 536 @llvm_mips_asub_s_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 537 @llvm_mips_asub_s_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 538 @llvm_mips_asub_s_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 539
 540 define void @llvm_mips_asub_s_h_test() nounwind {
 541 entry:
 542   %0 = load <8 x i16>* @llvm_mips_asub_s_h_ARG1
 543   %1 = load <8 x i16>* @llvm_mips_asub_s_h_ARG2
 544   %2 = tail call <8 x i16> @llvm.mips.asub.s.h(<8 x i16> %0, <8 x i16> %1)
 545   store <8 x i16> %2, <8 x i16>* @llvm_mips_asub_s_h_RES
 546   ret void
 547 }
 548
 549 declare <8 x i16> @llvm.mips.asub.s.h(<8 x i16>, <8 x i16>) nounwind
 550
 551 ; CHECK: llvm_mips_asub_s_h_test:
 552 ; CHECK: ld.h
 553 ; CHECK: ld.h
 554 ; CHECK: asub_s.h
 555 ; CHECK: st.h
 556 ; CHECK: .size llvm_mips_asub_s_h_test
 557 ;
 558 @llvm_mips_asub_s_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 559 @llvm_mips_asub_s_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 560 @llvm_mips_asub_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 561
 562 define void @llvm_mips_asub_s_w_test() nounwind {
 563 entry:
 564   %0 = load <4 x i32>* @llvm_mips_asub_s_w_ARG1
 565   %1 = load <4 x i32>* @llvm_mips_asub_s_w_ARG2
 566   %2 = tail call <4 x i32> @llvm.mips.asub.s.w(<4 x i32> %0, <4 x i32> %1)
 567   store <4 x i32> %2, <4 x i32>* @llvm_mips_asub_s_w_RES
 568   ret void
 569 }
 570
 571 declare <4 x i32> @llvm.mips.asub.s.w(<4 x i32>, <4 x i32>) nounwind
 572
 573 ; CHECK: llvm_mips_asub_s_w_test:
 574 ; CHECK: ld.w
 575 ; CHECK: ld.w
 576 ; CHECK: asub_s.w
 577 ; CHECK: st.w
 578 ; CHECK: .size llvm_mips_asub_s_w_test
 579 ;
 580 @llvm_mips_asub_s_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 581 @llvm_mips_asub_s_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 582 @llvm_mips_asub_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 583
 584 define void @llvm_mips_asub_s_d_test() nounwind {
 585 entry:
 586   %0 = load <2 x i64>* @llvm_mips_asub_s_d_ARG1
 587   %1 = load <2 x i64>* @llvm_mips_asub_s_d_ARG2
 588   %2 = tail call <2 x i64> @llvm.mips.asub.s.d(<2 x i64> %0, <2 x i64> %1)
 589   store <2 x i64> %2, <2 x i64>* @llvm_mips_asub_s_d_RES
 590   ret void
 591 }
 592
 593 declare <2 x i64> @llvm.mips.asub.s.d(<2 x i64>, <2 x i64>) nounwind
 594
 595 ; CHECK: llvm_mips_asub_s_d_test:
 596 ; CHECK: ld.d
 597 ; CHECK: ld.d
 598 ; CHECK: asub_s.d
 599 ; CHECK: st.d
 600 ; CHECK: .size llvm_mips_asub_s_d_test
 601 ;
 602 @llvm_mips_asub_u_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 603 @llvm_mips_asub_u_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 604 @llvm_mips_asub_u_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 605
 606 define void @llvm_mips_asub_u_b_test() nounwind {
 607 entry:
 608   %0 = load <16 x i8>* @llvm_mips_asub_u_b_ARG1
 609   %1 = load <16 x i8>* @llvm_mips_asub_u_b_ARG2
 610   %2 = tail call <16 x i8> @llvm.mips.asub.u.b(<16 x i8> %0, <16 x i8> %1)
 611   store <16 x i8> %2, <16 x i8>* @llvm_mips_asub_u_b_RES
 612   ret void
 613 }
 614
 615 declare <16 x i8> @llvm.mips.asub.u.b(<16 x i8>, <16 x i8>) nounwind
 616
 617 ; CHECK: llvm_mips_asub_u_b_test:
 618 ; CHECK: ld.b
 619 ; CHECK: ld.b
 620 ; CHECK: asub_u.b
 621 ; CHECK: st.b
 622 ; CHECK: .size llvm_mips_asub_u_b_test
 623 ;
 624 @llvm_mips_asub_u_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 625 @llvm_mips_asub_u_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 626 @llvm_mips_asub_u_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 627
 628 define void @llvm_mips_asub_u_h_test() nounwind {
 629 entry:
 630   %0 = load <8 x i16>* @llvm_mips_asub_u_h_ARG1
 631   %1 = load <8 x i16>* @llvm_mips_asub_u_h_ARG2
 632   %2 = tail call <8 x i16> @llvm.mips.asub.u.h(<8 x i16> %0, <8 x i16> %1)
 633   store <8 x i16> %2, <8 x i16>* @llvm_mips_asub_u_h_RES
 634   ret void
 635 }
 636
 637 declare <8 x i16> @llvm.mips.asub.u.h(<8 x i16>, <8 x i16>) nounwind
 638
 639 ; CHECK: llvm_mips_asub_u_h_test:
 640 ; CHECK: ld.h
 641 ; CHECK: ld.h
 642 ; CHECK: asub_u.h
 643 ; CHECK: st.h
 644 ; CHECK: .size llvm_mips_asub_u_h_test
 645 ;
 646 @llvm_mips_asub_u_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 647 @llvm_mips_asub_u_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 648 @llvm_mips_asub_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 649
 650 define void @llvm_mips_asub_u_w_test() nounwind {
 651 entry:
 652   %0 = load <4 x i32>* @llvm_mips_asub_u_w_ARG1
 653   %1 = load <4 x i32>* @llvm_mips_asub_u_w_ARG2
 654   %2 = tail call <4 x i32> @llvm.mips.asub.u.w(<4 x i32> %0, <4 x i32> %1)
 655   store <4 x i32> %2, <4 x i32>* @llvm_mips_asub_u_w_RES
 656   ret void
 657 }
 658
 659 declare <4 x i32> @llvm.mips.asub.u.w(<4 x i32>, <4 x i32>) nounwind
 660
 661 ; CHECK: llvm_mips_asub_u_w_test:
 662 ; CHECK: ld.w
 663 ; CHECK: ld.w
 664 ; CHECK: asub_u.w
 665 ; CHECK: st.w
 666 ; CHECK: .size llvm_mips_asub_u_w_test
 667 ;
 668 @llvm_mips_asub_u_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 669 @llvm_mips_asub_u_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 670 @llvm_mips_asub_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 671
 672 define void @llvm_mips_asub_u_d_test() nounwind {
 673 entry:
 674   %0 = load <2 x i64>* @llvm_mips_asub_u_d_ARG1
 675   %1 = load <2 x i64>* @llvm_mips_asub_u_d_ARG2
 676   %2 = tail call <2 x i64> @llvm.mips.asub.u.d(<2 x i64> %0, <2 x i64> %1)
 677   store <2 x i64> %2, <2 x i64>* @llvm_mips_asub_u_d_RES
 678   ret void
 679 }
 680
 681 declare <2 x i64> @llvm.mips.asub.u.d(<2 x i64>, <2 x i64>) nounwind
 682
 683 ; CHECK: llvm_mips_asub_u_d_test:
 684 ; CHECK: ld.d
 685 ; CHECK: ld.d
 686 ; CHECK: asub_u.d
 687 ; CHECK: st.d
 688 ; CHECK: .size llvm_mips_asub_u_d_test
 689 ;
 690 @llvm_mips_ave_s_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 691 @llvm_mips_ave_s_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 692 @llvm_mips_ave_s_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 693
 694 define void @llvm_mips_ave_s_b_test() nounwind {
 695 entry:
 696   %0 = load <16 x i8>* @llvm_mips_ave_s_b_ARG1
 697   %1 = load <16 x i8>* @llvm_mips_ave_s_b_ARG2
 698   %2 = tail call <16 x i8> @llvm.mips.ave.s.b(<16 x i8> %0, <16 x i8> %1)
 699   store <16 x i8> %2, <16 x i8>* @llvm_mips_ave_s_b_RES
 700   ret void
 701 }
 702
 703 declare <16 x i8> @llvm.mips.ave.s.b(<16 x i8>, <16 x i8>) nounwind
 704
 705 ; CHECK: llvm_mips_ave_s_b_test:
 706 ; CHECK: ld.b
 707 ; CHECK: ld.b
 708 ; CHECK: ave_s.b
 709 ; CHECK: st.b
 710 ; CHECK: .size llvm_mips_ave_s_b_test
 711 ;
 712 @llvm_mips_ave_s_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 713 @llvm_mips_ave_s_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 714 @llvm_mips_ave_s_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 715
 716 define void @llvm_mips_ave_s_h_test() nounwind {
 717 entry:
 718   %0 = load <8 x i16>* @llvm_mips_ave_s_h_ARG1
 719   %1 = load <8 x i16>* @llvm_mips_ave_s_h_ARG2
 720   %2 = tail call <8 x i16> @llvm.mips.ave.s.h(<8 x i16> %0, <8 x i16> %1)
 721   store <8 x i16> %2, <8 x i16>* @llvm_mips_ave_s_h_RES
 722   ret void
 723 }
 724
 725 declare <8 x i16> @llvm.mips.ave.s.h(<8 x i16>, <8 x i16>) nounwind
 726
 727 ; CHECK: llvm_mips_ave_s_h_test:
 728 ; CHECK: ld.h
 729 ; CHECK: ld.h
 730 ; CHECK: ave_s.h
 731 ; CHECK: st.h
 732 ; CHECK: .size llvm_mips_ave_s_h_test
 733 ;
 734 @llvm_mips_ave_s_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 735 @llvm_mips_ave_s_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 736 @llvm_mips_ave_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 737
 738 define void @llvm_mips_ave_s_w_test() nounwind {
 739 entry:
 740   %0 = load <4 x i32>* @llvm_mips_ave_s_w_ARG1
 741   %1 = load <4 x i32>* @llvm_mips_ave_s_w_ARG2
 742   %2 = tail call <4 x i32> @llvm.mips.ave.s.w(<4 x i32> %0, <4 x i32> %1)
 743   store <4 x i32> %2, <4 x i32>* @llvm_mips_ave_s_w_RES
 744   ret void
 745 }
 746
 747 declare <4 x i32> @llvm.mips.ave.s.w(<4 x i32>, <4 x i32>) nounwind
 748
 749 ; CHECK: llvm_mips_ave_s_w_test:
 750 ; CHECK: ld.w
 751 ; CHECK: ld.w
 752 ; CHECK: ave_s.w
 753 ; CHECK: st.w
 754 ; CHECK: .size llvm_mips_ave_s_w_test
 755 ;
 756 @llvm_mips_ave_s_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 757 @llvm_mips_ave_s_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 758 @llvm_mips_ave_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 759
 760 define void @llvm_mips_ave_s_d_test() nounwind {
 761 entry:
 762   %0 = load <2 x i64>* @llvm_mips_ave_s_d_ARG1
 763   %1 = load <2 x i64>* @llvm_mips_ave_s_d_ARG2
 764   %2 = tail call <2 x i64> @llvm.mips.ave.s.d(<2 x i64> %0, <2 x i64> %1)
 765   store <2 x i64> %2, <2 x i64>* @llvm_mips_ave_s_d_RES
 766   ret void
 767 }
 768
 769 declare <2 x i64> @llvm.mips.ave.s.d(<2 x i64>, <2 x i64>) nounwind
 770
 771 ; CHECK: llvm_mips_ave_s_d_test:
 772 ; CHECK: ld.d
 773 ; CHECK: ld.d
 774 ; CHECK: ave_s.d
 775 ; CHECK: st.d
 776 ; CHECK: .size llvm_mips_ave_s_d_test
 777 ;
 778 @llvm_mips_ave_u_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 779 @llvm_mips_ave_u_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 780 @llvm_mips_ave_u_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 781
 782 define void @llvm_mips_ave_u_b_test() nounwind {
 783 entry:
 784   %0 = load <16 x i8>* @llvm_mips_ave_u_b_ARG1
 785   %1 = load <16 x i8>* @llvm_mips_ave_u_b_ARG2
 786   %2 = tail call <16 x i8> @llvm.mips.ave.u.b(<16 x i8> %0, <16 x i8> %1)
 787   store <16 x i8> %2, <16 x i8>* @llvm_mips_ave_u_b_RES
 788   ret void
 789 }
 790
 791 declare <16 x i8> @llvm.mips.ave.u.b(<16 x i8>, <16 x i8>) nounwind
 792
 793 ; CHECK: llvm_mips_ave_u_b_test:
 794 ; CHECK: ld.b
 795 ; CHECK: ld.b
 796 ; CHECK: ave_u.b
 797 ; CHECK: st.b
 798 ; CHECK: .size llvm_mips_ave_u_b_test
 799 ;
 800 @llvm_mips_ave_u_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 801 @llvm_mips_ave_u_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 802 @llvm_mips_ave_u_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 803
 804 define void @llvm_mips_ave_u_h_test() nounwind {
 805 entry:
 806   %0 = load <8 x i16>* @llvm_mips_ave_u_h_ARG1
 807   %1 = load <8 x i16>* @llvm_mips_ave_u_h_ARG2
 808   %2 = tail call <8 x i16> @llvm.mips.ave.u.h(<8 x i16> %0, <8 x i16> %1)
 809   store <8 x i16> %2, <8 x i16>* @llvm_mips_ave_u_h_RES
 810   ret void
 811 }
 812
 813 declare <8 x i16> @llvm.mips.ave.u.h(<8 x i16>, <8 x i16>) nounwind
 814
 815 ; CHECK: llvm_mips_ave_u_h_test:
 816 ; CHECK: ld.h
 817 ; CHECK: ld.h
 818 ; CHECK: ave_u.h
 819 ; CHECK: st.h
 820 ; CHECK: .size llvm_mips_ave_u_h_test
 821 ;
 822 @llvm_mips_ave_u_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 823 @llvm_mips_ave_u_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 824 @llvm_mips_ave_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 825
 826 define void @llvm_mips_ave_u_w_test() nounwind {
 827 entry:
 828   %0 = load <4 x i32>* @llvm_mips_ave_u_w_ARG1
 829   %1 = load <4 x i32>* @llvm_mips_ave_u_w_ARG2
 830   %2 = tail call <4 x i32> @llvm.mips.ave.u.w(<4 x i32> %0, <4 x i32> %1)
 831   store <4 x i32> %2, <4 x i32>* @llvm_mips_ave_u_w_RES
 832   ret void
 833 }
 834
 835 declare <4 x i32> @llvm.mips.ave.u.w(<4 x i32>, <4 x i32>) nounwind
 836
 837 ; CHECK: llvm_mips_ave_u_w_test:
 838 ; CHECK: ld.w
 839 ; CHECK: ld.w
 840 ; CHECK: ave_u.w
 841 ; CHECK: st.w
 842 ; CHECK: .size llvm_mips_ave_u_w_test
 843 ;
 844 @llvm_mips_ave_u_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 845 @llvm_mips_ave_u_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 846 @llvm_mips_ave_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 847
 848 define void @llvm_mips_ave_u_d_test() nounwind {
 849 entry:
 850   %0 = load <2 x i64>* @llvm_mips_ave_u_d_ARG1
 851   %1 = load <2 x i64>* @llvm_mips_ave_u_d_ARG2
 852   %2 = tail call <2 x i64> @llvm.mips.ave.u.d(<2 x i64> %0, <2 x i64> %1)
 853   store <2 x i64> %2, <2 x i64>* @llvm_mips_ave_u_d_RES
 854   ret void
 855 }
 856
 857 declare <2 x i64> @llvm.mips.ave.u.d(<2 x i64>, <2 x i64>) nounwind
 858
 859 ; CHECK: llvm_mips_ave_u_d_test:
 860 ; CHECK: ld.d
 861 ; CHECK: ld.d
 862 ; CHECK: ave_u.d
 863 ; CHECK: st.d
 864 ; CHECK: .size llvm_mips_ave_u_d_test
 865 ;
 866 @llvm_mips_aver_s_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 867 @llvm_mips_aver_s_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 868 @llvm_mips_aver_s_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 869
 870 define void @llvm_mips_aver_s_b_test() nounwind {
 871 entry:
 872   %0 = load <16 x i8>* @llvm_mips_aver_s_b_ARG1
 873   %1 = load <16 x i8>* @llvm_mips_aver_s_b_ARG2
 874   %2 = tail call <16 x i8> @llvm.mips.aver.s.b(<16 x i8> %0, <16 x i8> %1)
 875   store <16 x i8> %2, <16 x i8>* @llvm_mips_aver_s_b_RES
 876   ret void
 877 }
 878
 879 declare <16 x i8> @llvm.mips.aver.s.b(<16 x i8>, <16 x i8>) nounwind
 880
 881 ; CHECK: llvm_mips_aver_s_b_test:
 882 ; CHECK: ld.b
 883 ; CHECK: ld.b
 884 ; CHECK: aver_s.b
 885 ; CHECK: st.b
 886 ; CHECK: .size llvm_mips_aver_s_b_test
 887 ;
 888 @llvm_mips_aver_s_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 889 @llvm_mips_aver_s_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 890 @llvm_mips_aver_s_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 891
 892 define void @llvm_mips_aver_s_h_test() nounwind {
 893 entry:
 894   %0 = load <8 x i16>* @llvm_mips_aver_s_h_ARG1
 895   %1 = load <8 x i16>* @llvm_mips_aver_s_h_ARG2
 896   %2 = tail call <8 x i16> @llvm.mips.aver.s.h(<8 x i16> %0, <8 x i16> %1)
 897   store <8 x i16> %2, <8 x i16>* @llvm_mips_aver_s_h_RES
 898   ret void
 899 }
 900
 901 declare <8 x i16> @llvm.mips.aver.s.h(<8 x i16>, <8 x i16>) nounwind
 902
 903 ; CHECK: llvm_mips_aver_s_h_test:
 904 ; CHECK: ld.h
 905 ; CHECK: ld.h
 906 ; CHECK: aver_s.h
 907 ; CHECK: st.h
 908 ; CHECK: .size llvm_mips_aver_s_h_test
 909 ;
 910 @llvm_mips_aver_s_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 911 @llvm_mips_aver_s_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 912 @llvm_mips_aver_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 913
 914 define void @llvm_mips_aver_s_w_test() nounwind {
 915 entry:
 916   %0 = load <4 x i32>* @llvm_mips_aver_s_w_ARG1
 917   %1 = load <4 x i32>* @llvm_mips_aver_s_w_ARG2
 918   %2 = tail call <4 x i32> @llvm.mips.aver.s.w(<4 x i32> %0, <4 x i32> %1)
 919   store <4 x i32> %2, <4 x i32>* @llvm_mips_aver_s_w_RES
 920   ret void
 921 }
 922
 923 declare <4 x i32> @llvm.mips.aver.s.w(<4 x i32>, <4 x i32>) nounwind
 924
 925 ; CHECK: llvm_mips_aver_s_w_test:
 926 ; CHECK: ld.w
 927 ; CHECK: ld.w
 928 ; CHECK: aver_s.w
 929 ; CHECK: st.w
 930 ; CHECK: .size llvm_mips_aver_s_w_test
 931 ;
 932 @llvm_mips_aver_s_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 933 @llvm_mips_aver_s_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 934 @llvm_mips_aver_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 935
 936 define void @llvm_mips_aver_s_d_test() nounwind {
 937 entry:
 938   %0 = load <2 x i64>* @llvm_mips_aver_s_d_ARG1
 939   %1 = load <2 x i64>* @llvm_mips_aver_s_d_ARG2
 940   %2 = tail call <2 x i64> @llvm.mips.aver.s.d(<2 x i64> %0, <2 x i64> %1)
 941   store <2 x i64> %2, <2 x i64>* @llvm_mips_aver_s_d_RES
 942   ret void
 943 }
 944
 945 declare <2 x i64> @llvm.mips.aver.s.d(<2 x i64>, <2 x i64>) nounwind
 946
 947 ; CHECK: llvm_mips_aver_s_d_test:
 948 ; CHECK: ld.d
 949 ; CHECK: ld.d
 950 ; CHECK: aver_s.d
 951 ; CHECK: st.d
 952 ; CHECK: .size llvm_mips_aver_s_d_test
 953 ;
 954 @llvm_mips_aver_u_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 955 @llvm_mips_aver_u_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 956 @llvm_mips_aver_u_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 957
 958 define void @llvm_mips_aver_u_b_test() nounwind {
 959 entry:
 960   %0 = load <16 x i8>* @llvm_mips_aver_u_b_ARG1
 961   %1 = load <16 x i8>* @llvm_mips_aver_u_b_ARG2
 962   %2 = tail call <16 x i8> @llvm.mips.aver.u.b(<16 x i8> %0, <16 x i8> %1)
 963   store <16 x i8> %2, <16 x i8>* @llvm_mips_aver_u_b_RES
 964   ret void
 965 }
 966
 967 declare <16 x i8> @llvm.mips.aver.u.b(<16 x i8>, <16 x i8>) nounwind
 968
 969 ; CHECK: llvm_mips_aver_u_b_test:
 970 ; CHECK: ld.b
 971 ; CHECK: ld.b
 972 ; CHECK: aver_u.b
 973 ; CHECK: st.b
 974 ; CHECK: .size llvm_mips_aver_u_b_test
 975 ;
 976 @llvm_mips_aver_u_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 977 @llvm_mips_aver_u_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 978 @llvm_mips_aver_u_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 979
 980 define void @llvm_mips_aver_u_h_test() nounwind {
 981 entry:
 982   %0 = load <8 x i16>* @llvm_mips_aver_u_h_ARG1
 983   %1 = load <8 x i16>* @llvm_mips_aver_u_h_ARG2
 984   %2 = tail call <8 x i16> @llvm.mips.aver.u.h(<8 x i16> %0, <8 x i16> %1)
 985   store <8 x i16> %2, <8 x i16>* @llvm_mips_aver_u_h_RES
 986   ret void
 987 }
 988
 989 declare <8 x i16> @llvm.mips.aver.u.h(<8 x i16>, <8 x i16>) nounwind
 990
 991 ; CHECK: llvm_mips_aver_u_h_test:
 992 ; CHECK: ld.h
 993 ; CHECK: ld.h
 994 ; CHECK: aver_u.h
 995 ; CHECK: st.h
 996 ; CHECK: .size llvm_mips_aver_u_h_test
 997 ;
 998 @llvm_mips_aver_u_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 999 @llvm_mips_aver_u_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
1000 @llvm_mips_aver_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
1001
1002 define void @llvm_mips_aver_u_w_test() nounwind {
1003 entry:
1004   %0 = load <4 x i32>* @llvm_mips_aver_u_w_ARG1
1005   %1 = load <4 x i32>* @llvm_mips_aver_u_w_ARG2
1006   %2 = tail call <4 x i32> @llvm.mips.aver.u.w(<4 x i32> %0, <4 x i32> %1)
1007   store <4 x i32> %2, <4 x i32>* @llvm_mips_aver_u_w_RES
1008   ret void
1009 }
1010
1011 declare <4 x i32> @llvm.mips.aver.u.w(<4 x i32>, <4 x i32>) nounwind
1012
1013 ; CHECK: llvm_mips_aver_u_w_test:
1014 ; CHECK: ld.w
1015 ; CHECK: ld.w
1016 ; CHECK: aver_u.w
1017 ; CHECK: st.w
1018 ; CHECK: .size llvm_mips_aver_u_w_test
1019 ;
1020 @llvm_mips_aver_u_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
1021 @llvm_mips_aver_u_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
1022 @llvm_mips_aver_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
1023
1024 define void @llvm_mips_aver_u_d_test() nounwind {
1025 entry:
1026   %0 = load <2 x i64>* @llvm_mips_aver_u_d_ARG1
1027   %1 = load <2 x i64>* @llvm_mips_aver_u_d_ARG2
1028   %2 = tail call <2 x i64> @llvm.mips.aver.u.d(<2 x i64> %0, <2 x i64> %1)
1029   store <2 x i64> %2, <2 x i64>* @llvm_mips_aver_u_d_RES
1030   ret void
1031 }
1032
1033 declare <2 x i64> @llvm.mips.aver.u.d(<2 x i64>, <2 x i64>) nounwind
1034
1035 ; CHECK: llvm_mips_aver_u_d_test:
1036 ; CHECK: ld.d
1037 ; CHECK: ld.d
1038 ; CHECK: aver_u.d
1039 ; CHECK: st.d
1040 ; CHECK: .size llvm_mips_aver_u_d_test
1041 ;