sound/soc/davinci/davinci-mcasp.c

   1 /*
   2  * ALSA SoC McASP Audio Layer for TI DAVINCI processor
   3  *
   4  * Multi-channel Audio Serial Port Driver
   5  *
   6  * Author: Nirmal Pandey <n-pandey@ti.com>,
   7  *         Suresh Rajashekara <suresh.r@ti.com>
   8  *         Steve Chen <schen@.mvista.com>
   9  *
  10  * Copyright:   (C) 2009 MontaVista Software, Inc., <source@mvista.com>
  11  * Copyright:   (C) 2009  Texas Instruments, India
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License version 2 as
  15  * published by the Free Software Foundation.
  16  */
  17
  18 #include <linux/init.h>
  19 #include <linux/module.h>
  20 #include <linux/device.h>
  21 #include <linux/slab.h>
  22 #include <linux/delay.h>
  23 #include <linux/io.h>
  24 #include <linux/pm_runtime.h>
  25 #include <linux/of.h>
  26 #include <linux/of_platform.h>
  27 #include <linux/of_device.h>
  28
  29 #include <sound/core.h>
  30 #include <sound/pcm.h>
  31 #include <sound/pcm_params.h>
  32 #include <sound/initval.h>
  33 #include <sound/soc.h>
  34
  35 #include "davinci-pcm.h"
  36 #include "davinci-mcasp.h"
  37
  38 /*
  39  * McASP register definitions
  40  */
  41 #define DAVINCI_MCASP_PID_REG           0x00
  42 #define DAVINCI_MCASP_PWREMUMGT_REG     0x04
  43
  44 #define DAVINCI_MCASP_PFUNC_REG         0x10
  45 #define DAVINCI_MCASP_PDIR_REG          0x14
  46 #define DAVINCI_MCASP_PDOUT_REG         0x18
  47 #define DAVINCI_MCASP_PDSET_REG         0x1c
  48
  49 #define DAVINCI_MCASP_PDCLR_REG         0x20
  50
  51 #define DAVINCI_MCASP_TLGC_REG          0x30
  52 #define DAVINCI_MCASP_TLMR_REG          0x34
  53
  54 #define DAVINCI_MCASP_GBLCTL_REG        0x44
  55 #define DAVINCI_MCASP_AMUTE_REG         0x48
  56 #define DAVINCI_MCASP_LBCTL_REG         0x4c
  57
  58 #define DAVINCI_MCASP_TXDITCTL_REG      0x50
  59
  60 #define DAVINCI_MCASP_GBLCTLR_REG       0x60
  61 #define DAVINCI_MCASP_RXMASK_REG        0x64
  62 #define DAVINCI_MCASP_RXFMT_REG         0x68
  63 #define DAVINCI_MCASP_RXFMCTL_REG       0x6c
  64
  65 #define DAVINCI_MCASP_ACLKRCTL_REG      0x70
  66 #define DAVINCI_MCASP_AHCLKRCTL_REG     0x74
  67 #define DAVINCI_MCASP_RXTDM_REG         0x78
  68 #define DAVINCI_MCASP_EVTCTLR_REG       0x7c
  69
  70 #define DAVINCI_MCASP_RXSTAT_REG        0x80
  71 #define DAVINCI_MCASP_RXTDMSLOT_REG     0x84
  72 #define DAVINCI_MCASP_RXCLKCHK_REG      0x88
  73 #define DAVINCI_MCASP_REVTCTL_REG       0x8c
  74
  75 #define DAVINCI_MCASP_GBLCTLX_REG       0xa0
  76 #define DAVINCI_MCASP_TXMASK_REG        0xa4
  77 #define DAVINCI_MCASP_TXFMT_REG         0xa8
  78 #define DAVINCI_MCASP_TXFMCTL_REG       0xac
  79
  80 #define DAVINCI_MCASP_ACLKXCTL_REG      0xb0
  81 #define DAVINCI_MCASP_AHCLKXCTL_REG     0xb4
  82 #define DAVINCI_MCASP_TXTDM_REG         0xb8
  83 #define DAVINCI_MCASP_EVTCTLX_REG       0xbc
  84
  85 #define DAVINCI_MCASP_TXSTAT_REG        0xc0
  86 #define DAVINCI_MCASP_TXTDMSLOT_REG     0xc4
  87 #define DAVINCI_MCASP_TXCLKCHK_REG      0xc8
  88 #define DAVINCI_MCASP_XEVTCTL_REG       0xcc
  89
  90 /* Left(even TDM Slot) Channel Status Register File */
  91 #define DAVINCI_MCASP_DITCSRA_REG       0x100
  92 /* Right(odd TDM slot) Channel Status Register File */
  93 #define DAVINCI_MCASP_DITCSRB_REG       0x118
  94 /* Left(even TDM slot) User Data Register File */
  95 #define DAVINCI_MCASP_DITUDRA_REG       0x130
  96 /* Right(odd TDM Slot) User Data Register File */
  97 #define DAVINCI_MCASP_DITUDRB_REG       0x148
  98
  99 /* Serializer n Control Register */
 100 #define DAVINCI_MCASP_XRSRCTL_BASE_REG  0x180
 101 #define DAVINCI_MCASP_XRSRCTL_REG(n)    (DAVINCI_MCASP_XRSRCTL_BASE_REG + \
 102                                                 (n << 2))
 103
 104 /* Transmit Buffer for Serializer n */
 105 #define DAVINCI_MCASP_TXBUF_REG         0x200
 106 /* Receive Buffer for Serializer n */
 107 #define DAVINCI_MCASP_RXBUF_REG         0x280
 108
 109 /* McASP FIFO Registers */
 110 #define DAVINCI_MCASP_WFIFOCTL          (0x1010)
 111 #define DAVINCI_MCASP_WFIFOSTS          (0x1014)
 112 #define DAVINCI_MCASP_RFIFOCTL          (0x1018)
 113 #define DAVINCI_MCASP_RFIFOSTS          (0x101C)
 114 #define MCASP_VER3_WFIFOCTL             (0x1000)
 115 #define MCASP_VER3_WFIFOSTS             (0x1004)
 116 #define MCASP_VER3_RFIFOCTL             (0x1008)
 117 #define MCASP_VER3_RFIFOSTS             (0x100C)
 118
 119 /*
 120  * DAVINCI_MCASP_PWREMUMGT_REG - Power Down and Emulation Management
 121  *     Register Bits
 122  */
 123 #define MCASP_FREE      BIT(0)
 124 #define MCASP_SOFT      BIT(1)
 125
 126 /*
 127  * DAVINCI_MCASP_PFUNC_REG - Pin Function / GPIO Enable Register Bits
 128  */
 129 #define AXR(n)          (1<<n)
 130 #define PFUNC_AMUTE     BIT(25)
 131 #define ACLKX           BIT(26)
 132 #define AHCLKX          BIT(27)
 133 #define AFSX            BIT(28)
 134 #define ACLKR           BIT(29)
 135 #define AHCLKR          BIT(30)
 136 #define AFSR            BIT(31)
 137
 138 /*
 139  * DAVINCI_MCASP_PDIR_REG - Pin Direction Register Bits
 140  */
 141 #define AXR(n)          (1<<n)
 142 #define PDIR_AMUTE      BIT(25)
 143 #define ACLKX           BIT(26)
 144 #define AHCLKX          BIT(27)
 145 #define AFSX            BIT(28)
 146 #define ACLKR           BIT(29)
 147 #define AHCLKR          BIT(30)
 148 #define AFSR            BIT(31)
 149
 150 /*
 151  * DAVINCI_MCASP_TXDITCTL_REG - Transmit DIT Control Register Bits
 152  */
 153 #define DITEN   BIT(0)  /* Transmit DIT mode enable/disable */
 154 #define VA      BIT(2)
 155 #define VB      BIT(3)
 156
 157 /*
 158  * DAVINCI_MCASP_TXFMT_REG - Transmit Bitstream Format Register Bits
 159  */
 160 #define TXROT(val)      (val)
 161 #define TXSEL           BIT(3)
 162 #define TXSSZ(val)      (val<<4)
 163 #define TXPBIT(val)     (val<<8)
 164 #define TXPAD(val)      (val<<13)
 165 #define TXORD           BIT(15)
 166 #define FSXDLY(val)     (val<<16)
 167
 168 /*
 169  * DAVINCI_MCASP_RXFMT_REG - Receive Bitstream Format Register Bits
 170  */
 171 #define RXROT(val)      (val)
 172 #define RXSEL           BIT(3)
 173 #define RXSSZ(val)      (val<<4)
 174 #define RXPBIT(val)     (val<<8)
 175 #define RXPAD(val)      (val<<13)
 176 #define RXORD           BIT(15)
 177 #define FSRDLY(val)     (val<<16)
 178
 179 /*
 180  * DAVINCI_MCASP_TXFMCTL_REG -  Transmit Frame Control Register Bits
 181  */
 182 #define FSXPOL          BIT(0)
 183 #define AFSXE           BIT(1)
 184 #define FSXDUR          BIT(4)
 185 #define FSXMOD(val)     (val<<7)
 186
 187 /*
 188  * DAVINCI_MCASP_RXFMCTL_REG - Receive Frame Control Register Bits
 189  */
 190 #define FSRPOL          BIT(0)
 191 #define AFSRE           BIT(1)
 192 #define FSRDUR          BIT(4)
 193 #define FSRMOD(val)     (val<<7)
 194
 195 /*
 196  * DAVINCI_MCASP_ACLKXCTL_REG - Transmit Clock Control Register Bits
 197  */
 198 #define ACLKXDIV(val)   (val)
 199 #define ACLKXE          BIT(5)
 200 #define TX_ASYNC        BIT(6)
 201 #define ACLKXPOL        BIT(7)
 202 #define ACLKXDIV_MASK   0x1f
 203
 204 /*
 205  * DAVINCI_MCASP_ACLKRCTL_REG Receive Clock Control Register Bits
 206  */
 207 #define ACLKRDIV(val)   (val)
 208 #define ACLKRE          BIT(5)
 209 #define RX_ASYNC        BIT(6)
 210 #define ACLKRPOL        BIT(7)
 211 #define ACLKRDIV_MASK   0x1f
 212
 213 /*
 214  * DAVINCI_MCASP_AHCLKXCTL_REG - High Frequency Transmit Clock Control
 215  *     Register Bits
 216  */
 217 #define AHCLKXDIV(val)  (val)
 218 #define AHCLKXPOL       BIT(14)
 219 #define AHCLKXE         BIT(15)
 220 #define AHCLKXDIV_MASK  0xfff
 221
 222 /*
 223  * DAVINCI_MCASP_AHCLKRCTL_REG - High Frequency Receive Clock Control
 224  *     Register Bits
 225  */
 226 #define AHCLKRDIV(val)  (val)
 227 #define AHCLKRPOL       BIT(14)
 228 #define AHCLKRE         BIT(15)
 229 #define AHCLKRDIV_MASK  0xfff
 230
 231 /*
 232  * DAVINCI_MCASP_XRSRCTL_BASE_REG -  Serializer Control Register Bits
 233  */
 234 #define MODE(val)       (val)
 235 #define DISMOD          (val)(val<<2)
 236 #define TXSTATE         BIT(4)
 237 #define RXSTATE         BIT(5)
 238
 239 /*
 240  * DAVINCI_MCASP_LBCTL_REG - Loop Back Control Register Bits
 241  */
 242 #define LBEN            BIT(0)
 243 #define LBORD           BIT(1)
 244 #define LBGENMODE(val)  (val<<2)
 245
 246 /*
 247  * DAVINCI_MCASP_TXTDMSLOT_REG - Transmit TDM Slot Register configuration
 248  */
 249 #define TXTDMS(n)       (1<<n)
 250
 251 /*
 252  * DAVINCI_MCASP_RXTDMSLOT_REG - Receive TDM Slot Register configuration
 253  */
 254 #define RXTDMS(n)       (1<<n)
 255
 256 /*
 257  * DAVINCI_MCASP_GBLCTL_REG -  Global Control Register Bits
 258  */
 259 #define RXCLKRST        BIT(0)  /* Receiver Clock Divider Reset */
 260 #define RXHCLKRST       BIT(1)  /* Receiver High Frequency Clock Divider */
 261 #define RXSERCLR        BIT(2)  /* Receiver Serializer Clear */
 262 #define RXSMRST         BIT(3)  /* Receiver State Machine Reset */
 263 #define RXFSRST         BIT(4)  /* Frame Sync Generator Reset */
 264 #define TXCLKRST        BIT(8)  /* Transmitter Clock Divider Reset */
 265 #define TXHCLKRST       BIT(9)  /* Transmitter High Frequency Clock Divider*/
 266 #define TXSERCLR        BIT(10) /* Transmit Serializer Clear */
 267 #define TXSMRST         BIT(11) /* Transmitter State Machine Reset */
 268 #define TXFSRST         BIT(12) /* Frame Sync Generator Reset */
 269
 270 /*
 271  * DAVINCI_MCASP_AMUTE_REG -  Mute Control Register Bits
 272  */
 273 #define MUTENA(val)     (val)
 274 #define MUTEINPOL       BIT(2)
 275 #define MUTEINENA       BIT(3)
 276 #define MUTEIN          BIT(4)
 277 #define MUTER           BIT(5)
 278 #define MUTEX           BIT(6)
 279 #define MUTEFSR         BIT(7)
 280 #define MUTEFSX         BIT(8)
 281 #define MUTEBADCLKR     BIT(9)
 282 #define MUTEBADCLKX     BIT(10)
 283 #define MUTERXDMAERR    BIT(11)
 284 #define MUTETXDMAERR    BIT(12)
 285
 286 /*
 287  * DAVINCI_MCASP_REVTCTL_REG - Receiver DMA Event Control Register bits
 288  */
 289 #define RXDATADMADIS    BIT(0)
 290
 291 /*
 292  * DAVINCI_MCASP_XEVTCTL_REG - Transmitter DMA Event Control Register bits
 293  */
 294 #define TXDATADMADIS    BIT(0)
 295
 296 /*
 297  * DAVINCI_MCASP_W[R]FIFOCTL - Write/Read FIFO Control Register bits
 298  */
 299 #define FIFO_ENABLE     BIT(16)
 300 #define NUMEVT_MASK     (0xFF << 8)
 301 #define NUMDMA_MASK     (0xFF)
 302
 303 #define DAVINCI_MCASP_NUM_SERIALIZER    16
 304
 305 static inline void mcasp_set_bits(void __iomem *reg, u32 val)
 306 {
 307         __raw_writel(__raw_readl(reg) | val, reg);
 308 }
 309
 310 static inline void mcasp_clr_bits(void __iomem *reg, u32 val)
 311 {
 312         __raw_writel((__raw_readl(reg) & ~(val)), reg);
 313 }
 314
 315 static inline void mcasp_mod_bits(void __iomem *reg, u32 val, u32 mask)
 316 {
 317         __raw_writel((__raw_readl(reg) & ~mask) | val, reg);
 318 }
 319
 320 static inline void mcasp_set_reg(void __iomem *reg, u32 val)
 321 {
 322         __raw_writel(val, reg);
 323 }
 324
 325 static inline u32 mcasp_get_reg(void __iomem *reg)
 326 {
 327         return (unsigned int)__raw_readl(reg);
 328 }
 329
 330 static inline void mcasp_set_ctl_reg(void __iomem *regs, u32 val)
 331 {
 332         int i = 0;
 333
 334         mcasp_set_bits(regs, val);
 335
 336         /* programming GBLCTL needs to read back from GBLCTL and verfiy */
 337         /* loop count is to avoid the lock-up */
 338         for (i = 0; i < 1000; i++) {
 339                 if ((mcasp_get_reg(regs) & val) == val)
 340                         break;
 341         }
 342
 343         if (i == 1000 && ((mcasp_get_reg(regs) & val) != val))
 344                 printk(KERN_ERR "GBLCTL write error\n");
 345 }
 346
 347 static void mcasp_start_rx(struct davinci_audio_dev *dev)
 348 {
 349         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXHCLKRST);
 350         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXCLKRST);
 351         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXSERCLR);
 352         mcasp_set_reg(dev->base + DAVINCI_MCASP_RXBUF_REG, 0);
 353
 354         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 355         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 356         mcasp_set_reg(dev->base + DAVINCI_MCASP_RXBUF_REG, 0);
 357
 358         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 359         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 360 }
 361
 362 static void mcasp_start_tx(struct davinci_audio_dev *dev)
 363 {
 364         u8 offset = 0, i;
 365         u32 cnt;
 366
 367         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 368         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 369         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLX_REG, TXSERCLR);
 370         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXBUF_REG, 0);
 371
 372         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLX_REG, TXSMRST);
 373         mcasp_set_ctl_reg(dev->base + DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 374         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXBUF_REG, 0);
 375         for (i = 0; i < dev->num_serializer; i++) {
 376                 if (dev->serial_dir[i] == TX_MODE) {
 377                         offset = i;
 378                         break;
 379                 }
 380         }
 381
 382         /* wait for TX ready */
 383         cnt = 0;
 384         while (!(mcasp_get_reg(dev->base + DAVINCI_MCASP_XRSRCTL_REG(offset)) &
 385                  TXSTATE) && (cnt < 100000))
 386                 cnt++;
 387
 388         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXBUF_REG, 0);
 389 }
 390
 391 static void davinci_mcasp_start(struct davinci_audio_dev *dev, int stream)
 392 {
 393         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 394                 if (dev->txnumevt) {    /* enable FIFO */
 395                         switch (dev->version) {
 396                         case MCASP_VERSION_3:
 397                                 mcasp_clr_bits(dev->base + MCASP_VER3_WFIFOCTL,
 398                                                                 FIFO_ENABLE);
 399                                 mcasp_set_bits(dev->base + MCASP_VER3_WFIFOCTL,
 400                                                                 FIFO_ENABLE);
 401                                 break;
 402                         default:
 403                                 mcasp_clr_bits(dev->base +
 404                                         DAVINCI_MCASP_WFIFOCTL, FIFO_ENABLE);
 405                                 mcasp_set_bits(dev->base +
 406                                         DAVINCI_MCASP_WFIFOCTL, FIFO_ENABLE);
 407                         }
 408                 }
 409                 mcasp_start_tx(dev);
 410         } else {
 411                 if (dev->rxnumevt) {    /* enable FIFO */
 412                         switch (dev->version) {
 413                         case MCASP_VERSION_3:
 414                                 mcasp_clr_bits(dev->base + MCASP_VER3_RFIFOCTL,
 415                                                                 FIFO_ENABLE);
 416                                 mcasp_set_bits(dev->base + MCASP_VER3_RFIFOCTL,
 417                                                                 FIFO_ENABLE);
 418                                 break;
 419                         default:
 420                                 mcasp_clr_bits(dev->base +
 421                                         DAVINCI_MCASP_RFIFOCTL, FIFO_ENABLE);
 422                                 mcasp_set_bits(dev->base +
 423                                         DAVINCI_MCASP_RFIFOCTL, FIFO_ENABLE);
 424                         }
 425                 }
 426                 mcasp_start_rx(dev);
 427         }
 428 }
 429
 430 static void mcasp_stop_rx(struct davinci_audio_dev *dev)
 431 {
 432         mcasp_set_reg(dev->base + DAVINCI_MCASP_GBLCTLR_REG, 0);
 433         mcasp_set_reg(dev->base + DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 434 }
 435
 436 static void mcasp_stop_tx(struct davinci_audio_dev *dev)
 437 {
 438         mcasp_set_reg(dev->base + DAVINCI_MCASP_GBLCTLX_REG, 0);
 439         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 440 }
 441
 442 static void davinci_mcasp_stop(struct davinci_audio_dev *dev, int stream)
 443 {
 444         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 445                 if (dev->txnumevt) {    /* disable FIFO */
 446                         switch (dev->version) {
 447                         case MCASP_VERSION_3:
 448                                 mcasp_clr_bits(dev->base + MCASP_VER3_WFIFOCTL,
 449                                                                 FIFO_ENABLE);
 450                                 break;
 451                         default:
 452                                 mcasp_clr_bits(dev->base +
 453                                         DAVINCI_MCASP_WFIFOCTL, FIFO_ENABLE);
 454                         }
 455                 }
 456                 mcasp_stop_tx(dev);
 457         } else {
 458                 if (dev->rxnumevt) {    /* disable FIFO */
 459                         switch (dev->version) {
 460                         case MCASP_VERSION_3:
 461                                 mcasp_clr_bits(dev->base + MCASP_VER3_RFIFOCTL,
 462                                                                 FIFO_ENABLE);
 463                         break;
 464
 465                         default:
 466                                 mcasp_clr_bits(dev->base +
 467                                         DAVINCI_MCASP_RFIFOCTL, FIFO_ENABLE);
 468                         }
 469                 }
 470                 mcasp_stop_rx(dev);
 471         }
 472 }
 473
 474 static int davinci_mcasp_set_dai_fmt(struct snd_soc_dai *cpu_dai,
 475                                          unsigned int fmt)
 476 {
 477         struct davinci_audio_dev *dev = snd_soc_dai_get_drvdata(cpu_dai);
 478         void __iomem *base = dev->base;
 479
 480         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
 481         case SND_SOC_DAIFMT_DSP_B:
 482         case SND_SOC_DAIFMT_AC97:
 483                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 484                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 485                 break;
 486         default:
 487                 /* configure a full-word SYNC pulse (LRCLK) */
 488                 mcasp_set_bits(dev->base + DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 489                 mcasp_set_bits(dev->base + DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 490
 491                 /* make 1st data bit occur one ACLK cycle after the frame sync */
 492                 mcasp_set_bits(dev->base + DAVINCI_MCASP_TXFMT_REG, FSXDLY(1));
 493                 mcasp_set_bits(dev->base + DAVINCI_MCASP_RXFMT_REG, FSRDLY(1));
 494                 break;
 495         }
 496
 497         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
 498         case SND_SOC_DAIFMT_CBS_CFS:
 499                 /* codec is clock and frame slave */
 500                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 501                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 502
 503                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 504                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 505
 506                 mcasp_set_bits(base + DAVINCI_MCASP_PDIR_REG,
 507                                 ACLKX | ACLKR);
 508                 mcasp_set_bits(base + DAVINCI_MCASP_PDIR_REG,
 509                                 AFSX | AFSR);
 510                 break;
 511         case SND_SOC_DAIFMT_CBM_CFS:
 512                 /* codec is clock master and frame slave */
 513                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 514                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 515
 516                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 517                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 518
 519                 mcasp_clr_bits(base + DAVINCI_MCASP_PDIR_REG,
 520                                 ACLKX | ACLKR);
 521                 mcasp_set_bits(base + DAVINCI_MCASP_PDIR_REG,
 522                                 AFSX | AFSR);
 523                 break;
 524         case SND_SOC_DAIFMT_CBM_CFM:
 525                 /* codec is clock and frame master */
 526                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 527                 mcasp_clr_bits(base + DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 528
 529                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 530                 mcasp_clr_bits(base + DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 531
 532                 mcasp_clr_bits(base + DAVINCI_MCASP_PDIR_REG,
 533                                 ACLKX | AHCLKX | AFSX | ACLKR | AHCLKR | AFSR);
 534                 break;
 535
 536         default:
 537                 return -EINVAL;
 538         }
 539
 540         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
 541         case SND_SOC_DAIFMT_IB_NF:
 542                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 543                 mcasp_clr_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 544
 545                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 546                 mcasp_clr_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 547                 break;
 548
 549         case SND_SOC_DAIFMT_NB_IF:
 550                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 551                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 552
 553                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 554                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 555                 break;
 556
 557         case SND_SOC_DAIFMT_IB_IF:
 558                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 559                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 560
 561                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 562                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 563                 break;
 564
 565         case SND_SOC_DAIFMT_NB_NF:
 566                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 567                 mcasp_clr_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 568
 569                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 570                 mcasp_clr_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 571                 break;
 572
 573         default:
 574                 return -EINVAL;
 575         }
 576
 577         return 0;
 578 }
 579
 580 static int davinci_mcasp_set_clkdiv(struct snd_soc_dai *dai, int div_id, int div)
 581 {
 582         struct davinci_audio_dev *dev = snd_soc_dai_get_drvdata(dai);
 583
 584         switch (div_id) {
 585         case 0:         /* MCLK divider */
 586                 mcasp_mod_bits(dev->base + DAVINCI_MCASP_AHCLKXCTL_REG,
 587                                AHCLKXDIV(div - 1), AHCLKXDIV_MASK);
 588                 mcasp_mod_bits(dev->base + DAVINCI_MCASP_AHCLKRCTL_REG,
 589                                AHCLKRDIV(div - 1), AHCLKRDIV_MASK);
 590                 break;
 591
 592         case 1:         /* BCLK divider */
 593                 mcasp_mod_bits(dev->base + DAVINCI_MCASP_ACLKXCTL_REG,
 594                                ACLKXDIV(div - 1), ACLKXDIV_MASK);
 595                 mcasp_mod_bits(dev->base + DAVINCI_MCASP_ACLKRCTL_REG,
 596                                ACLKRDIV(div - 1), ACLKRDIV_MASK);
 597                 break;
 598
 599         case 2:         /* BCLK/LRCLK ratio */
 600                 dev->bclk_lrclk_ratio = div;
 601                 break;
 602
 603         default:
 604                 return -EINVAL;
 605         }
 606
 607         return 0;
 608 }
 609
 610 static int davinci_mcasp_set_sysclk(struct snd_soc_dai *dai, int clk_id,
 611                                     unsigned int freq, int dir)
 612 {
 613         struct davinci_audio_dev *dev = snd_soc_dai_get_drvdata(dai);
 614
 615         if (dir == SND_SOC_CLOCK_OUT) {
 616                 mcasp_set_bits(dev->base + DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 617                 mcasp_set_bits(dev->base + DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 618                 mcasp_set_bits(dev->base + DAVINCI_MCASP_PDIR_REG, AHCLKX);
 619         } else {
 620                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 621                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 622                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_PDIR_REG, AHCLKX);
 623         }
 624
 625         return 0;
 626 }
 627
 628 static int davinci_config_channel_size(struct davinci_audio_dev *dev,
 629                                        int word_length)
 630 {
 631         u32 fmt;
 632         u32 rotate = (word_length / 4) & 0x7;
 633         u32 mask = (1ULL << word_length) - 1;
 634
 635         /*
 636          * if s BCLK-to-LRCLK ratio has been configured via the set_clkdiv()
 637          * callback, take it into account here. That allows us to for example
 638          * send 32 bits per channel to the codec, while only 16 of them carry
 639          * audio payload.
 640          * The clock ratio is given for a full period of data (both left and
 641          * right channels), so it has to be divided by 2.
 642          */
 643         if (dev->bclk_lrclk_ratio)
 644                 word_length = dev->bclk_lrclk_ratio / 2;
 645
 646         /* mapping of the XSSZ bit-field as described in the datasheet */
 647         fmt = (word_length >> 1) - 1;
 648
 649         mcasp_mod_bits(dev->base + DAVINCI_MCASP_RXFMT_REG,
 650                                         RXSSZ(fmt), RXSSZ(0x0F));
 651         mcasp_mod_bits(dev->base + DAVINCI_MCASP_TXFMT_REG,
 652                                         TXSSZ(fmt), TXSSZ(0x0F));
 653         mcasp_mod_bits(dev->base + DAVINCI_MCASP_TXFMT_REG, TXROT(rotate),
 654                                                         TXROT(7));
 655         mcasp_mod_bits(dev->base + DAVINCI_MCASP_RXFMT_REG, RXROT(rotate),
 656                                                         RXROT(7));
 657         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXMASK_REG, mask);
 658         mcasp_set_reg(dev->base + DAVINCI_MCASP_RXMASK_REG, mask);
 659
 660         return 0;
 661 }
 662
 663 static void davinci_hw_common_param(struct davinci_audio_dev *dev, int stream)
 664 {
 665         int i;
 666         u8 tx_ser = 0;
 667         u8 rx_ser = 0;
 668
 669         /* Default configuration */
 670         mcasp_set_bits(dev->base + DAVINCI_MCASP_PWREMUMGT_REG, MCASP_SOFT);
 671
 672         /* All PINS as McASP */
 673         mcasp_set_reg(dev->base + DAVINCI_MCASP_PFUNC_REG, 0x00000000);
 674
 675         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 676                 mcasp_set_reg(dev->base + DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 677                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_XEVTCTL_REG,
 678                                 TXDATADMADIS);
 679         } else {
 680                 mcasp_set_reg(dev->base + DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 681                 mcasp_clr_bits(dev->base + DAVINCI_MCASP_REVTCTL_REG,
 682                                 RXDATADMADIS);
 683         }
 684
 685         for (i = 0; i < dev->num_serializer; i++) {
 686                 mcasp_set_bits(dev->base + DAVINCI_MCASP_XRSRCTL_REG(i),
 687                                         dev->serial_dir[i]);
 688                 if (dev->serial_dir[i] == TX_MODE) {
 689                         mcasp_set_bits(dev->base + DAVINCI_MCASP_PDIR_REG,
 690                                         AXR(i));
 691                         tx_ser++;
 692                 } else if (dev->serial_dir[i] == RX_MODE) {
 693                         mcasp_clr_bits(dev->base + DAVINCI_MCASP_PDIR_REG,
 694                                         AXR(i));
 695                         rx_ser++;
 696                 }
 697         }
 698
 699         if (dev->txnumevt && stream == SNDRV_PCM_STREAM_PLAYBACK) {
 700                 if (dev->txnumevt * tx_ser > 64)
 701                         dev->txnumevt = 1;
 702
 703                 switch (dev->version) {
 704                 case MCASP_VERSION_3:
 705                         mcasp_mod_bits(dev->base + MCASP_VER3_WFIFOCTL, tx_ser,
 706                                                                 NUMDMA_MASK);
 707                         mcasp_mod_bits(dev->base + MCASP_VER3_WFIFOCTL,
 708                                 ((dev->txnumevt * tx_ser) << 8), NUMEVT_MASK);
 709                         break;
 710                 default:
 711                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_WFIFOCTL,
 712                                                         tx_ser, NUMDMA_MASK);
 713                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_WFIFOCTL,
 714                                 ((dev->txnumevt * tx_ser) << 8), NUMEVT_MASK);
 715                 }
 716         }
 717
 718         if (dev->rxnumevt && stream == SNDRV_PCM_STREAM_CAPTURE) {
 719                 if (dev->rxnumevt * rx_ser > 64)
 720                         dev->rxnumevt = 1;
 721                 switch (dev->version) {
 722                 case MCASP_VERSION_3:
 723                         mcasp_mod_bits(dev->base + MCASP_VER3_RFIFOCTL, rx_ser,
 724                                                                 NUMDMA_MASK);
 725                         mcasp_mod_bits(dev->base + MCASP_VER3_RFIFOCTL,
 726                                 ((dev->rxnumevt * rx_ser) << 8), NUMEVT_MASK);
 727                         break;
 728                 default:
 729                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_RFIFOCTL,
 730                                                         rx_ser, NUMDMA_MASK);
 731                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_RFIFOCTL,
 732                                 ((dev->rxnumevt * rx_ser) << 8), NUMEVT_MASK);
 733                 }
 734         }
 735 }
 736
 737 static void davinci_hw_param(struct davinci_audio_dev *dev, int stream)
 738 {
 739         int i, active_slots;
 740         u32 mask = 0;
 741
 742         active_slots = (dev->tdm_slots > 31) ? 32 : dev->tdm_slots;
 743         for (i = 0; i < active_slots; i++)
 744                 mask |= (1 << i);
 745
 746         mcasp_clr_bits(dev->base + DAVINCI_MCASP_ACLKXCTL_REG, TX_ASYNC);
 747
 748         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 749                 /* bit stream is MSB first  with no delay */
 750                 /* DSP_B mode */
 751                 mcasp_set_reg(dev->base + DAVINCI_MCASP_TXTDM_REG, mask);
 752                 mcasp_set_bits(dev->base + DAVINCI_MCASP_TXFMT_REG, TXORD);
 753
 754                 if ((dev->tdm_slots >= 2) && (dev->tdm_slots <= 32))
 755                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_TXFMCTL_REG,
 756                                         FSXMOD(dev->tdm_slots), FSXMOD(0x1FF));
 757                 else
 758                         printk(KERN_ERR "playback tdm slot %d not supported\n",
 759                                 dev->tdm_slots);
 760         } else {
 761                 /* bit stream is MSB first with no delay */
 762                 /* DSP_B mode */
 763                 mcasp_set_bits(dev->base + DAVINCI_MCASP_RXFMT_REG, RXORD);
 764                 mcasp_set_reg(dev->base + DAVINCI_MCASP_RXTDM_REG, mask);
 765
 766                 if ((dev->tdm_slots >= 2) && (dev->tdm_slots <= 32))
 767                         mcasp_mod_bits(dev->base + DAVINCI_MCASP_RXFMCTL_REG,
 768                                         FSRMOD(dev->tdm_slots), FSRMOD(0x1FF));
 769                 else
 770                         printk(KERN_ERR "capture tdm slot %d not supported\n",
 771                                 dev->tdm_slots);
 772         }
 773 }
 774
 775 /* S/PDIF */
 776 static void davinci_hw_dit_param(struct davinci_audio_dev *dev)
 777 {
 778         /* Set the PDIR for Serialiser as output */
 779         mcasp_set_bits(dev->base + DAVINCI_MCASP_PDIR_REG, AFSX);
 780
 781         /* TXMASK for 24 bits */
 782         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXMASK_REG, 0x00FFFFFF);
 783
 784         /* Set the TX format : 24 bit right rotation, 32 bit slot, Pad 0
 785            and LSB first */
 786         mcasp_set_bits(dev->base + DAVINCI_MCASP_TXFMT_REG,
 787                                                 TXROT(6) | TXSSZ(15));
 788
 789         /* Set TX frame synch : DIT Mode, 1 bit width, internal, rising edge */
 790         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXFMCTL_REG,
 791                                                 AFSXE | FSXMOD(0x180));
 792
 793         /* Set the TX tdm : for all the slots */
 794         mcasp_set_reg(dev->base + DAVINCI_MCASP_TXTDM_REG, 0xFFFFFFFF);
 795
 796         /* Set the TX clock controls : div = 1 and internal */
 797         mcasp_set_bits(dev->base + DAVINCI_MCASP_ACLKXCTL_REG,
 798                                                 ACLKXE | TX_ASYNC);
 799
 800         mcasp_clr_bits(dev->base + DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
 801
 802         /* Only 44100 and 48000 are valid, both have the same setting */
 803         mcasp_set_bits(dev->base + DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXDIV(3));
 804
 805         /* Enable the DIT */
 806         mcasp_set_bits(dev->base + DAVINCI_MCASP_TXDITCTL_REG, DITEN);
 807 }
 808
 809 static int davinci_mcasp_hw_params(struct snd_pcm_substream *substream,
 810                                         struct snd_pcm_hw_params *params,
 811                                         struct snd_soc_dai *cpu_dai)
 812 {
 813         struct davinci_audio_dev *dev = snd_soc_dai_get_drvdata(cpu_dai);
 814         struct davinci_pcm_dma_params *dma_params =
 815                                         &dev->dma_params[substream->stream];
 816         int word_length;
 817         u8 fifo_level;
 818
 819         davinci_hw_common_param(dev, substream->stream);
 820         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
 821                 fifo_level = dev->txnumevt;
 822         else
 823                 fifo_level = dev->rxnumevt;
 824
 825         if (dev->op_mode == DAVINCI_MCASP_DIT_MODE)
 826                 davinci_hw_dit_param(dev);
 827         else
 828                 davinci_hw_param(dev, substream->stream);
 829
 830         switch (params_format(params)) {
 831         case SNDRV_PCM_FORMAT_U8:
 832         case SNDRV_PCM_FORMAT_S8:
 833                 dma_params->data_type = 1;
 834                 word_length = 8;
 835                 break;
 836
 837         case SNDRV_PCM_FORMAT_U16_LE:
 838         case SNDRV_PCM_FORMAT_S16_LE:
 839                 dma_params->data_type = 2;
 840                 word_length = 16;
 841                 break;
 842
 843         case SNDRV_PCM_FORMAT_U24_3LE:
 844         case SNDRV_PCM_FORMAT_S24_3LE:
 845                 dma_params->data_type = 3;
 846                 word_length = 24;
 847                 break;
 848
 849         case SNDRV_PCM_FORMAT_U24_LE:
 850         case SNDRV_PCM_FORMAT_S24_LE:
 851         case SNDRV_PCM_FORMAT_U32_LE:
 852         case SNDRV_PCM_FORMAT_S32_LE:
 853                 dma_params->data_type = 4;
 854                 word_length = 32;
 855                 break;
 856
 857         default:
 858                 printk(KERN_WARNING "davinci-mcasp: unsupported PCM format");
 859                 return -EINVAL;
 860         }
 861
 862         if (dev->version == MCASP_VERSION_2 && !fifo_level)
 863                 dma_params->acnt = 4;
 864         else
 865                 dma_params->acnt = dma_params->data_type;
 866
 867         dma_params->fifo_level = fifo_level;
 868         davinci_config_channel_size(dev, word_length);
 869
 870         return 0;
 871 }
 872
 873 static int davinci_mcasp_trigger(struct snd_pcm_substream *substream,
 874                                      int cmd, struct snd_soc_dai *cpu_dai)
 875 {
 876         struct davinci_audio_dev *dev = snd_soc_dai_get_drvdata(cpu_dai);
 877         int ret = 0;
 878
 879         switch (cmd) {
 880         case SNDRV_PCM_TRIGGER_RESUME:
 881         case SNDRV_PCM_TRIGGER_START:
 882         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
 883                 ret = pm_runtime_get_sync(dev->dev);
 884                 if (IS_ERR_VALUE(ret))
 885                         dev_err(dev->dev, "pm_runtime_get_sync() failed\n");
 886                 davinci_mcasp_start(dev, substream->stream);
 887                 break;
 888
 889         case SNDRV_PCM_TRIGGER_SUSPEND:
 890                 davinci_mcasp_stop(dev, substream->stream);
 891                 ret = pm_runtime_put_sync(dev->dev);
 892                 if (IS_ERR_VALUE(ret))
 893                         dev_err(dev->dev, "pm_runtime_put_sync() failed\n");
 894                 break;
 895
 896         case SNDRV_PCM_TRIGGER_STOP:
 897         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
 898                 davinci_mcasp_stop(dev, substream->stream);
 899                 break;
 900
 901         default:
 902                 ret = -EINVAL;
 903         }
 904
 905         return ret;
 906 }
 907
 908 static int davinci_mcasp_startup(struct snd_pcm_substream *substream,
 909                                  struct snd_soc_dai *dai)
 910 {
 911         struct davinci_audio_dev *dev = snd_soc_dai_get_drvdata(dai);
 912
 913         snd_soc_dai_set_dma_data(dai, substream, dev->dma_params);
 914         return 0;
 915 }
 916
 917 static const struct snd_soc_dai_ops davinci_mcasp_dai_ops = {
 918         .startup        = davinci_mcasp_startup,
 919         .trigger        = davinci_mcasp_trigger,
 920         .hw_params      = davinci_mcasp_hw_params,
 921         .set_fmt        = davinci_mcasp_set_dai_fmt,
 922         .set_clkdiv     = davinci_mcasp_set_clkdiv,
 923         .set_sysclk     = davinci_mcasp_set_sysclk,
 924 };
 925
 926 #define DAVINCI_MCASP_PCM_FMTS (SNDRV_PCM_FMTBIT_S8 | \
 927                                 SNDRV_PCM_FMTBIT_U8 | \
 928                                 SNDRV_PCM_FMTBIT_S16_LE | \
 929                                 SNDRV_PCM_FMTBIT_U16_LE | \
 930                                 SNDRV_PCM_FMTBIT_S24_LE | \
 931                                 SNDRV_PCM_FMTBIT_U24_LE | \
 932                                 SNDRV_PCM_FMTBIT_S24_3LE | \
 933                                 SNDRV_PCM_FMTBIT_U24_3LE | \
 934                                 SNDRV_PCM_FMTBIT_S32_LE | \
 935                                 SNDRV_PCM_FMTBIT_U32_LE)
 936
 937 static struct snd_soc_dai_driver davinci_mcasp_dai[] = {
 938         {
 939                 .name           = "davinci-mcasp.0",
 940                 .playback       = {
 941                         .channels_min   = 2,
 942                         .channels_max   = 2,
 943                         .rates          = DAVINCI_MCASP_RATES,
 944                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 945                 },
 946                 .capture        = {
 947                         .channels_min   = 2,
 948                         .channels_max   = 2,
 949                         .rates          = DAVINCI_MCASP_RATES,
 950                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 951                 },
 952                 .ops            = &davinci_mcasp_dai_ops,
 953
 954         },
 955         {
 956                 "davinci-mcasp.1",
 957                 .playback       = {
 958                         .channels_min   = 1,
 959                         .channels_max   = 384,
 960                         .rates          = DAVINCI_MCASP_RATES,
 961                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 962                 },
 963                 .ops            = &davinci_mcasp_dai_ops,
 964         },
 965
 966 };
 967
 968 static const struct of_device_id mcasp_dt_ids[] = {
 969         {
 970                 .compatible = "ti,dm646x-mcasp-audio",
 971                 .data = (void *)MCASP_VERSION_1,
 972         },
 973         {
 974                 .compatible = "ti,da830-mcasp-audio",
 975                 .data = (void *)MCASP_VERSION_2,
 976         },
 977         {
 978                 .compatible = "ti,omap2-mcasp-audio",
 979                 .data = (void *)MCASP_VERSION_3,
 980         },
 981         { /* sentinel */ }
 982 };
 983 MODULE_DEVICE_TABLE(of, mcasp_dt_ids);
 984
 985 static struct snd_platform_data *davinci_mcasp_set_pdata_from_of(
 986                                                 struct platform_device *pdev)
 987 {
 988         struct device_node *np = pdev->dev.of_node;
 989         struct snd_platform_data *pdata = NULL;
 990         const struct of_device_id *match =
 991                         of_match_device(of_match_ptr(mcasp_dt_ids), &pdev->dev);
 992
 993         const u32 *of_serial_dir32;
 994         u8 *of_serial_dir;
 995         u32 val;
 996         int i, ret = 0;
 997
 998         if (pdev->dev.platform_data) {
 999                 pdata = pdev->dev.platform_data;
1000                 return pdata;
1001         } else if (match) {
1002                 pdata = devm_kzalloc(&pdev->dev, sizeof(*pdata), GFP_KERNEL);
1003                 if (!pdata) {
1004                         ret = -ENOMEM;
1005                         goto nodata;
1006                 }
1007         } else {
1008                 /* control shouldn't reach here. something is wrong */
1009                 ret = -EINVAL;
1010                 goto nodata;
1011         }
1012
1013         if (match->data)
1014                 pdata->version = (u8)((int)match->data);
1015
1016         ret = of_property_read_u32(np, "op-mode", &val);
1017         if (ret >= 0)
1018                 pdata->op_mode = val;
1019
1020         ret = of_property_read_u32(np, "tdm-slots", &val);
1021         if (ret >= 0)
1022                 pdata->tdm_slots = val;
1023
1024         ret = of_property_read_u32(np, "num-serializer", &val);
1025         if (ret >= 0)
1026                 pdata->num_serializer = val;
1027
1028         of_serial_dir32 = of_get_property(np, "serial-dir", &val);
1029         val /= sizeof(u32);
1030         if (val != pdata->num_serializer) {
1031                 dev_err(&pdev->dev,
1032                                 "num-serializer(%d) != serial-dir size(%d)\n",
1033                                 pdata->num_serializer, val);
1034                 ret = -EINVAL;
1035                 goto nodata;
1036         }
1037
1038         if (of_serial_dir32) {
1039                 of_serial_dir = devm_kzalloc(&pdev->dev,
1040                                                 (sizeof(*of_serial_dir) * val),
1041                                                 GFP_KERNEL);
1042                 if (!of_serial_dir) {
1043                         ret = -ENOMEM;
1044                         goto nodata;
1045                 }
1046
1047                 for (i = 0; i < pdata->num_serializer; i++)
1048                         of_serial_dir[i] = be32_to_cpup(&of_serial_dir32[i]);
1049
1050                 pdata->serial_dir = of_serial_dir;
1051         }
1052
1053         ret = of_property_read_u32(np, "tx-num-evt", &val);
1054         if (ret >= 0)
1055                 pdata->txnumevt = val;
1056
1057         ret = of_property_read_u32(np, "rx-num-evt", &val);
1058         if (ret >= 0)
1059                 pdata->rxnumevt = val;
1060
1061         ret = of_property_read_u32(np, "sram-size-playback", &val);
1062         if (ret >= 0)
1063                 pdata->sram_size_playback = val;
1064
1065         ret = of_property_read_u32(np, "sram-size-capture", &val);
1066         if (ret >= 0)
1067                 pdata->sram_size_capture = val;
1068
1069         return  pdata;
1070
1071 nodata:
1072         if (ret < 0) {
1073                 dev_err(&pdev->dev, "Error populating platform data, err %d\n",
1074                         ret);
1075                 pdata = NULL;
1076         }
1077         return  pdata;
1078 }
1079
1080 static int davinci_mcasp_probe(struct platform_device *pdev)
1081 {
1082         struct davinci_pcm_dma_params *dma_data;
1083         struct resource *mem, *ioarea, *res;
1084         struct snd_platform_data *pdata;
1085         struct davinci_audio_dev *dev;
1086         int ret;
1087
1088         if (!pdev->dev.platform_data && !pdev->dev.of_node) {
1089                 dev_err(&pdev->dev, "No platform data supplied\n");
1090                 return -EINVAL;
1091         }
1092
1093         dev = devm_kzalloc(&pdev->dev, sizeof(struct davinci_audio_dev),
1094                            GFP_KERNEL);
1095         if (!dev)
1096                 return  -ENOMEM;
1097
1098         pdata = davinci_mcasp_set_pdata_from_of(pdev);
1099         if (!pdata) {
1100                 dev_err(&pdev->dev, "no platform data\n");
1101                 return -EINVAL;
1102         }
1103
1104         mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1105         if (!mem) {
1106                 dev_err(&pdev->dev, "no mem resource?\n");
1107                 return -ENODEV;
1108         }
1109
1110         ioarea = devm_request_mem_region(&pdev->dev, mem->start,
1111                         resource_size(mem), pdev->name);
1112         if (!ioarea) {
1113                 dev_err(&pdev->dev, "Audio region already claimed\n");
1114                 return -EBUSY;
1115         }
1116
1117         pm_runtime_enable(&pdev->dev);
1118
1119         ret = pm_runtime_get_sync(&pdev->dev);
1120         if (IS_ERR_VALUE(ret)) {
1121                 dev_err(&pdev->dev, "pm_runtime_get_sync() failed\n");
1122                 return ret;
1123         }
1124
1125         dev->base = devm_ioremap(&pdev->dev, mem->start, resource_size(mem));
1126         if (!dev->base) {
1127                 dev_err(&pdev->dev, "ioremap failed\n");
1128                 ret = -ENOMEM;
1129                 goto err_release_clk;
1130         }
1131
1132         dev->op_mode = pdata->op_mode;
1133         dev->tdm_slots = pdata->tdm_slots;
1134         dev->num_serializer = pdata->num_serializer;
1135         dev->serial_dir = pdata->serial_dir;
1136         dev->version = pdata->version;
1137         dev->txnumevt = pdata->txnumevt;
1138         dev->rxnumevt = pdata->rxnumevt;
1139         dev->dev = &pdev->dev;
1140
1141         dma_data = &dev->dma_params[SNDRV_PCM_STREAM_PLAYBACK];
1142         dma_data->asp_chan_q = pdata->asp_chan_q;
1143         dma_data->ram_chan_q = pdata->ram_chan_q;
1144         dma_data->sram_pool = pdata->sram_pool;
1145         dma_data->sram_size = pdata->sram_size_playback;
1146         dma_data->dma_addr = (dma_addr_t) (pdata->tx_dma_offset +
1147                                                         mem->start);
1148
1149         /* first TX, then RX */
1150         res = platform_get_resource(pdev, IORESOURCE_DMA, 0);
1151         if (!res) {
1152                 dev_err(&pdev->dev, "no DMA resource\n");
1153                 ret = -ENODEV;
1154                 goto err_release_clk;
1155         }
1156
1157         dma_data->channel = res->start;
1158
1159         dma_data = &dev->dma_params[SNDRV_PCM_STREAM_CAPTURE];
1160         dma_data->asp_chan_q = pdata->asp_chan_q;
1161         dma_data->ram_chan_q = pdata->ram_chan_q;
1162         dma_data->sram_pool = pdata->sram_pool;
1163         dma_data->sram_size = pdata->sram_size_capture;
1164         dma_data->dma_addr = (dma_addr_t)(pdata->rx_dma_offset +
1165                                                         mem->start);
1166
1167         res = platform_get_resource(pdev, IORESOURCE_DMA, 1);
1168         if (!res) {
1169                 dev_err(&pdev->dev, "no DMA resource\n");
1170                 ret = -ENODEV;
1171                 goto err_release_clk;
1172         }
1173
1174         dma_data->channel = res->start;
1175         dev_set_drvdata(&pdev->dev, dev);
1176         ret = snd_soc_register_dai(&pdev->dev, &davinci_mcasp_dai[pdata->op_mode]);
1177
1178         if (ret != 0)
1179                 goto err_release_clk;
1180
1181         ret = davinci_soc_platform_register(&pdev->dev);
1182         if (ret) {
1183                 dev_err(&pdev->dev, "register PCM failed: %d\n", ret);
1184                 goto err_unregister_dai;
1185         }
1186
1187         return 0;
1188
1189 err_unregister_dai:
1190         snd_soc_unregister_dai(&pdev->dev);
1191 err_release_clk:
1192         pm_runtime_put_sync(&pdev->dev);
1193         pm_runtime_disable(&pdev->dev);
1194         return ret;
1195 }
1196
1197 static int davinci_mcasp_remove(struct platform_device *pdev)
1198 {
1199
1200         snd_soc_unregister_dai(&pdev->dev);
1201         davinci_soc_platform_unregister(&pdev->dev);
1202
1203         pm_runtime_put_sync(&pdev->dev);
1204         pm_runtime_disable(&pdev->dev);
1205
1206         return 0;
1207 }
1208
1209 static struct platform_driver davinci_mcasp_driver = {
1210         .probe          = davinci_mcasp_probe,
1211         .remove         = davinci_mcasp_remove,
1212         .driver         = {
1213                 .name   = "davinci-mcasp",
1214                 .owner  = THIS_MODULE,
1215                 .of_match_table = of_match_ptr(mcasp_dt_ids),
1216         },
1217 };
1218
1219 module_platform_driver(davinci_mcasp_driver);
1220
1221 MODULE_AUTHOR("Steve Chen");
1222 MODULE_DESCRIPTION("TI DAVINCI McASP SoC Interface");
1223 MODULE_LICENSE("GPL");
1224