lib/Target/X86/X86SchedHaswell.td

   1 //=- X86SchedHaswell.td - X86 Haswell Scheduling -------------*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the machine model for Haswell to support instruction
  11 // scheduling and other instruction cost heuristics.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 def HaswellModel : SchedMachineModel {
  16   // All x86 instructions are modeled as a single micro-op, and HW can decode 4
  17   // instructions per cycle.
  18   let IssueWidth = 4;
  19   let MicroOpBufferSize = 192; // Based on the reorder buffer.
  20   let LoadLatency = 4;
  21   let MispredictPenalty = 16;
  22
  23   // FIXME: SSE4 and AVX are unimplemented. This flag is set to allow
  24   // the scheduler to assign a default model to unrecognized opcodes.
  25   let CompleteModel = 0;
  26 }
  27
  28 let SchedModel = HaswellModel in {
  29
  30 // Haswell can issue micro-ops to 8 different ports in one cycle.
  31
  32 // Ports 0, 1, 5, and 6 handle all computation.
  33 // Port 4 gets the data half of stores. Store data can be available later than
  34 // the store address, but since we don't model the latency of stores, we can
  35 // ignore that.
  36 // Ports 2 and 3 are identical. They handle loads and the address half of
  37 // stores. Port 7 can handle address calculations.
  38 def HWPort0 : ProcResource<1>;
  39 def HWPort1 : ProcResource<1>;
  40 def HWPort2 : ProcResource<1>;
  41 def HWPort3 : ProcResource<1>;
  42 def HWPort4 : ProcResource<1>;
  43 def HWPort5 : ProcResource<1>;
  44 def HWPort6 : ProcResource<1>;
  45 def HWPort7 : ProcResource<1>;
  46
  47 // Many micro-ops are capable of issuing on multiple ports.
  48 def HWPort23  : ProcResGroup<[HWPort2, HWPort3]>;
  49 def HWPort237 : ProcResGroup<[HWPort2, HWPort3, HWPort7]>;
  50 def HWPort05  : ProcResGroup<[HWPort0, HWPort5]>;
  51 def HWPort06 : ProcResGroup<[HWPort0, HWPort6]>;
  52 def HWPort15  : ProcResGroup<[HWPort1, HWPort5]>;
  53 def HWPort015 : ProcResGroup<[HWPort0, HWPort1, HWPort5]>;
  54 def HWPort0156: ProcResGroup<[HWPort0, HWPort1, HWPort5, HWPort6]>;
  55
  56 // 60 Entry Unified Scheduler
  57 def HWPortAny : ProcResGroup<[HWPort0, HWPort1, HWPort2, HWPort3, HWPort4,
  58                               HWPort5, HWPort6, HWPort7]> {
  59   let BufferSize=60;
  60 }
  61
  62 // Integer division issued on port 0.
  63 def HWDivider : ProcResource<1>;
  64
  65 // Loads are 4 cycles, so ReadAfterLd registers needn't be available until 4
  66 // cycles after the memory operand.
  67 def : ReadAdvance<ReadAfterLd, 4>;
  68
  69 // Many SchedWrites are defined in pairs with and without a folded load.
  70 // Instructions with folded loads are usually micro-fused, so they only appear
  71 // as two micro-ops when queued in the reservation station.
  72 // This multiclass defines the resource usage for variants with and without
  73 // folded loads.
  74 multiclass HWWriteResPair<X86FoldableSchedWrite SchedRW,
  75                           ProcResourceKind ExePort,
  76                           int Lat> {
  77   // Register variant is using a single cycle on ExePort.
  78   def : WriteRes<SchedRW, [ExePort]> { let Latency = Lat; }
  79
  80   // Memory variant also uses a cycle on port 2/3 and adds 4 cycles to the
  81   // latency.
  82   def : WriteRes<SchedRW.Folded, [HWPort23, ExePort]> {
  83      let Latency = !add(Lat, 4);
  84   }
  85 }
  86
  87 // A folded store needs a cycle on port 4 for the store data, but it does not
  88 // need an extra port 2/3 cycle to recompute the address.
  89 def : WriteRes<WriteRMW, [HWPort4]>;
  90
  91 // Store_addr on 237.
  92 // Store_data on 4.
  93 def : WriteRes<WriteStore, [HWPort237, HWPort4]>;
  94 def : WriteRes<WriteLoad,  [HWPort23]> { let Latency = 4; }
  95 def : WriteRes<WriteMove,  [HWPort0156]>;
  96 def : WriteRes<WriteZero,  []>;
  97
  98 defm : HWWriteResPair<WriteALU,   HWPort0156, 1>;
  99 defm : HWWriteResPair<WriteIMul,  HWPort1,   3>;
 100 def  : WriteRes<WriteIMulH, []> { let Latency = 3; }
 101 defm : HWWriteResPair<WriteShift, HWPort06,  1>;
 102 defm : HWWriteResPair<WriteJump,  HWPort06,   1>;
 103
 104 // This is for simple LEAs with one or two input operands.
 105 // The complex ones can only execute on port 1, and they require two cycles on
 106 // the port to read all inputs. We don't model that.
 107 def : WriteRes<WriteLEA, [HWPort15]>;
 108
 109 // This is quite rough, latency depends on the dividend.
 110 def : WriteRes<WriteIDiv, [HWPort0, HWDivider]> {
 111   let Latency = 25;
 112   let ResourceCycles = [1, 10];
 113 }
 114 def : WriteRes<WriteIDivLd, [HWPort23, HWPort0, HWDivider]> {
 115   let Latency = 29;
 116   let ResourceCycles = [1, 1, 10];
 117 }
 118
 119 // Scalar and vector floating point.
 120 defm : HWWriteResPair<WriteFAdd,   HWPort1, 3>;
 121 defm : HWWriteResPair<WriteFMul,   HWPort0, 5>;
 122 defm : HWWriteResPair<WriteFDiv,   HWPort0, 12>; // 10-14 cycles.
 123 defm : HWWriteResPair<WriteFRcp,   HWPort0, 5>;
 124 defm : HWWriteResPair<WriteFSqrt,  HWPort0, 15>;
 125 defm : HWWriteResPair<WriteCvtF2I, HWPort1, 3>;
 126 defm : HWWriteResPair<WriteCvtI2F, HWPort1, 4>;
 127 defm : HWWriteResPair<WriteCvtF2F, HWPort1, 3>;
 128
 129 // Vector integer operations.
 130 defm : HWWriteResPair<WriteVecShift, HWPort0,  1>;
 131 defm : HWWriteResPair<WriteVecLogic, HWPort015, 1>;
 132 defm : HWWriteResPair<WriteVecALU,   HWPort15,  1>;
 133 defm : HWWriteResPair<WriteVecIMul,  HWPort0,   5>;
 134 defm : HWWriteResPair<WriteShuffle,  HWPort5,  1>;
 135
 136 def : WriteRes<WriteSystem,     [HWPort0156]> { let Latency = 100; }
 137 def : WriteRes<WriteMicrocoded, [HWPort0156]> { let Latency = 100; }
 138 } // SchedModel