lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 //  Non-instruction patterns
 120 //===----------------------------------------------------------------------===//
 121
 122 // A vector extract of the first f32 position is a subregister copy
 123 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 124           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 125
 126 // A 128-bit subvector extract from the first 256-bit vector position
 127 // is a subregister copy that needs no instruction.
 128 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 129           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 130 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 131           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 132
 133 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 134           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 135 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 136           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 137
 138 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 139           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 140 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 141           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 142
 143 // A 128-bit subvector insert to the first 256-bit vector position
 144 // is a subregister copy that needs no instruction.
 145 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 146           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 147 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 148           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 149 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 150           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 151 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 152           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 153 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 154           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 155 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 156           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 157
 158 // Implicitly promote a 32-bit scalar to a vector.
 159 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 160           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 161 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 162           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 163 // Implicitly promote a 64-bit scalar to a vector.
 164 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 165           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 166 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 167           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 168
 169 // Bitcasts between 128-bit vector types. Return the original type since
 170 // no instruction is needed for the conversion
 171 let Predicates = [HasXMMInt] in {
 172   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 173   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 174   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 175   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 178   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 179   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 183   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 184   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 188   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 189   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 193   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 194   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 198   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 199   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 202 }
 203
 204 // Bitcasts between 256-bit vector types. Return the original type since
 205 // no instruction is needed for the conversion
 206 let Predicates = [HasAVX] in {
 207   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 208   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 209   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 210   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 213   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 214   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 217   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 218   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 219   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 222   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 223   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 224   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 227   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 228   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 229   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 232   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 233   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 234   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 237 }
 238
 239 //===----------------------------------------------------------------------===//
 240 // AVX & SSE - Zero/One Vectors
 241 //===----------------------------------------------------------------------===//
 242
 243 // Alias instructions that map zero vector to pxor / xorp* for sse.
 244 // We set canFoldAsLoad because this can be converted to a constant-pool
 245 // load of an all-zeros value if folding it would be beneficial.
 246 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 247 // JIT implementation, it does not expand the instructions below like
 248 // X86MCInstLower does.
 249 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 250     isCodeGenOnly = 1 in {
 251 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 252                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 253 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 254                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
 255 let ExeDomain = SSEPackedInt in
 256 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
 257                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 258 }
 259
 260 // The same as done above but for AVX. The 128-bit versions are the
 261 // same, but re-encoded. The 256-bit does not support PI version, and
 262 // doesn't need it because on sandy bridge the register is set to zero
 263 // at the rename stage without using any execution unit, so SET0PSY
 264 // and SET0PDY can be used for vector int instructions without penalty
 265 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 266 // JIT implementatioan, it does not expand the instructions below like
 267 // X86MCInstLower does.
 268 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 269     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 270 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 271                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
 272 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 273                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
 274 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 275                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 276 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 277                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 278 let ExeDomain = SSEPackedInt in
 279 def AVX_SET0PI  : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
 280                    [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 281 }
 282
 283 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
 284 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
 285 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
 286
 287 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 288 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 289 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
 290 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 291           (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
 292
 293 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
 294 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 295           (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
 296
 297 //===----------------------------------------------------------------------===//
 298 // SSE 1 & 2 - Move FP Scalar Instructions
 299 //
 300 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 301 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 302 // is used instead. Register-to-register movss/movsd is not modeled as an
 303 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 304 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 305 //===----------------------------------------------------------------------===//
 306
 307 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 308       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 309       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 310
 311 // Loading from memory automatically zeroing upper bits.
 312 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 313                     PatFrag mem_pat, string OpcodeStr> :
 314       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 315          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 316                         [(set RC:$dst, (mem_pat addr:$src))]>;
 317
 318 // AVX
 319 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 320                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 321 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 322                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 323
 324 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 325   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 326   let AddedComplexity = 20 in
 327     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 328 }
 329
 330 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 331                   "movss\t{$src, $dst|$dst, $src}",
 332                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 333 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 334                   "movsd\t{$src, $dst|$dst, $src}",
 335                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 336
 337 // SSE1 & 2
 338 let Constraints = "$src1 = $dst" in {
 339   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 340                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 341   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 342                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 343 }
 344
 345 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 346   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 347
 348   let AddedComplexity = 20 in
 349     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 350 }
 351
 352 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 353                   "movss\t{$src, $dst|$dst, $src}",
 354                   [(store FR32:$src, addr:$dst)]>;
 355 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 356                   "movsd\t{$src, $dst|$dst, $src}",
 357                   [(store FR64:$src, addr:$dst)]>;
 358
 359 // Patterns
 360 let Predicates = [HasSSE1] in {
 361   let AddedComplexity = 15 in {
 362   // Extract the low 32-bit value from one vector and insert it into another.
 363   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 364             (MOVSSrr (v4f32 VR128:$src1),
 365                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 366   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 367             (MOVSSrr (v4i32 VR128:$src1),
 368                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 369
 370   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 371   // MOVSS to the lower bits.
 372   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 373             (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
 374   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 375             (MOVSSrr (v4f32 (V_SET0PS)),
 376                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 377   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 378             (MOVSSrr (v4i32 (V_SET0PI)),
 379                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 380   }
 381
 382   let AddedComplexity = 20 in {
 383   // MOVSSrm zeros the high parts of the register; represent this
 384   // with SUBREG_TO_REG.
 385   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 386             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 387   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 388             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 389   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 390             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 391   }
 392
 393   // Extract and store.
 394   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 395                    addr:$dst),
 396             (MOVSSmr addr:$dst,
 397                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 398
 399   // Shuffle with MOVSS
 400   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 401             (MOVSSrr VR128:$src1, FR32:$src2)>;
 402   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 403             (MOVSSrr (v4i32 VR128:$src1),
 404                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 405   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 406             (MOVSSrr (v4f32 VR128:$src1),
 407                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 408 }
 409
 410 let Predicates = [HasSSE2] in {
 411   let AddedComplexity = 15 in {
 412   // Extract the low 64-bit value from one vector and insert it into another.
 413   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 414             (MOVSDrr (v2f64 VR128:$src1),
 415                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 416   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 417             (MOVSDrr (v2i64 VR128:$src1),
 418                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 419
 420   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 421   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 422             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 423   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 424             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 425
 426   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 427   // MOVSD to the lower bits.
 428   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 429             (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
 430   }
 431
 432   let AddedComplexity = 20 in {
 433   // MOVSDrm zeros the high parts of the register; represent this
 434   // with SUBREG_TO_REG.
 435   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 436             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 437   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 438             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 439   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 440             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 441   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 442             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 443   def : Pat<(v2f64 (X86vzload addr:$src)),
 444             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 445   }
 446
 447   // Extract and store.
 448   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 449                    addr:$dst),
 450             (MOVSDmr addr:$dst,
 451                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 452
 453   // Shuffle with MOVSD
 454   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 455             (MOVSDrr VR128:$src1, FR64:$src2)>;
 456   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 457             (MOVSDrr (v2i64 VR128:$src1),
 458                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 459   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 460             (MOVSDrr (v2f64 VR128:$src1),
 461                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 462   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 463             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 464   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 465             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 466
 467   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 468   // is during lowering, where it's not possible to recognize the fold cause
 469   // it has two uses through a bitcast. One use disappears at isel time and the
 470   // fold opportunity reappears.
 471   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 472             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 473   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 474             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 475 }
 476
 477 let Predicates = [HasAVX] in {
 478   let AddedComplexity = 15 in {
 479   // Extract the low 32-bit value from one vector and insert it into another.
 480   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 481             (VMOVSSrr (v4f32 VR128:$src1),
 482                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 483   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 484             (VMOVSSrr (v4i32 VR128:$src1),
 485                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 486
 487   // Extract the low 64-bit value from one vector and insert it into another.
 488   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 489             (VMOVSDrr (v2f64 VR128:$src1),
 490                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 491   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 492             (VMOVSDrr (v2i64 VR128:$src1),
 493                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 494
 495   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 496   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 497             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 498   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 499             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 500
 501   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 502   // MOVS{S,D} to the lower bits.
 503   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 504             (VMOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
 505   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 506             (VMOVSSrr (v4f32 (V_SET0PS)),
 507                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 508   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 509             (VMOVSSrr (v4i32 (V_SET0PI)),
 510                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 511   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 512             (VMOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
 513   }
 514
 515   let AddedComplexity = 20 in {
 516   // MOVSSrm zeros the high parts of the register; represent this
 517   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 518   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 519             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 520   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 521             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 522   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 523             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 524
 525   // MOVSDrm zeros the high parts of the register; represent this
 526   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 527   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 528             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 529   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 530             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 531   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 532             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 533   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 534             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 535   def : Pat<(v2f64 (X86vzload addr:$src)),
 536             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 537
 538   // Represent the same patterns above but in the form they appear for
 539   // 256-bit types
 540   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 541                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 542             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 543   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 544                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 545             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 546   }
 547
 548   // Extract and store.
 549   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 550                    addr:$dst),
 551             (VMOVSSmr addr:$dst,
 552                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 553   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 554                    addr:$dst),
 555             (VMOVSDmr addr:$dst,
 556                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 557
 558   // Shuffle with VMOVSS
 559   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 560             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 561   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 562             (VMOVSSrr (v4i32 VR128:$src1),
 563                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 564   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 565             (VMOVSSrr (v4f32 VR128:$src1),
 566                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 567
 568   // Shuffle with VMOVSD
 569   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 570             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 571   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 572             (VMOVSDrr (v2i64 VR128:$src1),
 573                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 574   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 575             (VMOVSDrr (v2f64 VR128:$src1),
 576                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 577   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 578             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 579                                                    sub_sd))>;
 580   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 581             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 582                                                    sub_sd))>;
 583
 584   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 585   // is during lowering, where it's not possible to recognize the fold cause
 586   // it has two uses through a bitcast. One use disappears at isel time and the
 587   // fold opportunity reappears.
 588   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 589             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 590                                                    sub_sd))>;
 591   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 592             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 593                                                    sub_sd))>;
 594 }
 595
 596 //===----------------------------------------------------------------------===//
 597 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 598 //===----------------------------------------------------------------------===//
 599
 600 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 601                             X86MemOperand x86memop, PatFrag ld_frag,
 602                             string asm, Domain d,
 603                             bit IsReMaterializable = 1> {
 604 let neverHasSideEffects = 1 in
 605   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 606               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 607 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 608   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 609               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 610                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 611 }
 612
 613 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 614                               "movaps", SSEPackedSingle>, TB, VEX;
 615 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 616                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 617 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 618                               "movups", SSEPackedSingle>, TB, VEX;
 619 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 620                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 621
 622 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 623                               "movaps", SSEPackedSingle>, TB, VEX;
 624 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 625                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 626 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 627                               "movups", SSEPackedSingle>, TB, VEX;
 628 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 629                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 630 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 631                               "movaps", SSEPackedSingle>, TB;
 632 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 633                               "movapd", SSEPackedDouble>, TB, OpSize;
 634 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 635                               "movups", SSEPackedSingle>, TB;
 636 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 637                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 638
 639 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 640                    "movaps\t{$src, $dst|$dst, $src}",
 641                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 642 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 643                    "movapd\t{$src, $dst|$dst, $src}",
 644                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 645 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 646                    "movups\t{$src, $dst|$dst, $src}",
 647                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 648 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 649                    "movupd\t{$src, $dst|$dst, $src}",
 650                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 651 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 652                    "movaps\t{$src, $dst|$dst, $src}",
 653                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 654 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 655                    "movapd\t{$src, $dst|$dst, $src}",
 656                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 657 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 658                    "movups\t{$src, $dst|$dst, $src}",
 659                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 660 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 661                    "movupd\t{$src, $dst|$dst, $src}",
 662                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 663
 664 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 665 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 666           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 667
 668 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 669 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 670           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 671
 672 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 673                    "movaps\t{$src, $dst|$dst, $src}",
 674                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 675 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 676                    "movapd\t{$src, $dst|$dst, $src}",
 677                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 678 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 679                    "movups\t{$src, $dst|$dst, $src}",
 680                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 681 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 682                    "movupd\t{$src, $dst|$dst, $src}",
 683                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 684
 685 let Predicates = [HasAVX] in {
 686   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 687             (VMOVUPSmr addr:$dst, VR128:$src)>;
 688   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 689             (VMOVUPDmr addr:$dst, VR128:$src)>;
 690 }
 691
 692 let Predicates = [HasSSE1] in
 693   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 694             (MOVUPSmr addr:$dst, VR128:$src)>;
 695 let Predicates = [HasSSE2] in
 696   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 697             (MOVUPDmr addr:$dst, VR128:$src)>;
 698
 699 // Use movaps / movups for SSE integer load / store (one byte shorter).
 700 // The instructions selected below are then converted to MOVDQA/MOVDQU
 701 // during the SSE domain pass.
 702 let Predicates = [HasSSE1] in {
 703   def : Pat<(alignedloadv4i32 addr:$src),
 704             (MOVAPSrm addr:$src)>;
 705   def : Pat<(loadv4i32 addr:$src),
 706             (MOVUPSrm addr:$src)>;
 707   def : Pat<(alignedloadv2i64 addr:$src),
 708             (MOVAPSrm addr:$src)>;
 709   def : Pat<(loadv2i64 addr:$src),
 710             (MOVUPSrm addr:$src)>;
 711
 712   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 713             (MOVAPSmr addr:$dst, VR128:$src)>;
 714   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 715             (MOVAPSmr addr:$dst, VR128:$src)>;
 716   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 717             (MOVAPSmr addr:$dst, VR128:$src)>;
 718   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 719             (MOVAPSmr addr:$dst, VR128:$src)>;
 720   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 721             (MOVUPSmr addr:$dst, VR128:$src)>;
 722   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 723             (MOVUPSmr addr:$dst, VR128:$src)>;
 724   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 725             (MOVUPSmr addr:$dst, VR128:$src)>;
 726   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 727             (MOVUPSmr addr:$dst, VR128:$src)>;
 728 }
 729
 730 // Use vmovaps/vmovups for AVX integer load/store.
 731 let Predicates = [HasAVX] in {
 732   // 128-bit load/store
 733   def : Pat<(alignedloadv4i32 addr:$src),
 734             (VMOVAPSrm addr:$src)>;
 735   def : Pat<(loadv4i32 addr:$src),
 736             (VMOVUPSrm addr:$src)>;
 737   def : Pat<(alignedloadv2i64 addr:$src),
 738             (VMOVAPSrm addr:$src)>;
 739   def : Pat<(loadv2i64 addr:$src),
 740             (VMOVUPSrm addr:$src)>;
 741
 742   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 743             (VMOVAPSmr addr:$dst, VR128:$src)>;
 744   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 745             (VMOVAPSmr addr:$dst, VR128:$src)>;
 746   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 747             (VMOVAPSmr addr:$dst, VR128:$src)>;
 748   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 749             (VMOVAPSmr addr:$dst, VR128:$src)>;
 750   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 751             (VMOVUPSmr addr:$dst, VR128:$src)>;
 752   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 753             (VMOVUPSmr addr:$dst, VR128:$src)>;
 754   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 755             (VMOVUPSmr addr:$dst, VR128:$src)>;
 756   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 757             (VMOVUPSmr addr:$dst, VR128:$src)>;
 758
 759   // 256-bit load/store
 760   def : Pat<(alignedloadv4i64 addr:$src),
 761             (VMOVAPSYrm addr:$src)>;
 762   def : Pat<(loadv4i64 addr:$src),
 763             (VMOVUPSYrm addr:$src)>;
 764   def : Pat<(alignedloadv8i32 addr:$src),
 765             (VMOVAPSYrm addr:$src)>;
 766   def : Pat<(loadv8i32 addr:$src),
 767             (VMOVUPSYrm addr:$src)>;
 768   def : Pat<(alignedstore (v4i64 VR256:$src), addr:$dst),
 769             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 770   def : Pat<(alignedstore (v8i32 VR256:$src), addr:$dst),
 771             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 772   def : Pat<(alignedstore (v16i16 VR256:$src), addr:$dst),
 773             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 774   def : Pat<(alignedstore (v32i8 VR256:$src), addr:$dst),
 775             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 776   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 777             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 778   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 779             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 780   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 781             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 782   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 783             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 784 }
 785
 786 //===----------------------------------------------------------------------===//
 787 // SSE 1 & 2 - Move Low packed FP Instructions
 788 //===----------------------------------------------------------------------===//
 789
 790 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 791                                  PatFrag mov_frag, string base_opc,
 792                                  string asm_opr> {
 793   def PSrm : PI<opc, MRMSrcMem,
 794          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 795          !strconcat(base_opc, "s", asm_opr),
 796      [(set RC:$dst,
 797        (mov_frag RC:$src1,
 798               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 799               SSEPackedSingle>, TB;
 800
 801   def PDrm : PI<opc, MRMSrcMem,
 802          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 803          !strconcat(base_opc, "d", asm_opr),
 804      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 805                               (scalar_to_vector (loadf64 addr:$src2)))))],
 806               SSEPackedDouble>, TB, OpSize;
 807 }
 808
 809 let AddedComplexity = 20 in {
 810   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 811                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 812 }
 813 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 814   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 815                                    "\t{$src2, $dst|$dst, $src2}">;
 816 }
 817
 818 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 819                    "movlps\t{$src, $dst|$dst, $src}",
 820                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 821                                  (iPTR 0))), addr:$dst)]>, VEX;
 822 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 823                    "movlpd\t{$src, $dst|$dst, $src}",
 824                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 825                                  (iPTR 0))), addr:$dst)]>, VEX;
 826 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 827                    "movlps\t{$src, $dst|$dst, $src}",
 828                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 829                                  (iPTR 0))), addr:$dst)]>;
 830 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 831                    "movlpd\t{$src, $dst|$dst, $src}",
 832                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 833                                  (iPTR 0))), addr:$dst)]>;
 834
 835 let Predicates = [HasAVX] in {
 836   let AddedComplexity = 20 in {
 837     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
 838     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
 839               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 840     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
 841               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 842     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
 843     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
 844               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 845     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
 846               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 847   }
 848
 849   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
 850   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 851             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 852   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
 853                                  VR128:$src2)), addr:$src1),
 854             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 855
 856   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
 857   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 858             (VMOVLPDmr addr:$src1, VR128:$src2)>;
 859   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 860             (VMOVLPDmr addr:$src1, VR128:$src2)>;
 861
 862   // Shuffle with VMOVLPS
 863   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
 864             (VMOVLPSrm VR128:$src1, addr:$src2)>;
 865   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
 866             (VMOVLPSrm VR128:$src1, addr:$src2)>;
 867   def : Pat<(X86Movlps VR128:$src1,
 868                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
 869             (VMOVLPSrm VR128:$src1, addr:$src2)>;
 870
 871   // Shuffle with VMOVLPD
 872   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
 873             (VMOVLPDrm VR128:$src1, addr:$src2)>;
 874   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
 875             (VMOVLPDrm VR128:$src1, addr:$src2)>;
 876   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
 877                               (scalar_to_vector (loadf64 addr:$src2)))),
 878             (VMOVLPDrm VR128:$src1, addr:$src2)>;
 879
 880   // Store patterns
 881   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
 882                    addr:$src1),
 883             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 884   def : Pat<(store (v4i32 (X86Movlps
 885                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
 886             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 887   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
 888                    addr:$src1),
 889             (VMOVLPDmr addr:$src1, VR128:$src2)>;
 890   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
 891                    addr:$src1),
 892             (VMOVLPDmr addr:$src1, VR128:$src2)>;
 893 }
 894
 895 let Predicates = [HasSSE1] in {
 896   let AddedComplexity = 20 in {
 897     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
 898     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
 899               (MOVLPSrm VR128:$src1, addr:$src2)>;
 900     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
 901               (MOVLPSrm VR128:$src1, addr:$src2)>;
 902   }
 903
 904   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
 905   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 906             (MOVLPSmr addr:$src1, VR128:$src2)>;
 907   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
 908                                  VR128:$src2)), addr:$src1),
 909             (MOVLPSmr addr:$src1, VR128:$src2)>;
 910
 911   // Shuffle with MOVLPS
 912   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
 913             (MOVLPSrm VR128:$src1, addr:$src2)>;
 914   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
 915             (MOVLPSrm VR128:$src1, addr:$src2)>;
 916   def : Pat<(X86Movlps VR128:$src1,
 917                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
 918             (MOVLPSrm VR128:$src1, addr:$src2)>;
 919
 920   // Store patterns
 921   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
 922                                       addr:$src1),
 923             (MOVLPSmr addr:$src1, VR128:$src2)>;
 924   def : Pat<(store (v4i32 (X86Movlps
 925                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
 926                               addr:$src1),
 927             (MOVLPSmr addr:$src1, VR128:$src2)>;
 928 }
 929
 930 let Predicates = [HasSSE2] in {
 931   let AddedComplexity = 20 in {
 932     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
 933     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
 934               (MOVLPDrm VR128:$src1, addr:$src2)>;
 935     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
 936               (MOVLPDrm VR128:$src1, addr:$src2)>;
 937   }
 938
 939   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
 940   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 941             (MOVLPDmr addr:$src1, VR128:$src2)>;
 942   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 943             (MOVLPDmr addr:$src1, VR128:$src2)>;
 944
 945   // Shuffle with MOVLPD
 946   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
 947             (MOVLPDrm VR128:$src1, addr:$src2)>;
 948   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
 949             (MOVLPDrm VR128:$src1, addr:$src2)>;
 950   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
 951                               (scalar_to_vector (loadf64 addr:$src2)))),
 952             (MOVLPDrm VR128:$src1, addr:$src2)>;
 953
 954   // Store patterns
 955   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
 956                            addr:$src1),
 957             (MOVLPDmr addr:$src1, VR128:$src2)>;
 958   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
 959                            addr:$src1),
 960             (MOVLPDmr addr:$src1, VR128:$src2)>;
 961 }
 962
 963 //===----------------------------------------------------------------------===//
 964 // SSE 1 & 2 - Move Hi packed FP Instructions
 965 //===----------------------------------------------------------------------===//
 966
 967 let AddedComplexity = 20 in {
 968   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 969                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 970 }
 971 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 972   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 973                                    "\t{$src2, $dst|$dst, $src2}">;
 974 }
 975
 976 // v2f64 extract element 1 is always custom lowered to unpack high to low
 977 // and extract element 0 so the non-store version isn't too horrible.
 978 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 979                    "movhps\t{$src, $dst|$dst, $src}",
 980                    [(store (f64 (vector_extract
 981                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 982                                          (undef)), (iPTR 0))), addr:$dst)]>,
 983                    VEX;
 984 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 985                    "movhpd\t{$src, $dst|$dst, $src}",
 986                    [(store (f64 (vector_extract
 987                                  (v2f64 (unpckh VR128:$src, (undef))),
 988                                  (iPTR 0))), addr:$dst)]>,
 989                    VEX;
 990 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 991                    "movhps\t{$src, $dst|$dst, $src}",
 992                    [(store (f64 (vector_extract
 993                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 994                                          (undef)), (iPTR 0))), addr:$dst)]>;
 995 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 996                    "movhpd\t{$src, $dst|$dst, $src}",
 997                    [(store (f64 (vector_extract
 998                                  (v2f64 (unpckh VR128:$src, (undef))),
 999                                  (iPTR 0))), addr:$dst)]>;
1000
1001 let Predicates = [HasAVX] in {
1002   // VMOVHPS patterns
1003   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1004             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1005   def : Pat<(X86Movlhps VR128:$src1,
1006                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1007             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1008   def : Pat<(X86Movlhps VR128:$src1,
1009                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1010             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1011
1012   // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
1013   // is during lowering, where it's not possible to recognize the load fold cause
1014   // it has two uses through a bitcast. One use disappears at isel time and the
1015   // fold opportunity reappears.
1016   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
1017                       (scalar_to_vector (loadf64 addr:$src2)))),
1018             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1019
1020   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1021   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1022                       (scalar_to_vector (loadf64 addr:$src2)))),
1023             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1024
1025   // Store patterns
1026   def : Pat<(store (f64 (vector_extract
1027             (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1028             (VMOVHPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(store (f64 (vector_extract
1030             (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1031             (VMOVHPDmr addr:$dst, VR128:$src)>;
1032 }
1033
1034 let Predicates = [HasSSE1] in {
1035   // MOVHPS patterns
1036   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1037             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1038   def : Pat<(X86Movlhps VR128:$src1,
1039                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1040             (MOVHPSrm VR128:$src1, addr:$src2)>;
1041   def : Pat<(X86Movlhps VR128:$src1,
1042                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1043             (MOVHPSrm VR128:$src1, addr:$src2)>;
1044
1045   // Store patterns
1046   def : Pat<(store (f64 (vector_extract
1047             (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1048             (MOVHPSmr addr:$dst, VR128:$src)>;
1049 }
1050
1051 let Predicates = [HasSSE2] in {
1052   // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
1053   // is during lowering, where it's not possible to recognize the load fold cause
1054   // it has two uses through a bitcast. One use disappears at isel time and the
1055   // fold opportunity reappears.
1056   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
1057                       (scalar_to_vector (loadf64 addr:$src2)))),
1058             (MOVHPDrm VR128:$src1, addr:$src2)>;
1059
1060   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1061   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1062                       (scalar_to_vector (loadf64 addr:$src2)))),
1063             (MOVHPDrm VR128:$src1, addr:$src2)>;
1064
1065   // Store patterns
1066   def : Pat<(store (f64 (vector_extract
1067             (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
1068             (MOVHPDmr addr:$dst, VR128:$src)>;
1069 }
1070
1071 //===----------------------------------------------------------------------===//
1072 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1073 //===----------------------------------------------------------------------===//
1074
1075 let AddedComplexity = 20 in {
1076   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1077                                        (ins VR128:$src1, VR128:$src2),
1078                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1079                       [(set VR128:$dst,
1080                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1081                       VEX_4V;
1082   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1083                                        (ins VR128:$src1, VR128:$src2),
1084                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1085                       [(set VR128:$dst,
1086                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1087                       VEX_4V;
1088 }
1089 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1090   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1091                                        (ins VR128:$src1, VR128:$src2),
1092                       "movlhps\t{$src2, $dst|$dst, $src2}",
1093                       [(set VR128:$dst,
1094                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1095   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1096                                        (ins VR128:$src1, VR128:$src2),
1097                       "movhlps\t{$src2, $dst|$dst, $src2}",
1098                       [(set VR128:$dst,
1099                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1100 }
1101
1102 let Predicates = [HasAVX] in {
1103   // MOVLHPS patterns
1104   let AddedComplexity = 20 in {
1105     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1106               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1107     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1108               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1109
1110     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1111     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1112               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1113   }
1114   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1115             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1116   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1117             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1118   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1119             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1120
1121   // MOVHLPS patterns
1122   let AddedComplexity = 20 in {
1123     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1124     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1125               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1126
1127     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1128     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1129               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1130     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1131               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1132   }
1133
1134   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1135             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1136   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1137             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1138 }
1139
1140 let Predicates = [HasSSE1] in {
1141   // MOVLHPS patterns
1142   let AddedComplexity = 20 in {
1143     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1144               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1145     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1146               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1147
1148     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1149     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1150               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1151   }
1152   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1153             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1154   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1155             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1156   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1157             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1158
1159   // MOVHLPS patterns
1160   let AddedComplexity = 20 in {
1161     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1162     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1163               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1164
1165     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1166     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1167               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1168     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1169               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1170   }
1171
1172   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1173             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1174   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1175             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1176 }
1177
1178 //===----------------------------------------------------------------------===//
1179 // SSE 1 & 2 - Conversion Instructions
1180 //===----------------------------------------------------------------------===//
1181
1182 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1183                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1184                      string asm> {
1185   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1186                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1187   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1188                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1189 }
1190
1191 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1192                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1193                          string asm, Domain d> {
1194   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1195                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1196   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1197                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1198 }
1199
1200 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1201                           X86MemOperand x86memop, string asm> {
1202   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1203               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1204   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1205               (ins DstRC:$src1, x86memop:$src),
1206               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1207 }
1208
1209 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1210                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
1211 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1212                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1213                                 VEX_W;
1214 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1215                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
1216 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1217                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1218                                 VEX, VEX_W;
1219
1220 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1221 // register, but the same isn't true when only using memory operands,
1222 // provide other assembly "l" and "q" forms to address this explicitly
1223 // where appropriate to do so.
1224 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1225                                   VEX_4V;
1226 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1227                                   VEX_4V, VEX_W;
1228 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1229                                   VEX_4V;
1230 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1231                                   VEX_4V;
1232 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1233                                   VEX_4V, VEX_W;
1234
1235 let Predicates = [HasAVX] in {
1236   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1237             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1238   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1239             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1240   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1241             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1242   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1243             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1244
1245   def : Pat<(f32 (sint_to_fp GR32:$src)),
1246             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1247   def : Pat<(f32 (sint_to_fp GR64:$src)),
1248             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1249   def : Pat<(f64 (sint_to_fp GR32:$src)),
1250             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1251   def : Pat<(f64 (sint_to_fp GR64:$src)),
1252             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1253 }
1254
1255 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1256                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1257 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1258                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1259 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1260                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1261 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1262                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1263 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1264                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1265 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1266                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1267 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1268                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1269 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1270                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1271
1272 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1273 // and/or XMM operand(s).
1274
1275 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1276                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1277                          string asm> {
1278   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1279               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1280               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1281   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1282               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1283               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1284 }
1285
1286 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1287                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1288                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1289   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1290               !if(Is2Addr,
1291                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1292                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1293               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1294   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1295               (ins DstRC:$src1, x86memop:$src2),
1296               !if(Is2Addr,
1297                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1298                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1299               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1300 }
1301
1302 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1303                       f128mem, load, "cvtsd2si">, XD, VEX;
1304 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1305                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1306                       XD, VEX, VEX_W;
1307
1308 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1309 // Get rid of this hack or rename the intrinsics, there are several
1310 // intructions that only match with the intrinsic form, why create duplicates
1311 // to let them be recognized by the assembler?
1312 let Pattern = []<dag> in {
1313 defm VCVTSD2SI     : sse12_cvt_s<0x2D, FR64, GR32, undef, f64mem, load,
1314                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
1315 defm VCVTSD2SI64   : sse12_cvt_s<0x2D, FR64, GR64, undef, f64mem, load,
1316                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
1317 }
1318 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1319                 f128mem, load, "cvtsd2si{l}">, XD;
1320 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1321                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1322
1323
1324 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1325           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1326 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1327           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1328           VEX_W;
1329 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1330           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1331 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1332           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1333           VEX_4V, VEX_W;
1334
1335 let Constraints = "$src1 = $dst" in {
1336   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1337                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1338                         "cvtsi2ss">, XS;
1339   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1340                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1341                         "cvtsi2ss{q}">, XS, REX_W;
1342   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1343                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1344                         "cvtsi2sd">, XD;
1345   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1346                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1347                         "cvtsi2sd">, XD, REX_W;
1348 }
1349
1350 /// SSE 1 Only
1351
1352 // Aliases for intrinsics
1353 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1354                                     f32mem, load, "cvttss2si">, XS, VEX;
1355 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1356                                     int_x86_sse_cvttss2si64, f32mem, load,
1357                                     "cvttss2si">, XS, VEX, VEX_W;
1358 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1359                                     f128mem, load, "cvttsd2si">, XD, VEX;
1360 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1361                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1362                                     "cvttsd2si">, XD, VEX, VEX_W;
1363 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1364                                     f32mem, load, "cvttss2si">, XS;
1365 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1366                                     int_x86_sse_cvttss2si64, f32mem, load,
1367                                     "cvttss2si{q}">, XS, REX_W;
1368 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1369                                     f128mem, load, "cvttsd2si">, XD;
1370 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1371                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1372                                     "cvttsd2si{q}">, XD, REX_W;
1373
1374 let Pattern = []<dag> in {
1375 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1376                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
1377 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1378                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1379                                VEX_W;
1380 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1381                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1382                                SSEPackedSingle>, TB, VEX;
1383 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1384                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1385                                SSEPackedSingle>, TB, VEX;
1386 }
1387
1388 let Pattern = []<dag> in {
1389 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1390                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1391 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1392                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1393 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1394                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1395                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1396 }
1397
1398 let Predicates = [HasSSE1] in {
1399   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1400             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1401   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1402             (CVTSS2SIrm addr:$src)>;
1403   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1404             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1405   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1406             (CVTSS2SI64rm addr:$src)>;
1407 }
1408
1409 let Predicates = [HasAVX] in {
1410   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1411             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1412   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1413             (VCVTSS2SIrm addr:$src)>;
1414   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1415             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1416   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1417             (VCVTSS2SI64rm addr:$src)>;
1418 }
1419
1420 /// SSE 2 Only
1421
1422 // Convert scalar double to scalar single
1423 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1424                        (ins FR64:$src1, FR64:$src2),
1425                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1426                       VEX_4V;
1427 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1428                        (ins FR64:$src1, f64mem:$src2),
1429                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1430                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
1431
1432 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1433           Requires<[HasAVX]>;
1434
1435 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1436                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1437                       [(set FR32:$dst, (fround FR64:$src))]>;
1438 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1439                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1440                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1441                   Requires<[HasSSE2, OptForSize]>;
1442
1443 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1444                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1445                       XS, VEX_4V;
1446 let Constraints = "$src1 = $dst" in
1447 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1448                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1449
1450 // Convert scalar single to scalar double
1451 // SSE2 instructions with XS prefix
1452 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1453                     (ins FR32:$src1, FR32:$src2),
1454                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1455                     []>, XS, Requires<[HasAVX]>, VEX_4V;
1456 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1457                     (ins FR32:$src1, f32mem:$src2),
1458                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1459                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
1460
1461 let Predicates = [HasAVX] in {
1462   def : Pat<(f64 (fextend FR32:$src)),
1463             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1464   def : Pat<(fextend (loadf32 addr:$src)),
1465             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1466   def : Pat<(extloadf32 addr:$src),
1467             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1468 }
1469
1470 def : Pat<(extloadf32 addr:$src),
1471           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1472           Requires<[HasAVX, OptForSpeed]>;
1473
1474 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1475                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1476                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1477                  Requires<[HasSSE2]>;
1478 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1479                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1480                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1481                  Requires<[HasSSE2, OptForSize]>;
1482
1483 def : Pat<(extloadf32 addr:$src),
1484           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1485
1486 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1487                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1488                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1489                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1490                                        VR128:$src2))]>, XS, VEX_4V,
1491                     Requires<[HasAVX]>;
1492 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1493                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1494                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1495                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1496                                        (load addr:$src2)))]>, XS, VEX_4V,
1497                     Requires<[HasAVX]>;
1498 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1499 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1500                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1501                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1502                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1503                                        VR128:$src2))]>, XS,
1504                     Requires<[HasSSE2]>;
1505 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1506                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1507                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1508                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1509                                        (load addr:$src2)))]>, XS,
1510                     Requires<[HasSSE2]>;
1511 }
1512
1513 // Convert doubleword to packed single/double fp
1514 // SSE2 instructions without OpSize prefix
1515 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1516                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1517                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1518                      TB, VEX, Requires<[HasAVX]>;
1519 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1520                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1521                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1522                                         (bitconvert (memopv2i64 addr:$src))))]>,
1523                      TB, VEX, Requires<[HasAVX]>;
1524 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1525                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1526                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1527                      TB, Requires<[HasSSE2]>;
1528 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1529                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1530                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1531                                         (bitconvert (memopv2i64 addr:$src))))]>,
1532                      TB, Requires<[HasSSE2]>;
1533
1534 // FIXME: why the non-intrinsic version is described as SSE3?
1535 // SSE2 instructions with XS prefix
1536 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1537                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1538                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1539                      XS, VEX, Requires<[HasAVX]>;
1540 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1541                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1542                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1543                                         (bitconvert (memopv2i64 addr:$src))))]>,
1544                      XS, VEX, Requires<[HasAVX]>;
1545 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1546                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1547                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1548                      XS, Requires<[HasSSE2]>;
1549 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1550                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1551                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1552                                         (bitconvert (memopv2i64 addr:$src))))]>,
1553                      XS, Requires<[HasSSE2]>;
1554
1555
1556 // Convert packed single/double fp to doubleword
1557 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1558                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1559 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1560                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1561 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1562                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1563 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1564                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1565 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1566                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1567 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1568                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1569
1570 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1571                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1572                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1573                         VEX;
1574 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1575                          (ins f128mem:$src),
1576                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1577                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1578                                             (memop addr:$src)))]>, VEX;
1579 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1580                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1581                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1582 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1583                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1584                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1585                                             (memop addr:$src)))]>;
1586
1587 // SSE2 packed instructions with XD prefix
1588 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1589                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1590                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1591                      XD, VEX, Requires<[HasAVX]>;
1592 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1593                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1594                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1595                                           (memop addr:$src)))]>,
1596                      XD, VEX, Requires<[HasAVX]>;
1597 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1598                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1599                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1600                      XD, Requires<[HasSSE2]>;
1601 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1602                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1603                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1604                                           (memop addr:$src)))]>,
1605                      XD, Requires<[HasSSE2]>;
1606
1607
1608 // Convert with truncation packed single/double fp to doubleword
1609 // SSE2 packed instructions with XS prefix
1610 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1611                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1612 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1613                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1614 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1615                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1616 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1617                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1618 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1619                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1620                       [(set VR128:$dst,
1621                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1622 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1623                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1624                       [(set VR128:$dst,
1625                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1626
1627 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1628                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1629                         [(set VR128:$dst,
1630                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1631                       XS, VEX, Requires<[HasAVX]>;
1632 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1633                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1634                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1635                                            (memop addr:$src)))]>,
1636                       XS, VEX, Requires<[HasAVX]>;
1637
1638 let Predicates = [HasSSE2] in {
1639   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1640             (Int_CVTDQ2PSrr VR128:$src)>;
1641   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1642             (CVTTPS2DQrr VR128:$src)>;
1643 }
1644
1645 let Predicates = [HasAVX] in {
1646   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1647             (Int_VCVTDQ2PSrr VR128:$src)>;
1648   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1649             (VCVTTPS2DQrr VR128:$src)>;
1650   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1651             (VCVTDQ2PSYrr VR256:$src)>;
1652   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1653             (VCVTTPS2DQYrr VR256:$src)>;
1654 }
1655
1656 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
1657                             (ins VR128:$src),
1658                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1659                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
1660                        VEX;
1661 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
1662                           (ins f128mem:$src),
1663                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1664                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1665                                              (memop addr:$src)))]>, VEX;
1666 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1667                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1668                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1669 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1670                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1671                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1672                                         (memop addr:$src)))]>;
1673
1674 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1675 // register, but the same isn't true when using memory operands instead.
1676 // Provide other assembly rr and rm forms to address this explicitly.
1677 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1678                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1679 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1680                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1681
1682 // XMM only
1683 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1684                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1685 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1686                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1687
1688 // YMM only
1689 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1690                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1691 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1692                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1693
1694 // Convert packed single to packed double
1695 let Predicates = [HasAVX] in {
1696                   // SSE2 instructions without OpSize prefix
1697 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1698                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1699 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1700                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1701 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1702                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1703 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1704                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1705 }
1706 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1707                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1708 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1709                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1710
1711 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1712                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1713                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1714                      TB, VEX, Requires<[HasAVX]>;
1715 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1716                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1717                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1718                                           (load addr:$src)))]>,
1719                      TB, VEX, Requires<[HasAVX]>;
1720 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1721                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1722                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1723                      TB, Requires<[HasSSE2]>;
1724 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1725                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1726                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1727                                           (load addr:$src)))]>,
1728                      TB, Requires<[HasSSE2]>;
1729
1730 // Convert packed double to packed single
1731 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1732 // register, but the same isn't true when using memory operands instead.
1733 // Provide other assembly rr and rm forms to address this explicitly.
1734 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1735                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1736 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1737                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1738
1739 // XMM only
1740 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1741                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1742 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1743                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1744
1745 // YMM only
1746 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1747                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1748 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1749                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1750 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1751                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1752 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1753                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1754
1755
1756 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1757                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1758                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1759 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1760                          (ins f128mem:$src),
1761                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1762                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1763                                             (memop addr:$src)))]>;
1764 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1765                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1766                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1767 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1768                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1769                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1770                                             (memop addr:$src)))]>;
1771
1772 // AVX 256-bit register conversion intrinsics
1773 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1774 // whenever possible to avoid declaring two versions of each one.
1775 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1776           (VCVTDQ2PSYrr VR256:$src)>;
1777 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1778           (VCVTDQ2PSYrm addr:$src)>;
1779
1780 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1781           (VCVTPD2PSYrr VR256:$src)>;
1782 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1783           (VCVTPD2PSYrm addr:$src)>;
1784
1785 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1786           (VCVTPS2DQYrr VR256:$src)>;
1787 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1788           (VCVTPS2DQYrm addr:$src)>;
1789
1790 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1791           (VCVTPS2PDYrr VR128:$src)>;
1792 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1793           (VCVTPS2PDYrm addr:$src)>;
1794
1795 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1796           (VCVTTPD2DQYrr VR256:$src)>;
1797 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1798           (VCVTTPD2DQYrm addr:$src)>;
1799
1800 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1801           (VCVTTPS2DQYrr VR256:$src)>;
1802 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1803           (VCVTTPS2DQYrm addr:$src)>;
1804
1805 // Match fround and fextend for 128/256-bit conversions
1806 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1807           (VCVTPD2PSYrr VR256:$src)>;
1808 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1809           (VCVTPD2PSYrm addr:$src)>;
1810
1811 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1812           (VCVTPS2PDYrr VR128:$src)>;
1813 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1814           (VCVTPS2PDYrm addr:$src)>;
1815
1816 //===----------------------------------------------------------------------===//
1817 // SSE 1 & 2 - Compare Instructions
1818 //===----------------------------------------------------------------------===//
1819
1820 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1821 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1822                             string asm, string asm_alt> {
1823   let isAsmParserOnly = 1 in {
1824     def rr : SIi8<0xC2, MRMSrcReg,
1825                   (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1826                   asm, []>;
1827     let mayLoad = 1 in
1828     def rm : SIi8<0xC2, MRMSrcMem,
1829                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1830                   asm, []>;
1831   }
1832
1833   // Accept explicit immediate argument form instead of comparison code.
1834   def rr_alt : SIi8<0xC2, MRMSrcReg,
1835                 (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1836                 asm_alt, []>;
1837   let mayLoad = 1 in
1838   def rm_alt : SIi8<0xC2, MRMSrcMem,
1839                 (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1840                 asm_alt, []>;
1841 }
1842
1843 let neverHasSideEffects = 1 in {
1844   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1845                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1846                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1847                   XS, VEX_4V;
1848   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1849                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1850                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1851                   XD, VEX_4V;
1852 }
1853
1854 let Constraints = "$src1 = $dst" in {
1855 def CMPSSrr : SIi8<0xC2, MRMSrcReg,
1856                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, SSECC:$cc),
1857                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1858                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), FR32:$src2, imm:$cc))]>, XS;
1859 def CMPSSrm : SIi8<0xC2, MRMSrcMem,
1860                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2, SSECC:$cc),
1861                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1862                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), (loadf32 addr:$src2), imm:$cc))]>, XS;
1863 def CMPSDrr : SIi8<0xC2, MRMSrcReg,
1864                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, SSECC:$cc),
1865                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1866                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), FR64:$src2, imm:$cc))]>, XD;
1867 def CMPSDrm : SIi8<0xC2, MRMSrcMem,
1868                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2, SSECC:$cc),
1869                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1870                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), (loadf64 addr:$src2), imm:$cc))]>, XD;
1871 }
1872 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1873 def CMPSSrr_alt : SIi8<0xC2, MRMSrcReg,
1874                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
1875                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1876 def CMPSSrm_alt : SIi8<0xC2, MRMSrcMem,
1877                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
1878                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1879 def CMPSDrr_alt : SIi8<0xC2, MRMSrcReg,
1880                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1881                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1882 def CMPSDrm_alt : SIi8<0xC2, MRMSrcMem,
1883                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1884                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1885 }
1886
1887 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1888                          Intrinsic Int, string asm> {
1889   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1890                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1891                         [(set VR128:$dst, (Int VR128:$src1,
1892                                                VR128:$src, imm:$cc))]>;
1893   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1894                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1895                         [(set VR128:$dst, (Int VR128:$src1,
1896                                                (load addr:$src), imm:$cc))]>;
1897 }
1898
1899 // Aliases to match intrinsics which expect XMM operand(s).
1900 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1901                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1902                      XS, VEX_4V;
1903 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1904                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1905                      XD, VEX_4V;
1906 let Constraints = "$src1 = $dst" in {
1907   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1908                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1909   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1910                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1911 }
1912
1913
1914 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1915 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1916                             ValueType vt, X86MemOperand x86memop,
1917                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1918   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1919                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1920                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1921   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1922                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1923                      [(set EFLAGS, (OpNode (vt RC:$src1),
1924                                            (ld_frag addr:$src2)))], d>;
1925 }
1926
1927 let Defs = [EFLAGS] in {
1928   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1929                                   "ucomiss", SSEPackedSingle>, TB, VEX;
1930   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1931                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
1932   let Pattern = []<dag> in {
1933     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1934                                     "comiss", SSEPackedSingle>, TB, VEX;
1935     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1936                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX;
1937   }
1938
1939   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1940                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
1941   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1942                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
1943
1944   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1945                             load, "comiss", SSEPackedSingle>, TB, VEX;
1946   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1947                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
1948   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1949                                   "ucomiss", SSEPackedSingle>, TB;
1950   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1951                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1952
1953   let Pattern = []<dag> in {
1954     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1955                                     "comiss", SSEPackedSingle>, TB;
1956     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1957                                     "comisd", SSEPackedDouble>, TB, OpSize;
1958   }
1959
1960   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1961                               load, "ucomiss", SSEPackedSingle>, TB;
1962   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1963                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1964
1965   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1966                                   "comiss", SSEPackedSingle>, TB;
1967   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1968                                   "comisd", SSEPackedDouble>, TB, OpSize;
1969 } // Defs = [EFLAGS]
1970
1971 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1972 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1973                             Intrinsic Int, string asm, string asm_alt,
1974                             Domain d> {
1975   let isAsmParserOnly = 1 in {
1976     def rri : PIi8<0xC2, MRMSrcReg,
1977                (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1978                [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1979     def rmi : PIi8<0xC2, MRMSrcMem,
1980                (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1981                [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1982   }
1983
1984   // Accept explicit immediate argument form instead of comparison code.
1985   def rri_alt : PIi8<0xC2, MRMSrcReg,
1986              (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1987              asm_alt, [], d>;
1988   def rmi_alt : PIi8<0xC2, MRMSrcMem,
1989              (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1990              asm_alt, [], d>;
1991 }
1992
1993 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1994                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1995                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1996                SSEPackedSingle>, TB, VEX_4V;
1997 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1998                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1999                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
2000                SSEPackedDouble>, TB, OpSize, VEX_4V;
2001 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2002                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
2003                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
2004                SSEPackedSingle>, TB, VEX_4V;
2005 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2006                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
2007                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
2008                SSEPackedDouble>, TB, OpSize, VEX_4V;
2009 let Constraints = "$src1 = $dst" in {
2010   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2011                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
2012                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
2013                  SSEPackedSingle>, TB;
2014   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2015                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
2016                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
2017                  SSEPackedDouble>, TB, OpSize;
2018 }
2019
2020 let Predicates = [HasSSE1] in {
2021 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2022           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2023 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2024           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2025 }
2026
2027 let Predicates = [HasSSE2] in {
2028 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2029           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2030 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2031           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2032 }
2033
2034 let Predicates = [HasAVX] in {
2035 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2036           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2037 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2038           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2039 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2040           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2041 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2042           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2043
2044 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2045           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2046 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2047           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2048 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2049           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2050 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2051           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2052 }
2053
2054 //===----------------------------------------------------------------------===//
2055 // SSE 1 & 2 - Shuffle Instructions
2056 //===----------------------------------------------------------------------===//
2057
2058 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2059 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2060                          ValueType vt, string asm, PatFrag mem_frag,
2061                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2062   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2063                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2064                    [(set RC:$dst, (vt (shufp:$src3
2065                             RC:$src1, (mem_frag addr:$src2))))], d>;
2066   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2067     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2068                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2069                    [(set RC:$dst,
2070                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2071 }
2072
2073 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2074            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2075            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2076 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2077            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2078            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2079 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2080            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2081            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2082 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2083            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2084            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2085
2086 let Constraints = "$src1 = $dst" in {
2087   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2088                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2089                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2090                     TB;
2091   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2092                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2093                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2094 }
2095
2096 let Predicates = [HasSSE1] in {
2097   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2098                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2099             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2100   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2101             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2102   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2103                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2104             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2105   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2106             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2107   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2108   // fall back to this for SSE1)
2109   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2110             (SHUFPSrri VR128:$src2, VR128:$src1,
2111                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2112   // Special unary SHUFPSrri case.
2113   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2114             (SHUFPSrri VR128:$src1, VR128:$src1,
2115                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2116 }
2117
2118 let Predicates = [HasSSE2] in {
2119   // Special binary v4i32 shuffle cases with SHUFPS.
2120   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2121             (SHUFPSrri VR128:$src1, VR128:$src2,
2122                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2123   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2124                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2125             (SHUFPSrmi VR128:$src1, addr:$src2,
2126                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2127   // Special unary SHUFPDrri cases.
2128   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2129             (SHUFPDrri VR128:$src1, VR128:$src1,
2130                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2131   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2132             (SHUFPDrri VR128:$src1, VR128:$src1,
2133                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2134   // Special binary v2i64 shuffle cases using SHUFPDrri.
2135   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2136             (SHUFPDrri VR128:$src1, VR128:$src2,
2137                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2138   // Generic SHUFPD patterns
2139   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2140                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2141             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2142   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2143             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2144   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2145             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2146 }
2147
2148 let Predicates = [HasAVX] in {
2149   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2150                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2151             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2152   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2153             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2154   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2155                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2156             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2157   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2158             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2159   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2160   // fall back to this for SSE1)
2161   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2162             (VSHUFPSrri VR128:$src2, VR128:$src1,
2163                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2164   // Special unary SHUFPSrri case.
2165   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2166             (VSHUFPSrri VR128:$src1, VR128:$src1,
2167                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2168   // Special binary v4i32 shuffle cases with SHUFPS.
2169   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2170             (VSHUFPSrri VR128:$src1, VR128:$src2,
2171                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2172   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2173                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2174             (VSHUFPSrmi VR128:$src1, addr:$src2,
2175                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2176   // Special unary SHUFPDrri cases.
2177   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2178             (VSHUFPDrri VR128:$src1, VR128:$src1,
2179                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2180   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2181             (VSHUFPDrri VR128:$src1, VR128:$src1,
2182                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2183   // Special binary v2i64 shuffle cases using SHUFPDrri.
2184   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2185             (VSHUFPDrri VR128:$src1, VR128:$src2,
2186                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2187
2188   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2189                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2190             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2191   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2192             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2193   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2194             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2195
2196   // 256-bit patterns
2197   def : Pat<(v8i32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2198             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2199   def : Pat<(v8i32 (X86Shufps VR256:$src1,
2200                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2201             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2202
2203   def : Pat<(v8f32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2204             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2205   def : Pat<(v8f32 (X86Shufps VR256:$src1,
2206                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2207             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2208
2209   def : Pat<(v4i64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2210             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2211   def : Pat<(v4i64 (X86Shufpd VR256:$src1,
2212                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2213             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2214
2215   def : Pat<(v4f64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2216             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2217   def : Pat<(v4f64 (X86Shufpd VR256:$src1,
2218                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2219             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2220 }
2221
2222 //===----------------------------------------------------------------------===//
2223 // SSE 1 & 2 - Unpack Instructions
2224 //===----------------------------------------------------------------------===//
2225
2226 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2227 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2228                                    PatFrag mem_frag, RegisterClass RC,
2229                                    X86MemOperand x86memop, string asm,
2230                                    Domain d> {
2231     def rr : PI<opc, MRMSrcReg,
2232                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2233                 asm, [(set RC:$dst,
2234                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2235     def rm : PI<opc, MRMSrcMem,
2236                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2237                 asm, [(set RC:$dst,
2238                            (vt (OpNode RC:$src1,
2239                                        (mem_frag addr:$src2))))], d>;
2240 }
2241
2242 let AddedComplexity = 10 in {
2243   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2244         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2245                        SSEPackedSingle>, TB, VEX_4V;
2246   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2247         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2248                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2249   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2250         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2251                        SSEPackedSingle>, TB, VEX_4V;
2252   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2253         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2254                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2255
2256   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2257         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2258                        SSEPackedSingle>, TB, VEX_4V;
2259   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2260         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2261                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2262   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2263         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2264                        SSEPackedSingle>, TB, VEX_4V;
2265   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2266         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2267                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2268
2269   let Constraints = "$src1 = $dst" in {
2270     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2271           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2272                          SSEPackedSingle>, TB;
2273     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2274           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2275                          SSEPackedDouble>, TB, OpSize;
2276     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2277           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2278                          SSEPackedSingle>, TB;
2279     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2280           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2281                          SSEPackedDouble>, TB, OpSize;
2282   } // Constraints = "$src1 = $dst"
2283 } // AddedComplexity
2284
2285 let Predicates = [HasSSE1] in {
2286   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2287             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2288   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2289             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2290   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2291             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2292   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2293             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2294 }
2295
2296 let Predicates = [HasSSE2] in {
2297   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2298             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2299   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2300             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2301   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2302             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2303   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2304             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2305
2306   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2307   // problem is during lowering, where it's not possible to recognize the load
2308   // fold cause it has two uses through a bitcast. One use disappears at isel
2309   // time and the fold opportunity reappears.
2310   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2311             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2312
2313   let AddedComplexity = 10 in
2314   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2315             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2316 }
2317
2318 let Predicates = [HasAVX] in {
2319   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2320             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2321   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2322             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2323   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2324             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2325   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2326             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2327
2328   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
2329             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2330   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2331             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2332   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2333             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2334   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, (memopv8i32 addr:$src2))),
2335             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2336   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, (memopv8f32 addr:$src2))),
2337             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2338   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2339             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2340   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, (memopv8i32 addr:$src2))),
2341             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2342   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2343             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2344
2345   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2346             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2347   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2348             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2349   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2350             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2351   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2352             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2353
2354   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
2355             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2356   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2357             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2358   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, (memopv4i64 addr:$src2))),
2359             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2360   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2361             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2362   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, (memopv4f64 addr:$src2))),
2363             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2364   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2365             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2366   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, (memopv4i64 addr:$src2))),
2367             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2368   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2369             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2370
2371   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2372   // problem is during lowering, where it's not possible to recognize the load
2373   // fold cause it has two uses through a bitcast. One use disappears at isel
2374   // time and the fold opportunity reappears.
2375   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2376             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2377   let AddedComplexity = 10 in
2378   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2379             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2380 }
2381
2382 //===----------------------------------------------------------------------===//
2383 // SSE 1 & 2 - Extract Floating-Point Sign mask
2384 //===----------------------------------------------------------------------===//
2385
2386 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2387 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2388                                 Domain d> {
2389   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2390                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2391                      [(set GR32:$dst, (Int RC:$src))], d>;
2392   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2393                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2394 }
2395
2396 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2397                                      SSEPackedSingle>, TB;
2398 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2399                                      SSEPackedDouble>, TB, OpSize;
2400
2401 def : Pat<(i32 (X86fgetsign FR32:$src)),
2402           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2403                                        sub_ss))>, Requires<[HasSSE1]>;
2404 def : Pat<(i64 (X86fgetsign FR32:$src)),
2405           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2406                                        sub_ss))>, Requires<[HasSSE1]>;
2407 def : Pat<(i32 (X86fgetsign FR64:$src)),
2408           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2409                                        sub_sd))>, Requires<[HasSSE2]>;
2410 def : Pat<(i64 (X86fgetsign FR64:$src)),
2411           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2412                                        sub_sd))>, Requires<[HasSSE2]>;
2413
2414 let Predicates = [HasAVX] in {
2415   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2416                                         "movmskps", SSEPackedSingle>, TB, VEX;
2417   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2418                                         "movmskpd", SSEPackedDouble>, TB, OpSize,
2419                                         VEX;
2420   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2421                                         "movmskps", SSEPackedSingle>, TB, VEX;
2422   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2423                                         "movmskpd", SSEPackedDouble>, TB, OpSize,
2424                                         VEX;
2425
2426   def : Pat<(i32 (X86fgetsign FR32:$src)),
2427             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2428                                           sub_ss))>;
2429   def : Pat<(i64 (X86fgetsign FR32:$src)),
2430             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2431                                           sub_ss))>;
2432   def : Pat<(i32 (X86fgetsign FR64:$src)),
2433             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2434                                           sub_sd))>;
2435   def : Pat<(i64 (X86fgetsign FR64:$src)),
2436             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2437                                           sub_sd))>;
2438
2439   // Assembler Only
2440   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2441              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2442   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2443              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB, OpSize,
2444              VEX;
2445   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2446              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2447   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2448              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB, OpSize,
2449              VEX;
2450 }
2451
2452 //===----------------------------------------------------------------------===//
2453 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
2454 //===----------------------------------------------------------------------===//
2455
2456 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
2457 // names that start with 'Fs'.
2458
2459 // Alias instructions that map fld0 to pxor for sse.
2460 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
2461     canFoldAsLoad = 1 in {
2462   // FIXME: Set encoding to pseudo!
2463 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
2464                  [(set FR32:$dst, fp32imm0)]>,
2465                  Requires<[HasSSE1]>, TB, OpSize;
2466 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
2467                  [(set FR64:$dst, fpimm0)]>,
2468                Requires<[HasSSE2]>, TB, OpSize;
2469 def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
2470                   [(set FR32:$dst, fp32imm0)]>,
2471                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
2472 def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
2473                   [(set FR64:$dst, fpimm0)]>,
2474                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
2475 }
2476
2477 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
2478 // bits are disregarded.
2479 let neverHasSideEffects = 1 in {
2480 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2481                      "movaps\t{$src, $dst|$dst, $src}", []>;
2482 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2483                      "movapd\t{$src, $dst|$dst, $src}", []>;
2484 }
2485
2486 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
2487 // bits are disregarded.
2488 let canFoldAsLoad = 1, isReMaterializable = 1 in {
2489 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
2490                      "movaps\t{$src, $dst|$dst, $src}",
2491                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
2492 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
2493                      "movapd\t{$src, $dst|$dst, $src}",
2494                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
2495 }
2496
2497 //===----------------------------------------------------------------------===//
2498 // SSE 1 & 2 - Logical Instructions
2499 //===----------------------------------------------------------------------===//
2500
2501 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2502 ///
2503 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2504                                        SDNode OpNode> {
2505   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2506               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2507
2508   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2509         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2510
2511   let Constraints = "$src1 = $dst" in {
2512     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2513                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2514
2515     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2516                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2517   }
2518 }
2519
2520 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2521 let mayLoad = 0 in {
2522   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2523   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2524   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2525 }
2526
2527 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2528   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2529
2530 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2531 ///
2532 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2533                                    SDNode OpNode> {
2534   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2535   // are all promoted to v2i64, and the patterns are covered by the int
2536   // version. This is needed in SSE only, because v2i64 isn't supported on
2537   // SSE1, but only on SSE2.
2538   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2539        !strconcat(OpcodeStr, "ps"), f128mem, [],
2540        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2541                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2542
2543   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2544        !strconcat(OpcodeStr, "pd"), f128mem,
2545        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2546                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2547        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2548                                  (memopv2i64 addr:$src2)))], 0>,
2549                                                  TB, OpSize, VEX_4V;
2550   let Constraints = "$src1 = $dst" in {
2551     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2552          !strconcat(OpcodeStr, "ps"), f128mem,
2553          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2554          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2555                                    (memopv2i64 addr:$src2)))]>, TB;
2556
2557     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2558          !strconcat(OpcodeStr, "pd"), f128mem,
2559          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2560                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2561          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2562                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2563   }
2564 }
2565
2566 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2567 ///
2568 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2569                                      SDNode OpNode> {
2570     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2571           !strconcat(OpcodeStr, "ps"), f256mem,
2572           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2573           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2574                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2575
2576     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2577           !strconcat(OpcodeStr, "pd"), f256mem,
2578           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2579                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2580           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2581                                     (memopv4i64 addr:$src2)))], 0>,
2582                                     TB, OpSize, VEX_4V;
2583 }
2584
2585 // AVX 256-bit packed logical ops forms
2586 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2587 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2588 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2589 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2590
2591 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2592 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2593 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2594 let isCommutable = 0 in
2595   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2596
2597 //===----------------------------------------------------------------------===//
2598 // SSE 1 & 2 - Arithmetic Instructions
2599 //===----------------------------------------------------------------------===//
2600
2601 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2602 /// vector forms.
2603 ///
2604 /// In addition, we also have a special variant of the scalar form here to
2605 /// represent the associated intrinsic operation.  This form is unlike the
2606 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2607 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2608 ///
2609 /// These three forms can each be reg+reg or reg+mem.
2610 ///
2611
2612 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2613 /// classes below
2614 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2615                                   bit Is2Addr = 1> {
2616   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2617                             OpNode, FR32, f32mem, Is2Addr>, XS;
2618   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2619                             OpNode, FR64, f64mem, Is2Addr>, XD;
2620 }
2621
2622 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2623                                    bit Is2Addr = 1> {
2624   let mayLoad = 0 in {
2625   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2626               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2627   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2628               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2629   }
2630 }
2631
2632 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2633                                     SDNode OpNode> {
2634   let mayLoad = 0 in {
2635     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2636                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2637     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2638                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2639   }
2640 }
2641
2642 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2643                                       bit Is2Addr = 1> {
2644   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2645      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2646   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2647      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2648 }
2649
2650 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2651                                       bit Is2Addr = 1> {
2652   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2653      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2654                                               SSEPackedSingle, Is2Addr>, TB;
2655
2656   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2657      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2658                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2659 }
2660
2661 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2662   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2663      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2664       SSEPackedSingle, 0>, TB;
2665
2666   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2667      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2668       SSEPackedDouble, 0>, TB, OpSize;
2669 }
2670
2671 // Binary Arithmetic instructions
2672 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2673             basic_sse12_fp_binop_s_int<0x58, "add", 0>,
2674             basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2675             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2676 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2677             basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
2678             basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2679             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2680
2681 let isCommutable = 0 in {
2682   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2683               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
2684               basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2685               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2686   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2687               basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
2688               basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2689               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2690   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2691               basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
2692               basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2693               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2694               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2695               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2696   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2697               basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
2698               basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2699               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2700               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2701               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2702 }
2703
2704 let Constraints = "$src1 = $dst" in {
2705   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2706              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2707              basic_sse12_fp_binop_s_int<0x58, "add">;
2708   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2709              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2710              basic_sse12_fp_binop_s_int<0x59, "mul">;
2711
2712   let isCommutable = 0 in {
2713     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2714                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2715                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2716     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2717                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2718                basic_sse12_fp_binop_s_int<0x5E, "div">;
2719     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2720                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2721                basic_sse12_fp_binop_s_int<0x5F, "max">,
2722                basic_sse12_fp_binop_p_int<0x5F, "max">;
2723     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2724                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2725                basic_sse12_fp_binop_s_int<0x5D, "min">,
2726                basic_sse12_fp_binop_p_int<0x5D, "min">;
2727   }
2728 }
2729
2730 /// Unop Arithmetic
2731 /// In addition, we also have a special variant of the scalar form here to
2732 /// represent the associated intrinsic operation.  This form is unlike the
2733 /// plain scalar form, in that it takes an entire vector (instead of a
2734 /// scalar) and leaves the top elements undefined.
2735 ///
2736 /// And, we have a special variant form for a full-vector intrinsic form.
2737
2738 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2739 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2740                           SDNode OpNode, Intrinsic F32Int> {
2741   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2742                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2743                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2744   // For scalar unary operations, fold a load into the operation
2745   // only in OptForSize mode. It eliminates an instruction, but it also
2746   // eliminates a whole-register clobber (the load), so it introduces a
2747   // partial register update condition.
2748   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2749                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2750                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2751             Requires<[HasSSE1, OptForSize]>;
2752   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2753                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2754                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2755   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2756                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2757                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2758 }
2759
2760 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2761 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2762   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2763                 !strconcat(OpcodeStr,
2764                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2765   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2766                 !strconcat(OpcodeStr,
2767                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2768   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2769                 (ins ssmem:$src1, VR128:$src2),
2770                 !strconcat(OpcodeStr,
2771                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2772 }
2773
2774 /// sse1_fp_unop_p - SSE1 unops in packed form.
2775 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2776   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2777               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2778               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2779   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2780                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2781                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2782 }
2783
2784 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2785 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2786   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2787               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2788               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2789   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2790                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2791                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2792 }
2793
2794 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2795 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2796                               Intrinsic V4F32Int> {
2797   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2798                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2799                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2800   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2801                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2802                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2803 }
2804
2805 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2806 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2807                                 Intrinsic V4F32Int> {
2808   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2809                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2810                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2811   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2812                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2813                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2814 }
2815
2816 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2817 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2818                           SDNode OpNode, Intrinsic F64Int> {
2819   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2820                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2821                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2822   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2823   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2824                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2825                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2826             Requires<[HasSSE2, OptForSize]>;
2827   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2828                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2829                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2830   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2831                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2832                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2833 }
2834
2835 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2836 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2837   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2838                !strconcat(OpcodeStr,
2839                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2840   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2841                !strconcat(OpcodeStr,
2842                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2843   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2844                (ins VR128:$src1, sdmem:$src2),
2845                !strconcat(OpcodeStr,
2846                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2847 }
2848
2849 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2850 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2851                           SDNode OpNode> {
2852   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2853               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2854               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2855   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2856                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2857                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2858 }
2859
2860 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2861 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2862   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2863               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2864               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2865   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2866                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2867                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2868 }
2869
2870 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2871 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2872                               Intrinsic V2F64Int> {
2873   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2874                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2875                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2876   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2877                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2878                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2879 }
2880
2881 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2882 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2883                                 Intrinsic V2F64Int> {
2884   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2885                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2886                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2887   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2888                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2889                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2890 }
2891
2892 let Predicates = [HasAVX] in {
2893   // Square root.
2894   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
2895                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V;
2896
2897   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
2898                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
2899                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2900                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2901                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
2902                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
2903                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
2904                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
2905                 VEX;
2906
2907   // Reciprocal approximations. Note that these typically require refinement
2908   // in order to obtain suitable precision.
2909   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V;
2910   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
2911                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
2912                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
2913                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
2914
2915   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V;
2916   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
2917                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
2918                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
2919                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
2920 }
2921
2922 def : Pat<(f32 (fsqrt FR32:$src)),
2923           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2924 def : Pat<(f32 (fsqrt (load addr:$src))),
2925           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2926           Requires<[HasAVX, OptForSize]>;
2927 def : Pat<(f64 (fsqrt FR64:$src)),
2928           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
2929 def : Pat<(f64 (fsqrt (load addr:$src))),
2930           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
2931           Requires<[HasAVX, OptForSize]>;
2932
2933 def : Pat<(f32 (X86frsqrt FR32:$src)),
2934           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2935 def : Pat<(f32 (X86frsqrt (load addr:$src))),
2936           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2937           Requires<[HasAVX, OptForSize]>;
2938
2939 def : Pat<(f32 (X86frcp FR32:$src)),
2940           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2941 def : Pat<(f32 (X86frcp (load addr:$src))),
2942           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2943           Requires<[HasAVX, OptForSize]>;
2944
2945 let Predicates = [HasAVX] in {
2946 def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
2947           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2948               (VSQRTSSr (f32 (IMPLICIT_DEF)),
2949                         (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2950               sub_ss)>;
2951 def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
2952           (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2953
2954 def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
2955           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
2956               (VSQRTSDr (f64 (IMPLICIT_DEF)),
2957                         (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
2958               sub_sd)>;
2959 def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
2960           (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
2961
2962 def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
2963           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2964               (VRSQRTSSr (f32 (IMPLICIT_DEF)),
2965                         (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2966               sub_ss)>;
2967 def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
2968           (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2969
2970 def : Pat<(int_x86_sse_rcp_ss VR128:$src),
2971           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2972               (VRCPSSr (f32 (IMPLICIT_DEF)),
2973                        (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2974               sub_ss)>;
2975 def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
2976           (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2977 }
2978
2979 // Square root.
2980 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
2981              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
2982              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
2983              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
2984              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
2985              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
2986
2987 // Reciprocal approximations. Note that these typically require refinement
2988 // in order to obtain suitable precision.
2989 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
2990              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
2991              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
2992 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2993              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
2994              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
2995
2996 // There is no f64 version of the reciprocal approximation instructions.
2997
2998 //===----------------------------------------------------------------------===//
2999 // SSE 1 & 2 - Non-temporal stores
3000 //===----------------------------------------------------------------------===//
3001
3002 let AddedComplexity = 400 in { // Prefer non-temporal versions
3003   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3004                        (ins f128mem:$dst, VR128:$src),
3005                        "movntps\t{$src, $dst|$dst, $src}",
3006                        [(alignednontemporalstore (v4f32 VR128:$src),
3007                                                  addr:$dst)]>, VEX;
3008   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3009                        (ins f128mem:$dst, VR128:$src),
3010                        "movntpd\t{$src, $dst|$dst, $src}",
3011                        [(alignednontemporalstore (v2f64 VR128:$src),
3012                                                  addr:$dst)]>, VEX;
3013   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
3014                         (ins f128mem:$dst, VR128:$src),
3015                         "movntdq\t{$src, $dst|$dst, $src}",
3016                         [(alignednontemporalstore (v2f64 VR128:$src),
3017                                                   addr:$dst)]>, VEX;
3018
3019   let ExeDomain = SSEPackedInt in
3020   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3021                            (ins f128mem:$dst, VR128:$src),
3022                            "movntdq\t{$src, $dst|$dst, $src}",
3023                            [(alignednontemporalstore (v4f32 VR128:$src),
3024                                                      addr:$dst)]>, VEX;
3025
3026   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3027             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3028
3029   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3030                        (ins f256mem:$dst, VR256:$src),
3031                        "movntps\t{$src, $dst|$dst, $src}",
3032                        [(alignednontemporalstore (v8f32 VR256:$src),
3033                                                  addr:$dst)]>, VEX;
3034   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3035                        (ins f256mem:$dst, VR256:$src),
3036                        "movntpd\t{$src, $dst|$dst, $src}",
3037                        [(alignednontemporalstore (v4f64 VR256:$src),
3038                                                  addr:$dst)]>, VEX;
3039   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
3040                         (ins f256mem:$dst, VR256:$src),
3041                         "movntdq\t{$src, $dst|$dst, $src}",
3042                         [(alignednontemporalstore (v4f64 VR256:$src),
3043                                                   addr:$dst)]>, VEX;
3044   let ExeDomain = SSEPackedInt in
3045   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3046                       (ins f256mem:$dst, VR256:$src),
3047                       "movntdq\t{$src, $dst|$dst, $src}",
3048                       [(alignednontemporalstore (v8f32 VR256:$src),
3049                                                 addr:$dst)]>, VEX;
3050 }
3051
3052 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3053           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3054 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3055           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3056 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3057           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3058
3059 let AddedComplexity = 400 in { // Prefer non-temporal versions
3060 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3061                     "movntps\t{$src, $dst|$dst, $src}",
3062                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3063 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3064                     "movntpd\t{$src, $dst|$dst, $src}",
3065                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3066
3067 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3068                     "movntdq\t{$src, $dst|$dst, $src}",
3069                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
3070
3071 let ExeDomain = SSEPackedInt in
3072 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3073                     "movntdq\t{$src, $dst|$dst, $src}",
3074                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3075
3076 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3077           (MOVNTDQmr addr:$dst, VR128:$src)>;
3078
3079 // There is no AVX form for instructions below this point
3080 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3081                  "movnti{l}\t{$src, $dst|$dst, $src}",
3082                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3083                TB, Requires<[HasSSE2]>;
3084 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3085                      "movnti{q}\t{$src, $dst|$dst, $src}",
3086                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3087                   TB, Requires<[HasSSE2]>;
3088 }
3089
3090 //===----------------------------------------------------------------------===//
3091 // SSE 1 & 2 - Prefetch and memory fence
3092 //===----------------------------------------------------------------------===//
3093
3094 // Prefetch intrinsic.
3095 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
3096     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
3097 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
3098     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
3099 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
3100     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
3101 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
3102     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
3103
3104 // Load, store, and memory fence
3105 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
3106              TB, Requires<[HasSSE1]>;
3107 def : Pat<(X86SFence), (SFENCE)>;
3108
3109 //===----------------------------------------------------------------------===//
3110 // SSE 1 & 2 - Load/Store XCSR register
3111 //===----------------------------------------------------------------------===//
3112
3113 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3114                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3115 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3116                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3117
3118 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3119                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3120 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3121                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3122
3123 //===---------------------------------------------------------------------===//
3124 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3125 //===---------------------------------------------------------------------===//
3126
3127 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3128
3129 let neverHasSideEffects = 1 in {
3130 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3131                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3132 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3133                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3134 }
3135 def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3136                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
3137 def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3138                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
3139
3140 let canFoldAsLoad = 1, mayLoad = 1 in {
3141 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3142                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3143 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3144                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3145 let Predicates = [HasAVX] in {
3146   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3147                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3148   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3149                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3150 }
3151 }
3152
3153 let mayStore = 1 in {
3154 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3155                      (ins i128mem:$dst, VR128:$src),
3156                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3157 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3158                      (ins i256mem:$dst, VR256:$src),
3159                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3160 let Predicates = [HasAVX] in {
3161 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3162                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3163 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3164                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3165 }
3166 }
3167
3168 let neverHasSideEffects = 1 in
3169 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3170                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3171
3172 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3173                    "movdqu\t{$src, $dst|$dst, $src}",
3174                    []>, XS, Requires<[HasSSE2]>;
3175
3176 let canFoldAsLoad = 1, mayLoad = 1 in {
3177 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3178                    "movdqa\t{$src, $dst|$dst, $src}",
3179                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3180 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3181                    "movdqu\t{$src, $dst|$dst, $src}",
3182                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3183                  XS, Requires<[HasSSE2]>;
3184 }
3185
3186 let mayStore = 1 in {
3187 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3188                    "movdqa\t{$src, $dst|$dst, $src}",
3189                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3190 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3191                    "movdqu\t{$src, $dst|$dst, $src}",
3192                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3193                  XS, Requires<[HasSSE2]>;
3194 }
3195
3196 // Intrinsic forms of MOVDQU load and store
3197 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3198                        "vmovdqu\t{$src, $dst|$dst, $src}",
3199                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3200                      XS, VEX, Requires<[HasAVX]>;
3201
3202 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3203                        "movdqu\t{$src, $dst|$dst, $src}",
3204                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3205                      XS, Requires<[HasSSE2]>;
3206
3207 } // ExeDomain = SSEPackedInt
3208
3209 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3210 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3211           (VMOVDQUYmr addr:$dst, VR256:$src)>;
3212
3213 //===---------------------------------------------------------------------===//
3214 // SSE2 - Packed Integer Arithmetic Instructions
3215 //===---------------------------------------------------------------------===//
3216
3217 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3218
3219 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3220                             bit IsCommutable = 0, bit Is2Addr = 1> {
3221   let isCommutable = IsCommutable in
3222   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
3223        (ins VR128:$src1, VR128:$src2),
3224        !if(Is2Addr,
3225            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3226            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3227        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
3228   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
3229        (ins VR128:$src1, i128mem:$src2),
3230        !if(Is2Addr,
3231            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3232            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3233        [(set VR128:$dst, (IntId VR128:$src1,
3234                                 (bitconvert (memopv2i64 addr:$src2))))]>;
3235 }
3236
3237 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3238                              string OpcodeStr, Intrinsic IntId,
3239                              Intrinsic IntId2, bit Is2Addr = 1> {
3240   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
3241        (ins VR128:$src1, VR128:$src2),
3242        !if(Is2Addr,
3243            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3244            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3245        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
3246   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
3247        (ins VR128:$src1, i128mem:$src2),
3248        !if(Is2Addr,
3249            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3250            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3251        [(set VR128:$dst, (IntId VR128:$src1,
3252                                       (bitconvert (memopv2i64 addr:$src2))))]>;
3253   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
3254        (ins VR128:$src1, i32i8imm:$src2),
3255        !if(Is2Addr,
3256            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3257            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3258        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
3259 }
3260
3261 /// PDI_binop_rm - Simple SSE2 binary operator.
3262 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3263                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
3264   let isCommutable = IsCommutable in
3265   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
3266        (ins VR128:$src1, VR128:$src2),
3267        !if(Is2Addr,
3268            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3269            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3270        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
3271   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
3272        (ins VR128:$src1, i128mem:$src2),
3273        !if(Is2Addr,
3274            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3275            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3276        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
3277                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
3278 }
3279
3280 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
3281 ///
3282 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
3283 /// to collapse (bitconvert VT to VT) into its operand.
3284 ///
3285 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
3286                               bit IsCommutable = 0, bit Is2Addr = 1> {
3287   let isCommutable = IsCommutable in
3288   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
3289        (ins VR128:$src1, VR128:$src2),
3290        !if(Is2Addr,
3291            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3292            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3293        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
3294   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
3295        (ins VR128:$src1, i128mem:$src2),
3296        !if(Is2Addr,
3297            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3298            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3299        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
3300 }
3301
3302 } // ExeDomain = SSEPackedInt
3303
3304 // 128-bit Integer Arithmetic
3305
3306 let Predicates = [HasAVX] in {
3307 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
3308 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
3309 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
3310 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
3311 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
3312 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
3313 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
3314 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
3315 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
3316
3317 // Intrinsic forms
3318 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
3319                                  VEX_4V;
3320 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
3321                                  VEX_4V;
3322 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
3323                                  VEX_4V;
3324 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
3325                                  VEX_4V;
3326 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
3327                                  VEX_4V;
3328 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
3329                                  VEX_4V;
3330 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
3331                                  VEX_4V;
3332 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
3333                                  VEX_4V;
3334 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
3335                                  VEX_4V;
3336 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
3337                                  VEX_4V;
3338 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
3339                                  VEX_4V;
3340 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
3341                                  VEX_4V;
3342 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
3343                                  VEX_4V;
3344 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
3345                                  VEX_4V;
3346 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
3347                                  VEX_4V;
3348 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
3349                                  VEX_4V;
3350 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
3351                                  VEX_4V;
3352 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
3353                                  VEX_4V;
3354 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
3355                                  VEX_4V;
3356 }
3357
3358 let Constraints = "$src1 = $dst" in {
3359 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
3360 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
3361 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
3362 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
3363 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
3364 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
3365 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
3366 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
3367 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
3368
3369 // Intrinsic forms
3370 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
3371 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
3372 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
3373 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
3374 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
3375 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
3376 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
3377 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
3378 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
3379 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
3380 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
3381 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
3382 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
3383 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
3384 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
3385 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
3386 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
3387 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
3388 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
3389
3390 } // Constraints = "$src1 = $dst"
3391
3392 //===---------------------------------------------------------------------===//
3393 // SSE2 - Packed Integer Logical Instructions
3394 //===---------------------------------------------------------------------===//
3395
3396 let Predicates = [HasAVX] in {
3397 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3398                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
3399                                 VEX_4V;
3400 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3401                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
3402                                 VEX_4V;
3403 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3404                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
3405                                 VEX_4V;
3406
3407 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3408                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
3409                                 VEX_4V;
3410 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3411                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
3412                                 VEX_4V;
3413 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3414                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
3415                                 VEX_4V;
3416
3417 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3418                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
3419                                 VEX_4V;
3420 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3421                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
3422                                 VEX_4V;
3423
3424 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
3425 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
3426 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
3427
3428 let ExeDomain = SSEPackedInt in {
3429   let neverHasSideEffects = 1 in {
3430     // 128-bit logical shifts.
3431     def VPSLLDQri : PDIi8<0x73, MRM7r,
3432                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3433                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3434                       VEX_4V;
3435     def VPSRLDQri : PDIi8<0x73, MRM3r,
3436                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3437                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3438                       VEX_4V;
3439     // PSRADQri doesn't exist in SSE[1-3].
3440   }
3441   def VPANDNrr : PDI<0xDF, MRMSrcReg,
3442                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3443                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3444                     [(set VR128:$dst,
3445                           (v2i64 (X86andnp VR128:$src1, VR128:$src2)))]>,VEX_4V;
3446
3447   def VPANDNrm : PDI<0xDF, MRMSrcMem,
3448                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3449                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3450                     [(set VR128:$dst, (X86andnp VR128:$src1,
3451                                             (memopv2i64 addr:$src2)))]>, VEX_4V;
3452 }
3453 }
3454
3455 let Constraints = "$src1 = $dst" in {
3456 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3457                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
3458 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3459                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
3460 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3461                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
3462
3463 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3464                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
3465 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3466                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
3467 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3468                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
3469
3470 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3471                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
3472 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3473                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
3474
3475 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
3476 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
3477 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
3478
3479 let ExeDomain = SSEPackedInt in {
3480   let neverHasSideEffects = 1 in {
3481     // 128-bit logical shifts.
3482     def PSLLDQri : PDIi8<0x73, MRM7r,
3483                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3484                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3485     def PSRLDQri : PDIi8<0x73, MRM3r,
3486                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3487                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3488     // PSRADQri doesn't exist in SSE[1-3].
3489   }
3490   def PANDNrr : PDI<0xDF, MRMSrcReg,
3491                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3492                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
3493
3494   def PANDNrm : PDI<0xDF, MRMSrcMem,
3495                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3496                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
3497 }
3498 } // Constraints = "$src1 = $dst"
3499
3500 let Predicates = [HasAVX] in {
3501   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3502             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3503   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3504             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3505   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3506             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
3507   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3508             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
3509   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3510             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3511
3512   // Shift up / down and insert zero's.
3513   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3514             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3515   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3516             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3517 }
3518
3519 let Predicates = [HasSSE2] in {
3520   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3521             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3522   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3523             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3524   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3525             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
3526   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3527             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
3528   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3529             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3530
3531   // Shift up / down and insert zero's.
3532   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3533             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3534   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3535             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3536 }
3537
3538 //===---------------------------------------------------------------------===//
3539 // SSE2 - Packed Integer Comparison Instructions
3540 //===---------------------------------------------------------------------===//
3541
3542 let Predicates = [HasAVX] in {
3543   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
3544                                     0>, VEX_4V;
3545   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
3546                                     0>, VEX_4V;
3547   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
3548                                     0>, VEX_4V;
3549   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
3550                                     0>, VEX_4V;
3551   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
3552                                     0>, VEX_4V;
3553   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
3554                                     0>, VEX_4V;
3555
3556   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3557             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3558   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3559             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3560   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3561             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3562   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3563             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3564   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3565             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3566   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3567             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3568
3569   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3570             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3571   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3572             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3573   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3574             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3575   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3576             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3577   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3578             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3579   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3580             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3581 }
3582
3583 let Constraints = "$src1 = $dst" in {
3584   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
3585   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
3586   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
3587   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
3588   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
3589   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
3590 } // Constraints = "$src1 = $dst"
3591
3592 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3593           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3594 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3595           (PCMPEQBrm VR128:$src1, addr:$src2)>;
3596 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3597           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3598 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3599           (PCMPEQWrm VR128:$src1, addr:$src2)>;
3600 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3601           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
3602 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3603           (PCMPEQDrm VR128:$src1, addr:$src2)>;
3604
3605 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3606           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
3607 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3608           (PCMPGTBrm VR128:$src1, addr:$src2)>;
3609 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3610           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
3611 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3612           (PCMPGTWrm VR128:$src1, addr:$src2)>;
3613 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3614           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
3615 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3616           (PCMPGTDrm VR128:$src1, addr:$src2)>;
3617
3618 //===---------------------------------------------------------------------===//
3619 // SSE2 - Packed Integer Pack Instructions
3620 //===---------------------------------------------------------------------===//
3621
3622 let Predicates = [HasAVX] in {
3623 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3624                                   0, 0>, VEX_4V;
3625 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3626                                   0, 0>, VEX_4V;
3627 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3628                                   0, 0>, VEX_4V;
3629 }
3630
3631 let Constraints = "$src1 = $dst" in {
3632 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
3633 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
3634 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
3635 } // Constraints = "$src1 = $dst"
3636
3637 //===---------------------------------------------------------------------===//
3638 // SSE2 - Packed Integer Shuffle Instructions
3639 //===---------------------------------------------------------------------===//
3640
3641 let ExeDomain = SSEPackedInt in {
3642 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3643                          PatFrag bc_frag> {
3644 def ri : Ii8<0x70, MRMSrcReg,
3645               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3646               !strconcat(OpcodeStr,
3647                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3648               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
3649                                                       (undef))))]>;
3650 def mi : Ii8<0x70, MRMSrcMem,
3651               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3652               !strconcat(OpcodeStr,
3653                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3654               [(set VR128:$dst, (vt (pshuf_frag:$src2
3655                                       (bc_frag (memopv2i64 addr:$src1)),
3656                                       (undef))))]>;
3657 }
3658 } // ExeDomain = SSEPackedInt
3659
3660 let Predicates = [HasAVX] in {
3661   let AddedComplexity = 5 in
3662   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
3663                                VEX;
3664
3665   // SSE2 with ImmT == Imm8 and XS prefix.
3666   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
3667                                VEX;
3668
3669   // SSE2 with ImmT == Imm8 and XD prefix.
3670   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
3671                                VEX;
3672
3673   let AddedComplexity = 5 in
3674   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3675             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3676   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
3677   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3678             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3679
3680   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
3681                                    (i8 imm:$imm))),
3682             (VPSHUFDmi addr:$src1, imm:$imm)>;
3683   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
3684                                    (i8 imm:$imm))),
3685             (VPSHUFDmi addr:$src1, imm:$imm)>;
3686   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3687             (VPSHUFDri VR128:$src1, imm:$imm)>;
3688   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3689             (VPSHUFDri VR128:$src1, imm:$imm)>;
3690   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
3691             (VPSHUFHWri VR128:$src, imm:$imm)>;
3692   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
3693                                (i8 imm:$imm))),
3694             (VPSHUFHWmi addr:$src, imm:$imm)>;
3695   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
3696             (VPSHUFLWri VR128:$src, imm:$imm)>;
3697   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
3698                                (i8 imm:$imm))),
3699             (VPSHUFLWmi addr:$src, imm:$imm)>;
3700 }
3701
3702 let Predicates = [HasSSE2] in {
3703   let AddedComplexity = 5 in
3704   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
3705
3706   // SSE2 with ImmT == Imm8 and XS prefix.
3707   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
3708
3709   // SSE2 with ImmT == Imm8 and XD prefix.
3710   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
3711
3712   let AddedComplexity = 5 in
3713   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3714             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3715   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3716   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3717             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3718
3719   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
3720                                    (i8 imm:$imm))),
3721             (PSHUFDmi addr:$src1, imm:$imm)>;
3722   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
3723                                    (i8 imm:$imm))),
3724             (PSHUFDmi addr:$src1, imm:$imm)>;
3725   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3726             (PSHUFDri VR128:$src1, imm:$imm)>;
3727   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3728             (PSHUFDri VR128:$src1, imm:$imm)>;
3729   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
3730             (PSHUFHWri VR128:$src, imm:$imm)>;
3731   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
3732                                (i8 imm:$imm))),
3733             (PSHUFHWmi addr:$src, imm:$imm)>;
3734   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
3735             (PSHUFLWri VR128:$src, imm:$imm)>;
3736   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
3737                                (i8 imm:$imm))),
3738             (PSHUFLWmi addr:$src, imm:$imm)>;
3739 }
3740
3741 //===---------------------------------------------------------------------===//
3742 // SSE2 - Packed Integer Unpack Instructions
3743 //===---------------------------------------------------------------------===//
3744
3745 let ExeDomain = SSEPackedInt in {
3746 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
3747                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
3748   def rr : PDI<opc, MRMSrcReg,
3749       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3750       !if(Is2Addr,
3751           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3752           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3753       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
3754   def rm : PDI<opc, MRMSrcMem,
3755       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3756       !if(Is2Addr,
3757           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3758           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3759       [(set VR128:$dst, (OpNode VR128:$src1,
3760                                   (bc_frag (memopv2i64
3761                                                addr:$src2))))]>;
3762 }
3763
3764 let Predicates = [HasAVX] in {
3765   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Punpcklbw,
3766                                  bc_v16i8, 0>, VEX_4V;
3767   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Punpcklwd,
3768                                  bc_v8i16, 0>, VEX_4V;
3769   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Punpckldq,
3770                                  bc_v4i32, 0>, VEX_4V;
3771
3772   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3773   /// knew to collapse (bitconvert VT to VT) into its operand.
3774   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
3775             (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3776             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3777             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
3778                                                     VR128:$src2)))]>, VEX_4V;
3779   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
3780             (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3781             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3782             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
3783                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
3784
3785   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Punpckhbw,
3786                                  bc_v16i8, 0>, VEX_4V;
3787   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Punpckhwd,
3788                                  bc_v8i16, 0>, VEX_4V;
3789   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Punpckhdq,
3790                                  bc_v4i32, 0>, VEX_4V;
3791
3792   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3793   /// knew to collapse (bitconvert VT to VT) into its operand.
3794   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
3795              (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3796              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3797              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
3798                                                      VR128:$src2)))]>, VEX_4V;
3799   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
3800              (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3801              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3802              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
3803                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
3804 }
3805
3806 let Constraints = "$src1 = $dst" in {
3807   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Punpcklbw, bc_v16i8>;
3808   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Punpcklwd, bc_v8i16>;
3809   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Punpckldq, bc_v4i32>;
3810
3811   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3812   /// knew to collapse (bitconvert VT to VT) into its operand.
3813   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
3814                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3815                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
3816                         [(set VR128:$dst,
3817                           (v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)))]>;
3818   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
3819                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3820                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
3821                         [(set VR128:$dst,
3822                           (v2i64 (X86Punpcklqdq VR128:$src1,
3823                                          (memopv2i64 addr:$src2))))]>;
3824
3825   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Punpckhbw, bc_v16i8>;
3826   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Punpckhwd, bc_v8i16>;
3827   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Punpckhdq, bc_v4i32>;
3828
3829   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3830   /// knew to collapse (bitconvert VT to VT) into its operand.
3831   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
3832                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3833                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
3834                         [(set VR128:$dst,
3835                           (v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)))]>;
3836   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
3837                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3838                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
3839                         [(set VR128:$dst,
3840                           (v2i64 (X86Punpckhqdq VR128:$src1,
3841                                          (memopv2i64 addr:$src2))))]>;
3842 }
3843
3844 } // ExeDomain = SSEPackedInt
3845
3846 //===---------------------------------------------------------------------===//
3847 // SSE2 - Packed Integer Extract and Insert
3848 //===---------------------------------------------------------------------===//
3849
3850 let ExeDomain = SSEPackedInt in {
3851 multiclass sse2_pinsrw<bit Is2Addr = 1> {
3852   def rri : Ii8<0xC4, MRMSrcReg,
3853        (outs VR128:$dst), (ins VR128:$src1,
3854         GR32:$src2, i32i8imm:$src3),
3855        !if(Is2Addr,
3856            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3857            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
3858        [(set VR128:$dst,
3859          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
3860   def rmi : Ii8<0xC4, MRMSrcMem,
3861                        (outs VR128:$dst), (ins VR128:$src1,
3862                         i16mem:$src2, i32i8imm:$src3),
3863        !if(Is2Addr,
3864            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3865            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
3866        [(set VR128:$dst,
3867          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
3868                     imm:$src3))]>;
3869 }
3870
3871 // Extract
3872 let Predicates = [HasAVX] in
3873 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
3874                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
3875                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3876                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
3877                                                 imm:$src2))]>, TB, OpSize, VEX;
3878 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
3879                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
3880                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3881                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
3882                                                 imm:$src2))]>;
3883
3884 // Insert
3885 let Predicates = [HasAVX] in {
3886   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
3887   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
3888        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
3889        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
3890        []>, TB, OpSize, VEX_4V;
3891 }
3892
3893 let Constraints = "$src1 = $dst" in
3894   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
3895
3896 } // ExeDomain = SSEPackedInt
3897
3898 //===---------------------------------------------------------------------===//
3899 // SSE2 - Packed Mask Creation
3900 //===---------------------------------------------------------------------===//
3901
3902 let ExeDomain = SSEPackedInt in {
3903
3904 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
3905            "pmovmskb\t{$src, $dst|$dst, $src}",
3906            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
3907 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
3908            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
3909 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
3910            "pmovmskb\t{$src, $dst|$dst, $src}",
3911            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
3912
3913 } // ExeDomain = SSEPackedInt
3914
3915 //===---------------------------------------------------------------------===//
3916 // SSE2 - Conditional Store
3917 //===---------------------------------------------------------------------===//
3918
3919 let ExeDomain = SSEPackedInt in {
3920
3921 let Uses = [EDI] in
3922 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
3923            (ins VR128:$src, VR128:$mask),
3924            "maskmovdqu\t{$mask, $src|$src, $mask}",
3925            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
3926 let Uses = [RDI] in
3927 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
3928            (ins VR128:$src, VR128:$mask),
3929            "maskmovdqu\t{$mask, $src|$src, $mask}",
3930            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
3931
3932 let Uses = [EDI] in
3933 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
3934            "maskmovdqu\t{$mask, $src|$src, $mask}",
3935            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
3936 let Uses = [RDI] in
3937 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
3938            "maskmovdqu\t{$mask, $src|$src, $mask}",
3939            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
3940
3941 } // ExeDomain = SSEPackedInt
3942
3943 //===---------------------------------------------------------------------===//
3944 // SSE2 - Move Doubleword
3945 //===---------------------------------------------------------------------===//
3946
3947 //===---------------------------------------------------------------------===//
3948 // Move Int Doubleword to Packed Double Int
3949 //
3950 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3951                       "movd\t{$src, $dst|$dst, $src}",
3952                       [(set VR128:$dst,
3953                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
3954 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3955                       "movd\t{$src, $dst|$dst, $src}",
3956                       [(set VR128:$dst,
3957                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
3958                       VEX;
3959 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3960                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3961                         [(set VR128:$dst,
3962                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
3963 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
3964                        "mov{d|q}\t{$src, $dst|$dst, $src}",
3965                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
3966
3967 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3968                       "movd\t{$src, $dst|$dst, $src}",
3969                       [(set VR128:$dst,
3970                         (v4i32 (scalar_to_vector GR32:$src)))]>;
3971 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3972                       "movd\t{$src, $dst|$dst, $src}",
3973                       [(set VR128:$dst,
3974                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
3975 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3976                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3977                         [(set VR128:$dst,
3978                           (v2i64 (scalar_to_vector GR64:$src)))]>;
3979 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
3980                        "mov{d|q}\t{$src, $dst|$dst, $src}",
3981                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
3982
3983 //===---------------------------------------------------------------------===//
3984 // Move Int Doubleword to Single Scalar
3985 //
3986 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3987                       "movd\t{$src, $dst|$dst, $src}",
3988                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
3989
3990 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3991                       "movd\t{$src, $dst|$dst, $src}",
3992                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
3993                       VEX;
3994 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3995                       "movd\t{$src, $dst|$dst, $src}",
3996                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
3997
3998 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3999                       "movd\t{$src, $dst|$dst, $src}",
4000                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4001
4002 //===---------------------------------------------------------------------===//
4003 // Move Packed Doubleword Int to Packed Double Int
4004 //
4005 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4006                        "movd\t{$src, $dst|$dst, $src}",
4007                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4008                                         (iPTR 0)))]>, VEX;
4009 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4010                        (ins i32mem:$dst, VR128:$src),
4011                        "movd\t{$src, $dst|$dst, $src}",
4012                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4013                                      (iPTR 0))), addr:$dst)]>, VEX;
4014 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4015                        "movd\t{$src, $dst|$dst, $src}",
4016                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4017                                         (iPTR 0)))]>;
4018 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4019                        "movd\t{$src, $dst|$dst, $src}",
4020                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4021                                      (iPTR 0))), addr:$dst)]>;
4022
4023 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4024                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4025                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4026                                            (iPTR 0)))]>;
4027 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4028                        "movq\t{$src, $dst|$dst, $src}",
4029                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4030
4031 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4032                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4033                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
4034 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4035                         "movq\t{$src, $dst|$dst, $src}",
4036                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4037
4038 //===---------------------------------------------------------------------===//
4039 // Move Scalar Single to Double Int
4040 //
4041 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4042                       "movd\t{$src, $dst|$dst, $src}",
4043                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4044 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4045                       "movd\t{$src, $dst|$dst, $src}",
4046                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4047 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4048                       "movd\t{$src, $dst|$dst, $src}",
4049                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4050 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4051                       "movd\t{$src, $dst|$dst, $src}",
4052                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4053
4054 //===---------------------------------------------------------------------===//
4055 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4056 //
4057 let AddedComplexity = 15 in {
4058 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4059                        "movd\t{$src, $dst|$dst, $src}",
4060                        [(set VR128:$dst, (v4i32 (X86vzmovl
4061                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4062                                       VEX;
4063 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4064                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4065                        [(set VR128:$dst, (v2i64 (X86vzmovl
4066                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4067                                       VEX, VEX_W;
4068 }
4069 let AddedComplexity = 15 in {
4070 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4071                        "movd\t{$src, $dst|$dst, $src}",
4072                        [(set VR128:$dst, (v4i32 (X86vzmovl
4073                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4074 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4075                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4076                        [(set VR128:$dst, (v2i64 (X86vzmovl
4077                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4078 }
4079
4080 let AddedComplexity = 20 in {
4081 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4082                        "movd\t{$src, $dst|$dst, $src}",
4083                        [(set VR128:$dst,
4084                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4085                                                    (loadi32 addr:$src))))))]>,
4086                                                    VEX;
4087 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4088                        "movd\t{$src, $dst|$dst, $src}",
4089                        [(set VR128:$dst,
4090                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4091                                                    (loadi32 addr:$src))))))]>;
4092
4093 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4094             (MOVZDI2PDIrm addr:$src)>;
4095 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4096             (MOVZDI2PDIrm addr:$src)>;
4097 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4098             (MOVZDI2PDIrm addr:$src)>;
4099 }
4100
4101 // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4102 // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4103 def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4104                               (v4i32 (scalar_to_vector GR32:$src)), (i32 0)))),
4105           (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4106 def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4107                               (v2i64 (scalar_to_vector GR64:$src)), (i32 0)))),
4108           (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4109
4110 // These are the correct encodings of the instructions so that we know how to
4111 // read correct assembly, even though we continue to emit the wrong ones for
4112 // compatibility with Darwin's buggy assembler.
4113 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4114                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4115 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4116                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4117 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4118                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4119 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4120                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4121 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4122                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4123 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4124                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4125
4126 //===---------------------------------------------------------------------===//
4127 // SSE2 - Move Quadword
4128 //===---------------------------------------------------------------------===//
4129
4130 //===---------------------------------------------------------------------===//
4131 // Move Quadword Int to Packed Quadword Int
4132 //
4133 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4134                     "vmovq\t{$src, $dst|$dst, $src}",
4135                     [(set VR128:$dst,
4136                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4137                     VEX, Requires<[HasAVX]>;
4138 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4139                     "movq\t{$src, $dst|$dst, $src}",
4140                     [(set VR128:$dst,
4141                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4142                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4143
4144 //===---------------------------------------------------------------------===//
4145 // Move Packed Quadword Int to Quadword Int
4146 //
4147 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4148                       "movq\t{$src, $dst|$dst, $src}",
4149                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4150                                     (iPTR 0))), addr:$dst)]>, VEX;
4151 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4152                       "movq\t{$src, $dst|$dst, $src}",
4153                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4154                                     (iPTR 0))), addr:$dst)]>;
4155
4156 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
4157           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
4158
4159 //===---------------------------------------------------------------------===//
4160 // Store / copy lower 64-bits of a XMM register.
4161 //
4162 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4163                      "movq\t{$src, $dst|$dst, $src}",
4164                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4165 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4166                      "movq\t{$src, $dst|$dst, $src}",
4167                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4168
4169 let AddedComplexity = 20 in
4170 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4171                      "vmovq\t{$src, $dst|$dst, $src}",
4172                      [(set VR128:$dst,
4173                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4174                                                  (loadi64 addr:$src))))))]>,
4175                      XS, VEX, Requires<[HasAVX]>;
4176
4177 let AddedComplexity = 20 in {
4178 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4179                      "movq\t{$src, $dst|$dst, $src}",
4180                      [(set VR128:$dst,
4181                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4182                                                  (loadi64 addr:$src))))))]>,
4183                      XS, Requires<[HasSSE2]>;
4184
4185 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4186             (MOVZQI2PQIrm addr:$src)>;
4187 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4188             (MOVZQI2PQIrm addr:$src)>;
4189 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4190 }
4191
4192 //===---------------------------------------------------------------------===//
4193 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4194 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4195 //
4196 let AddedComplexity = 15 in
4197 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4198                         "vmovq\t{$src, $dst|$dst, $src}",
4199                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4200                       XS, VEX, Requires<[HasAVX]>;
4201 let AddedComplexity = 15 in
4202 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4203                         "movq\t{$src, $dst|$dst, $src}",
4204                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4205                       XS, Requires<[HasSSE2]>;
4206
4207 let AddedComplexity = 20 in
4208 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4209                         "vmovq\t{$src, $dst|$dst, $src}",
4210                     [(set VR128:$dst, (v2i64 (X86vzmovl
4211                                              (loadv2i64 addr:$src))))]>,
4212                       XS, VEX, Requires<[HasAVX]>;
4213 let AddedComplexity = 20 in {
4214 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4215                         "movq\t{$src, $dst|$dst, $src}",
4216                     [(set VR128:$dst, (v2i64 (X86vzmovl
4217                                              (loadv2i64 addr:$src))))]>,
4218                       XS, Requires<[HasSSE2]>;
4219
4220 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4221             (MOVZPQILo2PQIrm addr:$src)>;
4222 }
4223
4224 // Instructions to match in the assembler
4225 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4226                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4227 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4228                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4229 // Recognize "movd" with GR64 destination, but encode as a "movq"
4230 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4231                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4232
4233 // Instructions for the disassembler
4234 // xr = XMM register
4235 // xm = mem64
4236
4237 let Predicates = [HasAVX] in
4238 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4239                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4240 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4241                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4242
4243 //===---------------------------------------------------------------------===//
4244 // SSE2 - Misc Instructions
4245 //===---------------------------------------------------------------------===//
4246
4247 // Flush cache
4248 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
4249                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
4250               TB, Requires<[HasSSE2]>;
4251
4252 // Load, store, and memory fence
4253 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
4254                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
4255 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
4256                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
4257 def : Pat<(X86LFence), (LFENCE)>;
4258 def : Pat<(X86MFence), (MFENCE)>;
4259
4260
4261 // Pause. This "instruction" is encoded as "rep; nop", so even though it
4262 // was introduced with SSE2, it's backward compatible.
4263 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
4264
4265 // Alias instructions that map zero vector to pxor / xorp* for sse.
4266 // We set canFoldAsLoad because this can be converted to a constant-pool
4267 // load of an all-ones value if folding it would be beneficial.
4268 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
4269 // JIT implementation, it does not expand the instructions below like
4270 // X86MCInstLower does.
4271 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
4272     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
4273   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
4274                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
4275 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
4276     isCodeGenOnly = 1, ExeDomain = SSEPackedInt, Predicates = [HasAVX] in
4277   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
4278                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
4279
4280 //===---------------------------------------------------------------------===//
4281 // SSE3 - Conversion Instructions
4282 //===---------------------------------------------------------------------===//
4283
4284 // Convert Packed Double FP to Packed DW Integers
4285 let Predicates = [HasAVX] in {
4286 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4287 // register, but the same isn't true when using memory operands instead.
4288 // Provide other assembly rr and rm forms to address this explicitly.
4289 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4290                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4291 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4292                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4293
4294 // XMM only
4295 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4296                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4297 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4298                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4299
4300 // YMM only
4301 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4302                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4303 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4304                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4305 }
4306
4307 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4308                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4309 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4310                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4311
4312 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4313           (VCVTPD2DQYrr VR256:$src)>;
4314 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4315           (VCVTPD2DQYrm addr:$src)>;
4316
4317 // Convert Packed DW Integers to Packed Double FP
4318 let Predicates = [HasAVX] in {
4319 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4320                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4321 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4322                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4323 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4324                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4325 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4326                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4327 }
4328
4329 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4330                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4331 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4332                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4333
4334 // AVX 256-bit register conversion intrinsics
4335 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4336            (VCVTDQ2PDYrr VR128:$src)>;
4337 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
4338            (VCVTDQ2PDYrm addr:$src)>;
4339
4340 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4341           (VCVTPD2DQYrr VR256:$src)>;
4342 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4343           (VCVTPD2DQYrm addr:$src)>;
4344
4345 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4346           (VCVTDQ2PDYrr VR128:$src)>;
4347 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
4348           (VCVTDQ2PDYrm addr:$src)>;
4349
4350 //===---------------------------------------------------------------------===//
4351 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4352 //===---------------------------------------------------------------------===//
4353 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4354                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4355                               X86MemOperand x86memop> {
4356 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4357                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4358                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4359 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4360                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4361                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4362 }
4363
4364 let Predicates = [HasAVX] in {
4365   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4366                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4367   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4368                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4369   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4370                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4371   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4372                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4373 }
4374 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4375                                    memopv4f32, f128mem>;
4376 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4377                                    memopv4f32, f128mem>;
4378
4379 let Predicates = [HasSSE3] in {
4380   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4381             (MOVSHDUPrr VR128:$src)>;
4382   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4383             (MOVSHDUPrm addr:$src)>;
4384   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4385             (MOVSLDUPrr VR128:$src)>;
4386   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4387             (MOVSLDUPrm addr:$src)>;
4388 }
4389
4390 let Predicates = [HasAVX] in {
4391   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4392             (VMOVSHDUPrr VR128:$src)>;
4393   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4394             (VMOVSHDUPrm addr:$src)>;
4395   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4396             (VMOVSLDUPrr VR128:$src)>;
4397   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4398             (VMOVSLDUPrm addr:$src)>;
4399   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4400             (VMOVSHDUPYrr VR256:$src)>;
4401   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4402             (VMOVSHDUPYrm addr:$src)>;
4403   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4404             (VMOVSLDUPYrr VR256:$src)>;
4405   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4406             (VMOVSLDUPYrm addr:$src)>;
4407 }
4408
4409 //===---------------------------------------------------------------------===//
4410 // SSE3 - Replicate Double FP - MOVDDUP
4411 //===---------------------------------------------------------------------===//
4412
4413 multiclass sse3_replicate_dfp<string OpcodeStr> {
4414 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4415                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4416                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4417 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4418                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4419                     [(set VR128:$dst,
4420                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4421                                       (undef))))]>;
4422 }
4423
4424 // FIXME: Merge with above classe when there're patterns for the ymm version
4425 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4426 let Predicates = [HasAVX] in {
4427   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4428                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4429                       []>;
4430   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4431                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4432                       []>;
4433   }
4434 }
4435
4436 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4437 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4438 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4439
4440 let Predicates = [HasSSE3] in {
4441   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4442                    (undef)),
4443             (MOVDDUPrm addr:$src)>;
4444   let AddedComplexity = 5 in {
4445   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4446   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4447             (MOVDDUPrm addr:$src)>;
4448   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4449   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4450             (MOVDDUPrm addr:$src)>;
4451   }
4452   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4453             (MOVDDUPrm addr:$src)>;
4454   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4455             (MOVDDUPrm addr:$src)>;
4456   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4457             (MOVDDUPrm addr:$src)>;
4458   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4459             (MOVDDUPrm addr:$src)>;
4460   def : Pat<(X86Movddup (bc_v2f64
4461                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4462             (MOVDDUPrm addr:$src)>;
4463 }
4464
4465 let Predicates = [HasAVX] in {
4466   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4467                    (undef)),
4468             (VMOVDDUPrm addr:$src)>;
4469   let AddedComplexity = 5 in {
4470   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4471   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4472             (VMOVDDUPrm addr:$src)>;
4473   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4474   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4475             (VMOVDDUPrm addr:$src)>;
4476   }
4477   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4478             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4479   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4480             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4481   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4482             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4483   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4484             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4485   def : Pat<(X86Movddup (bc_v2f64
4486                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4487             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4488
4489   // 256-bit version
4490   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4491             (VMOVDDUPYrm addr:$src)>;
4492   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4493             (VMOVDDUPYrm addr:$src)>;
4494   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4495             (VMOVDDUPYrm addr:$src)>;
4496   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4497             (VMOVDDUPYrm addr:$src)>;
4498   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4499             (VMOVDDUPYrr VR256:$src)>;
4500   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4501             (VMOVDDUPYrr VR256:$src)>;
4502 }
4503
4504 //===---------------------------------------------------------------------===//
4505 // SSE3 - Move Unaligned Integer
4506 //===---------------------------------------------------------------------===//
4507
4508 let Predicates = [HasAVX] in {
4509   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4510                    "vlddqu\t{$src, $dst|$dst, $src}",
4511                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4512   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4513                    "vlddqu\t{$src, $dst|$dst, $src}",
4514                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4515 }
4516 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4517                    "lddqu\t{$src, $dst|$dst, $src}",
4518                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4519
4520 //===---------------------------------------------------------------------===//
4521 // SSE3 - Arithmetic
4522 //===---------------------------------------------------------------------===//
4523
4524 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4525                        X86MemOperand x86memop, bit Is2Addr = 1> {
4526   def rr : I<0xD0, MRMSrcReg,
4527        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4528        !if(Is2Addr,
4529            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4530            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4531        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4532   def rm : I<0xD0, MRMSrcMem,
4533        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4534        !if(Is2Addr,
4535            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4536            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4537        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4538 }
4539
4540 let Predicates = [HasAVX],
4541   ExeDomain = SSEPackedDouble in {
4542   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4543                                f128mem, 0>, TB, XD, VEX_4V;
4544   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4545                                f128mem, 0>, TB, OpSize, VEX_4V;
4546   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4547                                f256mem, 0>, TB, XD, VEX_4V;
4548   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4549                                f256mem, 0>, TB, OpSize, VEX_4V;
4550 }
4551 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
4552     ExeDomain = SSEPackedDouble in {
4553   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4554                               f128mem>, TB, XD;
4555   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4556                               f128mem>, TB, OpSize;
4557 }
4558
4559 //===---------------------------------------------------------------------===//
4560 // SSE3 Instructions
4561 //===---------------------------------------------------------------------===//
4562
4563 // Horizontal ops
4564 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4565                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
4566   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4567        !if(Is2Addr,
4568          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4569          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4570       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
4571
4572   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4573        !if(Is2Addr,
4574          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4575          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4576       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
4577 }
4578 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4579                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
4580   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4581        !if(Is2Addr,
4582          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4583          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4584       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
4585
4586   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4587        !if(Is2Addr,
4588          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4589          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4590       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
4591 }
4592
4593 let Predicates = [HasAVX] in {
4594   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4595                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
4596   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4597                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
4598   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4599                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
4600   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4601                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
4602   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4603                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
4604   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4605                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
4606   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4607                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
4608   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4609                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
4610 }
4611
4612 let Constraints = "$src1 = $dst" in {
4613   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
4614                         int_x86_sse3_hadd_ps>;
4615   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
4616                        int_x86_sse3_hadd_pd>;
4617   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
4618                         int_x86_sse3_hsub_ps>;
4619   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
4620                        int_x86_sse3_hsub_pd>;
4621 }
4622
4623 //===---------------------------------------------------------------------===//
4624 // SSSE3 - Packed Absolute Instructions
4625 //===---------------------------------------------------------------------===//
4626
4627
4628 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4629 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4630                             PatFrag mem_frag128, Intrinsic IntId128> {
4631   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4632                     (ins VR128:$src),
4633                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4634                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
4635                     OpSize;
4636
4637   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4638                     (ins i128mem:$src),
4639                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4640                     [(set VR128:$dst,
4641                       (IntId128
4642                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
4643 }
4644
4645 let Predicates = [HasAVX] in {
4646   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
4647                                   int_x86_ssse3_pabs_b_128>, VEX;
4648   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
4649                                   int_x86_ssse3_pabs_w_128>, VEX;
4650   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
4651                                   int_x86_ssse3_pabs_d_128>, VEX;
4652 }
4653
4654 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
4655                               int_x86_ssse3_pabs_b_128>;
4656 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
4657                               int_x86_ssse3_pabs_w_128>;
4658 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
4659                               int_x86_ssse3_pabs_d_128>;
4660
4661 //===---------------------------------------------------------------------===//
4662 // SSSE3 - Packed Binary Operator Instructions
4663 //===---------------------------------------------------------------------===//
4664
4665 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
4666 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
4667                              PatFrag mem_frag128, Intrinsic IntId128,
4668                              bit Is2Addr = 1> {
4669   let isCommutable = 1 in
4670   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4671        (ins VR128:$src1, VR128:$src2),
4672        !if(Is2Addr,
4673          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4674          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4675        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4676        OpSize;
4677   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4678        (ins VR128:$src1, i128mem:$src2),
4679        !if(Is2Addr,
4680          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4681          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4682        [(set VR128:$dst,
4683          (IntId128 VR128:$src1,
4684           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4685 }
4686
4687 let Predicates = [HasAVX] in {
4688 let isCommutable = 0 in {
4689   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
4690                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
4691   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
4692                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
4693   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
4694                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
4695   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
4696                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
4697   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
4698                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
4699   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
4700                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
4701   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
4702                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
4703   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
4704                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
4705   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
4706                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
4707   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
4708                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
4709   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
4710                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
4711 }
4712 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
4713                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
4714 }
4715
4716 // None of these have i8 immediate fields.
4717 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
4718 let isCommutable = 0 in {
4719   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
4720                                      int_x86_ssse3_phadd_w_128>;
4721   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
4722                                      int_x86_ssse3_phadd_d_128>;
4723   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
4724                                      int_x86_ssse3_phadd_sw_128>;
4725   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
4726                                      int_x86_ssse3_phsub_w_128>;
4727   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
4728                                      int_x86_ssse3_phsub_d_128>;
4729   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
4730                                      int_x86_ssse3_phsub_sw_128>;
4731   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
4732                                      int_x86_ssse3_pmadd_ub_sw_128>;
4733   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
4734                                      int_x86_ssse3_pshuf_b_128>;
4735   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
4736                                      int_x86_ssse3_psign_b_128>;
4737   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
4738                                      int_x86_ssse3_psign_w_128>;
4739   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
4740                                        int_x86_ssse3_psign_d_128>;
4741 }
4742 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
4743                                      int_x86_ssse3_pmul_hr_sw_128>;
4744 }
4745
4746 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
4747           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
4748 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
4749           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
4750
4751 def : Pat<(X86psignb VR128:$src1, VR128:$src2),
4752           (PSIGNBrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
4753 def : Pat<(X86psignw VR128:$src1, VR128:$src2),
4754           (PSIGNWrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
4755 def : Pat<(X86psignd VR128:$src1, VR128:$src2),
4756           (PSIGNDrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
4757
4758 //===---------------------------------------------------------------------===//
4759 // SSSE3 - Packed Align Instruction Patterns
4760 //===---------------------------------------------------------------------===//
4761
4762 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
4763   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
4764       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4765       !if(Is2Addr,
4766         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4767         !strconcat(asm,
4768                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4769       []>, OpSize;
4770   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
4771       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4772       !if(Is2Addr,
4773         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4774         !strconcat(asm,
4775                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4776       []>, OpSize;
4777 }
4778
4779 let Predicates = [HasAVX] in
4780   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
4781 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
4782   defm PALIGN : ssse3_palign<"palignr">;
4783
4784 let Predicates = [HasSSSE3] in {
4785 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4786           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4787 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4788           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4789 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4790           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4791 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4792           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4793 }
4794
4795 let Predicates = [HasAVX] in {
4796 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4797           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4798 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4799           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4800 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4801           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4802 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4803           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4804 }
4805
4806 //===---------------------------------------------------------------------===//
4807 // SSSE3 Misc Instructions
4808 //===---------------------------------------------------------------------===//
4809
4810 // Thread synchronization
4811 let usesCustomInserter = 1 in {
4812 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
4813                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
4814 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
4815                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
4816 }
4817
4818 let Uses = [EAX, ECX, EDX] in
4819 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
4820                  Requires<[HasSSE3]>;
4821 let Uses = [ECX, EAX] in
4822 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
4823                 Requires<[HasSSE3]>;
4824
4825 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
4826 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
4827
4828 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
4829       Requires<[In32BitMode]>;
4830 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
4831       Requires<[In64BitMode]>;
4832
4833 // extload f32 -> f64.  This matches load+fextend because we have a hack in
4834 // the isel (PreprocessForFPConvert) that can introduce loads after dag
4835 // combine.
4836 // Since these loads aren't folded into the fextend, we have to match it
4837 // explicitly here.
4838 let Predicates = [HasSSE2] in
4839  def : Pat<(fextend (loadf32 addr:$src)),
4840            (CVTSS2SDrm addr:$src)>;
4841
4842 // Splat v2f64 / v2i64
4843 let AddedComplexity = 10 in {
4844 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4845           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4846 }
4847
4848 // Set lowest element and zero upper elements.
4849 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4850           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
4851
4852 //===----------------------------------------------------------------------===//
4853 // SSE4.1 - Packed Move with Sign/Zero Extend
4854 //===----------------------------------------------------------------------===//
4855
4856 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4857   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4858                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4859                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4860
4861   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4862                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4863        [(set VR128:$dst,
4864          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
4865        OpSize;
4866 }
4867
4868 let Predicates = [HasAVX] in {
4869 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
4870                                      VEX;
4871 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
4872                                      VEX;
4873 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
4874                                      VEX;
4875 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
4876                                      VEX;
4877 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
4878                                      VEX;
4879 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4880                                      VEX;
4881 }
4882
4883 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4884 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4885 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4886 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4887 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4888 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4889
4890 // Common patterns involving scalar load.
4891 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4892           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4893 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4894           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4895
4896 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4897           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4898 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4899           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4900
4901 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4902           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4903 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4904           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4905
4906 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4907           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4908 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4909           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4910
4911 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4912           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4913 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4914           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4915
4916 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4917           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4918 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4919           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4920
4921
4922 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4923   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4924                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4925                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4926
4927   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4928                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4929        [(set VR128:$dst,
4930          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4931           OpSize;
4932 }
4933
4934 let Predicates = [HasAVX] in {
4935 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4936                                      VEX;
4937 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4938                                      VEX;
4939 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4940                                      VEX;
4941 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4942                                      VEX;
4943 }
4944
4945 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4946 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4947 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4948 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4949
4950 // Common patterns involving scalar load
4951 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4952           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4953 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4954           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4955
4956 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4957           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4958 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4959           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4960
4961
4962 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4963   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4964                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4965                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4966
4967   // Expecting a i16 load any extended to i32 value.
4968   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4969                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4970                  [(set VR128:$dst, (IntId (bitconvert
4971                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4972                  OpSize;
4973 }
4974
4975 let Predicates = [HasAVX] in {
4976 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4977                                      VEX;
4978 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4979                                      VEX;
4980 }
4981 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4982 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4983
4984 // Common patterns involving scalar load
4985 def : Pat<(int_x86_sse41_pmovsxbq
4986             (bitconvert (v4i32 (X86vzmovl
4987                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4988           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4989
4990 def : Pat<(int_x86_sse41_pmovzxbq
4991             (bitconvert (v4i32 (X86vzmovl
4992                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4993           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4994
4995 //===----------------------------------------------------------------------===//
4996 // SSE4.1 - Extract Instructions
4997 //===----------------------------------------------------------------------===//
4998
4999 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5000 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5001   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5002                  (ins VR128:$src1, i32i8imm:$src2),
5003                  !strconcat(OpcodeStr,
5004                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5005                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5006                  OpSize;
5007   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5008                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5009                  !strconcat(OpcodeStr,
5010                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5011                  []>, OpSize;
5012 // FIXME:
5013 // There's an AssertZext in the way of writing the store pattern
5014 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5015 }
5016
5017 let Predicates = [HasAVX] in {
5018   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5019   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5020          (ins VR128:$src1, i32i8imm:$src2),
5021          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5022 }
5023
5024 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5025
5026
5027 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5028 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5029   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5030                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5031                  !strconcat(OpcodeStr,
5032                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5033                  []>, OpSize;
5034 // FIXME:
5035 // There's an AssertZext in the way of writing the store pattern
5036 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5037 }
5038
5039 let Predicates = [HasAVX] in
5040   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5041
5042 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5043
5044
5045 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5046 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5047   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5048                  (ins VR128:$src1, i32i8imm:$src2),
5049                  !strconcat(OpcodeStr,
5050                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5051                  [(set GR32:$dst,
5052                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5053   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5054                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5055                  !strconcat(OpcodeStr,
5056                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5057                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5058                           addr:$dst)]>, OpSize;
5059 }
5060
5061 let Predicates = [HasAVX] in
5062   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5063
5064 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5065
5066 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5067 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5068   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5069                  (ins VR128:$src1, i32i8imm:$src2),
5070                  !strconcat(OpcodeStr,
5071                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5072                  [(set GR64:$dst,
5073                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5074   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5075                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5076                  !strconcat(OpcodeStr,
5077                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5078                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5079                           addr:$dst)]>, OpSize, REX_W;
5080 }
5081
5082 let Predicates = [HasAVX] in
5083   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5084
5085 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5086
5087 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5088 /// destination
5089 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5090   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5091                  (ins VR128:$src1, i32i8imm:$src2),
5092                  !strconcat(OpcodeStr,
5093                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5094                  [(set GR32:$dst,
5095                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5096            OpSize;
5097   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5098                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5099                  !strconcat(OpcodeStr,
5100                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5101                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5102                           addr:$dst)]>, OpSize;
5103 }
5104
5105 let Predicates = [HasAVX] in {
5106   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5107   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5108                   (ins VR128:$src1, i32i8imm:$src2),
5109                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5110                   []>, OpSize, VEX;
5111 }
5112 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5113
5114 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5115 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5116                                               imm:$src2))),
5117                  addr:$dst),
5118           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5119          Requires<[HasSSE41]>;
5120
5121 //===----------------------------------------------------------------------===//
5122 // SSE4.1 - Insert Instructions
5123 //===----------------------------------------------------------------------===//
5124
5125 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5126   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5127       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5128       !if(Is2Addr,
5129         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5130         !strconcat(asm,
5131                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5132       [(set VR128:$dst,
5133         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5134   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5135       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5136       !if(Is2Addr,
5137         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5138         !strconcat(asm,
5139                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5140       [(set VR128:$dst,
5141         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5142                    imm:$src3))]>, OpSize;
5143 }
5144
5145 let Predicates = [HasAVX] in
5146   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5147 let Constraints = "$src1 = $dst" in
5148   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5149
5150 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5151   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5152       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5153       !if(Is2Addr,
5154         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5155         !strconcat(asm,
5156                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5157       [(set VR128:$dst,
5158         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5159       OpSize;
5160   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5161       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5162       !if(Is2Addr,
5163         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5164         !strconcat(asm,
5165                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5166       [(set VR128:$dst,
5167         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5168                           imm:$src3)))]>, OpSize;
5169 }
5170
5171 let Predicates = [HasAVX] in
5172   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5173 let Constraints = "$src1 = $dst" in
5174   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5175
5176 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5177   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5178       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5179       !if(Is2Addr,
5180         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5181         !strconcat(asm,
5182                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5183       [(set VR128:$dst,
5184         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5185       OpSize;
5186   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5187       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5188       !if(Is2Addr,
5189         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5190         !strconcat(asm,
5191                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5192       [(set VR128:$dst,
5193         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5194                           imm:$src3)))]>, OpSize;
5195 }
5196
5197 let Predicates = [HasAVX] in
5198   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5199 let Constraints = "$src1 = $dst" in
5200   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5201
5202 // insertps has a few different modes, there's the first two here below which
5203 // are optimized inserts that won't zero arbitrary elements in the destination
5204 // vector. The next one matches the intrinsic and could zero arbitrary elements
5205 // in the target vector.
5206 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5207   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5208       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5209       !if(Is2Addr,
5210         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5211         !strconcat(asm,
5212                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5213       [(set VR128:$dst,
5214         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5215       OpSize;
5216   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5217       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5218       !if(Is2Addr,
5219         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5220         !strconcat(asm,
5221                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5222       [(set VR128:$dst,
5223         (X86insrtps VR128:$src1,
5224                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5225                     imm:$src3))]>, OpSize;
5226 }
5227
5228 let Constraints = "$src1 = $dst" in
5229   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5230 let Predicates = [HasAVX] in
5231   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5232
5233 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5234           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5235           Requires<[HasAVX]>;
5236 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5237           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5238           Requires<[HasSSE41]>;
5239
5240 //===----------------------------------------------------------------------===//
5241 // SSE4.1 - Round Instructions
5242 //===----------------------------------------------------------------------===//
5243
5244 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5245                             X86MemOperand x86memop, RegisterClass RC,
5246                             PatFrag mem_frag32, PatFrag mem_frag64,
5247                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5248   // Intrinsic operation, reg.
5249   // Vector intrinsic operation, reg
5250   def PSr : SS4AIi8<opcps, MRMSrcReg,
5251                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5252                     !strconcat(OpcodeStr,
5253                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5254                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5255                     OpSize;
5256
5257   // Vector intrinsic operation, mem
5258   def PSm : Ii8<opcps, MRMSrcMem,
5259                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
5260                     !strconcat(OpcodeStr,
5261                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5262                     [(set RC:$dst,
5263                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5264                     TA, OpSize,
5265                 Requires<[HasSSE41]>;
5266
5267   // Vector intrinsic operation, reg
5268   def PDr : SS4AIi8<opcpd, MRMSrcReg,
5269                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5270                     !strconcat(OpcodeStr,
5271                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5272                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
5273                     OpSize;
5274
5275   // Vector intrinsic operation, mem
5276   def PDm : SS4AIi8<opcpd, MRMSrcMem,
5277                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
5278                     !strconcat(OpcodeStr,
5279                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5280                     [(set RC:$dst,
5281                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
5282                     OpSize;
5283 }
5284
5285 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
5286                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
5287   // Intrinsic operation, reg.
5288   // Vector intrinsic operation, reg
5289   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
5290                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5291                     !strconcat(OpcodeStr,
5292                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5293                     []>, OpSize;
5294
5295   // Vector intrinsic operation, mem
5296   def PSm_AVX : Ii8<opcps, MRMSrcMem,
5297                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5298                     !strconcat(OpcodeStr,
5299                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5300                     []>, TA, OpSize, Requires<[HasSSE41]>;
5301
5302   // Vector intrinsic operation, reg
5303   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
5304                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5305                     !strconcat(OpcodeStr,
5306                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5307                     []>, OpSize;
5308
5309   // Vector intrinsic operation, mem
5310   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
5311                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5312                     !strconcat(OpcodeStr,
5313                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5314                     []>, OpSize;
5315 }
5316
5317 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
5318                             string OpcodeStr,
5319                             Intrinsic F32Int,
5320                             Intrinsic F64Int, bit Is2Addr = 1> {
5321   // Intrinsic operation, reg.
5322   def SSr : SS4AIi8<opcss, MRMSrcReg,
5323         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5324         !if(Is2Addr,
5325             !strconcat(OpcodeStr,
5326                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5327             !strconcat(OpcodeStr,
5328                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5329         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5330         OpSize;
5331
5332   // Intrinsic operation, mem.
5333   def SSm : SS4AIi8<opcss, MRMSrcMem,
5334         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5335         !if(Is2Addr,
5336             !strconcat(OpcodeStr,
5337                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5338             !strconcat(OpcodeStr,
5339                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5340         [(set VR128:$dst,
5341              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
5342         OpSize;
5343
5344   // Intrinsic operation, reg.
5345   def SDr : SS4AIi8<opcsd, MRMSrcReg,
5346         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5347         !if(Is2Addr,
5348             !strconcat(OpcodeStr,
5349                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5350             !strconcat(OpcodeStr,
5351                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5352         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5353         OpSize;
5354
5355   // Intrinsic operation, mem.
5356   def SDm : SS4AIi8<opcsd, MRMSrcMem,
5357         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5358         !if(Is2Addr,
5359             !strconcat(OpcodeStr,
5360                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5361             !strconcat(OpcodeStr,
5362                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5363         [(set VR128:$dst,
5364               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
5365         OpSize;
5366 }
5367
5368 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
5369                                    string OpcodeStr> {
5370   // Intrinsic operation, reg.
5371   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
5372         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5373         !strconcat(OpcodeStr,
5374                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5375         []>, OpSize;
5376
5377   // Intrinsic operation, mem.
5378   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
5379         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5380         !strconcat(OpcodeStr,
5381                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5382         []>, OpSize;
5383
5384   // Intrinsic operation, reg.
5385   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
5386         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5387             !strconcat(OpcodeStr,
5388                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5389         []>, OpSize;
5390
5391   // Intrinsic operation, mem.
5392   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
5393         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5394             !strconcat(OpcodeStr,
5395                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5396         []>, OpSize;
5397 }
5398
5399 // FP round - roundss, roundps, roundsd, roundpd
5400 let Predicates = [HasAVX] in {
5401   // Intrinsic form
5402   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
5403                                   memopv4f32, memopv2f64,
5404                                   int_x86_sse41_round_ps,
5405                                   int_x86_sse41_round_pd>, VEX;
5406   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
5407                                   memopv8f32, memopv4f64,
5408                                   int_x86_avx_round_ps_256,
5409                                   int_x86_avx_round_pd_256>, VEX;
5410   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
5411                                   int_x86_sse41_round_ss,
5412                                   int_x86_sse41_round_sd, 0>, VEX_4V;
5413
5414   // Instructions for the assembler
5415   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
5416                                         VEX;
5417   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
5418                                         VEX;
5419   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
5420 }
5421
5422 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
5423                                memopv4f32, memopv2f64,
5424                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
5425 let Constraints = "$src1 = $dst" in
5426 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
5427                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
5428
5429 //===----------------------------------------------------------------------===//
5430 // SSE4.1 - Packed Bit Test
5431 //===----------------------------------------------------------------------===//
5432
5433 // ptest instruction we'll lower to this in X86ISelLowering primarily from
5434 // the intel intrinsic that corresponds to this.
5435 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5436 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5437                 "vptest\t{$src2, $src1|$src1, $src2}",
5438                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
5439                 OpSize, VEX;
5440 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
5441                 "vptest\t{$src2, $src1|$src1, $src2}",
5442                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
5443                 OpSize, VEX;
5444
5445 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
5446                 "vptest\t{$src2, $src1|$src1, $src2}",
5447                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
5448                 OpSize, VEX;
5449 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
5450                 "vptest\t{$src2, $src1|$src1, $src2}",
5451                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
5452                 OpSize, VEX;
5453 }
5454
5455 let Defs = [EFLAGS] in {
5456 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5457               "ptest \t{$src2, $src1|$src1, $src2}",
5458               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
5459               OpSize;
5460 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
5461               "ptest \t{$src2, $src1|$src1, $src2}",
5462               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
5463               OpSize;
5464 }
5465
5466 // The bit test instructions below are AVX only
5467 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
5468                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
5469   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
5470             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
5471             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
5472   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
5473             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
5474             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
5475             OpSize, VEX;
5476 }
5477
5478 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5479 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
5480 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
5481 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
5482 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
5483 }
5484
5485 //===----------------------------------------------------------------------===//
5486 // SSE4.1 - Misc Instructions
5487 //===----------------------------------------------------------------------===//
5488
5489 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
5490                    "popcnt{w}\t{$src, $dst|$dst, $src}",
5491                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
5492 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
5493                    "popcnt{w}\t{$src, $dst|$dst, $src}",
5494                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
5495
5496 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
5497                    "popcnt{l}\t{$src, $dst|$dst, $src}",
5498                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
5499 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
5500                    "popcnt{l}\t{$src, $dst|$dst, $src}",
5501                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
5502
5503 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
5504                     "popcnt{q}\t{$src, $dst|$dst, $src}",
5505                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
5506 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
5507                     "popcnt{q}\t{$src, $dst|$dst, $src}",
5508                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
5509
5510
5511
5512 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
5513 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
5514                                  Intrinsic IntId128> {
5515   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5516                     (ins VR128:$src),
5517                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5518                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
5519   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5520                      (ins i128mem:$src),
5521                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5522                      [(set VR128:$dst,
5523                        (IntId128
5524                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
5525 }
5526
5527 let Predicates = [HasAVX] in
5528 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
5529                                          int_x86_sse41_phminposuw>, VEX;
5530 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
5531                                          int_x86_sse41_phminposuw>;
5532
5533 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
5534 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
5535                               Intrinsic IntId128, bit Is2Addr = 1> {
5536   let isCommutable = 1 in
5537   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5538        (ins VR128:$src1, VR128:$src2),
5539        !if(Is2Addr,
5540            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5541            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5542        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
5543   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5544        (ins VR128:$src1, i128mem:$src2),
5545        !if(Is2Addr,
5546            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5547            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5548        [(set VR128:$dst,
5549          (IntId128 VR128:$src1,
5550           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5551 }
5552
5553 let Predicates = [HasAVX] in {
5554   let isCommutable = 0 in
5555   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
5556                                                          0>, VEX_4V;
5557   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
5558                                                          0>, VEX_4V;
5559   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
5560                                                          0>, VEX_4V;
5561   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
5562                                                          0>, VEX_4V;
5563   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
5564                                                          0>, VEX_4V;
5565   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
5566                                                          0>, VEX_4V;
5567   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
5568                                                          0>, VEX_4V;
5569   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
5570                                                          0>, VEX_4V;
5571   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
5572                                                          0>, VEX_4V;
5573   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
5574                                                          0>, VEX_4V;
5575   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
5576                                                          0>, VEX_4V;
5577
5578   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
5579             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
5580   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
5581             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
5582 }
5583
5584 let Constraints = "$src1 = $dst" in {
5585   let isCommutable = 0 in
5586   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
5587   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
5588   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
5589   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
5590   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
5591   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
5592   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
5593   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
5594   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
5595   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
5596   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
5597 }
5598
5599 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
5600           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
5601 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
5602           (PCMPEQQrm VR128:$src1, addr:$src2)>;
5603
5604 /// SS48I_binop_rm - Simple SSE41 binary operator.
5605 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5606                         ValueType OpVT, bit Is2Addr = 1> {
5607   let isCommutable = 1 in
5608   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5609        (ins VR128:$src1, VR128:$src2),
5610        !if(Is2Addr,
5611            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5612            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5613        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
5614        OpSize;
5615   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5616        (ins VR128:$src1, i128mem:$src2),
5617        !if(Is2Addr,
5618            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5619            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5620        [(set VR128:$dst, (OpNode VR128:$src1,
5621                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
5622        OpSize;
5623 }
5624
5625 let Predicates = [HasAVX] in
5626   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
5627 let Constraints = "$src1 = $dst" in
5628   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
5629
5630 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
5631 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
5632                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
5633                  X86MemOperand x86memop, bit Is2Addr = 1> {
5634   let isCommutable = 1 in
5635   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
5636         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
5637         !if(Is2Addr,
5638             !strconcat(OpcodeStr,
5639                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5640             !strconcat(OpcodeStr,
5641                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5642         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
5643         OpSize;
5644   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
5645         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
5646         !if(Is2Addr,
5647             !strconcat(OpcodeStr,
5648                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5649             !strconcat(OpcodeStr,
5650                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5651         [(set RC:$dst,
5652           (IntId RC:$src1,
5653            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
5654         OpSize;
5655 }
5656
5657 let Predicates = [HasAVX] in {
5658   let isCommutable = 0 in {
5659   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
5660                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5661   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
5662                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5663   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
5664             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
5665   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
5666             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
5667   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
5668                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5669   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
5670                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5671   }
5672   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
5673                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
5674   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
5675                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
5676   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
5677                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
5678 }
5679
5680 let Constraints = "$src1 = $dst" in {
5681   let isCommutable = 0 in {
5682   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
5683                                      VR128, memopv16i8, i128mem>;
5684   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
5685                                      VR128, memopv16i8, i128mem>;
5686   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
5687                                      VR128, memopv16i8, i128mem>;
5688   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
5689                                      VR128, memopv16i8, i128mem>;
5690   }
5691   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
5692                                   VR128, memopv16i8, i128mem>;
5693   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
5694                                   VR128, memopv16i8, i128mem>;
5695 }
5696
5697 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
5698 let Predicates = [HasAVX] in {
5699 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
5700                                     RegisterClass RC, X86MemOperand x86memop,
5701                                     PatFrag mem_frag, Intrinsic IntId> {
5702   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
5703                   (ins RC:$src1, RC:$src2, RC:$src3),
5704                   !strconcat(OpcodeStr,
5705                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5706                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
5707                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
5708
5709   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
5710                   (ins RC:$src1, x86memop:$src2, RC:$src3),
5711                   !strconcat(OpcodeStr,
5712                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5713                   [(set RC:$dst,
5714                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
5715                                RC:$src3))],
5716                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
5717 }
5718 }
5719
5720 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
5721                                            memopv16i8, int_x86_sse41_blendvpd>;
5722 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
5723                                            memopv16i8, int_x86_sse41_blendvps>;
5724 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
5725                                            memopv16i8, int_x86_sse41_pblendvb>;
5726 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
5727                                          memopv32i8, int_x86_avx_blendv_pd_256>;
5728 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
5729                                          memopv32i8, int_x86_avx_blendv_ps_256>;
5730
5731 /// SS41I_ternary_int - SSE 4.1 ternary operator
5732 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
5733   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5734     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5735                     (ins VR128:$src1, VR128:$src2),
5736                     !strconcat(OpcodeStr,
5737                      "\t{$src2, $dst|$dst, $src2}"),
5738                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
5739                     OpSize;
5740
5741     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5742                     (ins VR128:$src1, i128mem:$src2),
5743                     !strconcat(OpcodeStr,
5744                      "\t{$src2, $dst|$dst, $src2}"),
5745                     [(set VR128:$dst,
5746                       (IntId VR128:$src1,
5747                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
5748   }
5749 }
5750
5751 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
5752 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
5753 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
5754
5755 def : Pat<(X86pblendv VR128:$src1, VR128:$src2, XMM0),
5756           (PBLENDVBrr0 VR128:$src1, VR128:$src2)>;
5757
5758 let Predicates = [HasAVX] in
5759 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5760                        "vmovntdqa\t{$src, $dst|$dst, $src}",
5761                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5762                        OpSize, VEX;
5763 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5764                        "movntdqa\t{$src, $dst|$dst, $src}",
5765                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5766                        OpSize;
5767
5768 //===----------------------------------------------------------------------===//
5769 // SSE4.2 - Compare Instructions
5770 //===----------------------------------------------------------------------===//
5771
5772 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
5773 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
5774                               Intrinsic IntId128, bit Is2Addr = 1> {
5775   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
5776        (ins VR128:$src1, VR128:$src2),
5777        !if(Is2Addr,
5778            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5779            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5780        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5781        OpSize;
5782   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
5783        (ins VR128:$src1, i128mem:$src2),
5784        !if(Is2Addr,
5785            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5786            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5787        [(set VR128:$dst,
5788          (IntId128 VR128:$src1,
5789           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5790 }
5791
5792 let Predicates = [HasAVX] in {
5793   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
5794                                      0>, VEX_4V;
5795
5796   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
5797             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
5798   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
5799             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
5800 }
5801
5802 let Constraints = "$src1 = $dst" in
5803   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
5804
5805 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
5806           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
5807 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
5808           (PCMPGTQrm VR128:$src1, addr:$src2)>;
5809
5810 //===----------------------------------------------------------------------===//
5811 // SSE4.2 - String/text Processing Instructions
5812 //===----------------------------------------------------------------------===//
5813
5814 // Packed Compare Implicit Length Strings, Return Mask
5815 multiclass pseudo_pcmpistrm<string asm> {
5816   def REG : PseudoI<(outs VR128:$dst),
5817                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5818     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
5819                                                   imm:$src3))]>;
5820   def MEM : PseudoI<(outs VR128:$dst),
5821                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5822     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
5823                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
5824 }
5825
5826 let Defs = [EFLAGS], usesCustomInserter = 1 in {
5827   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
5828   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
5829 }
5830
5831 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
5832   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5833       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5834       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5835   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5836       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5837       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5838 }
5839
5840 let Defs = [XMM0, EFLAGS] in {
5841   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5842       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5843       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5844   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5845       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5846       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5847 }
5848
5849 // Packed Compare Explicit Length Strings, Return Mask
5850 multiclass pseudo_pcmpestrm<string asm> {
5851   def REG : PseudoI<(outs VR128:$dst),
5852                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5853     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5854                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
5855   def MEM : PseudoI<(outs VR128:$dst),
5856                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5857     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5858                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
5859 }
5860
5861 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
5862   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
5863   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
5864 }
5865
5866 let Predicates = [HasAVX],
5867     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5868   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5869       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5870       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5871   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5872       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5873       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5874 }
5875
5876 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5877   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5878       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5879       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5880   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5881       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5882       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5883 }
5884
5885 // Packed Compare Implicit Length Strings, Return Index
5886 let Defs = [ECX, EFLAGS] in {
5887   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
5888     def rr : SS42AI<0x63, MRMSrcReg, (outs),
5889       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5890       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5891       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
5892        (implicit EFLAGS)]>, OpSize;
5893     def rm : SS42AI<0x63, MRMSrcMem, (outs),
5894       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5895       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5896       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
5897        (implicit EFLAGS)]>, OpSize;
5898   }
5899 }
5900
5901 let Predicates = [HasAVX] in {
5902 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
5903                                     VEX;
5904 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
5905                                     VEX;
5906 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
5907                                     VEX;
5908 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
5909                                     VEX;
5910 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
5911                                     VEX;
5912 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
5913                                     VEX;
5914 }
5915
5916 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
5917 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
5918 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
5919 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
5920 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
5921 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
5922
5923 // Packed Compare Explicit Length Strings, Return Index
5924 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
5925   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
5926     def rr : SS42AI<0x61, MRMSrcReg, (outs),
5927       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5928       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5929       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
5930        (implicit EFLAGS)]>, OpSize;
5931     def rm : SS42AI<0x61, MRMSrcMem, (outs),
5932       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5933       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5934        [(set ECX,
5935              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
5936         (implicit EFLAGS)]>, OpSize;
5937   }
5938 }
5939
5940 let Predicates = [HasAVX] in {
5941 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
5942                                     VEX;
5943 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5944                                     VEX;
5945 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5946                                     VEX;
5947 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5948                                     VEX;
5949 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5950                                     VEX;
5951 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5952                                     VEX;
5953 }
5954
5955 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5956 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5957 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5958 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5959 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5960 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5961
5962 //===----------------------------------------------------------------------===//
5963 // SSE4.2 - CRC Instructions
5964 //===----------------------------------------------------------------------===//
5965
5966 // No CRC instructions have AVX equivalents
5967
5968 // crc intrinsic instruction
5969 // This set of instructions are only rm, the only difference is the size
5970 // of r and m.
5971 let Constraints = "$src1 = $dst" in {
5972   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5973                       (ins GR32:$src1, i8mem:$src2),
5974                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5975                        [(set GR32:$dst,
5976                          (int_x86_sse42_crc32_32_8 GR32:$src1,
5977                          (load addr:$src2)))]>;
5978   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5979                       (ins GR32:$src1, GR8:$src2),
5980                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5981                        [(set GR32:$dst,
5982                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
5983   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5984                       (ins GR32:$src1, i16mem:$src2),
5985                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5986                        [(set GR32:$dst,
5987                          (int_x86_sse42_crc32_32_16 GR32:$src1,
5988                          (load addr:$src2)))]>,
5989                          OpSize;
5990   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5991                       (ins GR32:$src1, GR16:$src2),
5992                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5993                        [(set GR32:$dst,
5994                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
5995                          OpSize;
5996   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5997                       (ins GR32:$src1, i32mem:$src2),
5998                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5999                        [(set GR32:$dst,
6000                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6001                          (load addr:$src2)))]>;
6002   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6003                       (ins GR32:$src1, GR32:$src2),
6004                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6005                        [(set GR32:$dst,
6006                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6007   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6008                       (ins GR64:$src1, i8mem:$src2),
6009                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6010                        [(set GR64:$dst,
6011                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6012                          (load addr:$src2)))]>,
6013                          REX_W;
6014   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6015                       (ins GR64:$src1, GR8:$src2),
6016                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6017                        [(set GR64:$dst,
6018                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6019                          REX_W;
6020   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6021                       (ins GR64:$src1, i64mem:$src2),
6022                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6023                        [(set GR64:$dst,
6024                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6025                          (load addr:$src2)))]>,
6026                          REX_W;
6027   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6028                       (ins GR64:$src1, GR64:$src2),
6029                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6030                        [(set GR64:$dst,
6031                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6032                          REX_W;
6033 }
6034
6035 //===----------------------------------------------------------------------===//
6036 // AES-NI Instructions
6037 //===----------------------------------------------------------------------===//
6038
6039 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6040                               Intrinsic IntId128, bit Is2Addr = 1> {
6041   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6042        (ins VR128:$src1, VR128:$src2),
6043        !if(Is2Addr,
6044            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6045            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6046        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6047        OpSize;
6048   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6049        (ins VR128:$src1, i128mem:$src2),
6050        !if(Is2Addr,
6051            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6052            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6053        [(set VR128:$dst,
6054          (IntId128 VR128:$src1,
6055           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6056 }
6057
6058 // Perform One Round of an AES Encryption/Decryption Flow
6059 let Predicates = [HasAVX, HasAES] in {
6060   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6061                          int_x86_aesni_aesenc, 0>, VEX_4V;
6062   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6063                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6064   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6065                          int_x86_aesni_aesdec, 0>, VEX_4V;
6066   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6067                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6068 }
6069
6070 let Constraints = "$src1 = $dst" in {
6071   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6072                          int_x86_aesni_aesenc>;
6073   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6074                          int_x86_aesni_aesenclast>;
6075   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6076                          int_x86_aesni_aesdec>;
6077   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6078                          int_x86_aesni_aesdeclast>;
6079 }
6080
6081 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
6082           (AESENCrr VR128:$src1, VR128:$src2)>;
6083 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
6084           (AESENCrm VR128:$src1, addr:$src2)>;
6085 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
6086           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
6087 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
6088           (AESENCLASTrm VR128:$src1, addr:$src2)>;
6089 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
6090           (AESDECrr VR128:$src1, VR128:$src2)>;
6091 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
6092           (AESDECrm VR128:$src1, addr:$src2)>;
6093 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
6094           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
6095 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
6096           (AESDECLASTrm VR128:$src1, addr:$src2)>;
6097
6098 // Perform the AES InvMixColumn Transformation
6099 let Predicates = [HasAVX, HasAES] in {
6100   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6101       (ins VR128:$src1),
6102       "vaesimc\t{$src1, $dst|$dst, $src1}",
6103       [(set VR128:$dst,
6104         (int_x86_aesni_aesimc VR128:$src1))]>,
6105       OpSize, VEX;
6106   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6107       (ins i128mem:$src1),
6108       "vaesimc\t{$src1, $dst|$dst, $src1}",
6109       [(set VR128:$dst,
6110         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
6111       OpSize, VEX;
6112 }
6113 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6114   (ins VR128:$src1),
6115   "aesimc\t{$src1, $dst|$dst, $src1}",
6116   [(set VR128:$dst,
6117     (int_x86_aesni_aesimc VR128:$src1))]>,
6118   OpSize;
6119 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6120   (ins i128mem:$src1),
6121   "aesimc\t{$src1, $dst|$dst, $src1}",
6122   [(set VR128:$dst,
6123     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
6124   OpSize;
6125
6126 // AES Round Key Generation Assist
6127 let Predicates = [HasAVX, HasAES] in {
6128   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6129       (ins VR128:$src1, i8imm:$src2),
6130       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6131       [(set VR128:$dst,
6132         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6133       OpSize, VEX;
6134   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6135       (ins i128mem:$src1, i8imm:$src2),
6136       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6137       [(set VR128:$dst,
6138         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
6139                                         imm:$src2))]>,
6140       OpSize, VEX;
6141 }
6142 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6143   (ins VR128:$src1, i8imm:$src2),
6144   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6145   [(set VR128:$dst,
6146     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6147   OpSize;
6148 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6149   (ins i128mem:$src1, i8imm:$src2),
6150   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6151   [(set VR128:$dst,
6152     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
6153                                     imm:$src2))]>,
6154   OpSize;
6155
6156 //===----------------------------------------------------------------------===//
6157 // CLMUL Instructions
6158 //===----------------------------------------------------------------------===//
6159
6160 // Carry-less Multiplication instructions
6161 let Constraints = "$src1 = $dst" in {
6162 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6163            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6164            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6165            []>;
6166
6167 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6168            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6169            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6170            []>;
6171 }
6172
6173 // AVX carry-less Multiplication instructions
6174 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6175            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6176            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6177            []>;
6178
6179 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6180            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6181            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6182            []>;
6183
6184
6185 multiclass pclmul_alias<string asm, int immop> {
6186   def : InstAlias<!strconcat("pclmul", asm,
6187                            "dq {$src, $dst|$dst, $src}"),
6188                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
6189
6190   def : InstAlias<!strconcat("pclmul", asm,
6191                              "dq {$src, $dst|$dst, $src}"),
6192                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
6193
6194   def : InstAlias<!strconcat("vpclmul", asm,
6195                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6196                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
6197
6198   def : InstAlias<!strconcat("vpclmul", asm,
6199                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6200                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
6201 }
6202 defm : pclmul_alias<"hqhq", 0x11>;
6203 defm : pclmul_alias<"hqlq", 0x01>;
6204 defm : pclmul_alias<"lqhq", 0x10>;
6205 defm : pclmul_alias<"lqlq", 0x00>;
6206
6207 //===----------------------------------------------------------------------===//
6208 // AVX Instructions
6209 //===----------------------------------------------------------------------===//
6210
6211 //===----------------------------------------------------------------------===//
6212 // VBROADCAST - Load from memory and broadcast to all elements of the
6213 //              destination operand
6214 //
6215 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
6216                     X86MemOperand x86memop, Intrinsic Int> :
6217   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
6218         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6219         [(set RC:$dst, (Int addr:$src))]>, VEX;
6220
6221 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
6222                                    int_x86_avx_vbroadcastss>;
6223 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
6224                                    int_x86_avx_vbroadcastss_256>;
6225 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
6226                                    int_x86_avx_vbroadcast_sd_256>;
6227 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
6228                                    int_x86_avx_vbroadcastf128_pd_256>;
6229
6230 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
6231           (VBROADCASTF128 addr:$src)>;
6232
6233 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
6234           (VBROADCASTSSY addr:$src)>;
6235 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
6236           (VBROADCASTSD addr:$src)>;
6237 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
6238           (VBROADCASTSSY addr:$src)>;
6239 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
6240           (VBROADCASTSD addr:$src)>;
6241
6242 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
6243           (VBROADCASTSS addr:$src)>;
6244 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
6245           (VBROADCASTSS addr:$src)>;
6246
6247 //===----------------------------------------------------------------------===//
6248 // VINSERTF128 - Insert packed floating-point values
6249 //
6250 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
6251           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
6252           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6253           []>, VEX_4V;
6254 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
6255           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
6256           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6257           []>, VEX_4V;
6258
6259 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
6260           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6261 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
6262           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6263 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
6264           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6265
6266 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
6267                                    (i32 imm)),
6268           (VINSERTF128rr VR256:$src1, VR128:$src2,
6269                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6270 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
6271                                    (i32 imm)),
6272           (VINSERTF128rr VR256:$src1, VR128:$src2,
6273                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6274 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
6275                                    (i32 imm)),
6276           (VINSERTF128rr VR256:$src1, VR128:$src2,
6277                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6278 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
6279                                    (i32 imm)),
6280           (VINSERTF128rr VR256:$src1, VR128:$src2,
6281                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6282 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
6283                                    (i32 imm)),
6284           (VINSERTF128rr VR256:$src1, VR128:$src2,
6285                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6286 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
6287                                    (i32 imm)),
6288           (VINSERTF128rr VR256:$src1, VR128:$src2,
6289                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6290
6291 //===----------------------------------------------------------------------===//
6292 // VEXTRACTF128 - Extract packed floating-point values
6293 //
6294 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
6295           (ins VR256:$src1, i8imm:$src2),
6296           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6297           []>, VEX;
6298 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
6299           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
6300           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6301           []>, VEX;
6302
6303 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
6304           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6305 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
6306           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6307 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
6308           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6309
6310 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6311           (v4f32 (VEXTRACTF128rr
6312                     (v8f32 VR256:$src1),
6313                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6314 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6315           (v2f64 (VEXTRACTF128rr
6316                     (v4f64 VR256:$src1),
6317                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6318 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6319           (v4i32 (VEXTRACTF128rr
6320                     (v8i32 VR256:$src1),
6321                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6322 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6323           (v2i64 (VEXTRACTF128rr
6324                     (v4i64 VR256:$src1),
6325                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6326 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6327           (v8i16 (VEXTRACTF128rr
6328                     (v16i16 VR256:$src1),
6329                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6330 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6331           (v16i8 (VEXTRACTF128rr
6332                     (v32i8 VR256:$src1),
6333                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6334
6335 //===----------------------------------------------------------------------===//
6336 // VMASKMOV - Conditional SIMD Packed Loads and Stores
6337 //
6338 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
6339                           Intrinsic IntLd, Intrinsic IntLd256,
6340                           Intrinsic IntSt, Intrinsic IntSt256,
6341                           PatFrag pf128, PatFrag pf256> {
6342   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
6343              (ins VR128:$src1, f128mem:$src2),
6344              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6345              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
6346              VEX_4V;
6347   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
6348              (ins VR256:$src1, f256mem:$src2),
6349              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6350              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
6351              VEX_4V;
6352   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
6353              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
6354              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6355              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
6356   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
6357              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
6358              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6359              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
6360 }
6361
6362 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
6363                                  int_x86_avx_maskload_ps,
6364                                  int_x86_avx_maskload_ps_256,
6365                                  int_x86_avx_maskstore_ps,
6366                                  int_x86_avx_maskstore_ps_256,
6367                                  memopv4f32, memopv8f32>;
6368 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
6369                                  int_x86_avx_maskload_pd,
6370                                  int_x86_avx_maskload_pd_256,
6371                                  int_x86_avx_maskstore_pd,
6372                                  int_x86_avx_maskstore_pd_256,
6373                                  memopv2f64, memopv4f64>;
6374
6375 //===----------------------------------------------------------------------===//
6376 // VPERMIL - Permute Single and Double Floating-Point Values
6377 //
6378 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
6379                       RegisterClass RC, X86MemOperand x86memop_f,
6380                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
6381                       Intrinsic IntVar, Intrinsic IntImm> {
6382   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
6383              (ins RC:$src1, RC:$src2),
6384              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6385              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
6386   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
6387              (ins RC:$src1, x86memop_i:$src2),
6388              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6389              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
6390
6391   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
6392              (ins RC:$src1, i8imm:$src2),
6393              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6394              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
6395   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
6396              (ins x86memop_f:$src1, i8imm:$src2),
6397              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6398              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
6399 }
6400
6401 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
6402                              memopv4f32, memopv4i32,
6403                              int_x86_avx_vpermilvar_ps,
6404                              int_x86_avx_vpermil_ps>;
6405 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
6406                              memopv8f32, memopv8i32,
6407                              int_x86_avx_vpermilvar_ps_256,
6408                              int_x86_avx_vpermil_ps_256>;
6409 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
6410                              memopv2f64, memopv2i64,
6411                              int_x86_avx_vpermilvar_pd,
6412                              int_x86_avx_vpermil_pd>;
6413 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
6414                              memopv4f64, memopv4i64,
6415                              int_x86_avx_vpermilvar_pd_256,
6416                              int_x86_avx_vpermil_pd_256>;
6417
6418 def : Pat<(v8f32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
6419           (VPERMILPSYri VR256:$src1, imm:$imm)>;
6420 def : Pat<(v4f64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
6421           (VPERMILPDYri VR256:$src1, imm:$imm)>;
6422 def : Pat<(v8i32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
6423           (VPERMILPSYri VR256:$src1, imm:$imm)>;
6424 def : Pat<(v4i64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
6425           (VPERMILPDYri VR256:$src1, imm:$imm)>;
6426
6427 //===----------------------------------------------------------------------===//
6428 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
6429 //
6430 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
6431           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
6432           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6433           []>, VEX_4V;
6434 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
6435           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
6436           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6437           []>, VEX_4V;
6438
6439 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
6440           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6441 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
6442           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6443 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
6444           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6445
6446 def : Pat<(int_x86_avx_vperm2f128_ps_256
6447                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
6448           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6449 def : Pat<(int_x86_avx_vperm2f128_pd_256
6450                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
6451           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6452 def : Pat<(int_x86_avx_vperm2f128_si_256
6453                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
6454           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6455
6456 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6457           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6458 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6459           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6460 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6461           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6462 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6463           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6464 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6465           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6466 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6467           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6468
6469 //===----------------------------------------------------------------------===//
6470 // VZERO - Zero YMM registers
6471 //
6472 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
6473             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
6474   // Zero All YMM registers
6475   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
6476                    [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
6477
6478   // Zero Upper bits of YMM registers
6479   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
6480                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
6481 }
6482