lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 // SSE 1 & 2 - Move Instructions
 120 //===----------------------------------------------------------------------===//
 121
 122 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 123       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 124       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 125
 126 // Loading from memory automatically zeroing upper bits.
 127 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 128                     PatFrag mem_pat, string OpcodeStr> :
 129       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 130          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 131                         [(set RC:$dst, (mem_pat addr:$src))]>;
 132
 133 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 134 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 135 // is used instead. Register-to-register movss/movsd is not modeled as an
 136 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 137 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 138 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 139                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 140 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 141                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 142
 143 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 144   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 145
 146   let AddedComplexity = 20 in
 147     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 148 }
 149
 150 let Constraints = "$src1 = $dst" in {
 151   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 152                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 153   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 154                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 155 }
 156
 157 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 158   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 159
 160   let AddedComplexity = 20 in
 161     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 162 }
 163
 164 let AddedComplexity = 15 in {
 165 // Extract the low 32-bit value from one vector and insert it into another.
 166 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 167           (MOVSSrr (v4f32 VR128:$src1),
 168                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 169 // Extract the low 64-bit value from one vector and insert it into another.
 170 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 171           (MOVSDrr (v2f64 VR128:$src1),
 172                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 173 }
 174
 175 // Implicitly promote a 32-bit scalar to a vector.
 176 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 177           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 178 // Implicitly promote a 64-bit scalar to a vector.
 179 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 180           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 181 // Implicitly promote a 32-bit scalar to a vector.
 182 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 183           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 184 // Implicitly promote a 64-bit scalar to a vector.
 185 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 186           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 187
 188 let AddedComplexity = 20 in {
 189 // MOVSSrm zeros the high parts of the register; represent this
 190 // with SUBREG_TO_REG.
 191 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 192           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 193 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 194           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 195 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 196           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 197 // MOVSDrm zeros the high parts of the register; represent this
 198 // with SUBREG_TO_REG.
 199 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 200           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 201 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 202           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 203 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 204           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 205 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 206           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 207 def : Pat<(v2f64 (X86vzload addr:$src)),
 208           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 209 }
 210
 211 // Store scalar value to memory.
 212 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 213                   "movss\t{$src, $dst|$dst, $src}",
 214                   [(store FR32:$src, addr:$dst)]>;
 215 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 216                   "movsd\t{$src, $dst|$dst, $src}",
 217                   [(store FR64:$src, addr:$dst)]>;
 218
 219 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 220                   "movss\t{$src, $dst|$dst, $src}",
 221                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 222 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 223                   "movsd\t{$src, $dst|$dst, $src}",
 224                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 225
 226 // Extract and store.
 227 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 228                  addr:$dst),
 229           (MOVSSmr addr:$dst,
 230                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 231 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 232                  addr:$dst),
 233           (MOVSDmr addr:$dst,
 234                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 235
 236 // Move Aligned/Unaligned floating point values
 237 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 238                             X86MemOperand x86memop, PatFrag ld_frag,
 239                             string asm, Domain d,
 240                             bit IsReMaterializable = 1> {
 241 let neverHasSideEffects = 1 in
 242   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 243               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 244 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 245   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 246               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 247                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 248 }
 249
 250 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 251                               "movaps", SSEPackedSingle>, VEX;
 252 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 253                               "movapd", SSEPackedDouble>, OpSize, VEX;
 254 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 255                               "movups", SSEPackedSingle>, VEX;
 256 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 257                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 258
 259 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 260                               "movaps", SSEPackedSingle>, VEX;
 261 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 262                               "movapd", SSEPackedDouble>, OpSize, VEX;
 263 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 264                               "movups", SSEPackedSingle>, VEX;
 265 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 266                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 267 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 268                               "movaps", SSEPackedSingle>, TB;
 269 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 270                               "movapd", SSEPackedDouble>, TB, OpSize;
 271 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 272                               "movups", SSEPackedSingle>, TB;
 273 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 274                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 275
 276 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 277                    "movaps\t{$src, $dst|$dst, $src}",
 278                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 279 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 280                    "movapd\t{$src, $dst|$dst, $src}",
 281                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 282 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 283                    "movups\t{$src, $dst|$dst, $src}",
 284                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 285 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 286                    "movupd\t{$src, $dst|$dst, $src}",
 287                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 288 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 289                    "movaps\t{$src, $dst|$dst, $src}",
 290                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 291 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 292                    "movapd\t{$src, $dst|$dst, $src}",
 293                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 294 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 295                    "movups\t{$src, $dst|$dst, $src}",
 296                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 297 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 298                    "movupd\t{$src, $dst|$dst, $src}",
 299                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 300
 301 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 302 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 303           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 304
 305 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 306 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 307           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 308
 309 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 310                    "movaps\t{$src, $dst|$dst, $src}",
 311                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 312 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 313                    "movapd\t{$src, $dst|$dst, $src}",
 314                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 315 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 316                    "movups\t{$src, $dst|$dst, $src}",
 317                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 318 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 319                    "movupd\t{$src, $dst|$dst, $src}",
 320                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 321
 322 // Intrinsic forms of MOVUPS/D load and store
 323 def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 324            (ins f128mem:$dst, VR128:$src),
 325            "movups\t{$src, $dst|$dst, $src}",
 326            [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 327 def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 328            (ins f128mem:$dst, VR128:$src),
 329            "movupd\t{$src, $dst|$dst, $src}",
 330            [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 331
 332 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 333                        "movups\t{$src, $dst|$dst, $src}",
 334                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 335 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 336                        "movupd\t{$src, $dst|$dst, $src}",
 337                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 338
 339 // Move Low/High packed floating point values
 340 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 341                                  PatFrag mov_frag, string base_opc,
 342                                  string asm_opr> {
 343   def PSrm : PI<opc, MRMSrcMem,
 344          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 345          !strconcat(base_opc, "s", asm_opr),
 346      [(set RC:$dst,
 347        (mov_frag RC:$src1,
 348               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 349               SSEPackedSingle>, TB;
 350
 351   def PDrm : PI<opc, MRMSrcMem,
 352          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 353          !strconcat(base_opc, "d", asm_opr),
 354      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 355                               (scalar_to_vector (loadf64 addr:$src2)))))],
 356               SSEPackedDouble>, TB, OpSize;
 357 }
 358
 359 let AddedComplexity = 20 in {
 360   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 361                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 362   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 363                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 364 }
 365 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 366   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 367                                    "\t{$src2, $dst|$dst, $src2}">;
 368   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 369                                    "\t{$src2, $dst|$dst, $src2}">;
 370 }
 371
 372 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 373                    "movlps\t{$src, $dst|$dst, $src}",
 374                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 375                                  (iPTR 0))), addr:$dst)]>, VEX;
 376 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 377                    "movlpd\t{$src, $dst|$dst, $src}",
 378                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 379                                  (iPTR 0))), addr:$dst)]>, VEX;
 380 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 381                    "movlps\t{$src, $dst|$dst, $src}",
 382                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 383                                  (iPTR 0))), addr:$dst)]>;
 384 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 385                    "movlpd\t{$src, $dst|$dst, $src}",
 386                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 387                                  (iPTR 0))), addr:$dst)]>;
 388
 389 // v2f64 extract element 1 is always custom lowered to unpack high to low
 390 // and extract element 0 so the non-store version isn't too horrible.
 391 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 392                    "movhps\t{$src, $dst|$dst, $src}",
 393                    [(store (f64 (vector_extract
 394                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 395                                          (undef)), (iPTR 0))), addr:$dst)]>,
 396                    VEX;
 397 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 398                    "movhpd\t{$src, $dst|$dst, $src}",
 399                    [(store (f64 (vector_extract
 400                                  (v2f64 (unpckh VR128:$src, (undef))),
 401                                  (iPTR 0))), addr:$dst)]>,
 402                    VEX;
 403 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 404                    "movhps\t{$src, $dst|$dst, $src}",
 405                    [(store (f64 (vector_extract
 406                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 407                                          (undef)), (iPTR 0))), addr:$dst)]>;
 408 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 409                    "movhpd\t{$src, $dst|$dst, $src}",
 410                    [(store (f64 (vector_extract
 411                                  (v2f64 (unpckh VR128:$src, (undef))),
 412                                  (iPTR 0))), addr:$dst)]>;
 413
 414 let AddedComplexity = 20 in {
 415   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 416                                        (ins VR128:$src1, VR128:$src2),
 417                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 418                       [(set VR128:$dst,
 419                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 420                       VEX_4V;
 421   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 422                                        (ins VR128:$src1, VR128:$src2),
 423                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 424                       [(set VR128:$dst,
 425                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 426                       VEX_4V;
 427 }
 428 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 429   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 430                                        (ins VR128:$src1, VR128:$src2),
 431                       "movlhps\t{$src2, $dst|$dst, $src2}",
 432                       [(set VR128:$dst,
 433                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 434   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 435                                        (ins VR128:$src1, VR128:$src2),
 436                       "movhlps\t{$src2, $dst|$dst, $src2}",
 437                       [(set VR128:$dst,
 438                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 439 }
 440
 441 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 442           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 443 let AddedComplexity = 20 in {
 444   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 445             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 446   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 447             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 448 }
 449
 450 //===----------------------------------------------------------------------===//
 451 // SSE 1 & 2 - Conversion Instructions
 452 //===----------------------------------------------------------------------===//
 453
 454 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 455                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 456                      string asm> {
 457   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 458                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 459   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 460                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 461 }
 462
 463 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 464                           X86MemOperand x86memop, string asm> {
 465   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 466                         []>;
 467   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 468                         []>;
 469 }
 470
 471 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 472                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 473                          string asm, Domain d> {
 474   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 475                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 476   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 477                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 478 }
 479
 480 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 481                           X86MemOperand x86memop, string asm> {
 482   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 483               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 484   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 485               (ins DstRC:$src1, x86memop:$src),
 486               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 487 }
 488
 489 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 490                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 491 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 492                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 493                                 VEX_W;
 494 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 495                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 496 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 497                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 498                                 VEX, VEX_W;
 499
 500 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 501 // register, but the same isn't true when only using memory operands,
 502 // provide other assembly "l" and "q" forms to address this explicitly
 503 // where appropriate to do so.
 504 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 505                                   VEX_4V;
 506 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 507                                   VEX_4V, VEX_W;
 508 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 509                                   VEX_4V;
 510 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 511                                   VEX_4V;
 512 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 513                                   VEX_4V, VEX_W;
 514
 515 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 516                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 517 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 518                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 519 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 520                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 521 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 522                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 523 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 524                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 525 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 526                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 527 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 528                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 529 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 530                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 531
 532 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 533 // and/or XMM operand(s).
 534
 535 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 536                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 537                          string asm> {
 538   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 539               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 540               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 541   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 542               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 543               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 544 }
 545
 546 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 547                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 548                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 549   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 550               !if(Is2Addr,
 551                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 552                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 553               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 554   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 555               (ins DstRC:$src1, x86memop:$src2),
 556               !if(Is2Addr,
 557                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 558                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 559               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 560 }
 561
 562 defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 563                       f32mem, load, "cvtss2si">, XS, VEX;
 564 defm Int_VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 565                         int_x86_sse_cvtss2si64, f32mem, load, "cvtss2si">,
 566                         XS, VEX, VEX_W;
 567 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 568                       f128mem, load, "cvtsd2si">, XD, VEX;
 569 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 570                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 571                       XD, VEX, VEX_W;
 572
 573 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 574 // Get rid of this hack or rename the intrinsics, there are several
 575 // intructions that only match with the intrinsic form, why create duplicates
 576 // to let them be recognized by the assembler?
 577 defm VCVTSD2SI_alt : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
 578                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 579 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
 580                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 581 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 582                       f32mem, load, "cvtss2si">, XS;
 583 defm Int_CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
 584                       f32mem, load, "cvtss2si{q}">, XS, REX_W;
 585 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 586                 f128mem, load, "cvtsd2si{l}">, XD;
 587 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 588                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
 589
 590
 591 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 592           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 593 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 594           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 595           VEX_W;
 596 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 597           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 598 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 599           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 600           VEX_4V, VEX_W;
 601
 602 let Constraints = "$src1 = $dst" in {
 603   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 604                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 605                         "cvtsi2ss">, XS;
 606   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 607                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 608                         "cvtsi2ss{q}">, XS, REX_W;
 609   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 610                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 611                         "cvtsi2sd">, XD;
 612   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 613                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 614                         "cvtsi2sd">, XD, REX_W;
 615 }
 616
 617 /// SSE 1 Only
 618
 619 // Aliases for intrinsics
 620 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 621                                     f32mem, load, "cvttss2si">, XS, VEX;
 622 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 623                                     int_x86_sse_cvttss2si64, f32mem, load,
 624                                     "cvttss2si">, XS, VEX, VEX_W;
 625 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 626                                     f128mem, load, "cvttsd2si">, XD, VEX;
 627 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 628                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 629                                     "cvttsd2si">, XD, VEX, VEX_W;
 630 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 631                                     f32mem, load, "cvttss2si">, XS;
 632 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 633                                     int_x86_sse_cvttss2si64, f32mem, load,
 634                                     "cvttss2si{q}">, XS, REX_W;
 635 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 636                                     f128mem, load, "cvttsd2si">, XD;
 637 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 638                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 639                                     "cvttsd2si{q}">, XD, REX_W;
 640
 641 let Pattern = []<dag> in {
 642 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 643                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 644 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 645                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 646                                VEX_W;
 647 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 648                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 649                                SSEPackedSingle>, TB, VEX;
 650 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 651                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 652                                SSEPackedSingle>, TB, VEX;
 653 }
 654 let Pattern = []<dag> in {
 655 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 656                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 657 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 658                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 659 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 660                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 661                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 662 }
 663
 664 /// SSE 2 Only
 665
 666 // Convert scalar double to scalar single
 667 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 668                        (ins FR64:$src1, FR64:$src2),
 669                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 670                       VEX_4V;
 671 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 672                        (ins FR64:$src1, f64mem:$src2),
 673                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 674                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 675 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
 676         Requires<[HasAVX]>;
 677
 678 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 679                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 680                       [(set FR32:$dst, (fround FR64:$src))]>;
 681 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 682                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 683                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 684                   Requires<[HasSSE2, OptForSize]>;
 685
 686 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 687                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
 688                       XS, VEX_4V;
 689 let Constraints = "$src1 = $dst" in
 690 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 691                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
 692
 693 // Convert scalar single to scalar double
 694 // SSE2 instructions with XS prefix
 695 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 696                     (ins FR32:$src1, FR32:$src2),
 697                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 698                     []>, XS, Requires<[HasAVX]>, VEX_4V;
 699 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 700                     (ins FR32:$src1, f32mem:$src2),
 701                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 702                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
 703 def : Pat<(f64 (fextend FR32:$src)), (VCVTSS2SDrr FR32:$src, FR32:$src)>,
 704         Requires<[HasAVX]>;
 705
 706 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 707                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 708                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 709                  Requires<[HasSSE2]>;
 710 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 711                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 712                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 713                  Requires<[HasSSE2, OptForSize]>;
 714
 715 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 716                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 717                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 718                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 719                                        VR128:$src2))]>, XS, VEX_4V,
 720                     Requires<[HasAVX]>;
 721 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
 722                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 723                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 724                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 725                                        (load addr:$src2)))]>, XS, VEX_4V,
 726                     Requires<[HasAVX]>;
 727 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
 728 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 729                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 730                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 731                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 732                                        VR128:$src2))]>, XS,
 733                     Requires<[HasSSE2]>;
 734 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 735                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 736                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 737                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 738                                        (load addr:$src2)))]>, XS,
 739                     Requires<[HasSSE2]>;
 740 }
 741
 742 def : Pat<(extloadf32 addr:$src),
 743           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 744       Requires<[HasSSE2, OptForSpeed]>;
 745
 746 // Convert doubleword to packed single/double fp
 747 // SSE2 instructions without OpSize prefix
 748 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 749                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 750                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 751                      TB, VEX, Requires<[HasAVX]>;
 752 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 753                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 754                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 755                                         (bitconvert (memopv2i64 addr:$src))))]>,
 756                      TB, VEX, Requires<[HasAVX]>;
 757 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 758                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 759                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 760                      TB, Requires<[HasSSE2]>;
 761 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 762                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 763                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 764                                         (bitconvert (memopv2i64 addr:$src))))]>,
 765                      TB, Requires<[HasSSE2]>;
 766
 767 // FIXME: why the non-intrinsic version is described as SSE3?
 768 // SSE2 instructions with XS prefix
 769 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 770                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 771                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 772                      XS, VEX, Requires<[HasAVX]>;
 773 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 774                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 775                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 776                                         (bitconvert (memopv2i64 addr:$src))))]>,
 777                      XS, VEX, Requires<[HasAVX]>;
 778 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 779                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 780                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 781                      XS, Requires<[HasSSE2]>;
 782 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 783                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 784                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 785                                         (bitconvert (memopv2i64 addr:$src))))]>,
 786                      XS, Requires<[HasSSE2]>;
 787
 788
 789 // Convert packed single/double fp to doubleword
 790 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 791                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 792 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 793                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 794 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 795                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 796 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 797                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 798 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 799                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 800 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 801                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 802
 803 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 804                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 805                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
 806                         VEX;
 807 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
 808                          (ins f128mem:$src),
 809                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 810                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 811                                             (memop addr:$src)))]>, VEX;
 812 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 813                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 814                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 815 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 816                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 817                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 818                                             (memop addr:$src)))]>;
 819
 820 // SSE2 packed instructions with XD prefix
 821 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 822                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 823                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 824                      XD, VEX, Requires<[HasAVX]>;
 825 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 826                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 827                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 828                                           (memop addr:$src)))]>,
 829                      XD, VEX, Requires<[HasAVX]>;
 830 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 831                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 832                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 833                      XD, Requires<[HasSSE2]>;
 834 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 835                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 836                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 837                                           (memop addr:$src)))]>,
 838                      XD, Requires<[HasSSE2]>;
 839
 840
 841 // Convert with truncation packed single/double fp to doubleword
 842 // SSE2 packed instructions with XS prefix
 843 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 844                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 845 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 846                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 847 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 848                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 849 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 850                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 851 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 852                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 853                       [(set VR128:$dst,
 854                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
 855 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 856                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 857                       [(set VR128:$dst,
 858                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
 859
 860
 861 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 862                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 863                         [(set VR128:$dst,
 864                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 865                       XS, VEX, Requires<[HasAVX]>;
 866 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 867                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 868                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 869                                            (memop addr:$src)))]>,
 870                       XS, VEX, Requires<[HasAVX]>;
 871
 872 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
 873                             (ins VR128:$src),
 874                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 875                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
 876                        VEX;
 877 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
 878                           (ins f128mem:$src),
 879                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 880                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 881                                              (memop addr:$src)))]>, VEX;
 882 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 883                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 884                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 885 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
 886                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 887                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 888                                         (memop addr:$src)))]>;
 889
 890 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 891 // register, but the same isn't true when using memory operands instead.
 892 // Provide other assembly rr and rm forms to address this explicitly.
 893 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 894                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 895 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 896                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 897
 898 // XMM only
 899 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 900                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 901 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 902                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 903
 904 // YMM only
 905 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 906                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
 907 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 908                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 909
 910 // Convert packed single to packed double
 911 let Predicates = [HasAVX] in {
 912                   // SSE2 instructions without OpSize prefix
 913 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 914                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 915 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 916                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 917 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
 918                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 919 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
 920                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 921 }
 922 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 923                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 924 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 925                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 926
 927 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 928                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
 929                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 930                      VEX, Requires<[HasAVX]>;
 931 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 932                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
 933                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 934                                           (load addr:$src)))]>,
 935                      VEX, Requires<[HasAVX]>;
 936 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 937                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 938                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 939                      TB, Requires<[HasSSE2]>;
 940 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 941                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 942                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 943                                           (load addr:$src)))]>,
 944                      TB, Requires<[HasSSE2]>;
 945
 946 // Convert packed double to packed single
 947 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 948 // register, but the same isn't true when using memory operands instead.
 949 // Provide other assembly rr and rm forms to address this explicitly.
 950 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 951                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
 952 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 953                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
 954
 955 // XMM only
 956 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 957                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
 958 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 959                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
 960
 961 // YMM only
 962 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 963                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
 964 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 965                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 966 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 967                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
 968 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 969                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
 970
 971
 972 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 973                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 974                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 975 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
 976                          (ins f128mem:$src),
 977                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 978                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 979                                             (memop addr:$src)))]>;
 980 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 981                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 982                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 983 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 984                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 985                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 986                                             (memop addr:$src)))]>;
 987
 988 // AVX 256-bit register conversion intrinsics
 989 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
 990 // whenever possible to avoid declaring two versions of each one.
 991 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
 992           (VCVTDQ2PSYrr VR256:$src)>;
 993 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
 994           (VCVTDQ2PSYrm addr:$src)>;
 995
 996 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
 997           (VCVTPD2PSYrr VR256:$src)>;
 998 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
 999           (VCVTPD2PSYrm addr:$src)>;
1000
1001 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1002           (VCVTPS2DQYrr VR256:$src)>;
1003 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1004           (VCVTPS2DQYrm addr:$src)>;
1005
1006 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1007           (VCVTPS2PDYrr VR128:$src)>;
1008 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1009           (VCVTPS2PDYrm addr:$src)>;
1010
1011 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1012           (VCVTTPD2DQYrr VR256:$src)>;
1013 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1014           (VCVTTPD2DQYrm addr:$src)>;
1015
1016 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1017           (VCVTTPS2DQYrr VR256:$src)>;
1018 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1019           (VCVTTPS2DQYrm addr:$src)>;
1020
1021 //===----------------------------------------------------------------------===//
1022 // SSE 1 & 2 - Compare Instructions
1023 //===----------------------------------------------------------------------===//
1024
1025 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1026 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1027                             string asm, string asm_alt> {
1028   let isAsmParserOnly = 1 in {
1029     def rr : SIi8<0xC2, MRMSrcReg,
1030                   (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1031                   asm, []>;
1032     let mayLoad = 1 in
1033     def rm : SIi8<0xC2, MRMSrcMem,
1034                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1035                   asm, []>;
1036   }
1037
1038   // Accept explicit immediate argument form instead of comparison code.
1039   def rr_alt : SIi8<0xC2, MRMSrcReg,
1040                 (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1041                 asm_alt, []>;
1042   let mayLoad = 1 in
1043   def rm_alt : SIi8<0xC2, MRMSrcMem,
1044                 (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1045                 asm_alt, []>;
1046 }
1047
1048 let neverHasSideEffects = 1 in {
1049   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1050                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1051                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1052                   XS, VEX_4V;
1053   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1054                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1055                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1056                   XD, VEX_4V;
1057 }
1058
1059 let Constraints = "$src1 = $dst" in {
1060 def CMPSSrr : SIi8<0xC2, MRMSrcReg,
1061                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, SSECC:$cc),
1062                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1063                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), FR32:$src2, imm:$cc))]>, XS;
1064 def CMPSSrm : SIi8<0xC2, MRMSrcMem,
1065                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2, SSECC:$cc),
1066                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1067                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), (loadf32 addr:$src2), imm:$cc))]>, XS;
1068 def CMPSDrr : SIi8<0xC2, MRMSrcReg,
1069                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, SSECC:$cc),
1070                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1071                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), FR64:$src2, imm:$cc))]>, XD;
1072 def CMPSDrm : SIi8<0xC2, MRMSrcMem,
1073                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2, SSECC:$cc),
1074                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1075                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), (loadf64 addr:$src2), imm:$cc))]>, XD;
1076 }
1077 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1078 def CMPSSrr_alt : SIi8<0xC2, MRMSrcReg,
1079                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
1080                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1081 def CMPSSrm_alt : SIi8<0xC2, MRMSrcMem,
1082                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
1083                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1084 def CMPSDrr_alt : SIi8<0xC2, MRMSrcReg,
1085                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1086                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1087 def CMPSDrm_alt : SIi8<0xC2, MRMSrcMem,
1088                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1089                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1090 }
1091
1092 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1093                          Intrinsic Int, string asm> {
1094   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1095                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1096                         [(set VR128:$dst, (Int VR128:$src1,
1097                                                VR128:$src, imm:$cc))]>;
1098   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1099                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1100                         [(set VR128:$dst, (Int VR128:$src1,
1101                                                (load addr:$src), imm:$cc))]>;
1102 }
1103
1104 // Aliases to match intrinsics which expect XMM operand(s).
1105 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1106                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1107                      XS, VEX_4V;
1108 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1109                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1110                      XD, VEX_4V;
1111 let Constraints = "$src1 = $dst" in {
1112   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1113                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1114   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1115                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1116 }
1117
1118
1119 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1120 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1121                             ValueType vt, X86MemOperand x86memop,
1122                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1123   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1124                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1125                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1126   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1127                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1128                      [(set EFLAGS, (OpNode (vt RC:$src1),
1129                                            (ld_frag addr:$src2)))], d>;
1130 }
1131
1132 let Defs = [EFLAGS] in {
1133   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1134                                   "ucomiss", SSEPackedSingle>, VEX;
1135   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1136                                   "ucomisd", SSEPackedDouble>, OpSize, VEX;
1137   let Pattern = []<dag> in {
1138     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1139                                     "comiss", SSEPackedSingle>, VEX;
1140     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1141                                     "comisd", SSEPackedDouble>, OpSize, VEX;
1142   }
1143
1144   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1145                             load, "ucomiss", SSEPackedSingle>, VEX;
1146   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1147                             load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1148
1149   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1150                             load, "comiss", SSEPackedSingle>, VEX;
1151   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1152                             load, "comisd", SSEPackedDouble>, OpSize, VEX;
1153   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1154                                   "ucomiss", SSEPackedSingle>, TB;
1155   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1156                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1157
1158   let Pattern = []<dag> in {
1159     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1160                                     "comiss", SSEPackedSingle>, TB;
1161     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1162                                     "comisd", SSEPackedDouble>, TB, OpSize;
1163   }
1164
1165   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1166                               load, "ucomiss", SSEPackedSingle>, TB;
1167   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1168                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1169
1170   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1171                                   "comiss", SSEPackedSingle>, TB;
1172   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1173                                   "comisd", SSEPackedDouble>, TB, OpSize;
1174 } // Defs = [EFLAGS]
1175
1176 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1177 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1178                             Intrinsic Int, string asm, string asm_alt,
1179                             Domain d> {
1180   let isAsmParserOnly = 1 in {
1181     def rri : PIi8<0xC2, MRMSrcReg,
1182                (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1183                [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1184     def rmi : PIi8<0xC2, MRMSrcMem,
1185                (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1186                [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1187   }
1188
1189   // Accept explicit immediate argument form instead of comparison code.
1190   def rri_alt : PIi8<0xC2, MRMSrcReg,
1191              (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1192              asm_alt, [], d>;
1193   def rmi_alt : PIi8<0xC2, MRMSrcMem,
1194              (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1195              asm_alt, [], d>;
1196 }
1197
1198 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1199                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1200                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1201                SSEPackedSingle>, VEX_4V;
1202 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1203                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1204                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1205                SSEPackedDouble>, OpSize, VEX_4V;
1206 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1207                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1208                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1209                SSEPackedSingle>, VEX_4V;
1210 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1211                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1212                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1213                SSEPackedDouble>, OpSize, VEX_4V;
1214 let Constraints = "$src1 = $dst" in {
1215   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1216                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1217                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1218                  SSEPackedSingle>, TB;
1219   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1220                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1221                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1222                  SSEPackedDouble>, TB, OpSize;
1223 }
1224
1225 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1226           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1227 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1228           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1229 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1230           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1231 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1232           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1233
1234 //===----------------------------------------------------------------------===//
1235 // SSE 1 & 2 - Shuffle Instructions
1236 //===----------------------------------------------------------------------===//
1237
1238 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1239 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1240                          ValueType vt, string asm, PatFrag mem_frag,
1241                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1242   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1243                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1244                    [(set RC:$dst, (vt (shufp:$src3
1245                             RC:$src1, (mem_frag addr:$src2))))], d>;
1246   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1247     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1248                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1249                    [(set RC:$dst,
1250                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1251 }
1252
1253 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1254            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1255            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
1256 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1257            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1258            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
1259 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1260            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1261            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1262 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1263            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1264            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1265
1266 let Constraints = "$src1 = $dst" in {
1267   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1268                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1269                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1270                     TB;
1271   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1272                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1273                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1274 }
1275
1276 //===----------------------------------------------------------------------===//
1277 // SSE 1 & 2 - Unpack Instructions
1278 //===----------------------------------------------------------------------===//
1279
1280 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1281 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1282                                    PatFrag mem_frag, RegisterClass RC,
1283                                    X86MemOperand x86memop, string asm,
1284                                    Domain d> {
1285     def rr : PI<opc, MRMSrcReg,
1286                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1287                 asm, [(set RC:$dst,
1288                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1289     def rm : PI<opc, MRMSrcMem,
1290                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1291                 asm, [(set RC:$dst,
1292                            (vt (OpNode RC:$src1,
1293                                        (mem_frag addr:$src2))))], d>;
1294 }
1295
1296 let AddedComplexity = 10 in {
1297   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1298         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1299                        SSEPackedSingle>, VEX_4V;
1300   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1301         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1302                        SSEPackedDouble>, OpSize, VEX_4V;
1303   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1304         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1305                        SSEPackedSingle>, VEX_4V;
1306   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1307         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1308                        SSEPackedDouble>, OpSize, VEX_4V;
1309
1310   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1311         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1312                        SSEPackedSingle>, VEX_4V;
1313   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1314         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1315                        SSEPackedDouble>, OpSize, VEX_4V;
1316   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1317         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1318                        SSEPackedSingle>, VEX_4V;
1319   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1320         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1321                        SSEPackedDouble>, OpSize, VEX_4V;
1322
1323   let Constraints = "$src1 = $dst" in {
1324     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1325           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1326                          SSEPackedSingle>, TB;
1327     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1328           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1329                          SSEPackedDouble>, TB, OpSize;
1330     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1331           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1332                          SSEPackedSingle>, TB;
1333     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1334           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1335                          SSEPackedDouble>, TB, OpSize;
1336   } // Constraints = "$src1 = $dst"
1337 } // AddedComplexity
1338
1339 //===----------------------------------------------------------------------===//
1340 // SSE 1 & 2 - Extract Floating-Point Sign mask
1341 //===----------------------------------------------------------------------===//
1342
1343 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1344 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1345                                 Domain d> {
1346   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1347                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1348                      [(set GR32:$dst, (Int RC:$src))], d>;
1349   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
1350                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
1351 }
1352
1353 // Mask creation
1354 defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1355                                       "movmskps", SSEPackedSingle>, VEX;
1356 defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1357                                       "movmskpd", SSEPackedDouble>, OpSize,
1358                                       VEX;
1359 defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1360                                       "movmskps", SSEPackedSingle>, VEX;
1361 defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1362                                       "movmskpd", SSEPackedDouble>, OpSize,
1363                                       VEX;
1364 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1365                                      SSEPackedSingle>, TB;
1366 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1367                                      SSEPackedDouble>, TB, OpSize;
1368
1369 // X86fgetsign
1370 def MOVMSKPDrr32_alt : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1371                     "movmskpd\t{$src, $dst|$dst, $src}",
1372                     [(set GR32:$dst, (X86fgetsign FR64:$src))], SSEPackedDouble>, TB, OpSize;
1373 def MOVMSKPDrr64_alt : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins FR64:$src),
1374                     "movmskpd\t{$src, $dst|$dst, $src}",
1375                     [(set GR64:$dst, (X86fgetsign FR64:$src))], SSEPackedDouble>, TB, OpSize;
1376 def MOVMSKPSrr32_alt : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
1377                     "movmskps\t{$src, $dst|$dst, $src}",
1378                     [(set GR32:$dst, (X86fgetsign FR32:$src))], SSEPackedSingle>, TB;
1379 def MOVMSKPSrr64_alt : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins FR32:$src),
1380                     "movmskps\t{$src, $dst|$dst, $src}",
1381                     [(set GR64:$dst, (X86fgetsign FR32:$src))], SSEPackedSingle>, TB;
1382
1383 // Assembler Only
1384 def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1385            "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1386 def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1387            "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1388            VEX;
1389 def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1390            "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1391 def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1392            "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1393            VEX;
1394
1395 //===----------------------------------------------------------------------===//
1396 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1397 //===----------------------------------------------------------------------===//
1398
1399 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1400 // names that start with 'Fs'.
1401
1402 // Alias instructions that map fld0 to pxor for sse.
1403 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1404     canFoldAsLoad = 1 in {
1405   // FIXME: Set encoding to pseudo!
1406 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1407                  [(set FR32:$dst, fp32imm0)]>,
1408                  Requires<[HasSSE1]>, TB, OpSize;
1409 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1410                  [(set FR64:$dst, fpimm0)]>,
1411                Requires<[HasSSE2]>, TB, OpSize;
1412 def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1413                   [(set FR32:$dst, fp32imm0)]>,
1414                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1415 def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1416                   [(set FR64:$dst, fpimm0)]>,
1417                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1418 }
1419
1420 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1421 // bits are disregarded.
1422 let neverHasSideEffects = 1 in {
1423 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1424                      "movaps\t{$src, $dst|$dst, $src}", []>;
1425 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1426                      "movapd\t{$src, $dst|$dst, $src}", []>;
1427 }
1428
1429 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1430 // bits are disregarded.
1431 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1432 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1433                      "movaps\t{$src, $dst|$dst, $src}",
1434                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1435 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1436                      "movapd\t{$src, $dst|$dst, $src}",
1437                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1438 }
1439
1440 //===----------------------------------------------------------------------===//
1441 // SSE 1 & 2 - Logical Instructions
1442 //===----------------------------------------------------------------------===//
1443
1444 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1445 ///
1446 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1447                                        SDNode OpNode> {
1448   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
1449               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, VEX_4V;
1450
1451   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
1452         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, OpSize, VEX_4V;
1453
1454   let Constraints = "$src1 = $dst" in {
1455     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
1456                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
1457
1458     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
1459                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
1460   }
1461 }
1462
1463 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1464 let mayLoad = 0 in {
1465   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1466   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1467   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1468 }
1469
1470 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1471   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
1472
1473 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1474 ///
1475 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1476                                    SDNode OpNode> {
1477   let Pattern = []<dag> in {
1478     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1479          !strconcat(OpcodeStr, "ps"), f128mem,
1480          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
1481          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1482                                    (memopv2i64 addr:$src2)))], 0>, VEX_4V;
1483
1484     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1485          !strconcat(OpcodeStr, "pd"), f128mem,
1486          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1487                                    (bc_v2i64 (v2f64 VR128:$src2))))],
1488          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1489                                    (memopv2i64 addr:$src2)))], 0>,
1490                                                    OpSize, VEX_4V;
1491   }
1492   let Constraints = "$src1 = $dst" in {
1493     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1494          !strconcat(OpcodeStr, "ps"), f128mem,
1495          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
1496          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1497                                    (memopv2i64 addr:$src2)))]>, TB;
1498
1499     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1500          !strconcat(OpcodeStr, "pd"), f128mem,
1501          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1502                                    (bc_v2i64 (v2f64 VR128:$src2))))],
1503          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1504                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
1505   }
1506 }
1507
1508 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
1509 ///
1510 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
1511                                      SDNode OpNode> {
1512     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
1513           !strconcat(OpcodeStr, "ps"), f256mem,
1514           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
1515           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
1516                                     (memopv4i64 addr:$src2)))], 0>, VEX_4V;
1517
1518     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
1519           !strconcat(OpcodeStr, "pd"), f256mem,
1520           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1521                                     (bc_v4i64 (v4f64 VR256:$src2))))],
1522           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1523                                     (memopv4i64 addr:$src2)))], 0>,
1524                                     OpSize, VEX_4V;
1525 }
1526
1527 // AVX 256-bit packed logical ops forms
1528 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
1529 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
1530 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
1531 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
1532
1533 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1534 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1535 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1536 let isCommutable = 0 in
1537   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
1538
1539 //===----------------------------------------------------------------------===//
1540 // SSE 1 & 2 - Arithmetic Instructions
1541 //===----------------------------------------------------------------------===//
1542
1543 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
1544 /// vector forms.
1545 ///
1546 /// In addition, we also have a special variant of the scalar form here to
1547 /// represent the associated intrinsic operation.  This form is unlike the
1548 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1549 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1550 ///
1551 /// These three forms can each be reg+reg or reg+mem.
1552 ///
1553
1554 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
1555 /// classes below
1556 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
1557                                   bit Is2Addr = 1> {
1558   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
1559                             OpNode, FR32, f32mem, Is2Addr>, XS;
1560   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
1561                             OpNode, FR64, f64mem, Is2Addr>, XD;
1562 }
1563
1564 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
1565                                    bit Is2Addr = 1> {
1566   let mayLoad = 0 in {
1567   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
1568               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
1569   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
1570               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
1571   }
1572 }
1573
1574 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
1575                                     SDNode OpNode> {
1576   let mayLoad = 0 in {
1577     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
1578                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
1579     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
1580                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
1581   }
1582 }
1583
1584 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
1585                                       bit Is2Addr = 1> {
1586   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1587      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
1588   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1589      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
1590 }
1591
1592 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
1593                                       bit Is2Addr = 1> {
1594   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1595      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
1596                                               SSEPackedSingle, Is2Addr>, TB;
1597
1598   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1599      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
1600                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
1601 }
1602
1603 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
1604   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1605      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
1606       SSEPackedSingle, 0>, TB;
1607
1608   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1609      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
1610       SSEPackedDouble, 0>, TB, OpSize;
1611 }
1612
1613 // Binary Arithmetic instructions
1614 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
1615             basic_sse12_fp_binop_s_int<0x58, "add", 0>,
1616             basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
1617             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
1618 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
1619             basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
1620             basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
1621             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
1622
1623 let isCommutable = 0 in {
1624   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
1625               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
1626               basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
1627               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
1628   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
1629               basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
1630               basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
1631               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
1632   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
1633               basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
1634               basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
1635               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
1636               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
1637               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
1638   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
1639               basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
1640               basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
1641               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
1642               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
1643               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
1644 }
1645
1646 let Constraints = "$src1 = $dst" in {
1647   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
1648              basic_sse12_fp_binop_p<0x58, "add", fadd>,
1649              basic_sse12_fp_binop_s_int<0x58, "add">;
1650   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
1651              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
1652              basic_sse12_fp_binop_s_int<0x59, "mul">;
1653
1654   let isCommutable = 0 in {
1655     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
1656                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
1657                basic_sse12_fp_binop_s_int<0x5C, "sub">;
1658     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
1659                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
1660                basic_sse12_fp_binop_s_int<0x5E, "div">;
1661     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
1662                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
1663                basic_sse12_fp_binop_s_int<0x5F, "max">,
1664                basic_sse12_fp_binop_p_int<0x5F, "max">;
1665     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
1666                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
1667                basic_sse12_fp_binop_s_int<0x5D, "min">,
1668                basic_sse12_fp_binop_p_int<0x5D, "min">;
1669   }
1670 }
1671
1672 /// Unop Arithmetic
1673 /// In addition, we also have a special variant of the scalar form here to
1674 /// represent the associated intrinsic operation.  This form is unlike the
1675 /// plain scalar form, in that it takes an entire vector (instead of a
1676 /// scalar) and leaves the top elements undefined.
1677 ///
1678 /// And, we have a special variant form for a full-vector intrinsic form.
1679
1680 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1681 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1682                           SDNode OpNode, Intrinsic F32Int> {
1683   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1684                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1685                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1686   // For scalar unary operations, fold a load into the operation
1687   // only in OptForSize mode. It eliminates an instruction, but it also
1688   // eliminates a whole-register clobber (the load), so it introduces a
1689   // partial register update condition.
1690   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1691                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1692                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1693             Requires<[HasSSE1, OptForSize]>;
1694   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1695                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1696                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1697   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1698                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1699                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1700 }
1701
1702 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1703 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1704                               SDNode OpNode, Intrinsic F32Int> {
1705   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1706                 !strconcat(OpcodeStr,
1707                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1708   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1709                 !strconcat(OpcodeStr,
1710                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1711                 []>, XS, Requires<[HasAVX, OptForSize]>;
1712   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1713                 !strconcat(OpcodeStr,
1714                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1715                 [(set VR128:$dst, (F32Int VR128:$src))]>;
1716   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1717                 !strconcat(OpcodeStr,
1718                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1719                 [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1720 }
1721
1722 /// sse1_fp_unop_p - SSE1 unops in packed form.
1723 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1724   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1725               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1726               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1727   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1728                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1729                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1730 }
1731
1732 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
1733 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1734   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1735               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1736               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
1737   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1738                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1739                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
1740 }
1741
1742 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
1743 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1744                               Intrinsic V4F32Int> {
1745   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1746                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1747                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1748   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1749                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1750                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1751 }
1752
1753 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
1754 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1755                                 Intrinsic V4F32Int> {
1756   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1757                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1758                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
1759   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1760                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1761                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
1762 }
1763
1764 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1765 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1766                           SDNode OpNode, Intrinsic F64Int> {
1767   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1768                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1769                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1770   // See the comments in sse1_fp_unop_s for why this is OptForSize.
1771   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1772                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1773                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
1774             Requires<[HasSSE2, OptForSize]>;
1775   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1776                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1777                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1778   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1779                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1780                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1781 }
1782
1783 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1784 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1785                               SDNode OpNode, Intrinsic F64Int> {
1786   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1787                !strconcat(OpcodeStr,
1788                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1789   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1790                (ins FR64:$src1, f64mem:$src2),
1791                !strconcat(OpcodeStr,
1792                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1793   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1794            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1795            [(set VR128:$dst, (F64Int VR128:$src))]>;
1796   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1797            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1798            [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1799 }
1800
1801 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1802 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1803                           SDNode OpNode> {
1804   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1805               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1806               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1807   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1808                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1809                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1810 }
1811
1812 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
1813 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1814   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1815               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1816               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
1817   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1818                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1819                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
1820 }
1821
1822 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
1823 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1824                               Intrinsic V2F64Int> {
1825   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1826                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1827                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1828   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1829                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1830                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1831 }
1832
1833 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
1834 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1835                                 Intrinsic V2F64Int> {
1836   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1837                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1838                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
1839   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1840                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1841                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
1842 }
1843
1844 let Predicates = [HasAVX] in {
1845   // Square root.
1846   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ss>,
1847                 sse2_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_sd>,
1848                 VEX_4V;
1849
1850   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
1851                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
1852                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1853                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1854                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
1855                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
1856                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
1857                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
1858                 VEX;
1859
1860   // Reciprocal approximations. Note that these typically require refinement
1861   // in order to obtain suitable precision.
1862   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt", X86frsqrt,
1863                                    int_x86_sse_rsqrt_ss>, VEX_4V;
1864   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
1865                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
1866                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
1867                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
1868
1869   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ss>,
1870                                    VEX_4V;
1871   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
1872                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
1873                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
1874                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
1875 }
1876
1877 // Square root.
1878 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
1879              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
1880              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
1881              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
1882              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
1883              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
1884
1885 // Reciprocal approximations. Note that these typically require refinement
1886 // in order to obtain suitable precision.
1887 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
1888              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
1889              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
1890 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
1891              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
1892              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
1893
1894 // There is no f64 version of the reciprocal approximation instructions.
1895
1896 //===----------------------------------------------------------------------===//
1897 // SSE 1 & 2 - Non-temporal stores
1898 //===----------------------------------------------------------------------===//
1899
1900 let AddedComplexity = 400 in { // Prefer non-temporal versions
1901   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
1902                        (ins f128mem:$dst, VR128:$src),
1903                        "movntps\t{$src, $dst|$dst, $src}",
1904                        [(alignednontemporalstore (v4f32 VR128:$src),
1905                                                  addr:$dst)]>, VEX;
1906   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
1907                        (ins f128mem:$dst, VR128:$src),
1908                        "movntpd\t{$src, $dst|$dst, $src}",
1909                        [(alignednontemporalstore (v2f64 VR128:$src),
1910                                                  addr:$dst)]>, VEX;
1911   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
1912                         (ins f128mem:$dst, VR128:$src),
1913                         "movntdq\t{$src, $dst|$dst, $src}",
1914                         [(alignednontemporalstore (v2f64 VR128:$src),
1915                                                   addr:$dst)]>, VEX;
1916
1917   let ExeDomain = SSEPackedInt in
1918   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
1919                            (ins f128mem:$dst, VR128:$src),
1920                            "movntdq\t{$src, $dst|$dst, $src}",
1921                            [(alignednontemporalstore (v4f32 VR128:$src),
1922                                                      addr:$dst)]>, VEX;
1923
1924   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
1925             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
1926
1927   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
1928                        (ins f256mem:$dst, VR256:$src),
1929                        "movntps\t{$src, $dst|$dst, $src}",
1930                        [(alignednontemporalstore (v8f32 VR256:$src),
1931                                                  addr:$dst)]>, VEX;
1932   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
1933                        (ins f256mem:$dst, VR256:$src),
1934                        "movntpd\t{$src, $dst|$dst, $src}",
1935                        [(alignednontemporalstore (v4f64 VR256:$src),
1936                                                  addr:$dst)]>, VEX;
1937   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
1938                         (ins f256mem:$dst, VR256:$src),
1939                         "movntdq\t{$src, $dst|$dst, $src}",
1940                         [(alignednontemporalstore (v4f64 VR256:$src),
1941                                                   addr:$dst)]>, VEX;
1942   let ExeDomain = SSEPackedInt in
1943   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
1944                       (ins f256mem:$dst, VR256:$src),
1945                       "movntdq\t{$src, $dst|$dst, $src}",
1946                       [(alignednontemporalstore (v8f32 VR256:$src),
1947                                                 addr:$dst)]>, VEX;
1948 }
1949
1950 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
1951           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
1952 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
1953           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
1954 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
1955           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
1956
1957 let AddedComplexity = 400 in { // Prefer non-temporal versions
1958 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1959                     "movntps\t{$src, $dst|$dst, $src}",
1960                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1961 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1962                     "movntpd\t{$src, $dst|$dst, $src}",
1963                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
1964
1965 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1966                     "movntdq\t{$src, $dst|$dst, $src}",
1967                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1968
1969 let ExeDomain = SSEPackedInt in
1970 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1971                     "movntdq\t{$src, $dst|$dst, $src}",
1972                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1973
1974 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
1975           (MOVNTDQmr addr:$dst, VR128:$src)>;
1976
1977 // There is no AVX form for instructions below this point
1978 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1979                  "movnti{l}\t{$src, $dst|$dst, $src}",
1980                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1981                TB, Requires<[HasSSE2]>;
1982 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1983                      "movnti{q}\t{$src, $dst|$dst, $src}",
1984                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1985                   TB, Requires<[HasSSE2]>;
1986 }
1987
1988 //===----------------------------------------------------------------------===//
1989 // SSE 1 & 2 - Misc Instructions (No AVX form)
1990 //===----------------------------------------------------------------------===//
1991
1992 // Prefetch intrinsic.
1993 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1994     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
1995 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1996     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
1997 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1998     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
1999 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2000     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
2001
2002 // Load, store, and memory fence
2003 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2004              TB, Requires<[HasSSE1]>;
2005 def : Pat<(X86SFence), (SFENCE)>;
2006
2007 // Alias instructions that map zero vector to pxor / xorp* for sse.
2008 // We set canFoldAsLoad because this can be converted to a constant-pool
2009 // load of an all-zeros value if folding it would be beneficial.
2010 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2011 // JIT implementation, it does not expand the instructions below like
2012 // X86MCInstLower does.
2013 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2014     isCodeGenOnly = 1 in {
2015 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2016                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2017 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2018                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2019 let ExeDomain = SSEPackedInt in
2020 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2021                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2022 }
2023
2024 // The same as done above but for AVX. The 128-bit versions are the
2025 // same, but re-encoded. The 256-bit does not support PI version.
2026 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2027 // JIT implementatioan, it does not expand the instructions below like
2028 // X86MCInstLower does.
2029 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2030     isCodeGenOnly = 1, Predicates = [HasAVX] in {
2031 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2032                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
2033 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2034                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
2035 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2036                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
2037 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2038                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
2039 let ExeDomain = SSEPackedInt in
2040 def AVX_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2041                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2042 }
2043
2044 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2045 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2046 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2047
2048 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2049           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2050
2051 // FIXME: According to the intel manual, DEST[127:64] <- SRC1[127:64], while
2052 // in the non-AVX version bits 127:64 aren't touched. Find a better way to
2053 // represent this instead of always zeroing SRC1. One possible solution is
2054 // to represent the instruction w/ something similar as the "$src1 = $dst"
2055 // constraint but without the tied operands.
2056 def : Pat<(extloadf32 addr:$src),
2057           (VCVTSS2SDrm (f32 (EXTRACT_SUBREG (AVX_SET0PS), sub_ss)), addr:$src)>,
2058       Requires<[HasAVX, OptForSpeed]>;
2059
2060 //===----------------------------------------------------------------------===//
2061 // SSE 1 & 2 - Load/Store XCSR register
2062 //===----------------------------------------------------------------------===//
2063
2064 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2065                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2066 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2067                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2068
2069 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2070                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2071 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2072                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2073
2074 //===---------------------------------------------------------------------===//
2075 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2076 //===---------------------------------------------------------------------===//
2077
2078 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2079
2080 let neverHasSideEffects = 1 in {
2081 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2082                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2083 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2084                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2085 }
2086 def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2087                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2088 def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2089                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2090
2091 let canFoldAsLoad = 1, mayLoad = 1 in {
2092 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2093                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2094 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2095                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2096 let Predicates = [HasAVX] in {
2097   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2098                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2099   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2100                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2101 }
2102 }
2103
2104 let mayStore = 1 in {
2105 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2106                      (ins i128mem:$dst, VR128:$src),
2107                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2108 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2109                      (ins i256mem:$dst, VR256:$src),
2110                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2111 let Predicates = [HasAVX] in {
2112 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2113                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2114 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2115                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2116 }
2117 }
2118
2119 let neverHasSideEffects = 1 in
2120 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2121                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2122
2123 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2124                    "movdqu\t{$src, $dst|$dst, $src}",
2125                    []>, XS, Requires<[HasSSE2]>;
2126
2127 let canFoldAsLoad = 1, mayLoad = 1 in {
2128 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2129                    "movdqa\t{$src, $dst|$dst, $src}",
2130                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2131 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2132                    "movdqu\t{$src, $dst|$dst, $src}",
2133                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2134                  XS, Requires<[HasSSE2]>;
2135 }
2136
2137 let mayStore = 1 in {
2138 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2139                    "movdqa\t{$src, $dst|$dst, $src}",
2140                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2141 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2142                    "movdqu\t{$src, $dst|$dst, $src}",
2143                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2144                  XS, Requires<[HasSSE2]>;
2145 }
2146
2147 // Intrinsic forms of MOVDQU load and store
2148 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2149                        "vmovdqu\t{$src, $dst|$dst, $src}",
2150                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2151                      XS, VEX, Requires<[HasAVX]>;
2152
2153 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2154                        "movdqu\t{$src, $dst|$dst, $src}",
2155                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2156                      XS, Requires<[HasSSE2]>;
2157
2158 } // ExeDomain = SSEPackedInt
2159
2160 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2161 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2162           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2163
2164 //===---------------------------------------------------------------------===//
2165 // SSE2 - Packed Integer Arithmetic Instructions
2166 //===---------------------------------------------------------------------===//
2167
2168 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2169
2170 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2171                             bit IsCommutable = 0, bit Is2Addr = 1> {
2172   let isCommutable = IsCommutable in
2173   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2174        (ins VR128:$src1, VR128:$src2),
2175        !if(Is2Addr,
2176            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2177            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2178        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2179   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2180        (ins VR128:$src1, i128mem:$src2),
2181        !if(Is2Addr,
2182            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2183            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2184        [(set VR128:$dst, (IntId VR128:$src1,
2185                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2186 }
2187
2188 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2189                              string OpcodeStr, Intrinsic IntId,
2190                              Intrinsic IntId2, bit Is2Addr = 1> {
2191   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2192        (ins VR128:$src1, VR128:$src2),
2193        !if(Is2Addr,
2194            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2195            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2196        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2197   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2198        (ins VR128:$src1, i128mem:$src2),
2199        !if(Is2Addr,
2200            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2201            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2202        [(set VR128:$dst, (IntId VR128:$src1,
2203                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2204   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2205        (ins VR128:$src1, i32i8imm:$src2),
2206        !if(Is2Addr,
2207            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2208            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2209        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2210 }
2211
2212 /// PDI_binop_rm - Simple SSE2 binary operator.
2213 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2214                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2215   let isCommutable = IsCommutable in
2216   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2217        (ins VR128:$src1, VR128:$src2),
2218        !if(Is2Addr,
2219            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2220            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2221        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2222   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2223        (ins VR128:$src1, i128mem:$src2),
2224        !if(Is2Addr,
2225            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2226            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2227        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2228                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2229 }
2230
2231 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2232 ///
2233 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2234 /// to collapse (bitconvert VT to VT) into its operand.
2235 ///
2236 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2237                               bit IsCommutable = 0, bit Is2Addr = 1> {
2238   let isCommutable = IsCommutable in
2239   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2240        (ins VR128:$src1, VR128:$src2),
2241        !if(Is2Addr,
2242            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2243            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2244        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2245   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2246        (ins VR128:$src1, i128mem:$src2),
2247        !if(Is2Addr,
2248            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2249            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2250        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2251 }
2252
2253 } // ExeDomain = SSEPackedInt
2254
2255 // 128-bit Integer Arithmetic
2256
2257 let Predicates = [HasAVX] in {
2258 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2259 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2260 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2261 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2262 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2263 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2264 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2265 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2266 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2267
2268 // Intrinsic forms
2269 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2270                                  VEX_4V;
2271 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2272                                  VEX_4V;
2273 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2274                                  VEX_4V;
2275 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2276                                  VEX_4V;
2277 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2278                                  VEX_4V;
2279 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2280                                  VEX_4V;
2281 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2282                                  VEX_4V;
2283 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2284                                  VEX_4V;
2285 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2286                                  VEX_4V;
2287 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2288                                  VEX_4V;
2289 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2290                                  VEX_4V;
2291 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2292                                  VEX_4V;
2293 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2294                                  VEX_4V;
2295 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2296                                  VEX_4V;
2297 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2298                                  VEX_4V;
2299 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2300                                  VEX_4V;
2301 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2302                                  VEX_4V;
2303 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2304                                  VEX_4V;
2305 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2306                                  VEX_4V;
2307 }
2308
2309 let Constraints = "$src1 = $dst" in {
2310 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2311 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2312 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2313 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2314 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2315 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2316 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2317 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2318 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2319
2320 // Intrinsic forms
2321 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2322 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2323 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2324 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2325 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2326 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2327 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2328 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2329 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2330 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2331 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2332 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2333 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2334 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2335 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2336 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2337 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2338 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2339 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2340
2341 } // Constraints = "$src1 = $dst"
2342
2343 //===---------------------------------------------------------------------===//
2344 // SSE2 - Packed Integer Logical Instructions
2345 //===---------------------------------------------------------------------===//
2346
2347 let Predicates = [HasAVX] in {
2348 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2349                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2350                                 VEX_4V;
2351 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2352                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2353                                 VEX_4V;
2354 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2355                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2356                                 VEX_4V;
2357
2358 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2359                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2360                                 VEX_4V;
2361 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2362                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2363                                 VEX_4V;
2364 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2365                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2366                                 VEX_4V;
2367
2368 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2369                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2370                                 VEX_4V;
2371 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2372                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2373                                 VEX_4V;
2374
2375 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2376 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2377 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2378
2379 let ExeDomain = SSEPackedInt in {
2380   let neverHasSideEffects = 1 in {
2381     // 128-bit logical shifts.
2382     def VPSLLDQri : PDIi8<0x73, MRM7r,
2383                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2384                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2385                       VEX_4V;
2386     def VPSRLDQri : PDIi8<0x73, MRM3r,
2387                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2388                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2389                       VEX_4V;
2390     // PSRADQri doesn't exist in SSE[1-3].
2391   }
2392   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2393                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2394                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2395                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2396                                               VR128:$src2)))]>, VEX_4V;
2397
2398   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2399                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2400                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2401                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2402                                               (memopv2i64 addr:$src2))))]>,
2403                                               VEX_4V;
2404 }
2405 }
2406
2407 let Constraints = "$src1 = $dst" in {
2408 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2409                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2410 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2411                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2412 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2413                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2414
2415 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2416                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2417 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2418                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2419 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2420                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2421
2422 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2423                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2424 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2425                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2426
2427 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2428 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2429 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2430
2431 let ExeDomain = SSEPackedInt in {
2432   let neverHasSideEffects = 1 in {
2433     // 128-bit logical shifts.
2434     def PSLLDQri : PDIi8<0x73, MRM7r,
2435                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2436                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2437     def PSRLDQri : PDIi8<0x73, MRM3r,
2438                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2439                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2440     // PSRADQri doesn't exist in SSE[1-3].
2441   }
2442   def PANDNrr : PDI<0xDF, MRMSrcReg,
2443                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2444                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2445
2446   def PANDNrm : PDI<0xDF, MRMSrcMem,
2447                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2448                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2449 }
2450 } // Constraints = "$src1 = $dst"
2451
2452 let Predicates = [HasAVX] in {
2453   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2454             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2455   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2456             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2457   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2458             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
2459   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2460             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
2461   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2462             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2463
2464   // Shift up / down and insert zero's.
2465   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2466             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2467   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2468             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2469 }
2470
2471 let Predicates = [HasSSE2] in {
2472   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2473             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2474   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2475             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2476   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2477             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2478   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2479             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2480   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2481             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2482
2483   // Shift up / down and insert zero's.
2484   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2485             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2486   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2487             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2488 }
2489
2490 //===---------------------------------------------------------------------===//
2491 // SSE2 - Packed Integer Comparison Instructions
2492 //===---------------------------------------------------------------------===//
2493
2494 let Predicates = [HasAVX] in {
2495   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2496                                     0>, VEX_4V;
2497   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2498                                     0>, VEX_4V;
2499   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2500                                     0>, VEX_4V;
2501   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2502                                     0>, VEX_4V;
2503   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2504                                     0>, VEX_4V;
2505   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2506                                     0>, VEX_4V;
2507 }
2508
2509 let Constraints = "$src1 = $dst" in {
2510   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2511   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2512   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2513   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2514   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2515   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2516 } // Constraints = "$src1 = $dst"
2517
2518 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2519           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2520 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2521           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2522 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2523           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2524 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2525           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2526 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2527           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2528 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2529           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2530
2531 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2532           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2533 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2534           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2535 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2536           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2537 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2538           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2539 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2540           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2541 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2542           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2543
2544 //===---------------------------------------------------------------------===//
2545 // SSE2 - Packed Integer Pack Instructions
2546 //===---------------------------------------------------------------------===//
2547
2548 let Predicates = [HasAVX] in {
2549 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
2550                                   0, 0>, VEX_4V;
2551 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
2552                                   0, 0>, VEX_4V;
2553 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
2554                                   0, 0>, VEX_4V;
2555 }
2556
2557 let Constraints = "$src1 = $dst" in {
2558 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2559 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2560 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2561 } // Constraints = "$src1 = $dst"
2562
2563 //===---------------------------------------------------------------------===//
2564 // SSE2 - Packed Integer Shuffle Instructions
2565 //===---------------------------------------------------------------------===//
2566
2567 let ExeDomain = SSEPackedInt in {
2568 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
2569                          PatFrag bc_frag> {
2570 def ri : Ii8<0x70, MRMSrcReg,
2571               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2572               !strconcat(OpcodeStr,
2573                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2574               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
2575                                                       (undef))))]>;
2576 def mi : Ii8<0x70, MRMSrcMem,
2577               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2578               !strconcat(OpcodeStr,
2579                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2580               [(set VR128:$dst, (vt (pshuf_frag:$src2
2581                                       (bc_frag (memopv2i64 addr:$src1)),
2582                                       (undef))))]>;
2583 }
2584 } // ExeDomain = SSEPackedInt
2585
2586 let Predicates = [HasAVX] in {
2587   let AddedComplexity = 5 in
2588   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
2589                                VEX;
2590
2591   // SSE2 with ImmT == Imm8 and XS prefix.
2592   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
2593                                VEX;
2594
2595   // SSE2 with ImmT == Imm8 and XD prefix.
2596   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
2597                                VEX;
2598 }
2599
2600 let Predicates = [HasSSE2] in {
2601   let AddedComplexity = 5 in
2602   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
2603
2604   // SSE2 with ImmT == Imm8 and XS prefix.
2605   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
2606
2607   // SSE2 with ImmT == Imm8 and XD prefix.
2608   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
2609 }
2610
2611 //===---------------------------------------------------------------------===//
2612 // SSE2 - Packed Integer Unpack Instructions
2613 //===---------------------------------------------------------------------===//
2614
2615 let ExeDomain = SSEPackedInt in {
2616 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2617                        PatFrag unp_frag, PatFrag bc_frag, bit Is2Addr = 1> {
2618   def rr : PDI<opc, MRMSrcReg,
2619       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2620       !if(Is2Addr,
2621           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2622           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2623       [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2624   def rm : PDI<opc, MRMSrcMem,
2625       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2626       !if(Is2Addr,
2627           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2628           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2629       [(set VR128:$dst, (unp_frag VR128:$src1,
2630                                   (bc_frag (memopv2i64
2631                                                addr:$src2))))]>;
2632 }
2633
2634 let Predicates = [HasAVX] in {
2635   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, unpckl, bc_v16i8,
2636                                  0>, VEX_4V;
2637   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, unpckl, bc_v8i16,
2638                                  0>, VEX_4V;
2639   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, unpckl, bc_v4i32,
2640                                  0>, VEX_4V;
2641
2642   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2643   /// knew to collapse (bitconvert VT to VT) into its operand.
2644   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2645                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2646                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2647                         [(set VR128:$dst,
2648                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>, VEX_4V;
2649   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2650                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2651                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2652                         [(set VR128:$dst,
2653                           (v2i64 (unpckl VR128:$src1,
2654                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2655
2656   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, unpckh, bc_v16i8,
2657                                  0>, VEX_4V;
2658   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, unpckh, bc_v8i16,
2659                                  0>, VEX_4V;
2660   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, unpckh, bc_v4i32,
2661                                  0>, VEX_4V;
2662
2663   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2664   /// knew to collapse (bitconvert VT to VT) into its operand.
2665   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2666                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2667                          "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2668                         [(set VR128:$dst,
2669                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>, VEX_4V;
2670   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2671                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2672                         "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2673                         [(set VR128:$dst,
2674                           (v2i64 (unpckh VR128:$src1,
2675                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2676 }
2677
2678 let Constraints = "$src1 = $dst" in {
2679   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2680   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2681   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2682
2683   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2684   /// knew to collapse (bitconvert VT to VT) into its operand.
2685   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2686                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2687                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2688                         [(set VR128:$dst,
2689                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2690   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2691                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2692                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2693                         [(set VR128:$dst,
2694                           (v2i64 (unpckl VR128:$src1,
2695                                          (memopv2i64 addr:$src2))))]>;
2696
2697   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2698   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2699   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2700
2701   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2702   /// knew to collapse (bitconvert VT to VT) into its operand.
2703   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2704                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2705                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2706                         [(set VR128:$dst,
2707                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2708   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2709                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2710                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2711                         [(set VR128:$dst,
2712                           (v2i64 (unpckh VR128:$src1,
2713                                          (memopv2i64 addr:$src2))))]>;
2714 }
2715
2716 } // ExeDomain = SSEPackedInt
2717
2718 //===---------------------------------------------------------------------===//
2719 // SSE2 - Packed Integer Extract and Insert
2720 //===---------------------------------------------------------------------===//
2721
2722 let ExeDomain = SSEPackedInt in {
2723 multiclass sse2_pinsrw<bit Is2Addr = 1> {
2724   def rri : Ii8<0xC4, MRMSrcReg,
2725        (outs VR128:$dst), (ins VR128:$src1,
2726         GR32:$src2, i32i8imm:$src3),
2727        !if(Is2Addr,
2728            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2729            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2730        [(set VR128:$dst,
2731          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2732   def rmi : Ii8<0xC4, MRMSrcMem,
2733                        (outs VR128:$dst), (ins VR128:$src1,
2734                         i16mem:$src2, i32i8imm:$src3),
2735        !if(Is2Addr,
2736            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2737            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2738        [(set VR128:$dst,
2739          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2740                     imm:$src3))]>;
2741 }
2742
2743 // Extract
2744 let Predicates = [HasAVX] in
2745 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
2746                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2747                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2748                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2749                                                 imm:$src2))]>, OpSize, VEX;
2750 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2751                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2752                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2753                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2754                                                 imm:$src2))]>;
2755
2756 // Insert
2757 let Predicates = [HasAVX] in {
2758   defm VPINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
2759   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
2760        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2761        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2762        []>, OpSize, VEX_4V;
2763 }
2764
2765 let Constraints = "$src1 = $dst" in
2766   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
2767
2768 } // ExeDomain = SSEPackedInt
2769
2770 //===---------------------------------------------------------------------===//
2771 // SSE2 - Packed Mask Creation
2772 //===---------------------------------------------------------------------===//
2773
2774 let ExeDomain = SSEPackedInt in {
2775
2776 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2777            "pmovmskb\t{$src, $dst|$dst, $src}",
2778            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
2779 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2780            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
2781 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2782            "pmovmskb\t{$src, $dst|$dst, $src}",
2783            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2784
2785 } // ExeDomain = SSEPackedInt
2786
2787 //===---------------------------------------------------------------------===//
2788 // SSE2 - Conditional Store
2789 //===---------------------------------------------------------------------===//
2790
2791 let ExeDomain = SSEPackedInt in {
2792
2793 let Uses = [EDI] in
2794 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
2795            (ins VR128:$src, VR128:$mask),
2796            "maskmovdqu\t{$mask, $src|$src, $mask}",
2797            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
2798 let Uses = [RDI] in
2799 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
2800            (ins VR128:$src, VR128:$mask),
2801            "maskmovdqu\t{$mask, $src|$src, $mask}",
2802            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
2803
2804 let Uses = [EDI] in
2805 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2806            "maskmovdqu\t{$mask, $src|$src, $mask}",
2807            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2808 let Uses = [RDI] in
2809 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2810            "maskmovdqu\t{$mask, $src|$src, $mask}",
2811            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2812
2813 } // ExeDomain = SSEPackedInt
2814
2815 //===---------------------------------------------------------------------===//
2816 // SSE2 - Move Doubleword
2817 //===---------------------------------------------------------------------===//
2818
2819 // Move Int Doubleword to Packed Double Int
2820 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2821                       "movd\t{$src, $dst|$dst, $src}",
2822                       [(set VR128:$dst,
2823                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
2824 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2825                       "movd\t{$src, $dst|$dst, $src}",
2826                       [(set VR128:$dst,
2827                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
2828                       VEX;
2829 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2830                       "movd\t{$src, $dst|$dst, $src}",
2831                       [(set VR128:$dst,
2832                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2833 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2834                       "movd\t{$src, $dst|$dst, $src}",
2835                       [(set VR128:$dst,
2836                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2837 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2838                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2839                         [(set VR128:$dst,
2840                           (v2i64 (scalar_to_vector GR64:$src)))]>;
2841 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2842                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2843                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
2844
2845
2846 // Move Int Doubleword to Single Scalar
2847 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2848                       "movd\t{$src, $dst|$dst, $src}",
2849                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
2850
2851 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2852                       "movd\t{$src, $dst|$dst, $src}",
2853                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
2854                       VEX;
2855 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2856                       "movd\t{$src, $dst|$dst, $src}",
2857                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2858
2859 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2860                       "movd\t{$src, $dst|$dst, $src}",
2861                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2862
2863 // Move Packed Doubleword Int to Packed Double Int
2864 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2865                        "movd\t{$src, $dst|$dst, $src}",
2866                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2867                                         (iPTR 0)))]>, VEX;
2868 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
2869                        (ins i32mem:$dst, VR128:$src),
2870                        "movd\t{$src, $dst|$dst, $src}",
2871                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2872                                      (iPTR 0))), addr:$dst)]>, VEX;
2873 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2874                        "movd\t{$src, $dst|$dst, $src}",
2875                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2876                                         (iPTR 0)))]>;
2877 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2878                        "movd\t{$src, $dst|$dst, $src}",
2879                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2880                                      (iPTR 0))), addr:$dst)]>;
2881
2882 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
2883                          "mov{d|q}\t{$src, $dst|$dst, $src}",
2884                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
2885                                            (iPTR 0)))]>;
2886 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
2887                        "movq\t{$src, $dst|$dst, $src}",
2888                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
2889
2890 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2891                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2892                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
2893 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2894                         "movq\t{$src, $dst|$dst, $src}",
2895                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
2896
2897 // Move Scalar Single to Double Int
2898 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2899                       "movd\t{$src, $dst|$dst, $src}",
2900                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
2901 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2902                       "movd\t{$src, $dst|$dst, $src}",
2903                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
2904 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2905                       "movd\t{$src, $dst|$dst, $src}",
2906                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2907 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2908                       "movd\t{$src, $dst|$dst, $src}",
2909                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2910
2911 // movd / movq to XMM register zero-extends
2912 let AddedComplexity = 15 in {
2913 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2914                        "movd\t{$src, $dst|$dst, $src}",
2915                        [(set VR128:$dst, (v4i32 (X86vzmovl
2916                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
2917                                       VEX;
2918 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2919                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
2920                        [(set VR128:$dst, (v2i64 (X86vzmovl
2921                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
2922                                       VEX, VEX_W;
2923 }
2924 let AddedComplexity = 15 in {
2925 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2926                        "movd\t{$src, $dst|$dst, $src}",
2927                        [(set VR128:$dst, (v4i32 (X86vzmovl
2928                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2929 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2930                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
2931                        [(set VR128:$dst, (v2i64 (X86vzmovl
2932                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2933 }
2934
2935 let AddedComplexity = 20 in {
2936 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2937                        "movd\t{$src, $dst|$dst, $src}",
2938                        [(set VR128:$dst,
2939                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2940                                                    (loadi32 addr:$src))))))]>,
2941                                                    VEX;
2942 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2943                        "movd\t{$src, $dst|$dst, $src}",
2944                        [(set VR128:$dst,
2945                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2946                                                    (loadi32 addr:$src))))))]>;
2947
2948 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2949             (MOVZDI2PDIrm addr:$src)>;
2950 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2951             (MOVZDI2PDIrm addr:$src)>;
2952 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2953             (MOVZDI2PDIrm addr:$src)>;
2954 }
2955
2956 // These are the correct encodings of the instructions so that we know how to
2957 // read correct assembly, even though we continue to emit the wrong ones for
2958 // compatibility with Darwin's buggy assembler.
2959 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2960                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
2961 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2962                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
2963 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2964                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
2965 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2966                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
2967 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2968                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
2969 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2970                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
2971
2972 //===---------------------------------------------------------------------===//
2973 // SSE2 - Move Quadword
2974 //===---------------------------------------------------------------------===//
2975
2976 // Move Quadword Int to Packed Quadword Int
2977 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2978                     "vmovq\t{$src, $dst|$dst, $src}",
2979                     [(set VR128:$dst,
2980                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2981                     VEX, Requires<[HasAVX]>;
2982 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2983                     "movq\t{$src, $dst|$dst, $src}",
2984                     [(set VR128:$dst,
2985                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2986                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
2987
2988 // Move Packed Quadword Int to Quadword Int
2989 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2990                       "movq\t{$src, $dst|$dst, $src}",
2991                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2992                                     (iPTR 0))), addr:$dst)]>, VEX;
2993 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2994                       "movq\t{$src, $dst|$dst, $src}",
2995                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2996                                     (iPTR 0))), addr:$dst)]>;
2997
2998 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2999           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3000
3001 // Store / copy lower 64-bits of a XMM register.
3002 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3003                      "movq\t{$src, $dst|$dst, $src}",
3004                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3005 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3006                      "movq\t{$src, $dst|$dst, $src}",
3007                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3008
3009 let AddedComplexity = 20 in
3010 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3011                      "vmovq\t{$src, $dst|$dst, $src}",
3012                      [(set VR128:$dst,
3013                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3014                                                  (loadi64 addr:$src))))))]>,
3015                      XS, VEX, Requires<[HasAVX]>;
3016
3017 let AddedComplexity = 20 in {
3018 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3019                      "movq\t{$src, $dst|$dst, $src}",
3020                      [(set VR128:$dst,
3021                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3022                                                  (loadi64 addr:$src))))))]>,
3023                      XS, Requires<[HasSSE2]>;
3024
3025 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3026             (MOVZQI2PQIrm addr:$src)>;
3027 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3028             (MOVZQI2PQIrm addr:$src)>;
3029 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3030 }
3031
3032 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3033 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3034 let AddedComplexity = 15 in
3035 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3036                         "vmovq\t{$src, $dst|$dst, $src}",
3037                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3038                       XS, VEX, Requires<[HasAVX]>;
3039 let AddedComplexity = 15 in
3040 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3041                         "movq\t{$src, $dst|$dst, $src}",
3042                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3043                       XS, Requires<[HasSSE2]>;
3044
3045 let AddedComplexity = 20 in
3046 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3047                         "vmovq\t{$src, $dst|$dst, $src}",
3048                     [(set VR128:$dst, (v2i64 (X86vzmovl
3049                                              (loadv2i64 addr:$src))))]>,
3050                       XS, VEX, Requires<[HasAVX]>;
3051 let AddedComplexity = 20 in {
3052 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3053                         "movq\t{$src, $dst|$dst, $src}",
3054                     [(set VR128:$dst, (v2i64 (X86vzmovl
3055                                              (loadv2i64 addr:$src))))]>,
3056                       XS, Requires<[HasSSE2]>;
3057
3058 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3059             (MOVZPQILo2PQIrm addr:$src)>;
3060 }
3061
3062 // Instructions to match in the assembler
3063 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3064                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3065 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3066                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3067 // Recognize "movd" with GR64 destination, but encode as a "movq"
3068 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3069                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3070
3071 // Instructions for the disassembler
3072 // xr = XMM register
3073 // xm = mem64
3074
3075 let Predicates = [HasAVX] in
3076 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3077                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3078 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3079                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3080
3081 //===---------------------------------------------------------------------===//
3082 // SSE2 - Misc Instructions
3083 //===---------------------------------------------------------------------===//
3084
3085 // Flush cache
3086 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3087                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3088               TB, Requires<[HasSSE2]>;
3089
3090 // Load, store, and memory fence
3091 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3092                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3093 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3094                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3095 def : Pat<(X86LFence), (LFENCE)>;
3096 def : Pat<(X86MFence), (MFENCE)>;
3097
3098
3099 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3100 // was introduced with SSE2, it's backward compatible.
3101 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3102
3103 // Alias instructions that map zero vector to pxor / xorp* for sse.
3104 // We set canFoldAsLoad because this can be converted to a constant-pool
3105 // load of an all-ones value if folding it would be beneficial.
3106 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3107     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3108   // FIXME: Change encoding to pseudo.
3109   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3110                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3111
3112 //===---------------------------------------------------------------------===//
3113 // SSE3 - Conversion Instructions
3114 //===---------------------------------------------------------------------===//
3115
3116 // Convert Packed Double FP to Packed DW Integers
3117 let Predicates = [HasAVX] in {
3118 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3119 // register, but the same isn't true when using memory operands instead.
3120 // Provide other assembly rr and rm forms to address this explicitly.
3121 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3122                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3123 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3124                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3125
3126 // XMM only
3127 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3128                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3129 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3130                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3131
3132 // YMM only
3133 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3134                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3135 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3136                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3137 }
3138
3139 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3140                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3141 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3142                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3143
3144 // Convert Packed DW Integers to Packed Double FP
3145 let Predicates = [HasAVX] in {
3146 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3147                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3148 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3149                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3150 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3151                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3152 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3153                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3154 }
3155
3156 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3157                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3158 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3159                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3160
3161 // AVX 256-bit register conversion intrinsics
3162 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3163            (VCVTDQ2PDYrr VR128:$src)>;
3164 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3165            (VCVTDQ2PDYrm addr:$src)>;
3166
3167 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3168           (VCVTPD2DQYrr VR256:$src)>;
3169 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3170           (VCVTPD2DQYrm addr:$src)>;
3171
3172 //===---------------------------------------------------------------------===//
3173 // SSE3 - Move Instructions
3174 //===---------------------------------------------------------------------===//
3175
3176 // Replicate Single FP
3177 multiclass sse3_replicate_sfp<bits<8> op, PatFrag rep_frag, string OpcodeStr> {
3178 def rr : S3SI<op, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3179                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3180                       [(set VR128:$dst, (v4f32 (rep_frag
3181                                                 VR128:$src, (undef))))]>;
3182 def rm : S3SI<op, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3183                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3184                       [(set VR128:$dst, (rep_frag
3185                                          (memopv4f32 addr:$src), (undef)))]>;
3186 }
3187
3188 multiclass sse3_replicate_sfp_y<bits<8> op, PatFrag rep_frag,
3189                                 string OpcodeStr> {
3190 def rr : S3SI<op, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3191               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3192 def rm : S3SI<op, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3193               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3194 }
3195
3196 let Predicates = [HasAVX] in {
3197   // FIXME: Merge above classes when we have patterns for the ymm version
3198   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, movshdup, "vmovshdup">, VEX;
3199   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, movsldup, "vmovsldup">, VEX;
3200   defm VMOVSHDUPY : sse3_replicate_sfp_y<0x16, movshdup, "vmovshdup">, VEX;
3201   defm VMOVSLDUPY : sse3_replicate_sfp_y<0x12, movsldup, "vmovsldup">, VEX;
3202 }
3203 defm MOVSHDUP : sse3_replicate_sfp<0x16, movshdup, "movshdup">;
3204 defm MOVSLDUP : sse3_replicate_sfp<0x12, movsldup, "movsldup">;
3205
3206 // Replicate Double FP
3207 multiclass sse3_replicate_dfp<string OpcodeStr> {
3208 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3209                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3210                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3211 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3212                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3213                     [(set VR128:$dst,
3214                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3215                                       (undef))))]>;
3216 }
3217
3218 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3219 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3220                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3221                     []>;
3222 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3223                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3224                     []>;
3225 }
3226
3227 let Predicates = [HasAVX] in {
3228   // FIXME: Merge above classes when we have patterns for the ymm version
3229   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3230   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3231 }
3232 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3233
3234 // Move Unaligned Integer
3235 let Predicates = [HasAVX] in {
3236   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3237                    "vlddqu\t{$src, $dst|$dst, $src}",
3238                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3239   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3240                    "vlddqu\t{$src, $dst|$dst, $src}",
3241                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
3242 }
3243 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3244                    "lddqu\t{$src, $dst|$dst, $src}",
3245                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3246
3247 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3248                    (undef)),
3249           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3250
3251 // Several Move patterns
3252 let AddedComplexity = 5 in {
3253 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
3254           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3255 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3256           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3257 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
3258           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3259 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3260           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3261 }
3262
3263 // vector_shuffle v1, <undef> <1, 1, 3, 3>
3264 let AddedComplexity = 15 in
3265 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
3266           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3267 let AddedComplexity = 20 in
3268 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3269           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
3270
3271 // vector_shuffle v1, <undef> <0, 0, 2, 2>
3272 let AddedComplexity = 15 in
3273   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
3274             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3275 let AddedComplexity = 20 in
3276   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3277             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
3278
3279 //===---------------------------------------------------------------------===//
3280 // SSE3 - Arithmetic
3281 //===---------------------------------------------------------------------===//
3282
3283 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
3284                        X86MemOperand x86memop, bit Is2Addr = 1> {
3285   def rr : I<0xD0, MRMSrcReg,
3286        (outs RC:$dst), (ins RC:$src1, RC:$src2),
3287        !if(Is2Addr,
3288            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3289            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3290        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
3291   def rm : I<0xD0, MRMSrcMem,
3292        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3293        !if(Is2Addr,
3294            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3295            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3296        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
3297 }
3298
3299 let Predicates = [HasAVX],
3300   ExeDomain = SSEPackedDouble in {
3301   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
3302                                f128mem, 0>, TB, XD, VEX_4V;
3303   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
3304                                f128mem, 0>, TB, OpSize, VEX_4V;
3305   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
3306                                f256mem, 0>, TB, XD, VEX_4V;
3307   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
3308                                f256mem, 0>, TB, OpSize, VEX_4V;
3309 }
3310 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3311     ExeDomain = SSEPackedDouble in {
3312   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
3313                               f128mem>, TB, XD;
3314   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
3315                               f128mem>, TB, OpSize;
3316 }
3317
3318 //===---------------------------------------------------------------------===//
3319 // SSE3 Instructions
3320 //===---------------------------------------------------------------------===//
3321
3322 // Horizontal ops
3323 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3324                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3325   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3326        !if(Is2Addr,
3327          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3328          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3329       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3330
3331   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3332        !if(Is2Addr,
3333          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3334          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3335       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3336 }
3337 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3338                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3339   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3340        !if(Is2Addr,
3341          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3342          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3343       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3344
3345   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3346        !if(Is2Addr,
3347          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3348          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3349       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3350 }
3351
3352 let Predicates = [HasAVX] in {
3353   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
3354                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
3355   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
3356                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
3357   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
3358                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
3359   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
3360                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
3361   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
3362                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
3363   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
3364                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
3365   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
3366                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
3367   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
3368                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
3369 }
3370
3371 let Constraints = "$src1 = $dst" in {
3372   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
3373                         int_x86_sse3_hadd_ps>;
3374   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
3375                        int_x86_sse3_hadd_pd>;
3376   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
3377                         int_x86_sse3_hsub_ps>;
3378   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
3379                        int_x86_sse3_hsub_pd>;
3380 }
3381
3382 //===---------------------------------------------------------------------===//
3383 // SSSE3 - Packed Absolute Instructions
3384 //===---------------------------------------------------------------------===//
3385
3386
3387 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
3388 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
3389                             PatFrag mem_frag128, Intrinsic IntId128> {
3390   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3391                     (ins VR128:$src),
3392                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3393                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3394                     OpSize;
3395
3396   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3397                     (ins i128mem:$src),
3398                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3399                     [(set VR128:$dst,
3400                       (IntId128
3401                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
3402 }
3403
3404 let Predicates = [HasAVX] in {
3405   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
3406                                   int_x86_ssse3_pabs_b_128>, VEX;
3407   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
3408                                   int_x86_ssse3_pabs_w_128>, VEX;
3409   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
3410                                   int_x86_ssse3_pabs_d_128>, VEX;
3411 }
3412
3413 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
3414                               int_x86_ssse3_pabs_b_128>;
3415 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
3416                               int_x86_ssse3_pabs_w_128>;
3417 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
3418                               int_x86_ssse3_pabs_d_128>;
3419
3420 //===---------------------------------------------------------------------===//
3421 // SSSE3 - Packed Binary Operator Instructions
3422 //===---------------------------------------------------------------------===//
3423
3424 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
3425 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
3426                              PatFrag mem_frag128, Intrinsic IntId128,
3427                              bit Is2Addr = 1> {
3428   let isCommutable = 1 in
3429   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3430        (ins VR128:$src1, VR128:$src2),
3431        !if(Is2Addr,
3432          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3433          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3434        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3435        OpSize;
3436   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3437        (ins VR128:$src1, i128mem:$src2),
3438        !if(Is2Addr,
3439          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3440          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3441        [(set VR128:$dst,
3442          (IntId128 VR128:$src1,
3443           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3444 }
3445
3446 let Predicates = [HasAVX] in {
3447 let isCommutable = 0 in {
3448   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
3449                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
3450   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
3451                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
3452   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
3453                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
3454   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
3455                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
3456   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
3457                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
3458   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
3459                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
3460   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
3461                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
3462   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
3463                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
3464   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
3465                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
3466   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
3467                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
3468   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
3469                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
3470 }
3471 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
3472                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
3473 }
3474
3475 // None of these have i8 immediate fields.
3476 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
3477 let isCommutable = 0 in {
3478   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
3479                                      int_x86_ssse3_phadd_w_128>;
3480   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
3481                                      int_x86_ssse3_phadd_d_128>;
3482   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
3483                                      int_x86_ssse3_phadd_sw_128>;
3484   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
3485                                      int_x86_ssse3_phsub_w_128>;
3486   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
3487                                      int_x86_ssse3_phsub_d_128>;
3488   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
3489                                      int_x86_ssse3_phsub_sw_128>;
3490   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
3491                                      int_x86_ssse3_pmadd_ub_sw_128>;
3492   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
3493                                      int_x86_ssse3_pshuf_b_128>;
3494   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
3495                                      int_x86_ssse3_psign_b_128>;
3496   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
3497                                      int_x86_ssse3_psign_w_128>;
3498   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
3499                                        int_x86_ssse3_psign_d_128>;
3500 }
3501 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
3502                                      int_x86_ssse3_pmul_hr_sw_128>;
3503 }
3504
3505 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3506           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3507 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3508           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3509
3510 def : Pat<(X86psignb VR128:$src1, VR128:$src2),
3511           (PSIGNBrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3512 def : Pat<(X86psignw VR128:$src1, VR128:$src2),
3513           (PSIGNWrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3514 def : Pat<(X86psignd VR128:$src1, VR128:$src2),
3515           (PSIGNDrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3516
3517 //===---------------------------------------------------------------------===//
3518 // SSSE3 - Packed Align Instruction Patterns
3519 //===---------------------------------------------------------------------===//
3520
3521 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
3522   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3523       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3524       !if(Is2Addr,
3525         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3526         !strconcat(asm,
3527                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3528       []>, OpSize;
3529   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3530       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3531       !if(Is2Addr,
3532         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3533         !strconcat(asm,
3534                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3535       []>, OpSize;
3536 }
3537
3538 let Predicates = [HasAVX] in
3539   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
3540 let Constraints = "$src1 = $dst" in
3541   defm PALIGN : ssse3_palign<"palignr">;
3542
3543 let AddedComplexity = 5 in {
3544 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3545           (PALIGNR128rr VR128:$src2, VR128:$src1,
3546                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3547       Requires<[HasSSSE3]>;
3548 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3549           (PALIGNR128rr VR128:$src2, VR128:$src1,
3550                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3551       Requires<[HasSSSE3]>;
3552 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3553           (PALIGNR128rr VR128:$src2, VR128:$src1,
3554                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3555       Requires<[HasSSSE3]>;
3556 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3557           (PALIGNR128rr VR128:$src2, VR128:$src1,
3558                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3559       Requires<[HasSSSE3]>;
3560 }
3561
3562 //===---------------------------------------------------------------------===//
3563 // SSSE3 Misc Instructions
3564 //===---------------------------------------------------------------------===//
3565
3566 // Thread synchronization
3567 let usesCustomInserter = 1 in {
3568 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
3569                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
3570 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
3571                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
3572 }
3573
3574 let Uses = [EAX, ECX, EDX] in
3575 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
3576                  Requires<[HasSSE3]>;
3577 let Uses = [ECX, EAX] in
3578 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
3579                 Requires<[HasSSE3]>;
3580
3581 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
3582 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
3583
3584 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
3585       Requires<[In32BitMode]>;
3586 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
3587       Requires<[In64BitMode]>;
3588
3589 //===---------------------------------------------------------------------===//
3590 // Non-Instruction Patterns
3591 //===---------------------------------------------------------------------===//
3592
3593 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3594 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3595 // combine.
3596 // Since these loads aren't folded into the fextend, we have to match it
3597 // explicitly here.
3598 let Predicates = [HasSSE2] in
3599  def : Pat<(fextend (loadf32 addr:$src)),
3600            (CVTSS2SDrm addr:$src)>;
3601
3602 // FIXME: According to the intel manual, DEST[127:64] <- SRC1[127:64], while
3603 // in the non-AVX version bits 127:64 aren't touched. Find a better way to
3604 // represent this instead of always zeroing SRC1. One possible solution is
3605 // to represent the instruction w/ something similar as the "$src1 = $dst"
3606 // constraint but without the tied operands.
3607 let Predicates = [HasAVX] in
3608  def : Pat<(fextend (loadf32 addr:$src)),
3609            (VCVTSS2SDrm (f32 (EXTRACT_SUBREG (AVX_SET0PS), sub_ss)),
3610                         addr:$src)>;
3611
3612 // bit_convert
3613 let Predicates = [HasXMMInt] in {
3614   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3615   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3616   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3617   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3618   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3619   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3620   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3621   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3622   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3623   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3624   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3625   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3626   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3627   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3628   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3629   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3630   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3631   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3632   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3633   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3634   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3635   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3636   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3637   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3638   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3639   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3640   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3641   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3642   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3643   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3644 }
3645
3646 let Predicates = [HasAVX] in {
3647   def : Pat<(v4f64 (bitconvert (v8f32 VR256:$src))), (v4f64 VR256:$src)>;
3648   def : Pat<(v4f64 (bitconvert (v4i64 VR256:$src))), (v4f64 VR256:$src)>;
3649   def : Pat<(v8f32 (bitconvert (v4i64 VR256:$src))), (v8f32 VR256:$src)>;
3650   def : Pat<(v4i64 (bitconvert (v8f32 VR256:$src))), (v4i64 VR256:$src)>;
3651   def : Pat<(v4i64 (bitconvert (v4f64 VR256:$src))), (v4i64 VR256:$src)>;
3652 }
3653
3654 // Move scalar to XMM zero-extended
3655 // movd to XMM register zero-extends
3656 let AddedComplexity = 15 in {
3657 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3658 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3659           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3660 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3661           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3662 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3663           (MOVSSrr (v4f32 (V_SET0PS)),
3664                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3665 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3666           (MOVSSrr (v4i32 (V_SET0PI)),
3667                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3668 }
3669
3670 // Splat v2f64 / v2i64
3671 let AddedComplexity = 10 in {
3672 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3673           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3674 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3675           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3676 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3677           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3678 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3679           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3680 }
3681
3682 // Special unary SHUFPSrri case.
3683 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3684           (SHUFPSrri VR128:$src1, VR128:$src1,
3685                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3686 let AddedComplexity = 5 in
3687 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3688           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3689       Requires<[HasSSE2]>;
3690 // Special unary SHUFPDrri case.
3691 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3692           (SHUFPDrri VR128:$src1, VR128:$src1,
3693                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3694       Requires<[HasSSE2]>;
3695 // Special unary SHUFPDrri case.
3696 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3697           (SHUFPDrri VR128:$src1, VR128:$src1,
3698                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3699       Requires<[HasSSE2]>;
3700 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3701 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3702           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3703       Requires<[HasSSE2]>;
3704
3705 // Special binary v4i32 shuffle cases with SHUFPS.
3706 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3707           (SHUFPSrri VR128:$src1, VR128:$src2,
3708                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3709            Requires<[HasSSE2]>;
3710 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3711           (SHUFPSrmi VR128:$src1, addr:$src2,
3712                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3713            Requires<[HasSSE2]>;
3714 // Special binary v2i64 shuffle cases using SHUFPDrri.
3715 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3716           (SHUFPDrri VR128:$src1, VR128:$src2,
3717                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3718           Requires<[HasSSE2]>;
3719
3720 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3721 let AddedComplexity = 15 in {
3722 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3723           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3724           Requires<[OptForSpeed, HasSSE2]>;
3725 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3726           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3727           Requires<[OptForSpeed, HasSSE2]>;
3728 }
3729 let AddedComplexity = 10 in {
3730 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3731           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3732 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3733           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3734 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3735           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3736 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3737           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3738 }
3739
3740 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3741 let AddedComplexity = 15 in {
3742 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3743           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3744           Requires<[OptForSpeed, HasSSE2]>;
3745 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3746           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3747           Requires<[OptForSpeed, HasSSE2]>;
3748 }
3749 let AddedComplexity = 10 in {
3750 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3751           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3752 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3753           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3754 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3755           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3756 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3757           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3758 }
3759
3760 let AddedComplexity = 20 in {
3761 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3762 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3763           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3764
3765 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3766 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3767           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3768
3769 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3770 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3771           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3772 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3773           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3774 }
3775
3776 let AddedComplexity = 20 in {
3777 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3778 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3779           (MOVLPSrm VR128:$src1, addr:$src2)>;
3780 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3781           (MOVLPDrm VR128:$src1, addr:$src2)>;
3782 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3783           (MOVLPSrm VR128:$src1, addr:$src2)>;
3784 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3785           (MOVLPDrm VR128:$src1, addr:$src2)>;
3786 }
3787
3788 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3789 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3790           (MOVLPSmr addr:$src1, VR128:$src2)>;
3791 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3792           (MOVLPDmr addr:$src1, VR128:$src2)>;
3793 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3794                  addr:$src1),
3795           (MOVLPSmr addr:$src1, VR128:$src2)>;
3796 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3797           (MOVLPDmr addr:$src1, VR128:$src2)>;
3798
3799 let AddedComplexity = 15 in {
3800 // Setting the lowest element in the vector.
3801 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3802           (MOVSSrr (v4i32 VR128:$src1),
3803                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3804 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3805           (MOVSDrr (v2i64 VR128:$src1),
3806                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3807
3808 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3809 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3810           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3811       Requires<[HasSSE2]>;
3812 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3813           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3814       Requires<[HasSSE2]>;
3815 }
3816
3817 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3818 // fall back to this for SSE1)
3819 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3820           (SHUFPSrri VR128:$src2, VR128:$src1,
3821                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3822
3823 // Set lowest element and zero upper elements.
3824 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3825           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3826
3827 // vector -> vector casts
3828 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3829           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3830 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3831           (CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3832
3833 // Use movaps / movups for SSE integer load / store (one byte shorter).
3834 let Predicates = [HasSSE1] in {
3835   def : Pat<(alignedloadv4i32 addr:$src),
3836             (MOVAPSrm addr:$src)>;
3837   def : Pat<(loadv4i32 addr:$src),
3838             (MOVUPSrm addr:$src)>;
3839   def : Pat<(alignedloadv2i64 addr:$src),
3840             (MOVAPSrm addr:$src)>;
3841   def : Pat<(loadv2i64 addr:$src),
3842             (MOVUPSrm addr:$src)>;
3843
3844   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3845             (MOVAPSmr addr:$dst, VR128:$src)>;
3846   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3847             (MOVAPSmr addr:$dst, VR128:$src)>;
3848   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3849             (MOVAPSmr addr:$dst, VR128:$src)>;
3850   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3851             (MOVAPSmr addr:$dst, VR128:$src)>;
3852   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3853             (MOVUPSmr addr:$dst, VR128:$src)>;
3854   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3855             (MOVUPSmr addr:$dst, VR128:$src)>;
3856   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3857             (MOVUPSmr addr:$dst, VR128:$src)>;
3858   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3859             (MOVUPSmr addr:$dst, VR128:$src)>;
3860 }
3861
3862 // Use vmovaps/vmovups for AVX 128-bit integer load/store (one byte shorter).
3863 let Predicates = [HasAVX] in {
3864   def : Pat<(alignedloadv4i32 addr:$src),
3865             (VMOVAPSrm addr:$src)>;
3866   def : Pat<(loadv4i32 addr:$src),
3867             (VMOVUPSrm addr:$src)>;
3868   def : Pat<(alignedloadv2i64 addr:$src),
3869             (VMOVAPSrm addr:$src)>;
3870   def : Pat<(loadv2i64 addr:$src),
3871             (VMOVUPSrm addr:$src)>;
3872
3873   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3874             (VMOVAPSmr addr:$dst, VR128:$src)>;
3875   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3876             (VMOVAPSmr addr:$dst, VR128:$src)>;
3877   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3878             (VMOVAPSmr addr:$dst, VR128:$src)>;
3879   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3880             (VMOVAPSmr addr:$dst, VR128:$src)>;
3881   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3882             (VMOVUPSmr addr:$dst, VR128:$src)>;
3883   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3884             (VMOVUPSmr addr:$dst, VR128:$src)>;
3885   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3886             (VMOVUPSmr addr:$dst, VR128:$src)>;
3887   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3888             (VMOVUPSmr addr:$dst, VR128:$src)>;
3889 }
3890
3891 //===----------------------------------------------------------------------===//
3892 // SSE4.1 - Packed Move with Sign/Zero Extend
3893 //===----------------------------------------------------------------------===//
3894
3895 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3896   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3897                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3898                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3899
3900   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3901                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3902        [(set VR128:$dst,
3903          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3904        OpSize;
3905 }
3906
3907 let Predicates = [HasAVX] in {
3908 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
3909                                      VEX;
3910 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
3911                                      VEX;
3912 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
3913                                      VEX;
3914 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
3915                                      VEX;
3916 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
3917                                      VEX;
3918 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
3919                                      VEX;
3920 }
3921
3922 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3923 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3924 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3925 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3926 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3927 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3928
3929 // Common patterns involving scalar load.
3930 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3931           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3932 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3933           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3934
3935 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3936           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3937 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3938           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3939
3940 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3941           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3942 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3943           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3944
3945 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3946           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3947 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3948           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3949
3950 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3951           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3952 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3953           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3954
3955 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3956           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3957 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3958           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3959
3960
3961 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3962   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3963                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3964                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3965
3966   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3967                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3968        [(set VR128:$dst,
3969          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3970           OpSize;
3971 }
3972
3973 let Predicates = [HasAVX] in {
3974 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
3975                                      VEX;
3976 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
3977                                      VEX;
3978 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
3979                                      VEX;
3980 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
3981                                      VEX;
3982 }
3983
3984 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3985 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3986 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3987 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3988
3989 // Common patterns involving scalar load
3990 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3991           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3992 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3993           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3994
3995 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3996           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3997 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3998           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3999
4000
4001 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4002   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4003                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4004                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4005
4006   // Expecting a i16 load any extended to i32 value.
4007   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4008                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4009                  [(set VR128:$dst, (IntId (bitconvert
4010                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4011                  OpSize;
4012 }
4013
4014 let Predicates = [HasAVX] in {
4015 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4016                                      VEX;
4017 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4018                                      VEX;
4019 }
4020 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4021 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4022
4023 // Common patterns involving scalar load
4024 def : Pat<(int_x86_sse41_pmovsxbq
4025             (bitconvert (v4i32 (X86vzmovl
4026                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4027           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4028
4029 def : Pat<(int_x86_sse41_pmovzxbq
4030             (bitconvert (v4i32 (X86vzmovl
4031                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4032           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4033
4034 //===----------------------------------------------------------------------===//
4035 // SSE4.1 - Extract Instructions
4036 //===----------------------------------------------------------------------===//
4037
4038 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4039 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4040   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4041                  (ins VR128:$src1, i32i8imm:$src2),
4042                  !strconcat(OpcodeStr,
4043                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4044                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4045                  OpSize;
4046   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4047                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4048                  !strconcat(OpcodeStr,
4049                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4050                  []>, OpSize;
4051 // FIXME:
4052 // There's an AssertZext in the way of writing the store pattern
4053 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4054 }
4055
4056 let Predicates = [HasAVX] in {
4057   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4058   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4059          (ins VR128:$src1, i32i8imm:$src2),
4060          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4061 }
4062
4063 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4064
4065
4066 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4067 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4068   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4069                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4070                  !strconcat(OpcodeStr,
4071                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4072                  []>, OpSize;
4073 // FIXME:
4074 // There's an AssertZext in the way of writing the store pattern
4075 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4076 }
4077
4078 let Predicates = [HasAVX] in
4079   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4080
4081 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4082
4083
4084 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4085 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4086   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4087                  (ins VR128:$src1, i32i8imm:$src2),
4088                  !strconcat(OpcodeStr,
4089                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4090                  [(set GR32:$dst,
4091                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4092   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4093                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4094                  !strconcat(OpcodeStr,
4095                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4096                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4097                           addr:$dst)]>, OpSize;
4098 }
4099
4100 let Predicates = [HasAVX] in
4101   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4102
4103 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4104
4105 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4106 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4107   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4108                  (ins VR128:$src1, i32i8imm:$src2),
4109                  !strconcat(OpcodeStr,
4110                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4111                  [(set GR64:$dst,
4112                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4113   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4114                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4115                  !strconcat(OpcodeStr,
4116                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4117                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4118                           addr:$dst)]>, OpSize, REX_W;
4119 }
4120
4121 let Predicates = [HasAVX] in
4122   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4123
4124 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4125
4126 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4127 /// destination
4128 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4129   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4130                  (ins VR128:$src1, i32i8imm:$src2),
4131                  !strconcat(OpcodeStr,
4132                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4133                  [(set GR32:$dst,
4134                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4135            OpSize;
4136   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4137                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4138                  !strconcat(OpcodeStr,
4139                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4140                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4141                           addr:$dst)]>, OpSize;
4142 }
4143
4144 let Predicates = [HasAVX] in {
4145   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4146   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4147                   (ins VR128:$src1, i32i8imm:$src2),
4148                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4149                   []>, OpSize, VEX;
4150 }
4151 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4152
4153 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4154 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4155                                               imm:$src2))),
4156                  addr:$dst),
4157           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4158          Requires<[HasSSE41]>;
4159
4160 //===----------------------------------------------------------------------===//
4161 // SSE4.1 - Insert Instructions
4162 //===----------------------------------------------------------------------===//
4163
4164 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4165   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4166       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4167       !if(Is2Addr,
4168         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4169         !strconcat(asm,
4170                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4171       [(set VR128:$dst,
4172         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4173   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4174       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4175       !if(Is2Addr,
4176         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4177         !strconcat(asm,
4178                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4179       [(set VR128:$dst,
4180         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4181                    imm:$src3))]>, OpSize;
4182 }
4183
4184 let Predicates = [HasAVX] in
4185   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4186 let Constraints = "$src1 = $dst" in
4187   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4188
4189 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4190   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4191       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4192       !if(Is2Addr,
4193         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4194         !strconcat(asm,
4195                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4196       [(set VR128:$dst,
4197         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4198       OpSize;
4199   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4200       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4201       !if(Is2Addr,
4202         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4203         !strconcat(asm,
4204                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4205       [(set VR128:$dst,
4206         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4207                           imm:$src3)))]>, OpSize;
4208 }
4209
4210 let Predicates = [HasAVX] in
4211   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4212 let Constraints = "$src1 = $dst" in
4213   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4214
4215 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4216   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4217       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4218       !if(Is2Addr,
4219         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4220         !strconcat(asm,
4221                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4222       [(set VR128:$dst,
4223         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4224       OpSize;
4225   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4226       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4227       !if(Is2Addr,
4228         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4229         !strconcat(asm,
4230                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4231       [(set VR128:$dst,
4232         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4233                           imm:$src3)))]>, OpSize;
4234 }
4235
4236 let Predicates = [HasAVX] in
4237   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4238 let Constraints = "$src1 = $dst" in
4239   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4240
4241 // insertps has a few different modes, there's the first two here below which
4242 // are optimized inserts that won't zero arbitrary elements in the destination
4243 // vector. The next one matches the intrinsic and could zero arbitrary elements
4244 // in the target vector.
4245 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4246   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4247       (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4248       !if(Is2Addr,
4249         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4250         !strconcat(asm,
4251                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4252       [(set VR128:$dst,
4253         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4254       OpSize;
4255   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4256       (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
4257       !if(Is2Addr,
4258         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4259         !strconcat(asm,
4260                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4261       [(set VR128:$dst,
4262         (X86insrtps VR128:$src1,
4263                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4264                     imm:$src3))]>, OpSize;
4265 }
4266
4267 let Constraints = "$src1 = $dst" in
4268   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4269 let Predicates = [HasAVX] in
4270   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4271
4272 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4273           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4274           Requires<[HasAVX]>;
4275 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4276           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4277           Requires<[HasSSE41]>;
4278
4279 //===----------------------------------------------------------------------===//
4280 // SSE4.1 - Round Instructions
4281 //===----------------------------------------------------------------------===//
4282
4283 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4284                             X86MemOperand x86memop, RegisterClass RC,
4285                             PatFrag mem_frag32, PatFrag mem_frag64,
4286                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4287   // Intrinsic operation, reg.
4288   // Vector intrinsic operation, reg
4289   def PSr : SS4AIi8<opcps, MRMSrcReg,
4290                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4291                     !strconcat(OpcodeStr,
4292                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4293                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4294                     OpSize;
4295
4296   // Vector intrinsic operation, mem
4297   def PSm : Ii8<opcps, MRMSrcMem,
4298                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4299                     !strconcat(OpcodeStr,
4300                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4301                     [(set RC:$dst,
4302                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4303                     TA, OpSize,
4304                 Requires<[HasSSE41]>;
4305
4306   // Vector intrinsic operation, reg
4307   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4308                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4309                     !strconcat(OpcodeStr,
4310                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4311                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4312                     OpSize;
4313
4314   // Vector intrinsic operation, mem
4315   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4316                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4317                     !strconcat(OpcodeStr,
4318                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4319                     [(set RC:$dst,
4320                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4321                     OpSize;
4322 }
4323
4324 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4325                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4326   // Intrinsic operation, reg.
4327   // Vector intrinsic operation, reg
4328   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
4329                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4330                     !strconcat(OpcodeStr,
4331                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4332                     []>, OpSize;
4333
4334   // Vector intrinsic operation, mem
4335   def PSm_AVX : Ii8<opcps, MRMSrcMem,
4336                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4337                     !strconcat(OpcodeStr,
4338                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4339                     []>, TA, OpSize, Requires<[HasSSE41]>;
4340
4341   // Vector intrinsic operation, reg
4342   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
4343                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4344                     !strconcat(OpcodeStr,
4345                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4346                     []>, OpSize;
4347
4348   // Vector intrinsic operation, mem
4349   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
4350                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4351                     !strconcat(OpcodeStr,
4352                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4353                     []>, OpSize;
4354 }
4355
4356 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4357                             string OpcodeStr,
4358                             Intrinsic F32Int,
4359                             Intrinsic F64Int, bit Is2Addr = 1> {
4360   // Intrinsic operation, reg.
4361   def SSr : SS4AIi8<opcss, MRMSrcReg,
4362         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4363         !if(Is2Addr,
4364             !strconcat(OpcodeStr,
4365                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4366             !strconcat(OpcodeStr,
4367                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4368         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4369         OpSize;
4370
4371   // Intrinsic operation, mem.
4372   def SSm : SS4AIi8<opcss, MRMSrcMem,
4373         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4374         !if(Is2Addr,
4375             !strconcat(OpcodeStr,
4376                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4377             !strconcat(OpcodeStr,
4378                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4379         [(set VR128:$dst,
4380              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4381         OpSize;
4382
4383   // Intrinsic operation, reg.
4384   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4385         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4386         !if(Is2Addr,
4387             !strconcat(OpcodeStr,
4388                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4389             !strconcat(OpcodeStr,
4390                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4391         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4392         OpSize;
4393
4394   // Intrinsic operation, mem.
4395   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4396         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4397         !if(Is2Addr,
4398             !strconcat(OpcodeStr,
4399                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4400             !strconcat(OpcodeStr,
4401                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4402         [(set VR128:$dst,
4403               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4404         OpSize;
4405 }
4406
4407 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
4408                                    string OpcodeStr> {
4409   // Intrinsic operation, reg.
4410   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
4411         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4412         !strconcat(OpcodeStr,
4413                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4414         []>, OpSize;
4415
4416   // Intrinsic operation, mem.
4417   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
4418         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4419         !strconcat(OpcodeStr,
4420                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4421         []>, OpSize;
4422
4423   // Intrinsic operation, reg.
4424   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
4425         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4426             !strconcat(OpcodeStr,
4427                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4428         []>, OpSize;
4429
4430   // Intrinsic operation, mem.
4431   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
4432         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4433             !strconcat(OpcodeStr,
4434                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4435         []>, OpSize;
4436 }
4437
4438 // FP round - roundss, roundps, roundsd, roundpd
4439 let Predicates = [HasAVX] in {
4440   // Intrinsic form
4441   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
4442                                   memopv4f32, memopv2f64,
4443                                   int_x86_sse41_round_ps,
4444                                   int_x86_sse41_round_pd>, VEX;
4445   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
4446                                   memopv8f32, memopv4f64,
4447                                   int_x86_avx_round_ps_256,
4448                                   int_x86_avx_round_pd_256>, VEX;
4449   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
4450                                   int_x86_sse41_round_ss,
4451                                   int_x86_sse41_round_sd, 0>, VEX_4V;
4452
4453   // Instructions for the assembler
4454   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
4455                                         VEX;
4456   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
4457                                         VEX;
4458   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
4459 }
4460
4461 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
4462                                memopv4f32, memopv2f64,
4463                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
4464 let Constraints = "$src1 = $dst" in
4465 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
4466                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
4467
4468 //===----------------------------------------------------------------------===//
4469 // SSE4.1 - Packed Bit Test
4470 //===----------------------------------------------------------------------===//
4471
4472 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4473 // the intel intrinsic that corresponds to this.
4474 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4475 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4476                 "vptest\t{$src2, $src1|$src1, $src2}",
4477                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4478                 OpSize, VEX;
4479 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4480                 "vptest\t{$src2, $src1|$src1, $src2}",
4481                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4482                 OpSize, VEX;
4483
4484 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
4485                 "vptest\t{$src2, $src1|$src1, $src2}",
4486                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
4487                 OpSize, VEX;
4488 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
4489                 "vptest\t{$src2, $src1|$src1, $src2}",
4490                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
4491                 OpSize, VEX;
4492 }
4493
4494 let Defs = [EFLAGS] in {
4495 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4496               "ptest \t{$src2, $src1|$src1, $src2}",
4497               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4498               OpSize;
4499 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4500               "ptest \t{$src2, $src1|$src1, $src2}",
4501               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4502               OpSize;
4503 }
4504
4505 // The bit test instructions below are AVX only
4506 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
4507                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
4508   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
4509             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4510             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
4511   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
4512             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4513             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
4514             OpSize, VEX;
4515 }
4516
4517 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4518 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
4519 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
4520 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
4521 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
4522 }
4523
4524 //===----------------------------------------------------------------------===//
4525 // SSE4.1 - Misc Instructions
4526 //===----------------------------------------------------------------------===//
4527
4528 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
4529                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4530                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
4531 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
4532                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4533                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
4534
4535 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
4536                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4537                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
4538 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
4539                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4540                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
4541
4542 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
4543                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4544                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
4545 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
4546                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4547                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
4548
4549
4550
4551 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
4552 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
4553                                  Intrinsic IntId128> {
4554   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4555                     (ins VR128:$src),
4556                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4557                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
4558   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4559                      (ins i128mem:$src),
4560                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4561                      [(set VR128:$dst,
4562                        (IntId128
4563                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
4564 }
4565
4566 let Predicates = [HasAVX] in
4567 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
4568                                          int_x86_sse41_phminposuw>, VEX;
4569 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
4570                                          int_x86_sse41_phminposuw>;
4571
4572 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
4573 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
4574                               Intrinsic IntId128, bit Is2Addr = 1> {
4575   let isCommutable = 1 in
4576   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4577        (ins VR128:$src1, VR128:$src2),
4578        !if(Is2Addr,
4579            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4580            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4581        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
4582   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4583        (ins VR128:$src1, i128mem:$src2),
4584        !if(Is2Addr,
4585            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4586            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4587        [(set VR128:$dst,
4588          (IntId128 VR128:$src1,
4589           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4590 }
4591
4592 let Predicates = [HasAVX] in {
4593   let isCommutable = 0 in
4594   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
4595                                                          0>, VEX_4V;
4596   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
4597                                                          0>, VEX_4V;
4598   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
4599                                                          0>, VEX_4V;
4600   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
4601                                                          0>, VEX_4V;
4602   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
4603                                                          0>, VEX_4V;
4604   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
4605                                                          0>, VEX_4V;
4606   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
4607                                                          0>, VEX_4V;
4608   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
4609                                                          0>, VEX_4V;
4610   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
4611                                                          0>, VEX_4V;
4612   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
4613                                                          0>, VEX_4V;
4614   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
4615                                                          0>, VEX_4V;
4616 }
4617
4618 let Constraints = "$src1 = $dst" in {
4619   let isCommutable = 0 in
4620   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
4621   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
4622   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
4623   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
4624   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
4625   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
4626   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
4627   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
4628   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
4629   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
4630   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
4631 }
4632
4633 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
4634           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
4635 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
4636           (PCMPEQQrm VR128:$src1, addr:$src2)>;
4637
4638 /// SS48I_binop_rm - Simple SSE41 binary operator.
4639 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4640                         ValueType OpVT, bit Is2Addr = 1> {
4641   let isCommutable = 1 in
4642   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4643        (ins VR128:$src1, VR128:$src2),
4644        !if(Is2Addr,
4645            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4646            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4647        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
4648        OpSize;
4649   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4650        (ins VR128:$src1, i128mem:$src2),
4651        !if(Is2Addr,
4652            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4653            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4654        [(set VR128:$dst, (OpNode VR128:$src1,
4655                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
4656        OpSize;
4657 }
4658
4659 let Predicates = [HasAVX] in
4660   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
4661 let Constraints = "$src1 = $dst" in
4662   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
4663
4664 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
4665 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
4666                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
4667                  X86MemOperand x86memop, bit Is2Addr = 1> {
4668   let isCommutable = 1 in
4669   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
4670         (ins RC:$src1, RC:$src2, i32i8imm:$src3),
4671         !if(Is2Addr,
4672             !strconcat(OpcodeStr,
4673                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4674             !strconcat(OpcodeStr,
4675                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4676         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
4677         OpSize;
4678   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
4679         (ins RC:$src1, x86memop:$src2, i32i8imm:$src3),
4680         !if(Is2Addr,
4681             !strconcat(OpcodeStr,
4682                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4683             !strconcat(OpcodeStr,
4684                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4685         [(set RC:$dst,
4686           (IntId RC:$src1,
4687            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
4688         OpSize;
4689 }
4690
4691 let Predicates = [HasAVX] in {
4692   let isCommutable = 0 in {
4693   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
4694                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4695   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
4696                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4697   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
4698             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4699   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
4700             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4701   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
4702                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4703   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
4704                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4705   }
4706   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
4707                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4708   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
4709                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4710   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
4711                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
4712 }
4713
4714 let Constraints = "$src1 = $dst" in {
4715   let isCommutable = 0 in {
4716   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
4717                                      VR128, memopv16i8, i128mem>;
4718   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
4719                                      VR128, memopv16i8, i128mem>;
4720   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
4721                                      VR128, memopv16i8, i128mem>;
4722   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
4723                                      VR128, memopv16i8, i128mem>;
4724   }
4725   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
4726                                   VR128, memopv16i8, i128mem>;
4727   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
4728                                   VR128, memopv16i8, i128mem>;
4729 }
4730
4731 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
4732 let Predicates = [HasAVX] in {
4733 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
4734                                     RegisterClass RC, X86MemOperand x86memop,
4735                                     PatFrag mem_frag, Intrinsic IntId> {
4736   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
4737                   (ins RC:$src1, RC:$src2, RC:$src3),
4738                   !strconcat(OpcodeStr,
4739                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4740                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
4741                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4742
4743   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
4744                   (ins RC:$src1, x86memop:$src2, RC:$src3),
4745                   !strconcat(OpcodeStr,
4746                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4747                   [(set RC:$dst,
4748                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
4749                                RC:$src3))],
4750                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4751 }
4752 }
4753
4754 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
4755                                            memopv16i8, int_x86_sse41_blendvpd>;
4756 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
4757                                            memopv16i8, int_x86_sse41_blendvps>;
4758 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
4759                                            memopv16i8, int_x86_sse41_pblendvb>;
4760 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
4761                                          memopv32i8, int_x86_avx_blendv_pd_256>;
4762 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
4763                                          memopv32i8, int_x86_avx_blendv_ps_256>;
4764
4765 /// SS41I_ternary_int - SSE 4.1 ternary operator
4766 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
4767   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4768     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4769                     (ins VR128:$src1, VR128:$src2),
4770                     !strconcat(OpcodeStr,
4771                      "\t{$src2, $dst|$dst, $src2}"),
4772                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
4773                     OpSize;
4774
4775     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4776                     (ins VR128:$src1, i128mem:$src2),
4777                     !strconcat(OpcodeStr,
4778                      "\t{$src2, $dst|$dst, $src2}"),
4779                     [(set VR128:$dst,
4780                       (IntId VR128:$src1,
4781                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
4782   }
4783 }
4784
4785 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
4786 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
4787 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
4788
4789 def : Pat<(X86pblendv VR128:$src1, VR128:$src2, XMM0),
4790           (PBLENDVBrr0 VR128:$src1, VR128:$src2)>;
4791
4792 let Predicates = [HasAVX] in
4793 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4794                        "vmovntdqa\t{$src, $dst|$dst, $src}",
4795                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4796                        OpSize, VEX;
4797 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4798                        "movntdqa\t{$src, $dst|$dst, $src}",
4799                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4800                        OpSize;
4801
4802 //===----------------------------------------------------------------------===//
4803 // SSE4.2 - Compare Instructions
4804 //===----------------------------------------------------------------------===//
4805
4806 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
4807 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
4808                               Intrinsic IntId128, bit Is2Addr = 1> {
4809   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
4810        (ins VR128:$src1, VR128:$src2),
4811        !if(Is2Addr,
4812            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4813            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4814        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4815        OpSize;
4816   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
4817        (ins VR128:$src1, i128mem:$src2),
4818        !if(Is2Addr,
4819            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4820            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4821        [(set VR128:$dst,
4822          (IntId128 VR128:$src1,
4823           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4824 }
4825
4826 let Predicates = [HasAVX] in
4827   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
4828                                      0>, VEX_4V;
4829 let Constraints = "$src1 = $dst" in
4830   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
4831
4832 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
4833           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
4834 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
4835           (PCMPGTQrm VR128:$src1, addr:$src2)>;
4836
4837 //===----------------------------------------------------------------------===//
4838 // SSE4.2 - String/text Processing Instructions
4839 //===----------------------------------------------------------------------===//
4840
4841 // Packed Compare Implicit Length Strings, Return Mask
4842 multiclass pseudo_pcmpistrm<string asm> {
4843   def REG : PseudoI<(outs VR128:$dst),
4844                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4845     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
4846                                                   imm:$src3))]>;
4847   def MEM : PseudoI<(outs VR128:$dst),
4848                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4849     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
4850                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
4851 }
4852
4853 let Defs = [EFLAGS], usesCustomInserter = 1 in {
4854   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
4855   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
4856 }
4857
4858 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
4859   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4860       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4861       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4862   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4863       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4864       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4865 }
4866
4867 let Defs = [XMM0, EFLAGS] in {
4868   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4869       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4870       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4871   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4872       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4873       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4874 }
4875
4876 // Packed Compare Explicit Length Strings, Return Mask
4877 multiclass pseudo_pcmpestrm<string asm> {
4878   def REG : PseudoI<(outs VR128:$dst),
4879                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4880     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4881                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
4882   def MEM : PseudoI<(outs VR128:$dst),
4883                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4884     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4885                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
4886 }
4887
4888 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
4889   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
4890   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
4891 }
4892
4893 let Predicates = [HasAVX],
4894     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4895   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4896       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4897       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4898   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4899       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4900       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4901 }
4902
4903 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4904   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4905       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4906       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4907   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4908       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4909       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4910 }
4911
4912 // Packed Compare Implicit Length Strings, Return Index
4913 let Defs = [ECX, EFLAGS] in {
4914   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
4915     def rr : SS42AI<0x63, MRMSrcReg, (outs),
4916       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4917       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4918       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
4919        (implicit EFLAGS)]>, OpSize;
4920     def rm : SS42AI<0x63, MRMSrcMem, (outs),
4921       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4922       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4923       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
4924        (implicit EFLAGS)]>, OpSize;
4925   }
4926 }
4927
4928 let Predicates = [HasAVX] in {
4929 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
4930                                     VEX;
4931 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
4932                                     VEX;
4933 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
4934                                     VEX;
4935 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
4936                                     VEX;
4937 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
4938                                     VEX;
4939 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
4940                                     VEX;
4941 }
4942
4943 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
4944 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
4945 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
4946 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
4947 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
4948 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
4949
4950 // Packed Compare Explicit Length Strings, Return Index
4951 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
4952   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
4953     def rr : SS42AI<0x61, MRMSrcReg, (outs),
4954       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4955       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
4956       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
4957        (implicit EFLAGS)]>, OpSize;
4958     def rm : SS42AI<0x61, MRMSrcMem, (outs),
4959       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4960       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
4961        [(set ECX,
4962              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
4963         (implicit EFLAGS)]>, OpSize;
4964   }
4965 }
4966
4967 let Predicates = [HasAVX] in {
4968 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
4969                                     VEX;
4970 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
4971                                     VEX;
4972 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
4973                                     VEX;
4974 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
4975                                     VEX;
4976 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
4977                                     VEX;
4978 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
4979                                     VEX;
4980 }
4981
4982 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
4983 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
4984 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
4985 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
4986 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
4987 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
4988
4989 //===----------------------------------------------------------------------===//
4990 // SSE4.2 - CRC Instructions
4991 //===----------------------------------------------------------------------===//
4992
4993 // No CRC instructions have AVX equivalents
4994
4995 // crc intrinsic instruction
4996 // This set of instructions are only rm, the only difference is the size
4997 // of r and m.
4998 let Constraints = "$src1 = $dst" in {
4999   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5000                       (ins GR32:$src1, i8mem:$src2),
5001                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5002                        [(set GR32:$dst,
5003                          (int_x86_sse42_crc32_32_8 GR32:$src1,
5004                          (load addr:$src2)))]>;
5005   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5006                       (ins GR32:$src1, GR8:$src2),
5007                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5008                        [(set GR32:$dst,
5009                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
5010   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5011                       (ins GR32:$src1, i16mem:$src2),
5012                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5013                        [(set GR32:$dst,
5014                          (int_x86_sse42_crc32_32_16 GR32:$src1,
5015                          (load addr:$src2)))]>,
5016                          OpSize;
5017   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5018                       (ins GR32:$src1, GR16:$src2),
5019                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5020                        [(set GR32:$dst,
5021                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
5022                          OpSize;
5023   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5024                       (ins GR32:$src1, i32mem:$src2),
5025                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5026                        [(set GR32:$dst,
5027                          (int_x86_sse42_crc32_32_32 GR32:$src1,
5028                          (load addr:$src2)))]>;
5029   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5030                       (ins GR32:$src1, GR32:$src2),
5031                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5032                        [(set GR32:$dst,
5033                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
5034   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5035                       (ins GR64:$src1, i8mem:$src2),
5036                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5037                        [(set GR64:$dst,
5038                          (int_x86_sse42_crc32_64_8 GR64:$src1,
5039                          (load addr:$src2)))]>,
5040                          REX_W;
5041   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5042                       (ins GR64:$src1, GR8:$src2),
5043                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5044                        [(set GR64:$dst,
5045                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
5046                          REX_W;
5047   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5048                       (ins GR64:$src1, i64mem:$src2),
5049                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5050                        [(set GR64:$dst,
5051                          (int_x86_sse42_crc32_64_64 GR64:$src1,
5052                          (load addr:$src2)))]>,
5053                          REX_W;
5054   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5055                       (ins GR64:$src1, GR64:$src2),
5056                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5057                        [(set GR64:$dst,
5058                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
5059                          REX_W;
5060 }
5061
5062 //===----------------------------------------------------------------------===//
5063 // AES-NI Instructions
5064 //===----------------------------------------------------------------------===//
5065
5066 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5067                               Intrinsic IntId128, bit Is2Addr = 1> {
5068   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5069        (ins VR128:$src1, VR128:$src2),
5070        !if(Is2Addr,
5071            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5072            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5073        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5074        OpSize;
5075   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5076        (ins VR128:$src1, i128mem:$src2),
5077        !if(Is2Addr,
5078            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5079            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5080        [(set VR128:$dst,
5081          (IntId128 VR128:$src1,
5082           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5083 }
5084
5085 // Perform One Round of an AES Encryption/Decryption Flow
5086 let Predicates = [HasAVX, HasAES] in {
5087   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5088                          int_x86_aesni_aesenc, 0>, VEX_4V;
5089   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5090                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5091   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5092                          int_x86_aesni_aesdec, 0>, VEX_4V;
5093   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5094                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5095 }
5096
5097 let Constraints = "$src1 = $dst" in {
5098   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5099                          int_x86_aesni_aesenc>;
5100   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5101                          int_x86_aesni_aesenclast>;
5102   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5103                          int_x86_aesni_aesdec>;
5104   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5105                          int_x86_aesni_aesdeclast>;
5106 }
5107
5108 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5109           (AESENCrr VR128:$src1, VR128:$src2)>;
5110 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5111           (AESENCrm VR128:$src1, addr:$src2)>;
5112 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5113           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5114 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5115           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5116 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5117           (AESDECrr VR128:$src1, VR128:$src2)>;
5118 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5119           (AESDECrm VR128:$src1, addr:$src2)>;
5120 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5121           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5122 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5123           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5124
5125 // Perform the AES InvMixColumn Transformation
5126 let Predicates = [HasAVX, HasAES] in {
5127   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5128       (ins VR128:$src1),
5129       "vaesimc\t{$src1, $dst|$dst, $src1}",
5130       [(set VR128:$dst,
5131         (int_x86_aesni_aesimc VR128:$src1))]>,
5132       OpSize, VEX;
5133   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5134       (ins i128mem:$src1),
5135       "vaesimc\t{$src1, $dst|$dst, $src1}",
5136       [(set VR128:$dst,
5137         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5138       OpSize, VEX;
5139 }
5140 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5141   (ins VR128:$src1),
5142   "aesimc\t{$src1, $dst|$dst, $src1}",
5143   [(set VR128:$dst,
5144     (int_x86_aesni_aesimc VR128:$src1))]>,
5145   OpSize;
5146 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5147   (ins i128mem:$src1),
5148   "aesimc\t{$src1, $dst|$dst, $src1}",
5149   [(set VR128:$dst,
5150     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5151   OpSize;
5152
5153 // AES Round Key Generation Assist
5154 let Predicates = [HasAVX, HasAES] in {
5155   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5156       (ins VR128:$src1, i8imm:$src2),
5157       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5158       [(set VR128:$dst,
5159         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5160       OpSize, VEX;
5161   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5162       (ins i128mem:$src1, i8imm:$src2),
5163       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5164       [(set VR128:$dst,
5165         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5166                                         imm:$src2))]>,
5167       OpSize, VEX;
5168 }
5169 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5170   (ins VR128:$src1, i8imm:$src2),
5171   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5172   [(set VR128:$dst,
5173     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5174   OpSize;
5175 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5176   (ins i128mem:$src1, i8imm:$src2),
5177   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5178   [(set VR128:$dst,
5179     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5180                                     imm:$src2))]>,
5181   OpSize;
5182
5183 //===----------------------------------------------------------------------===//
5184 // CLMUL Instructions
5185 //===----------------------------------------------------------------------===//
5186
5187 // Carry-less Multiplication instructions
5188 let Constraints = "$src1 = $dst" in {
5189 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5190            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5191            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5192            []>;
5193
5194 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5195            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5196            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5197            []>;
5198 }
5199
5200 // AVX carry-less Multiplication instructions
5201 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5202            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5203            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5204            []>;
5205
5206 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5207            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5208            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5209            []>;
5210
5211
5212 multiclass pclmul_alias<string asm, int immop> {
5213   def : InstAlias<!strconcat("pclmul", asm,
5214                            "dq {$src, $dst|$dst, $src}"),
5215                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
5216
5217   def : InstAlias<!strconcat("pclmul", asm,
5218                              "dq {$src, $dst|$dst, $src}"),
5219                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
5220
5221   def : InstAlias<!strconcat("vpclmul", asm,
5222                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5223                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
5224
5225   def : InstAlias<!strconcat("vpclmul", asm,
5226                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5227                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
5228 }
5229 defm : pclmul_alias<"hqhq", 0x11>;
5230 defm : pclmul_alias<"hqlq", 0x01>;
5231 defm : pclmul_alias<"lqhq", 0x10>;
5232 defm : pclmul_alias<"lqlq", 0x00>;
5233
5234 //===----------------------------------------------------------------------===//
5235 // AVX Instructions
5236 //===----------------------------------------------------------------------===//
5237
5238
5239 // Load from memory and broadcast to all elements of the destination operand
5240 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5241                     X86MemOperand x86memop, Intrinsic Int> :
5242   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5243         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5244         [(set RC:$dst, (Int addr:$src))]>, VEX;
5245
5246 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5247                                    int_x86_avx_vbroadcastss>;
5248 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5249                                    int_x86_avx_vbroadcastss_256>;
5250 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5251                                    int_x86_avx_vbroadcast_sd_256>;
5252 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5253                                    int_x86_avx_vbroadcastf128_pd_256>;
5254
5255 // Insert packed floating-point values
5256 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5257           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5258           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5259           []>, VEX_4V;
5260 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5261           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5262           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5263           []>, VEX_4V;
5264
5265 // Extract packed floating-point values
5266 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5267           (ins VR256:$src1, i8imm:$src2),
5268           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5269           []>, VEX;
5270 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5271           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5272           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5273           []>, VEX;
5274
5275 // Conditional SIMD Packed Loads and Stores
5276 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
5277                           Intrinsic IntLd, Intrinsic IntLd256,
5278                           Intrinsic IntSt, Intrinsic IntSt256,
5279                           PatFrag pf128, PatFrag pf256> {
5280   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
5281              (ins VR128:$src1, f128mem:$src2),
5282              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5283              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
5284              VEX_4V;
5285   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
5286              (ins VR256:$src1, f256mem:$src2),
5287              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5288              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
5289              VEX_4V;
5290   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
5291              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
5292              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5293              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
5294   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
5295              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
5296              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5297              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
5298 }
5299
5300 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
5301                                  int_x86_avx_maskload_ps,
5302                                  int_x86_avx_maskload_ps_256,
5303                                  int_x86_avx_maskstore_ps,
5304                                  int_x86_avx_maskstore_ps_256,
5305                                  memopv4f32, memopv8f32>;
5306 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
5307                                  int_x86_avx_maskload_pd,
5308                                  int_x86_avx_maskload_pd_256,
5309                                  int_x86_avx_maskstore_pd,
5310                                  int_x86_avx_maskstore_pd_256,
5311                                  memopv2f64, memopv4f64>;
5312
5313 // Permute Floating-Point Values
5314 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
5315                       RegisterClass RC, X86MemOperand x86memop_f,
5316                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
5317                       Intrinsic IntVar, Intrinsic IntImm> {
5318   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
5319              (ins RC:$src1, RC:$src2),
5320              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5321              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
5322   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
5323              (ins RC:$src1, x86memop_i:$src2),
5324              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5325              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
5326
5327   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
5328              (ins RC:$src1, i8imm:$src2),
5329              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5330              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
5331   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
5332              (ins x86memop_f:$src1, i8imm:$src2),
5333              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5334              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
5335 }
5336
5337 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
5338                              memopv4f32, memopv4i32,
5339                              int_x86_avx_vpermilvar_ps,
5340                              int_x86_avx_vpermil_ps>;
5341 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
5342                              memopv8f32, memopv8i32,
5343                              int_x86_avx_vpermilvar_ps_256,
5344                              int_x86_avx_vpermil_ps_256>;
5345 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
5346                              memopv2f64, memopv2i64,
5347                              int_x86_avx_vpermilvar_pd,
5348                              int_x86_avx_vpermil_pd>;
5349 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
5350                              memopv4f64, memopv4i64,
5351                              int_x86_avx_vpermilvar_pd_256,
5352                              int_x86_avx_vpermil_pd_256>;
5353
5354 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
5355           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5356           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5357           []>, VEX_4V;
5358 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
5359           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
5360           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5361           []>, VEX_4V;
5362
5363 // Zero All YMM registers
5364 def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
5365                  [(int_x86_avx_vzeroall)]>, VEX, VEX_L, Requires<[HasAVX]>;
5366
5367 // Zero Upper bits of YMM registers
5368 def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
5369                    [(int_x86_avx_vzeroupper)]>, VEX, Requires<[HasAVX]>;
5370
5371 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5372           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5373 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5374           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5375 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5376           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5377
5378 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
5379                                    (i32 imm)),
5380           (VINSERTF128rr VR256:$src1, VR128:$src2,
5381                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5382 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
5383                                    (i32 imm)),
5384           (VINSERTF128rr VR256:$src1, VR128:$src2,
5385                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5386 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
5387                                    (i32 imm)),
5388           (VINSERTF128rr VR256:$src1, VR128:$src2,
5389                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5390 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
5391                                    (i32 imm)),
5392           (VINSERTF128rr VR256:$src1, VR128:$src2,
5393                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5394
5395 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
5396           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5397 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
5398           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5399 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
5400           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5401
5402 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5403           (v4f32 (VEXTRACTF128rr
5404                     (v8f32 VR256:$src1),
5405                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5406 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5407           (v2f64 (VEXTRACTF128rr
5408                     (v4f64 VR256:$src1),
5409                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5410 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5411           (v4i32 (VEXTRACTF128rr
5412                     (v8i32 VR256:$src1),
5413                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5414 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5415           (v2i64 (VEXTRACTF128rr
5416                     (v4i64 VR256:$src1),
5417                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5418
5419 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5420           (VBROADCASTF128 addr:$src)>;
5421
5422 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
5423           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5424 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
5425           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5426 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
5427           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5428
5429 def : Pat<(int_x86_avx_vperm2f128_ps_256
5430                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
5431           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5432 def : Pat<(int_x86_avx_vperm2f128_pd_256
5433                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
5434           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5435 def : Pat<(int_x86_avx_vperm2f128_si_256
5436                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
5437           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5438
5439 //===----------------------------------------------------------------------===//
5440 // SSE Shuffle pattern fragments
5441 //===----------------------------------------------------------------------===//
5442
5443 // This is part of a "work in progress" refactoring. The idea is that all
5444 // vector shuffles are going to be translated into target specific nodes and
5445 // directly matched by the patterns below (which can be changed along the way)
5446 // The AVX version of some but not all of them are described here, and more
5447 // should come in a near future.
5448
5449 // Shuffle with PSHUFD instruction folding loads. The first two patterns match
5450 // SSE2 loads, which are always promoted to v2i64. The last one should match
5451 // the SSE1 case, where the only legal load is v4f32, but there is no PSHUFD
5452 // in SSE2, how does it ever worked? Anyway, the pattern will remain here until
5453 // we investigate further.
5454 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5455                                  (i8 imm:$imm))),
5456           (VPSHUFDmi addr:$src1, imm:$imm)>, Requires<[HasAVX]>;
5457 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5458                                  (i8 imm:$imm))),
5459           (PSHUFDmi addr:$src1, imm:$imm)>;
5460 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
5461                                  (i8 imm:$imm))),
5462           (PSHUFDmi addr:$src1, imm:$imm)>; // FIXME: has this ever worked?
5463
5464 // Shuffle with PSHUFD instruction.
5465 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5466           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5467 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5468           (PSHUFDri VR128:$src1, imm:$imm)>;
5469
5470 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5471           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5472 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5473           (PSHUFDri VR128:$src1, imm:$imm)>;
5474
5475 // Shuffle with SHUFPD instruction.
5476 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5477                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5478           (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5479 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5480                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5481           (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
5482
5483 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5484           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5485 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5486           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5487
5488 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5489           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5490 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5491           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5492
5493 // Shuffle with SHUFPS instruction.
5494 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5495                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5496           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5497 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5498                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5499           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5500
5501 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5502           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5503 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5504           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5505
5506 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5507                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5508           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5509 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5510                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5511           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5512
5513 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5514           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5515 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5516           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5517
5518 // Shuffle with MOVHLPS instruction
5519 def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
5520           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5521 def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
5522           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5523
5524 // Shuffle with MOVDDUP instruction
5525 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5526           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5527 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5528           (MOVDDUPrm addr:$src)>;
5529
5530 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5531           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5532 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5533           (MOVDDUPrm addr:$src)>;
5534
5535 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5536           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5537 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5538           (MOVDDUPrm addr:$src)>;
5539
5540 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5541           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5542 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5543           (MOVDDUPrm addr:$src)>;
5544
5545 def : Pat<(X86Movddup (bc_v2f64
5546                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5547           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5548 def : Pat<(X86Movddup (bc_v2f64
5549                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5550           (MOVDDUPrm addr:$src)>;
5551
5552
5553 // Shuffle with UNPCKLPS
5554 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5555           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5556 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
5557           (VUNPCKLPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5558 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5559           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5560
5561 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5562           (VUNPCKLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5563 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
5564           (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5565 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5566           (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
5567
5568 // Shuffle with UNPCKHPS
5569 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5570           (VUNPCKHPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5571 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5572           (UNPCKHPSrm VR128:$src1, addr:$src2)>;
5573
5574 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5575           (VUNPCKHPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5576 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5577           (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
5578
5579 // Shuffle with UNPCKLPD
5580 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5581           (VUNPCKLPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5582 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
5583           (VUNPCKLPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5584 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5585           (UNPCKLPDrm VR128:$src1, addr:$src2)>;
5586
5587 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5588           (VUNPCKLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5589 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
5590           (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5591 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5592           (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
5593
5594 // Shuffle with UNPCKHPD
5595 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5596           (VUNPCKHPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5597 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5598           (UNPCKHPDrm VR128:$src1, addr:$src2)>;
5599
5600 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5601           (VUNPCKHPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5602 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5603           (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
5604
5605 // Shuffle with PUNPCKLBW
5606 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1,
5607                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5608           (PUNPCKLBWrm VR128:$src1, addr:$src2)>;
5609 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1, VR128:$src2)),
5610           (PUNPCKLBWrr VR128:$src1, VR128:$src2)>;
5611
5612 // Shuffle with PUNPCKLWD
5613 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1,
5614                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5615           (PUNPCKLWDrm VR128:$src1, addr:$src2)>;
5616 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1, VR128:$src2)),
5617           (PUNPCKLWDrr VR128:$src1, VR128:$src2)>;
5618
5619 // Shuffle with PUNPCKLDQ
5620 def : Pat<(v4i32 (X86Punpckldq VR128:$src1,
5621                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5622           (PUNPCKLDQrm VR128:$src1, addr:$src2)>;
5623 def : Pat<(v4i32 (X86Punpckldq VR128:$src1, VR128:$src2)),
5624           (PUNPCKLDQrr VR128:$src1, VR128:$src2)>;
5625
5626 // Shuffle with PUNPCKLQDQ
5627 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, (memopv2i64 addr:$src2))),
5628           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>;
5629 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)),
5630           (PUNPCKLQDQrr VR128:$src1, VR128:$src2)>;
5631
5632 // Shuffle with PUNPCKHBW
5633 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1,
5634                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5635           (PUNPCKHBWrm VR128:$src1, addr:$src2)>;
5636 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1, VR128:$src2)),
5637           (PUNPCKHBWrr VR128:$src1, VR128:$src2)>;
5638
5639 // Shuffle with PUNPCKHWD
5640 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1,
5641                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5642           (PUNPCKHWDrm VR128:$src1, addr:$src2)>;
5643 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1, VR128:$src2)),
5644           (PUNPCKHWDrr VR128:$src1, VR128:$src2)>;
5645
5646 // Shuffle with PUNPCKHDQ
5647 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1,
5648                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5649           (PUNPCKHDQrm VR128:$src1, addr:$src2)>;
5650 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1, VR128:$src2)),
5651           (PUNPCKHDQrr VR128:$src1, VR128:$src2)>;
5652
5653 // Shuffle with PUNPCKHQDQ
5654 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, (memopv2i64 addr:$src2))),
5655           (PUNPCKHQDQrm VR128:$src1, addr:$src2)>;
5656 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)),
5657           (PUNPCKHQDQrr VR128:$src1, VR128:$src2)>;
5658
5659 // Shuffle with MOVLHPS
5660 def : Pat<(X86Movlhps VR128:$src1,
5661                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5662           (MOVHPSrm VR128:$src1, addr:$src2)>;
5663 def : Pat<(X86Movlhps VR128:$src1,
5664                     (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
5665           (MOVHPSrm VR128:$src1, addr:$src2)>;
5666 def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
5667           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5668 def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
5669           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5670 def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
5671           (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
5672
5673 // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the problem
5674 // is during lowering, where it's not possible to recognize the load fold cause
5675 // it has two uses through a bitcast. One use disappears at isel time and the
5676 // fold opportunity reappears.
5677 def : Pat<(v2f64 (X86Movddup VR128:$src)),
5678           (UNPCKLPDrr VR128:$src, VR128:$src)>;
5679
5680 // Shuffle with MOVLHPD
5681 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
5682                     (scalar_to_vector (loadf64 addr:$src2)))),
5683           (MOVHPDrm VR128:$src1, addr:$src2)>;
5684
5685 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
5686 // is during lowering, where it's not possible to recognize the load fold cause
5687 // it has two uses through a bitcast. One use disappears at isel time and the
5688 // fold opportunity reappears.
5689 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
5690                     (scalar_to_vector (loadf64 addr:$src2)))),
5691           (MOVHPDrm VR128:$src1, addr:$src2)>;
5692
5693 // Shuffle with MOVSS
5694 def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
5695           (MOVSSrr VR128:$src1, FR32:$src2)>;
5696 def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
5697           (MOVSSrr (v4i32 VR128:$src1),
5698                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
5699 def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
5700           (MOVSSrr (v4f32 VR128:$src1),
5701                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
5702 // FIXME: Instead of a X86Movss there should be a X86Movlps here, the problem
5703 // is during lowering, where it's not possible to recognize the load fold cause
5704 // it has two uses through a bitcast. One use disappears at isel time and the
5705 // fold opportunity reappears.
5706 def : Pat<(X86Movss VR128:$src1,
5707                     (bc_v4i32 (v2i64 (load addr:$src2)))),
5708           (MOVLPSrm VR128:$src1, addr:$src2)>;
5709
5710 // Shuffle with MOVSD
5711 def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
5712           (MOVSDrr VR128:$src1, FR64:$src2)>;
5713 def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
5714           (MOVSDrr (v2i64 VR128:$src1),
5715                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
5716 def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
5717           (MOVSDrr (v2f64 VR128:$src1),
5718                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
5719 def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
5720           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5721 def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
5722           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5723
5724 // Shuffle with MOVSHDUP
5725 def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5726           (MOVSHDUPrr VR128:$src)>;
5727 def : Pat<(X86Movshdup (bc_v4i32 (memopv2i64 addr:$src))),
5728           (MOVSHDUPrm addr:$src)>;
5729
5730 def : Pat<(v4f32 (X86Movshdup VR128:$src)),
5731           (MOVSHDUPrr VR128:$src)>;
5732 def : Pat<(X86Movshdup (memopv4f32 addr:$src)),
5733           (MOVSHDUPrm addr:$src)>;
5734
5735 // Shuffle with MOVSLDUP
5736 def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5737           (MOVSLDUPrr VR128:$src)>;
5738 def : Pat<(X86Movsldup (bc_v4i32 (memopv2i64 addr:$src))),
5739           (MOVSLDUPrm addr:$src)>;
5740
5741 def : Pat<(v4f32 (X86Movsldup VR128:$src)),
5742           (MOVSLDUPrr VR128:$src)>;
5743 def : Pat<(X86Movsldup (memopv4f32 addr:$src)),
5744           (MOVSLDUPrm addr:$src)>;
5745
5746 // Shuffle with PSHUFHW
5747 def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
5748           (PSHUFHWri VR128:$src, imm:$imm)>;
5749 def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5750           (PSHUFHWmi addr:$src, imm:$imm)>;
5751
5752 // Shuffle with PSHUFLW
5753 def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
5754           (PSHUFLWri VR128:$src, imm:$imm)>;
5755 def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5756           (PSHUFLWmi addr:$src, imm:$imm)>;
5757
5758 // Shuffle with PALIGN
5759 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5760           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5761 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5762           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5763 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5764           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5765 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5766           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5767
5768 // Shuffle with MOVLPS
5769 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
5770           (MOVLPSrm VR128:$src1, addr:$src2)>;
5771 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
5772           (MOVLPSrm VR128:$src1, addr:$src2)>;
5773 def : Pat<(X86Movlps VR128:$src1,
5774                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5775           (MOVLPSrm VR128:$src1, addr:$src2)>;
5776 // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
5777 // is during lowering, where it's not possible to recognize the load fold cause
5778 // it has two uses through a bitcast. One use disappears at isel time and the
5779 // fold opportunity reappears.
5780 def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
5781           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5782
5783 def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
5784           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5785
5786 // Shuffle with MOVLPD
5787 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5788           (MOVLPDrm VR128:$src1, addr:$src2)>;
5789 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5790           (MOVLPDrm VR128:$src1, addr:$src2)>;
5791 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
5792                             (scalar_to_vector (loadf64 addr:$src2)))),
5793           (MOVLPDrm VR128:$src1, addr:$src2)>;
5794
5795 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
5796 def : Pat<(store (f64 (vector_extract
5797           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5798           (MOVHPSmr addr:$dst, VR128:$src)>;
5799 def : Pat<(store (f64 (vector_extract
5800           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5801           (MOVHPDmr addr:$dst, VR128:$src)>;
5802
5803 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
5804           (MOVLPSmr addr:$src1, VR128:$src2)>;
5805 def : Pat<(store (v4i32 (X86Movlps
5806                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
5807           (MOVLPSmr addr:$src1, VR128:$src2)>;
5808
5809 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5810           (MOVLPDmr addr:$src1, VR128:$src2)>;
5811 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5812           (MOVLPDmr addr:$src1, VR128:$src2)>;