lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  73                                           SDTCisVT<1, v4f32>,
  74                                           SDTCisVT<2, v4f32>]>;
  75 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  76
  77 //===----------------------------------------------------------------------===//
  78 // SSE Complex Patterns
  79 //===----------------------------------------------------------------------===//
  80
  81 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  82 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  83 // forms.
  84 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  87                                   [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def ssmem : Operand<v4f32> {
  90   let PrintMethod = "printf32mem";
  91   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  92   let ParserMatchClass = X86MemAsmOperand;
  93 }
  94 def sdmem : Operand<v2f64> {
  95   let PrintMethod = "printf64mem";
  96   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  97   let ParserMatchClass = X86MemAsmOperand;
  98 }
  99
 100 //===----------------------------------------------------------------------===//
 101 // SSE pattern fragments
 102 //===----------------------------------------------------------------------===//
 103
 104 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 105 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 106 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 107 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 108
 109 // Like 'store', but always requires vector alignment.
 110 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 111                            (store node:$val, node:$ptr), [{
 112   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 113 }]>;
 114
 115 // Like 'load', but always requires vector alignment.
 116 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 117   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 118 }]>;
 119
 120 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 121                                (f32 (alignedload node:$ptr))>;
 122 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 123                                (f64 (alignedload node:$ptr))>;
 124 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 125                                (v4f32 (alignedload node:$ptr))>;
 126 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 127                                (v2f64 (alignedload node:$ptr))>;
 128 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 129                                (v4i32 (alignedload node:$ptr))>;
 130 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 131                                (v2i64 (alignedload node:$ptr))>;
 132
 133 // Like 'load', but uses special alignment checks suitable for use in
 134 // memory operands in most SSE instructions, which are required to
 135 // be naturally aligned on some targets but not on others.  If the subtarget
 136 // allows unaligned accesses, match any load, though this may require
 137 // setting a feature bit in the processor (on startup, for example).
 138 // Opteron 10h and later implement such a feature.
 139 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 140   return    Subtarget->hasVectorUAMem()
 141          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 142 }]>;
 143
 144 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 145 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 146 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 147 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 148 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 149 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 150 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 151
 152 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 153 // 16-byte boundary.
 154 // FIXME: 8 byte alignment for mmx reads is not required
 155 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 156   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 157 }]>;
 158
 159 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 160 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 161 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 162 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 163
 164 // MOVNT Support
 165 // Like 'store', but requires the non-temporal bit to be set
 166 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 167                            (st node:$val, node:$ptr), [{
 168   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 169     return ST->isNonTemporal();
 170   return false;
 171 }]>;
 172
 173 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 174                                    (st node:$val, node:$ptr), [{
 175   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 176     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 177            ST->getAddressingMode() == ISD::UNINDEXED &&
 178            ST->getAlignment() >= 16;
 179   return false;
 180 }]>;
 181
 182 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 183                                    (st node:$val, node:$ptr), [{
 184   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 185     return ST->isNonTemporal() &&
 186            ST->getAlignment() < 16;
 187   return false;
 188 }]>;
 189
 190 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 191 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 192 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 193 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 194 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 195 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 196
 197 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 198                            (bitconvert (v2i64 (X86vzmovl
 199                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 200 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 201                            (bitconvert (v4i32 (X86vzmovl
 202                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 203
 204 def vzload_v2i64 : PatFrag<(ops node:$src),
 205                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 206
 207
 208 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 209   return N->isExactlyValue(+0.0);
 210 }]>;
 211
 212 // BYTE_imm - Transform bit immediates into byte immediates.
 213 def BYTE_imm  : SDNodeXForm<imm, [{
 214   // Transformation function: imm >> 3
 215   return getI32Imm(N->getZExtValue() >> 3);
 216 }]>;
 217
 218 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 219 // SHUFP* etc. imm.
 220 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 221   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 222 }]>;
 223
 224 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 225 // PSHUFHW imm.
 226 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 227   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 228 }]>;
 229
 230 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 231 // PSHUFLW imm.
 232 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 233   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 234 }]>;
 235
 236 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 237 // a PALIGNR imm.
 238 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 239   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 240 }]>;
 241
 242 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 243                        (vector_shuffle node:$lhs, node:$rhs), [{
 244   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 245   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 246 }]>;
 247
 248 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 249                       (vector_shuffle node:$lhs, node:$rhs), [{
 250   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 251 }]>;
 252
 253 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 254                       (vector_shuffle node:$lhs, node:$rhs), [{
 255   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 256 }]>;
 257
 258 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 259                             (vector_shuffle node:$lhs, node:$rhs), [{
 260   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 261 }]>;
 262
 263 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 264                       (vector_shuffle node:$lhs, node:$rhs), [{
 265   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 266 }]>;
 267
 268 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 269                     (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 271 }]>;
 272
 273 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 274                    (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 276 }]>;
 277
 278 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 279                        (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 281 }]>;
 282
 283 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 284                        (vector_shuffle node:$lhs, node:$rhs), [{
 285   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 286 }]>;
 287
 288 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 289                      (vector_shuffle node:$lhs, node:$rhs), [{
 290   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 291 }]>;
 292
 293 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 294                      (vector_shuffle node:$lhs, node:$rhs), [{
 295   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 296 }]>;
 297
 298 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 299                            (vector_shuffle node:$lhs, node:$rhs), [{
 300   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 301 }]>;
 302
 303 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 304                            (vector_shuffle node:$lhs, node:$rhs), [{
 305   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 306 }]>;
 307
 308 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 309                      (vector_shuffle node:$lhs, node:$rhs), [{
 310   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 311 }], SHUFFLE_get_shuf_imm>;
 312
 313 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 314                     (vector_shuffle node:$lhs, node:$rhs), [{
 315   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 316 }], SHUFFLE_get_shuf_imm>;
 317
 318 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 319                       (vector_shuffle node:$lhs, node:$rhs), [{
 320   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 321 }], SHUFFLE_get_pshufhw_imm>;
 322
 323 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 324                       (vector_shuffle node:$lhs, node:$rhs), [{
 325   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 326 }], SHUFFLE_get_pshuflw_imm>;
 327
 328 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 329                      (vector_shuffle node:$lhs, node:$rhs), [{
 330   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 331 }], SHUFFLE_get_palign_imm>;
 332
 333 //===----------------------------------------------------------------------===//
 334 // SSE scalar FP Instructions
 335 //===----------------------------------------------------------------------===//
 336
 337 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 338 // instruction selection into a branch sequence.
 339 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 340   def CMOV_FR32 : I<0, Pseudo,
 341                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 342                     "#CMOV_FR32 PSEUDO!",
 343                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 344                                                   EFLAGS))]>;
 345   def CMOV_FR64 : I<0, Pseudo,
 346                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 347                     "#CMOV_FR64 PSEUDO!",
 348                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 349                                                   EFLAGS))]>;
 350   def CMOV_V4F32 : I<0, Pseudo,
 351                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 352                     "#CMOV_V4F32 PSEUDO!",
 353                     [(set VR128:$dst,
 354                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 355                                           EFLAGS)))]>;
 356   def CMOV_V2F64 : I<0, Pseudo,
 357                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 358                     "#CMOV_V2F64 PSEUDO!",
 359                     [(set VR128:$dst,
 360                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 361                                           EFLAGS)))]>;
 362   def CMOV_V2I64 : I<0, Pseudo,
 363                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 364                     "#CMOV_V2I64 PSEUDO!",
 365                     [(set VR128:$dst,
 366                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 367                                           EFLAGS)))]>;
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 // SSE 1 & 2 Instructions Classes
 372 //===----------------------------------------------------------------------===//
 373
 374 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 375 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 376                            RegisterClass RC, X86MemOperand memop> {
 377   let isCommutable = 1 in {
 378     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 379                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
 380   }
 381   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memop:$src2),
 382               OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
 383 }
 384
 385 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 386 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 387                                string asm, string SSEVer, string FPSizeStr,
 388                                Operand memop, ComplexPattern mem_cpat> {
 389   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 390                   asm, [(set RC:$dst, (
 391                                 !nameconcat<Intrinsic>("int_x86_sse",
 392                                 !strconcat(SSEVer, !strconcat("_",
 393                                 !strconcat(OpcodeStr, FPSizeStr))))
 394                          RC:$src1, RC:$src2))]>;
 395   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memop:$src2),
 396                   asm, [(set RC:$dst, (
 397                                 !nameconcat<Intrinsic>("int_x86_sse",
 398                                 !strconcat(SSEVer, !strconcat("_",
 399                                 !strconcat(OpcodeStr, FPSizeStr))))
 400                          RC:$src1, mem_cpat:$src2))]>;
 401 }
 402
 403 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 404 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 405                            RegisterClass RC, ValueType vt,
 406                            X86MemOperand x86memop, PatFrag mem_frag,
 407                            Domain d, bit MayLoad = 0> {
 408   let isCommutable = 1 in
 409     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 410                 OpcodeStr, [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))],d>;
 411   let mayLoad = MayLoad in
 412     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 413                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1,
 414                                                   (mem_frag addr:$src2)))],d>;
 415 }
 416
 417 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 418 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 419                                string asm, string SSEVer, string FPSizeStr,
 420                                X86MemOperand memop, PatFrag mem_frag,
 421                                Domain d> {
 422   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 423                   asm, [(set RC:$dst, (
 424                                 !nameconcat<Intrinsic>("int_x86_sse",
 425                                 !strconcat(SSEVer, !strconcat("_",
 426                                 !strconcat(OpcodeStr, FPSizeStr))))
 427                          RC:$src1, RC:$src2))], d>;
 428   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memop:$src2),
 429                   asm, [(set RC:$dst, (
 430                                 !nameconcat<Intrinsic>("int_x86_sse",
 431                                 !strconcat(SSEVer, !strconcat("_",
 432                                 !strconcat(OpcodeStr, FPSizeStr))))
 433                          RC:$src1, (mem_frag addr:$src2)))], d>;
 434 }
 435
 436 //===----------------------------------------------------------------------===//
 437 // SSE1 Instructions
 438 //===----------------------------------------------------------------------===//
 439
 440 // Move Instructions. Register-to-register movss is not used for FR32
 441 // register copies because it's a partial register update; FsMOVAPSrr is
 442 // used instead. Register-to-register movss is not modeled as an INSERT_SUBREG
 443 // because INSERT_SUBREG requires that the insert be implementable in terms of
 444 // a copy, and just mentioned, we don't use movss for copies.
 445 let Constraints = "$src1 = $dst" in
 446 def MOVSSrr : SSI<0x10, MRMSrcReg,
 447                   (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 448                   "movss\t{$src2, $dst|$dst, $src2}",
 449                   [(set (v4f32 VR128:$dst),
 450                         (movl VR128:$src1, (scalar_to_vector FR32:$src2)))]>;
 451
 452 // Extract the low 32-bit value from one vector and insert it into another.
 453 let AddedComplexity = 15 in
 454 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 455           (MOVSSrr (v4f32 VR128:$src1),
 456                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 457
 458 // Implicitly promote a 32-bit scalar to a vector.
 459 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 460           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 461
 462 // Loading from memory automatically zeroing upper bits.
 463 let canFoldAsLoad = 1, isReMaterializable = 1 in
 464 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 465                   "movss\t{$src, $dst|$dst, $src}",
 466                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 467
 468 // MOVSSrm zeros the high parts of the register; represent this
 469 // with SUBREG_TO_REG.
 470 let AddedComplexity = 20 in {
 471 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 472           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 473 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 474           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 475 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 476           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 477 }
 478
 479 // Store scalar value to memory.
 480 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 481                   "movss\t{$src, $dst|$dst, $src}",
 482                   [(store FR32:$src, addr:$dst)]>;
 483
 484 // Extract and store.
 485 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 486                  addr:$dst),
 487           (MOVSSmr addr:$dst,
 488                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 489
 490 // Conversion instructions
 491 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 492                       "cvttss2si\t{$src, $dst|$dst, $src}",
 493                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 494 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 495                       "cvttss2si\t{$src, $dst|$dst, $src}",
 496                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 497 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 498                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 499                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 500 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 501                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 502                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 503
 504 // Match intrinsics which expect XMM operand(s).
 505 def CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 506                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 507 def CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 508                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 509
 510 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 511                          "cvtss2si\t{$src, $dst|$dst, $src}",
 512                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 513 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 514                          "cvtss2si\t{$src, $dst|$dst, $src}",
 515                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 516                                            (load addr:$src)))]>;
 517
 518 // Match intrinsics which expect MM and XMM operand(s).
 519 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 520                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 521                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 522 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 523                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 524                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 525                                            (load addr:$src)))]>;
 526 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 527                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 528                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 529 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 530                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 531                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 532                                            (load addr:$src)))]>;
 533 let Constraints = "$src1 = $dst" in {
 534   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 535                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 536                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 537                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 538                                            VR64:$src2))]>;
 539   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 540                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 541                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 542                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 543                                             (load addr:$src2)))]>;
 544 }
 545
 546 // Aliases for intrinsics
 547 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 548                           "cvttss2si\t{$src, $dst|$dst, $src}",
 549                           [(set GR32:$dst,
 550                             (int_x86_sse_cvttss2si VR128:$src))]>;
 551 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 552                           "cvttss2si\t{$src, $dst|$dst, $src}",
 553                           [(set GR32:$dst,
 554                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 555
 556 let Constraints = "$src1 = $dst" in {
 557   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 558                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 559                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 560                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 561                                               GR32:$src2))]>;
 562   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 563                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 564                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 565                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 566                                               (loadi32 addr:$src2)))]>;
 567 }
 568
 569 // Comparison instructions
 570 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 571   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 572                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 573                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 574 let mayLoad = 1 in
 575   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 576                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 577                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 578
 579   // Accept explicit immediate argument form instead of comparison code.
 580 let isAsmParserOnly = 1 in {
 581   def CMPSSrr_alt : SSIi8<0xC2, MRMSrcReg,
 582                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
 583                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 584 let mayLoad = 1 in
 585   def CMPSSrm_alt : SSIi8<0xC2, MRMSrcMem,
 586                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
 587                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 588 }
 589 }
 590
 591 let Defs = [EFLAGS] in {
 592 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 593                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 594                    [(set EFLAGS, (X86cmp FR32:$src1, FR32:$src2))]>;
 595 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 596                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 597                    [(set EFLAGS, (X86cmp FR32:$src1, (loadf32 addr:$src2)))]>;
 598
 599 def COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 600                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 601 def COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 602                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 603
 604 } // Defs = [EFLAGS]
 605
 606 // Aliases to match intrinsics which expect XMM operand(s).
 607 let Constraints = "$src1 = $dst" in {
 608   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 609                         (outs VR128:$dst),
 610                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
 611                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 612                         [(set VR128:$dst, (int_x86_sse_cmp_ss
 613                                              VR128:$src1,
 614                                              VR128:$src, imm:$cc))]>;
 615   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 616                         (outs VR128:$dst),
 617                         (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 618                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 619                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 620                                            (load addr:$src), imm:$cc))]>;
 621 }
 622
 623 let Defs = [EFLAGS] in {
 624 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 625                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 626                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 627                                                VR128:$src2))]>;
 628 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 629                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 630                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 631                                                (load addr:$src2)))]>;
 632
 633 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 634                       "comiss\t{$src2, $src1|$src1, $src2}",
 635                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 636                                              VR128:$src2))]>;
 637 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 638                       "comiss\t{$src2, $src1|$src1, $src2}",
 639                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 640                                              (load addr:$src2)))]>;
 641 } // Defs = [EFLAGS]
 642
 643 // Aliases of packed SSE1 instructions for scalar use. These all have names
 644 // that start with 'Fs'.
 645
 646 // Alias instructions that map fld0 to pxor for sse.
 647 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 648     canFoldAsLoad = 1 in
 649   // FIXME: Set encoding to pseudo!
 650 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 651                  [(set FR32:$dst, fp32imm0)]>,
 652                  Requires<[HasSSE1]>, TB, OpSize;
 653
 654 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 655 // disregarded.
 656 let neverHasSideEffects = 1 in
 657 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 658                      "movaps\t{$src, $dst|$dst, $src}", []>;
 659
 660 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 661 // disregarded.
 662 let canFoldAsLoad = 1, isReMaterializable = 1 in
 663 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 664                      "movaps\t{$src, $dst|$dst, $src}",
 665                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 666
 667 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
 668 ///
 669 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
 670                                        SDNode OpNode, bit MayLoad = 0> {
 671   let isAsmParserOnly = 1 in {
 672     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 673                 "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR32,
 674                 f32, f128mem, memopfsf32, SSEPackedSingle, MayLoad>, VEX_4V;
 675
 676     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 677                 "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR64,
 678                 f64, f128mem, memopfsf64, SSEPackedDouble, MayLoad>, OpSize,
 679                 VEX_4V;
 680   }
 681
 682   let Constraints = "$src1 = $dst" in {
 683     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 684                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, FR32, f32,
 685                 f128mem, memopfsf32, SSEPackedSingle, MayLoad>, TB;
 686
 687     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 688                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, FR64, f64,
 689                 f128mem, memopfsf64, SSEPackedDouble, MayLoad>, TB, OpSize;
 690   }
 691 }
 692
 693 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 694 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
 695 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
 696 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
 697
 698 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
 699   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef, 1>;
 700
 701 /// basic_sse12_fp_binop_rm - SSE 1 & 2 binops come in both scalar and
 702 /// vector forms.
 703 ///
 704 /// In addition, we also have a special variant of the scalar form here to
 705 /// represent the associated intrinsic operation.  This form is unlike the
 706 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 707 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 708 ///
 709 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 710 /// six "instructions".
 711 ///
 712 multiclass basic_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 713                                    SDNode OpNode> {
 714
 715   let isAsmParserOnly = 1 in {
 716     defm V#NAME#SS : sse12_fp_scalar<opc,
 717         !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 718                    OpNode, FR32, f32mem>, XS, VEX_4V;
 719
 720     defm V#NAME#SD : sse12_fp_scalar<opc,
 721         !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 722                    OpNode, FR64, f64mem>, XD, VEX_4V;
 723
 724     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 725                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 726                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
 727                       VEX_4V;
 728
 729     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 730                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 731                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
 732                       OpSize, VEX_4V;
 733
 734     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 735        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 736                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
 737
 738     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 739        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 740                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
 741   }
 742
 743   let Constraints = "$src1 = $dst" in {
 744     defm SS : sse12_fp_scalar<opc,
 745                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 746                     OpNode, FR32, f32mem>, XS;
 747
 748     defm SD : sse12_fp_scalar<opc,
 749                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 750                     OpNode, FR64, f64mem>, XD;
 751
 752     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 753                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
 754                 f128mem, memopv4f32, SSEPackedSingle>, TB;
 755
 756     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 757                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
 758                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
 759
 760     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 761        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 762                   "", "_ss", ssmem, sse_load_f32>, XS;
 763
 764     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 765        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 766                   "2", "_sd", sdmem, sse_load_f64>, XD;
 767   }
 768 }
 769
 770 // Arithmetic instructions
 771 defm ADD : basic_sse12_fp_binop_rm<0x58, "add", fadd>;
 772 defm MUL : basic_sse12_fp_binop_rm<0x59, "mul", fmul>;
 773
 774 let isCommutable = 0 in {
 775   defm SUB : basic_sse12_fp_binop_rm<0x5C, "sub", fsub>;
 776   defm DIV : basic_sse12_fp_binop_rm<0x5E, "div", fdiv>;
 777 }
 778
 779 /// sse12_fp_binop_rm - Other SSE 1 & 2 binops
 780 ///
 781 /// This multiclass is like basic_sse12_fp_binop_rm, with the addition of
 782 /// instructions for a full-vector intrinsic form.  Operations that map
 783 /// onto C operators don't use this form since they just use the plain
 784 /// vector form instead of having a separate vector intrinsic form.
 785 ///
 786 /// This provides a total of eight "instructions".
 787 ///
 788 multiclass sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 789                              SDNode OpNode> {
 790
 791   let isAsmParserOnly = 1 in {
 792     // Scalar operation, reg+reg.
 793     defm V#NAME#SS : sse12_fp_scalar<opc,
 794       !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 795                  OpNode, FR32, f32mem>, XS, VEX_4V;
 796
 797     defm V#NAME#SD : sse12_fp_scalar<opc,
 798       !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 799                  OpNode, FR64, f64mem>, XD, VEX_4V;
 800
 801     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 802                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 803                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
 804                       VEX_4V;
 805
 806     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 807                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 808                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
 809                       OpSize, VEX_4V;
 810
 811     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 812        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 813                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
 814
 815     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 816        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 817                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
 818
 819     defm V#NAME#PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
 820        !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 821                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, VEX_4V;
 822
 823     defm V#NAME#PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
 824        !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 825                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, OpSize,
 826                   VEX_4V;
 827   }
 828
 829   let Constraints = "$src1 = $dst" in {
 830     // Scalar operation, reg+reg.
 831     defm SS : sse12_fp_scalar<opc,
 832                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 833                     OpNode, FR32, f32mem>, XS;
 834     defm SD : sse12_fp_scalar<opc,
 835                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 836                     OpNode, FR64, f64mem>, XD;
 837     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 838                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
 839                 f128mem, memopv4f32, SSEPackedSingle>, TB;
 840
 841     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 842                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
 843                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
 844
 845     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 846        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 847                   "", "_ss", ssmem, sse_load_f32>, XS;
 848
 849     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 850        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 851                   "2", "_sd", sdmem, sse_load_f64>, XD;
 852
 853     defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
 854        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 855                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, TB;
 856
 857     defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
 858        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 859                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
 860   }
 861 }
 862
 863 let isCommutable = 0 in {
 864   defm MAX : sse12_fp_binop_rm<0x5F, "max", X86fmax>;
 865   defm MIN : sse12_fp_binop_rm<0x5D, "min", X86fmin>;
 866 }
 867
 868 //===----------------------------------------------------------------------===//
 869 // SSE packed FP Instructions
 870
 871 // Move Instructions
 872 let neverHasSideEffects = 1 in
 873 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 874                    "movaps\t{$src, $dst|$dst, $src}", []>;
 875 let canFoldAsLoad = 1, isReMaterializable = 1 in
 876 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 877                    "movaps\t{$src, $dst|$dst, $src}",
 878                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 879
 880 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 881                    "movaps\t{$src, $dst|$dst, $src}",
 882                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 883
 884 let neverHasSideEffects = 1 in
 885 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 886                    "movups\t{$src, $dst|$dst, $src}", []>;
 887 let canFoldAsLoad = 1, isReMaterializable = 1 in
 888 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 889                    "movups\t{$src, $dst|$dst, $src}",
 890                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 891 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 892                    "movups\t{$src, $dst|$dst, $src}",
 893                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 894
 895 // Intrinsic forms of MOVUPS load and store
 896 let canFoldAsLoad = 1, isReMaterializable = 1 in
 897 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 898                        "movups\t{$src, $dst|$dst, $src}",
 899                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 900 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 901                        "movups\t{$src, $dst|$dst, $src}",
 902                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 903
 904 let Constraints = "$src1 = $dst" in {
 905   let AddedComplexity = 20 in {
 906     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 907                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 908                        "movlps\t{$src2, $dst|$dst, $src2}",
 909        [(set VR128:$dst,
 910          (movlp VR128:$src1,
 911                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 912     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 913                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 914                        "movhps\t{$src2, $dst|$dst, $src2}",
 915        [(set VR128:$dst,
 916          (movlhps VR128:$src1,
 917                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 918   } // AddedComplexity
 919 } // Constraints = "$src1 = $dst"
 920
 921
 922 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 923           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 924
 925 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 926                    "movlps\t{$src, $dst|$dst, $src}",
 927                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 928                                  (iPTR 0))), addr:$dst)]>;
 929
 930 // v2f64 extract element 1 is always custom lowered to unpack high to low
 931 // and extract element 0 so the non-store version isn't too horrible.
 932 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 933                    "movhps\t{$src, $dst|$dst, $src}",
 934                    [(store (f64 (vector_extract
 935                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 936                                          (undef)), (iPTR 0))), addr:$dst)]>;
 937
 938 let Constraints = "$src1 = $dst" in {
 939 let AddedComplexity = 20 in {
 940 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 941                                      (ins VR128:$src1, VR128:$src2),
 942                     "movlhps\t{$src2, $dst|$dst, $src2}",
 943                     [(set VR128:$dst,
 944                       (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 945
 946 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 947                                      (ins VR128:$src1, VR128:$src2),
 948                     "movhlps\t{$src2, $dst|$dst, $src2}",
 949                     [(set VR128:$dst,
 950                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 951 } // AddedComplexity
 952 } // Constraints = "$src1 = $dst"
 953
 954 let AddedComplexity = 20 in {
 955 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 956           (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 957 def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 958           (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 959 }
 960
 961
 962
 963 // Arithmetic
 964
 965 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 966 ///
 967 /// In addition, we also have a special variant of the scalar form here to
 968 /// represent the associated intrinsic operation.  This form is unlike the
 969 /// plain scalar form, in that it takes an entire vector (instead of a
 970 /// scalar) and leaves the top elements undefined.
 971 ///
 972 /// And, we have a special variant form for a full-vector intrinsic form.
 973 ///
 974 /// These four forms can each have a reg or a mem operand, so there are a
 975 /// total of eight "instructions".
 976 ///
 977 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 978                            SDNode OpNode,
 979                            Intrinsic F32Int,
 980                            Intrinsic V4F32Int,
 981                            bit Commutable = 0> {
 982   // Scalar operation, reg.
 983   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 984                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 985                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 986     let isCommutable = Commutable;
 987   }
 988
 989   // Scalar operation, mem.
 990   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 991                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 992                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
 993             Requires<[HasSSE1, OptForSize]>;
 994
 995   // Vector operation, reg.
 996   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 997               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 998               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 999     let isCommutable = Commutable;
1000   }
1001
1002   // Vector operation, mem.
1003   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1004                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1005                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1006
1007   // Intrinsic operation, reg.
1008   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1009                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1010                     [(set VR128:$dst, (F32Int VR128:$src))]> {
1011     let isCommutable = Commutable;
1012   }
1013
1014   // Intrinsic operation, mem.
1015   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1016                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1017                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1018
1019   // Vector intrinsic operation, reg
1020   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1021                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1022                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
1023     let isCommutable = Commutable;
1024   }
1025
1026   // Vector intrinsic operation, mem
1027   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1028                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1029                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1030 }
1031
1032 // Square root.
1033 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
1034                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
1035
1036 // Reciprocal approximations. Note that these typically require refinement
1037 // in order to obtain suitable precision.
1038 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
1039                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
1040 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
1041                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
1042
1043 /// sse12_fp_pack_logical - SSE 1 & 2 packed FP logical ops
1044 ///
1045 multiclass sse12_fp_pack_logical<bits<8> opc, string OpcodeStr,
1046                                  SDNode OpNode, int HasPat = 0,
1047                                  bit Commutable = 1,
1048                                  list<list<dag>> Pattern = []> {
1049   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
1050        (ins VR128:$src1, VR128:$src2),
1051        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1052        !if(HasPat, Pattern[0],
1053                    [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1054                                                     VR128:$src2)))])>
1055        { let isCommutable = Commutable; }
1056
1057   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1058        (ins VR128:$src1, VR128:$src2),
1059        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1060        !if(HasPat, Pattern[1],
1061                    [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1062                                              (bc_v2i64 (v2f64 VR128:$src2))))])>
1063        { let isCommutable = Commutable; }
1064
1065   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
1066        (ins VR128:$src1, f128mem:$src2),
1067        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1068        !if(HasPat, Pattern[2],
1069                    [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1070                                              (memopv2i64 addr:$src2)))])>;
1071
1072   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1073        (ins VR128:$src1, f128mem:$src2),
1074        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1075        !if(HasPat, Pattern[3],
1076                    [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1077                                              (memopv2i64 addr:$src2)))])>;
1078 }
1079
1080 // Logical
1081 let Constraints = "$src1 = $dst" in {
1082   defm AND  : sse12_fp_pack_logical<0x54, "and", and>;
1083   defm OR   : sse12_fp_pack_logical<0x56, "or", or>;
1084   defm XOR  : sse12_fp_pack_logical<0x57, "xor", xor>;
1085   defm ANDN : sse12_fp_pack_logical<0x55, "andn", undef /* dummy */, 1, 0, [
1086     // single r+r
1087     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1088                                        (bc_v2i64 (v4i32 immAllOnesV))),
1089                                    VR128:$src2)))],
1090     // double r+r
1091     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1092                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1093     // single r+m
1094     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1095                                        (bc_v2i64 (v4i32 immAllOnesV))),
1096                                   (memopv2i64 addr:$src2))))],
1097     // double r+m
1098     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1099                            (memopv2i64 addr:$src2)))]]>;
1100 }
1101
1102 let Constraints = "$src1 = $dst" in {
1103   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1104                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1105                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1106                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1107                                                         VR128:$src, imm:$cc))]>;
1108   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1109                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1110                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1111                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1112                                             (memop addr:$src), imm:$cc))]>;
1113
1114   // Accept explicit immediate argument form instead of comparison code.
1115 let isAsmParserOnly = 1 in {
1116   def CMPPSrri_alt : PSIi8<0xC2, MRMSrcReg,
1117                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1118                     "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1119   def CMPPSrmi_alt : PSIi8<0xC2, MRMSrcMem,
1120                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1121                   "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1122 }
1123 }
1124 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1125           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1126 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1127           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1128
1129 // Shuffle and unpack instructions
1130 let Constraints = "$src1 = $dst" in {
1131   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1132     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1133                           (outs VR128:$dst), (ins VR128:$src1,
1134                            VR128:$src2, i8imm:$src3),
1135                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1136                           [(set VR128:$dst,
1137                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1138   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1139                         (outs VR128:$dst), (ins VR128:$src1,
1140                          f128mem:$src2, i8imm:$src3),
1141                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1142                         [(set VR128:$dst,
1143                           (v4f32 (shufp:$src3
1144                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
1145
1146   let AddedComplexity = 10 in {
1147     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1148                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1149                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1150                          [(set VR128:$dst,
1151                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
1152     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1153                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1154                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1155                          [(set VR128:$dst,
1156                            (v4f32 (unpckh VR128:$src1,
1157                                           (memopv4f32 addr:$src2))))]>;
1158
1159     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1160                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1161                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1162                          [(set VR128:$dst,
1163                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
1164     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1165                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1166                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1167                          [(set VR128:$dst,
1168                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
1169   } // AddedComplexity
1170 } // Constraints = "$src1 = $dst"
1171
1172 // Mask creation
1173 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1174                      "movmskps\t{$src, $dst|$dst, $src}",
1175                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1176 def MOVMSKPDrr : PDI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1177                      "movmskpd\t{$src, $dst|$dst, $src}",
1178                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1179
1180 // Prefetch intrinsic.
1181 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1182     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1183 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1184     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
1185 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1186     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
1187 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
1188     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
1189
1190 // Non-temporal stores
1191 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1192                     "movntps\t{$src, $dst|$dst, $src}",
1193                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1194
1195 let AddedComplexity = 400 in { // Prefer non-temporal versions
1196 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1197                     "movntps\t{$src, $dst|$dst, $src}",
1198                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1199
1200 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1201                     "movntdq\t{$src, $dst|$dst, $src}",
1202                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1203
1204 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1205                  "movnti\t{$src, $dst|$dst, $src}",
1206                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1207                TB, Requires<[HasSSE2]>;
1208
1209 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1210                      "movnti\t{$src, $dst|$dst, $src}",
1211                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1212                   TB, Requires<[HasSSE2]>;
1213 }
1214
1215 // Load, store, and memory fence
1216 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
1217              TB, Requires<[HasSSE1]>;
1218
1219 // MXCSR register
1220 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
1221                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1222 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
1223                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1224
1225 // Alias instructions that map zero vector to pxor / xorp* for sse.
1226 // We set canFoldAsLoad because this can be converted to a constant-pool
1227 // load of an all-zeros value if folding it would be beneficial.
1228 // FIXME: Change encoding to pseudo!
1229 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
1230     isCodeGenOnly = 1 in {
1231 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1232                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1233 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1234                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
1235 let ExeDomain = SSEPackedInt in
1236 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
1237                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1238 }
1239
1240 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
1241 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
1242 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
1243
1244 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1245           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1246
1247 //===---------------------------------------------------------------------===//
1248 // SSE2 Instructions
1249 //===---------------------------------------------------------------------===//
1250
1251 // Move Instructions. Register-to-register movsd is not used for FR64
1252 // register copies because it's a partial register update; FsMOVAPDrr is
1253 // used instead. Register-to-register movsd is not modeled as an INSERT_SUBREG
1254 // because INSERT_SUBREG requires that the insert be implementable in terms of
1255 // a copy, and just mentioned, we don't use movsd for copies.
1256 let Constraints = "$src1 = $dst" in
1257 def MOVSDrr : SDI<0x10, MRMSrcReg,
1258                   (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
1259                   "movsd\t{$src2, $dst|$dst, $src2}",
1260                   [(set (v2f64 VR128:$dst),
1261                         (movl VR128:$src1, (scalar_to_vector FR64:$src2)))]>;
1262
1263 // Extract the low 64-bit value from one vector and insert it into another.
1264 let AddedComplexity = 15 in
1265 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
1266           (MOVSDrr (v2f64 VR128:$src1),
1267                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
1268
1269 // Implicitly promote a 64-bit scalar to a vector.
1270 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
1271           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
1272
1273 // Loading from memory automatically zeroing upper bits.
1274 let canFoldAsLoad = 1, isReMaterializable = 1, AddedComplexity = 20 in
1275 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1276                   "movsd\t{$src, $dst|$dst, $src}",
1277                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1278
1279 // MOVSDrm zeros the high parts of the register; represent this
1280 // with SUBREG_TO_REG.
1281 let AddedComplexity = 20 in {
1282 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
1283           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1284 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
1285           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1286 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
1287           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1288 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
1289           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1290 def : Pat<(v2f64 (X86vzload addr:$src)),
1291           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1292 }
1293
1294 // Store scalar value to memory.
1295 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1296                   "movsd\t{$src, $dst|$dst, $src}",
1297                   [(store FR64:$src, addr:$dst)]>;
1298
1299 // Extract and store.
1300 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
1301                  addr:$dst),
1302           (MOVSDmr addr:$dst,
1303                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
1304
1305 // Conversion instructions
1306 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1307                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1308                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1309 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1310                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1311                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1312 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1313                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1314                       [(set FR32:$dst, (fround FR64:$src))]>;
1315 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1316                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1317                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1318                   Requires<[HasSSE2, OptForSize]>;
1319 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1320                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1321                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1322 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1323                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1324                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1325
1326 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1327                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1328 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1329                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1330 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1331                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1332 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1333                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1334 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1335                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1336 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1337                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1338 def CVTDQ2PSrr : PSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1339                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1340 def CVTDQ2PSrm : PSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1341                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1342 def COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1343                   "comisd\t{$src2, $src1|$src1, $src2}", []>;
1344 def COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1345                       "comisd\t{$src2, $src1|$src1, $src2}", []>;
1346
1347 // SSE2 instructions with XS prefix
1348 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1349                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1350                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1351                  Requires<[HasSSE2]>;
1352 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1353                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1354                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1355                  Requires<[HasSSE2, OptForSize]>;
1356
1357 def : Pat<(extloadf32 addr:$src),
1358           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1359       Requires<[HasSSE2, OptForSpeed]>;
1360
1361 // Match intrinsics which expect XMM operand(s).
1362 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1363                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1364                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1365 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1366                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1367                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1368                                            (load addr:$src)))]>;
1369
1370 // Match intrinsics which expect MM and XMM operand(s).
1371 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1372                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1373                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1374 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1375                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1376                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1377                                            (memop addr:$src)))]>;
1378 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1379                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1380                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1381 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1382                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1383                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1384                                            (memop addr:$src)))]>;
1385 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1386                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1387                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1388 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1389                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1390                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1391                                             (load addr:$src)))]>;
1392
1393 // Aliases for intrinsics
1394 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1395                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1396                           [(set GR32:$dst,
1397                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1398 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1399                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1400                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1401                                             (load addr:$src)))]>;
1402
1403 // Comparison instructions
1404 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1405   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1406                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1407                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1408 let mayLoad = 1 in
1409   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1410                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1411                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1412
1413   // Accept explicit immediate argument form instead of comparison code.
1414 let isAsmParserOnly = 1 in {
1415   def CMPSDrr_alt : SDIi8<0xC2, MRMSrcReg,
1416                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1417                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1418 let mayLoad = 1 in
1419   def CMPSDrm_alt : SDIi8<0xC2, MRMSrcMem,
1420                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1421                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1422 }
1423 }
1424
1425 let Defs = [EFLAGS] in {
1426 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1427                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1428                    [(set EFLAGS, (X86cmp FR64:$src1, FR64:$src2))]>;
1429 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1430                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1431                    [(set EFLAGS, (X86cmp FR64:$src1, (loadf64 addr:$src2)))]>;
1432 } // Defs = [EFLAGS]
1433
1434 // Aliases to match intrinsics which expect XMM operand(s).
1435 let Constraints = "$src1 = $dst" in {
1436   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1437                         (outs VR128:$dst),
1438                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
1439                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1440                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1441                                            VR128:$src, imm:$cc))]>;
1442   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1443                         (outs VR128:$dst),
1444                         (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1445                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1446                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1447                                            (load addr:$src), imm:$cc))]>;
1448 }
1449
1450 let Defs = [EFLAGS] in {
1451 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1452                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1453                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1454                                                VR128:$src2))]>;
1455 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1456                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1457                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1458                                                (load addr:$src2)))]>;
1459
1460 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1461                       "comisd\t{$src2, $src1|$src1, $src2}",
1462                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1463                                              VR128:$src2))]>;
1464 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1465                       "comisd\t{$src2, $src1|$src1, $src2}",
1466                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1467                                              (load addr:$src2)))]>;
1468 } // Defs = [EFLAGS]
1469
1470 // Aliases of packed SSE2 instructions for scalar use. These all have names
1471 // that start with 'Fs'.
1472
1473 // Alias instructions that map fld0 to pxor for sse.
1474 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1475     canFoldAsLoad = 1 in
1476 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1477                  [(set FR64:$dst, fpimm0)]>,
1478                Requires<[HasSSE2]>, TB, OpSize;
1479
1480 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1481 // disregarded.
1482 let neverHasSideEffects = 1 in
1483 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1484                      "movapd\t{$src, $dst|$dst, $src}", []>;
1485
1486 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1487 // disregarded.
1488 let canFoldAsLoad = 1, isReMaterializable = 1 in
1489 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1490                      "movapd\t{$src, $dst|$dst, $src}",
1491                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1492
1493 //===---------------------------------------------------------------------===//
1494 // SSE packed FP Instructions
1495
1496 // Move Instructions
1497 let neverHasSideEffects = 1 in
1498 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1499                    "movapd\t{$src, $dst|$dst, $src}", []>;
1500 let canFoldAsLoad = 1, isReMaterializable = 1 in
1501 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1502                    "movapd\t{$src, $dst|$dst, $src}",
1503                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1504
1505 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1506                    "movapd\t{$src, $dst|$dst, $src}",
1507                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1508
1509 let neverHasSideEffects = 1 in
1510 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1511                    "movupd\t{$src, $dst|$dst, $src}", []>;
1512 let canFoldAsLoad = 1 in
1513 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1514                    "movupd\t{$src, $dst|$dst, $src}",
1515                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1516 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1517                    "movupd\t{$src, $dst|$dst, $src}",
1518                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1519
1520 // Intrinsic forms of MOVUPD load and store
1521 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1522                        "movupd\t{$src, $dst|$dst, $src}",
1523                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1524 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1525                        "movupd\t{$src, $dst|$dst, $src}",
1526                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1527
1528 let Constraints = "$src1 = $dst" in {
1529   let AddedComplexity = 20 in {
1530     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1531                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1532                        "movlpd\t{$src2, $dst|$dst, $src2}",
1533                        [(set VR128:$dst,
1534                          (v2f64 (movlp VR128:$src1,
1535                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1536     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1537                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1538                        "movhpd\t{$src2, $dst|$dst, $src2}",
1539                        [(set VR128:$dst,
1540                          (v2f64 (movlhps VR128:$src1,
1541                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1542   } // AddedComplexity
1543 } // Constraints = "$src1 = $dst"
1544
1545 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1546                    "movlpd\t{$src, $dst|$dst, $src}",
1547                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1548                                  (iPTR 0))), addr:$dst)]>;
1549
1550 // v2f64 extract element 1 is always custom lowered to unpack high to low
1551 // and extract element 0 so the non-store version isn't too horrible.
1552 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1553                    "movhpd\t{$src, $dst|$dst, $src}",
1554                    [(store (f64 (vector_extract
1555                                  (v2f64 (unpckh VR128:$src, (undef))),
1556                                  (iPTR 0))), addr:$dst)]>;
1557
1558 // SSE2 instructions without OpSize prefix
1559 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1560                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1561                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1562                      TB, Requires<[HasSSE2]>;
1563 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1564                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1565                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1566                                         (bitconvert (memopv2i64 addr:$src))))]>,
1567                      TB, Requires<[HasSSE2]>;
1568
1569 // SSE2 instructions with XS prefix
1570 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1571                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1572                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1573                      XS, Requires<[HasSSE2]>;
1574 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1575                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1576                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1577                                         (bitconvert (memopv2i64 addr:$src))))]>,
1578                      XS, Requires<[HasSSE2]>;
1579
1580 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1581                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1582                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1583 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1584                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1585                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1586                                             (memop addr:$src)))]>;
1587 // SSE2 packed instructions with XS prefix
1588 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1589                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1590 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1591                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1592
1593 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1594                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1595                         [(set VR128:$dst,
1596                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1597                       XS, Requires<[HasSSE2]>;
1598 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1599                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1600                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1601                                            (memop addr:$src)))]>,
1602                       XS, Requires<[HasSSE2]>;
1603
1604 // SSE2 packed instructions with XD prefix
1605 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1606                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1607                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1608                      XD, Requires<[HasSSE2]>;
1609 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1610                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1611                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1612                                           (memop addr:$src)))]>,
1613                      XD, Requires<[HasSSE2]>;
1614
1615 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1616                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1617                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1618 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1619                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1620                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1621                                              (memop addr:$src)))]>;
1622
1623 // SSE2 instructions without OpSize prefix
1624 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1625                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1626 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1627                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1628
1629 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1630                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1631                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1632                      TB, Requires<[HasSSE2]>;
1633 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1634                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1635                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1636                                           (load addr:$src)))]>,
1637                      TB, Requires<[HasSSE2]>;
1638
1639 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1640                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1641 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1642                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1643
1644
1645 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1646                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1647                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1648 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1649                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1650                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1651                                             (memop addr:$src)))]>;
1652
1653 // Match intrinsics which expect XMM operand(s).
1654 // Aliases for intrinsics
1655 let Constraints = "$src1 = $dst" in {
1656 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1657                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1658                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1659                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1660                                            GR32:$src2))]>;
1661 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1662                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1663                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1664                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1665                                            (loadi32 addr:$src2)))]>;
1666 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1667                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1668                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1669                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1670                                       VR128:$src2))]>;
1671 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1672                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1673                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1674                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1675                                       (load addr:$src2)))]>;
1676 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1677                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1678                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1679                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1680                                        VR128:$src2))]>, XS,
1681                     Requires<[HasSSE2]>;
1682 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1683                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1684                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1685                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1686                                        (load addr:$src2)))]>, XS,
1687                     Requires<[HasSSE2]>;
1688 }
1689
1690 // Arithmetic
1691
1692 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1693 ///
1694 /// In addition, we also have a special variant of the scalar form here to
1695 /// represent the associated intrinsic operation.  This form is unlike the
1696 /// plain scalar form, in that it takes an entire vector (instead of a
1697 /// scalar) and leaves the top elements undefined.
1698 ///
1699 /// And, we have a special variant form for a full-vector intrinsic form.
1700 ///
1701 /// These four forms can each have a reg or a mem operand, so there are a
1702 /// total of eight "instructions".
1703 ///
1704 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1705                            SDNode OpNode,
1706                            Intrinsic F64Int,
1707                            Intrinsic V2F64Int,
1708                            bit Commutable = 0> {
1709   // Scalar operation, reg.
1710   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1711                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1712                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1713     let isCommutable = Commutable;
1714   }
1715
1716   // Scalar operation, mem.
1717   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1718                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1719                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1720
1721   // Vector operation, reg.
1722   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1723               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1724               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1725     let isCommutable = Commutable;
1726   }
1727
1728   // Vector operation, mem.
1729   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1730                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1731                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1732
1733   // Intrinsic operation, reg.
1734   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1735                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1736                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1737     let isCommutable = Commutable;
1738   }
1739
1740   // Intrinsic operation, mem.
1741   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1742                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1743                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1744
1745   // Vector intrinsic operation, reg
1746   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1747                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1748                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1749     let isCommutable = Commutable;
1750   }
1751
1752   // Vector intrinsic operation, mem
1753   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1754                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1755                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1756 }
1757
1758 // Square root.
1759 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1760                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1761
1762 // There is no f64 version of the reciprocal approximation instructions.
1763
1764 let Constraints = "$src1 = $dst" in {
1765   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1766                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1767                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1768                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1769                                                         VR128:$src, imm:$cc))]>;
1770   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1771                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1772                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1773                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1774                                                  (memop addr:$src), imm:$cc))]>;
1775
1776   // Accept explicit immediate argument form instead of comparison code.
1777 let isAsmParserOnly = 1 in {
1778   def CMPPDrri_alt : PDIi8<0xC2, MRMSrcReg,
1779                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1780                     "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1781   def CMPPDrmi_alt : PDIi8<0xC2, MRMSrcMem,
1782                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1783                   "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1784 }
1785 }
1786 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1787           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1788 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1789           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1790
1791 // Shuffle and unpack instructions
1792 let Constraints = "$src1 = $dst" in {
1793   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1794                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1795                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1796                  [(set VR128:$dst,
1797                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1798   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1799                         (outs VR128:$dst), (ins VR128:$src1,
1800                          f128mem:$src2, i8imm:$src3),
1801                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1802                         [(set VR128:$dst,
1803                           (v2f64 (shufp:$src3
1804                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1805
1806   let AddedComplexity = 10 in {
1807     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1808                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1809                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1810                          [(set VR128:$dst,
1811                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1812     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1813                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1814                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1815                          [(set VR128:$dst,
1816                            (v2f64 (unpckh VR128:$src1,
1817                                           (memopv2f64 addr:$src2))))]>;
1818
1819     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1820                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1821                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1822                          [(set VR128:$dst,
1823                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1824     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1825                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1826                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1827                          [(set VR128:$dst,
1828                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1829   } // AddedComplexity
1830 } // Constraints = "$src1 = $dst"
1831
1832
1833 //===---------------------------------------------------------------------===//
1834 // SSE integer instructions
1835 let ExeDomain = SSEPackedInt in {
1836
1837 // Move Instructions
1838 let neverHasSideEffects = 1 in
1839 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1840                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1841 let canFoldAsLoad = 1, mayLoad = 1 in
1842 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1843                    "movdqa\t{$src, $dst|$dst, $src}",
1844                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1845 let mayStore = 1 in
1846 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1847                    "movdqa\t{$src, $dst|$dst, $src}",
1848                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1849 let canFoldAsLoad = 1, mayLoad = 1 in
1850 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1851                    "movdqu\t{$src, $dst|$dst, $src}",
1852                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1853                  XS, Requires<[HasSSE2]>;
1854 let mayStore = 1 in
1855 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1856                    "movdqu\t{$src, $dst|$dst, $src}",
1857                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1858                  XS, Requires<[HasSSE2]>;
1859
1860 // Intrinsic forms of MOVDQU load and store
1861 let canFoldAsLoad = 1 in
1862 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1863                        "movdqu\t{$src, $dst|$dst, $src}",
1864                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1865                  XS, Requires<[HasSSE2]>;
1866 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1867                        "movdqu\t{$src, $dst|$dst, $src}",
1868                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1869                      XS, Requires<[HasSSE2]>;
1870
1871 let Constraints = "$src1 = $dst" in {
1872
1873 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1874                             bit Commutable = 0> {
1875   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1876                                (ins VR128:$src1, VR128:$src2),
1877                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1878                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1879     let isCommutable = Commutable;
1880   }
1881   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1882                                (ins VR128:$src1, i128mem:$src2),
1883                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1884                [(set VR128:$dst, (IntId VR128:$src1,
1885                                         (bitconvert (memopv2i64
1886                                                      addr:$src2))))]>;
1887 }
1888
1889 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1890                              string OpcodeStr,
1891                              Intrinsic IntId, Intrinsic IntId2> {
1892   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1893                                (ins VR128:$src1, VR128:$src2),
1894                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1895                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1896   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1897                                (ins VR128:$src1, i128mem:$src2),
1898                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1899                [(set VR128:$dst, (IntId VR128:$src1,
1900                                       (bitconvert (memopv2i64 addr:$src2))))]>;
1901   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
1902                                 (ins VR128:$src1, i32i8imm:$src2),
1903                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1904                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1905 }
1906
1907 /// PDI_binop_rm - Simple SSE2 binary operator.
1908 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1909                         ValueType OpVT, bit Commutable = 0> {
1910   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1911                                (ins VR128:$src1, VR128:$src2),
1912                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1913                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1914     let isCommutable = Commutable;
1915   }
1916   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1917                                (ins VR128:$src1, i128mem:$src2),
1918                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1919                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1920                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
1921 }
1922
1923 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1924 ///
1925 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1926 /// to collapse (bitconvert VT to VT) into its operand.
1927 ///
1928 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1929                               bit Commutable = 0> {
1930   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1931                (ins VR128:$src1, VR128:$src2),
1932                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1933                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1934     let isCommutable = Commutable;
1935   }
1936   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1937                (ins VR128:$src1, i128mem:$src2),
1938                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1939                [(set VR128:$dst, (OpNode VR128:$src1,
1940                (memopv2i64 addr:$src2)))]>;
1941 }
1942
1943 } // Constraints = "$src1 = $dst"
1944 } // ExeDomain = SSEPackedInt
1945
1946 // 128-bit Integer Arithmetic
1947
1948 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1949 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1950 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1951 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1952
1953 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1954 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1955 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1956 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1957
1958 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1959 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1960 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1961 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1962
1963 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1964 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1965 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1966 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1967
1968 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1969
1970 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1971 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1972 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1973
1974 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1975
1976 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1977 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1978
1979
1980 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1981 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1982 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1983 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1984 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
1985
1986
1987 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
1988                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
1989 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
1990                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
1991 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
1992                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
1993
1994 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
1995                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
1996 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
1997                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
1998 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
1999                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2000
2001 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2002                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2003 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2004                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2005
2006 // 128-bit logical shifts.
2007 let Constraints = "$src1 = $dst", neverHasSideEffects = 1,
2008     ExeDomain = SSEPackedInt in {
2009   def PSLLDQri : PDIi8<0x73, MRM7r,
2010                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2011                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2012   def PSRLDQri : PDIi8<0x73, MRM3r,
2013                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2014                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2015   // PSRADQri doesn't exist in SSE[1-3].
2016 }
2017
2018 let Predicates = [HasSSE2] in {
2019   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2020             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2021   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2022             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2023   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2024             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2025   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2026             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2027   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2028             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2029
2030   // Shift up / down and insert zero's.
2031   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2032             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2033   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2034             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2035 }
2036
2037 // Logical
2038 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2039 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2040 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2041
2042 let Constraints = "$src1 = $dst", ExeDomain = SSEPackedInt in {
2043   def PANDNrr : PDI<0xDF, MRMSrcReg,
2044                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2045                     "pandn\t{$src2, $dst|$dst, $src2}",
2046                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2047                                               VR128:$src2)))]>;
2048
2049   def PANDNrm : PDI<0xDF, MRMSrcMem,
2050                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2051                     "pandn\t{$src2, $dst|$dst, $src2}",
2052                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2053                                               (memopv2i64 addr:$src2))))]>;
2054 }
2055
2056 // SSE2 Integer comparison
2057 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2058 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2059 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2060 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2061 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2062 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2063
2064 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2065           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2066 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2067           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2068 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2069           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2070 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2071           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2072 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2073           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2074 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2075           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2076
2077 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2078           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2079 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2080           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2081 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2082           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2083 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2084           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2085 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2086           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2087 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2088           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2089
2090
2091 // Pack instructions
2092 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2093 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2094 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2095
2096 let ExeDomain = SSEPackedInt in {
2097
2098 // Shuffle and unpack instructions
2099 let AddedComplexity = 5 in {
2100 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2101                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2102                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2103                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2104                                                VR128:$src1, (undef))))]>;
2105 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2106                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2107                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2108                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2109                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2110                                              (undef))))]>;
2111 }
2112
2113 // SSE2 with ImmT == Imm8 and XS prefix.
2114 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2115                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2116                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2117                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2118                                                             (undef))))]>,
2119                 XS, Requires<[HasSSE2]>;
2120 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2121                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2122                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2123                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2124                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2125                                             (undef))))]>,
2126                 XS, Requires<[HasSSE2]>;
2127
2128 // SSE2 with ImmT == Imm8 and XD prefix.
2129 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2130                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2131                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2132                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2133                                                             (undef))))]>,
2134                 XD, Requires<[HasSSE2]>;
2135 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2136                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2137                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2138                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2139                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2140                                              (undef))))]>,
2141                 XD, Requires<[HasSSE2]>;
2142
2143 // Unpack instructions
2144 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2145                        PatFrag unp_frag, PatFrag bc_frag> {
2146   def rr : PDI<opc, MRMSrcReg,
2147                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2148                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2149                [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2150   def rm : PDI<opc, MRMSrcMem,
2151                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2152                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2153                [(set VR128:$dst, (unp_frag VR128:$src1,
2154                                            (bc_frag (memopv2i64
2155                                                         addr:$src2))))]>;
2156 }
2157
2158 let Constraints = "$src1 = $dst" in {
2159   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2160   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2161   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2162
2163   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2164   /// knew to collapse (bitconvert VT to VT) into its operand.
2165   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2166                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2167                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2168                         [(set VR128:$dst,
2169                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2170   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2171                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2172                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2173                         [(set VR128:$dst,
2174                           (v2i64 (unpckl VR128:$src1,
2175                                          (memopv2i64 addr:$src2))))]>;
2176
2177   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2178   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2179   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2180
2181   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2182   /// knew to collapse (bitconvert VT to VT) into its operand.
2183   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2184                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2185                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2186                         [(set VR128:$dst,
2187                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2188   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2189                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2190                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2191                         [(set VR128:$dst,
2192                           (v2i64 (unpckh VR128:$src1,
2193                                          (memopv2i64 addr:$src2))))]>;
2194 }
2195
2196 // Extract / Insert
2197 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2198                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2199                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2200                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2201                                                 imm:$src2))]>;
2202 let Constraints = "$src1 = $dst" in {
2203   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2204                        (outs VR128:$dst), (ins VR128:$src1,
2205                         GR32:$src2, i32i8imm:$src3),
2206                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2207                        [(set VR128:$dst,
2208                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2209   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2210                        (outs VR128:$dst), (ins VR128:$src1,
2211                         i16mem:$src2, i32i8imm:$src3),
2212                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2213                        [(set VR128:$dst,
2214                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2215                                     imm:$src3))]>;
2216 }
2217
2218 // Mask creation
2219 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2220                      "pmovmskb\t{$src, $dst|$dst, $src}",
2221                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2222
2223 // Conditional store
2224 let Uses = [EDI] in
2225 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2226                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2227                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2228
2229 let Uses = [RDI] in
2230 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2231                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2232                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2233
2234 } // ExeDomain = SSEPackedInt
2235
2236 // Non-temporal stores
2237 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2238                         "movntpd\t{$src, $dst|$dst, $src}",
2239                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2240 let ExeDomain = SSEPackedInt in
2241 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2242                         "movntdq\t{$src, $dst|$dst, $src}",
2243                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2244 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2245                     "movnti\t{$src, $dst|$dst, $src}",
2246                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2247                   TB, Requires<[HasSSE2]>;
2248
2249 let AddedComplexity = 400 in { // Prefer non-temporal versions
2250 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2251                     "movntpd\t{$src, $dst|$dst, $src}",
2252                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2253
2254 let ExeDomain = SSEPackedInt in
2255 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2256                     "movntdq\t{$src, $dst|$dst, $src}",
2257                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2258 }
2259
2260 // Flush cache
2261 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2262                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2263               TB, Requires<[HasSSE2]>;
2264
2265 // Load, store, and memory fence
2266 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2267                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2268 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2269                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2270
2271 // Pause. This "instruction" is encoded as "rep; nop", so even though it
2272 // was introduced with SSE2, it's backward compatible.
2273 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
2274
2275 //TODO: custom lower this so as to never even generate the noop
2276 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2277            (i8 0)), (NOOP)>;
2278 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2279 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2280 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2281            (i8 1)), (MFENCE)>;
2282
2283 // Alias instructions that map zero vector to pxor / xorp* for sse.
2284 // We set canFoldAsLoad because this can be converted to a constant-pool
2285 // load of an all-ones value if folding it would be beneficial.
2286 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2287     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
2288   // FIXME: Change encoding to pseudo.
2289   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2290                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2291
2292 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2293                       "movd\t{$src, $dst|$dst, $src}",
2294                       [(set VR128:$dst,
2295                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2296 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2297                       "movd\t{$src, $dst|$dst, $src}",
2298                       [(set VR128:$dst,
2299                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2300
2301 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2302                       "movd\t{$src, $dst|$dst, $src}",
2303                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2304
2305 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2306                       "movd\t{$src, $dst|$dst, $src}",
2307                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2308
2309 // SSE2 instructions with XS prefix
2310 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2311                     "movq\t{$src, $dst|$dst, $src}",
2312                     [(set VR128:$dst,
2313                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2314                   Requires<[HasSSE2]>;
2315 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2316                       "movq\t{$src, $dst|$dst, $src}",
2317                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2318                                     (iPTR 0))), addr:$dst)]>;
2319
2320 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2321           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
2322
2323 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2324                        "movd\t{$src, $dst|$dst, $src}",
2325                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2326                                         (iPTR 0)))]>;
2327 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2328                        "movd\t{$src, $dst|$dst, $src}",
2329                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2330                                      (iPTR 0))), addr:$dst)]>;
2331
2332 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2333                       "movd\t{$src, $dst|$dst, $src}",
2334                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2335 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2336                       "movd\t{$src, $dst|$dst, $src}",
2337                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2338
2339 // Store / copy lower 64-bits of a XMM register.
2340 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2341                      "movq\t{$src, $dst|$dst, $src}",
2342                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2343
2344 // movd / movq to XMM register zero-extends
2345 let AddedComplexity = 15 in {
2346 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2347                        "movd\t{$src, $dst|$dst, $src}",
2348                        [(set VR128:$dst, (v4i32 (X86vzmovl
2349                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2350 // This is X86-64 only.
2351 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2352                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2353                        [(set VR128:$dst, (v2i64 (X86vzmovl
2354                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2355 }
2356
2357 let AddedComplexity = 20 in {
2358 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2359                        "movd\t{$src, $dst|$dst, $src}",
2360                        [(set VR128:$dst,
2361                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2362                                                    (loadi32 addr:$src))))))]>;
2363
2364 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2365             (MOVZDI2PDIrm addr:$src)>;
2366 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2367             (MOVZDI2PDIrm addr:$src)>;
2368 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2369             (MOVZDI2PDIrm addr:$src)>;
2370
2371 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2372                      "movq\t{$src, $dst|$dst, $src}",
2373                      [(set VR128:$dst,
2374                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2375                                                  (loadi64 addr:$src))))))]>, XS,
2376                    Requires<[HasSSE2]>;
2377
2378 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2379             (MOVZQI2PQIrm addr:$src)>;
2380 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2381             (MOVZQI2PQIrm addr:$src)>;
2382 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2383 }
2384
2385 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2386 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2387 let AddedComplexity = 15 in
2388 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2389                         "movq\t{$src, $dst|$dst, $src}",
2390                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2391                       XS, Requires<[HasSSE2]>;
2392
2393 let AddedComplexity = 20 in {
2394 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2395                         "movq\t{$src, $dst|$dst, $src}",
2396                     [(set VR128:$dst, (v2i64 (X86vzmovl
2397                                              (loadv2i64 addr:$src))))]>,
2398                       XS, Requires<[HasSSE2]>;
2399
2400 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2401             (MOVZPQILo2PQIrm addr:$src)>;
2402 }
2403
2404 // Instructions for the disassembler
2405 // xr = XMM register
2406 // xm = mem64
2407
2408 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2409                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2410
2411 //===---------------------------------------------------------------------===//
2412 // SSE3 Instructions
2413 //===---------------------------------------------------------------------===//
2414
2415 // Move Instructions
2416 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2417                       "movshdup\t{$src, $dst|$dst, $src}",
2418                       [(set VR128:$dst, (v4f32 (movshdup
2419                                                 VR128:$src, (undef))))]>;
2420 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2421                       "movshdup\t{$src, $dst|$dst, $src}",
2422                       [(set VR128:$dst, (movshdup
2423                                          (memopv4f32 addr:$src), (undef)))]>;
2424
2425 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2426                       "movsldup\t{$src, $dst|$dst, $src}",
2427                       [(set VR128:$dst, (v4f32 (movsldup
2428                                                 VR128:$src, (undef))))]>;
2429 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2430                       "movsldup\t{$src, $dst|$dst, $src}",
2431                       [(set VR128:$dst, (movsldup
2432                                          (memopv4f32 addr:$src), (undef)))]>;
2433
2434 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2435                       "movddup\t{$src, $dst|$dst, $src}",
2436                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2437 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2438                       "movddup\t{$src, $dst|$dst, $src}",
2439                     [(set VR128:$dst,
2440                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2441                                       (undef))))]>;
2442
2443 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2444                    (undef)),
2445           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2446
2447 let AddedComplexity = 5 in {
2448 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2449           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2450 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2451           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2452 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2453           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2454 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2455           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2456 }
2457
2458 // Arithmetic
2459 let Constraints = "$src1 = $dst" in {
2460   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2461                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2462                         "addsubps\t{$src2, $dst|$dst, $src2}",
2463                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2464                                            VR128:$src2))]>;
2465   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2466                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2467                         "addsubps\t{$src2, $dst|$dst, $src2}",
2468                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2469                                            (memop addr:$src2)))]>;
2470   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2471                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2472                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2473                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2474                                           VR128:$src2))]>;
2475   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2476                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2477                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2478                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2479                                           (memop addr:$src2)))]>;
2480 }
2481
2482 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2483                    "lddqu\t{$src, $dst|$dst, $src}",
2484                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2485
2486 // Horizontal ops
2487 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2488   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2489          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2490          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2491 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2492   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2493          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2494          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2495 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2496   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2497         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2498         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2499 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2500   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2501         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2502       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2503
2504 let Constraints = "$src1 = $dst" in {
2505   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2506   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2507   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2508   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2509   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2510   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2511   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2512   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2513 }
2514
2515 // Thread synchronization
2516 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2517                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2518 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2519                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2520
2521 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2522 let AddedComplexity = 15 in
2523 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2524           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2525 let AddedComplexity = 20 in
2526 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2527           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2528
2529 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2530 let AddedComplexity = 15 in
2531   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2532             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2533 let AddedComplexity = 20 in
2534   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2535             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2536
2537 //===---------------------------------------------------------------------===//
2538 // SSSE3 Instructions
2539 //===---------------------------------------------------------------------===//
2540
2541 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2542 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2543                               Intrinsic IntId64, Intrinsic IntId128> {
2544   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2545                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2546                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2547
2548   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2549                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2550                    [(set VR64:$dst,
2551                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2552
2553   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2554                     (ins VR128:$src),
2555                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2556                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2557                     OpSize;
2558
2559   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2560                     (ins i128mem:$src),
2561                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2562                     [(set VR128:$dst,
2563                       (IntId128
2564                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2565 }
2566
2567 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2568 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2569                                Intrinsic IntId64, Intrinsic IntId128> {
2570   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2571                    (ins VR64:$src),
2572                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2573                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2574
2575   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2576                    (ins i64mem:$src),
2577                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2578                    [(set VR64:$dst,
2579                      (IntId64
2580                       (bitconvert (memopv4i16 addr:$src))))]>;
2581
2582   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2583                     (ins VR128:$src),
2584                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2585                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2586                     OpSize;
2587
2588   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2589                     (ins i128mem:$src),
2590                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2591                     [(set VR128:$dst,
2592                       (IntId128
2593                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2594 }
2595
2596 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2597 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2598                                Intrinsic IntId64, Intrinsic IntId128> {
2599   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2600                    (ins VR64:$src),
2601                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2602                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2603
2604   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2605                    (ins i64mem:$src),
2606                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2607                    [(set VR64:$dst,
2608                      (IntId64
2609                       (bitconvert (memopv2i32 addr:$src))))]>;
2610
2611   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2612                     (ins VR128:$src),
2613                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2614                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2615                     OpSize;
2616
2617   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2618                     (ins i128mem:$src),
2619                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2620                     [(set VR128:$dst,
2621                       (IntId128
2622                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2623 }
2624
2625 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2626                                        int_x86_ssse3_pabs_b,
2627                                        int_x86_ssse3_pabs_b_128>;
2628 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2629                                        int_x86_ssse3_pabs_w,
2630                                        int_x86_ssse3_pabs_w_128>;
2631 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2632                                        int_x86_ssse3_pabs_d,
2633                                        int_x86_ssse3_pabs_d_128>;
2634
2635 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2636 let Constraints = "$src1 = $dst" in {
2637   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2638                                  Intrinsic IntId64, Intrinsic IntId128,
2639                                  bit Commutable = 0> {
2640     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2641                      (ins VR64:$src1, VR64:$src2),
2642                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2643                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2644       let isCommutable = Commutable;
2645     }
2646     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2647                      (ins VR64:$src1, i64mem:$src2),
2648                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2649                      [(set VR64:$dst,
2650                        (IntId64 VR64:$src1,
2651                         (bitconvert (memopv8i8 addr:$src2))))]>;
2652
2653     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2654                       (ins VR128:$src1, VR128:$src2),
2655                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2656                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2657                       OpSize {
2658       let isCommutable = Commutable;
2659     }
2660     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2661                       (ins VR128:$src1, i128mem:$src2),
2662                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2663                       [(set VR128:$dst,
2664                         (IntId128 VR128:$src1,
2665                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2666   }
2667 }
2668
2669 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2670 let Constraints = "$src1 = $dst" in {
2671   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2672                                   Intrinsic IntId64, Intrinsic IntId128,
2673                                   bit Commutable = 0> {
2674     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2675                      (ins VR64:$src1, VR64:$src2),
2676                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2677                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2678       let isCommutable = Commutable;
2679     }
2680     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2681                      (ins VR64:$src1, i64mem:$src2),
2682                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2683                      [(set VR64:$dst,
2684                        (IntId64 VR64:$src1,
2685                         (bitconvert (memopv4i16 addr:$src2))))]>;
2686
2687     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2688                       (ins VR128:$src1, VR128:$src2),
2689                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2690                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2691                       OpSize {
2692       let isCommutable = Commutable;
2693     }
2694     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2695                       (ins VR128:$src1, i128mem:$src2),
2696                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2697                       [(set VR128:$dst,
2698                         (IntId128 VR128:$src1,
2699                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2700   }
2701 }
2702
2703 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2704 let Constraints = "$src1 = $dst" in {
2705   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2706                                   Intrinsic IntId64, Intrinsic IntId128,
2707                                   bit Commutable = 0> {
2708     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2709                      (ins VR64:$src1, VR64:$src2),
2710                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2711                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2712       let isCommutable = Commutable;
2713     }
2714     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2715                      (ins VR64:$src1, i64mem:$src2),
2716                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2717                      [(set VR64:$dst,
2718                        (IntId64 VR64:$src1,
2719                         (bitconvert (memopv2i32 addr:$src2))))]>;
2720
2721     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2722                       (ins VR128:$src1, VR128:$src2),
2723                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2724                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2725                       OpSize {
2726       let isCommutable = Commutable;
2727     }
2728     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2729                       (ins VR128:$src1, i128mem:$src2),
2730                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2731                       [(set VR128:$dst,
2732                         (IntId128 VR128:$src1,
2733                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2734   }
2735 }
2736
2737 let ImmT = NoImm in {  // None of these have i8 immediate fields.
2738 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2739                                         int_x86_ssse3_phadd_w,
2740                                         int_x86_ssse3_phadd_w_128>;
2741 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2742                                         int_x86_ssse3_phadd_d,
2743                                         int_x86_ssse3_phadd_d_128>;
2744 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2745                                         int_x86_ssse3_phadd_sw,
2746                                         int_x86_ssse3_phadd_sw_128>;
2747 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2748                                         int_x86_ssse3_phsub_w,
2749                                         int_x86_ssse3_phsub_w_128>;
2750 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2751                                         int_x86_ssse3_phsub_d,
2752                                         int_x86_ssse3_phsub_d_128>;
2753 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2754                                         int_x86_ssse3_phsub_sw,
2755                                         int_x86_ssse3_phsub_sw_128>;
2756 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2757                                         int_x86_ssse3_pmadd_ub_sw,
2758                                         int_x86_ssse3_pmadd_ub_sw_128>;
2759 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2760                                         int_x86_ssse3_pmul_hr_sw,
2761                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2762
2763 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2764                                         int_x86_ssse3_pshuf_b,
2765                                         int_x86_ssse3_pshuf_b_128>;
2766 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2767                                         int_x86_ssse3_psign_b,
2768                                         int_x86_ssse3_psign_b_128>;
2769 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2770                                         int_x86_ssse3_psign_w,
2771                                         int_x86_ssse3_psign_w_128>;
2772 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2773                                         int_x86_ssse3_psign_d,
2774                                         int_x86_ssse3_psign_d_128>;
2775 }
2776
2777 // palignr patterns.
2778 let Constraints = "$src1 = $dst" in {
2779   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2780                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
2781                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2782                            []>;
2783   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2784                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
2785                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2786                            []>;
2787
2788   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2789                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
2790                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2791                            []>, OpSize;
2792   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2793                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
2794                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2795                            []>, OpSize;
2796 }
2797
2798 let AddedComplexity = 5 in {
2799
2800 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
2801           (PALIGNR64rr VR64:$src2, VR64:$src1,
2802                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2803           Requires<[HasSSSE3]>;
2804 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
2805           (PALIGNR64rr VR64:$src2, VR64:$src1,
2806                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2807           Requires<[HasSSSE3]>;
2808 def : Pat<(v2f32 (palign:$src3 VR64:$src1, VR64:$src2)),
2809           (PALIGNR64rr VR64:$src2, VR64:$src1,
2810                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2811           Requires<[HasSSSE3]>;
2812 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
2813           (PALIGNR64rr VR64:$src2, VR64:$src1,
2814                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2815           Requires<[HasSSSE3]>;
2816 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
2817           (PALIGNR64rr VR64:$src2, VR64:$src1,
2818                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2819           Requires<[HasSSSE3]>;
2820
2821 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
2822           (PALIGNR128rr VR128:$src2, VR128:$src1,
2823                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2824       Requires<[HasSSSE3]>;
2825 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
2826           (PALIGNR128rr VR128:$src2, VR128:$src1,
2827                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2828       Requires<[HasSSSE3]>;
2829 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
2830           (PALIGNR128rr VR128:$src2, VR128:$src1,
2831                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2832       Requires<[HasSSSE3]>;
2833 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
2834           (PALIGNR128rr VR128:$src2, VR128:$src1,
2835                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2836       Requires<[HasSSSE3]>;
2837 }
2838
2839 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2840           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2841 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2842           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2843
2844 //===---------------------------------------------------------------------===//
2845 // Non-Instruction Patterns
2846 //===---------------------------------------------------------------------===//
2847
2848 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2849 // the isel (PreprocessForFPConvert) that can introduce loads after dag
2850 // combine.
2851 // Since these loads aren't folded into the fextend, we have to match it
2852 // explicitly here.
2853 let Predicates = [HasSSE2] in
2854  def : Pat<(fextend (loadf32 addr:$src)),
2855            (CVTSS2SDrm addr:$src)>;
2856
2857 // bit_convert
2858 let Predicates = [HasSSE2] in {
2859   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2860   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2861   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2862   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2863   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2864   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2865   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2866   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2867   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2868   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2869   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2870   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2871   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2872   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2873   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2874   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2875   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2876   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2877   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2878   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2879   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2880   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2881   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2882   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2883   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2884   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2885   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2886   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2887   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2888   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2889 }
2890
2891 // Move scalar to XMM zero-extended
2892 // movd to XMM register zero-extends
2893 let AddedComplexity = 15 in {
2894 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2895 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2896           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
2897 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2898           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
2899 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2900           (MOVSSrr (v4f32 (V_SET0PS)),
2901                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
2902 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
2903           (MOVSSrr (v4i32 (V_SET0PI)),
2904                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
2905 }
2906
2907 // Splat v2f64 / v2i64
2908 let AddedComplexity = 10 in {
2909 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2910           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2911 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
2912           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2913 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
2914           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2915 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
2916           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2917 }
2918
2919 // Special unary SHUFPSrri case.
2920 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2921           (SHUFPSrri VR128:$src1, VR128:$src1,
2922                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
2923 let AddedComplexity = 5 in
2924 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
2925           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2926       Requires<[HasSSE2]>;
2927 // Special unary SHUFPDrri case.
2928 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2929           (SHUFPDrri VR128:$src1, VR128:$src1,
2930                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2931       Requires<[HasSSE2]>;
2932 // Special unary SHUFPDrri case.
2933 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2934           (SHUFPDrri VR128:$src1, VR128:$src1,
2935                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2936       Requires<[HasSSE2]>;
2937 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2938 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
2939           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2940       Requires<[HasSSE2]>;
2941
2942 // Special binary v4i32 shuffle cases with SHUFPS.
2943 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2944           (SHUFPSrri VR128:$src1, VR128:$src2,
2945                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2946            Requires<[HasSSE2]>;
2947 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
2948           (SHUFPSrmi VR128:$src1, addr:$src2,
2949                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
2950            Requires<[HasSSE2]>;
2951 // Special binary v2i64 shuffle cases using SHUFPDrri.
2952 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2953           (SHUFPDrri VR128:$src1, VR128:$src2,
2954                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2955           Requires<[HasSSE2]>;
2956
2957 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2958 let AddedComplexity = 15 in {
2959 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
2960           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2961           Requires<[OptForSpeed, HasSSE2]>;
2962 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
2963           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2964           Requires<[OptForSpeed, HasSSE2]>;
2965 }
2966 let AddedComplexity = 10 in {
2967 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
2968           (UNPCKLPSrr VR128:$src, VR128:$src)>;
2969 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
2970           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
2971 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
2972           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
2973 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
2974           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
2975 }
2976
2977 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2978 let AddedComplexity = 15 in {
2979 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
2980           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2981           Requires<[OptForSpeed, HasSSE2]>;
2982 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
2983           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2984           Requires<[OptForSpeed, HasSSE2]>;
2985 }
2986 let AddedComplexity = 10 in {
2987 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
2988           (UNPCKHPSrr VR128:$src, VR128:$src)>;
2989 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
2990           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
2991 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
2992           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
2993 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
2994           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
2995 }
2996
2997 let AddedComplexity = 20 in {
2998 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2999 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3000           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3001
3002 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3003 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3004           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3005
3006 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3007 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3008           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3009 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3010           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3011 }
3012
3013 let AddedComplexity = 20 in {
3014 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3015 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3016           (MOVLPSrm VR128:$src1, addr:$src2)>;
3017 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3018           (MOVLPDrm VR128:$src1, addr:$src2)>;
3019 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3020           (MOVLPSrm VR128:$src1, addr:$src2)>;
3021 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3022           (MOVLPDrm VR128:$src1, addr:$src2)>;
3023 }
3024
3025 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3026 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3027           (MOVLPSmr addr:$src1, VR128:$src2)>;
3028 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3029           (MOVLPDmr addr:$src1, VR128:$src2)>;
3030 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3031                  addr:$src1),
3032           (MOVLPSmr addr:$src1, VR128:$src2)>;
3033 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3034           (MOVLPDmr addr:$src1, VR128:$src2)>;
3035
3036 let AddedComplexity = 15 in {
3037 // Setting the lowest element in the vector.
3038 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3039           (MOVSSrr (v4i32 VR128:$src1),
3040                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3041 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3042           (MOVSDrr (v2i64 VR128:$src1),
3043                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3044
3045 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3046 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3047           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3048       Requires<[HasSSE2]>;
3049 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3050           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3051       Requires<[HasSSE2]>;
3052 }
3053
3054 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3055 // fall back to this for SSE1)
3056 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3057           (SHUFPSrri VR128:$src2, VR128:$src1,
3058                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3059
3060 // Set lowest element and zero upper elements.
3061 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3062           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3063
3064 // Some special case pandn patterns.
3065 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3066                   VR128:$src2)),
3067           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3068 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3069                   VR128:$src2)),
3070           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3071 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3072                   VR128:$src2)),
3073           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3074
3075 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3076                   (memop addr:$src2))),
3077           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3078 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3079                   (memop addr:$src2))),
3080           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3081 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3082                   (memop addr:$src2))),
3083           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3084
3085 // vector -> vector casts
3086 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3087           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3088 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3089           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3090 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3091           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3092 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3093           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3094
3095 // Use movaps / movups for SSE integer load / store (one byte shorter).
3096 def : Pat<(alignedloadv4i32 addr:$src),
3097           (MOVAPSrm addr:$src)>;
3098 def : Pat<(loadv4i32 addr:$src),
3099           (MOVUPSrm addr:$src)>;
3100 def : Pat<(alignedloadv2i64 addr:$src),
3101           (MOVAPSrm addr:$src)>;
3102 def : Pat<(loadv2i64 addr:$src),
3103           (MOVUPSrm addr:$src)>;
3104
3105 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3106           (MOVAPSmr addr:$dst, VR128:$src)>;
3107 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3108           (MOVAPSmr addr:$dst, VR128:$src)>;
3109 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3110           (MOVAPSmr addr:$dst, VR128:$src)>;
3111 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3112           (MOVAPSmr addr:$dst, VR128:$src)>;
3113 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3114           (MOVUPSmr addr:$dst, VR128:$src)>;
3115 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3116           (MOVUPSmr addr:$dst, VR128:$src)>;
3117 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3118           (MOVUPSmr addr:$dst, VR128:$src)>;
3119 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3120           (MOVUPSmr addr:$dst, VR128:$src)>;
3121
3122 //===----------------------------------------------------------------------===//
3123 // SSE4.1 Instructions
3124 //===----------------------------------------------------------------------===//
3125
3126 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3127                             string OpcodeStr,
3128                             Intrinsic V4F32Int,
3129                             Intrinsic V2F64Int> {
3130   // Intrinsic operation, reg.
3131   // Vector intrinsic operation, reg
3132   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3133                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3134                     !strconcat(OpcodeStr,
3135                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3136                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3137                     OpSize;
3138
3139   // Vector intrinsic operation, mem
3140   def PSm_Int : Ii8<opcps, MRMSrcMem,
3141                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3142                     !strconcat(OpcodeStr,
3143                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3144                     [(set VR128:$dst,
3145                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3146                     TA, OpSize,
3147                 Requires<[HasSSE41]>;
3148
3149   // Vector intrinsic operation, reg
3150   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3151                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3152                     !strconcat(OpcodeStr,
3153                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3154                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3155                     OpSize;
3156
3157   // Vector intrinsic operation, mem
3158   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3159                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3160                     !strconcat(OpcodeStr,
3161                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3162                     [(set VR128:$dst,
3163                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3164                     OpSize;
3165 }
3166
3167 let Constraints = "$src1 = $dst" in {
3168 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3169                             string OpcodeStr,
3170                             Intrinsic F32Int,
3171                             Intrinsic F64Int> {
3172   // Intrinsic operation, reg.
3173   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3174                     (outs VR128:$dst),
3175                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3176                     !strconcat(OpcodeStr,
3177                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3178                     [(set VR128:$dst,
3179                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3180                     OpSize;
3181
3182   // Intrinsic operation, mem.
3183   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3184                     (outs VR128:$dst),
3185                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3186                     !strconcat(OpcodeStr,
3187                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3188                     [(set VR128:$dst,
3189                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3190                     OpSize;
3191
3192   // Intrinsic operation, reg.
3193   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3194                     (outs VR128:$dst),
3195                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3196                     !strconcat(OpcodeStr,
3197                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3198                     [(set VR128:$dst,
3199                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3200                     OpSize;
3201
3202   // Intrinsic operation, mem.
3203   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3204                     (outs VR128:$dst),
3205                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3206                     !strconcat(OpcodeStr,
3207                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3208                     [(set VR128:$dst,
3209                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3210                     OpSize;
3211 }
3212 }
3213
3214 // FP round - roundss, roundps, roundsd, roundpd
3215 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3216                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3217 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3218                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3219
3220 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3221 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3222                                  Intrinsic IntId128> {
3223   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3224                     (ins VR128:$src),
3225                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3226                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3227   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3228                      (ins i128mem:$src),
3229                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3230                      [(set VR128:$dst,
3231                        (IntId128
3232                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3233 }
3234
3235 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3236                                          int_x86_sse41_phminposuw>;
3237
3238 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3239 let Constraints = "$src1 = $dst" in {
3240   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3241                                 Intrinsic IntId128, bit Commutable = 0> {
3242     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3243                    (ins VR128:$src1, VR128:$src2),
3244                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3245                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3246                    OpSize {
3247       let isCommutable = Commutable;
3248     }
3249     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3250                    (ins VR128:$src1, i128mem:$src2),
3251                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3252                    [(set VR128:$dst,
3253                      (IntId128 VR128:$src1,
3254                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3255   }
3256 }
3257
3258 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3259                                        int_x86_sse41_pcmpeqq, 1>;
3260 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3261                                        int_x86_sse41_packusdw, 0>;
3262 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3263                                        int_x86_sse41_pminsb, 1>;
3264 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3265                                        int_x86_sse41_pminsd, 1>;
3266 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3267                                        int_x86_sse41_pminud, 1>;
3268 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3269                                        int_x86_sse41_pminuw, 1>;
3270 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3271                                        int_x86_sse41_pmaxsb, 1>;
3272 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3273                                        int_x86_sse41_pmaxsd, 1>;
3274 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3275                                        int_x86_sse41_pmaxud, 1>;
3276 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3277                                        int_x86_sse41_pmaxuw, 1>;
3278
3279 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3280
3281 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3282           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3283 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3284           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3285
3286 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3287 let Constraints = "$src1 = $dst" in {
3288   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3289                                 SDNode OpNode, Intrinsic IntId128,
3290                                 bit Commutable = 0> {
3291     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3292                    (ins VR128:$src1, VR128:$src2),
3293                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3294                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3295                                                    VR128:$src2))]>, OpSize {
3296       let isCommutable = Commutable;
3297     }
3298     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3299                       (ins VR128:$src1, VR128:$src2),
3300                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3301                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3302                       OpSize {
3303       let isCommutable = Commutable;
3304     }
3305     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3306                    (ins VR128:$src1, i128mem:$src2),
3307                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3308                    [(set VR128:$dst,
3309                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3310     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3311                        (ins VR128:$src1, i128mem:$src2),
3312                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3313                        [(set VR128:$dst,
3314                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3315                        OpSize;
3316   }
3317 }
3318
3319 /// SS48I_binop_rm - Simple SSE41 binary operator.
3320 let Constraints = "$src1 = $dst" in {
3321 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3322                         ValueType OpVT, bit Commutable = 0> {
3323   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3324                                  (ins VR128:$src1, VR128:$src2),
3325                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3326                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
3327                OpSize {
3328     let isCommutable = Commutable;
3329   }
3330   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3331                                  (ins VR128:$src1, i128mem:$src2),
3332                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3333                [(set VR128:$dst, (OpNode VR128:$src1,
3334                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
3335                OpSize;
3336 }
3337 }
3338
3339 defm PMULLD         : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, 1>;
3340
3341 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3342 let Constraints = "$src1 = $dst" in {
3343   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3344                                  Intrinsic IntId128, bit Commutable = 0> {
3345     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3346                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3347                     !strconcat(OpcodeStr,
3348                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3349                     [(set VR128:$dst,
3350                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3351                     OpSize {
3352       let isCommutable = Commutable;
3353     }
3354     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3355                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3356                     !strconcat(OpcodeStr,
3357                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3358                     [(set VR128:$dst,
3359                       (IntId128 VR128:$src1,
3360                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3361                     OpSize;
3362   }
3363 }
3364
3365 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3366                                         int_x86_sse41_blendps, 0>;
3367 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3368                                         int_x86_sse41_blendpd, 0>;
3369 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3370                                         int_x86_sse41_pblendw, 0>;
3371 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3372                                         int_x86_sse41_dpps, 1>;
3373 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3374                                         int_x86_sse41_dppd, 1>;
3375 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3376                                         int_x86_sse41_mpsadbw, 0>;
3377
3378
3379 /// SS41I_ternary_int - SSE 4.1 ternary operator
3380 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3381   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3382     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3383                     (ins VR128:$src1, VR128:$src2),
3384                     !strconcat(OpcodeStr,
3385                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3386                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3387                     OpSize;
3388
3389     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3390                     (ins VR128:$src1, i128mem:$src2),
3391                     !strconcat(OpcodeStr,
3392                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3393                     [(set VR128:$dst,
3394                       (IntId VR128:$src1,
3395                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3396   }
3397 }
3398
3399 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3400 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3401 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3402
3403
3404 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3405   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3406                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3407                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3408
3409   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3410                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3411        [(set VR128:$dst,
3412          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3413        OpSize;
3414 }
3415
3416 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3417 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3418 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3419 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3420 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3421 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3422
3423 // Common patterns involving scalar load.
3424 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3425           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3426 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3427           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3428
3429 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3430           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3431 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3432           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3433
3434 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3435           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3436 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3437           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3438
3439 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3440           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3441 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3442           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3443
3444 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3445           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3446 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3447           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3448
3449 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3450           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3451 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3452           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3453
3454
3455 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3456   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3457                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3458                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3459
3460   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3461                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3462        [(set VR128:$dst,
3463          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3464           OpSize;
3465 }
3466
3467 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3468 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3469 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3470 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3471
3472 // Common patterns involving scalar load
3473 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3474           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3475 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3476           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3477
3478 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3479           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3480 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3481           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3482
3483
3484 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3485   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3486                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3487                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3488
3489   // Expecting a i16 load any extended to i32 value.
3490   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3491                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3492                  [(set VR128:$dst, (IntId (bitconvert
3493                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3494                  OpSize;
3495 }
3496
3497 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3498 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3499
3500 // Common patterns involving scalar load
3501 def : Pat<(int_x86_sse41_pmovsxbq
3502             (bitconvert (v4i32 (X86vzmovl
3503                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3504           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3505
3506 def : Pat<(int_x86_sse41_pmovzxbq
3507             (bitconvert (v4i32 (X86vzmovl
3508                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3509           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3510
3511
3512 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3513 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3514   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3515                  (ins VR128:$src1, i32i8imm:$src2),
3516                  !strconcat(OpcodeStr,
3517                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3518                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3519                  OpSize;
3520   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3521                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3522                  !strconcat(OpcodeStr,
3523                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3524                  []>, OpSize;
3525 // FIXME:
3526 // There's an AssertZext in the way of writing the store pattern
3527 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3528 }
3529
3530 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3531
3532
3533 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3534 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3535   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3536                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3537                  !strconcat(OpcodeStr,
3538                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3539                  []>, OpSize;
3540 // FIXME:
3541 // There's an AssertZext in the way of writing the store pattern
3542 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3543 }
3544
3545 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3546
3547
3548 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3549 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3550   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3551                  (ins VR128:$src1, i32i8imm:$src2),
3552                  !strconcat(OpcodeStr,
3553                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3554                  [(set GR32:$dst,
3555                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3556   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3557                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3558                  !strconcat(OpcodeStr,
3559                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3560                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3561                           addr:$dst)]>, OpSize;
3562 }
3563
3564 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3565
3566
3567 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3568 /// destination
3569 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3570   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3571                  (ins VR128:$src1, i32i8imm:$src2),
3572                  !strconcat(OpcodeStr,
3573                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3574                  [(set GR32:$dst,
3575                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3576            OpSize;
3577   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3578                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3579                  !strconcat(OpcodeStr,
3580                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3581                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3582                           addr:$dst)]>, OpSize;
3583 }
3584
3585 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3586
3587 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3588 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3589                                               imm:$src2))),
3590                  addr:$dst),
3591           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3592          Requires<[HasSSE41]>;
3593
3594 let Constraints = "$src1 = $dst" in {
3595   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3596     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3597                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3598                    !strconcat(OpcodeStr,
3599                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3600                    [(set VR128:$dst,
3601                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3602     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3603                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3604                    !strconcat(OpcodeStr,
3605                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3606                    [(set VR128:$dst,
3607                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3608                                 imm:$src3))]>, OpSize;
3609   }
3610 }
3611
3612 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3613
3614 let Constraints = "$src1 = $dst" in {
3615   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3616     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3617                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3618                    !strconcat(OpcodeStr,
3619                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3620                    [(set VR128:$dst,
3621                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3622                    OpSize;
3623     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3624                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3625                    !strconcat(OpcodeStr,
3626                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3627                    [(set VR128:$dst,
3628                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3629                                        imm:$src3)))]>, OpSize;
3630   }
3631 }
3632
3633 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3634
3635 // insertps has a few different modes, there's the first two here below which
3636 // are optimized inserts that won't zero arbitrary elements in the destination
3637 // vector. The next one matches the intrinsic and could zero arbitrary elements
3638 // in the target vector.
3639 let Constraints = "$src1 = $dst" in {
3640   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3641     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3642                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3643                    !strconcat(OpcodeStr,
3644                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3645                    [(set VR128:$dst,
3646                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3647       OpSize;
3648     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3649                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3650                    !strconcat(OpcodeStr,
3651                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3652                    [(set VR128:$dst,
3653                      (X86insrtps VR128:$src1,
3654                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3655                                  imm:$src3))]>, OpSize;
3656   }
3657 }
3658
3659 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3660
3661 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3662           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3663
3664 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3665 // the intel intrinsic that corresponds to this.
3666 let Defs = [EFLAGS] in {
3667 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3668                     "ptest \t{$src2, $src1|$src1, $src2}",
3669                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
3670               OpSize;
3671 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3672                     "ptest \t{$src2, $src1|$src1, $src2}",
3673                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
3674               OpSize;
3675 }
3676
3677 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3678                        "movntdqa\t{$src, $dst|$dst, $src}",
3679                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3680                        OpSize;
3681
3682
3683 //===----------------------------------------------------------------------===//
3684 // SSE4.2 Instructions
3685 //===----------------------------------------------------------------------===//
3686
3687 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3688 let Constraints = "$src1 = $dst" in {
3689   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3690                                 Intrinsic IntId128, bit Commutable = 0> {
3691     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3692                    (ins VR128:$src1, VR128:$src2),
3693                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3694                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3695                    OpSize {
3696       let isCommutable = Commutable;
3697     }
3698     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3699                    (ins VR128:$src1, i128mem:$src2),
3700                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3701                    [(set VR128:$dst,
3702                      (IntId128 VR128:$src1,
3703                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3704   }
3705 }
3706
3707 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3708
3709 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3710           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3711 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3712           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3713
3714 // crc intrinsic instruction
3715 // This set of instructions are only rm, the only difference is the size
3716 // of r and m.
3717 let Constraints = "$src1 = $dst" in {
3718   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3719                       (ins GR32:$src1, i8mem:$src2),
3720                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3721                        [(set GR32:$dst,
3722                          (int_x86_sse42_crc32_8 GR32:$src1,
3723                          (load addr:$src2)))]>;
3724   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3725                       (ins GR32:$src1, GR8:$src2),
3726                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3727                        [(set GR32:$dst,
3728                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
3729   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3730                       (ins GR32:$src1, i16mem:$src2),
3731                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3732                        [(set GR32:$dst,
3733                          (int_x86_sse42_crc32_16 GR32:$src1,
3734                          (load addr:$src2)))]>,
3735                          OpSize;
3736   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3737                       (ins GR32:$src1, GR16:$src2),
3738                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3739                        [(set GR32:$dst,
3740                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3741                          OpSize;
3742   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3743                       (ins GR32:$src1, i32mem:$src2),
3744                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3745                        [(set GR32:$dst,
3746                          (int_x86_sse42_crc32_32 GR32:$src1,
3747                          (load addr:$src2)))]>;
3748   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3749                       (ins GR32:$src1, GR32:$src2),
3750                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3751                        [(set GR32:$dst,
3752                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
3753   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3754                       (ins GR64:$src1, i8mem:$src2),
3755                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3756                        [(set GR64:$dst,
3757                          (int_x86_sse42_crc64_8 GR64:$src1,
3758                          (load addr:$src2)))]>,
3759                          REX_W;
3760   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3761                       (ins GR64:$src1, GR8:$src2),
3762                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3763                        [(set GR64:$dst,
3764                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
3765                          REX_W;
3766   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
3767                       (ins GR64:$src1, i64mem:$src2),
3768                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3769                        [(set GR64:$dst,
3770                          (int_x86_sse42_crc64_64 GR64:$src1,
3771                          (load addr:$src2)))]>,
3772                          REX_W;
3773   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
3774                       (ins GR64:$src1, GR64:$src2),
3775                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3776                        [(set GR64:$dst,
3777                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
3778                          REX_W;
3779 }
3780
3781 // String/text processing instructions.
3782 let Defs = [EFLAGS], usesCustomInserter = 1 in {
3783 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3784   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3785   "#PCMPISTRM128rr PSEUDO!",
3786   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3787                                                 imm:$src3))]>, OpSize;
3788 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3789   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3790   "#PCMPISTRM128rm PSEUDO!",
3791   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
3792                                                 imm:$src3))]>, OpSize;
3793 }
3794
3795 let Defs = [XMM0, EFLAGS] in {
3796 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3797   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3798    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3799 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3800   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3801   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3802 }
3803
3804 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
3805 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3806   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3807   "#PCMPESTRM128rr PSEUDO!",
3808   [(set VR128:$dst,
3809         (int_x86_sse42_pcmpestrm128
3810          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
3811
3812 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3813   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3814   "#PCMPESTRM128rm PSEUDO!",
3815   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
3816                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
3817   OpSize;
3818 }
3819
3820 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
3821 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
3822   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3823   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3824 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
3825   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3826   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3827 }
3828
3829 let Defs = [ECX, EFLAGS] in {
3830   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
3831     def rr : SS42AI<0x63, MRMSrcReg, (outs),
3832       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3833       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3834       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
3835        (implicit EFLAGS)]>, OpSize;
3836     def rm : SS42AI<0x63, MRMSrcMem, (outs),
3837       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3838       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3839       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
3840        (implicit EFLAGS)]>, OpSize;
3841   }
3842 }
3843
3844 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
3845 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
3846 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
3847 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
3848 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
3849 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
3850
3851 let Defs = [ECX, EFLAGS] in {
3852 let Uses = [EAX, EDX] in {
3853   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
3854     def rr : SS42AI<0x61, MRMSrcReg, (outs),
3855       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3856       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3857       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
3858        (implicit EFLAGS)]>, OpSize;
3859     def rm : SS42AI<0x61, MRMSrcMem, (outs),
3860       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3861        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3862        [(set ECX,
3863              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
3864         (implicit EFLAGS)]>, OpSize;
3865   }
3866 }
3867 }
3868
3869 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
3870 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
3871 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
3872 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
3873 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
3874 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
3875
3876 //===----------------------------------------------------------------------===//
3877 // AES-NI Instructions
3878 //===----------------------------------------------------------------------===//
3879
3880 let Constraints = "$src1 = $dst" in {
3881   multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
3882                                 Intrinsic IntId128, bit Commutable = 0> {
3883     def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
3884                    (ins VR128:$src1, VR128:$src2),
3885                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3886                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3887                    OpSize {
3888       let isCommutable = Commutable;
3889     }
3890     def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
3891                    (ins VR128:$src1, i128mem:$src2),
3892                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3893                    [(set VR128:$dst,
3894                      (IntId128 VR128:$src1,
3895                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3896   }
3897 }
3898
3899 defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
3900                        int_x86_aesni_aesenc>;
3901 defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
3902                        int_x86_aesni_aesenclast>;
3903 defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
3904                        int_x86_aesni_aesdec>;
3905 defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
3906                        int_x86_aesni_aesdeclast>;
3907
3908 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
3909           (AESENCrr VR128:$src1, VR128:$src2)>;
3910 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
3911           (AESENCrm VR128:$src1, addr:$src2)>;
3912 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
3913           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
3914 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
3915           (AESENCLASTrm VR128:$src1, addr:$src2)>;
3916 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
3917           (AESDECrr VR128:$src1, VR128:$src2)>;
3918 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
3919           (AESDECrm VR128:$src1, addr:$src2)>;
3920 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
3921           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
3922 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
3923           (AESDECLASTrm VR128:$src1, addr:$src2)>;
3924
3925 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
3926   (ins VR128:$src1),
3927   "aesimc\t{$src1, $dst|$dst, $src1}",
3928   [(set VR128:$dst,
3929     (int_x86_aesni_aesimc VR128:$src1))]>,
3930   OpSize;
3931
3932 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
3933   (ins i128mem:$src1),
3934   "aesimc\t{$src1, $dst|$dst, $src1}",
3935   [(set VR128:$dst,
3936     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
3937   OpSize;
3938
3939 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
3940   (ins VR128:$src1, i8imm:$src2),
3941   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3942   [(set VR128:$dst,
3943     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
3944   OpSize;
3945 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
3946   (ins i128mem:$src1, i8imm:$src2),
3947   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3948   [(set VR128:$dst,
3949     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
3950                                     imm:$src2))]>,
3951   OpSize;