lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE scalar FP Instructions
  19 //===----------------------------------------------------------------------===//
  20
  21 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
  22 // instruction selection into a branch sequence.
  23 let Uses = [EFLAGS], usesCustomInserter = 1 in {
  24   def CMOV_FR32 : I<0, Pseudo,
  25                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
  26                     "#CMOV_FR32 PSEUDO!",
  27                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
  28                                                   EFLAGS))]>;
  29   def CMOV_FR64 : I<0, Pseudo,
  30                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
  31                     "#CMOV_FR64 PSEUDO!",
  32                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
  33                                                   EFLAGS))]>;
  34   def CMOV_V4F32 : I<0, Pseudo,
  35                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
  36                     "#CMOV_V4F32 PSEUDO!",
  37                     [(set VR128:$dst,
  38                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
  39                                           EFLAGS)))]>;
  40   def CMOV_V2F64 : I<0, Pseudo,
  41                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
  42                     "#CMOV_V2F64 PSEUDO!",
  43                     [(set VR128:$dst,
  44                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
  45                                           EFLAGS)))]>;
  46   def CMOV_V2I64 : I<0, Pseudo,
  47                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
  48                     "#CMOV_V2I64 PSEUDO!",
  49                     [(set VR128:$dst,
  50                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
  51                                           EFLAGS)))]>;
  52 }
  53
  54 //===----------------------------------------------------------------------===//
  55 // SSE 1 & 2 Instructions Classes
  56 //===----------------------------------------------------------------------===//
  57
  58 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  59 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  60                            RegisterClass RC, X86MemOperand x86memop,
  61                            bit Is2Addr = 1> {
  62   let isCommutable = 1 in {
  63     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  64        !if(Is2Addr,
  65            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  66            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  67        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  68   }
  69   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  70        !if(Is2Addr,
  71            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  72            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  73        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  74 }
  75
  76 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  77 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  78                              string asm, string SSEVer, string FPSizeStr,
  79                              Operand memopr, ComplexPattern mem_cpat,
  80                              bit Is2Addr = 1> {
  81   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  82        !if(Is2Addr,
  83            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  84            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  85        [(set RC:$dst, (!nameconcat<Intrinsic>("int_x86_sse",
  86                        !strconcat(SSEVer, !strconcat("_",
  87                        !strconcat(OpcodeStr, FPSizeStr))))
  88              RC:$src1, RC:$src2))]>;
  89   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  90        !if(Is2Addr,
  91            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  92            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  93        [(set RC:$dst, (!nameconcat<Intrinsic>("int_x86_sse",
  94                        !strconcat(SSEVer, !strconcat("_",
  95                        !strconcat(OpcodeStr, FPSizeStr))))
  96              RC:$src1, mem_cpat:$src2))]>;
  97 }
  98
  99 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 100 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 101                            RegisterClass RC, ValueType vt,
 102                            X86MemOperand x86memop, PatFrag mem_frag,
 103                            Domain d, bit Is2Addr = 1> {
 104   let isCommutable = 1 in
 105     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 106        !if(Is2Addr,
 107            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 108            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 109        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
 110   let mayLoad = 1 in
 111     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 112        !if(Is2Addr,
 113            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 114            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 115        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 119 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 120                                       string OpcodeStr, X86MemOperand x86memop,
 121                                       list<dag> pat_rr, list<dag> pat_rm,
 122                                       bit Is2Addr = 1> {
 123   let isCommutable = 1 in
 124     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 125        !if(Is2Addr,
 126            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 127            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 128        pat_rr, d>;
 129   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 130        !if(Is2Addr,
 131            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 132            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 133        pat_rm, d>;
 134 }
 135
 136 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 137 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 138                            string asm, string SSEVer, string FPSizeStr,
 139                            X86MemOperand x86memop, PatFrag mem_frag,
 140                            Domain d, bit Is2Addr = 1> {
 141   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 142        !if(Is2Addr,
 143            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 144            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 145            [(set RC:$dst, (!nameconcat<Intrinsic>("int_x86_",
 146                            !strconcat(SSEVer, !strconcat("_",
 147                            !strconcat(OpcodeStr, FPSizeStr))))
 148                  RC:$src1, RC:$src2))], d>;
 149   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 150        !if(Is2Addr,
 151            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 152            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 153        [(set RC:$dst, (!nameconcat<Intrinsic>("int_x86_",
 154                        !strconcat(SSEVer, !strconcat("_",
 155                        !strconcat(OpcodeStr, FPSizeStr))))
 156              RC:$src1, (mem_frag addr:$src2)))], d>;
 157 }
 158
 159 //===----------------------------------------------------------------------===//
 160 // SSE 1 & 2 - Move Instructions
 161 //===----------------------------------------------------------------------===//
 162
 163 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 164       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 165       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 166
 167 // Loading from memory automatically zeroing upper bits.
 168 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 169                     PatFrag mem_pat, string OpcodeStr> :
 170       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 171          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 172                         [(set RC:$dst, (mem_pat addr:$src))]>;
 173
 174 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 175 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 176 // is used instead. Register-to-register movss/movsd is not modeled as an
 177 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 178 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 179 let isAsmParserOnly = 1 in {
 180   def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 181                   "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 182   def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 183                   "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 184
 185   let canFoldAsLoad = 1, isReMaterializable = 1 in {
 186     def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 187
 188     let AddedComplexity = 20 in
 189       def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 190   }
 191 }
 192
 193 let Constraints = "$src1 = $dst" in {
 194   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 195                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 196   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 197                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 198 }
 199
 200 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 201   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 202
 203   let AddedComplexity = 20 in
 204     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 205 }
 206
 207 let AddedComplexity = 15 in {
 208 // Extract the low 32-bit value from one vector and insert it into another.
 209 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 210           (MOVSSrr (v4f32 VR128:$src1),
 211                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 212 // Extract the low 64-bit value from one vector and insert it into another.
 213 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 214           (MOVSDrr (v2f64 VR128:$src1),
 215                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 216 }
 217
 218 // Implicitly promote a 32-bit scalar to a vector.
 219 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 220           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 221 // Implicitly promote a 64-bit scalar to a vector.
 222 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 223           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 224
 225 let AddedComplexity = 20 in {
 226 // MOVSSrm zeros the high parts of the register; represent this
 227 // with SUBREG_TO_REG.
 228 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 229           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 230 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 231           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 232 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 233           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 234 // MOVSDrm zeros the high parts of the register; represent this
 235 // with SUBREG_TO_REG.
 236 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 237           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 238 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 239           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 240 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 241           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 242 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 243           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 244 def : Pat<(v2f64 (X86vzload addr:$src)),
 245           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 246 }
 247
 248 // Store scalar value to memory.
 249 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 250                   "movss\t{$src, $dst|$dst, $src}",
 251                   [(store FR32:$src, addr:$dst)]>;
 252 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 253                   "movsd\t{$src, $dst|$dst, $src}",
 254                   [(store FR64:$src, addr:$dst)]>;
 255
 256 let isAsmParserOnly = 1 in {
 257 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 258                   "movss\t{$src, $dst|$dst, $src}",
 259                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 260 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 261                   "movsd\t{$src, $dst|$dst, $src}",
 262                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 263 }
 264
 265 // Extract and store.
 266 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 267                  addr:$dst),
 268           (MOVSSmr addr:$dst,
 269                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 270 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 271                  addr:$dst),
 272           (MOVSDmr addr:$dst,
 273                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 274
 275 // Move Aligned/Unaligned floating point values
 276 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 277                             X86MemOperand x86memop, PatFrag ld_frag,
 278                             string asm, Domain d,
 279                             bit IsReMaterializable = 1> {
 280 let neverHasSideEffects = 1 in
 281   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 282               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 283 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 284   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 285               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 286                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 287 }
 288
 289 let isAsmParserOnly = 1 in {
 290 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 291                               "movaps", SSEPackedSingle>, VEX;
 292 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 293                               "movapd", SSEPackedDouble>, OpSize, VEX;
 294 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 295                               "movups", SSEPackedSingle>, VEX;
 296 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 297                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 298
 299 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 300                               "movaps", SSEPackedSingle>, VEX;
 301 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 302                               "movapd", SSEPackedDouble>, OpSize, VEX;
 303 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 304                               "movups", SSEPackedSingle>, VEX;
 305 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 306                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 307 }
 308 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 309                               "movaps", SSEPackedSingle>, TB;
 310 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 311                               "movapd", SSEPackedDouble>, TB, OpSize;
 312 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 313                               "movups", SSEPackedSingle>, TB;
 314 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 315                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 316
 317 let isAsmParserOnly = 1 in {
 318 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 319                    "movaps\t{$src, $dst|$dst, $src}",
 320                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 321 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 322                    "movapd\t{$src, $dst|$dst, $src}",
 323                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 324 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 325                    "movups\t{$src, $dst|$dst, $src}",
 326                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 327 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 328                    "movupd\t{$src, $dst|$dst, $src}",
 329                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 330 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 331                    "movaps\t{$src, $dst|$dst, $src}",
 332                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 333 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 334                    "movapd\t{$src, $dst|$dst, $src}",
 335                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 336 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 337                    "movups\t{$src, $dst|$dst, $src}",
 338                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 339 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 340                    "movupd\t{$src, $dst|$dst, $src}",
 341                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 342 }
 343
 344 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 345 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 346           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 347
 348 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 349 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 350           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 351
 352 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 353                    "movaps\t{$src, $dst|$dst, $src}",
 354                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 355 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 356                    "movapd\t{$src, $dst|$dst, $src}",
 357                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 358 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 359                    "movups\t{$src, $dst|$dst, $src}",
 360                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 361 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 362                    "movupd\t{$src, $dst|$dst, $src}",
 363                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 364
 365 // Intrinsic forms of MOVUPS/D load and store
 366 let isAsmParserOnly = 1 in {
 367   let canFoldAsLoad = 1, isReMaterializable = 1 in
 368   def VMOVUPSrm_Int : VPSI<0x10, MRMSrcMem, (outs VR128:$dst),
 369              (ins f128mem:$src),
 370              "movups\t{$src, $dst|$dst, $src}",
 371              [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>, VEX;
 372   def VMOVUPDrm_Int : VPDI<0x10, MRMSrcMem, (outs VR128:$dst),
 373              (ins f128mem:$src),
 374              "movupd\t{$src, $dst|$dst, $src}",
 375              [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>, VEX;
 376   def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 377              (ins f128mem:$dst, VR128:$src),
 378              "movups\t{$src, $dst|$dst, $src}",
 379              [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 380   def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 381              (ins f128mem:$dst, VR128:$src),
 382              "movupd\t{$src, $dst|$dst, $src}",
 383              [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 384 }
 385 let canFoldAsLoad = 1, isReMaterializable = 1 in
 386 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 387                        "movups\t{$src, $dst|$dst, $src}",
 388                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 389 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 390                        "movupd\t{$src, $dst|$dst, $src}",
 391                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 392
 393 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 394                        "movups\t{$src, $dst|$dst, $src}",
 395                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 396 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 397                        "movupd\t{$src, $dst|$dst, $src}",
 398                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 399
 400 // Move Low/High packed floating point values
 401 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 402                                  PatFrag mov_frag, string base_opc,
 403                                  string asm_opr> {
 404   def PSrm : PI<opc, MRMSrcMem,
 405          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 406          !strconcat(!strconcat(base_opc,"s"), asm_opr),
 407      [(set RC:$dst,
 408        (mov_frag RC:$src1,
 409               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 410               SSEPackedSingle>, TB;
 411
 412   def PDrm : PI<opc, MRMSrcMem,
 413          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 414          !strconcat(!strconcat(base_opc,"d"), asm_opr),
 415      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 416                               (scalar_to_vector (loadf64 addr:$src2)))))],
 417               SSEPackedDouble>, TB, OpSize;
 418 }
 419
 420 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 421   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 422                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 423   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 424                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 425 }
 426 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 427   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 428                                    "\t{$src2, $dst|$dst, $src2}">;
 429   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 430                                    "\t{$src2, $dst|$dst, $src2}">;
 431 }
 432
 433 let isAsmParserOnly = 1 in {
 434 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 435                    "movlps\t{$src, $dst|$dst, $src}",
 436                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 437                                  (iPTR 0))), addr:$dst)]>, VEX;
 438 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 439                    "movlpd\t{$src, $dst|$dst, $src}",
 440                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 441                                  (iPTR 0))), addr:$dst)]>, VEX;
 442 }
 443 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 444                    "movlps\t{$src, $dst|$dst, $src}",
 445                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 446                                  (iPTR 0))), addr:$dst)]>;
 447 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 448                    "movlpd\t{$src, $dst|$dst, $src}",
 449                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 450                                  (iPTR 0))), addr:$dst)]>;
 451
 452 // v2f64 extract element 1 is always custom lowered to unpack high to low
 453 // and extract element 0 so the non-store version isn't too horrible.
 454 let isAsmParserOnly = 1 in {
 455 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 456                    "movhps\t{$src, $dst|$dst, $src}",
 457                    [(store (f64 (vector_extract
 458                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 459                                          (undef)), (iPTR 0))), addr:$dst)]>,
 460                    VEX;
 461 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 462                    "movhpd\t{$src, $dst|$dst, $src}",
 463                    [(store (f64 (vector_extract
 464                                  (v2f64 (unpckh VR128:$src, (undef))),
 465                                  (iPTR 0))), addr:$dst)]>,
 466                    VEX;
 467 }
 468 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 469                    "movhps\t{$src, $dst|$dst, $src}",
 470                    [(store (f64 (vector_extract
 471                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 472                                          (undef)), (iPTR 0))), addr:$dst)]>;
 473 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 474                    "movhpd\t{$src, $dst|$dst, $src}",
 475                    [(store (f64 (vector_extract
 476                                  (v2f64 (unpckh VR128:$src, (undef))),
 477                                  (iPTR 0))), addr:$dst)]>;
 478
 479 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 480   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 481                                        (ins VR128:$src1, VR128:$src2),
 482                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 483                       [(set VR128:$dst,
 484                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 485                       VEX_4V;
 486   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 487                                        (ins VR128:$src1, VR128:$src2),
 488                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 489                       [(set VR128:$dst,
 490                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 491                       VEX_4V;
 492 }
 493 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 494   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 495                                        (ins VR128:$src1, VR128:$src2),
 496                       "movlhps\t{$src2, $dst|$dst, $src2}",
 497                       [(set VR128:$dst,
 498                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 499   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 500                                        (ins VR128:$src1, VR128:$src2),
 501                       "movhlps\t{$src2, $dst|$dst, $src2}",
 502                       [(set VR128:$dst,
 503                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 504 }
 505
 506 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 507           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 508 let AddedComplexity = 20 in {
 509   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 510             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 511   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 512             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 513 }
 514
 515 //===----------------------------------------------------------------------===//
 516 // SSE 1 & 2 - Conversion Instructions
 517 //===----------------------------------------------------------------------===//
 518
 519 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 520                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 521                      string asm> {
 522   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 523                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 524   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 525                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 526 }
 527
 528 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 529                           X86MemOperand x86memop, string asm> {
 530   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 531                         []>;
 532   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 533                         []>;
 534 }
 535
 536 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 537                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 538                          string asm, Domain d> {
 539   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 540                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 541   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 542                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 543 }
 544
 545 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 546                           X86MemOperand x86memop, string asm> {
 547   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 548               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 549   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 550               (ins DstRC:$src1, x86memop:$src),
 551               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 552 }
 553
 554 let isAsmParserOnly = 1 in {
 555 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 556                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 557 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 558                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 559                                 VEX_W;
 560 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 561                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 562 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 563                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 564                                 VEX, VEX_W;
 565
 566 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 567 // register, but the same isn't true when only using memory operands,
 568 // provide other assembly "l" and "q" forms to address this explicitly
 569 // where appropriate to do so.
 570 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 571                                   VEX_4V;
 572 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 573                                   VEX_4V, VEX_W;
 574 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 575                                   VEX_4V;
 576 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 577                                   VEX_4V;
 578 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 579                                   VEX_4V, VEX_W;
 580 }
 581
 582 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 583                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 584 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 585                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 586 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 587                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 588 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 589                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 590 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 591                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 592 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 593                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 594 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 595                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 596 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 597                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 598
 599 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 600 // and/or XMM operand(s).
 601 multiclass sse12_cvt_pint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 602                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 603                          string asm, Domain d> {
 604   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 605                         [(set DstRC:$dst, (Int SrcRC:$src))], d>;
 606   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 607                         [(set DstRC:$dst, (Int (ld_frag addr:$src)))], d>;
 608 }
 609
 610 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 611                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 612                          string asm> {
 613   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 614               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 615               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 616   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 617               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 618               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 619 }
 620
 621 multiclass sse12_cvt_pint_3addr<bits<8> opc, RegisterClass SrcRC,
 622                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 623                     PatFrag ld_frag, string asm, Domain d> {
 624   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 625               asm, [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))], d>;
 626   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst),
 627                    (ins DstRC:$src1, x86memop:$src2), asm,
 628               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))], d>;
 629 }
 630
 631 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 632                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 633                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 634   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 635               !if(Is2Addr,
 636                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 637                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 638               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 639   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 640               (ins DstRC:$src1, x86memop:$src2),
 641               !if(Is2Addr,
 642                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 643                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 644               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 645 }
 646
 647 let isAsmParserOnly = 1 in {
 648   defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 649                         f32mem, load, "cvtss2si">, XS, VEX;
 650   defm Int_VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 651                           int_x86_sse_cvtss2si64, f32mem, load, "cvtss2si">,
 652                           XS, VEX, VEX_W;
 653   defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 654                         f128mem, load, "cvtsd2si">, XD, VEX;
 655   defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 656                         int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 657                         XD, VEX, VEX_W;
 658
 659   // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 660   // Get rid of this hack or rename the intrinsics, there are several
 661   // intructions that only match with the intrinsic form, why create duplicates
 662   // to let them be recognized by the assembler?
 663   defm VCVTSD2SI_alt : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
 664                         "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 665   defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
 666                         "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 667 }
 668 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 669                       f32mem, load, "cvtss2si">, XS;
 670 defm Int_CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
 671                       f32mem, load, "cvtss2si{q}">, XS, REX_W;
 672 defm Int_CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 673                       f128mem, load, "cvtsd2si">, XD;
 674 defm Int_CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 675                         f128mem, load, "cvtsd2si">, XD, REX_W;
 676
 677 defm CVTSD2SI64 : sse12_cvt_s_np<0x2D, VR128, GR64, f64mem, "cvtsd2si{q}">, XD,
 678                         REX_W;
 679
 680 let isAsmParserOnly = 1 in {
 681   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 682             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 683   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 684             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 685             VEX_W;
 686   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 687             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 688   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 689             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 690             VEX_4V, VEX_W;
 691 }
 692
 693 let Constraints = "$src1 = $dst" in {
 694   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 695                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 696                         "cvtsi2ss">, XS;
 697   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 698                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 699                         "cvtsi2ss{q}">, XS, REX_W;
 700   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 701                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 702                         "cvtsi2sd">, XD;
 703   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 704                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 705                         "cvtsi2sd">, XD, REX_W;
 706 }
 707
 708 // Instructions below don't have an AVX form.
 709 defm Int_CVTPS2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtps2pi,
 710                       f64mem, load, "cvtps2pi\t{$src, $dst|$dst, $src}",
 711                       SSEPackedSingle>, TB;
 712 defm Int_CVTPD2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtpd2pi,
 713                       f128mem, memop, "cvtpd2pi\t{$src, $dst|$dst, $src}",
 714                       SSEPackedDouble>, TB, OpSize;
 715 defm Int_CVTTPS2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttps2pi,
 716                        f64mem, load, "cvttps2pi\t{$src, $dst|$dst, $src}",
 717                        SSEPackedSingle>, TB;
 718 defm Int_CVTTPD2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttpd2pi,
 719                        f128mem, memop, "cvttpd2pi\t{$src, $dst|$dst, $src}",
 720                        SSEPackedDouble>, TB, OpSize;
 721 defm Int_CVTPI2PD : sse12_cvt_pint<0x2A, VR64, VR128, int_x86_sse_cvtpi2pd,
 722                          i64mem, load, "cvtpi2pd\t{$src, $dst|$dst, $src}",
 723                          SSEPackedDouble>, TB, OpSize;
 724 let Constraints = "$src1 = $dst" in {
 725   defm Int_CVTPI2PS : sse12_cvt_pint_3addr<0x2A, VR64, VR128,
 726                          int_x86_sse_cvtpi2ps,
 727                          i64mem, load, "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 728                          SSEPackedSingle>, TB;
 729 }
 730
 731 /// SSE 1 Only
 732
 733 // Aliases for intrinsics
 734 let isAsmParserOnly = 1 in {
 735 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 736                                     f32mem, load, "cvttss2si">, XS, VEX;
 737 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 738                                     int_x86_sse_cvttss2si64, f32mem, load,
 739                                     "cvttss2si">, XS, VEX, VEX_W;
 740 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 741                                     f128mem, load, "cvttss2si">, XD, VEX;
 742 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 743                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 744                                     "cvttss2si">, XD, VEX, VEX_W;
 745 }
 746 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 747                                     f32mem, load, "cvttss2si">, XS;
 748 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 749                                     int_x86_sse_cvttss2si64, f32mem, load,
 750                                     "cvttss2si{q}">, XS, REX_W;
 751 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 752                                     f128mem, load, "cvttss2si">, XD;
 753 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 754                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 755                                     "cvttss2si{q}">, XD, REX_W;
 756
 757 let isAsmParserOnly = 1, Pattern = []<dag> in {
 758 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 759                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 760 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 761                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 762                                VEX_W;
 763 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 764                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 765                                SSEPackedSingle>, TB, VEX;
 766 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 767                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 768                                SSEPackedSingle>, TB, VEX;
 769 }
 770 let Pattern = []<dag> in {
 771 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 772                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 773 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 774                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 775 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 776                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 777                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 778 }
 779
 780 /// SSE 2 Only
 781
 782 // Convert scalar double to scalar single
 783 let isAsmParserOnly = 1 in {
 784 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 785                        (ins FR64:$src1, FR64:$src2),
 786                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 787                       VEX_4V;
 788 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 789                        (ins FR64:$src1, f64mem:$src2),
 790                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 791                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 792 }
 793 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 794                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 795                       [(set FR32:$dst, (fround FR64:$src))]>;
 796 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 797                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 798                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 799                   Requires<[HasSSE2, OptForSize]>;
 800
 801 let isAsmParserOnly = 1 in
 802 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 803                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
 804                       XS, VEX_4V;
 805 let Constraints = "$src1 = $dst" in
 806 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 807                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
 808
 809 // Convert scalar single to scalar double
 810 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
 811 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 812                     (ins FR32:$src1, FR32:$src2),
 813                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 814                     []>, XS, Requires<[HasAVX]>, VEX_4V;
 815 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 816                     (ins FR32:$src1, f32mem:$src2),
 817                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 818                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
 819 }
 820 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 821                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 822                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 823                  Requires<[HasSSE2]>;
 824 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 825                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 826                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 827                  Requires<[HasSSE2, OptForSize]>;
 828
 829 let isAsmParserOnly = 1 in {
 830 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 831                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 832                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 833                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 834                                        VR128:$src2))]>, XS, VEX_4V,
 835                     Requires<[HasAVX]>;
 836 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
 837                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 838                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 839                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 840                                        (load addr:$src2)))]>, XS, VEX_4V,
 841                     Requires<[HasAVX]>;
 842 }
 843 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
 844 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 845                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 846                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 847                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 848                                        VR128:$src2))]>, XS,
 849                     Requires<[HasSSE2]>;
 850 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 851                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 852                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 853                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 854                                        (load addr:$src2)))]>, XS,
 855                     Requires<[HasSSE2]>;
 856 }
 857
 858 def : Pat<(extloadf32 addr:$src),
 859           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 860       Requires<[HasSSE2, OptForSpeed]>;
 861
 862 // Convert doubleword to packed single/double fp
 863 let isAsmParserOnly = 1 in { // SSE2 instructions without OpSize prefix
 864 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 865                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 866                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 867                      TB, VEX, Requires<[HasAVX]>;
 868 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 869                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 870                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 871                                         (bitconvert (memopv2i64 addr:$src))))]>,
 872                      TB, VEX, Requires<[HasAVX]>;
 873 }
 874 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 875                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 876                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 877                      TB, Requires<[HasSSE2]>;
 878 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 879                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 880                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 881                                         (bitconvert (memopv2i64 addr:$src))))]>,
 882                      TB, Requires<[HasSSE2]>;
 883
 884 // FIXME: why the non-intrinsic version is described as SSE3?
 885 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
 886 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 887                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 888                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 889                      XS, VEX, Requires<[HasAVX]>;
 890 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 891                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 892                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 893                                         (bitconvert (memopv2i64 addr:$src))))]>,
 894                      XS, VEX, Requires<[HasAVX]>;
 895 }
 896 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 897                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 898                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 899                      XS, Requires<[HasSSE2]>;
 900 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 901                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 902                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 903                                         (bitconvert (memopv2i64 addr:$src))))]>,
 904                      XS, Requires<[HasSSE2]>;
 905
 906
 907 // Convert packed single/double fp to doubleword
 908 let isAsmParserOnly = 1 in {
 909 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 910                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 911 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 912                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 913 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 914                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 915 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 916                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 917 }
 918 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 919                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 920 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 921                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 922
 923 let isAsmParserOnly = 1 in {
 924 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 925                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 926                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
 927                         VEX;
 928 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
 929                          (ins f128mem:$src),
 930                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 931                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 932                                             (memop addr:$src)))]>, VEX;
 933 }
 934 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 935                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 936                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 937 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 938                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 939                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 940                                             (memop addr:$src)))]>;
 941
 942 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XD prefix
 943 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 944                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 945                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 946                      XD, VEX, Requires<[HasAVX]>;
 947 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 948                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 949                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 950                                           (memop addr:$src)))]>,
 951                      XD, VEX, Requires<[HasAVX]>;
 952 }
 953 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 954                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 955                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 956                      XD, Requires<[HasSSE2]>;
 957 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 958                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 959                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 960                                           (memop addr:$src)))]>,
 961                      XD, Requires<[HasSSE2]>;
 962
 963
 964 // Convert with truncation packed single/double fp to doubleword
 965 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XS prefix
 966 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 967                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 968 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 969                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 970 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 971                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 972 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 973                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 974 }
 975 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 976                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
 977 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 978                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
 979
 980
 981 let isAsmParserOnly = 1 in {
 982 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 983                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 984                         [(set VR128:$dst,
 985                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 986                       XS, VEX, Requires<[HasAVX]>;
 987 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 988                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 989                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 990                                            (memop addr:$src)))]>,
 991                       XS, VEX, Requires<[HasAVX]>;
 992 }
 993 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 994                         "cvttps2dq\t{$src, $dst|$dst, $src}",
 995                         [(set VR128:$dst,
 996                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 997                       XS, Requires<[HasSSE2]>;
 998 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 999                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1000                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1001                                            (memop addr:$src)))]>,
1002                       XS, Requires<[HasSSE2]>;
1003
1004 let isAsmParserOnly = 1 in {
1005 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
1006                             (ins VR128:$src),
1007                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1008                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
1009                        VEX;
1010 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
1011                           (ins f128mem:$src),
1012                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1013                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1014                                              (memop addr:$src)))]>, VEX;
1015 }
1016 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1017                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1018                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1019 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1020                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1021                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1022                                              (memop addr:$src)))]>;
1023
1024 let isAsmParserOnly = 1 in {
1025 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1026 // register, but the same isn't true when using memory operands instead.
1027 // Provide other assembly rr and rm forms to address this explicitly.
1028 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1029                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1030 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1031                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1032
1033 // XMM only
1034 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1035                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1036 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1037                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1038
1039 // YMM only
1040 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1041                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1042 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1043                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1044 }
1045
1046 // Convert packed single to packed double
1047 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
1048                   // SSE2 instructions without OpSize prefix
1049 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1050                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1051 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1052                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1053 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1054                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1055 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1056                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1057 }
1058 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1059                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1060 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1061                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1062
1063 let isAsmParserOnly = 1 in {
1064 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1065                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1066                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1067                      VEX, Requires<[HasAVX]>;
1068 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1069                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1070                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1071                                           (load addr:$src)))]>,
1072                      VEX, Requires<[HasAVX]>;
1073 }
1074 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1075                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1076                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1077                      TB, Requires<[HasSSE2]>;
1078 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1079                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1080                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1081                                           (load addr:$src)))]>,
1082                      TB, Requires<[HasSSE2]>;
1083
1084 // Convert packed double to packed single
1085 let isAsmParserOnly = 1 in {
1086 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1087 // register, but the same isn't true when using memory operands instead.
1088 // Provide other assembly rr and rm forms to address this explicitly.
1089 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1090                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1091 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1092                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1093
1094 // XMM only
1095 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1096                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1097 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1098                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1099
1100 // YMM only
1101 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1102                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1103 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1104                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1105 }
1106 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1107                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1108 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1109                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1110
1111
1112 let isAsmParserOnly = 1 in {
1113 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1114                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1115                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1116 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1117                          (ins f128mem:$src),
1118                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1119                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1120                                             (memop addr:$src)))]>;
1121 }
1122 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1123                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1124                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1125 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1126                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1127                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1128                                             (memop addr:$src)))]>;
1129
1130 // AVX 256-bit register conversion intrinsics
1131 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1132 // whenever possible to avoid declaring two versions of each one.
1133 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1134           (VCVTDQ2PSYrr VR256:$src)>;
1135 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1136           (VCVTDQ2PSYrm addr:$src)>;
1137
1138 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1139           (VCVTPD2PSYrr VR256:$src)>;
1140 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1141           (VCVTPD2PSYrm addr:$src)>;
1142
1143 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1144           (VCVTPS2DQYrr VR256:$src)>;
1145 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1146           (VCVTPS2DQYrm addr:$src)>;
1147
1148 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1149           (VCVTPS2PDYrr VR128:$src)>;
1150 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1151           (VCVTPS2PDYrm addr:$src)>;
1152
1153 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1154           (VCVTTPD2DQYrr VR256:$src)>;
1155 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1156           (VCVTTPD2DQYrm addr:$src)>;
1157
1158 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1159           (VCVTTPS2DQYrr VR256:$src)>;
1160 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1161           (VCVTTPS2DQYrm addr:$src)>;
1162
1163 //===----------------------------------------------------------------------===//
1164 // SSE 1 & 2 - Compare Instructions
1165 //===----------------------------------------------------------------------===//
1166
1167 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1168 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1169                             string asm, string asm_alt> {
1170   def rr : SIi8<0xC2, MRMSrcReg,
1171                     (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1172                     asm, []>;
1173   let mayLoad = 1 in
1174   def rm : SIi8<0xC2, MRMSrcMem,
1175                     (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1176                     asm, []>;
1177   // Accept explicit immediate argument form instead of comparison code.
1178   let isAsmParserOnly = 1 in {
1179     def rr_alt : SIi8<0xC2, MRMSrcReg,
1180                   (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1181                   asm_alt, []>;
1182     let mayLoad = 1 in
1183     def rm_alt : SIi8<0xC2, MRMSrcMem,
1184                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1185                   asm_alt, []>;
1186   }
1187 }
1188
1189 let neverHasSideEffects = 1, isAsmParserOnly = 1 in {
1190   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1191                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1192                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1193                   XS, VEX_4V;
1194   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1195                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1196                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1197                   XD, VEX_4V;
1198 }
1199
1200 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1201   defm CMPSS  : sse12_cmp_scalar<FR32, f32mem,
1202                     "cmp${cc}ss\t{$src, $dst|$dst, $src}",
1203                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}">, XS;
1204   defm CMPSD  : sse12_cmp_scalar<FR64, f64mem,
1205                     "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1206                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}">, XD;
1207 }
1208
1209 multiclass sse12_cmp_scalar_int<RegisterClass RC, Operand memopr,
1210                          ComplexPattern mem_cpat, Intrinsic Int, string asm> {
1211   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1212                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1213                         [(set VR128:$dst, (Int VR128:$src1,
1214                                                VR128:$src, imm:$cc))]>;
1215   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1216                       (ins VR128:$src1, memopr:$src, SSECC:$cc), asm,
1217                         [(set VR128:$dst, (Int VR128:$src1,
1218                                               mem_cpat:$src, imm:$cc))]>;
1219 }
1220
1221 // Aliases to match intrinsics which expect XMM operand(s).
1222
1223 let isAsmParserOnly = 1 in {
1224   defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, ssmem, sse_load_f32,
1225                        int_x86_sse_cmp_ss,
1226                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1227                        XS, VEX_4V;
1228   defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, sdmem, sse_load_f64,
1229                        int_x86_sse2_cmp_sd,
1230                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1231                        XD, VEX_4V;
1232 }
1233 let Constraints = "$src1 = $dst" in {
1234   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, ssmem, sse_load_f32,
1235                        int_x86_sse_cmp_ss,
1236                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1237   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, sdmem, sse_load_f64,
1238                        int_x86_sse2_cmp_sd,
1239                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1240 }
1241
1242
1243 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1244 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1245                             ValueType vt, X86MemOperand x86memop,
1246                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1247   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1248                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1249                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1250   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1251                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1252                      [(set EFLAGS, (OpNode (vt RC:$src1),
1253                                            (ld_frag addr:$src2)))], d>;
1254 }
1255
1256 let Defs = [EFLAGS] in {
1257   let isAsmParserOnly = 1 in {
1258     defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1259                                     "ucomiss", SSEPackedSingle>, VEX;
1260     defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1261                                     "ucomisd", SSEPackedDouble>, OpSize, VEX;
1262     let Pattern = []<dag> in {
1263       defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1264                                       "comiss", SSEPackedSingle>, VEX;
1265       defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1266                                       "comisd", SSEPackedDouble>, OpSize, VEX;
1267     }
1268
1269     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1270                               load, "ucomiss", SSEPackedSingle>, VEX;
1271     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1272                               load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1273
1274     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1275                               load, "comiss", SSEPackedSingle>, VEX;
1276     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1277                               load, "comisd", SSEPackedDouble>, OpSize, VEX;
1278   }
1279   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1280                                   "ucomiss", SSEPackedSingle>, TB;
1281   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1282                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1283
1284   let Pattern = []<dag> in {
1285     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1286                                     "comiss", SSEPackedSingle>, TB;
1287     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1288                                     "comisd", SSEPackedDouble>, TB, OpSize;
1289   }
1290
1291   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1292                               load, "ucomiss", SSEPackedSingle>, TB;
1293   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1294                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1295
1296   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1297                                   "comiss", SSEPackedSingle>, TB;
1298   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1299                                   "comisd", SSEPackedDouble>, TB, OpSize;
1300 } // Defs = [EFLAGS]
1301
1302 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1303 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1304                             Intrinsic Int, string asm, string asm_alt,
1305                             Domain d> {
1306   def rri : PIi8<0xC2, MRMSrcReg,
1307              (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1308              [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1309   def rmi : PIi8<0xC2, MRMSrcMem,
1310              (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1311              [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1312   // Accept explicit immediate argument form instead of comparison code.
1313   let isAsmParserOnly = 1 in {
1314     def rri_alt : PIi8<0xC2, MRMSrcReg,
1315                (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1316                asm_alt, [], d>;
1317     def rmi_alt : PIi8<0xC2, MRMSrcMem,
1318                (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1319                asm_alt, [], d>;
1320   }
1321 }
1322
1323 let isAsmParserOnly = 1 in {
1324   defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1325                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1326                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1327                  SSEPackedSingle>, VEX_4V;
1328   defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1329                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1330                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1331                  SSEPackedDouble>, OpSize, VEX_4V;
1332   defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1333                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1334                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1335                  SSEPackedSingle>, VEX_4V;
1336   defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1337                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1338                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1339                  SSEPackedDouble>, OpSize, VEX_4V;
1340 }
1341 let Constraints = "$src1 = $dst" in {
1342   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1343                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1344                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1345                  SSEPackedSingle>, TB;
1346   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1347                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1348                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1349                  SSEPackedDouble>, TB, OpSize;
1350 }
1351
1352 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1353           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1354 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1355           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1356 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1357           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1358 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1359           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1360
1361 //===----------------------------------------------------------------------===//
1362 // SSE 1 & 2 - Shuffle Instructions
1363 //===----------------------------------------------------------------------===//
1364
1365 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1366 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1367                          ValueType vt, string asm, PatFrag mem_frag,
1368                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1369   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1370                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1371                    [(set RC:$dst, (vt (shufp:$src3
1372                             RC:$src1, (mem_frag addr:$src2))))], d>;
1373   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1374     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1375                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1376                    [(set RC:$dst,
1377                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1378 }
1379
1380 let isAsmParserOnly = 1 in {
1381   defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1382              "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1383              memopv4f32, SSEPackedSingle>, VEX_4V;
1384   defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1385              "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1386              memopv8f32, SSEPackedSingle>, VEX_4V;
1387   defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1388              "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1389              memopv2f64, SSEPackedDouble>, OpSize, VEX_4V;
1390   defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1391              "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1392              memopv4f64, SSEPackedDouble>, OpSize, VEX_4V;
1393 }
1394
1395 let Constraints = "$src1 = $dst" in {
1396   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1397                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1398                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1399                     TB;
1400   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1401                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1402                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1403 }
1404
1405 //===----------------------------------------------------------------------===//
1406 // SSE 1 & 2 - Unpack Instructions
1407 //===----------------------------------------------------------------------===//
1408
1409 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1410 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1411                                    PatFrag mem_frag, RegisterClass RC,
1412                                    X86MemOperand x86memop, string asm,
1413                                    Domain d> {
1414     def rr : PI<opc, MRMSrcReg,
1415                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1416                 asm, [(set RC:$dst,
1417                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1418     def rm : PI<opc, MRMSrcMem,
1419                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1420                 asm, [(set RC:$dst,
1421                            (vt (OpNode RC:$src1,
1422                                        (mem_frag addr:$src2))))], d>;
1423 }
1424
1425 let AddedComplexity = 10 in {
1426   let isAsmParserOnly = 1 in {
1427     defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1428           VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1429                          SSEPackedSingle>, VEX_4V;
1430     defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1431           VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1432                          SSEPackedDouble>, OpSize, VEX_4V;
1433     defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1434           VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1435                          SSEPackedSingle>, VEX_4V;
1436     defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1437           VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1438                          SSEPackedDouble>, OpSize, VEX_4V;
1439
1440     defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1441           VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1442                          SSEPackedSingle>, VEX_4V;
1443     defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1444           VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1445                          SSEPackedDouble>, OpSize, VEX_4V;
1446     defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1447           VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1448                          SSEPackedSingle>, VEX_4V;
1449     defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1450           VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1451                          SSEPackedDouble>, OpSize, VEX_4V;
1452   }
1453
1454   let Constraints = "$src1 = $dst" in {
1455     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1456           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1457                          SSEPackedSingle>, TB;
1458     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1459           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1460                          SSEPackedDouble>, TB, OpSize;
1461     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1462           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1463                          SSEPackedSingle>, TB;
1464     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1465           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1466                          SSEPackedDouble>, TB, OpSize;
1467   } // Constraints = "$src1 = $dst"
1468 } // AddedComplexity
1469
1470 //===----------------------------------------------------------------------===//
1471 // SSE 1 & 2 - Extract Floating-Point Sign mask
1472 //===----------------------------------------------------------------------===//
1473
1474 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1475 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1476                                 Domain d> {
1477   def rr : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1478               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1479                      [(set GR32:$dst, (Int RC:$src))], d>;
1480 }
1481
1482 // Mask creation
1483 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1484                                      SSEPackedSingle>, TB;
1485 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1486                                      SSEPackedDouble>, TB, OpSize;
1487
1488 let isAsmParserOnly = 1 in {
1489   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1490                                         "movmskps", SSEPackedSingle>, VEX;
1491   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1492                                         "movmskpd", SSEPackedDouble>, OpSize,
1493                                         VEX;
1494   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1495                                         "movmskps", SSEPackedSingle>, VEX;
1496   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1497                                         "movmskpd", SSEPackedDouble>, OpSize,
1498                                         VEX;
1499
1500   // Assembler Only
1501   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1502              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1503   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1504              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1505              VEX;
1506   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1507              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1508   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1509              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1510              VEX;
1511 }
1512
1513 //===----------------------------------------------------------------------===//
1514 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1515 //===----------------------------------------------------------------------===//
1516
1517 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1518 // names that start with 'Fs'.
1519
1520 // Alias instructions that map fld0 to pxor for sse.
1521 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1522     canFoldAsLoad = 1 in {
1523   // FIXME: Set encoding to pseudo!
1524 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1525                  [(set FR32:$dst, fp32imm0)]>,
1526                  Requires<[HasSSE1]>, TB, OpSize;
1527 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1528                  [(set FR64:$dst, fpimm0)]>,
1529                Requires<[HasSSE2]>, TB, OpSize;
1530 }
1531
1532 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1533 // bits are disregarded.
1534 let neverHasSideEffects = 1 in {
1535 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1536                      "movaps\t{$src, $dst|$dst, $src}", []>;
1537 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1538                      "movapd\t{$src, $dst|$dst, $src}", []>;
1539 }
1540
1541 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1542 // bits are disregarded.
1543 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1544 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1545                      "movaps\t{$src, $dst|$dst, $src}",
1546                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1547 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1548                      "movapd\t{$src, $dst|$dst, $src}",
1549                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1550 }
1551
1552 //===----------------------------------------------------------------------===//
1553 // SSE 1 & 2 - Logical Instructions
1554 //===----------------------------------------------------------------------===//
1555
1556 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1557 ///
1558 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1559                                        SDNode OpNode> {
1560   let isAsmParserOnly = 1 in {
1561     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
1562                 FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, VEX_4V;
1563
1564     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
1565           FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, OpSize, VEX_4V;
1566   }
1567
1568   let Constraints = "$src1 = $dst" in {
1569     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
1570                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
1571
1572     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
1573                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
1574   }
1575 }
1576
1577 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1578 let mayLoad = 0 in {
1579   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1580   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1581   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1582 }
1583
1584 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1585   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
1586
1587 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1588 ///
1589 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1590                                  SDNode OpNode, int HasPat = 0,
1591                                  list<list<dag>> Pattern = []> {
1592   let isAsmParserOnly = 1, Pattern = []<dag> in {
1593     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1594          !strconcat(OpcodeStr, "ps"), f128mem,
1595          !if(HasPat, Pattern[0], // rr
1596                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1597                                                       VR128:$src2)))]),
1598          !if(HasPat, Pattern[2], // rm
1599                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1600                                                (memopv2i64 addr:$src2)))]), 0>,
1601                                                VEX_4V;
1602
1603     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1604          !strconcat(OpcodeStr, "pd"), f128mem,
1605          !if(HasPat, Pattern[1], // rr
1606                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1607                                                (bc_v2i64 (v2f64
1608                                                VR128:$src2))))]),
1609          !if(HasPat, Pattern[3], // rm
1610                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1611                                                (memopv2i64 addr:$src2)))]), 0>,
1612                                                                OpSize, VEX_4V;
1613   }
1614   let Constraints = "$src1 = $dst" in {
1615     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1616          !strconcat(OpcodeStr, "ps"), f128mem,
1617          !if(HasPat, Pattern[0], // rr
1618                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1619                                                       VR128:$src2)))]),
1620          !if(HasPat, Pattern[2], // rm
1621                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1622                                                (memopv2i64 addr:$src2)))])>, TB;
1623
1624     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1625          !strconcat(OpcodeStr, "pd"), f128mem,
1626          !if(HasPat, Pattern[1], // rr
1627                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1628                                                (bc_v2i64 (v2f64
1629                                                VR128:$src2))))]),
1630          !if(HasPat, Pattern[3], // rm
1631                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1632                                                (memopv2i64 addr:$src2)))])>,
1633                                                                     TB, OpSize;
1634   }
1635 }
1636
1637 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
1638 ///
1639 let isAsmParserOnly = 1 in {
1640 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr> {
1641     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
1642           !strconcat(OpcodeStr, "ps"), f256mem, [], [], 0>, VEX_4V;
1643
1644     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
1645           !strconcat(OpcodeStr, "pd"), f256mem, [], [], 0>, OpSize, VEX_4V;
1646 }
1647 }
1648
1649 // AVX 256-bit packed logical ops forms
1650 defm VAND : sse12_fp_packed_logical_y<0x54, "and">;
1651 defm VOR  : sse12_fp_packed_logical_y<0x56, "or">;
1652 defm VXOR : sse12_fp_packed_logical_y<0x57, "xor">;
1653 let isCommutable = 0 in
1654   defm VANDN : sse12_fp_packed_logical_y<0x55, "andn">;
1655
1656 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1657 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1658 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1659 let isCommutable = 0 in
1660   defm ANDN : sse12_fp_packed_logical<0x55, "andn", undef /* dummy */, 1, [
1661     // single r+r
1662     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1663                                        (bc_v2i64 (v4i32 immAllOnesV))),
1664                                    VR128:$src2)))],
1665     // double r+r
1666     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1667                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1668     // single r+m
1669     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1670                                        (bc_v2i64 (v4i32 immAllOnesV))),
1671                                   (memopv2i64 addr:$src2))))],
1672     // double r+m
1673     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1674                            (memopv2i64 addr:$src2)))]]>;
1675
1676 //===----------------------------------------------------------------------===//
1677 // SSE 1 & 2 - Arithmetic Instructions
1678 //===----------------------------------------------------------------------===//
1679
1680 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
1681 /// vector forms.
1682 ///
1683 /// In addition, we also have a special variant of the scalar form here to
1684 /// represent the associated intrinsic operation.  This form is unlike the
1685 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1686 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1687 ///
1688 /// These three forms can each be reg+reg or reg+mem.
1689 ///
1690
1691 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
1692 /// classes below
1693 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
1694                                   bit Is2Addr = 1> {
1695   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
1696                             OpNode, FR32, f32mem, Is2Addr>, XS;
1697   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
1698                             OpNode, FR64, f64mem, Is2Addr>, XD;
1699 }
1700
1701 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
1702                                    bit Is2Addr = 1> {
1703   let mayLoad = 0 in {
1704   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
1705               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
1706   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
1707               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
1708   }
1709 }
1710
1711 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
1712                                     SDNode OpNode> {
1713   let mayLoad = 0 in {
1714     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
1715                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
1716     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
1717                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
1718   }
1719 }
1720
1721 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
1722                                       bit Is2Addr = 1> {
1723   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1724      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
1725   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1726      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
1727 }
1728
1729 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
1730                                       bit Is2Addr = 1> {
1731   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1732      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
1733                                               SSEPackedSingle, Is2Addr>, TB;
1734
1735   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1736      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
1737                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
1738 }
1739
1740 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
1741   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1742      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
1743       SSEPackedSingle, 0>, TB;
1744
1745   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1746      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
1747       SSEPackedDouble, 0>, TB, OpSize;
1748 }
1749
1750 // Binary Arithmetic instructions
1751 let isAsmParserOnly = 1 in {
1752   defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
1753               basic_sse12_fp_binop_s_int<0x58, "add", 0>,
1754               basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
1755               basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
1756   defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
1757               basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
1758               basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
1759               basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
1760
1761   let isCommutable = 0 in {
1762     defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
1763                 basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
1764                 basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
1765                 basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
1766     defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
1767                 basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
1768                 basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
1769                 basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
1770     defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
1771                 basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
1772                 basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
1773                 basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
1774                 basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
1775                 basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
1776     defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
1777                 basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
1778                 basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
1779                 basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
1780                 basic_sse12_fp_binop_p_y_int<0x5D, "min">,
1781                 basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
1782   }
1783 }
1784
1785 let Constraints = "$src1 = $dst" in {
1786   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
1787              basic_sse12_fp_binop_p<0x58, "add", fadd>,
1788              basic_sse12_fp_binop_s_int<0x58, "add">;
1789   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
1790              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
1791              basic_sse12_fp_binop_s_int<0x59, "mul">;
1792
1793   let isCommutable = 0 in {
1794     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
1795                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
1796                basic_sse12_fp_binop_s_int<0x5C, "sub">;
1797     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
1798                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
1799                basic_sse12_fp_binop_s_int<0x5E, "div">;
1800     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
1801                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
1802                basic_sse12_fp_binop_s_int<0x5F, "max">,
1803                basic_sse12_fp_binop_p_int<0x5F, "max">;
1804     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
1805                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
1806                basic_sse12_fp_binop_s_int<0x5D, "min">,
1807                basic_sse12_fp_binop_p_int<0x5D, "min">;
1808   }
1809 }
1810
1811 /// Unop Arithmetic
1812 /// In addition, we also have a special variant of the scalar form here to
1813 /// represent the associated intrinsic operation.  This form is unlike the
1814 /// plain scalar form, in that it takes an entire vector (instead of a
1815 /// scalar) and leaves the top elements undefined.
1816 ///
1817 /// And, we have a special variant form for a full-vector intrinsic form.
1818
1819 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1820 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1821                           SDNode OpNode, Intrinsic F32Int> {
1822   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1823                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1824                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1825   // For scalar unary operations, fold a load into the operation
1826   // only in OptForSize mode. It eliminates an instruction, but it also
1827   // eliminates a whole-register clobber (the load), so it introduces a
1828   // partial register update condition.
1829   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1830                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1831                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1832             Requires<[HasSSE1, OptForSize]>;
1833   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1834                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1835                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1836   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1837                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1838                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1839 }
1840
1841 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1842 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1843                               SDNode OpNode, Intrinsic F32Int> {
1844   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1845                 !strconcat(OpcodeStr,
1846                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1847   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1848                 !strconcat(OpcodeStr,
1849                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1850                 []>, XS, Requires<[HasAVX, OptForSize]>;
1851   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1852                 !strconcat(OpcodeStr,
1853                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1854                 [(set VR128:$dst, (F32Int VR128:$src))]>;
1855   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1856                 !strconcat(OpcodeStr,
1857                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1858                 [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1859 }
1860
1861 /// sse1_fp_unop_p - SSE1 unops in packed form.
1862 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1863   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1864               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1865               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1866   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1867                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1868                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1869 }
1870
1871 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
1872 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1873   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1874               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1875               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
1876   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1877                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1878                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
1879 }
1880
1881 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
1882 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1883                               Intrinsic V4F32Int> {
1884   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1885                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1886                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1887   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1888                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1889                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1890 }
1891
1892 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
1893 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1894                                 Intrinsic V4F32Int> {
1895   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1896                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1897                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
1898   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1899                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1900                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
1901 }
1902
1903 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1904 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1905                           SDNode OpNode, Intrinsic F64Int> {
1906   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1907                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1908                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1909   // See the comments in sse1_fp_unop_s for why this is OptForSize.
1910   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1911                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1912                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
1913             Requires<[HasSSE2, OptForSize]>;
1914   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1915                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1916                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1917   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1918                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1919                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1920 }
1921
1922 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1923 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1924                               SDNode OpNode, Intrinsic F64Int> {
1925   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1926                !strconcat(OpcodeStr,
1927                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1928   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1929                (ins FR64:$src1, f64mem:$src2),
1930                !strconcat(OpcodeStr,
1931                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1932   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1933            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1934            [(set VR128:$dst, (F64Int VR128:$src))]>;
1935   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1936            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1937            [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1938 }
1939
1940 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1941 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1942                           SDNode OpNode> {
1943   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1944               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1945               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1946   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1947                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1948                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1949 }
1950
1951 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
1952 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1953   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1954               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1955               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
1956   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1957                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1958                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
1959 }
1960
1961 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
1962 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1963                               Intrinsic V2F64Int> {
1964   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1965                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1966                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1967   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1968                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1969                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1970 }
1971
1972 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
1973 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1974                                 Intrinsic V2F64Int> {
1975   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1976                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1977                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
1978   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1979                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1980                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
1981 }
1982
1983 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
1984   // Square root.
1985   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ss>,
1986                 sse2_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_sd>,
1987                 VEX_4V;
1988
1989   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
1990                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
1991                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1992                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1993                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
1994                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
1995                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
1996                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
1997                 VEX;
1998
1999   // Reciprocal approximations. Note that these typically require refinement
2000   // in order to obtain suitable precision.
2001   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt", X86frsqrt,
2002                                    int_x86_sse_rsqrt_ss>, VEX_4V;
2003   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
2004                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
2005                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
2006                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
2007
2008   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ss>,
2009                                    VEX_4V;
2010   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
2011                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
2012                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
2013                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
2014 }
2015
2016 // Square root.
2017 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
2018              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
2019              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
2020              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
2021              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
2022              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
2023
2024 // Reciprocal approximations. Note that these typically require refinement
2025 // in order to obtain suitable precision.
2026 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
2027              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
2028              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
2029 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2030              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
2031              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
2032
2033 // There is no f64 version of the reciprocal approximation instructions.
2034
2035 //===----------------------------------------------------------------------===//
2036 // SSE 1 & 2 - Non-temporal stores
2037 //===----------------------------------------------------------------------===//
2038
2039 let isAsmParserOnly = 1 in {
2040   def VMOVNTPSmr_Int : VPSI<0x2B, MRMDestMem, (outs),
2041                          (ins i128mem:$dst, VR128:$src),
2042                          "movntps\t{$src, $dst|$dst, $src}",
2043                          [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>, VEX;
2044   def VMOVNTPDmr_Int : VPDI<0x2B, MRMDestMem, (outs),
2045                          (ins i128mem:$dst, VR128:$src),
2046                          "movntpd\t{$src, $dst|$dst, $src}",
2047                          [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>, VEX;
2048
2049   let ExeDomain = SSEPackedInt in
2050     def VMOVNTDQmr_Int : VPDI<0xE7, MRMDestMem, (outs),
2051                        (ins f128mem:$dst, VR128:$src),
2052                        "movntdq\t{$src, $dst|$dst, $src}",
2053                        [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>, VEX;
2054
2055   let AddedComplexity = 400 in { // Prefer non-temporal versions
2056     def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
2057                          (ins f128mem:$dst, VR128:$src),
2058                          "movntps\t{$src, $dst|$dst, $src}",
2059                          [(alignednontemporalstore (v4f32 VR128:$src),
2060                                                    addr:$dst)]>, VEX;
2061     def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
2062                          (ins f128mem:$dst, VR128:$src),
2063                          "movntpd\t{$src, $dst|$dst, $src}",
2064                          [(alignednontemporalstore (v2f64 VR128:$src),
2065                                                    addr:$dst)]>, VEX;
2066     def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
2067                           (ins f128mem:$dst, VR128:$src),
2068                           "movntdq\t{$src, $dst|$dst, $src}",
2069                           [(alignednontemporalstore (v2f64 VR128:$src),
2070                                                     addr:$dst)]>, VEX;
2071     let ExeDomain = SSEPackedInt in
2072     def VMOVNTDQmr : VPDI<0xE7, MRMDestMem, (outs),
2073                         (ins f128mem:$dst, VR128:$src),
2074                         "movntdq\t{$src, $dst|$dst, $src}",
2075                         [(alignednontemporalstore (v4f32 VR128:$src),
2076                                                   addr:$dst)]>, VEX;
2077
2078     def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
2079                          (ins f256mem:$dst, VR256:$src),
2080                          "movntps\t{$src, $dst|$dst, $src}",
2081                          [(alignednontemporalstore (v8f32 VR256:$src),
2082                                                    addr:$dst)]>, VEX;
2083     def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
2084                          (ins f256mem:$dst, VR256:$src),
2085                          "movntpd\t{$src, $dst|$dst, $src}",
2086                          [(alignednontemporalstore (v4f64 VR256:$src),
2087                                                    addr:$dst)]>, VEX;
2088     def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
2089                           (ins f256mem:$dst, VR256:$src),
2090                           "movntdq\t{$src, $dst|$dst, $src}",
2091                           [(alignednontemporalstore (v4f64 VR256:$src),
2092                                                     addr:$dst)]>, VEX;
2093     let ExeDomain = SSEPackedInt in
2094     def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
2095                         (ins f256mem:$dst, VR256:$src),
2096                         "movntdq\t{$src, $dst|$dst, $src}",
2097                         [(alignednontemporalstore (v8f32 VR256:$src),
2098                                                   addr:$dst)]>, VEX;
2099   }
2100 }
2101
2102 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2103                     "movntps\t{$src, $dst|$dst, $src}",
2104                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
2105 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2106                         "movntpd\t{$src, $dst|$dst, $src}",
2107                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2108
2109 let ExeDomain = SSEPackedInt in
2110 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2111                         "movntdq\t{$src, $dst|$dst, $src}",
2112                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2113
2114 let AddedComplexity = 400 in { // Prefer non-temporal versions
2115 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2116                     "movntps\t{$src, $dst|$dst, $src}",
2117                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2118 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2119                     "movntpd\t{$src, $dst|$dst, $src}",
2120                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2121
2122 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2123                     "movntdq\t{$src, $dst|$dst, $src}",
2124                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2125
2126 let ExeDomain = SSEPackedInt in
2127 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2128                     "movntdq\t{$src, $dst|$dst, $src}",
2129                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2130
2131 // There is no AVX form for instructions below this point
2132 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2133                  "movnti\t{$src, $dst|$dst, $src}",
2134                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2135                TB, Requires<[HasSSE2]>;
2136
2137 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2138                      "movnti\t{$src, $dst|$dst, $src}",
2139                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2140                   TB, Requires<[HasSSE2]>;
2141
2142 }
2143 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2144                     "movnti\t{$src, $dst|$dst, $src}",
2145                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2146                   TB, Requires<[HasSSE2]>;
2147
2148 //===----------------------------------------------------------------------===//
2149 // SSE 1 & 2 - Misc Instructions (No AVX form)
2150 //===----------------------------------------------------------------------===//
2151
2152 // Prefetch intrinsic.
2153 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2154     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
2155 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2156     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
2157 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2158     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
2159 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2160     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
2161
2162 // Load, store, and memory fence
2163 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2164              TB, Requires<[HasSSE1]>;
2165 def : Pat<(X86SFence), (SFENCE)>;
2166
2167 // Alias instructions that map zero vector to pxor / xorp* for sse.
2168 // We set canFoldAsLoad because this can be converted to a constant-pool
2169 // load of an all-zeros value if folding it would be beneficial.
2170 // FIXME: Change encoding to pseudo!
2171 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2172     isCodeGenOnly = 1 in {
2173 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2174                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2175 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2176                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2177 let ExeDomain = SSEPackedInt in
2178 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2179                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2180 }
2181
2182 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2183 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2184 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2185
2186 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2187           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2188
2189 //===----------------------------------------------------------------------===//
2190 // SSE 1 & 2 - Load/Store XCSR register
2191 //===----------------------------------------------------------------------===//
2192
2193 let isAsmParserOnly = 1 in {
2194   def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2195                     "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2196   def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2197                     "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2198 }
2199
2200 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2201                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2202 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2203                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2204
2205 //===---------------------------------------------------------------------===//
2206 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2207 //===---------------------------------------------------------------------===//
2208
2209 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2210
2211 let isAsmParserOnly = 1 in {
2212   let neverHasSideEffects = 1 in {
2213   def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2214                       "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2215   def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2216                       "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2217   }
2218   def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2219                       "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2220   def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2221                       "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2222
2223   let canFoldAsLoad = 1, mayLoad = 1 in {
2224   def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2225                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2226   def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2227                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2228   let Predicates = [HasAVX] in {
2229     def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2230                       "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2231     def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2232                       "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2233   }
2234   }
2235
2236   let mayStore = 1 in {
2237   def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2238                        (ins i128mem:$dst, VR128:$src),
2239                        "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2240   def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2241                        (ins i256mem:$dst, VR256:$src),
2242                        "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2243   let Predicates = [HasAVX] in {
2244   def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2245                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2246   def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2247                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2248   }
2249   }
2250 }
2251
2252 let neverHasSideEffects = 1 in
2253 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2254                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2255
2256 let canFoldAsLoad = 1, mayLoad = 1 in {
2257 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2258                    "movdqa\t{$src, $dst|$dst, $src}",
2259                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2260 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2261                    "movdqu\t{$src, $dst|$dst, $src}",
2262                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2263                  XS, Requires<[HasSSE2]>;
2264 }
2265
2266 let mayStore = 1 in {
2267 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2268                    "movdqa\t{$src, $dst|$dst, $src}",
2269                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2270 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2271                    "movdqu\t{$src, $dst|$dst, $src}",
2272                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2273                  XS, Requires<[HasSSE2]>;
2274 }
2275
2276 // Intrinsic forms of MOVDQU load and store
2277 let isAsmParserOnly = 1 in {
2278 let canFoldAsLoad = 1 in
2279 def VMOVDQUrm_Int : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2280                        "vmovdqu\t{$src, $dst|$dst, $src}",
2281                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2282                      XS, VEX, Requires<[HasAVX]>;
2283 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2284                        "vmovdqu\t{$src, $dst|$dst, $src}",
2285                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2286                      XS, VEX, Requires<[HasAVX]>;
2287 }
2288
2289 let canFoldAsLoad = 1 in
2290 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2291                        "movdqu\t{$src, $dst|$dst, $src}",
2292                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2293                  XS, Requires<[HasSSE2]>;
2294 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2295                        "movdqu\t{$src, $dst|$dst, $src}",
2296                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2297                      XS, Requires<[HasSSE2]>;
2298
2299 } // ExeDomain = SSEPackedInt
2300
2301 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2302 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2303           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2304
2305 //===---------------------------------------------------------------------===//
2306 // SSE2 - Packed Integer Arithmetic Instructions
2307 //===---------------------------------------------------------------------===//
2308
2309 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2310
2311 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2312                             bit IsCommutable = 0, bit Is2Addr = 1> {
2313   let isCommutable = IsCommutable in
2314   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2315        (ins VR128:$src1, VR128:$src2),
2316        !if(Is2Addr,
2317            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2318            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2319        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2320   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2321        (ins VR128:$src1, i128mem:$src2),
2322        !if(Is2Addr,
2323            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2324            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2325        [(set VR128:$dst, (IntId VR128:$src1,
2326                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2327 }
2328
2329 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2330                              string OpcodeStr, Intrinsic IntId,
2331                              Intrinsic IntId2, bit Is2Addr = 1> {
2332   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2333        (ins VR128:$src1, VR128:$src2),
2334        !if(Is2Addr,
2335            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2336            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2337        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2338   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2339        (ins VR128:$src1, i128mem:$src2),
2340        !if(Is2Addr,
2341            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2342            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2343        [(set VR128:$dst, (IntId VR128:$src1,
2344                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2345   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2346        (ins VR128:$src1, i32i8imm:$src2),
2347        !if(Is2Addr,
2348            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2349            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2350        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2351 }
2352
2353 /// PDI_binop_rm - Simple SSE2 binary operator.
2354 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2355                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2356   let isCommutable = IsCommutable in
2357   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2358        (ins VR128:$src1, VR128:$src2),
2359        !if(Is2Addr,
2360            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2361            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2362        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2363   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2364        (ins VR128:$src1, i128mem:$src2),
2365        !if(Is2Addr,
2366            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2367            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2368        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2369                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2370 }
2371
2372 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2373 ///
2374 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2375 /// to collapse (bitconvert VT to VT) into its operand.
2376 ///
2377 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2378                               bit IsCommutable = 0, bit Is2Addr = 1> {
2379   let isCommutable = IsCommutable in
2380   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2381        (ins VR128:$src1, VR128:$src2),
2382        !if(Is2Addr,
2383            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2384            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2385        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2386   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2387        (ins VR128:$src1, i128mem:$src2),
2388        !if(Is2Addr,
2389            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2390            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2391        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2392 }
2393
2394 } // ExeDomain = SSEPackedInt
2395
2396 // 128-bit Integer Arithmetic
2397
2398 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2399 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2400 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2401 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2402 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2403 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2404 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2405 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2406 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2407 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2408
2409 // Intrinsic forms
2410 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2411                                  VEX_4V;
2412 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2413                                  VEX_4V;
2414 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2415                                  VEX_4V;
2416 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2417                                  VEX_4V;
2418 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2419                                  VEX_4V;
2420 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2421                                  VEX_4V;
2422 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2423                                  VEX_4V;
2424 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2425                                  VEX_4V;
2426 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2427                                  VEX_4V;
2428 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2429                                  VEX_4V;
2430 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2431                                  VEX_4V;
2432 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2433                                  VEX_4V;
2434 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2435                                  VEX_4V;
2436 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2437                                  VEX_4V;
2438 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2439                                  VEX_4V;
2440 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2441                                  VEX_4V;
2442 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2443                                  VEX_4V;
2444 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2445                                  VEX_4V;
2446 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2447                                  VEX_4V;
2448 }
2449
2450 let Constraints = "$src1 = $dst" in {
2451 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2452 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2453 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2454 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2455 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2456 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2457 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2458 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2459 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2460
2461 // Intrinsic forms
2462 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2463 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2464 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2465 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2466 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2467 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2468 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2469 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2470 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2471 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2472 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2473 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2474 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2475 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2476 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2477 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2478 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2479 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2480 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2481
2482 } // Constraints = "$src1 = $dst"
2483
2484 //===---------------------------------------------------------------------===//
2485 // SSE2 - Packed Integer Logical Instructions
2486 //===---------------------------------------------------------------------===//
2487
2488 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2489 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2490                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2491                                 VEX_4V;
2492 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2493                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2494                                 VEX_4V;
2495 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2496                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2497                                 VEX_4V;
2498
2499 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2500                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2501                                 VEX_4V;
2502 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2503                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2504                                 VEX_4V;
2505 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2506                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2507                                 VEX_4V;
2508
2509 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2510                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2511                                 VEX_4V;
2512 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2513                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2514                                 VEX_4V;
2515
2516 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2517 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2518 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2519
2520 let ExeDomain = SSEPackedInt in {
2521   let neverHasSideEffects = 1 in {
2522     // 128-bit logical shifts.
2523     def VPSLLDQri : PDIi8<0x73, MRM7r,
2524                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2525                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2526                       VEX_4V;
2527     def VPSRLDQri : PDIi8<0x73, MRM3r,
2528                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2529                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2530                       VEX_4V;
2531     // PSRADQri doesn't exist in SSE[1-3].
2532   }
2533   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2534                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2535                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2536                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2537                                               VR128:$src2)))]>, VEX_4V;
2538
2539   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2540                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2541                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2542                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2543                                               (memopv2i64 addr:$src2))))]>,
2544                                               VEX_4V;
2545 }
2546 }
2547
2548 let Constraints = "$src1 = $dst" in {
2549 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2550                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2551 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2552                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2553 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2554                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2555
2556 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2557                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2558 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2559                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2560 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2561                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2562
2563 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2564                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2565 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2566                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2567
2568 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2569 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2570 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2571
2572 let ExeDomain = SSEPackedInt in {
2573   let neverHasSideEffects = 1 in {
2574     // 128-bit logical shifts.
2575     def PSLLDQri : PDIi8<0x73, MRM7r,
2576                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2577                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2578     def PSRLDQri : PDIi8<0x73, MRM3r,
2579                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2580                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2581     // PSRADQri doesn't exist in SSE[1-3].
2582   }
2583   def PANDNrr : PDI<0xDF, MRMSrcReg,
2584                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2585                     "pandn\t{$src2, $dst|$dst, $src2}",
2586                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2587                                               VR128:$src2)))]>;
2588
2589   def PANDNrm : PDI<0xDF, MRMSrcMem,
2590                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2591                     "pandn\t{$src2, $dst|$dst, $src2}",
2592                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2593                                               (memopv2i64 addr:$src2))))]>;
2594 }
2595 } // Constraints = "$src1 = $dst"
2596
2597 let Predicates = [HasAVX] in {
2598   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2599             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2600   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2601             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2602   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2603             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
2604   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2605             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
2606   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2607             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2608
2609   // Shift up / down and insert zero's.
2610   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2611             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2612   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2613             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2614 }
2615
2616 let Predicates = [HasSSE2] in {
2617   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2618             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2619   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2620             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2621   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2622             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2623   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2624             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2625   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2626             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2627
2628   // Shift up / down and insert zero's.
2629   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2630             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2631   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2632             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2633 }
2634
2635 //===---------------------------------------------------------------------===//
2636 // SSE2 - Packed Integer Comparison Instructions
2637 //===---------------------------------------------------------------------===//
2638
2639 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2640   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2641                                     0>, VEX_4V;
2642   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2643                                     0>, VEX_4V;
2644   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2645                                     0>, VEX_4V;
2646   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2647                                     0>, VEX_4V;
2648   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2649                                     0>, VEX_4V;
2650   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2651                                     0>, VEX_4V;
2652 }
2653
2654 let Constraints = "$src1 = $dst" in {
2655   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2656   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2657   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2658   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2659   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2660   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2661 } // Constraints = "$src1 = $dst"
2662
2663 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2664           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2665 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2666           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2667 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2668           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2669 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2670           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2671 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2672           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2673 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2674           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2675
2676 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2677           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2678 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2679           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2680 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2681           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2682 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2683           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2684 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2685           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2686 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2687           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2688
2689 //===---------------------------------------------------------------------===//
2690 // SSE2 - Packed Integer Pack Instructions
2691 //===---------------------------------------------------------------------===//
2692
2693 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2694 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
2695                                   0, 0>, VEX_4V;
2696 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
2697                                   0, 0>, VEX_4V;
2698 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
2699                                   0, 0>, VEX_4V;
2700 }
2701
2702 let Constraints = "$src1 = $dst" in {
2703 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2704 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2705 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2706 } // Constraints = "$src1 = $dst"
2707
2708 //===---------------------------------------------------------------------===//
2709 // SSE2 - Packed Integer Shuffle Instructions
2710 //===---------------------------------------------------------------------===//
2711
2712 let ExeDomain = SSEPackedInt in {
2713 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
2714                          PatFrag bc_frag> {
2715 def ri : Ii8<0x70, MRMSrcReg,
2716               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2717               !strconcat(OpcodeStr,
2718                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2719               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
2720                                                       (undef))))]>;
2721 def mi : Ii8<0x70, MRMSrcMem,
2722               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2723               !strconcat(OpcodeStr,
2724                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2725               [(set VR128:$dst, (vt (pshuf_frag:$src2
2726                                       (bc_frag (memopv2i64 addr:$src1)),
2727                                       (undef))))]>;
2728 }
2729 } // ExeDomain = SSEPackedInt
2730
2731 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2732   let AddedComplexity = 5 in
2733   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
2734                                VEX;
2735
2736   // SSE2 with ImmT == Imm8 and XS prefix.
2737   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
2738                                VEX;
2739
2740   // SSE2 with ImmT == Imm8 and XD prefix.
2741   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
2742                                VEX;
2743 }
2744
2745 let Predicates = [HasSSE2] in {
2746   let AddedComplexity = 5 in
2747   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
2748
2749   // SSE2 with ImmT == Imm8 and XS prefix.
2750   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
2751
2752   // SSE2 with ImmT == Imm8 and XD prefix.
2753   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
2754 }
2755
2756 //===---------------------------------------------------------------------===//
2757 // SSE2 - Packed Integer Unpack Instructions
2758 //===---------------------------------------------------------------------===//
2759
2760 let ExeDomain = SSEPackedInt in {
2761 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2762                        PatFrag unp_frag, PatFrag bc_frag, bit Is2Addr = 1> {
2763   def rr : PDI<opc, MRMSrcReg,
2764       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2765       !if(Is2Addr,
2766           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2767           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2768       [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2769   def rm : PDI<opc, MRMSrcMem,
2770       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2771       !if(Is2Addr,
2772           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2773           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2774       [(set VR128:$dst, (unp_frag VR128:$src1,
2775                                   (bc_frag (memopv2i64
2776                                                addr:$src2))))]>;
2777 }
2778
2779 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2780   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, unpckl, bc_v16i8,
2781                                  0>, VEX_4V;
2782   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, unpckl, bc_v8i16,
2783                                  0>, VEX_4V;
2784   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, unpckl, bc_v4i32,
2785                                  0>, VEX_4V;
2786
2787   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2788   /// knew to collapse (bitconvert VT to VT) into its operand.
2789   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2790                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2791                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2792                         [(set VR128:$dst,
2793                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>, VEX_4V;
2794   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2795                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2796                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2797                         [(set VR128:$dst,
2798                           (v2i64 (unpckl VR128:$src1,
2799                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2800
2801   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, unpckh, bc_v16i8,
2802                                  0>, VEX_4V;
2803   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, unpckh, bc_v8i16,
2804                                  0>, VEX_4V;
2805   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, unpckh, bc_v4i32,
2806                                  0>, VEX_4V;
2807
2808   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2809   /// knew to collapse (bitconvert VT to VT) into its operand.
2810   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2811                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2812                          "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2813                         [(set VR128:$dst,
2814                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>, VEX_4V;
2815   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2816                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2817                         "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2818                         [(set VR128:$dst,
2819                           (v2i64 (unpckh VR128:$src1,
2820                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2821 }
2822
2823 let Constraints = "$src1 = $dst" in {
2824   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2825   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2826   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2827
2828   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2829   /// knew to collapse (bitconvert VT to VT) into its operand.
2830   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2831                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2832                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2833                         [(set VR128:$dst,
2834                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2835   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2836                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2837                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2838                         [(set VR128:$dst,
2839                           (v2i64 (unpckl VR128:$src1,
2840                                          (memopv2i64 addr:$src2))))]>;
2841
2842   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2843   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2844   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2845
2846   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2847   /// knew to collapse (bitconvert VT to VT) into its operand.
2848   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2849                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2850                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2851                         [(set VR128:$dst,
2852                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2853   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2854                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2855                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2856                         [(set VR128:$dst,
2857                           (v2i64 (unpckh VR128:$src1,
2858                                          (memopv2i64 addr:$src2))))]>;
2859 }
2860
2861 } // ExeDomain = SSEPackedInt
2862
2863 //===---------------------------------------------------------------------===//
2864 // SSE2 - Packed Integer Extract and Insert
2865 //===---------------------------------------------------------------------===//
2866
2867 let ExeDomain = SSEPackedInt in {
2868 multiclass sse2_pinsrw<bit Is2Addr = 1> {
2869   def rri : Ii8<0xC4, MRMSrcReg,
2870        (outs VR128:$dst), (ins VR128:$src1,
2871         GR32:$src2, i32i8imm:$src3),
2872        !if(Is2Addr,
2873            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2874            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2875        [(set VR128:$dst,
2876          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2877   def rmi : Ii8<0xC4, MRMSrcMem,
2878                        (outs VR128:$dst), (ins VR128:$src1,
2879                         i16mem:$src2, i32i8imm:$src3),
2880        !if(Is2Addr,
2881            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2882            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2883        [(set VR128:$dst,
2884          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2885                     imm:$src3))]>;
2886 }
2887
2888 // Extract
2889 let isAsmParserOnly = 1, Predicates = [HasAVX] in
2890 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
2891                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2892                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2893                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2894                                                 imm:$src2))]>, OpSize, VEX;
2895 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2896                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2897                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2898                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2899                                                 imm:$src2))]>;
2900
2901 // Insert
2902 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2903   defm VPINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
2904   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
2905        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2906        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2907        []>, OpSize, VEX_4V;
2908 }
2909
2910 let Constraints = "$src1 = $dst" in
2911   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
2912
2913 } // ExeDomain = SSEPackedInt
2914
2915 //===---------------------------------------------------------------------===//
2916 // SSE2 - Packed Mask Creation
2917 //===---------------------------------------------------------------------===//
2918
2919 let ExeDomain = SSEPackedInt in {
2920
2921 let isAsmParserOnly = 1 in {
2922 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2923            "pmovmskb\t{$src, $dst|$dst, $src}",
2924            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
2925 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2926            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
2927 }
2928 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2929            "pmovmskb\t{$src, $dst|$dst, $src}",
2930            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2931
2932 } // ExeDomain = SSEPackedInt
2933
2934 //===---------------------------------------------------------------------===//
2935 // SSE2 - Conditional Store
2936 //===---------------------------------------------------------------------===//
2937
2938 let ExeDomain = SSEPackedInt in {
2939
2940 let isAsmParserOnly = 1 in {
2941 let Uses = [EDI] in
2942 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
2943            (ins VR128:$src, VR128:$mask),
2944            "maskmovdqu\t{$mask, $src|$src, $mask}",
2945            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
2946 let Uses = [RDI] in
2947 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
2948            (ins VR128:$src, VR128:$mask),
2949            "maskmovdqu\t{$mask, $src|$src, $mask}",
2950            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
2951 }
2952
2953 let Uses = [EDI] in
2954 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2955            "maskmovdqu\t{$mask, $src|$src, $mask}",
2956            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2957 let Uses = [RDI] in
2958 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2959            "maskmovdqu\t{$mask, $src|$src, $mask}",
2960            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2961
2962 } // ExeDomain = SSEPackedInt
2963
2964 //===---------------------------------------------------------------------===//
2965 // SSE2 - Move Doubleword
2966 //===---------------------------------------------------------------------===//
2967
2968 // Move Int Doubleword to Packed Double Int
2969 let isAsmParserOnly = 1 in {
2970 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2971                       "movd\t{$src, $dst|$dst, $src}",
2972                       [(set VR128:$dst,
2973                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
2974 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2975                       "movd\t{$src, $dst|$dst, $src}",
2976                       [(set VR128:$dst,
2977                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
2978                       VEX;
2979 }
2980 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2981                       "movd\t{$src, $dst|$dst, $src}",
2982                       [(set VR128:$dst,
2983                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2984 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2985                       "movd\t{$src, $dst|$dst, $src}",
2986                       [(set VR128:$dst,
2987                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2988
2989
2990 // Move Int Doubleword to Single Scalar
2991 let isAsmParserOnly = 1 in {
2992 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2993                       "movd\t{$src, $dst|$dst, $src}",
2994                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
2995
2996 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2997                       "movd\t{$src, $dst|$dst, $src}",
2998                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
2999                       VEX;
3000 }
3001 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3002                       "movd\t{$src, $dst|$dst, $src}",
3003                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
3004
3005 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3006                       "movd\t{$src, $dst|$dst, $src}",
3007                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
3008
3009 // Move Packed Doubleword Int to Packed Double Int
3010 let isAsmParserOnly = 1 in {
3011 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3012                        "movd\t{$src, $dst|$dst, $src}",
3013                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3014                                         (iPTR 0)))]>, VEX;
3015 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
3016                        (ins i32mem:$dst, VR128:$src),
3017                        "movd\t{$src, $dst|$dst, $src}",
3018                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3019                                      (iPTR 0))), addr:$dst)]>, VEX;
3020 }
3021 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3022                        "movd\t{$src, $dst|$dst, $src}",
3023                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3024                                         (iPTR 0)))]>;
3025 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
3026                        "movd\t{$src, $dst|$dst, $src}",
3027                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3028                                      (iPTR 0))), addr:$dst)]>;
3029
3030 // Move Scalar Single to Double Int
3031 let isAsmParserOnly = 1 in {
3032 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3033                       "movd\t{$src, $dst|$dst, $src}",
3034                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
3035 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3036                       "movd\t{$src, $dst|$dst, $src}",
3037                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
3038 }
3039 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3040                       "movd\t{$src, $dst|$dst, $src}",
3041                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
3042 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3043                       "movd\t{$src, $dst|$dst, $src}",
3044                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
3045
3046 // movd / movq to XMM register zero-extends
3047 let AddedComplexity = 15, isAsmParserOnly = 1 in {
3048 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3049                        "movd\t{$src, $dst|$dst, $src}",
3050                        [(set VR128:$dst, (v4i32 (X86vzmovl
3051                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
3052                                       VEX;
3053 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3054                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3055                        [(set VR128:$dst, (v2i64 (X86vzmovl
3056                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
3057                                       VEX, VEX_W;
3058 }
3059 let AddedComplexity = 15 in {
3060 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3061                        "movd\t{$src, $dst|$dst, $src}",
3062                        [(set VR128:$dst, (v4i32 (X86vzmovl
3063                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
3064 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3065                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3066                        [(set VR128:$dst, (v2i64 (X86vzmovl
3067                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
3068 }
3069
3070 let AddedComplexity = 20 in {
3071 let isAsmParserOnly = 1 in
3072 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3073                        "movd\t{$src, $dst|$dst, $src}",
3074                        [(set VR128:$dst,
3075                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3076                                                    (loadi32 addr:$src))))))]>,
3077                                                    VEX;
3078 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3079                        "movd\t{$src, $dst|$dst, $src}",
3080                        [(set VR128:$dst,
3081                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3082                                                    (loadi32 addr:$src))))))]>;
3083
3084 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
3085             (MOVZDI2PDIrm addr:$src)>;
3086 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3087             (MOVZDI2PDIrm addr:$src)>;
3088 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3089             (MOVZDI2PDIrm addr:$src)>;
3090 }
3091
3092 //===---------------------------------------------------------------------===//
3093 // SSE2 - Move Quadword
3094 //===---------------------------------------------------------------------===//
3095
3096 // Move Quadword Int to Packed Quadword Int
3097 let isAsmParserOnly = 1 in
3098 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3099                     "vmovq\t{$src, $dst|$dst, $src}",
3100                     [(set VR128:$dst,
3101                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3102                     VEX, Requires<[HasAVX]>;
3103 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3104                     "movq\t{$src, $dst|$dst, $src}",
3105                     [(set VR128:$dst,
3106                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3107                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3108
3109 // Move Packed Quadword Int to Quadword Int
3110 let isAsmParserOnly = 1 in
3111 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3112                       "movq\t{$src, $dst|$dst, $src}",
3113                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3114                                     (iPTR 0))), addr:$dst)]>, VEX;
3115 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3116                       "movq\t{$src, $dst|$dst, $src}",
3117                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3118                                     (iPTR 0))), addr:$dst)]>;
3119
3120 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3121           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3122
3123 // Store / copy lower 64-bits of a XMM register.
3124 let isAsmParserOnly = 1 in
3125 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3126                      "movq\t{$src, $dst|$dst, $src}",
3127                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3128 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3129                      "movq\t{$src, $dst|$dst, $src}",
3130                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3131
3132 let AddedComplexity = 20, isAsmParserOnly = 1 in
3133 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3134                      "vmovq\t{$src, $dst|$dst, $src}",
3135                      [(set VR128:$dst,
3136                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3137                                                  (loadi64 addr:$src))))))]>,
3138                      XS, VEX, Requires<[HasAVX]>;
3139
3140 let AddedComplexity = 20 in {
3141 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3142                      "movq\t{$src, $dst|$dst, $src}",
3143                      [(set VR128:$dst,
3144                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3145                                                  (loadi64 addr:$src))))))]>,
3146                      XS, Requires<[HasSSE2]>;
3147
3148 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3149             (MOVZQI2PQIrm addr:$src)>;
3150 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3151             (MOVZQI2PQIrm addr:$src)>;
3152 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3153 }
3154
3155 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3156 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3157 let isAsmParserOnly = 1, AddedComplexity = 15 in
3158 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3159                         "vmovq\t{$src, $dst|$dst, $src}",
3160                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3161                       XS, VEX, Requires<[HasAVX]>;
3162 let AddedComplexity = 15 in
3163 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3164                         "movq\t{$src, $dst|$dst, $src}",
3165                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3166                       XS, Requires<[HasSSE2]>;
3167
3168 let AddedComplexity = 20, isAsmParserOnly = 1 in
3169 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3170                         "vmovq\t{$src, $dst|$dst, $src}",
3171                     [(set VR128:$dst, (v2i64 (X86vzmovl
3172                                              (loadv2i64 addr:$src))))]>,
3173                       XS, VEX, Requires<[HasAVX]>;
3174 let AddedComplexity = 20 in {
3175 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3176                         "movq\t{$src, $dst|$dst, $src}",
3177                     [(set VR128:$dst, (v2i64 (X86vzmovl
3178                                              (loadv2i64 addr:$src))))]>,
3179                       XS, Requires<[HasSSE2]>;
3180
3181 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3182             (MOVZPQILo2PQIrm addr:$src)>;
3183 }
3184
3185 // Instructions to match in the assembler
3186 let isAsmParserOnly = 1 in {
3187 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3188                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3189 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3190                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3191 // Recognize "movd" with GR64 destination, but encode as a "movq"
3192 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3193                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3194 }
3195
3196 // Instructions for the disassembler
3197 // xr = XMM register
3198 // xm = mem64
3199
3200 let isAsmParserOnly = 1, Predicates = [HasAVX] in
3201 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3202                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3203 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3204                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3205
3206 //===---------------------------------------------------------------------===//
3207 // SSE2 - Misc Instructions
3208 //===---------------------------------------------------------------------===//
3209
3210 // Flush cache
3211 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3212                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3213               TB, Requires<[HasSSE2]>;
3214
3215 // Load, store, and memory fence
3216 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3217                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3218 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3219                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3220 def : Pat<(X86LFence), (LFENCE)>;
3221 def : Pat<(X86MFence), (MFENCE)>;
3222
3223
3224 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3225 // was introduced with SSE2, it's backward compatible.
3226 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3227
3228 // Alias instructions that map zero vector to pxor / xorp* for sse.
3229 // We set canFoldAsLoad because this can be converted to a constant-pool
3230 // load of an all-ones value if folding it would be beneficial.
3231 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3232     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3233   // FIXME: Change encoding to pseudo.
3234   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3235                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3236
3237 //===---------------------------------------------------------------------===//
3238 // SSE3 - Conversion Instructions
3239 //===---------------------------------------------------------------------===//
3240
3241 // Convert Packed Double FP to Packed DW Integers
3242 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3243 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3244 // register, but the same isn't true when using memory operands instead.
3245 // Provide other assembly rr and rm forms to address this explicitly.
3246 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3247                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3248 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3249                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3250
3251 // XMM only
3252 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3253                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3254 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3255                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3256
3257 // YMM only
3258 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3259                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3260 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3261                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3262 }
3263
3264 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3265                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3266 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3267                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3268
3269 // Convert Packed DW Integers to Packed Double FP
3270 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3271 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3272                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3273 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3274                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3275 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3276                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3277 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3278                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3279 }
3280
3281 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3282                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3283 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3284                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3285
3286 // AVX 256-bit register conversion intrinsics
3287 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3288            (VCVTDQ2PDYrr VR128:$src)>;
3289 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3290            (VCVTDQ2PDYrm addr:$src)>;
3291
3292 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3293           (VCVTPD2DQYrr VR256:$src)>;
3294 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3295           (VCVTPD2DQYrm addr:$src)>;
3296
3297 //===---------------------------------------------------------------------===//
3298 // SSE3 - Move Instructions
3299 //===---------------------------------------------------------------------===//
3300
3301 // Replicate Single FP
3302 multiclass sse3_replicate_sfp<bits<8> op, PatFrag rep_frag, string OpcodeStr> {
3303 def rr : S3SI<op, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3304                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3305                       [(set VR128:$dst, (v4f32 (rep_frag
3306                                                 VR128:$src, (undef))))]>;
3307 def rm : S3SI<op, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3308                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3309                       [(set VR128:$dst, (rep_frag
3310                                          (memopv4f32 addr:$src), (undef)))]>;
3311 }
3312
3313 multiclass sse3_replicate_sfp_y<bits<8> op, PatFrag rep_frag,
3314                                 string OpcodeStr> {
3315 def rr : S3SI<op, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3316               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3317 def rm : S3SI<op, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3318               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3319 }
3320
3321 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3322   // FIXME: Merge above classes when we have patterns for the ymm version
3323   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, movshdup, "vmovshdup">, VEX;
3324   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, movsldup, "vmovsldup">, VEX;
3325   defm VMOVSHDUPY : sse3_replicate_sfp_y<0x16, movshdup, "vmovshdup">, VEX;
3326   defm VMOVSLDUPY : sse3_replicate_sfp_y<0x12, movsldup, "vmovsldup">, VEX;
3327 }
3328 defm MOVSHDUP : sse3_replicate_sfp<0x16, movshdup, "movshdup">;
3329 defm MOVSLDUP : sse3_replicate_sfp<0x12, movsldup, "movsldup">;
3330
3331 // Replicate Double FP
3332 multiclass sse3_replicate_dfp<string OpcodeStr> {
3333 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3334                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3335                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3336 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3337                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3338                     [(set VR128:$dst,
3339                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3340                                       (undef))))]>;
3341 }
3342
3343 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3344 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3345                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3346                     []>;
3347 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3348                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3349                     []>;
3350 }
3351
3352 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3353   // FIXME: Merge above classes when we have patterns for the ymm version
3354   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3355   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3356 }
3357 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3358
3359 // Move Unaligned Integer
3360 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3361   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3362                    "vlddqu\t{$src, $dst|$dst, $src}",
3363                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3364   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3365                    "vlddqu\t{$src, $dst|$dst, $src}",
3366                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
3367 }
3368 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3369                    "lddqu\t{$src, $dst|$dst, $src}",
3370                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3371
3372 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3373                    (undef)),
3374           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3375
3376 // Several Move patterns
3377 let AddedComplexity = 5 in {
3378 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
3379           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3380 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3381           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3382 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
3383           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3384 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3385           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3386 }
3387
3388 // vector_shuffle v1, <undef> <1, 1, 3, 3>
3389 let AddedComplexity = 15 in
3390 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
3391           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3392 let AddedComplexity = 20 in
3393 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3394           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
3395
3396 // vector_shuffle v1, <undef> <0, 0, 2, 2>
3397 let AddedComplexity = 15 in
3398   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
3399             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3400 let AddedComplexity = 20 in
3401   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3402             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
3403
3404 //===---------------------------------------------------------------------===//
3405 // SSE3 - Arithmetic
3406 //===---------------------------------------------------------------------===//
3407
3408 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
3409                        X86MemOperand x86memop, bit Is2Addr = 1> {
3410   def rr : I<0xD0, MRMSrcReg,
3411        (outs RC:$dst), (ins RC:$src1, RC:$src2),
3412        !if(Is2Addr,
3413            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3414            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3415        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
3416   def rm : I<0xD0, MRMSrcMem,
3417        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3418        !if(Is2Addr,
3419            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3420            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3421        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
3422 }
3423
3424 let isAsmParserOnly = 1, Predicates = [HasAVX],
3425   ExeDomain = SSEPackedDouble in {
3426   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
3427                                f128mem, 0>, XD, VEX_4V;
3428   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
3429                                f128mem, 0>, OpSize, VEX_4V;
3430   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
3431                                f256mem, 0>, XD, VEX_4V;
3432   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
3433                                f256mem, 0>, OpSize, VEX_4V;
3434 }
3435 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3436     ExeDomain = SSEPackedDouble in {
3437   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
3438                               f128mem>, XD;
3439   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
3440                               f128mem>, TB, OpSize;
3441 }
3442
3443 //===---------------------------------------------------------------------===//
3444 // SSE3 Instructions
3445 //===---------------------------------------------------------------------===//
3446
3447 // Horizontal ops
3448 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3449                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3450   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3451        !if(Is2Addr,
3452          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3453          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3454       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3455
3456   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3457        !if(Is2Addr,
3458          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3459          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3460       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3461 }
3462 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3463                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3464   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3465        !if(Is2Addr,
3466          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3467          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3468       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3469
3470   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3471        !if(Is2Addr,
3472          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3473          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3474       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3475 }
3476
3477 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3478   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
3479                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
3480   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
3481                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
3482   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
3483                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
3484   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
3485                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
3486   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
3487                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
3488   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
3489                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
3490   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
3491                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
3492   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
3493                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
3494 }
3495
3496 let Constraints = "$src1 = $dst" in {
3497   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
3498                         int_x86_sse3_hadd_ps>;
3499   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
3500                        int_x86_sse3_hadd_pd>;
3501   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
3502                         int_x86_sse3_hsub_ps>;
3503   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
3504                        int_x86_sse3_hsub_pd>;
3505 }
3506
3507 //===---------------------------------------------------------------------===//
3508 // SSSE3 - Packed Absolute Instructions
3509 //===---------------------------------------------------------------------===//
3510
3511 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
3512 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
3513                             PatFrag mem_frag64, PatFrag mem_frag128,
3514                             Intrinsic IntId64, Intrinsic IntId128> {
3515   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
3516                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3517                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
3518
3519   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
3520                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3521                    [(set VR64:$dst,
3522                      (IntId64 (bitconvert (mem_frag64 addr:$src))))]>;
3523
3524   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3525                     (ins VR128:$src),
3526                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3527                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3528                     OpSize;
3529
3530   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3531                     (ins i128mem:$src),
3532                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3533                     [(set VR128:$dst,
3534                       (IntId128
3535                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
3536 }
3537
3538 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3539   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv8i8, memopv16i8,
3540                                   int_x86_ssse3_pabs_b,
3541                                   int_x86_ssse3_pabs_b_128>, VEX;
3542   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv4i16, memopv8i16,
3543                                   int_x86_ssse3_pabs_w,
3544                                   int_x86_ssse3_pabs_w_128>, VEX;
3545   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv2i32, memopv4i32,
3546                                   int_x86_ssse3_pabs_d,
3547                                   int_x86_ssse3_pabs_d_128>, VEX;
3548 }
3549
3550 defm PABSB       : SS3I_unop_rm_int<0x1C, "pabsb", memopv8i8, memopv16i8,
3551                                     int_x86_ssse3_pabs_b,
3552                                     int_x86_ssse3_pabs_b_128>;
3553 defm PABSW       : SS3I_unop_rm_int<0x1D, "pabsw", memopv4i16, memopv8i16,
3554                                     int_x86_ssse3_pabs_w,
3555                                     int_x86_ssse3_pabs_w_128>;
3556 defm PABSD       : SS3I_unop_rm_int<0x1E, "pabsd", memopv2i32, memopv4i32,
3557                                     int_x86_ssse3_pabs_d,
3558                                     int_x86_ssse3_pabs_d_128>;
3559
3560 //===---------------------------------------------------------------------===//
3561 // SSSE3 - Packed Binary Operator Instructions
3562 //===---------------------------------------------------------------------===//
3563
3564 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
3565 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
3566                              PatFrag mem_frag64, PatFrag mem_frag128,
3567                              Intrinsic IntId64, Intrinsic IntId128,
3568                              bit Is2Addr = 1> {
3569   let isCommutable = 1 in
3570   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
3571        (ins VR64:$src1, VR64:$src2),
3572        !if(Is2Addr,
3573          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3574          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3575        [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]>;
3576   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
3577        (ins VR64:$src1, i64mem:$src2),
3578        !if(Is2Addr,
3579          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3580          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3581        [(set VR64:$dst,
3582          (IntId64 VR64:$src1,
3583           (bitconvert (memopv8i8 addr:$src2))))]>;
3584
3585   let isCommutable = 1 in
3586   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3587        (ins VR128:$src1, VR128:$src2),
3588        !if(Is2Addr,
3589          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3590          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3591        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3592        OpSize;
3593   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3594        (ins VR128:$src1, i128mem:$src2),
3595        !if(Is2Addr,
3596          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3597          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3598        [(set VR128:$dst,
3599          (IntId128 VR128:$src1,
3600           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3601 }
3602
3603 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3604 let isCommutable = 0 in {
3605   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv4i16, memopv8i16,
3606                                       int_x86_ssse3_phadd_w,
3607                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
3608   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv2i32, memopv4i32,
3609                                       int_x86_ssse3_phadd_d,
3610                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
3611   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv4i16, memopv8i16,
3612                                       int_x86_ssse3_phadd_sw,
3613                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
3614   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv4i16, memopv8i16,
3615                                       int_x86_ssse3_phsub_w,
3616                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
3617   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv2i32, memopv4i32,
3618                                       int_x86_ssse3_phsub_d,
3619                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
3620   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv4i16, memopv8i16,
3621                                       int_x86_ssse3_phsub_sw,
3622                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
3623   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv8i8, memopv16i8,
3624                                       int_x86_ssse3_pmadd_ub_sw,
3625                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
3626   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv8i8, memopv16i8,
3627                                       int_x86_ssse3_pshuf_b,
3628                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
3629   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv8i8, memopv16i8,
3630                                       int_x86_ssse3_psign_b,
3631                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
3632   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv4i16, memopv8i16,
3633                                       int_x86_ssse3_psign_w,
3634                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
3635   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv2i32, memopv4i32,
3636                                       int_x86_ssse3_psign_d,
3637                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
3638 }
3639 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv4i16, memopv8i16,
3640                                       int_x86_ssse3_pmul_hr_sw,
3641                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
3642 }
3643
3644 // None of these have i8 immediate fields.
3645 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
3646 let isCommutable = 0 in {
3647   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv4i16, memopv8i16,
3648                                      int_x86_ssse3_phadd_w,
3649                                      int_x86_ssse3_phadd_w_128>;
3650   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv2i32, memopv4i32,
3651                                      int_x86_ssse3_phadd_d,
3652                                      int_x86_ssse3_phadd_d_128>;
3653   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv4i16, memopv8i16,
3654                                      int_x86_ssse3_phadd_sw,
3655                                      int_x86_ssse3_phadd_sw_128>;
3656   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv4i16, memopv8i16,
3657                                      int_x86_ssse3_phsub_w,
3658                                      int_x86_ssse3_phsub_w_128>;
3659   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv2i32, memopv4i32,
3660                                      int_x86_ssse3_phsub_d,
3661                                      int_x86_ssse3_phsub_d_128>;
3662   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv4i16, memopv8i16,
3663                                      int_x86_ssse3_phsub_sw,
3664                                      int_x86_ssse3_phsub_sw_128>;
3665   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv8i8, memopv16i8,
3666                                      int_x86_ssse3_pmadd_ub_sw,
3667                                      int_x86_ssse3_pmadd_ub_sw_128>;
3668   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv8i8, memopv16i8,
3669                                      int_x86_ssse3_pshuf_b,
3670                                      int_x86_ssse3_pshuf_b_128>;
3671   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv8i8, memopv16i8,
3672                                      int_x86_ssse3_psign_b,
3673                                      int_x86_ssse3_psign_b_128>;
3674   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv4i16, memopv8i16,
3675                                      int_x86_ssse3_psign_w,
3676                                      int_x86_ssse3_psign_w_128>;
3677   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv2i32, memopv4i32,
3678                                        int_x86_ssse3_psign_d,
3679                                        int_x86_ssse3_psign_d_128>;
3680 }
3681 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv4i16, memopv8i16,
3682                                      int_x86_ssse3_pmul_hr_sw,
3683                                      int_x86_ssse3_pmul_hr_sw_128>;
3684 }
3685
3686 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3687           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3688 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3689           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3690
3691 //===---------------------------------------------------------------------===//
3692 // SSSE3 - Packed Align Instruction Patterns
3693 //===---------------------------------------------------------------------===//
3694
3695 multiclass sse3_palign<string asm, bit Is2Addr = 1> {
3696   def R64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
3697       (ins VR64:$src1, VR64:$src2, i8imm:$src3),
3698       !if(Is2Addr,
3699         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3700         !strconcat(asm,
3701                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3702       []>;
3703   def R64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
3704       (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
3705       !if(Is2Addr,
3706         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3707         !strconcat(asm,
3708                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3709       []>;
3710
3711   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3712       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3713       !if(Is2Addr,
3714         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3715         !strconcat(asm,
3716                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3717       []>, OpSize;
3718   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3719       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3720       !if(Is2Addr,
3721         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3722         !strconcat(asm,
3723                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3724       []>, OpSize;
3725 }
3726
3727 let isAsmParserOnly = 1, Predicates = [HasAVX] in
3728   defm VPALIGN : sse3_palign<"vpalignr", 0>, VEX_4V;
3729 let Constraints = "$src1 = $dst" in
3730   defm PALIGN : sse3_palign<"palignr">;
3731
3732 let AddedComplexity = 5 in {
3733
3734 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
3735           (PALIGNR64rr VR64:$src2, VR64:$src1,
3736                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3737           Requires<[HasSSSE3]>;
3738 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
3739           (PALIGNR64rr VR64:$src2, VR64:$src1,
3740                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3741           Requires<[HasSSSE3]>;
3742 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
3743           (PALIGNR64rr VR64:$src2, VR64:$src1,
3744                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3745           Requires<[HasSSSE3]>;
3746 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
3747           (PALIGNR64rr VR64:$src2, VR64:$src1,
3748                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3749           Requires<[HasSSSE3]>;
3750
3751 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3752           (PALIGNR128rr VR128:$src2, VR128:$src1,
3753                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3754       Requires<[HasSSSE3]>;
3755 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3756           (PALIGNR128rr VR128:$src2, VR128:$src1,
3757                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3758       Requires<[HasSSSE3]>;
3759 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3760           (PALIGNR128rr VR128:$src2, VR128:$src1,
3761                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3762       Requires<[HasSSSE3]>;
3763 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3764           (PALIGNR128rr VR128:$src2, VR128:$src1,
3765                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3766       Requires<[HasSSSE3]>;
3767 }
3768
3769 //===---------------------------------------------------------------------===//
3770 // SSSE3 Misc Instructions
3771 //===---------------------------------------------------------------------===//
3772
3773 // Thread synchronization
3774 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
3775                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
3776 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
3777                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
3778
3779 //===---------------------------------------------------------------------===//
3780 // Non-Instruction Patterns
3781 //===---------------------------------------------------------------------===//
3782
3783 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3784 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3785 // combine.
3786 // Since these loads aren't folded into the fextend, we have to match it
3787 // explicitly here.
3788 let Predicates = [HasSSE2] in
3789  def : Pat<(fextend (loadf32 addr:$src)),
3790            (CVTSS2SDrm addr:$src)>;
3791
3792 // bit_convert
3793 let Predicates = [HasSSE2] in {
3794   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3795   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3796   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3797   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3798   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3799   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3800   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3801   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3802   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3803   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3804   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3805   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3806   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3807   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3808   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3809   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3810   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3811   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3812   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3813   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3814   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3815   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3816   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3817   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3818   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3819   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3820   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3821   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3822   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3823   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3824 }
3825
3826 // Move scalar to XMM zero-extended
3827 // movd to XMM register zero-extends
3828 let AddedComplexity = 15 in {
3829 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3830 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3831           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3832 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3833           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3834 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3835           (MOVSSrr (v4f32 (V_SET0PS)),
3836                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3837 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3838           (MOVSSrr (v4i32 (V_SET0PI)),
3839                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3840 }
3841
3842 // Splat v2f64 / v2i64
3843 let AddedComplexity = 10 in {
3844 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3845           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3846 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3847           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3848 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3849           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3850 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3851           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3852 }
3853
3854 // Special unary SHUFPSrri case.
3855 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3856           (SHUFPSrri VR128:$src1, VR128:$src1,
3857                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3858 let AddedComplexity = 5 in
3859 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3860           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3861       Requires<[HasSSE2]>;
3862 // Special unary SHUFPDrri case.
3863 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3864           (SHUFPDrri VR128:$src1, VR128:$src1,
3865                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3866       Requires<[HasSSE2]>;
3867 // Special unary SHUFPDrri case.
3868 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3869           (SHUFPDrri VR128:$src1, VR128:$src1,
3870                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3871       Requires<[HasSSE2]>;
3872 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3873 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3874           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3875       Requires<[HasSSE2]>;
3876
3877 // Special binary v4i32 shuffle cases with SHUFPS.
3878 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3879           (SHUFPSrri VR128:$src1, VR128:$src2,
3880                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3881            Requires<[HasSSE2]>;
3882 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3883           (SHUFPSrmi VR128:$src1, addr:$src2,
3884                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3885            Requires<[HasSSE2]>;
3886 // Special binary v2i64 shuffle cases using SHUFPDrri.
3887 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3888           (SHUFPDrri VR128:$src1, VR128:$src2,
3889                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3890           Requires<[HasSSE2]>;
3891
3892 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3893 let AddedComplexity = 15 in {
3894 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3895           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3896           Requires<[OptForSpeed, HasSSE2]>;
3897 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3898           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3899           Requires<[OptForSpeed, HasSSE2]>;
3900 }
3901 let AddedComplexity = 10 in {
3902 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3903           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3904 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3905           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3906 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3907           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3908 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3909           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3910 }
3911
3912 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3913 let AddedComplexity = 15 in {
3914 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3915           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3916           Requires<[OptForSpeed, HasSSE2]>;
3917 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3918           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3919           Requires<[OptForSpeed, HasSSE2]>;
3920 }
3921 let AddedComplexity = 10 in {
3922 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3923           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3924 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3925           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3926 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3927           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3928 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3929           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3930 }
3931
3932 let AddedComplexity = 20 in {
3933 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3934 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3935           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3936
3937 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3938 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3939           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3940
3941 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3942 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3943           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3944 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3945           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3946 }
3947
3948 let AddedComplexity = 20 in {
3949 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3950 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3951           (MOVLPSrm VR128:$src1, addr:$src2)>;
3952 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3953           (MOVLPDrm VR128:$src1, addr:$src2)>;
3954 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3955           (MOVLPSrm VR128:$src1, addr:$src2)>;
3956 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3957           (MOVLPDrm VR128:$src1, addr:$src2)>;
3958 }
3959
3960 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3961 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3962           (MOVLPSmr addr:$src1, VR128:$src2)>;
3963 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3964           (MOVLPDmr addr:$src1, VR128:$src2)>;
3965 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3966                  addr:$src1),
3967           (MOVLPSmr addr:$src1, VR128:$src2)>;
3968 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3969           (MOVLPDmr addr:$src1, VR128:$src2)>;
3970
3971 let AddedComplexity = 15 in {
3972 // Setting the lowest element in the vector.
3973 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3974           (MOVSSrr (v4i32 VR128:$src1),
3975                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3976 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3977           (MOVSDrr (v2i64 VR128:$src1),
3978                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3979
3980 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3981 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3982           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3983       Requires<[HasSSE2]>;
3984 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3985           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3986       Requires<[HasSSE2]>;
3987 }
3988
3989 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3990 // fall back to this for SSE1)
3991 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3992           (SHUFPSrri VR128:$src2, VR128:$src1,
3993                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3994
3995 // Set lowest element and zero upper elements.
3996 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3997           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3998
3999 // Some special case pandn patterns.
4000 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
4001                   VR128:$src2)),
4002           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
4003 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
4004                   VR128:$src2)),
4005           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
4006 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
4007                   VR128:$src2)),
4008           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
4009
4010 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
4011                   (memop addr:$src2))),
4012           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
4013 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
4014                   (memop addr:$src2))),
4015           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
4016 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
4017                   (memop addr:$src2))),
4018           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
4019
4020 // vector -> vector casts
4021 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
4022           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
4023 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
4024           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
4025 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
4026           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
4027 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
4028           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
4029
4030 // Use movaps / movups for SSE integer load / store (one byte shorter).
4031 def : Pat<(alignedloadv4i32 addr:$src),
4032           (MOVAPSrm addr:$src)>;
4033 def : Pat<(loadv4i32 addr:$src),
4034           (MOVUPSrm addr:$src)>;
4035 def : Pat<(alignedloadv2i64 addr:$src),
4036           (MOVAPSrm addr:$src)>;
4037 def : Pat<(loadv2i64 addr:$src),
4038           (MOVUPSrm addr:$src)>;
4039
4040 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
4041           (MOVAPSmr addr:$dst, VR128:$src)>;
4042 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
4043           (MOVAPSmr addr:$dst, VR128:$src)>;
4044 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
4045           (MOVAPSmr addr:$dst, VR128:$src)>;
4046 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
4047           (MOVAPSmr addr:$dst, VR128:$src)>;
4048 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
4049           (MOVUPSmr addr:$dst, VR128:$src)>;
4050 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
4051           (MOVUPSmr addr:$dst, VR128:$src)>;
4052 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
4053           (MOVUPSmr addr:$dst, VR128:$src)>;
4054 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
4055           (MOVUPSmr addr:$dst, VR128:$src)>;
4056
4057 //===----------------------------------------------------------------------===//
4058 // SSE4.1 - Packed Move with Sign/Zero Extend
4059 //===----------------------------------------------------------------------===//
4060
4061 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4062   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4063                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4064                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4065
4066   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4067                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4068        [(set VR128:$dst,
4069          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
4070        OpSize;
4071 }
4072
4073 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4074 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
4075                                      VEX;
4076 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
4077                                      VEX;
4078 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
4079                                      VEX;
4080 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
4081                                      VEX;
4082 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
4083                                      VEX;
4084 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4085                                      VEX;
4086 }
4087
4088 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4089 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4090 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4091 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4092 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4093 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4094
4095 // Common patterns involving scalar load.
4096 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4097           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4098 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4099           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4100
4101 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4102           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4103 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4104           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4105
4106 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4107           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4108 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4109           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4110
4111 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4112           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4113 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4114           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4115
4116 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4117           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4118 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4119           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4120
4121 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4122           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4123 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4124           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4125
4126
4127 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4128   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4129                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4130                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4131
4132   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4133                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4134        [(set VR128:$dst,
4135          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4136           OpSize;
4137 }
4138
4139 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4140 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4141                                      VEX;
4142 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4143                                      VEX;
4144 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4145                                      VEX;
4146 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4147                                      VEX;
4148 }
4149
4150 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4151 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4152 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4153 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4154
4155 // Common patterns involving scalar load
4156 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4157           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4158 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4159           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4160
4161 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4162           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4163 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4164           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4165
4166
4167 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4168   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4169                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4170                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4171
4172   // Expecting a i16 load any extended to i32 value.
4173   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4174                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4175                  [(set VR128:$dst, (IntId (bitconvert
4176                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4177                  OpSize;
4178 }
4179
4180 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4181 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4182                                      VEX;
4183 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4184                                      VEX;
4185 }
4186 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4187 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4188
4189 // Common patterns involving scalar load
4190 def : Pat<(int_x86_sse41_pmovsxbq
4191             (bitconvert (v4i32 (X86vzmovl
4192                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4193           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4194
4195 def : Pat<(int_x86_sse41_pmovzxbq
4196             (bitconvert (v4i32 (X86vzmovl
4197                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4198           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4199
4200 //===----------------------------------------------------------------------===//
4201 // SSE4.1 - Extract Instructions
4202 //===----------------------------------------------------------------------===//
4203
4204 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4205 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4206   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4207                  (ins VR128:$src1, i32i8imm:$src2),
4208                  !strconcat(OpcodeStr,
4209                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4210                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4211                  OpSize;
4212   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4213                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4214                  !strconcat(OpcodeStr,
4215                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4216                  []>, OpSize;
4217 // FIXME:
4218 // There's an AssertZext in the way of writing the store pattern
4219 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4220 }
4221
4222 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4223   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4224   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4225          (ins VR128:$src1, i32i8imm:$src2),
4226          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4227 }
4228
4229 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4230
4231
4232 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4233 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4234   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4235                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4236                  !strconcat(OpcodeStr,
4237                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4238                  []>, OpSize;
4239 // FIXME:
4240 // There's an AssertZext in the way of writing the store pattern
4241 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4242 }
4243
4244 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4245   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4246
4247 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4248
4249
4250 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4251 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4252   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4253                  (ins VR128:$src1, i32i8imm:$src2),
4254                  !strconcat(OpcodeStr,
4255                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4256                  [(set GR32:$dst,
4257                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4258   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4259                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4260                  !strconcat(OpcodeStr,
4261                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4262                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4263                           addr:$dst)]>, OpSize;
4264 }
4265
4266 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4267   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4268
4269 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4270
4271 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4272 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4273   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4274                  (ins VR128:$src1, i32i8imm:$src2),
4275                  !strconcat(OpcodeStr,
4276                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4277                  [(set GR64:$dst,
4278                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4279   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4280                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4281                  !strconcat(OpcodeStr,
4282                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4283                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4284                           addr:$dst)]>, OpSize, REX_W;
4285 }
4286
4287 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4288   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4289
4290 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4291
4292 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4293 /// destination
4294 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4295   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4296                  (ins VR128:$src1, i32i8imm:$src2),
4297                  !strconcat(OpcodeStr,
4298                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4299                  [(set GR32:$dst,
4300                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4301            OpSize;
4302   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4303                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4304                  !strconcat(OpcodeStr,
4305                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4306                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4307                           addr:$dst)]>, OpSize;
4308 }
4309
4310 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4311   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4312   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4313                   (ins VR128:$src1, i32i8imm:$src2),
4314                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4315                   []>, OpSize, VEX;
4316 }
4317 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4318
4319 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4320 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4321                                               imm:$src2))),
4322                  addr:$dst),
4323           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4324          Requires<[HasSSE41]>;
4325
4326 //===----------------------------------------------------------------------===//
4327 // SSE4.1 - Insert Instructions
4328 //===----------------------------------------------------------------------===//
4329
4330 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4331   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4332       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4333       !if(Is2Addr,
4334         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4335         !strconcat(asm,
4336                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4337       [(set VR128:$dst,
4338         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4339   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4340       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4341       !if(Is2Addr,
4342         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4343         !strconcat(asm,
4344                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4345       [(set VR128:$dst,
4346         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4347                    imm:$src3))]>, OpSize;
4348 }
4349
4350 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4351   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4352 let Constraints = "$src1 = $dst" in
4353   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4354
4355 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4356   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4357       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4358       !if(Is2Addr,
4359         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4360         !strconcat(asm,
4361                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4362       [(set VR128:$dst,
4363         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4364       OpSize;
4365   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4366       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4367       !if(Is2Addr,
4368         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4369         !strconcat(asm,
4370                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4371       [(set VR128:$dst,
4372         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4373                           imm:$src3)))]>, OpSize;
4374 }
4375
4376 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4377   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4378 let Constraints = "$src1 = $dst" in
4379   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4380
4381 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4382   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4383       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4384       !if(Is2Addr,
4385         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4386         !strconcat(asm,
4387                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4388       [(set VR128:$dst,
4389         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4390       OpSize;
4391   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4392       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4393       !if(Is2Addr,
4394         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4395         !strconcat(asm,
4396                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4397       [(set VR128:$dst,
4398         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4399                           imm:$src3)))]>, OpSize;
4400 }
4401
4402 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4403   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4404 let Constraints = "$src1 = $dst" in
4405   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4406
4407 // insertps has a few different modes, there's the first two here below which
4408 // are optimized inserts that won't zero arbitrary elements in the destination
4409 // vector. The next one matches the intrinsic and could zero arbitrary elements
4410 // in the target vector.
4411 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4412   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4413       (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4414       !if(Is2Addr,
4415         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4416         !strconcat(asm,
4417                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4418       [(set VR128:$dst,
4419         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4420       OpSize;
4421   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4422       (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
4423       !if(Is2Addr,
4424         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4425         !strconcat(asm,
4426                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4427       [(set VR128:$dst,
4428         (X86insrtps VR128:$src1,
4429                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4430                     imm:$src3))]>, OpSize;
4431 }
4432
4433 let Constraints = "$src1 = $dst" in
4434   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4435 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4436   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4437
4438 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4439           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4440           Requires<[HasAVX]>;
4441 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4442           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4443           Requires<[HasSSE41]>;
4444
4445 //===----------------------------------------------------------------------===//
4446 // SSE4.1 - Round Instructions
4447 //===----------------------------------------------------------------------===//
4448
4449 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4450                             X86MemOperand x86memop, RegisterClass RC,
4451                             PatFrag mem_frag32, PatFrag mem_frag64,
4452                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4453   // Intrinsic operation, reg.
4454   // Vector intrinsic operation, reg
4455   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
4456                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4457                     !strconcat(OpcodeStr,
4458                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4459                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4460                     OpSize;
4461
4462   // Vector intrinsic operation, mem
4463   def PSm_Int : Ii8<opcps, MRMSrcMem,
4464                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4465                     !strconcat(OpcodeStr,
4466                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4467                     [(set RC:$dst,
4468                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4469                     TA, OpSize,
4470                 Requires<[HasSSE41]>;
4471
4472   // Vector intrinsic operation, reg
4473   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
4474                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4475                     !strconcat(OpcodeStr,
4476                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4477                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4478                     OpSize;
4479
4480   // Vector intrinsic operation, mem
4481   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
4482                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4483                     !strconcat(OpcodeStr,
4484                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4485                     [(set RC:$dst,
4486                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4487                     OpSize;
4488 }
4489
4490 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4491                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4492   // Intrinsic operation, reg.
4493   // Vector intrinsic operation, reg
4494   def PSr : SS4AIi8<opcps, MRMSrcReg,
4495                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4496                     !strconcat(OpcodeStr,
4497                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4498                     []>, OpSize;
4499
4500   // Vector intrinsic operation, mem
4501   def PSm : Ii8<opcps, MRMSrcMem,
4502                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4503                     !strconcat(OpcodeStr,
4504                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4505                     []>, TA, OpSize, Requires<[HasSSE41]>;
4506
4507   // Vector intrinsic operation, reg
4508   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4509                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4510                     !strconcat(OpcodeStr,
4511                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4512                     []>, OpSize;
4513
4514   // Vector intrinsic operation, mem
4515   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4516                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4517                     !strconcat(OpcodeStr,
4518                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4519                     []>, OpSize;
4520 }
4521
4522 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4523                             string OpcodeStr,
4524                             Intrinsic F32Int,
4525                             Intrinsic F64Int, bit Is2Addr = 1> {
4526   // Intrinsic operation, reg.
4527   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
4528         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4529         !if(Is2Addr,
4530             !strconcat(OpcodeStr,
4531                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4532             !strconcat(OpcodeStr,
4533                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4534         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4535         OpSize;
4536
4537   // Intrinsic operation, mem.
4538   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
4539         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4540         !if(Is2Addr,
4541             !strconcat(OpcodeStr,
4542                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4543             !strconcat(OpcodeStr,
4544                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4545         [(set VR128:$dst,
4546              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4547         OpSize;
4548
4549   // Intrinsic operation, reg.
4550   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
4551         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4552         !if(Is2Addr,
4553             !strconcat(OpcodeStr,
4554                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4555             !strconcat(OpcodeStr,
4556                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4557         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4558         OpSize;
4559
4560   // Intrinsic operation, mem.
4561   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
4562         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4563         !if(Is2Addr,
4564             !strconcat(OpcodeStr,
4565                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4566             !strconcat(OpcodeStr,
4567                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4568         [(set VR128:$dst,
4569               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4570         OpSize;
4571 }
4572
4573 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
4574                                    string OpcodeStr> {
4575   // Intrinsic operation, reg.
4576   def SSr : SS4AIi8<opcss, MRMSrcReg,
4577         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4578         !strconcat(OpcodeStr,
4579                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4580         []>, OpSize;
4581
4582   // Intrinsic operation, mem.
4583   def SSm : SS4AIi8<opcss, MRMSrcMem,
4584         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4585         !strconcat(OpcodeStr,
4586                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4587         []>, OpSize;
4588
4589   // Intrinsic operation, reg.
4590   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4591         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4592             !strconcat(OpcodeStr,
4593                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4594         []>, OpSize;
4595
4596   // Intrinsic operation, mem.
4597   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4598         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4599             !strconcat(OpcodeStr,
4600                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4601         []>, OpSize;
4602 }
4603
4604 // FP round - roundss, roundps, roundsd, roundpd
4605 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4606   // Intrinsic form
4607   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
4608                                   memopv4f32, memopv2f64,
4609                                   int_x86_sse41_round_ps,
4610                                   int_x86_sse41_round_pd>, VEX;
4611   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
4612                                   memopv8f32, memopv4f64,
4613                                   int_x86_avx_round_ps_256,
4614                                   int_x86_avx_round_pd_256>, VEX;
4615   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
4616                                   int_x86_sse41_round_ss,
4617                                   int_x86_sse41_round_sd, 0>, VEX_4V;
4618
4619   // Instructions for the assembler
4620   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
4621                                         VEX;
4622   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
4623                                         VEX;
4624   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
4625 }
4626
4627 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
4628                                memopv4f32, memopv2f64,
4629                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
4630 let Constraints = "$src1 = $dst" in
4631 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
4632                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
4633
4634 //===----------------------------------------------------------------------===//
4635 // SSE4.1 - Packed Bit Test
4636 //===----------------------------------------------------------------------===//
4637
4638 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4639 // the intel intrinsic that corresponds to this.
4640 let Defs = [EFLAGS], isAsmParserOnly = 1, Predicates = [HasAVX] in {
4641 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4642                       "vptest\t{$src2, $src1|$src1, $src2}",
4643                       [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
4644                       OpSize, VEX;
4645 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
4646                       "vptest\t{$src2, $src1|$src1, $src2}", []>, OpSize, VEX;
4647
4648 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
4649                      "vptest\t{$src2, $src1|$src1, $src2}",
4650                      [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
4651                      OpSize, VEX;
4652 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
4653                      "vptest\t{$src2, $src1|$src1, $src2}", []>, OpSize, VEX;
4654 }
4655
4656 let Defs = [EFLAGS] in {
4657 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4658                     "ptest \t{$src2, $src1|$src1, $src2}",
4659                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
4660               OpSize;
4661 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
4662                     "ptest \t{$src2, $src1|$src1, $src2}",
4663                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
4664               OpSize;
4665 }
4666
4667 // The bit test instructions below are AVX only
4668 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
4669                        X86MemOperand x86memop> {
4670   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4671             !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4672             []>, OpSize, VEX;
4673   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4674             !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4675             []>, OpSize, VEX;
4676 }
4677
4678 let Defs = [EFLAGS], isAsmParserOnly = 1, Predicates = [HasAVX] in {
4679   defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem>;
4680   defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem>;
4681   defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem>;
4682   defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem>;
4683 }
4684
4685 //===----------------------------------------------------------------------===//
4686 // SSE4.1 - Misc Instructions
4687 //===----------------------------------------------------------------------===//
4688
4689 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
4690 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
4691                                  Intrinsic IntId128> {
4692   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4693                     (ins VR128:$src),
4694                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4695                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
4696   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4697                      (ins i128mem:$src),
4698                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4699                      [(set VR128:$dst,
4700                        (IntId128
4701                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
4702 }
4703
4704 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4705 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
4706                                          int_x86_sse41_phminposuw>, VEX;
4707 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
4708                                          int_x86_sse41_phminposuw>;
4709
4710 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
4711 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
4712                               Intrinsic IntId128, bit Is2Addr = 1> {
4713   let isCommutable = 1 in
4714   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4715        (ins VR128:$src1, VR128:$src2),
4716        !if(Is2Addr,
4717            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4718            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4719        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
4720   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4721        (ins VR128:$src1, i128mem:$src2),
4722        !if(Is2Addr,
4723            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4724            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4725        [(set VR128:$dst,
4726          (IntId128 VR128:$src1,
4727           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4728 }
4729
4730 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4731   let isCommutable = 0 in
4732   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
4733                                                          0>, VEX_4V;
4734   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
4735                                                          0>, VEX_4V;
4736   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
4737                                                          0>, VEX_4V;
4738   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
4739                                                          0>, VEX_4V;
4740   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
4741                                                          0>, VEX_4V;
4742   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
4743                                                          0>, VEX_4V;
4744   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
4745                                                          0>, VEX_4V;
4746   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
4747                                                          0>, VEX_4V;
4748   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
4749                                                          0>, VEX_4V;
4750   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
4751                                                          0>, VEX_4V;
4752   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
4753                                                          0>, VEX_4V;
4754 }
4755
4756 let Constraints = "$src1 = $dst" in {
4757   let isCommutable = 0 in
4758   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
4759   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
4760   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
4761   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
4762   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
4763   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
4764   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
4765   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
4766   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
4767   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
4768   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
4769 }
4770
4771 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
4772           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
4773 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
4774           (PCMPEQQrm VR128:$src1, addr:$src2)>;
4775
4776 /// SS48I_binop_rm - Simple SSE41 binary operator.
4777 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4778                         ValueType OpVT, bit Is2Addr = 1> {
4779   let isCommutable = 1 in
4780   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4781        (ins VR128:$src1, VR128:$src2),
4782        !if(Is2Addr,
4783            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4784            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4785        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
4786        OpSize;
4787   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4788        (ins VR128:$src1, i128mem:$src2),
4789        !if(Is2Addr,
4790            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4791            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4792        [(set VR128:$dst, (OpNode VR128:$src1,
4793                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
4794        OpSize;
4795 }
4796
4797 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4798   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
4799 let Constraints = "$src1 = $dst" in
4800   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
4801
4802 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
4803 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
4804                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
4805                  X86MemOperand x86memop, bit Is2Addr = 1> {
4806   let isCommutable = 1 in
4807   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
4808         (ins RC:$src1, RC:$src2, i32i8imm:$src3),
4809         !if(Is2Addr,
4810             !strconcat(OpcodeStr,
4811                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4812             !strconcat(OpcodeStr,
4813                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4814         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
4815         OpSize;
4816   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
4817         (ins RC:$src1, x86memop:$src2, i32i8imm:$src3),
4818         !if(Is2Addr,
4819             !strconcat(OpcodeStr,
4820                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4821             !strconcat(OpcodeStr,
4822                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4823         [(set RC:$dst,
4824           (IntId RC:$src1,
4825            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
4826         OpSize;
4827 }
4828
4829 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4830   let isCommutable = 0 in {
4831   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
4832                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4833   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
4834                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4835   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
4836             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4837   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
4838             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4839   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
4840                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4841   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
4842                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4843   }
4844   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
4845                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4846   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
4847                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4848   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
4849                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
4850 }
4851
4852 let Constraints = "$src1 = $dst" in {
4853   let isCommutable = 0 in {
4854   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
4855                                      VR128, memopv16i8, i128mem>;
4856   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
4857                                      VR128, memopv16i8, i128mem>;
4858   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
4859                                      VR128, memopv16i8, i128mem>;
4860   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
4861                                      VR128, memopv16i8, i128mem>;
4862   }
4863   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
4864                                   VR128, memopv16i8, i128mem>;
4865   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
4866                                   VR128, memopv16i8, i128mem>;
4867 }
4868
4869 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
4870 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4871 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
4872                                     RegisterClass RC, X86MemOperand x86memop,
4873                                     PatFrag mem_frag, Intrinsic IntId> {
4874   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
4875                   (ins RC:$src1, RC:$src2, RC:$src3),
4876                   !strconcat(OpcodeStr,
4877                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4878                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
4879                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4880
4881   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
4882                   (ins RC:$src1, x86memop:$src2, RC:$src3),
4883                   !strconcat(OpcodeStr,
4884                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4885                   [(set RC:$dst,
4886                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
4887                                RC:$src3))],
4888                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4889 }
4890 }
4891
4892 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
4893                                            memopv16i8, int_x86_sse41_blendvpd>;
4894 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
4895                                            memopv16i8, int_x86_sse41_blendvps>;
4896 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
4897                                            memopv16i8, int_x86_sse41_pblendvb>;
4898 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
4899                                          memopv32i8, int_x86_avx_blendv_pd_256>;
4900 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
4901                                          memopv32i8, int_x86_avx_blendv_ps_256>;
4902
4903 /// SS41I_ternary_int - SSE 4.1 ternary operator
4904 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
4905   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4906     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4907                     (ins VR128:$src1, VR128:$src2),
4908                     !strconcat(OpcodeStr,
4909                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
4910                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
4911                     OpSize;
4912
4913     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4914                     (ins VR128:$src1, i128mem:$src2),
4915                     !strconcat(OpcodeStr,
4916                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
4917                     [(set VR128:$dst,
4918                       (IntId VR128:$src1,
4919                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
4920   }
4921 }
4922
4923 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
4924 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
4925 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
4926
4927 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4928 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4929                        "vmovntdqa\t{$src, $dst|$dst, $src}",
4930                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4931                        OpSize, VEX;
4932 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4933                        "movntdqa\t{$src, $dst|$dst, $src}",
4934                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4935                        OpSize;
4936
4937 //===----------------------------------------------------------------------===//
4938 // SSE4.2 - Compare Instructions
4939 //===----------------------------------------------------------------------===//
4940
4941 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
4942 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
4943                               Intrinsic IntId128, bit Is2Addr = 1> {
4944   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
4945        (ins VR128:$src1, VR128:$src2),
4946        !if(Is2Addr,
4947            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4948            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4949        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4950        OpSize;
4951   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
4952        (ins VR128:$src1, i128mem:$src2),
4953        !if(Is2Addr,
4954            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4955            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4956        [(set VR128:$dst,
4957          (IntId128 VR128:$src1,
4958           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4959 }
4960
4961 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4962   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
4963                                      0>, VEX_4V;
4964 let Constraints = "$src1 = $dst" in
4965   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
4966
4967 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
4968           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
4969 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
4970           (PCMPGTQrm VR128:$src1, addr:$src2)>;
4971
4972 //===----------------------------------------------------------------------===//
4973 // SSE4.2 - String/text Processing Instructions
4974 //===----------------------------------------------------------------------===//
4975
4976 // Packed Compare Implicit Length Strings, Return Mask
4977 multiclass pseudo_pcmpistrm<string asm> {
4978   def REG : Ii8<0, Pseudo, (outs VR128:$dst),
4979     (ins VR128:$src1, VR128:$src2, i8imm:$src3), !strconcat(asm, "rr PSEUDO"),
4980     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
4981                                                   imm:$src3))]>;
4982   def MEM : Ii8<0, Pseudo, (outs VR128:$dst),
4983     (ins VR128:$src1, i128mem:$src2, i8imm:$src3), !strconcat(asm, "rm PSEUDO"),
4984     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
4985                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
4986 }
4987
4988 let Defs = [EFLAGS], usesCustomInserter = 1 in {
4989   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
4990   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
4991 }
4992
4993 let Defs = [XMM0, EFLAGS], isAsmParserOnly = 1,
4994     Predicates = [HasAVX] in {
4995   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4996       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4997       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4998   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4999       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5000       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5001 }
5002
5003 let Defs = [XMM0, EFLAGS] in {
5004   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5005       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5006       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5007   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5008       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5009       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5010 }
5011
5012 // Packed Compare Explicit Length Strings, Return Mask
5013 multiclass pseudo_pcmpestrm<string asm> {
5014   def REG : Ii8<0, Pseudo, (outs VR128:$dst),
5015     (ins VR128:$src1, VR128:$src3, i8imm:$src5), !strconcat(asm, "rr PSEUDO"),
5016     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5017                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
5018   def MEM : Ii8<0, Pseudo, (outs VR128:$dst),
5019     (ins VR128:$src1, i128mem:$src3, i8imm:$src5), !strconcat(asm, "rm PSEUDO"),
5020     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5021                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
5022 }
5023
5024 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
5025   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
5026   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
5027 }
5028
5029 let isAsmParserOnly = 1, Predicates = [HasAVX],
5030     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5031   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5032       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5033       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5034   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5035       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5036       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5037 }
5038
5039 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5040   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5041       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5042       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5043   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5044       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5045       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5046 }
5047
5048 // Packed Compare Implicit Length Strings, Return Index
5049 let Defs = [ECX, EFLAGS] in {
5050   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
5051     def rr : SS42AI<0x63, MRMSrcReg, (outs),
5052       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5053       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5054       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
5055        (implicit EFLAGS)]>, OpSize;
5056     def rm : SS42AI<0x63, MRMSrcMem, (outs),
5057       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5058       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5059       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
5060        (implicit EFLAGS)]>, OpSize;
5061   }
5062 }
5063
5064 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
5065 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
5066                                     VEX;
5067 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
5068                                     VEX;
5069 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
5070                                     VEX;
5071 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
5072                                     VEX;
5073 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
5074                                     VEX;
5075 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
5076                                     VEX;
5077 }
5078
5079 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
5080 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
5081 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
5082 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
5083 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
5084 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
5085
5086 // Packed Compare Explicit Length Strings, Return Index
5087 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
5088   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
5089     def rr : SS42AI<0x61, MRMSrcReg, (outs),
5090       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5091       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5092       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
5093        (implicit EFLAGS)]>, OpSize;
5094     def rm : SS42AI<0x61, MRMSrcMem, (outs),
5095       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5096       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5097        [(set ECX,
5098              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
5099         (implicit EFLAGS)]>, OpSize;
5100   }
5101 }
5102
5103 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
5104 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
5105                                     VEX;
5106 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5107                                     VEX;
5108 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5109                                     VEX;
5110 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5111                                     VEX;
5112 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5113                                     VEX;
5114 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5115                                     VEX;
5116 }
5117
5118 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5119 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5120 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5121 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5122 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5123 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5124
5125 //===----------------------------------------------------------------------===//
5126 // SSE4.2 - CRC Instructions
5127 //===----------------------------------------------------------------------===//
5128
5129 // No CRC instructions have AVX equivalents
5130
5131 // crc intrinsic instruction
5132 // This set of instructions are only rm, the only difference is the size
5133 // of r and m.
5134 let Constraints = "$src1 = $dst" in {
5135   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5136                       (ins GR32:$src1, i8mem:$src2),
5137                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5138                        [(set GR32:$dst,
5139                          (int_x86_sse42_crc32_8 GR32:$src1,
5140                          (load addr:$src2)))]>;
5141   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5142                       (ins GR32:$src1, GR8:$src2),
5143                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5144                        [(set GR32:$dst,
5145                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
5146   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5147                       (ins GR32:$src1, i16mem:$src2),
5148                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5149                        [(set GR32:$dst,
5150                          (int_x86_sse42_crc32_16 GR32:$src1,
5151                          (load addr:$src2)))]>,
5152                          OpSize;
5153   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5154                       (ins GR32:$src1, GR16:$src2),
5155                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5156                        [(set GR32:$dst,
5157                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
5158                          OpSize;
5159   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5160                       (ins GR32:$src1, i32mem:$src2),
5161                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5162                        [(set GR32:$dst,
5163                          (int_x86_sse42_crc32_32 GR32:$src1,
5164                          (load addr:$src2)))]>;
5165   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5166                       (ins GR32:$src1, GR32:$src2),
5167                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5168                        [(set GR32:$dst,
5169                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
5170   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5171                       (ins GR64:$src1, i8mem:$src2),
5172                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5173                        [(set GR64:$dst,
5174                          (int_x86_sse42_crc64_8 GR64:$src1,
5175                          (load addr:$src2)))]>,
5176                          REX_W;
5177   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5178                       (ins GR64:$src1, GR8:$src2),
5179                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5180                        [(set GR64:$dst,
5181                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
5182                          REX_W;
5183   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5184                       (ins GR64:$src1, i64mem:$src2),
5185                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5186                        [(set GR64:$dst,
5187                          (int_x86_sse42_crc64_64 GR64:$src1,
5188                          (load addr:$src2)))]>,
5189                          REX_W;
5190   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5191                       (ins GR64:$src1, GR64:$src2),
5192                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5193                        [(set GR64:$dst,
5194                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
5195                          REX_W;
5196 }
5197
5198 //===----------------------------------------------------------------------===//
5199 // AES-NI Instructions
5200 //===----------------------------------------------------------------------===//
5201
5202 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5203                               Intrinsic IntId128, bit Is2Addr = 1> {
5204   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5205        (ins VR128:$src1, VR128:$src2),
5206        !if(Is2Addr,
5207            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5208            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5209        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5210        OpSize;
5211   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5212        (ins VR128:$src1, i128mem:$src2),
5213        !if(Is2Addr,
5214            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5215            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5216        [(set VR128:$dst,
5217          (IntId128 VR128:$src1,
5218           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5219 }
5220
5221 // Perform One Round of an AES Encryption/Decryption Flow
5222 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5223   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5224                          int_x86_aesni_aesenc, 0>, VEX_4V;
5225   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5226                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5227   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5228                          int_x86_aesni_aesdec, 0>, VEX_4V;
5229   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5230                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5231 }
5232
5233 let Constraints = "$src1 = $dst" in {
5234   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5235                          int_x86_aesni_aesenc>;
5236   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5237                          int_x86_aesni_aesenclast>;
5238   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5239                          int_x86_aesni_aesdec>;
5240   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5241                          int_x86_aesni_aesdeclast>;
5242 }
5243
5244 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5245           (AESENCrr VR128:$src1, VR128:$src2)>;
5246 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5247           (AESENCrm VR128:$src1, addr:$src2)>;
5248 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5249           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5250 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5251           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5252 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5253           (AESDECrr VR128:$src1, VR128:$src2)>;
5254 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5255           (AESDECrm VR128:$src1, addr:$src2)>;
5256 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5257           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5258 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5259           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5260
5261 // Perform the AES InvMixColumn Transformation
5262 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5263   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5264       (ins VR128:$src1),
5265       "vaesimc\t{$src1, $dst|$dst, $src1}",
5266       [(set VR128:$dst,
5267         (int_x86_aesni_aesimc VR128:$src1))]>,
5268       OpSize, VEX;
5269   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5270       (ins i128mem:$src1),
5271       "vaesimc\t{$src1, $dst|$dst, $src1}",
5272       [(set VR128:$dst,
5273         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5274       OpSize, VEX;
5275 }
5276 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5277   (ins VR128:$src1),
5278   "aesimc\t{$src1, $dst|$dst, $src1}",
5279   [(set VR128:$dst,
5280     (int_x86_aesni_aesimc VR128:$src1))]>,
5281   OpSize;
5282 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5283   (ins i128mem:$src1),
5284   "aesimc\t{$src1, $dst|$dst, $src1}",
5285   [(set VR128:$dst,
5286     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5287   OpSize;
5288
5289 // AES Round Key Generation Assist
5290 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5291   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5292       (ins VR128:$src1, i8imm:$src2),
5293       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5294       [(set VR128:$dst,
5295         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5296       OpSize, VEX;
5297   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5298       (ins i128mem:$src1, i8imm:$src2),
5299       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5300       [(set VR128:$dst,
5301         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5302                                         imm:$src2))]>,
5303       OpSize, VEX;
5304 }
5305 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5306   (ins VR128:$src1, i8imm:$src2),
5307   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5308   [(set VR128:$dst,
5309     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5310   OpSize;
5311 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5312   (ins i128mem:$src1, i8imm:$src2),
5313   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5314   [(set VR128:$dst,
5315     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5316                                     imm:$src2))]>,
5317   OpSize;
5318
5319 //===----------------------------------------------------------------------===//
5320 // CLMUL Instructions
5321 //===----------------------------------------------------------------------===//
5322
5323 // Only the AVX version of CLMUL instructions are described here.
5324
5325 // Carry-less Multiplication instructions
5326 let isAsmParserOnly = 1 in {
5327 def VPCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5328            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5329            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5330            []>;
5331
5332 def VPCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5333            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5334            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5335            []>;
5336
5337 // Assembler Only
5338 multiclass avx_vpclmul<string asm> {
5339   def rr : I<0, Pseudo, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
5340              !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5341              []>;
5342
5343   def rm : I<0, Pseudo, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
5344              !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5345              []>;
5346 }
5347 defm VPCLMULHQHQDQ : avx_vpclmul<"vpclmulhqhqdq">;
5348 defm VPCLMULHQLQDQ : avx_vpclmul<"vpclmulhqlqdq">;
5349 defm VPCLMULLQHQDQ : avx_vpclmul<"vpclmullqhqdq">;
5350 defm VPCLMULLQLQDQ : avx_vpclmul<"vpclmullqlqdq">;
5351
5352 } // isAsmParserOnly
5353
5354 //===----------------------------------------------------------------------===//
5355 // AVX Instructions
5356 //===----------------------------------------------------------------------===//
5357
5358 let isAsmParserOnly = 1 in {
5359
5360 // Load from memory and broadcast to all elements of the destination operand
5361 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5362                     X86MemOperand x86memop, Intrinsic Int> :
5363   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5364         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5365         [(set RC:$dst, (Int addr:$src))]>, VEX;
5366
5367 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5368                                    int_x86_avx_vbroadcastss>;
5369 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5370                                    int_x86_avx_vbroadcastss_256>;
5371 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5372                                    int_x86_avx_vbroadcast_sd_256>;
5373 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5374                                    int_x86_avx_vbroadcastf128_pd_256>;
5375
5376 // Insert packed floating-point values
5377 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5378           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5379           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5380           []>, VEX_4V;
5381 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5382           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5383           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5384           []>, VEX_4V;
5385
5386 // Extract packed floating-point values
5387 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5388           (ins VR256:$src1, i8imm:$src2),
5389           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5390           []>, VEX;
5391 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5392           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5393           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5394           []>, VEX;
5395
5396 // Conditional SIMD Packed Loads and Stores
5397 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
5398                           Intrinsic IntLd, Intrinsic IntLd256,
5399                           Intrinsic IntSt, Intrinsic IntSt256,
5400                           PatFrag pf128, PatFrag pf256> {
5401   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
5402              (ins VR128:$src1, f128mem:$src2),
5403              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5404              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
5405              VEX_4V;
5406   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
5407              (ins VR256:$src1, f256mem:$src2),
5408              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5409              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
5410              VEX_4V;
5411   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
5412              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
5413              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5414              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
5415   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
5416              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
5417              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5418              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
5419 }
5420
5421 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
5422                                  int_x86_avx_maskload_ps,
5423                                  int_x86_avx_maskload_ps_256,
5424                                  int_x86_avx_maskstore_ps,
5425                                  int_x86_avx_maskstore_ps_256,
5426                                  memopv4f32, memopv8f32>;
5427 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
5428                                  int_x86_avx_maskload_pd,
5429                                  int_x86_avx_maskload_pd_256,
5430                                  int_x86_avx_maskstore_pd,
5431                                  int_x86_avx_maskstore_pd_256,
5432                                  memopv2f64, memopv4f64>;
5433
5434 // Permute Floating-Point Values
5435 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
5436                       RegisterClass RC, X86MemOperand x86memop_f,
5437                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
5438                       Intrinsic IntVar, Intrinsic IntImm> {
5439   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
5440              (ins RC:$src1, RC:$src2),
5441              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5442              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
5443   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
5444              (ins RC:$src1, x86memop_i:$src2),
5445              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5446              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
5447
5448   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
5449              (ins RC:$src1, i8imm:$src2),
5450              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5451              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
5452   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
5453              (ins x86memop_f:$src1, i8imm:$src2),
5454              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5455              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
5456 }
5457
5458 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
5459                              memopv4f32, memopv4i32,
5460                              int_x86_avx_vpermilvar_ps,
5461                              int_x86_avx_vpermil_ps>;
5462 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
5463                              memopv8f32, memopv8i32,
5464                              int_x86_avx_vpermilvar_ps_256,
5465                              int_x86_avx_vpermil_ps_256>;
5466 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
5467                              memopv2f64, memopv2i64,
5468                              int_x86_avx_vpermilvar_pd,
5469                              int_x86_avx_vpermil_pd>;
5470 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
5471                              memopv4f64, memopv4i64,
5472                              int_x86_avx_vpermilvar_pd_256,
5473                              int_x86_avx_vpermil_pd_256>;
5474
5475 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
5476           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5477           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5478           []>, VEX_4V;
5479 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
5480           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
5481           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5482           []>, VEX_4V;
5483
5484 // Zero All YMM registers
5485 def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
5486                  [(int_x86_avx_vzeroall)]>, VEX, VEX_L, Requires<[HasAVX]>;
5487
5488 // Zero Upper bits of YMM registers
5489 def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
5490                    [(int_x86_avx_vzeroupper)]>, VEX, Requires<[HasAVX]>;
5491
5492 } // isAsmParserOnly
5493
5494 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5495           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5496 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5497           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5498 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5499           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5500
5501 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
5502           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5503 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
5504           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5505 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
5506           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5507
5508 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5509           (VBROADCASTF128 addr:$src)>;
5510
5511 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
5512           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5513 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
5514           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5515 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
5516           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5517
5518 def : Pat<(int_x86_avx_vperm2f128_ps_256
5519                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
5520           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5521 def : Pat<(int_x86_avx_vperm2f128_pd_256
5522                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
5523           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5524 def : Pat<(int_x86_avx_vperm2f128_si_256
5525                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
5526           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5527