lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE scalar FP Instructions
  19 //===----------------------------------------------------------------------===//
  20
  21 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
  22 // instruction selection into a branch sequence.
  23 let Uses = [EFLAGS], usesCustomInserter = 1 in {
  24   def CMOV_FR32 : I<0, Pseudo,
  25                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
  26                     "#CMOV_FR32 PSEUDO!",
  27                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
  28                                                   EFLAGS))]>;
  29   def CMOV_FR64 : I<0, Pseudo,
  30                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
  31                     "#CMOV_FR64 PSEUDO!",
  32                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
  33                                                   EFLAGS))]>;
  34   def CMOV_V4F32 : I<0, Pseudo,
  35                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
  36                     "#CMOV_V4F32 PSEUDO!",
  37                     [(set VR128:$dst,
  38                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
  39                                           EFLAGS)))]>;
  40   def CMOV_V2F64 : I<0, Pseudo,
  41                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
  42                     "#CMOV_V2F64 PSEUDO!",
  43                     [(set VR128:$dst,
  44                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
  45                                           EFLAGS)))]>;
  46   def CMOV_V2I64 : I<0, Pseudo,
  47                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
  48                     "#CMOV_V2I64 PSEUDO!",
  49                     [(set VR128:$dst,
  50                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
  51                                           EFLAGS)))]>;
  52 }
  53
  54 //===----------------------------------------------------------------------===//
  55 // SSE 1 & 2 Instructions Classes
  56 //===----------------------------------------------------------------------===//
  57
  58 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  59 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  60                            RegisterClass RC, X86MemOperand x86memop,
  61                            bit Is2Addr = 1> {
  62   let isCommutable = 1 in {
  63     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  64        !if(Is2Addr,
  65            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  66            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  67        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  68   }
  69   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  70        !if(Is2Addr,
  71            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  72            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  73        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  74 }
  75
  76 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  77 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  78                              string asm, string SSEVer, string FPSizeStr,
  79                              Operand memopr, ComplexPattern mem_cpat,
  80                              bit Is2Addr = 1> {
  81   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  82        !if(Is2Addr,
  83            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  84            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  85        [(set RC:$dst, (!nameconcat<Intrinsic>("int_x86_sse",
  86                        !strconcat(SSEVer, !strconcat("_",
  87                        !strconcat(OpcodeStr, FPSizeStr))))
  88              RC:$src1, RC:$src2))]>;
  89   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  90        !if(Is2Addr,
  91            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  92            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  93        [(set RC:$dst, (!nameconcat<Intrinsic>("int_x86_sse",
  94                        !strconcat(SSEVer, !strconcat("_",
  95                        !strconcat(OpcodeStr, FPSizeStr))))
  96              RC:$src1, mem_cpat:$src2))]>;
  97 }
  98
  99 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 100 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 101                            RegisterClass RC, ValueType vt,
 102                            X86MemOperand x86memop, PatFrag mem_frag,
 103                            Domain d, bit Is2Addr = 1> {
 104   let isCommutable = 1 in
 105     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 106        !if(Is2Addr,
 107            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 108            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 109        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
 110   let mayLoad = 1 in
 111     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 112        !if(Is2Addr,
 113            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 114            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 115        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 119 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 120                                       string OpcodeStr, X86MemOperand x86memop,
 121                                       list<dag> pat_rr, list<dag> pat_rm,
 122                                       bit Is2Addr = 1> {
 123   let isCommutable = 1 in
 124     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 125        !if(Is2Addr,
 126            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 127            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 128        pat_rr, d>;
 129   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 130        !if(Is2Addr,
 131            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 132            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 133        pat_rm, d>;
 134 }
 135
 136 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 137 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 138                            string asm, string SSEVer, string FPSizeStr,
 139                            X86MemOperand x86memop, PatFrag mem_frag,
 140                            Domain d, bit Is2Addr = 1> {
 141   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 142        !if(Is2Addr,
 143            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 144            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 145            [(set RC:$dst, (!nameconcat<Intrinsic>("int_x86_",
 146                            !strconcat(SSEVer, !strconcat("_",
 147                            !strconcat(OpcodeStr, FPSizeStr))))
 148                  RC:$src1, RC:$src2))], d>;
 149   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 150        !if(Is2Addr,
 151            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 152            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 153        [(set RC:$dst, (!nameconcat<Intrinsic>("int_x86_",
 154                        !strconcat(SSEVer, !strconcat("_",
 155                        !strconcat(OpcodeStr, FPSizeStr))))
 156              RC:$src1, (mem_frag addr:$src2)))], d>;
 157 }
 158
 159 //===----------------------------------------------------------------------===//
 160 // SSE 1 & 2 - Move Instructions
 161 //===----------------------------------------------------------------------===//
 162
 163 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 164       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 165       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 166
 167 // Loading from memory automatically zeroing upper bits.
 168 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 169                     PatFrag mem_pat, string OpcodeStr> :
 170       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 171          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 172                         [(set RC:$dst, (mem_pat addr:$src))]>;
 173
 174 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 175 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 176 // is used instead. Register-to-register movss/movsd is not modeled as an
 177 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 178 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 179 let isAsmParserOnly = 1 in {
 180   def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 181                   "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 182   def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 183                   "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 184
 185   let canFoldAsLoad = 1, isReMaterializable = 1 in {
 186     def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 187
 188     let AddedComplexity = 20 in
 189       def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 190   }
 191 }
 192
 193 let Constraints = "$src1 = $dst" in {
 194   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 195                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 196   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 197                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 198 }
 199
 200 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 201   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 202
 203   let AddedComplexity = 20 in
 204     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 205 }
 206
 207 let AddedComplexity = 15 in {
 208 // Extract the low 32-bit value from one vector and insert it into another.
 209 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 210           (MOVSSrr (v4f32 VR128:$src1),
 211                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 212 // Extract the low 64-bit value from one vector and insert it into another.
 213 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 214           (MOVSDrr (v2f64 VR128:$src1),
 215                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 216 }
 217
 218 // Implicitly promote a 32-bit scalar to a vector.
 219 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 220           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 221 // Implicitly promote a 64-bit scalar to a vector.
 222 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 223           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 224
 225 let AddedComplexity = 20 in {
 226 // MOVSSrm zeros the high parts of the register; represent this
 227 // with SUBREG_TO_REG.
 228 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 229           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 230 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 231           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 232 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 233           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 234 // MOVSDrm zeros the high parts of the register; represent this
 235 // with SUBREG_TO_REG.
 236 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 237           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 238 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 239           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 240 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 241           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 242 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 243           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 244 def : Pat<(v2f64 (X86vzload addr:$src)),
 245           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 246 }
 247
 248 // Store scalar value to memory.
 249 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 250                   "movss\t{$src, $dst|$dst, $src}",
 251                   [(store FR32:$src, addr:$dst)]>;
 252 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 253                   "movsd\t{$src, $dst|$dst, $src}",
 254                   [(store FR64:$src, addr:$dst)]>;
 255
 256 let isAsmParserOnly = 1 in {
 257 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 258                   "movss\t{$src, $dst|$dst, $src}",
 259                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 260 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 261                   "movsd\t{$src, $dst|$dst, $src}",
 262                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 263 }
 264
 265 // Extract and store.
 266 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 267                  addr:$dst),
 268           (MOVSSmr addr:$dst,
 269                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 270 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 271                  addr:$dst),
 272           (MOVSDmr addr:$dst,
 273                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 274
 275 // Move Aligned/Unaligned floating point values
 276 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 277                             X86MemOperand x86memop, PatFrag ld_frag,
 278                             string asm, Domain d,
 279                             bit IsReMaterializable = 1> {
 280 let neverHasSideEffects = 1 in
 281   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 282               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 283 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 284   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 285               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 286                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 287 }
 288
 289 let isAsmParserOnly = 1 in {
 290 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 291                               "movaps", SSEPackedSingle>, VEX;
 292 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 293                               "movapd", SSEPackedDouble>, OpSize, VEX;
 294 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 295                               "movups", SSEPackedSingle>, VEX;
 296 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 297                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 298
 299 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 300                               "movaps", SSEPackedSingle>, VEX;
 301 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 302                               "movapd", SSEPackedDouble>, OpSize, VEX;
 303 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 304                               "movups", SSEPackedSingle>, VEX;
 305 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 306                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 307 }
 308 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 309                               "movaps", SSEPackedSingle>, TB;
 310 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 311                               "movapd", SSEPackedDouble>, TB, OpSize;
 312 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 313                               "movups", SSEPackedSingle>, TB;
 314 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 315                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 316
 317 let isAsmParserOnly = 1 in {
 318 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 319                    "movaps\t{$src, $dst|$dst, $src}",
 320                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 321 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 322                    "movapd\t{$src, $dst|$dst, $src}",
 323                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 324 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 325                    "movups\t{$src, $dst|$dst, $src}",
 326                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 327 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 328                    "movupd\t{$src, $dst|$dst, $src}",
 329                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 330 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 331                    "movaps\t{$src, $dst|$dst, $src}",
 332                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 333 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 334                    "movapd\t{$src, $dst|$dst, $src}",
 335                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 336 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 337                    "movups\t{$src, $dst|$dst, $src}",
 338                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 339 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 340                    "movupd\t{$src, $dst|$dst, $src}",
 341                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 342 }
 343
 344 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 345 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 346           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 347
 348 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 349 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 350           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 351
 352 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 353                    "movaps\t{$src, $dst|$dst, $src}",
 354                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 355 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 356                    "movapd\t{$src, $dst|$dst, $src}",
 357                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 358 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 359                    "movups\t{$src, $dst|$dst, $src}",
 360                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 361 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 362                    "movupd\t{$src, $dst|$dst, $src}",
 363                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 364
 365 // Intrinsic forms of MOVUPS/D load and store
 366 let isAsmParserOnly = 1 in {
 367   let canFoldAsLoad = 1, isReMaterializable = 1 in
 368   def VMOVUPSrm_Int : VPSI<0x10, MRMSrcMem, (outs VR128:$dst),
 369              (ins f128mem:$src),
 370              "movups\t{$src, $dst|$dst, $src}",
 371              [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>, VEX;
 372   def VMOVUPDrm_Int : VPDI<0x10, MRMSrcMem, (outs VR128:$dst),
 373              (ins f128mem:$src),
 374              "movupd\t{$src, $dst|$dst, $src}",
 375              [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>, VEX;
 376   def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 377              (ins f128mem:$dst, VR128:$src),
 378              "movups\t{$src, $dst|$dst, $src}",
 379              [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 380   def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 381              (ins f128mem:$dst, VR128:$src),
 382              "movupd\t{$src, $dst|$dst, $src}",
 383              [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 384 }
 385 let canFoldAsLoad = 1, isReMaterializable = 1 in
 386 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 387                        "movups\t{$src, $dst|$dst, $src}",
 388                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 389 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 390                        "movupd\t{$src, $dst|$dst, $src}",
 391                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 392
 393 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 394                        "movups\t{$src, $dst|$dst, $src}",
 395                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 396 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 397                        "movupd\t{$src, $dst|$dst, $src}",
 398                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 399
 400 // Move Low/High packed floating point values
 401 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 402                                  PatFrag mov_frag, string base_opc,
 403                                  string asm_opr> {
 404   def PSrm : PI<opc, MRMSrcMem,
 405          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 406          !strconcat(!strconcat(base_opc,"s"), asm_opr),
 407      [(set RC:$dst,
 408        (mov_frag RC:$src1,
 409               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 410               SSEPackedSingle>, TB;
 411
 412   def PDrm : PI<opc, MRMSrcMem,
 413          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 414          !strconcat(!strconcat(base_opc,"d"), asm_opr),
 415      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 416                               (scalar_to_vector (loadf64 addr:$src2)))))],
 417               SSEPackedDouble>, TB, OpSize;
 418 }
 419
 420 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 421   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 422                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 423   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 424                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 425 }
 426 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 427   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 428                                    "\t{$src2, $dst|$dst, $src2}">;
 429   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 430                                    "\t{$src2, $dst|$dst, $src2}">;
 431 }
 432
 433 let isAsmParserOnly = 1 in {
 434 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 435                    "movlps\t{$src, $dst|$dst, $src}",
 436                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 437                                  (iPTR 0))), addr:$dst)]>, VEX;
 438 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 439                    "movlpd\t{$src, $dst|$dst, $src}",
 440                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 441                                  (iPTR 0))), addr:$dst)]>, VEX;
 442 }
 443 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 444                    "movlps\t{$src, $dst|$dst, $src}",
 445                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 446                                  (iPTR 0))), addr:$dst)]>;
 447 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 448                    "movlpd\t{$src, $dst|$dst, $src}",
 449                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 450                                  (iPTR 0))), addr:$dst)]>;
 451
 452 // v2f64 extract element 1 is always custom lowered to unpack high to low
 453 // and extract element 0 so the non-store version isn't too horrible.
 454 let isAsmParserOnly = 1 in {
 455 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 456                    "movhps\t{$src, $dst|$dst, $src}",
 457                    [(store (f64 (vector_extract
 458                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 459                                          (undef)), (iPTR 0))), addr:$dst)]>,
 460                    VEX;
 461 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 462                    "movhpd\t{$src, $dst|$dst, $src}",
 463                    [(store (f64 (vector_extract
 464                                  (v2f64 (unpckh VR128:$src, (undef))),
 465                                  (iPTR 0))), addr:$dst)]>,
 466                    VEX;
 467 }
 468 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 469                    "movhps\t{$src, $dst|$dst, $src}",
 470                    [(store (f64 (vector_extract
 471                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 472                                          (undef)), (iPTR 0))), addr:$dst)]>;
 473 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 474                    "movhpd\t{$src, $dst|$dst, $src}",
 475                    [(store (f64 (vector_extract
 476                                  (v2f64 (unpckh VR128:$src, (undef))),
 477                                  (iPTR 0))), addr:$dst)]>;
 478
 479 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 480   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 481                                        (ins VR128:$src1, VR128:$src2),
 482                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 483                       [(set VR128:$dst,
 484                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 485                       VEX_4V;
 486   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 487                                        (ins VR128:$src1, VR128:$src2),
 488                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 489                       [(set VR128:$dst,
 490                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 491                       VEX_4V;
 492 }
 493 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 494   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 495                                        (ins VR128:$src1, VR128:$src2),
 496                       "movlhps\t{$src2, $dst|$dst, $src2}",
 497                       [(set VR128:$dst,
 498                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 499   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 500                                        (ins VR128:$src1, VR128:$src2),
 501                       "movhlps\t{$src2, $dst|$dst, $src2}",
 502                       [(set VR128:$dst,
 503                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 504 }
 505
 506 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 507           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 508 let AddedComplexity = 20 in {
 509   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 510             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 511   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 512             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 513 }
 514
 515 //===----------------------------------------------------------------------===//
 516 // SSE 1 & 2 - Conversion Instructions
 517 //===----------------------------------------------------------------------===//
 518
 519 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 520                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 521                      string asm> {
 522   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 523                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 524   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 525                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 526 }
 527
 528 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 529                           X86MemOperand x86memop, string asm> {
 530   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 531                         []>;
 532   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 533                         []>;
 534 }
 535
 536 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 537                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 538                          string asm, Domain d> {
 539   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 540                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 541   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 542                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 543 }
 544
 545 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 546                           X86MemOperand x86memop, string asm> {
 547   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 548               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 549   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 550               (ins DstRC:$src1, x86memop:$src),
 551               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 552 }
 553
 554 let isAsmParserOnly = 1 in {
 555 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 556                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 557 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 558                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 559                                 VEX_W;
 560 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 561                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 562 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 563                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 564                                 VEX, VEX_W;
 565
 566 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 567 // register, but the same isn't true when only using memory operands,
 568 // provide other assembly "l" and "q" forms to address this explicitly
 569 // where appropriate to do so.
 570 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 571                                   VEX_4V;
 572 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 573                                   VEX_4V, VEX_W;
 574 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 575                                   VEX_4V;
 576 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 577                                   VEX_4V;
 578 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 579                                   VEX_4V, VEX_W;
 580 }
 581
 582 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 583                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 584 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 585                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 586 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 587                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 588 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 589                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 590 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 591                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 592 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 593                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 594 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 595                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 596 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 597                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 598
 599 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 600 // and/or XMM operand(s).
 601
 602 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 603                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 604                          string asm> {
 605   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 606               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 607               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 608   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 609               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 610               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 611 }
 612
 613 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 614                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 615                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 616   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 617               !if(Is2Addr,
 618                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 619                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 620               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 621   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 622               (ins DstRC:$src1, x86memop:$src2),
 623               !if(Is2Addr,
 624                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 625                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 626               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 627 }
 628
 629 let isAsmParserOnly = 1 in {
 630   defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 631                         f32mem, load, "cvtss2si">, XS, VEX;
 632   defm Int_VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 633                           int_x86_sse_cvtss2si64, f32mem, load, "cvtss2si">,
 634                           XS, VEX, VEX_W;
 635   defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 636                         f128mem, load, "cvtsd2si">, XD, VEX;
 637   defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 638                         int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 639                         XD, VEX, VEX_W;
 640
 641   // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 642   // Get rid of this hack or rename the intrinsics, there are several
 643   // intructions that only match with the intrinsic form, why create duplicates
 644   // to let them be recognized by the assembler?
 645   defm VCVTSD2SI_alt : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
 646                         "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 647   defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
 648                         "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 649 }
 650 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 651                       f32mem, load, "cvtss2si">, XS;
 652 defm Int_CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
 653                       f32mem, load, "cvtss2si{q}">, XS, REX_W;
 654 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 655                 f128mem, load, "cvtsd2si">, XD;
 656 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 657                   f128mem, load, "cvtsd2si">, XD, REX_W;
 658
 659
 660 let isAsmParserOnly = 1 in {
 661   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 662             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 663   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 664             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 665             VEX_W;
 666   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 667             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 668   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 669             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 670             VEX_4V, VEX_W;
 671 }
 672
 673 let Constraints = "$src1 = $dst" in {
 674   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 675                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 676                         "cvtsi2ss">, XS;
 677   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 678                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 679                         "cvtsi2ss{q}">, XS, REX_W;
 680   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 681                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 682                         "cvtsi2sd">, XD;
 683   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 684                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 685                         "cvtsi2sd">, XD, REX_W;
 686 }
 687
 688 /// SSE 1 Only
 689
 690 // Aliases for intrinsics
 691 let isAsmParserOnly = 1 in {
 692 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 693                                     f32mem, load, "cvttss2si">, XS, VEX;
 694 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 695                                     int_x86_sse_cvttss2si64, f32mem, load,
 696                                     "cvttss2si">, XS, VEX, VEX_W;
 697 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 698                                     f128mem, load, "cvttss2si">, XD, VEX;
 699 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 700                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 701                                     "cvttss2si">, XD, VEX, VEX_W;
 702 }
 703 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 704                                     f32mem, load, "cvttss2si">, XS;
 705 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 706                                     int_x86_sse_cvttss2si64, f32mem, load,
 707                                     "cvttss2si{q}">, XS, REX_W;
 708 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 709                                     f128mem, load, "cvttss2si">, XD;
 710 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 711                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 712                                     "cvttss2si{q}">, XD, REX_W;
 713
 714 let isAsmParserOnly = 1, Pattern = []<dag> in {
 715 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 716                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 717 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 718                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 719                                VEX_W;
 720 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 721                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 722                                SSEPackedSingle>, TB, VEX;
 723 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 724                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 725                                SSEPackedSingle>, TB, VEX;
 726 }
 727 let Pattern = []<dag> in {
 728 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 729                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 730 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 731                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 732 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 733                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 734                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 735 }
 736
 737 /// SSE 2 Only
 738
 739 // Convert scalar double to scalar single
 740 let isAsmParserOnly = 1 in {
 741 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 742                        (ins FR64:$src1, FR64:$src2),
 743                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 744                       VEX_4V;
 745 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 746                        (ins FR64:$src1, f64mem:$src2),
 747                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 748                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 749 }
 750 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 751                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 752                       [(set FR32:$dst, (fround FR64:$src))]>;
 753 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 754                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 755                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 756                   Requires<[HasSSE2, OptForSize]>;
 757
 758 let isAsmParserOnly = 1 in
 759 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 760                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
 761                       XS, VEX_4V;
 762 let Constraints = "$src1 = $dst" in
 763 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 764                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
 765
 766 // Convert scalar single to scalar double
 767 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
 768 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 769                     (ins FR32:$src1, FR32:$src2),
 770                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 771                     []>, XS, Requires<[HasAVX]>, VEX_4V;
 772 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 773                     (ins FR32:$src1, f32mem:$src2),
 774                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 775                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
 776 }
 777 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 778                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 779                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 780                  Requires<[HasSSE2]>;
 781 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 782                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 783                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 784                  Requires<[HasSSE2, OptForSize]>;
 785
 786 let isAsmParserOnly = 1 in {
 787 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 788                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 789                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 790                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 791                                        VR128:$src2))]>, XS, VEX_4V,
 792                     Requires<[HasAVX]>;
 793 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
 794                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 795                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 796                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 797                                        (load addr:$src2)))]>, XS, VEX_4V,
 798                     Requires<[HasAVX]>;
 799 }
 800 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
 801 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 802                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 803                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 804                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 805                                        VR128:$src2))]>, XS,
 806                     Requires<[HasSSE2]>;
 807 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 808                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 809                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 810                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 811                                        (load addr:$src2)))]>, XS,
 812                     Requires<[HasSSE2]>;
 813 }
 814
 815 def : Pat<(extloadf32 addr:$src),
 816           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 817       Requires<[HasSSE2, OptForSpeed]>;
 818
 819 // Convert doubleword to packed single/double fp
 820 let isAsmParserOnly = 1 in { // SSE2 instructions without OpSize prefix
 821 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 822                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 823                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 824                      TB, VEX, Requires<[HasAVX]>;
 825 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 826                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 827                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 828                                         (bitconvert (memopv2i64 addr:$src))))]>,
 829                      TB, VEX, Requires<[HasAVX]>;
 830 }
 831 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 832                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 833                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 834                      TB, Requires<[HasSSE2]>;
 835 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 836                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 837                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 838                                         (bitconvert (memopv2i64 addr:$src))))]>,
 839                      TB, Requires<[HasSSE2]>;
 840
 841 // FIXME: why the non-intrinsic version is described as SSE3?
 842 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
 843 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 844                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 845                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 846                      XS, VEX, Requires<[HasAVX]>;
 847 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 848                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 849                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 850                                         (bitconvert (memopv2i64 addr:$src))))]>,
 851                      XS, VEX, Requires<[HasAVX]>;
 852 }
 853 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 854                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 855                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 856                      XS, Requires<[HasSSE2]>;
 857 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 858                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 859                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 860                                         (bitconvert (memopv2i64 addr:$src))))]>,
 861                      XS, Requires<[HasSSE2]>;
 862
 863
 864 // Convert packed single/double fp to doubleword
 865 let isAsmParserOnly = 1 in {
 866 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 867                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 868 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 869                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 870 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 871                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 872 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 873                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 874 }
 875 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 876                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 877 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 878                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 879
 880 let isAsmParserOnly = 1 in {
 881 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 882                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 883                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
 884                         VEX;
 885 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
 886                          (ins f128mem:$src),
 887                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 888                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 889                                             (memop addr:$src)))]>, VEX;
 890 }
 891 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 892                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 893                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 894 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 895                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 896                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 897                                             (memop addr:$src)))]>;
 898
 899 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XD prefix
 900 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 901                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 902                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 903                      XD, VEX, Requires<[HasAVX]>;
 904 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 905                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 906                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 907                                           (memop addr:$src)))]>,
 908                      XD, VEX, Requires<[HasAVX]>;
 909 }
 910 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 911                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 912                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 913                      XD, Requires<[HasSSE2]>;
 914 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 915                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 916                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 917                                           (memop addr:$src)))]>,
 918                      XD, Requires<[HasSSE2]>;
 919
 920
 921 // Convert with truncation packed single/double fp to doubleword
 922 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XS prefix
 923 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 924                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 925 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 926                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 927 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 928                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 929 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 930                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 931 }
 932 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 933                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
 934 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 935                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
 936
 937
 938 let isAsmParserOnly = 1 in {
 939 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 940                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 941                         [(set VR128:$dst,
 942                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 943                       XS, VEX, Requires<[HasAVX]>;
 944 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 945                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 946                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 947                                            (memop addr:$src)))]>,
 948                       XS, VEX, Requires<[HasAVX]>;
 949 }
 950 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 951                         "cvttps2dq\t{$src, $dst|$dst, $src}",
 952                         [(set VR128:$dst,
 953                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 954                       XS, Requires<[HasSSE2]>;
 955 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 956                         "cvttps2dq\t{$src, $dst|$dst, $src}",
 957                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 958                                            (memop addr:$src)))]>,
 959                       XS, Requires<[HasSSE2]>;
 960
 961 let isAsmParserOnly = 1 in {
 962 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
 963                             (ins VR128:$src),
 964                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 965                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
 966                        VEX;
 967 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
 968                           (ins f128mem:$src),
 969                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 970                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 971                                              (memop addr:$src)))]>, VEX;
 972 }
 973 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 974                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 975                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 976 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
 977                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 978                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 979                                              (memop addr:$src)))]>;
 980
 981 let isAsmParserOnly = 1 in {
 982 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 983 // register, but the same isn't true when using memory operands instead.
 984 // Provide other assembly rr and rm forms to address this explicitly.
 985 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 986                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 987 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 988                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 989
 990 // XMM only
 991 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 992                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 993 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 994                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 995
 996 // YMM only
 997 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 998                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
 999 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1000                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1001 }
1002
1003 // Convert packed single to packed double
1004 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
1005                   // SSE2 instructions without OpSize prefix
1006 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1007                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1008 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1009                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1010 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1011                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1012 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1013                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1014 }
1015 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1016                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1017 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1018                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1019
1020 let isAsmParserOnly = 1 in {
1021 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1022                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1023                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1024                      VEX, Requires<[HasAVX]>;
1025 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1026                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1027                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1028                                           (load addr:$src)))]>,
1029                      VEX, Requires<[HasAVX]>;
1030 }
1031 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1032                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1033                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1034                      TB, Requires<[HasSSE2]>;
1035 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1036                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1037                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1038                                           (load addr:$src)))]>,
1039                      TB, Requires<[HasSSE2]>;
1040
1041 // Convert packed double to packed single
1042 let isAsmParserOnly = 1 in {
1043 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1044 // register, but the same isn't true when using memory operands instead.
1045 // Provide other assembly rr and rm forms to address this explicitly.
1046 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1047                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1048 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1049                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1050
1051 // XMM only
1052 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1053                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1054 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1055                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1056
1057 // YMM only
1058 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1059                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1060 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1061                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1062 }
1063 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1064                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1065 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1066                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1067
1068
1069 let isAsmParserOnly = 1 in {
1070 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1071                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1072                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1073 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1074                          (ins f128mem:$src),
1075                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1076                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1077                                             (memop addr:$src)))]>;
1078 }
1079 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1080                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1081                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1082 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1083                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1084                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1085                                             (memop addr:$src)))]>;
1086
1087 // AVX 256-bit register conversion intrinsics
1088 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1089 // whenever possible to avoid declaring two versions of each one.
1090 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1091           (VCVTDQ2PSYrr VR256:$src)>;
1092 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1093           (VCVTDQ2PSYrm addr:$src)>;
1094
1095 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1096           (VCVTPD2PSYrr VR256:$src)>;
1097 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1098           (VCVTPD2PSYrm addr:$src)>;
1099
1100 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1101           (VCVTPS2DQYrr VR256:$src)>;
1102 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1103           (VCVTPS2DQYrm addr:$src)>;
1104
1105 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1106           (VCVTPS2PDYrr VR128:$src)>;
1107 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1108           (VCVTPS2PDYrm addr:$src)>;
1109
1110 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1111           (VCVTTPD2DQYrr VR256:$src)>;
1112 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1113           (VCVTTPD2DQYrm addr:$src)>;
1114
1115 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1116           (VCVTTPS2DQYrr VR256:$src)>;
1117 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1118           (VCVTTPS2DQYrm addr:$src)>;
1119
1120 //===----------------------------------------------------------------------===//
1121 // SSE 1 & 2 - Compare Instructions
1122 //===----------------------------------------------------------------------===//
1123
1124 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1125 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1126                             string asm, string asm_alt> {
1127   def rr : SIi8<0xC2, MRMSrcReg,
1128                     (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1129                     asm, []>;
1130   let mayLoad = 1 in
1131   def rm : SIi8<0xC2, MRMSrcMem,
1132                     (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1133                     asm, []>;
1134   // Accept explicit immediate argument form instead of comparison code.
1135   let isAsmParserOnly = 1 in {
1136     def rr_alt : SIi8<0xC2, MRMSrcReg,
1137                   (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1138                   asm_alt, []>;
1139     let mayLoad = 1 in
1140     def rm_alt : SIi8<0xC2, MRMSrcMem,
1141                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1142                   asm_alt, []>;
1143   }
1144 }
1145
1146 let neverHasSideEffects = 1, isAsmParserOnly = 1 in {
1147   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1148                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1149                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1150                   XS, VEX_4V;
1151   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1152                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1153                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1154                   XD, VEX_4V;
1155 }
1156
1157 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1158   defm CMPSS  : sse12_cmp_scalar<FR32, f32mem,
1159                     "cmp${cc}ss\t{$src, $dst|$dst, $src}",
1160                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}">, XS;
1161   defm CMPSD  : sse12_cmp_scalar<FR64, f64mem,
1162                     "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1163                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}">, XD;
1164 }
1165
1166 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1167                          Intrinsic Int, string asm> {
1168   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1169                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1170                         [(set VR128:$dst, (Int VR128:$src1,
1171                                                VR128:$src, imm:$cc))]>;
1172   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1173                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1174                         [(set VR128:$dst, (Int VR128:$src1,
1175                                                (load addr:$src), imm:$cc))]>;
1176 }
1177
1178 // Aliases to match intrinsics which expect XMM operand(s).
1179 let isAsmParserOnly = 1 in {
1180   defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1181                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1182                        XS, VEX_4V;
1183   defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1184                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1185                        XD, VEX_4V;
1186 }
1187 let Constraints = "$src1 = $dst" in {
1188   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1189                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1190   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1191                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1192 }
1193
1194
1195 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1196 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1197                             ValueType vt, X86MemOperand x86memop,
1198                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1199   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1200                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1201                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1202   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1203                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1204                      [(set EFLAGS, (OpNode (vt RC:$src1),
1205                                            (ld_frag addr:$src2)))], d>;
1206 }
1207
1208 let Defs = [EFLAGS] in {
1209   let isAsmParserOnly = 1 in {
1210     defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1211                                     "ucomiss", SSEPackedSingle>, VEX;
1212     defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1213                                     "ucomisd", SSEPackedDouble>, OpSize, VEX;
1214     let Pattern = []<dag> in {
1215       defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1216                                       "comiss", SSEPackedSingle>, VEX;
1217       defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1218                                       "comisd", SSEPackedDouble>, OpSize, VEX;
1219     }
1220
1221     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1222                               load, "ucomiss", SSEPackedSingle>, VEX;
1223     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1224                               load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1225
1226     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1227                               load, "comiss", SSEPackedSingle>, VEX;
1228     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1229                               load, "comisd", SSEPackedDouble>, OpSize, VEX;
1230   }
1231   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1232                                   "ucomiss", SSEPackedSingle>, TB;
1233   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1234                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1235
1236   let Pattern = []<dag> in {
1237     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1238                                     "comiss", SSEPackedSingle>, TB;
1239     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1240                                     "comisd", SSEPackedDouble>, TB, OpSize;
1241   }
1242
1243   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1244                               load, "ucomiss", SSEPackedSingle>, TB;
1245   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1246                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1247
1248   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1249                                   "comiss", SSEPackedSingle>, TB;
1250   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1251                                   "comisd", SSEPackedDouble>, TB, OpSize;
1252 } // Defs = [EFLAGS]
1253
1254 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1255 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1256                             Intrinsic Int, string asm, string asm_alt,
1257                             Domain d> {
1258   def rri : PIi8<0xC2, MRMSrcReg,
1259              (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1260              [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1261   def rmi : PIi8<0xC2, MRMSrcMem,
1262              (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1263              [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1264   // Accept explicit immediate argument form instead of comparison code.
1265   let isAsmParserOnly = 1 in {
1266     def rri_alt : PIi8<0xC2, MRMSrcReg,
1267                (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1268                asm_alt, [], d>;
1269     def rmi_alt : PIi8<0xC2, MRMSrcMem,
1270                (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1271                asm_alt, [], d>;
1272   }
1273 }
1274
1275 let isAsmParserOnly = 1 in {
1276   defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1277                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1278                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1279                  SSEPackedSingle>, VEX_4V;
1280   defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1281                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1282                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1283                  SSEPackedDouble>, OpSize, VEX_4V;
1284   defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1285                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1286                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1287                  SSEPackedSingle>, VEX_4V;
1288   defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1289                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1290                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1291                  SSEPackedDouble>, OpSize, VEX_4V;
1292 }
1293 let Constraints = "$src1 = $dst" in {
1294   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1295                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1296                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1297                  SSEPackedSingle>, TB;
1298   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1299                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1300                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1301                  SSEPackedDouble>, TB, OpSize;
1302 }
1303
1304 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1305           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1306 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1307           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1308 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1309           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1310 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1311           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1312
1313 //===----------------------------------------------------------------------===//
1314 // SSE 1 & 2 - Shuffle Instructions
1315 //===----------------------------------------------------------------------===//
1316
1317 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1318 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1319                          ValueType vt, string asm, PatFrag mem_frag,
1320                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1321   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1322                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1323                    [(set RC:$dst, (vt (shufp:$src3
1324                             RC:$src1, (mem_frag addr:$src2))))], d>;
1325   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1326     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1327                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1328                    [(set RC:$dst,
1329                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1330 }
1331
1332 let isAsmParserOnly = 1 in {
1333   defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1334              "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1335              memopv4f32, SSEPackedSingle>, VEX_4V;
1336   defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1337              "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1338              memopv8f32, SSEPackedSingle>, VEX_4V;
1339   defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1340              "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1341              memopv2f64, SSEPackedDouble>, OpSize, VEX_4V;
1342   defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1343              "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1344              memopv4f64, SSEPackedDouble>, OpSize, VEX_4V;
1345 }
1346
1347 let Constraints = "$src1 = $dst" in {
1348   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1349                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1350                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1351                     TB;
1352   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1353                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1354                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1355 }
1356
1357 //===----------------------------------------------------------------------===//
1358 // SSE 1 & 2 - Unpack Instructions
1359 //===----------------------------------------------------------------------===//
1360
1361 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1362 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1363                                    PatFrag mem_frag, RegisterClass RC,
1364                                    X86MemOperand x86memop, string asm,
1365                                    Domain d> {
1366     def rr : PI<opc, MRMSrcReg,
1367                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1368                 asm, [(set RC:$dst,
1369                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1370     def rm : PI<opc, MRMSrcMem,
1371                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1372                 asm, [(set RC:$dst,
1373                            (vt (OpNode RC:$src1,
1374                                        (mem_frag addr:$src2))))], d>;
1375 }
1376
1377 let AddedComplexity = 10 in {
1378   let isAsmParserOnly = 1 in {
1379     defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1380           VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1381                          SSEPackedSingle>, VEX_4V;
1382     defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1383           VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1384                          SSEPackedDouble>, OpSize, VEX_4V;
1385     defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1386           VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1387                          SSEPackedSingle>, VEX_4V;
1388     defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1389           VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1390                          SSEPackedDouble>, OpSize, VEX_4V;
1391
1392     defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1393           VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1394                          SSEPackedSingle>, VEX_4V;
1395     defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1396           VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1397                          SSEPackedDouble>, OpSize, VEX_4V;
1398     defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1399           VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1400                          SSEPackedSingle>, VEX_4V;
1401     defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1402           VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1403                          SSEPackedDouble>, OpSize, VEX_4V;
1404   }
1405
1406   let Constraints = "$src1 = $dst" in {
1407     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1408           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1409                          SSEPackedSingle>, TB;
1410     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1411           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1412                          SSEPackedDouble>, TB, OpSize;
1413     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1414           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1415                          SSEPackedSingle>, TB;
1416     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1417           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1418                          SSEPackedDouble>, TB, OpSize;
1419   } // Constraints = "$src1 = $dst"
1420 } // AddedComplexity
1421
1422 //===----------------------------------------------------------------------===//
1423 // SSE 1 & 2 - Extract Floating-Point Sign mask
1424 //===----------------------------------------------------------------------===//
1425
1426 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1427 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1428                                 Domain d> {
1429   def rr : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1430               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1431                      [(set GR32:$dst, (Int RC:$src))], d>;
1432 }
1433
1434 // Mask creation
1435 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1436                                      SSEPackedSingle>, TB;
1437 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1438                                      SSEPackedDouble>, TB, OpSize;
1439
1440 let isAsmParserOnly = 1 in {
1441   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1442                                         "movmskps", SSEPackedSingle>, VEX;
1443   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1444                                         "movmskpd", SSEPackedDouble>, OpSize,
1445                                         VEX;
1446   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1447                                         "movmskps", SSEPackedSingle>, VEX;
1448   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1449                                         "movmskpd", SSEPackedDouble>, OpSize,
1450                                         VEX;
1451
1452   // Assembler Only
1453   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1454              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1455   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1456              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1457              VEX;
1458   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1459              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1460   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1461              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1462              VEX;
1463 }
1464
1465 //===----------------------------------------------------------------------===//
1466 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1467 //===----------------------------------------------------------------------===//
1468
1469 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1470 // names that start with 'Fs'.
1471
1472 // Alias instructions that map fld0 to pxor for sse.
1473 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1474     canFoldAsLoad = 1 in {
1475   // FIXME: Set encoding to pseudo!
1476 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1477                  [(set FR32:$dst, fp32imm0)]>,
1478                  Requires<[HasSSE1]>, TB, OpSize;
1479 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1480                  [(set FR64:$dst, fpimm0)]>,
1481                Requires<[HasSSE2]>, TB, OpSize;
1482 }
1483
1484 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1485 // bits are disregarded.
1486 let neverHasSideEffects = 1 in {
1487 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1488                      "movaps\t{$src, $dst|$dst, $src}", []>;
1489 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1490                      "movapd\t{$src, $dst|$dst, $src}", []>;
1491 }
1492
1493 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1494 // bits are disregarded.
1495 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1496 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1497                      "movaps\t{$src, $dst|$dst, $src}",
1498                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1499 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1500                      "movapd\t{$src, $dst|$dst, $src}",
1501                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1502 }
1503
1504 //===----------------------------------------------------------------------===//
1505 // SSE 1 & 2 - Logical Instructions
1506 //===----------------------------------------------------------------------===//
1507
1508 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1509 ///
1510 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1511                                        SDNode OpNode> {
1512   let isAsmParserOnly = 1 in {
1513     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
1514                 FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, VEX_4V;
1515
1516     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
1517           FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, OpSize, VEX_4V;
1518   }
1519
1520   let Constraints = "$src1 = $dst" in {
1521     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
1522                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
1523
1524     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
1525                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
1526   }
1527 }
1528
1529 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1530 let mayLoad = 0 in {
1531   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1532   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1533   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1534 }
1535
1536 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1537   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
1538
1539 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1540 ///
1541 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1542                                  SDNode OpNode, int HasPat = 0,
1543                                  list<list<dag>> Pattern = []> {
1544   let isAsmParserOnly = 1, Pattern = []<dag> in {
1545     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1546          !strconcat(OpcodeStr, "ps"), f128mem,
1547          !if(HasPat, Pattern[0], // rr
1548                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1549                                                       VR128:$src2)))]),
1550          !if(HasPat, Pattern[2], // rm
1551                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1552                                                (memopv2i64 addr:$src2)))]), 0>,
1553                                                VEX_4V;
1554
1555     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1556          !strconcat(OpcodeStr, "pd"), f128mem,
1557          !if(HasPat, Pattern[1], // rr
1558                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1559                                                (bc_v2i64 (v2f64
1560                                                VR128:$src2))))]),
1561          !if(HasPat, Pattern[3], // rm
1562                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1563                                                (memopv2i64 addr:$src2)))]), 0>,
1564                                                                OpSize, VEX_4V;
1565   }
1566   let Constraints = "$src1 = $dst" in {
1567     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1568          !strconcat(OpcodeStr, "ps"), f128mem,
1569          !if(HasPat, Pattern[0], // rr
1570                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1571                                                       VR128:$src2)))]),
1572          !if(HasPat, Pattern[2], // rm
1573                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1574                                                (memopv2i64 addr:$src2)))])>, TB;
1575
1576     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1577          !strconcat(OpcodeStr, "pd"), f128mem,
1578          !if(HasPat, Pattern[1], // rr
1579                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1580                                                (bc_v2i64 (v2f64
1581                                                VR128:$src2))))]),
1582          !if(HasPat, Pattern[3], // rm
1583                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1584                                                (memopv2i64 addr:$src2)))])>,
1585                                                                     TB, OpSize;
1586   }
1587 }
1588
1589 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
1590 ///
1591 let isAsmParserOnly = 1 in {
1592 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr> {
1593     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
1594           !strconcat(OpcodeStr, "ps"), f256mem, [], [], 0>, VEX_4V;
1595
1596     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
1597           !strconcat(OpcodeStr, "pd"), f256mem, [], [], 0>, OpSize, VEX_4V;
1598 }
1599 }
1600
1601 // AVX 256-bit packed logical ops forms
1602 defm VAND : sse12_fp_packed_logical_y<0x54, "and">;
1603 defm VOR  : sse12_fp_packed_logical_y<0x56, "or">;
1604 defm VXOR : sse12_fp_packed_logical_y<0x57, "xor">;
1605 let isCommutable = 0 in
1606   defm VANDN : sse12_fp_packed_logical_y<0x55, "andn">;
1607
1608 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1609 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1610 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1611 let isCommutable = 0 in
1612   defm ANDN : sse12_fp_packed_logical<0x55, "andn", undef /* dummy */, 1, [
1613     // single r+r
1614     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1615                                        (bc_v2i64 (v4i32 immAllOnesV))),
1616                                    VR128:$src2)))],
1617     // double r+r
1618     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1619                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1620     // single r+m
1621     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1622                                        (bc_v2i64 (v4i32 immAllOnesV))),
1623                                   (memopv2i64 addr:$src2))))],
1624     // double r+m
1625     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1626                            (memopv2i64 addr:$src2)))]]>;
1627
1628 //===----------------------------------------------------------------------===//
1629 // SSE 1 & 2 - Arithmetic Instructions
1630 //===----------------------------------------------------------------------===//
1631
1632 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
1633 /// vector forms.
1634 ///
1635 /// In addition, we also have a special variant of the scalar form here to
1636 /// represent the associated intrinsic operation.  This form is unlike the
1637 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1638 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1639 ///
1640 /// These three forms can each be reg+reg or reg+mem.
1641 ///
1642
1643 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
1644 /// classes below
1645 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
1646                                   bit Is2Addr = 1> {
1647   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
1648                             OpNode, FR32, f32mem, Is2Addr>, XS;
1649   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
1650                             OpNode, FR64, f64mem, Is2Addr>, XD;
1651 }
1652
1653 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
1654                                    bit Is2Addr = 1> {
1655   let mayLoad = 0 in {
1656   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
1657               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
1658   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
1659               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
1660   }
1661 }
1662
1663 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
1664                                     SDNode OpNode> {
1665   let mayLoad = 0 in {
1666     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
1667                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
1668     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
1669                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
1670   }
1671 }
1672
1673 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
1674                                       bit Is2Addr = 1> {
1675   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1676      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
1677   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1678      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
1679 }
1680
1681 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
1682                                       bit Is2Addr = 1> {
1683   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1684      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
1685                                               SSEPackedSingle, Is2Addr>, TB;
1686
1687   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1688      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
1689                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
1690 }
1691
1692 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
1693   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1694      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
1695       SSEPackedSingle, 0>, TB;
1696
1697   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1698      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
1699       SSEPackedDouble, 0>, TB, OpSize;
1700 }
1701
1702 // Binary Arithmetic instructions
1703 let isAsmParserOnly = 1 in {
1704   defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
1705               basic_sse12_fp_binop_s_int<0x58, "add", 0>,
1706               basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
1707               basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
1708   defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
1709               basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
1710               basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
1711               basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
1712
1713   let isCommutable = 0 in {
1714     defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
1715                 basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
1716                 basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
1717                 basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
1718     defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
1719                 basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
1720                 basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
1721                 basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
1722     defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
1723                 basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
1724                 basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
1725                 basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
1726                 basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
1727                 basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
1728     defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
1729                 basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
1730                 basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
1731                 basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
1732                 basic_sse12_fp_binop_p_y_int<0x5D, "min">,
1733                 basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
1734   }
1735 }
1736
1737 let Constraints = "$src1 = $dst" in {
1738   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
1739              basic_sse12_fp_binop_p<0x58, "add", fadd>,
1740              basic_sse12_fp_binop_s_int<0x58, "add">;
1741   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
1742              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
1743              basic_sse12_fp_binop_s_int<0x59, "mul">;
1744
1745   let isCommutable = 0 in {
1746     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
1747                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
1748                basic_sse12_fp_binop_s_int<0x5C, "sub">;
1749     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
1750                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
1751                basic_sse12_fp_binop_s_int<0x5E, "div">;
1752     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
1753                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
1754                basic_sse12_fp_binop_s_int<0x5F, "max">,
1755                basic_sse12_fp_binop_p_int<0x5F, "max">;
1756     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
1757                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
1758                basic_sse12_fp_binop_s_int<0x5D, "min">,
1759                basic_sse12_fp_binop_p_int<0x5D, "min">;
1760   }
1761 }
1762
1763 /// Unop Arithmetic
1764 /// In addition, we also have a special variant of the scalar form here to
1765 /// represent the associated intrinsic operation.  This form is unlike the
1766 /// plain scalar form, in that it takes an entire vector (instead of a
1767 /// scalar) and leaves the top elements undefined.
1768 ///
1769 /// And, we have a special variant form for a full-vector intrinsic form.
1770
1771 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1772 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1773                           SDNode OpNode, Intrinsic F32Int> {
1774   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1775                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1776                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1777   // For scalar unary operations, fold a load into the operation
1778   // only in OptForSize mode. It eliminates an instruction, but it also
1779   // eliminates a whole-register clobber (the load), so it introduces a
1780   // partial register update condition.
1781   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1782                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1783                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1784             Requires<[HasSSE1, OptForSize]>;
1785   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1786                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1787                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1788   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1789                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1790                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1791 }
1792
1793 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1794 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1795                               SDNode OpNode, Intrinsic F32Int> {
1796   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1797                 !strconcat(OpcodeStr,
1798                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1799   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1800                 !strconcat(OpcodeStr,
1801                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1802                 []>, XS, Requires<[HasAVX, OptForSize]>;
1803   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1804                 !strconcat(OpcodeStr,
1805                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1806                 [(set VR128:$dst, (F32Int VR128:$src))]>;
1807   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1808                 !strconcat(OpcodeStr,
1809                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1810                 [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1811 }
1812
1813 /// sse1_fp_unop_p - SSE1 unops in packed form.
1814 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1815   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1816               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1817               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1818   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1819                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1820                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1821 }
1822
1823 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
1824 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1825   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1826               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1827               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
1828   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1829                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1830                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
1831 }
1832
1833 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
1834 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1835                               Intrinsic V4F32Int> {
1836   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1837                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1838                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1839   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1840                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1841                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1842 }
1843
1844 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
1845 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1846                                 Intrinsic V4F32Int> {
1847   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1848                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1849                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
1850   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1851                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1852                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
1853 }
1854
1855 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1856 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1857                           SDNode OpNode, Intrinsic F64Int> {
1858   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1859                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1860                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1861   // See the comments in sse1_fp_unop_s for why this is OptForSize.
1862   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1863                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1864                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
1865             Requires<[HasSSE2, OptForSize]>;
1866   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1867                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1868                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1869   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1870                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1871                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1872 }
1873
1874 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1875 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1876                               SDNode OpNode, Intrinsic F64Int> {
1877   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1878                !strconcat(OpcodeStr,
1879                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1880   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1881                (ins FR64:$src1, f64mem:$src2),
1882                !strconcat(OpcodeStr,
1883                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1884   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1885            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1886            [(set VR128:$dst, (F64Int VR128:$src))]>;
1887   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1888            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1889            [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1890 }
1891
1892 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1893 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1894                           SDNode OpNode> {
1895   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1896               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1897               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1898   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1899                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1900                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1901 }
1902
1903 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
1904 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1905   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1906               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1907               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
1908   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1909                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1910                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
1911 }
1912
1913 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
1914 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1915                               Intrinsic V2F64Int> {
1916   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1917                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1918                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1919   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1920                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1921                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1922 }
1923
1924 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
1925 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1926                                 Intrinsic V2F64Int> {
1927   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1928                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1929                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
1930   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1931                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1932                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
1933 }
1934
1935 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
1936   // Square root.
1937   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ss>,
1938                 sse2_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_sd>,
1939                 VEX_4V;
1940
1941   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
1942                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
1943                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1944                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1945                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
1946                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
1947                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
1948                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
1949                 VEX;
1950
1951   // Reciprocal approximations. Note that these typically require refinement
1952   // in order to obtain suitable precision.
1953   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt", X86frsqrt,
1954                                    int_x86_sse_rsqrt_ss>, VEX_4V;
1955   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
1956                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
1957                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
1958                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
1959
1960   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ss>,
1961                                    VEX_4V;
1962   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
1963                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
1964                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
1965                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
1966 }
1967
1968 // Square root.
1969 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
1970              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
1971              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
1972              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
1973              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
1974              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
1975
1976 // Reciprocal approximations. Note that these typically require refinement
1977 // in order to obtain suitable precision.
1978 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
1979              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
1980              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
1981 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
1982              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
1983              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
1984
1985 // There is no f64 version of the reciprocal approximation instructions.
1986
1987 //===----------------------------------------------------------------------===//
1988 // SSE 1 & 2 - Non-temporal stores
1989 //===----------------------------------------------------------------------===//
1990
1991 let isAsmParserOnly = 1 in {
1992   def VMOVNTPSmr_Int : VPSI<0x2B, MRMDestMem, (outs),
1993                          (ins i128mem:$dst, VR128:$src),
1994                          "movntps\t{$src, $dst|$dst, $src}",
1995                          [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>, VEX;
1996   def VMOVNTPDmr_Int : VPDI<0x2B, MRMDestMem, (outs),
1997                          (ins i128mem:$dst, VR128:$src),
1998                          "movntpd\t{$src, $dst|$dst, $src}",
1999                          [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>, VEX;
2000
2001   let ExeDomain = SSEPackedInt in
2002     def VMOVNTDQmr_Int : VPDI<0xE7, MRMDestMem, (outs),
2003                        (ins f128mem:$dst, VR128:$src),
2004                        "movntdq\t{$src, $dst|$dst, $src}",
2005                        [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>, VEX;
2006
2007   let AddedComplexity = 400 in { // Prefer non-temporal versions
2008     def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
2009                          (ins f128mem:$dst, VR128:$src),
2010                          "movntps\t{$src, $dst|$dst, $src}",
2011                          [(alignednontemporalstore (v4f32 VR128:$src),
2012                                                    addr:$dst)]>, VEX;
2013     def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
2014                          (ins f128mem:$dst, VR128:$src),
2015                          "movntpd\t{$src, $dst|$dst, $src}",
2016                          [(alignednontemporalstore (v2f64 VR128:$src),
2017                                                    addr:$dst)]>, VEX;
2018     def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
2019                           (ins f128mem:$dst, VR128:$src),
2020                           "movntdq\t{$src, $dst|$dst, $src}",
2021                           [(alignednontemporalstore (v2f64 VR128:$src),
2022                                                     addr:$dst)]>, VEX;
2023     let ExeDomain = SSEPackedInt in
2024     def VMOVNTDQmr : VPDI<0xE7, MRMDestMem, (outs),
2025                         (ins f128mem:$dst, VR128:$src),
2026                         "movntdq\t{$src, $dst|$dst, $src}",
2027                         [(alignednontemporalstore (v4f32 VR128:$src),
2028                                                   addr:$dst)]>, VEX;
2029
2030     def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
2031                          (ins f256mem:$dst, VR256:$src),
2032                          "movntps\t{$src, $dst|$dst, $src}",
2033                          [(alignednontemporalstore (v8f32 VR256:$src),
2034                                                    addr:$dst)]>, VEX;
2035     def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
2036                          (ins f256mem:$dst, VR256:$src),
2037                          "movntpd\t{$src, $dst|$dst, $src}",
2038                          [(alignednontemporalstore (v4f64 VR256:$src),
2039                                                    addr:$dst)]>, VEX;
2040     def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
2041                           (ins f256mem:$dst, VR256:$src),
2042                           "movntdq\t{$src, $dst|$dst, $src}",
2043                           [(alignednontemporalstore (v4f64 VR256:$src),
2044                                                     addr:$dst)]>, VEX;
2045     let ExeDomain = SSEPackedInt in
2046     def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
2047                         (ins f256mem:$dst, VR256:$src),
2048                         "movntdq\t{$src, $dst|$dst, $src}",
2049                         [(alignednontemporalstore (v8f32 VR256:$src),
2050                                                   addr:$dst)]>, VEX;
2051   }
2052 }
2053
2054 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
2055           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
2056 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
2057           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
2058 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
2059           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
2060
2061 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2062                     "movntps\t{$src, $dst|$dst, $src}",
2063                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
2064 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2065                         "movntpd\t{$src, $dst|$dst, $src}",
2066                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2067
2068 let ExeDomain = SSEPackedInt in
2069 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2070                         "movntdq\t{$src, $dst|$dst, $src}",
2071                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2072
2073 let AddedComplexity = 400 in { // Prefer non-temporal versions
2074 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2075                     "movntps\t{$src, $dst|$dst, $src}",
2076                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2077 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2078                     "movntpd\t{$src, $dst|$dst, $src}",
2079                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2080
2081 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2082                     "movntdq\t{$src, $dst|$dst, $src}",
2083                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2084
2085 let ExeDomain = SSEPackedInt in
2086 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2087                     "movntdq\t{$src, $dst|$dst, $src}",
2088                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2089
2090 // There is no AVX form for instructions below this point
2091 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2092                  "movnti\t{$src, $dst|$dst, $src}",
2093                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2094                TB, Requires<[HasSSE2]>;
2095
2096 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2097                      "movnti\t{$src, $dst|$dst, $src}",
2098                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2099                   TB, Requires<[HasSSE2]>;
2100
2101 }
2102 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2103                     "movnti\t{$src, $dst|$dst, $src}",
2104                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2105                   TB, Requires<[HasSSE2]>;
2106
2107 //===----------------------------------------------------------------------===//
2108 // SSE 1 & 2 - Misc Instructions (No AVX form)
2109 //===----------------------------------------------------------------------===//
2110
2111 // Prefetch intrinsic.
2112 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2113     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
2114 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2115     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
2116 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2117     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
2118 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2119     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
2120
2121 // Load, store, and memory fence
2122 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2123              TB, Requires<[HasSSE1]>;
2124 def : Pat<(X86SFence), (SFENCE)>;
2125
2126 // Alias instructions that map zero vector to pxor / xorp* for sse.
2127 // We set canFoldAsLoad because this can be converted to a constant-pool
2128 // load of an all-zeros value if folding it would be beneficial.
2129 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2130 // JIT implementatioan, it does not expand the instructions below like
2131 // X86MCInstLower does.
2132 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2133     isCodeGenOnly = 1 in {
2134 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2135                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2136 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2137                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2138 let ExeDomain = SSEPackedInt in
2139 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2140                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2141 }
2142
2143 // The same as done above but for AVX. The 128-bit versions are the
2144 // same, but re-encoded. The 256-bit does not support PI version.
2145 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2146 // JIT implementatioan, it does not expand the instructions below like
2147 // X86MCInstLower does.
2148 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2149     isCodeGenOnly = 1, Predicates = [HasAVX] in {
2150 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2151                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
2152 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2153                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
2154 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2155                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
2156 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2157                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
2158 let ExeDomain = SSEPackedInt in
2159 def AVX_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2160                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2161 }
2162
2163 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2164 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2165 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2166
2167 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2168           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2169
2170 //===----------------------------------------------------------------------===//
2171 // SSE 1 & 2 - Load/Store XCSR register
2172 //===----------------------------------------------------------------------===//
2173
2174 let isAsmParserOnly = 1 in {
2175   def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2176                     "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2177   def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2178                     "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2179 }
2180
2181 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2182                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2183 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2184                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2185
2186 //===---------------------------------------------------------------------===//
2187 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2188 //===---------------------------------------------------------------------===//
2189
2190 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2191
2192 let isAsmParserOnly = 1 in {
2193   let neverHasSideEffects = 1 in {
2194   def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2195                       "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2196   def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2197                       "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2198   }
2199   def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2200                       "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2201   def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2202                       "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2203
2204   let canFoldAsLoad = 1, mayLoad = 1 in {
2205   def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2206                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2207   def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2208                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2209   let Predicates = [HasAVX] in {
2210     def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2211                       "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2212     def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2213                       "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2214   }
2215   }
2216
2217   let mayStore = 1 in {
2218   def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2219                        (ins i128mem:$dst, VR128:$src),
2220                        "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2221   def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2222                        (ins i256mem:$dst, VR256:$src),
2223                        "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2224   let Predicates = [HasAVX] in {
2225   def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2226                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2227   def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2228                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2229   }
2230   }
2231 }
2232
2233 let neverHasSideEffects = 1 in
2234 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2235                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2236
2237 let canFoldAsLoad = 1, mayLoad = 1 in {
2238 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2239                    "movdqa\t{$src, $dst|$dst, $src}",
2240                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2241 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2242                    "movdqu\t{$src, $dst|$dst, $src}",
2243                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2244                  XS, Requires<[HasSSE2]>;
2245 }
2246
2247 let mayStore = 1 in {
2248 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2249                    "movdqa\t{$src, $dst|$dst, $src}",
2250                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2251 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2252                    "movdqu\t{$src, $dst|$dst, $src}",
2253                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2254                  XS, Requires<[HasSSE2]>;
2255 }
2256
2257 // Intrinsic forms of MOVDQU load and store
2258 let isAsmParserOnly = 1 in {
2259 let canFoldAsLoad = 1 in
2260 def VMOVDQUrm_Int : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2261                        "vmovdqu\t{$src, $dst|$dst, $src}",
2262                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2263                      XS, VEX, Requires<[HasAVX]>;
2264 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2265                        "vmovdqu\t{$src, $dst|$dst, $src}",
2266                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2267                      XS, VEX, Requires<[HasAVX]>;
2268 }
2269
2270 let canFoldAsLoad = 1 in
2271 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2272                        "movdqu\t{$src, $dst|$dst, $src}",
2273                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2274                  XS, Requires<[HasSSE2]>;
2275 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2276                        "movdqu\t{$src, $dst|$dst, $src}",
2277                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2278                      XS, Requires<[HasSSE2]>;
2279
2280 } // ExeDomain = SSEPackedInt
2281
2282 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2283 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2284           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2285
2286 //===---------------------------------------------------------------------===//
2287 // SSE2 - Packed Integer Arithmetic Instructions
2288 //===---------------------------------------------------------------------===//
2289
2290 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2291
2292 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2293                             bit IsCommutable = 0, bit Is2Addr = 1> {
2294   let isCommutable = IsCommutable in
2295   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2296        (ins VR128:$src1, VR128:$src2),
2297        !if(Is2Addr,
2298            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2299            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2300        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2301   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2302        (ins VR128:$src1, i128mem:$src2),
2303        !if(Is2Addr,
2304            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2305            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2306        [(set VR128:$dst, (IntId VR128:$src1,
2307                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2308 }
2309
2310 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2311                              string OpcodeStr, Intrinsic IntId,
2312                              Intrinsic IntId2, bit Is2Addr = 1> {
2313   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2314        (ins VR128:$src1, VR128:$src2),
2315        !if(Is2Addr,
2316            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2317            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2318        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2319   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2320        (ins VR128:$src1, i128mem:$src2),
2321        !if(Is2Addr,
2322            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2323            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2324        [(set VR128:$dst, (IntId VR128:$src1,
2325                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2326   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2327        (ins VR128:$src1, i32i8imm:$src2),
2328        !if(Is2Addr,
2329            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2330            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2331        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2332 }
2333
2334 /// PDI_binop_rm - Simple SSE2 binary operator.
2335 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2336                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2337   let isCommutable = IsCommutable in
2338   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2339        (ins VR128:$src1, VR128:$src2),
2340        !if(Is2Addr,
2341            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2342            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2343        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2344   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2345        (ins VR128:$src1, i128mem:$src2),
2346        !if(Is2Addr,
2347            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2348            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2349        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2350                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2351 }
2352
2353 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2354 ///
2355 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2356 /// to collapse (bitconvert VT to VT) into its operand.
2357 ///
2358 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2359                               bit IsCommutable = 0, bit Is2Addr = 1> {
2360   let isCommutable = IsCommutable in
2361   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2362        (ins VR128:$src1, VR128:$src2),
2363        !if(Is2Addr,
2364            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2365            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2366        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2367   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2368        (ins VR128:$src1, i128mem:$src2),
2369        !if(Is2Addr,
2370            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2371            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2372        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2373 }
2374
2375 } // ExeDomain = SSEPackedInt
2376
2377 // 128-bit Integer Arithmetic
2378
2379 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2380 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2381 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2382 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2383 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2384 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2385 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2386 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2387 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2388 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2389
2390 // Intrinsic forms
2391 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2392                                  VEX_4V;
2393 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2394                                  VEX_4V;
2395 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2396                                  VEX_4V;
2397 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2398                                  VEX_4V;
2399 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2400                                  VEX_4V;
2401 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2402                                  VEX_4V;
2403 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2404                                  VEX_4V;
2405 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2406                                  VEX_4V;
2407 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2408                                  VEX_4V;
2409 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2410                                  VEX_4V;
2411 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2412                                  VEX_4V;
2413 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2414                                  VEX_4V;
2415 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2416                                  VEX_4V;
2417 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2418                                  VEX_4V;
2419 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2420                                  VEX_4V;
2421 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2422                                  VEX_4V;
2423 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2424                                  VEX_4V;
2425 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2426                                  VEX_4V;
2427 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2428                                  VEX_4V;
2429 }
2430
2431 let Constraints = "$src1 = $dst" in {
2432 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2433 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2434 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2435 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2436 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2437 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2438 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2439 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2440 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2441
2442 // Intrinsic forms
2443 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2444 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2445 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2446 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2447 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2448 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2449 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2450 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2451 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2452 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2453 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2454 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2455 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2456 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2457 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2458 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2459 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2460 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2461 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2462
2463 } // Constraints = "$src1 = $dst"
2464
2465 //===---------------------------------------------------------------------===//
2466 // SSE2 - Packed Integer Logical Instructions
2467 //===---------------------------------------------------------------------===//
2468
2469 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2470 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2471                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2472                                 VEX_4V;
2473 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2474                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2475                                 VEX_4V;
2476 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2477                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2478                                 VEX_4V;
2479
2480 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2481                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2482                                 VEX_4V;
2483 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2484                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2485                                 VEX_4V;
2486 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2487                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2488                                 VEX_4V;
2489
2490 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2491                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2492                                 VEX_4V;
2493 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2494                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2495                                 VEX_4V;
2496
2497 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2498 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2499 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2500
2501 let ExeDomain = SSEPackedInt in {
2502   let neverHasSideEffects = 1 in {
2503     // 128-bit logical shifts.
2504     def VPSLLDQri : PDIi8<0x73, MRM7r,
2505                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2506                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2507                       VEX_4V;
2508     def VPSRLDQri : PDIi8<0x73, MRM3r,
2509                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2510                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2511                       VEX_4V;
2512     // PSRADQri doesn't exist in SSE[1-3].
2513   }
2514   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2515                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2516                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2517                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2518                                               VR128:$src2)))]>, VEX_4V;
2519
2520   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2521                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2522                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2523                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2524                                               (memopv2i64 addr:$src2))))]>,
2525                                               VEX_4V;
2526 }
2527 }
2528
2529 let Constraints = "$src1 = $dst" in {
2530 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2531                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2532 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2533                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2534 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2535                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2536
2537 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2538                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2539 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2540                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2541 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2542                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2543
2544 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2545                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2546 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2547                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2548
2549 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2550 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2551 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2552
2553 let ExeDomain = SSEPackedInt in {
2554   let neverHasSideEffects = 1 in {
2555     // 128-bit logical shifts.
2556     def PSLLDQri : PDIi8<0x73, MRM7r,
2557                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2558                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2559     def PSRLDQri : PDIi8<0x73, MRM3r,
2560                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2561                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2562     // PSRADQri doesn't exist in SSE[1-3].
2563   }
2564   def PANDNrr : PDI<0xDF, MRMSrcReg,
2565                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2566                     "pandn\t{$src2, $dst|$dst, $src2}",
2567                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2568                                               VR128:$src2)))]>;
2569
2570   def PANDNrm : PDI<0xDF, MRMSrcMem,
2571                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2572                     "pandn\t{$src2, $dst|$dst, $src2}",
2573                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2574                                               (memopv2i64 addr:$src2))))]>;
2575 }
2576 } // Constraints = "$src1 = $dst"
2577
2578 let Predicates = [HasAVX] in {
2579   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2580             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2581   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2582             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2583   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2584             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
2585   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2586             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
2587   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2588             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2589
2590   // Shift up / down and insert zero's.
2591   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2592             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2593   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2594             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2595 }
2596
2597 let Predicates = [HasSSE2] in {
2598   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2599             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2600   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2601             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2602   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2603             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2604   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2605             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2606   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2607             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2608
2609   // Shift up / down and insert zero's.
2610   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2611             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2612   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2613             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2614 }
2615
2616 //===---------------------------------------------------------------------===//
2617 // SSE2 - Packed Integer Comparison Instructions
2618 //===---------------------------------------------------------------------===//
2619
2620 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2621   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2622                                     0>, VEX_4V;
2623   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2624                                     0>, VEX_4V;
2625   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2626                                     0>, VEX_4V;
2627   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2628                                     0>, VEX_4V;
2629   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2630                                     0>, VEX_4V;
2631   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2632                                     0>, VEX_4V;
2633 }
2634
2635 let Constraints = "$src1 = $dst" in {
2636   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2637   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2638   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2639   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2640   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2641   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2642 } // Constraints = "$src1 = $dst"
2643
2644 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2645           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2646 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2647           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2648 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2649           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2650 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2651           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2652 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2653           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2654 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2655           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2656
2657 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2658           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2659 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2660           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2661 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2662           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2663 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2664           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2665 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2666           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2667 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2668           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2669
2670 //===---------------------------------------------------------------------===//
2671 // SSE2 - Packed Integer Pack Instructions
2672 //===---------------------------------------------------------------------===//
2673
2674 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2675 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
2676                                   0, 0>, VEX_4V;
2677 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
2678                                   0, 0>, VEX_4V;
2679 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
2680                                   0, 0>, VEX_4V;
2681 }
2682
2683 let Constraints = "$src1 = $dst" in {
2684 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2685 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2686 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2687 } // Constraints = "$src1 = $dst"
2688
2689 //===---------------------------------------------------------------------===//
2690 // SSE2 - Packed Integer Shuffle Instructions
2691 //===---------------------------------------------------------------------===//
2692
2693 let ExeDomain = SSEPackedInt in {
2694 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
2695                          PatFrag bc_frag> {
2696 def ri : Ii8<0x70, MRMSrcReg,
2697               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2698               !strconcat(OpcodeStr,
2699                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2700               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
2701                                                       (undef))))]>;
2702 def mi : Ii8<0x70, MRMSrcMem,
2703               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2704               !strconcat(OpcodeStr,
2705                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2706               [(set VR128:$dst, (vt (pshuf_frag:$src2
2707                                       (bc_frag (memopv2i64 addr:$src1)),
2708                                       (undef))))]>;
2709 }
2710 } // ExeDomain = SSEPackedInt
2711
2712 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2713   let AddedComplexity = 5 in
2714   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
2715                                VEX;
2716
2717   // SSE2 with ImmT == Imm8 and XS prefix.
2718   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
2719                                VEX;
2720
2721   // SSE2 with ImmT == Imm8 and XD prefix.
2722   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
2723                                VEX;
2724 }
2725
2726 let Predicates = [HasSSE2] in {
2727   let AddedComplexity = 5 in
2728   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
2729
2730   // SSE2 with ImmT == Imm8 and XS prefix.
2731   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
2732
2733   // SSE2 with ImmT == Imm8 and XD prefix.
2734   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
2735 }
2736
2737 //===---------------------------------------------------------------------===//
2738 // SSE2 - Packed Integer Unpack Instructions
2739 //===---------------------------------------------------------------------===//
2740
2741 let ExeDomain = SSEPackedInt in {
2742 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2743                        PatFrag unp_frag, PatFrag bc_frag, bit Is2Addr = 1> {
2744   def rr : PDI<opc, MRMSrcReg,
2745       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2746       !if(Is2Addr,
2747           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2748           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2749       [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2750   def rm : PDI<opc, MRMSrcMem,
2751       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2752       !if(Is2Addr,
2753           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2754           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2755       [(set VR128:$dst, (unp_frag VR128:$src1,
2756                                   (bc_frag (memopv2i64
2757                                                addr:$src2))))]>;
2758 }
2759
2760 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2761   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, unpckl, bc_v16i8,
2762                                  0>, VEX_4V;
2763   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, unpckl, bc_v8i16,
2764                                  0>, VEX_4V;
2765   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, unpckl, bc_v4i32,
2766                                  0>, VEX_4V;
2767
2768   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2769   /// knew to collapse (bitconvert VT to VT) into its operand.
2770   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2771                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2772                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2773                         [(set VR128:$dst,
2774                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>, VEX_4V;
2775   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2776                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2777                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2778                         [(set VR128:$dst,
2779                           (v2i64 (unpckl VR128:$src1,
2780                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2781
2782   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, unpckh, bc_v16i8,
2783                                  0>, VEX_4V;
2784   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, unpckh, bc_v8i16,
2785                                  0>, VEX_4V;
2786   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, unpckh, bc_v4i32,
2787                                  0>, VEX_4V;
2788
2789   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2790   /// knew to collapse (bitconvert VT to VT) into its operand.
2791   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2792                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2793                          "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2794                         [(set VR128:$dst,
2795                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>, VEX_4V;
2796   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2797                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2798                         "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2799                         [(set VR128:$dst,
2800                           (v2i64 (unpckh VR128:$src1,
2801                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2802 }
2803
2804 let Constraints = "$src1 = $dst" in {
2805   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2806   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2807   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2808
2809   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2810   /// knew to collapse (bitconvert VT to VT) into its operand.
2811   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2812                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2813                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2814                         [(set VR128:$dst,
2815                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2816   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2817                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2818                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2819                         [(set VR128:$dst,
2820                           (v2i64 (unpckl VR128:$src1,
2821                                          (memopv2i64 addr:$src2))))]>;
2822
2823   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2824   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2825   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2826
2827   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2828   /// knew to collapse (bitconvert VT to VT) into its operand.
2829   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2830                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2831                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2832                         [(set VR128:$dst,
2833                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2834   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2835                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2836                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2837                         [(set VR128:$dst,
2838                           (v2i64 (unpckh VR128:$src1,
2839                                          (memopv2i64 addr:$src2))))]>;
2840 }
2841
2842 } // ExeDomain = SSEPackedInt
2843
2844 //===---------------------------------------------------------------------===//
2845 // SSE2 - Packed Integer Extract and Insert
2846 //===---------------------------------------------------------------------===//
2847
2848 let ExeDomain = SSEPackedInt in {
2849 multiclass sse2_pinsrw<bit Is2Addr = 1> {
2850   def rri : Ii8<0xC4, MRMSrcReg,
2851        (outs VR128:$dst), (ins VR128:$src1,
2852         GR32:$src2, i32i8imm:$src3),
2853        !if(Is2Addr,
2854            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2855            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2856        [(set VR128:$dst,
2857          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2858   def rmi : Ii8<0xC4, MRMSrcMem,
2859                        (outs VR128:$dst), (ins VR128:$src1,
2860                         i16mem:$src2, i32i8imm:$src3),
2861        !if(Is2Addr,
2862            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2863            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2864        [(set VR128:$dst,
2865          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2866                     imm:$src3))]>;
2867 }
2868
2869 // Extract
2870 let isAsmParserOnly = 1, Predicates = [HasAVX] in
2871 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
2872                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2873                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2874                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2875                                                 imm:$src2))]>, OpSize, VEX;
2876 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2877                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2878                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2879                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2880                                                 imm:$src2))]>;
2881
2882 // Insert
2883 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2884   defm VPINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
2885   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
2886        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2887        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2888        []>, OpSize, VEX_4V;
2889 }
2890
2891 let Constraints = "$src1 = $dst" in
2892   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
2893
2894 } // ExeDomain = SSEPackedInt
2895
2896 //===---------------------------------------------------------------------===//
2897 // SSE2 - Packed Mask Creation
2898 //===---------------------------------------------------------------------===//
2899
2900 let ExeDomain = SSEPackedInt in {
2901
2902 let isAsmParserOnly = 1 in {
2903 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2904            "pmovmskb\t{$src, $dst|$dst, $src}",
2905            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
2906 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2907            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
2908 }
2909 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2910            "pmovmskb\t{$src, $dst|$dst, $src}",
2911            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2912
2913 } // ExeDomain = SSEPackedInt
2914
2915 //===---------------------------------------------------------------------===//
2916 // SSE2 - Conditional Store
2917 //===---------------------------------------------------------------------===//
2918
2919 let ExeDomain = SSEPackedInt in {
2920
2921 let isAsmParserOnly = 1 in {
2922 let Uses = [EDI] in
2923 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
2924            (ins VR128:$src, VR128:$mask),
2925            "maskmovdqu\t{$mask, $src|$src, $mask}",
2926            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
2927 let Uses = [RDI] in
2928 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
2929            (ins VR128:$src, VR128:$mask),
2930            "maskmovdqu\t{$mask, $src|$src, $mask}",
2931            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
2932 }
2933
2934 let Uses = [EDI] in
2935 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2936            "maskmovdqu\t{$mask, $src|$src, $mask}",
2937            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2938 let Uses = [RDI] in
2939 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2940            "maskmovdqu\t{$mask, $src|$src, $mask}",
2941            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2942
2943 } // ExeDomain = SSEPackedInt
2944
2945 //===---------------------------------------------------------------------===//
2946 // SSE2 - Move Doubleword
2947 //===---------------------------------------------------------------------===//
2948
2949 // Move Int Doubleword to Packed Double Int
2950 let isAsmParserOnly = 1 in {
2951 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2952                       "movd\t{$src, $dst|$dst, $src}",
2953                       [(set VR128:$dst,
2954                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
2955 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2956                       "movd\t{$src, $dst|$dst, $src}",
2957                       [(set VR128:$dst,
2958                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
2959                       VEX;
2960 }
2961 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2962                       "movd\t{$src, $dst|$dst, $src}",
2963                       [(set VR128:$dst,
2964                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2965 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2966                       "movd\t{$src, $dst|$dst, $src}",
2967                       [(set VR128:$dst,
2968                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2969
2970
2971 // Move Int Doubleword to Single Scalar
2972 let isAsmParserOnly = 1 in {
2973 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2974                       "movd\t{$src, $dst|$dst, $src}",
2975                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
2976
2977 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2978                       "movd\t{$src, $dst|$dst, $src}",
2979                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
2980                       VEX;
2981 }
2982 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2983                       "movd\t{$src, $dst|$dst, $src}",
2984                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2985
2986 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2987                       "movd\t{$src, $dst|$dst, $src}",
2988                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2989
2990 // Move Packed Doubleword Int to Packed Double Int
2991 let isAsmParserOnly = 1 in {
2992 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2993                        "movd\t{$src, $dst|$dst, $src}",
2994                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2995                                         (iPTR 0)))]>, VEX;
2996 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
2997                        (ins i32mem:$dst, VR128:$src),
2998                        "movd\t{$src, $dst|$dst, $src}",
2999                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3000                                      (iPTR 0))), addr:$dst)]>, VEX;
3001 }
3002 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3003                        "movd\t{$src, $dst|$dst, $src}",
3004                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3005                                         (iPTR 0)))]>;
3006 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
3007                        "movd\t{$src, $dst|$dst, $src}",
3008                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3009                                      (iPTR 0))), addr:$dst)]>;
3010
3011 // Move Scalar Single to Double Int
3012 let isAsmParserOnly = 1 in {
3013 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3014                       "movd\t{$src, $dst|$dst, $src}",
3015                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
3016 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3017                       "movd\t{$src, $dst|$dst, $src}",
3018                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
3019 }
3020 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3021                       "movd\t{$src, $dst|$dst, $src}",
3022                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
3023 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3024                       "movd\t{$src, $dst|$dst, $src}",
3025                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
3026
3027 // movd / movq to XMM register zero-extends
3028 let AddedComplexity = 15, isAsmParserOnly = 1 in {
3029 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3030                        "movd\t{$src, $dst|$dst, $src}",
3031                        [(set VR128:$dst, (v4i32 (X86vzmovl
3032                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
3033                                       VEX;
3034 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3035                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3036                        [(set VR128:$dst, (v2i64 (X86vzmovl
3037                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
3038                                       VEX, VEX_W;
3039 }
3040 let AddedComplexity = 15 in {
3041 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3042                        "movd\t{$src, $dst|$dst, $src}",
3043                        [(set VR128:$dst, (v4i32 (X86vzmovl
3044                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
3045 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3046                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3047                        [(set VR128:$dst, (v2i64 (X86vzmovl
3048                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
3049 }
3050
3051 let AddedComplexity = 20 in {
3052 let isAsmParserOnly = 1 in
3053 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3054                        "movd\t{$src, $dst|$dst, $src}",
3055                        [(set VR128:$dst,
3056                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3057                                                    (loadi32 addr:$src))))))]>,
3058                                                    VEX;
3059 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3060                        "movd\t{$src, $dst|$dst, $src}",
3061                        [(set VR128:$dst,
3062                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3063                                                    (loadi32 addr:$src))))))]>;
3064
3065 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
3066             (MOVZDI2PDIrm addr:$src)>;
3067 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3068             (MOVZDI2PDIrm addr:$src)>;
3069 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3070             (MOVZDI2PDIrm addr:$src)>;
3071 }
3072
3073 //===---------------------------------------------------------------------===//
3074 // SSE2 - Move Quadword
3075 //===---------------------------------------------------------------------===//
3076
3077 // Move Quadword Int to Packed Quadword Int
3078 let isAsmParserOnly = 1 in
3079 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3080                     "vmovq\t{$src, $dst|$dst, $src}",
3081                     [(set VR128:$dst,
3082                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3083                     VEX, Requires<[HasAVX]>;
3084 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3085                     "movq\t{$src, $dst|$dst, $src}",
3086                     [(set VR128:$dst,
3087                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3088                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3089
3090 // Move Packed Quadword Int to Quadword Int
3091 let isAsmParserOnly = 1 in
3092 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3093                       "movq\t{$src, $dst|$dst, $src}",
3094                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3095                                     (iPTR 0))), addr:$dst)]>, VEX;
3096 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3097                       "movq\t{$src, $dst|$dst, $src}",
3098                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3099                                     (iPTR 0))), addr:$dst)]>;
3100
3101 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3102           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3103
3104 // Store / copy lower 64-bits of a XMM register.
3105 let isAsmParserOnly = 1 in
3106 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3107                      "movq\t{$src, $dst|$dst, $src}",
3108                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3109 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3110                      "movq\t{$src, $dst|$dst, $src}",
3111                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3112
3113 let AddedComplexity = 20, isAsmParserOnly = 1 in
3114 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3115                      "vmovq\t{$src, $dst|$dst, $src}",
3116                      [(set VR128:$dst,
3117                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3118                                                  (loadi64 addr:$src))))))]>,
3119                      XS, VEX, Requires<[HasAVX]>;
3120
3121 let AddedComplexity = 20 in {
3122 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3123                      "movq\t{$src, $dst|$dst, $src}",
3124                      [(set VR128:$dst,
3125                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3126                                                  (loadi64 addr:$src))))))]>,
3127                      XS, Requires<[HasSSE2]>;
3128
3129 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3130             (MOVZQI2PQIrm addr:$src)>;
3131 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3132             (MOVZQI2PQIrm addr:$src)>;
3133 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3134 }
3135
3136 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3137 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3138 let isAsmParserOnly = 1, AddedComplexity = 15 in
3139 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3140                         "vmovq\t{$src, $dst|$dst, $src}",
3141                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3142                       XS, VEX, Requires<[HasAVX]>;
3143 let AddedComplexity = 15 in
3144 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3145                         "movq\t{$src, $dst|$dst, $src}",
3146                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3147                       XS, Requires<[HasSSE2]>;
3148
3149 let AddedComplexity = 20, isAsmParserOnly = 1 in
3150 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3151                         "vmovq\t{$src, $dst|$dst, $src}",
3152                     [(set VR128:$dst, (v2i64 (X86vzmovl
3153                                              (loadv2i64 addr:$src))))]>,
3154                       XS, VEX, Requires<[HasAVX]>;
3155 let AddedComplexity = 20 in {
3156 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3157                         "movq\t{$src, $dst|$dst, $src}",
3158                     [(set VR128:$dst, (v2i64 (X86vzmovl
3159                                              (loadv2i64 addr:$src))))]>,
3160                       XS, Requires<[HasSSE2]>;
3161
3162 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3163             (MOVZPQILo2PQIrm addr:$src)>;
3164 }
3165
3166 // Instructions to match in the assembler
3167 let isAsmParserOnly = 1 in {
3168 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3169                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3170 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3171                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3172 // Recognize "movd" with GR64 destination, but encode as a "movq"
3173 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3174                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3175 }
3176
3177 // Instructions for the disassembler
3178 // xr = XMM register
3179 // xm = mem64
3180
3181 let isAsmParserOnly = 1, Predicates = [HasAVX] in
3182 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3183                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3184 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3185                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3186
3187 //===---------------------------------------------------------------------===//
3188 // SSE2 - Misc Instructions
3189 //===---------------------------------------------------------------------===//
3190
3191 // Flush cache
3192 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3193                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3194               TB, Requires<[HasSSE2]>;
3195
3196 // Load, store, and memory fence
3197 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3198                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3199 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3200                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3201 def : Pat<(X86LFence), (LFENCE)>;
3202 def : Pat<(X86MFence), (MFENCE)>;
3203
3204
3205 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3206 // was introduced with SSE2, it's backward compatible.
3207 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3208
3209 // Alias instructions that map zero vector to pxor / xorp* for sse.
3210 // We set canFoldAsLoad because this can be converted to a constant-pool
3211 // load of an all-ones value if folding it would be beneficial.
3212 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3213     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3214   // FIXME: Change encoding to pseudo.
3215   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3216                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3217
3218 //===---------------------------------------------------------------------===//
3219 // SSE3 - Conversion Instructions
3220 //===---------------------------------------------------------------------===//
3221
3222 // Convert Packed Double FP to Packed DW Integers
3223 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3224 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3225 // register, but the same isn't true when using memory operands instead.
3226 // Provide other assembly rr and rm forms to address this explicitly.
3227 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3228                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3229 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3230                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3231
3232 // XMM only
3233 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3234                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3235 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3236                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3237
3238 // YMM only
3239 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3240                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3241 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3242                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3243 }
3244
3245 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3246                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3247 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3248                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3249
3250 // Convert Packed DW Integers to Packed Double FP
3251 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3252 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3253                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3254 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3255                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3256 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3257                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3258 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3259                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3260 }
3261
3262 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3263                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3264 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3265                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3266
3267 // AVX 256-bit register conversion intrinsics
3268 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3269            (VCVTDQ2PDYrr VR128:$src)>;
3270 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3271            (VCVTDQ2PDYrm addr:$src)>;
3272
3273 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3274           (VCVTPD2DQYrr VR256:$src)>;
3275 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3276           (VCVTPD2DQYrm addr:$src)>;
3277
3278 //===---------------------------------------------------------------------===//
3279 // SSE3 - Move Instructions
3280 //===---------------------------------------------------------------------===//
3281
3282 // Replicate Single FP
3283 multiclass sse3_replicate_sfp<bits<8> op, PatFrag rep_frag, string OpcodeStr> {
3284 def rr : S3SI<op, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3285                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3286                       [(set VR128:$dst, (v4f32 (rep_frag
3287                                                 VR128:$src, (undef))))]>;
3288 def rm : S3SI<op, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3289                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3290                       [(set VR128:$dst, (rep_frag
3291                                          (memopv4f32 addr:$src), (undef)))]>;
3292 }
3293
3294 multiclass sse3_replicate_sfp_y<bits<8> op, PatFrag rep_frag,
3295                                 string OpcodeStr> {
3296 def rr : S3SI<op, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3297               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3298 def rm : S3SI<op, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3299               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3300 }
3301
3302 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3303   // FIXME: Merge above classes when we have patterns for the ymm version
3304   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, movshdup, "vmovshdup">, VEX;
3305   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, movsldup, "vmovsldup">, VEX;
3306   defm VMOVSHDUPY : sse3_replicate_sfp_y<0x16, movshdup, "vmovshdup">, VEX;
3307   defm VMOVSLDUPY : sse3_replicate_sfp_y<0x12, movsldup, "vmovsldup">, VEX;
3308 }
3309 defm MOVSHDUP : sse3_replicate_sfp<0x16, movshdup, "movshdup">;
3310 defm MOVSLDUP : sse3_replicate_sfp<0x12, movsldup, "movsldup">;
3311
3312 // Replicate Double FP
3313 multiclass sse3_replicate_dfp<string OpcodeStr> {
3314 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3315                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3316                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3317 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3318                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3319                     [(set VR128:$dst,
3320                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3321                                       (undef))))]>;
3322 }
3323
3324 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3325 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3326                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3327                     []>;
3328 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3329                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3330                     []>;
3331 }
3332
3333 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3334   // FIXME: Merge above classes when we have patterns for the ymm version
3335   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3336   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3337 }
3338 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3339
3340 // Move Unaligned Integer
3341 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3342   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3343                    "vlddqu\t{$src, $dst|$dst, $src}",
3344                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3345   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3346                    "vlddqu\t{$src, $dst|$dst, $src}",
3347                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
3348 }
3349 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3350                    "lddqu\t{$src, $dst|$dst, $src}",
3351                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3352
3353 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3354                    (undef)),
3355           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3356
3357 // Several Move patterns
3358 let AddedComplexity = 5 in {
3359 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
3360           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3361 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3362           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3363 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
3364           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3365 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3366           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3367 }
3368
3369 // vector_shuffle v1, <undef> <1, 1, 3, 3>
3370 let AddedComplexity = 15 in
3371 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
3372           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3373 let AddedComplexity = 20 in
3374 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3375           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
3376
3377 // vector_shuffle v1, <undef> <0, 0, 2, 2>
3378 let AddedComplexity = 15 in
3379   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
3380             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3381 let AddedComplexity = 20 in
3382   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3383             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
3384
3385 //===---------------------------------------------------------------------===//
3386 // SSE3 - Arithmetic
3387 //===---------------------------------------------------------------------===//
3388
3389 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
3390                        X86MemOperand x86memop, bit Is2Addr = 1> {
3391   def rr : I<0xD0, MRMSrcReg,
3392        (outs RC:$dst), (ins RC:$src1, RC:$src2),
3393        !if(Is2Addr,
3394            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3395            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3396        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
3397   def rm : I<0xD0, MRMSrcMem,
3398        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3399        !if(Is2Addr,
3400            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3401            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3402        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
3403 }
3404
3405 let isAsmParserOnly = 1, Predicates = [HasAVX],
3406   ExeDomain = SSEPackedDouble in {
3407   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
3408                                f128mem, 0>, XD, VEX_4V;
3409   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
3410                                f128mem, 0>, OpSize, VEX_4V;
3411   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
3412                                f256mem, 0>, XD, VEX_4V;
3413   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
3414                                f256mem, 0>, OpSize, VEX_4V;
3415 }
3416 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3417     ExeDomain = SSEPackedDouble in {
3418   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
3419                               f128mem>, XD;
3420   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
3421                               f128mem>, TB, OpSize;
3422 }
3423
3424 //===---------------------------------------------------------------------===//
3425 // SSE3 Instructions
3426 //===---------------------------------------------------------------------===//
3427
3428 // Horizontal ops
3429 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3430                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3431   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3432        !if(Is2Addr,
3433          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3434          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3435       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3436
3437   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3438        !if(Is2Addr,
3439          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3440          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3441       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3442 }
3443 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3444                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3445   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3446        !if(Is2Addr,
3447          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3448          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3449       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3450
3451   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3452        !if(Is2Addr,
3453          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3454          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3455       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3456 }
3457
3458 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3459   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
3460                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
3461   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
3462                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
3463   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
3464                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
3465   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
3466                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
3467   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
3468                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
3469   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
3470                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
3471   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
3472                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
3473   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
3474                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
3475 }
3476
3477 let Constraints = "$src1 = $dst" in {
3478   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
3479                         int_x86_sse3_hadd_ps>;
3480   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
3481                        int_x86_sse3_hadd_pd>;
3482   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
3483                         int_x86_sse3_hsub_ps>;
3484   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
3485                        int_x86_sse3_hsub_pd>;
3486 }
3487
3488 //===---------------------------------------------------------------------===//
3489 // SSSE3 - Packed Absolute Instructions
3490 //===---------------------------------------------------------------------===//
3491
3492
3493 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
3494 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
3495                             PatFrag mem_frag128, Intrinsic IntId128> {
3496   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3497                     (ins VR128:$src),
3498                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3499                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3500                     OpSize;
3501
3502   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3503                     (ins i128mem:$src),
3504                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3505                     [(set VR128:$dst,
3506                       (IntId128
3507                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
3508 }
3509
3510 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3511   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
3512                                   int_x86_ssse3_pabs_b_128>, VEX;
3513   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
3514                                   int_x86_ssse3_pabs_w_128>, VEX;
3515   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
3516                                   int_x86_ssse3_pabs_d_128>, VEX;
3517 }
3518
3519 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
3520                               int_x86_ssse3_pabs_b_128>;
3521 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
3522                               int_x86_ssse3_pabs_w_128>;
3523 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
3524                               int_x86_ssse3_pabs_d_128>;
3525
3526 //===---------------------------------------------------------------------===//
3527 // SSSE3 - Packed Binary Operator Instructions
3528 //===---------------------------------------------------------------------===//
3529
3530 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
3531 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
3532                              PatFrag mem_frag128, Intrinsic IntId128,
3533                              bit Is2Addr = 1> {
3534   let isCommutable = 1 in
3535   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3536        (ins VR128:$src1, VR128:$src2),
3537        !if(Is2Addr,
3538          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3539          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3540        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3541        OpSize;
3542   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3543        (ins VR128:$src1, i128mem:$src2),
3544        !if(Is2Addr,
3545          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3546          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3547        [(set VR128:$dst,
3548          (IntId128 VR128:$src1,
3549           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3550 }
3551
3552 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3553 let isCommutable = 0 in {
3554   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
3555                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
3556   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
3557                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
3558   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
3559                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
3560   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
3561                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
3562   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
3563                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
3564   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
3565                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
3566   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
3567                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
3568   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
3569                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
3570   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
3571                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
3572   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
3573                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
3574   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
3575                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
3576 }
3577 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
3578                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
3579 }
3580
3581 // None of these have i8 immediate fields.
3582 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
3583 let isCommutable = 0 in {
3584   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
3585                                      int_x86_ssse3_phadd_w_128>;
3586   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
3587                                      int_x86_ssse3_phadd_d_128>;
3588   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
3589                                      int_x86_ssse3_phadd_sw_128>;
3590   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
3591                                      int_x86_ssse3_phsub_w_128>;
3592   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
3593                                      int_x86_ssse3_phsub_d_128>;
3594   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
3595                                      int_x86_ssse3_phsub_sw_128>;
3596   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
3597                                      int_x86_ssse3_pmadd_ub_sw_128>;
3598   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
3599                                      int_x86_ssse3_pshuf_b_128>;
3600   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
3601                                      int_x86_ssse3_psign_b_128>;
3602   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
3603                                      int_x86_ssse3_psign_w_128>;
3604   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
3605                                        int_x86_ssse3_psign_d_128>;
3606 }
3607 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
3608                                      int_x86_ssse3_pmul_hr_sw_128>;
3609 }
3610
3611 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3612           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3613 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3614           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3615
3616 //===---------------------------------------------------------------------===//
3617 // SSSE3 - Packed Align Instruction Patterns
3618 //===---------------------------------------------------------------------===//
3619
3620 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
3621   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3622       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3623       !if(Is2Addr,
3624         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3625         !strconcat(asm,
3626                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3627       []>, OpSize;
3628   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3629       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3630       !if(Is2Addr,
3631         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3632         !strconcat(asm,
3633                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3634       []>, OpSize;
3635 }
3636
3637 let isAsmParserOnly = 1, Predicates = [HasAVX] in
3638   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
3639 let Constraints = "$src1 = $dst" in
3640   defm PALIGN : ssse3_palign<"palignr">;
3641
3642 let AddedComplexity = 5 in {
3643 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3644           (PALIGNR128rr VR128:$src2, VR128:$src1,
3645                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3646       Requires<[HasSSSE3]>;
3647 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3648           (PALIGNR128rr VR128:$src2, VR128:$src1,
3649                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3650       Requires<[HasSSSE3]>;
3651 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3652           (PALIGNR128rr VR128:$src2, VR128:$src1,
3653                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3654       Requires<[HasSSSE3]>;
3655 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3656           (PALIGNR128rr VR128:$src2, VR128:$src1,
3657                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3658       Requires<[HasSSSE3]>;
3659 }
3660
3661 //===---------------------------------------------------------------------===//
3662 // SSSE3 Misc Instructions
3663 //===---------------------------------------------------------------------===//
3664
3665 // Thread synchronization
3666 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
3667                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
3668 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
3669                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
3670
3671 //===---------------------------------------------------------------------===//
3672 // Non-Instruction Patterns
3673 //===---------------------------------------------------------------------===//
3674
3675 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3676 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3677 // combine.
3678 // Since these loads aren't folded into the fextend, we have to match it
3679 // explicitly here.
3680 let Predicates = [HasSSE2] in
3681  def : Pat<(fextend (loadf32 addr:$src)),
3682            (CVTSS2SDrm addr:$src)>;
3683
3684 // bit_convert
3685 let Predicates = [HasSSE2] in {
3686   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3687   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3688   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3689   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3690   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3691   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3692   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3693   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3694   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3695   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3696   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3697   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3698   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3699   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3700   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3701   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3702   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3703   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3704   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3705   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3706   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3707   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3708   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3709   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3710   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3711   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3712   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3713   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3714   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3715   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3716 }
3717
3718 // Move scalar to XMM zero-extended
3719 // movd to XMM register zero-extends
3720 let AddedComplexity = 15 in {
3721 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3722 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3723           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3724 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3725           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3726 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3727           (MOVSSrr (v4f32 (V_SET0PS)),
3728                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3729 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3730           (MOVSSrr (v4i32 (V_SET0PI)),
3731                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3732 }
3733
3734 // Splat v2f64 / v2i64
3735 let AddedComplexity = 10 in {
3736 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3737           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3738 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3739           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3740 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3741           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3742 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3743           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3744 }
3745
3746 // Special unary SHUFPSrri case.
3747 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3748           (SHUFPSrri VR128:$src1, VR128:$src1,
3749                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3750 let AddedComplexity = 5 in
3751 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3752           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3753       Requires<[HasSSE2]>;
3754 // Special unary SHUFPDrri case.
3755 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3756           (SHUFPDrri VR128:$src1, VR128:$src1,
3757                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3758       Requires<[HasSSE2]>;
3759 // Special unary SHUFPDrri case.
3760 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3761           (SHUFPDrri VR128:$src1, VR128:$src1,
3762                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3763       Requires<[HasSSE2]>;
3764 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3765 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3766           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3767       Requires<[HasSSE2]>;
3768
3769 // Special binary v4i32 shuffle cases with SHUFPS.
3770 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3771           (SHUFPSrri VR128:$src1, VR128:$src2,
3772                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3773            Requires<[HasSSE2]>;
3774 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3775           (SHUFPSrmi VR128:$src1, addr:$src2,
3776                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3777            Requires<[HasSSE2]>;
3778 // Special binary v2i64 shuffle cases using SHUFPDrri.
3779 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3780           (SHUFPDrri VR128:$src1, VR128:$src2,
3781                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3782           Requires<[HasSSE2]>;
3783
3784 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3785 let AddedComplexity = 15 in {
3786 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3787           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3788           Requires<[OptForSpeed, HasSSE2]>;
3789 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3790           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3791           Requires<[OptForSpeed, HasSSE2]>;
3792 }
3793 let AddedComplexity = 10 in {
3794 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3795           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3796 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3797           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3798 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3799           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3800 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3801           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3802 }
3803
3804 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3805 let AddedComplexity = 15 in {
3806 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3807           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3808           Requires<[OptForSpeed, HasSSE2]>;
3809 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3810           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3811           Requires<[OptForSpeed, HasSSE2]>;
3812 }
3813 let AddedComplexity = 10 in {
3814 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3815           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3816 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3817           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3818 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3819           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3820 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3821           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3822 }
3823
3824 let AddedComplexity = 20 in {
3825 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3826 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3827           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3828
3829 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3830 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3831           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3832
3833 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3834 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3835           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3836 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3837           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3838 }
3839
3840 let AddedComplexity = 20 in {
3841 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3842 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3843           (MOVLPSrm VR128:$src1, addr:$src2)>;
3844 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3845           (MOVLPDrm VR128:$src1, addr:$src2)>;
3846 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3847           (MOVLPSrm VR128:$src1, addr:$src2)>;
3848 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3849           (MOVLPDrm VR128:$src1, addr:$src2)>;
3850 }
3851
3852 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3853 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3854           (MOVLPSmr addr:$src1, VR128:$src2)>;
3855 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3856           (MOVLPDmr addr:$src1, VR128:$src2)>;
3857 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3858                  addr:$src1),
3859           (MOVLPSmr addr:$src1, VR128:$src2)>;
3860 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3861           (MOVLPDmr addr:$src1, VR128:$src2)>;
3862
3863 let AddedComplexity = 15 in {
3864 // Setting the lowest element in the vector.
3865 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3866           (MOVSSrr (v4i32 VR128:$src1),
3867                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3868 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3869           (MOVSDrr (v2i64 VR128:$src1),
3870                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3871
3872 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3873 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3874           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3875       Requires<[HasSSE2]>;
3876 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3877           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3878       Requires<[HasSSE2]>;
3879 }
3880
3881 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3882 // fall back to this for SSE1)
3883 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3884           (SHUFPSrri VR128:$src2, VR128:$src1,
3885                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3886
3887 // Set lowest element and zero upper elements.
3888 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3889           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3890
3891 // Some special case pandn patterns.
3892 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3893                   VR128:$src2)),
3894           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3895 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3896                   VR128:$src2)),
3897           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3898 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3899                   VR128:$src2)),
3900           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3901
3902 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3903                   (memop addr:$src2))),
3904           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3905 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3906                   (memop addr:$src2))),
3907           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3908 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3909                   (memop addr:$src2))),
3910           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3911
3912 // vector -> vector casts
3913 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3914           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3915 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3916           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3917
3918 // Use movaps / movups for SSE integer load / store (one byte shorter).
3919 let Predicates = [HasSSE1] in {
3920   def : Pat<(alignedloadv4i32 addr:$src),
3921             (MOVAPSrm addr:$src)>;
3922   def : Pat<(loadv4i32 addr:$src),
3923             (MOVUPSrm addr:$src)>;
3924   def : Pat<(alignedloadv2i64 addr:$src),
3925             (MOVAPSrm addr:$src)>;
3926   def : Pat<(loadv2i64 addr:$src),
3927             (MOVUPSrm addr:$src)>;
3928
3929   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3930             (MOVAPSmr addr:$dst, VR128:$src)>;
3931   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3932             (MOVAPSmr addr:$dst, VR128:$src)>;
3933   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3934             (MOVAPSmr addr:$dst, VR128:$src)>;
3935   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3936             (MOVAPSmr addr:$dst, VR128:$src)>;
3937   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3938             (MOVUPSmr addr:$dst, VR128:$src)>;
3939   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3940             (MOVUPSmr addr:$dst, VR128:$src)>;
3941   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3942             (MOVUPSmr addr:$dst, VR128:$src)>;
3943   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3944             (MOVUPSmr addr:$dst, VR128:$src)>;
3945 }
3946
3947 // Use vmovaps/vmovups for AVX 128-bit integer load/store (one byte shorter).
3948 let Predicates = [HasAVX] in {
3949   def : Pat<(alignedloadv4i32 addr:$src),
3950             (VMOVAPSrm addr:$src)>;
3951   def : Pat<(loadv4i32 addr:$src),
3952             (VMOVUPSrm addr:$src)>;
3953   def : Pat<(alignedloadv2i64 addr:$src),
3954             (VMOVAPSrm addr:$src)>;
3955   def : Pat<(loadv2i64 addr:$src),
3956             (VMOVUPSrm addr:$src)>;
3957
3958   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3959             (VMOVAPSmr addr:$dst, VR128:$src)>;
3960   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3961             (VMOVAPSmr addr:$dst, VR128:$src)>;
3962   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3963             (VMOVAPSmr addr:$dst, VR128:$src)>;
3964   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3965             (VMOVAPSmr addr:$dst, VR128:$src)>;
3966   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3967             (VMOVUPSmr addr:$dst, VR128:$src)>;
3968   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3969             (VMOVUPSmr addr:$dst, VR128:$src)>;
3970   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3971             (VMOVUPSmr addr:$dst, VR128:$src)>;
3972   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3973             (VMOVUPSmr addr:$dst, VR128:$src)>;
3974 }
3975
3976 //===----------------------------------------------------------------------===//
3977 // SSE4.1 - Packed Move with Sign/Zero Extend
3978 //===----------------------------------------------------------------------===//
3979
3980 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3981   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3982                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3983                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3984
3985   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3986                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3987        [(set VR128:$dst,
3988          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3989        OpSize;
3990 }
3991
3992 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3993 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
3994                                      VEX;
3995 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
3996                                      VEX;
3997 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
3998                                      VEX;
3999 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
4000                                      VEX;
4001 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
4002                                      VEX;
4003 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4004                                      VEX;
4005 }
4006
4007 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4008 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4009 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4010 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4011 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4012 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4013
4014 // Common patterns involving scalar load.
4015 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4016           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4017 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4018           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4019
4020 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4021           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4022 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4023           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4024
4025 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4026           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4027 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4028           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4029
4030 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4031           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4032 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4033           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4034
4035 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4036           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4037 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4038           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4039
4040 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4041           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4042 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4043           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4044
4045
4046 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4047   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4048                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4049                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4050
4051   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4052                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4053        [(set VR128:$dst,
4054          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4055           OpSize;
4056 }
4057
4058 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4059 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4060                                      VEX;
4061 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4062                                      VEX;
4063 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4064                                      VEX;
4065 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4066                                      VEX;
4067 }
4068
4069 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4070 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4071 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4072 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4073
4074 // Common patterns involving scalar load
4075 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4076           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4077 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4078           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4079
4080 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4081           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4082 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4083           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4084
4085
4086 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4087   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4088                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4089                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4090
4091   // Expecting a i16 load any extended to i32 value.
4092   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4093                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4094                  [(set VR128:$dst, (IntId (bitconvert
4095                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4096                  OpSize;
4097 }
4098
4099 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4100 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4101                                      VEX;
4102 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4103                                      VEX;
4104 }
4105 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4106 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4107
4108 // Common patterns involving scalar load
4109 def : Pat<(int_x86_sse41_pmovsxbq
4110             (bitconvert (v4i32 (X86vzmovl
4111                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4112           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4113
4114 def : Pat<(int_x86_sse41_pmovzxbq
4115             (bitconvert (v4i32 (X86vzmovl
4116                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4117           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4118
4119 //===----------------------------------------------------------------------===//
4120 // SSE4.1 - Extract Instructions
4121 //===----------------------------------------------------------------------===//
4122
4123 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4124 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4125   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4126                  (ins VR128:$src1, i32i8imm:$src2),
4127                  !strconcat(OpcodeStr,
4128                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4129                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4130                  OpSize;
4131   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4132                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4133                  !strconcat(OpcodeStr,
4134                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4135                  []>, OpSize;
4136 // FIXME:
4137 // There's an AssertZext in the way of writing the store pattern
4138 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4139 }
4140
4141 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4142   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4143   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4144          (ins VR128:$src1, i32i8imm:$src2),
4145          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4146 }
4147
4148 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4149
4150
4151 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4152 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4153   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4154                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4155                  !strconcat(OpcodeStr,
4156                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4157                  []>, OpSize;
4158 // FIXME:
4159 // There's an AssertZext in the way of writing the store pattern
4160 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4161 }
4162
4163 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4164   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4165
4166 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4167
4168
4169 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4170 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4171   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4172                  (ins VR128:$src1, i32i8imm:$src2),
4173                  !strconcat(OpcodeStr,
4174                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4175                  [(set GR32:$dst,
4176                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4177   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4178                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4179                  !strconcat(OpcodeStr,
4180                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4181                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4182                           addr:$dst)]>, OpSize;
4183 }
4184
4185 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4186   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4187
4188 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4189
4190 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4191 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4192   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4193                  (ins VR128:$src1, i32i8imm:$src2),
4194                  !strconcat(OpcodeStr,
4195                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4196                  [(set GR64:$dst,
4197                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4198   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4199                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4200                  !strconcat(OpcodeStr,
4201                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4202                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4203                           addr:$dst)]>, OpSize, REX_W;
4204 }
4205
4206 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4207   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4208
4209 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4210
4211 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4212 /// destination
4213 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4214   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4215                  (ins VR128:$src1, i32i8imm:$src2),
4216                  !strconcat(OpcodeStr,
4217                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4218                  [(set GR32:$dst,
4219                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4220            OpSize;
4221   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4222                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4223                  !strconcat(OpcodeStr,
4224                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4225                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4226                           addr:$dst)]>, OpSize;
4227 }
4228
4229 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4230   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4231   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4232                   (ins VR128:$src1, i32i8imm:$src2),
4233                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4234                   []>, OpSize, VEX;
4235 }
4236 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4237
4238 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4239 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4240                                               imm:$src2))),
4241                  addr:$dst),
4242           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4243          Requires<[HasSSE41]>;
4244
4245 //===----------------------------------------------------------------------===//
4246 // SSE4.1 - Insert Instructions
4247 //===----------------------------------------------------------------------===//
4248
4249 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4250   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4251       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4252       !if(Is2Addr,
4253         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4254         !strconcat(asm,
4255                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4256       [(set VR128:$dst,
4257         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4258   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4259       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4260       !if(Is2Addr,
4261         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4262         !strconcat(asm,
4263                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4264       [(set VR128:$dst,
4265         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4266                    imm:$src3))]>, OpSize;
4267 }
4268
4269 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4270   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4271 let Constraints = "$src1 = $dst" in
4272   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4273
4274 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4275   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4276       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4277       !if(Is2Addr,
4278         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4279         !strconcat(asm,
4280                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4281       [(set VR128:$dst,
4282         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4283       OpSize;
4284   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4285       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4286       !if(Is2Addr,
4287         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4288         !strconcat(asm,
4289                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4290       [(set VR128:$dst,
4291         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4292                           imm:$src3)))]>, OpSize;
4293 }
4294
4295 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4296   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4297 let Constraints = "$src1 = $dst" in
4298   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4299
4300 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4301   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4302       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4303       !if(Is2Addr,
4304         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4305         !strconcat(asm,
4306                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4307       [(set VR128:$dst,
4308         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4309       OpSize;
4310   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4311       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4312       !if(Is2Addr,
4313         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4314         !strconcat(asm,
4315                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4316       [(set VR128:$dst,
4317         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4318                           imm:$src3)))]>, OpSize;
4319 }
4320
4321 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4322   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4323 let Constraints = "$src1 = $dst" in
4324   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4325
4326 // insertps has a few different modes, there's the first two here below which
4327 // are optimized inserts that won't zero arbitrary elements in the destination
4328 // vector. The next one matches the intrinsic and could zero arbitrary elements
4329 // in the target vector.
4330 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4331   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4332       (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4333       !if(Is2Addr,
4334         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4335         !strconcat(asm,
4336                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4337       [(set VR128:$dst,
4338         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4339       OpSize;
4340   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4341       (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
4342       !if(Is2Addr,
4343         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4344         !strconcat(asm,
4345                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4346       [(set VR128:$dst,
4347         (X86insrtps VR128:$src1,
4348                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4349                     imm:$src3))]>, OpSize;
4350 }
4351
4352 let Constraints = "$src1 = $dst" in
4353   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4354 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4355   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4356
4357 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4358           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4359           Requires<[HasAVX]>;
4360 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4361           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4362           Requires<[HasSSE41]>;
4363
4364 //===----------------------------------------------------------------------===//
4365 // SSE4.1 - Round Instructions
4366 //===----------------------------------------------------------------------===//
4367
4368 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4369                             X86MemOperand x86memop, RegisterClass RC,
4370                             PatFrag mem_frag32, PatFrag mem_frag64,
4371                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4372   // Intrinsic operation, reg.
4373   // Vector intrinsic operation, reg
4374   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
4375                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4376                     !strconcat(OpcodeStr,
4377                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4378                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4379                     OpSize;
4380
4381   // Vector intrinsic operation, mem
4382   def PSm_Int : Ii8<opcps, MRMSrcMem,
4383                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4384                     !strconcat(OpcodeStr,
4385                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4386                     [(set RC:$dst,
4387                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4388                     TA, OpSize,
4389                 Requires<[HasSSE41]>;
4390
4391   // Vector intrinsic operation, reg
4392   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
4393                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4394                     !strconcat(OpcodeStr,
4395                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4396                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4397                     OpSize;
4398
4399   // Vector intrinsic operation, mem
4400   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
4401                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4402                     !strconcat(OpcodeStr,
4403                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4404                     [(set RC:$dst,
4405                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4406                     OpSize;
4407 }
4408
4409 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4410                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4411   // Intrinsic operation, reg.
4412   // Vector intrinsic operation, reg
4413   def PSr : SS4AIi8<opcps, MRMSrcReg,
4414                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4415                     !strconcat(OpcodeStr,
4416                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4417                     []>, OpSize;
4418
4419   // Vector intrinsic operation, mem
4420   def PSm : Ii8<opcps, MRMSrcMem,
4421                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4422                     !strconcat(OpcodeStr,
4423                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4424                     []>, TA, OpSize, Requires<[HasSSE41]>;
4425
4426   // Vector intrinsic operation, reg
4427   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4428                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4429                     !strconcat(OpcodeStr,
4430                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4431                     []>, OpSize;
4432
4433   // Vector intrinsic operation, mem
4434   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4435                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4436                     !strconcat(OpcodeStr,
4437                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4438                     []>, OpSize;
4439 }
4440
4441 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4442                             string OpcodeStr,
4443                             Intrinsic F32Int,
4444                             Intrinsic F64Int, bit Is2Addr = 1> {
4445   // Intrinsic operation, reg.
4446   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
4447         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4448         !if(Is2Addr,
4449             !strconcat(OpcodeStr,
4450                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4451             !strconcat(OpcodeStr,
4452                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4453         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4454         OpSize;
4455
4456   // Intrinsic operation, mem.
4457   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
4458         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4459         !if(Is2Addr,
4460             !strconcat(OpcodeStr,
4461                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4462             !strconcat(OpcodeStr,
4463                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4464         [(set VR128:$dst,
4465              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4466         OpSize;
4467
4468   // Intrinsic operation, reg.
4469   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
4470         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4471         !if(Is2Addr,
4472             !strconcat(OpcodeStr,
4473                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4474             !strconcat(OpcodeStr,
4475                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4476         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4477         OpSize;
4478
4479   // Intrinsic operation, mem.
4480   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
4481         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4482         !if(Is2Addr,
4483             !strconcat(OpcodeStr,
4484                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4485             !strconcat(OpcodeStr,
4486                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4487         [(set VR128:$dst,
4488               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4489         OpSize;
4490 }
4491
4492 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
4493                                    string OpcodeStr> {
4494   // Intrinsic operation, reg.
4495   def SSr : SS4AIi8<opcss, MRMSrcReg,
4496         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4497         !strconcat(OpcodeStr,
4498                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4499         []>, OpSize;
4500
4501   // Intrinsic operation, mem.
4502   def SSm : SS4AIi8<opcss, MRMSrcMem,
4503         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4504         !strconcat(OpcodeStr,
4505                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4506         []>, OpSize;
4507
4508   // Intrinsic operation, reg.
4509   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4510         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4511             !strconcat(OpcodeStr,
4512                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4513         []>, OpSize;
4514
4515   // Intrinsic operation, mem.
4516   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4517         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4518             !strconcat(OpcodeStr,
4519                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4520         []>, OpSize;
4521 }
4522
4523 // FP round - roundss, roundps, roundsd, roundpd
4524 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4525   // Intrinsic form
4526   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
4527                                   memopv4f32, memopv2f64,
4528                                   int_x86_sse41_round_ps,
4529                                   int_x86_sse41_round_pd>, VEX;
4530   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
4531                                   memopv8f32, memopv4f64,
4532                                   int_x86_avx_round_ps_256,
4533                                   int_x86_avx_round_pd_256>, VEX;
4534   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
4535                                   int_x86_sse41_round_ss,
4536                                   int_x86_sse41_round_sd, 0>, VEX_4V;
4537
4538   // Instructions for the assembler
4539   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
4540                                         VEX;
4541   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
4542                                         VEX;
4543   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
4544 }
4545
4546 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
4547                                memopv4f32, memopv2f64,
4548                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
4549 let Constraints = "$src1 = $dst" in
4550 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
4551                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
4552
4553 //===----------------------------------------------------------------------===//
4554 // SSE4.1 - Packed Bit Test
4555 //===----------------------------------------------------------------------===//
4556
4557 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4558 // the intel intrinsic that corresponds to this.
4559 let Defs = [EFLAGS], isAsmParserOnly = 1, Predicates = [HasAVX] in {
4560 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4561                 "vptest\t{$src2, $src1|$src1, $src2}",
4562                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4563                 OpSize, VEX;
4564 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4565                 "vptest\t{$src2, $src1|$src1, $src2}",
4566                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4567                 OpSize, VEX;
4568
4569 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
4570                 "vptest\t{$src2, $src1|$src1, $src2}",
4571                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
4572                 OpSize, VEX;
4573 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
4574                 "vptest\t{$src2, $src1|$src1, $src2}",
4575                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
4576                 OpSize, VEX;
4577 }
4578
4579 let Defs = [EFLAGS] in {
4580 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4581               "ptest \t{$src2, $src1|$src1, $src2}",
4582               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4583               OpSize;
4584 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4585               "ptest \t{$src2, $src1|$src1, $src2}",
4586               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4587               OpSize;
4588 }
4589
4590 // The bit test instructions below are AVX only
4591 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
4592                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
4593   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
4594             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4595             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
4596   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
4597             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4598             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
4599             OpSize, VEX;
4600 }
4601
4602 let Defs = [EFLAGS], isAsmParserOnly = 1, Predicates = [HasAVX] in {
4603 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
4604 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
4605 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
4606 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
4607 }
4608
4609 //===----------------------------------------------------------------------===//
4610 // SSE4.1 - Misc Instructions
4611 //===----------------------------------------------------------------------===//
4612
4613 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
4614 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
4615                                  Intrinsic IntId128> {
4616   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4617                     (ins VR128:$src),
4618                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4619                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
4620   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4621                      (ins i128mem:$src),
4622                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4623                      [(set VR128:$dst,
4624                        (IntId128
4625                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
4626 }
4627
4628 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4629 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
4630                                          int_x86_sse41_phminposuw>, VEX;
4631 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
4632                                          int_x86_sse41_phminposuw>;
4633
4634 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
4635 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
4636                               Intrinsic IntId128, bit Is2Addr = 1> {
4637   let isCommutable = 1 in
4638   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4639        (ins VR128:$src1, VR128:$src2),
4640        !if(Is2Addr,
4641            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4642            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4643        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
4644   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4645        (ins VR128:$src1, i128mem:$src2),
4646        !if(Is2Addr,
4647            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4648            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4649        [(set VR128:$dst,
4650          (IntId128 VR128:$src1,
4651           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4652 }
4653
4654 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4655   let isCommutable = 0 in
4656   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
4657                                                          0>, VEX_4V;
4658   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
4659                                                          0>, VEX_4V;
4660   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
4661                                                          0>, VEX_4V;
4662   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
4663                                                          0>, VEX_4V;
4664   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
4665                                                          0>, VEX_4V;
4666   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
4667                                                          0>, VEX_4V;
4668   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
4669                                                          0>, VEX_4V;
4670   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
4671                                                          0>, VEX_4V;
4672   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
4673                                                          0>, VEX_4V;
4674   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
4675                                                          0>, VEX_4V;
4676   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
4677                                                          0>, VEX_4V;
4678 }
4679
4680 let Constraints = "$src1 = $dst" in {
4681   let isCommutable = 0 in
4682   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
4683   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
4684   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
4685   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
4686   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
4687   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
4688   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
4689   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
4690   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
4691   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
4692   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
4693 }
4694
4695 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
4696           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
4697 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
4698           (PCMPEQQrm VR128:$src1, addr:$src2)>;
4699
4700 /// SS48I_binop_rm - Simple SSE41 binary operator.
4701 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4702                         ValueType OpVT, bit Is2Addr = 1> {
4703   let isCommutable = 1 in
4704   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4705        (ins VR128:$src1, VR128:$src2),
4706        !if(Is2Addr,
4707            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4708            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4709        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
4710        OpSize;
4711   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4712        (ins VR128:$src1, i128mem:$src2),
4713        !if(Is2Addr,
4714            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4715            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4716        [(set VR128:$dst, (OpNode VR128:$src1,
4717                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
4718        OpSize;
4719 }
4720
4721 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4722   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
4723 let Constraints = "$src1 = $dst" in
4724   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
4725
4726 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
4727 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
4728                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
4729                  X86MemOperand x86memop, bit Is2Addr = 1> {
4730   let isCommutable = 1 in
4731   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
4732         (ins RC:$src1, RC:$src2, i32i8imm:$src3),
4733         !if(Is2Addr,
4734             !strconcat(OpcodeStr,
4735                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4736             !strconcat(OpcodeStr,
4737                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4738         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
4739         OpSize;
4740   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
4741         (ins RC:$src1, x86memop:$src2, i32i8imm:$src3),
4742         !if(Is2Addr,
4743             !strconcat(OpcodeStr,
4744                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4745             !strconcat(OpcodeStr,
4746                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4747         [(set RC:$dst,
4748           (IntId RC:$src1,
4749            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
4750         OpSize;
4751 }
4752
4753 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4754   let isCommutable = 0 in {
4755   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
4756                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4757   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
4758                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4759   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
4760             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4761   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
4762             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4763   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
4764                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4765   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
4766                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4767   }
4768   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
4769                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4770   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
4771                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4772   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
4773                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
4774 }
4775
4776 let Constraints = "$src1 = $dst" in {
4777   let isCommutable = 0 in {
4778   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
4779                                      VR128, memopv16i8, i128mem>;
4780   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
4781                                      VR128, memopv16i8, i128mem>;
4782   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
4783                                      VR128, memopv16i8, i128mem>;
4784   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
4785                                      VR128, memopv16i8, i128mem>;
4786   }
4787   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
4788                                   VR128, memopv16i8, i128mem>;
4789   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
4790                                   VR128, memopv16i8, i128mem>;
4791 }
4792
4793 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
4794 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4795 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
4796                                     RegisterClass RC, X86MemOperand x86memop,
4797                                     PatFrag mem_frag, Intrinsic IntId> {
4798   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
4799                   (ins RC:$src1, RC:$src2, RC:$src3),
4800                   !strconcat(OpcodeStr,
4801                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4802                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
4803                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4804
4805   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
4806                   (ins RC:$src1, x86memop:$src2, RC:$src3),
4807                   !strconcat(OpcodeStr,
4808                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4809                   [(set RC:$dst,
4810                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
4811                                RC:$src3))],
4812                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4813 }
4814 }
4815
4816 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
4817                                            memopv16i8, int_x86_sse41_blendvpd>;
4818 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
4819                                            memopv16i8, int_x86_sse41_blendvps>;
4820 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
4821                                            memopv16i8, int_x86_sse41_pblendvb>;
4822 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
4823                                          memopv32i8, int_x86_avx_blendv_pd_256>;
4824 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
4825                                          memopv32i8, int_x86_avx_blendv_ps_256>;
4826
4827 /// SS41I_ternary_int - SSE 4.1 ternary operator
4828 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
4829   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4830     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4831                     (ins VR128:$src1, VR128:$src2),
4832                     !strconcat(OpcodeStr,
4833                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
4834                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
4835                     OpSize;
4836
4837     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4838                     (ins VR128:$src1, i128mem:$src2),
4839                     !strconcat(OpcodeStr,
4840                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
4841                     [(set VR128:$dst,
4842                       (IntId VR128:$src1,
4843                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
4844   }
4845 }
4846
4847 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
4848 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
4849 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
4850
4851 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4852 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4853                        "vmovntdqa\t{$src, $dst|$dst, $src}",
4854                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4855                        OpSize, VEX;
4856 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4857                        "movntdqa\t{$src, $dst|$dst, $src}",
4858                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4859                        OpSize;
4860
4861 //===----------------------------------------------------------------------===//
4862 // SSE4.2 - Compare Instructions
4863 //===----------------------------------------------------------------------===//
4864
4865 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
4866 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
4867                               Intrinsic IntId128, bit Is2Addr = 1> {
4868   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
4869        (ins VR128:$src1, VR128:$src2),
4870        !if(Is2Addr,
4871            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4872            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4873        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4874        OpSize;
4875   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
4876        (ins VR128:$src1, i128mem:$src2),
4877        !if(Is2Addr,
4878            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4879            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4880        [(set VR128:$dst,
4881          (IntId128 VR128:$src1,
4882           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4883 }
4884
4885 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4886   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
4887                                      0>, VEX_4V;
4888 let Constraints = "$src1 = $dst" in
4889   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
4890
4891 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
4892           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
4893 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
4894           (PCMPGTQrm VR128:$src1, addr:$src2)>;
4895
4896 //===----------------------------------------------------------------------===//
4897 // SSE4.2 - String/text Processing Instructions
4898 //===----------------------------------------------------------------------===//
4899
4900 // Packed Compare Implicit Length Strings, Return Mask
4901 multiclass pseudo_pcmpistrm<string asm> {
4902   def REG : Ii8<0, Pseudo, (outs VR128:$dst),
4903     (ins VR128:$src1, VR128:$src2, i8imm:$src3), !strconcat(asm, "rr PSEUDO"),
4904     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
4905                                                   imm:$src3))]>;
4906   def MEM : Ii8<0, Pseudo, (outs VR128:$dst),
4907     (ins VR128:$src1, i128mem:$src2, i8imm:$src3), !strconcat(asm, "rm PSEUDO"),
4908     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
4909                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
4910 }
4911
4912 let Defs = [EFLAGS], usesCustomInserter = 1 in {
4913   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
4914   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
4915 }
4916
4917 let Defs = [XMM0, EFLAGS], isAsmParserOnly = 1,
4918     Predicates = [HasAVX] in {
4919   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4920       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4921       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4922   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4923       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4924       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4925 }
4926
4927 let Defs = [XMM0, EFLAGS] in {
4928   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4929       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4930       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4931   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4932       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4933       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4934 }
4935
4936 // Packed Compare Explicit Length Strings, Return Mask
4937 multiclass pseudo_pcmpestrm<string asm> {
4938   def REG : Ii8<0, Pseudo, (outs VR128:$dst),
4939     (ins VR128:$src1, VR128:$src3, i8imm:$src5), !strconcat(asm, "rr PSEUDO"),
4940     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4941                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
4942   def MEM : Ii8<0, Pseudo, (outs VR128:$dst),
4943     (ins VR128:$src1, i128mem:$src3, i8imm:$src5), !strconcat(asm, "rm PSEUDO"),
4944     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4945                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
4946 }
4947
4948 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
4949   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
4950   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
4951 }
4952
4953 let isAsmParserOnly = 1, Predicates = [HasAVX],
4954     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4955   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4956       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4957       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4958   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4959       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4960       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4961 }
4962
4963 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4964   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4965       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4966       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4967   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4968       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4969       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4970 }
4971
4972 // Packed Compare Implicit Length Strings, Return Index
4973 let Defs = [ECX, EFLAGS] in {
4974   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
4975     def rr : SS42AI<0x63, MRMSrcReg, (outs),
4976       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4977       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4978       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
4979        (implicit EFLAGS)]>, OpSize;
4980     def rm : SS42AI<0x63, MRMSrcMem, (outs),
4981       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4982       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4983       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
4984        (implicit EFLAGS)]>, OpSize;
4985   }
4986 }
4987
4988 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4989 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
4990                                     VEX;
4991 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
4992                                     VEX;
4993 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
4994                                     VEX;
4995 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
4996                                     VEX;
4997 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
4998                                     VEX;
4999 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
5000                                     VEX;
5001 }
5002
5003 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
5004 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
5005 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
5006 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
5007 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
5008 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
5009
5010 // Packed Compare Explicit Length Strings, Return Index
5011 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
5012   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
5013     def rr : SS42AI<0x61, MRMSrcReg, (outs),
5014       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5015       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5016       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
5017        (implicit EFLAGS)]>, OpSize;
5018     def rm : SS42AI<0x61, MRMSrcMem, (outs),
5019       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5020       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5021        [(set ECX,
5022              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
5023         (implicit EFLAGS)]>, OpSize;
5024   }
5025 }
5026
5027 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
5028 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
5029                                     VEX;
5030 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5031                                     VEX;
5032 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5033                                     VEX;
5034 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5035                                     VEX;
5036 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5037                                     VEX;
5038 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5039                                     VEX;
5040 }
5041
5042 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5043 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5044 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5045 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5046 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5047 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5048
5049 //===----------------------------------------------------------------------===//
5050 // SSE4.2 - CRC Instructions
5051 //===----------------------------------------------------------------------===//
5052
5053 // No CRC instructions have AVX equivalents
5054
5055 // crc intrinsic instruction
5056 // This set of instructions are only rm, the only difference is the size
5057 // of r and m.
5058 let Constraints = "$src1 = $dst" in {
5059   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5060                       (ins GR32:$src1, i8mem:$src2),
5061                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5062                        [(set GR32:$dst,
5063                          (int_x86_sse42_crc32_8 GR32:$src1,
5064                          (load addr:$src2)))]>;
5065   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5066                       (ins GR32:$src1, GR8:$src2),
5067                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5068                        [(set GR32:$dst,
5069                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
5070   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5071                       (ins GR32:$src1, i16mem:$src2),
5072                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5073                        [(set GR32:$dst,
5074                          (int_x86_sse42_crc32_16 GR32:$src1,
5075                          (load addr:$src2)))]>,
5076                          OpSize;
5077   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5078                       (ins GR32:$src1, GR16:$src2),
5079                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5080                        [(set GR32:$dst,
5081                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
5082                          OpSize;
5083   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5084                       (ins GR32:$src1, i32mem:$src2),
5085                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5086                        [(set GR32:$dst,
5087                          (int_x86_sse42_crc32_32 GR32:$src1,
5088                          (load addr:$src2)))]>;
5089   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5090                       (ins GR32:$src1, GR32:$src2),
5091                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5092                        [(set GR32:$dst,
5093                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
5094   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5095                       (ins GR64:$src1, i8mem:$src2),
5096                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5097                        [(set GR64:$dst,
5098                          (int_x86_sse42_crc64_8 GR64:$src1,
5099                          (load addr:$src2)))]>,
5100                          REX_W;
5101   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5102                       (ins GR64:$src1, GR8:$src2),
5103                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5104                        [(set GR64:$dst,
5105                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
5106                          REX_W;
5107   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5108                       (ins GR64:$src1, i64mem:$src2),
5109                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5110                        [(set GR64:$dst,
5111                          (int_x86_sse42_crc64_64 GR64:$src1,
5112                          (load addr:$src2)))]>,
5113                          REX_W;
5114   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5115                       (ins GR64:$src1, GR64:$src2),
5116                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5117                        [(set GR64:$dst,
5118                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
5119                          REX_W;
5120 }
5121
5122 //===----------------------------------------------------------------------===//
5123 // AES-NI Instructions
5124 //===----------------------------------------------------------------------===//
5125
5126 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5127                               Intrinsic IntId128, bit Is2Addr = 1> {
5128   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5129        (ins VR128:$src1, VR128:$src2),
5130        !if(Is2Addr,
5131            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5132            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5133        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5134        OpSize;
5135   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5136        (ins VR128:$src1, i128mem:$src2),
5137        !if(Is2Addr,
5138            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5139            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5140        [(set VR128:$dst,
5141          (IntId128 VR128:$src1,
5142           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5143 }
5144
5145 // Perform One Round of an AES Encryption/Decryption Flow
5146 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5147   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5148                          int_x86_aesni_aesenc, 0>, VEX_4V;
5149   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5150                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5151   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5152                          int_x86_aesni_aesdec, 0>, VEX_4V;
5153   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5154                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5155 }
5156
5157 let Constraints = "$src1 = $dst" in {
5158   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5159                          int_x86_aesni_aesenc>;
5160   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5161                          int_x86_aesni_aesenclast>;
5162   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5163                          int_x86_aesni_aesdec>;
5164   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5165                          int_x86_aesni_aesdeclast>;
5166 }
5167
5168 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5169           (AESENCrr VR128:$src1, VR128:$src2)>;
5170 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5171           (AESENCrm VR128:$src1, addr:$src2)>;
5172 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5173           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5174 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5175           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5176 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5177           (AESDECrr VR128:$src1, VR128:$src2)>;
5178 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5179           (AESDECrm VR128:$src1, addr:$src2)>;
5180 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5181           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5182 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5183           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5184
5185 // Perform the AES InvMixColumn Transformation
5186 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5187   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5188       (ins VR128:$src1),
5189       "vaesimc\t{$src1, $dst|$dst, $src1}",
5190       [(set VR128:$dst,
5191         (int_x86_aesni_aesimc VR128:$src1))]>,
5192       OpSize, VEX;
5193   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5194       (ins i128mem:$src1),
5195       "vaesimc\t{$src1, $dst|$dst, $src1}",
5196       [(set VR128:$dst,
5197         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5198       OpSize, VEX;
5199 }
5200 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5201   (ins VR128:$src1),
5202   "aesimc\t{$src1, $dst|$dst, $src1}",
5203   [(set VR128:$dst,
5204     (int_x86_aesni_aesimc VR128:$src1))]>,
5205   OpSize;
5206 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5207   (ins i128mem:$src1),
5208   "aesimc\t{$src1, $dst|$dst, $src1}",
5209   [(set VR128:$dst,
5210     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5211   OpSize;
5212
5213 // AES Round Key Generation Assist
5214 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5215   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5216       (ins VR128:$src1, i8imm:$src2),
5217       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5218       [(set VR128:$dst,
5219         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5220       OpSize, VEX;
5221   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5222       (ins i128mem:$src1, i8imm:$src2),
5223       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5224       [(set VR128:$dst,
5225         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5226                                         imm:$src2))]>,
5227       OpSize, VEX;
5228 }
5229 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5230   (ins VR128:$src1, i8imm:$src2),
5231   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5232   [(set VR128:$dst,
5233     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5234   OpSize;
5235 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5236   (ins i128mem:$src1, i8imm:$src2),
5237   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5238   [(set VR128:$dst,
5239     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5240                                     imm:$src2))]>,
5241   OpSize;
5242
5243 //===----------------------------------------------------------------------===//
5244 // CLMUL Instructions
5245 //===----------------------------------------------------------------------===//
5246
5247 // Only the AVX version of CLMUL instructions are described here.
5248
5249 // Carry-less Multiplication instructions
5250 let isAsmParserOnly = 1 in {
5251 def VPCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5252            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5253            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5254            []>;
5255
5256 def VPCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5257            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5258            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5259            []>;
5260
5261 // Assembler Only
5262 multiclass avx_vpclmul<string asm> {
5263   def rr : I<0, Pseudo, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
5264              !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5265              []>;
5266
5267   def rm : I<0, Pseudo, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
5268              !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5269              []>;
5270 }
5271 defm VPCLMULHQHQDQ : avx_vpclmul<"vpclmulhqhqdq">;
5272 defm VPCLMULHQLQDQ : avx_vpclmul<"vpclmulhqlqdq">;
5273 defm VPCLMULLQHQDQ : avx_vpclmul<"vpclmullqhqdq">;
5274 defm VPCLMULLQLQDQ : avx_vpclmul<"vpclmullqlqdq">;
5275
5276 } // isAsmParserOnly
5277
5278 //===----------------------------------------------------------------------===//
5279 // AVX Instructions
5280 //===----------------------------------------------------------------------===//
5281
5282 let isAsmParserOnly = 1 in {
5283
5284 // Load from memory and broadcast to all elements of the destination operand
5285 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5286                     X86MemOperand x86memop, Intrinsic Int> :
5287   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5288         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5289         [(set RC:$dst, (Int addr:$src))]>, VEX;
5290
5291 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5292                                    int_x86_avx_vbroadcastss>;
5293 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5294                                    int_x86_avx_vbroadcastss_256>;
5295 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5296                                    int_x86_avx_vbroadcast_sd_256>;
5297 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5298                                    int_x86_avx_vbroadcastf128_pd_256>;
5299
5300 // Insert packed floating-point values
5301 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5302           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5303           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5304           []>, VEX_4V;
5305 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5306           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5307           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5308           []>, VEX_4V;
5309
5310 // Extract packed floating-point values
5311 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5312           (ins VR256:$src1, i8imm:$src2),
5313           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5314           []>, VEX;
5315 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5316           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5317           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5318           []>, VEX;
5319
5320 // Conditional SIMD Packed Loads and Stores
5321 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
5322                           Intrinsic IntLd, Intrinsic IntLd256,
5323                           Intrinsic IntSt, Intrinsic IntSt256,
5324                           PatFrag pf128, PatFrag pf256> {
5325   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
5326              (ins VR128:$src1, f128mem:$src2),
5327              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5328              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
5329              VEX_4V;
5330   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
5331              (ins VR256:$src1, f256mem:$src2),
5332              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5333              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
5334              VEX_4V;
5335   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
5336              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
5337              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5338              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
5339   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
5340              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
5341              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5342              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
5343 }
5344
5345 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
5346                                  int_x86_avx_maskload_ps,
5347                                  int_x86_avx_maskload_ps_256,
5348                                  int_x86_avx_maskstore_ps,
5349                                  int_x86_avx_maskstore_ps_256,
5350                                  memopv4f32, memopv8f32>;
5351 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
5352                                  int_x86_avx_maskload_pd,
5353                                  int_x86_avx_maskload_pd_256,
5354                                  int_x86_avx_maskstore_pd,
5355                                  int_x86_avx_maskstore_pd_256,
5356                                  memopv2f64, memopv4f64>;
5357
5358 // Permute Floating-Point Values
5359 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
5360                       RegisterClass RC, X86MemOperand x86memop_f,
5361                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
5362                       Intrinsic IntVar, Intrinsic IntImm> {
5363   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
5364              (ins RC:$src1, RC:$src2),
5365              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5366              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
5367   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
5368              (ins RC:$src1, x86memop_i:$src2),
5369              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5370              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
5371
5372   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
5373              (ins RC:$src1, i8imm:$src2),
5374              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5375              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
5376   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
5377              (ins x86memop_f:$src1, i8imm:$src2),
5378              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5379              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
5380 }
5381
5382 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
5383                              memopv4f32, memopv4i32,
5384                              int_x86_avx_vpermilvar_ps,
5385                              int_x86_avx_vpermil_ps>;
5386 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
5387                              memopv8f32, memopv8i32,
5388                              int_x86_avx_vpermilvar_ps_256,
5389                              int_x86_avx_vpermil_ps_256>;
5390 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
5391                              memopv2f64, memopv2i64,
5392                              int_x86_avx_vpermilvar_pd,
5393                              int_x86_avx_vpermil_pd>;
5394 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
5395                              memopv4f64, memopv4i64,
5396                              int_x86_avx_vpermilvar_pd_256,
5397                              int_x86_avx_vpermil_pd_256>;
5398
5399 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
5400           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5401           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5402           []>, VEX_4V;
5403 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
5404           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
5405           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5406           []>, VEX_4V;
5407
5408 // Zero All YMM registers
5409 def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
5410                  [(int_x86_avx_vzeroall)]>, VEX, VEX_L, Requires<[HasAVX]>;
5411
5412 // Zero Upper bits of YMM registers
5413 def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
5414                    [(int_x86_avx_vzeroupper)]>, VEX, Requires<[HasAVX]>;
5415
5416 } // isAsmParserOnly
5417
5418 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5419           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5420 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5421           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5422 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5423           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5424
5425 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
5426           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5427 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
5428           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5429 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
5430           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5431
5432 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5433           (VBROADCASTF128 addr:$src)>;
5434
5435 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
5436           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5437 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
5438           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5439 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
5440           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5441
5442 def : Pat<(int_x86_avx_vperm2f128_ps_256
5443                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
5444           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5445 def : Pat<(int_x86_avx_vperm2f128_pd_256
5446                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
5447           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5448 def : Pat<(int_x86_avx_vperm2f128_si_256
5449                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
5450           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5451
5452 //===----------------------------------------------------------------------===//
5453 // SSE Shuffle pattern fragments
5454 //===----------------------------------------------------------------------===//
5455
5456 // This is part of a "work in progress" refactoring. The idea is that all
5457 // vector shuffles are going to be translated into target specific nodes and
5458 // directly matched by the patterns below (which can be changed along the way)
5459 // The AVX version of some but not all of them are described here, and more
5460 // should come in a near future.
5461
5462 // Shuffle with PSHUFD instruction folding loads. The first two patterns match
5463 // SSE2 loads, which are always promoted to v2i64. The last one should match
5464 // the SSE1 case, where the only legal load is v4f32, but there is no PSHUFD
5465 // in SSE2, how does it ever worked? Anyway, the pattern will remain here until
5466 // we investigate further.
5467 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5468                                  (i8 imm:$imm))),
5469           (VPSHUFDmi addr:$src1, imm:$imm)>, Requires<[HasAVX]>;
5470 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5471                                  (i8 imm:$imm))),
5472           (PSHUFDmi addr:$src1, imm:$imm)>;
5473 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
5474                                  (i8 imm:$imm))),
5475           (PSHUFDmi addr:$src1, imm:$imm)>; // FIXME: has this ever worked?
5476
5477 // Shuffle with PSHUFD instruction.
5478 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5479           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5480 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5481           (PSHUFDri VR128:$src1, imm:$imm)>;
5482
5483 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5484           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5485 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5486           (PSHUFDri VR128:$src1, imm:$imm)>;
5487
5488 // Shuffle with SHUFPD instruction.
5489 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5490                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5491           (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5492 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5493                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5494           (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
5495
5496 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5497           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5498 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5499           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5500
5501 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5502           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5503 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5504           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5505
5506 // Shuffle with SHUFPS instruction.
5507 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5508                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5509           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5510 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5511                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5512           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5513
5514 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5515           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5516 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5517           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5518
5519 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5520                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5521           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5522 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5523                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5524           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5525
5526 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5527           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5528 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5529           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5530
5531 // Shuffle with MOVHLPS instruction
5532 def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
5533           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5534 def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
5535           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5536
5537 // Shuffle with MOVDDUP instruction
5538 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5539           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5540 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5541           (MOVDDUPrm addr:$src)>;
5542
5543 def : Pat<(X86Movddup (bc_v4f32 (memopv2f64 addr:$src))),
5544           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5545 def : Pat<(X86Movddup (bc_v4f32 (memopv2f64 addr:$src))),
5546           (MOVDDUPrm addr:$src)>;
5547
5548 def : Pat<(X86Movddup (memopv2i64 addr:$src)),
5549           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5550 def : Pat<(X86Movddup (memopv2i64 addr:$src)),
5551           (MOVDDUPrm addr:$src)>;
5552
5553 def : Pat<(X86Movddup (bc_v4i32 (memopv2i64 addr:$src))),
5554           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5555 def : Pat<(X86Movddup (bc_v4i32 (memopv2i64 addr:$src))),
5556           (MOVDDUPrm addr:$src)>;
5557
5558 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5559           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5560 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5561           (MOVDDUPrm addr:$src)>;
5562
5563 def : Pat<(X86Movddup (bc_v2f64
5564                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5565           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5566 def : Pat<(X86Movddup (bc_v2f64
5567                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5568           (MOVDDUPrm addr:$src)>;
5569
5570 // Shuffle with UNPCKLPS
5571 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5572           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5573 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5574           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5575
5576 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5577           (VUNPCKLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5578 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5579           (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
5580
5581 // Shuffle with UNPCKHPS
5582 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5583           (VUNPCKHPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5584 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5585           (UNPCKHPSrm VR128:$src1, addr:$src2)>;
5586
5587 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5588           (VUNPCKHPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5589 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5590           (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
5591
5592 // Shuffle with UNPCKLPD
5593 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5594           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5595 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5596           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5597
5598 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5599           (VUNPCKLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5600 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5601           (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
5602
5603 // Shuffle with UNPCKHPD
5604 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5605           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5606 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5607           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5608
5609 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5610           (VUNPCKHPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5611 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5612           (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
5613
5614 // Shuffle with PUNPCKLBW
5615 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1,
5616                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5617           (PUNPCKLBWrm VR128:$src1, addr:$src2)>;
5618 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1, VR128:$src2)),
5619           (PUNPCKLBWrr VR128:$src1, VR128:$src2)>;
5620
5621 // Shuffle with PUNPCKLWD
5622 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1,
5623                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5624           (PUNPCKLWDrm VR128:$src1, addr:$src2)>;
5625 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1, VR128:$src2)),
5626           (PUNPCKLWDrr VR128:$src1, VR128:$src2)>;
5627
5628 // Shuffle with PUNPCKLDQ
5629 def : Pat<(v4i32 (X86Punpckldq VR128:$src1,
5630                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5631           (PUNPCKLDQrm VR128:$src1, addr:$src2)>;
5632 def : Pat<(v4i32 (X86Punpckldq VR128:$src1, VR128:$src2)),
5633           (PUNPCKLDQrr VR128:$src1, VR128:$src2)>;
5634
5635 // Shuffle with PUNPCKLQDQ
5636 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, (memopv2i64 addr:$src2))),
5637           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>;
5638 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)),
5639           (PUNPCKLQDQrr VR128:$src1, VR128:$src2)>;
5640
5641 // Shuffle with PUNPCKHBW
5642 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1,
5643                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5644           (PUNPCKHBWrm VR128:$src1, addr:$src2)>;
5645 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1, VR128:$src2)),
5646           (PUNPCKHBWrr VR128:$src1, VR128:$src2)>;
5647
5648 // Shuffle with PUNPCKHWD
5649 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1,
5650                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5651           (PUNPCKHWDrm VR128:$src1, addr:$src2)>;
5652 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1, VR128:$src2)),
5653           (PUNPCKHWDrr VR128:$src1, VR128:$src2)>;
5654
5655 // Shuffle with PUNPCKHDQ
5656 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1,
5657                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5658           (PUNPCKHDQrm VR128:$src1, addr:$src2)>;
5659 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1, VR128:$src2)),
5660           (PUNPCKHDQrr VR128:$src1, VR128:$src2)>;
5661
5662 // Shuffle with PUNPCKHQDQ
5663 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, (memopv2i64 addr:$src2))),
5664           (PUNPCKHQDQrm VR128:$src1, addr:$src2)>;
5665 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)),
5666           (PUNPCKHQDQrr VR128:$src1, VR128:$src2)>;
5667
5668 // Shuffle with MOVLHPS
5669 def : Pat<(X86Movlhps VR128:$src1,
5670                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5671           (MOVHPSrm VR128:$src1, addr:$src2)>;
5672 def : Pat<(X86Movlhps VR128:$src1,
5673                     (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
5674           (MOVHPSrm VR128:$src1, addr:$src2)>;
5675 def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
5676           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5677 def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
5678           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5679 def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
5680           (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
5681 // FIXME: Instead of X86Movddup, there should be a X86Movlhps here, the problem
5682 // is during lowering, where it's not possible to recognize the load fold cause
5683 // it has two uses through a bitcast. One use disappears at isel time and the
5684 // fold opportunity reappears.
5685 def : Pat<(v2i64 (X86Movddup VR128:$src)),
5686           (MOVLHPSrr VR128:$src, VR128:$src)>;
5687 def : Pat<(v4f32 (X86Movddup VR128:$src)),
5688           (MOVLHPSrr VR128:$src, VR128:$src)>;
5689 def : Pat<(v2f64 (X86Movddup VR128:$src)),
5690           (UNPCKLPDrr VR128:$src, VR128:$src)>;
5691
5692 // Shuffle with MOVLHPD
5693 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
5694                     (scalar_to_vector (loadf64 addr:$src2)))),
5695           (MOVHPDrm VR128:$src1, addr:$src2)>;
5696 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
5697 // is during lowering, where it's not possible to recognize the load fold cause
5698 // it has two uses through a bitcast. One use disappears at isel time and the
5699 // fold opportunity reappears.
5700 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
5701                     (scalar_to_vector (loadf64 addr:$src2)))),
5702           (MOVHPDrm VR128:$src1, addr:$src2)>;
5703
5704 // Shuffle with MOVSS
5705 def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
5706           (MOVSSrr VR128:$src1, FR32:$src2)>;
5707 def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
5708           (MOVSSrr (v4i32 VR128:$src1),
5709                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
5710 def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
5711           (MOVSSrr (v4f32 VR128:$src1),
5712                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
5713 // FIXME: Instead of a X86Movss there should be a X86Movlps here, the problem
5714 // is during lowering, where it's not possible to recognize the load fold cause
5715 // it has two uses through a bitcast. One use disappears at isel time and the
5716 // fold opportunity reappears.
5717 def : Pat<(X86Movss VR128:$src1,
5718                     (bc_v4i32 (v2i64 (load addr:$src2)))),
5719           (MOVLPSrm VR128:$src1, addr:$src2)>;
5720
5721 // Shuffle with MOVSD
5722 def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
5723           (MOVSDrr VR128:$src1, FR64:$src2)>;
5724 def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
5725           (MOVSDrr (v2i64 VR128:$src1),
5726                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
5727 def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
5728           (MOVSDrr (v2f64 VR128:$src1),
5729                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
5730 def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
5731           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5732 def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
5733           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5734
5735 // Shuffle with MOVSHDUP
5736 def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5737           (MOVSHDUPrr VR128:$src)>;
5738 def : Pat<(X86Movshdup (bc_v4i32 (memopv2i64 addr:$src))),
5739           (MOVSHDUPrm addr:$src)>;
5740
5741 def : Pat<(v4f32 (X86Movshdup VR128:$src)),
5742           (MOVSHDUPrr VR128:$src)>;
5743 def : Pat<(X86Movshdup (memopv4f32 addr:$src)),
5744           (MOVSHDUPrm addr:$src)>;
5745
5746 // Shuffle with MOVSLDUP
5747 def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5748           (MOVSLDUPrr VR128:$src)>;
5749 def : Pat<(X86Movsldup (bc_v4i32 (memopv2i64 addr:$src))),
5750           (MOVSLDUPrm addr:$src)>;
5751
5752 def : Pat<(v4f32 (X86Movsldup VR128:$src)),
5753           (MOVSLDUPrr VR128:$src)>;
5754 def : Pat<(X86Movsldup (memopv4f32 addr:$src)),
5755           (MOVSLDUPrm addr:$src)>;
5756
5757 // Shuffle with PSHUFHW
5758 def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
5759           (PSHUFHWri VR128:$src, imm:$imm)>;
5760 def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5761           (PSHUFHWmi addr:$src, imm:$imm)>;
5762
5763 // Shuffle with PSHUFLW
5764 def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
5765           (PSHUFLWri VR128:$src, imm:$imm)>;
5766 def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5767           (PSHUFLWmi addr:$src, imm:$imm)>;
5768
5769 // Shuffle with PALIGN
5770 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5771           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5772 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5773           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5774 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5775           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5776 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5777           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5778
5779 // Shuffle with MOVLPS
5780 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
5781           (MOVLPSrm VR128:$src1, addr:$src2)>;
5782 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
5783           (MOVLPSrm VR128:$src1, addr:$src2)>;
5784 def : Pat<(X86Movlps VR128:$src1,
5785                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5786           (MOVLPSrm VR128:$src1, addr:$src2)>;
5787
5788 // Shuffle with MOVLPD
5789 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5790           (MOVLPDrm VR128:$src1, addr:$src2)>;
5791 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5792           (MOVLPDrm VR128:$src1, addr:$src2)>;
5793 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
5794                             (scalar_to_vector (loadf64 addr:$src2)))),
5795           (MOVLPDrm VR128:$src1, addr:$src2)>;
5796
5797 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
5798 def : Pat<(store (f64 (vector_extract
5799           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5800           (MOVHPSmr addr:$dst, VR128:$src)>;
5801 def : Pat<(store (f64 (vector_extract
5802           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5803           (MOVHPDmr addr:$dst, VR128:$src)>;
5804
5805 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
5806           (MOVLPSmr addr:$src1, VR128:$src2)>;
5807 def : Pat<(store (v4i32 (X86Movlps
5808                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
5809           (MOVLPSmr addr:$src1, VR128:$src2)>;
5810
5811 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5812           (MOVLPDmr addr:$src1, VR128:$src2)>;
5813 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5814           (MOVLPDmr addr:$src1, VR128:$src2)>;