lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 // SSE 1 & 2 - Move Instructions
 120 //===----------------------------------------------------------------------===//
 121
 122 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 123       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 124       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 125
 126 // Loading from memory automatically zeroing upper bits.
 127 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 128                     PatFrag mem_pat, string OpcodeStr> :
 129       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 130          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 131                         [(set RC:$dst, (mem_pat addr:$src))]>;
 132
 133 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 134 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 135 // is used instead. Register-to-register movss/movsd is not modeled as an
 136 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 137 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 138 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 139                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 140 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 141                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 142
 143 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 144   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 145
 146   let AddedComplexity = 20 in
 147     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 148 }
 149
 150 let Constraints = "$src1 = $dst" in {
 151   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 152                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 153   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 154                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 155 }
 156
 157 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 158   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 159
 160   let AddedComplexity = 20 in
 161     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 162 }
 163
 164 let AddedComplexity = 15 in {
 165 // Extract the low 32-bit value from one vector and insert it into another.
 166 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 167           (MOVSSrr (v4f32 VR128:$src1),
 168                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 169 // Extract the low 64-bit value from one vector and insert it into another.
 170 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 171           (MOVSDrr (v2f64 VR128:$src1),
 172                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 173 }
 174
 175 // Implicitly promote a 32-bit scalar to a vector.
 176 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 177           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 178 // Implicitly promote a 64-bit scalar to a vector.
 179 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 180           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 181 // Implicitly promote a 32-bit scalar to a vector.
 182 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 183           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 184 // Implicitly promote a 64-bit scalar to a vector.
 185 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 186           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 187
 188 let AddedComplexity = 20 in {
 189 // MOVSSrm zeros the high parts of the register; represent this
 190 // with SUBREG_TO_REG.
 191 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 192           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 193 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 194           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 195 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 196           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 197 // MOVSDrm zeros the high parts of the register; represent this
 198 // with SUBREG_TO_REG.
 199 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 200           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 201 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 202           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 203 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 204           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 205 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 206           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 207 def : Pat<(v2f64 (X86vzload addr:$src)),
 208           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 209 }
 210
 211 // Store scalar value to memory.
 212 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 213                   "movss\t{$src, $dst|$dst, $src}",
 214                   [(store FR32:$src, addr:$dst)]>;
 215 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 216                   "movsd\t{$src, $dst|$dst, $src}",
 217                   [(store FR64:$src, addr:$dst)]>;
 218
 219 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 220                   "movss\t{$src, $dst|$dst, $src}",
 221                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 222 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 223                   "movsd\t{$src, $dst|$dst, $src}",
 224                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 225
 226 // Extract and store.
 227 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 228                  addr:$dst),
 229           (MOVSSmr addr:$dst,
 230                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 231 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 232                  addr:$dst),
 233           (MOVSDmr addr:$dst,
 234                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 235
 236 // Move Aligned/Unaligned floating point values
 237 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 238                             X86MemOperand x86memop, PatFrag ld_frag,
 239                             string asm, Domain d,
 240                             bit IsReMaterializable = 1> {
 241 let neverHasSideEffects = 1 in
 242   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 243               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 244 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 245   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 246               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 247                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 248 }
 249
 250 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 251                               "movaps", SSEPackedSingle>, VEX;
 252 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 253                               "movapd", SSEPackedDouble>, OpSize, VEX;
 254 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 255                               "movups", SSEPackedSingle>, VEX;
 256 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 257                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 258
 259 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 260                               "movaps", SSEPackedSingle>, VEX;
 261 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 262                               "movapd", SSEPackedDouble>, OpSize, VEX;
 263 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 264                               "movups", SSEPackedSingle>, VEX;
 265 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 266                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 267 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 268                               "movaps", SSEPackedSingle>, TB;
 269 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 270                               "movapd", SSEPackedDouble>, TB, OpSize;
 271 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 272                               "movups", SSEPackedSingle>, TB;
 273 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 274                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 275
 276 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 277                    "movaps\t{$src, $dst|$dst, $src}",
 278                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 279 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 280                    "movapd\t{$src, $dst|$dst, $src}",
 281                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 282 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 283                    "movups\t{$src, $dst|$dst, $src}",
 284                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 285 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 286                    "movupd\t{$src, $dst|$dst, $src}",
 287                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 288 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 289                    "movaps\t{$src, $dst|$dst, $src}",
 290                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 291 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 292                    "movapd\t{$src, $dst|$dst, $src}",
 293                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 294 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 295                    "movups\t{$src, $dst|$dst, $src}",
 296                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 297 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 298                    "movupd\t{$src, $dst|$dst, $src}",
 299                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 300
 301 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 302 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 303           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 304
 305 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 306 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 307           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 308
 309 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 310                    "movaps\t{$src, $dst|$dst, $src}",
 311                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 312 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 313                    "movapd\t{$src, $dst|$dst, $src}",
 314                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 315 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 316                    "movups\t{$src, $dst|$dst, $src}",
 317                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 318 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 319                    "movupd\t{$src, $dst|$dst, $src}",
 320                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 321
 322 // Intrinsic forms of MOVUPS/D load and store
 323 def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 324            (ins f128mem:$dst, VR128:$src),
 325            "movups\t{$src, $dst|$dst, $src}",
 326            [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 327 def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 328            (ins f128mem:$dst, VR128:$src),
 329            "movupd\t{$src, $dst|$dst, $src}",
 330            [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 331
 332 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 333                        "movups\t{$src, $dst|$dst, $src}",
 334                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 335 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 336                        "movupd\t{$src, $dst|$dst, $src}",
 337                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 338
 339 // Move Low/High packed floating point values
 340 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 341                                  PatFrag mov_frag, string base_opc,
 342                                  string asm_opr> {
 343   def PSrm : PI<opc, MRMSrcMem,
 344          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 345          !strconcat(base_opc, "s", asm_opr),
 346      [(set RC:$dst,
 347        (mov_frag RC:$src1,
 348               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 349               SSEPackedSingle>, TB;
 350
 351   def PDrm : PI<opc, MRMSrcMem,
 352          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 353          !strconcat(base_opc, "d", asm_opr),
 354      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 355                               (scalar_to_vector (loadf64 addr:$src2)))))],
 356               SSEPackedDouble>, TB, OpSize;
 357 }
 358
 359 let AddedComplexity = 20 in {
 360   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 361                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 362   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 363                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 364 }
 365 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 366   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 367                                    "\t{$src2, $dst|$dst, $src2}">;
 368   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 369                                    "\t{$src2, $dst|$dst, $src2}">;
 370 }
 371
 372 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 373                    "movlps\t{$src, $dst|$dst, $src}",
 374                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 375                                  (iPTR 0))), addr:$dst)]>, VEX;
 376 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 377                    "movlpd\t{$src, $dst|$dst, $src}",
 378                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 379                                  (iPTR 0))), addr:$dst)]>, VEX;
 380 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 381                    "movlps\t{$src, $dst|$dst, $src}",
 382                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 383                                  (iPTR 0))), addr:$dst)]>;
 384 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 385                    "movlpd\t{$src, $dst|$dst, $src}",
 386                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 387                                  (iPTR 0))), addr:$dst)]>;
 388
 389 // v2f64 extract element 1 is always custom lowered to unpack high to low
 390 // and extract element 0 so the non-store version isn't too horrible.
 391 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 392                    "movhps\t{$src, $dst|$dst, $src}",
 393                    [(store (f64 (vector_extract
 394                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 395                                          (undef)), (iPTR 0))), addr:$dst)]>,
 396                    VEX;
 397 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 398                    "movhpd\t{$src, $dst|$dst, $src}",
 399                    [(store (f64 (vector_extract
 400                                  (v2f64 (unpckh VR128:$src, (undef))),
 401                                  (iPTR 0))), addr:$dst)]>,
 402                    VEX;
 403 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 404                    "movhps\t{$src, $dst|$dst, $src}",
 405                    [(store (f64 (vector_extract
 406                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 407                                          (undef)), (iPTR 0))), addr:$dst)]>;
 408 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 409                    "movhpd\t{$src, $dst|$dst, $src}",
 410                    [(store (f64 (vector_extract
 411                                  (v2f64 (unpckh VR128:$src, (undef))),
 412                                  (iPTR 0))), addr:$dst)]>;
 413
 414 let AddedComplexity = 20 in {
 415   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 416                                        (ins VR128:$src1, VR128:$src2),
 417                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 418                       [(set VR128:$dst,
 419                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 420                       VEX_4V;
 421   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 422                                        (ins VR128:$src1, VR128:$src2),
 423                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 424                       [(set VR128:$dst,
 425                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 426                       VEX_4V;
 427 }
 428 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 429   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 430                                        (ins VR128:$src1, VR128:$src2),
 431                       "movlhps\t{$src2, $dst|$dst, $src2}",
 432                       [(set VR128:$dst,
 433                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 434   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 435                                        (ins VR128:$src1, VR128:$src2),
 436                       "movhlps\t{$src2, $dst|$dst, $src2}",
 437                       [(set VR128:$dst,
 438                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 439 }
 440
 441 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 442           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 443 let AddedComplexity = 20 in {
 444   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 445             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 446   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 447             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 448 }
 449
 450 //===----------------------------------------------------------------------===//
 451 // SSE 1 & 2 - Conversion Instructions
 452 //===----------------------------------------------------------------------===//
 453
 454 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 455                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 456                      string asm> {
 457   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 458                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 459   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 460                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 461 }
 462
 463 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 464                           X86MemOperand x86memop, string asm> {
 465   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 466                         []>;
 467   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 468                         []>;
 469 }
 470
 471 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 472                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 473                          string asm, Domain d> {
 474   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 475                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 476   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 477                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 478 }
 479
 480 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 481                           X86MemOperand x86memop, string asm> {
 482   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 483               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 484   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 485               (ins DstRC:$src1, x86memop:$src),
 486               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 487 }
 488
 489 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 490                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 491 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 492                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 493                                 VEX_W;
 494 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 495                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 496 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 497                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 498                                 VEX, VEX_W;
 499
 500 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 501 // register, but the same isn't true when only using memory operands,
 502 // provide other assembly "l" and "q" forms to address this explicitly
 503 // where appropriate to do so.
 504 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 505                                   VEX_4V;
 506 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 507                                   VEX_4V, VEX_W;
 508 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 509                                   VEX_4V;
 510 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 511                                   VEX_4V;
 512 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 513                                   VEX_4V, VEX_W;
 514
 515 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 516                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 517 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 518                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 519 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 520                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 521 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 522                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 523 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 524                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 525 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 526                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 527 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 528                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 529 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 530                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 531
 532 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 533 // and/or XMM operand(s).
 534
 535 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 536                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 537                          string asm> {
 538   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 539               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 540               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 541   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 542               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 543               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 544 }
 545
 546 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 547                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 548                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 549   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 550               !if(Is2Addr,
 551                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 552                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 553               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 554   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 555               (ins DstRC:$src1, x86memop:$src2),
 556               !if(Is2Addr,
 557                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 558                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 559               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 560 }
 561
 562 defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 563                       f32mem, load, "cvtss2si">, XS, VEX;
 564 defm Int_VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 565                         int_x86_sse_cvtss2si64, f32mem, load, "cvtss2si">,
 566                         XS, VEX, VEX_W;
 567 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 568                       f128mem, load, "cvtsd2si">, XD, VEX;
 569 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 570                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 571                       XD, VEX, VEX_W;
 572
 573 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 574 // Get rid of this hack or rename the intrinsics, there are several
 575 // intructions that only match with the intrinsic form, why create duplicates
 576 // to let them be recognized by the assembler?
 577 defm VCVTSD2SI_alt : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
 578                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 579 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
 580                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 581 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 582                       f32mem, load, "cvtss2si">, XS;
 583 defm Int_CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
 584                       f32mem, load, "cvtss2si{q}">, XS, REX_W;
 585 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 586                 f128mem, load, "cvtsd2si{l}">, XD;
 587 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 588                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
 589
 590
 591 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 592           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 593 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 594           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 595           VEX_W;
 596 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 597           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 598 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 599           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 600           VEX_4V, VEX_W;
 601
 602 let Constraints = "$src1 = $dst" in {
 603   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 604                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 605                         "cvtsi2ss">, XS;
 606   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 607                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 608                         "cvtsi2ss{q}">, XS, REX_W;
 609   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 610                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 611                         "cvtsi2sd">, XD;
 612   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 613                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 614                         "cvtsi2sd">, XD, REX_W;
 615 }
 616
 617 /// SSE 1 Only
 618
 619 // Aliases for intrinsics
 620 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 621                                     f32mem, load, "cvttss2si">, XS, VEX;
 622 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 623                                     int_x86_sse_cvttss2si64, f32mem, load,
 624                                     "cvttss2si">, XS, VEX, VEX_W;
 625 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 626                                     f128mem, load, "cvttsd2si">, XD, VEX;
 627 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 628                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 629                                     "cvttsd2si">, XD, VEX, VEX_W;
 630 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 631                                     f32mem, load, "cvttss2si">, XS;
 632 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 633                                     int_x86_sse_cvttss2si64, f32mem, load,
 634                                     "cvttss2si{q}">, XS, REX_W;
 635 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 636                                     f128mem, load, "cvttsd2si">, XD;
 637 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 638                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 639                                     "cvttsd2si{q}">, XD, REX_W;
 640
 641 let Pattern = []<dag> in {
 642 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 643                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 644 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 645                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 646                                VEX_W;
 647 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 648                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 649                                SSEPackedSingle>, TB, VEX;
 650 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 651                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 652                                SSEPackedSingle>, TB, VEX;
 653 }
 654 let Pattern = []<dag> in {
 655 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 656                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 657 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 658                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 659 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 660                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 661                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 662 }
 663
 664 /// SSE 2 Only
 665
 666 // Convert scalar double to scalar single
 667 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 668                        (ins FR64:$src1, FR64:$src2),
 669                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 670                       VEX_4V;
 671 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 672                        (ins FR64:$src1, f64mem:$src2),
 673                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 674                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 675 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
 676         Requires<[HasAVX]>;
 677
 678 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 679                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 680                       [(set FR32:$dst, (fround FR64:$src))]>;
 681 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 682                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 683                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 684                   Requires<[HasSSE2, OptForSize]>;
 685
 686 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 687                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
 688                       XS, VEX_4V;
 689 let Constraints = "$src1 = $dst" in
 690 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 691                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
 692
 693 // Convert scalar single to scalar double
 694 // SSE2 instructions with XS prefix
 695 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 696                     (ins FR32:$src1, FR32:$src2),
 697                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 698                     []>, XS, Requires<[HasAVX]>, VEX_4V;
 699 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 700                     (ins FR32:$src1, f32mem:$src2),
 701                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 702                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
 703 def : Pat<(f64 (fextend FR32:$src)), (VCVTSS2SDrr FR32:$src, FR32:$src)>,
 704         Requires<[HasAVX]>;
 705
 706 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 707                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 708                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 709                  Requires<[HasSSE2]>;
 710 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 711                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 712                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 713                  Requires<[HasSSE2, OptForSize]>;
 714
 715 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 716                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 717                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 718                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 719                                        VR128:$src2))]>, XS, VEX_4V,
 720                     Requires<[HasAVX]>;
 721 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
 722                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 723                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 724                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 725                                        (load addr:$src2)))]>, XS, VEX_4V,
 726                     Requires<[HasAVX]>;
 727 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
 728 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 729                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 730                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 731                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 732                                        VR128:$src2))]>, XS,
 733                     Requires<[HasSSE2]>;
 734 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 735                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 736                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 737                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 738                                        (load addr:$src2)))]>, XS,
 739                     Requires<[HasSSE2]>;
 740 }
 741
 742 def : Pat<(extloadf32 addr:$src),
 743           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 744       Requires<[HasSSE2, OptForSpeed]>;
 745
 746 // Convert doubleword to packed single/double fp
 747 // SSE2 instructions without OpSize prefix
 748 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 749                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 750                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 751                      TB, VEX, Requires<[HasAVX]>;
 752 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 753                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 754                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 755                                         (bitconvert (memopv2i64 addr:$src))))]>,
 756                      TB, VEX, Requires<[HasAVX]>;
 757 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 758                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 759                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 760                      TB, Requires<[HasSSE2]>;
 761 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 762                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 763                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 764                                         (bitconvert (memopv2i64 addr:$src))))]>,
 765                      TB, Requires<[HasSSE2]>;
 766
 767 // FIXME: why the non-intrinsic version is described as SSE3?
 768 // SSE2 instructions with XS prefix
 769 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 770                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 771                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 772                      XS, VEX, Requires<[HasAVX]>;
 773 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 774                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 775                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 776                                         (bitconvert (memopv2i64 addr:$src))))]>,
 777                      XS, VEX, Requires<[HasAVX]>;
 778 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 779                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 780                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 781                      XS, Requires<[HasSSE2]>;
 782 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 783                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 784                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 785                                         (bitconvert (memopv2i64 addr:$src))))]>,
 786                      XS, Requires<[HasSSE2]>;
 787
 788
 789 // Convert packed single/double fp to doubleword
 790 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 791                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 792 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 793                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 794 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 795                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 796 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 797                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 798 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 799                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 800 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 801                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 802
 803 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 804                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 805                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
 806                         VEX;
 807 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
 808                          (ins f128mem:$src),
 809                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 810                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 811                                             (memop addr:$src)))]>, VEX;
 812 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 813                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 814                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 815 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 816                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 817                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 818                                             (memop addr:$src)))]>;
 819
 820 // SSE2 packed instructions with XD prefix
 821 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 822                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 823                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 824                      XD, VEX, Requires<[HasAVX]>;
 825 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 826                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 827                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 828                                           (memop addr:$src)))]>,
 829                      XD, VEX, Requires<[HasAVX]>;
 830 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 831                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 832                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 833                      XD, Requires<[HasSSE2]>;
 834 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 835                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 836                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 837                                           (memop addr:$src)))]>,
 838                      XD, Requires<[HasSSE2]>;
 839
 840
 841 // Convert with truncation packed single/double fp to doubleword
 842 // SSE2 packed instructions with XS prefix
 843 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 844                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 845 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 846                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 847 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 848                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 849 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 850                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 851 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 852                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 853                       [(set VR128:$dst,
 854                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
 855 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 856                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 857                       [(set VR128:$dst,
 858                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
 859
 860
 861 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 862                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 863                         [(set VR128:$dst,
 864                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 865                       XS, VEX, Requires<[HasAVX]>;
 866 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 867                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 868                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 869                                            (memop addr:$src)))]>,
 870                       XS, VEX, Requires<[HasAVX]>;
 871
 872 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
 873                             (ins VR128:$src),
 874                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 875                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
 876                        VEX;
 877 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
 878                           (ins f128mem:$src),
 879                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 880                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 881                                              (memop addr:$src)))]>, VEX;
 882 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 883                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 884                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 885 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
 886                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 887                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 888                                         (memop addr:$src)))]>;
 889
 890 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 891 // register, but the same isn't true when using memory operands instead.
 892 // Provide other assembly rr and rm forms to address this explicitly.
 893 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 894                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 895 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 896                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 897
 898 // XMM only
 899 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 900                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 901 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 902                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 903
 904 // YMM only
 905 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 906                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
 907 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 908                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 909
 910 // Convert packed single to packed double
 911 let Predicates = [HasAVX] in {
 912                   // SSE2 instructions without OpSize prefix
 913 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 914                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 915 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 916                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 917 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
 918                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 919 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
 920                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 921 }
 922 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 923                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 924 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 925                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 926
 927 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 928                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
 929                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 930                      VEX, Requires<[HasAVX]>;
 931 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 932                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
 933                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 934                                           (load addr:$src)))]>,
 935                      VEX, Requires<[HasAVX]>;
 936 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 937                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 938                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 939                      TB, Requires<[HasSSE2]>;
 940 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 941                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 942                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 943                                           (load addr:$src)))]>,
 944                      TB, Requires<[HasSSE2]>;
 945
 946 // Convert packed double to packed single
 947 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 948 // register, but the same isn't true when using memory operands instead.
 949 // Provide other assembly rr and rm forms to address this explicitly.
 950 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 951                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
 952 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 953                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
 954
 955 // XMM only
 956 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 957                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
 958 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 959                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
 960
 961 // YMM only
 962 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 963                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
 964 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 965                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 966 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 967                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
 968 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 969                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
 970
 971
 972 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 973                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 974                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 975 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
 976                          (ins f128mem:$src),
 977                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 978                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 979                                             (memop addr:$src)))]>;
 980 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 981                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 982                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 983 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 984                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 985                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 986                                             (memop addr:$src)))]>;
 987
 988 // AVX 256-bit register conversion intrinsics
 989 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
 990 // whenever possible to avoid declaring two versions of each one.
 991 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
 992           (VCVTDQ2PSYrr VR256:$src)>;
 993 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
 994           (VCVTDQ2PSYrm addr:$src)>;
 995
 996 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
 997           (VCVTPD2PSYrr VR256:$src)>;
 998 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
 999           (VCVTPD2PSYrm addr:$src)>;
1000
1001 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1002           (VCVTPS2DQYrr VR256:$src)>;
1003 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1004           (VCVTPS2DQYrm addr:$src)>;
1005
1006 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1007           (VCVTPS2PDYrr VR128:$src)>;
1008 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1009           (VCVTPS2PDYrm addr:$src)>;
1010
1011 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1012           (VCVTTPD2DQYrr VR256:$src)>;
1013 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1014           (VCVTTPD2DQYrm addr:$src)>;
1015
1016 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1017           (VCVTTPS2DQYrr VR256:$src)>;
1018 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1019           (VCVTTPS2DQYrm addr:$src)>;
1020
1021 //===----------------------------------------------------------------------===//
1022 // SSE 1 & 2 - Compare Instructions
1023 //===----------------------------------------------------------------------===//
1024
1025 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1026 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1027                             string asm, string asm_alt> {
1028   let isAsmParserOnly = 1 in {
1029     def rr : SIi8<0xC2, MRMSrcReg,
1030                   (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1031                   asm, []>;
1032     let mayLoad = 1 in
1033     def rm : SIi8<0xC2, MRMSrcMem,
1034                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1035                   asm, []>;
1036   }
1037
1038   // Accept explicit immediate argument form instead of comparison code.
1039   def rr_alt : SIi8<0xC2, MRMSrcReg,
1040                 (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1041                 asm_alt, []>;
1042   let mayLoad = 1 in
1043   def rm_alt : SIi8<0xC2, MRMSrcMem,
1044                 (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1045                 asm_alt, []>;
1046 }
1047
1048 let neverHasSideEffects = 1 in {
1049   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1050                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1051                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1052                   XS, VEX_4V;
1053   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1054                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1055                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1056                   XD, VEX_4V;
1057 }
1058
1059 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1060   defm CMPSS  : sse12_cmp_scalar<FR32, f32mem,
1061                     "cmp${cc}ss\t{$src, $dst|$dst, $src}",
1062                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}">, XS;
1063   defm CMPSD  : sse12_cmp_scalar<FR64, f64mem,
1064                     "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1065                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}">, XD;
1066 }
1067
1068 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1069                          Intrinsic Int, string asm> {
1070   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1071                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1072                         [(set VR128:$dst, (Int VR128:$src1,
1073                                                VR128:$src, imm:$cc))]>;
1074   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1075                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1076                         [(set VR128:$dst, (Int VR128:$src1,
1077                                                (load addr:$src), imm:$cc))]>;
1078 }
1079
1080 // Aliases to match intrinsics which expect XMM operand(s).
1081 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1082                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1083                      XS, VEX_4V;
1084 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1085                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1086                      XD, VEX_4V;
1087 let Constraints = "$src1 = $dst" in {
1088   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1089                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1090   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1091                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1092 }
1093
1094
1095 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1096 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1097                             ValueType vt, X86MemOperand x86memop,
1098                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1099   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1100                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1101                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1102   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1103                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1104                      [(set EFLAGS, (OpNode (vt RC:$src1),
1105                                            (ld_frag addr:$src2)))], d>;
1106 }
1107
1108 let Defs = [EFLAGS] in {
1109   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1110                                   "ucomiss", SSEPackedSingle>, VEX;
1111   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1112                                   "ucomisd", SSEPackedDouble>, OpSize, VEX;
1113   let Pattern = []<dag> in {
1114     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1115                                     "comiss", SSEPackedSingle>, VEX;
1116     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1117                                     "comisd", SSEPackedDouble>, OpSize, VEX;
1118   }
1119
1120   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1121                             load, "ucomiss", SSEPackedSingle>, VEX;
1122   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1123                             load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1124
1125   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1126                             load, "comiss", SSEPackedSingle>, VEX;
1127   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1128                             load, "comisd", SSEPackedDouble>, OpSize, VEX;
1129   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1130                                   "ucomiss", SSEPackedSingle>, TB;
1131   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1132                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1133
1134   let Pattern = []<dag> in {
1135     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1136                                     "comiss", SSEPackedSingle>, TB;
1137     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1138                                     "comisd", SSEPackedDouble>, TB, OpSize;
1139   }
1140
1141   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1142                               load, "ucomiss", SSEPackedSingle>, TB;
1143   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1144                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1145
1146   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1147                                   "comiss", SSEPackedSingle>, TB;
1148   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1149                                   "comisd", SSEPackedDouble>, TB, OpSize;
1150 } // Defs = [EFLAGS]
1151
1152 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1153 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1154                             Intrinsic Int, string asm, string asm_alt,
1155                             Domain d> {
1156   let isAsmParserOnly = 1 in {
1157     def rri : PIi8<0xC2, MRMSrcReg,
1158                (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1159                [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1160     def rmi : PIi8<0xC2, MRMSrcMem,
1161                (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1162                [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1163   }
1164
1165   // Accept explicit immediate argument form instead of comparison code.
1166   def rri_alt : PIi8<0xC2, MRMSrcReg,
1167              (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1168              asm_alt, [], d>;
1169   def rmi_alt : PIi8<0xC2, MRMSrcMem,
1170              (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1171              asm_alt, [], d>;
1172 }
1173
1174 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1175                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1176                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1177                SSEPackedSingle>, VEX_4V;
1178 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1179                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1180                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1181                SSEPackedDouble>, OpSize, VEX_4V;
1182 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1183                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1184                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1185                SSEPackedSingle>, VEX_4V;
1186 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1187                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1188                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1189                SSEPackedDouble>, OpSize, VEX_4V;
1190 let Constraints = "$src1 = $dst" in {
1191   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1192                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1193                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1194                  SSEPackedSingle>, TB;
1195   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1196                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1197                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1198                  SSEPackedDouble>, TB, OpSize;
1199 }
1200
1201 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1202           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1203 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1204           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1205 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1206           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1207 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1208           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1209
1210 //===----------------------------------------------------------------------===//
1211 // SSE 1 & 2 - Shuffle Instructions
1212 //===----------------------------------------------------------------------===//
1213
1214 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1215 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1216                          ValueType vt, string asm, PatFrag mem_frag,
1217                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1218   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1219                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1220                    [(set RC:$dst, (vt (shufp:$src3
1221                             RC:$src1, (mem_frag addr:$src2))))], d>;
1222   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1223     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1224                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1225                    [(set RC:$dst,
1226                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1227 }
1228
1229 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1230            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1231            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
1232 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1233            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1234            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
1235 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1236            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1237            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1238 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1239            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1240            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1241
1242 let Constraints = "$src1 = $dst" in {
1243   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1244                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1245                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1246                     TB;
1247   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1248                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1249                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1250 }
1251
1252 //===----------------------------------------------------------------------===//
1253 // SSE 1 & 2 - Unpack Instructions
1254 //===----------------------------------------------------------------------===//
1255
1256 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1257 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1258                                    PatFrag mem_frag, RegisterClass RC,
1259                                    X86MemOperand x86memop, string asm,
1260                                    Domain d> {
1261     def rr : PI<opc, MRMSrcReg,
1262                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1263                 asm, [(set RC:$dst,
1264                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1265     def rm : PI<opc, MRMSrcMem,
1266                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1267                 asm, [(set RC:$dst,
1268                            (vt (OpNode RC:$src1,
1269                                        (mem_frag addr:$src2))))], d>;
1270 }
1271
1272 let AddedComplexity = 10 in {
1273   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1274         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1275                        SSEPackedSingle>, VEX_4V;
1276   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1277         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1278                        SSEPackedDouble>, OpSize, VEX_4V;
1279   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1280         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1281                        SSEPackedSingle>, VEX_4V;
1282   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1283         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1284                        SSEPackedDouble>, OpSize, VEX_4V;
1285
1286   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1287         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1288                        SSEPackedSingle>, VEX_4V;
1289   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1290         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1291                        SSEPackedDouble>, OpSize, VEX_4V;
1292   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1293         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1294                        SSEPackedSingle>, VEX_4V;
1295   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1296         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1297                        SSEPackedDouble>, OpSize, VEX_4V;
1298
1299   let Constraints = "$src1 = $dst" in {
1300     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1301           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1302                          SSEPackedSingle>, TB;
1303     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1304           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1305                          SSEPackedDouble>, TB, OpSize;
1306     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1307           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1308                          SSEPackedSingle>, TB;
1309     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1310           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1311                          SSEPackedDouble>, TB, OpSize;
1312   } // Constraints = "$src1 = $dst"
1313 } // AddedComplexity
1314
1315 //===----------------------------------------------------------------------===//
1316 // SSE 1 & 2 - Extract Floating-Point Sign mask
1317 //===----------------------------------------------------------------------===//
1318
1319 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1320 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1321                                 Domain d> {
1322   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1323                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1324                      [(set GR32:$dst, (Int RC:$src))], d>;
1325   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
1326                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
1327 }
1328
1329 // Mask creation
1330 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1331                                      SSEPackedSingle>, TB;
1332 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1333                                      SSEPackedDouble>, TB, OpSize;
1334
1335 defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1336                                       "movmskps", SSEPackedSingle>, VEX;
1337 defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1338                                       "movmskpd", SSEPackedDouble>, OpSize,
1339                                       VEX;
1340 defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1341                                       "movmskps", SSEPackedSingle>, VEX;
1342 defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1343                                       "movmskpd", SSEPackedDouble>, OpSize,
1344                                       VEX;
1345
1346 // Assembler Only
1347 def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1348            "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1349 def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1350            "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1351            VEX;
1352 def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1353            "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1354 def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1355            "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1356            VEX;
1357
1358 //===----------------------------------------------------------------------===//
1359 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1360 //===----------------------------------------------------------------------===//
1361
1362 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1363 // names that start with 'Fs'.
1364
1365 // Alias instructions that map fld0 to pxor for sse.
1366 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1367     canFoldAsLoad = 1 in {
1368   // FIXME: Set encoding to pseudo!
1369 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1370                  [(set FR32:$dst, fp32imm0)]>,
1371                  Requires<[HasSSE1]>, TB, OpSize;
1372 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1373                  [(set FR64:$dst, fpimm0)]>,
1374                Requires<[HasSSE2]>, TB, OpSize;
1375 def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1376                   [(set FR32:$dst, fp32imm0)]>,
1377                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1378 def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1379                   [(set FR64:$dst, fpimm0)]>,
1380                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1381 }
1382
1383 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1384 // bits are disregarded.
1385 let neverHasSideEffects = 1 in {
1386 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1387                      "movaps\t{$src, $dst|$dst, $src}", []>;
1388 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1389                      "movapd\t{$src, $dst|$dst, $src}", []>;
1390 }
1391
1392 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1393 // bits are disregarded.
1394 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1395 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1396                      "movaps\t{$src, $dst|$dst, $src}",
1397                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1398 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1399                      "movapd\t{$src, $dst|$dst, $src}",
1400                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1401 }
1402
1403 //===----------------------------------------------------------------------===//
1404 // SSE 1 & 2 - Logical Instructions
1405 //===----------------------------------------------------------------------===//
1406
1407 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1408 ///
1409 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1410                                        SDNode OpNode> {
1411   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
1412               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, VEX_4V;
1413
1414   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
1415         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, OpSize, VEX_4V;
1416
1417   let Constraints = "$src1 = $dst" in {
1418     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
1419                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
1420
1421     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
1422                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
1423   }
1424 }
1425
1426 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1427 let mayLoad = 0 in {
1428   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1429   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1430   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1431 }
1432
1433 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1434   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
1435
1436 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1437 ///
1438 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1439                                  SDNode OpNode, int HasPat = 0,
1440                                  list<list<dag>> Pattern = []> {
1441   let Pattern = []<dag> in {
1442     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1443          !strconcat(OpcodeStr, "ps"), f128mem,
1444          !if(HasPat, Pattern[0], // rr
1445                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1446                                                       VR128:$src2)))]),
1447          !if(HasPat, Pattern[2], // rm
1448                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1449                                                (memopv2i64 addr:$src2)))]), 0>,
1450                                                VEX_4V;
1451
1452     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1453          !strconcat(OpcodeStr, "pd"), f128mem,
1454          !if(HasPat, Pattern[1], // rr
1455                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1456                                                (bc_v2i64 (v2f64
1457                                                VR128:$src2))))]),
1458          !if(HasPat, Pattern[3], // rm
1459                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1460                                                (memopv2i64 addr:$src2)))]), 0>,
1461                                                                OpSize, VEX_4V;
1462   }
1463   let Constraints = "$src1 = $dst" in {
1464     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1465          !strconcat(OpcodeStr, "ps"), f128mem,
1466          !if(HasPat, Pattern[0], // rr
1467                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1468                                                       VR128:$src2)))]),
1469          !if(HasPat, Pattern[2], // rm
1470                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1471                                                (memopv2i64 addr:$src2)))])>, TB;
1472
1473     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1474          !strconcat(OpcodeStr, "pd"), f128mem,
1475          !if(HasPat, Pattern[1], // rr
1476                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1477                                                (bc_v2i64 (v2f64
1478                                                VR128:$src2))))]),
1479          !if(HasPat, Pattern[3], // rm
1480                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1481                                                (memopv2i64 addr:$src2)))])>,
1482                                                                     TB, OpSize;
1483   }
1484 }
1485
1486 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
1487 ///
1488 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr> {
1489     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
1490           !strconcat(OpcodeStr, "ps"), f256mem, [], [], 0>, VEX_4V;
1491
1492     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
1493           !strconcat(OpcodeStr, "pd"), f256mem, [], [], 0>, OpSize, VEX_4V;
1494 }
1495
1496 // AVX 256-bit packed logical ops forms
1497 defm VAND : sse12_fp_packed_logical_y<0x54, "and">;
1498 defm VOR  : sse12_fp_packed_logical_y<0x56, "or">;
1499 defm VXOR : sse12_fp_packed_logical_y<0x57, "xor">;
1500 let isCommutable = 0 in
1501   defm VANDN : sse12_fp_packed_logical_y<0x55, "andn">;
1502
1503 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1504 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1505 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1506 let isCommutable = 0 in
1507   defm ANDN : sse12_fp_packed_logical<0x55, "andn", undef /* dummy */, 1, [
1508     // single r+r
1509     [(set VR128:$dst, (X86pandn VR128:$src1, VR128:$src2))],
1510     // double r+r
1511     [],
1512     // single r+m
1513     [(set VR128:$dst, (X86pandn VR128:$src1, (memopv2i64 addr:$src2)))],
1514     // double r+m
1515     []]>;
1516
1517 //===----------------------------------------------------------------------===//
1518 // SSE 1 & 2 - Arithmetic Instructions
1519 //===----------------------------------------------------------------------===//
1520
1521 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
1522 /// vector forms.
1523 ///
1524 /// In addition, we also have a special variant of the scalar form here to
1525 /// represent the associated intrinsic operation.  This form is unlike the
1526 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1527 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1528 ///
1529 /// These three forms can each be reg+reg or reg+mem.
1530 ///
1531
1532 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
1533 /// classes below
1534 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
1535                                   bit Is2Addr = 1> {
1536   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
1537                             OpNode, FR32, f32mem, Is2Addr>, XS;
1538   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
1539                             OpNode, FR64, f64mem, Is2Addr>, XD;
1540 }
1541
1542 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
1543                                    bit Is2Addr = 1> {
1544   let mayLoad = 0 in {
1545   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
1546               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
1547   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
1548               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
1549   }
1550 }
1551
1552 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
1553                                     SDNode OpNode> {
1554   let mayLoad = 0 in {
1555     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
1556                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
1557     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
1558                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
1559   }
1560 }
1561
1562 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
1563                                       bit Is2Addr = 1> {
1564   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1565      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
1566   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1567      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
1568 }
1569
1570 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
1571                                       bit Is2Addr = 1> {
1572   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1573      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
1574                                               SSEPackedSingle, Is2Addr>, TB;
1575
1576   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1577      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
1578                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
1579 }
1580
1581 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
1582   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1583      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
1584       SSEPackedSingle, 0>, TB;
1585
1586   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1587      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
1588       SSEPackedDouble, 0>, TB, OpSize;
1589 }
1590
1591 // Binary Arithmetic instructions
1592 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
1593             basic_sse12_fp_binop_s_int<0x58, "add", 0>,
1594             basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
1595             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
1596 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
1597             basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
1598             basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
1599             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
1600
1601 let isCommutable = 0 in {
1602   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
1603               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
1604               basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
1605               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
1606   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
1607               basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
1608               basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
1609               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
1610   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
1611               basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
1612               basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
1613               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
1614               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
1615               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
1616   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
1617               basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
1618               basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
1619               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
1620               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
1621               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
1622 }
1623
1624 let Constraints = "$src1 = $dst" in {
1625   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
1626              basic_sse12_fp_binop_p<0x58, "add", fadd>,
1627              basic_sse12_fp_binop_s_int<0x58, "add">;
1628   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
1629              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
1630              basic_sse12_fp_binop_s_int<0x59, "mul">;
1631
1632   let isCommutable = 0 in {
1633     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
1634                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
1635                basic_sse12_fp_binop_s_int<0x5C, "sub">;
1636     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
1637                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
1638                basic_sse12_fp_binop_s_int<0x5E, "div">;
1639     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
1640                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
1641                basic_sse12_fp_binop_s_int<0x5F, "max">,
1642                basic_sse12_fp_binop_p_int<0x5F, "max">;
1643     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
1644                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
1645                basic_sse12_fp_binop_s_int<0x5D, "min">,
1646                basic_sse12_fp_binop_p_int<0x5D, "min">;
1647   }
1648 }
1649
1650 /// Unop Arithmetic
1651 /// In addition, we also have a special variant of the scalar form here to
1652 /// represent the associated intrinsic operation.  This form is unlike the
1653 /// plain scalar form, in that it takes an entire vector (instead of a
1654 /// scalar) and leaves the top elements undefined.
1655 ///
1656 /// And, we have a special variant form for a full-vector intrinsic form.
1657
1658 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1659 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1660                           SDNode OpNode, Intrinsic F32Int> {
1661   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1662                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1663                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1664   // For scalar unary operations, fold a load into the operation
1665   // only in OptForSize mode. It eliminates an instruction, but it also
1666   // eliminates a whole-register clobber (the load), so it introduces a
1667   // partial register update condition.
1668   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1669                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1670                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1671             Requires<[HasSSE1, OptForSize]>;
1672   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1673                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1674                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1675   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1676                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1677                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1678 }
1679
1680 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1681 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1682                               SDNode OpNode, Intrinsic F32Int> {
1683   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1684                 !strconcat(OpcodeStr,
1685                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1686   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1687                 !strconcat(OpcodeStr,
1688                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1689                 []>, XS, Requires<[HasAVX, OptForSize]>;
1690   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1691                 !strconcat(OpcodeStr,
1692                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1693                 [(set VR128:$dst, (F32Int VR128:$src))]>;
1694   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1695                 !strconcat(OpcodeStr,
1696                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1697                 [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1698 }
1699
1700 /// sse1_fp_unop_p - SSE1 unops in packed form.
1701 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1702   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1703               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1704               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1705   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1706                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1707                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1708 }
1709
1710 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
1711 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1712   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1713               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1714               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
1715   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1716                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1717                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
1718 }
1719
1720 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
1721 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1722                               Intrinsic V4F32Int> {
1723   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1724                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1725                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1726   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1727                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1728                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1729 }
1730
1731 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
1732 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1733                                 Intrinsic V4F32Int> {
1734   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1735                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1736                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
1737   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1738                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1739                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
1740 }
1741
1742 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1743 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1744                           SDNode OpNode, Intrinsic F64Int> {
1745   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1746                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1747                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1748   // See the comments in sse1_fp_unop_s for why this is OptForSize.
1749   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1750                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1751                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
1752             Requires<[HasSSE2, OptForSize]>;
1753   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1754                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1755                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1756   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1757                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1758                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1759 }
1760
1761 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1762 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1763                               SDNode OpNode, Intrinsic F64Int> {
1764   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1765                !strconcat(OpcodeStr,
1766                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1767   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1768                (ins FR64:$src1, f64mem:$src2),
1769                !strconcat(OpcodeStr,
1770                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1771   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1772            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1773            [(set VR128:$dst, (F64Int VR128:$src))]>;
1774   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1775            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1776            [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1777 }
1778
1779 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1780 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1781                           SDNode OpNode> {
1782   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1783               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1784               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1785   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1786                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1787                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1788 }
1789
1790 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
1791 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1792   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1793               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1794               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
1795   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1796                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1797                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
1798 }
1799
1800 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
1801 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1802                               Intrinsic V2F64Int> {
1803   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1804                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1805                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1806   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1807                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1808                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1809 }
1810
1811 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
1812 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1813                                 Intrinsic V2F64Int> {
1814   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1815                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1816                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
1817   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1818                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1819                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
1820 }
1821
1822 let Predicates = [HasAVX] in {
1823   // Square root.
1824   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ss>,
1825                 sse2_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_sd>,
1826                 VEX_4V;
1827
1828   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
1829                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
1830                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1831                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1832                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
1833                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
1834                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
1835                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
1836                 VEX;
1837
1838   // Reciprocal approximations. Note that these typically require refinement
1839   // in order to obtain suitable precision.
1840   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt", X86frsqrt,
1841                                    int_x86_sse_rsqrt_ss>, VEX_4V;
1842   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
1843                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
1844                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
1845                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
1846
1847   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ss>,
1848                                    VEX_4V;
1849   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
1850                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
1851                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
1852                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
1853 }
1854
1855 // Square root.
1856 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
1857              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
1858              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
1859              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
1860              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
1861              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
1862
1863 // Reciprocal approximations. Note that these typically require refinement
1864 // in order to obtain suitable precision.
1865 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
1866              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
1867              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
1868 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
1869              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
1870              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
1871
1872 // There is no f64 version of the reciprocal approximation instructions.
1873
1874 //===----------------------------------------------------------------------===//
1875 // SSE 1 & 2 - Non-temporal stores
1876 //===----------------------------------------------------------------------===//
1877
1878 def VMOVNTPSmr_Int : VPSI<0x2B, MRMDestMem, (outs),
1879                        (ins i128mem:$dst, VR128:$src),
1880                        "movntps\t{$src, $dst|$dst, $src}",
1881                        [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>, VEX;
1882 def VMOVNTPDmr_Int : VPDI<0x2B, MRMDestMem, (outs),
1883                        (ins i128mem:$dst, VR128:$src),
1884                        "movntpd\t{$src, $dst|$dst, $src}",
1885                        [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>, VEX;
1886
1887 let ExeDomain = SSEPackedInt in
1888   def VMOVNTDQmr_Int : VPDI<0xE7, MRMDestMem, (outs),
1889                      (ins f128mem:$dst, VR128:$src),
1890                      "movntdq\t{$src, $dst|$dst, $src}",
1891                      [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>, VEX;
1892
1893 let AddedComplexity = 400 in { // Prefer non-temporal versions
1894   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
1895                        (ins f128mem:$dst, VR128:$src),
1896                        "movntps\t{$src, $dst|$dst, $src}",
1897                        [(alignednontemporalstore (v4f32 VR128:$src),
1898                                                  addr:$dst)]>, VEX;
1899   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
1900                        (ins f128mem:$dst, VR128:$src),
1901                        "movntpd\t{$src, $dst|$dst, $src}",
1902                        [(alignednontemporalstore (v2f64 VR128:$src),
1903                                                  addr:$dst)]>, VEX;
1904   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
1905                         (ins f128mem:$dst, VR128:$src),
1906                         "movntdq\t{$src, $dst|$dst, $src}",
1907                         [(alignednontemporalstore (v2f64 VR128:$src),
1908                                                   addr:$dst)]>, VEX;
1909   let ExeDomain = SSEPackedInt in
1910   def VMOVNTDQmr : VPDI<0xE7, MRMDestMem, (outs),
1911                       (ins f128mem:$dst, VR128:$src),
1912                       "movntdq\t{$src, $dst|$dst, $src}",
1913                       [(alignednontemporalstore (v4f32 VR128:$src),
1914                                                 addr:$dst)]>, VEX;
1915
1916   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
1917                        (ins f256mem:$dst, VR256:$src),
1918                        "movntps\t{$src, $dst|$dst, $src}",
1919                        [(alignednontemporalstore (v8f32 VR256:$src),
1920                                                  addr:$dst)]>, VEX;
1921   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
1922                        (ins f256mem:$dst, VR256:$src),
1923                        "movntpd\t{$src, $dst|$dst, $src}",
1924                        [(alignednontemporalstore (v4f64 VR256:$src),
1925                                                  addr:$dst)]>, VEX;
1926   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
1927                         (ins f256mem:$dst, VR256:$src),
1928                         "movntdq\t{$src, $dst|$dst, $src}",
1929                         [(alignednontemporalstore (v4f64 VR256:$src),
1930                                                   addr:$dst)]>, VEX;
1931   let ExeDomain = SSEPackedInt in
1932   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
1933                       (ins f256mem:$dst, VR256:$src),
1934                       "movntdq\t{$src, $dst|$dst, $src}",
1935                       [(alignednontemporalstore (v8f32 VR256:$src),
1936                                                 addr:$dst)]>, VEX;
1937 }
1938
1939 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
1940           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
1941 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
1942           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
1943 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
1944           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
1945
1946 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1947                     "movntps\t{$src, $dst|$dst, $src}",
1948                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1949 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1950                         "movntpd\t{$src, $dst|$dst, $src}",
1951                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
1952
1953 let ExeDomain = SSEPackedInt in
1954 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1955                         "movntdq\t{$src, $dst|$dst, $src}",
1956                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
1957
1958 let AddedComplexity = 400 in { // Prefer non-temporal versions
1959 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1960                     "movntps\t{$src, $dst|$dst, $src}",
1961                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1962 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1963                     "movntpd\t{$src, $dst|$dst, $src}",
1964                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
1965
1966 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1967                     "movntdq\t{$src, $dst|$dst, $src}",
1968                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1969
1970 let ExeDomain = SSEPackedInt in
1971 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1972                     "movntdq\t{$src, $dst|$dst, $src}",
1973                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1974
1975 // There is no AVX form for instructions below this point
1976 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1977                  "movnti\t{$src, $dst|$dst, $src}",
1978                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1979                TB, Requires<[HasSSE2]>;
1980
1981 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1982                      "movnti\t{$src, $dst|$dst, $src}",
1983                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1984                   TB, Requires<[HasSSE2]>;
1985
1986 }
1987 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1988                     "movnti\t{$src, $dst|$dst, $src}",
1989                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
1990                   TB, Requires<[HasSSE2]>;
1991
1992 //===----------------------------------------------------------------------===//
1993 // SSE 1 & 2 - Misc Instructions (No AVX form)
1994 //===----------------------------------------------------------------------===//
1995
1996 // Prefetch intrinsic.
1997 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1998     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1999 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2000     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
2001 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2002     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
2003 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2004     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
2005
2006 // Load, store, and memory fence
2007 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2008              TB, Requires<[HasSSE1]>;
2009 def : Pat<(X86SFence), (SFENCE)>;
2010
2011 // Alias instructions that map zero vector to pxor / xorp* for sse.
2012 // We set canFoldAsLoad because this can be converted to a constant-pool
2013 // load of an all-zeros value if folding it would be beneficial.
2014 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2015 // JIT implementation, it does not expand the instructions below like
2016 // X86MCInstLower does.
2017 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2018     isCodeGenOnly = 1 in {
2019 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2020                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2021 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2022                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2023 let ExeDomain = SSEPackedInt in
2024 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2025                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2026 }
2027
2028 // The same as done above but for AVX. The 128-bit versions are the
2029 // same, but re-encoded. The 256-bit does not support PI version.
2030 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2031 // JIT implementatioan, it does not expand the instructions below like
2032 // X86MCInstLower does.
2033 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2034     isCodeGenOnly = 1, Predicates = [HasAVX] in {
2035 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2036                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
2037 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2038                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
2039 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2040                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
2041 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2042                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
2043 let ExeDomain = SSEPackedInt in
2044 def AVX_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2045                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2046 }
2047
2048 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2049 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2050 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2051
2052 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2053           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2054
2055 //===----------------------------------------------------------------------===//
2056 // SSE 1 & 2 - Load/Store XCSR register
2057 //===----------------------------------------------------------------------===//
2058
2059 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2060                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2061 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2062                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2063
2064 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2065                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2066 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2067                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2068
2069 //===---------------------------------------------------------------------===//
2070 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2071 //===---------------------------------------------------------------------===//
2072
2073 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2074
2075 let neverHasSideEffects = 1 in {
2076 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2077                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2078 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2079                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2080 }
2081 def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2082                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2083 def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2084                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2085
2086 let canFoldAsLoad = 1, mayLoad = 1 in {
2087 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2088                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2089 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2090                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2091 let Predicates = [HasAVX] in {
2092   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2093                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2094   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2095                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2096 }
2097 }
2098
2099 let mayStore = 1 in {
2100 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2101                      (ins i128mem:$dst, VR128:$src),
2102                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2103 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2104                      (ins i256mem:$dst, VR256:$src),
2105                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2106 let Predicates = [HasAVX] in {
2107 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2108                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2109 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2110                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2111 }
2112 }
2113
2114 let neverHasSideEffects = 1 in
2115 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2116                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2117
2118 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2119                    "movdqu\t{$src, $dst|$dst, $src}",
2120                    []>, XS, Requires<[HasSSE2]>;
2121
2122 let canFoldAsLoad = 1, mayLoad = 1 in {
2123 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2124                    "movdqa\t{$src, $dst|$dst, $src}",
2125                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2126 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2127                    "movdqu\t{$src, $dst|$dst, $src}",
2128                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2129                  XS, Requires<[HasSSE2]>;
2130 }
2131
2132 let mayStore = 1 in {
2133 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2134                    "movdqa\t{$src, $dst|$dst, $src}",
2135                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2136 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2137                    "movdqu\t{$src, $dst|$dst, $src}",
2138                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2139                  XS, Requires<[HasSSE2]>;
2140 }
2141
2142 // Intrinsic forms of MOVDQU load and store
2143 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2144                        "vmovdqu\t{$src, $dst|$dst, $src}",
2145                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2146                      XS, VEX, Requires<[HasAVX]>;
2147
2148 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2149                        "movdqu\t{$src, $dst|$dst, $src}",
2150                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2151                      XS, Requires<[HasSSE2]>;
2152
2153 } // ExeDomain = SSEPackedInt
2154
2155 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2156 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2157           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2158
2159 //===---------------------------------------------------------------------===//
2160 // SSE2 - Packed Integer Arithmetic Instructions
2161 //===---------------------------------------------------------------------===//
2162
2163 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2164
2165 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2166                             bit IsCommutable = 0, bit Is2Addr = 1> {
2167   let isCommutable = IsCommutable in
2168   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2169        (ins VR128:$src1, VR128:$src2),
2170        !if(Is2Addr,
2171            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2172            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2173        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2174   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2175        (ins VR128:$src1, i128mem:$src2),
2176        !if(Is2Addr,
2177            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2178            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2179        [(set VR128:$dst, (IntId VR128:$src1,
2180                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2181 }
2182
2183 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2184                              string OpcodeStr, Intrinsic IntId,
2185                              Intrinsic IntId2, bit Is2Addr = 1> {
2186   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2187        (ins VR128:$src1, VR128:$src2),
2188        !if(Is2Addr,
2189            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2190            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2191        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2192   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2193        (ins VR128:$src1, i128mem:$src2),
2194        !if(Is2Addr,
2195            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2196            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2197        [(set VR128:$dst, (IntId VR128:$src1,
2198                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2199   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2200        (ins VR128:$src1, i32i8imm:$src2),
2201        !if(Is2Addr,
2202            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2203            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2204        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2205 }
2206
2207 /// PDI_binop_rm - Simple SSE2 binary operator.
2208 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2209                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2210   let isCommutable = IsCommutable in
2211   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2212        (ins VR128:$src1, VR128:$src2),
2213        !if(Is2Addr,
2214            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2215            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2216        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2217   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2218        (ins VR128:$src1, i128mem:$src2),
2219        !if(Is2Addr,
2220            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2221            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2222        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2223                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2224 }
2225
2226 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2227 ///
2228 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2229 /// to collapse (bitconvert VT to VT) into its operand.
2230 ///
2231 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2232                               bit IsCommutable = 0, bit Is2Addr = 1> {
2233   let isCommutable = IsCommutable in
2234   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2235        (ins VR128:$src1, VR128:$src2),
2236        !if(Is2Addr,
2237            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2238            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2239        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2240   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2241        (ins VR128:$src1, i128mem:$src2),
2242        !if(Is2Addr,
2243            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2244            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2245        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2246 }
2247
2248 } // ExeDomain = SSEPackedInt
2249
2250 // 128-bit Integer Arithmetic
2251
2252 let Predicates = [HasAVX] in {
2253 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2254 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2255 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2256 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2257 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2258 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2259 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2260 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2261 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2262
2263 // Intrinsic forms
2264 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2265                                  VEX_4V;
2266 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2267                                  VEX_4V;
2268 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2269                                  VEX_4V;
2270 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2271                                  VEX_4V;
2272 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2273                                  VEX_4V;
2274 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2275                                  VEX_4V;
2276 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2277                                  VEX_4V;
2278 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2279                                  VEX_4V;
2280 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2281                                  VEX_4V;
2282 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2283                                  VEX_4V;
2284 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2285                                  VEX_4V;
2286 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2287                                  VEX_4V;
2288 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2289                                  VEX_4V;
2290 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2291                                  VEX_4V;
2292 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2293                                  VEX_4V;
2294 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2295                                  VEX_4V;
2296 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2297                                  VEX_4V;
2298 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2299                                  VEX_4V;
2300 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2301                                  VEX_4V;
2302 }
2303
2304 let Constraints = "$src1 = $dst" in {
2305 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2306 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2307 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2308 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2309 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2310 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2311 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2312 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2313 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2314
2315 // Intrinsic forms
2316 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2317 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2318 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2319 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2320 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2321 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2322 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2323 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2324 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2325 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2326 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2327 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2328 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2329 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2330 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2331 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2332 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2333 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2334 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2335
2336 } // Constraints = "$src1 = $dst"
2337
2338 //===---------------------------------------------------------------------===//
2339 // SSE2 - Packed Integer Logical Instructions
2340 //===---------------------------------------------------------------------===//
2341
2342 let Predicates = [HasAVX] in {
2343 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2344                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2345                                 VEX_4V;
2346 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2347                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2348                                 VEX_4V;
2349 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2350                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2351                                 VEX_4V;
2352
2353 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2354                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2355                                 VEX_4V;
2356 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2357                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2358                                 VEX_4V;
2359 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2360                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2361                                 VEX_4V;
2362
2363 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2364                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2365                                 VEX_4V;
2366 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2367                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2368                                 VEX_4V;
2369
2370 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2371 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2372 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2373
2374 let ExeDomain = SSEPackedInt in {
2375   let neverHasSideEffects = 1 in {
2376     // 128-bit logical shifts.
2377     def VPSLLDQri : PDIi8<0x73, MRM7r,
2378                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2379                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2380                       VEX_4V;
2381     def VPSRLDQri : PDIi8<0x73, MRM3r,
2382                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2383                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2384                       VEX_4V;
2385     // PSRADQri doesn't exist in SSE[1-3].
2386   }
2387   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2388                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2389                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2390                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2391                                               VR128:$src2)))]>, VEX_4V;
2392
2393   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2394                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2395                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2396                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2397                                               (memopv2i64 addr:$src2))))]>,
2398                                               VEX_4V;
2399 }
2400 }
2401
2402 let Constraints = "$src1 = $dst" in {
2403 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2404                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2405 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2406                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2407 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2408                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2409
2410 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2411                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2412 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2413                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2414 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2415                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2416
2417 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2418                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2419 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2420                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2421
2422 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2423 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2424 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2425
2426 let ExeDomain = SSEPackedInt in {
2427   let neverHasSideEffects = 1 in {
2428     // 128-bit logical shifts.
2429     def PSLLDQri : PDIi8<0x73, MRM7r,
2430                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2431                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2432     def PSRLDQri : PDIi8<0x73, MRM3r,
2433                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2434                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2435     // PSRADQri doesn't exist in SSE[1-3].
2436   }
2437   def PANDNrr : PDI<0xDF, MRMSrcReg,
2438                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2439                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2440
2441   def PANDNrm : PDI<0xDF, MRMSrcMem,
2442                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2443                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2444 }
2445 } // Constraints = "$src1 = $dst"
2446
2447 let Predicates = [HasAVX] in {
2448   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2449             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2450   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2451             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2452   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2453             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
2454   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2455             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
2456   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2457             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2458
2459   // Shift up / down and insert zero's.
2460   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2461             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2462   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2463             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2464 }
2465
2466 let Predicates = [HasSSE2] in {
2467   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2468             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2469   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2470             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2471   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2472             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2473   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2474             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2475   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2476             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2477
2478   // Shift up / down and insert zero's.
2479   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2480             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2481   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2482             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2483 }
2484
2485 //===---------------------------------------------------------------------===//
2486 // SSE2 - Packed Integer Comparison Instructions
2487 //===---------------------------------------------------------------------===//
2488
2489 let Predicates = [HasAVX] in {
2490   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2491                                     0>, VEX_4V;
2492   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2493                                     0>, VEX_4V;
2494   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2495                                     0>, VEX_4V;
2496   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2497                                     0>, VEX_4V;
2498   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2499                                     0>, VEX_4V;
2500   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2501                                     0>, VEX_4V;
2502 }
2503
2504 let Constraints = "$src1 = $dst" in {
2505   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2506   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2507   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2508   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2509   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2510   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2511 } // Constraints = "$src1 = $dst"
2512
2513 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2514           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2515 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2516           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2517 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2518           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2519 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2520           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2521 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2522           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2523 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2524           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2525
2526 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2527           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2528 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2529           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2530 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2531           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2532 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2533           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2534 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2535           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2536 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2537           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2538
2539 //===---------------------------------------------------------------------===//
2540 // SSE2 - Packed Integer Pack Instructions
2541 //===---------------------------------------------------------------------===//
2542
2543 let Predicates = [HasAVX] in {
2544 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
2545                                   0, 0>, VEX_4V;
2546 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
2547                                   0, 0>, VEX_4V;
2548 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
2549                                   0, 0>, VEX_4V;
2550 }
2551
2552 let Constraints = "$src1 = $dst" in {
2553 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2554 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2555 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2556 } // Constraints = "$src1 = $dst"
2557
2558 //===---------------------------------------------------------------------===//
2559 // SSE2 - Packed Integer Shuffle Instructions
2560 //===---------------------------------------------------------------------===//
2561
2562 let ExeDomain = SSEPackedInt in {
2563 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
2564                          PatFrag bc_frag> {
2565 def ri : Ii8<0x70, MRMSrcReg,
2566               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2567               !strconcat(OpcodeStr,
2568                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2569               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
2570                                                       (undef))))]>;
2571 def mi : Ii8<0x70, MRMSrcMem,
2572               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2573               !strconcat(OpcodeStr,
2574                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2575               [(set VR128:$dst, (vt (pshuf_frag:$src2
2576                                       (bc_frag (memopv2i64 addr:$src1)),
2577                                       (undef))))]>;
2578 }
2579 } // ExeDomain = SSEPackedInt
2580
2581 let Predicates = [HasAVX] in {
2582   let AddedComplexity = 5 in
2583   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
2584                                VEX;
2585
2586   // SSE2 with ImmT == Imm8 and XS prefix.
2587   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
2588                                VEX;
2589
2590   // SSE2 with ImmT == Imm8 and XD prefix.
2591   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
2592                                VEX;
2593 }
2594
2595 let Predicates = [HasSSE2] in {
2596   let AddedComplexity = 5 in
2597   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
2598
2599   // SSE2 with ImmT == Imm8 and XS prefix.
2600   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
2601
2602   // SSE2 with ImmT == Imm8 and XD prefix.
2603   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
2604 }
2605
2606 //===---------------------------------------------------------------------===//
2607 // SSE2 - Packed Integer Unpack Instructions
2608 //===---------------------------------------------------------------------===//
2609
2610 let ExeDomain = SSEPackedInt in {
2611 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2612                        PatFrag unp_frag, PatFrag bc_frag, bit Is2Addr = 1> {
2613   def rr : PDI<opc, MRMSrcReg,
2614       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2615       !if(Is2Addr,
2616           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2617           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2618       [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2619   def rm : PDI<opc, MRMSrcMem,
2620       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2621       !if(Is2Addr,
2622           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2623           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2624       [(set VR128:$dst, (unp_frag VR128:$src1,
2625                                   (bc_frag (memopv2i64
2626                                                addr:$src2))))]>;
2627 }
2628
2629 let Predicates = [HasAVX] in {
2630   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, unpckl, bc_v16i8,
2631                                  0>, VEX_4V;
2632   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, unpckl, bc_v8i16,
2633                                  0>, VEX_4V;
2634   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, unpckl, bc_v4i32,
2635                                  0>, VEX_4V;
2636
2637   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2638   /// knew to collapse (bitconvert VT to VT) into its operand.
2639   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2640                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2641                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2642                         [(set VR128:$dst,
2643                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>, VEX_4V;
2644   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2645                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2646                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2647                         [(set VR128:$dst,
2648                           (v2i64 (unpckl VR128:$src1,
2649                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2650
2651   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, unpckh, bc_v16i8,
2652                                  0>, VEX_4V;
2653   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, unpckh, bc_v8i16,
2654                                  0>, VEX_4V;
2655   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, unpckh, bc_v4i32,
2656                                  0>, VEX_4V;
2657
2658   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2659   /// knew to collapse (bitconvert VT to VT) into its operand.
2660   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2661                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2662                          "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2663                         [(set VR128:$dst,
2664                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>, VEX_4V;
2665   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2666                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2667                         "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2668                         [(set VR128:$dst,
2669                           (v2i64 (unpckh VR128:$src1,
2670                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2671 }
2672
2673 let Constraints = "$src1 = $dst" in {
2674   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2675   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2676   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2677
2678   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2679   /// knew to collapse (bitconvert VT to VT) into its operand.
2680   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2681                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2682                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2683                         [(set VR128:$dst,
2684                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2685   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2686                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2687                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2688                         [(set VR128:$dst,
2689                           (v2i64 (unpckl VR128:$src1,
2690                                          (memopv2i64 addr:$src2))))]>;
2691
2692   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2693   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2694   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2695
2696   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2697   /// knew to collapse (bitconvert VT to VT) into its operand.
2698   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2699                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2700                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2701                         [(set VR128:$dst,
2702                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2703   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2704                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2705                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2706                         [(set VR128:$dst,
2707                           (v2i64 (unpckh VR128:$src1,
2708                                          (memopv2i64 addr:$src2))))]>;
2709 }
2710
2711 } // ExeDomain = SSEPackedInt
2712
2713 //===---------------------------------------------------------------------===//
2714 // SSE2 - Packed Integer Extract and Insert
2715 //===---------------------------------------------------------------------===//
2716
2717 let ExeDomain = SSEPackedInt in {
2718 multiclass sse2_pinsrw<bit Is2Addr = 1> {
2719   def rri : Ii8<0xC4, MRMSrcReg,
2720        (outs VR128:$dst), (ins VR128:$src1,
2721         GR32:$src2, i32i8imm:$src3),
2722        !if(Is2Addr,
2723            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2724            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2725        [(set VR128:$dst,
2726          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2727   def rmi : Ii8<0xC4, MRMSrcMem,
2728                        (outs VR128:$dst), (ins VR128:$src1,
2729                         i16mem:$src2, i32i8imm:$src3),
2730        !if(Is2Addr,
2731            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2732            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2733        [(set VR128:$dst,
2734          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2735                     imm:$src3))]>;
2736 }
2737
2738 // Extract
2739 let Predicates = [HasAVX] in
2740 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
2741                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2742                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2743                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2744                                                 imm:$src2))]>, OpSize, VEX;
2745 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2746                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2747                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2748                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2749                                                 imm:$src2))]>;
2750
2751 // Insert
2752 let Predicates = [HasAVX] in {
2753   defm VPINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
2754   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
2755        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2756        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2757        []>, OpSize, VEX_4V;
2758 }
2759
2760 let Constraints = "$src1 = $dst" in
2761   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
2762
2763 } // ExeDomain = SSEPackedInt
2764
2765 //===---------------------------------------------------------------------===//
2766 // SSE2 - Packed Mask Creation
2767 //===---------------------------------------------------------------------===//
2768
2769 let ExeDomain = SSEPackedInt in {
2770
2771 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2772            "pmovmskb\t{$src, $dst|$dst, $src}",
2773            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
2774 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2775            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
2776 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2777            "pmovmskb\t{$src, $dst|$dst, $src}",
2778            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2779
2780 } // ExeDomain = SSEPackedInt
2781
2782 //===---------------------------------------------------------------------===//
2783 // SSE2 - Conditional Store
2784 //===---------------------------------------------------------------------===//
2785
2786 let ExeDomain = SSEPackedInt in {
2787
2788 let Uses = [EDI] in
2789 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
2790            (ins VR128:$src, VR128:$mask),
2791            "maskmovdqu\t{$mask, $src|$src, $mask}",
2792            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
2793 let Uses = [RDI] in
2794 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
2795            (ins VR128:$src, VR128:$mask),
2796            "maskmovdqu\t{$mask, $src|$src, $mask}",
2797            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
2798
2799 let Uses = [EDI] in
2800 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2801            "maskmovdqu\t{$mask, $src|$src, $mask}",
2802            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2803 let Uses = [RDI] in
2804 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2805            "maskmovdqu\t{$mask, $src|$src, $mask}",
2806            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2807
2808 } // ExeDomain = SSEPackedInt
2809
2810 //===---------------------------------------------------------------------===//
2811 // SSE2 - Move Doubleword
2812 //===---------------------------------------------------------------------===//
2813
2814 // Move Int Doubleword to Packed Double Int
2815 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2816                       "movd\t{$src, $dst|$dst, $src}",
2817                       [(set VR128:$dst,
2818                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
2819 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2820                       "movd\t{$src, $dst|$dst, $src}",
2821                       [(set VR128:$dst,
2822                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
2823                       VEX;
2824 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2825                       "movd\t{$src, $dst|$dst, $src}",
2826                       [(set VR128:$dst,
2827                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2828 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2829                       "movd\t{$src, $dst|$dst, $src}",
2830                       [(set VR128:$dst,
2831                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2832 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2833                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2834                         [(set VR128:$dst,
2835                           (v2i64 (scalar_to_vector GR64:$src)))]>;
2836 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2837                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2838                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
2839
2840
2841 // Move Int Doubleword to Single Scalar
2842 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2843                       "movd\t{$src, $dst|$dst, $src}",
2844                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
2845
2846 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2847                       "movd\t{$src, $dst|$dst, $src}",
2848                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
2849                       VEX;
2850 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2851                       "movd\t{$src, $dst|$dst, $src}",
2852                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2853
2854 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2855                       "movd\t{$src, $dst|$dst, $src}",
2856                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2857
2858 // Move Packed Doubleword Int to Packed Double Int
2859 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2860                        "movd\t{$src, $dst|$dst, $src}",
2861                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2862                                         (iPTR 0)))]>, VEX;
2863 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
2864                        (ins i32mem:$dst, VR128:$src),
2865                        "movd\t{$src, $dst|$dst, $src}",
2866                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2867                                      (iPTR 0))), addr:$dst)]>, VEX;
2868 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2869                        "movd\t{$src, $dst|$dst, $src}",
2870                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2871                                         (iPTR 0)))]>;
2872 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2873                        "movd\t{$src, $dst|$dst, $src}",
2874                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2875                                      (iPTR 0))), addr:$dst)]>;
2876
2877 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
2878                          "mov{d|q}\t{$src, $dst|$dst, $src}",
2879                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
2880                                            (iPTR 0)))]>;
2881 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
2882                        "movq\t{$src, $dst|$dst, $src}",
2883                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
2884
2885 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2886                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2887                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
2888 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2889                         "movq\t{$src, $dst|$dst, $src}",
2890                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
2891
2892 // Move Scalar Single to Double Int
2893 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2894                       "movd\t{$src, $dst|$dst, $src}",
2895                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
2896 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2897                       "movd\t{$src, $dst|$dst, $src}",
2898                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
2899 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2900                       "movd\t{$src, $dst|$dst, $src}",
2901                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2902 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2903                       "movd\t{$src, $dst|$dst, $src}",
2904                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2905
2906 // movd / movq to XMM register zero-extends
2907 let AddedComplexity = 15 in {
2908 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2909                        "movd\t{$src, $dst|$dst, $src}",
2910                        [(set VR128:$dst, (v4i32 (X86vzmovl
2911                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
2912                                       VEX;
2913 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2914                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
2915                        [(set VR128:$dst, (v2i64 (X86vzmovl
2916                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
2917                                       VEX, VEX_W;
2918 }
2919 let AddedComplexity = 15 in {
2920 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2921                        "movd\t{$src, $dst|$dst, $src}",
2922                        [(set VR128:$dst, (v4i32 (X86vzmovl
2923                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2924 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2925                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
2926                        [(set VR128:$dst, (v2i64 (X86vzmovl
2927                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2928 }
2929
2930 let AddedComplexity = 20 in {
2931 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2932                        "movd\t{$src, $dst|$dst, $src}",
2933                        [(set VR128:$dst,
2934                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2935                                                    (loadi32 addr:$src))))))]>,
2936                                                    VEX;
2937 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2938                        "movd\t{$src, $dst|$dst, $src}",
2939                        [(set VR128:$dst,
2940                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2941                                                    (loadi32 addr:$src))))))]>;
2942
2943 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2944             (MOVZDI2PDIrm addr:$src)>;
2945 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2946             (MOVZDI2PDIrm addr:$src)>;
2947 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2948             (MOVZDI2PDIrm addr:$src)>;
2949 }
2950
2951 //===---------------------------------------------------------------------===//
2952 // SSE2 - Move Quadword
2953 //===---------------------------------------------------------------------===//
2954
2955 // Move Quadword Int to Packed Quadword Int
2956 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2957                     "vmovq\t{$src, $dst|$dst, $src}",
2958                     [(set VR128:$dst,
2959                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2960                     VEX, Requires<[HasAVX]>;
2961 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2962                     "movq\t{$src, $dst|$dst, $src}",
2963                     [(set VR128:$dst,
2964                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2965                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
2966
2967 // Move Packed Quadword Int to Quadword Int
2968 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2969                       "movq\t{$src, $dst|$dst, $src}",
2970                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2971                                     (iPTR 0))), addr:$dst)]>, VEX;
2972 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2973                       "movq\t{$src, $dst|$dst, $src}",
2974                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2975                                     (iPTR 0))), addr:$dst)]>;
2976
2977 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2978           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
2979
2980 // Store / copy lower 64-bits of a XMM register.
2981 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2982                      "movq\t{$src, $dst|$dst, $src}",
2983                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
2984 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2985                      "movq\t{$src, $dst|$dst, $src}",
2986                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2987
2988 let AddedComplexity = 20 in
2989 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2990                      "vmovq\t{$src, $dst|$dst, $src}",
2991                      [(set VR128:$dst,
2992                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2993                                                  (loadi64 addr:$src))))))]>,
2994                      XS, VEX, Requires<[HasAVX]>;
2995
2996 let AddedComplexity = 20 in {
2997 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2998                      "movq\t{$src, $dst|$dst, $src}",
2999                      [(set VR128:$dst,
3000                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3001                                                  (loadi64 addr:$src))))))]>,
3002                      XS, Requires<[HasSSE2]>;
3003
3004 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3005             (MOVZQI2PQIrm addr:$src)>;
3006 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3007             (MOVZQI2PQIrm addr:$src)>;
3008 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3009 }
3010
3011 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3012 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3013 let AddedComplexity = 15 in
3014 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3015                         "vmovq\t{$src, $dst|$dst, $src}",
3016                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3017                       XS, VEX, Requires<[HasAVX]>;
3018 let AddedComplexity = 15 in
3019 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3020                         "movq\t{$src, $dst|$dst, $src}",
3021                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3022                       XS, Requires<[HasSSE2]>;
3023
3024 let AddedComplexity = 20 in
3025 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3026                         "vmovq\t{$src, $dst|$dst, $src}",
3027                     [(set VR128:$dst, (v2i64 (X86vzmovl
3028                                              (loadv2i64 addr:$src))))]>,
3029                       XS, VEX, Requires<[HasAVX]>;
3030 let AddedComplexity = 20 in {
3031 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3032                         "movq\t{$src, $dst|$dst, $src}",
3033                     [(set VR128:$dst, (v2i64 (X86vzmovl
3034                                              (loadv2i64 addr:$src))))]>,
3035                       XS, Requires<[HasSSE2]>;
3036
3037 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3038             (MOVZPQILo2PQIrm addr:$src)>;
3039 }
3040
3041 // Instructions to match in the assembler
3042 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3043                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3044 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3045                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3046 // Recognize "movd" with GR64 destination, but encode as a "movq"
3047 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3048                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3049
3050 // Instructions for the disassembler
3051 // xr = XMM register
3052 // xm = mem64
3053
3054 let Predicates = [HasAVX] in
3055 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3056                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3057 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3058                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3059
3060 //===---------------------------------------------------------------------===//
3061 // SSE2 - Misc Instructions
3062 //===---------------------------------------------------------------------===//
3063
3064 // Flush cache
3065 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3066                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3067               TB, Requires<[HasSSE2]>;
3068
3069 // Load, store, and memory fence
3070 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3071                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3072 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3073                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3074 def : Pat<(X86LFence), (LFENCE)>;
3075 def : Pat<(X86MFence), (MFENCE)>;
3076
3077
3078 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3079 // was introduced with SSE2, it's backward compatible.
3080 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3081
3082 // Alias instructions that map zero vector to pxor / xorp* for sse.
3083 // We set canFoldAsLoad because this can be converted to a constant-pool
3084 // load of an all-ones value if folding it would be beneficial.
3085 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3086     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3087   // FIXME: Change encoding to pseudo.
3088   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3089                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3090
3091 //===---------------------------------------------------------------------===//
3092 // SSE3 - Conversion Instructions
3093 //===---------------------------------------------------------------------===//
3094
3095 // Convert Packed Double FP to Packed DW Integers
3096 let Predicates = [HasAVX] in {
3097 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3098 // register, but the same isn't true when using memory operands instead.
3099 // Provide other assembly rr and rm forms to address this explicitly.
3100 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3101                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3102 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3103                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3104
3105 // XMM only
3106 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3107                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3108 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3109                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3110
3111 // YMM only
3112 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3113                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3114 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3115                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3116 }
3117
3118 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3119                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3120 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3121                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3122
3123 // Convert Packed DW Integers to Packed Double FP
3124 let Predicates = [HasAVX] in {
3125 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3126                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3127 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3128                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3129 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3130                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3131 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3132                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3133 }
3134
3135 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3136                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3137 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3138                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3139
3140 // AVX 256-bit register conversion intrinsics
3141 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3142            (VCVTDQ2PDYrr VR128:$src)>;
3143 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3144            (VCVTDQ2PDYrm addr:$src)>;
3145
3146 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3147           (VCVTPD2DQYrr VR256:$src)>;
3148 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3149           (VCVTPD2DQYrm addr:$src)>;
3150
3151 //===---------------------------------------------------------------------===//
3152 // SSE3 - Move Instructions
3153 //===---------------------------------------------------------------------===//
3154
3155 // Replicate Single FP
3156 multiclass sse3_replicate_sfp<bits<8> op, PatFrag rep_frag, string OpcodeStr> {
3157 def rr : S3SI<op, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3158                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3159                       [(set VR128:$dst, (v4f32 (rep_frag
3160                                                 VR128:$src, (undef))))]>;
3161 def rm : S3SI<op, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3162                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3163                       [(set VR128:$dst, (rep_frag
3164                                          (memopv4f32 addr:$src), (undef)))]>;
3165 }
3166
3167 multiclass sse3_replicate_sfp_y<bits<8> op, PatFrag rep_frag,
3168                                 string OpcodeStr> {
3169 def rr : S3SI<op, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3170               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3171 def rm : S3SI<op, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3172               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3173 }
3174
3175 let Predicates = [HasAVX] in {
3176   // FIXME: Merge above classes when we have patterns for the ymm version
3177   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, movshdup, "vmovshdup">, VEX;
3178   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, movsldup, "vmovsldup">, VEX;
3179   defm VMOVSHDUPY : sse3_replicate_sfp_y<0x16, movshdup, "vmovshdup">, VEX;
3180   defm VMOVSLDUPY : sse3_replicate_sfp_y<0x12, movsldup, "vmovsldup">, VEX;
3181 }
3182 defm MOVSHDUP : sse3_replicate_sfp<0x16, movshdup, "movshdup">;
3183 defm MOVSLDUP : sse3_replicate_sfp<0x12, movsldup, "movsldup">;
3184
3185 // Replicate Double FP
3186 multiclass sse3_replicate_dfp<string OpcodeStr> {
3187 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3188                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3189                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3190 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3191                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3192                     [(set VR128:$dst,
3193                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3194                                       (undef))))]>;
3195 }
3196
3197 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3198 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3199                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3200                     []>;
3201 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3202                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3203                     []>;
3204 }
3205
3206 let Predicates = [HasAVX] in {
3207   // FIXME: Merge above classes when we have patterns for the ymm version
3208   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3209   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3210 }
3211 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3212
3213 // Move Unaligned Integer
3214 let Predicates = [HasAVX] in {
3215   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3216                    "vlddqu\t{$src, $dst|$dst, $src}",
3217                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3218   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3219                    "vlddqu\t{$src, $dst|$dst, $src}",
3220                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
3221 }
3222 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3223                    "lddqu\t{$src, $dst|$dst, $src}",
3224                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3225
3226 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3227                    (undef)),
3228           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3229
3230 // Several Move patterns
3231 let AddedComplexity = 5 in {
3232 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
3233           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3234 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3235           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3236 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
3237           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3238 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3239           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3240 }
3241
3242 // vector_shuffle v1, <undef> <1, 1, 3, 3>
3243 let AddedComplexity = 15 in
3244 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
3245           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3246 let AddedComplexity = 20 in
3247 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3248           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
3249
3250 // vector_shuffle v1, <undef> <0, 0, 2, 2>
3251 let AddedComplexity = 15 in
3252   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
3253             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3254 let AddedComplexity = 20 in
3255   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3256             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
3257
3258 //===---------------------------------------------------------------------===//
3259 // SSE3 - Arithmetic
3260 //===---------------------------------------------------------------------===//
3261
3262 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
3263                        X86MemOperand x86memop, bit Is2Addr = 1> {
3264   def rr : I<0xD0, MRMSrcReg,
3265        (outs RC:$dst), (ins RC:$src1, RC:$src2),
3266        !if(Is2Addr,
3267            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3268            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3269        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
3270   def rm : I<0xD0, MRMSrcMem,
3271        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3272        !if(Is2Addr,
3273            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3274            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3275        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
3276 }
3277
3278 let Predicates = [HasAVX],
3279   ExeDomain = SSEPackedDouble in {
3280   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
3281                                f128mem, 0>, TB, XD, VEX_4V;
3282   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
3283                                f128mem, 0>, TB, OpSize, VEX_4V;
3284   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
3285                                f256mem, 0>, TB, XD, VEX_4V;
3286   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
3287                                f256mem, 0>, TB, OpSize, VEX_4V;
3288 }
3289 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3290     ExeDomain = SSEPackedDouble in {
3291   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
3292                               f128mem>, TB, XD;
3293   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
3294                               f128mem>, TB, OpSize;
3295 }
3296
3297 //===---------------------------------------------------------------------===//
3298 // SSE3 Instructions
3299 //===---------------------------------------------------------------------===//
3300
3301 // Horizontal ops
3302 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3303                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3304   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3305        !if(Is2Addr,
3306          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3307          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3308       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3309
3310   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3311        !if(Is2Addr,
3312          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3313          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3314       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3315 }
3316 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3317                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3318   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3319        !if(Is2Addr,
3320          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3321          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3322       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3323
3324   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3325        !if(Is2Addr,
3326          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3327          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3328       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3329 }
3330
3331 let Predicates = [HasAVX] in {
3332   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
3333                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
3334   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
3335                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
3336   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
3337                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
3338   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
3339                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
3340   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
3341                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
3342   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
3343                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
3344   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
3345                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
3346   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
3347                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
3348 }
3349
3350 let Constraints = "$src1 = $dst" in {
3351   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
3352                         int_x86_sse3_hadd_ps>;
3353   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
3354                        int_x86_sse3_hadd_pd>;
3355   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
3356                         int_x86_sse3_hsub_ps>;
3357   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
3358                        int_x86_sse3_hsub_pd>;
3359 }
3360
3361 //===---------------------------------------------------------------------===//
3362 // SSSE3 - Packed Absolute Instructions
3363 //===---------------------------------------------------------------------===//
3364
3365
3366 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
3367 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
3368                             PatFrag mem_frag128, Intrinsic IntId128> {
3369   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3370                     (ins VR128:$src),
3371                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3372                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3373                     OpSize;
3374
3375   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3376                     (ins i128mem:$src),
3377                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3378                     [(set VR128:$dst,
3379                       (IntId128
3380                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
3381 }
3382
3383 let Predicates = [HasAVX] in {
3384   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
3385                                   int_x86_ssse3_pabs_b_128>, VEX;
3386   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
3387                                   int_x86_ssse3_pabs_w_128>, VEX;
3388   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
3389                                   int_x86_ssse3_pabs_d_128>, VEX;
3390 }
3391
3392 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
3393                               int_x86_ssse3_pabs_b_128>;
3394 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
3395                               int_x86_ssse3_pabs_w_128>;
3396 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
3397                               int_x86_ssse3_pabs_d_128>;
3398
3399 //===---------------------------------------------------------------------===//
3400 // SSSE3 - Packed Binary Operator Instructions
3401 //===---------------------------------------------------------------------===//
3402
3403 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
3404 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
3405                              PatFrag mem_frag128, Intrinsic IntId128,
3406                              bit Is2Addr = 1> {
3407   let isCommutable = 1 in
3408   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3409        (ins VR128:$src1, VR128:$src2),
3410        !if(Is2Addr,
3411          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3412          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3413        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3414        OpSize;
3415   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3416        (ins VR128:$src1, i128mem:$src2),
3417        !if(Is2Addr,
3418          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3419          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3420        [(set VR128:$dst,
3421          (IntId128 VR128:$src1,
3422           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3423 }
3424
3425 let Predicates = [HasAVX] in {
3426 let isCommutable = 0 in {
3427   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
3428                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
3429   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
3430                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
3431   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
3432                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
3433   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
3434                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
3435   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
3436                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
3437   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
3438                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
3439   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
3440                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
3441   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
3442                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
3443   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
3444                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
3445   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
3446                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
3447   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
3448                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
3449 }
3450 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
3451                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
3452 }
3453
3454 // None of these have i8 immediate fields.
3455 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
3456 let isCommutable = 0 in {
3457   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
3458                                      int_x86_ssse3_phadd_w_128>;
3459   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
3460                                      int_x86_ssse3_phadd_d_128>;
3461   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
3462                                      int_x86_ssse3_phadd_sw_128>;
3463   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
3464                                      int_x86_ssse3_phsub_w_128>;
3465   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
3466                                      int_x86_ssse3_phsub_d_128>;
3467   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
3468                                      int_x86_ssse3_phsub_sw_128>;
3469   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
3470                                      int_x86_ssse3_pmadd_ub_sw_128>;
3471   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
3472                                      int_x86_ssse3_pshuf_b_128>;
3473   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
3474                                      int_x86_ssse3_psign_b_128>;
3475   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
3476                                      int_x86_ssse3_psign_w_128>;
3477   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
3478                                        int_x86_ssse3_psign_d_128>;
3479 }
3480 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
3481                                      int_x86_ssse3_pmul_hr_sw_128>;
3482 }
3483
3484 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3485           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3486 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3487           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3488
3489 def : Pat<(X86psignb VR128:$src1, VR128:$src2),
3490           (PSIGNBrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3491 def : Pat<(X86psignw VR128:$src1, VR128:$src2),
3492           (PSIGNWrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3493 def : Pat<(X86psignd VR128:$src1, VR128:$src2),
3494           (PSIGNDrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3495
3496 //===---------------------------------------------------------------------===//
3497 // SSSE3 - Packed Align Instruction Patterns
3498 //===---------------------------------------------------------------------===//
3499
3500 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
3501   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3502       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3503       !if(Is2Addr,
3504         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3505         !strconcat(asm,
3506                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3507       []>, OpSize;
3508   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3509       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3510       !if(Is2Addr,
3511         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3512         !strconcat(asm,
3513                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3514       []>, OpSize;
3515 }
3516
3517 let Predicates = [HasAVX] in
3518   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
3519 let Constraints = "$src1 = $dst" in
3520   defm PALIGN : ssse3_palign<"palignr">;
3521
3522 let AddedComplexity = 5 in {
3523 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3524           (PALIGNR128rr VR128:$src2, VR128:$src1,
3525                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3526       Requires<[HasSSSE3]>;
3527 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3528           (PALIGNR128rr VR128:$src2, VR128:$src1,
3529                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3530       Requires<[HasSSSE3]>;
3531 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3532           (PALIGNR128rr VR128:$src2, VR128:$src1,
3533                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3534       Requires<[HasSSSE3]>;
3535 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3536           (PALIGNR128rr VR128:$src2, VR128:$src1,
3537                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3538       Requires<[HasSSSE3]>;
3539 }
3540
3541 //===---------------------------------------------------------------------===//
3542 // SSSE3 Misc Instructions
3543 //===---------------------------------------------------------------------===//
3544
3545 // Thread synchronization
3546 let usesCustomInserter = 1 in {
3547 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
3548                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
3549 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
3550                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
3551 }
3552
3553 let Uses = [EAX, ECX, EDX] in
3554 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
3555                  Requires<[HasSSE3]>;
3556 let Uses = [ECX, EAX] in
3557 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
3558                 Requires<[HasSSE3]>;
3559
3560 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
3561 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
3562
3563 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
3564       Requires<[In32BitMode]>;
3565 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
3566       Requires<[In64BitMode]>;
3567
3568 //===---------------------------------------------------------------------===//
3569 // Non-Instruction Patterns
3570 //===---------------------------------------------------------------------===//
3571
3572 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3573 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3574 // combine.
3575 // Since these loads aren't folded into the fextend, we have to match it
3576 // explicitly here.
3577 let Predicates = [HasSSE2] in
3578  def : Pat<(fextend (loadf32 addr:$src)),
3579            (CVTSS2SDrm addr:$src)>;
3580
3581 // bit_convert
3582 let Predicates = [HasXMMInt] in {
3583   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3584   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3585   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3586   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3587   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3588   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3589   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3590   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3591   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3592   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3593   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3594   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3595   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3596   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3597   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3598   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3599   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3600   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3601   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3602   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3603   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3604   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3605   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3606   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3607   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3608   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3609   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3610   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3611   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3612   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3613 }
3614
3615 let Predicates = [HasAVX] in {
3616   def : Pat<(v4f64 (bitconvert (v8f32 VR256:$src))), (v4f64 VR256:$src)>;
3617 }
3618
3619 // Move scalar to XMM zero-extended
3620 // movd to XMM register zero-extends
3621 let AddedComplexity = 15 in {
3622 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3623 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3624           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3625 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3626           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3627 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3628           (MOVSSrr (v4f32 (V_SET0PS)),
3629                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3630 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3631           (MOVSSrr (v4i32 (V_SET0PI)),
3632                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3633 }
3634
3635 // Splat v2f64 / v2i64
3636 let AddedComplexity = 10 in {
3637 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3638           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3639 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3640           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3641 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3642           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3643 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3644           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3645 }
3646
3647 // Special unary SHUFPSrri case.
3648 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3649           (SHUFPSrri VR128:$src1, VR128:$src1,
3650                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3651 let AddedComplexity = 5 in
3652 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3653           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3654       Requires<[HasSSE2]>;
3655 // Special unary SHUFPDrri case.
3656 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3657           (SHUFPDrri VR128:$src1, VR128:$src1,
3658                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3659       Requires<[HasSSE2]>;
3660 // Special unary SHUFPDrri case.
3661 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3662           (SHUFPDrri VR128:$src1, VR128:$src1,
3663                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3664       Requires<[HasSSE2]>;
3665 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3666 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3667           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3668       Requires<[HasSSE2]>;
3669
3670 // Special binary v4i32 shuffle cases with SHUFPS.
3671 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3672           (SHUFPSrri VR128:$src1, VR128:$src2,
3673                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3674            Requires<[HasSSE2]>;
3675 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3676           (SHUFPSrmi VR128:$src1, addr:$src2,
3677                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3678            Requires<[HasSSE2]>;
3679 // Special binary v2i64 shuffle cases using SHUFPDrri.
3680 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3681           (SHUFPDrri VR128:$src1, VR128:$src2,
3682                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3683           Requires<[HasSSE2]>;
3684
3685 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3686 let AddedComplexity = 15 in {
3687 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3688           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3689           Requires<[OptForSpeed, HasSSE2]>;
3690 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3691           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3692           Requires<[OptForSpeed, HasSSE2]>;
3693 }
3694 let AddedComplexity = 10 in {
3695 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3696           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3697 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3698           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3699 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3700           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3701 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3702           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3703 }
3704
3705 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3706 let AddedComplexity = 15 in {
3707 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3708           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3709           Requires<[OptForSpeed, HasSSE2]>;
3710 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3711           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3712           Requires<[OptForSpeed, HasSSE2]>;
3713 }
3714 let AddedComplexity = 10 in {
3715 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3716           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3717 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3718           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3719 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3720           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3721 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3722           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3723 }
3724
3725 let AddedComplexity = 20 in {
3726 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3727 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3728           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3729
3730 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3731 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3732           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3733
3734 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3735 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3736           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3737 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3738           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3739 }
3740
3741 let AddedComplexity = 20 in {
3742 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3743 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3744           (MOVLPSrm VR128:$src1, addr:$src2)>;
3745 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3746           (MOVLPDrm VR128:$src1, addr:$src2)>;
3747 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3748           (MOVLPSrm VR128:$src1, addr:$src2)>;
3749 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3750           (MOVLPDrm VR128:$src1, addr:$src2)>;
3751 }
3752
3753 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3754 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3755           (MOVLPSmr addr:$src1, VR128:$src2)>;
3756 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3757           (MOVLPDmr addr:$src1, VR128:$src2)>;
3758 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3759                  addr:$src1),
3760           (MOVLPSmr addr:$src1, VR128:$src2)>;
3761 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3762           (MOVLPDmr addr:$src1, VR128:$src2)>;
3763
3764 let AddedComplexity = 15 in {
3765 // Setting the lowest element in the vector.
3766 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3767           (MOVSSrr (v4i32 VR128:$src1),
3768                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3769 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3770           (MOVSDrr (v2i64 VR128:$src1),
3771                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3772
3773 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3774 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3775           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3776       Requires<[HasSSE2]>;
3777 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3778           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3779       Requires<[HasSSE2]>;
3780 }
3781
3782 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3783 // fall back to this for SSE1)
3784 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3785           (SHUFPSrri VR128:$src2, VR128:$src1,
3786                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3787
3788 // Set lowest element and zero upper elements.
3789 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3790           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3791
3792 // vector -> vector casts
3793 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3794           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3795 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3796           (CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3797
3798 // Use movaps / movups for SSE integer load / store (one byte shorter).
3799 let Predicates = [HasSSE1] in {
3800   def : Pat<(alignedloadv4i32 addr:$src),
3801             (MOVAPSrm addr:$src)>;
3802   def : Pat<(loadv4i32 addr:$src),
3803             (MOVUPSrm addr:$src)>;
3804   def : Pat<(alignedloadv2i64 addr:$src),
3805             (MOVAPSrm addr:$src)>;
3806   def : Pat<(loadv2i64 addr:$src),
3807             (MOVUPSrm addr:$src)>;
3808
3809   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3810             (MOVAPSmr addr:$dst, VR128:$src)>;
3811   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3812             (MOVAPSmr addr:$dst, VR128:$src)>;
3813   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3814             (MOVAPSmr addr:$dst, VR128:$src)>;
3815   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3816             (MOVAPSmr addr:$dst, VR128:$src)>;
3817   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3818             (MOVUPSmr addr:$dst, VR128:$src)>;
3819   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3820             (MOVUPSmr addr:$dst, VR128:$src)>;
3821   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3822             (MOVUPSmr addr:$dst, VR128:$src)>;
3823   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3824             (MOVUPSmr addr:$dst, VR128:$src)>;
3825 }
3826
3827 // Use vmovaps/vmovups for AVX 128-bit integer load/store (one byte shorter).
3828 let Predicates = [HasAVX] in {
3829   def : Pat<(alignedloadv4i32 addr:$src),
3830             (VMOVAPSrm addr:$src)>;
3831   def : Pat<(loadv4i32 addr:$src),
3832             (VMOVUPSrm addr:$src)>;
3833   def : Pat<(alignedloadv2i64 addr:$src),
3834             (VMOVAPSrm addr:$src)>;
3835   def : Pat<(loadv2i64 addr:$src),
3836             (VMOVUPSrm addr:$src)>;
3837
3838   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3839             (VMOVAPSmr addr:$dst, VR128:$src)>;
3840   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3841             (VMOVAPSmr addr:$dst, VR128:$src)>;
3842   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3843             (VMOVAPSmr addr:$dst, VR128:$src)>;
3844   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3845             (VMOVAPSmr addr:$dst, VR128:$src)>;
3846   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3847             (VMOVUPSmr addr:$dst, VR128:$src)>;
3848   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3849             (VMOVUPSmr addr:$dst, VR128:$src)>;
3850   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3851             (VMOVUPSmr addr:$dst, VR128:$src)>;
3852   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3853             (VMOVUPSmr addr:$dst, VR128:$src)>;
3854 }
3855
3856 //===----------------------------------------------------------------------===//
3857 // SSE4.1 - Packed Move with Sign/Zero Extend
3858 //===----------------------------------------------------------------------===//
3859
3860 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3861   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3862                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3863                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3864
3865   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3866                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3867        [(set VR128:$dst,
3868          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3869        OpSize;
3870 }
3871
3872 let Predicates = [HasAVX] in {
3873 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
3874                                      VEX;
3875 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
3876                                      VEX;
3877 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
3878                                      VEX;
3879 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
3880                                      VEX;
3881 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
3882                                      VEX;
3883 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
3884                                      VEX;
3885 }
3886
3887 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3888 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3889 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3890 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3891 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3892 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3893
3894 // Common patterns involving scalar load.
3895 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3896           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3897 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3898           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3899
3900 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3901           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3902 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3903           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3904
3905 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3906           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3907 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3908           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3909
3910 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3911           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3912 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3913           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3914
3915 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3916           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3917 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3918           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3919
3920 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3921           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3922 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3923           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3924
3925
3926 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3927   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3928                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3929                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3930
3931   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3932                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3933        [(set VR128:$dst,
3934          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3935           OpSize;
3936 }
3937
3938 let Predicates = [HasAVX] in {
3939 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
3940                                      VEX;
3941 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
3942                                      VEX;
3943 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
3944                                      VEX;
3945 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
3946                                      VEX;
3947 }
3948
3949 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3950 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3951 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3952 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3953
3954 // Common patterns involving scalar load
3955 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3956           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3957 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3958           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3959
3960 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3961           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3962 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3963           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3964
3965
3966 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3967   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3968                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3969                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3970
3971   // Expecting a i16 load any extended to i32 value.
3972   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3973                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3974                  [(set VR128:$dst, (IntId (bitconvert
3975                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3976                  OpSize;
3977 }
3978
3979 let Predicates = [HasAVX] in {
3980 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
3981                                      VEX;
3982 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
3983                                      VEX;
3984 }
3985 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3986 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3987
3988 // Common patterns involving scalar load
3989 def : Pat<(int_x86_sse41_pmovsxbq
3990             (bitconvert (v4i32 (X86vzmovl
3991                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3992           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3993
3994 def : Pat<(int_x86_sse41_pmovzxbq
3995             (bitconvert (v4i32 (X86vzmovl
3996                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3997           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3998
3999 //===----------------------------------------------------------------------===//
4000 // SSE4.1 - Extract Instructions
4001 //===----------------------------------------------------------------------===//
4002
4003 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4004 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4005   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4006                  (ins VR128:$src1, i32i8imm:$src2),
4007                  !strconcat(OpcodeStr,
4008                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4009                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4010                  OpSize;
4011   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4012                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4013                  !strconcat(OpcodeStr,
4014                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4015                  []>, OpSize;
4016 // FIXME:
4017 // There's an AssertZext in the way of writing the store pattern
4018 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4019 }
4020
4021 let Predicates = [HasAVX] in {
4022   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4023   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4024          (ins VR128:$src1, i32i8imm:$src2),
4025          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4026 }
4027
4028 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4029
4030
4031 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4032 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4033   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4034                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4035                  !strconcat(OpcodeStr,
4036                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4037                  []>, OpSize;
4038 // FIXME:
4039 // There's an AssertZext in the way of writing the store pattern
4040 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4041 }
4042
4043 let Predicates = [HasAVX] in
4044   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4045
4046 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4047
4048
4049 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4050 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4051   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4052                  (ins VR128:$src1, i32i8imm:$src2),
4053                  !strconcat(OpcodeStr,
4054                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4055                  [(set GR32:$dst,
4056                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4057   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4058                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4059                  !strconcat(OpcodeStr,
4060                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4061                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4062                           addr:$dst)]>, OpSize;
4063 }
4064
4065 let Predicates = [HasAVX] in
4066   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4067
4068 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4069
4070 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4071 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4072   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4073                  (ins VR128:$src1, i32i8imm:$src2),
4074                  !strconcat(OpcodeStr,
4075                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4076                  [(set GR64:$dst,
4077                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4078   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4079                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4080                  !strconcat(OpcodeStr,
4081                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4082                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4083                           addr:$dst)]>, OpSize, REX_W;
4084 }
4085
4086 let Predicates = [HasAVX] in
4087   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4088
4089 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4090
4091 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4092 /// destination
4093 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4094   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4095                  (ins VR128:$src1, i32i8imm:$src2),
4096                  !strconcat(OpcodeStr,
4097                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4098                  [(set GR32:$dst,
4099                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4100            OpSize;
4101   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4102                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4103                  !strconcat(OpcodeStr,
4104                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4105                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4106                           addr:$dst)]>, OpSize;
4107 }
4108
4109 let Predicates = [HasAVX] in {
4110   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4111   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4112                   (ins VR128:$src1, i32i8imm:$src2),
4113                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4114                   []>, OpSize, VEX;
4115 }
4116 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4117
4118 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4119 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4120                                               imm:$src2))),
4121                  addr:$dst),
4122           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4123          Requires<[HasSSE41]>;
4124
4125 //===----------------------------------------------------------------------===//
4126 // SSE4.1 - Insert Instructions
4127 //===----------------------------------------------------------------------===//
4128
4129 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4130   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4131       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4132       !if(Is2Addr,
4133         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4134         !strconcat(asm,
4135                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4136       [(set VR128:$dst,
4137         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4138   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4139       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4140       !if(Is2Addr,
4141         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4142         !strconcat(asm,
4143                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4144       [(set VR128:$dst,
4145         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4146                    imm:$src3))]>, OpSize;
4147 }
4148
4149 let Predicates = [HasAVX] in
4150   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4151 let Constraints = "$src1 = $dst" in
4152   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4153
4154 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4155   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4156       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4157       !if(Is2Addr,
4158         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4159         !strconcat(asm,
4160                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4161       [(set VR128:$dst,
4162         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4163       OpSize;
4164   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4165       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4166       !if(Is2Addr,
4167         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4168         !strconcat(asm,
4169                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4170       [(set VR128:$dst,
4171         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4172                           imm:$src3)))]>, OpSize;
4173 }
4174
4175 let Predicates = [HasAVX] in
4176   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4177 let Constraints = "$src1 = $dst" in
4178   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4179
4180 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4181   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4182       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4183       !if(Is2Addr,
4184         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4185         !strconcat(asm,
4186                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4187       [(set VR128:$dst,
4188         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4189       OpSize;
4190   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4191       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4192       !if(Is2Addr,
4193         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4194         !strconcat(asm,
4195                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4196       [(set VR128:$dst,
4197         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4198                           imm:$src3)))]>, OpSize;
4199 }
4200
4201 let Predicates = [HasAVX] in
4202   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4203 let Constraints = "$src1 = $dst" in
4204   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4205
4206 // insertps has a few different modes, there's the first two here below which
4207 // are optimized inserts that won't zero arbitrary elements in the destination
4208 // vector. The next one matches the intrinsic and could zero arbitrary elements
4209 // in the target vector.
4210 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4211   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4212       (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4213       !if(Is2Addr,
4214         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4215         !strconcat(asm,
4216                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4217       [(set VR128:$dst,
4218         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4219       OpSize;
4220   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4221       (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
4222       !if(Is2Addr,
4223         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4224         !strconcat(asm,
4225                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4226       [(set VR128:$dst,
4227         (X86insrtps VR128:$src1,
4228                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4229                     imm:$src3))]>, OpSize;
4230 }
4231
4232 let Constraints = "$src1 = $dst" in
4233   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4234 let Predicates = [HasAVX] in
4235   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4236
4237 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4238           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4239           Requires<[HasAVX]>;
4240 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4241           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4242           Requires<[HasSSE41]>;
4243
4244 //===----------------------------------------------------------------------===//
4245 // SSE4.1 - Round Instructions
4246 //===----------------------------------------------------------------------===//
4247
4248 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4249                             X86MemOperand x86memop, RegisterClass RC,
4250                             PatFrag mem_frag32, PatFrag mem_frag64,
4251                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4252   // Intrinsic operation, reg.
4253   // Vector intrinsic operation, reg
4254   def PSr : SS4AIi8<opcps, MRMSrcReg,
4255                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4256                     !strconcat(OpcodeStr,
4257                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4258                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4259                     OpSize;
4260
4261   // Vector intrinsic operation, mem
4262   def PSm : Ii8<opcps, MRMSrcMem,
4263                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4264                     !strconcat(OpcodeStr,
4265                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4266                     [(set RC:$dst,
4267                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4268                     TA, OpSize,
4269                 Requires<[HasSSE41]>;
4270
4271   // Vector intrinsic operation, reg
4272   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4273                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4274                     !strconcat(OpcodeStr,
4275                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4276                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4277                     OpSize;
4278
4279   // Vector intrinsic operation, mem
4280   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4281                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4282                     !strconcat(OpcodeStr,
4283                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4284                     [(set RC:$dst,
4285                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4286                     OpSize;
4287 }
4288
4289 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4290                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4291   // Intrinsic operation, reg.
4292   // Vector intrinsic operation, reg
4293   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
4294                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4295                     !strconcat(OpcodeStr,
4296                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4297                     []>, OpSize;
4298
4299   // Vector intrinsic operation, mem
4300   def PSm_AVX : Ii8<opcps, MRMSrcMem,
4301                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4302                     !strconcat(OpcodeStr,
4303                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4304                     []>, TA, OpSize, Requires<[HasSSE41]>;
4305
4306   // Vector intrinsic operation, reg
4307   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
4308                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4309                     !strconcat(OpcodeStr,
4310                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4311                     []>, OpSize;
4312
4313   // Vector intrinsic operation, mem
4314   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
4315                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4316                     !strconcat(OpcodeStr,
4317                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4318                     []>, OpSize;
4319 }
4320
4321 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4322                             string OpcodeStr,
4323                             Intrinsic F32Int,
4324                             Intrinsic F64Int, bit Is2Addr = 1> {
4325   // Intrinsic operation, reg.
4326   def SSr : SS4AIi8<opcss, MRMSrcReg,
4327         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4328         !if(Is2Addr,
4329             !strconcat(OpcodeStr,
4330                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4331             !strconcat(OpcodeStr,
4332                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4333         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4334         OpSize;
4335
4336   // Intrinsic operation, mem.
4337   def SSm : SS4AIi8<opcss, MRMSrcMem,
4338         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4339         !if(Is2Addr,
4340             !strconcat(OpcodeStr,
4341                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4342             !strconcat(OpcodeStr,
4343                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4344         [(set VR128:$dst,
4345              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4346         OpSize;
4347
4348   // Intrinsic operation, reg.
4349   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4350         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4351         !if(Is2Addr,
4352             !strconcat(OpcodeStr,
4353                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4354             !strconcat(OpcodeStr,
4355                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4356         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4357         OpSize;
4358
4359   // Intrinsic operation, mem.
4360   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4361         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4362         !if(Is2Addr,
4363             !strconcat(OpcodeStr,
4364                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4365             !strconcat(OpcodeStr,
4366                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4367         [(set VR128:$dst,
4368               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4369         OpSize;
4370 }
4371
4372 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
4373                                    string OpcodeStr> {
4374   // Intrinsic operation, reg.
4375   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
4376         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4377         !strconcat(OpcodeStr,
4378                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4379         []>, OpSize;
4380
4381   // Intrinsic operation, mem.
4382   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
4383         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4384         !strconcat(OpcodeStr,
4385                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4386         []>, OpSize;
4387
4388   // Intrinsic operation, reg.
4389   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
4390         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4391             !strconcat(OpcodeStr,
4392                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4393         []>, OpSize;
4394
4395   // Intrinsic operation, mem.
4396   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
4397         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4398             !strconcat(OpcodeStr,
4399                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4400         []>, OpSize;
4401 }
4402
4403 // FP round - roundss, roundps, roundsd, roundpd
4404 let Predicates = [HasAVX] in {
4405   // Intrinsic form
4406   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
4407                                   memopv4f32, memopv2f64,
4408                                   int_x86_sse41_round_ps,
4409                                   int_x86_sse41_round_pd>, VEX;
4410   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
4411                                   memopv8f32, memopv4f64,
4412                                   int_x86_avx_round_ps_256,
4413                                   int_x86_avx_round_pd_256>, VEX;
4414   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
4415                                   int_x86_sse41_round_ss,
4416                                   int_x86_sse41_round_sd, 0>, VEX_4V;
4417
4418   // Instructions for the assembler
4419   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
4420                                         VEX;
4421   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
4422                                         VEX;
4423   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
4424 }
4425
4426 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
4427                                memopv4f32, memopv2f64,
4428                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
4429 let Constraints = "$src1 = $dst" in
4430 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
4431                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
4432
4433 //===----------------------------------------------------------------------===//
4434 // SSE4.1 - Packed Bit Test
4435 //===----------------------------------------------------------------------===//
4436
4437 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4438 // the intel intrinsic that corresponds to this.
4439 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4440 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4441                 "vptest\t{$src2, $src1|$src1, $src2}",
4442                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4443                 OpSize, VEX;
4444 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4445                 "vptest\t{$src2, $src1|$src1, $src2}",
4446                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4447                 OpSize, VEX;
4448
4449 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
4450                 "vptest\t{$src2, $src1|$src1, $src2}",
4451                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
4452                 OpSize, VEX;
4453 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
4454                 "vptest\t{$src2, $src1|$src1, $src2}",
4455                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
4456                 OpSize, VEX;
4457 }
4458
4459 let Defs = [EFLAGS] in {
4460 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4461               "ptest \t{$src2, $src1|$src1, $src2}",
4462               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4463               OpSize;
4464 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4465               "ptest \t{$src2, $src1|$src1, $src2}",
4466               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4467               OpSize;
4468 }
4469
4470 // The bit test instructions below are AVX only
4471 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
4472                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
4473   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
4474             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4475             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
4476   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
4477             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4478             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
4479             OpSize, VEX;
4480 }
4481
4482 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4483 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
4484 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
4485 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
4486 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
4487 }
4488
4489 //===----------------------------------------------------------------------===//
4490 // SSE4.1 - Misc Instructions
4491 //===----------------------------------------------------------------------===//
4492
4493 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
4494                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4495                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
4496 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
4497                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4498                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
4499
4500 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
4501                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4502                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
4503 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
4504                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4505                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
4506
4507 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
4508                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4509                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
4510 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
4511                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4512                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
4513
4514
4515
4516 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
4517 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
4518                                  Intrinsic IntId128> {
4519   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4520                     (ins VR128:$src),
4521                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4522                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
4523   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4524                      (ins i128mem:$src),
4525                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4526                      [(set VR128:$dst,
4527                        (IntId128
4528                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
4529 }
4530
4531 let Predicates = [HasAVX] in
4532 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
4533                                          int_x86_sse41_phminposuw>, VEX;
4534 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
4535                                          int_x86_sse41_phminposuw>;
4536
4537 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
4538 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
4539                               Intrinsic IntId128, bit Is2Addr = 1> {
4540   let isCommutable = 1 in
4541   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4542        (ins VR128:$src1, VR128:$src2),
4543        !if(Is2Addr,
4544            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4545            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4546        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
4547   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4548        (ins VR128:$src1, i128mem:$src2),
4549        !if(Is2Addr,
4550            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4551            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4552        [(set VR128:$dst,
4553          (IntId128 VR128:$src1,
4554           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4555 }
4556
4557 let Predicates = [HasAVX] in {
4558   let isCommutable = 0 in
4559   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
4560                                                          0>, VEX_4V;
4561   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
4562                                                          0>, VEX_4V;
4563   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
4564                                                          0>, VEX_4V;
4565   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
4566                                                          0>, VEX_4V;
4567   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
4568                                                          0>, VEX_4V;
4569   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
4570                                                          0>, VEX_4V;
4571   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
4572                                                          0>, VEX_4V;
4573   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
4574                                                          0>, VEX_4V;
4575   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
4576                                                          0>, VEX_4V;
4577   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
4578                                                          0>, VEX_4V;
4579   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
4580                                                          0>, VEX_4V;
4581 }
4582
4583 let Constraints = "$src1 = $dst" in {
4584   let isCommutable = 0 in
4585   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
4586   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
4587   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
4588   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
4589   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
4590   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
4591   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
4592   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
4593   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
4594   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
4595   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
4596 }
4597
4598 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
4599           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
4600 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
4601           (PCMPEQQrm VR128:$src1, addr:$src2)>;
4602
4603 /// SS48I_binop_rm - Simple SSE41 binary operator.
4604 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4605                         ValueType OpVT, bit Is2Addr = 1> {
4606   let isCommutable = 1 in
4607   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4608        (ins VR128:$src1, VR128:$src2),
4609        !if(Is2Addr,
4610            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4611            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4612        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
4613        OpSize;
4614   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4615        (ins VR128:$src1, i128mem:$src2),
4616        !if(Is2Addr,
4617            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4618            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4619        [(set VR128:$dst, (OpNode VR128:$src1,
4620                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
4621        OpSize;
4622 }
4623
4624 let Predicates = [HasAVX] in
4625   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
4626 let Constraints = "$src1 = $dst" in
4627   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
4628
4629 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
4630 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
4631                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
4632                  X86MemOperand x86memop, bit Is2Addr = 1> {
4633   let isCommutable = 1 in
4634   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
4635         (ins RC:$src1, RC:$src2, i32i8imm:$src3),
4636         !if(Is2Addr,
4637             !strconcat(OpcodeStr,
4638                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4639             !strconcat(OpcodeStr,
4640                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4641         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
4642         OpSize;
4643   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
4644         (ins RC:$src1, x86memop:$src2, i32i8imm:$src3),
4645         !if(Is2Addr,
4646             !strconcat(OpcodeStr,
4647                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4648             !strconcat(OpcodeStr,
4649                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4650         [(set RC:$dst,
4651           (IntId RC:$src1,
4652            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
4653         OpSize;
4654 }
4655
4656 let Predicates = [HasAVX] in {
4657   let isCommutable = 0 in {
4658   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
4659                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4660   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
4661                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4662   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
4663             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4664   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
4665             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4666   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
4667                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4668   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
4669                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4670   }
4671   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
4672                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4673   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
4674                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4675   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
4676                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
4677 }
4678
4679 let Constraints = "$src1 = $dst" in {
4680   let isCommutable = 0 in {
4681   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
4682                                      VR128, memopv16i8, i128mem>;
4683   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
4684                                      VR128, memopv16i8, i128mem>;
4685   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
4686                                      VR128, memopv16i8, i128mem>;
4687   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
4688                                      VR128, memopv16i8, i128mem>;
4689   }
4690   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
4691                                   VR128, memopv16i8, i128mem>;
4692   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
4693                                   VR128, memopv16i8, i128mem>;
4694 }
4695
4696 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
4697 let Predicates = [HasAVX] in {
4698 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
4699                                     RegisterClass RC, X86MemOperand x86memop,
4700                                     PatFrag mem_frag, Intrinsic IntId> {
4701   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
4702                   (ins RC:$src1, RC:$src2, RC:$src3),
4703                   !strconcat(OpcodeStr,
4704                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4705                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
4706                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4707
4708   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
4709                   (ins RC:$src1, x86memop:$src2, RC:$src3),
4710                   !strconcat(OpcodeStr,
4711                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4712                   [(set RC:$dst,
4713                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
4714                                RC:$src3))],
4715                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4716 }
4717 }
4718
4719 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
4720                                            memopv16i8, int_x86_sse41_blendvpd>;
4721 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
4722                                            memopv16i8, int_x86_sse41_blendvps>;
4723 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
4724                                            memopv16i8, int_x86_sse41_pblendvb>;
4725 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
4726                                          memopv32i8, int_x86_avx_blendv_pd_256>;
4727 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
4728                                          memopv32i8, int_x86_avx_blendv_ps_256>;
4729
4730 /// SS41I_ternary_int - SSE 4.1 ternary operator
4731 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
4732   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4733     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4734                     (ins VR128:$src1, VR128:$src2),
4735                     !strconcat(OpcodeStr,
4736                      "\t{$src2, $dst|$dst, $src2}"),
4737                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
4738                     OpSize;
4739
4740     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4741                     (ins VR128:$src1, i128mem:$src2),
4742                     !strconcat(OpcodeStr,
4743                      "\t{$src2, $dst|$dst, $src2}"),
4744                     [(set VR128:$dst,
4745                       (IntId VR128:$src1,
4746                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
4747   }
4748 }
4749
4750 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
4751 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
4752 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
4753
4754 def : Pat<(X86pblendv VR128:$src1, VR128:$src2, XMM0),
4755           (PBLENDVBrr0 VR128:$src1, VR128:$src2)>;
4756
4757 let Predicates = [HasAVX] in
4758 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4759                        "vmovntdqa\t{$src, $dst|$dst, $src}",
4760                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4761                        OpSize, VEX;
4762 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4763                        "movntdqa\t{$src, $dst|$dst, $src}",
4764                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4765                        OpSize;
4766
4767 //===----------------------------------------------------------------------===//
4768 // SSE4.2 - Compare Instructions
4769 //===----------------------------------------------------------------------===//
4770
4771 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
4772 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
4773                               Intrinsic IntId128, bit Is2Addr = 1> {
4774   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
4775        (ins VR128:$src1, VR128:$src2),
4776        !if(Is2Addr,
4777            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4778            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4779        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4780        OpSize;
4781   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
4782        (ins VR128:$src1, i128mem:$src2),
4783        !if(Is2Addr,
4784            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4785            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4786        [(set VR128:$dst,
4787          (IntId128 VR128:$src1,
4788           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4789 }
4790
4791 let Predicates = [HasAVX] in
4792   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
4793                                      0>, VEX_4V;
4794 let Constraints = "$src1 = $dst" in
4795   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
4796
4797 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
4798           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
4799 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
4800           (PCMPGTQrm VR128:$src1, addr:$src2)>;
4801
4802 //===----------------------------------------------------------------------===//
4803 // SSE4.2 - String/text Processing Instructions
4804 //===----------------------------------------------------------------------===//
4805
4806 // Packed Compare Implicit Length Strings, Return Mask
4807 multiclass pseudo_pcmpistrm<string asm> {
4808   def REG : PseudoI<(outs VR128:$dst),
4809                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4810     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
4811                                                   imm:$src3))]>;
4812   def MEM : PseudoI<(outs VR128:$dst),
4813                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4814     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
4815                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
4816 }
4817
4818 let Defs = [EFLAGS], usesCustomInserter = 1 in {
4819   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
4820   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
4821 }
4822
4823 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
4824   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4825       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4826       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4827   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4828       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4829       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4830 }
4831
4832 let Defs = [XMM0, EFLAGS] in {
4833   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4834       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4835       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4836   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4837       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4838       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4839 }
4840
4841 // Packed Compare Explicit Length Strings, Return Mask
4842 multiclass pseudo_pcmpestrm<string asm> {
4843   def REG : PseudoI<(outs VR128:$dst),
4844                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4845     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4846                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
4847   def MEM : PseudoI<(outs VR128:$dst),
4848                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4849     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4850                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
4851 }
4852
4853 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
4854   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
4855   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
4856 }
4857
4858 let Predicates = [HasAVX],
4859     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4860   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4861       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4862       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4863   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4864       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4865       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4866 }
4867
4868 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4869   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4870       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4871       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4872   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4873       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4874       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4875 }
4876
4877 // Packed Compare Implicit Length Strings, Return Index
4878 let Defs = [ECX, EFLAGS] in {
4879   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
4880     def rr : SS42AI<0x63, MRMSrcReg, (outs),
4881       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4882       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4883       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
4884        (implicit EFLAGS)]>, OpSize;
4885     def rm : SS42AI<0x63, MRMSrcMem, (outs),
4886       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4887       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4888       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
4889        (implicit EFLAGS)]>, OpSize;
4890   }
4891 }
4892
4893 let Predicates = [HasAVX] in {
4894 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
4895                                     VEX;
4896 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
4897                                     VEX;
4898 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
4899                                     VEX;
4900 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
4901                                     VEX;
4902 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
4903                                     VEX;
4904 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
4905                                     VEX;
4906 }
4907
4908 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
4909 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
4910 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
4911 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
4912 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
4913 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
4914
4915 // Packed Compare Explicit Length Strings, Return Index
4916 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
4917   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
4918     def rr : SS42AI<0x61, MRMSrcReg, (outs),
4919       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4920       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
4921       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
4922        (implicit EFLAGS)]>, OpSize;
4923     def rm : SS42AI<0x61, MRMSrcMem, (outs),
4924       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4925       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
4926        [(set ECX,
4927              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
4928         (implicit EFLAGS)]>, OpSize;
4929   }
4930 }
4931
4932 let Predicates = [HasAVX] in {
4933 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
4934                                     VEX;
4935 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
4936                                     VEX;
4937 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
4938                                     VEX;
4939 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
4940                                     VEX;
4941 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
4942                                     VEX;
4943 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
4944                                     VEX;
4945 }
4946
4947 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
4948 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
4949 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
4950 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
4951 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
4952 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
4953
4954 //===----------------------------------------------------------------------===//
4955 // SSE4.2 - CRC Instructions
4956 //===----------------------------------------------------------------------===//
4957
4958 // No CRC instructions have AVX equivalents
4959
4960 // crc intrinsic instruction
4961 // This set of instructions are only rm, the only difference is the size
4962 // of r and m.
4963 let Constraints = "$src1 = $dst" in {
4964   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
4965                       (ins GR32:$src1, i8mem:$src2),
4966                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
4967                        [(set GR32:$dst,
4968                          (int_x86_sse42_crc32_8 GR32:$src1,
4969                          (load addr:$src2)))]>;
4970   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
4971                       (ins GR32:$src1, GR8:$src2),
4972                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
4973                        [(set GR32:$dst,
4974                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
4975   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
4976                       (ins GR32:$src1, i16mem:$src2),
4977                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
4978                        [(set GR32:$dst,
4979                          (int_x86_sse42_crc32_16 GR32:$src1,
4980                          (load addr:$src2)))]>,
4981                          OpSize;
4982   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
4983                       (ins GR32:$src1, GR16:$src2),
4984                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
4985                        [(set GR32:$dst,
4986                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
4987                          OpSize;
4988   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
4989                       (ins GR32:$src1, i32mem:$src2),
4990                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
4991                        [(set GR32:$dst,
4992                          (int_x86_sse42_crc32_32 GR32:$src1,
4993                          (load addr:$src2)))]>;
4994   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
4995                       (ins GR32:$src1, GR32:$src2),
4996                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
4997                        [(set GR32:$dst,
4998                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
4999   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5000                       (ins GR64:$src1, i8mem:$src2),
5001                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5002                        [(set GR64:$dst,
5003                          (int_x86_sse42_crc64_8 GR64:$src1,
5004                          (load addr:$src2)))]>,
5005                          REX_W;
5006   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5007                       (ins GR64:$src1, GR8:$src2),
5008                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5009                        [(set GR64:$dst,
5010                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
5011                          REX_W;
5012   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5013                       (ins GR64:$src1, i64mem:$src2),
5014                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5015                        [(set GR64:$dst,
5016                          (int_x86_sse42_crc64_64 GR64:$src1,
5017                          (load addr:$src2)))]>,
5018                          REX_W;
5019   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5020                       (ins GR64:$src1, GR64:$src2),
5021                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5022                        [(set GR64:$dst,
5023                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
5024                          REX_W;
5025 }
5026
5027 //===----------------------------------------------------------------------===//
5028 // AES-NI Instructions
5029 //===----------------------------------------------------------------------===//
5030
5031 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5032                               Intrinsic IntId128, bit Is2Addr = 1> {
5033   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5034        (ins VR128:$src1, VR128:$src2),
5035        !if(Is2Addr,
5036            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5037            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5038        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5039        OpSize;
5040   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5041        (ins VR128:$src1, i128mem:$src2),
5042        !if(Is2Addr,
5043            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5044            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5045        [(set VR128:$dst,
5046          (IntId128 VR128:$src1,
5047           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5048 }
5049
5050 // Perform One Round of an AES Encryption/Decryption Flow
5051 let Predicates = [HasAVX, HasAES] in {
5052   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5053                          int_x86_aesni_aesenc, 0>, VEX_4V;
5054   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5055                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5056   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5057                          int_x86_aesni_aesdec, 0>, VEX_4V;
5058   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5059                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5060 }
5061
5062 let Constraints = "$src1 = $dst" in {
5063   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5064                          int_x86_aesni_aesenc>;
5065   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5066                          int_x86_aesni_aesenclast>;
5067   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5068                          int_x86_aesni_aesdec>;
5069   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5070                          int_x86_aesni_aesdeclast>;
5071 }
5072
5073 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5074           (AESENCrr VR128:$src1, VR128:$src2)>;
5075 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5076           (AESENCrm VR128:$src1, addr:$src2)>;
5077 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5078           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5079 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5080           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5081 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5082           (AESDECrr VR128:$src1, VR128:$src2)>;
5083 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5084           (AESDECrm VR128:$src1, addr:$src2)>;
5085 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5086           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5087 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5088           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5089
5090 // Perform the AES InvMixColumn Transformation
5091 let Predicates = [HasAVX, HasAES] in {
5092   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5093       (ins VR128:$src1),
5094       "vaesimc\t{$src1, $dst|$dst, $src1}",
5095       [(set VR128:$dst,
5096         (int_x86_aesni_aesimc VR128:$src1))]>,
5097       OpSize, VEX;
5098   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5099       (ins i128mem:$src1),
5100       "vaesimc\t{$src1, $dst|$dst, $src1}",
5101       [(set VR128:$dst,
5102         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5103       OpSize, VEX;
5104 }
5105 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5106   (ins VR128:$src1),
5107   "aesimc\t{$src1, $dst|$dst, $src1}",
5108   [(set VR128:$dst,
5109     (int_x86_aesni_aesimc VR128:$src1))]>,
5110   OpSize;
5111 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5112   (ins i128mem:$src1),
5113   "aesimc\t{$src1, $dst|$dst, $src1}",
5114   [(set VR128:$dst,
5115     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5116   OpSize;
5117
5118 // AES Round Key Generation Assist
5119 let Predicates = [HasAVX, HasAES] in {
5120   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5121       (ins VR128:$src1, i8imm:$src2),
5122       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5123       [(set VR128:$dst,
5124         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5125       OpSize, VEX;
5126   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5127       (ins i128mem:$src1, i8imm:$src2),
5128       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5129       [(set VR128:$dst,
5130         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5131                                         imm:$src2))]>,
5132       OpSize, VEX;
5133 }
5134 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5135   (ins VR128:$src1, i8imm:$src2),
5136   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5137   [(set VR128:$dst,
5138     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5139   OpSize;
5140 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5141   (ins i128mem:$src1, i8imm:$src2),
5142   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5143   [(set VR128:$dst,
5144     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5145                                     imm:$src2))]>,
5146   OpSize;
5147
5148 //===----------------------------------------------------------------------===//
5149 // CLMUL Instructions
5150 //===----------------------------------------------------------------------===//
5151
5152 // Only the AVX version of CLMUL instructions are described here.
5153
5154 // Carry-less Multiplication instructions
5155 def VPCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5156            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5157            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5158            []>;
5159
5160 def VPCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5161            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5162            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5163            []>;
5164
5165 // Assembler Only
5166 multiclass avx_vpclmul<string asm> {
5167   def rr : I<0, Pseudo, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
5168              !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5169              []>;
5170
5171   def rm : I<0, Pseudo, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
5172              !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5173              []>;
5174 }
5175 defm VPCLMULHQHQDQ : avx_vpclmul<"vpclmulhqhqdq">;
5176 defm VPCLMULHQLQDQ : avx_vpclmul<"vpclmulhqlqdq">;
5177 defm VPCLMULLQHQDQ : avx_vpclmul<"vpclmullqhqdq">;
5178 defm VPCLMULLQLQDQ : avx_vpclmul<"vpclmullqlqdq">;
5179
5180 //===----------------------------------------------------------------------===//
5181 // AVX Instructions
5182 //===----------------------------------------------------------------------===//
5183
5184
5185 // Load from memory and broadcast to all elements of the destination operand
5186 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5187                     X86MemOperand x86memop, Intrinsic Int> :
5188   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5189         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5190         [(set RC:$dst, (Int addr:$src))]>, VEX;
5191
5192 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5193                                    int_x86_avx_vbroadcastss>;
5194 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5195                                    int_x86_avx_vbroadcastss_256>;
5196 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5197                                    int_x86_avx_vbroadcast_sd_256>;
5198 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5199                                    int_x86_avx_vbroadcastf128_pd_256>;
5200
5201 // Insert packed floating-point values
5202 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5203           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5204           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5205           []>, VEX_4V;
5206 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5207           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5208           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5209           []>, VEX_4V;
5210
5211 // Extract packed floating-point values
5212 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5213           (ins VR256:$src1, i8imm:$src2),
5214           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5215           []>, VEX;
5216 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5217           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5218           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5219           []>, VEX;
5220
5221 // Conditional SIMD Packed Loads and Stores
5222 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
5223                           Intrinsic IntLd, Intrinsic IntLd256,
5224                           Intrinsic IntSt, Intrinsic IntSt256,
5225                           PatFrag pf128, PatFrag pf256> {
5226   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
5227              (ins VR128:$src1, f128mem:$src2),
5228              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5229              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
5230              VEX_4V;
5231   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
5232              (ins VR256:$src1, f256mem:$src2),
5233              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5234              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
5235              VEX_4V;
5236   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
5237              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
5238              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5239              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
5240   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
5241              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
5242              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5243              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
5244 }
5245
5246 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
5247                                  int_x86_avx_maskload_ps,
5248                                  int_x86_avx_maskload_ps_256,
5249                                  int_x86_avx_maskstore_ps,
5250                                  int_x86_avx_maskstore_ps_256,
5251                                  memopv4f32, memopv8f32>;
5252 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
5253                                  int_x86_avx_maskload_pd,
5254                                  int_x86_avx_maskload_pd_256,
5255                                  int_x86_avx_maskstore_pd,
5256                                  int_x86_avx_maskstore_pd_256,
5257                                  memopv2f64, memopv4f64>;
5258
5259 // Permute Floating-Point Values
5260 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
5261                       RegisterClass RC, X86MemOperand x86memop_f,
5262                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
5263                       Intrinsic IntVar, Intrinsic IntImm> {
5264   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
5265              (ins RC:$src1, RC:$src2),
5266              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5267              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
5268   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
5269              (ins RC:$src1, x86memop_i:$src2),
5270              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5271              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
5272
5273   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
5274              (ins RC:$src1, i8imm:$src2),
5275              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5276              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
5277   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
5278              (ins x86memop_f:$src1, i8imm:$src2),
5279              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5280              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
5281 }
5282
5283 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
5284                              memopv4f32, memopv4i32,
5285                              int_x86_avx_vpermilvar_ps,
5286                              int_x86_avx_vpermil_ps>;
5287 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
5288                              memopv8f32, memopv8i32,
5289                              int_x86_avx_vpermilvar_ps_256,
5290                              int_x86_avx_vpermil_ps_256>;
5291 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
5292                              memopv2f64, memopv2i64,
5293                              int_x86_avx_vpermilvar_pd,
5294                              int_x86_avx_vpermil_pd>;
5295 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
5296                              memopv4f64, memopv4i64,
5297                              int_x86_avx_vpermilvar_pd_256,
5298                              int_x86_avx_vpermil_pd_256>;
5299
5300 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
5301           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5302           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5303           []>, VEX_4V;
5304 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
5305           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
5306           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5307           []>, VEX_4V;
5308
5309 // Zero All YMM registers
5310 def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
5311                  [(int_x86_avx_vzeroall)]>, VEX, VEX_L, Requires<[HasAVX]>;
5312
5313 // Zero Upper bits of YMM registers
5314 def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
5315                    [(int_x86_avx_vzeroupper)]>, VEX, Requires<[HasAVX]>;
5316
5317 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5318           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5319 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5320           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5321 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5322           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5323
5324 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
5325                                    (i32 imm)),
5326           (VINSERTF128rr VR256:$src1, VR128:$src2,
5327                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5328 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
5329                                    (i32 imm)),
5330           (VINSERTF128rr VR256:$src1, VR128:$src2,
5331                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5332 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
5333                                    (i32 imm)),
5334           (VINSERTF128rr VR256:$src1, VR128:$src2,
5335                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5336 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
5337                                    (i32 imm)),
5338           (VINSERTF128rr VR256:$src1, VR128:$src2,
5339                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5340
5341 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
5342           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5343 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
5344           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5345 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
5346           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5347
5348 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5349           (v4f32 (VEXTRACTF128rr
5350                     (v8f32 VR256:$src1),
5351                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5352 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5353           (v2f64 (VEXTRACTF128rr
5354                     (v4f64 VR256:$src1),
5355                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5356 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5357           (v4i32 (VEXTRACTF128rr
5358                     (v8i32 VR256:$src1),
5359                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5360 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5361           (v2i64 (VEXTRACTF128rr
5362                     (v4i64 VR256:$src1),
5363                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5364
5365 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5366           (VBROADCASTF128 addr:$src)>;
5367
5368 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
5369           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5370 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
5371           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5372 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
5373           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5374
5375 def : Pat<(int_x86_avx_vperm2f128_ps_256
5376                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
5377           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5378 def : Pat<(int_x86_avx_vperm2f128_pd_256
5379                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
5380           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5381 def : Pat<(int_x86_avx_vperm2f128_si_256
5382                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
5383           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5384
5385 //===----------------------------------------------------------------------===//
5386 // SSE Shuffle pattern fragments
5387 //===----------------------------------------------------------------------===//
5388
5389 // This is part of a "work in progress" refactoring. The idea is that all
5390 // vector shuffles are going to be translated into target specific nodes and
5391 // directly matched by the patterns below (which can be changed along the way)
5392 // The AVX version of some but not all of them are described here, and more
5393 // should come in a near future.
5394
5395 // Shuffle with PSHUFD instruction folding loads. The first two patterns match
5396 // SSE2 loads, which are always promoted to v2i64. The last one should match
5397 // the SSE1 case, where the only legal load is v4f32, but there is no PSHUFD
5398 // in SSE2, how does it ever worked? Anyway, the pattern will remain here until
5399 // we investigate further.
5400 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5401                                  (i8 imm:$imm))),
5402           (VPSHUFDmi addr:$src1, imm:$imm)>, Requires<[HasAVX]>;
5403 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5404                                  (i8 imm:$imm))),
5405           (PSHUFDmi addr:$src1, imm:$imm)>;
5406 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
5407                                  (i8 imm:$imm))),
5408           (PSHUFDmi addr:$src1, imm:$imm)>; // FIXME: has this ever worked?
5409
5410 // Shuffle with PSHUFD instruction.
5411 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5412           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5413 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5414           (PSHUFDri VR128:$src1, imm:$imm)>;
5415
5416 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5417           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5418 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5419           (PSHUFDri VR128:$src1, imm:$imm)>;
5420
5421 // Shuffle with SHUFPD instruction.
5422 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5423                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5424           (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5425 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5426                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5427           (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
5428
5429 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5430           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5431 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5432           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5433
5434 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5435           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5436 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5437           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5438
5439 // Shuffle with SHUFPS instruction.
5440 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5441                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5442           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5443 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5444                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5445           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5446
5447 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5448           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5449 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5450           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5451
5452 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5453                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5454           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5455 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5456                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5457           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5458
5459 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5460           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5461 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5462           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5463
5464 // Shuffle with MOVHLPS instruction
5465 def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
5466           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5467 def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
5468           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5469
5470 // Shuffle with MOVDDUP instruction
5471 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5472           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5473 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5474           (MOVDDUPrm addr:$src)>;
5475
5476 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5477           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5478 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5479           (MOVDDUPrm addr:$src)>;
5480
5481 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5482           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5483 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5484           (MOVDDUPrm addr:$src)>;
5485
5486 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5487           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5488 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5489           (MOVDDUPrm addr:$src)>;
5490
5491 def : Pat<(X86Movddup (bc_v2f64
5492                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5493           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5494 def : Pat<(X86Movddup (bc_v2f64
5495                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5496           (MOVDDUPrm addr:$src)>;
5497
5498
5499 // Shuffle with UNPCKLPS
5500 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5501           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5502 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
5503           (VUNPCKLPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5504 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5505           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5506
5507 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5508           (VUNPCKLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5509 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
5510           (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5511 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5512           (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
5513
5514 // Shuffle with UNPCKHPS
5515 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5516           (VUNPCKHPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5517 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5518           (UNPCKHPSrm VR128:$src1, addr:$src2)>;
5519
5520 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5521           (VUNPCKHPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5522 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5523           (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
5524
5525 // Shuffle with UNPCKLPD
5526 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5527           (VUNPCKLPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5528 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
5529           (VUNPCKLPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5530 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5531           (UNPCKLPDrm VR128:$src1, addr:$src2)>;
5532
5533 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5534           (VUNPCKLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5535 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
5536           (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5537 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5538           (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
5539
5540 // Shuffle with UNPCKHPD
5541 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5542           (VUNPCKHPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5543 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5544           (UNPCKHPDrm VR128:$src1, addr:$src2)>;
5545
5546 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5547           (VUNPCKHPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5548 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5549           (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
5550
5551 // Shuffle with PUNPCKLBW
5552 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1,
5553                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5554           (PUNPCKLBWrm VR128:$src1, addr:$src2)>;
5555 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1, VR128:$src2)),
5556           (PUNPCKLBWrr VR128:$src1, VR128:$src2)>;
5557
5558 // Shuffle with PUNPCKLWD
5559 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1,
5560                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5561           (PUNPCKLWDrm VR128:$src1, addr:$src2)>;
5562 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1, VR128:$src2)),
5563           (PUNPCKLWDrr VR128:$src1, VR128:$src2)>;
5564
5565 // Shuffle with PUNPCKLDQ
5566 def : Pat<(v4i32 (X86Punpckldq VR128:$src1,
5567                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5568           (PUNPCKLDQrm VR128:$src1, addr:$src2)>;
5569 def : Pat<(v4i32 (X86Punpckldq VR128:$src1, VR128:$src2)),
5570           (PUNPCKLDQrr VR128:$src1, VR128:$src2)>;
5571
5572 // Shuffle with PUNPCKLQDQ
5573 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, (memopv2i64 addr:$src2))),
5574           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>;
5575 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)),
5576           (PUNPCKLQDQrr VR128:$src1, VR128:$src2)>;
5577
5578 // Shuffle with PUNPCKHBW
5579 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1,
5580                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5581           (PUNPCKHBWrm VR128:$src1, addr:$src2)>;
5582 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1, VR128:$src2)),
5583           (PUNPCKHBWrr VR128:$src1, VR128:$src2)>;
5584
5585 // Shuffle with PUNPCKHWD
5586 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1,
5587                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5588           (PUNPCKHWDrm VR128:$src1, addr:$src2)>;
5589 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1, VR128:$src2)),
5590           (PUNPCKHWDrr VR128:$src1, VR128:$src2)>;
5591
5592 // Shuffle with PUNPCKHDQ
5593 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1,
5594                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5595           (PUNPCKHDQrm VR128:$src1, addr:$src2)>;
5596 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1, VR128:$src2)),
5597           (PUNPCKHDQrr VR128:$src1, VR128:$src2)>;
5598
5599 // Shuffle with PUNPCKHQDQ
5600 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, (memopv2i64 addr:$src2))),
5601           (PUNPCKHQDQrm VR128:$src1, addr:$src2)>;
5602 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)),
5603           (PUNPCKHQDQrr VR128:$src1, VR128:$src2)>;
5604
5605 // Shuffle with MOVLHPS
5606 def : Pat<(X86Movlhps VR128:$src1,
5607                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5608           (MOVHPSrm VR128:$src1, addr:$src2)>;
5609 def : Pat<(X86Movlhps VR128:$src1,
5610                     (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
5611           (MOVHPSrm VR128:$src1, addr:$src2)>;
5612 def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
5613           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5614 def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
5615           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5616 def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
5617           (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
5618
5619 // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the problem
5620 // is during lowering, where it's not possible to recognize the load fold cause
5621 // it has two uses through a bitcast. One use disappears at isel time and the
5622 // fold opportunity reappears.
5623 def : Pat<(v2f64 (X86Movddup VR128:$src)),
5624           (UNPCKLPDrr VR128:$src, VR128:$src)>;
5625
5626 // Shuffle with MOVLHPD
5627 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
5628                     (scalar_to_vector (loadf64 addr:$src2)))),
5629           (MOVHPDrm VR128:$src1, addr:$src2)>;
5630
5631 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
5632 // is during lowering, where it's not possible to recognize the load fold cause
5633 // it has two uses through a bitcast. One use disappears at isel time and the
5634 // fold opportunity reappears.
5635 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
5636                     (scalar_to_vector (loadf64 addr:$src2)))),
5637           (MOVHPDrm VR128:$src1, addr:$src2)>;
5638
5639 // Shuffle with MOVSS
5640 def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
5641           (MOVSSrr VR128:$src1, FR32:$src2)>;
5642 def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
5643           (MOVSSrr (v4i32 VR128:$src1),
5644                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
5645 def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
5646           (MOVSSrr (v4f32 VR128:$src1),
5647                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
5648 // FIXME: Instead of a X86Movss there should be a X86Movlps here, the problem
5649 // is during lowering, where it's not possible to recognize the load fold cause
5650 // it has two uses through a bitcast. One use disappears at isel time and the
5651 // fold opportunity reappears.
5652 def : Pat<(X86Movss VR128:$src1,
5653                     (bc_v4i32 (v2i64 (load addr:$src2)))),
5654           (MOVLPSrm VR128:$src1, addr:$src2)>;
5655
5656 // Shuffle with MOVSD
5657 def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
5658           (MOVSDrr VR128:$src1, FR64:$src2)>;
5659 def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
5660           (MOVSDrr (v2i64 VR128:$src1),
5661                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
5662 def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
5663           (MOVSDrr (v2f64 VR128:$src1),
5664                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
5665 def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
5666           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5667 def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
5668           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5669
5670 // Shuffle with MOVSHDUP
5671 def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5672           (MOVSHDUPrr VR128:$src)>;
5673 def : Pat<(X86Movshdup (bc_v4i32 (memopv2i64 addr:$src))),
5674           (MOVSHDUPrm addr:$src)>;
5675
5676 def : Pat<(v4f32 (X86Movshdup VR128:$src)),
5677           (MOVSHDUPrr VR128:$src)>;
5678 def : Pat<(X86Movshdup (memopv4f32 addr:$src)),
5679           (MOVSHDUPrm addr:$src)>;
5680
5681 // Shuffle with MOVSLDUP
5682 def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5683           (MOVSLDUPrr VR128:$src)>;
5684 def : Pat<(X86Movsldup (bc_v4i32 (memopv2i64 addr:$src))),
5685           (MOVSLDUPrm addr:$src)>;
5686
5687 def : Pat<(v4f32 (X86Movsldup VR128:$src)),
5688           (MOVSLDUPrr VR128:$src)>;
5689 def : Pat<(X86Movsldup (memopv4f32 addr:$src)),
5690           (MOVSLDUPrm addr:$src)>;
5691
5692 // Shuffle with PSHUFHW
5693 def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
5694           (PSHUFHWri VR128:$src, imm:$imm)>;
5695 def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5696           (PSHUFHWmi addr:$src, imm:$imm)>;
5697
5698 // Shuffle with PSHUFLW
5699 def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
5700           (PSHUFLWri VR128:$src, imm:$imm)>;
5701 def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5702           (PSHUFLWmi addr:$src, imm:$imm)>;
5703
5704 // Shuffle with PALIGN
5705 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5706           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5707 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5708           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5709 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5710           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5711 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5712           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5713
5714 // Shuffle with MOVLPS
5715 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
5716           (MOVLPSrm VR128:$src1, addr:$src2)>;
5717 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
5718           (MOVLPSrm VR128:$src1, addr:$src2)>;
5719 def : Pat<(X86Movlps VR128:$src1,
5720                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5721           (MOVLPSrm VR128:$src1, addr:$src2)>;
5722 // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
5723 // is during lowering, where it's not possible to recognize the load fold cause
5724 // it has two uses through a bitcast. One use disappears at isel time and the
5725 // fold opportunity reappears.
5726 def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
5727           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5728
5729 def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
5730           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5731
5732 // Shuffle with MOVLPD
5733 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5734           (MOVLPDrm VR128:$src1, addr:$src2)>;
5735 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5736           (MOVLPDrm VR128:$src1, addr:$src2)>;
5737 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
5738                             (scalar_to_vector (loadf64 addr:$src2)))),
5739           (MOVLPDrm VR128:$src1, addr:$src2)>;
5740
5741 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
5742 def : Pat<(store (f64 (vector_extract
5743           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5744           (MOVHPSmr addr:$dst, VR128:$src)>;
5745 def : Pat<(store (f64 (vector_extract
5746           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5747           (MOVHPDmr addr:$dst, VR128:$src)>;
5748
5749 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
5750           (MOVLPSmr addr:$src1, VR128:$src2)>;
5751 def : Pat<(store (v4i32 (X86Movlps
5752                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
5753           (MOVLPSmr addr:$src1, VR128:$src2)>;
5754
5755 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5756           (MOVLPDmr addr:$src1, VR128:$src2)>;
5757 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5758           (MOVLPDmr addr:$src1, VR128:$src2)>;