lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1> {
 207   let isCommutable = 1, hasSideEffects = 0 in
 208     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 209        !if(Is2Addr,
 210            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 211            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 212        pat_rr, IIC_DEFAULT, d>;
 213   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 214        !if(Is2Addr,
 215            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 216            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 217        pat_rm, IIC_DEFAULT, d>;
 218 }
 219
 220 //===----------------------------------------------------------------------===//
 221 //  Non-instruction patterns
 222 //===----------------------------------------------------------------------===//
 223
 224 // A vector extract of the first f32/f64 position is a subregister copy
 225 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 226           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 227 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 228           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 229
 230 // A 128-bit subvector extract from the first 256-bit vector position
 231 // is a subregister copy that needs no instruction.
 232 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 233           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 234 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 235           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 236
 237 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 238           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 239 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 240           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 241
 242 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 243           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 244 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 245           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 246
 247 // A 128-bit subvector insert to the first 256-bit vector position
 248 // is a subregister copy that needs no instruction.
 249 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 250 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 251           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 252 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 253           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 254 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 255           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 256 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 257           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 258 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 259           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 260 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 261           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 262 }
 263
 264 // Implicitly promote a 32-bit scalar to a vector.
 265 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 266           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 267 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 268           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 269 // Implicitly promote a 64-bit scalar to a vector.
 270 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 271           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 272 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 273           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 274
 275 // Bitcasts between 128-bit vector types. Return the original type since
 276 // no instruction is needed for the conversion
 277 let Predicates = [HasSSE2] in {
 278   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 279   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 280   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 281   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 282   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 283   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 284   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 285   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 286   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 287   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 288   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 289   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 290   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 291   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 292   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 293   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 294   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 295   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 296   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 297   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 298   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 299   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 300   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 301   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 302   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 303   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 304   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 305   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 306   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 307   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 308 }
 309
 310 // Bitcasts between 256-bit vector types. Return the original type since
 311 // no instruction is needed for the conversion
 312 let Predicates = [HasAVX] in {
 313   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 314   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 315   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 316   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 317   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 318   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 319   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 320   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 321   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 322   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 323   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 324   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 325   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 326   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 327   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 328   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 329   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 330   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 331   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 332   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 333   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 334   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 335   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 336   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 337   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 338   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 339   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 340   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 341   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 342   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 343 }
 344
 345 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 346 // This is expanded by ExpandPostRAPseudos.
 347 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 348     isPseudo = 1 in {
 349   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 350                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 351   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 352                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 353 }
 354
 355 //===----------------------------------------------------------------------===//
 356 // AVX & SSE - Zero/One Vectors
 357 //===----------------------------------------------------------------------===//
 358
 359 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 360 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 361 // swizzled by ExecutionDepsFix to pxor.
 362 // We set canFoldAsLoad because this can be converted to a constant-pool
 363 // load of an all-zeros value if folding it would be beneficial.
 364 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 365     isPseudo = 1 in {
 366 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 367                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 368 }
 369
 370 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 371 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 372 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 373 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 374 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 375
 376
 377 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 378 // and doesn't need it because on sandy bridge the register is set to zero
 379 // at the rename stage without using any execution unit, so SET0PSY
 380 // and SET0PDY can be used for vector int instructions without penalty
 381 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 382     isPseudo = 1, Predicates = [HasAVX] in {
 383 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 384                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 385 }
 386
 387 let Predicates = [HasAVX] in
 388   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 389
 390 let Predicates = [HasAVX2] in {
 391   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 392   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 393   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 394   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 395 }
 396
 397 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 398 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 399 let Predicates = [HasAVX1Only] in {
 400 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 401 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 402           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 403
 404 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 405 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 406           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 407
 408 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 409 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 410           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 411
 412 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 413 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 414           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 415 }
 416
 417 // We set canFoldAsLoad because this can be converted to a constant-pool
 418 // load of an all-ones value if folding it would be beneficial.
 419 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 420     isPseudo = 1 in {
 421   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 422                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 423   let Predicates = [HasAVX2] in
 424   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 425                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 426 }
 427
 428
 429 //===----------------------------------------------------------------------===//
 430 // SSE 1 & 2 - Move FP Scalar Instructions
 431 //
 432 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 433 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 434 // is used instead. Register-to-register movss/movsd is not modeled as an
 435 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 436 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 437 //===----------------------------------------------------------------------===//
 438
 439 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 440       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 441       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 442                              (scalar_to_vector RC:$src2))))],
 443       IIC_SSE_MOV_S_RR>;
 444
 445 // Loading from memory automatically zeroing upper bits.
 446 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 447                     PatFrag mem_pat, string OpcodeStr> :
 448       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 449          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 450                         [(set RC:$dst, (mem_pat addr:$src))],
 451                         IIC_SSE_MOV_S_RM>;
 452
 453 // AVX
 454 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 455                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 456                 VEX_LIG;
 457 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 458                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 459                 VEX_LIG;
 460
 461 // For the disassembler
 462 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 463   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 464                         (ins VR128:$src1, FR32:$src2),
 465                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 466                         IIC_SSE_MOV_S_RR>,
 467                         XS, VEX_4V, VEX_LIG;
 468   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 469                         (ins VR128:$src1, FR64:$src2),
 470                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 471                         IIC_SSE_MOV_S_RR>,
 472                         XD, VEX_4V, VEX_LIG;
 473 }
 474
 475 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 476   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 477                  VEX_LIG;
 478   let AddedComplexity = 20 in
 479     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 480                    VEX_LIG;
 481 }
 482
 483 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 484                   "movss\t{$src, $dst|$dst, $src}",
 485                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 486                   XS, VEX, VEX_LIG;
 487 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 488                   "movsd\t{$src, $dst|$dst, $src}",
 489                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 490                   XD, VEX, VEX_LIG;
 491
 492 // SSE1 & 2
 493 let Constraints = "$src1 = $dst" in {
 494   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 495                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 496   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 497                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 498
 499   // For the disassembler
 500   let isCodeGenOnly = 1, hasSideEffects = 0 in {
 501     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 502                          (ins VR128:$src1, FR32:$src2),
 503                          "movss\t{$src2, $dst|$dst, $src2}", [],
 504                          IIC_SSE_MOV_S_RR>, XS;
 505     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 506                          (ins VR128:$src1, FR64:$src2),
 507                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 508                          IIC_SSE_MOV_S_RR>, XD;
 509   }
 510 }
 511
 512 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 513   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 514
 515   let AddedComplexity = 20 in
 516     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 517 }
 518
 519 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 520                   "movss\t{$src, $dst|$dst, $src}",
 521                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 522 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 523                   "movsd\t{$src, $dst|$dst, $src}",
 524                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 525
 526 // Patterns
 527 let Predicates = [HasAVX] in {
 528   let AddedComplexity = 15 in {
 529   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 530   // MOVS{S,D} to the lower bits.
 531   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 532             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 533   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 534             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 535   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 536             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 537   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 538             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 539
 540   // Move low f32 and clear high bits.
 541   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 542             (SUBREG_TO_REG (i32 0),
 543              (VMOVSSrr (v4f32 (V_SET0)),
 544                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 545   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 546             (SUBREG_TO_REG (i32 0),
 547              (VMOVSSrr (v4i32 (V_SET0)),
 548                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 549   }
 550
 551   let AddedComplexity = 20 in {
 552   // MOVSSrm zeros the high parts of the register; represent this
 553   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 554   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 555             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 556   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 557             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 558   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 559             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 560
 561   // MOVSDrm zeros the high parts of the register; represent this
 562   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 563   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 564             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 565   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 566             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 567   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 568             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 569   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 570             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 571   def : Pat<(v2f64 (X86vzload addr:$src)),
 572             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 573
 574   // Represent the same patterns above but in the form they appear for
 575   // 256-bit types
 576   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 577                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 578             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 579   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 580                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 581             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 582   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 583                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 584             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 585   }
 586   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 587                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 588             (SUBREG_TO_REG (i32 0),
 589                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 590                            sub_xmm)>;
 591   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 592                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 593             (SUBREG_TO_REG (i64 0),
 594                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 595                            sub_xmm)>;
 596   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 597                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 598             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 599
 600   // Move low f64 and clear high bits.
 601   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 602             (SUBREG_TO_REG (i32 0),
 603              (VMOVSDrr (v2f64 (V_SET0)),
 604                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 605
 606   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 607             (SUBREG_TO_REG (i32 0),
 608              (VMOVSDrr (v2i64 (V_SET0)),
 609                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 610
 611   // Extract and store.
 612   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 613                    addr:$dst),
 614             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 615   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 616                    addr:$dst),
 617             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 618
 619   // Shuffle with VMOVSS
 620   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 621             (VMOVSSrr (v4i32 VR128:$src1),
 622                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 623   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 624             (VMOVSSrr (v4f32 VR128:$src1),
 625                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 626
 627   // 256-bit variants
 628   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 629             (SUBREG_TO_REG (i32 0),
 630               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 631                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 632               sub_xmm)>;
 633   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 634             (SUBREG_TO_REG (i32 0),
 635               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 636                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 637               sub_xmm)>;
 638
 639   // Shuffle with VMOVSD
 640   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 641             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 642   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 643             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 644   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 645             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 646   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 647             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 648
 649   // 256-bit variants
 650   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 651             (SUBREG_TO_REG (i32 0),
 652               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 653                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 654               sub_xmm)>;
 655   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 656             (SUBREG_TO_REG (i32 0),
 657               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 658                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 659               sub_xmm)>;
 660
 661
 662   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 663   // is during lowering, where it's not possible to recognize the fold cause
 664   // it has two uses through a bitcast. One use disappears at isel time and the
 665   // fold opportunity reappears.
 666   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 667             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 668   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 669             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 670   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 671             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 672   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674 }
 675
 676 let Predicates = [UseSSE1] in {
 677   let AddedComplexity = 15 in {
 678   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 679   // MOVSS to the lower bits.
 680   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 681             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 682   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 683             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 684   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 685             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 686   }
 687
 688   let AddedComplexity = 20 in {
 689   // MOVSSrm already zeros the high parts of the register.
 690   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 691             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 692   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 693             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 694   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 695             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 696   }
 697
 698   // Extract and store.
 699   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 700                    addr:$dst),
 701             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 702
 703   // Shuffle with MOVSS
 704   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 705             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 706   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 707             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 708 }
 709
 710 let Predicates = [UseSSE2] in {
 711   let AddedComplexity = 15 in {
 712   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 713   // MOVSD to the lower bits.
 714   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 715             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 716   }
 717
 718   let AddedComplexity = 20 in {
 719   // MOVSDrm already zeros the high parts of the register.
 720   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 721             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 722   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 723             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 724   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 726   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 727             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 728   def : Pat<(v2f64 (X86vzload addr:$src)),
 729             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 730   }
 731
 732   // Extract and store.
 733   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 734                    addr:$dst),
 735             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 736
 737   // Shuffle with MOVSD
 738   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 739             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 740   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 741             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 742   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 743             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 744   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 745             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 746
 747   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 748   // is during lowering, where it's not possible to recognize the fold cause
 749   // it has two uses through a bitcast. One use disappears at isel time and the
 750   // fold opportunity reappears.
 751   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 752             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 753   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 754             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 755   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 756             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 757   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 758             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 759 }
 760
 761 //===----------------------------------------------------------------------===//
 762 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 763 //===----------------------------------------------------------------------===//
 764
 765 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 766                             X86MemOperand x86memop, PatFrag ld_frag,
 767                             string asm, Domain d,
 768                             OpndItins itins,
 769                             bit IsReMaterializable = 1> {
 770 let neverHasSideEffects = 1 in
 771   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 772               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 773 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 774   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 775               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 776                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 777 }
 778
 779 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 780                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 781                               TB, VEX;
 782 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 783                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 784                               TB, OpSize, VEX;
 785 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 786                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 787                               TB, VEX;
 788 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 789                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 790                               TB, OpSize, VEX;
 791
 792 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 793                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 794                               TB, VEX, VEX_L;
 795 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 796                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 797                               TB, OpSize, VEX, VEX_L;
 798 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 799                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 800                               TB, VEX, VEX_L;
 801 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 802                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 803                               TB, OpSize, VEX, VEX_L;
 804 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 805                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 806                               TB;
 807 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 808                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 809                               TB, OpSize;
 810 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 811                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 812                               TB;
 813 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 814                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 815                               TB, OpSize;
 816
 817 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 818                    "movaps\t{$src, $dst|$dst, $src}",
 819                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 820                    IIC_SSE_MOVA_P_MR>, VEX;
 821 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 822                    "movapd\t{$src, $dst|$dst, $src}",
 823                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 824                    IIC_SSE_MOVA_P_MR>, VEX;
 825 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 826                    "movups\t{$src, $dst|$dst, $src}",
 827                    [(store (v4f32 VR128:$src), addr:$dst)],
 828                    IIC_SSE_MOVU_P_MR>, VEX;
 829 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 830                    "movupd\t{$src, $dst|$dst, $src}",
 831                    [(store (v2f64 VR128:$src), addr:$dst)],
 832                    IIC_SSE_MOVU_P_MR>, VEX;
 833 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 834                    "movaps\t{$src, $dst|$dst, $src}",
 835                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 836                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 837 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 838                    "movapd\t{$src, $dst|$dst, $src}",
 839                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 840                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 841 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 842                    "movups\t{$src, $dst|$dst, $src}",
 843                    [(store (v8f32 VR256:$src), addr:$dst)],
 844                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 845 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 846                    "movupd\t{$src, $dst|$dst, $src}",
 847                    [(store (v4f64 VR256:$src), addr:$dst)],
 848                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 849
 850 // For disassembler
 851 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 852   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 853                           (ins VR128:$src),
 854                           "movaps\t{$src, $dst|$dst, $src}", [],
 855                           IIC_SSE_MOVA_P_RR>, VEX;
 856   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 857                            (ins VR128:$src),
 858                            "movapd\t{$src, $dst|$dst, $src}", [],
 859                            IIC_SSE_MOVA_P_RR>, VEX;
 860   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 861                            (ins VR128:$src),
 862                            "movups\t{$src, $dst|$dst, $src}", [],
 863                            IIC_SSE_MOVU_P_RR>, VEX;
 864   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 865                            (ins VR128:$src),
 866                            "movupd\t{$src, $dst|$dst, $src}", [],
 867                            IIC_SSE_MOVU_P_RR>, VEX;
 868   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 869                             (ins VR256:$src),
 870                             "movaps\t{$src, $dst|$dst, $src}", [],
 871                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 872   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 873                             (ins VR256:$src),
 874                             "movapd\t{$src, $dst|$dst, $src}", [],
 875                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 876   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 877                             (ins VR256:$src),
 878                             "movups\t{$src, $dst|$dst, $src}", [],
 879                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 880   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 881                             (ins VR256:$src),
 882                             "movupd\t{$src, $dst|$dst, $src}", [],
 883                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 884 }
 885
 886 let Predicates = [HasAVX] in {
 887 def : Pat<(v8i32 (X86vzmovl
 888                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 889           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 890 def : Pat<(v4i64 (X86vzmovl
 891                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 892           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 893 def : Pat<(v8f32 (X86vzmovl
 894                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 895           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 896 def : Pat<(v4f64 (X86vzmovl
 897                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 898           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 899 }
 900
 901
 902 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 903           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 904 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 905           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 906
 907 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 908                    "movaps\t{$src, $dst|$dst, $src}",
 909                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 910                    IIC_SSE_MOVA_P_MR>;
 911 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 912                    "movapd\t{$src, $dst|$dst, $src}",
 913                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 914                    IIC_SSE_MOVA_P_MR>;
 915 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 916                    "movups\t{$src, $dst|$dst, $src}",
 917                    [(store (v4f32 VR128:$src), addr:$dst)],
 918                    IIC_SSE_MOVU_P_MR>;
 919 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 920                    "movupd\t{$src, $dst|$dst, $src}",
 921                    [(store (v2f64 VR128:$src), addr:$dst)],
 922                    IIC_SSE_MOVU_P_MR>;
 923
 924 // For disassembler
 925 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 926   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 927                          "movaps\t{$src, $dst|$dst, $src}", [],
 928                          IIC_SSE_MOVA_P_RR>;
 929   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 930                          "movapd\t{$src, $dst|$dst, $src}", [],
 931                          IIC_SSE_MOVA_P_RR>;
 932   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 933                          "movups\t{$src, $dst|$dst, $src}", [],
 934                          IIC_SSE_MOVU_P_RR>;
 935   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 936                          "movupd\t{$src, $dst|$dst, $src}", [],
 937                          IIC_SSE_MOVU_P_RR>;
 938 }
 939
 940 let Predicates = [HasAVX] in {
 941   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 942             (VMOVUPSmr addr:$dst, VR128:$src)>;
 943   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 944             (VMOVUPDmr addr:$dst, VR128:$src)>;
 945 }
 946
 947 let Predicates = [UseSSE1] in
 948   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 949             (MOVUPSmr addr:$dst, VR128:$src)>;
 950 let Predicates = [UseSSE2] in
 951   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 952             (MOVUPDmr addr:$dst, VR128:$src)>;
 953
 954 // Use vmovaps/vmovups for AVX integer load/store.
 955 let Predicates = [HasAVX] in {
 956   // 128-bit load/store
 957   def : Pat<(alignedloadv2i64 addr:$src),
 958             (VMOVAPSrm addr:$src)>;
 959   def : Pat<(loadv2i64 addr:$src),
 960             (VMOVUPSrm addr:$src)>;
 961
 962   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 963             (VMOVAPSmr addr:$dst, VR128:$src)>;
 964   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 965             (VMOVAPSmr addr:$dst, VR128:$src)>;
 966   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 967             (VMOVAPSmr addr:$dst, VR128:$src)>;
 968   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 969             (VMOVAPSmr addr:$dst, VR128:$src)>;
 970   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 971             (VMOVUPSmr addr:$dst, VR128:$src)>;
 972   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 973             (VMOVUPSmr addr:$dst, VR128:$src)>;
 974   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 975             (VMOVUPSmr addr:$dst, VR128:$src)>;
 976   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 977             (VMOVUPSmr addr:$dst, VR128:$src)>;
 978
 979   // 256-bit load/store
 980   def : Pat<(alignedloadv4i64 addr:$src),
 981             (VMOVAPSYrm addr:$src)>;
 982   def : Pat<(loadv4i64 addr:$src),
 983             (VMOVUPSYrm addr:$src)>;
 984   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 985             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 986   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 987             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 988   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 989             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 990   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 991             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 992   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 993             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 994   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 995             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 996   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 997             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 998   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 999             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1000
1001   // Special patterns for storing subvector extracts of lower 128-bits
1002   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1003   def : Pat<(alignedstore (v2f64 (extract_subvector
1004                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1005             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1006   def : Pat<(alignedstore (v4f32 (extract_subvector
1007                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1008             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1009   def : Pat<(alignedstore (v2i64 (extract_subvector
1010                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1011             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1012   def : Pat<(alignedstore (v4i32 (extract_subvector
1013                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1014             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1015   def : Pat<(alignedstore (v8i16 (extract_subvector
1016                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1017             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1018   def : Pat<(alignedstore (v16i8 (extract_subvector
1019                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1020             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1021
1022   def : Pat<(store (v2f64 (extract_subvector
1023                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1024             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1025   def : Pat<(store (v4f32 (extract_subvector
1026                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1027             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1028   def : Pat<(store (v2i64 (extract_subvector
1029                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1030             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1031   def : Pat<(store (v4i32 (extract_subvector
1032                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1033             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1034   def : Pat<(store (v8i16 (extract_subvector
1035                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1036             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1037   def : Pat<(store (v16i8 (extract_subvector
1038                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1039             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1040 }
1041
1042 // Use movaps / movups for SSE integer load / store (one byte shorter).
1043 // The instructions selected below are then converted to MOVDQA/MOVDQU
1044 // during the SSE domain pass.
1045 let Predicates = [UseSSE1] in {
1046   def : Pat<(alignedloadv2i64 addr:$src),
1047             (MOVAPSrm addr:$src)>;
1048   def : Pat<(loadv2i64 addr:$src),
1049             (MOVUPSrm addr:$src)>;
1050
1051   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1052             (MOVAPSmr addr:$dst, VR128:$src)>;
1053   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1054             (MOVAPSmr addr:$dst, VR128:$src)>;
1055   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1056             (MOVAPSmr addr:$dst, VR128:$src)>;
1057   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1058             (MOVAPSmr addr:$dst, VR128:$src)>;
1059   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1060             (MOVUPSmr addr:$dst, VR128:$src)>;
1061   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1062             (MOVUPSmr addr:$dst, VR128:$src)>;
1063   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1064             (MOVUPSmr addr:$dst, VR128:$src)>;
1065   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1066             (MOVUPSmr addr:$dst, VR128:$src)>;
1067 }
1068
1069 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1070 // bits are disregarded. FIXME: Set encoding to pseudo!
1071 let neverHasSideEffects = 1 in {
1072 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1073                        "movaps\t{$src, $dst|$dst, $src}", [],
1074                        IIC_SSE_MOVA_P_RR>, VEX;
1075 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1076                        "movapd\t{$src, $dst|$dst, $src}", [],
1077                        IIC_SSE_MOVA_P_RR>, VEX;
1078 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1079                      "movaps\t{$src, $dst|$dst, $src}", [],
1080                      IIC_SSE_MOVA_P_RR>;
1081 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1082                      "movapd\t{$src, $dst|$dst, $src}", [],
1083                      IIC_SSE_MOVA_P_RR>;
1084 }
1085
1086 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1087 // bits are disregarded. FIXME: Set encoding to pseudo!
1088 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1089 let isCodeGenOnly = 1 in {
1090   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1091                          "movaps\t{$src, $dst|$dst, $src}",
1092                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1093                          IIC_SSE_MOVA_P_RM>, VEX;
1094   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1095                          "movapd\t{$src, $dst|$dst, $src}",
1096                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1097                          IIC_SSE_MOVA_P_RM>, VEX;
1098 }
1099 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1100                      "movaps\t{$src, $dst|$dst, $src}",
1101                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1102                      IIC_SSE_MOVA_P_RM>;
1103 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1104                      "movapd\t{$src, $dst|$dst, $src}",
1105                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1106                      IIC_SSE_MOVA_P_RM>;
1107 }
1108
1109 //===----------------------------------------------------------------------===//
1110 // SSE 1 & 2 - Move Low packed FP Instructions
1111 //===----------------------------------------------------------------------===//
1112
1113 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1114                                  SDNode psnode, SDNode pdnode, string base_opc,
1115                                  string asm_opr, InstrItinClass itin> {
1116   def PSrm : PI<opc, MRMSrcMem,
1117          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1118          !strconcat(base_opc, "s", asm_opr),
1119      [(set RC:$dst,
1120        (psnode RC:$src1,
1121               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1122               itin, SSEPackedSingle>, TB;
1123
1124   def PDrm : PI<opc, MRMSrcMem,
1125          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1126          !strconcat(base_opc, "d", asm_opr),
1127      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1128                               (scalar_to_vector (loadf64 addr:$src2)))))],
1129               itin, SSEPackedDouble>, TB, OpSize;
1130 }
1131
1132 let AddedComplexity = 20 in {
1133   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1134                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1135                      IIC_SSE_MOV_LH>, VEX_4V;
1136 }
1137 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1138   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1139                                    "\t{$src2, $dst|$dst, $src2}",
1140                                    IIC_SSE_MOV_LH>;
1141 }
1142
1143 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1144                    "movlps\t{$src, $dst|$dst, $src}",
1145                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1146                                  (iPTR 0))), addr:$dst)],
1147                                  IIC_SSE_MOV_LH>, VEX;
1148 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1149                    "movlpd\t{$src, $dst|$dst, $src}",
1150                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1151                                  (iPTR 0))), addr:$dst)],
1152                                  IIC_SSE_MOV_LH>, VEX;
1153 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1154                    "movlps\t{$src, $dst|$dst, $src}",
1155                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1156                                  (iPTR 0))), addr:$dst)],
1157                                  IIC_SSE_MOV_LH>;
1158 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1159                    "movlpd\t{$src, $dst|$dst, $src}",
1160                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1161                                  (iPTR 0))), addr:$dst)],
1162                                  IIC_SSE_MOV_LH>;
1163
1164 let Predicates = [HasAVX] in {
1165   // Shuffle with VMOVLPS
1166   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1167             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1168   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1169             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1170
1171   // Shuffle with VMOVLPD
1172   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1173             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1174   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1175             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1176
1177   // Store patterns
1178   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1179                    addr:$src1),
1180             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1181   def : Pat<(store (v4i32 (X86Movlps
1182                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1183             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1184   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1185                    addr:$src1),
1186             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1187   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1188                    addr:$src1),
1189             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1190 }
1191
1192 let Predicates = [UseSSE1] in {
1193   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1194   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1195                                  (iPTR 0))), addr:$src1),
1196             (MOVLPSmr addr:$src1, VR128:$src2)>;
1197
1198   // Shuffle with MOVLPS
1199   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1200             (MOVLPSrm VR128:$src1, addr:$src2)>;
1201   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1202             (MOVLPSrm VR128:$src1, addr:$src2)>;
1203   def : Pat<(X86Movlps VR128:$src1,
1204                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1205             (MOVLPSrm VR128:$src1, addr:$src2)>;
1206
1207   // Store patterns
1208   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1209                                       addr:$src1),
1210             (MOVLPSmr addr:$src1, VR128:$src2)>;
1211   def : Pat<(store (v4i32 (X86Movlps
1212                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1213                               addr:$src1),
1214             (MOVLPSmr addr:$src1, VR128:$src2)>;
1215 }
1216
1217 let Predicates = [UseSSE2] in {
1218   // Shuffle with MOVLPD
1219   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1220             (MOVLPDrm VR128:$src1, addr:$src2)>;
1221   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1222             (MOVLPDrm VR128:$src1, addr:$src2)>;
1223
1224   // Store patterns
1225   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1226                            addr:$src1),
1227             (MOVLPDmr addr:$src1, VR128:$src2)>;
1228   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1229                            addr:$src1),
1230             (MOVLPDmr addr:$src1, VR128:$src2)>;
1231 }
1232
1233 //===----------------------------------------------------------------------===//
1234 // SSE 1 & 2 - Move Hi packed FP Instructions
1235 //===----------------------------------------------------------------------===//
1236
1237 let AddedComplexity = 20 in {
1238   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1239                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1240                      IIC_SSE_MOV_LH>, VEX_4V;
1241 }
1242 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1243   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1244                                    "\t{$src2, $dst|$dst, $src2}",
1245                                    IIC_SSE_MOV_LH>;
1246 }
1247
1248 // v2f64 extract element 1 is always custom lowered to unpack high to low
1249 // and extract element 0 so the non-store version isn't too horrible.
1250 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1251                    "movhps\t{$src, $dst|$dst, $src}",
1252                    [(store (f64 (vector_extract
1253                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1254                                             (bc_v2f64 (v4f32 VR128:$src))),
1255                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1256 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1257                    "movhpd\t{$src, $dst|$dst, $src}",
1258                    [(store (f64 (vector_extract
1259                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1260                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1261 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1262                    "movhps\t{$src, $dst|$dst, $src}",
1263                    [(store (f64 (vector_extract
1264                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1265                                             (bc_v2f64 (v4f32 VR128:$src))),
1266                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1267 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1268                    "movhpd\t{$src, $dst|$dst, $src}",
1269                    [(store (f64 (vector_extract
1270                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1271                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1272
1273 let Predicates = [HasAVX] in {
1274   // VMOVHPS patterns
1275   def : Pat<(X86Movlhps VR128:$src1,
1276                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1277             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1278   def : Pat<(X86Movlhps VR128:$src1,
1279                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1280             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1281
1282   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1283   // is during lowering, where it's not possible to recognize the load fold
1284   // cause it has two uses through a bitcast. One use disappears at isel time
1285   // and the fold opportunity reappears.
1286   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1287                       (scalar_to_vector (loadf64 addr:$src2)))),
1288             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1289 }
1290
1291 let Predicates = [UseSSE1] in {
1292   // MOVHPS patterns
1293   def : Pat<(X86Movlhps VR128:$src1,
1294                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1295             (MOVHPSrm VR128:$src1, addr:$src2)>;
1296   def : Pat<(X86Movlhps VR128:$src1,
1297                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1298             (MOVHPSrm VR128:$src1, addr:$src2)>;
1299 }
1300
1301 let Predicates = [UseSSE2] in {
1302   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1303   // is during lowering, where it's not possible to recognize the load fold
1304   // cause it has two uses through a bitcast. One use disappears at isel time
1305   // and the fold opportunity reappears.
1306   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1307                       (scalar_to_vector (loadf64 addr:$src2)))),
1308             (MOVHPDrm VR128:$src1, addr:$src2)>;
1309 }
1310
1311 //===----------------------------------------------------------------------===//
1312 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1313 //===----------------------------------------------------------------------===//
1314
1315 let AddedComplexity = 20 in {
1316   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1317                                        (ins VR128:$src1, VR128:$src2),
1318                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1319                       [(set VR128:$dst,
1320                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1321                         IIC_SSE_MOV_LH>,
1322                       VEX_4V;
1323   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1324                                        (ins VR128:$src1, VR128:$src2),
1325                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1326                       [(set VR128:$dst,
1327                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1328                         IIC_SSE_MOV_LH>,
1329                       VEX_4V;
1330 }
1331 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1332   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1333                                        (ins VR128:$src1, VR128:$src2),
1334                       "movlhps\t{$src2, $dst|$dst, $src2}",
1335                       [(set VR128:$dst,
1336                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1337                         IIC_SSE_MOV_LH>;
1338   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1339                                        (ins VR128:$src1, VR128:$src2),
1340                       "movhlps\t{$src2, $dst|$dst, $src2}",
1341                       [(set VR128:$dst,
1342                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1343                         IIC_SSE_MOV_LH>;
1344 }
1345
1346 let Predicates = [HasAVX] in {
1347   // MOVLHPS patterns
1348   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1349             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1350   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1351             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1352
1353   // MOVHLPS patterns
1354   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1355             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1356 }
1357
1358 let Predicates = [UseSSE1] in {
1359   // MOVLHPS patterns
1360   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1361             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1362   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1363             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1364
1365   // MOVHLPS patterns
1366   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1367             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1368 }
1369
1370 //===----------------------------------------------------------------------===//
1371 // SSE 1 & 2 - Conversion Instructions
1372 //===----------------------------------------------------------------------===//
1373
1374 def SSE_CVT_PD : OpndItins<
1375   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1376 >;
1377
1378 def SSE_CVT_PS : OpndItins<
1379   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1380 >;
1381
1382 def SSE_CVT_Scalar : OpndItins<
1383   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1384 >;
1385
1386 def SSE_CVT_SS2SI_32 : OpndItins<
1387   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1388 >;
1389
1390 def SSE_CVT_SS2SI_64 : OpndItins<
1391   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1392 >;
1393
1394 def SSE_CVT_SD2SI : OpndItins<
1395   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1396 >;
1397
1398 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1399                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1400                      string asm, OpndItins itins> {
1401   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1402                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1403                         itins.rr>;
1404   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1405                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1406                         itins.rm>;
1407 }
1408
1409 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1410                        X86MemOperand x86memop, string asm, Domain d,
1411                        OpndItins itins> {
1412 let neverHasSideEffects = 1 in {
1413   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1414              [], itins.rr, d>;
1415   let mayLoad = 1 in
1416   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1417              [], itins.rm, d>;
1418 }
1419 }
1420
1421 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1422                           X86MemOperand x86memop, string asm> {
1423 let neverHasSideEffects = 1 in {
1424   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1425               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1426   let mayLoad = 1 in
1427   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1428               (ins DstRC:$src1, x86memop:$src),
1429               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1430 } // neverHasSideEffects = 1
1431 }
1432
1433 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1434                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1435                                 SSE_CVT_SS2SI_32>,
1436                                 XS, VEX, VEX_LIG;
1437 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1438                                 "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1439                                 SSE_CVT_SS2SI_64>,
1440                                 XS, VEX, VEX_W, VEX_LIG;
1441 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1442                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1443                                 SSE_CVT_SD2SI>,
1444                                 XD, VEX, VEX_LIG;
1445 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1446                                 "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1447                                 SSE_CVT_SD2SI>,
1448                                 XD, VEX, VEX_W, VEX_LIG;
1449
1450 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1451 // register, but the same isn't true when only using memory operands,
1452 // provide other assembly "l" and "q" forms to address this explicitly
1453 // where appropriate to do so.
1454 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1455                                   XS, VEX_4V, VEX_LIG;
1456 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1457                                   XS, VEX_4V, VEX_W, VEX_LIG;
1458 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1459                                   XD, VEX_4V, VEX_LIG;
1460 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1461                                   XD, VEX_4V, VEX_W, VEX_LIG;
1462
1463 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1464                 (VCVTSI2SDrr FR64:$dst, FR64:$src1, GR32:$src)>;
1465 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1466                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1467
1468 let Predicates = [HasAVX] in {
1469   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1470             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1471   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1472             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1473   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1474             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1475   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1476             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1477
1478   def : Pat<(f32 (sint_to_fp GR32:$src)),
1479             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1480   def : Pat<(f32 (sint_to_fp GR64:$src)),
1481             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1482   def : Pat<(f64 (sint_to_fp GR32:$src)),
1483             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1484   def : Pat<(f64 (sint_to_fp GR64:$src)),
1485             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1486 }
1487
1488 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1489                       "cvttss2si\t{$src, $dst|$dst, $src}",
1490                       SSE_CVT_SS2SI_32>, XS;
1491 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1492                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1493                       SSE_CVT_SS2SI_64>, XS, REX_W;
1494 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1495                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1496                       SSE_CVT_SD2SI>, XD;
1497 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1498                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1499                       SSE_CVT_SD2SI>, XD, REX_W;
1500 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1501                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1502                       SSE_CVT_Scalar>, XS;
1503 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1504                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1505                       SSE_CVT_Scalar>, XS, REX_W;
1506 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1507                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1508                       SSE_CVT_Scalar>, XD;
1509 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1510                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1511                       SSE_CVT_Scalar>, XD, REX_W;
1512
1513 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1514 // and/or XMM operand(s).
1515
1516 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1517                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1518                          string asm, OpndItins itins> {
1519   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1520               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1521               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1522   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1523               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1524               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>;
1525 }
1526
1527 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1528                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1529                     PatFrag ld_frag, string asm, OpndItins itins,
1530                     bit Is2Addr = 1> {
1531   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1532               !if(Is2Addr,
1533                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1534                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1535               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1536               itins.rr>;
1537   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1538               (ins DstRC:$src1, x86memop:$src2),
1539               !if(Is2Addr,
1540                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1541                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1542               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1543               itins.rm>;
1544 }
1545
1546 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1547                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si{l}",
1548                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1549 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1550                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si{q}",
1551                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1552
1553 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1554                  sdmem, sse_load_f64, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1555 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1556                    sdmem, sse_load_f64, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1557
1558
1559 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1560           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1561           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1562 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1563           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1564           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1565           VEX_W;
1566 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1567           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1568           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1569 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1570           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1571           SSE_CVT_Scalar, 0>, XD,
1572           VEX_4V, VEX_W;
1573
1574 let Constraints = "$src1 = $dst" in {
1575   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1576                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1577                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1578   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1579                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1580                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1581   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1582                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1583                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1584   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1585                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1586                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1587 }
1588
1589 /// SSE 1 Only
1590
1591 // Aliases for intrinsics
1592 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1593                                     ssmem, sse_load_f32, "cvttss2si",
1594                                     SSE_CVT_SS2SI_32>, XS, VEX;
1595 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1596                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1597                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1598                                    XS, VEX, VEX_W;
1599 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1600                                     sdmem, sse_load_f64, "cvttsd2si",
1601                                     SSE_CVT_SD2SI>, XD, VEX;
1602 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1603                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1604                                   "cvttsd2si{q}", SSE_CVT_SD2SI>,
1605                                   XD, VEX, VEX_W;
1606 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1607                                     ssmem, sse_load_f32, "cvttss2si",
1608                                     SSE_CVT_SS2SI_32>, XS;
1609 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1610                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1611                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>, XS, REX_W;
1612 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1613                                     sdmem, sse_load_f64, "cvttsd2si",
1614                                     SSE_CVT_SD2SI>, XD;
1615 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1616                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1617                                   "cvttsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1618
1619 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1620                                   ssmem, sse_load_f32, "cvtss2si{l}",
1621                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1622 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1623                                   ssmem, sse_load_f32, "cvtss2si{q}",
1624                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1625
1626 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1627                                ssmem, sse_load_f32, "cvtss2si{l}",
1628                                SSE_CVT_SS2SI_32>, XS;
1629 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1630                                  ssmem, sse_load_f32, "cvtss2si{q}",
1631                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1632
1633 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1634                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1635                                SSEPackedSingle, SSE_CVT_PS>,
1636                                TB, VEX, Requires<[HasAVX]>;
1637 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1638                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1639                                SSEPackedSingle, SSE_CVT_PS>,
1640                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1641
1642 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1643                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1644                             SSEPackedSingle, SSE_CVT_PS>,
1645                             TB, Requires<[UseSSE2]>;
1646
1647 /// SSE 2 Only
1648
1649 // Convert scalar double to scalar single
1650 let neverHasSideEffects = 1 in {
1651 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1652                        (ins FR64:$src1, FR64:$src2),
1653                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1654                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1655 let mayLoad = 1 in
1656 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1657                        (ins FR64:$src1, f64mem:$src2),
1658                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1659                       [], IIC_SSE_CVT_Scalar_RM>,
1660                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1661 }
1662
1663 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1664           Requires<[HasAVX]>;
1665
1666 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1667                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1668                       [(set FR32:$dst, (fround FR64:$src))],
1669                       IIC_SSE_CVT_Scalar_RR>;
1670 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1671                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1672                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1673                       IIC_SSE_CVT_Scalar_RM>,
1674                       XD,
1675                   Requires<[UseSSE2, OptForSize]>;
1676
1677 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1678                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1679                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1680                        [(set VR128:$dst,
1681                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1682                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>;
1683 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1684                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1685                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1686                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1687                                           VR128:$src1, sse_load_f64:$src2))],
1688                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>;
1689
1690 let Constraints = "$src1 = $dst" in {
1691 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1692                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1693                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1694                        [(set VR128:$dst,
1695                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1696                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>;
1697 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1698                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1699                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1700                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1701                                           VR128:$src1, sse_load_f64:$src2))],
1702                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>;
1703 }
1704
1705 // Convert scalar single to scalar double
1706 // SSE2 instructions with XS prefix
1707 let neverHasSideEffects = 1 in {
1708 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1709                     (ins FR32:$src1, FR32:$src2),
1710                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1711                     [], IIC_SSE_CVT_Scalar_RR>,
1712                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1713 let mayLoad = 1 in
1714 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1715                     (ins FR32:$src1, f32mem:$src2),
1716                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1717                     [], IIC_SSE_CVT_Scalar_RM>,
1718                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1719 }
1720
1721 def : Pat<(f64 (fextend FR32:$src)),
1722     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[HasAVX]>;
1723 def : Pat<(fextend (loadf32 addr:$src)),
1724     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX]>;
1725
1726 def : Pat<(extloadf32 addr:$src),
1727     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1728     Requires<[HasAVX, OptForSize]>;
1729 def : Pat<(extloadf32 addr:$src),
1730     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1731     Requires<[HasAVX, OptForSpeed]>;
1732
1733 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1734                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1735                    [(set FR64:$dst, (fextend FR32:$src))],
1736                    IIC_SSE_CVT_Scalar_RR>, XS,
1737                  Requires<[UseSSE2]>;
1738 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1739                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1740                    [(set FR64:$dst, (extloadf32 addr:$src))],
1741                    IIC_SSE_CVT_Scalar_RM>, XS,
1742                  Requires<[UseSSE2, OptForSize]>;
1743
1744 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1745 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1746 // combine.
1747 // Since these loads aren't folded into the fextend, we have to match it
1748 // explicitly here.
1749 def : Pat<(fextend (loadf32 addr:$src)),
1750           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1751 def : Pat<(extloadf32 addr:$src),
1752           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1753
1754 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1755                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1756                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1757                     [(set VR128:$dst,
1758                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1759                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>;
1760 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1761                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1762                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1763                     [(set VR128:$dst,
1764                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1765                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>;
1766 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1767 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1768                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1769                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1770                     [(set VR128:$dst,
1771                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1772                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>;
1773 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1774                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1775                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1776                     [(set VR128:$dst,
1777                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1778                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>;
1779 }
1780
1781 // Convert packed single/double fp to doubleword
1782 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1783                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1784                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1785                        IIC_SSE_CVT_PS_RR>, VEX;
1786 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1787                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1788                        [(set VR128:$dst,
1789                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1790                        IIC_SSE_CVT_PS_RM>, VEX;
1791 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1792                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1793                         [(set VR256:$dst,
1794                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1795                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1796 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1797                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1798                         [(set VR256:$dst,
1799                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1800                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1801 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1802                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1803                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1804                      IIC_SSE_CVT_PS_RR>;
1805 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1806                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1807                      [(set VR128:$dst,
1808                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1809                      IIC_SSE_CVT_PS_RM>;
1810
1811
1812 // Convert Packed Double FP to Packed DW Integers
1813 let Predicates = [HasAVX] in {
1814 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1815 // register, but the same isn't true when using memory operands instead.
1816 // Provide other assembly rr and rm forms to address this explicitly.
1817 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1818                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1819                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1820                        VEX;
1821
1822 // XMM only
1823 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1824                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1825 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1826                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1827                        [(set VR128:$dst,
1828                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX;
1829
1830 // YMM only
1831 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1832                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1833                        [(set VR128:$dst,
1834                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L;
1835 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1836                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1837                        [(set VR128:$dst,
1838                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1839                        VEX, VEX_L;
1840 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1841                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1842 }
1843
1844 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1845                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1846                       [(set VR128:$dst,
1847                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1848                       IIC_SSE_CVT_PD_RM>;
1849 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1850                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1851                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1852                       IIC_SSE_CVT_PD_RR>;
1853
1854 // Convert with truncation packed single/double fp to doubleword
1855 // SSE2 packed instructions with XS prefix
1856 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1857                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1858                          [(set VR128:$dst,
1859                            (int_x86_sse2_cvttps2dq VR128:$src))],
1860                          IIC_SSE_CVT_PS_RR>, VEX;
1861 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1862                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1863                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1864                                             (memopv4f32 addr:$src)))],
1865                          IIC_SSE_CVT_PS_RM>, VEX;
1866 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1867                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1868                           [(set VR256:$dst,
1869                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1870                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1871 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1872                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1873                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1874                                              (memopv8f32 addr:$src)))],
1875                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1876
1877 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1878                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1879                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
1880                        IIC_SSE_CVT_PS_RR>;
1881 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1882                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1883                        [(set VR128:$dst,
1884                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1885                        IIC_SSE_CVT_PS_RM>;
1886
1887 let Predicates = [HasAVX] in {
1888   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1889             (VCVTDQ2PSrr VR128:$src)>;
1890   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1891             (VCVTDQ2PSrm addr:$src)>;
1892
1893   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1894             (VCVTDQ2PSrr VR128:$src)>;
1895   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1896             (VCVTDQ2PSrm addr:$src)>;
1897
1898   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1899             (VCVTTPS2DQrr VR128:$src)>;
1900   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1901             (VCVTTPS2DQrm addr:$src)>;
1902
1903   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1904             (VCVTDQ2PSYrr VR256:$src)>;
1905   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1906             (VCVTDQ2PSYrm addr:$src)>;
1907
1908   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1909             (VCVTTPS2DQYrr VR256:$src)>;
1910   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1911             (VCVTTPS2DQYrm addr:$src)>;
1912 }
1913
1914 let Predicates = [UseSSE2] in {
1915   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1916             (CVTDQ2PSrr VR128:$src)>;
1917   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1918             (CVTDQ2PSrm addr:$src)>;
1919
1920   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1921             (CVTDQ2PSrr VR128:$src)>;
1922   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1923             (CVTDQ2PSrm addr:$src)>;
1924
1925   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1926             (CVTTPS2DQrr VR128:$src)>;
1927   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1928             (CVTTPS2DQrm addr:$src)>;
1929 }
1930
1931 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1932                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1933                         [(set VR128:$dst,
1934                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1935                               IIC_SSE_CVT_PD_RR>, VEX;
1936
1937 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1938 // register, but the same isn't true when using memory operands instead.
1939 // Provide other assembly rr and rm forms to address this explicitly.
1940
1941 // XMM only
1942 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
1943                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
1944 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1945                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
1946                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1947                                             (memopv2f64 addr:$src)))],
1948                          IIC_SSE_CVT_PD_RM>, VEX;
1949
1950 // YMM only
1951 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1952                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1953                          [(set VR128:$dst,
1954                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
1955                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
1956 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1957                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1958                          [(set VR128:$dst,
1959                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
1960                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1961 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
1962                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
1963
1964 let Predicates = [HasAVX] in {
1965   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1966             (VCVTTPD2DQYrr VR256:$src)>;
1967   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1968             (VCVTTPD2DQYrm addr:$src)>;
1969 } // Predicates = [HasAVX]
1970
1971 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1972                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1973                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1974                       IIC_SSE_CVT_PD_RR>;
1975 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1976                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1977                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1978                                         (memopv2f64 addr:$src)))],
1979                                         IIC_SSE_CVT_PD_RM>;
1980
1981 // Convert packed single to packed double
1982 let Predicates = [HasAVX] in {
1983                   // SSE2 instructions without OpSize prefix
1984 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1985                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1986                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
1987                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1988 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1989                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
1990                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
1991                     IIC_SSE_CVT_PD_RM>, TB, VEX;
1992 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1993                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1994                      [(set VR256:$dst,
1995                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
1996                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L;
1997 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1998                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1999                      [(set VR256:$dst,
2000                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2001                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L;
2002 }
2003
2004 let Predicates = [UseSSE2] in {
2005 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2006                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2007                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2008                        IIC_SSE_CVT_PD_RR>, TB;
2009 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2010                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2011                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2012                    IIC_SSE_CVT_PD_RM>, TB;
2013 }
2014
2015 // Convert Packed DW Integers to Packed Double FP
2016 let Predicates = [HasAVX] in {
2017 let neverHasSideEffects = 1, mayLoad = 1 in
2018 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2019                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2020                      []>, VEX;
2021 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2022                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2023                      [(set VR128:$dst,
2024                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX;
2025 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2026                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2027                      [(set VR256:$dst,
2028                        (int_x86_avx_cvtdq2_pd_256
2029                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L;
2030 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2031                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2032                      [(set VR256:$dst,
2033                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L;
2034 }
2035
2036 let neverHasSideEffects = 1, mayLoad = 1 in
2037 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2038                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2039                        IIC_SSE_CVT_PD_RR>;
2040 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2041                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2042                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2043                        IIC_SSE_CVT_PD_RM>;
2044
2045 // AVX 256-bit register conversion intrinsics
2046 let Predicates = [HasAVX] in {
2047   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2048             (VCVTDQ2PDYrr VR128:$src)>;
2049   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2050             (VCVTDQ2PDYrm addr:$src)>;
2051 } // Predicates = [HasAVX]
2052
2053 // Convert packed double to packed single
2054 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2055 // register, but the same isn't true when using memory operands instead.
2056 // Provide other assembly rr and rm forms to address this explicitly.
2057 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2058                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2059                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2060                        IIC_SSE_CVT_PD_RR>, VEX;
2061
2062 // XMM only
2063 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2064                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2065 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2066                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2067                         [(set VR128:$dst,
2068                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2069                         IIC_SSE_CVT_PD_RM>, VEX;
2070
2071 // YMM only
2072 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2073                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2074                         [(set VR128:$dst,
2075                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2076                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
2077 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2078                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2079                         [(set VR128:$dst,
2080                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2081                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2082 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2083                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2084
2085 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2086                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2087                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2088                      IIC_SSE_CVT_PD_RR>;
2089 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2090                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2091                      [(set VR128:$dst,
2092                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2093                      IIC_SSE_CVT_PD_RM>;
2094
2095
2096 // AVX 256-bit register conversion intrinsics
2097 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2098 // whenever possible to avoid declaring two versions of each one.
2099 let Predicates = [HasAVX] in {
2100   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2101             (VCVTDQ2PSYrr VR256:$src)>;
2102   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2103             (VCVTDQ2PSYrm addr:$src)>;
2104
2105   // Match fround and fextend for 128/256-bit conversions
2106   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2107             (VCVTPD2PSrr VR128:$src)>;
2108   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2109             (VCVTPD2PSXrm addr:$src)>;
2110   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2111             (VCVTPD2PSYrr VR256:$src)>;
2112   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2113             (VCVTPD2PSYrm addr:$src)>;
2114
2115   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2116             (VCVTPS2PDrr VR128:$src)>;
2117   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2118             (VCVTPS2PDYrr VR128:$src)>;
2119   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2120             (VCVTPS2PDYrm addr:$src)>;
2121 }
2122
2123 let Predicates = [UseSSE2] in {
2124   // Match fround and fextend for 128 conversions
2125   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2126             (CVTPD2PSrr VR128:$src)>;
2127   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2128             (CVTPD2PSrm addr:$src)>;
2129
2130   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2131             (CVTPS2PDrr VR128:$src)>;
2132 }
2133
2134 //===----------------------------------------------------------------------===//
2135 // SSE 1 & 2 - Compare Instructions
2136 //===----------------------------------------------------------------------===//
2137
2138 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2139 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2140                             Operand CC, SDNode OpNode, ValueType VT,
2141                             PatFrag ld_frag, string asm, string asm_alt,
2142                             OpndItins itins> {
2143   def rr : SIi8<0xC2, MRMSrcReg,
2144                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2145                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2146                 itins.rr>;
2147   def rm : SIi8<0xC2, MRMSrcMem,
2148                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2149                 [(set RC:$dst, (OpNode (VT RC:$src1),
2150                                          (ld_frag addr:$src2), imm:$cc))],
2151                                          itins.rm>;
2152
2153   // Accept explicit immediate argument form instead of comparison code.
2154   let neverHasSideEffects = 1 in {
2155     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2156                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2157                       IIC_SSE_ALU_F32S_RR>;
2158     let mayLoad = 1 in
2159     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2160                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2161                       IIC_SSE_ALU_F32S_RM>;
2162   }
2163 }
2164
2165 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2166                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2167                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2168                  SSE_ALU_F32S>,
2169                  XS, VEX_4V, VEX_LIG;
2170 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2171                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2172                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2173                  SSE_ALU_F32S>, // same latency as 32 bit compare
2174                  XD, VEX_4V, VEX_LIG;
2175
2176 let Constraints = "$src1 = $dst" in {
2177   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2178                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2179                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2180                   XS;
2181   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2182                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2183                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2184                   SSE_ALU_F32S>, // same latency as 32 bit compare
2185                   XD;
2186 }
2187
2188 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2189                          Intrinsic Int, string asm, OpndItins itins> {
2190   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2191                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2192                         [(set VR128:$dst, (Int VR128:$src1,
2193                                                VR128:$src, imm:$cc))],
2194                                                itins.rr>;
2195   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2196                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2197                         [(set VR128:$dst, (Int VR128:$src1,
2198                                                (load addr:$src), imm:$cc))],
2199                                                itins.rm>;
2200 }
2201
2202 // Aliases to match intrinsics which expect XMM operand(s).
2203 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2204                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2205                      SSE_ALU_F32S>,
2206                      XS, VEX_4V;
2207 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2208                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2209                      SSE_ALU_F32S>, // same latency as f32
2210                      XD, VEX_4V;
2211 let Constraints = "$src1 = $dst" in {
2212   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2213                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2214                        SSE_ALU_F32S>, XS;
2215   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2216                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2217                        SSE_ALU_F32S>, // same latency as f32
2218                        XD;
2219 }
2220
2221
2222 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2223 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2224                             ValueType vt, X86MemOperand x86memop,
2225                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2226   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2227                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2228                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2229                      IIC_SSE_COMIS_RR, d>;
2230   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2231                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2232                      [(set EFLAGS, (OpNode (vt RC:$src1),
2233                                            (ld_frag addr:$src2)))],
2234                                            IIC_SSE_COMIS_RM, d>;
2235 }
2236
2237 let Defs = [EFLAGS] in {
2238   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2239                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2240   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2241                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2242                                   VEX_LIG;
2243   let Pattern = []<dag> in {
2244     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2245                                     "comiss", SSEPackedSingle>, TB, VEX,
2246                                     VEX_LIG;
2247     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2248                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2249                                     VEX_LIG;
2250   }
2251
2252   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2253                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2254   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2255                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2256
2257   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2258                             load, "comiss", SSEPackedSingle>, TB, VEX;
2259   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2260                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2261   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2262                                   "ucomiss", SSEPackedSingle>, TB;
2263   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2264                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2265
2266   let Pattern = []<dag> in {
2267     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2268                                     "comiss", SSEPackedSingle>, TB;
2269     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2270                                     "comisd", SSEPackedDouble>, TB, OpSize;
2271   }
2272
2273   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2274                               load, "ucomiss", SSEPackedSingle>, TB;
2275   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2276                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2277
2278   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2279                                   "comiss", SSEPackedSingle>, TB;
2280   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2281                                   "comisd", SSEPackedDouble>, TB, OpSize;
2282 } // Defs = [EFLAGS]
2283
2284 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2285 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2286                             Operand CC, Intrinsic Int, string asm,
2287                             string asm_alt, Domain d> {
2288   def rri : PIi8<0xC2, MRMSrcReg,
2289              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2290              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2291              IIC_SSE_CMPP_RR, d>;
2292   def rmi : PIi8<0xC2, MRMSrcMem,
2293              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2294              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2295              IIC_SSE_CMPP_RM, d>;
2296
2297   // Accept explicit immediate argument form instead of comparison code.
2298   let neverHasSideEffects = 1 in {
2299     def rri_alt : PIi8<0xC2, MRMSrcReg,
2300                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2301                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2302     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2303                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2304                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2305   }
2306 }
2307
2308 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2309                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2310                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2311                SSEPackedSingle>, TB, VEX_4V;
2312 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2313                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2314                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2315                SSEPackedDouble>, TB, OpSize, VEX_4V;
2316 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2317                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2318                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2319                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2320 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2321                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2322                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2323                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2324 let Constraints = "$src1 = $dst" in {
2325   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2326                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2327                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2328                  SSEPackedSingle>, TB;
2329   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2330                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2331                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2332                  SSEPackedDouble>, TB, OpSize;
2333 }
2334
2335 let Predicates = [HasAVX] in {
2336 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2337           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2338 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2339           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2340 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2341           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2342 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2343           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2344
2345 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2346           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2347 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2348           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2349 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2350           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2351 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2352           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2353 }
2354
2355 let Predicates = [UseSSE1] in {
2356 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2357           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2358 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2359           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2360 }
2361
2362 let Predicates = [UseSSE2] in {
2363 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2364           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2365 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2366           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2367 }
2368
2369 //===----------------------------------------------------------------------===//
2370 // SSE 1 & 2 - Shuffle Instructions
2371 //===----------------------------------------------------------------------===//
2372
2373 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2374 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2375                          ValueType vt, string asm, PatFrag mem_frag,
2376                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2377   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2378                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2379                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2380                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2381   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2382     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2383                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2384                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2385                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2386 }
2387
2388 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2389            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2390            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2391 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2392            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2393            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2394 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2395            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2396            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2397 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2398            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2399            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2400
2401 let Constraints = "$src1 = $dst" in {
2402   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2403                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2404                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2405                     TB;
2406   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2407                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2408                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2409                     TB, OpSize;
2410 }
2411
2412 let Predicates = [HasAVX] in {
2413   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2414                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2415             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2416   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2417             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2418
2419   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2420                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2421             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2422   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2423             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2424
2425   // 256-bit patterns
2426   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2427             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2428   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2429                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2430             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2431
2432   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2433             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2434   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2435                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2436             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2437 }
2438
2439 let Predicates = [UseSSE1] in {
2440   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2441                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2442             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2443   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2444             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2445 }
2446
2447 let Predicates = [UseSSE2] in {
2448   // Generic SHUFPD patterns
2449   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2450                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2451             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2452   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2453             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2454 }
2455
2456 //===----------------------------------------------------------------------===//
2457 // SSE 1 & 2 - Unpack Instructions
2458 //===----------------------------------------------------------------------===//
2459
2460 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2461 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2462                                    PatFrag mem_frag, RegisterClass RC,
2463                                    X86MemOperand x86memop, string asm,
2464                                    Domain d> {
2465     def rr : PI<opc, MRMSrcReg,
2466                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2467                 asm, [(set RC:$dst,
2468                            (vt (OpNode RC:$src1, RC:$src2)))],
2469                            IIC_SSE_UNPCK, d>;
2470     def rm : PI<opc, MRMSrcMem,
2471                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2472                 asm, [(set RC:$dst,
2473                            (vt (OpNode RC:$src1,
2474                                        (mem_frag addr:$src2))))],
2475                                        IIC_SSE_UNPCK, d>;
2476 }
2477
2478 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2479       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2480                      SSEPackedSingle>, TB, VEX_4V;
2481 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2482       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2483                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2484 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2485       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2486                      SSEPackedSingle>, TB, VEX_4V;
2487 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2488       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2489                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2490
2491 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2492       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2493                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2494 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2495       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2496                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2497 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2498       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2499                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2500 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2501       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2502                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2503
2504 let Constraints = "$src1 = $dst" in {
2505   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2506         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2507                        SSEPackedSingle>, TB;
2508   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2509         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2510                        SSEPackedDouble>, TB, OpSize;
2511   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2512         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2513                        SSEPackedSingle>, TB;
2514   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2515         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2516                        SSEPackedDouble>, TB, OpSize;
2517 } // Constraints = "$src1 = $dst"
2518
2519 let Predicates = [HasAVX1Only] in {
2520   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2521             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2522   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2523             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2524   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2525             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2526   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2527             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2528
2529   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2530             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2531   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2532             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2533   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2534             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2535   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2536             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2537 }
2538
2539 let Predicates = [HasAVX] in {
2540   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2541   // problem is during lowering, where it's not possible to recognize the load
2542   // fold cause it has two uses through a bitcast. One use disappears at isel
2543   // time and the fold opportunity reappears.
2544   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2545             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2546 }
2547
2548 let Predicates = [UseSSE2] in {
2549   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2550   // problem is during lowering, where it's not possible to recognize the load
2551   // fold cause it has two uses through a bitcast. One use disappears at isel
2552   // time and the fold opportunity reappears.
2553   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2554             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2555 }
2556
2557 //===----------------------------------------------------------------------===//
2558 // SSE 1 & 2 - Extract Floating-Point Sign mask
2559 //===----------------------------------------------------------------------===//
2560
2561 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2562 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2563                                 Domain d> {
2564   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2565                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2566                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2567   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2568                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2569                 IIC_SSE_MOVMSK, d>, REX_W;
2570 }
2571
2572 let Predicates = [HasAVX] in {
2573   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2574                                         "movmskps", SSEPackedSingle>, TB, VEX;
2575   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2576                                         "movmskpd", SSEPackedDouble>, TB,
2577                                         OpSize, VEX;
2578   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2579                                         "movmskps", SSEPackedSingle>, TB,
2580                                         VEX, VEX_L;
2581   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2582                                         "movmskpd", SSEPackedDouble>, TB,
2583                                         OpSize, VEX, VEX_L;
2584
2585   def : Pat<(i32 (X86fgetsign FR32:$src)),
2586             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2587   def : Pat<(i64 (X86fgetsign FR32:$src)),
2588             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2589   def : Pat<(i32 (X86fgetsign FR64:$src)),
2590             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2591   def : Pat<(i64 (X86fgetsign FR64:$src)),
2592             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2593
2594   // Assembler Only
2595   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2596              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2597              SSEPackedSingle>, TB, VEX;
2598   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2599              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2600              SSEPackedDouble>, TB,
2601              OpSize, VEX;
2602   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2603              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2604              SSEPackedSingle>, TB, VEX, VEX_L;
2605   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2606              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2607              SSEPackedDouble>, TB,
2608              OpSize, VEX, VEX_L;
2609 }
2610
2611 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2612                                      SSEPackedSingle>, TB;
2613 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2614                                      SSEPackedDouble>, TB, OpSize;
2615
2616 def : Pat<(i32 (X86fgetsign FR32:$src)),
2617           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2618       Requires<[UseSSE1]>;
2619 def : Pat<(i64 (X86fgetsign FR32:$src)),
2620           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2621       Requires<[UseSSE1]>;
2622 def : Pat<(i32 (X86fgetsign FR64:$src)),
2623           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2624       Requires<[UseSSE2]>;
2625 def : Pat<(i64 (X86fgetsign FR64:$src)),
2626           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2627       Requires<[UseSSE2]>;
2628
2629 //===---------------------------------------------------------------------===//
2630 // SSE2 - Packed Integer Logical Instructions
2631 //===---------------------------------------------------------------------===//
2632
2633 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2634
2635 /// PDI_binop_rm - Simple SSE2 binary operator.
2636 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2637                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2638                         X86MemOperand x86memop, OpndItins itins,
2639                         bit IsCommutable, bit Is2Addr> {
2640   let isCommutable = IsCommutable in
2641   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2642        (ins RC:$src1, RC:$src2),
2643        !if(Is2Addr,
2644            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2645            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2646        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2647   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2648        (ins RC:$src1, x86memop:$src2),
2649        !if(Is2Addr,
2650            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2651            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2652        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2653                                      (bitconvert (memop_frag addr:$src2)))))],
2654                                      itins.rm>;
2655 }
2656 } // ExeDomain = SSEPackedInt
2657
2658 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2659                          ValueType OpVT128, ValueType OpVT256,
2660                          OpndItins itins, bit IsCommutable = 0> {
2661 let Predicates = [HasAVX] in
2662   defm V#NAME# : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2663                     VR128, memopv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2664
2665 let Constraints = "$src1 = $dst" in
2666   defm #NAME# : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2667                              memopv2i64, i128mem, itins, IsCommutable, 1>;
2668
2669 let Predicates = [HasAVX2] in
2670   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2671                                 OpVT256, VR256, memopv4i64, i256mem, itins,
2672                                 IsCommutable, 0>, VEX_4V, VEX_L;
2673 }
2674
2675 // These are ordered here for pattern ordering requirements with the fp versions
2676
2677 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2678 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2679 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2680 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2681                            SSE_BIT_ITINS_P, 0>;
2682
2683 //===----------------------------------------------------------------------===//
2684 // SSE 1 & 2 - Logical Instructions
2685 //===----------------------------------------------------------------------===//
2686
2687 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2688 ///
2689 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2690                                        SDNode OpNode, OpndItins itins> {
2691   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2692               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2693               TB, VEX_4V;
2694
2695   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2696         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2697         TB, OpSize, VEX_4V;
2698
2699   let Constraints = "$src1 = $dst" in {
2700     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2701                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2702                 TB;
2703
2704     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2705                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2706                 TB, OpSize;
2707   }
2708 }
2709
2710 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2711 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2712               SSE_BIT_ITINS_P>;
2713 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2714               SSE_BIT_ITINS_P>;
2715 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2716               SSE_BIT_ITINS_P>;
2717
2718 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2719   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2720                 SSE_BIT_ITINS_P>;
2721
2722 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2723 ///
2724 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2725                                    SDNode OpNode> {
2726   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2727         !strconcat(OpcodeStr, "ps"), f256mem,
2728         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2729         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2730                            (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2731
2732   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2733         !strconcat(OpcodeStr, "pd"), f256mem,
2734         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2735                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2736         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2737                                   (memopv4i64 addr:$src2)))], 0>,
2738                                   TB, OpSize, VEX_4V, VEX_L;
2739
2740   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2741   // are all promoted to v2i64, and the patterns are covered by the int
2742   // version. This is needed in SSE only, because v2i64 isn't supported on
2743   // SSE1, but only on SSE2.
2744   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2745        !strconcat(OpcodeStr, "ps"), f128mem, [],
2746        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2747                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2748
2749   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2750        !strconcat(OpcodeStr, "pd"), f128mem,
2751        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2752                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2753        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2754                                  (memopv2i64 addr:$src2)))], 0>,
2755                                                  TB, OpSize, VEX_4V;
2756
2757   let Constraints = "$src1 = $dst" in {
2758     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2759          !strconcat(OpcodeStr, "ps"), f128mem,
2760          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2761          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2762                                    (memopv2i64 addr:$src2)))]>, TB;
2763
2764     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2765          !strconcat(OpcodeStr, "pd"), f128mem,
2766          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2767                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2768          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2769                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2770   }
2771 }
2772
2773 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2774 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2775 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2776 let isCommutable = 0 in
2777   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2778
2779 //===----------------------------------------------------------------------===//
2780 // SSE 1 & 2 - Arithmetic Instructions
2781 //===----------------------------------------------------------------------===//
2782
2783 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2784 /// vector forms.
2785 ///
2786 /// In addition, we also have a special variant of the scalar form here to
2787 /// represent the associated intrinsic operation.  This form is unlike the
2788 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2789 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2790 ///
2791 /// These three forms can each be reg+reg or reg+mem.
2792 ///
2793
2794 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2795 /// classes below
2796 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2797                                   SizeItins itins,
2798                                   bit Is2Addr = 1> {
2799   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2800                             OpNode, FR32, f32mem,
2801                             itins.s, Is2Addr>, XS;
2802   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2803                             OpNode, FR64, f64mem,
2804                             itins.d, Is2Addr>, XD;
2805 }
2806
2807 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2808                                   SDNode OpNode, SizeItins itins> {
2809 let Predicates = [HasAVX] in {
2810   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2811                                VR128, v4f32, f128mem, memopv4f32,
2812                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2813   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2814                                VR128, v2f64, f128mem, memopv2f64,
2815                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2816
2817   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2818                         OpNode, VR256, v8f32, f256mem, memopv8f32,
2819                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2820   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2821                         OpNode, VR256, v4f64, f256mem, memopv4f64,
2822                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2823 }
2824
2825 let Constraints = "$src1 = $dst" in {
2826   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2827                             v4f32, f128mem, memopv4f32, SSEPackedSingle,
2828                             itins.s, 1>, TB;
2829   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2830                             v2f64, f128mem, memopv2f64, SSEPackedDouble,
2831                             itins.d, 1>, TB, OpSize;
2832 }
2833 }
2834
2835 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2836                                       SizeItins itins,
2837                                       bit Is2Addr = 1> {
2838   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2839      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2840      itins.s, Is2Addr>, XS;
2841   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2842      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2843      itins.d, Is2Addr>, XD;
2844 }
2845
2846 // Binary Arithmetic instructions
2847 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>;
2848 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>;
2849 let isCommutable = 0 in {
2850   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>;
2851   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>;
2852   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>;
2853   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>;
2854 }
2855
2856 let isCodeGenOnly = 1 in {
2857   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>;
2858   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>;
2859 }
2860
2861 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2862             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2863               VEX_4V, VEX_LIG;
2864 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2865             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2866               VEX_4V, VEX_LIG;
2867
2868 let isCommutable = 0 in {
2869   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2870               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2871                 VEX_4V, VEX_LIG;
2872   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2873               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2874                 VEX_4V, VEX_LIG;
2875   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2876               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2877                 VEX_4V, VEX_LIG;
2878   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2879               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2880                 VEX_4V, VEX_LIG;
2881 }
2882
2883 let Constraints = "$src1 = $dst" in {
2884   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2885              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2886   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2887              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2888
2889   let isCommutable = 0 in {
2890     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2891                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2892     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2893                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2894     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2895                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
2896     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2897                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
2898   }
2899 }
2900
2901 let isCodeGenOnly = 1 in {
2902   defm VMAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S, 0>,
2903        VEX_4V, VEX_LIG;
2904   defm VMINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S, 0>,
2905        VEX_4V, VEX_LIG;
2906   let Constraints = "$src1 = $dst" in {
2907     defm MAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
2908     defm MINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
2909   }
2910 }
2911
2912 /// Unop Arithmetic
2913 /// In addition, we also have a special variant of the scalar form here to
2914 /// represent the associated intrinsic operation.  This form is unlike the
2915 /// plain scalar form, in that it takes an entire vector (instead of a
2916 /// scalar) and leaves the top elements undefined.
2917 ///
2918 /// And, we have a special variant form for a full-vector intrinsic form.
2919
2920 def SSE_SQRTP : OpndItins<
2921   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
2922 >;
2923
2924 def SSE_SQRTS : OpndItins<
2925   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
2926 >;
2927
2928 def SSE_RCPP : OpndItins<
2929   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
2930 >;
2931
2932 def SSE_RCPS : OpndItins<
2933   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
2934 >;
2935
2936 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2937 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2938                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
2939   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2940                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2941                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2942   // For scalar unary operations, fold a load into the operation
2943   // only in OptForSize mode. It eliminates an instruction, but it also
2944   // eliminates a whole-register clobber (the load), so it introduces a
2945   // partial register update condition.
2946   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2947                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2948                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
2949             Requires<[UseSSE1, OptForSize]>;
2950   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2951                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2952                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
2953   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2954                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2955                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
2956 }
2957
2958 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2959 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2960   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2961                 !strconcat(OpcodeStr,
2962                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2963   let mayLoad = 1 in {
2964   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2965                 !strconcat(OpcodeStr,
2966                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2967   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2968                 (ins VR128:$src1, ssmem:$src2),
2969                 !strconcat(OpcodeStr,
2970                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2971   }
2972 }
2973
2974 /// sse1_fp_unop_p - SSE1 unops in packed form.
2975 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2976                           OpndItins itins> {
2977 let Predicates = [HasAVX] in {
2978   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2979                        !strconcat(!strconcat("v", OpcodeStr),
2980                                   "ps\t{$src, $dst|$dst, $src}"),
2981                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
2982                        itins.rr>, VEX;
2983   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2984                        !strconcat(!strconcat("v", OpcodeStr),
2985                                   "ps\t{$src, $dst|$dst, $src}"),
2986                        [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))],
2987                        itins.rm>, VEX;
2988   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2989                         !strconcat(!strconcat("v", OpcodeStr),
2990                                    "ps\t{$src, $dst|$dst, $src}"),
2991                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
2992                         itins.rr>, VEX, VEX_L;
2993   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2994                         !strconcat(!strconcat("v", OpcodeStr),
2995                                    "ps\t{$src, $dst|$dst, $src}"),
2996                         [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
2997                         itins.rm>, VEX, VEX_L;
2998 }
2999
3000   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3001                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3002                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3003   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3004                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3005                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3006 }
3007
3008 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3009 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3010                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3011                               OpndItins itins> {
3012 let Predicates = [HasAVX] in {
3013   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3014                            !strconcat(!strconcat("v", OpcodeStr),
3015                                       "ps\t{$src, $dst|$dst, $src}"),
3016                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3017                            itins.rr>, VEX;
3018   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3019                           !strconcat(!strconcat("v", OpcodeStr),
3020                           "ps\t{$src, $dst|$dst, $src}"),
3021                           [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3022                           itins.rm>, VEX;
3023   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3024                             !strconcat(!strconcat("v", OpcodeStr),
3025                                        "ps\t{$src, $dst|$dst, $src}"),
3026                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3027                             itins.rr>, VEX, VEX_L;
3028   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3029                           (ins f256mem:$src),
3030                           !strconcat(!strconcat("v", OpcodeStr),
3031                                     "ps\t{$src, $dst|$dst, $src}"),
3032                           [(set VR256:$dst, (V8F32Int (memopv8f32 addr:$src)))],
3033                           itins.rm>, VEX, VEX_L;
3034 }
3035
3036   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3037                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3038                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3039                     itins.rr>;
3040   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3041                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3042                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3043                     itins.rm>;
3044 }
3045
3046 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3047 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3048                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3049   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3050                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3051                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3052   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3053   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3054                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3055                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3056             Requires<[UseSSE2, OptForSize]>;
3057   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3058                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3059                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3060   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3061                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3062                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3063 }
3064
3065 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3066 let hasSideEffects = 0 in
3067 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3068   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3069                !strconcat(OpcodeStr,
3070                          "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3071   let mayLoad = 1 in {
3072   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3073                !strconcat(OpcodeStr,
3074                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3075   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3076                (ins VR128:$src1, sdmem:$src2),
3077                !strconcat(OpcodeStr,
3078                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3079   }
3080 }
3081
3082 /// sse2_fp_unop_p_new - SSE2 unops in vector forms.
3083 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3084                           SDNode OpNode, OpndItins itins> {
3085 let Predicates = [HasAVX] in {
3086   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3087                        !strconcat(!strconcat("v", OpcodeStr),
3088                                   "pd\t{$src, $dst|$dst, $src}"),
3089                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3090                        itins.rr>, VEX;
3091   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3092                        !strconcat(!strconcat("v", OpcodeStr),
3093                                   "pd\t{$src, $dst|$dst, $src}"),
3094                        [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))],
3095                        itins.rm>, VEX;
3096   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3097                         !strconcat(!strconcat("v", OpcodeStr),
3098                                    "pd\t{$src, $dst|$dst, $src}"),
3099                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3100                         itins.rr>, VEX, VEX_L;
3101   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3102                         !strconcat(!strconcat("v", OpcodeStr),
3103                                    "pd\t{$src, $dst|$dst, $src}"),
3104                         [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3105                         itins.rm>, VEX, VEX_L;
3106 }
3107
3108   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3109               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3110               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3111   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3112                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3113                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3114 }
3115
3116 defm SQRT  : sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTP>,
3117              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTP>;
3118 defm RSQRT : sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTP>,
3119              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3120                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTP>;
3121 defm RCP   : sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3122              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3123                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3124
3125 let Predicates = [HasAVX] in {
3126   // Square root.
3127   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3128                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3129
3130   // Reciprocal approximations. Note that these typically require refinement
3131   // in order to obtain suitable precision.
3132   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3133   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3134 }
3135
3136 def : Pat<(f32 (fsqrt FR32:$src)),
3137           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3138 def : Pat<(f32 (fsqrt (load addr:$src))),
3139           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3140           Requires<[HasAVX, OptForSize]>;
3141 def : Pat<(f64 (fsqrt FR64:$src)),
3142           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3143 def : Pat<(f64 (fsqrt (load addr:$src))),
3144           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3145           Requires<[HasAVX, OptForSize]>;
3146
3147 def : Pat<(f32 (X86frsqrt FR32:$src)),
3148           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3149 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3150           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3151           Requires<[HasAVX, OptForSize]>;
3152
3153 def : Pat<(f32 (X86frcp FR32:$src)),
3154           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3155 def : Pat<(f32 (X86frcp (load addr:$src))),
3156           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3157           Requires<[HasAVX, OptForSize]>;
3158
3159 let Predicates = [HasAVX] in {
3160   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3161             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3162                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3163                               VR128)>;
3164   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3165             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3166
3167   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3168             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3169                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3170                               VR128)>;
3171   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3172             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3173
3174   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3175             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3176                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3177                               VR128)>;
3178   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3179             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3180
3181   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3182             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3183                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3184                               VR128)>;
3185   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3186             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3187 }
3188
3189 // Square root.
3190 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3191                             SSE_SQRTS>,
3192              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3193                             SSE_SQRTS>;
3194
3195 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3196 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3197                                Intrinsic F32Int, OpndItins itins> {
3198   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3199                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3200                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3201   // For scalar unary operations, fold a load into the operation
3202   // only in OptForSize mode. It eliminates an instruction, but it also
3203   // eliminates a whole-register clobber (the load), so it introduces a
3204   // partial register update condition.
3205   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3206                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3207                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3208             Requires<[UseSSE1, OptForSize]>;
3209   let Constraints = "$src1 = $dst" in {
3210     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3211                       (ins VR128:$src1, VR128:$src2),
3212                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3213                       [], itins.rr>;
3214     let mayLoad = 1, hasSideEffects = 0 in
3215     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3216                       (ins VR128:$src1, ssmem:$src2),
3217                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3218                       [], itins.rm>;
3219   }
3220 }
3221
3222 // Reciprocal approximations. Note that these typically require refinement
3223 // in order to obtain suitable precision.
3224 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3225                              SSE_SQRTS>;
3226 let Predicates = [UseSSE1] in {
3227   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3228             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3229 }
3230
3231 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3232                              SSE_RCPS>;
3233 let Predicates = [UseSSE1] in {
3234   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3235             (RCPSSr_Int VR128:$src, VR128:$src)>;
3236 }
3237
3238 // There is no f64 version of the reciprocal approximation instructions.
3239
3240 //===----------------------------------------------------------------------===//
3241 // SSE 1 & 2 - Non-temporal stores
3242 //===----------------------------------------------------------------------===//
3243
3244 let AddedComplexity = 400 in { // Prefer non-temporal versions
3245   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3246                        (ins f128mem:$dst, VR128:$src),
3247                        "movntps\t{$src, $dst|$dst, $src}",
3248                        [(alignednontemporalstore (v4f32 VR128:$src),
3249                                                  addr:$dst)],
3250                                                  IIC_SSE_MOVNT>, VEX;
3251   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3252                        (ins f128mem:$dst, VR128:$src),
3253                        "movntpd\t{$src, $dst|$dst, $src}",
3254                        [(alignednontemporalstore (v2f64 VR128:$src),
3255                                                  addr:$dst)],
3256                                                  IIC_SSE_MOVNT>, VEX;
3257
3258   let ExeDomain = SSEPackedInt in
3259   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3260                            (ins f128mem:$dst, VR128:$src),
3261                            "movntdq\t{$src, $dst|$dst, $src}",
3262                            [(alignednontemporalstore (v2i64 VR128:$src),
3263                                                      addr:$dst)],
3264                                                      IIC_SSE_MOVNT>, VEX;
3265
3266   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3267             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3268
3269   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3270                        (ins f256mem:$dst, VR256:$src),
3271                        "movntps\t{$src, $dst|$dst, $src}",
3272                        [(alignednontemporalstore (v8f32 VR256:$src),
3273                                                  addr:$dst)],
3274                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3275   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3276                        (ins f256mem:$dst, VR256:$src),
3277                        "movntpd\t{$src, $dst|$dst, $src}",
3278                        [(alignednontemporalstore (v4f64 VR256:$src),
3279                                                  addr:$dst)],
3280                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3281   let ExeDomain = SSEPackedInt in
3282   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3283                       (ins f256mem:$dst, VR256:$src),
3284                       "movntdq\t{$src, $dst|$dst, $src}",
3285                       [(alignednontemporalstore (v4i64 VR256:$src),
3286                                                 addr:$dst)],
3287                                                 IIC_SSE_MOVNT>, VEX, VEX_L;
3288 }
3289
3290 let AddedComplexity = 400 in { // Prefer non-temporal versions
3291 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3292                     "movntps\t{$src, $dst|$dst, $src}",
3293                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3294                     IIC_SSE_MOVNT>;
3295 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3296                     "movntpd\t{$src, $dst|$dst, $src}",
3297                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3298                     IIC_SSE_MOVNT>;
3299
3300 let ExeDomain = SSEPackedInt in
3301 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3302                     "movntdq\t{$src, $dst|$dst, $src}",
3303                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3304                     IIC_SSE_MOVNT>;
3305
3306 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3307           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3308
3309 // There is no AVX form for instructions below this point
3310 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3311                  "movnti{l}\t{$src, $dst|$dst, $src}",
3312                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3313                  IIC_SSE_MOVNT>,
3314                TB, Requires<[HasSSE2]>;
3315 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3316                      "movnti{q}\t{$src, $dst|$dst, $src}",
3317                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3318                      IIC_SSE_MOVNT>,
3319                   TB, Requires<[HasSSE2]>;
3320 }
3321
3322 //===----------------------------------------------------------------------===//
3323 // SSE 1 & 2 - Prefetch and memory fence
3324 //===----------------------------------------------------------------------===//
3325
3326 // Prefetch intrinsic.
3327 let Predicates = [HasSSE1] in {
3328 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3329     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3330     IIC_SSE_PREFETCH>, TB;
3331 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3332     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3333     IIC_SSE_PREFETCH>, TB;
3334 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3335     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3336     IIC_SSE_PREFETCH>, TB;
3337 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3338     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3339     IIC_SSE_PREFETCH>, TB;
3340 }
3341
3342 // Flush cache
3343 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3344                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3345                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3346
3347 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3348 // was introduced with SSE2, it's backward compatible.
3349 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3350
3351 // Load, store, and memory fence
3352 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3353                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3354                TB, Requires<[HasSSE1]>;
3355 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3356                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3357                TB, Requires<[HasSSE2]>;
3358 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3359                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3360                TB, Requires<[HasSSE2]>;
3361
3362 def : Pat<(X86SFence), (SFENCE)>;
3363 def : Pat<(X86LFence), (LFENCE)>;
3364 def : Pat<(X86MFence), (MFENCE)>;
3365
3366 //===----------------------------------------------------------------------===//
3367 // SSE 1 & 2 - Load/Store XCSR register
3368 //===----------------------------------------------------------------------===//
3369
3370 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3371                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3372                   IIC_SSE_LDMXCSR>, VEX;
3373 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3374                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3375                   IIC_SSE_STMXCSR>, VEX;
3376
3377 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3378                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3379                   IIC_SSE_LDMXCSR>;
3380 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3381                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3382                   IIC_SSE_STMXCSR>;
3383
3384 //===---------------------------------------------------------------------===//
3385 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3386 //===---------------------------------------------------------------------===//
3387
3388 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3389
3390 let neverHasSideEffects = 1 in {
3391 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3392                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3393                     VEX;
3394 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3395                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3396                     VEX, VEX_L;
3397 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3398                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3399                     VEX;
3400 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3401                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3402                     VEX, VEX_L;
3403 }
3404
3405 // For Disassembler
3406 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3407 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3408                         "movdqa\t{$src, $dst|$dst, $src}", [],
3409                         IIC_SSE_MOVA_P_RR>,
3410                         VEX;
3411 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3412                         "movdqa\t{$src, $dst|$dst, $src}", [],
3413                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3414 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3415                         "movdqu\t{$src, $dst|$dst, $src}", [],
3416                         IIC_SSE_MOVU_P_RR>,
3417                         VEX;
3418 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3419                         "movdqu\t{$src, $dst|$dst, $src}", [],
3420                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3421 }
3422
3423 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3424     neverHasSideEffects = 1 in {
3425 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3426                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3427                    VEX;
3428 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3429                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3430                    VEX, VEX_L;
3431 let Predicates = [HasAVX] in {
3432   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3433                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3434                     XS, VEX;
3435   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3436                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3437                     XS, VEX, VEX_L;
3438 }
3439 }
3440
3441 let mayStore = 1, neverHasSideEffects = 1 in {
3442 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3443                      (ins i128mem:$dst, VR128:$src),
3444                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3445                      VEX;
3446 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3447                      (ins i256mem:$dst, VR256:$src),
3448                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3449                      VEX, VEX_L;
3450 let Predicates = [HasAVX] in {
3451 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3452                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3453                   XS, VEX;
3454 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3455                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3456                   XS, VEX, VEX_L;
3457 }
3458 }
3459
3460 let neverHasSideEffects = 1 in
3461 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3462                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3463
3464 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3465                    "movdqu\t{$src, $dst|$dst, $src}",
3466                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3467
3468 // For Disassembler
3469 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3470 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3471                        "movdqa\t{$src, $dst|$dst, $src}", [],
3472                        IIC_SSE_MOVA_P_RR>;
3473
3474 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3475                        "movdqu\t{$src, $dst|$dst, $src}",
3476                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3477 }
3478
3479 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3480     neverHasSideEffects = 1 in {
3481 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3482                    "movdqa\t{$src, $dst|$dst, $src}",
3483                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3484                    IIC_SSE_MOVA_P_RM>;
3485 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3486                    "movdqu\t{$src, $dst|$dst, $src}",
3487                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3488                    IIC_SSE_MOVU_P_RM>,
3489                  XS, Requires<[UseSSE2]>;
3490 }
3491
3492 let mayStore = 1 in {
3493 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3494                    "movdqa\t{$src, $dst|$dst, $src}",
3495                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3496                    IIC_SSE_MOVA_P_MR>;
3497 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3498                    "movdqu\t{$src, $dst|$dst, $src}",
3499                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3500                    IIC_SSE_MOVU_P_MR>,
3501                  XS, Requires<[UseSSE2]>;
3502 }
3503
3504 } // ExeDomain = SSEPackedInt
3505
3506 let Predicates = [HasAVX] in {
3507   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3508             (VMOVDQUmr addr:$dst, VR128:$src)>;
3509   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3510             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3511 }
3512 let Predicates = [UseSSE2] in
3513 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3514           (MOVDQUmr addr:$dst, VR128:$src)>;
3515
3516 //===---------------------------------------------------------------------===//
3517 // SSE2 - Packed Integer Arithmetic Instructions
3518 //===---------------------------------------------------------------------===//
3519
3520 def SSE_PMADD : OpndItins<
3521   IIC_SSE_PMADD, IIC_SSE_PMADD
3522 >;
3523
3524 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3525
3526 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3527                             RegisterClass RC, PatFrag memop_frag,
3528                             X86MemOperand x86memop,
3529                             OpndItins itins,
3530                             bit IsCommutable = 0,
3531                             bit Is2Addr = 1> {
3532   let isCommutable = IsCommutable in
3533   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3534        (ins RC:$src1, RC:$src2),
3535        !if(Is2Addr,
3536            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3537            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3538        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3539   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3540        (ins RC:$src1, x86memop:$src2),
3541        !if(Is2Addr,
3542            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3543            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3544        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3545        itins.rm>;
3546 }
3547
3548 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3549                              Intrinsic IntId256, OpndItins itins,
3550                              bit IsCommutable = 0> {
3551 let Predicates = [HasAVX] in
3552   defm V#NAME# : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3553                                   VR128, memopv2i64, i128mem, itins,
3554                                   IsCommutable, 0>, VEX_4V;
3555
3556 let Constraints = "$src1 = $dst" in
3557   defm #NAME# : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3558                                  i128mem, itins, IsCommutable, 1>;
3559
3560 let Predicates = [HasAVX2] in
3561   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3562                                    VR256, memopv4i64, i256mem, itins,
3563                                    IsCommutable, 0>, VEX_4V, VEX_L;
3564 }
3565
3566 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3567                          string OpcodeStr, SDNode OpNode,
3568                          SDNode OpNode2, RegisterClass RC,
3569                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3570                          ShiftOpndItins itins,
3571                          bit Is2Addr = 1> {
3572   // src2 is always 128-bit
3573   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3574        (ins RC:$src1, VR128:$src2),
3575        !if(Is2Addr,
3576            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3577            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3578        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3579         itins.rr>;
3580   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3581        (ins RC:$src1, i128mem:$src2),
3582        !if(Is2Addr,
3583            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3584            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3585        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3586                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3587   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3588        (ins RC:$src1, i32i8imm:$src2),
3589        !if(Is2Addr,
3590            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3591            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3592        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3593 }
3594
3595 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3596 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3597                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3598                          PatFrag memop_frag, X86MemOperand x86memop,
3599                          OpndItins itins,
3600                          bit IsCommutable = 0, bit Is2Addr = 1> {
3601   let isCommutable = IsCommutable in
3602   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3603        (ins RC:$src1, RC:$src2),
3604        !if(Is2Addr,
3605            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3606            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3607        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3608   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3609        (ins RC:$src1, x86memop:$src2),
3610        !if(Is2Addr,
3611            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3612            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3613        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3614                                      (bitconvert (memop_frag addr:$src2)))))]>;
3615 }
3616 } // ExeDomain = SSEPackedInt
3617
3618 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3619                              SSE_INTALU_ITINS_P, 1>;
3620 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3621                              SSE_INTALU_ITINS_P, 1>;
3622 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3623                              SSE_INTALU_ITINS_P, 1>;
3624 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3625                              SSE_INTALUQ_ITINS_P, 1>;
3626 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3627                              SSE_INTMUL_ITINS_P, 1>;
3628 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3629                              SSE_INTALU_ITINS_P, 0>;
3630 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3631                              SSE_INTALU_ITINS_P, 0>;
3632 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3633                              SSE_INTALU_ITINS_P, 0>;
3634 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3635                              SSE_INTALUQ_ITINS_P, 0>;
3636 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3637                              SSE_INTALU_ITINS_P, 0>;
3638 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3639                              SSE_INTALU_ITINS_P, 0>;
3640 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3641                              SSE_INTALU_ITINS_P, 1>;
3642 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3643                              SSE_INTALU_ITINS_P, 1>;
3644 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3645                              SSE_INTALU_ITINS_P, 1>;
3646 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3647                              SSE_INTALU_ITINS_P, 1>;
3648
3649 // Intrinsic forms
3650 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3651                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3652 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3653                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3654 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3655                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3656 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3657                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3658 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3659                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3660 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3661                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3662 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3663                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3664 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3665                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3666 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3667                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3668 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3669                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3670 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3671                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3672 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3673                                  int_x86_avx2_psad_bw, SSE_INTALU_ITINS_P, 1>;
3674
3675 let Predicates = [HasAVX] in
3676 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3677                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3678                               VEX_4V;
3679 let Predicates = [HasAVX2] in
3680 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3681                                VR256, memopv4i64, i256mem,
3682                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3683 let Constraints = "$src1 = $dst" in
3684 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3685                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3686
3687 //===---------------------------------------------------------------------===//
3688 // SSE2 - Packed Integer Logical Instructions
3689 //===---------------------------------------------------------------------===//
3690
3691 let Predicates = [HasAVX] in {
3692 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3693                             VR128, v8i16, v8i16, bc_v8i16,
3694                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3695 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3696                             VR128, v4i32, v4i32, bc_v4i32,
3697                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3698 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3699                             VR128, v2i64, v2i64, bc_v2i64,
3700                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3701
3702 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3703                             VR128, v8i16, v8i16, bc_v8i16,
3704                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3705 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3706                             VR128, v4i32, v4i32, bc_v4i32,
3707                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3708 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3709                             VR128, v2i64, v2i64, bc_v2i64,
3710                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3711
3712 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3713                             VR128, v8i16, v8i16, bc_v8i16,
3714                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3715 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3716                             VR128, v4i32, v4i32, bc_v4i32,
3717                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3718
3719 let ExeDomain = SSEPackedInt in {
3720   // 128-bit logical shifts.
3721   def VPSLLDQri : PDIi8<0x73, MRM7r,
3722                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3723                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3724                     [(set VR128:$dst,
3725                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3726                     VEX_4V;
3727   def VPSRLDQri : PDIi8<0x73, MRM3r,
3728                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3729                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3730                     [(set VR128:$dst,
3731                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3732                     VEX_4V;
3733   // PSRADQri doesn't exist in SSE[1-3].
3734 }
3735 } // Predicates = [HasAVX]
3736
3737 let Predicates = [HasAVX2] in {
3738 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3739                              VR256, v16i16, v8i16, bc_v8i16,
3740                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3741 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3742                              VR256, v8i32, v4i32, bc_v4i32,
3743                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3744 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3745                              VR256, v4i64, v2i64, bc_v2i64,
3746                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3747
3748 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3749                              VR256, v16i16, v8i16, bc_v8i16,
3750                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3751 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3752                              VR256, v8i32, v4i32, bc_v4i32,
3753                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3754 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3755                              VR256, v4i64, v2i64, bc_v2i64,
3756                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3757
3758 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3759                              VR256, v16i16, v8i16, bc_v8i16,
3760                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3761 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3762                              VR256, v8i32, v4i32, bc_v4i32,
3763                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3764
3765 let ExeDomain = SSEPackedInt in {
3766   // 256-bit logical shifts.
3767   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3768                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3769                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3770                     [(set VR256:$dst,
3771                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3772                     VEX_4V, VEX_L;
3773   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3774                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3775                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3776                     [(set VR256:$dst,
3777                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3778                     VEX_4V, VEX_L;
3779   // PSRADQYri doesn't exist in SSE[1-3].
3780 }
3781 } // Predicates = [HasAVX2]
3782
3783 let Constraints = "$src1 = $dst" in {
3784 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3785                            VR128, v8i16, v8i16, bc_v8i16,
3786                            SSE_INTSHIFT_ITINS_P>;
3787 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3788                            VR128, v4i32, v4i32, bc_v4i32,
3789                            SSE_INTSHIFT_ITINS_P>;
3790 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3791                            VR128, v2i64, v2i64, bc_v2i64,
3792                            SSE_INTSHIFT_ITINS_P>;
3793
3794 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3795                            VR128, v8i16, v8i16, bc_v8i16,
3796                            SSE_INTSHIFT_ITINS_P>;
3797 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3798                            VR128, v4i32, v4i32, bc_v4i32,
3799                            SSE_INTSHIFT_ITINS_P>;
3800 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3801                            VR128, v2i64, v2i64, bc_v2i64,
3802                            SSE_INTSHIFT_ITINS_P>;
3803
3804 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3805                            VR128, v8i16, v8i16, bc_v8i16,
3806                            SSE_INTSHIFT_ITINS_P>;
3807 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3808                            VR128, v4i32, v4i32, bc_v4i32,
3809                            SSE_INTSHIFT_ITINS_P>;
3810
3811 let ExeDomain = SSEPackedInt in {
3812   // 128-bit logical shifts.
3813   def PSLLDQri : PDIi8<0x73, MRM7r,
3814                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3815                        "pslldq\t{$src2, $dst|$dst, $src2}",
3816                        [(set VR128:$dst,
3817                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3818   def PSRLDQri : PDIi8<0x73, MRM3r,
3819                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3820                        "psrldq\t{$src2, $dst|$dst, $src2}",
3821                        [(set VR128:$dst,
3822                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3823   // PSRADQri doesn't exist in SSE[1-3].
3824 }
3825 } // Constraints = "$src1 = $dst"
3826
3827 let Predicates = [HasAVX] in {
3828   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3829             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3830   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3831             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3832   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3833             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3834
3835   // Shift up / down and insert zero's.
3836   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3837             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3838   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3839             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3840 }
3841
3842 let Predicates = [HasAVX2] in {
3843   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3844             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3845   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3846             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3847 }
3848
3849 let Predicates = [UseSSE2] in {
3850   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3851             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3852   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3853             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3854   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3855             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3856
3857   // Shift up / down and insert zero's.
3858   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3859             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3860   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3861             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3862 }
3863
3864 //===---------------------------------------------------------------------===//
3865 // SSE2 - Packed Integer Comparison Instructions
3866 //===---------------------------------------------------------------------===//
3867
3868 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
3869                              SSE_INTALU_ITINS_P, 1>;
3870 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
3871                              SSE_INTALU_ITINS_P, 1>;
3872 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
3873                              SSE_INTALU_ITINS_P, 1>;
3874 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
3875                              SSE_INTALU_ITINS_P, 0>;
3876 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
3877                              SSE_INTALU_ITINS_P, 0>;
3878 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
3879                              SSE_INTALU_ITINS_P, 0>;
3880
3881 //===---------------------------------------------------------------------===//
3882 // SSE2 - Packed Integer Pack Instructions
3883 //===---------------------------------------------------------------------===//
3884
3885 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3886                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
3887 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3888                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
3889 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
3890                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
3891
3892 //===---------------------------------------------------------------------===//
3893 // SSE2 - Packed Integer Shuffle Instructions
3894 //===---------------------------------------------------------------------===//
3895
3896 let ExeDomain = SSEPackedInt in {
3897 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
3898 def ri : Ii8<0x70, MRMSrcReg,
3899              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3900              !strconcat(OpcodeStr,
3901                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3902               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
3903               IIC_SSE_PSHUF>;
3904 def mi : Ii8<0x70, MRMSrcMem,
3905              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3906              !strconcat(OpcodeStr,
3907                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3908               [(set VR128:$dst,
3909                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
3910                              (i8 imm:$src2))))],
3911                              IIC_SSE_PSHUF>;
3912 }
3913
3914 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
3915 def Yri : Ii8<0x70, MRMSrcReg,
3916               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
3917               !strconcat(OpcodeStr,
3918                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3919               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
3920 def Ymi : Ii8<0x70, MRMSrcMem,
3921               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
3922               !strconcat(OpcodeStr,
3923                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3924               [(set VR256:$dst,
3925                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
3926                              (i8 imm:$src2))))]>;
3927 }
3928 } // ExeDomain = SSEPackedInt
3929
3930 let Predicates = [HasAVX] in {
3931  let AddedComplexity = 5 in
3932   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
3933
3934  // SSE2 with ImmT == Imm8 and XS prefix.
3935   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
3936
3937  // SSE2 with ImmT == Imm8 and XD prefix.
3938   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
3939
3940  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
3941            (VPSHUFDmi addr:$src1, imm:$imm)>;
3942  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3943            (VPSHUFDri VR128:$src1, imm:$imm)>;
3944 }
3945
3946 let Predicates = [HasAVX2] in {
3947   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>,
3948                                 TB, OpSize, VEX,VEX_L;
3949   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>,
3950                                   XS, VEX, VEX_L;
3951   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>,
3952                                   XD, VEX, VEX_L;
3953 }
3954
3955 let Predicates = [UseSSE2] in {
3956  let AddedComplexity = 5 in
3957   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
3958
3959  // SSE2 with ImmT == Imm8 and XS prefix.
3960   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
3961
3962  // SSE2 with ImmT == Imm8 and XD prefix.
3963   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
3964
3965  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
3966            (PSHUFDmi addr:$src1, imm:$imm)>;
3967  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3968            (PSHUFDri VR128:$src1, imm:$imm)>;
3969 }
3970
3971 //===---------------------------------------------------------------------===//
3972 // SSE2 - Packed Integer Unpack Instructions
3973 //===---------------------------------------------------------------------===//
3974
3975 let ExeDomain = SSEPackedInt in {
3976 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
3977                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
3978   def rr : PDI<opc, MRMSrcReg,
3979       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3980       !if(Is2Addr,
3981           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3982           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3983       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
3984       IIC_SSE_UNPCK>;
3985   def rm : PDI<opc, MRMSrcMem,
3986       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3987       !if(Is2Addr,
3988           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3989           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3990       [(set VR128:$dst, (OpNode VR128:$src1,
3991                                   (bc_frag (memopv2i64
3992                                                addr:$src2))))],
3993                                                IIC_SSE_UNPCK>;
3994 }
3995
3996 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
3997                          SDNode OpNode, PatFrag bc_frag> {
3998   def Yrr : PDI<opc, MRMSrcReg,
3999       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4000       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4001       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4002   def Yrm : PDI<opc, MRMSrcMem,
4003       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4004       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4005       [(set VR256:$dst, (OpNode VR256:$src1,
4006                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4007 }
4008
4009 let Predicates = [HasAVX] in {
4010   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4011                                  bc_v16i8, 0>, VEX_4V;
4012   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4013                                  bc_v8i16, 0>, VEX_4V;
4014   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4015                                  bc_v4i32, 0>, VEX_4V;
4016   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4017                                  bc_v2i64, 0>, VEX_4V;
4018
4019   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4020                                  bc_v16i8, 0>, VEX_4V;
4021   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4022                                  bc_v8i16, 0>, VEX_4V;
4023   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4024                                  bc_v4i32, 0>, VEX_4V;
4025   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4026                                  bc_v2i64, 0>, VEX_4V;
4027 }
4028
4029 let Predicates = [HasAVX2] in {
4030   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4031                                    bc_v32i8>, VEX_4V, VEX_L;
4032   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4033                                    bc_v16i16>, VEX_4V, VEX_L;
4034   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4035                                    bc_v8i32>, VEX_4V, VEX_L;
4036   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4037                                    bc_v4i64>, VEX_4V, VEX_L;
4038
4039   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4040                                    bc_v32i8>, VEX_4V, VEX_L;
4041   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4042                                    bc_v16i16>, VEX_4V, VEX_L;
4043   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4044                                    bc_v8i32>, VEX_4V, VEX_L;
4045   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4046                                    bc_v4i64>, VEX_4V, VEX_L;
4047 }
4048
4049 let Constraints = "$src1 = $dst" in {
4050   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4051                                 bc_v16i8>;
4052   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4053                                 bc_v8i16>;
4054   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4055                                 bc_v4i32>;
4056   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4057                                 bc_v2i64>;
4058
4059   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4060                                 bc_v16i8>;
4061   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4062                                 bc_v8i16>;
4063   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4064                                 bc_v4i32>;
4065   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4066                                 bc_v2i64>;
4067 }
4068 } // ExeDomain = SSEPackedInt
4069
4070 //===---------------------------------------------------------------------===//
4071 // SSE2 - Packed Integer Extract and Insert
4072 //===---------------------------------------------------------------------===//
4073
4074 let ExeDomain = SSEPackedInt in {
4075 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4076   def rri : Ii8<0xC4, MRMSrcReg,
4077        (outs VR128:$dst), (ins VR128:$src1,
4078         GR32:$src2, i32i8imm:$src3),
4079        !if(Is2Addr,
4080            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4081            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4082        [(set VR128:$dst,
4083          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4084   def rmi : Ii8<0xC4, MRMSrcMem,
4085                        (outs VR128:$dst), (ins VR128:$src1,
4086                         i16mem:$src2, i32i8imm:$src3),
4087        !if(Is2Addr,
4088            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4089            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4090        [(set VR128:$dst,
4091          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4092                     imm:$src3))], IIC_SSE_PINSRW>;
4093 }
4094
4095 // Extract
4096 let Predicates = [HasAVX] in
4097 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4098                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4099                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4100                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4101                                                 imm:$src2))]>, TB, OpSize, VEX;
4102 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4103                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4104                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4105                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4106                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4107
4108 // Insert
4109 let Predicates = [HasAVX] in {
4110   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4111   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4112        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4113        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4114        []>, TB, OpSize, VEX_4V;
4115 }
4116
4117 let Constraints = "$src1 = $dst" in
4118   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[UseSSE2]>;
4119
4120 } // ExeDomain = SSEPackedInt
4121
4122 //===---------------------------------------------------------------------===//
4123 // SSE2 - Packed Mask Creation
4124 //===---------------------------------------------------------------------===//
4125
4126 let ExeDomain = SSEPackedInt in {
4127
4128 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4129            "pmovmskb\t{$src, $dst|$dst, $src}",
4130            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4131            IIC_SSE_MOVMSK>, VEX;
4132 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4133            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4134
4135 let Predicates = [HasAVX2] in {
4136 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4137            "pmovmskb\t{$src, $dst|$dst, $src}",
4138            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4139 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4140            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4141 }
4142
4143 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4144            "pmovmskb\t{$src, $dst|$dst, $src}",
4145            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4146            IIC_SSE_MOVMSK>;
4147
4148 } // ExeDomain = SSEPackedInt
4149
4150 //===---------------------------------------------------------------------===//
4151 // SSE2 - Conditional Store
4152 //===---------------------------------------------------------------------===//
4153
4154 let ExeDomain = SSEPackedInt in {
4155
4156 let Uses = [EDI] in
4157 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4158            (ins VR128:$src, VR128:$mask),
4159            "maskmovdqu\t{$mask, $src|$src, $mask}",
4160            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4161            IIC_SSE_MASKMOV>, VEX;
4162 let Uses = [RDI] in
4163 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4164            (ins VR128:$src, VR128:$mask),
4165            "maskmovdqu\t{$mask, $src|$src, $mask}",
4166            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4167            IIC_SSE_MASKMOV>, VEX;
4168
4169 let Uses = [EDI] in
4170 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4171            "maskmovdqu\t{$mask, $src|$src, $mask}",
4172            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4173            IIC_SSE_MASKMOV>;
4174 let Uses = [RDI] in
4175 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4176            "maskmovdqu\t{$mask, $src|$src, $mask}",
4177            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4178            IIC_SSE_MASKMOV>;
4179
4180 } // ExeDomain = SSEPackedInt
4181
4182 //===---------------------------------------------------------------------===//
4183 // SSE2 - Move Doubleword
4184 //===---------------------------------------------------------------------===//
4185
4186 //===---------------------------------------------------------------------===//
4187 // Move Int Doubleword to Packed Double Int
4188 //
4189 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4190                       "movd\t{$src, $dst|$dst, $src}",
4191                       [(set VR128:$dst,
4192                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4193                         VEX;
4194 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4195                       "movd\t{$src, $dst|$dst, $src}",
4196                       [(set VR128:$dst,
4197                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4198                         IIC_SSE_MOVDQ>,
4199                       VEX;
4200 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4201                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4202                         [(set VR128:$dst,
4203                           (v2i64 (scalar_to_vector GR64:$src)))],
4204                           IIC_SSE_MOVDQ>, VEX;
4205 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4206                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4207                        [(set FR64:$dst, (bitconvert GR64:$src))],
4208                        IIC_SSE_MOVDQ>, VEX;
4209
4210 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4211                       "movd\t{$src, $dst|$dst, $src}",
4212                       [(set VR128:$dst,
4213                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4214 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4215                       "movd\t{$src, $dst|$dst, $src}",
4216                       [(set VR128:$dst,
4217                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4218                         IIC_SSE_MOVDQ>;
4219 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4220                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4221                         [(set VR128:$dst,
4222                           (v2i64 (scalar_to_vector GR64:$src)))],
4223                           IIC_SSE_MOVDQ>;
4224 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4225                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4226                        [(set FR64:$dst, (bitconvert GR64:$src))],
4227                        IIC_SSE_MOVDQ>;
4228
4229 //===---------------------------------------------------------------------===//
4230 // Move Int Doubleword to Single Scalar
4231 //
4232 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4233                       "movd\t{$src, $dst|$dst, $src}",
4234                       [(set FR32:$dst, (bitconvert GR32:$src))],
4235                       IIC_SSE_MOVDQ>, VEX;
4236
4237 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4238                       "movd\t{$src, $dst|$dst, $src}",
4239                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4240                       IIC_SSE_MOVDQ>,
4241                       VEX;
4242 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4243                       "movd\t{$src, $dst|$dst, $src}",
4244                       [(set FR32:$dst, (bitconvert GR32:$src))],
4245                       IIC_SSE_MOVDQ>;
4246
4247 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4248                       "movd\t{$src, $dst|$dst, $src}",
4249                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4250                       IIC_SSE_MOVDQ>;
4251
4252 //===---------------------------------------------------------------------===//
4253 // Move Packed Doubleword Int to Packed Double Int
4254 //
4255 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4256                        "movd\t{$src, $dst|$dst, $src}",
4257                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4258                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4259 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4260                        (ins i32mem:$dst, VR128:$src),
4261                        "movd\t{$src, $dst|$dst, $src}",
4262                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4263                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4264                                      VEX;
4265 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4266                        "movd\t{$src, $dst|$dst, $src}",
4267                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4268                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4269 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4270                        "movd\t{$src, $dst|$dst, $src}",
4271                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4272                                      (iPTR 0))), addr:$dst)],
4273                                      IIC_SSE_MOVDQ>;
4274
4275 //===---------------------------------------------------------------------===//
4276 // Move Packed Doubleword Int first element to Doubleword Int
4277 //
4278 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4279                           "vmov{d|q}\t{$src, $dst|$dst, $src}",
4280                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4281                                                            (iPTR 0)))],
4282                                                            IIC_SSE_MOVD_ToGP>,
4283                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4284
4285 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4286                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4287                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4288                                                          (iPTR 0)))],
4289                                                          IIC_SSE_MOVD_ToGP>;
4290
4291 //===---------------------------------------------------------------------===//
4292 // Bitcast FR64 <-> GR64
4293 //
4294 let Predicates = [HasAVX] in
4295 def VMOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4296                         "vmovq\t{$src, $dst|$dst, $src}",
4297                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4298                         VEX;
4299 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4300                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4301                          [(set GR64:$dst, (bitconvert FR64:$src))],
4302                          IIC_SSE_MOVDQ>, VEX;
4303 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4304                          "movq\t{$src, $dst|$dst, $src}",
4305                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4306                          IIC_SSE_MOVDQ>, VEX;
4307
4308 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4309                        "movq\t{$src, $dst|$dst, $src}",
4310                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4311                        IIC_SSE_MOVDQ>;
4312 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4313                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4314                        [(set GR64:$dst, (bitconvert FR64:$src))],
4315                        IIC_SSE_MOVD_ToGP>;
4316 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4317                        "movq\t{$src, $dst|$dst, $src}",
4318                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4319                        IIC_SSE_MOVDQ>;
4320
4321 //===---------------------------------------------------------------------===//
4322 // Move Scalar Single to Double Int
4323 //
4324 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4325                       "movd\t{$src, $dst|$dst, $src}",
4326                       [(set GR32:$dst, (bitconvert FR32:$src))],
4327                       IIC_SSE_MOVD_ToGP>, VEX;
4328 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4329                       "movd\t{$src, $dst|$dst, $src}",
4330                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4331                       IIC_SSE_MOVDQ>, VEX;
4332 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4333                       "movd\t{$src, $dst|$dst, $src}",
4334                       [(set GR32:$dst, (bitconvert FR32:$src))],
4335                       IIC_SSE_MOVD_ToGP>;
4336 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4337                       "movd\t{$src, $dst|$dst, $src}",
4338                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4339                       IIC_SSE_MOVDQ>;
4340
4341 //===---------------------------------------------------------------------===//
4342 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4343 //
4344 let AddedComplexity = 15 in {
4345 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4346                        "movd\t{$src, $dst|$dst, $src}",
4347                        [(set VR128:$dst, (v4i32 (X86vzmovl
4348                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4349                                       IIC_SSE_MOVDQ>, VEX;
4350 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4351                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4352                        [(set VR128:$dst, (v2i64 (X86vzmovl
4353                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4354                                       IIC_SSE_MOVDQ>,
4355                                       VEX, VEX_W;
4356 }
4357 let AddedComplexity = 15 in {
4358 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4359                        "movd\t{$src, $dst|$dst, $src}",
4360                        [(set VR128:$dst, (v4i32 (X86vzmovl
4361                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4362                                       IIC_SSE_MOVDQ>;
4363 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4364                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4365                        [(set VR128:$dst, (v2i64 (X86vzmovl
4366                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4367                                       IIC_SSE_MOVDQ>;
4368 }
4369
4370 let AddedComplexity = 20 in {
4371 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4372                        "movd\t{$src, $dst|$dst, $src}",
4373                        [(set VR128:$dst,
4374                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4375                                                    (loadi32 addr:$src))))))],
4376                                                    IIC_SSE_MOVDQ>, VEX;
4377 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4378                        "movd\t{$src, $dst|$dst, $src}",
4379                        [(set VR128:$dst,
4380                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4381                                                    (loadi32 addr:$src))))))],
4382                                                    IIC_SSE_MOVDQ>;
4383 }
4384
4385 let Predicates = [HasAVX] in {
4386   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4387   let AddedComplexity = 20 in {
4388     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4389               (VMOVZDI2PDIrm addr:$src)>;
4390     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4391               (VMOVZDI2PDIrm addr:$src)>;
4392   }
4393   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4394   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4395                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4396             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4397   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4398                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4399             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4400 }
4401
4402 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4403   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4404             (MOVZDI2PDIrm addr:$src)>;
4405   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4406             (MOVZDI2PDIrm addr:$src)>;
4407 }
4408
4409 // These are the correct encodings of the instructions so that we know how to
4410 // read correct assembly, even though we continue to emit the wrong ones for
4411 // compatibility with Darwin's buggy assembler.
4412 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4413                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4414 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4415                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4416 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4417                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4418 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4419                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4420 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4421                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4422 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4423                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4424
4425 //===---------------------------------------------------------------------===//
4426 // SSE2 - Move Quadword
4427 //===---------------------------------------------------------------------===//
4428
4429 //===---------------------------------------------------------------------===//
4430 // Move Quadword Int to Packed Quadword Int
4431 //
4432 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4433                     "vmovq\t{$src, $dst|$dst, $src}",
4434                     [(set VR128:$dst,
4435                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4436                     VEX, Requires<[HasAVX]>;
4437 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4438                     "movq\t{$src, $dst|$dst, $src}",
4439                     [(set VR128:$dst,
4440                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4441                       IIC_SSE_MOVDQ>, XS,
4442                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4443
4444 //===---------------------------------------------------------------------===//
4445 // Move Packed Quadword Int to Quadword Int
4446 //
4447 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4448                       "movq\t{$src, $dst|$dst, $src}",
4449                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4450                                     (iPTR 0))), addr:$dst)],
4451                                     IIC_SSE_MOVDQ>, VEX;
4452 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4453                       "movq\t{$src, $dst|$dst, $src}",
4454                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4455                                     (iPTR 0))), addr:$dst)],
4456                                     IIC_SSE_MOVDQ>;
4457
4458 //===---------------------------------------------------------------------===//
4459 // Store / copy lower 64-bits of a XMM register.
4460 //
4461 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4462                      "movq\t{$src, $dst|$dst, $src}",
4463                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4464 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4465                      "movq\t{$src, $dst|$dst, $src}",
4466                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4467                      IIC_SSE_MOVDQ>;
4468
4469 let AddedComplexity = 20 in
4470 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4471                      "vmovq\t{$src, $dst|$dst, $src}",
4472                      [(set VR128:$dst,
4473                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4474                                                  (loadi64 addr:$src))))))],
4475                                                  IIC_SSE_MOVDQ>,
4476                      XS, VEX, Requires<[HasAVX]>;
4477
4478 let AddedComplexity = 20 in
4479 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4480                      "movq\t{$src, $dst|$dst, $src}",
4481                      [(set VR128:$dst,
4482                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4483                                                  (loadi64 addr:$src))))))],
4484                                                  IIC_SSE_MOVDQ>,
4485                      XS, Requires<[UseSSE2]>;
4486
4487 let Predicates = [HasAVX], AddedComplexity = 20 in {
4488   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4489             (VMOVZQI2PQIrm addr:$src)>;
4490   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4491             (VMOVZQI2PQIrm addr:$src)>;
4492   def : Pat<(v2i64 (X86vzload addr:$src)),
4493             (VMOVZQI2PQIrm addr:$src)>;
4494 }
4495
4496 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4497   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4498             (MOVZQI2PQIrm addr:$src)>;
4499   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4500             (MOVZQI2PQIrm addr:$src)>;
4501   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4502 }
4503
4504 let Predicates = [HasAVX] in {
4505 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4506           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4507 def : Pat<(v4i64 (X86vzload addr:$src)),
4508           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4509 }
4510
4511 //===---------------------------------------------------------------------===//
4512 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4513 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4514 //
4515 let AddedComplexity = 15 in
4516 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4517                         "vmovq\t{$src, $dst|$dst, $src}",
4518                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4519                     IIC_SSE_MOVQ_RR>,
4520                       XS, VEX, Requires<[HasAVX]>;
4521 let AddedComplexity = 15 in
4522 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4523                         "movq\t{$src, $dst|$dst, $src}",
4524                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4525                     IIC_SSE_MOVQ_RR>,
4526                       XS, Requires<[UseSSE2]>;
4527
4528 let AddedComplexity = 20 in
4529 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4530                         "vmovq\t{$src, $dst|$dst, $src}",
4531                     [(set VR128:$dst, (v2i64 (X86vzmovl
4532                                              (loadv2i64 addr:$src))))],
4533                                              IIC_SSE_MOVDQ>,
4534                       XS, VEX, Requires<[HasAVX]>;
4535 let AddedComplexity = 20 in {
4536 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4537                         "movq\t{$src, $dst|$dst, $src}",
4538                     [(set VR128:$dst, (v2i64 (X86vzmovl
4539                                              (loadv2i64 addr:$src))))],
4540                                              IIC_SSE_MOVDQ>,
4541                       XS, Requires<[UseSSE2]>;
4542 }
4543
4544 let AddedComplexity = 20 in {
4545   let Predicates = [HasAVX] in {
4546     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4547               (VMOVZPQILo2PQIrm addr:$src)>;
4548     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4549               (VMOVZPQILo2PQIrr VR128:$src)>;
4550   }
4551   let Predicates = [UseSSE2] in {
4552     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4553               (MOVZPQILo2PQIrm addr:$src)>;
4554     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4555               (MOVZPQILo2PQIrr VR128:$src)>;
4556   }
4557 }
4558
4559 // Instructions to match in the assembler
4560 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4561                       "movq\t{$src, $dst|$dst, $src}", [],
4562                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4563 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4564                       "movq\t{$src, $dst|$dst, $src}", [],
4565                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4566 // Recognize "movd" with GR64 destination, but encode as a "movq"
4567 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4568                           "movd\t{$src, $dst|$dst, $src}", [],
4569                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4570
4571 // Instructions for the disassembler
4572 // xr = XMM register
4573 // xm = mem64
4574
4575 let Predicates = [HasAVX] in
4576 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4577                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4578 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4579                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4580
4581 //===---------------------------------------------------------------------===//
4582 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4583 //===---------------------------------------------------------------------===//
4584 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4585                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4586                               X86MemOperand x86memop> {
4587 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4588                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4589                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4590                       IIC_SSE_MOV_LH>;
4591 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4592                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4593                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4594                       IIC_SSE_MOV_LH>;
4595 }
4596
4597 let Predicates = [HasAVX] in {
4598   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4599                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4600   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4601                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4602   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4603                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4604   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4605                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4606 }
4607 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4608                                    memopv4f32, f128mem>;
4609 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4610                                    memopv4f32, f128mem>;
4611
4612 let Predicates = [HasAVX] in {
4613   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4614             (VMOVSHDUPrr VR128:$src)>;
4615   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4616             (VMOVSHDUPrm addr:$src)>;
4617   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4618             (VMOVSLDUPrr VR128:$src)>;
4619   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4620             (VMOVSLDUPrm addr:$src)>;
4621   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4622             (VMOVSHDUPYrr VR256:$src)>;
4623   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4624             (VMOVSHDUPYrm addr:$src)>;
4625   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4626             (VMOVSLDUPYrr VR256:$src)>;
4627   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4628             (VMOVSLDUPYrm addr:$src)>;
4629 }
4630
4631 let Predicates = [UseSSE3] in {
4632   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4633             (MOVSHDUPrr VR128:$src)>;
4634   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4635             (MOVSHDUPrm addr:$src)>;
4636   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4637             (MOVSLDUPrr VR128:$src)>;
4638   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4639             (MOVSLDUPrm addr:$src)>;
4640 }
4641
4642 //===---------------------------------------------------------------------===//
4643 // SSE3 - Replicate Double FP - MOVDDUP
4644 //===---------------------------------------------------------------------===//
4645
4646 multiclass sse3_replicate_dfp<string OpcodeStr> {
4647 let neverHasSideEffects = 1 in
4648 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4649                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4650                     [], IIC_SSE_MOV_LH>;
4651 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4652                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4653                     [(set VR128:$dst,
4654                       (v2f64 (X86Movddup
4655                               (scalar_to_vector (loadf64 addr:$src)))))],
4656                               IIC_SSE_MOV_LH>;
4657 }
4658
4659 // FIXME: Merge with above classe when there're patterns for the ymm version
4660 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4661 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4662                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4663                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4664 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4665                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4666                     [(set VR256:$dst,
4667                       (v4f64 (X86Movddup
4668                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4669 }
4670
4671 let Predicates = [HasAVX] in {
4672   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4673   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4674 }
4675
4676 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4677
4678 let Predicates = [HasAVX] in {
4679   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4680             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4681   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4682             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4683   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4684             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4685   def : Pat<(X86Movddup (bc_v2f64
4686                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4687             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4688
4689   // 256-bit version
4690   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4691             (VMOVDDUPYrm addr:$src)>;
4692   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4693             (VMOVDDUPYrm addr:$src)>;
4694   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4695             (VMOVDDUPYrm addr:$src)>;
4696   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4697             (VMOVDDUPYrr VR256:$src)>;
4698 }
4699
4700 let Predicates = [UseSSE3] in {
4701   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4702             (MOVDDUPrm addr:$src)>;
4703   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4704             (MOVDDUPrm addr:$src)>;
4705   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4706             (MOVDDUPrm addr:$src)>;
4707   def : Pat<(X86Movddup (bc_v2f64
4708                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4709             (MOVDDUPrm addr:$src)>;
4710 }
4711
4712 //===---------------------------------------------------------------------===//
4713 // SSE3 - Move Unaligned Integer
4714 //===---------------------------------------------------------------------===//
4715
4716 let Predicates = [HasAVX] in {
4717   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4718                    "vlddqu\t{$src, $dst|$dst, $src}",
4719                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4720   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4721                    "vlddqu\t{$src, $dst|$dst, $src}",
4722                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
4723                    VEX, VEX_L;
4724 }
4725 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4726                    "lddqu\t{$src, $dst|$dst, $src}",
4727                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4728                    IIC_SSE_LDDQU>;
4729
4730 //===---------------------------------------------------------------------===//
4731 // SSE3 - Arithmetic
4732 //===---------------------------------------------------------------------===//
4733
4734 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4735                        X86MemOperand x86memop, OpndItins itins,
4736                        bit Is2Addr = 1> {
4737   def rr : I<0xD0, MRMSrcReg,
4738        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4739        !if(Is2Addr,
4740            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4741            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4742        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
4743   def rm : I<0xD0, MRMSrcMem,
4744        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4745        !if(Is2Addr,
4746            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4747            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4748        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
4749 }
4750
4751 let Predicates = [HasAVX] in {
4752   let ExeDomain = SSEPackedSingle in {
4753     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4754                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4755     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4756                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
4757   }
4758   let ExeDomain = SSEPackedDouble in {
4759     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4760                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4761     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4762                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
4763   }
4764 }
4765 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
4766   let ExeDomain = SSEPackedSingle in
4767   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4768                               f128mem, SSE_ALU_F32P>, TB, XD;
4769   let ExeDomain = SSEPackedDouble in
4770   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4771                               f128mem, SSE_ALU_F64P>, TB, OpSize;
4772 }
4773
4774 //===---------------------------------------------------------------------===//
4775 // SSE3 Instructions
4776 //===---------------------------------------------------------------------===//
4777
4778 // Horizontal ops
4779 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4780                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4781   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4782        !if(Is2Addr,
4783          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4784          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4785       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
4786
4787   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4788        !if(Is2Addr,
4789          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4790          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4791       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4792         IIC_SSE_HADDSUB_RM>;
4793 }
4794 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4795                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4796   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4797        !if(Is2Addr,
4798          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4799          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4800       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
4801
4802   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4803        !if(Is2Addr,
4804          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4805          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4806       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4807         IIC_SSE_HADDSUB_RM>;
4808 }
4809
4810 let Predicates = [HasAVX] in {
4811   let ExeDomain = SSEPackedSingle in {
4812     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4813                             X86fhadd, 0>, VEX_4V;
4814     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4815                             X86fhsub, 0>, VEX_4V;
4816     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4817                             X86fhadd, 0>, VEX_4V, VEX_L;
4818     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4819                             X86fhsub, 0>, VEX_4V, VEX_L;
4820   }
4821   let ExeDomain = SSEPackedDouble in {
4822     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4823                             X86fhadd, 0>, VEX_4V;
4824     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4825                             X86fhsub, 0>, VEX_4V;
4826     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4827                             X86fhadd, 0>, VEX_4V, VEX_L;
4828     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4829                             X86fhsub, 0>, VEX_4V, VEX_L;
4830   }
4831 }
4832
4833 let Constraints = "$src1 = $dst" in {
4834   let ExeDomain = SSEPackedSingle in {
4835     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
4836     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
4837   }
4838   let ExeDomain = SSEPackedDouble in {
4839     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
4840     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
4841   }
4842 }
4843
4844 //===---------------------------------------------------------------------===//
4845 // SSSE3 - Packed Absolute Instructions
4846 //===---------------------------------------------------------------------===//
4847
4848
4849 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4850 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4851                             Intrinsic IntId128> {
4852   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4853                     (ins VR128:$src),
4854                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4855                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
4856                     OpSize;
4857
4858   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4859                     (ins i128mem:$src),
4860                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4861                     [(set VR128:$dst,
4862                       (IntId128
4863                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
4864                     OpSize;
4865 }
4866
4867 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4868 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
4869                               Intrinsic IntId256> {
4870   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
4871                     (ins VR256:$src),
4872                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4873                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
4874                     OpSize;
4875
4876   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
4877                     (ins i256mem:$src),
4878                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4879                     [(set VR256:$dst,
4880                       (IntId256
4881                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
4882 }
4883
4884 let Predicates = [HasAVX] in {
4885   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
4886                                   int_x86_ssse3_pabs_b_128>, VEX;
4887   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
4888                                   int_x86_ssse3_pabs_w_128>, VEX;
4889   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
4890                                   int_x86_ssse3_pabs_d_128>, VEX;
4891 }
4892
4893 let Predicates = [HasAVX2] in {
4894   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
4895                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
4896   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
4897                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
4898   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
4899                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
4900 }
4901
4902 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
4903                               int_x86_ssse3_pabs_b_128>;
4904 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
4905                               int_x86_ssse3_pabs_w_128>;
4906 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
4907                               int_x86_ssse3_pabs_d_128>;
4908
4909 //===---------------------------------------------------------------------===//
4910 // SSSE3 - Packed Binary Operator Instructions
4911 //===---------------------------------------------------------------------===//
4912
4913 def SSE_PHADDSUBD : OpndItins<
4914   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
4915 >;
4916 def SSE_PHADDSUBSW : OpndItins<
4917   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
4918 >;
4919 def SSE_PHADDSUBW : OpndItins<
4920   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
4921 >;
4922 def SSE_PSHUFB : OpndItins<
4923   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
4924 >;
4925 def SSE_PSIGN : OpndItins<
4926   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
4927 >;
4928 def SSE_PMULHRSW : OpndItins<
4929   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
4930 >;
4931
4932 /// SS3I_binop_rm - Simple SSSE3 bin op
4933 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4934                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
4935                          X86MemOperand x86memop, OpndItins itins,
4936                          bit Is2Addr = 1> {
4937   let isCommutable = 1 in
4938   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
4939        (ins RC:$src1, RC:$src2),
4940        !if(Is2Addr,
4941          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4942          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4943        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
4944        OpSize;
4945   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
4946        (ins RC:$src1, x86memop:$src2),
4947        !if(Is2Addr,
4948          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4949          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4950        [(set RC:$dst,
4951          (OpVT (OpNode RC:$src1,
4952           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
4953 }
4954
4955 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
4956 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
4957                              Intrinsic IntId128, OpndItins itins,
4958                              bit Is2Addr = 1> {
4959   let isCommutable = 1 in
4960   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4961        (ins VR128:$src1, VR128:$src2),
4962        !if(Is2Addr,
4963          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4964          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4965        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4966        OpSize;
4967   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4968        (ins VR128:$src1, i128mem:$src2),
4969        !if(Is2Addr,
4970          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4971          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4972        [(set VR128:$dst,
4973          (IntId128 VR128:$src1,
4974           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
4975 }
4976
4977 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
4978                                Intrinsic IntId256> {
4979   let isCommutable = 1 in
4980   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
4981        (ins VR256:$src1, VR256:$src2),
4982        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4983        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
4984        OpSize;
4985   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
4986        (ins VR256:$src1, i256mem:$src2),
4987        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4988        [(set VR256:$dst,
4989          (IntId256 VR256:$src1,
4990           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
4991 }
4992
4993 let ImmT = NoImm, Predicates = [HasAVX] in {
4994 let isCommutable = 0 in {
4995   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
4996                                   memopv2i64, i128mem,
4997                                   SSE_PHADDSUBW, 0>, VEX_4V;
4998   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
4999                                   memopv2i64, i128mem,
5000                                   SSE_PHADDSUBD, 0>, VEX_4V;
5001   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5002                                   memopv2i64, i128mem,
5003                                   SSE_PHADDSUBW, 0>, VEX_4V;
5004   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5005                                   memopv2i64, i128mem,
5006                                   SSE_PHADDSUBD, 0>, VEX_4V;
5007   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5008                                   memopv2i64, i128mem,
5009                                   SSE_PSIGN, 0>, VEX_4V;
5010   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5011                                   memopv2i64, i128mem,
5012                                   SSE_PSIGN, 0>, VEX_4V;
5013   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5014                                   memopv2i64, i128mem,
5015                                   SSE_PSIGN, 0>, VEX_4V;
5016   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5017                                   memopv2i64, i128mem,
5018                                   SSE_PSHUFB, 0>, VEX_4V;
5019   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5020                                       int_x86_ssse3_phadd_sw_128,
5021                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5022   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5023                                       int_x86_ssse3_phsub_sw_128,
5024                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5025   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5026                                       int_x86_ssse3_pmadd_ub_sw_128,
5027                                       SSE_PMADD, 0>, VEX_4V;
5028 }
5029 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5030                                       int_x86_ssse3_pmul_hr_sw_128,
5031                                       SSE_PMULHRSW, 0>, VEX_4V;
5032 }
5033
5034 let ImmT = NoImm, Predicates = [HasAVX2] in {
5035 let isCommutable = 0 in {
5036   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5037                                   memopv4i64, i256mem,
5038                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5039   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5040                                   memopv4i64, i256mem,
5041                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5042   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5043                                   memopv4i64, i256mem,
5044                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5045   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5046                                   memopv4i64, i256mem,
5047                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5048   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5049                                   memopv4i64, i256mem,
5050                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5051   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5052                                   memopv4i64, i256mem,
5053                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5054   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5055                                   memopv4i64, i256mem,
5056                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5057   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5058                                   memopv4i64, i256mem,
5059                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5060   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5061                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5062   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5063                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5064   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5065                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5066 }
5067 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5068                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5069 }
5070
5071 // None of these have i8 immediate fields.
5072 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5073 let isCommutable = 0 in {
5074   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5075                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5076   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5077                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5078   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5079                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5080   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5081                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5082   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5083                                  memopv2i64, i128mem, SSE_PSIGN>;
5084   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5085                                  memopv2i64, i128mem, SSE_PSIGN>;
5086   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5087                                  memopv2i64, i128mem, SSE_PSIGN>;
5088   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5089                                  memopv2i64, i128mem, SSE_PSHUFB>;
5090   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5091                                      int_x86_ssse3_phadd_sw_128,
5092                                      SSE_PHADDSUBSW>;
5093   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5094                                      int_x86_ssse3_phsub_sw_128,
5095                                      SSE_PHADDSUBSW>;
5096   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5097                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5098 }
5099 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5100                                      int_x86_ssse3_pmul_hr_sw_128,
5101                                      SSE_PMULHRSW>;
5102 }
5103
5104 //===---------------------------------------------------------------------===//
5105 // SSSE3 - Packed Align Instruction Patterns
5106 //===---------------------------------------------------------------------===//
5107
5108 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5109   let neverHasSideEffects = 1 in {
5110   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5111       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5112       !if(Is2Addr,
5113         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5114         !strconcat(asm,
5115                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5116       [], IIC_SSE_PALIGNR>, OpSize;
5117   let mayLoad = 1 in
5118   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5119       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5120       !if(Is2Addr,
5121         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5122         !strconcat(asm,
5123                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5124       [], IIC_SSE_PALIGNR>, OpSize;
5125   }
5126 }
5127
5128 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5129   let neverHasSideEffects = 1 in {
5130   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5131       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5132       !strconcat(asm,
5133                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5134       []>, OpSize;
5135   let mayLoad = 1 in
5136   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5137       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5138       !strconcat(asm,
5139                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5140       []>, OpSize;
5141   }
5142 }
5143
5144 let Predicates = [HasAVX] in
5145   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5146 let Predicates = [HasAVX2] in
5147   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V, VEX_L;
5148 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5149   defm PALIGN : ssse3_palign<"palignr">;
5150
5151 let Predicates = [HasAVX2] in {
5152 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5153           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5154 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5155           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5156 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5157           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5158 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5159           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5160 }
5161
5162 let Predicates = [HasAVX] in {
5163 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5164           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5165 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5166           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5167 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5168           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5169 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5170           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5171 }
5172
5173 let Predicates = [UseSSSE3] in {
5174 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5175           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5176 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5177           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5178 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5179           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5180 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5181           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5182 }
5183
5184 //===---------------------------------------------------------------------===//
5185 // SSSE3 - Thread synchronization
5186 //===---------------------------------------------------------------------===//
5187
5188 let usesCustomInserter = 1 in {
5189 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5190                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5191                 Requires<[HasSSE3]>;
5192 }
5193
5194 let Uses = [EAX, ECX, EDX] in
5195 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5196                  TB, Requires<[HasSSE3]>;
5197 let Uses = [ECX, EAX] in
5198 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5199                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5200                 TB, Requires<[HasSSE3]>;
5201
5202 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5203 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5204
5205 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5206       Requires<[In32BitMode]>;
5207 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5208       Requires<[In64BitMode]>;
5209
5210 //===----------------------------------------------------------------------===//
5211 // SSE4.1 - Packed Move with Sign/Zero Extend
5212 //===----------------------------------------------------------------------===//
5213
5214 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5215   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5216                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5217                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5218
5219   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5220                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5221        [(set VR128:$dst,
5222          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5223        OpSize;
5224 }
5225
5226 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5227                                  Intrinsic IntId> {
5228   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5229                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5230                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5231
5232   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5233                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5234                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5235 }
5236
5237 let Predicates = [HasAVX] in {
5238 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5239                                      VEX;
5240 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5241                                      VEX;
5242 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5243                                      VEX;
5244 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5245                                      VEX;
5246 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5247                                      VEX;
5248 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5249                                      VEX;
5250 }
5251
5252 let Predicates = [HasAVX2] in {
5253 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5254                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5255 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5256                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5257 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5258                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5259 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5260                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5261 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5262                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5263 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5264                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5265 }
5266
5267 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5268 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5269 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5270 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5271 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5272 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5273
5274 let Predicates = [HasAVX] in {
5275   // Common patterns involving scalar load.
5276   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5277             (VPMOVSXBWrm addr:$src)>;
5278   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5279             (VPMOVSXBWrm addr:$src)>;
5280   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5281             (VPMOVSXBWrm addr:$src)>;
5282
5283   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5284             (VPMOVSXWDrm addr:$src)>;
5285   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5286             (VPMOVSXWDrm addr:$src)>;
5287   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5288             (VPMOVSXWDrm addr:$src)>;
5289
5290   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5291             (VPMOVSXDQrm addr:$src)>;
5292   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5293             (VPMOVSXDQrm addr:$src)>;
5294   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5295             (VPMOVSXDQrm addr:$src)>;
5296
5297   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5298             (VPMOVZXBWrm addr:$src)>;
5299   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5300             (VPMOVZXBWrm addr:$src)>;
5301   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5302             (VPMOVZXBWrm addr:$src)>;
5303
5304   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5305             (VPMOVZXWDrm addr:$src)>;
5306   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5307             (VPMOVZXWDrm addr:$src)>;
5308   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5309             (VPMOVZXWDrm addr:$src)>;
5310
5311   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5312             (VPMOVZXDQrm addr:$src)>;
5313   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5314             (VPMOVZXDQrm addr:$src)>;
5315   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5316             (VPMOVZXDQrm addr:$src)>;
5317 }
5318
5319 let Predicates = [UseSSE41] in {
5320   // Common patterns involving scalar load.
5321   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5322             (PMOVSXBWrm addr:$src)>;
5323   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5324             (PMOVSXBWrm addr:$src)>;
5325   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5326             (PMOVSXBWrm addr:$src)>;
5327
5328   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5329             (PMOVSXWDrm addr:$src)>;
5330   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5331             (PMOVSXWDrm addr:$src)>;
5332   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5333             (PMOVSXWDrm addr:$src)>;
5334
5335   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5336             (PMOVSXDQrm addr:$src)>;
5337   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5338             (PMOVSXDQrm addr:$src)>;
5339   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5340             (PMOVSXDQrm addr:$src)>;
5341
5342   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5343             (PMOVZXBWrm addr:$src)>;
5344   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5345             (PMOVZXBWrm addr:$src)>;
5346   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5347             (PMOVZXBWrm addr:$src)>;
5348
5349   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5350             (PMOVZXWDrm addr:$src)>;
5351   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5352             (PMOVZXWDrm addr:$src)>;
5353   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5354             (PMOVZXWDrm addr:$src)>;
5355
5356   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5357             (PMOVZXDQrm addr:$src)>;
5358   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5359             (PMOVZXDQrm addr:$src)>;
5360   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5361             (PMOVZXDQrm addr:$src)>;
5362 }
5363
5364 let Predicates = [HasAVX2] in {
5365   let AddedComplexity = 15 in {
5366     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5367               (VPMOVZXDQYrr VR128:$src)>;
5368     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5369               (VPMOVZXWDYrr VR128:$src)>;
5370   }
5371
5372   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5373   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5374 }
5375
5376 let Predicates = [HasAVX] in {
5377   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5378   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5379 }
5380
5381 let Predicates = [UseSSE41] in {
5382   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5383   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5384 }
5385
5386
5387 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5388   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5389                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5390                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5391
5392   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5393                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5394        [(set VR128:$dst,
5395          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5396           OpSize;
5397 }
5398
5399 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5400                                  Intrinsic IntId> {
5401   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5402                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5403                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5404
5405   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5406                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5407        [(set VR256:$dst,
5408          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5409           OpSize;
5410 }
5411
5412 let Predicates = [HasAVX] in {
5413 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5414                                      VEX;
5415 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5416                                      VEX;
5417 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5418                                      VEX;
5419 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5420                                      VEX;
5421 }
5422
5423 let Predicates = [HasAVX2] in {
5424 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5425                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5426 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5427                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5428 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5429                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5430 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5431                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5432 }
5433
5434 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5435 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5436 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5437 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5438
5439 let Predicates = [HasAVX] in {
5440   // Common patterns involving scalar load
5441   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5442             (VPMOVSXBDrm addr:$src)>;
5443   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5444             (VPMOVSXWQrm addr:$src)>;
5445
5446   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5447             (VPMOVZXBDrm addr:$src)>;
5448   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5449             (VPMOVZXWQrm addr:$src)>;
5450 }
5451
5452 let Predicates = [UseSSE41] in {
5453   // Common patterns involving scalar load
5454   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5455             (PMOVSXBDrm addr:$src)>;
5456   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5457             (PMOVSXWQrm addr:$src)>;
5458
5459   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5460             (PMOVZXBDrm addr:$src)>;
5461   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5462             (PMOVZXWQrm addr:$src)>;
5463 }
5464
5465 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5466   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5467                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5468                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5469
5470   // Expecting a i16 load any extended to i32 value.
5471   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5472                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5473                  [(set VR128:$dst, (IntId (bitconvert
5474                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5475                  OpSize;
5476 }
5477
5478 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5479                                  Intrinsic IntId> {
5480   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5481                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5482                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5483
5484   // Expecting a i16 load any extended to i32 value.
5485   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5486                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5487                   [(set VR256:$dst, (IntId (bitconvert
5488                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5489                   OpSize;
5490 }
5491
5492 let Predicates = [HasAVX] in {
5493 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5494                                      VEX;
5495 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5496                                      VEX;
5497 }
5498 let Predicates = [HasAVX2] in {
5499 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5500                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5501 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5502                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5503 }
5504 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5505 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5506
5507 let Predicates = [HasAVX2] in {
5508   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5509             (VPMOVSXWDYrm addr:$src)>;
5510   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5511             (VPMOVSXDQYrm addr:$src)>;
5512
5513   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5514                     (scalar_to_vector (loadi64 addr:$src))))))),
5515             (VPMOVSXBDYrm addr:$src)>;
5516   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5517                     (scalar_to_vector (loadf64 addr:$src))))))),
5518             (VPMOVSXBDYrm addr:$src)>;
5519
5520   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5521                     (scalar_to_vector (loadi64 addr:$src))))))),
5522             (VPMOVSXWQYrm addr:$src)>;
5523   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5524                     (scalar_to_vector (loadf64 addr:$src))))))),
5525             (VPMOVSXWQYrm addr:$src)>;
5526
5527   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5528                     (scalar_to_vector (loadi32 addr:$src))))))),
5529             (VPMOVSXBQYrm addr:$src)>;
5530 }
5531
5532 let Predicates = [HasAVX] in {
5533   // Common patterns involving scalar load
5534   def : Pat<(int_x86_sse41_pmovsxbq
5535               (bitconvert (v4i32 (X86vzmovl
5536                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5537             (VPMOVSXBQrm addr:$src)>;
5538
5539   def : Pat<(int_x86_sse41_pmovzxbq
5540               (bitconvert (v4i32 (X86vzmovl
5541                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5542             (VPMOVZXBQrm addr:$src)>;
5543 }
5544
5545 let Predicates = [UseSSE41] in {
5546   // Common patterns involving scalar load
5547   def : Pat<(int_x86_sse41_pmovsxbq
5548               (bitconvert (v4i32 (X86vzmovl
5549                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5550             (PMOVSXBQrm addr:$src)>;
5551
5552   def : Pat<(int_x86_sse41_pmovzxbq
5553               (bitconvert (v4i32 (X86vzmovl
5554                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5555             (PMOVZXBQrm addr:$src)>;
5556
5557   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5558                     (scalar_to_vector (loadi64 addr:$src))))))),
5559             (PMOVSXWDrm addr:$src)>;
5560   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5561                     (scalar_to_vector (loadf64 addr:$src))))))),
5562             (PMOVSXWDrm addr:$src)>;
5563   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5564                     (scalar_to_vector (loadi32 addr:$src))))))),
5565             (PMOVSXBDrm addr:$src)>;
5566   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5567                     (scalar_to_vector (loadi32 addr:$src))))))),
5568             (PMOVSXWQrm addr:$src)>;
5569   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5570                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5571             (PMOVSXBQrm addr:$src)>;
5572   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5573                     (scalar_to_vector (loadi64 addr:$src))))))),
5574             (PMOVSXDQrm addr:$src)>;
5575   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5576                     (scalar_to_vector (loadf64 addr:$src))))))),
5577             (PMOVSXDQrm addr:$src)>;
5578   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5579                     (scalar_to_vector (loadi64 addr:$src))))))),
5580             (PMOVSXBWrm addr:$src)>;
5581   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5582                     (scalar_to_vector (loadf64 addr:$src))))))),
5583             (PMOVSXBWrm addr:$src)>;
5584 }
5585
5586 let Predicates = [HasAVX2] in {
5587   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5588   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5589   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5590
5591   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5592   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5593
5594   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5595
5596   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5597             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5598   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5599             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5600   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5601             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5602
5603   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5604             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5605   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5606             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5607
5608   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5609             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5610 }
5611
5612 let Predicates = [HasAVX] in {
5613   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5614   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5615   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5616
5617   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5618   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5619
5620   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5621
5622   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5623             (VPMOVZXBWrm addr:$src)>;
5624   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5625             (VPMOVZXBWrm addr:$src)>;
5626   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5627             (VPMOVZXBDrm addr:$src)>;
5628   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5629             (VPMOVZXBQrm addr:$src)>;
5630
5631   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5632             (VPMOVZXWDrm addr:$src)>;
5633   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5634             (VPMOVZXWDrm addr:$src)>;
5635   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5636             (VPMOVZXWQrm addr:$src)>;
5637
5638   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5639             (VPMOVZXDQrm addr:$src)>;
5640   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5641             (VPMOVZXDQrm addr:$src)>;
5642   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5643             (VPMOVZXDQrm addr:$src)>;
5644
5645   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5646                     (scalar_to_vector (loadi64 addr:$src))))))),
5647             (VPMOVSXWDrm addr:$src)>;
5648   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5649                     (scalar_to_vector (loadi64 addr:$src))))))),
5650             (VPMOVSXDQrm addr:$src)>;
5651   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5652                     (scalar_to_vector (loadf64 addr:$src))))))),
5653             (VPMOVSXWDrm addr:$src)>;
5654   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5655                     (scalar_to_vector (loadf64 addr:$src))))))),
5656             (VPMOVSXDQrm addr:$src)>;
5657   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5658                     (scalar_to_vector (loadi64 addr:$src))))))),
5659             (VPMOVSXBWrm addr:$src)>;
5660   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5661                     (scalar_to_vector (loadf64 addr:$src))))))),
5662             (VPMOVSXBWrm addr:$src)>;
5663
5664   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5665                     (scalar_to_vector (loadi32 addr:$src))))))),
5666             (VPMOVSXBDrm addr:$src)>;
5667   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5668                     (scalar_to_vector (loadi32 addr:$src))))))),
5669             (VPMOVSXWQrm addr:$src)>;
5670   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5671                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5672             (VPMOVSXBQrm addr:$src)>;
5673 }
5674
5675 let Predicates = [UseSSE41] in {
5676   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
5677   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
5678   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
5679
5680   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
5681   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
5682
5683   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
5684
5685   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5686             (PMOVZXBWrm addr:$src)>;
5687   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5688             (PMOVZXBWrm addr:$src)>;
5689   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5690             (PMOVZXBDrm addr:$src)>;
5691   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5692             (PMOVZXBQrm addr:$src)>;
5693
5694   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5695             (PMOVZXWDrm addr:$src)>;
5696   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5697             (PMOVZXWDrm addr:$src)>;
5698   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5699             (PMOVZXWQrm addr:$src)>;
5700
5701   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5702             (PMOVZXDQrm addr:$src)>;
5703   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5704             (PMOVZXDQrm addr:$src)>;
5705   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5706             (PMOVZXDQrm addr:$src)>;
5707 }
5708
5709 //===----------------------------------------------------------------------===//
5710 // SSE4.1 - Extract Instructions
5711 //===----------------------------------------------------------------------===//
5712
5713 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5714 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5715   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5716                  (ins VR128:$src1, i32i8imm:$src2),
5717                  !strconcat(OpcodeStr,
5718                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5719                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5720                  OpSize;
5721   let neverHasSideEffects = 1, mayStore = 1 in
5722   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5723                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5724                  !strconcat(OpcodeStr,
5725                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5726                  []>, OpSize;
5727 // FIXME:
5728 // There's an AssertZext in the way of writing the store pattern
5729 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5730 }
5731
5732 let Predicates = [HasAVX] in {
5733   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5734   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5735          (ins VR128:$src1, i32i8imm:$src2),
5736          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5737 }
5738
5739 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5740
5741
5742 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5743 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5744   let neverHasSideEffects = 1, mayStore = 1 in
5745   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5746                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5747                  !strconcat(OpcodeStr,
5748                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5749                  []>, OpSize;
5750 // FIXME:
5751 // There's an AssertZext in the way of writing the store pattern
5752 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5753 }
5754
5755 let Predicates = [HasAVX] in
5756   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5757
5758 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5759
5760
5761 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5762 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5763   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5764                  (ins VR128:$src1, i32i8imm:$src2),
5765                  !strconcat(OpcodeStr,
5766                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5767                  [(set GR32:$dst,
5768                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5769   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5770                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5771                  !strconcat(OpcodeStr,
5772                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5773                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5774                           addr:$dst)]>, OpSize;
5775 }
5776
5777 let Predicates = [HasAVX] in
5778   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5779
5780 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5781
5782 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5783 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5784   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5785                  (ins VR128:$src1, i32i8imm:$src2),
5786                  !strconcat(OpcodeStr,
5787                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5788                  [(set GR64:$dst,
5789                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5790   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5791                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5792                  !strconcat(OpcodeStr,
5793                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5794                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5795                           addr:$dst)]>, OpSize, REX_W;
5796 }
5797
5798 let Predicates = [HasAVX] in
5799   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5800
5801 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5802
5803 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5804 /// destination
5805 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5806   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5807                  (ins VR128:$src1, i32i8imm:$src2),
5808                  !strconcat(OpcodeStr,
5809                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5810                  [(set GR32:$dst,
5811                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5812            OpSize;
5813   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5814                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5815                  !strconcat(OpcodeStr,
5816                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5817                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5818                           addr:$dst)]>, OpSize;
5819 }
5820
5821 let ExeDomain = SSEPackedSingle in {
5822   let Predicates = [HasAVX] in {
5823     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5824     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5825                     (ins VR128:$src1, i32i8imm:$src2),
5826                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5827                     []>, OpSize, VEX;
5828   }
5829   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5830 }
5831
5832 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5833 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5834                                               imm:$src2))),
5835                  addr:$dst),
5836           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5837           Requires<[HasAVX]>;
5838 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5839                                               imm:$src2))),
5840                  addr:$dst),
5841           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5842           Requires<[UseSSE41]>;
5843
5844 //===----------------------------------------------------------------------===//
5845 // SSE4.1 - Insert Instructions
5846 //===----------------------------------------------------------------------===//
5847
5848 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5849   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5850       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5851       !if(Is2Addr,
5852         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5853         !strconcat(asm,
5854                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5855       [(set VR128:$dst,
5856         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5857   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5858       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5859       !if(Is2Addr,
5860         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5861         !strconcat(asm,
5862                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5863       [(set VR128:$dst,
5864         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5865                    imm:$src3))]>, OpSize;
5866 }
5867
5868 let Predicates = [HasAVX] in
5869   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5870 let Constraints = "$src1 = $dst" in
5871   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5872
5873 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5874   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5875       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5876       !if(Is2Addr,
5877         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5878         !strconcat(asm,
5879                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5880       [(set VR128:$dst,
5881         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5882       OpSize;
5883   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5884       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5885       !if(Is2Addr,
5886         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5887         !strconcat(asm,
5888                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5889       [(set VR128:$dst,
5890         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5891                           imm:$src3)))]>, OpSize;
5892 }
5893
5894 let Predicates = [HasAVX] in
5895   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5896 let Constraints = "$src1 = $dst" in
5897   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5898
5899 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5900   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5901       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5902       !if(Is2Addr,
5903         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5904         !strconcat(asm,
5905                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5906       [(set VR128:$dst,
5907         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5908       OpSize;
5909   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5910       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5911       !if(Is2Addr,
5912         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5913         !strconcat(asm,
5914                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5915       [(set VR128:$dst,
5916         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5917                           imm:$src3)))]>, OpSize;
5918 }
5919
5920 let Predicates = [HasAVX] in
5921   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5922 let Constraints = "$src1 = $dst" in
5923   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5924
5925 // insertps has a few different modes, there's the first two here below which
5926 // are optimized inserts that won't zero arbitrary elements in the destination
5927 // vector. The next one matches the intrinsic and could zero arbitrary elements
5928 // in the target vector.
5929 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5930   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5931       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5932       !if(Is2Addr,
5933         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5934         !strconcat(asm,
5935                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5936       [(set VR128:$dst,
5937         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5938       OpSize;
5939   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5940       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5941       !if(Is2Addr,
5942         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5943         !strconcat(asm,
5944                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5945       [(set VR128:$dst,
5946         (X86insrtps VR128:$src1,
5947                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5948                     imm:$src3))]>, OpSize;
5949 }
5950
5951 let ExeDomain = SSEPackedSingle in {
5952   let Predicates = [HasAVX] in
5953     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5954   let Constraints = "$src1 = $dst" in
5955     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5956 }
5957
5958 //===----------------------------------------------------------------------===//
5959 // SSE4.1 - Round Instructions
5960 //===----------------------------------------------------------------------===//
5961
5962 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5963                             X86MemOperand x86memop, RegisterClass RC,
5964                             PatFrag mem_frag32, PatFrag mem_frag64,
5965                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5966 let ExeDomain = SSEPackedSingle in {
5967   // Intrinsic operation, reg.
5968   // Vector intrinsic operation, reg
5969   def PSr : SS4AIi8<opcps, MRMSrcReg,
5970                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5971                     !strconcat(OpcodeStr,
5972                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5973                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5974                     OpSize;
5975
5976   // Vector intrinsic operation, mem
5977   def PSm : SS4AIi8<opcps, MRMSrcMem,
5978                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5979                     !strconcat(OpcodeStr,
5980                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5981                     [(set RC:$dst,
5982                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5983                     OpSize;
5984 } // ExeDomain = SSEPackedSingle
5985
5986 let ExeDomain = SSEPackedDouble in {
5987   // Vector intrinsic operation, reg
5988   def PDr : SS4AIi8<opcpd, MRMSrcReg,
5989                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5990                     !strconcat(OpcodeStr,
5991                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5992                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
5993                     OpSize;
5994
5995   // Vector intrinsic operation, mem
5996   def PDm : SS4AIi8<opcpd, MRMSrcMem,
5997                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5998                     !strconcat(OpcodeStr,
5999                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6000                     [(set RC:$dst,
6001                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6002                     OpSize;
6003 } // ExeDomain = SSEPackedDouble
6004 }
6005
6006 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6007                             string OpcodeStr,
6008                             Intrinsic F32Int,
6009                             Intrinsic F64Int, bit Is2Addr = 1> {
6010 let ExeDomain = GenericDomain in {
6011   // Operation, reg.
6012   let hasSideEffects = 0 in
6013   def SSr : SS4AIi8<opcss, MRMSrcReg,
6014       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6015       !if(Is2Addr,
6016           !strconcat(OpcodeStr,
6017               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6018           !strconcat(OpcodeStr,
6019               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6020       []>, OpSize;
6021
6022   // Intrinsic operation, reg.
6023   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6024         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6025         !if(Is2Addr,
6026             !strconcat(OpcodeStr,
6027                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6028             !strconcat(OpcodeStr,
6029                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6030         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6031         OpSize;
6032
6033   // Intrinsic operation, mem.
6034   def SSm : SS4AIi8<opcss, MRMSrcMem,
6035         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6036         !if(Is2Addr,
6037             !strconcat(OpcodeStr,
6038                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6039             !strconcat(OpcodeStr,
6040                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6041         [(set VR128:$dst,
6042              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6043         OpSize;
6044
6045   // Operation, reg.
6046   let hasSideEffects = 0 in
6047   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6048         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6049         !if(Is2Addr,
6050             !strconcat(OpcodeStr,
6051                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6052             !strconcat(OpcodeStr,
6053                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6054         []>, OpSize;
6055
6056   // Intrinsic operation, reg.
6057   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6058         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6059         !if(Is2Addr,
6060             !strconcat(OpcodeStr,
6061                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6062             !strconcat(OpcodeStr,
6063                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6064         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6065         OpSize;
6066
6067   // Intrinsic operation, mem.
6068   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6069         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6070         !if(Is2Addr,
6071             !strconcat(OpcodeStr,
6072                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6073             !strconcat(OpcodeStr,
6074                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6075         [(set VR128:$dst,
6076               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6077         OpSize;
6078 } // ExeDomain = GenericDomain
6079 }
6080
6081 // FP round - roundss, roundps, roundsd, roundpd
6082 let Predicates = [HasAVX] in {
6083   // Intrinsic form
6084   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6085                                   memopv4f32, memopv2f64,
6086                                   int_x86_sse41_round_ps,
6087                                   int_x86_sse41_round_pd>, VEX;
6088   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6089                                   memopv8f32, memopv4f64,
6090                                   int_x86_avx_round_ps_256,
6091                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6092   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6093                                   int_x86_sse41_round_ss,
6094                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6095
6096   def : Pat<(ffloor FR32:$src),
6097             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6098   def : Pat<(f64 (ffloor FR64:$src)),
6099             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6100   def : Pat<(f32 (fnearbyint FR32:$src)),
6101             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6102   def : Pat<(f64 (fnearbyint FR64:$src)),
6103             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6104   def : Pat<(f32 (fceil FR32:$src)),
6105             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6106   def : Pat<(f64 (fceil FR64:$src)),
6107             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6108   def : Pat<(f32 (frint FR32:$src)),
6109             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6110   def : Pat<(f64 (frint FR64:$src)),
6111             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6112   def : Pat<(f32 (ftrunc FR32:$src)),
6113             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6114   def : Pat<(f64 (ftrunc FR64:$src)),
6115             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6116
6117   def : Pat<(v4f32 (ffloor VR128:$src)),
6118             (VROUNDPSr VR128:$src, (i32 0x1))>;
6119   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6120             (VROUNDPSr VR128:$src, (i32 0xC))>;
6121   def : Pat<(v4f32 (fceil VR128:$src)),
6122             (VROUNDPSr VR128:$src, (i32 0x2))>;
6123   def : Pat<(v4f32 (frint VR128:$src)),
6124             (VROUNDPSr VR128:$src, (i32 0x4))>;
6125   def : Pat<(v4f32 (ftrunc VR128:$src)),
6126             (VROUNDPSr VR128:$src, (i32 0x3))>;
6127
6128   def : Pat<(v2f64 (ffloor VR128:$src)),
6129             (VROUNDPDr VR128:$src, (i32 0x1))>;
6130   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6131             (VROUNDPDr VR128:$src, (i32 0xC))>;
6132   def : Pat<(v2f64 (fceil VR128:$src)),
6133             (VROUNDPDr VR128:$src, (i32 0x2))>;
6134   def : Pat<(v2f64 (frint VR128:$src)),
6135             (VROUNDPDr VR128:$src, (i32 0x4))>;
6136   def : Pat<(v2f64 (ftrunc VR128:$src)),
6137             (VROUNDPDr VR128:$src, (i32 0x3))>;
6138
6139   def : Pat<(v8f32 (ffloor VR256:$src)),
6140             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6141   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6142             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6143   def : Pat<(v8f32 (fceil VR256:$src)),
6144             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6145   def : Pat<(v8f32 (frint VR256:$src)),
6146             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6147   def : Pat<(v8f32 (ftrunc VR256:$src)),
6148             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6149
6150   def : Pat<(v4f64 (ffloor VR256:$src)),
6151             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6152   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6153             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6154   def : Pat<(v4f64 (fceil VR256:$src)),
6155             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6156   def : Pat<(v4f64 (frint VR256:$src)),
6157             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6158   def : Pat<(v4f64 (ftrunc VR256:$src)),
6159             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6160 }
6161
6162 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6163                                memopv4f32, memopv2f64,
6164                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6165 let Constraints = "$src1 = $dst" in
6166 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6167                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6168
6169 let Predicates = [UseSSE41] in {
6170   def : Pat<(ffloor FR32:$src),
6171             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6172   def : Pat<(f64 (ffloor FR64:$src)),
6173             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6174   def : Pat<(f32 (fnearbyint FR32:$src)),
6175             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6176   def : Pat<(f64 (fnearbyint FR64:$src)),
6177             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6178   def : Pat<(f32 (fceil FR32:$src)),
6179             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6180   def : Pat<(f64 (fceil FR64:$src)),
6181             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6182   def : Pat<(f32 (frint FR32:$src)),
6183             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6184   def : Pat<(f64 (frint FR64:$src)),
6185             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6186   def : Pat<(f32 (ftrunc FR32:$src)),
6187             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6188   def : Pat<(f64 (ftrunc FR64:$src)),
6189             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6190
6191   def : Pat<(v4f32 (ffloor VR128:$src)),
6192             (ROUNDPSr VR128:$src, (i32 0x1))>;
6193   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6194             (ROUNDPSr VR128:$src, (i32 0xC))>;
6195   def : Pat<(v4f32 (fceil VR128:$src)),
6196             (ROUNDPSr VR128:$src, (i32 0x2))>;
6197   def : Pat<(v4f32 (frint VR128:$src)),
6198             (ROUNDPSr VR128:$src, (i32 0x4))>;
6199   def : Pat<(v4f32 (ftrunc VR128:$src)),
6200             (ROUNDPSr VR128:$src, (i32 0x3))>;
6201
6202   def : Pat<(v2f64 (ffloor VR128:$src)),
6203             (ROUNDPDr VR128:$src, (i32 0x1))>;
6204   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6205             (ROUNDPDr VR128:$src, (i32 0xC))>;
6206   def : Pat<(v2f64 (fceil VR128:$src)),
6207             (ROUNDPDr VR128:$src, (i32 0x2))>;
6208   def : Pat<(v2f64 (frint VR128:$src)),
6209             (ROUNDPDr VR128:$src, (i32 0x4))>;
6210   def : Pat<(v2f64 (ftrunc VR128:$src)),
6211             (ROUNDPDr VR128:$src, (i32 0x3))>;
6212 }
6213
6214 //===----------------------------------------------------------------------===//
6215 // SSE4.1 - Packed Bit Test
6216 //===----------------------------------------------------------------------===//
6217
6218 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6219 // the intel intrinsic that corresponds to this.
6220 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6221 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6222                 "vptest\t{$src2, $src1|$src1, $src2}",
6223                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6224                 OpSize, VEX;
6225 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6226                 "vptest\t{$src2, $src1|$src1, $src2}",
6227                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6228                 OpSize, VEX;
6229
6230 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6231                 "vptest\t{$src2, $src1|$src1, $src2}",
6232                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6233                 OpSize, VEX, VEX_L;
6234 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6235                 "vptest\t{$src2, $src1|$src1, $src2}",
6236                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6237                 OpSize, VEX, VEX_L;
6238 }
6239
6240 let Defs = [EFLAGS] in {
6241 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6242               "ptest\t{$src2, $src1|$src1, $src2}",
6243               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6244               OpSize;
6245 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6246               "ptest\t{$src2, $src1|$src1, $src2}",
6247               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6248               OpSize;
6249 }
6250
6251 // The bit test instructions below are AVX only
6252 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6253                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6254   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6255             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6256             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6257   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6258             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6259             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6260             OpSize, VEX;
6261 }
6262
6263 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6264 let ExeDomain = SSEPackedSingle in {
6265 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6266 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6267                             VEX_L;
6268 }
6269 let ExeDomain = SSEPackedDouble in {
6270 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6271 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6272                             VEX_L;
6273 }
6274 }
6275
6276 //===----------------------------------------------------------------------===//
6277 // SSE4.1 - Misc Instructions
6278 //===----------------------------------------------------------------------===//
6279
6280 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6281   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6282                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6283                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6284                      OpSize, XS;
6285   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6286                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6287                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6288                       (implicit EFLAGS)]>, OpSize, XS;
6289
6290   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6291                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6292                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6293                      XS;
6294   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6295                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6296                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6297                       (implicit EFLAGS)]>, XS;
6298
6299   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6300                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6301                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6302                       XS;
6303   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6304                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6305                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6306                        (implicit EFLAGS)]>, XS;
6307 }
6308
6309
6310
6311 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6312 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6313                                  Intrinsic IntId128> {
6314   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6315                     (ins VR128:$src),
6316                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6317                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6318   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6319                      (ins i128mem:$src),
6320                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6321                      [(set VR128:$dst,
6322                        (IntId128
6323                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6324 }
6325
6326 let Predicates = [HasAVX] in
6327 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6328                                          int_x86_sse41_phminposuw>, VEX;
6329 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6330                                          int_x86_sse41_phminposuw>;
6331
6332 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6333 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6334                               Intrinsic IntId128, bit Is2Addr = 1> {
6335   let isCommutable = 1 in
6336   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6337        (ins VR128:$src1, VR128:$src2),
6338        !if(Is2Addr,
6339            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6340            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6341        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6342   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6343        (ins VR128:$src1, i128mem:$src2),
6344        !if(Is2Addr,
6345            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6346            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6347        [(set VR128:$dst,
6348          (IntId128 VR128:$src1,
6349           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6350 }
6351
6352 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6353 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6354                                 Intrinsic IntId256> {
6355   let isCommutable = 1 in
6356   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6357        (ins VR256:$src1, VR256:$src2),
6358        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6359        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6360   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6361        (ins VR256:$src1, i256mem:$src2),
6362        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6363        [(set VR256:$dst,
6364          (IntId256 VR256:$src1,
6365           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6366 }
6367
6368
6369 /// SS48I_binop_rm - Simple SSE41 binary operator.
6370 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6371                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6372                           X86MemOperand x86memop, bit Is2Addr = 1> {
6373   let isCommutable = 1 in
6374   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6375        (ins RC:$src1, RC:$src2),
6376        !if(Is2Addr,
6377            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6378            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6379        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6380   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6381        (ins RC:$src1, x86memop:$src2),
6382        !if(Is2Addr,
6383            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6384            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6385        [(set RC:$dst,
6386          (OpVT (OpNode RC:$src1,
6387           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6388 }
6389
6390 let Predicates = [HasAVX] in {
6391   let isCommutable = 0 in
6392   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6393                                                          0>, VEX_4V;
6394   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6395                                   memopv2i64, i128mem, 0>, VEX_4V;
6396   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6397                                   memopv2i64, i128mem, 0>, VEX_4V;
6398   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6399                                   memopv2i64, i128mem, 0>, VEX_4V;
6400   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6401                                   memopv2i64, i128mem, 0>, VEX_4V;
6402   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6403                                   memopv2i64, i128mem, 0>, VEX_4V;
6404   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6405                                   memopv2i64, i128mem, 0>, VEX_4V;
6406   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6407                                   memopv2i64, i128mem, 0>, VEX_4V;
6408   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6409                                   memopv2i64, i128mem, 0>, VEX_4V;
6410   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6411                                                          0>, VEX_4V;
6412 }
6413
6414 let Predicates = [HasAVX2] in {
6415   let isCommutable = 0 in
6416   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6417                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6418   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6419                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6420   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6421                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6422   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6423                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6424   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6425                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6426   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6427                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6428   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6429                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6430   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6431                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6432   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6433                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6434   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6435                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6436 }
6437
6438 let Constraints = "$src1 = $dst" in {
6439   let isCommutable = 0 in
6440   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6441   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6442                                  memopv2i64, i128mem>;
6443   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6444                                  memopv2i64, i128mem>;
6445   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6446                                  memopv2i64, i128mem>;
6447   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6448                                  memopv2i64, i128mem>;
6449   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6450                                  memopv2i64, i128mem>;
6451   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6452                                  memopv2i64, i128mem>;
6453   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6454                                  memopv2i64, i128mem>;
6455   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6456                                  memopv2i64, i128mem>;
6457   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6458 }
6459
6460 let Predicates = [HasAVX] in {
6461   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6462                                 memopv2i64, i128mem, 0>, VEX_4V;
6463   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6464                                  memopv2i64, i128mem, 0>, VEX_4V;
6465 }
6466 let Predicates = [HasAVX2] in {
6467   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6468                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6469   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6470                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6471 }
6472
6473 let Constraints = "$src1 = $dst" in {
6474   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6475                                 memopv2i64, i128mem>;
6476   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6477                                 memopv2i64, i128mem>;
6478 }
6479
6480 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6481 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6482                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6483                  X86MemOperand x86memop, bit Is2Addr = 1> {
6484   let isCommutable = 1 in
6485   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6486         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6487         !if(Is2Addr,
6488             !strconcat(OpcodeStr,
6489                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6490             !strconcat(OpcodeStr,
6491                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6492         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6493         OpSize;
6494   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6495         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6496         !if(Is2Addr,
6497             !strconcat(OpcodeStr,
6498                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6499             !strconcat(OpcodeStr,
6500                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6501         [(set RC:$dst,
6502           (IntId RC:$src1,
6503            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6504         OpSize;
6505 }
6506
6507 let Predicates = [HasAVX] in {
6508   let isCommutable = 0 in {
6509     let ExeDomain = SSEPackedSingle in {
6510     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6511                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6512     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6513                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6514                                     f256mem, 0>, VEX_4V, VEX_L;
6515     }
6516     let ExeDomain = SSEPackedDouble in {
6517     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6518                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6519     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6520                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6521                                      f256mem, 0>, VEX_4V, VEX_L;
6522     }
6523   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6524                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6525   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6526                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6527   }
6528   let ExeDomain = SSEPackedSingle in
6529   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6530                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6531   let ExeDomain = SSEPackedDouble in
6532   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6533                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6534   let ExeDomain = SSEPackedSingle in
6535   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6536                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6537 }
6538
6539 let Predicates = [HasAVX2] in {
6540   let isCommutable = 0 in {
6541   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6542                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6543   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6544                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6545   }
6546 }
6547
6548 let Constraints = "$src1 = $dst" in {
6549   let isCommutable = 0 in {
6550   let ExeDomain = SSEPackedSingle in
6551   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6552                                      VR128, memopv4f32, f128mem>;
6553   let ExeDomain = SSEPackedDouble in
6554   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6555                                      VR128, memopv2f64, f128mem>;
6556   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6557                                      VR128, memopv2i64, i128mem>;
6558   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6559                                      VR128, memopv2i64, i128mem>;
6560   }
6561   let ExeDomain = SSEPackedSingle in
6562   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6563                                   VR128, memopv4f32, f128mem>;
6564   let ExeDomain = SSEPackedDouble in
6565   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6566                                   VR128, memopv2f64, f128mem>;
6567 }
6568
6569 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6570 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6571                                     RegisterClass RC, X86MemOperand x86memop,
6572                                     PatFrag mem_frag, Intrinsic IntId> {
6573   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6574                   (ins RC:$src1, RC:$src2, RC:$src3),
6575                   !strconcat(OpcodeStr,
6576                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6577                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6578                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6579
6580   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6581                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6582                   !strconcat(OpcodeStr,
6583                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6584                   [(set RC:$dst,
6585                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6586                                RC:$src3))],
6587                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6588 }
6589
6590 let Predicates = [HasAVX] in {
6591 let ExeDomain = SSEPackedDouble in {
6592 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6593                                            memopv2f64, int_x86_sse41_blendvpd>;
6594 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6595                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6596 } // ExeDomain = SSEPackedDouble
6597 let ExeDomain = SSEPackedSingle in {
6598 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6599                                            memopv4f32, int_x86_sse41_blendvps>;
6600 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6601                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6602 } // ExeDomain = SSEPackedSingle
6603 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6604                                            memopv2i64, int_x86_sse41_pblendvb>;
6605 }
6606
6607 let Predicates = [HasAVX2] in {
6608 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6609                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6610 }
6611
6612 let Predicates = [HasAVX] in {
6613   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6614                             (v16i8 VR128:$src2))),
6615             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6616   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6617                             (v4i32 VR128:$src2))),
6618             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6619   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6620                             (v4f32 VR128:$src2))),
6621             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6622   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6623                             (v2i64 VR128:$src2))),
6624             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6625   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6626                             (v2f64 VR128:$src2))),
6627             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6628   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6629                             (v8i32 VR256:$src2))),
6630             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6631   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6632                             (v8f32 VR256:$src2))),
6633             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6634   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6635                             (v4i64 VR256:$src2))),
6636             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6637   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6638                             (v4f64 VR256:$src2))),
6639             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6640
6641   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6642                                (imm:$mask))),
6643             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6644   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6645                                (imm:$mask))),
6646             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6647
6648   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6649                                (imm:$mask))),
6650             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6651   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6652                                (imm:$mask))),
6653             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6654   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6655                                (imm:$mask))),
6656             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6657 }
6658
6659 let Predicates = [HasAVX2] in {
6660   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6661                             (v32i8 VR256:$src2))),
6662             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
6663   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6664                                (imm:$mask))),
6665             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6666 }
6667
6668 /// SS41I_ternary_int - SSE 4.1 ternary operator
6669 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6670   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6671                                X86MemOperand x86memop, Intrinsic IntId> {
6672     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6673                     (ins VR128:$src1, VR128:$src2),
6674                     !strconcat(OpcodeStr,
6675                      "\t{$src2, $dst|$dst, $src2}"),
6676                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6677                     OpSize;
6678
6679     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6680                     (ins VR128:$src1, x86memop:$src2),
6681                     !strconcat(OpcodeStr,
6682                      "\t{$src2, $dst|$dst, $src2}"),
6683                     [(set VR128:$dst,
6684                       (IntId VR128:$src1,
6685                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6686   }
6687 }
6688
6689 let ExeDomain = SSEPackedDouble in
6690 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6691                                   int_x86_sse41_blendvpd>;
6692 let ExeDomain = SSEPackedSingle in
6693 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6694                                   int_x86_sse41_blendvps>;
6695 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6696                                   int_x86_sse41_pblendvb>;
6697
6698 // Aliases with the implicit xmm0 argument
6699 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6700                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6701 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6702                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6703 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6704                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6705 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6706                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6707 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6708                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6709 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6710                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6711
6712 let Predicates = [UseSSE41] in {
6713   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6714                             (v16i8 VR128:$src2))),
6715             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6716   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6717                             (v4i32 VR128:$src2))),
6718             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6719   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6720                             (v4f32 VR128:$src2))),
6721             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6722   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6723                             (v2i64 VR128:$src2))),
6724             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6725   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6726                             (v2f64 VR128:$src2))),
6727             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6728
6729   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6730                                (imm:$mask))),
6731             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6732   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6733                                (imm:$mask))),
6734             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6735   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6736                                (imm:$mask))),
6737             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6738
6739 }
6740
6741 let Predicates = [HasAVX] in
6742 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6743                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6744                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6745                        OpSize, VEX;
6746 let Predicates = [HasAVX2] in
6747 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6748                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6749                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6750                          OpSize, VEX, VEX_L;
6751 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6752                        "movntdqa\t{$src, $dst|$dst, $src}",
6753                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6754                        OpSize;
6755
6756 //===----------------------------------------------------------------------===//
6757 // SSE4.2 - Compare Instructions
6758 //===----------------------------------------------------------------------===//
6759
6760 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6761 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6762                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6763                           X86MemOperand x86memop, bit Is2Addr = 1> {
6764   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6765        (ins RC:$src1, RC:$src2),
6766        !if(Is2Addr,
6767            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6768            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6769        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6770        OpSize;
6771   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6772        (ins RC:$src1, x86memop:$src2),
6773        !if(Is2Addr,
6774            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6775            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6776        [(set RC:$dst,
6777          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6778 }
6779
6780 let Predicates = [HasAVX] in
6781   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6782                                  memopv2i64, i128mem, 0>, VEX_4V;
6783
6784 let Predicates = [HasAVX2] in
6785   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6786                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6787
6788 let Constraints = "$src1 = $dst" in
6789   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6790                                 memopv2i64, i128mem>;
6791
6792 //===----------------------------------------------------------------------===//
6793 // SSE4.2 - String/text Processing Instructions
6794 //===----------------------------------------------------------------------===//
6795
6796 // Packed Compare Implicit Length Strings, Return Mask
6797 multiclass pseudo_pcmpistrm<string asm> {
6798   def REG : PseudoI<(outs VR128:$dst),
6799                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6800     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6801                                                   imm:$src3))]>;
6802   def MEM : PseudoI<(outs VR128:$dst),
6803                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6804     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
6805                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
6806 }
6807
6808 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6809   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6810   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
6811 }
6812
6813 multiclass pcmpistrm_SS42AI<string asm> {
6814   def rr : SS42AI<0x62, MRMSrcReg, (outs),
6815     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6816     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6817     []>, OpSize;
6818   let mayLoad = 1 in
6819   def rm :SS42AI<0x62, MRMSrcMem, (outs),
6820     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6821     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6822     []>, OpSize;
6823 }
6824
6825 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6826   let Predicates = [HasAVX] in
6827   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
6828   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
6829 }
6830
6831 // Packed Compare Explicit Length Strings, Return Mask
6832 multiclass pseudo_pcmpestrm<string asm> {
6833   def REG : PseudoI<(outs VR128:$dst),
6834                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6835     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6836                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6837   def MEM : PseudoI<(outs VR128:$dst),
6838                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6839     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
6840                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
6841 }
6842
6843 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6844   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6845   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
6846 }
6847
6848 multiclass SS42AI_pcmpestrm<string asm> {
6849   def rr : SS42AI<0x60, MRMSrcReg, (outs),
6850     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6851     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6852     []>, OpSize;
6853   let mayLoad = 1 in
6854   def rm : SS42AI<0x60, MRMSrcMem, (outs),
6855     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6856     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6857     []>, OpSize;
6858 }
6859
6860 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6861   let Predicates = [HasAVX] in
6862   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
6863   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
6864 }
6865
6866 // Packed Compare Implicit Length Strings, Return Index
6867 multiclass pseudo_pcmpistri<string asm> {
6868   def REG : PseudoI<(outs GR32:$dst),
6869                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6870     [(set GR32:$dst, EFLAGS,
6871       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
6872   def MEM : PseudoI<(outs GR32:$dst),
6873                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6874     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
6875                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
6876 }
6877
6878 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6879   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
6880   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
6881 }
6882
6883 multiclass SS42AI_pcmpistri<string asm> {
6884   def rr : SS42AI<0x63, MRMSrcReg, (outs),
6885     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6886     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6887     []>, OpSize;
6888   let mayLoad = 1 in
6889   def rm : SS42AI<0x63, MRMSrcMem, (outs),
6890     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6891     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6892     []>, OpSize;
6893 }
6894
6895 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
6896   let Predicates = [HasAVX] in
6897   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
6898   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
6899 }
6900
6901 // Packed Compare Explicit Length Strings, Return Index
6902 multiclass pseudo_pcmpestri<string asm> {
6903   def REG : PseudoI<(outs GR32:$dst),
6904                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6905     [(set GR32:$dst, EFLAGS,
6906       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6907   def MEM : PseudoI<(outs GR32:$dst),
6908                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6909     [(set GR32:$dst, EFLAGS,
6910       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
6911        imm:$src5))]>;
6912 }
6913
6914 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6915   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
6916   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
6917 }
6918
6919 multiclass SS42AI_pcmpestri<string asm> {
6920   def rr : SS42AI<0x61, MRMSrcReg, (outs),
6921     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6922     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6923     []>, OpSize;
6924   let mayLoad = 1 in
6925   def rm : SS42AI<0x61, MRMSrcMem, (outs),
6926     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6927     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6928     []>, OpSize;
6929 }
6930
6931 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6932   let Predicates = [HasAVX] in
6933   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
6934   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
6935 }
6936
6937 //===----------------------------------------------------------------------===//
6938 // SSE4.2 - CRC Instructions
6939 //===----------------------------------------------------------------------===//
6940
6941 // No CRC instructions have AVX equivalents
6942
6943 // crc intrinsic instruction
6944 // This set of instructions are only rm, the only difference is the size
6945 // of r and m.
6946 let Constraints = "$src1 = $dst" in {
6947   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6948                       (ins GR32:$src1, i8mem:$src2),
6949                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6950                        [(set GR32:$dst,
6951                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6952                          (load addr:$src2)))]>;
6953   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6954                       (ins GR32:$src1, GR8:$src2),
6955                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6956                        [(set GR32:$dst,
6957                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6958   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6959                       (ins GR32:$src1, i16mem:$src2),
6960                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6961                        [(set GR32:$dst,
6962                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6963                          (load addr:$src2)))]>,
6964                          OpSize;
6965   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6966                       (ins GR32:$src1, GR16:$src2),
6967                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6968                        [(set GR32:$dst,
6969                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6970                          OpSize;
6971   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6972                       (ins GR32:$src1, i32mem:$src2),
6973                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6974                        [(set GR32:$dst,
6975                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6976                          (load addr:$src2)))]>;
6977   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6978                       (ins GR32:$src1, GR32:$src2),
6979                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6980                        [(set GR32:$dst,
6981                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6982   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6983                       (ins GR64:$src1, i8mem:$src2),
6984                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6985                        [(set GR64:$dst,
6986                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6987                          (load addr:$src2)))]>,
6988                          REX_W;
6989   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6990                       (ins GR64:$src1, GR8:$src2),
6991                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6992                        [(set GR64:$dst,
6993                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6994                          REX_W;
6995   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6996                       (ins GR64:$src1, i64mem:$src2),
6997                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6998                        [(set GR64:$dst,
6999                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7000                          (load addr:$src2)))]>,
7001                          REX_W;
7002   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7003                       (ins GR64:$src1, GR64:$src2),
7004                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7005                        [(set GR64:$dst,
7006                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7007                          REX_W;
7008 }
7009
7010 //===----------------------------------------------------------------------===//
7011 // AES-NI Instructions
7012 //===----------------------------------------------------------------------===//
7013
7014 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7015                               Intrinsic IntId128, bit Is2Addr = 1> {
7016   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7017        (ins VR128:$src1, VR128:$src2),
7018        !if(Is2Addr,
7019            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7020            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7021        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7022        OpSize;
7023   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7024        (ins VR128:$src1, i128mem:$src2),
7025        !if(Is2Addr,
7026            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7027            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7028        [(set VR128:$dst,
7029          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7030 }
7031
7032 // Perform One Round of an AES Encryption/Decryption Flow
7033 let Predicates = [HasAVX, HasAES] in {
7034   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7035                          int_x86_aesni_aesenc, 0>, VEX_4V;
7036   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7037                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7038   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7039                          int_x86_aesni_aesdec, 0>, VEX_4V;
7040   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7041                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7042 }
7043
7044 let Constraints = "$src1 = $dst" in {
7045   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7046                          int_x86_aesni_aesenc>;
7047   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7048                          int_x86_aesni_aesenclast>;
7049   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7050                          int_x86_aesni_aesdec>;
7051   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7052                          int_x86_aesni_aesdeclast>;
7053 }
7054
7055 // Perform the AES InvMixColumn Transformation
7056 let Predicates = [HasAVX, HasAES] in {
7057   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7058       (ins VR128:$src1),
7059       "vaesimc\t{$src1, $dst|$dst, $src1}",
7060       [(set VR128:$dst,
7061         (int_x86_aesni_aesimc VR128:$src1))]>,
7062       OpSize, VEX;
7063   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7064       (ins i128mem:$src1),
7065       "vaesimc\t{$src1, $dst|$dst, $src1}",
7066       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7067       OpSize, VEX;
7068 }
7069 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7070   (ins VR128:$src1),
7071   "aesimc\t{$src1, $dst|$dst, $src1}",
7072   [(set VR128:$dst,
7073     (int_x86_aesni_aesimc VR128:$src1))]>,
7074   OpSize;
7075 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7076   (ins i128mem:$src1),
7077   "aesimc\t{$src1, $dst|$dst, $src1}",
7078   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7079   OpSize;
7080
7081 // AES Round Key Generation Assist
7082 let Predicates = [HasAVX, HasAES] in {
7083   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7084       (ins VR128:$src1, i8imm:$src2),
7085       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7086       [(set VR128:$dst,
7087         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7088       OpSize, VEX;
7089   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7090       (ins i128mem:$src1, i8imm:$src2),
7091       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7092       [(set VR128:$dst,
7093         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7094       OpSize, VEX;
7095 }
7096 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7097   (ins VR128:$src1, i8imm:$src2),
7098   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7099   [(set VR128:$dst,
7100     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7101   OpSize;
7102 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7103   (ins i128mem:$src1, i8imm:$src2),
7104   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7105   [(set VR128:$dst,
7106     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7107   OpSize;
7108
7109 //===----------------------------------------------------------------------===//
7110 // PCLMUL Instructions
7111 //===----------------------------------------------------------------------===//
7112
7113 // AVX carry-less Multiplication instructions
7114 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7115            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7116            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7117            [(set VR128:$dst,
7118              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7119
7120 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7121            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7122            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7123            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7124                               (memopv2i64 addr:$src2), imm:$src3))]>;
7125
7126 // Carry-less Multiplication instructions
7127 let Constraints = "$src1 = $dst" in {
7128 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7129            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7130            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7131            [(set VR128:$dst,
7132              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7133
7134 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7135            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7136            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7137            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7138                               (memopv2i64 addr:$src2), imm:$src3))]>;
7139 } // Constraints = "$src1 = $dst"
7140
7141
7142 multiclass pclmul_alias<string asm, int immop> {
7143   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7144                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7145
7146   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7147                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7148
7149   def : InstAlias<!strconcat("vpclmul", asm,
7150                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7151                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7152
7153   def : InstAlias<!strconcat("vpclmul", asm,
7154                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7155                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7156 }
7157 defm : pclmul_alias<"hqhq", 0x11>;
7158 defm : pclmul_alias<"hqlq", 0x01>;
7159 defm : pclmul_alias<"lqhq", 0x10>;
7160 defm : pclmul_alias<"lqlq", 0x00>;
7161
7162 //===----------------------------------------------------------------------===//
7163 // SSE4A Instructions
7164 //===----------------------------------------------------------------------===//
7165
7166 let Predicates = [HasSSE4A] in {
7167
7168 let Constraints = "$src = $dst" in {
7169 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7170                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7171                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7172                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7173                                     imm:$idx))]>, TB, OpSize;
7174 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7175               (ins VR128:$src, VR128:$mask),
7176               "extrq\t{$mask, $src|$src, $mask}",
7177               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7178                                  VR128:$mask))]>, TB, OpSize;
7179
7180 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7181                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7182                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7183                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7184                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7185 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7186                  (ins VR128:$src, VR128:$mask),
7187                  "insertq\t{$mask, $src|$src, $mask}",
7188                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7189                                     VR128:$mask))]>, XD;
7190 }
7191
7192 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7193                 "movntss\t{$src, $dst|$dst, $src}",
7194                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7195
7196 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7197                 "movntsd\t{$src, $dst|$dst, $src}",
7198                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7199 }
7200
7201 //===----------------------------------------------------------------------===//
7202 // AVX Instructions
7203 //===----------------------------------------------------------------------===//
7204
7205 //===----------------------------------------------------------------------===//
7206 // VBROADCAST - Load from memory and broadcast to all elements of the
7207 //              destination operand
7208 //
7209 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7210                     X86MemOperand x86memop, Intrinsic Int> :
7211   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7212         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7213         [(set RC:$dst, (Int addr:$src))]>, VEX;
7214
7215 // AVX2 adds register forms
7216 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7217                          Intrinsic Int> :
7218   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7219          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7220          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7221
7222 let ExeDomain = SSEPackedSingle in {
7223   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7224                                       int_x86_avx_vbroadcast_ss>;
7225   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7226                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7227 }
7228 let ExeDomain = SSEPackedDouble in
7229 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7230                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7231 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7232                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7233
7234 let ExeDomain = SSEPackedSingle in {
7235   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7236                                            int_x86_avx2_vbroadcast_ss_ps>;
7237   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7238                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7239 }
7240 let ExeDomain = SSEPackedDouble in
7241 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7242                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7243
7244 let Predicates = [HasAVX2] in
7245 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7246                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7247
7248 let Predicates = [HasAVX] in
7249 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7250           (VBROADCASTF128 addr:$src)>;
7251
7252
7253 //===----------------------------------------------------------------------===//
7254 // VINSERTF128 - Insert packed floating-point values
7255 //
7256 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7257 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7258           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7259           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7260           []>, VEX_4V, VEX_L;
7261 let mayLoad = 1 in
7262 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7263           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7264           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7265           []>, VEX_4V, VEX_L;
7266 }
7267
7268 let Predicates = [HasAVX] in {
7269 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7270                                    (iPTR imm)),
7271           (VINSERTF128rr VR256:$src1, VR128:$src2,
7272                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7273 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7274                                    (iPTR imm)),
7275           (VINSERTF128rr VR256:$src1, VR128:$src2,
7276                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7277
7278 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (memopv4f32 addr:$src2),
7279                                    (iPTR imm)),
7280           (VINSERTF128rm VR256:$src1, addr:$src2,
7281                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7282 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (memopv2f64 addr:$src2),
7283                                    (iPTR imm)),
7284           (VINSERTF128rm VR256:$src1, addr:$src2,
7285                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7286 }
7287
7288 let Predicates = [HasAVX1Only] in {
7289 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7290                                    (iPTR imm)),
7291           (VINSERTF128rr VR256:$src1, VR128:$src2,
7292                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7293 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7294                                    (iPTR imm)),
7295           (VINSERTF128rr VR256:$src1, VR128:$src2,
7296                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7297 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7298                                    (iPTR imm)),
7299           (VINSERTF128rr VR256:$src1, VR128:$src2,
7300                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7301 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7302                                    (iPTR imm)),
7303           (VINSERTF128rr VR256:$src1, VR128:$src2,
7304                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7305
7306 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7307                                    (iPTR imm)),
7308           (VINSERTF128rm VR256:$src1, addr:$src2,
7309                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7310 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
7311                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7312                                    (iPTR imm)),
7313           (VINSERTF128rm VR256:$src1, addr:$src2,
7314                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7315 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
7316                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7317                                    (iPTR imm)),
7318           (VINSERTF128rm VR256:$src1, addr:$src2,
7319                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7320 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
7321                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7322                                    (iPTR imm)),
7323           (VINSERTF128rm VR256:$src1, addr:$src2,
7324                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7325 }
7326
7327 //===----------------------------------------------------------------------===//
7328 // VEXTRACTF128 - Extract packed floating-point values
7329 //
7330 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7331 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7332           (ins VR256:$src1, i8imm:$src2),
7333           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7334           []>, VEX, VEX_L;
7335 let mayStore = 1 in
7336 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7337           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7338           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7339           []>, VEX, VEX_L;
7340 }
7341
7342 // AVX1 patterns
7343 let Predicates = [HasAVX] in {
7344 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7345           (v4f32 (VEXTRACTF128rr
7346                     (v8f32 VR256:$src1),
7347                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7348 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7349           (v2f64 (VEXTRACTF128rr
7350                     (v4f64 VR256:$src1),
7351                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7352
7353 def : Pat<(alignedstore (v4f32 (vextractf128_extract:$ext (v8f32 VR256:$src1),
7354                                 (iPTR imm))), addr:$dst),
7355           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7356            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7357 def : Pat<(alignedstore (v2f64 (vextractf128_extract:$ext (v4f64 VR256:$src1),
7358                                 (iPTR imm))), addr:$dst),
7359           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7360            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7361 }
7362
7363 let Predicates = [HasAVX1Only] in {
7364 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7365           (v2i64 (VEXTRACTF128rr
7366                   (v4i64 VR256:$src1),
7367                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7368 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7369           (v4i32 (VEXTRACTF128rr
7370                   (v8i32 VR256:$src1),
7371                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7372 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7373           (v8i16 (VEXTRACTF128rr
7374                   (v16i16 VR256:$src1),
7375                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7376 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7377           (v16i8 (VEXTRACTF128rr
7378                   (v32i8 VR256:$src1),
7379                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7380
7381 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
7382                                 (iPTR imm))), addr:$dst),
7383           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7384            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7385 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
7386                                 (iPTR imm))), addr:$dst),
7387           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7388            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7389 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
7390                                 (iPTR imm))), addr:$dst),
7391           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7392            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7393 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
7394                                 (iPTR imm))), addr:$dst),
7395           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7396            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7397 }
7398
7399 //===----------------------------------------------------------------------===//
7400 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7401 //
7402 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7403                           Intrinsic IntLd, Intrinsic IntLd256,
7404                           Intrinsic IntSt, Intrinsic IntSt256> {
7405   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7406              (ins VR128:$src1, f128mem:$src2),
7407              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7408              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7409              VEX_4V;
7410   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7411              (ins VR256:$src1, f256mem:$src2),
7412              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7413              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7414              VEX_4V, VEX_L;
7415   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7416              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7417              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7418              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7419   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7420              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7421              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7422              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7423 }
7424
7425 let ExeDomain = SSEPackedSingle in
7426 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7427                                  int_x86_avx_maskload_ps,
7428                                  int_x86_avx_maskload_ps_256,
7429                                  int_x86_avx_maskstore_ps,
7430                                  int_x86_avx_maskstore_ps_256>;
7431 let ExeDomain = SSEPackedDouble in
7432 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7433                                  int_x86_avx_maskload_pd,
7434                                  int_x86_avx_maskload_pd_256,
7435                                  int_x86_avx_maskstore_pd,
7436                                  int_x86_avx_maskstore_pd_256>;
7437
7438 //===----------------------------------------------------------------------===//
7439 // VPERMIL - Permute Single and Double Floating-Point Values
7440 //
7441 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7442                       RegisterClass RC, X86MemOperand x86memop_f,
7443                       X86MemOperand x86memop_i, PatFrag i_frag,
7444                       Intrinsic IntVar, ValueType vt> {
7445   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7446              (ins RC:$src1, RC:$src2),
7447              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7448              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7449   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7450              (ins RC:$src1, x86memop_i:$src2),
7451              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7452              [(set RC:$dst, (IntVar RC:$src1,
7453                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7454
7455   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7456              (ins RC:$src1, i8imm:$src2),
7457              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7458              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7459   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7460              (ins x86memop_f:$src1, i8imm:$src2),
7461              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7462              [(set RC:$dst,
7463                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7464 }
7465
7466 let ExeDomain = SSEPackedSingle in {
7467   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7468                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7469   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7470                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7471 }
7472 let ExeDomain = SSEPackedDouble in {
7473   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7474                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7475   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7476                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7477 }
7478
7479 let Predicates = [HasAVX] in {
7480 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7481           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7482 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7483           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7484 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7485                                (i8 imm:$imm))),
7486           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7487 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7488           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7489
7490 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7491           (VPERMILPDri VR128:$src1, imm:$imm)>;
7492 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7493           (VPERMILPDmi addr:$src1, imm:$imm)>;
7494 }
7495
7496 //===----------------------------------------------------------------------===//
7497 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7498 //
7499 let ExeDomain = SSEPackedSingle in {
7500 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7501           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7502           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7503           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7504                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7505 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7506           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7507           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7508           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7509                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7510 }
7511
7512 let Predicates = [HasAVX] in {
7513 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7514           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7515 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7516                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7517           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7518 }
7519
7520 let Predicates = [HasAVX1Only] in {
7521 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7522           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7523 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7524           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7525 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7526           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7527 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7528           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7529
7530 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7531                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7532           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7533 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7534                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7535           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7536 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7537                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7538           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7539 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7540                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7541           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7542 }
7543
7544 //===----------------------------------------------------------------------===//
7545 // VZERO - Zero YMM registers
7546 //
7547 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7548             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7549   // Zero All YMM registers
7550   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7551                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7552
7553   // Zero Upper bits of YMM registers
7554   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7555                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7556 }
7557
7558 //===----------------------------------------------------------------------===//
7559 // Half precision conversion instructions
7560 //===----------------------------------------------------------------------===//
7561 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7562   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7563              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7564              [(set RC:$dst, (Int VR128:$src))]>,
7565              T8, OpSize, VEX;
7566   let neverHasSideEffects = 1, mayLoad = 1 in
7567   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7568              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7569 }
7570
7571 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7572   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7573                (ins RC:$src1, i32i8imm:$src2),
7574                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7575                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7576                TA, OpSize, VEX;
7577   let neverHasSideEffects = 1, mayStore = 1 in
7578   def mr : Ii8<0x1D, MRMDestMem, (outs),
7579                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7580                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7581                TA, OpSize, VEX;
7582 }
7583
7584 let Predicates = [HasAVX, HasF16C] in {
7585   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7586   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
7587   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7588   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
7589 }
7590
7591 //===----------------------------------------------------------------------===//
7592 // AVX2 Instructions
7593 //===----------------------------------------------------------------------===//
7594
7595 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7596 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7597                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7598                  X86MemOperand x86memop> {
7599   let isCommutable = 1 in
7600   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7601         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7602         !strconcat(OpcodeStr,
7603             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7604         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7605         VEX_4V;
7606   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7607         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7608         !strconcat(OpcodeStr,
7609             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7610         [(set RC:$dst,
7611           (IntId RC:$src1,
7612            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7613         VEX_4V;
7614 }
7615
7616 let isCommutable = 0 in {
7617 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7618                                    VR128, memopv2i64, i128mem>;
7619 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7620                                     VR256, memopv4i64, i256mem>, VEX_L;
7621 }
7622
7623 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
7624                   imm:$mask)),
7625           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7626 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
7627                   imm:$mask)),
7628           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7629
7630 //===----------------------------------------------------------------------===//
7631 // VPBROADCAST - Load from memory and broadcast to all elements of the
7632 //               destination operand
7633 //
7634 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7635                           X86MemOperand x86memop, PatFrag ld_frag,
7636                           Intrinsic Int128, Intrinsic Int256> {
7637   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7638                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7639                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7640   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7641                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7642                   [(set VR128:$dst,
7643                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7644   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7645                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7646                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
7647   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7648                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7649                    [(set VR256:$dst,
7650                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
7651                    VEX, VEX_L;
7652 }
7653
7654 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7655                                     int_x86_avx2_pbroadcastb_128,
7656                                     int_x86_avx2_pbroadcastb_256>;
7657 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7658                                     int_x86_avx2_pbroadcastw_128,
7659                                     int_x86_avx2_pbroadcastw_256>;
7660 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7661                                     int_x86_avx2_pbroadcastd_128,
7662                                     int_x86_avx2_pbroadcastd_256>;
7663 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7664                                     int_x86_avx2_pbroadcastq_128,
7665                                     int_x86_avx2_pbroadcastq_256>;
7666
7667 let Predicates = [HasAVX2] in {
7668   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7669           (VPBROADCASTBrm addr:$src)>;
7670   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7671           (VPBROADCASTBYrm addr:$src)>;
7672   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7673           (VPBROADCASTWrm addr:$src)>;
7674   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7675           (VPBROADCASTWYrm addr:$src)>;
7676   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7677           (VPBROADCASTDrm addr:$src)>;
7678   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7679           (VPBROADCASTDYrm addr:$src)>;
7680   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7681           (VPBROADCASTQrm addr:$src)>;
7682   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7683           (VPBROADCASTQYrm addr:$src)>;
7684
7685   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7686           (VPBROADCASTBrr VR128:$src)>;
7687   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7688           (VPBROADCASTBYrr VR128:$src)>;
7689   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7690           (VPBROADCASTWrr VR128:$src)>;
7691   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7692           (VPBROADCASTWYrr VR128:$src)>;
7693   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7694           (VPBROADCASTDrr VR128:$src)>;
7695   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7696           (VPBROADCASTDYrr VR128:$src)>;
7697   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7698           (VPBROADCASTQrr VR128:$src)>;
7699   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7700           (VPBROADCASTQYrr VR128:$src)>;
7701   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7702           (VBROADCASTSSrr VR128:$src)>;
7703   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7704           (VBROADCASTSSYrr VR128:$src)>;
7705   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7706           (VPBROADCASTQrr VR128:$src)>;
7707   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7708           (VBROADCASTSDYrr VR128:$src)>;
7709
7710   // Provide fallback in case the load node that is used in the patterns above
7711   // is used by additional users, which prevents the pattern selection.
7712   let AddedComplexity = 20 in {
7713     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7714               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7715     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7716               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7717     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7718               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
7719
7720     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7721               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7722     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7723               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7724     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7725               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
7726   }
7727 }
7728
7729 // AVX1 broadcast patterns
7730 let Predicates = [HasAVX1Only] in {
7731 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7732           (VBROADCASTSSYrm addr:$src)>;
7733 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7734           (VBROADCASTSDYrm addr:$src)>;
7735 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7736           (VBROADCASTSSrm addr:$src)>;
7737 }
7738
7739 let Predicates = [HasAVX] in {
7740 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7741           (VBROADCASTSSYrm addr:$src)>;
7742 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7743           (VBROADCASTSDYrm addr:$src)>;
7744 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7745           (VBROADCASTSSrm addr:$src)>;
7746
7747   // Provide fallback in case the load node that is used in the patterns above
7748   // is used by additional users, which prevents the pattern selection.
7749   let AddedComplexity = 20 in {
7750   // 128bit broadcasts:
7751   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7752             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
7753   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7754             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7755               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
7756               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
7757   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7758             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7759               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
7760               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
7761
7762   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7763             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
7764   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7765             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7766               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
7767               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
7768   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7769             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7770               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
7771               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
7772   }
7773 }
7774
7775 //===----------------------------------------------------------------------===//
7776 // VPERM - Permute instructions
7777 //
7778
7779 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7780                      ValueType OpVT> {
7781   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7782                    (ins VR256:$src1, VR256:$src2),
7783                    !strconcat(OpcodeStr,
7784                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7785                    [(set VR256:$dst,
7786                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
7787                    VEX_4V, VEX_L;
7788   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7789                    (ins VR256:$src1, i256mem:$src2),
7790                    !strconcat(OpcodeStr,
7791                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7792                    [(set VR256:$dst,
7793                      (OpVT (X86VPermv VR256:$src1,
7794                             (bitconvert (mem_frag addr:$src2)))))]>,
7795                    VEX_4V, VEX_L;
7796 }
7797
7798 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7799 let ExeDomain = SSEPackedSingle in
7800 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7801
7802 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7803                          ValueType OpVT> {
7804   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7805                      (ins VR256:$src1, i8imm:$src2),
7806                      !strconcat(OpcodeStr,
7807                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7808                      [(set VR256:$dst,
7809                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
7810                      VEX, VEX_L;
7811   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7812                      (ins i256mem:$src1, i8imm:$src2),
7813                      !strconcat(OpcodeStr,
7814                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7815                      [(set VR256:$dst,
7816                        (OpVT (X86VPermi (mem_frag addr:$src1),
7817                               (i8 imm:$src2))))]>, VEX, VEX_L;
7818 }
7819
7820 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7821 let ExeDomain = SSEPackedDouble in
7822 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7823
7824 //===----------------------------------------------------------------------===//
7825 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7826 //
7827 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7828           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7829           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7830           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7831                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7832 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7833           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7834           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7835           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7836                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7837
7838 let Predicates = [HasAVX2] in {
7839 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7840           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7841 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7842           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7843 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7844           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7845
7846 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7847                   (i8 imm:$imm))),
7848           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7849 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7850                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7851           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7852 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7853                   (i8 imm:$imm))),
7854           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7855 }
7856
7857
7858 //===----------------------------------------------------------------------===//
7859 // VINSERTI128 - Insert packed integer values
7860 //
7861 let neverHasSideEffects = 1 in {
7862 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7863           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7864           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7865           []>, VEX_4V, VEX_L;
7866 let mayLoad = 1 in
7867 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7868           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7869           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7870           []>, VEX_4V, VEX_L;
7871 }
7872
7873 let Predicates = [HasAVX2] in {
7874 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7875                                    (iPTR imm)),
7876           (VINSERTI128rr VR256:$src1, VR128:$src2,
7877                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7878 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7879                                    (iPTR imm)),
7880           (VINSERTI128rr VR256:$src1, VR128:$src2,
7881                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7882 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7883                                    (iPTR imm)),
7884           (VINSERTI128rr VR256:$src1, VR128:$src2,
7885                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7886 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7887                                    (iPTR imm)),
7888           (VINSERTI128rr VR256:$src1, VR128:$src2,
7889                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7890
7891 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7892                                    (iPTR imm)),
7893           (VINSERTI128rm VR256:$src1, addr:$src2,
7894                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7895 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
7896                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7897                                    (iPTR imm)),
7898           (VINSERTI128rm VR256:$src1, addr:$src2,
7899                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7900 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
7901                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7902                                    (iPTR imm)),
7903           (VINSERTI128rm VR256:$src1, addr:$src2,
7904                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7905 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
7906                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7907                                    (iPTR imm)),
7908           (VINSERTI128rm VR256:$src1, addr:$src2,
7909                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7910 }
7911
7912 //===----------------------------------------------------------------------===//
7913 // VEXTRACTI128 - Extract packed integer values
7914 //
7915 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7916           (ins VR256:$src1, i8imm:$src2),
7917           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7918           [(set VR128:$dst,
7919             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7920           VEX, VEX_L;
7921 let neverHasSideEffects = 1, mayStore = 1 in
7922 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7923           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7924           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7925           VEX, VEX_L;
7926
7927 let Predicates = [HasAVX2] in {
7928 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7929           (v2i64 (VEXTRACTI128rr
7930                     (v4i64 VR256:$src1),
7931                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7932 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7933           (v4i32 (VEXTRACTI128rr
7934                     (v8i32 VR256:$src1),
7935                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7936 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7937           (v8i16 (VEXTRACTI128rr
7938                     (v16i16 VR256:$src1),
7939                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7940 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7941           (v16i8 (VEXTRACTI128rr
7942                     (v32i8 VR256:$src1),
7943                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7944
7945 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
7946                                 (iPTR imm))), addr:$dst),
7947           (VEXTRACTI128mr addr:$dst, VR256:$src1,
7948            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7949 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
7950                                 (iPTR imm))), addr:$dst),
7951           (VEXTRACTI128mr addr:$dst, VR256:$src1,
7952            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7953 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
7954                                 (iPTR imm))), addr:$dst),
7955           (VEXTRACTI128mr addr:$dst, VR256:$src1,
7956            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7957 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
7958                                 (iPTR imm))), addr:$dst),
7959           (VEXTRACTI128mr addr:$dst, VR256:$src1,
7960            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7961 }
7962
7963 //===----------------------------------------------------------------------===//
7964 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7965 //
7966 multiclass avx2_pmovmask<string OpcodeStr,
7967                          Intrinsic IntLd128, Intrinsic IntLd256,
7968                          Intrinsic IntSt128, Intrinsic IntSt256> {
7969   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7970              (ins VR128:$src1, i128mem:$src2),
7971              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7972              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7973   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7974              (ins VR256:$src1, i256mem:$src2),
7975              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7976              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7977              VEX_4V, VEX_L;
7978   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7979              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7980              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7981              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7982   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7983              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7984              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7985              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7986 }
7987
7988 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7989                                 int_x86_avx2_maskload_d,
7990                                 int_x86_avx2_maskload_d_256,
7991                                 int_x86_avx2_maskstore_d,
7992                                 int_x86_avx2_maskstore_d_256>;
7993 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7994                                 int_x86_avx2_maskload_q,
7995                                 int_x86_avx2_maskload_q_256,
7996                                 int_x86_avx2_maskstore_q,
7997                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7998
7999
8000 //===----------------------------------------------------------------------===//
8001 // Variable Bit Shifts
8002 //
8003 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8004                           ValueType vt128, ValueType vt256> {
8005   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8006              (ins VR128:$src1, VR128:$src2),
8007              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8008              [(set VR128:$dst,
8009                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8010              VEX_4V;
8011   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8012              (ins VR128:$src1, i128mem:$src2),
8013              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8014              [(set VR128:$dst,
8015                (vt128 (OpNode VR128:$src1,
8016                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8017              VEX_4V;
8018   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8019              (ins VR256:$src1, VR256:$src2),
8020              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8021              [(set VR256:$dst,
8022                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8023              VEX_4V, VEX_L;
8024   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8025              (ins VR256:$src1, i256mem:$src2),
8026              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8027              [(set VR256:$dst,
8028                (vt256 (OpNode VR256:$src1,
8029                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8030              VEX_4V, VEX_L;
8031 }
8032
8033 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8034 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8035 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8036 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8037 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8038
8039 //===----------------------------------------------------------------------===//
8040 // VGATHER - GATHER Operations
8041 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8042                        X86MemOperand memop128, X86MemOperand memop256> {
8043   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8044             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8045             !strconcat(OpcodeStr,
8046               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8047             []>, VEX_4VOp3;
8048   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8049             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8050             !strconcat(OpcodeStr,
8051               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8052             []>, VEX_4VOp3, VEX_L;
8053 }
8054
8055 let mayLoad = 1, Constraints = "$src1 = $dst, $mask = $mask_wb" in {
8056   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8057   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8058   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8059   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8060   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8061   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8062   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8063   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8064 }