lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  73                                           SDTCisVT<1, v4f32>,
  74                                           SDTCisVT<2, v4f32>]>;
  75 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  76
  77 //===----------------------------------------------------------------------===//
  78 // SSE Complex Patterns
  79 //===----------------------------------------------------------------------===//
  80
  81 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  82 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  83 // forms.
  84 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  87                                   [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def ssmem : Operand<v4f32> {
  90   let PrintMethod = "printf32mem";
  91   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  92   let ParserMatchClass = X86MemAsmOperand;
  93 }
  94 def sdmem : Operand<v2f64> {
  95   let PrintMethod = "printf64mem";
  96   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  97   let ParserMatchClass = X86MemAsmOperand;
  98 }
  99
 100 //===----------------------------------------------------------------------===//
 101 // SSE pattern fragments
 102 //===----------------------------------------------------------------------===//
 103
 104 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 105 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 106 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 107 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 108
 109 // Like 'store', but always requires vector alignment.
 110 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 111                            (store node:$val, node:$ptr), [{
 112   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 113 }]>;
 114
 115 // Like 'load', but always requires vector alignment.
 116 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 117   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 118 }]>;
 119
 120 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 121                                (f32 (alignedload node:$ptr))>;
 122 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 123                                (f64 (alignedload node:$ptr))>;
 124 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 125                                (v4f32 (alignedload node:$ptr))>;
 126 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 127                                (v2f64 (alignedload node:$ptr))>;
 128 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 129                                (v4i32 (alignedload node:$ptr))>;
 130 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 131                                (v2i64 (alignedload node:$ptr))>;
 132
 133 // Like 'load', but uses special alignment checks suitable for use in
 134 // memory operands in most SSE instructions, which are required to
 135 // be naturally aligned on some targets but not on others.  If the subtarget
 136 // allows unaligned accesses, match any load, though this may require
 137 // setting a feature bit in the processor (on startup, for example).
 138 // Opteron 10h and later implement such a feature.
 139 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 140   return    Subtarget->hasVectorUAMem()
 141          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 142 }]>;
 143
 144 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 145 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 146 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 147 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 148 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 149 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 150 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 151
 152 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 153 // 16-byte boundary.
 154 // FIXME: 8 byte alignment for mmx reads is not required
 155 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 156   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 157 }]>;
 158
 159 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 160 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 161 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 162 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 163
 164 // MOVNT Support
 165 // Like 'store', but requires the non-temporal bit to be set
 166 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 167                            (st node:$val, node:$ptr), [{
 168   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 169     return ST->isNonTemporal();
 170   return false;
 171 }]>;
 172
 173 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 174                                    (st node:$val, node:$ptr), [{
 175   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 176     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 177            ST->getAddressingMode() == ISD::UNINDEXED &&
 178            ST->getAlignment() >= 16;
 179   return false;
 180 }]>;
 181
 182 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 183                                    (st node:$val, node:$ptr), [{
 184   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 185     return ST->isNonTemporal() &&
 186            ST->getAlignment() < 16;
 187   return false;
 188 }]>;
 189
 190 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 191 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 192 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 193 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 194 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 195 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 196
 197 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 198                            (bitconvert (v2i64 (X86vzmovl
 199                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 200 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 201                            (bitconvert (v4i32 (X86vzmovl
 202                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 203
 204 def vzload_v2i64 : PatFrag<(ops node:$src),
 205                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 206
 207
 208 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 209   return N->isExactlyValue(+0.0);
 210 }]>;
 211
 212 // BYTE_imm - Transform bit immediates into byte immediates.
 213 def BYTE_imm  : SDNodeXForm<imm, [{
 214   // Transformation function: imm >> 3
 215   return getI32Imm(N->getZExtValue() >> 3);
 216 }]>;
 217
 218 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 219 // SHUFP* etc. imm.
 220 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 221   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 222 }]>;
 223
 224 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 225 // PSHUFHW imm.
 226 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 227   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 228 }]>;
 229
 230 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 231 // PSHUFLW imm.
 232 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 233   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 234 }]>;
 235
 236 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 237 // a PALIGNR imm.
 238 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 239   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 240 }]>;
 241
 242 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 243                        (vector_shuffle node:$lhs, node:$rhs), [{
 244   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 245   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 246 }]>;
 247
 248 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 249                       (vector_shuffle node:$lhs, node:$rhs), [{
 250   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 251 }]>;
 252
 253 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 254                       (vector_shuffle node:$lhs, node:$rhs), [{
 255   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 256 }]>;
 257
 258 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 259                             (vector_shuffle node:$lhs, node:$rhs), [{
 260   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 261 }]>;
 262
 263 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 264                       (vector_shuffle node:$lhs, node:$rhs), [{
 265   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 266 }]>;
 267
 268 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 269                     (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 271 }]>;
 272
 273 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 274                    (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 276 }]>;
 277
 278 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 279                        (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 281 }]>;
 282
 283 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 284                        (vector_shuffle node:$lhs, node:$rhs), [{
 285   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 286 }]>;
 287
 288 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 289                      (vector_shuffle node:$lhs, node:$rhs), [{
 290   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 291 }]>;
 292
 293 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 294                      (vector_shuffle node:$lhs, node:$rhs), [{
 295   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 296 }]>;
 297
 298 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 299                            (vector_shuffle node:$lhs, node:$rhs), [{
 300   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 301 }]>;
 302
 303 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 304                            (vector_shuffle node:$lhs, node:$rhs), [{
 305   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 306 }]>;
 307
 308 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 309                      (vector_shuffle node:$lhs, node:$rhs), [{
 310   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 311 }], SHUFFLE_get_shuf_imm>;
 312
 313 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 314                     (vector_shuffle node:$lhs, node:$rhs), [{
 315   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 316 }], SHUFFLE_get_shuf_imm>;
 317
 318 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 319                       (vector_shuffle node:$lhs, node:$rhs), [{
 320   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 321 }], SHUFFLE_get_pshufhw_imm>;
 322
 323 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 324                       (vector_shuffle node:$lhs, node:$rhs), [{
 325   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 326 }], SHUFFLE_get_pshuflw_imm>;
 327
 328 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 329                      (vector_shuffle node:$lhs, node:$rhs), [{
 330   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 331 }], SHUFFLE_get_palign_imm>;
 332
 333 //===----------------------------------------------------------------------===//
 334 // SSE scalar FP Instructions
 335 //===----------------------------------------------------------------------===//
 336
 337 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 338 // instruction selection into a branch sequence.
 339 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 340   def CMOV_FR32 : I<0, Pseudo,
 341                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 342                     "#CMOV_FR32 PSEUDO!",
 343                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 344                                                   EFLAGS))]>;
 345   def CMOV_FR64 : I<0, Pseudo,
 346                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 347                     "#CMOV_FR64 PSEUDO!",
 348                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 349                                                   EFLAGS))]>;
 350   def CMOV_V4F32 : I<0, Pseudo,
 351                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 352                     "#CMOV_V4F32 PSEUDO!",
 353                     [(set VR128:$dst,
 354                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 355                                           EFLAGS)))]>;
 356   def CMOV_V2F64 : I<0, Pseudo,
 357                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 358                     "#CMOV_V2F64 PSEUDO!",
 359                     [(set VR128:$dst,
 360                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 361                                           EFLAGS)))]>;
 362   def CMOV_V2I64 : I<0, Pseudo,
 363                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 364                     "#CMOV_V2I64 PSEUDO!",
 365                     [(set VR128:$dst,
 366                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 367                                           EFLAGS)))]>;
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 // SSE 1 & 2 Instructions Classes
 372 //===----------------------------------------------------------------------===//
 373
 374 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 375 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 376                            RegisterClass RC, X86MemOperand x86memop> {
 377   let isCommutable = 1 in {
 378     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 379                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
 380   }
 381   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 382               OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
 383 }
 384
 385 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 386 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 387                                string asm, string SSEVer, string FPSizeStr,
 388                                Operand memopr, ComplexPattern mem_cpat> {
 389   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 390                   asm, [(set RC:$dst, (
 391                                 !nameconcat<Intrinsic>("int_x86_sse",
 392                                 !strconcat(SSEVer, !strconcat("_",
 393                                 !strconcat(OpcodeStr, FPSizeStr))))
 394                          RC:$src1, RC:$src2))]>;
 395   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 396                   asm, [(set RC:$dst, (
 397                                 !nameconcat<Intrinsic>("int_x86_sse",
 398                                 !strconcat(SSEVer, !strconcat("_",
 399                                 !strconcat(OpcodeStr, FPSizeStr))))
 400                          RC:$src1, mem_cpat:$src2))]>;
 401 }
 402
 403 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 404 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 405                            RegisterClass RC, ValueType vt,
 406                            X86MemOperand x86memop, PatFrag mem_frag,
 407                            Domain d, bit MayLoad = 0> {
 408   let isCommutable = 1 in
 409     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 410                 OpcodeStr, [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))],d>;
 411   let mayLoad = MayLoad in
 412     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 413                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1,
 414                                                   (mem_frag addr:$src2)))],d>;
 415 }
 416
 417 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 418 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 419                                       string OpcodeStr, X86MemOperand x86memop,
 420                                       list<dag> pat_rr, list<dag> pat_rm> {
 421   let isCommutable = 1 in
 422     def rr : PI<opc, MRMSrcReg, (outs RC:$dst),
 423                 (ins RC:$src1, RC:$src2), OpcodeStr, pat_rr, d>;
 424   def rm : PI<opc, MRMSrcMem, (outs RC:$dst),
 425                 (ins RC:$src1, x86memop:$src2), OpcodeStr, pat_rm, d>;
 426 }
 427
 428 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 429 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 430                                string asm, string SSEVer, string FPSizeStr,
 431                                X86MemOperand x86memop, PatFrag mem_frag,
 432                                Domain d> {
 433   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 434                   asm, [(set RC:$dst, (
 435                                 !nameconcat<Intrinsic>("int_x86_sse",
 436                                 !strconcat(SSEVer, !strconcat("_",
 437                                 !strconcat(OpcodeStr, FPSizeStr))))
 438                          RC:$src1, RC:$src2))], d>;
 439   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 440                   asm, [(set RC:$dst, (
 441                                 !nameconcat<Intrinsic>("int_x86_sse",
 442                                 !strconcat(SSEVer, !strconcat("_",
 443                                 !strconcat(OpcodeStr, FPSizeStr))))
 444                          RC:$src1, (mem_frag addr:$src2)))], d>;
 445 }
 446
 447 //===----------------------------------------------------------------------===//
 448 // SSE 1 & 2 - Move Instructions
 449 //===----------------------------------------------------------------------===//
 450
 451 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 452       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 453       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 454
 455 // Loading from memory automatically zeroing upper bits.
 456 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 457                     PatFrag mem_pat, string OpcodeStr> :
 458       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 459          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 460                         [(set RC:$dst, (mem_pat addr:$src))]>;
 461
 462 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 463 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 464 // is used instead. Register-to-register movss/movsd is not modeled as an
 465 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 466 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 467 let isAsmParserOnly = 1 in {
 468   def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 469                   "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 470   def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 471                   "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 472
 473   let canFoldAsLoad = 1, isReMaterializable = 1 in {
 474     def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 475
 476     let AddedComplexity = 20 in
 477       def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 478   }
 479 }
 480
 481 let Constraints = "$src1 = $dst" in {
 482   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 483                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 484   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 485                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 486 }
 487
 488 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 489   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 490
 491   let AddedComplexity = 20 in
 492     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 493 }
 494
 495 let AddedComplexity = 15 in {
 496 // Extract the low 32-bit value from one vector and insert it into another.
 497 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 498           (MOVSSrr (v4f32 VR128:$src1),
 499                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 500 // Extract the low 64-bit value from one vector and insert it into another.
 501 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 502           (MOVSDrr (v2f64 VR128:$src1),
 503                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 504 }
 505
 506 // Implicitly promote a 32-bit scalar to a vector.
 507 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 508           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 509 // Implicitly promote a 64-bit scalar to a vector.
 510 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 511           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 512
 513 let AddedComplexity = 20 in {
 514 // MOVSSrm zeros the high parts of the register; represent this
 515 // with SUBREG_TO_REG.
 516 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 517           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 518 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 519           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 520 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 521           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 522 // MOVSDrm zeros the high parts of the register; represent this
 523 // with SUBREG_TO_REG.
 524 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 525           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 526 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 527           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 528 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 529           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 530 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 531           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 532 def : Pat<(v2f64 (X86vzload addr:$src)),
 533           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 534 }
 535
 536 // Store scalar value to memory.
 537 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 538                   "movss\t{$src, $dst|$dst, $src}",
 539                   [(store FR32:$src, addr:$dst)]>;
 540 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 541                   "movsd\t{$src, $dst|$dst, $src}",
 542                   [(store FR64:$src, addr:$dst)]>;
 543
 544 let isAsmParserOnly = 1 in {
 545 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 546                   "movss\t{$src, $dst|$dst, $src}",
 547                   [(store FR32:$src, addr:$dst)]>, XS, VEX_4V;
 548 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 549                   "movsd\t{$src, $dst|$dst, $src}",
 550                   [(store FR64:$src, addr:$dst)]>, XD, VEX_4V;
 551 }
 552
 553 // Extract and store.
 554 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 555                  addr:$dst),
 556           (MOVSSmr addr:$dst,
 557                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 558 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 559                  addr:$dst),
 560           (MOVSDmr addr:$dst,
 561                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 562
 563 // Move Aligned/Unaligned floating point values
 564 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 565                             X86MemOperand x86memop, PatFrag ld_frag,
 566                             string asm, Domain d,
 567                             bit IsReMaterializable = 1> {
 568 let neverHasSideEffects = 1 in
 569   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 570               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 571 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 572   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 573               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 574                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 575 }
 576
 577 let isAsmParserOnly = 1 in {
 578 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 579                               "movaps", SSEPackedSingle>, VEX;
 580 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 581                               "movapd", SSEPackedDouble>, OpSize, VEX;
 582 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 583                               "movups", SSEPackedSingle>, VEX;
 584 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 585                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 586 }
 587 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 588                               "movaps", SSEPackedSingle>, TB;
 589 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 590                               "movapd", SSEPackedDouble>, TB, OpSize;
 591 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 592                               "movups", SSEPackedSingle>, TB;
 593 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 594                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 595
 596 let isAsmParserOnly = 1 in {
 597 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 598                    "movaps\t{$src, $dst|$dst, $src}",
 599                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 600 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 601                    "movapd\t{$src, $dst|$dst, $src}",
 602                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 603 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 604                    "movups\t{$src, $dst|$dst, $src}",
 605                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 606 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 607                    "movupd\t{$src, $dst|$dst, $src}",
 608                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 609 }
 610 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 611                    "movaps\t{$src, $dst|$dst, $src}",
 612                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 613 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 614                    "movapd\t{$src, $dst|$dst, $src}",
 615                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 616 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 617                    "movups\t{$src, $dst|$dst, $src}",
 618                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 619 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 620                    "movupd\t{$src, $dst|$dst, $src}",
 621                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 622
 623 // Intrinsic forms of MOVUPS/D load and store
 624 let isAsmParserOnly = 1 in {
 625   let canFoldAsLoad = 1, isReMaterializable = 1 in
 626   def VMOVUPSrm_Int : VPSI<0x10, MRMSrcMem, (outs VR128:$dst),
 627              (ins f128mem:$src),
 628              "movups\t{$src, $dst|$dst, $src}",
 629              [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>, VEX;
 630   def VMOVUPDrm_Int : VPDI<0x10, MRMSrcMem, (outs VR128:$dst),
 631              (ins f128mem:$src),
 632              "movupd\t{$src, $dst|$dst, $src}",
 633              [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>, VEX;
 634   def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 635              (ins f128mem:$dst, VR128:$src),
 636              "movups\t{$src, $dst|$dst, $src}",
 637              [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 638   def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 639              (ins f128mem:$dst, VR128:$src),
 640              "movupd\t{$src, $dst|$dst, $src}",
 641              [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 642 }
 643 let canFoldAsLoad = 1, isReMaterializable = 1 in
 644 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 645                        "movups\t{$src, $dst|$dst, $src}",
 646                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 647 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 648                        "movupd\t{$src, $dst|$dst, $src}",
 649                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 650
 651 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 652                        "movups\t{$src, $dst|$dst, $src}",
 653                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 654 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 655                        "movupd\t{$src, $dst|$dst, $src}",
 656                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 657
 658 // Move Low/High packed floating point values
 659 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 660                                  PatFrag mov_frag, string base_opc,
 661                                  string asm_opr> {
 662   def PSrm : PI<opc, MRMSrcMem,
 663          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 664          !strconcat(!strconcat(base_opc,"s"), asm_opr),
 665      [(set RC:$dst,
 666        (mov_frag RC:$src1,
 667               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 668               SSEPackedSingle>, TB;
 669
 670   def PDrm : PI<opc, MRMSrcMem,
 671          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 672          !strconcat(!strconcat(base_opc,"d"), asm_opr),
 673      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 674                               (scalar_to_vector (loadf64 addr:$src2)))))],
 675               SSEPackedDouble>, TB, OpSize;
 676 }
 677
 678 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 679   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 680                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 681   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 682                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 683 }
 684 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 685   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 686                                    "\t{$src2, $dst|$dst, $src2}">;
 687   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 688                                    "\t{$src2, $dst|$dst, $src2}">;
 689 }
 690
 691 let isAsmParserOnly = 1 in {
 692 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 693                    "movlps\t{$src, $dst|$dst, $src}",
 694                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 695                                  (iPTR 0))), addr:$dst)]>, VEX;
 696 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 697                    "movlpd\t{$src, $dst|$dst, $src}",
 698                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 699                                  (iPTR 0))), addr:$dst)]>, VEX;
 700 }
 701 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 702                    "movlps\t{$src, $dst|$dst, $src}",
 703                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 704                                  (iPTR 0))), addr:$dst)]>;
 705 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 706                    "movlpd\t{$src, $dst|$dst, $src}",
 707                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 708                                  (iPTR 0))), addr:$dst)]>;
 709
 710 // v2f64 extract element 1 is always custom lowered to unpack high to low
 711 // and extract element 0 so the non-store version isn't too horrible.
 712 let isAsmParserOnly = 1 in {
 713 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 714                    "movhps\t{$src, $dst|$dst, $src}",
 715                    [(store (f64 (vector_extract
 716                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 717                                          (undef)), (iPTR 0))), addr:$dst)]>,
 718                    VEX;
 719 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 720                    "movhpd\t{$src, $dst|$dst, $src}",
 721                    [(store (f64 (vector_extract
 722                                  (v2f64 (unpckh VR128:$src, (undef))),
 723                                  (iPTR 0))), addr:$dst)]>,
 724                    VEX;
 725 }
 726 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 727                    "movhps\t{$src, $dst|$dst, $src}",
 728                    [(store (f64 (vector_extract
 729                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 730                                          (undef)), (iPTR 0))), addr:$dst)]>;
 731 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 732                    "movhpd\t{$src, $dst|$dst, $src}",
 733                    [(store (f64 (vector_extract
 734                                  (v2f64 (unpckh VR128:$src, (undef))),
 735                                  (iPTR 0))), addr:$dst)]>;
 736
 737 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 738   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 739                                        (ins VR128:$src1, VR128:$src2),
 740                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 741                       [(set VR128:$dst,
 742                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 743                       VEX_4V;
 744   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 745                                        (ins VR128:$src1, VR128:$src2),
 746                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 747                       [(set VR128:$dst,
 748                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 749                       VEX_4V;
 750 }
 751 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 752   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 753                                        (ins VR128:$src1, VR128:$src2),
 754                       "movlhps\t{$src2, $dst|$dst, $src2}",
 755                       [(set VR128:$dst,
 756                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 757   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 758                                        (ins VR128:$src1, VR128:$src2),
 759                       "movhlps\t{$src2, $dst|$dst, $src2}",
 760                       [(set VR128:$dst,
 761                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 762 }
 763
 764 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 765           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 766 let AddedComplexity = 20 in {
 767   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 768             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 769   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 770             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 771 }
 772
 773 //===----------------------------------------------------------------------===//
 774 // SSE 1 & 2 - Conversion Instructions
 775 //===----------------------------------------------------------------------===//
 776
 777 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 778                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 779                      string asm> {
 780   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 781                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 782   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 783                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 784 }
 785
 786 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 787                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 788                          string asm, Domain d> {
 789   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 790                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 791   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 792                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 793 }
 794
 795 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 796                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 797                      string asm> {
 798   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 799               asm, []>;
 800   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 801               (ins DstRC:$src1, x86memop:$src), asm, []>;
 802 }
 803
 804 let isAsmParserOnly = 1 in {
 805 defm VCVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 806                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 807 defm VCVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 808                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 809 defm VCVTSI2SS  : sse12_vcvt_avx<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 810                       "cvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}">, XS,
 811                       VEX_4V;
 812 defm VCVTSI2SD  : sse12_vcvt_avx<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 813                       "cvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}">, XD,
 814                       VEX_4V;
 815 }
 816
 817 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 818                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 819 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 820                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 821 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 822                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 823 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 824                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 825
 826 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 827 // and/or XMM operand(s).
 828 multiclass sse12_cvt_pint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 829                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 830                          string asm, Domain d> {
 831   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 832                         [(set DstRC:$dst, (Int SrcRC:$src))], d>;
 833   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 834                         [(set DstRC:$dst, (Int (ld_frag addr:$src)))], d>;
 835 }
 836
 837 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 838                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 839                          string asm> {
 840   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 841                         [(set DstRC:$dst, (Int SrcRC:$src))]>;
 842   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 843                         [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 844 }
 845
 846 multiclass sse12_cvt_pint_3addr<bits<8> opc, RegisterClass SrcRC,
 847                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 848                     PatFrag ld_frag, string asm, Domain d> {
 849   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 850               asm, [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))], d>;
 851   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst),
 852                    (ins DstRC:$src1, x86memop:$src2), asm,
 853               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))], d>;
 854 }
 855
 856 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 857                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 858                     PatFrag ld_frag, string asm> {
 859   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 860               asm, [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 861   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 862                    (ins DstRC:$src1, x86memop:$src2), asm,
 863               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 864 }
 865
 866 let isAsmParserOnly = 1 in {
 867   defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 868                         f32mem, load, "cvtss2si\t{$src, $dst|$dst, $src}">, XS,
 869                         VEX;
 870   defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 871                         f128mem, load, "cvtsd2si\t{$src, $dst|$dst, $src}">, XD,
 872                         VEX;
 873 }
 874 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 875                       f32mem, load, "cvtss2si\t{$src, $dst|$dst, $src}">, XS;
 876 defm Int_CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 877                       f128mem, load, "cvtsd2si\t{$src, $dst|$dst, $src}">, XD;
 878
 879
 880 let Constraints = "$src1 = $dst" in {
 881   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 882                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 883                         "cvtsi2ss\t{$src2, $dst|$dst, $src2}">, XS;
 884   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 885                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 886                         "cvtsi2ss\t{$src2, $dst|$dst, $src2}">, XD;
 887 }
 888
 889 // Instructions below don't have an AVX form.
 890 defm Int_CVTPS2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtps2pi,
 891                       f64mem, load, "cvtps2pi\t{$src, $dst|$dst, $src}",
 892                       SSEPackedSingle>, TB;
 893 defm Int_CVTPD2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtpd2pi,
 894                       f128mem, memop, "cvtpd2pi\t{$src, $dst|$dst, $src}",
 895                       SSEPackedDouble>, TB, OpSize;
 896 defm Int_CVTTPS2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttps2pi,
 897                        f64mem, load, "cvttps2pi\t{$src, $dst|$dst, $src}",
 898                        SSEPackedSingle>, TB;
 899 defm Int_CVTTPD2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttpd2pi,
 900                        f128mem, memop, "cvttpd2pi\t{$src, $dst|$dst, $src}",
 901                        SSEPackedDouble>, TB, OpSize;
 902 defm Int_CVTPI2PD : sse12_cvt_pint<0x2A, VR64, VR128, int_x86_sse_cvtpi2pd,
 903                          i64mem, load, "cvtpi2pd\t{$src, $dst|$dst, $src}",
 904                          SSEPackedDouble>, TB, OpSize;
 905 let Constraints = "$src1 = $dst" in {
 906   defm Int_CVTPI2PS : sse12_cvt_pint_3addr<0x2A, VR64, VR128,
 907                          int_x86_sse_cvtpi2ps,
 908                          i64mem, load, "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 909                          SSEPackedSingle>, TB;
 910 }
 911
 912 /// SSE 1 Only
 913
 914 // Aliases for intrinsics
 915 let isAsmParserOnly = 1, Pattern = []<dag> in {
 916 defm Int_VCVTTSS2SI : sse12_cvt_sint_3addr<0x2C, VR128, GR32,
 917                 int_x86_sse_cvttss2si, f32mem, load,
 918                 "cvttss2si\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS;
 919 defm Int_VCVTTSD2SI : sse12_cvt_sint_3addr<0x2C, VR128, GR32,
 920                 int_x86_sse2_cvttsd2si, f128mem, load,
 921                 "cvttss2si\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD;
 922 }
 923 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 924                           f32mem, load, "cvttss2si\t{$src, $dst|$dst, $src}">,
 925                           XS;
 926 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 927                           f128mem, load, "cvttss2si\t{$src, $dst|$dst, $src}">,
 928                           XD;
 929
 930 let isAsmParserOnly = 1, Pattern = []<dag> in {
 931 defm VCVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 932                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 933 defm VCVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, f128mem, load,
 934                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 935                             SSEPackedSingle>, TB, VEX;
 936 }
 937 let Pattern = []<dag> in {
 938 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 939                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 940 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, f128mem, load /*dummy*/,
 941                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 942                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 943 }
 944
 945 /// SSE 2 Only
 946
 947 // Convert scalar double to scalar single
 948 let isAsmParserOnly = 1 in {
 949 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 950                        (ins FR64:$src1, FR64:$src2),
 951                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 952                       VEX_4V;
 953 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 954                        (ins FR64:$src1, f64mem:$src2),
 955                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 956                       []>, XD, Requires<[HasAVX, HasSSE2, OptForSize]>, VEX_4V;
 957 }
 958 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 959                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 960                       [(set FR32:$dst, (fround FR64:$src))]>;
 961 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 962                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 963                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 964                   Requires<[HasSSE2, OptForSize]>;
 965
 966 let isAsmParserOnly = 1 in
 967 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 968                     int_x86_sse2_cvtsd2ss, f64mem, load,
 969                     "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 970                     XS, VEX_4V;
 971 let Constraints = "$src1 = $dst" in
 972 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 973              int_x86_sse2_cvtsd2ss, f64mem, load,
 974              "cvtsd2ss\t{$src2, $dst|$dst, $src2}">, XS;
 975
 976 // Convert scalar single to scalar double
 977 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
 978 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 979                     (ins FR32:$src1, FR32:$src2),
 980                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 981                     []>, XS, Requires<[HasAVX, HasSSE2]>, VEX_4V;
 982 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 983                     (ins FR32:$src1, f32mem:$src2),
 984                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 985                     []>, XS, VEX_4V, Requires<[HasAVX, HasSSE2, OptForSize]>;
 986 }
 987 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 988                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 989                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 990                  Requires<[HasSSE2]>;
 991 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 992                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 993                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 994                  Requires<[HasSSE2, OptForSize]>;
 995
 996 let isAsmParserOnly = 1 in {
 997 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 998                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 999                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1000                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1001                                        VR128:$src2))]>, XS, VEX_4V,
1002                     Requires<[HasAVX, HasSSE2]>;
1003 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1004                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1005                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1006                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1007                                        (load addr:$src2)))]>, XS, VEX_4V,
1008                     Requires<[HasAVX, HasSSE2]>;
1009 }
1010 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1011 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1012                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1013                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1014                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1015                                        VR128:$src2))]>, XS,
1016                     Requires<[HasSSE2]>;
1017 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1018                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1019                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1020                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1021                                        (load addr:$src2)))]>, XS,
1022                     Requires<[HasSSE2]>;
1023 }
1024
1025 def : Pat<(extloadf32 addr:$src),
1026           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1027       Requires<[HasSSE2, OptForSpeed]>;
1028
1029 // Convert doubleword to packed single/double fp
1030 let isAsmParserOnly = 1 in { // SSE2 instructions without OpSize prefix
1031 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1032                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1033                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1034                      TB, VEX, Requires<[HasAVX, HasSSE2]>;
1035 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1036                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1037                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1038                                         (bitconvert (memopv2i64 addr:$src))))]>,
1039                      TB, VEX, Requires<[HasAVX, HasSSE2]>;
1040 }
1041 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1042                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1043                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1044                      TB, Requires<[HasSSE2]>;
1045 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1046                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1047                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1048                                         (bitconvert (memopv2i64 addr:$src))))]>,
1049                      TB, Requires<[HasSSE2]>;
1050
1051 // FIXME: why the non-intrinsic version is described as SSE3?
1052 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
1053 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1054                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1055                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1056                      XS, VEX, Requires<[HasAVX, HasSSE2]>;
1057 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1058                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1059                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1060                                         (bitconvert (memopv2i64 addr:$src))))]>,
1061                      XS, VEX, Requires<[HasAVX, HasSSE2]>;
1062 }
1063 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1064                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1065                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1066                      XS, Requires<[HasSSE2]>;
1067 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1068                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1069                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1070                                         (bitconvert (memopv2i64 addr:$src))))]>,
1071                      XS, Requires<[HasSSE2]>;
1072
1073 // Convert packed single/double fp to doubleword
1074 let isAsmParserOnly = 1 in {
1075 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1076                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1077 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1078                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1079 }
1080 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1081                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1082 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1083                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1084
1085 let isAsmParserOnly = 1 in {
1086 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1087                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1088                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1089                         VEX;
1090 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1091                          (ins f128mem:$src),
1092                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1093                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1094                                             (memop addr:$src)))]>, VEX;
1095 }
1096 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1097                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1098                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1099 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1100                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1101                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1102                                             (memop addr:$src)))]>;
1103
1104 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XD prefix
1105 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1106                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1107                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1108                      XD, VEX, Requires<[HasAVX, HasSSE2]>;
1109 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1110                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1111                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1112                                           (memop addr:$src)))]>,
1113                      XD, VEX, Requires<[HasAVX, HasSSE2]>;
1114 }
1115 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1116                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1117                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1118                      XD, Requires<[HasSSE2]>;
1119 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1120                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1121                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1122                                           (memop addr:$src)))]>,
1123                      XD, Requires<[HasSSE2]>;
1124
1125
1126 // Convert with truncation packed single/double fp to doubleword
1127 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XS prefix
1128 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1129                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1130 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1131                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1132 }
1133 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1134                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1135 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1136                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1137
1138
1139 let isAsmParserOnly = 1 in {
1140 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1141                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1142                         [(set VR128:$dst,
1143                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1144                       XS, VEX, Requires<[HasAVX, HasSSE2]>;
1145 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1146                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1147                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1148                                            (memop addr:$src)))]>,
1149                       XS, VEX, Requires<[HasAVX, HasSSE2]>;
1150 }
1151 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1152                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1153                         [(set VR128:$dst,
1154                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1155                       XS, Requires<[HasSSE2]>;
1156 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1157                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1158                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1159                                            (memop addr:$src)))]>,
1160                       XS, Requires<[HasSSE2]>;
1161
1162 let isAsmParserOnly = 1 in {
1163 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
1164                             (ins VR128:$src),
1165                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1166                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
1167                        VEX;
1168 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
1169                           (ins f128mem:$src),
1170                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1171                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1172                                              (memop addr:$src)))]>, VEX;
1173 }
1174 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1175                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1176                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1177 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1178                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1179                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1180                                              (memop addr:$src)))]>;
1181
1182 // Convert packed single to packed double
1183 let isAsmParserOnly = 1 in { // SSE2 instructions without OpSize prefix
1184 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1185                        "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX,
1186                        Requires<[HasAVX]>;
1187 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1188                        "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX,
1189                        Requires<[HasAVX]>;
1190 }
1191 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1192                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1193 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1194                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1195
1196 let isAsmParserOnly = 1 in {
1197 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1198                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1199                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1200                      VEX, Requires<[HasAVX, HasSSE2]>;
1201 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1202                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1203                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1204                                           (load addr:$src)))]>,
1205                      VEX, Requires<[HasAVX, HasSSE2]>;
1206 }
1207 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1208                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1209                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1210                      TB, Requires<[HasSSE2]>;
1211 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1212                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1213                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1214                                           (load addr:$src)))]>,
1215                      TB, Requires<[HasSSE2]>;
1216
1217 // Convert packed double to packed single
1218 let isAsmParserOnly = 1 in {
1219 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1220                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1221 // FIXME: the memory form of this instruction should described using
1222 // use extra asm syntax
1223 }
1224 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1225                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1226 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1227                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1228
1229
1230 let isAsmParserOnly = 1 in {
1231 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1232                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1233                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1234 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1235                          (ins f128mem:$src),
1236                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1237                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1238                                             (memop addr:$src)))]>;
1239 }
1240 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1241                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1242                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1243 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1244                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1245                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1246                                             (memop addr:$src)))]>;
1247
1248 //===----------------------------------------------------------------------===//
1249 // SSE 1 & 2 - Compare Instructions
1250 //===----------------------------------------------------------------------===//
1251
1252 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1253 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1254                             string asm, string asm_alt> {
1255   def rr : SIi8<0xC2, MRMSrcReg,
1256                     (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1257                     asm, []>;
1258   let mayLoad = 1 in
1259   def rm : SIi8<0xC2, MRMSrcMem,
1260                     (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1261                     asm, []>;
1262   // Accept explicit immediate argument form instead of comparison code.
1263   let isAsmParserOnly = 1 in {
1264     def rr_alt : SIi8<0xC2, MRMSrcReg,
1265                   (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1266                   asm_alt, []>;
1267     let mayLoad = 1 in
1268     def rm_alt : SIi8<0xC2, MRMSrcMem,
1269                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1270                   asm_alt, []>;
1271   }
1272 }
1273
1274 let neverHasSideEffects = 1, isAsmParserOnly = 1 in {
1275   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1276                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1277                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1278                   XS, VEX_4V;
1279   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1280                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1281                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1282                   XD, VEX_4V;
1283 }
1284
1285 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1286   defm CMPSS  : sse12_cmp_scalar<FR32, f32mem,
1287                     "cmp${cc}ss\t{$src, $dst|$dst, $src}",
1288                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}">, XS;
1289   defm CMPSD  : sse12_cmp_scalar<FR64, f64mem,
1290                     "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1291                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}">, XD;
1292 }
1293
1294 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1295                          Intrinsic Int, string asm> {
1296   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1297                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1298                         [(set VR128:$dst, (Int VR128:$src1,
1299                                                VR128:$src, imm:$cc))]>;
1300   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1301                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1302                         [(set VR128:$dst, (Int VR128:$src1,
1303                                                (load addr:$src), imm:$cc))]>;
1304 }
1305
1306 // Aliases to match intrinsics which expect XMM operand(s).
1307 let isAsmParserOnly = 1 in {
1308   defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1309                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1310                        XS, VEX_4V;
1311   defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1312                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1313                        XD, VEX_4V;
1314 }
1315 let Constraints = "$src1 = $dst" in {
1316   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1317                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1318   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1319                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1320 }
1321
1322
1323 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1324 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1325                             ValueType vt, X86MemOperand x86memop,
1326                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1327   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1328                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1329                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1330   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1331                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1332                      [(set EFLAGS, (OpNode (vt RC:$src1),
1333                                            (ld_frag addr:$src2)))], d>;
1334 }
1335
1336 let Defs = [EFLAGS] in {
1337   let isAsmParserOnly = 1 in {
1338     defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1339                                     "ucomiss", SSEPackedSingle>, VEX;
1340     defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1341                                     "ucomisd", SSEPackedDouble>, OpSize, VEX;
1342     let Pattern = []<dag> in {
1343       defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1344                                       "comiss", SSEPackedSingle>, VEX;
1345       defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1346                                       "comisd", SSEPackedDouble>, OpSize, VEX;
1347     }
1348
1349     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1350                               load, "ucomiss", SSEPackedSingle>, VEX;
1351     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1352                               load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1353
1354     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1355                               load, "comiss", SSEPackedSingle>, VEX;
1356     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1357                               load, "comisd", SSEPackedDouble>, OpSize, VEX;
1358   }
1359   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1360                                   "ucomiss", SSEPackedSingle>, TB;
1361   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1362                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1363
1364   let Pattern = []<dag> in {
1365     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1366                                     "comiss", SSEPackedSingle>, TB;
1367     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1368                                     "comisd", SSEPackedDouble>, TB, OpSize;
1369   }
1370
1371   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1372                               load, "ucomiss", SSEPackedSingle>, TB;
1373   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1374                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1375
1376   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1377                                   "comiss", SSEPackedSingle>, TB;
1378   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1379                                   "comisd", SSEPackedDouble>, TB, OpSize;
1380 } // Defs = [EFLAGS]
1381
1382 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1383 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1384                             Intrinsic Int, string asm, string asm_alt,
1385                             Domain d> {
1386   def rri : PIi8<0xC2, MRMSrcReg,
1387              (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1388              [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1389   def rmi : PIi8<0xC2, MRMSrcMem,
1390              (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1391              [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1392   // Accept explicit immediate argument form instead of comparison code.
1393   let isAsmParserOnly = 1 in {
1394     def rri_alt : PIi8<0xC2, MRMSrcReg,
1395                (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1396                asm_alt, [], d>;
1397     def rmi_alt : PIi8<0xC2, MRMSrcMem,
1398                (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1399                asm_alt, [], d>;
1400   }
1401 }
1402
1403 let isAsmParserOnly = 1 in {
1404   defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1405                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1406                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1407                  SSEPackedSingle>, VEX_4V;
1408   defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1409                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1410                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1411                  SSEPackedDouble>, OpSize, VEX_4V;
1412 }
1413 let Constraints = "$src1 = $dst" in {
1414   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1415                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1416                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1417                  SSEPackedSingle>, TB;
1418   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1419                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1420                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1421                  SSEPackedDouble>, TB, OpSize;
1422 }
1423
1424 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1425           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1426 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1427           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1428 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1429           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1430 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1431           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1432
1433 //===----------------------------------------------------------------------===//
1434 // SSE 1 & 2 - Shuffle Instructions
1435 //===----------------------------------------------------------------------===//
1436
1437 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1438 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1439                          ValueType vt, string asm, PatFrag mem_frag,
1440                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1441   def rmi : PIi8<0xC6, MRMSrcMem, (outs VR128:$dst),
1442                    (ins VR128:$src1, f128mem:$src2, i8imm:$src3), asm,
1443                    [(set VR128:$dst, (vt (shufp:$src3
1444                             VR128:$src1, (mem_frag addr:$src2))))], d>;
1445   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1446     def rri : PIi8<0xC6, MRMSrcReg, (outs VR128:$dst),
1447                    (ins VR128:$src1, VR128:$src2, i8imm:$src3), asm,
1448                    [(set VR128:$dst,
1449                             (vt (shufp:$src3 VR128:$src1, VR128:$src2)))], d>;
1450 }
1451
1452 let isAsmParserOnly = 1 in {
1453   defm VSHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1454             "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1455             memopv4f32, SSEPackedSingle>, VEX_4V;
1456   defm VSHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1457             "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1458             memopv2f64, SSEPackedDouble>, OpSize, VEX_4V;
1459 }
1460
1461 let Constraints = "$src1 = $dst" in {
1462   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1463                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1464                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1465                     TB;
1466   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1467                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1468                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1469 }
1470
1471 //===----------------------------------------------------------------------===//
1472 // SSE 1 & 2 - Unpack Instructions
1473 //===----------------------------------------------------------------------===//
1474
1475 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1476 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1477                                    PatFrag mem_frag, RegisterClass RC,
1478                                    X86MemOperand x86memop, string asm,
1479                                    Domain d> {
1480     def rr : PI<opc, MRMSrcReg,
1481                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1482                 asm, [(set RC:$dst,
1483                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1484     def rm : PI<opc, MRMSrcMem,
1485                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1486                 asm, [(set RC:$dst,
1487                            (vt (OpNode RC:$src1,
1488                                        (mem_frag addr:$src2))))], d>;
1489 }
1490
1491 let AddedComplexity = 10 in {
1492   let isAsmParserOnly = 1 in {
1493     defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1494           VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1495                          SSEPackedSingle>, VEX_4V;
1496     defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1497           VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1498                          SSEPackedDouble>, OpSize, VEX_4V;
1499     defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1500           VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1501                          SSEPackedSingle>, VEX_4V;
1502     defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1503           VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1504                          SSEPackedDouble>, OpSize, VEX_4V;
1505   }
1506
1507   let Constraints = "$src1 = $dst" in {
1508     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1509           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1510                          SSEPackedSingle>, TB;
1511     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1512           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1513                          SSEPackedDouble>, TB, OpSize;
1514     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1515           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1516                          SSEPackedSingle>, TB;
1517     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1518           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1519                          SSEPackedDouble>, TB, OpSize;
1520   } // Constraints = "$src1 = $dst"
1521 } // AddedComplexity
1522
1523 //===----------------------------------------------------------------------===//
1524 // SSE 1 & 2 - Extract Floating-Point Sign mask
1525 //===----------------------------------------------------------------------===//
1526
1527 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1528 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1529                                 Domain d> {
1530   def rr : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1531               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1532                      [(set GR32:$dst, (Int RC:$src))], d>;
1533 }
1534
1535 // Mask creation
1536 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1537                                      SSEPackedSingle>, TB;
1538 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1539                                      SSEPackedDouble>, TB, OpSize;
1540
1541 let isAsmParserOnly = 1 in {
1542   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1543                                         "movmskps", SSEPackedSingle>, VEX;
1544   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1545                                         "movmskpd", SSEPackedDouble>, OpSize,
1546                                         VEX;
1547 }
1548
1549 //===----------------------------------------------------------------------===//
1550 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1551 //===----------------------------------------------------------------------===//
1552
1553 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1554 // names that start with 'Fs'.
1555
1556 // Alias instructions that map fld0 to pxor for sse.
1557 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1558     canFoldAsLoad = 1 in {
1559   // FIXME: Set encoding to pseudo!
1560 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1561                  [(set FR32:$dst, fp32imm0)]>,
1562                  Requires<[HasSSE1]>, TB, OpSize;
1563 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1564                  [(set FR64:$dst, fpimm0)]>,
1565                Requires<[HasSSE2]>, TB, OpSize;
1566 }
1567
1568 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1569 // bits are disregarded.
1570 let neverHasSideEffects = 1 in {
1571 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1572                      "movaps\t{$src, $dst|$dst, $src}", []>;
1573 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1574                      "movapd\t{$src, $dst|$dst, $src}", []>;
1575 }
1576
1577 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1578 // bits are disregarded.
1579 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1580 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1581                      "movaps\t{$src, $dst|$dst, $src}",
1582                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1583 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1584                      "movapd\t{$src, $dst|$dst, $src}",
1585                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1586 }
1587
1588 //===----------------------------------------------------------------------===//
1589 // SSE 1 & 2 - Logical Instructions
1590 //===----------------------------------------------------------------------===//
1591
1592 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1593 ///
1594 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1595                                        SDNode OpNode, bit MayLoad = 0> {
1596   let isAsmParserOnly = 1 in {
1597     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1598                 "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR32,
1599                 f32, f128mem, memopfsf32, SSEPackedSingle, MayLoad>, VEX_4V;
1600
1601     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1602                 "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR64,
1603                 f64, f128mem, memopfsf64, SSEPackedDouble, MayLoad>, OpSize,
1604                 VEX_4V;
1605   }
1606
1607   let Constraints = "$src1 = $dst" in {
1608     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1609                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, FR32, f32,
1610                 f128mem, memopfsf32, SSEPackedSingle, MayLoad>, TB;
1611
1612     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1613                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, FR64, f64,
1614                 f128mem, memopfsf64, SSEPackedDouble, MayLoad>, TB, OpSize;
1615   }
1616 }
1617
1618 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1619 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1620 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1621 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1622
1623 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1624   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef, 1>;
1625
1626 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1627 ///
1628 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1629                                  SDNode OpNode, int HasPat = 0,
1630                                  list<list<dag>> Pattern = []> {
1631   let isAsmParserOnly = 1 in {
1632     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1633          !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1634          f128mem,
1635          !if(HasPat, Pattern[0], // rr
1636                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1637                                                       VR128:$src2)))]),
1638          !if(HasPat, Pattern[2], // rm
1639                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1640                                                (memopv2i64 addr:$src2)))])>,
1641                                                VEX_4V;
1642
1643     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1644          !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1645          f128mem,
1646          !if(HasPat, Pattern[1], // rr
1647                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1648                                                (bc_v2i64 (v2f64
1649                                                VR128:$src2))))]),
1650          !if(HasPat, Pattern[3], // rm
1651                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1652                                                (memopv2i64 addr:$src2)))])>,
1653                                                                OpSize, VEX_4V;
1654   }
1655   let Constraints = "$src1 = $dst" in {
1656     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1657          !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"), f128mem,
1658          !if(HasPat, Pattern[0], // rr
1659                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1660                                                       VR128:$src2)))]),
1661          !if(HasPat, Pattern[2], // rm
1662                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1663                                                (memopv2i64 addr:$src2)))])>, TB;
1664
1665     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1666          !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"), f128mem,
1667          !if(HasPat, Pattern[1], // rr
1668                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1669                                                (bc_v2i64 (v2f64
1670                                                VR128:$src2))))]),
1671          !if(HasPat, Pattern[3], // rm
1672                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1673                                                (memopv2i64 addr:$src2)))])>,
1674                                                                     TB, OpSize;
1675   }
1676 }
1677
1678 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1679 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1680 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1681 let isCommutable = 0 in
1682   defm ANDN : sse12_fp_packed_logical<0x55, "andn", undef /* dummy */, 1, [
1683     // single r+r
1684     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1685                                        (bc_v2i64 (v4i32 immAllOnesV))),
1686                                    VR128:$src2)))],
1687     // double r+r
1688     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1689                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1690     // single r+m
1691     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1692                                        (bc_v2i64 (v4i32 immAllOnesV))),
1693                                   (memopv2i64 addr:$src2))))],
1694     // double r+m
1695     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1696                            (memopv2i64 addr:$src2)))]]>;
1697
1698 //===----------------------------------------------------------------------===//
1699 // SSE 1 & 2 - Arithmetic Instructions
1700 //===----------------------------------------------------------------------===//
1701
1702 /// basic_sse12_fp_binop_rm - SSE 1 & 2 binops come in both scalar and
1703 /// vector forms.
1704 ///
1705 /// In addition, we also have a special variant of the scalar form here to
1706 /// represent the associated intrinsic operation.  This form is unlike the
1707 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1708 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1709 ///
1710 /// These three forms can each be reg+reg or reg+mem.
1711 ///
1712 multiclass basic_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
1713                                    SDNode OpNode> {
1714
1715   let isAsmParserOnly = 1 in {
1716     defm V#NAME#SS : sse12_fp_scalar<opc,
1717         !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1718                    OpNode, FR32, f32mem>, XS, VEX_4V;
1719
1720     defm V#NAME#SD : sse12_fp_scalar<opc,
1721         !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1722                    OpNode, FR64, f64mem>, XD, VEX_4V;
1723
1724     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1725                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1726                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
1727                       VEX_4V;
1728
1729     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1730                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1731                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
1732                       OpSize, VEX_4V;
1733
1734     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1735        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1736                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
1737
1738     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1739        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1740                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
1741   }
1742
1743   let Constraints = "$src1 = $dst" in {
1744     defm SS : sse12_fp_scalar<opc,
1745                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1746                     OpNode, FR32, f32mem>, XS;
1747
1748     defm SD : sse12_fp_scalar<opc,
1749                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1750                     OpNode, FR64, f64mem>, XD;
1751
1752     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1753                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
1754                 f128mem, memopv4f32, SSEPackedSingle>, TB;
1755
1756     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1757                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
1758                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1759
1760     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1761        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1762                   "", "_ss", ssmem, sse_load_f32>, XS;
1763
1764     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1765        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1766                   "2", "_sd", sdmem, sse_load_f64>, XD;
1767   }
1768 }
1769
1770 // Arithmetic instructions
1771 defm ADD : basic_sse12_fp_binop_rm<0x58, "add", fadd>;
1772 defm MUL : basic_sse12_fp_binop_rm<0x59, "mul", fmul>;
1773
1774 let isCommutable = 0 in {
1775   defm SUB : basic_sse12_fp_binop_rm<0x5C, "sub", fsub>;
1776   defm DIV : basic_sse12_fp_binop_rm<0x5E, "div", fdiv>;
1777 }
1778
1779 /// sse12_fp_binop_rm - Other SSE 1 & 2 binops
1780 ///
1781 /// This multiclass is like basic_sse12_fp_binop_rm, with the addition of
1782 /// instructions for a full-vector intrinsic form.  Operations that map
1783 /// onto C operators don't use this form since they just use the plain
1784 /// vector form instead of having a separate vector intrinsic form.
1785 ///
1786 multiclass sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
1787                              SDNode OpNode> {
1788
1789   let isAsmParserOnly = 1 in {
1790     // Scalar operation, reg+reg.
1791     defm V#NAME#SS : sse12_fp_scalar<opc,
1792       !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1793                  OpNode, FR32, f32mem>, XS, VEX_4V;
1794
1795     defm V#NAME#SD : sse12_fp_scalar<opc,
1796       !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1797                  OpNode, FR64, f64mem>, XD, VEX_4V;
1798
1799     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1800                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1801                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
1802                       VEX_4V;
1803
1804     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1805                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1806                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
1807                       OpSize, VEX_4V;
1808
1809     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1810        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1811                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
1812
1813     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1814        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1815                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
1816
1817     defm V#NAME#PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1818        !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1819                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, VEX_4V;
1820
1821     defm V#NAME#PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1822        !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1823                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, OpSize,
1824                   VEX_4V;
1825   }
1826
1827   let Constraints = "$src1 = $dst" in {
1828     // Scalar operation, reg+reg.
1829     defm SS : sse12_fp_scalar<opc,
1830                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1831                     OpNode, FR32, f32mem>, XS;
1832     defm SD : sse12_fp_scalar<opc,
1833                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1834                     OpNode, FR64, f64mem>, XD;
1835     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1836                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
1837                 f128mem, memopv4f32, SSEPackedSingle>, TB;
1838
1839     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1840                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
1841                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1842
1843     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1844        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1845                   "", "_ss", ssmem, sse_load_f32>, XS;
1846
1847     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1848        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1849                   "2", "_sd", sdmem, sse_load_f64>, XD;
1850
1851     defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1852        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1853                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, TB;
1854
1855     defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1856        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1857                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1858   }
1859 }
1860
1861 let isCommutable = 0 in {
1862   defm MAX : sse12_fp_binop_rm<0x5F, "max", X86fmax>;
1863   defm MIN : sse12_fp_binop_rm<0x5D, "min", X86fmin>;
1864 }
1865
1866 /// Unop Arithmetic
1867 /// In addition, we also have a special variant of the scalar form here to
1868 /// represent the associated intrinsic operation.  This form is unlike the
1869 /// plain scalar form, in that it takes an entire vector (instead of a
1870 /// scalar) and leaves the top elements undefined.
1871 ///
1872 /// And, we have a special variant form for a full-vector intrinsic form.
1873
1874 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1875 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1876                           SDNode OpNode, Intrinsic F32Int> {
1877   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1878                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1879                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1880   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1881                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1882                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1883             Requires<[HasSSE1, OptForSize]>;
1884   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1885                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1886                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1887   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1888                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1889                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1890 }
1891
1892 /// sse1_fp_unop_p - SSE1 unops in scalar form.
1893 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr,
1894                           SDNode OpNode, Intrinsic V4F32Int> {
1895   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1896               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1897               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1898   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1899                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1900                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1901   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1902                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1903                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1904   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1905                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1906                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1907 }
1908
1909 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1910 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1911                               SDNode OpNode, Intrinsic F32Int> {
1912   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1913                 !strconcat(!strconcat("v", OpcodeStr),
1914                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1915   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1916                 !strconcat(!strconcat("v", OpcodeStr),
1917                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1918                 []>, XS, Requires<[HasAVX, HasSSE1, OptForSize]>;
1919   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
1920                 (ins VR128:$src1, VR128:$src2),
1921                 !strconcat(!strconcat("v", OpcodeStr),
1922                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1923   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
1924                 (ins VR128:$src1, ssmem:$src2),
1925                 !strconcat(!strconcat("v", OpcodeStr),
1926                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1927 }
1928
1929 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1930 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1931                           SDNode OpNode, Intrinsic F64Int> {
1932   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1933                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1934                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1935   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1936                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1937                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1938   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1939                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1940                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1941   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1942                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1943                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1944 }
1945
1946 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1947 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1948                           SDNode OpNode, Intrinsic V2F64Int> {
1949   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1950               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1951               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1952   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1953                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1954                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1955   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1956                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1957                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1958   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1959                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1960                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1961 }
1962
1963 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1964 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1965                               SDNode OpNode, Intrinsic F64Int> {
1966   def SDr : VSDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1967                 !strconcat(OpcodeStr,
1968                            "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1969   def SDm : VSDI<opc, MRMSrcMem, (outs FR64:$dst),
1970                 (ins FR64:$src1, f64mem:$src2),
1971                 !strconcat(OpcodeStr,
1972                            "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1973   def SDr_Int : VSDI<opc, MRMSrcReg, (outs VR128:$dst),
1974            (ins VR128:$src1, VR128:$src2),
1975            !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1976                     []>;
1977   def SDm_Int : VSDI<opc, MRMSrcMem, (outs VR128:$dst),
1978            (ins VR128:$src1, sdmem:$src2),
1979            !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1980                     []>;
1981 }
1982
1983 let isAsmParserOnly = 1 in {
1984   // Square root.
1985   let Predicates = [HasAVX, HasSSE2] in {
1986   defm VSQRT  : sse2_fp_unop_s_avx<0x51, "sqrt", fsqrt, int_x86_sse2_sqrt_sd>,
1987                   VEX_4V;
1988
1989   defm VSQRT  : sse2_fp_unop_p<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_pd>, VEX;
1990   }
1991
1992   let Predicates = [HasAVX, HasSSE1] in {
1993   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "sqrt", fsqrt, int_x86_sse_sqrt_ss>,
1994                   VEX_4V;
1995   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ps>, VEX;
1996   // Reciprocal approximations. Note that these typically require refinement
1997   // in order to obtain suitable precision.
1998   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "rsqrt", X86frsqrt,
1999                                    int_x86_sse_rsqrt_ss>, VEX_4V;
2000   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, int_x86_sse_rsqrt_ps>,
2001                                    VEX;
2002   defm VRCP   : sse1_fp_unop_s_avx<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2003                                    VEX_4V;
2004   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ps>,
2005                                    VEX;
2006   }
2007 }
2008
2009 // Square root.
2010 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
2011              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ps>,
2012              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
2013              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_pd>;
2014
2015 // Reciprocal approximations. Note that these typically require refinement
2016 // in order to obtain suitable precision.
2017 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
2018              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ps>;
2019 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2020              sse1_fp_unop_p<0x53, "rcp", X86frcp, int_x86_sse_rcp_ps>;
2021
2022 // Prefetch intrinsic.
2023 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2024     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
2025 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2026     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
2027 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2028     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
2029 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2030     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
2031
2032 // Non-temporal stores
2033 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2034                     "movntps\t{$src, $dst|$dst, $src}",
2035                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
2036
2037 let AddedComplexity = 400 in { // Prefer non-temporal versions
2038 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2039                     "movntps\t{$src, $dst|$dst, $src}",
2040                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2041
2042 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2043                     "movntdq\t{$src, $dst|$dst, $src}",
2044                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2045
2046 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2047                  "movnti\t{$src, $dst|$dst, $src}",
2048                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2049                TB, Requires<[HasSSE2]>;
2050
2051 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2052                      "movnti\t{$src, $dst|$dst, $src}",
2053                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2054                   TB, Requires<[HasSSE2]>;
2055 }
2056
2057 // Load, store, and memory fence
2058 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2059              TB, Requires<[HasSSE1]>;
2060
2061 // MXCSR register
2062 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2063                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2064 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2065                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2066
2067 // Alias instructions that map zero vector to pxor / xorp* for sse.
2068 // We set canFoldAsLoad because this can be converted to a constant-pool
2069 // load of an all-zeros value if folding it would be beneficial.
2070 // FIXME: Change encoding to pseudo!
2071 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2072     isCodeGenOnly = 1 in {
2073 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2074                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2075 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2076                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2077 let ExeDomain = SSEPackedInt in
2078 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2079                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2080 }
2081
2082 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2083 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2084 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2085
2086 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2087           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2088
2089 //===---------------------------------------------------------------------===//
2090 // SSE2 Instructions
2091 //===---------------------------------------------------------------------===//
2092
2093
2094 // There is no f64 version of the reciprocal approximation instructions.
2095
2096 //===---------------------------------------------------------------------===//
2097 // SSE integer instructions
2098 let ExeDomain = SSEPackedInt in {
2099
2100 // Move Instructions
2101 let neverHasSideEffects = 1 in
2102 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2103                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2104 let canFoldAsLoad = 1, mayLoad = 1 in
2105 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2106                    "movdqa\t{$src, $dst|$dst, $src}",
2107                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2108 let mayStore = 1 in
2109 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2110                    "movdqa\t{$src, $dst|$dst, $src}",
2111                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2112 let canFoldAsLoad = 1, mayLoad = 1 in
2113 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2114                    "movdqu\t{$src, $dst|$dst, $src}",
2115                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2116                  XS, Requires<[HasSSE2]>;
2117 let mayStore = 1 in
2118 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2119                    "movdqu\t{$src, $dst|$dst, $src}",
2120                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2121                  XS, Requires<[HasSSE2]>;
2122
2123 // Intrinsic forms of MOVDQU load and store
2124 let canFoldAsLoad = 1 in
2125 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2126                        "movdqu\t{$src, $dst|$dst, $src}",
2127                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2128                  XS, Requires<[HasSSE2]>;
2129 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2130                        "movdqu\t{$src, $dst|$dst, $src}",
2131                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2132                      XS, Requires<[HasSSE2]>;
2133
2134 let Constraints = "$src1 = $dst" in {
2135
2136 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2137                             bit Commutable = 0> {
2138   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2139                                (ins VR128:$src1, VR128:$src2),
2140                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2141                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
2142     let isCommutable = Commutable;
2143   }
2144   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2145                                (ins VR128:$src1, i128mem:$src2),
2146                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2147                [(set VR128:$dst, (IntId VR128:$src1,
2148                                         (bitconvert (memopv2i64
2149                                                      addr:$src2))))]>;
2150 }
2151
2152 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2153                              string OpcodeStr,
2154                              Intrinsic IntId, Intrinsic IntId2> {
2155   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2156                                (ins VR128:$src1, VR128:$src2),
2157                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2158                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2159   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2160                                (ins VR128:$src1, i128mem:$src2),
2161                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2162                [(set VR128:$dst, (IntId VR128:$src1,
2163                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2164   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2165                                 (ins VR128:$src1, i32i8imm:$src2),
2166                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2167                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2168 }
2169
2170 /// PDI_binop_rm - Simple SSE2 binary operator.
2171 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2172                         ValueType OpVT, bit Commutable = 0> {
2173   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2174                                (ins VR128:$src1, VR128:$src2),
2175                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2176                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
2177     let isCommutable = Commutable;
2178   }
2179   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2180                                (ins VR128:$src1, i128mem:$src2),
2181                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2182                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2183                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2184 }
2185
2186 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2187 ///
2188 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2189 /// to collapse (bitconvert VT to VT) into its operand.
2190 ///
2191 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2192                               bit Commutable = 0> {
2193   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2194                (ins VR128:$src1, VR128:$src2),
2195                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2196                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
2197     let isCommutable = Commutable;
2198   }
2199   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2200                (ins VR128:$src1, i128mem:$src2),
2201                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2202                [(set VR128:$dst, (OpNode VR128:$src1,
2203                (memopv2i64 addr:$src2)))]>;
2204 }
2205
2206 } // Constraints = "$src1 = $dst"
2207 } // ExeDomain = SSEPackedInt
2208
2209 // 128-bit Integer Arithmetic
2210
2211 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2212 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2213 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2214 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2215
2216 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2217 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2218 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2219 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2220
2221 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2222 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2223 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2224 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2225
2226 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2227 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2228 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2229 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2230
2231 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2232
2233 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2234 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
2235 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2236
2237 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2238
2239 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2240 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2241
2242
2243 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2244 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2245 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2246 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2247 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2248
2249
2250 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2251                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2252 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2253                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2254 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2255                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2256
2257 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2258                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2259 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2260                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2261 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2262                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2263
2264 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2265                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2266 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2267                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2268
2269 // 128-bit logical shifts.
2270 let Constraints = "$src1 = $dst", neverHasSideEffects = 1,
2271     ExeDomain = SSEPackedInt in {
2272   def PSLLDQri : PDIi8<0x73, MRM7r,
2273                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2274                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2275   def PSRLDQri : PDIi8<0x73, MRM3r,
2276                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2277                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2278   // PSRADQri doesn't exist in SSE[1-3].
2279 }
2280
2281 let Predicates = [HasSSE2] in {
2282   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2283             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2284   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2285             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2286   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2287             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2288   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2289             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2290   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2291             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2292
2293   // Shift up / down and insert zero's.
2294   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2295             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2296   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2297             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2298 }
2299
2300 // Logical
2301 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2302 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2303 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2304
2305 let Constraints = "$src1 = $dst", ExeDomain = SSEPackedInt in {
2306   def PANDNrr : PDI<0xDF, MRMSrcReg,
2307                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2308                     "pandn\t{$src2, $dst|$dst, $src2}",
2309                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2310                                               VR128:$src2)))]>;
2311
2312   def PANDNrm : PDI<0xDF, MRMSrcMem,
2313                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2314                     "pandn\t{$src2, $dst|$dst, $src2}",
2315                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2316                                               (memopv2i64 addr:$src2))))]>;
2317 }
2318
2319 // SSE2 Integer comparison
2320 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2321 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2322 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2323 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2324 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2325 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2326
2327 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2328           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2329 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2330           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2331 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2332           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2333 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2334           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2335 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2336           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2337 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2338           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2339
2340 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2341           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2342 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2343           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2344 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2345           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2346 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2347           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2348 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2349           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2350 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2351           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2352
2353
2354 // Pack instructions
2355 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2356 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2357 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2358
2359 let ExeDomain = SSEPackedInt in {
2360
2361 // Shuffle and unpack instructions
2362 let AddedComplexity = 5 in {
2363 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2364                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2365                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2366                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2367                                                VR128:$src1, (undef))))]>;
2368 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2369                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2370                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2371                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2372                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2373                                              (undef))))]>;
2374 }
2375
2376 // SSE2 with ImmT == Imm8 and XS prefix.
2377 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2378                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2379                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2380                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2381                                                             (undef))))]>,
2382                 XS, Requires<[HasSSE2]>;
2383 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2384                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2385                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2386                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2387                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2388                                             (undef))))]>,
2389                 XS, Requires<[HasSSE2]>;
2390
2391 // SSE2 with ImmT == Imm8 and XD prefix.
2392 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2393                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2394                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2395                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2396                                                             (undef))))]>,
2397                 XD, Requires<[HasSSE2]>;
2398 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2399                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2400                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2401                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2402                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2403                                              (undef))))]>,
2404                 XD, Requires<[HasSSE2]>;
2405
2406 // Unpack instructions
2407 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2408                        PatFrag unp_frag, PatFrag bc_frag> {
2409   def rr : PDI<opc, MRMSrcReg,
2410                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2411                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2412                [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2413   def rm : PDI<opc, MRMSrcMem,
2414                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2415                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2416                [(set VR128:$dst, (unp_frag VR128:$src1,
2417                                            (bc_frag (memopv2i64
2418                                                         addr:$src2))))]>;
2419 }
2420
2421 let Constraints = "$src1 = $dst" in {
2422   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2423   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2424   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2425
2426   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2427   /// knew to collapse (bitconvert VT to VT) into its operand.
2428   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2429                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2430                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2431                         [(set VR128:$dst,
2432                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2433   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2434                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2435                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2436                         [(set VR128:$dst,
2437                           (v2i64 (unpckl VR128:$src1,
2438                                          (memopv2i64 addr:$src2))))]>;
2439
2440   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2441   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2442   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2443
2444   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2445   /// knew to collapse (bitconvert VT to VT) into its operand.
2446   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2447                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2448                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2449                         [(set VR128:$dst,
2450                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2451   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2452                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2453                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2454                         [(set VR128:$dst,
2455                           (v2i64 (unpckh VR128:$src1,
2456                                          (memopv2i64 addr:$src2))))]>;
2457 }
2458
2459 // Extract / Insert
2460 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2461                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2462                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2463                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2464                                                 imm:$src2))]>;
2465 let Constraints = "$src1 = $dst" in {
2466   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2467                        (outs VR128:$dst), (ins VR128:$src1,
2468                         GR32:$src2, i32i8imm:$src3),
2469                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2470                        [(set VR128:$dst,
2471                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2472   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2473                        (outs VR128:$dst), (ins VR128:$src1,
2474                         i16mem:$src2, i32i8imm:$src3),
2475                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2476                        [(set VR128:$dst,
2477                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2478                                     imm:$src3))]>;
2479 }
2480
2481 // Mask creation
2482 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2483                      "pmovmskb\t{$src, $dst|$dst, $src}",
2484                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2485
2486 // Conditional store
2487 let Uses = [EDI] in
2488 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2489                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2490                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2491
2492 let Uses = [RDI] in
2493 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2494                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2495                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2496
2497 } // ExeDomain = SSEPackedInt
2498
2499 // Non-temporal stores
2500 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2501                         "movntpd\t{$src, $dst|$dst, $src}",
2502                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2503 let ExeDomain = SSEPackedInt in
2504 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2505                         "movntdq\t{$src, $dst|$dst, $src}",
2506                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2507 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2508                     "movnti\t{$src, $dst|$dst, $src}",
2509                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2510                   TB, Requires<[HasSSE2]>;
2511
2512 let AddedComplexity = 400 in { // Prefer non-temporal versions
2513 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2514                     "movntpd\t{$src, $dst|$dst, $src}",
2515                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2516
2517 let ExeDomain = SSEPackedInt in
2518 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2519                     "movntdq\t{$src, $dst|$dst, $src}",
2520                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2521 }
2522
2523 // Flush cache
2524 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2525                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2526               TB, Requires<[HasSSE2]>;
2527
2528 // Load, store, and memory fence
2529 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2530                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2531 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2532                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2533
2534 // Pause. This "instruction" is encoded as "rep; nop", so even though it
2535 // was introduced with SSE2, it's backward compatible.
2536 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
2537
2538 //TODO: custom lower this so as to never even generate the noop
2539 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2540            (i8 0)), (NOOP)>;
2541 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2542 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2543 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2544            (i8 1)), (MFENCE)>;
2545
2546 // Alias instructions that map zero vector to pxor / xorp* for sse.
2547 // We set canFoldAsLoad because this can be converted to a constant-pool
2548 // load of an all-ones value if folding it would be beneficial.
2549 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2550     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
2551   // FIXME: Change encoding to pseudo.
2552   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2553                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2554
2555 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2556                       "movd\t{$src, $dst|$dst, $src}",
2557                       [(set VR128:$dst,
2558                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2559 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2560                       "movd\t{$src, $dst|$dst, $src}",
2561                       [(set VR128:$dst,
2562                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2563
2564 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2565                       "movd\t{$src, $dst|$dst, $src}",
2566                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2567
2568 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2569                       "movd\t{$src, $dst|$dst, $src}",
2570                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2571
2572 // SSE2 instructions with XS prefix
2573 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2574                     "movq\t{$src, $dst|$dst, $src}",
2575                     [(set VR128:$dst,
2576                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2577                   Requires<[HasSSE2]>;
2578 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2579                       "movq\t{$src, $dst|$dst, $src}",
2580                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2581                                     (iPTR 0))), addr:$dst)]>;
2582
2583 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2584           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
2585
2586 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2587                        "movd\t{$src, $dst|$dst, $src}",
2588                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2589                                         (iPTR 0)))]>;
2590 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2591                        "movd\t{$src, $dst|$dst, $src}",
2592                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2593                                      (iPTR 0))), addr:$dst)]>;
2594
2595 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2596                       "movd\t{$src, $dst|$dst, $src}",
2597                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2598 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2599                       "movd\t{$src, $dst|$dst, $src}",
2600                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2601
2602 // Store / copy lower 64-bits of a XMM register.
2603 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2604                      "movq\t{$src, $dst|$dst, $src}",
2605                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2606
2607 // movd / movq to XMM register zero-extends
2608 let AddedComplexity = 15 in {
2609 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2610                        "movd\t{$src, $dst|$dst, $src}",
2611                        [(set VR128:$dst, (v4i32 (X86vzmovl
2612                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2613 // This is X86-64 only.
2614 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2615                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2616                        [(set VR128:$dst, (v2i64 (X86vzmovl
2617                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2618 }
2619
2620 let AddedComplexity = 20 in {
2621 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2622                        "movd\t{$src, $dst|$dst, $src}",
2623                        [(set VR128:$dst,
2624                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2625                                                    (loadi32 addr:$src))))))]>;
2626
2627 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2628             (MOVZDI2PDIrm addr:$src)>;
2629 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2630             (MOVZDI2PDIrm addr:$src)>;
2631 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2632             (MOVZDI2PDIrm addr:$src)>;
2633
2634 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2635                      "movq\t{$src, $dst|$dst, $src}",
2636                      [(set VR128:$dst,
2637                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2638                                                  (loadi64 addr:$src))))))]>, XS,
2639                    Requires<[HasSSE2]>;
2640
2641 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2642             (MOVZQI2PQIrm addr:$src)>;
2643 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2644             (MOVZQI2PQIrm addr:$src)>;
2645 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2646 }
2647
2648 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2649 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2650 let AddedComplexity = 15 in
2651 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2652                         "movq\t{$src, $dst|$dst, $src}",
2653                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2654                       XS, Requires<[HasSSE2]>;
2655
2656 let AddedComplexity = 20 in {
2657 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2658                         "movq\t{$src, $dst|$dst, $src}",
2659                     [(set VR128:$dst, (v2i64 (X86vzmovl
2660                                              (loadv2i64 addr:$src))))]>,
2661                       XS, Requires<[HasSSE2]>;
2662
2663 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2664             (MOVZPQILo2PQIrm addr:$src)>;
2665 }
2666
2667 // Instructions for the disassembler
2668 // xr = XMM register
2669 // xm = mem64
2670
2671 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2672                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2673
2674 //===---------------------------------------------------------------------===//
2675 // SSE3 Instructions
2676 //===---------------------------------------------------------------------===//
2677
2678 // Conversion Instructions
2679 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2680                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
2681 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2682                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
2683 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2684                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
2685 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2686                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
2687
2688 // Move Instructions
2689 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2690                       "movshdup\t{$src, $dst|$dst, $src}",
2691                       [(set VR128:$dst, (v4f32 (movshdup
2692                                                 VR128:$src, (undef))))]>;
2693 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2694                       "movshdup\t{$src, $dst|$dst, $src}",
2695                       [(set VR128:$dst, (movshdup
2696                                          (memopv4f32 addr:$src), (undef)))]>;
2697
2698 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2699                       "movsldup\t{$src, $dst|$dst, $src}",
2700                       [(set VR128:$dst, (v4f32 (movsldup
2701                                                 VR128:$src, (undef))))]>;
2702 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2703                       "movsldup\t{$src, $dst|$dst, $src}",
2704                       [(set VR128:$dst, (movsldup
2705                                          (memopv4f32 addr:$src), (undef)))]>;
2706
2707 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2708                       "movddup\t{$src, $dst|$dst, $src}",
2709                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2710 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2711                       "movddup\t{$src, $dst|$dst, $src}",
2712                     [(set VR128:$dst,
2713                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2714                                       (undef))))]>;
2715
2716 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2717                    (undef)),
2718           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2719
2720 let AddedComplexity = 5 in {
2721 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2722           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2723 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2724           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2725 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2726           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2727 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2728           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2729 }
2730
2731 // Arithmetic
2732 let Constraints = "$src1 = $dst" in {
2733   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2734                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2735                         "addsubps\t{$src2, $dst|$dst, $src2}",
2736                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2737                                            VR128:$src2))]>;
2738   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2739                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2740                         "addsubps\t{$src2, $dst|$dst, $src2}",
2741                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2742                                            (memop addr:$src2)))]>;
2743   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2744                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2745                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2746                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2747                                           VR128:$src2))]>;
2748   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2749                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2750                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2751                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2752                                           (memop addr:$src2)))]>;
2753 }
2754
2755 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2756                    "lddqu\t{$src, $dst|$dst, $src}",
2757                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2758
2759 // Horizontal ops
2760 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2761   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2762          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2763          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2764 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2765   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2766          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2767          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2768 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2769   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2770         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2771         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2772 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2773   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2774         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2775       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2776
2777 let Constraints = "$src1 = $dst" in {
2778   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2779   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2780   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2781   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2782   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2783   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2784   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2785   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2786 }
2787
2788 // Thread synchronization
2789 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2790                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2791 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2792                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2793
2794 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2795 let AddedComplexity = 15 in
2796 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2797           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2798 let AddedComplexity = 20 in
2799 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2800           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2801
2802 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2803 let AddedComplexity = 15 in
2804   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2805             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2806 let AddedComplexity = 20 in
2807   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2808             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2809
2810 //===---------------------------------------------------------------------===//
2811 // SSSE3 Instructions
2812 //===---------------------------------------------------------------------===//
2813
2814 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2815 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2816                               Intrinsic IntId64, Intrinsic IntId128> {
2817   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2818                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2819                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2820
2821   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2822                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2823                    [(set VR64:$dst,
2824                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2825
2826   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2827                     (ins VR128:$src),
2828                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2829                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2830                     OpSize;
2831
2832   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2833                     (ins i128mem:$src),
2834                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2835                     [(set VR128:$dst,
2836                       (IntId128
2837                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2838 }
2839
2840 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2841 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2842                                Intrinsic IntId64, Intrinsic IntId128> {
2843   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2844                    (ins VR64:$src),
2845                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2846                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2847
2848   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2849                    (ins i64mem:$src),
2850                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2851                    [(set VR64:$dst,
2852                      (IntId64
2853                       (bitconvert (memopv4i16 addr:$src))))]>;
2854
2855   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2856                     (ins VR128:$src),
2857                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2858                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2859                     OpSize;
2860
2861   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2862                     (ins i128mem:$src),
2863                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2864                     [(set VR128:$dst,
2865                       (IntId128
2866                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2867 }
2868
2869 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2870 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2871                                Intrinsic IntId64, Intrinsic IntId128> {
2872   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2873                    (ins VR64:$src),
2874                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2875                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2876
2877   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2878                    (ins i64mem:$src),
2879                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2880                    [(set VR64:$dst,
2881                      (IntId64
2882                       (bitconvert (memopv2i32 addr:$src))))]>;
2883
2884   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2885                     (ins VR128:$src),
2886                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2887                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2888                     OpSize;
2889
2890   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2891                     (ins i128mem:$src),
2892                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2893                     [(set VR128:$dst,
2894                       (IntId128
2895                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2896 }
2897
2898 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2899                                        int_x86_ssse3_pabs_b,
2900                                        int_x86_ssse3_pabs_b_128>;
2901 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2902                                        int_x86_ssse3_pabs_w,
2903                                        int_x86_ssse3_pabs_w_128>;
2904 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2905                                        int_x86_ssse3_pabs_d,
2906                                        int_x86_ssse3_pabs_d_128>;
2907
2908 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2909 let Constraints = "$src1 = $dst" in {
2910   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2911                                  Intrinsic IntId64, Intrinsic IntId128,
2912                                  bit Commutable = 0> {
2913     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2914                      (ins VR64:$src1, VR64:$src2),
2915                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2916                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2917       let isCommutable = Commutable;
2918     }
2919     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2920                      (ins VR64:$src1, i64mem:$src2),
2921                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2922                      [(set VR64:$dst,
2923                        (IntId64 VR64:$src1,
2924                         (bitconvert (memopv8i8 addr:$src2))))]>;
2925
2926     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2927                       (ins VR128:$src1, VR128:$src2),
2928                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2929                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2930                       OpSize {
2931       let isCommutable = Commutable;
2932     }
2933     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2934                       (ins VR128:$src1, i128mem:$src2),
2935                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2936                       [(set VR128:$dst,
2937                         (IntId128 VR128:$src1,
2938                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2939   }
2940 }
2941
2942 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2943 let Constraints = "$src1 = $dst" in {
2944   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2945                                   Intrinsic IntId64, Intrinsic IntId128,
2946                                   bit Commutable = 0> {
2947     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2948                      (ins VR64:$src1, VR64:$src2),
2949                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2950                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2951       let isCommutable = Commutable;
2952     }
2953     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2954                      (ins VR64:$src1, i64mem:$src2),
2955                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2956                      [(set VR64:$dst,
2957                        (IntId64 VR64:$src1,
2958                         (bitconvert (memopv4i16 addr:$src2))))]>;
2959
2960     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2961                       (ins VR128:$src1, VR128:$src2),
2962                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2963                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2964                       OpSize {
2965       let isCommutable = Commutable;
2966     }
2967     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2968                       (ins VR128:$src1, i128mem:$src2),
2969                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2970                       [(set VR128:$dst,
2971                         (IntId128 VR128:$src1,
2972                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2973   }
2974 }
2975
2976 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2977 let Constraints = "$src1 = $dst" in {
2978   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2979                                   Intrinsic IntId64, Intrinsic IntId128,
2980                                   bit Commutable = 0> {
2981     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2982                      (ins VR64:$src1, VR64:$src2),
2983                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2984                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2985       let isCommutable = Commutable;
2986     }
2987     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2988                      (ins VR64:$src1, i64mem:$src2),
2989                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2990                      [(set VR64:$dst,
2991                        (IntId64 VR64:$src1,
2992                         (bitconvert (memopv2i32 addr:$src2))))]>;
2993
2994     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2995                       (ins VR128:$src1, VR128:$src2),
2996                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2997                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2998                       OpSize {
2999       let isCommutable = Commutable;
3000     }
3001     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3002                       (ins VR128:$src1, i128mem:$src2),
3003                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3004                       [(set VR128:$dst,
3005                         (IntId128 VR128:$src1,
3006                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
3007   }
3008 }
3009
3010 let ImmT = NoImm in {  // None of these have i8 immediate fields.
3011 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
3012                                         int_x86_ssse3_phadd_w,
3013                                         int_x86_ssse3_phadd_w_128>;
3014 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
3015                                         int_x86_ssse3_phadd_d,
3016                                         int_x86_ssse3_phadd_d_128>;
3017 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
3018                                         int_x86_ssse3_phadd_sw,
3019                                         int_x86_ssse3_phadd_sw_128>;
3020 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
3021                                         int_x86_ssse3_phsub_w,
3022                                         int_x86_ssse3_phsub_w_128>;
3023 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
3024                                         int_x86_ssse3_phsub_d,
3025                                         int_x86_ssse3_phsub_d_128>;
3026 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
3027                                         int_x86_ssse3_phsub_sw,
3028                                         int_x86_ssse3_phsub_sw_128>;
3029 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
3030                                         int_x86_ssse3_pmadd_ub_sw,
3031                                         int_x86_ssse3_pmadd_ub_sw_128>;
3032 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
3033                                         int_x86_ssse3_pmul_hr_sw,
3034                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
3035
3036 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
3037                                         int_x86_ssse3_pshuf_b,
3038                                         int_x86_ssse3_pshuf_b_128>;
3039 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
3040                                         int_x86_ssse3_psign_b,
3041                                         int_x86_ssse3_psign_b_128>;
3042 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
3043                                         int_x86_ssse3_psign_w,
3044                                         int_x86_ssse3_psign_w_128>;
3045 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
3046                                         int_x86_ssse3_psign_d,
3047                                         int_x86_ssse3_psign_d_128>;
3048 }
3049
3050 // palignr patterns.
3051 let Constraints = "$src1 = $dst" in {
3052   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
3053                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
3054                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3055                            []>;
3056   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
3057                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
3058                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3059                            []>;
3060
3061   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3062                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3063                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3064                            []>, OpSize;
3065   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3066                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3067                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3068                            []>, OpSize;
3069 }
3070
3071 let AddedComplexity = 5 in {
3072
3073 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
3074           (PALIGNR64rr VR64:$src2, VR64:$src1,
3075                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3076           Requires<[HasSSSE3]>;
3077 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
3078           (PALIGNR64rr VR64:$src2, VR64:$src1,
3079                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3080           Requires<[HasSSSE3]>;
3081 def : Pat<(v2f32 (palign:$src3 VR64:$src1, VR64:$src2)),
3082           (PALIGNR64rr VR64:$src2, VR64:$src1,
3083                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3084           Requires<[HasSSSE3]>;
3085 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
3086           (PALIGNR64rr VR64:$src2, VR64:$src1,
3087                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3088           Requires<[HasSSSE3]>;
3089 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
3090           (PALIGNR64rr VR64:$src2, VR64:$src1,
3091                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3092           Requires<[HasSSSE3]>;
3093
3094 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3095           (PALIGNR128rr VR128:$src2, VR128:$src1,
3096                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3097       Requires<[HasSSSE3]>;
3098 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3099           (PALIGNR128rr VR128:$src2, VR128:$src1,
3100                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3101       Requires<[HasSSSE3]>;
3102 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3103           (PALIGNR128rr VR128:$src2, VR128:$src1,
3104                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3105       Requires<[HasSSSE3]>;
3106 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3107           (PALIGNR128rr VR128:$src2, VR128:$src1,
3108                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3109       Requires<[HasSSSE3]>;
3110 }
3111
3112 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3113           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3114 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3115           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3116
3117 //===---------------------------------------------------------------------===//
3118 // Non-Instruction Patterns
3119 //===---------------------------------------------------------------------===//
3120
3121 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3122 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3123 // combine.
3124 // Since these loads aren't folded into the fextend, we have to match it
3125 // explicitly here.
3126 let Predicates = [HasSSE2] in
3127  def : Pat<(fextend (loadf32 addr:$src)),
3128            (CVTSS2SDrm addr:$src)>;
3129
3130 // bit_convert
3131 let Predicates = [HasSSE2] in {
3132   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3133   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3134   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3135   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3136   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3137   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3138   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3139   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3140   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3141   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3142   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3143   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3144   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3145   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3146   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3147   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3148   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3149   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3150   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3151   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3152   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3153   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3154   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3155   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3156   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3157   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3158   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3159   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3160   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3161   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3162 }
3163
3164 // Move scalar to XMM zero-extended
3165 // movd to XMM register zero-extends
3166 let AddedComplexity = 15 in {
3167 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3168 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3169           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3170 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3171           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3172 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3173           (MOVSSrr (v4f32 (V_SET0PS)),
3174                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3175 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3176           (MOVSSrr (v4i32 (V_SET0PI)),
3177                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3178 }
3179
3180 // Splat v2f64 / v2i64
3181 let AddedComplexity = 10 in {
3182 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3183           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3184 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3185           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3186 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3187           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3188 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3189           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3190 }
3191
3192 // Special unary SHUFPSrri case.
3193 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3194           (SHUFPSrri VR128:$src1, VR128:$src1,
3195                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3196 let AddedComplexity = 5 in
3197 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3198           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3199       Requires<[HasSSE2]>;
3200 // Special unary SHUFPDrri case.
3201 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3202           (SHUFPDrri VR128:$src1, VR128:$src1,
3203                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3204       Requires<[HasSSE2]>;
3205 // Special unary SHUFPDrri case.
3206 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3207           (SHUFPDrri VR128:$src1, VR128:$src1,
3208                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3209       Requires<[HasSSE2]>;
3210 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3211 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3212           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3213       Requires<[HasSSE2]>;
3214
3215 // Special binary v4i32 shuffle cases with SHUFPS.
3216 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3217           (SHUFPSrri VR128:$src1, VR128:$src2,
3218                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3219            Requires<[HasSSE2]>;
3220 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3221           (SHUFPSrmi VR128:$src1, addr:$src2,
3222                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3223            Requires<[HasSSE2]>;
3224 // Special binary v2i64 shuffle cases using SHUFPDrri.
3225 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3226           (SHUFPDrri VR128:$src1, VR128:$src2,
3227                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3228           Requires<[HasSSE2]>;
3229
3230 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3231 let AddedComplexity = 15 in {
3232 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3233           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3234           Requires<[OptForSpeed, HasSSE2]>;
3235 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3236           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3237           Requires<[OptForSpeed, HasSSE2]>;
3238 }
3239 let AddedComplexity = 10 in {
3240 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3241           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3242 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3243           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3244 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3245           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3246 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3247           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3248 }
3249
3250 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3251 let AddedComplexity = 15 in {
3252 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3253           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3254           Requires<[OptForSpeed, HasSSE2]>;
3255 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3256           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3257           Requires<[OptForSpeed, HasSSE2]>;
3258 }
3259 let AddedComplexity = 10 in {
3260 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3261           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3262 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3263           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3264 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3265           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3266 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3267           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3268 }
3269
3270 let AddedComplexity = 20 in {
3271 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3272 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3273           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3274
3275 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3276 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3277           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3278
3279 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3280 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3281           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3282 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3283           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3284 }
3285
3286 let AddedComplexity = 20 in {
3287 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3288 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3289           (MOVLPSrm VR128:$src1, addr:$src2)>;
3290 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3291           (MOVLPDrm VR128:$src1, addr:$src2)>;
3292 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3293           (MOVLPSrm VR128:$src1, addr:$src2)>;
3294 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3295           (MOVLPDrm VR128:$src1, addr:$src2)>;
3296 }
3297
3298 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3299 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3300           (MOVLPSmr addr:$src1, VR128:$src2)>;
3301 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3302           (MOVLPDmr addr:$src1, VR128:$src2)>;
3303 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3304                  addr:$src1),
3305           (MOVLPSmr addr:$src1, VR128:$src2)>;
3306 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3307           (MOVLPDmr addr:$src1, VR128:$src2)>;
3308
3309 let AddedComplexity = 15 in {
3310 // Setting the lowest element in the vector.
3311 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3312           (MOVSSrr (v4i32 VR128:$src1),
3313                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3314 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3315           (MOVSDrr (v2i64 VR128:$src1),
3316                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3317
3318 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3319 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3320           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3321       Requires<[HasSSE2]>;
3322 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3323           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3324       Requires<[HasSSE2]>;
3325 }
3326
3327 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3328 // fall back to this for SSE1)
3329 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3330           (SHUFPSrri VR128:$src2, VR128:$src1,
3331                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3332
3333 // Set lowest element and zero upper elements.
3334 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3335           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3336
3337 // Some special case pandn patterns.
3338 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3339                   VR128:$src2)),
3340           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3341 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3342                   VR128:$src2)),
3343           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3344 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3345                   VR128:$src2)),
3346           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3347
3348 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3349                   (memop addr:$src2))),
3350           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3351 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3352                   (memop addr:$src2))),
3353           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3354 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3355                   (memop addr:$src2))),
3356           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3357
3358 // vector -> vector casts
3359 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3360           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3361 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3362           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3363 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3364           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3365 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3366           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3367
3368 // Use movaps / movups for SSE integer load / store (one byte shorter).
3369 def : Pat<(alignedloadv4i32 addr:$src),
3370           (MOVAPSrm addr:$src)>;
3371 def : Pat<(loadv4i32 addr:$src),
3372           (MOVUPSrm addr:$src)>;
3373 def : Pat<(alignedloadv2i64 addr:$src),
3374           (MOVAPSrm addr:$src)>;
3375 def : Pat<(loadv2i64 addr:$src),
3376           (MOVUPSrm addr:$src)>;
3377
3378 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3379           (MOVAPSmr addr:$dst, VR128:$src)>;
3380 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3381           (MOVAPSmr addr:$dst, VR128:$src)>;
3382 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3383           (MOVAPSmr addr:$dst, VR128:$src)>;
3384 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3385           (MOVAPSmr addr:$dst, VR128:$src)>;
3386 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3387           (MOVUPSmr addr:$dst, VR128:$src)>;
3388 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3389           (MOVUPSmr addr:$dst, VR128:$src)>;
3390 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3391           (MOVUPSmr addr:$dst, VR128:$src)>;
3392 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3393           (MOVUPSmr addr:$dst, VR128:$src)>;
3394
3395 //===----------------------------------------------------------------------===//
3396 // SSE4.1 Instructions
3397 //===----------------------------------------------------------------------===//
3398
3399 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3400                             string OpcodeStr,
3401                             Intrinsic V4F32Int,
3402                             Intrinsic V2F64Int> {
3403   // Intrinsic operation, reg.
3404   // Vector intrinsic operation, reg
3405   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3406                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3407                     !strconcat(OpcodeStr,
3408                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3409                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3410                     OpSize;
3411
3412   // Vector intrinsic operation, mem
3413   def PSm_Int : Ii8<opcps, MRMSrcMem,
3414                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3415                     !strconcat(OpcodeStr,
3416                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3417                     [(set VR128:$dst,
3418                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3419                     TA, OpSize,
3420                 Requires<[HasSSE41]>;
3421
3422   // Vector intrinsic operation, reg
3423   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3424                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3425                     !strconcat(OpcodeStr,
3426                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3427                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3428                     OpSize;
3429
3430   // Vector intrinsic operation, mem
3431   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3432                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3433                     !strconcat(OpcodeStr,
3434                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3435                     [(set VR128:$dst,
3436                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3437                     OpSize;
3438 }
3439
3440 let Constraints = "$src1 = $dst" in {
3441 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3442                             string OpcodeStr,
3443                             Intrinsic F32Int,
3444                             Intrinsic F64Int> {
3445   // Intrinsic operation, reg.
3446   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3447                     (outs VR128:$dst),
3448                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3449                     !strconcat(OpcodeStr,
3450                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3451                     [(set VR128:$dst,
3452                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3453                     OpSize;
3454
3455   // Intrinsic operation, mem.
3456   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3457                     (outs VR128:$dst),
3458                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3459                     !strconcat(OpcodeStr,
3460                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3461                     [(set VR128:$dst,
3462                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3463                     OpSize;
3464
3465   // Intrinsic operation, reg.
3466   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3467                     (outs VR128:$dst),
3468                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3469                     !strconcat(OpcodeStr,
3470                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3471                     [(set VR128:$dst,
3472                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3473                     OpSize;
3474
3475   // Intrinsic operation, mem.
3476   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3477                     (outs VR128:$dst),
3478                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3479                     !strconcat(OpcodeStr,
3480                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3481                     [(set VR128:$dst,
3482                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3483                     OpSize;
3484 }
3485 }
3486
3487 // FP round - roundss, roundps, roundsd, roundpd
3488 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3489                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3490 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3491                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3492
3493 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3494 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3495                                  Intrinsic IntId128> {
3496   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3497                     (ins VR128:$src),
3498                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3499                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3500   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3501                      (ins i128mem:$src),
3502                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3503                      [(set VR128:$dst,
3504                        (IntId128
3505                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3506 }
3507
3508 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3509                                          int_x86_sse41_phminposuw>;
3510
3511 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3512 let Constraints = "$src1 = $dst" in {
3513   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3514                                 Intrinsic IntId128, bit Commutable = 0> {
3515     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3516                    (ins VR128:$src1, VR128:$src2),
3517                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3518                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3519                    OpSize {
3520       let isCommutable = Commutable;
3521     }
3522     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3523                    (ins VR128:$src1, i128mem:$src2),
3524                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3525                    [(set VR128:$dst,
3526                      (IntId128 VR128:$src1,
3527                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3528   }
3529 }
3530
3531 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3532                                        int_x86_sse41_pcmpeqq, 1>;
3533 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3534                                        int_x86_sse41_packusdw, 0>;
3535 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3536                                        int_x86_sse41_pminsb, 1>;
3537 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3538                                        int_x86_sse41_pminsd, 1>;
3539 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3540                                        int_x86_sse41_pminud, 1>;
3541 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3542                                        int_x86_sse41_pminuw, 1>;
3543 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3544                                        int_x86_sse41_pmaxsb, 1>;
3545 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3546                                        int_x86_sse41_pmaxsd, 1>;
3547 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3548                                        int_x86_sse41_pmaxud, 1>;
3549 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3550                                        int_x86_sse41_pmaxuw, 1>;
3551
3552 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3553
3554 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3555           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3556 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3557           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3558
3559 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3560 let Constraints = "$src1 = $dst" in {
3561   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3562                                 SDNode OpNode, Intrinsic IntId128,
3563                                 bit Commutable = 0> {
3564     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3565                    (ins VR128:$src1, VR128:$src2),
3566                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3567                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3568                                                    VR128:$src2))]>, OpSize {
3569       let isCommutable = Commutable;
3570     }
3571     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3572                       (ins VR128:$src1, VR128:$src2),
3573                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3574                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3575                       OpSize {
3576       let isCommutable = Commutable;
3577     }
3578     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3579                    (ins VR128:$src1, i128mem:$src2),
3580                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3581                    [(set VR128:$dst,
3582                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3583     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3584                        (ins VR128:$src1, i128mem:$src2),
3585                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3586                        [(set VR128:$dst,
3587                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3588                        OpSize;
3589   }
3590 }
3591
3592 /// SS48I_binop_rm - Simple SSE41 binary operator.
3593 let Constraints = "$src1 = $dst" in {
3594 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3595                         ValueType OpVT, bit Commutable = 0> {
3596   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3597                                  (ins VR128:$src1, VR128:$src2),
3598                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3599                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
3600                OpSize {
3601     let isCommutable = Commutable;
3602   }
3603   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3604                                  (ins VR128:$src1, i128mem:$src2),
3605                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3606                [(set VR128:$dst, (OpNode VR128:$src1,
3607                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
3608                OpSize;
3609 }
3610 }
3611
3612 defm PMULLD         : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, 1>;
3613
3614 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3615 let Constraints = "$src1 = $dst" in {
3616   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3617                                  Intrinsic IntId128, bit Commutable = 0> {
3618     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3619                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3620                     !strconcat(OpcodeStr,
3621                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3622                     [(set VR128:$dst,
3623                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3624                     OpSize {
3625       let isCommutable = Commutable;
3626     }
3627     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3628                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3629                     !strconcat(OpcodeStr,
3630                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3631                     [(set VR128:$dst,
3632                       (IntId128 VR128:$src1,
3633                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3634                     OpSize;
3635   }
3636 }
3637
3638 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3639                                         int_x86_sse41_blendps, 0>;
3640 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3641                                         int_x86_sse41_blendpd, 0>;
3642 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3643                                         int_x86_sse41_pblendw, 0>;
3644 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3645                                         int_x86_sse41_dpps, 1>;
3646 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3647                                         int_x86_sse41_dppd, 1>;
3648 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3649                                         int_x86_sse41_mpsadbw, 0>;
3650
3651
3652 /// SS41I_ternary_int - SSE 4.1 ternary operator
3653 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3654   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3655     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3656                     (ins VR128:$src1, VR128:$src2),
3657                     !strconcat(OpcodeStr,
3658                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3659                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3660                     OpSize;
3661
3662     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3663                     (ins VR128:$src1, i128mem:$src2),
3664                     !strconcat(OpcodeStr,
3665                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3666                     [(set VR128:$dst,
3667                       (IntId VR128:$src1,
3668                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3669   }
3670 }
3671
3672 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3673 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3674 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3675
3676
3677 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3678   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3679                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3680                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3681
3682   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3683                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3684        [(set VR128:$dst,
3685          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3686        OpSize;
3687 }
3688
3689 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3690 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3691 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3692 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3693 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3694 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3695
3696 // Common patterns involving scalar load.
3697 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3698           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3699 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3700           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3701
3702 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3703           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3704 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3705           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3706
3707 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3708           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3709 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3710           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3711
3712 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3713           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3714 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3715           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3716
3717 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3718           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3719 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3720           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3721
3722 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3723           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3724 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3725           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3726
3727
3728 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3729   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3730                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3731                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3732
3733   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3734                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3735        [(set VR128:$dst,
3736          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3737           OpSize;
3738 }
3739
3740 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3741 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3742 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3743 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3744
3745 // Common patterns involving scalar load
3746 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3747           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3748 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3749           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3750
3751 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3752           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3753 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3754           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3755
3756
3757 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3758   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3759                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3760                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3761
3762   // Expecting a i16 load any extended to i32 value.
3763   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3764                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3765                  [(set VR128:$dst, (IntId (bitconvert
3766                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3767                  OpSize;
3768 }
3769
3770 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3771 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3772
3773 // Common patterns involving scalar load
3774 def : Pat<(int_x86_sse41_pmovsxbq
3775             (bitconvert (v4i32 (X86vzmovl
3776                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3777           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3778
3779 def : Pat<(int_x86_sse41_pmovzxbq
3780             (bitconvert (v4i32 (X86vzmovl
3781                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3782           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3783
3784
3785 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3786 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3787   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3788                  (ins VR128:$src1, i32i8imm:$src2),
3789                  !strconcat(OpcodeStr,
3790                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3791                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3792                  OpSize;
3793   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3794                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3795                  !strconcat(OpcodeStr,
3796                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3797                  []>, OpSize;
3798 // FIXME:
3799 // There's an AssertZext in the way of writing the store pattern
3800 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3801 }
3802
3803 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3804
3805
3806 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3807 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3808   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3809                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3810                  !strconcat(OpcodeStr,
3811                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3812                  []>, OpSize;
3813 // FIXME:
3814 // There's an AssertZext in the way of writing the store pattern
3815 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3816 }
3817
3818 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3819
3820
3821 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3822 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3823   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3824                  (ins VR128:$src1, i32i8imm:$src2),
3825                  !strconcat(OpcodeStr,
3826                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3827                  [(set GR32:$dst,
3828                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3829   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3830                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3831                  !strconcat(OpcodeStr,
3832                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3833                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3834                           addr:$dst)]>, OpSize;
3835 }
3836
3837 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3838
3839
3840 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3841 /// destination
3842 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3843   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3844                  (ins VR128:$src1, i32i8imm:$src2),
3845                  !strconcat(OpcodeStr,
3846                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3847                  [(set GR32:$dst,
3848                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3849            OpSize;
3850   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3851                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3852                  !strconcat(OpcodeStr,
3853                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3854                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3855                           addr:$dst)]>, OpSize;
3856 }
3857
3858 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3859
3860 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3861 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3862                                               imm:$src2))),
3863                  addr:$dst),
3864           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3865          Requires<[HasSSE41]>;
3866
3867 let Constraints = "$src1 = $dst" in {
3868   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3869     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3870                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3871                    !strconcat(OpcodeStr,
3872                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3873                    [(set VR128:$dst,
3874                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3875     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3876                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3877                    !strconcat(OpcodeStr,
3878                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3879                    [(set VR128:$dst,
3880                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3881                                 imm:$src3))]>, OpSize;
3882   }
3883 }
3884
3885 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3886
3887 let Constraints = "$src1 = $dst" in {
3888   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3889     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3890                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3891                    !strconcat(OpcodeStr,
3892                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3893                    [(set VR128:$dst,
3894                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3895                    OpSize;
3896     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3897                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3898                    !strconcat(OpcodeStr,
3899                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3900                    [(set VR128:$dst,
3901                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3902                                        imm:$src3)))]>, OpSize;
3903   }
3904 }
3905
3906 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3907
3908 // insertps has a few different modes, there's the first two here below which
3909 // are optimized inserts that won't zero arbitrary elements in the destination
3910 // vector. The next one matches the intrinsic and could zero arbitrary elements
3911 // in the target vector.
3912 let Constraints = "$src1 = $dst" in {
3913   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3914     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3915                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3916                    !strconcat(OpcodeStr,
3917                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3918                    [(set VR128:$dst,
3919                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3920       OpSize;
3921     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3922                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3923                    !strconcat(OpcodeStr,
3924                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3925                    [(set VR128:$dst,
3926                      (X86insrtps VR128:$src1,
3927                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3928                                  imm:$src3))]>, OpSize;
3929   }
3930 }
3931
3932 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3933
3934 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3935           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3936
3937 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3938 // the intel intrinsic that corresponds to this.
3939 let Defs = [EFLAGS] in {
3940 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3941                     "ptest \t{$src2, $src1|$src1, $src2}",
3942                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
3943               OpSize;
3944 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3945                     "ptest \t{$src2, $src1|$src1, $src2}",
3946                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
3947               OpSize;
3948 }
3949
3950 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3951                        "movntdqa\t{$src, $dst|$dst, $src}",
3952                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3953                        OpSize;
3954
3955
3956 //===----------------------------------------------------------------------===//
3957 // SSE4.2 Instructions
3958 //===----------------------------------------------------------------------===//
3959
3960 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3961 let Constraints = "$src1 = $dst" in {
3962   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3963                                 Intrinsic IntId128, bit Commutable = 0> {
3964     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3965                    (ins VR128:$src1, VR128:$src2),
3966                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3967                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3968                    OpSize {
3969       let isCommutable = Commutable;
3970     }
3971     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3972                    (ins VR128:$src1, i128mem:$src2),
3973                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3974                    [(set VR128:$dst,
3975                      (IntId128 VR128:$src1,
3976                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3977   }
3978 }
3979
3980 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3981
3982 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3983           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3984 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3985           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3986
3987 // crc intrinsic instruction
3988 // This set of instructions are only rm, the only difference is the size
3989 // of r and m.
3990 let Constraints = "$src1 = $dst" in {
3991   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3992                       (ins GR32:$src1, i8mem:$src2),
3993                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3994                        [(set GR32:$dst,
3995                          (int_x86_sse42_crc32_8 GR32:$src1,
3996                          (load addr:$src2)))]>;
3997   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3998                       (ins GR32:$src1, GR8:$src2),
3999                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
4000                        [(set GR32:$dst,
4001                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
4002   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
4003                       (ins GR32:$src1, i16mem:$src2),
4004                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
4005                        [(set GR32:$dst,
4006                          (int_x86_sse42_crc32_16 GR32:$src1,
4007                          (load addr:$src2)))]>,
4008                          OpSize;
4009   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
4010                       (ins GR32:$src1, GR16:$src2),
4011                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
4012                        [(set GR32:$dst,
4013                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
4014                          OpSize;
4015   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
4016                       (ins GR32:$src1, i32mem:$src2),
4017                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
4018                        [(set GR32:$dst,
4019                          (int_x86_sse42_crc32_32 GR32:$src1,
4020                          (load addr:$src2)))]>;
4021   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
4022                       (ins GR32:$src1, GR32:$src2),
4023                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
4024                        [(set GR32:$dst,
4025                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
4026   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
4027                       (ins GR64:$src1, i8mem:$src2),
4028                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
4029                        [(set GR64:$dst,
4030                          (int_x86_sse42_crc64_8 GR64:$src1,
4031                          (load addr:$src2)))]>,
4032                          REX_W;
4033   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
4034                       (ins GR64:$src1, GR8:$src2),
4035                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
4036                        [(set GR64:$dst,
4037                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
4038                          REX_W;
4039   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
4040                       (ins GR64:$src1, i64mem:$src2),
4041                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
4042                        [(set GR64:$dst,
4043                          (int_x86_sse42_crc64_64 GR64:$src1,
4044                          (load addr:$src2)))]>,
4045                          REX_W;
4046   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
4047                       (ins GR64:$src1, GR64:$src2),
4048                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
4049                        [(set GR64:$dst,
4050                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
4051                          REX_W;
4052 }
4053
4054 // String/text processing instructions.
4055 let Defs = [EFLAGS], usesCustomInserter = 1 in {
4056 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
4057   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4058   "#PCMPISTRM128rr PSEUDO!",
4059   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
4060                                                 imm:$src3))]>, OpSize;
4061 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
4062   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4063   "#PCMPISTRM128rm PSEUDO!",
4064   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
4065                                                 imm:$src3))]>, OpSize;
4066 }
4067
4068 let Defs = [XMM0, EFLAGS] in {
4069 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4070   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4071    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4072 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4073   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4074   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4075 }
4076
4077 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
4078 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
4079   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4080   "#PCMPESTRM128rr PSEUDO!",
4081   [(set VR128:$dst,
4082         (int_x86_sse42_pcmpestrm128
4083          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
4084
4085 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
4086   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4087   "#PCMPESTRM128rm PSEUDO!",
4088   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4089                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
4090   OpSize;
4091 }
4092
4093 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4094 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4095   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4096   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4097 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4098   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4099   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4100 }
4101
4102 let Defs = [ECX, EFLAGS] in {
4103   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
4104     def rr : SS42AI<0x63, MRMSrcReg, (outs),
4105       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4106       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
4107       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
4108        (implicit EFLAGS)]>, OpSize;
4109     def rm : SS42AI<0x63, MRMSrcMem, (outs),
4110       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4111       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
4112       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
4113        (implicit EFLAGS)]>, OpSize;
4114   }
4115 }
4116
4117 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
4118 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
4119 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
4120 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
4121 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
4122 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
4123
4124 let Defs = [ECX, EFLAGS] in {
4125 let Uses = [EAX, EDX] in {
4126   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
4127     def rr : SS42AI<0x61, MRMSrcReg, (outs),
4128       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4129       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
4130       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
4131        (implicit EFLAGS)]>, OpSize;
4132     def rm : SS42AI<0x61, MRMSrcMem, (outs),
4133       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4134        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
4135        [(set ECX,
4136              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
4137         (implicit EFLAGS)]>, OpSize;
4138   }
4139 }
4140 }
4141
4142 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
4143 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
4144 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
4145 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
4146 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
4147 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
4148
4149 //===----------------------------------------------------------------------===//
4150 // AES-NI Instructions
4151 //===----------------------------------------------------------------------===//
4152
4153 let Constraints = "$src1 = $dst" in {
4154   multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
4155                                 Intrinsic IntId128, bit Commutable = 0> {
4156     def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
4157                    (ins VR128:$src1, VR128:$src2),
4158                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4159                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4160                    OpSize {
4161       let isCommutable = Commutable;
4162     }
4163     def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
4164                    (ins VR128:$src1, i128mem:$src2),
4165                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4166                    [(set VR128:$dst,
4167                      (IntId128 VR128:$src1,
4168                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4169   }
4170 }
4171
4172 defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
4173                        int_x86_aesni_aesenc>;
4174 defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
4175                        int_x86_aesni_aesenclast>;
4176 defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
4177                        int_x86_aesni_aesdec>;
4178 defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
4179                        int_x86_aesni_aesdeclast>;
4180
4181 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
4182           (AESENCrr VR128:$src1, VR128:$src2)>;
4183 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
4184           (AESENCrm VR128:$src1, addr:$src2)>;
4185 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
4186           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
4187 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
4188           (AESENCLASTrm VR128:$src1, addr:$src2)>;
4189 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
4190           (AESDECrr VR128:$src1, VR128:$src2)>;
4191 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
4192           (AESDECrm VR128:$src1, addr:$src2)>;
4193 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
4194           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
4195 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
4196           (AESDECLASTrm VR128:$src1, addr:$src2)>;
4197
4198 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
4199   (ins VR128:$src1),
4200   "aesimc\t{$src1, $dst|$dst, $src1}",
4201   [(set VR128:$dst,
4202     (int_x86_aesni_aesimc VR128:$src1))]>,
4203   OpSize;
4204
4205 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
4206   (ins i128mem:$src1),
4207   "aesimc\t{$src1, $dst|$dst, $src1}",
4208   [(set VR128:$dst,
4209     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
4210   OpSize;
4211
4212 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
4213   (ins VR128:$src1, i8imm:$src2),
4214   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4215   [(set VR128:$dst,
4216     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
4217   OpSize;
4218 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
4219   (ins i128mem:$src1, i8imm:$src2),
4220   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4221   [(set VR128:$dst,
4222     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
4223                                     imm:$src2))]>,
4224   OpSize;