lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasXMMInt] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // This is expanded by ExpandPostRAPseudos.
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 245     isPseudo = 1 in {
 246   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasXMM]>;
 248   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 249                    [(set FR64:$dst, fpimm0)]>, Requires<[HasXMMInt]>;
 250 }
 251
 252 //===----------------------------------------------------------------------===//
 253 // AVX & SSE - Zero/One Vectors
 254 //===----------------------------------------------------------------------===//
 255
 256 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 257 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 258 // swizzled by ExecutionDepsFix to pxor.
 259 // We set canFoldAsLoad because this can be converted to a constant-pool
 260 // load of an all-zeros value if folding it would be beneficial.
 261 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 262     isPseudo = 1, neverHasSideEffects = 1 in {
 263 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 264 }
 265
 266 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 267 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 272
 273
 274 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 275 // and doesn't need it because on sandy bridge the register is set to zero
 276 // at the rename stage without using any execution unit, so SET0PSY
 277 // and SET0PDY can be used for vector int instructions without penalty
 278 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 279 // JIT implementatioan, it does not expand the instructions below like
 280 // X86MCInstLower does.
 281 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 282     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 283 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 284                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 285 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 286                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 287 }
 288
 289
 290 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 291 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 292 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 293 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 294           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 295
 296 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 297 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 298           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 299
 300 // We set canFoldAsLoad because this can be converted to a constant-pool
 301 // load of an all-ones value if folding it would be beneficial.
 302 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 303 // JIT implementation, it does not expand the instructions below like
 304 // X86MCInstLower does.
 305 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 306     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 307   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 308                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 309   let Predicates = [HasAVX] in
 310   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 311                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 312   let Predicates = [HasAVX2] in
 313   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 314                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 315 }
 316
 317
 318 //===----------------------------------------------------------------------===//
 319 // SSE 1 & 2 - Move FP Scalar Instructions
 320 //
 321 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 322 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 323 // is used instead. Register-to-register movss/movsd is not modeled as an
 324 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 325 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 326 //===----------------------------------------------------------------------===//
 327
 328 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 329       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 330       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 331
 332 // Loading from memory automatically zeroing upper bits.
 333 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 334                     PatFrag mem_pat, string OpcodeStr> :
 335       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 336          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 337                         [(set RC:$dst, (mem_pat addr:$src))]>;
 338
 339 // AVX
 340 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 341                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 342                 VEX_LIG;
 343 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 344                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 345                 VEX_LIG;
 346
 347 // For the disassembler
 348 let isCodeGenOnly = 1 in {
 349   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 350                         (ins VR128:$src1, FR32:$src2),
 351                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 352                         XS, VEX_4V, VEX_LIG;
 353   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 354                         (ins VR128:$src1, FR64:$src2),
 355                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 356                         XD, VEX_4V, VEX_LIG;
 357 }
 358
 359 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 360   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 361                  VEX_LIG;
 362   let AddedComplexity = 20 in
 363     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 364                    VEX_LIG;
 365 }
 366
 367 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 368                   "movss\t{$src, $dst|$dst, $src}",
 369                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 370 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 371                   "movsd\t{$src, $dst|$dst, $src}",
 372                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 373
 374 // SSE1 & 2
 375 let Constraints = "$src1 = $dst" in {
 376   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 377                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 378   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 379                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 380
 381   // For the disassembler
 382   let isCodeGenOnly = 1 in {
 383     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 384                          (ins VR128:$src1, FR32:$src2),
 385                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 386     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 387                          (ins VR128:$src1, FR64:$src2),
 388                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 389   }
 390 }
 391
 392 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 393   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 394
 395   let AddedComplexity = 20 in
 396     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 397 }
 398
 399 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 400                   "movss\t{$src, $dst|$dst, $src}",
 401                   [(store FR32:$src, addr:$dst)]>;
 402 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 403                   "movsd\t{$src, $dst|$dst, $src}",
 404                   [(store FR64:$src, addr:$dst)]>;
 405
 406 // Patterns
 407 let Predicates = [HasSSE1] in {
 408   let AddedComplexity = 15 in {
 409   // Extract the low 32-bit value from one vector and insert it into another.
 410   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 411             (MOVSSrr (v4f32 VR128:$src1),
 412                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 413   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 414             (MOVSSrr (v4i32 VR128:$src1),
 415                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 416
 417   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 418   // MOVSS to the lower bits.
 419   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 420             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 421   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 422             (MOVSSrr (v4f32 (V_SET0)),
 423                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 424   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 425             (MOVSSrr (v4i32 (V_SET0)),
 426                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 427   }
 428
 429   let AddedComplexity = 20 in {
 430   // MOVSSrm zeros the high parts of the register; represent this
 431   // with SUBREG_TO_REG.
 432   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 433             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 434   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 435             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 436   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 437             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 438   }
 439
 440   // Extract and store.
 441   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 442                    addr:$dst),
 443             (MOVSSmr addr:$dst,
 444                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 445
 446   // Shuffle with MOVSS
 447   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 448             (MOVSSrr VR128:$src1, FR32:$src2)>;
 449   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 450             (MOVSSrr (v4i32 VR128:$src1),
 451                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 452   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 453             (MOVSSrr (v4f32 VR128:$src1),
 454                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 455 }
 456
 457 let Predicates = [HasSSE2] in {
 458   let AddedComplexity = 15 in {
 459   // Extract the low 64-bit value from one vector and insert it into another.
 460   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 461             (MOVSDrr (v2f64 VR128:$src1),
 462                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 463   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 464             (MOVSDrr (v2i64 VR128:$src1),
 465                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 466
 467   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 468   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 469             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 470   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 471             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 472
 473   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 474   // MOVSD to the lower bits.
 475   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 476             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 477   }
 478
 479   let AddedComplexity = 20 in {
 480   // MOVSDrm zeros the high parts of the register; represent this
 481   // with SUBREG_TO_REG.
 482   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 483             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 484   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 485             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 486   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 487             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 488   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 489             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 490   def : Pat<(v2f64 (X86vzload addr:$src)),
 491             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 492   }
 493
 494   // Extract and store.
 495   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 496                    addr:$dst),
 497             (MOVSDmr addr:$dst,
 498                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 499
 500   // Shuffle with MOVSD
 501   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 502             (MOVSDrr VR128:$src1, FR64:$src2)>;
 503   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 504             (MOVSDrr (v2i64 VR128:$src1),
 505                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 506   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 507             (MOVSDrr (v2f64 VR128:$src1),
 508                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 509   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 510             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 511   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 512             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 513
 514   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 515   // is during lowering, where it's not possible to recognize the fold cause
 516   // it has two uses through a bitcast. One use disappears at isel time and the
 517   // fold opportunity reappears.
 518   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 519             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 520   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 521             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 522   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 523             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 524   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 525             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 526 }
 527
 528 let Predicates = [HasAVX] in {
 529   let AddedComplexity = 15 in {
 530   // Extract the low 32-bit value from one vector and insert it into another.
 531   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 532             (VMOVSSrr (v4f32 VR128:$src1),
 533                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 534   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 535             (VMOVSSrr (v4i32 VR128:$src1),
 536                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 537
 538   // Extract the low 64-bit value from one vector and insert it into another.
 539   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 540             (VMOVSDrr (v2f64 VR128:$src1),
 541                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 542   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 543             (VMOVSDrr (v2i64 VR128:$src1),
 544                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 545
 546   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 547   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 548             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 549   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 550             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 551
 552   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 553   // MOVS{S,D} to the lower bits.
 554   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 555             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 556   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 557             (VMOVSSrr (v4f32 (V_SET0)),
 558                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 559   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 560             (VMOVSSrr (v4i32 (V_SET0)),
 561                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 562   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 563             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 564
 565   // Move low f32 and clear high bits.
 566   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 567             (SUBREG_TO_REG (i32 0),
 568               (VMOVSSrr (v4f32 (V_SET0)),
 569                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 570   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 571             (SUBREG_TO_REG (i32 0),
 572               (VMOVSSrr (v4i32 (V_SET0)),
 573                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 574   }
 575
 576   let AddedComplexity = 20 in {
 577   // MOVSSrm zeros the high parts of the register; represent this
 578   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 579   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 580             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 581   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 582             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 583   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 584             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 585
 586   // MOVSDrm zeros the high parts of the register; represent this
 587   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 588   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 589             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 590   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 591             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 592   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 593             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 594   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 595             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 596   def : Pat<(v2f64 (X86vzload addr:$src)),
 597             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 598
 599   // Represent the same patterns above but in the form they appear for
 600   // 256-bit types
 601   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 602                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 603             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 604   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 605                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 606             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 607   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 608                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 609             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 610   }
 611   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 612                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 613             (SUBREG_TO_REG (i32 0),
 614                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 615                            sub_xmm)>;
 616   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 617                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 618             (SUBREG_TO_REG (i64 0),
 619                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 620                            sub_xmm)>;
 621   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 622                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 623             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 624
 625   // Move low f64 and clear high bits.
 626   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 627             (SUBREG_TO_REG (i32 0),
 628               (VMOVSDrr (v2f64 (V_SET0)),
 629                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 630
 631   // Extract and store.
 632   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 633                    addr:$dst),
 634             (VMOVSSmr addr:$dst,
 635                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 636   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 637                    addr:$dst),
 638             (VMOVSDmr addr:$dst,
 639                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 640
 641   // Shuffle with VMOVSS
 642   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 643             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 644   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 645             (VMOVSSrr (v4i32 VR128:$src1),
 646                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 647   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 648             (VMOVSSrr (v4f32 VR128:$src1),
 649                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 650
 651   // 256-bit variants
 652   def : Pat<(v8i32 (X86Movsd VR256:$src1, VR256:$src2)),
 653             (SUBREG_TO_REG (i32 0),
 654                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 655                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 656   def : Pat<(v8f32 (X86Movsd VR256:$src1, VR256:$src2)),
 657             (SUBREG_TO_REG (i32 0),
 658                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 659                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 660
 661   // Shuffle with VMOVSD
 662   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 663             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 664   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 665             (VMOVSDrr (v2i64 VR128:$src1),
 666                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 667   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 668             (VMOVSDrr (v2f64 VR128:$src1),
 669                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 670   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 671             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 672                                                    sub_sd))>;
 673   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 674             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 675                                                    sub_sd))>;
 676
 677   // 256-bit variants
 678   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 679             (SUBREG_TO_REG (i32 0),
 680                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 681                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 682   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 683             (SUBREG_TO_REG (i32 0),
 684                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 685                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 686
 687
 688   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 689   // is during lowering, where it's not possible to recognize the fold cause
 690   // it has two uses through a bitcast. One use disappears at isel time and the
 691   // fold opportunity reappears.
 692   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 693             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 694                                                    sub_sd))>;
 695   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 696             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 697                                                    sub_sd))>;
 698   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 699             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 700                                                    sub_sd))>;
 701   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 702             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 703                                                    sub_sd))>;
 704 }
 705
 706 //===----------------------------------------------------------------------===//
 707 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 708 //===----------------------------------------------------------------------===//
 709
 710 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 711                             X86MemOperand x86memop, PatFrag ld_frag,
 712                             string asm, Domain d,
 713                             bit IsReMaterializable = 1> {
 714 let neverHasSideEffects = 1 in
 715   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 716               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 717 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 718   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 719               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 720                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 721 }
 722
 723 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 724                               "movaps", SSEPackedSingle>, TB, VEX;
 725 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 726                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 727 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 728                               "movups", SSEPackedSingle>, TB, VEX;
 729 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 730                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 731
 732 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 733                               "movaps", SSEPackedSingle>, TB, VEX;
 734 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 735                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 736 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 737                               "movups", SSEPackedSingle>, TB, VEX;
 738 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 739                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 740 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 741                               "movaps", SSEPackedSingle>, TB;
 742 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 743                               "movapd", SSEPackedDouble>, TB, OpSize;
 744 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 745                               "movups", SSEPackedSingle>, TB;
 746 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 747                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 748
 749 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 750                    "movaps\t{$src, $dst|$dst, $src}",
 751                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 752 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 753                    "movapd\t{$src, $dst|$dst, $src}",
 754                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 755 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 756                    "movups\t{$src, $dst|$dst, $src}",
 757                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 758 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 759                    "movupd\t{$src, $dst|$dst, $src}",
 760                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 761 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 762                    "movaps\t{$src, $dst|$dst, $src}",
 763                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 764 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 765                    "movapd\t{$src, $dst|$dst, $src}",
 766                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 767 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 768                    "movups\t{$src, $dst|$dst, $src}",
 769                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 770 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 771                    "movupd\t{$src, $dst|$dst, $src}",
 772                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 773
 774 // For disassembler
 775 let isCodeGenOnly = 1 in {
 776   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 777                           (ins VR128:$src),
 778                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 779   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 780                            (ins VR128:$src),
 781                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 782   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 783                            (ins VR128:$src),
 784                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 785   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 786                            (ins VR128:$src),
 787                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 788   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 789                             (ins VR256:$src),
 790                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 791   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 792                             (ins VR256:$src),
 793                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 794   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 795                             (ins VR256:$src),
 796                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 797   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 798                             (ins VR256:$src),
 799                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 800 }
 801
 802 let Predicates = [HasAVX] in {
 803 def : Pat<(v8i32 (X86vzmovl
 804                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 805           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 806 def : Pat<(v4i64 (X86vzmovl
 807                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 808           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 809 def : Pat<(v8f32 (X86vzmovl
 810                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 811           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 812 def : Pat<(v4f64 (X86vzmovl
 813                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 814           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 815 }
 816
 817
 818 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 819 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 820           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 821
 822 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 823 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 824           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 825
 826 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 827                    "movaps\t{$src, $dst|$dst, $src}",
 828                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 829 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 830                    "movapd\t{$src, $dst|$dst, $src}",
 831                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 832 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 833                    "movups\t{$src, $dst|$dst, $src}",
 834                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 835 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 836                    "movupd\t{$src, $dst|$dst, $src}",
 837                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 838
 839 // For disassembler
 840 let isCodeGenOnly = 1 in {
 841   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 842                          "movaps\t{$src, $dst|$dst, $src}", []>;
 843   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 844                          "movapd\t{$src, $dst|$dst, $src}", []>;
 845   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 846                          "movups\t{$src, $dst|$dst, $src}", []>;
 847   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 848                          "movupd\t{$src, $dst|$dst, $src}", []>;
 849 }
 850
 851 let Predicates = [HasAVX] in {
 852   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 853             (VMOVUPSmr addr:$dst, VR128:$src)>;
 854   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 855             (VMOVUPDmr addr:$dst, VR128:$src)>;
 856 }
 857
 858 let Predicates = [HasSSE1] in
 859   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 860             (MOVUPSmr addr:$dst, VR128:$src)>;
 861 let Predicates = [HasSSE2] in
 862   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 863             (MOVUPDmr addr:$dst, VR128:$src)>;
 864
 865 // Use movaps / movups for SSE integer load / store (one byte shorter).
 866 // The instructions selected below are then converted to MOVDQA/MOVDQU
 867 // during the SSE domain pass.
 868 let Predicates = [HasSSE1] in {
 869   def : Pat<(alignedloadv4i32 addr:$src),
 870             (MOVAPSrm addr:$src)>;
 871   def : Pat<(loadv4i32 addr:$src),
 872             (MOVUPSrm addr:$src)>;
 873   def : Pat<(alignedloadv2i64 addr:$src),
 874             (MOVAPSrm addr:$src)>;
 875   def : Pat<(loadv2i64 addr:$src),
 876             (MOVUPSrm addr:$src)>;
 877
 878   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 879             (MOVAPSmr addr:$dst, VR128:$src)>;
 880   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 881             (MOVAPSmr addr:$dst, VR128:$src)>;
 882   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 883             (MOVAPSmr addr:$dst, VR128:$src)>;
 884   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 885             (MOVAPSmr addr:$dst, VR128:$src)>;
 886   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 887             (MOVUPSmr addr:$dst, VR128:$src)>;
 888   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 889             (MOVUPSmr addr:$dst, VR128:$src)>;
 890   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 891             (MOVUPSmr addr:$dst, VR128:$src)>;
 892   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 893             (MOVUPSmr addr:$dst, VR128:$src)>;
 894 }
 895
 896 // Use vmovaps/vmovups for AVX integer load/store.
 897 let Predicates = [HasAVX] in {
 898   // 128-bit load/store
 899   def : Pat<(alignedloadv4i32 addr:$src),
 900             (VMOVAPSrm addr:$src)>;
 901   def : Pat<(loadv4i32 addr:$src),
 902             (VMOVUPSrm addr:$src)>;
 903   def : Pat<(alignedloadv2i64 addr:$src),
 904             (VMOVAPSrm addr:$src)>;
 905   def : Pat<(loadv2i64 addr:$src),
 906             (VMOVUPSrm addr:$src)>;
 907
 908   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 909             (VMOVAPSmr addr:$dst, VR128:$src)>;
 910   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 911             (VMOVAPSmr addr:$dst, VR128:$src)>;
 912   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 913             (VMOVAPSmr addr:$dst, VR128:$src)>;
 914   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 915             (VMOVAPSmr addr:$dst, VR128:$src)>;
 916   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 917             (VMOVUPSmr addr:$dst, VR128:$src)>;
 918   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 919             (VMOVUPSmr addr:$dst, VR128:$src)>;
 920   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 921             (VMOVUPSmr addr:$dst, VR128:$src)>;
 922   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 923             (VMOVUPSmr addr:$dst, VR128:$src)>;
 924
 925   // 256-bit load/store
 926   def : Pat<(alignedloadv4i64 addr:$src),
 927             (VMOVAPSYrm addr:$src)>;
 928   def : Pat<(loadv4i64 addr:$src),
 929             (VMOVUPSYrm addr:$src)>;
 930   def : Pat<(alignedloadv8i32 addr:$src),
 931             (VMOVAPSYrm addr:$src)>;
 932   def : Pat<(loadv8i32 addr:$src),
 933             (VMOVUPSYrm addr:$src)>;
 934   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 935             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 936   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 937             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 938   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 939             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 940   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 941             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 942   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 943             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 944   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 945             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 946   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 947             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 948   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 949             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 950 }
 951
 952 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 953 // bits are disregarded. FIXME: Set encoding to pseudo!
 954 let neverHasSideEffects = 1 in {
 955 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 956                      "movaps\t{$src, $dst|$dst, $src}", []>;
 957 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 958                      "movapd\t{$src, $dst|$dst, $src}", []>;
 959 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 960                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 961 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 962                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 963 }
 964
 965 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 966 // bits are disregarded. FIXME: Set encoding to pseudo!
 967 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 968 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 969                      "movaps\t{$src, $dst|$dst, $src}",
 970                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 971 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 972                      "movapd\t{$src, $dst|$dst, $src}",
 973                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 974 let isCodeGenOnly = 1 in {
 975   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 976                          "movaps\t{$src, $dst|$dst, $src}",
 977                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 978   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 979                          "movapd\t{$src, $dst|$dst, $src}",
 980                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 981 }
 982 }
 983
 984 //===----------------------------------------------------------------------===//
 985 // SSE 1 & 2 - Move Low packed FP Instructions
 986 //===----------------------------------------------------------------------===//
 987
 988 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 989                                  PatFrag mov_frag, string base_opc,
 990                                  string asm_opr> {
 991   def PSrm : PI<opc, MRMSrcMem,
 992          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 993          !strconcat(base_opc, "s", asm_opr),
 994      [(set RC:$dst,
 995        (mov_frag RC:$src1,
 996               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 997               SSEPackedSingle>, TB;
 998
 999   def PDrm : PI<opc, MRMSrcMem,
1000          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1001          !strconcat(base_opc, "d", asm_opr),
1002      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1003                               (scalar_to_vector (loadf64 addr:$src2)))))],
1004               SSEPackedDouble>, TB, OpSize;
1005 }
1006
1007 let AddedComplexity = 20 in {
1008   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1009                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1010 }
1011 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1012   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1013                                    "\t{$src2, $dst|$dst, $src2}">;
1014 }
1015
1016 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1017                    "movlps\t{$src, $dst|$dst, $src}",
1018                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1019                                  (iPTR 0))), addr:$dst)]>, VEX;
1020 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1021                    "movlpd\t{$src, $dst|$dst, $src}",
1022                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1023                                  (iPTR 0))), addr:$dst)]>, VEX;
1024 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1025                    "movlps\t{$src, $dst|$dst, $src}",
1026                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1027                                  (iPTR 0))), addr:$dst)]>;
1028 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1029                    "movlpd\t{$src, $dst|$dst, $src}",
1030                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1031                                  (iPTR 0))), addr:$dst)]>;
1032
1033 let Predicates = [HasAVX] in {
1034   let AddedComplexity = 20 in {
1035     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1036     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1037               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1038     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1039               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1040     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1041     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1042               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1043     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1044               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1045   }
1046
1047   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1048   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1049             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1050   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1051                                  VR128:$src2)), addr:$src1),
1052             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1053
1054   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1055   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1056             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1057   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1058             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1059
1060   // Shuffle with VMOVLPS
1061   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1062             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1063   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1064             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1065   def : Pat<(X86Movlps VR128:$src1,
1066                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1067             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1068
1069   // Shuffle with VMOVLPD
1070   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1071             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1072   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1073             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1074   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1075                               (scalar_to_vector (loadf64 addr:$src2)))),
1076             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1077
1078   // Store patterns
1079   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1080                    addr:$src1),
1081             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1082   def : Pat<(store (v4i32 (X86Movlps
1083                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1084             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1085   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1086                    addr:$src1),
1087             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1088   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1089                    addr:$src1),
1090             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1091 }
1092
1093 let Predicates = [HasSSE1] in {
1094   let AddedComplexity = 20 in {
1095     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1096     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1097               (MOVLPSrm VR128:$src1, addr:$src2)>;
1098     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1099               (MOVLPSrm VR128:$src1, addr:$src2)>;
1100   }
1101
1102   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1103   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1104                                  (iPTR 0))), addr:$src1),
1105             (MOVLPSmr addr:$src1, VR128:$src2)>;
1106   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1107             (MOVLPSmr addr:$src1, VR128:$src2)>;
1108   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1109                                  VR128:$src2)), addr:$src1),
1110             (MOVLPSmr addr:$src1, VR128:$src2)>;
1111
1112   // Shuffle with MOVLPS
1113   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1114             (MOVLPSrm VR128:$src1, addr:$src2)>;
1115   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1116             (MOVLPSrm VR128:$src1, addr:$src2)>;
1117   def : Pat<(X86Movlps VR128:$src1,
1118                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1119             (MOVLPSrm VR128:$src1, addr:$src2)>;
1120   def : Pat<(X86Movlps VR128:$src1,
1121                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1122             (MOVLPSrm VR128:$src1, addr:$src2)>;
1123
1124   // Store patterns
1125   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1126                                       addr:$src1),
1127             (MOVLPSmr addr:$src1, VR128:$src2)>;
1128   def : Pat<(store (v4i32 (X86Movlps
1129                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1130                               addr:$src1),
1131             (MOVLPSmr addr:$src1, VR128:$src2)>;
1132 }
1133
1134 let Predicates = [HasSSE2] in {
1135   let AddedComplexity = 20 in {
1136     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1137     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1138               (MOVLPDrm VR128:$src1, addr:$src2)>;
1139     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1140               (MOVLPDrm VR128:$src1, addr:$src2)>;
1141   }
1142
1143   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1144   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1145             (MOVLPDmr addr:$src1, VR128:$src2)>;
1146   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1147             (MOVLPDmr addr:$src1, VR128:$src2)>;
1148
1149   // Shuffle with MOVLPD
1150   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1151             (MOVLPDrm VR128:$src1, addr:$src2)>;
1152   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1153             (MOVLPDrm VR128:$src1, addr:$src2)>;
1154   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1155                               (scalar_to_vector (loadf64 addr:$src2)))),
1156             (MOVLPDrm VR128:$src1, addr:$src2)>;
1157
1158   // Store patterns
1159   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1160                            addr:$src1),
1161             (MOVLPDmr addr:$src1, VR128:$src2)>;
1162   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1163                            addr:$src1),
1164             (MOVLPDmr addr:$src1, VR128:$src2)>;
1165 }
1166
1167 //===----------------------------------------------------------------------===//
1168 // SSE 1 & 2 - Move Hi packed FP Instructions
1169 //===----------------------------------------------------------------------===//
1170
1171 let AddedComplexity = 20 in {
1172   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1173                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1174 }
1175 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1176   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1177                                    "\t{$src2, $dst|$dst, $src2}">;
1178 }
1179
1180 // v2f64 extract element 1 is always custom lowered to unpack high to low
1181 // and extract element 0 so the non-store version isn't too horrible.
1182 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1183                    "movhps\t{$src, $dst|$dst, $src}",
1184                    [(store (f64 (vector_extract
1185                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1186                                          (undef)), (iPTR 0))), addr:$dst)]>,
1187                    VEX;
1188 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1189                    "movhpd\t{$src, $dst|$dst, $src}",
1190                    [(store (f64 (vector_extract
1191                                  (v2f64 (unpckh VR128:$src, (undef))),
1192                                  (iPTR 0))), addr:$dst)]>,
1193                    VEX;
1194 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1195                    "movhps\t{$src, $dst|$dst, $src}",
1196                    [(store (f64 (vector_extract
1197                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1198                                          (undef)), (iPTR 0))), addr:$dst)]>;
1199 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1200                    "movhpd\t{$src, $dst|$dst, $src}",
1201                    [(store (f64 (vector_extract
1202                                  (v2f64 (unpckh VR128:$src, (undef))),
1203                                  (iPTR 0))), addr:$dst)]>;
1204
1205 let Predicates = [HasAVX] in {
1206   // VMOVHPS patterns
1207   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1208             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1209   def : Pat<(X86Movlhps VR128:$src1,
1210                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1211             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1212   def : Pat<(X86Movlhps VR128:$src1,
1213                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1214             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1215   def : Pat<(X86Movlhps VR128:$src1,
1216                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1217             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1218
1219   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1220   // is during lowering, where it's not possible to recognize the load fold cause
1221   // it has two uses through a bitcast. One use disappears at isel time and the
1222   // fold opportunity reappears.
1223   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1224                       (scalar_to_vector (loadf64 addr:$src2)))),
1225             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1226
1227   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1228   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1229                       (scalar_to_vector (loadf64 addr:$src2)))),
1230             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1231
1232   // Store patterns
1233   def : Pat<(store (f64 (vector_extract
1234             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1235             (VMOVHPSmr addr:$dst, VR128:$src)>;
1236   def : Pat<(store (f64 (vector_extract
1237             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1238             (VMOVHPDmr addr:$dst, VR128:$src)>;
1239 }
1240
1241 let Predicates = [HasSSE1] in {
1242   // MOVHPS patterns
1243   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1244             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1245   def : Pat<(X86Movlhps VR128:$src1,
1246                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1247             (MOVHPSrm VR128:$src1, addr:$src2)>;
1248   def : Pat<(X86Movlhps VR128:$src1,
1249                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1250             (MOVHPSrm VR128:$src1, addr:$src2)>;
1251   def : Pat<(X86Movlhps VR128:$src1,
1252                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1253             (MOVHPSrm VR128:$src1, addr:$src2)>;
1254
1255   // Store patterns
1256   def : Pat<(store (f64 (vector_extract
1257             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1258             (MOVHPSmr addr:$dst, VR128:$src)>;
1259 }
1260
1261 let Predicates = [HasSSE2] in {
1262   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1263   // is during lowering, where it's not possible to recognize the load fold cause
1264   // it has two uses through a bitcast. One use disappears at isel time and the
1265   // fold opportunity reappears.
1266   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1267                       (scalar_to_vector (loadf64 addr:$src2)))),
1268             (MOVHPDrm VR128:$src1, addr:$src2)>;
1269
1270   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1271   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1272                       (scalar_to_vector (loadf64 addr:$src2)))),
1273             (MOVHPDrm VR128:$src1, addr:$src2)>;
1274
1275   // Store patterns
1276   def : Pat<(store (f64 (vector_extract
1277             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))),addr:$dst),
1278             (MOVHPDmr addr:$dst, VR128:$src)>;
1279 }
1280
1281 //===----------------------------------------------------------------------===//
1282 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1283 //===----------------------------------------------------------------------===//
1284
1285 let AddedComplexity = 20 in {
1286   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1287                                        (ins VR128:$src1, VR128:$src2),
1288                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1289                       [(set VR128:$dst,
1290                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1291                       VEX_4V;
1292   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1293                                        (ins VR128:$src1, VR128:$src2),
1294                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1295                       [(set VR128:$dst,
1296                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1297                       VEX_4V;
1298 }
1299 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1300   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1301                                        (ins VR128:$src1, VR128:$src2),
1302                       "movlhps\t{$src2, $dst|$dst, $src2}",
1303                       [(set VR128:$dst,
1304                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1305   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1306                                        (ins VR128:$src1, VR128:$src2),
1307                       "movhlps\t{$src2, $dst|$dst, $src2}",
1308                       [(set VR128:$dst,
1309                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1310 }
1311
1312 let Predicates = [HasAVX] in {
1313   // MOVLHPS patterns
1314   let AddedComplexity = 20 in {
1315     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1316               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1317     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1318               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1319
1320     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1321     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1322               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1323   }
1324   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1325             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1326   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1327             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1328   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1329             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1330
1331   // MOVHLPS patterns
1332   let AddedComplexity = 20 in {
1333     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1334     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1335               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1336
1337     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1338     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1339               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1340     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1341               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1342   }
1343
1344   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1345             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1346   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1347             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1348 }
1349
1350 let Predicates = [HasSSE1] in {
1351   // MOVLHPS patterns
1352   let AddedComplexity = 20 in {
1353     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1354               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1355     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1356               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1357
1358     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1359     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1360               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1361   }
1362   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1363             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1364   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1365             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1366   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1367             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1368
1369   // MOVHLPS patterns
1370   let AddedComplexity = 20 in {
1371     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1372     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1373               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1374
1375     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1376     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1377               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1378     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1379               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1380   }
1381
1382   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1383             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1384   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1385             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1386 }
1387
1388 //===----------------------------------------------------------------------===//
1389 // SSE 1 & 2 - Conversion Instructions
1390 //===----------------------------------------------------------------------===//
1391
1392 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1393                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1394                      string asm> {
1395   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1396                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1397   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1398                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1399 }
1400
1401 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1402                           X86MemOperand x86memop, string asm> {
1403   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1404   let mayLoad = 1 in
1405   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1406 }
1407
1408 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1409                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1410                          string asm, Domain d> {
1411   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1412                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1413   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1414                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1415 }
1416
1417 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1418                           X86MemOperand x86memop, string asm> {
1419   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1420               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1421   let mayLoad = 1 in
1422   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1423               (ins DstRC:$src1, x86memop:$src),
1424               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1425 }
1426
1427 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1428                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1429                                 VEX_LIG;
1430 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1431                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1432                                 VEX_W, VEX_LIG;
1433 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1434                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1435                                 VEX_LIG;
1436 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1437                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1438                                 VEX, VEX_W, VEX_LIG;
1439
1440 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1441 // register, but the same isn't true when only using memory operands,
1442 // provide other assembly "l" and "q" forms to address this explicitly
1443 // where appropriate to do so.
1444 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1445                                   VEX_4V, VEX_LIG;
1446 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1447                                   VEX_4V, VEX_W, VEX_LIG;
1448 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1449                                   VEX_4V, VEX_LIG;
1450 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1451                                   VEX_4V, VEX_LIG;
1452 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1453                                   VEX_4V, VEX_W, VEX_LIG;
1454
1455 let Predicates = [HasAVX] in {
1456   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1457             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1458   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1459             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1460   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1461             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1462   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1463             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1464
1465   def : Pat<(f32 (sint_to_fp GR32:$src)),
1466             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1467   def : Pat<(f32 (sint_to_fp GR64:$src)),
1468             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1469   def : Pat<(f64 (sint_to_fp GR32:$src)),
1470             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1471   def : Pat<(f64 (sint_to_fp GR64:$src)),
1472             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1473 }
1474
1475 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1476                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1477 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1478                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1479 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1480                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1481 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1482                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1483 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1484                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1485 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1486                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1487 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1488                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1489 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1490                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1491
1492 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1493 // and/or XMM operand(s).
1494
1495 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1496                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1497                          string asm> {
1498   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1499               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1500               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1501   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1502               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1503               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1504 }
1505
1506 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1507                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1508                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1509   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1510               !if(Is2Addr,
1511                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1512                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1513               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1514   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1515               (ins DstRC:$src1, x86memop:$src2),
1516               !if(Is2Addr,
1517                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1518                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1519               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1520 }
1521
1522 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1523                       f128mem, load, "cvtsd2si">, XD, VEX;
1524 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1525                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1526                       XD, VEX, VEX_W;
1527
1528 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1529 // Get rid of this hack or rename the intrinsics, there are several
1530 // intructions that only match with the intrinsic form, why create duplicates
1531 // to let them be recognized by the assembler?
1532 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1533                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1534 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1535                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1536                       VEX_LIG;
1537
1538 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1539                 f128mem, load, "cvtsd2si{l}">, XD;
1540 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1541                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1542
1543
1544 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1545           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1546 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1547           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1548           VEX_W;
1549 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1550           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1551 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1552           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1553           VEX_4V, VEX_W;
1554
1555 let Constraints = "$src1 = $dst" in {
1556   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1557                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1558                         "cvtsi2ss">, XS;
1559   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1560                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1561                         "cvtsi2ss{q}">, XS, REX_W;
1562   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1563                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1564                         "cvtsi2sd">, XD;
1565   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1566                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1567                         "cvtsi2sd">, XD, REX_W;
1568 }
1569
1570 /// SSE 1 Only
1571
1572 // Aliases for intrinsics
1573 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1574                                     f32mem, load, "cvttss2si">, XS, VEX;
1575 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1576                                     int_x86_sse_cvttss2si64, f32mem, load,
1577                                     "cvttss2si">, XS, VEX, VEX_W;
1578 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1579                                     f128mem, load, "cvttsd2si">, XD, VEX;
1580 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1581                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1582                                     "cvttsd2si">, XD, VEX, VEX_W;
1583 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1584                                     f32mem, load, "cvttss2si">, XS;
1585 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1586                                     int_x86_sse_cvttss2si64, f32mem, load,
1587                                     "cvttss2si{q}">, XS, REX_W;
1588 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1589                                     f128mem, load, "cvttsd2si">, XD;
1590 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1591                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1592                                     "cvttsd2si{q}">, XD, REX_W;
1593
1594 let Pattern = []<dag> in {
1595 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1596                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1597                                VEX, VEX_LIG;
1598 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1599                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1600                                VEX_W, VEX_LIG;
1601 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1602                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1603                                SSEPackedSingle>, TB, VEX;
1604 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1605                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1606                                SSEPackedSingle>, TB, VEX;
1607 }
1608
1609 let Pattern = []<dag> in {
1610 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1611                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1612 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1613                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1614 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1615                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1616                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1617 }
1618
1619 let Predicates = [HasSSE1] in {
1620   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1621             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1622   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1623             (CVTSS2SIrm addr:$src)>;
1624   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1625             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1626   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1627             (CVTSS2SI64rm addr:$src)>;
1628 }
1629
1630 let Predicates = [HasAVX] in {
1631   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1632             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1633   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1634             (VCVTSS2SIrm addr:$src)>;
1635   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1636             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1637   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1638             (VCVTSS2SI64rm addr:$src)>;
1639 }
1640
1641 /// SSE 2 Only
1642
1643 // Convert scalar double to scalar single
1644 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1645                        (ins FR64:$src1, FR64:$src2),
1646                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1647                       VEX_4V, VEX_LIG;
1648 let mayLoad = 1 in
1649 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1650                        (ins FR64:$src1, f64mem:$src2),
1651                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1652                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1653
1654 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1655           Requires<[HasAVX]>;
1656
1657 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1658                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1659                       [(set FR32:$dst, (fround FR64:$src))]>;
1660 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1661                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1662                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1663                   Requires<[HasSSE2, OptForSize]>;
1664
1665 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1666                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1667                       XS, VEX_4V;
1668 let Constraints = "$src1 = $dst" in
1669 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1670                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1671
1672 // Convert scalar single to scalar double
1673 // SSE2 instructions with XS prefix
1674 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1675                     (ins FR32:$src1, FR32:$src2),
1676                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1677                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1678 let mayLoad = 1 in
1679 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1680                     (ins FR32:$src1, f32mem:$src2),
1681                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1682                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1683
1684 let Predicates = [HasAVX] in {
1685   def : Pat<(f64 (fextend FR32:$src)),
1686             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1687   def : Pat<(fextend (loadf32 addr:$src)),
1688             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1689   def : Pat<(extloadf32 addr:$src),
1690             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1691 }
1692
1693 def : Pat<(extloadf32 addr:$src),
1694           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1695           Requires<[HasAVX, OptForSpeed]>;
1696
1697 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1698                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1699                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1700                  Requires<[HasSSE2]>;
1701 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1702                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1703                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1704                  Requires<[HasSSE2, OptForSize]>;
1705
1706 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1707 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1708 // combine.
1709 // Since these loads aren't folded into the fextend, we have to match it
1710 // explicitly here.
1711 def : Pat<(fextend (loadf32 addr:$src)),
1712           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1713 def : Pat<(extloadf32 addr:$src),
1714           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1715
1716 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1717                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1718                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1719                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1720                                        VR128:$src2))]>, XS, VEX_4V,
1721                     Requires<[HasAVX]>;
1722 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1723                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1724                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1725                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1726                                        (load addr:$src2)))]>, XS, VEX_4V,
1727                     Requires<[HasAVX]>;
1728 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1729 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1730                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1731                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1732                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1733                                        VR128:$src2))]>, XS,
1734                     Requires<[HasSSE2]>;
1735 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1736                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1737                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1738                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1739                                        (load addr:$src2)))]>, XS,
1740                     Requires<[HasSSE2]>;
1741 }
1742
1743 // Convert doubleword to packed single/double fp
1744 // SSE2 instructions without OpSize prefix
1745 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1746                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1747                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1748                      TB, VEX, Requires<[HasAVX]>;
1749 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1750                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1751                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1752                                         (bitconvert (memopv2i64 addr:$src))))]>,
1753                      TB, VEX, Requires<[HasAVX]>;
1754 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1755                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1756                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1757                      TB, Requires<[HasSSE2]>;
1758 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1759                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1760                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1761                                         (bitconvert (memopv2i64 addr:$src))))]>,
1762                      TB, Requires<[HasSSE2]>;
1763
1764 // FIXME: why the non-intrinsic version is described as SSE3?
1765 // SSE2 instructions with XS prefix
1766 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1767                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1768                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1769                      XS, VEX, Requires<[HasAVX]>;
1770 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1771                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1772                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1773                                         (bitconvert (memopv2i64 addr:$src))))]>,
1774                      XS, VEX, Requires<[HasAVX]>;
1775 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1776                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1777                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1778                      XS, Requires<[HasSSE2]>;
1779 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1780                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1781                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1782                                         (bitconvert (memopv2i64 addr:$src))))]>,
1783                      XS, Requires<[HasSSE2]>;
1784
1785
1786 // Convert packed single/double fp to doubleword
1787 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1788                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1789 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1790                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1791 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1792                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1793 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1794                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1795 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1796                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1797 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1798                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1799
1800 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1801                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1802                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1803                         VEX;
1804 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1805                          (ins f128mem:$src),
1806                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1807                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1808                                             (memop addr:$src)))]>, VEX;
1809 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1810                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1811                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1812 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1813                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1814                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1815                                             (memop addr:$src)))]>;
1816
1817 // SSE2 packed instructions with XD prefix
1818 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1819                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1820                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1821                      XD, VEX, Requires<[HasAVX]>;
1822 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1823                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1824                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1825                                           (memop addr:$src)))]>,
1826                      XD, VEX, Requires<[HasAVX]>;
1827 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1828                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1829                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1830                      XD, Requires<[HasSSE2]>;
1831 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1832                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1833                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1834                                           (memop addr:$src)))]>,
1835                      XD, Requires<[HasSSE2]>;
1836
1837
1838 // Convert with truncation packed single/double fp to doubleword
1839 // SSE2 packed instructions with XS prefix
1840 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1841                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1842 let mayLoad = 1 in
1843 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1844                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1845 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1846                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1847 let mayLoad = 1 in
1848 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1849                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1850 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1851                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1852                       [(set VR128:$dst,
1853                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1854 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1855                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1856                       [(set VR128:$dst,
1857                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1858
1859 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1860                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1861                         [(set VR128:$dst,
1862                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1863                       XS, VEX, Requires<[HasAVX]>;
1864 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1865                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1866                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1867                                            (memop addr:$src)))]>,
1868                       XS, VEX, Requires<[HasAVX]>;
1869
1870 let Predicates = [HasSSE2] in {
1871   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1872             (Int_CVTDQ2PSrr VR128:$src)>;
1873   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1874             (CVTTPS2DQrr VR128:$src)>;
1875 }
1876
1877 let Predicates = [HasAVX] in {
1878   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1879             (Int_VCVTDQ2PSrr VR128:$src)>;
1880   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1881             (VCVTTPS2DQrr VR128:$src)>;
1882   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1883             (VCVTDQ2PSYrr VR256:$src)>;
1884   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1885             (VCVTTPS2DQYrr VR256:$src)>;
1886 }
1887
1888 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1889                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1890                         [(set VR128:$dst,
1891                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1892 let isCodeGenOnly = 1 in
1893 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1894                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1895                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1896                                                (memop addr:$src)))]>, VEX;
1897 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1898                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1899                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1900 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1901                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1902                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1903                                         (memop addr:$src)))]>;
1904
1905 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1906 // register, but the same isn't true when using memory operands instead.
1907 // Provide other assembly rr and rm forms to address this explicitly.
1908 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1909                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1910
1911 // XMM only
1912 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1913                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1914 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1915                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1916
1917 // YMM only
1918 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1919                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1920 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1921                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1922
1923 // Convert packed single to packed double
1924 let Predicates = [HasAVX] in {
1925                   // SSE2 instructions without OpSize prefix
1926 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1927                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1928 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1929                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1930 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1931                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1932 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1933                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1934 }
1935 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1936                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1937 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1938                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1939
1940 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1941                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1942                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1943                      TB, VEX, Requires<[HasAVX]>;
1944 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1945                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1946                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1947                                           (load addr:$src)))]>,
1948                      TB, VEX, Requires<[HasAVX]>;
1949 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1950                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1951                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1952                      TB, Requires<[HasSSE2]>;
1953 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1954                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1955                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1956                                           (load addr:$src)))]>,
1957                      TB, Requires<[HasSSE2]>;
1958
1959 // Convert packed double to packed single
1960 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1961 // register, but the same isn't true when using memory operands instead.
1962 // Provide other assembly rr and rm forms to address this explicitly.
1963 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1964                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1965 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1966                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1967
1968 // XMM only
1969 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1970                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1971 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1972                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1973
1974 // YMM only
1975 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1976                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1977 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1978                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1979 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1980                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1981 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1982                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1983
1984
1985 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1986                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1987                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1988 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1989                          (ins f128mem:$src),
1990                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1991                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1992                                             (memop addr:$src)))]>;
1993 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1994                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1995                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1996 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1997                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1998                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1999                                             (memop addr:$src)))]>;
2000
2001 // AVX 256-bit register conversion intrinsics
2002 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2003 // whenever possible to avoid declaring two versions of each one.
2004 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2005           (VCVTDQ2PSYrr VR256:$src)>;
2006 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2007           (VCVTDQ2PSYrm addr:$src)>;
2008
2009 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2010           (VCVTPD2PSYrr VR256:$src)>;
2011 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2012           (VCVTPD2PSYrm addr:$src)>;
2013
2014 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2015           (VCVTPS2DQYrr VR256:$src)>;
2016 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2017           (VCVTPS2DQYrm addr:$src)>;
2018
2019 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2020           (VCVTPS2PDYrr VR128:$src)>;
2021 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2022           (VCVTPS2PDYrm addr:$src)>;
2023
2024 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2025           (VCVTTPD2DQYrr VR256:$src)>;
2026 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2027           (VCVTTPD2DQYrm addr:$src)>;
2028
2029 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
2030           (VCVTTPS2DQYrr VR256:$src)>;
2031 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
2032           (VCVTTPS2DQYrm addr:$src)>;
2033
2034 // Match fround and fextend for 128/256-bit conversions
2035 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2036           (VCVTPD2PSYrr VR256:$src)>;
2037 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2038           (VCVTPD2PSYrm addr:$src)>;
2039
2040 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2041           (VCVTPS2PDYrr VR128:$src)>;
2042 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2043           (VCVTPS2PDYrm addr:$src)>;
2044
2045 //===----------------------------------------------------------------------===//
2046 // SSE 1 & 2 - Compare Instructions
2047 //===----------------------------------------------------------------------===//
2048
2049 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2050 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2051                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2052                             string asm, string asm_alt> {
2053   def rr : SIi8<0xC2, MRMSrcReg,
2054                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2055                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2056   def rm : SIi8<0xC2, MRMSrcMem,
2057                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2058                 [(set RC:$dst, (OpNode (VT RC:$src1),
2059                                          (ld_frag addr:$src2), imm:$cc))]>;
2060
2061   // Accept explicit immediate argument form instead of comparison code.
2062   let neverHasSideEffects = 1 in {
2063     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2064                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2065     let mayLoad = 1 in
2066     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2067                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2068   }
2069 }
2070
2071 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2072                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2073                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2074                  XS, VEX_4V, VEX_LIG;
2075 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2076                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2077                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2078                  XD, VEX_4V, VEX_LIG;
2079
2080 let Constraints = "$src1 = $dst" in {
2081   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2082                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2083                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2084                   XS;
2085   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2086                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2087                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2088                   XD;
2089 }
2090
2091 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2092                          Intrinsic Int, string asm> {
2093   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2094                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2095                         [(set VR128:$dst, (Int VR128:$src1,
2096                                                VR128:$src, imm:$cc))]>;
2097   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2098                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
2099                         [(set VR128:$dst, (Int VR128:$src1,
2100                                                (load addr:$src), imm:$cc))]>;
2101 }
2102
2103 // Aliases to match intrinsics which expect XMM operand(s).
2104 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2105                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2106                      XS, VEX_4V;
2107 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2108                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2109                      XD, VEX_4V;
2110 let Constraints = "$src1 = $dst" in {
2111   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2112                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2113   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2114                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2115 }
2116
2117
2118 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2119 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2120                             ValueType vt, X86MemOperand x86memop,
2121                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2122   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2123                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2124                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2125   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2126                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2127                      [(set EFLAGS, (OpNode (vt RC:$src1),
2128                                            (ld_frag addr:$src2)))], d>;
2129 }
2130
2131 let Defs = [EFLAGS] in {
2132   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2133                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2134   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2135                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2136                                   VEX_LIG;
2137   let Pattern = []<dag> in {
2138     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2139                                     "comiss", SSEPackedSingle>, TB, VEX,
2140                                     VEX_LIG;
2141     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2142                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2143                                     VEX_LIG;
2144   }
2145
2146   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2147                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2148   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2149                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2150
2151   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2152                             load, "comiss", SSEPackedSingle>, TB, VEX;
2153   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2154                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2155   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2156                                   "ucomiss", SSEPackedSingle>, TB;
2157   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2158                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2159
2160   let Pattern = []<dag> in {
2161     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2162                                     "comiss", SSEPackedSingle>, TB;
2163     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2164                                     "comisd", SSEPackedDouble>, TB, OpSize;
2165   }
2166
2167   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2168                               load, "ucomiss", SSEPackedSingle>, TB;
2169   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2170                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2171
2172   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2173                                   "comiss", SSEPackedSingle>, TB;
2174   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2175                                   "comisd", SSEPackedDouble>, TB, OpSize;
2176 } // Defs = [EFLAGS]
2177
2178 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2179 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2180                             Intrinsic Int, string asm, string asm_alt,
2181                             Domain d> {
2182   let isAsmParserOnly = 1 in {
2183     def rri : PIi8<0xC2, MRMSrcReg,
2184                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2185                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2186     def rmi : PIi8<0xC2, MRMSrcMem,
2187                (outs RC:$dst), (ins RC:$src1, f128mem:$src2, SSECC:$cc), asm,
2188                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2189   }
2190
2191   // Accept explicit immediate argument form instead of comparison code.
2192   def rri_alt : PIi8<0xC2, MRMSrcReg,
2193              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2194              asm_alt, [], d>;
2195   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2196              (outs RC:$dst), (ins RC:$src1, f128mem:$src2, i8imm:$cc),
2197              asm_alt, [], d>;
2198 }
2199
2200 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2201                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2202                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2203                SSEPackedSingle>, TB, VEX_4V;
2204 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2205                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2206                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2207                SSEPackedDouble>, TB, OpSize, VEX_4V;
2208 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2209                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2210                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2211                SSEPackedSingle>, TB, VEX_4V;
2212 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2213                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2214                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2215                SSEPackedDouble>, TB, OpSize, VEX_4V;
2216 let Constraints = "$src1 = $dst" in {
2217   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2218                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2219                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2220                  SSEPackedSingle>, TB;
2221   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2222                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2223                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2224                  SSEPackedDouble>, TB, OpSize;
2225 }
2226
2227 let Predicates = [HasSSE1] in {
2228 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2229           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2230 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2231           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2232 }
2233
2234 let Predicates = [HasSSE2] in {
2235 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2236           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2237 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2238           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2239 }
2240
2241 let Predicates = [HasAVX] in {
2242 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2243           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2244 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2245           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2246 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2247           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2248 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2249           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2250
2251 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2252           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2253 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2254           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2255 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2256           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2257 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2258           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2259 }
2260
2261 //===----------------------------------------------------------------------===//
2262 // SSE 1 & 2 - Shuffle Instructions
2263 //===----------------------------------------------------------------------===//
2264
2265 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2266 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2267                          ValueType vt, string asm, PatFrag mem_frag,
2268                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2269   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2270                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2271                    [(set RC:$dst, (vt (shufp:$src3
2272                             RC:$src1, (mem_frag addr:$src2))))], d>;
2273   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2274     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2275                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2276                    [(set RC:$dst,
2277                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2278 }
2279
2280 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2281            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2282            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2283 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2284            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2285            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2286 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2287            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2288            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2289 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2290            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2291            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2292
2293 let Constraints = "$src1 = $dst" in {
2294   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2295                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2296                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2297                     TB;
2298   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2299                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2300                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2301 }
2302
2303 let Predicates = [HasSSE1] in {
2304   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2305                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2306             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2307   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2308             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2309   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2310                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2311             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2312   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2313             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2314   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2315   // fall back to this for SSE1)
2316   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2317             (SHUFPSrri VR128:$src2, VR128:$src1,
2318                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2319   // Special unary SHUFPSrri case.
2320   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2321             (SHUFPSrri VR128:$src1, VR128:$src1,
2322                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2323 }
2324
2325 let Predicates = [HasSSE2] in {
2326   // Special binary v4i32 shuffle cases with SHUFPS.
2327   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2328             (SHUFPSrri VR128:$src1, VR128:$src2,
2329                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2330   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2331                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2332             (SHUFPSrmi VR128:$src1, addr:$src2,
2333                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2334   // Special unary SHUFPDrri cases.
2335   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2336             (SHUFPDrri VR128:$src1, VR128:$src1,
2337                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2338   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2339             (SHUFPDrri VR128:$src1, VR128:$src1,
2340                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2341   // Special binary v2i64 shuffle cases using SHUFPDrri.
2342   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2343             (SHUFPDrri VR128:$src1, VR128:$src2,
2344                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2345   // Generic SHUFPD patterns
2346   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2347                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2348             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2349   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2350             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2351   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2352             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2353 }
2354
2355 let Predicates = [HasAVX] in {
2356   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2357                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2358             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2359   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2360             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2361   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2362                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2363             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2364   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2365             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2366   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2367   // fall back to this for SSE1)
2368   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2369             (VSHUFPSrri VR128:$src2, VR128:$src1,
2370                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2371   // Special unary SHUFPSrri case.
2372   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2373             (VSHUFPSrri VR128:$src1, VR128:$src1,
2374                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2375   // Special binary v4i32 shuffle cases with SHUFPS.
2376   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2377             (VSHUFPSrri VR128:$src1, VR128:$src2,
2378                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2379   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2380                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2381             (VSHUFPSrmi VR128:$src1, addr:$src2,
2382                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2383   // Special unary SHUFPDrri cases.
2384   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2385             (VSHUFPDrri VR128:$src1, VR128:$src1,
2386                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2387   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2388             (VSHUFPDrri VR128:$src1, VR128:$src1,
2389                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2390   // Special binary v2i64 shuffle cases using SHUFPDrri.
2391   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2392             (VSHUFPDrri VR128:$src1, VR128:$src2,
2393                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2394
2395   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2396                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2397             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2398   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2399             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2400   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2401             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2402
2403   // 256-bit patterns
2404   def : Pat<(v8i32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2405             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2406   def : Pat<(v8i32 (X86Shufps VR256:$src1,
2407                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2408             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2409
2410   def : Pat<(v8f32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2411             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2412   def : Pat<(v8f32 (X86Shufps VR256:$src1,
2413                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2414             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2415
2416   def : Pat<(v4i64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2417             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2418   def : Pat<(v4i64 (X86Shufpd VR256:$src1,
2419                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2420             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2421
2422   def : Pat<(v4f64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2423             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2424   def : Pat<(v4f64 (X86Shufpd VR256:$src1,
2425                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2426             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2427 }
2428
2429 //===----------------------------------------------------------------------===//
2430 // SSE 1 & 2 - Unpack Instructions
2431 //===----------------------------------------------------------------------===//
2432
2433 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2434 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2435                                    PatFrag mem_frag, RegisterClass RC,
2436                                    X86MemOperand x86memop, string asm,
2437                                    Domain d> {
2438     def rr : PI<opc, MRMSrcReg,
2439                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2440                 asm, [(set RC:$dst,
2441                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2442     def rm : PI<opc, MRMSrcMem,
2443                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2444                 asm, [(set RC:$dst,
2445                            (vt (OpNode RC:$src1,
2446                                        (mem_frag addr:$src2))))], d>;
2447 }
2448
2449 let AddedComplexity = 10 in {
2450   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2451         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2452                        SSEPackedSingle>, TB, VEX_4V;
2453   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2454         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2455                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2456   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2457         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2458                        SSEPackedSingle>, TB, VEX_4V;
2459   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2460         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2461                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2462
2463   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2464         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2465                        SSEPackedSingle>, TB, VEX_4V;
2466   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2467         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2468                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2469   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2470         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2471                        SSEPackedSingle>, TB, VEX_4V;
2472   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2473         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2474                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2475
2476   let Constraints = "$src1 = $dst" in {
2477     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2478           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2479                          SSEPackedSingle>, TB;
2480     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2481           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2482                          SSEPackedDouble>, TB, OpSize;
2483     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2484           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2485                          SSEPackedSingle>, TB;
2486     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2487           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2488                          SSEPackedDouble>, TB, OpSize;
2489   } // Constraints = "$src1 = $dst"
2490 } // AddedComplexity
2491
2492 let Predicates = [HasSSE1] in {
2493   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2494             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2495   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2496             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2497   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2498             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2499   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2500             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2501 }
2502
2503 let Predicates = [HasSSE2] in {
2504   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2505             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2506   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2507             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2508   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2509             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2510   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2511             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2512
2513   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2514   // problem is during lowering, where it's not possible to recognize the load
2515   // fold cause it has two uses through a bitcast. One use disappears at isel
2516   // time and the fold opportunity reappears.
2517   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2518             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2519
2520   let AddedComplexity = 10 in
2521   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2522             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2523 }
2524
2525 let Predicates = [HasAVX] in {
2526   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2527             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2528   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2529             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2530   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2531             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2532   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2533             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2534
2535   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2536             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2537   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2538             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2539   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2540             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2541   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2542             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2543
2544   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2545             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2546   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2547             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2548   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2549             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2550   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2551             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2552
2553   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2554             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2555   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2556             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2557   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2558             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2559   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2560             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2561
2562   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2563   // problem is during lowering, where it's not possible to recognize the load
2564   // fold cause it has two uses through a bitcast. One use disappears at isel
2565   // time and the fold opportunity reappears.
2566   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2567             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2568   let AddedComplexity = 10 in
2569   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2570             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2571 }
2572
2573 //===----------------------------------------------------------------------===//
2574 // SSE 1 & 2 - Extract Floating-Point Sign mask
2575 //===----------------------------------------------------------------------===//
2576
2577 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2578 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2579                                 Domain d> {
2580   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2581                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2582                      [(set GR32:$dst, (Int RC:$src))], d>;
2583   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2584                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2585 }
2586
2587 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2588                                      SSEPackedSingle>, TB;
2589 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2590                                      SSEPackedDouble>, TB, OpSize;
2591
2592 def : Pat<(i32 (X86fgetsign FR32:$src)),
2593           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2594                                        sub_ss))>, Requires<[HasSSE1]>;
2595 def : Pat<(i64 (X86fgetsign FR32:$src)),
2596           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2597                                        sub_ss))>, Requires<[HasSSE1]>;
2598 def : Pat<(i32 (X86fgetsign FR64:$src)),
2599           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2600                                        sub_sd))>, Requires<[HasSSE2]>;
2601 def : Pat<(i64 (X86fgetsign FR64:$src)),
2602           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2603                                        sub_sd))>, Requires<[HasSSE2]>;
2604
2605 let Predicates = [HasAVX] in {
2606   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2607                                         "movmskps", SSEPackedSingle>, TB, VEX;
2608   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2609                                         "movmskpd", SSEPackedDouble>, TB,
2610                                         OpSize, VEX;
2611   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2612                                         "movmskps", SSEPackedSingle>, TB, VEX;
2613   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2614                                         "movmskpd", SSEPackedDouble>, TB,
2615                                         OpSize, VEX;
2616
2617   def : Pat<(i32 (X86fgetsign FR32:$src)),
2618             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2619                                           sub_ss))>;
2620   def : Pat<(i64 (X86fgetsign FR32:$src)),
2621             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2622                                           sub_ss))>;
2623   def : Pat<(i32 (X86fgetsign FR64:$src)),
2624             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2625                                           sub_sd))>;
2626   def : Pat<(i64 (X86fgetsign FR64:$src)),
2627             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2628                                           sub_sd))>;
2629
2630   // Assembler Only
2631   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2632              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2633   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2634              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2635              OpSize, VEX;
2636   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2637              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2638   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2639              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2640              OpSize, VEX;
2641 }
2642
2643 //===----------------------------------------------------------------------===//
2644 // SSE 1 & 2 - Logical Instructions
2645 //===----------------------------------------------------------------------===//
2646
2647 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2648 ///
2649 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2650                                        SDNode OpNode> {
2651   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2652               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2653
2654   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2655         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2656
2657   let Constraints = "$src1 = $dst" in {
2658     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2659                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2660
2661     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2662                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2663   }
2664 }
2665
2666 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2667 let mayLoad = 0 in {
2668   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2669   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2670   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2671 }
2672
2673 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2674   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2675
2676 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2677 ///
2678 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2679                                    SDNode OpNode> {
2680   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2681   // are all promoted to v2i64, and the patterns are covered by the int
2682   // version. This is needed in SSE only, because v2i64 isn't supported on
2683   // SSE1, but only on SSE2.
2684   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2685        !strconcat(OpcodeStr, "ps"), f128mem, [],
2686        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2687                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2688
2689   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2690        !strconcat(OpcodeStr, "pd"), f128mem,
2691        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2692                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2693        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2694                                  (memopv2i64 addr:$src2)))], 0>,
2695                                                  TB, OpSize, VEX_4V;
2696   let Constraints = "$src1 = $dst" in {
2697     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2698          !strconcat(OpcodeStr, "ps"), f128mem,
2699          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2700          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2701                                    (memopv2i64 addr:$src2)))]>, TB;
2702
2703     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2704          !strconcat(OpcodeStr, "pd"), f128mem,
2705          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2706                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2707          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2708                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2709   }
2710 }
2711
2712 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2713 ///
2714 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2715                                      SDNode OpNode> {
2716     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2717           !strconcat(OpcodeStr, "ps"), f256mem,
2718           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2719           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2720                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2721
2722     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2723           !strconcat(OpcodeStr, "pd"), f256mem,
2724           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2725                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2726           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2727                                     (memopv4i64 addr:$src2)))], 0>,
2728                                     TB, OpSize, VEX_4V;
2729 }
2730
2731 // AVX 256-bit packed logical ops forms
2732 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2733 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2734 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2735 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2736
2737 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2738 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2739 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2740 let isCommutable = 0 in
2741   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2742
2743 //===----------------------------------------------------------------------===//
2744 // SSE 1 & 2 - Arithmetic Instructions
2745 //===----------------------------------------------------------------------===//
2746
2747 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2748 /// vector forms.
2749 ///
2750 /// In addition, we also have a special variant of the scalar form here to
2751 /// represent the associated intrinsic operation.  This form is unlike the
2752 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2753 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2754 ///
2755 /// These three forms can each be reg+reg or reg+mem.
2756 ///
2757
2758 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2759 /// classes below
2760 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2761                                   bit Is2Addr = 1> {
2762   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2763                             OpNode, FR32, f32mem, Is2Addr>, XS;
2764   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2765                             OpNode, FR64, f64mem, Is2Addr>, XD;
2766 }
2767
2768 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2769                                    bit Is2Addr = 1> {
2770   let mayLoad = 0 in {
2771   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2772               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2773   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2774               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2775   }
2776 }
2777
2778 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2779                                     SDNode OpNode> {
2780   let mayLoad = 0 in {
2781     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2782                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2783     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2784                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2785   }
2786 }
2787
2788 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2789                                       bit Is2Addr = 1> {
2790   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2791      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2792   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2793      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2794 }
2795
2796 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2797                                       bit Is2Addr = 1> {
2798   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2799      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2800                                               SSEPackedSingle, Is2Addr>, TB;
2801
2802   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2803      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2804                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2805 }
2806
2807 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2808   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2809      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2810       SSEPackedSingle, 0>, TB;
2811
2812   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2813      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2814       SSEPackedDouble, 0>, TB, OpSize;
2815 }
2816
2817 // Binary Arithmetic instructions
2818 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2819             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2820 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2821             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2822 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2823             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2824 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2825             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2826
2827 let isCommutable = 0 in {
2828   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2829               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2830   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2831               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2832   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2833               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2834   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2835               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2836   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2837               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2838   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2839               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2840               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2841               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2842   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2843               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2844   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2845               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2846               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2847               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2848 }
2849
2850 let Constraints = "$src1 = $dst" in {
2851   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2852              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2853              basic_sse12_fp_binop_s_int<0x58, "add">;
2854   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2855              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2856              basic_sse12_fp_binop_s_int<0x59, "mul">;
2857
2858   let isCommutable = 0 in {
2859     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2860                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2861                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2862     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2863                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2864                basic_sse12_fp_binop_s_int<0x5E, "div">;
2865     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2866                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2867                basic_sse12_fp_binop_s_int<0x5F, "max">,
2868                basic_sse12_fp_binop_p_int<0x5F, "max">;
2869     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2870                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2871                basic_sse12_fp_binop_s_int<0x5D, "min">,
2872                basic_sse12_fp_binop_p_int<0x5D, "min">;
2873   }
2874 }
2875
2876 /// Unop Arithmetic
2877 /// In addition, we also have a special variant of the scalar form here to
2878 /// represent the associated intrinsic operation.  This form is unlike the
2879 /// plain scalar form, in that it takes an entire vector (instead of a
2880 /// scalar) and leaves the top elements undefined.
2881 ///
2882 /// And, we have a special variant form for a full-vector intrinsic form.
2883
2884 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2885 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2886                           SDNode OpNode, Intrinsic F32Int> {
2887   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2888                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2889                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2890   // For scalar unary operations, fold a load into the operation
2891   // only in OptForSize mode. It eliminates an instruction, but it also
2892   // eliminates a whole-register clobber (the load), so it introduces a
2893   // partial register update condition.
2894   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2895                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2896                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2897             Requires<[HasSSE1, OptForSize]>;
2898   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2899                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2900                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2901   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2902                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2903                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2904 }
2905
2906 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2907 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2908   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2909                 !strconcat(OpcodeStr,
2910                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2911   let mayLoad = 1 in
2912   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2913                 !strconcat(OpcodeStr,
2914                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2915   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2916                 (ins VR128:$src1, ssmem:$src2),
2917                 !strconcat(OpcodeStr,
2918                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2919 }
2920
2921 /// sse1_fp_unop_p - SSE1 unops in packed form.
2922 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2923   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2924               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2925               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2926   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2927                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2928                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2929 }
2930
2931 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2932 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2933   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2934               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2935               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2936   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2937                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2938                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2939 }
2940
2941 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2942 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2943                               Intrinsic V4F32Int> {
2944   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2945                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2946                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2947   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2948                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2949                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2950 }
2951
2952 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2953 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2954                                 Intrinsic V4F32Int> {
2955   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2956                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2957                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2958   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2959                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2960                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2961 }
2962
2963 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2964 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2965                           SDNode OpNode, Intrinsic F64Int> {
2966   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2967                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2968                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2969   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2970   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2971                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2972                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2973             Requires<[HasSSE2, OptForSize]>;
2974   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2975                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2976                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2977   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2978                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2979                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2980 }
2981
2982 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2983 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2984   let neverHasSideEffects = 1 in {
2985   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2986                !strconcat(OpcodeStr,
2987                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2988   let mayLoad = 1 in
2989   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2990                !strconcat(OpcodeStr,
2991                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2992   }
2993   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2994                (ins VR128:$src1, sdmem:$src2),
2995                !strconcat(OpcodeStr,
2996                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2997 }
2998
2999 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3000 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3001                           SDNode OpNode> {
3002   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3003               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3004               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
3005   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3006                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3007                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
3008 }
3009
3010 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3011 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3012   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3013               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3014               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
3015   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3016                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3017                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
3018 }
3019
3020 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3021 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3022                               Intrinsic V2F64Int> {
3023   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3024                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3025                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
3026   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3027                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3028                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
3029 }
3030
3031 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3032 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3033                                 Intrinsic V2F64Int> {
3034   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3035                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3036                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
3037   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3038                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3039                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
3040 }
3041
3042 let Predicates = [HasAVX] in {
3043   // Square root.
3044   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3045                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3046
3047   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3048                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3049                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3050                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3051                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3052                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3053                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3054                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3055                 VEX;
3056
3057   // Reciprocal approximations. Note that these typically require refinement
3058   // in order to obtain suitable precision.
3059   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3060   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3061                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3062                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3063                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3064
3065   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3066   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3067                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3068                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3069                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3070 }
3071
3072 def : Pat<(f32 (fsqrt FR32:$src)),
3073           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3074 def : Pat<(f32 (fsqrt (load addr:$src))),
3075           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3076           Requires<[HasAVX, OptForSize]>;
3077 def : Pat<(f64 (fsqrt FR64:$src)),
3078           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3079 def : Pat<(f64 (fsqrt (load addr:$src))),
3080           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3081           Requires<[HasAVX, OptForSize]>;
3082
3083 def : Pat<(f32 (X86frsqrt FR32:$src)),
3084           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3085 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3086           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3087           Requires<[HasAVX, OptForSize]>;
3088
3089 def : Pat<(f32 (X86frcp FR32:$src)),
3090           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3091 def : Pat<(f32 (X86frcp (load addr:$src))),
3092           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3093           Requires<[HasAVX, OptForSize]>;
3094
3095 let Predicates = [HasAVX] in {
3096   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3097             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3098                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3099                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3100                 sub_ss)>;
3101   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3102             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3103
3104   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3105             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3106                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3107                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3108                 sub_sd)>;
3109   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3110             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3111
3112   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3113             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3114                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3115                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3116                 sub_ss)>;
3117   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3118             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3119
3120   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3121             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3122                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3123                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3124                 sub_ss)>;
3125   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3126             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3127 }
3128
3129 // Square root.
3130 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3131              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3132              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3133              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3134              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3135              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3136
3137 // Reciprocal approximations. Note that these typically require refinement
3138 // in order to obtain suitable precision.
3139 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3140              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3141              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3142 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3143              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3144              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3145
3146 // There is no f64 version of the reciprocal approximation instructions.
3147
3148 //===----------------------------------------------------------------------===//
3149 // SSE 1 & 2 - Non-temporal stores
3150 //===----------------------------------------------------------------------===//
3151
3152 let AddedComplexity = 400 in { // Prefer non-temporal versions
3153   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3154                        (ins f128mem:$dst, VR128:$src),
3155                        "movntps\t{$src, $dst|$dst, $src}",
3156                        [(alignednontemporalstore (v4f32 VR128:$src),
3157                                                  addr:$dst)]>, VEX;
3158   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3159                        (ins f128mem:$dst, VR128:$src),
3160                        "movntpd\t{$src, $dst|$dst, $src}",
3161                        [(alignednontemporalstore (v2f64 VR128:$src),
3162                                                  addr:$dst)]>, VEX;
3163   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
3164                         (ins f128mem:$dst, VR128:$src),
3165                         "movntdq\t{$src, $dst|$dst, $src}",
3166                         [(alignednontemporalstore (v2f64 VR128:$src),
3167                                                   addr:$dst)]>, VEX;
3168
3169   let ExeDomain = SSEPackedInt in
3170   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3171                            (ins f128mem:$dst, VR128:$src),
3172                            "movntdq\t{$src, $dst|$dst, $src}",
3173                            [(alignednontemporalstore (v4f32 VR128:$src),
3174                                                      addr:$dst)]>, VEX;
3175
3176   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3177             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3178
3179   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3180                        (ins f256mem:$dst, VR256:$src),
3181                        "movntps\t{$src, $dst|$dst, $src}",
3182                        [(alignednontemporalstore (v8f32 VR256:$src),
3183                                                  addr:$dst)]>, VEX;
3184   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3185                        (ins f256mem:$dst, VR256:$src),
3186                        "movntpd\t{$src, $dst|$dst, $src}",
3187                        [(alignednontemporalstore (v4f64 VR256:$src),
3188                                                  addr:$dst)]>, VEX;
3189   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
3190                         (ins f256mem:$dst, VR256:$src),
3191                         "movntdq\t{$src, $dst|$dst, $src}",
3192                         [(alignednontemporalstore (v4f64 VR256:$src),
3193                                                   addr:$dst)]>, VEX;
3194   let ExeDomain = SSEPackedInt in
3195   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3196                       (ins f256mem:$dst, VR256:$src),
3197                       "movntdq\t{$src, $dst|$dst, $src}",
3198                       [(alignednontemporalstore (v8f32 VR256:$src),
3199                                                 addr:$dst)]>, VEX;
3200 }
3201
3202 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3203           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3204 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3205           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3206 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3207           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3208
3209 let AddedComplexity = 400 in { // Prefer non-temporal versions
3210 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3211                     "movntps\t{$src, $dst|$dst, $src}",
3212                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3213 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3214                     "movntpd\t{$src, $dst|$dst, $src}",
3215                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3216
3217 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3218                     "movntdq\t{$src, $dst|$dst, $src}",
3219                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
3220
3221 let ExeDomain = SSEPackedInt in
3222 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3223                     "movntdq\t{$src, $dst|$dst, $src}",
3224                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3225
3226 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3227           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3228
3229 // There is no AVX form for instructions below this point
3230 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3231                  "movnti{l}\t{$src, $dst|$dst, $src}",
3232                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3233                TB, Requires<[HasSSE2]>;
3234 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3235                      "movnti{q}\t{$src, $dst|$dst, $src}",
3236                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3237                   TB, Requires<[HasSSE2]>;
3238 }
3239
3240 //===----------------------------------------------------------------------===//
3241 // SSE 1 & 2 - Prefetch and memory fence
3242 //===----------------------------------------------------------------------===//
3243
3244 // Prefetch intrinsic.
3245 def PREFETCHT0   : VoPSI<0x18, MRM1m, (outs), (ins i8mem:$src),
3246     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
3247 def PREFETCHT1   : VoPSI<0x18, MRM2m, (outs), (ins i8mem:$src),
3248     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
3249 def PREFETCHT2   : VoPSI<0x18, MRM3m, (outs), (ins i8mem:$src),
3250     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
3251 def PREFETCHNTA  : VoPSI<0x18, MRM0m, (outs), (ins i8mem:$src),
3252     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
3253
3254 // Flush cache
3255 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3256                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3257               TB, Requires<[HasSSE2]>;
3258
3259 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3260 // was introduced with SSE2, it's backward compatible.
3261 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3262
3263 // Load, store, and memory fence
3264 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3265                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3266 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3267                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3268 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3269                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3270
3271 def : Pat<(X86SFence), (SFENCE)>;
3272 def : Pat<(X86LFence), (LFENCE)>;
3273 def : Pat<(X86MFence), (MFENCE)>;
3274
3275 //===----------------------------------------------------------------------===//
3276 // SSE 1 & 2 - Load/Store XCSR register
3277 //===----------------------------------------------------------------------===//
3278
3279 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3280                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3281 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3282                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3283
3284 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3285                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3286 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3287                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3288
3289 //===---------------------------------------------------------------------===//
3290 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3291 //===---------------------------------------------------------------------===//
3292
3293 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3294
3295 let neverHasSideEffects = 1 in {
3296 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3297                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3298 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3299                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3300 }
3301 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3302                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3303 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3304                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3305
3306 // For Disassembler
3307 let isCodeGenOnly = 1 in {
3308 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3309                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3310 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3311                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3312 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3313                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3314 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3315                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3316 }
3317
3318 let canFoldAsLoad = 1, mayLoad = 1 in {
3319 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3320                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3321 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3322                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3323 let Predicates = [HasAVX] in {
3324   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3325                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3326   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3327                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3328 }
3329 }
3330
3331 let mayStore = 1 in {
3332 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3333                      (ins i128mem:$dst, VR128:$src),
3334                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3335 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3336                      (ins i256mem:$dst, VR256:$src),
3337                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3338 let Predicates = [HasAVX] in {
3339 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3340                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3341 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3342                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3343 }
3344 }
3345
3346 let neverHasSideEffects = 1 in
3347 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3348                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3349
3350 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3351                    "movdqu\t{$src, $dst|$dst, $src}",
3352                    []>, XS, Requires<[HasSSE2]>;
3353
3354 // For Disassembler
3355 let isCodeGenOnly = 1 in {
3356 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3357                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3358
3359 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3360                        "movdqu\t{$src, $dst|$dst, $src}",
3361                        []>, XS, Requires<[HasSSE2]>;
3362 }
3363
3364 let canFoldAsLoad = 1, mayLoad = 1 in {
3365 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3366                    "movdqa\t{$src, $dst|$dst, $src}",
3367                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3368 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3369                    "movdqu\t{$src, $dst|$dst, $src}",
3370                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3371                  XS, Requires<[HasSSE2]>;
3372 }
3373
3374 let mayStore = 1 in {
3375 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3376                    "movdqa\t{$src, $dst|$dst, $src}",
3377                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3378 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3379                    "movdqu\t{$src, $dst|$dst, $src}",
3380                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3381                  XS, Requires<[HasSSE2]>;
3382 }
3383
3384 // Intrinsic forms of MOVDQU load and store
3385 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3386                        "vmovdqu\t{$src, $dst|$dst, $src}",
3387                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3388                      XS, VEX, Requires<[HasAVX]>;
3389
3390 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3391                        "movdqu\t{$src, $dst|$dst, $src}",
3392                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3393                      XS, Requires<[HasSSE2]>;
3394
3395 } // ExeDomain = SSEPackedInt
3396
3397 let Predicates = [HasAVX] in {
3398   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3399   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3400             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3401 }
3402
3403 //===---------------------------------------------------------------------===//
3404 // SSE2 - Packed Integer Arithmetic Instructions
3405 //===---------------------------------------------------------------------===//
3406
3407 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3408
3409 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3410                             RegisterClass RC, PatFrag memop_frag,
3411                             X86MemOperand x86memop, bit IsCommutable = 0,
3412                             bit Is2Addr = 1> {
3413   let isCommutable = IsCommutable in
3414   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3415        (ins RC:$src1, RC:$src2),
3416        !if(Is2Addr,
3417            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3418            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3419        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3420   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3421        (ins RC:$src1, x86memop:$src2),
3422        !if(Is2Addr,
3423            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3424            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3425        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3426 }
3427
3428 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3429                              string OpcodeStr, Intrinsic IntId,
3430                              Intrinsic IntId2, RegisterClass RC,
3431                              bit Is2Addr = 1> {
3432   // src2 is always 128-bit
3433   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3434        (ins RC:$src1, VR128:$src2),
3435        !if(Is2Addr,
3436            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3437            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3438        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3439   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3440        (ins RC:$src1, i128mem:$src2),
3441        !if(Is2Addr,
3442            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3443            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3444        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3445   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3446        (ins RC:$src1, i32i8imm:$src2),
3447        !if(Is2Addr,
3448            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3449            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3450        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3451 }
3452
3453 /// PDI_binop_rm - Simple SSE2 binary operator.
3454 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3455                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3456                         X86MemOperand x86memop, bit IsCommutable = 0,
3457                         bit Is2Addr = 1> {
3458   let isCommutable = IsCommutable in
3459   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3460        (ins RC:$src1, RC:$src2),
3461        !if(Is2Addr,
3462            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3463            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3464        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
3465   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3466        (ins RC:$src1, x86memop:$src2),
3467        !if(Is2Addr,
3468            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3469            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3470        [(set RC:$dst, (OpVT (OpNode RC:$src1,
3471                                      (bitconvert (memop_frag addr:$src2)))))]>;
3472 }
3473 } // ExeDomain = SSEPackedInt
3474
3475 // 128-bit Integer Arithmetic
3476
3477 let Predicates = [HasAVX] in {
3478 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3479                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3480 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3481                             i128mem, 1, 0>, VEX_4V;
3482 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3483                             i128mem, 1, 0>, VEX_4V;
3484 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3485                             i128mem, 1, 0>, VEX_4V;
3486 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3487                             i128mem, 1, 0>, VEX_4V;
3488 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3489                             i128mem, 0, 0>, VEX_4V;
3490 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3491                             i128mem, 0, 0>, VEX_4V;
3492 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3493                             i128mem, 0, 0>, VEX_4V;
3494 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3495                             i128mem, 0, 0>, VEX_4V;
3496
3497 // Intrinsic forms
3498 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3499                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3500 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3501                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3502 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3503                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3504 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3505                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3506 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3507                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3508 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3509                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3510 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3511                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3512 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3513                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3514 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3515                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3516 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3517                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3518 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3519                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3520 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3521                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3522 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3523                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3524 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3525                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3526 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3527                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3528 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3529                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3530 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3531                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3532 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3533                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3534 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3535                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3536 }
3537
3538 let Predicates = [HasAVX2] in {
3539 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3540                              i256mem, 1, 0>, VEX_4V;
3541 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3542                              i256mem, 1, 0>, VEX_4V;
3543 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3544                              i256mem, 1, 0>, VEX_4V;
3545 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3546                              i256mem, 1, 0>, VEX_4V;
3547 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3548                              i256mem, 1, 0>, VEX_4V;
3549 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3550                              i256mem, 0, 0>, VEX_4V;
3551 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3552                              i256mem, 0, 0>, VEX_4V;
3553 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3554                              i256mem, 0, 0>, VEX_4V;
3555 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3556                              i256mem, 0, 0>, VEX_4V;
3557
3558 // Intrinsic forms
3559 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3560                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3561 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3562                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3563 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3564                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3565 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3566                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3567 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3568                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3569 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3570                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3571 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3572                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3573 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3574                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3575 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3576                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3577 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3578                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3579 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3580                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3581 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3582                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3583 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3584                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3585 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3586                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3587 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3588                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3589 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3590                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3591 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3592                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3593 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3594                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3595 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3596                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3597 }
3598
3599 let Constraints = "$src1 = $dst" in {
3600 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3601                            i128mem, 1>;
3602 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3603                            i128mem, 1>;
3604 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3605                            i128mem, 1>;
3606 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3607                            i128mem, 1>;
3608 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3609                            i128mem, 1>;
3610 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3611                           i128mem>;
3612 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3613                           i128mem>;
3614 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3615                           i128mem>;
3616 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3617                           i128mem>;
3618
3619 // Intrinsic forms
3620 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3621                                 VR128, memopv2i64, i128mem>;
3622 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3623                                 VR128, memopv2i64, i128mem>;
3624 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3625                                 VR128, memopv2i64, i128mem>;
3626 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3627                                 VR128, memopv2i64, i128mem>;
3628 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3629                                 VR128, memopv2i64, i128mem, 1>;
3630 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3631                                 VR128, memopv2i64, i128mem, 1>;
3632 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3633                                 VR128, memopv2i64, i128mem, 1>;
3634 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3635                                 VR128, memopv2i64, i128mem, 1>;
3636 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3637                                 VR128, memopv2i64, i128mem, 1>;
3638 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3639                                 VR128, memopv2i64, i128mem, 1>;
3640 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3641                                 VR128, memopv2i64, i128mem, 1>;
3642 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3643                                 VR128, memopv2i64, i128mem, 1>;
3644 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3645                                 VR128, memopv2i64, i128mem, 1>;
3646 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3647                                 VR128, memopv2i64, i128mem, 1>;
3648 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3649                                 VR128, memopv2i64, i128mem, 1>;
3650 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3651                                 VR128, memopv2i64, i128mem, 1>;
3652 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3653                                 VR128, memopv2i64, i128mem, 1>;
3654 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3655                                 VR128, memopv2i64, i128mem, 1>;
3656 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3657                                 VR128, memopv2i64, i128mem, 1>;
3658
3659 } // Constraints = "$src1 = $dst"
3660
3661 //===---------------------------------------------------------------------===//
3662 // SSE2 - Packed Integer Logical Instructions
3663 //===---------------------------------------------------------------------===//
3664
3665 let Predicates = [HasAVX] in {
3666 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3667                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3668                                 VR128, 0>, VEX_4V;
3669 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3670                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3671                                 VR128, 0>, VEX_4V;
3672 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3673                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3674                                 VR128, 0>, VEX_4V;
3675
3676 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3677                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3678                                 VR128, 0>, VEX_4V;
3679 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3680                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3681                                 VR128, 0>, VEX_4V;
3682 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3683                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3684                                 VR128, 0>, VEX_4V;
3685
3686 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3687                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3688                                 VR128, 0>, VEX_4V;
3689 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3690                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3691                                 VR128, 0>, VEX_4V;
3692
3693 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
3694                           i128mem, 1, 0>, VEX_4V;
3695 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
3696                           i128mem, 1, 0>, VEX_4V;
3697 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
3698                           i128mem, 1, 0>, VEX_4V;
3699 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
3700                           i128mem, 0, 0>, VEX_4V;
3701
3702 let ExeDomain = SSEPackedInt in {
3703   let neverHasSideEffects = 1 in {
3704     // 128-bit logical shifts.
3705     def VPSLLDQri : PDIi8<0x73, MRM7r,
3706                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3707                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3708                       VEX_4V;
3709     def VPSRLDQri : PDIi8<0x73, MRM3r,
3710                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3711                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3712                       VEX_4V;
3713     // PSRADQri doesn't exist in SSE[1-3].
3714   }
3715 }
3716 }
3717
3718 let Predicates = [HasAVX2] in {
3719 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3720                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3721                                  VR256, 0>, VEX_4V;
3722 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3723                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3724                                  VR256, 0>, VEX_4V;
3725 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3726                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3727                                  VR256, 0>, VEX_4V;
3728
3729 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3730                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3731                                  VR256, 0>, VEX_4V;
3732 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3733                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3734                                  VR256, 0>, VEX_4V;
3735 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3736                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3737                                  VR256, 0>, VEX_4V;
3738
3739 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3740                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3741                                  VR256, 0>, VEX_4V;
3742 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3743                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3744                                  VR256, 0>, VEX_4V;
3745
3746 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
3747                            i256mem, 1, 0>, VEX_4V;
3748 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
3749                            i256mem, 1, 0>, VEX_4V;
3750 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
3751                            i256mem, 1, 0>, VEX_4V;
3752 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
3753                             i256mem, 0, 0>, VEX_4V;
3754
3755 let ExeDomain = SSEPackedInt in {
3756   let neverHasSideEffects = 1 in {
3757     // 128-bit logical shifts.
3758     def VPSLLDQYri : PDIi8<0x73, MRM7r,
3759                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3760                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3761                       VEX_4V;
3762     def VPSRLDQYri : PDIi8<0x73, MRM3r,
3763                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3764                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3765                       VEX_4V;
3766     // PSRADQYri doesn't exist in SSE[1-3].
3767   }
3768 }
3769 }
3770
3771 let Constraints = "$src1 = $dst" in {
3772 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3773                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3774                                VR128>;
3775 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3776                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3777                                VR128>;
3778 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3779                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3780                                VR128>;
3781
3782 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3783                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3784                                VR128>;
3785 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3786                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3787                                VR128>;
3788 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3789                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3790                                VR128>;
3791
3792 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3793                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3794                                VR128>;
3795 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3796                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3797                                VR128>;
3798
3799 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
3800                          i128mem, 1>;
3801 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
3802                          i128mem, 1>;
3803 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
3804                          i128mem, 1>;
3805 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
3806                           i128mem, 0>;
3807
3808 let ExeDomain = SSEPackedInt in {
3809   let neverHasSideEffects = 1 in {
3810     // 128-bit logical shifts.
3811     def PSLLDQri : PDIi8<0x73, MRM7r,
3812                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3813                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3814     def PSRLDQri : PDIi8<0x73, MRM3r,
3815                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3816                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3817     // PSRADQri doesn't exist in SSE[1-3].
3818   }
3819 }
3820 } // Constraints = "$src1 = $dst"
3821
3822 let Predicates = [HasAVX] in {
3823   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3824             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3825   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3826             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3827   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3828             (VPSLLDQri VR128:$src1, imm:$src2)>;
3829   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3830             (VPSRLDQri VR128:$src1, imm:$src2)>;
3831   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3832             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3833
3834   // Shift up / down and insert zero's.
3835   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3836             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3837   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3838             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3839 }
3840
3841 let Predicates = [HasAVX2] in {
3842   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3843             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3844   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3845             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3846   def : Pat<(int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2),
3847             (VPSLLDQYri VR256:$src1, imm:$src2)>;
3848   def : Pat<(int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2),
3849             (VPSRLDQYri VR256:$src1, imm:$src2)>;
3850 }
3851
3852 let Predicates = [HasSSE2] in {
3853   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3854             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3855   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3856             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3857   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3858             (PSLLDQri VR128:$src1, imm:$src2)>;
3859   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3860             (PSRLDQri VR128:$src1, imm:$src2)>;
3861   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3862             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3863
3864   // Shift up / down and insert zero's.
3865   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3866             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3867   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3868             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3869 }
3870
3871 //===---------------------------------------------------------------------===//
3872 // SSE2 - Packed Integer Comparison Instructions
3873 //===---------------------------------------------------------------------===//
3874
3875 let Predicates = [HasAVX] in {
3876   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3877                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3878   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3879                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3880   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3881                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3882   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3883                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3884   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3885                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3886   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3887                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3888
3889   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3890             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3891   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3892                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3893             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3894   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3895             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3896   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3897                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3898             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3899   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3900             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3901   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3902                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3903             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3904
3905   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3906             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3907   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3908                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3909             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3910   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3911             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3912   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3913                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3914             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3915   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3916             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3917   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3918                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3919             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3920 }
3921
3922 let Predicates = [HasAVX2] in {
3923   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3924                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3925   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3926                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3927   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3928                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3929   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3930                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3931   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3932                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3933   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3934                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3935
3936   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, VR256:$src2)),
3937             (VPCMPEQBYrr VR256:$src1, VR256:$src2)>;
3938   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1,
3939                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3940             (VPCMPEQBYrm VR256:$src1, addr:$src2)>;
3941   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, VR256:$src2)),
3942             (VPCMPEQWYrr VR256:$src1, VR256:$src2)>;
3943   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1,
3944                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3945             (VPCMPEQWYrm VR256:$src1, addr:$src2)>;
3946   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, VR256:$src2)),
3947             (VPCMPEQDYrr VR256:$src1, VR256:$src2)>;
3948   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1,
3949                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3950             (VPCMPEQDYrm VR256:$src1, addr:$src2)>;
3951
3952   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, VR256:$src2)),
3953             (VPCMPGTBYrr VR256:$src1, VR256:$src2)>;
3954   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1,
3955                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3956             (VPCMPGTBYrm VR256:$src1, addr:$src2)>;
3957   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, VR256:$src2)),
3958             (VPCMPGTWYrr VR256:$src1, VR256:$src2)>;
3959   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1,
3960                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3961             (VPCMPGTWYrm VR256:$src1, addr:$src2)>;
3962   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, VR256:$src2)),
3963             (VPCMPGTDYrr VR256:$src1, VR256:$src2)>;
3964   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1,
3965                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3966             (VPCMPGTDYrm VR256:$src1, addr:$src2)>;
3967 }
3968
3969 let Constraints = "$src1 = $dst" in {
3970   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
3971                                    VR128, memopv2i64, i128mem, 1>;
3972   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
3973                                    VR128, memopv2i64, i128mem, 1>;
3974   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
3975                                    VR128, memopv2i64, i128mem, 1>;
3976   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
3977                                    VR128, memopv2i64, i128mem>;
3978   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
3979                                    VR128, memopv2i64, i128mem>;
3980   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
3981                                    VR128, memopv2i64, i128mem>;
3982 } // Constraints = "$src1 = $dst"
3983
3984 let Predicates = [HasSSE2] in {
3985   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3986             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3987   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3988                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3989             (PCMPEQBrm VR128:$src1, addr:$src2)>;
3990   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3991             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3992   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3993                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3994             (PCMPEQWrm VR128:$src1, addr:$src2)>;
3995   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3996             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
3997   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3998                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3999             (PCMPEQDrm VR128:$src1, addr:$src2)>;
4000
4001   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
4002             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
4003   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
4004              (bc_v16i8 (memopv2i64 addr:$src2)))),
4005             (PCMPGTBrm VR128:$src1, addr:$src2)>;
4006   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
4007             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
4008   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
4009                     (bc_v8i16 (memopv2i64 addr:$src2)))),
4010             (PCMPGTWrm VR128:$src1, addr:$src2)>;
4011   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
4012             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
4013   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
4014                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4015             (PCMPGTDrm VR128:$src1, addr:$src2)>;
4016 }
4017
4018 //===---------------------------------------------------------------------===//
4019 // SSE2 - Packed Integer Pack Instructions
4020 //===---------------------------------------------------------------------===//
4021
4022 let Predicates = [HasAVX] in {
4023 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4024                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4025 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4026                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4027 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4028                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4029 }
4030
4031 let Predicates = [HasAVX2] in {
4032 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4033                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4034 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4035                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4036 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4037                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4038 }
4039
4040 let Constraints = "$src1 = $dst" in {
4041 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4042                                  VR128, memopv2i64, i128mem>;
4043 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4044                                  VR128, memopv2i64, i128mem>;
4045 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4046                                  VR128, memopv2i64, i128mem>;
4047 } // Constraints = "$src1 = $dst"
4048
4049 //===---------------------------------------------------------------------===//
4050 // SSE2 - Packed Integer Shuffle Instructions
4051 //===---------------------------------------------------------------------===//
4052
4053 let ExeDomain = SSEPackedInt in {
4054 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4055                          PatFrag bc_frag> {
4056 def ri : Ii8<0x70, MRMSrcReg,
4057               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4058               !strconcat(OpcodeStr,
4059                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4060               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4061                                                       (undef))))]>;
4062 def mi : Ii8<0x70, MRMSrcMem,
4063               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4064               !strconcat(OpcodeStr,
4065                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4066               [(set VR128:$dst, (vt (pshuf_frag:$src2
4067                                       (bc_frag (memopv2i64 addr:$src1)),
4068                                       (undef))))]>;
4069 }
4070
4071 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4072                            PatFrag bc_frag> {
4073 def Yri : Ii8<0x70, MRMSrcReg,
4074               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4075               !strconcat(OpcodeStr,
4076                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4077               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4078                                                       (undef))))]>;
4079 def Ymi : Ii8<0x70, MRMSrcMem,
4080               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4081               !strconcat(OpcodeStr,
4082                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4083               [(set VR256:$dst, (vt (pshuf_frag:$src2
4084                                       (bc_frag (memopv4i64 addr:$src1)),
4085                                       (undef))))]>;
4086 }
4087 } // ExeDomain = SSEPackedInt
4088
4089 let Predicates = [HasAVX] in {
4090   let AddedComplexity = 5 in
4091   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4092                                VEX;
4093
4094   // SSE2 with ImmT == Imm8 and XS prefix.
4095   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4096                                VEX;
4097
4098   // SSE2 with ImmT == Imm8 and XD prefix.
4099   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4100                                VEX;
4101
4102   let AddedComplexity = 5 in
4103   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4104             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4105   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4106   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4107             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4108
4109   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4110                                    (i8 imm:$imm))),
4111             (VPSHUFDmi addr:$src1, imm:$imm)>;
4112   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4113                                    (i8 imm:$imm))),
4114             (VPSHUFDmi addr:$src1, imm:$imm)>;
4115   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4116             (VPSHUFDri VR128:$src1, imm:$imm)>;
4117   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4118             (VPSHUFDri VR128:$src1, imm:$imm)>;
4119   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4120             (VPSHUFHWri VR128:$src, imm:$imm)>;
4121   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4122                                (i8 imm:$imm))),
4123             (VPSHUFHWmi addr:$src, imm:$imm)>;
4124   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4125             (VPSHUFLWri VR128:$src, imm:$imm)>;
4126   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4127                                (i8 imm:$imm))),
4128             (VPSHUFLWmi addr:$src, imm:$imm)>;
4129 }
4130
4131 let Predicates = [HasAVX2] in {
4132   let AddedComplexity = 5 in
4133   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4134                                  OpSize, VEX;
4135
4136   // SSE2 with ImmT == Imm8 and XS prefix.
4137   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4138                                   VEX;
4139
4140   // SSE2 with ImmT == Imm8 and XD prefix.
4141   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4142                                   VEX;
4143 }
4144
4145 let Predicates = [HasSSE2] in {
4146   let AddedComplexity = 5 in
4147   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4148
4149   // SSE2 with ImmT == Imm8 and XS prefix.
4150   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4151
4152   // SSE2 with ImmT == Imm8 and XD prefix.
4153   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4154
4155   let AddedComplexity = 5 in
4156   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4157             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4158   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4159   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4160             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4161
4162   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4163                                    (i8 imm:$imm))),
4164             (PSHUFDmi addr:$src1, imm:$imm)>;
4165   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4166                                    (i8 imm:$imm))),
4167             (PSHUFDmi addr:$src1, imm:$imm)>;
4168   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4169             (PSHUFDri VR128:$src1, imm:$imm)>;
4170   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4171             (PSHUFDri VR128:$src1, imm:$imm)>;
4172   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4173             (PSHUFHWri VR128:$src, imm:$imm)>;
4174   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4175                                (i8 imm:$imm))),
4176             (PSHUFHWmi addr:$src, imm:$imm)>;
4177   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4178             (PSHUFLWri VR128:$src, imm:$imm)>;
4179   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4180                                (i8 imm:$imm))),
4181             (PSHUFLWmi addr:$src, imm:$imm)>;
4182 }
4183
4184 //===---------------------------------------------------------------------===//
4185 // SSE2 - Packed Integer Unpack Instructions
4186 //===---------------------------------------------------------------------===//
4187
4188 let ExeDomain = SSEPackedInt in {
4189 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4190                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4191   def rr : PDI<opc, MRMSrcReg,
4192       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4193       !if(Is2Addr,
4194           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4195           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4196       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4197   def rm : PDI<opc, MRMSrcMem,
4198       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4199       !if(Is2Addr,
4200           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4201           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4202       [(set VR128:$dst, (OpNode VR128:$src1,
4203                                   (bc_frag (memopv2i64
4204                                                addr:$src2))))]>;
4205 }
4206
4207 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4208                          SDNode OpNode, PatFrag bc_frag> {
4209   def Yrr : PDI<opc, MRMSrcReg,
4210       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4211       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4212       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4213   def Yrm : PDI<opc, MRMSrcMem,
4214       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4215       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4216       [(set VR256:$dst, (OpNode VR256:$src1,
4217                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4218 }
4219
4220 let Predicates = [HasAVX] in {
4221   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4222                                  bc_v16i8, 0>, VEX_4V;
4223   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4224                                  bc_v8i16, 0>, VEX_4V;
4225   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4226                                  bc_v4i32, 0>, VEX_4V;
4227   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4228                                  bc_v2i64, 0>, VEX_4V;
4229
4230   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4231                                  bc_v16i8, 0>, VEX_4V;
4232   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4233                                  bc_v8i16, 0>, VEX_4V;
4234   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4235                                  bc_v4i32, 0>, VEX_4V;
4236   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4237                                  bc_v2i64, 0>, VEX_4V;
4238 }
4239
4240 let Predicates = [HasAVX2] in {
4241   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4242                                    bc_v32i8>, VEX_4V;
4243   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4244                                    bc_v16i16>, VEX_4V;
4245   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4246                                    bc_v8i32>, VEX_4V;
4247   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4248                                    bc_v4i64>, VEX_4V;
4249
4250   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4251                                    bc_v32i8>, VEX_4V;
4252   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4253                                    bc_v16i16>, VEX_4V;
4254   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4255                                    bc_v8i32>, VEX_4V;
4256   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4257                                    bc_v4i64>, VEX_4V;
4258 }
4259
4260 let Constraints = "$src1 = $dst" in {
4261   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4262                                 bc_v16i8>;
4263   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4264                                 bc_v8i16>;
4265   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4266                                 bc_v4i32>;
4267   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4268                                 bc_v2i64>;
4269
4270   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4271                                 bc_v16i8>;
4272   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4273                                 bc_v8i16>;
4274   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4275                                 bc_v4i32>;
4276   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4277                                 bc_v2i64>;
4278 }
4279 } // ExeDomain = SSEPackedInt
4280
4281 // Patterns for using AVX1 instructions with integer vectors
4282 // Here to give AVX2 priority
4283 let Predicates = [HasAVX] in {
4284   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4285             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4286   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4287             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4288   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4289             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4290   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4291             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4292
4293   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4294             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4295   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4296             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4297   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4298             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4299   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4300             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4301 }
4302
4303 // Splat v2f64 / v2i64
4304 let AddedComplexity = 10 in {
4305   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4306             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4307   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4308             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4309 }
4310
4311 //===---------------------------------------------------------------------===//
4312 // SSE2 - Packed Integer Extract and Insert
4313 //===---------------------------------------------------------------------===//
4314
4315 let ExeDomain = SSEPackedInt in {
4316 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4317   def rri : Ii8<0xC4, MRMSrcReg,
4318        (outs VR128:$dst), (ins VR128:$src1,
4319         GR32:$src2, i32i8imm:$src3),
4320        !if(Is2Addr,
4321            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4322            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4323        [(set VR128:$dst,
4324          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4325   def rmi : Ii8<0xC4, MRMSrcMem,
4326                        (outs VR128:$dst), (ins VR128:$src1,
4327                         i16mem:$src2, i32i8imm:$src3),
4328        !if(Is2Addr,
4329            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4330            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4331        [(set VR128:$dst,
4332          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4333                     imm:$src3))]>;
4334 }
4335
4336 // Extract
4337 let Predicates = [HasAVX] in
4338 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4339                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4340                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4341                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4342                                                 imm:$src2))]>, TB, OpSize, VEX;
4343 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4344                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4345                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4346                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4347                                                 imm:$src2))]>;
4348
4349 // Insert
4350 let Predicates = [HasAVX] in {
4351   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4352   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4353        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4354        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4355        []>, TB, OpSize, VEX_4V;
4356 }
4357
4358 let Constraints = "$src1 = $dst" in
4359   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4360
4361 } // ExeDomain = SSEPackedInt
4362
4363 //===---------------------------------------------------------------------===//
4364 // SSE2 - Packed Mask Creation
4365 //===---------------------------------------------------------------------===//
4366
4367 let ExeDomain = SSEPackedInt in {
4368
4369 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4370            "pmovmskb\t{$src, $dst|$dst, $src}",
4371            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4372 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4373            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4374
4375 let Predicates = [HasAVX2] in {
4376 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4377            "pmovmskb\t{$src, $dst|$dst, $src}",
4378            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4379 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4380            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4381 }
4382
4383 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4384            "pmovmskb\t{$src, $dst|$dst, $src}",
4385            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4386
4387 } // ExeDomain = SSEPackedInt
4388
4389 //===---------------------------------------------------------------------===//
4390 // SSE2 - Conditional Store
4391 //===---------------------------------------------------------------------===//
4392
4393 let ExeDomain = SSEPackedInt in {
4394
4395 let Uses = [EDI] in
4396 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4397            (ins VR128:$src, VR128:$mask),
4398            "maskmovdqu\t{$mask, $src|$src, $mask}",
4399            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4400 let Uses = [RDI] in
4401 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4402            (ins VR128:$src, VR128:$mask),
4403            "maskmovdqu\t{$mask, $src|$src, $mask}",
4404            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4405
4406 let Uses = [EDI] in
4407 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4408            "maskmovdqu\t{$mask, $src|$src, $mask}",
4409            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4410 let Uses = [RDI] in
4411 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4412            "maskmovdqu\t{$mask, $src|$src, $mask}",
4413            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4414
4415 } // ExeDomain = SSEPackedInt
4416
4417 //===---------------------------------------------------------------------===//
4418 // SSE2 - Move Doubleword
4419 //===---------------------------------------------------------------------===//
4420
4421 //===---------------------------------------------------------------------===//
4422 // Move Int Doubleword to Packed Double Int
4423 //
4424 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4425                       "movd\t{$src, $dst|$dst, $src}",
4426                       [(set VR128:$dst,
4427                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4428 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4429                       "movd\t{$src, $dst|$dst, $src}",
4430                       [(set VR128:$dst,
4431                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4432                       VEX;
4433 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4434                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4435                         [(set VR128:$dst,
4436                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4437 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4438                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4439                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4440
4441 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4442                       "movd\t{$src, $dst|$dst, $src}",
4443                       [(set VR128:$dst,
4444                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4445 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4446                       "movd\t{$src, $dst|$dst, $src}",
4447                       [(set VR128:$dst,
4448                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4449 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4450                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4451                         [(set VR128:$dst,
4452                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4453 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4454                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4455                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4456
4457 //===---------------------------------------------------------------------===//
4458 // Move Int Doubleword to Single Scalar
4459 //
4460 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4461                       "movd\t{$src, $dst|$dst, $src}",
4462                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4463
4464 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4465                       "movd\t{$src, $dst|$dst, $src}",
4466                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4467                       VEX;
4468 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4469                       "movd\t{$src, $dst|$dst, $src}",
4470                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4471
4472 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4473                       "movd\t{$src, $dst|$dst, $src}",
4474                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4475
4476 //===---------------------------------------------------------------------===//
4477 // Move Packed Doubleword Int to Packed Double Int
4478 //
4479 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4480                        "movd\t{$src, $dst|$dst, $src}",
4481                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4482                                         (iPTR 0)))]>, VEX;
4483 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4484                        (ins i32mem:$dst, VR128:$src),
4485                        "movd\t{$src, $dst|$dst, $src}",
4486                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4487                                      (iPTR 0))), addr:$dst)]>, VEX;
4488 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4489                        "movd\t{$src, $dst|$dst, $src}",
4490                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4491                                         (iPTR 0)))]>;
4492 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4493                        "movd\t{$src, $dst|$dst, $src}",
4494                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4495                                      (iPTR 0))), addr:$dst)]>;
4496
4497 //===---------------------------------------------------------------------===//
4498 // Move Packed Doubleword Int first element to Doubleword Int
4499 //
4500 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4501                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4502                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4503                                                            (iPTR 0)))]>,
4504                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4505
4506 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4507                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4508                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4509                                                          (iPTR 0)))]>;
4510
4511 //===---------------------------------------------------------------------===//
4512 // Bitcast FR64 <-> GR64
4513 //
4514 let Predicates = [HasAVX] in
4515 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4516                         "vmovq\t{$src, $dst|$dst, $src}",
4517                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4518                         VEX;
4519 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4520                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4521                          [(set GR64:$dst, (bitconvert FR64:$src))]>;
4522 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4523                          "movq\t{$src, $dst|$dst, $src}",
4524                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4525
4526 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4527                        "movq\t{$src, $dst|$dst, $src}",
4528                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4529 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4530                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4531                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4532 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4533                        "movq\t{$src, $dst|$dst, $src}",
4534                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4535
4536 //===---------------------------------------------------------------------===//
4537 // Move Scalar Single to Double Int
4538 //
4539 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4540                       "movd\t{$src, $dst|$dst, $src}",
4541                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4542 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4543                       "movd\t{$src, $dst|$dst, $src}",
4544                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4545 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4546                       "movd\t{$src, $dst|$dst, $src}",
4547                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4548 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4549                       "movd\t{$src, $dst|$dst, $src}",
4550                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4551
4552 //===---------------------------------------------------------------------===//
4553 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4554 //
4555 let AddedComplexity = 15 in {
4556 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4557                        "movd\t{$src, $dst|$dst, $src}",
4558                        [(set VR128:$dst, (v4i32 (X86vzmovl
4559                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4560                                       VEX;
4561 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4562                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4563                        [(set VR128:$dst, (v2i64 (X86vzmovl
4564                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4565                                       VEX, VEX_W;
4566 }
4567 let AddedComplexity = 15 in {
4568 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4569                        "movd\t{$src, $dst|$dst, $src}",
4570                        [(set VR128:$dst, (v4i32 (X86vzmovl
4571                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4572 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4573                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4574                        [(set VR128:$dst, (v2i64 (X86vzmovl
4575                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4576 }
4577
4578 let AddedComplexity = 20 in {
4579 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4580                        "movd\t{$src, $dst|$dst, $src}",
4581                        [(set VR128:$dst,
4582                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4583                                                    (loadi32 addr:$src))))))]>,
4584                                                    VEX;
4585 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4586                        "movd\t{$src, $dst|$dst, $src}",
4587                        [(set VR128:$dst,
4588                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4589                                                    (loadi32 addr:$src))))))]>;
4590 }
4591
4592 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4593   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4594             (MOVZDI2PDIrm addr:$src)>;
4595   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4596             (MOVZDI2PDIrm addr:$src)>;
4597   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4598             (MOVZDI2PDIrm addr:$src)>;
4599 }
4600
4601 let Predicates = [HasAVX] in {
4602   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4603   let AddedComplexity = 20 in {
4604     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4605               (VMOVZDI2PDIrm addr:$src)>;
4606     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4607               (VMOVZDI2PDIrm addr:$src)>;
4608     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4609               (VMOVZDI2PDIrm addr:$src)>;
4610   }
4611   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4612   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4613                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4614             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4615   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4616                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4617             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4618 }
4619
4620 // These are the correct encodings of the instructions so that we know how to
4621 // read correct assembly, even though we continue to emit the wrong ones for
4622 // compatibility with Darwin's buggy assembler.
4623 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4624                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4625 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4626                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4627 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4628                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4629 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4630                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4631 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4632                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4633 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4634                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4635
4636 //===---------------------------------------------------------------------===//
4637 // SSE2 - Move Quadword
4638 //===---------------------------------------------------------------------===//
4639
4640 //===---------------------------------------------------------------------===//
4641 // Move Quadword Int to Packed Quadword Int
4642 //
4643 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4644                     "vmovq\t{$src, $dst|$dst, $src}",
4645                     [(set VR128:$dst,
4646                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4647                     VEX, Requires<[HasAVX]>;
4648 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4649                     "movq\t{$src, $dst|$dst, $src}",
4650                     [(set VR128:$dst,
4651                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4652                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4653
4654 //===---------------------------------------------------------------------===//
4655 // Move Packed Quadword Int to Quadword Int
4656 //
4657 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4658                       "movq\t{$src, $dst|$dst, $src}",
4659                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4660                                     (iPTR 0))), addr:$dst)]>, VEX;
4661 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4662                       "movq\t{$src, $dst|$dst, $src}",
4663                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4664                                     (iPTR 0))), addr:$dst)]>;
4665
4666 //===---------------------------------------------------------------------===//
4667 // Store / copy lower 64-bits of a XMM register.
4668 //
4669 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4670                      "movq\t{$src, $dst|$dst, $src}",
4671                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4672 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4673                      "movq\t{$src, $dst|$dst, $src}",
4674                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4675
4676 let AddedComplexity = 20 in
4677 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4678                      "vmovq\t{$src, $dst|$dst, $src}",
4679                      [(set VR128:$dst,
4680                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4681                                                  (loadi64 addr:$src))))))]>,
4682                      XS, VEX, Requires<[HasAVX]>;
4683
4684 let AddedComplexity = 20 in
4685 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4686                      "movq\t{$src, $dst|$dst, $src}",
4687                      [(set VR128:$dst,
4688                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4689                                                  (loadi64 addr:$src))))))]>,
4690                      XS, Requires<[HasSSE2]>;
4691
4692 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4693   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4694             (MOVZQI2PQIrm addr:$src)>;
4695   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4696             (MOVZQI2PQIrm addr:$src)>;
4697   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4698 }
4699
4700 let Predicates = [HasAVX], AddedComplexity = 20 in {
4701   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4702             (VMOVZQI2PQIrm addr:$src)>;
4703   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4704             (VMOVZQI2PQIrm addr:$src)>;
4705   def : Pat<(v2i64 (X86vzload addr:$src)),
4706             (VMOVZQI2PQIrm addr:$src)>;
4707 }
4708
4709 //===---------------------------------------------------------------------===//
4710 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4711 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4712 //
4713 let AddedComplexity = 15 in
4714 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4715                         "vmovq\t{$src, $dst|$dst, $src}",
4716                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4717                       XS, VEX, Requires<[HasAVX]>;
4718 let AddedComplexity = 15 in
4719 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4720                         "movq\t{$src, $dst|$dst, $src}",
4721                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4722                       XS, Requires<[HasSSE2]>;
4723
4724 let AddedComplexity = 20 in
4725 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4726                         "vmovq\t{$src, $dst|$dst, $src}",
4727                     [(set VR128:$dst, (v2i64 (X86vzmovl
4728                                              (loadv2i64 addr:$src))))]>,
4729                       XS, VEX, Requires<[HasAVX]>;
4730 let AddedComplexity = 20 in {
4731 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4732                         "movq\t{$src, $dst|$dst, $src}",
4733                     [(set VR128:$dst, (v2i64 (X86vzmovl
4734                                              (loadv2i64 addr:$src))))]>,
4735                       XS, Requires<[HasSSE2]>;
4736 }
4737
4738 let AddedComplexity = 20 in {
4739   let Predicates = [HasSSE2] in {
4740     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4741               (MOVZPQILo2PQIrm addr:$src)>;
4742     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4743               (MOVZPQILo2PQIrr VR128:$src)>;
4744   }
4745   let Predicates = [HasAVX] in {
4746     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4747               (VMOVZPQILo2PQIrm addr:$src)>;
4748     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4749               (VMOVZPQILo2PQIrr VR128:$src)>;
4750   }
4751 }
4752
4753 // Instructions to match in the assembler
4754 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4755                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4756 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4757                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4758 // Recognize "movd" with GR64 destination, but encode as a "movq"
4759 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4760                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4761
4762 // Instructions for the disassembler
4763 // xr = XMM register
4764 // xm = mem64
4765
4766 let Predicates = [HasAVX] in
4767 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4768                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4769 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4770                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4771
4772 //===---------------------------------------------------------------------===//
4773 // SSE3 - Conversion Instructions
4774 //===---------------------------------------------------------------------===//
4775
4776 // Convert Packed Double FP to Packed DW Integers
4777 let Predicates = [HasAVX] in {
4778 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4779 // register, but the same isn't true when using memory operands instead.
4780 // Provide other assembly rr and rm forms to address this explicitly.
4781 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4782                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4783 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4784                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4785
4786 // XMM only
4787 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4788                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4789 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4790                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4791
4792 // YMM only
4793 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4794                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4795 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4796                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4797 }
4798
4799 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4800                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4801 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4802                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4803
4804 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4805           (VCVTPD2DQYrr VR256:$src)>;
4806 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4807           (VCVTPD2DQYrm addr:$src)>;
4808
4809 // Convert Packed DW Integers to Packed Double FP
4810 let Predicates = [HasAVX] in {
4811 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4812                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4813 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4814                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4815 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4816                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4817 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4818                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4819 }
4820
4821 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4822                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4823 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4824                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4825
4826 // AVX 256-bit register conversion intrinsics
4827 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4828            (VCVTDQ2PDYrr VR128:$src)>;
4829 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4830            (VCVTDQ2PDYrm addr:$src)>;
4831
4832 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4833           (VCVTPD2DQYrr VR256:$src)>;
4834 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4835           (VCVTPD2DQYrm addr:$src)>;
4836
4837 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4838           (VCVTDQ2PDYrr VR128:$src)>;
4839 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4840           (VCVTDQ2PDYrm addr:$src)>;
4841
4842 //===---------------------------------------------------------------------===//
4843 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4844 //===---------------------------------------------------------------------===//
4845 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4846                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4847                               X86MemOperand x86memop> {
4848 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4849                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4850                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4851 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4852                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4853                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4854 }
4855
4856 let Predicates = [HasAVX] in {
4857   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4858                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4859   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4860                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4861   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4862                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4863   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4864                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4865 }
4866 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4867                                    memopv4f32, f128mem>;
4868 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4869                                    memopv4f32, f128mem>;
4870
4871 let Predicates = [HasSSE3] in {
4872   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4873             (MOVSHDUPrr VR128:$src)>;
4874   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4875             (MOVSHDUPrm addr:$src)>;
4876   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4877             (MOVSLDUPrr VR128:$src)>;
4878   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4879             (MOVSLDUPrm addr:$src)>;
4880 }
4881
4882 let Predicates = [HasAVX] in {
4883   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4884             (VMOVSHDUPrr VR128:$src)>;
4885   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4886             (VMOVSHDUPrm addr:$src)>;
4887   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4888             (VMOVSLDUPrr VR128:$src)>;
4889   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4890             (VMOVSLDUPrm addr:$src)>;
4891   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4892             (VMOVSHDUPYrr VR256:$src)>;
4893   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4894             (VMOVSHDUPYrm addr:$src)>;
4895   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4896             (VMOVSLDUPYrr VR256:$src)>;
4897   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4898             (VMOVSLDUPYrm addr:$src)>;
4899 }
4900
4901 //===---------------------------------------------------------------------===//
4902 // SSE3 - Replicate Double FP - MOVDDUP
4903 //===---------------------------------------------------------------------===//
4904
4905 multiclass sse3_replicate_dfp<string OpcodeStr> {
4906 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4907                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4908                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4909 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4910                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4911                     [(set VR128:$dst,
4912                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4913                                       (undef))))]>;
4914 }
4915
4916 // FIXME: Merge with above classe when there're patterns for the ymm version
4917 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4918 let Predicates = [HasAVX] in {
4919   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4920                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4921                       []>;
4922   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4923                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4924                       []>;
4925   }
4926 }
4927
4928 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4929 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4930 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4931
4932 let Predicates = [HasSSE3] in {
4933   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4934                    (undef)),
4935             (MOVDDUPrm addr:$src)>;
4936   let AddedComplexity = 5 in {
4937   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4938   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4939             (MOVDDUPrm addr:$src)>;
4940   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4941   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4942             (MOVDDUPrm addr:$src)>;
4943   }
4944   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4945             (MOVDDUPrm addr:$src)>;
4946   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4947             (MOVDDUPrm addr:$src)>;
4948   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4949             (MOVDDUPrm addr:$src)>;
4950   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4951             (MOVDDUPrm addr:$src)>;
4952   def : Pat<(X86Movddup (bc_v2f64
4953                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4954             (MOVDDUPrm addr:$src)>;
4955 }
4956
4957 let Predicates = [HasAVX] in {
4958   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4959                    (undef)),
4960             (VMOVDDUPrm addr:$src)>;
4961   let AddedComplexity = 5 in {
4962   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4963   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4964             (VMOVDDUPrm addr:$src)>;
4965   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4966   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4967             (VMOVDDUPrm addr:$src)>;
4968   }
4969   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4970             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4971   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4972             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4973   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4974             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4975   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4976             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4977   def : Pat<(X86Movddup (bc_v2f64
4978                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4979             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4980
4981   // 256-bit version
4982   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4983             (VMOVDDUPYrm addr:$src)>;
4984   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4985             (VMOVDDUPYrm addr:$src)>;
4986   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4987             (VMOVDDUPYrm addr:$src)>;
4988   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4989             (VMOVDDUPYrm addr:$src)>;
4990   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4991             (VMOVDDUPYrr VR256:$src)>;
4992   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4993             (VMOVDDUPYrr VR256:$src)>;
4994 }
4995
4996 //===---------------------------------------------------------------------===//
4997 // SSE3 - Move Unaligned Integer
4998 //===---------------------------------------------------------------------===//
4999
5000 let Predicates = [HasAVX] in {
5001   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5002                    "vlddqu\t{$src, $dst|$dst, $src}",
5003                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5004   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5005                    "vlddqu\t{$src, $dst|$dst, $src}",
5006                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5007 }
5008 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5009                    "lddqu\t{$src, $dst|$dst, $src}",
5010                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
5011
5012 //===---------------------------------------------------------------------===//
5013 // SSE3 - Arithmetic
5014 //===---------------------------------------------------------------------===//
5015
5016 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5017                        X86MemOperand x86memop, bit Is2Addr = 1> {
5018   def rr : I<0xD0, MRMSrcReg,
5019        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5020        !if(Is2Addr,
5021            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5022            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5023        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
5024   def rm : I<0xD0, MRMSrcMem,
5025        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5026        !if(Is2Addr,
5027            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5028            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5029        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
5030 }
5031
5032 let Predicates = [HasAVX] in {
5033   let ExeDomain = SSEPackedSingle in {
5034     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5035                                  f128mem, 0>, TB, XD, VEX_4V;
5036     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5037                                  f256mem, 0>, TB, XD, VEX_4V;
5038   }
5039   let ExeDomain = SSEPackedDouble in {
5040     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5041                                  f128mem, 0>, TB, OpSize, VEX_4V;
5042     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5043                                  f256mem, 0>, TB, OpSize, VEX_4V;
5044   }
5045 }
5046 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5047   let ExeDomain = SSEPackedSingle in
5048   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5049                               f128mem>, TB, XD;
5050   let ExeDomain = SSEPackedDouble in
5051   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5052                               f128mem>, TB, OpSize;
5053 }
5054
5055 //===---------------------------------------------------------------------===//
5056 // SSE3 Instructions
5057 //===---------------------------------------------------------------------===//
5058
5059 // Horizontal ops
5060 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5061                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5062   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5063        !if(Is2Addr,
5064          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5065          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5066       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5067
5068   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5069        !if(Is2Addr,
5070          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5071          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5072       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5073 }
5074 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5075                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5076   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5077        !if(Is2Addr,
5078          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5079          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5080       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5081
5082   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5083        !if(Is2Addr,
5084          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5085          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5086       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5087 }
5088
5089 let Predicates = [HasAVX] in {
5090   let ExeDomain = SSEPackedSingle in {
5091     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5092                             X86fhadd, 0>, VEX_4V;
5093     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5094                             X86fhsub, 0>, VEX_4V;
5095     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5096                             X86fhadd, 0>, VEX_4V;
5097     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5098                             X86fhsub, 0>, VEX_4V;
5099   }
5100   let ExeDomain = SSEPackedDouble in {
5101     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5102                             X86fhadd, 0>, VEX_4V;
5103     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5104                             X86fhsub, 0>, VEX_4V;
5105     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5106                             X86fhadd, 0>, VEX_4V;
5107     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5108                             X86fhsub, 0>, VEX_4V;
5109   }
5110 }
5111
5112 let Constraints = "$src1 = $dst" in {
5113   let ExeDomain = SSEPackedSingle in {
5114     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5115     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5116   }
5117   let ExeDomain = SSEPackedDouble in {
5118     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5119     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5120   }
5121 }
5122
5123 //===---------------------------------------------------------------------===//
5124 // SSSE3 - Packed Absolute Instructions
5125 //===---------------------------------------------------------------------===//
5126
5127
5128 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5129 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5130                             Intrinsic IntId128> {
5131   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5132                     (ins VR128:$src),
5133                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5134                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5135                     OpSize;
5136
5137   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5138                     (ins i128mem:$src),
5139                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5140                     [(set VR128:$dst,
5141                       (IntId128
5142                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
5143 }
5144
5145 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5146 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5147                               Intrinsic IntId256> {
5148   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5149                     (ins VR256:$src),
5150                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5151                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5152                     OpSize;
5153
5154   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5155                     (ins i256mem:$src),
5156                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5157                     [(set VR256:$dst,
5158                       (IntId256
5159                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5160 }
5161
5162 let Predicates = [HasAVX] in {
5163   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5164                                   int_x86_ssse3_pabs_b_128>, VEX;
5165   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5166                                   int_x86_ssse3_pabs_w_128>, VEX;
5167   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5168                                   int_x86_ssse3_pabs_d_128>, VEX;
5169 }
5170
5171 let Predicates = [HasAVX2] in {
5172   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5173                                     int_x86_avx2_pabs_b>, VEX;
5174   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5175                                     int_x86_avx2_pabs_w>, VEX;
5176   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5177                                     int_x86_avx2_pabs_d>, VEX;
5178 }
5179
5180 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5181                               int_x86_ssse3_pabs_b_128>;
5182 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5183                               int_x86_ssse3_pabs_w_128>;
5184 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5185                               int_x86_ssse3_pabs_d_128>;
5186
5187 //===---------------------------------------------------------------------===//
5188 // SSSE3 - Packed Binary Operator Instructions
5189 //===---------------------------------------------------------------------===//
5190
5191 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5192 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5193                              Intrinsic IntId128, bit Is2Addr = 1> {
5194   let isCommutable = 1 in
5195   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5196        (ins VR128:$src1, VR128:$src2),
5197        !if(Is2Addr,
5198          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5199          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5200        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5201        OpSize;
5202   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5203        (ins VR128:$src1, i128mem:$src2),
5204        !if(Is2Addr,
5205          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5206          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5207        [(set VR128:$dst,
5208          (IntId128 VR128:$src1,
5209           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5210 }
5211
5212 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5213                                Intrinsic IntId256> {
5214   let isCommutable = 1 in
5215   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5216        (ins VR256:$src1, VR256:$src2),
5217        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5218        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5219        OpSize;
5220   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5221        (ins VR256:$src1, i256mem:$src2),
5222        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5223        [(set VR256:$dst,
5224          (IntId256 VR256:$src1,
5225           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5226 }
5227
5228 let ImmT = NoImm, Predicates = [HasAVX] in {
5229 let isCommutable = 0 in {
5230   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw",
5231                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5232   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd",
5233                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5234   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5235                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5236   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw",
5237                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5238   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd",
5239                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5240   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5241                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5242   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5243                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5244   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb",
5245                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5246   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb",
5247                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5248   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw",
5249                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5250   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd",
5251                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5252 }
5253 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5254                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5255 }
5256
5257 let ImmT = NoImm, Predicates = [HasAVX2] in {
5258 let isCommutable = 0 in {
5259   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw",
5260                                         int_x86_avx2_phadd_w>, VEX_4V;
5261   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd",
5262                                         int_x86_avx2_phadd_d>, VEX_4V;
5263   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5264                                         int_x86_avx2_phadd_sw>, VEX_4V;
5265   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw",
5266                                         int_x86_avx2_phsub_w>, VEX_4V;
5267   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd",
5268                                         int_x86_avx2_phsub_d>, VEX_4V;
5269   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5270                                         int_x86_avx2_phsub_sw>, VEX_4V;
5271   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5272                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5273   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb",
5274                                         int_x86_avx2_pshuf_b>, VEX_4V;
5275   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb",
5276                                         int_x86_avx2_psign_b>, VEX_4V;
5277   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw",
5278                                         int_x86_avx2_psign_w>, VEX_4V;
5279   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd",
5280                                         int_x86_avx2_psign_d>, VEX_4V;
5281 }
5282 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5283                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5284 }
5285
5286 // None of these have i8 immediate fields.
5287 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5288 let isCommutable = 0 in {
5289   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw",
5290                                      int_x86_ssse3_phadd_w_128>;
5291   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd",
5292                                      int_x86_ssse3_phadd_d_128>;
5293   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5294                                      int_x86_ssse3_phadd_sw_128>;
5295   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw",
5296                                      int_x86_ssse3_phsub_w_128>;
5297   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd",
5298                                      int_x86_ssse3_phsub_d_128>;
5299   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5300                                      int_x86_ssse3_phsub_sw_128>;
5301   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5302                                      int_x86_ssse3_pmadd_ub_sw_128>;
5303   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb",
5304                                      int_x86_ssse3_pshuf_b_128>;
5305   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb",
5306                                      int_x86_ssse3_psign_b_128>;
5307   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw",
5308                                      int_x86_ssse3_psign_w_128>;
5309   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd",
5310                                        int_x86_ssse3_psign_d_128>;
5311 }
5312 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5313                                      int_x86_ssse3_pmul_hr_sw_128>;
5314 }
5315
5316 let Predicates = [HasSSSE3] in {
5317   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5318             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5319   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5320             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5321
5322   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5323             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5324   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5325             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5326   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5327             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5328
5329   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5330             (PHADDWrr128 VR128:$src1, VR128:$src2)>;
5331   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5332             (PHADDDrr128 VR128:$src1, VR128:$src2)>;
5333   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5334             (PHSUBWrr128 VR128:$src1, VR128:$src2)>;
5335   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5336             (PHSUBDrr128 VR128:$src1, VR128:$src2)>;
5337 }
5338
5339 let Predicates = [HasAVX] in {
5340   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5341             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5342   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5343             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5344
5345   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5346             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5347   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5348             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5349   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5350             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5351
5352   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5353             (VPHADDWrr128 VR128:$src1, VR128:$src2)>;
5354   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5355             (VPHADDDrr128 VR128:$src1, VR128:$src2)>;
5356   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5357             (VPHSUBWrr128 VR128:$src1, VR128:$src2)>;
5358   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5359             (VPHSUBDrr128 VR128:$src1, VR128:$src2)>;
5360 }
5361
5362 let Predicates = [HasAVX2] in {
5363   def : Pat<(v32i8 (X86psign VR256:$src1, VR256:$src2)),
5364             (VPSIGNBrr256 VR256:$src1, VR256:$src2)>;
5365   def : Pat<(v16i16 (X86psign VR256:$src1, VR256:$src2)),
5366             (VPSIGNWrr256 VR256:$src1, VR256:$src2)>;
5367   def : Pat<(v8i32 (X86psign VR256:$src1, VR256:$src2)),
5368             (VPSIGNDrr256 VR256:$src1, VR256:$src2)>;
5369
5370   def : Pat<(v16i16 (X86hadd VR256:$src1, VR256:$src2)),
5371             (VPHADDWrr256 VR256:$src1, VR256:$src2)>;
5372   def : Pat<(v8i32 (X86hadd VR256:$src1, VR256:$src2)),
5373             (VPHADDDrr256 VR256:$src1, VR256:$src2)>;
5374   def : Pat<(v16i16 (X86hsub VR256:$src1, VR256:$src2)),
5375             (VPHSUBWrr256 VR256:$src1, VR256:$src2)>;
5376   def : Pat<(v8i32 (X86hsub VR256:$src1, VR256:$src2)),
5377             (VPHSUBDrr256 VR256:$src1, VR256:$src2)>;
5378 }
5379
5380 //===---------------------------------------------------------------------===//
5381 // SSSE3 - Packed Align Instruction Patterns
5382 //===---------------------------------------------------------------------===//
5383
5384 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5385   let neverHasSideEffects = 1 in {
5386   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5387       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5388       !if(Is2Addr,
5389         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5390         !strconcat(asm,
5391                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5392       []>, OpSize;
5393   let mayLoad = 1 in
5394   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5395       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5396       !if(Is2Addr,
5397         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5398         !strconcat(asm,
5399                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5400       []>, OpSize;
5401   }
5402 }
5403
5404 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5405   let neverHasSideEffects = 1 in {
5406   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5407       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5408       !strconcat(asm,
5409                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5410       []>, OpSize;
5411   let mayLoad = 1 in
5412   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5413       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5414       !strconcat(asm,
5415                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5416       []>, OpSize;
5417   }
5418 }
5419
5420 let Predicates = [HasAVX] in
5421   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5422 let Predicates = [HasAVX2] in
5423   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5424 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5425   defm PALIGN : ssse3_palign<"palignr">;
5426
5427 let Predicates = [HasSSSE3] in {
5428 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5429           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5430 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5431           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5432 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5433           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5434 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5435           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5436 }
5437
5438 let Predicates = [HasAVX] in {
5439 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5440           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5441 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5442           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5443 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5444           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5445 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5446           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5447 }
5448
5449 //===---------------------------------------------------------------------===//
5450 // SSSE3 - Thread synchronization
5451 //===---------------------------------------------------------------------===//
5452
5453 let usesCustomInserter = 1 in {
5454 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5455                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
5456 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5457                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
5458 }
5459
5460 let Uses = [EAX, ECX, EDX] in
5461 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5462                  Requires<[HasSSE3]>;
5463 let Uses = [ECX, EAX] in
5464 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5465                 Requires<[HasSSE3]>;
5466
5467 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5468 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5469
5470 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5471       Requires<[In32BitMode]>;
5472 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5473       Requires<[In64BitMode]>;
5474
5475 //===----------------------------------------------------------------------===//
5476 // SSE4.1 - Packed Move with Sign/Zero Extend
5477 //===----------------------------------------------------------------------===//
5478
5479 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5480   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5481                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5482                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5483
5484   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5485                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5486        [(set VR128:$dst,
5487          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5488        OpSize;
5489 }
5490
5491 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5492                                  Intrinsic IntId> {
5493   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5494                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5495                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5496
5497   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5498                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5499                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5500 }
5501
5502 let Predicates = [HasAVX] in {
5503 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5504                                      VEX;
5505 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5506                                      VEX;
5507 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5508                                      VEX;
5509 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5510                                      VEX;
5511 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5512                                      VEX;
5513 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5514                                      VEX;
5515 }
5516
5517 let Predicates = [HasAVX2] in {
5518 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5519                                         int_x86_avx2_pmovsxbw>, VEX;
5520 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5521                                         int_x86_avx2_pmovsxwd>, VEX;
5522 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5523                                         int_x86_avx2_pmovsxdq>, VEX;
5524 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5525                                         int_x86_avx2_pmovzxbw>, VEX;
5526 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5527                                         int_x86_avx2_pmovzxwd>, VEX;
5528 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5529                                         int_x86_avx2_pmovzxdq>, VEX;
5530 }
5531
5532 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5533 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5534 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5535 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5536 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5537 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5538
5539 let Predicates = [HasSSE41] in {
5540   // Common patterns involving scalar load.
5541   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5542             (PMOVSXBWrm addr:$src)>;
5543   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5544             (PMOVSXBWrm addr:$src)>;
5545
5546   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5547             (PMOVSXWDrm addr:$src)>;
5548   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5549             (PMOVSXWDrm addr:$src)>;
5550
5551   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5552             (PMOVSXDQrm addr:$src)>;
5553   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5554             (PMOVSXDQrm addr:$src)>;
5555
5556   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5557             (PMOVZXBWrm addr:$src)>;
5558   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5559             (PMOVZXBWrm addr:$src)>;
5560
5561   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5562             (PMOVZXWDrm addr:$src)>;
5563   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5564             (PMOVZXWDrm addr:$src)>;
5565
5566   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5567             (PMOVZXDQrm addr:$src)>;
5568   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5569             (PMOVZXDQrm addr:$src)>;
5570 }
5571
5572 let Predicates = [HasAVX] in {
5573   // Common patterns involving scalar load.
5574   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5575             (VPMOVSXBWrm addr:$src)>;
5576   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5577             (VPMOVSXBWrm addr:$src)>;
5578
5579   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5580             (VPMOVSXWDrm addr:$src)>;
5581   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5582             (VPMOVSXWDrm addr:$src)>;
5583
5584   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5585             (VPMOVSXDQrm addr:$src)>;
5586   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5587             (VPMOVSXDQrm addr:$src)>;
5588
5589   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5590             (VPMOVZXBWrm addr:$src)>;
5591   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5592             (VPMOVZXBWrm addr:$src)>;
5593
5594   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5595             (VPMOVZXWDrm addr:$src)>;
5596   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5597             (VPMOVZXWDrm addr:$src)>;
5598
5599   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5600             (VPMOVZXDQrm addr:$src)>;
5601   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5602             (VPMOVZXDQrm addr:$src)>;
5603 }
5604
5605
5606 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5607   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5608                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5609                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5610
5611   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5612                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5613        [(set VR128:$dst,
5614          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5615           OpSize;
5616 }
5617
5618 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5619                                  Intrinsic IntId> {
5620   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5621                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5622                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5623
5624   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5625                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5626        [(set VR256:$dst,
5627          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5628           OpSize;
5629 }
5630
5631 let Predicates = [HasAVX] in {
5632 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5633                                      VEX;
5634 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5635                                      VEX;
5636 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5637                                      VEX;
5638 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5639                                      VEX;
5640 }
5641
5642 let Predicates = [HasAVX2] in {
5643 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5644                                        int_x86_avx2_pmovsxbd>, VEX;
5645 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5646                                        int_x86_avx2_pmovsxwq>, VEX;
5647 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5648                                        int_x86_avx2_pmovzxbd>, VEX;
5649 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5650                                        int_x86_avx2_pmovzxwq>, VEX;
5651 }
5652
5653 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5654 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5655 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5656 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5657
5658 let Predicates = [HasSSE41] in {
5659   // Common patterns involving scalar load
5660   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5661             (PMOVSXBDrm addr:$src)>;
5662   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5663             (PMOVSXWQrm addr:$src)>;
5664
5665   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5666             (PMOVZXBDrm addr:$src)>;
5667   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5668             (PMOVZXWQrm addr:$src)>;
5669 }
5670
5671 let Predicates = [HasAVX] in {
5672   // Common patterns involving scalar load
5673   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5674             (VPMOVSXBDrm addr:$src)>;
5675   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5676             (VPMOVSXWQrm addr:$src)>;
5677
5678   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5679             (VPMOVZXBDrm addr:$src)>;
5680   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5681             (VPMOVZXWQrm addr:$src)>;
5682 }
5683
5684 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5685   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5686                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5687                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5688
5689   // Expecting a i16 load any extended to i32 value.
5690   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5691                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5692                  [(set VR128:$dst, (IntId (bitconvert
5693                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5694                  OpSize;
5695 }
5696
5697 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5698                                  Intrinsic IntId> {
5699   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5700                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5701                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5702
5703   // Expecting a i16 load any extended to i32 value.
5704   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5705                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5706                   [(set VR256:$dst, (IntId (bitconvert
5707                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5708                   OpSize;
5709 }
5710
5711 let Predicates = [HasAVX] in {
5712 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5713                                      VEX;
5714 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5715                                      VEX;
5716 }
5717 let Predicates = [HasAVX2] in {
5718 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5719                                        int_x86_avx2_pmovsxbq>, VEX;
5720 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5721                                        int_x86_avx2_pmovzxbq>, VEX;
5722 }
5723 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5724 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5725
5726 let Predicates = [HasSSE41] in {
5727   // Common patterns involving scalar load
5728   def : Pat<(int_x86_sse41_pmovsxbq
5729               (bitconvert (v4i32 (X86vzmovl
5730                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5731             (PMOVSXBQrm addr:$src)>;
5732
5733   def : Pat<(int_x86_sse41_pmovzxbq
5734               (bitconvert (v4i32 (X86vzmovl
5735                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5736             (PMOVZXBQrm addr:$src)>;
5737 }
5738
5739 let Predicates = [HasAVX] in {
5740   // Common patterns involving scalar load
5741   def : Pat<(int_x86_sse41_pmovsxbq
5742               (bitconvert (v4i32 (X86vzmovl
5743                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5744             (VPMOVSXBQrm addr:$src)>;
5745
5746   def : Pat<(int_x86_sse41_pmovzxbq
5747               (bitconvert (v4i32 (X86vzmovl
5748                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5749             (VPMOVZXBQrm addr:$src)>;
5750 }
5751
5752 //===----------------------------------------------------------------------===//
5753 // SSE4.1 - Extract Instructions
5754 //===----------------------------------------------------------------------===//
5755
5756 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5757 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5758   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5759                  (ins VR128:$src1, i32i8imm:$src2),
5760                  !strconcat(OpcodeStr,
5761                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5762                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5763                  OpSize;
5764   let neverHasSideEffects = 1, mayStore = 1 in
5765   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5766                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5767                  !strconcat(OpcodeStr,
5768                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5769                  []>, OpSize;
5770 // FIXME:
5771 // There's an AssertZext in the way of writing the store pattern
5772 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5773 }
5774
5775 let Predicates = [HasAVX] in {
5776   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5777   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5778          (ins VR128:$src1, i32i8imm:$src2),
5779          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5780 }
5781
5782 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5783
5784
5785 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5786 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5787   let neverHasSideEffects = 1, mayStore = 1 in
5788   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5789                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5790                  !strconcat(OpcodeStr,
5791                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5792                  []>, OpSize;
5793 // FIXME:
5794 // There's an AssertZext in the way of writing the store pattern
5795 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5796 }
5797
5798 let Predicates = [HasAVX] in
5799   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5800
5801 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5802
5803
5804 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5805 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5806   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5807                  (ins VR128:$src1, i32i8imm:$src2),
5808                  !strconcat(OpcodeStr,
5809                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5810                  [(set GR32:$dst,
5811                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5812   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5813                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5814                  !strconcat(OpcodeStr,
5815                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5816                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5817                           addr:$dst)]>, OpSize;
5818 }
5819
5820 let Predicates = [HasAVX] in
5821   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5822
5823 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5824
5825 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5826 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5827   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5828                  (ins VR128:$src1, i32i8imm:$src2),
5829                  !strconcat(OpcodeStr,
5830                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5831                  [(set GR64:$dst,
5832                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5833   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5834                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5835                  !strconcat(OpcodeStr,
5836                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5837                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5838                           addr:$dst)]>, OpSize, REX_W;
5839 }
5840
5841 let Predicates = [HasAVX] in
5842   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5843
5844 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5845
5846 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5847 /// destination
5848 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5849   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5850                  (ins VR128:$src1, i32i8imm:$src2),
5851                  !strconcat(OpcodeStr,
5852                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5853                  [(set GR32:$dst,
5854                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5855            OpSize;
5856   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5857                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5858                  !strconcat(OpcodeStr,
5859                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5860                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5861                           addr:$dst)]>, OpSize;
5862 }
5863
5864 let ExeDomain = SSEPackedSingle in {
5865   let Predicates = [HasAVX] in {
5866     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5867     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5868                     (ins VR128:$src1, i32i8imm:$src2),
5869                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5870                     []>, OpSize, VEX;
5871   }
5872   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5873 }
5874
5875 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5876 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5877                                               imm:$src2))),
5878                  addr:$dst),
5879           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5880           Requires<[HasSSE41]>;
5881 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5882                                               imm:$src2))),
5883                  addr:$dst),
5884           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5885           Requires<[HasAVX]>;
5886
5887 //===----------------------------------------------------------------------===//
5888 // SSE4.1 - Insert Instructions
5889 //===----------------------------------------------------------------------===//
5890
5891 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5892   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5893       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5894       !if(Is2Addr,
5895         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5896         !strconcat(asm,
5897                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5898       [(set VR128:$dst,
5899         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5900   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5901       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5902       !if(Is2Addr,
5903         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5904         !strconcat(asm,
5905                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5906       [(set VR128:$dst,
5907         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5908                    imm:$src3))]>, OpSize;
5909 }
5910
5911 let Predicates = [HasAVX] in
5912   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5913 let Constraints = "$src1 = $dst" in
5914   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5915
5916 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5917   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5918       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5919       !if(Is2Addr,
5920         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5921         !strconcat(asm,
5922                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5923       [(set VR128:$dst,
5924         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5925       OpSize;
5926   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5927       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5928       !if(Is2Addr,
5929         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5930         !strconcat(asm,
5931                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5932       [(set VR128:$dst,
5933         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5934                           imm:$src3)))]>, OpSize;
5935 }
5936
5937 let Predicates = [HasAVX] in
5938   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5939 let Constraints = "$src1 = $dst" in
5940   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5941
5942 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5943   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5944       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5945       !if(Is2Addr,
5946         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5947         !strconcat(asm,
5948                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5949       [(set VR128:$dst,
5950         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5951       OpSize;
5952   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5953       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5954       !if(Is2Addr,
5955         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5956         !strconcat(asm,
5957                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5958       [(set VR128:$dst,
5959         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5960                           imm:$src3)))]>, OpSize;
5961 }
5962
5963 let Predicates = [HasAVX] in
5964   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5965 let Constraints = "$src1 = $dst" in
5966   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5967
5968 // insertps has a few different modes, there's the first two here below which
5969 // are optimized inserts that won't zero arbitrary elements in the destination
5970 // vector. The next one matches the intrinsic and could zero arbitrary elements
5971 // in the target vector.
5972 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5973   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5974       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5975       !if(Is2Addr,
5976         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5977         !strconcat(asm,
5978                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5979       [(set VR128:$dst,
5980         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5981       OpSize;
5982   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5983       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5984       !if(Is2Addr,
5985         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5986         !strconcat(asm,
5987                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5988       [(set VR128:$dst,
5989         (X86insrtps VR128:$src1,
5990                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5991                     imm:$src3))]>, OpSize;
5992 }
5993
5994 let ExeDomain = SSEPackedSingle in {
5995   let Constraints = "$src1 = $dst" in
5996     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5997   let Predicates = [HasAVX] in
5998     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5999 }
6000
6001 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6002           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6003           Requires<[HasAVX]>;
6004 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6005           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6006           Requires<[HasSSE41]>;
6007
6008 //===----------------------------------------------------------------------===//
6009 // SSE4.1 - Round Instructions
6010 //===----------------------------------------------------------------------===//
6011
6012 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6013                             X86MemOperand x86memop, RegisterClass RC,
6014                             PatFrag mem_frag32, PatFrag mem_frag64,
6015                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6016 let ExeDomain = SSEPackedSingle in {
6017   // Intrinsic operation, reg.
6018   // Vector intrinsic operation, reg
6019   def PSr : SS4AIi8<opcps, MRMSrcReg,
6020                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6021                     !strconcat(OpcodeStr,
6022                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6023                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6024                     OpSize;
6025
6026   // Vector intrinsic operation, mem
6027   def PSm : SS4AIi8<opcps, MRMSrcMem,
6028                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6029                     !strconcat(OpcodeStr,
6030                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6031                     [(set RC:$dst,
6032                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6033                     OpSize;
6034 } // ExeDomain = SSEPackedSingle
6035
6036 let ExeDomain = SSEPackedDouble in {
6037   // Vector intrinsic operation, reg
6038   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6039                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6040                     !strconcat(OpcodeStr,
6041                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6042                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6043                     OpSize;
6044
6045   // Vector intrinsic operation, mem
6046   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6047                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6048                     !strconcat(OpcodeStr,
6049                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6050                     [(set RC:$dst,
6051                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6052                     OpSize;
6053 } // ExeDomain = SSEPackedDouble
6054 }
6055
6056 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6057                             string OpcodeStr,
6058                             Intrinsic F32Int,
6059                             Intrinsic F64Int, bit Is2Addr = 1> {
6060 let ExeDomain = GenericDomain in {
6061   // Operation, reg.
6062   def SSr : SS4AIi8<opcss, MRMSrcReg,
6063       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6064       !if(Is2Addr,
6065           !strconcat(OpcodeStr,
6066               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6067           !strconcat(OpcodeStr,
6068               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6069       []>, OpSize;
6070
6071   // Intrinsic operation, reg.
6072   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6073         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6074         !if(Is2Addr,
6075             !strconcat(OpcodeStr,
6076                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6077             !strconcat(OpcodeStr,
6078                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6079         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6080         OpSize;
6081
6082   // Intrinsic operation, mem.
6083   def SSm : SS4AIi8<opcss, MRMSrcMem,
6084         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6085         !if(Is2Addr,
6086             !strconcat(OpcodeStr,
6087                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6088             !strconcat(OpcodeStr,
6089                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6090         [(set VR128:$dst,
6091              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6092         OpSize;
6093
6094   // Operation, reg.
6095   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6096         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6097         !if(Is2Addr,
6098             !strconcat(OpcodeStr,
6099                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6100             !strconcat(OpcodeStr,
6101                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6102         []>, OpSize;
6103
6104   // Intrinsic operation, reg.
6105   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6106         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6107         !if(Is2Addr,
6108             !strconcat(OpcodeStr,
6109                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6110             !strconcat(OpcodeStr,
6111                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6112         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6113         OpSize;
6114
6115   // Intrinsic operation, mem.
6116   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6117         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6118         !if(Is2Addr,
6119             !strconcat(OpcodeStr,
6120                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6121             !strconcat(OpcodeStr,
6122                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6123         [(set VR128:$dst,
6124               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6125         OpSize;
6126 } // ExeDomain = GenericDomain
6127 }
6128
6129 // FP round - roundss, roundps, roundsd, roundpd
6130 let Predicates = [HasAVX] in {
6131   // Intrinsic form
6132   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6133                                   memopv4f32, memopv2f64,
6134                                   int_x86_sse41_round_ps,
6135                                   int_x86_sse41_round_pd>, VEX;
6136   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6137                                   memopv8f32, memopv4f64,
6138                                   int_x86_avx_round_ps_256,
6139                                   int_x86_avx_round_pd_256>, VEX;
6140   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6141                                   int_x86_sse41_round_ss,
6142                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6143
6144   def : Pat<(ffloor FR32:$src),
6145             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6146   def : Pat<(f64 (ffloor FR64:$src)),
6147             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6148   def : Pat<(f32 (fnearbyint FR32:$src)),
6149             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6150   def : Pat<(f64 (fnearbyint FR64:$src)),
6151             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6152   def : Pat<(f32 (fceil FR32:$src)),
6153             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6154   def : Pat<(f64 (fceil FR64:$src)),
6155             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6156   def : Pat<(f32 (frint FR32:$src)),
6157             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6158   def : Pat<(f64 (frint FR64:$src)),
6159             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6160   def : Pat<(f32 (ftrunc FR32:$src)),
6161             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6162   def : Pat<(f64 (ftrunc FR64:$src)),
6163             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6164 }
6165
6166 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6167                                memopv4f32, memopv2f64,
6168                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6169 let Constraints = "$src1 = $dst" in
6170 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6171                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6172
6173 def : Pat<(ffloor FR32:$src),
6174           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6175 def : Pat<(f64 (ffloor FR64:$src)),
6176           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6177 def : Pat<(f32 (fnearbyint FR32:$src)),
6178           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6179 def : Pat<(f64 (fnearbyint FR64:$src)),
6180           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6181 def : Pat<(f32 (fceil FR32:$src)),
6182           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6183 def : Pat<(f64 (fceil FR64:$src)),
6184           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6185 def : Pat<(f32 (frint FR32:$src)),
6186           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6187 def : Pat<(f64 (frint FR64:$src)),
6188           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6189 def : Pat<(f32 (ftrunc FR32:$src)),
6190           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6191 def : Pat<(f64 (ftrunc FR64:$src)),
6192           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6193
6194 //===----------------------------------------------------------------------===//
6195 // SSE4.1 - Packed Bit Test
6196 //===----------------------------------------------------------------------===//
6197
6198 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6199 // the intel intrinsic that corresponds to this.
6200 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6201 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6202                 "vptest\t{$src2, $src1|$src1, $src2}",
6203                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6204                 OpSize, VEX;
6205 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6206                 "vptest\t{$src2, $src1|$src1, $src2}",
6207                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6208                 OpSize, VEX;
6209
6210 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6211                 "vptest\t{$src2, $src1|$src1, $src2}",
6212                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6213                 OpSize, VEX;
6214 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6215                 "vptest\t{$src2, $src1|$src1, $src2}",
6216                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6217                 OpSize, VEX;
6218 }
6219
6220 let Defs = [EFLAGS] in {
6221 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6222               "ptest\t{$src2, $src1|$src1, $src2}",
6223               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6224               OpSize;
6225 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6226               "ptest\t{$src2, $src1|$src1, $src2}",
6227               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6228               OpSize;
6229 }
6230
6231 // The bit test instructions below are AVX only
6232 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6233                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6234   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6235             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6236             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6237   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6238             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6239             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6240             OpSize, VEX;
6241 }
6242
6243 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6244 let ExeDomain = SSEPackedSingle in {
6245 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6246 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6247 }
6248 let ExeDomain = SSEPackedDouble in {
6249 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6250 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6251 }
6252 }
6253
6254 //===----------------------------------------------------------------------===//
6255 // SSE4.1 - Misc Instructions
6256 //===----------------------------------------------------------------------===//
6257
6258 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6259   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6260                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6261                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6262                      OpSize, XS;
6263   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6264                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6265                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6266                       (implicit EFLAGS)]>, OpSize, XS;
6267
6268   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6269                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6270                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6271                      XS;
6272   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6273                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6274                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6275                       (implicit EFLAGS)]>, XS;
6276
6277   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6278                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6279                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6280                       XS;
6281   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6282                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6283                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6284                        (implicit EFLAGS)]>, XS;
6285 }
6286
6287
6288
6289 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6290 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6291                                  Intrinsic IntId128> {
6292   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6293                     (ins VR128:$src),
6294                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6295                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6296   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6297                      (ins i128mem:$src),
6298                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6299                      [(set VR128:$dst,
6300                        (IntId128
6301                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6302 }
6303
6304 let Predicates = [HasAVX] in
6305 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6306                                          int_x86_sse41_phminposuw>, VEX;
6307 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6308                                          int_x86_sse41_phminposuw>;
6309
6310 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6311 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6312                               Intrinsic IntId128, bit Is2Addr = 1> {
6313   let isCommutable = 1 in
6314   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6315        (ins VR128:$src1, VR128:$src2),
6316        !if(Is2Addr,
6317            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6318            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6319        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6320   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6321        (ins VR128:$src1, i128mem:$src2),
6322        !if(Is2Addr,
6323            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6324            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6325        [(set VR128:$dst,
6326          (IntId128 VR128:$src1,
6327           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6328 }
6329
6330 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6331 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6332                                 Intrinsic IntId256> {
6333   let isCommutable = 1 in
6334   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6335        (ins VR256:$src1, VR256:$src2),
6336        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6337        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6338   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6339        (ins VR256:$src1, i256mem:$src2),
6340        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6341        [(set VR256:$dst,
6342          (IntId256 VR256:$src1,
6343           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6344 }
6345
6346 let Predicates = [HasAVX] in {
6347   let isCommutable = 0 in
6348   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6349                                                          0>, VEX_4V;
6350   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6351                                                          0>, VEX_4V;
6352   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6353                                                          0>, VEX_4V;
6354   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6355                                                          0>, VEX_4V;
6356   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6357                                                          0>, VEX_4V;
6358   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6359                                                          0>, VEX_4V;
6360   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6361                                                          0>, VEX_4V;
6362   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6363                                                          0>, VEX_4V;
6364   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6365                                                          0>, VEX_4V;
6366   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6367                                                          0>, VEX_4V;
6368   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6369                                                          0>, VEX_4V;
6370
6371   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6372             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6373   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6374             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6375 }
6376
6377 let Predicates = [HasAVX2] in {
6378   let isCommutable = 0 in
6379   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6380                                         int_x86_avx2_packusdw>, VEX_4V;
6381   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6382                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6383   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6384                                         int_x86_avx2_pmins_b>, VEX_4V;
6385   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6386                                         int_x86_avx2_pmins_d>, VEX_4V;
6387   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6388                                         int_x86_avx2_pminu_d>, VEX_4V;
6389   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6390                                         int_x86_avx2_pminu_w>, VEX_4V;
6391   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6392                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6393   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6394                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6395   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6396                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6397   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6398                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6399   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6400                                         int_x86_avx2_pmul_dq>, VEX_4V;
6401
6402   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, VR256:$src2)),
6403             (VPCMPEQQYrr VR256:$src1, VR256:$src2)>;
6404   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, (memop addr:$src2))),
6405             (VPCMPEQQYrm VR256:$src1, addr:$src2)>;
6406 }
6407
6408 let Constraints = "$src1 = $dst" in {
6409   let isCommutable = 0 in
6410   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6411   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6412   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6413   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6414   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6415   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6416   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6417   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6418   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6419   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6420   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6421 }
6422
6423 let Predicates = [HasSSE41] in {
6424   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6425             (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6426   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6427             (PCMPEQQrm VR128:$src1, addr:$src2)>;
6428 }
6429
6430 /// SS48I_binop_rm - Simple SSE41 binary operator.
6431 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6432                           ValueType OpVT, bit Is2Addr = 1> {
6433   let isCommutable = 1 in
6434   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6435        (ins VR128:$src1, VR128:$src2),
6436        !if(Is2Addr,
6437            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6438            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6439        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6440        OpSize;
6441   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6442        (ins VR128:$src1, i128mem:$src2),
6443        !if(Is2Addr,
6444            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6445            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6446        [(set VR128:$dst, (OpNode VR128:$src1,
6447                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6448        OpSize;
6449 }
6450
6451 /// SS48I_binop_rm - Simple SSE41 binary operator.
6452 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6453                             ValueType OpVT> {
6454   let isCommutable = 1 in
6455   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6456        (ins VR256:$src1, VR256:$src2),
6457        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6458        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6459        OpSize;
6460   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6461        (ins VR256:$src1, i256mem:$src2),
6462        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6463        [(set VR256:$dst, (OpNode VR256:$src1,
6464                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6465        OpSize;
6466 }
6467
6468 let Predicates = [HasAVX] in
6469   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6470 let Predicates = [HasAVX2] in
6471   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6472 let Constraints = "$src1 = $dst" in
6473   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6474
6475 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6476 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6477                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6478                  X86MemOperand x86memop, bit Is2Addr = 1> {
6479   let isCommutable = 1 in
6480   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6481         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6482         !if(Is2Addr,
6483             !strconcat(OpcodeStr,
6484                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6485             !strconcat(OpcodeStr,
6486                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6487         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6488         OpSize;
6489   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6490         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6491         !if(Is2Addr,
6492             !strconcat(OpcodeStr,
6493                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6494             !strconcat(OpcodeStr,
6495                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6496         [(set RC:$dst,
6497           (IntId RC:$src1,
6498            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6499         OpSize;
6500 }
6501
6502 let Predicates = [HasAVX] in {
6503   let isCommutable = 0 in {
6504     let ExeDomain = SSEPackedSingle in {
6505     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6506                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6507     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6508               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6509     }
6510     let ExeDomain = SSEPackedDouble in {
6511     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6512                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6513     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6514               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6515     }
6516   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6517                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6518   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6519                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6520   }
6521   let ExeDomain = SSEPackedSingle in
6522   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6523                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6524   let ExeDomain = SSEPackedDouble in
6525   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6526                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6527   let ExeDomain = SSEPackedSingle in
6528   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6529                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6530 }
6531
6532 let Predicates = [HasAVX2] in {
6533   let isCommutable = 0 in {
6534   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6535                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6536   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6537                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6538   }
6539 }
6540
6541 let Constraints = "$src1 = $dst" in {
6542   let isCommutable = 0 in {
6543   let ExeDomain = SSEPackedSingle in
6544   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6545                                      VR128, memopv4f32, i128mem>;
6546   let ExeDomain = SSEPackedDouble in
6547   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6548                                      VR128, memopv2f64, i128mem>;
6549   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6550                                      VR128, memopv2i64, i128mem>;
6551   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6552                                      VR128, memopv2i64, i128mem>;
6553   }
6554   let ExeDomain = SSEPackedSingle in
6555   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6556                                   VR128, memopv4f32, i128mem>;
6557   let ExeDomain = SSEPackedDouble in
6558   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6559                                   VR128, memopv2f64, i128mem>;
6560 }
6561
6562 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6563 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6564                                     RegisterClass RC, X86MemOperand x86memop,
6565                                     PatFrag mem_frag, Intrinsic IntId> {
6566   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
6567                   (ins RC:$src1, RC:$src2, RC:$src3),
6568                   !strconcat(OpcodeStr,
6569                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6570                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6571                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6572
6573   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
6574                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6575                   !strconcat(OpcodeStr,
6576                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6577                   [(set RC:$dst,
6578                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6579                                RC:$src3))],
6580                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6581 }
6582
6583 let Predicates = [HasAVX] in {
6584 let ExeDomain = SSEPackedDouble in {
6585 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6586                                            memopv2f64, int_x86_sse41_blendvpd>;
6587 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6588                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6589 } // ExeDomain = SSEPackedDouble
6590 let ExeDomain = SSEPackedSingle in {
6591 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6592                                            memopv4f32, int_x86_sse41_blendvps>;
6593 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6594                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6595 } // ExeDomain = SSEPackedSingle
6596 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6597                                            memopv2i64, int_x86_sse41_pblendvb>;
6598 }
6599
6600 let Predicates = [HasAVX2] in {
6601 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6602                                            memopv4i64, int_x86_avx2_pblendvb>;
6603 }
6604
6605 let Predicates = [HasAVX] in {
6606   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6607                             (v16i8 VR128:$src2))),
6608             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6609   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6610                             (v4i32 VR128:$src2))),
6611             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6612   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6613                             (v4f32 VR128:$src2))),
6614             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6615   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6616                             (v2i64 VR128:$src2))),
6617             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6618   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6619                             (v2f64 VR128:$src2))),
6620             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6621   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6622                             (v8i32 VR256:$src2))),
6623             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6624   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6625                             (v8f32 VR256:$src2))),
6626             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6627   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6628                             (v4i64 VR256:$src2))),
6629             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6630   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6631                             (v4f64 VR256:$src2))),
6632             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6633 }
6634
6635 let Predicates = [HasAVX2] in {
6636   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6637                             (v32i8 VR256:$src2))),
6638             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6639 }
6640
6641 /// SS41I_ternary_int - SSE 4.1 ternary operator
6642 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6643   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6644                                Intrinsic IntId> {
6645     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6646                     (ins VR128:$src1, VR128:$src2),
6647                     !strconcat(OpcodeStr,
6648                      "\t{$src2, $dst|$dst, $src2}"),
6649                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6650                     OpSize;
6651
6652     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6653                     (ins VR128:$src1, i128mem:$src2),
6654                     !strconcat(OpcodeStr,
6655                      "\t{$src2, $dst|$dst, $src2}"),
6656                     [(set VR128:$dst,
6657                       (IntId VR128:$src1,
6658                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6659   }
6660 }
6661
6662 let ExeDomain = SSEPackedDouble in
6663 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6664                                   int_x86_sse41_blendvpd>;
6665 let ExeDomain = SSEPackedSingle in
6666 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6667                                   int_x86_sse41_blendvps>;
6668 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6669                                   int_x86_sse41_pblendvb>;
6670
6671 let Predicates = [HasSSE41] in {
6672   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6673                             (v16i8 VR128:$src2))),
6674             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6675   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6676                             (v4i32 VR128:$src2))),
6677             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6678   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6679                             (v4f32 VR128:$src2))),
6680             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6681   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6682                             (v2i64 VR128:$src2))),
6683             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6684   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6685                             (v2f64 VR128:$src2))),
6686             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6687 }
6688
6689 let Predicates = [HasAVX] in
6690 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6691                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6692                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6693                        OpSize, VEX;
6694 let Predicates = [HasAVX2] in
6695 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6696                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6697                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6698                          OpSize, VEX;
6699 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6700                        "movntdqa\t{$src, $dst|$dst, $src}",
6701                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6702                        OpSize;
6703
6704 //===----------------------------------------------------------------------===//
6705 // SSE4.2 - Compare Instructions
6706 //===----------------------------------------------------------------------===//
6707
6708 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6709 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6710                               Intrinsic IntId128, bit Is2Addr = 1> {
6711   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6712        (ins VR128:$src1, VR128:$src2),
6713        !if(Is2Addr,
6714            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6715            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6716        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6717        OpSize;
6718   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6719        (ins VR128:$src1, i128mem:$src2),
6720        !if(Is2Addr,
6721            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6722            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6723        [(set VR128:$dst,
6724          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6725 }
6726
6727 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6728 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6729                                 Intrinsic IntId256> {
6730   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6731        (ins VR256:$src1, VR256:$src2),
6732        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6733        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6734        OpSize;
6735   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6736        (ins VR256:$src1, i256mem:$src2),
6737        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6738        [(set VR256:$dst,
6739          (IntId256 VR256:$src1, (memopv4i64 addr:$src2)))]>, OpSize;
6740 }
6741
6742 let Predicates = [HasAVX] in {
6743   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6744                                      0>, VEX_4V;
6745
6746   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6747             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6748   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6749             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6750 }
6751
6752 let Predicates = [HasAVX2] in {
6753   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6754                                        VEX_4V;
6755
6756   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, VR256:$src2)),
6757             (VPCMPGTQYrr VR256:$src1, VR256:$src2)>;
6758   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, (memop addr:$src2))),
6759             (VPCMPGTQYrm VR256:$src1, addr:$src2)>;
6760 }
6761
6762 let Constraints = "$src1 = $dst" in
6763   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6764
6765 let Predicates = [HasSSE42] in {
6766   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6767             (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6768   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6769             (PCMPGTQrm VR128:$src1, addr:$src2)>;
6770 }
6771
6772 //===----------------------------------------------------------------------===//
6773 // SSE4.2 - String/text Processing Instructions
6774 //===----------------------------------------------------------------------===//
6775
6776 // Packed Compare Implicit Length Strings, Return Mask
6777 multiclass pseudo_pcmpistrm<string asm> {
6778   def REG : PseudoI<(outs VR128:$dst),
6779                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6780     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6781                                                   imm:$src3))]>;
6782   def MEM : PseudoI<(outs VR128:$dst),
6783                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6784     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6785                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6786 }
6787
6788 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6789   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6790   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6791 }
6792
6793 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6794   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6795       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6796       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6797   let mayLoad = 1 in
6798   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6799       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6800       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6801 }
6802
6803 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6804   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6805       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6806       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6807   let mayLoad = 1 in
6808   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6809       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6810       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6811 }
6812
6813 // Packed Compare Explicit Length Strings, Return Mask
6814 multiclass pseudo_pcmpestrm<string asm> {
6815   def REG : PseudoI<(outs VR128:$dst),
6816                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6817     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6818                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6819   def MEM : PseudoI<(outs VR128:$dst),
6820                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6821     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6822                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6823 }
6824
6825 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6826   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6827   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6828 }
6829
6830 let Predicates = [HasAVX],
6831     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6832   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6833       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6834       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6835   let mayLoad = 1 in
6836   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6837       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6838       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6839 }
6840
6841 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6842   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6843       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6844       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6845   let mayLoad = 1 in
6846   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6847       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6848       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6849 }
6850
6851 // Packed Compare Implicit Length Strings, Return Index
6852 let Defs = [ECX, EFLAGS] in {
6853   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6854     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6855       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6856       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6857       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6858        (implicit EFLAGS)]>, OpSize;
6859     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6860       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6861       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6862       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6863        (implicit EFLAGS)]>, OpSize;
6864   }
6865 }
6866
6867 let Predicates = [HasAVX] in {
6868 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6869                                     VEX;
6870 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6871                                     VEX;
6872 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6873                                     VEX;
6874 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6875                                     VEX;
6876 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6877                                     VEX;
6878 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6879                                     VEX;
6880 }
6881
6882 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6883 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6884 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6885 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6886 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6887 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6888
6889 // Packed Compare Explicit Length Strings, Return Index
6890 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6891   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6892     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6893       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6894       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6895       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6896        (implicit EFLAGS)]>, OpSize;
6897     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6898       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6899       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6900        [(set ECX,
6901              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6902         (implicit EFLAGS)]>, OpSize;
6903   }
6904 }
6905
6906 let Predicates = [HasAVX] in {
6907 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6908                                     VEX;
6909 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6910                                     VEX;
6911 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6912                                     VEX;
6913 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6914                                     VEX;
6915 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6916                                     VEX;
6917 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6918                                     VEX;
6919 }
6920
6921 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6922 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6923 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6924 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6925 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6926 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6927
6928 //===----------------------------------------------------------------------===//
6929 // SSE4.2 - CRC Instructions
6930 //===----------------------------------------------------------------------===//
6931
6932 // No CRC instructions have AVX equivalents
6933
6934 // crc intrinsic instruction
6935 // This set of instructions are only rm, the only difference is the size
6936 // of r and m.
6937 let Constraints = "$src1 = $dst" in {
6938   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6939                       (ins GR32:$src1, i8mem:$src2),
6940                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6941                        [(set GR32:$dst,
6942                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6943                          (load addr:$src2)))]>;
6944   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6945                       (ins GR32:$src1, GR8:$src2),
6946                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6947                        [(set GR32:$dst,
6948                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6949   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6950                       (ins GR32:$src1, i16mem:$src2),
6951                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6952                        [(set GR32:$dst,
6953                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6954                          (load addr:$src2)))]>,
6955                          OpSize;
6956   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6957                       (ins GR32:$src1, GR16:$src2),
6958                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6959                        [(set GR32:$dst,
6960                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6961                          OpSize;
6962   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6963                       (ins GR32:$src1, i32mem:$src2),
6964                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6965                        [(set GR32:$dst,
6966                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6967                          (load addr:$src2)))]>;
6968   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6969                       (ins GR32:$src1, GR32:$src2),
6970                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6971                        [(set GR32:$dst,
6972                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6973   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6974                       (ins GR64:$src1, i8mem:$src2),
6975                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6976                        [(set GR64:$dst,
6977                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6978                          (load addr:$src2)))]>,
6979                          REX_W;
6980   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6981                       (ins GR64:$src1, GR8:$src2),
6982                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6983                        [(set GR64:$dst,
6984                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6985                          REX_W;
6986   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6987                       (ins GR64:$src1, i64mem:$src2),
6988                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6989                        [(set GR64:$dst,
6990                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6991                          (load addr:$src2)))]>,
6992                          REX_W;
6993   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6994                       (ins GR64:$src1, GR64:$src2),
6995                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6996                        [(set GR64:$dst,
6997                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6998                          REX_W;
6999 }
7000
7001 //===----------------------------------------------------------------------===//
7002 // AES-NI Instructions
7003 //===----------------------------------------------------------------------===//
7004
7005 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7006                               Intrinsic IntId128, bit Is2Addr = 1> {
7007   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7008        (ins VR128:$src1, VR128:$src2),
7009        !if(Is2Addr,
7010            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7011            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7012        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7013        OpSize;
7014   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7015        (ins VR128:$src1, i128mem:$src2),
7016        !if(Is2Addr,
7017            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7018            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7019        [(set VR128:$dst,
7020          (IntId128 VR128:$src1,
7021           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
7022 }
7023
7024 // Perform One Round of an AES Encryption/Decryption Flow
7025 let Predicates = [HasAVX, HasAES] in {
7026   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7027                          int_x86_aesni_aesenc, 0>, VEX_4V;
7028   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7029                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7030   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7031                          int_x86_aesni_aesdec, 0>, VEX_4V;
7032   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7033                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7034 }
7035
7036 let Constraints = "$src1 = $dst" in {
7037   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7038                          int_x86_aesni_aesenc>;
7039   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7040                          int_x86_aesni_aesenclast>;
7041   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7042                          int_x86_aesni_aesdec>;
7043   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7044                          int_x86_aesni_aesdeclast>;
7045 }
7046
7047 let Predicates = [HasAES] in {
7048   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
7049             (AESENCrr VR128:$src1, VR128:$src2)>;
7050   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
7051             (AESENCrm VR128:$src1, addr:$src2)>;
7052   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
7053             (AESENCLASTrr VR128:$src1, VR128:$src2)>;
7054   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
7055             (AESENCLASTrm VR128:$src1, addr:$src2)>;
7056   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
7057             (AESDECrr VR128:$src1, VR128:$src2)>;
7058   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
7059             (AESDECrm VR128:$src1, addr:$src2)>;
7060   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
7061             (AESDECLASTrr VR128:$src1, VR128:$src2)>;
7062   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
7063             (AESDECLASTrm VR128:$src1, addr:$src2)>;
7064 }
7065
7066 let Predicates = [HasAVX, HasAES], AddedComplexity = 20 in {
7067   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
7068             (VAESENCrr VR128:$src1, VR128:$src2)>;
7069   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
7070             (VAESENCrm VR128:$src1, addr:$src2)>;
7071   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
7072             (VAESENCLASTrr VR128:$src1, VR128:$src2)>;
7073   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
7074             (VAESENCLASTrm VR128:$src1, addr:$src2)>;
7075   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
7076             (VAESDECrr VR128:$src1, VR128:$src2)>;
7077   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
7078             (VAESDECrm VR128:$src1, addr:$src2)>;
7079   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
7080             (VAESDECLASTrr VR128:$src1, VR128:$src2)>;
7081   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
7082             (VAESDECLASTrm VR128:$src1, addr:$src2)>;
7083 }
7084
7085 // Perform the AES InvMixColumn Transformation
7086 let Predicates = [HasAVX, HasAES] in {
7087   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7088       (ins VR128:$src1),
7089       "vaesimc\t{$src1, $dst|$dst, $src1}",
7090       [(set VR128:$dst,
7091         (int_x86_aesni_aesimc VR128:$src1))]>,
7092       OpSize, VEX;
7093   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7094       (ins i128mem:$src1),
7095       "vaesimc\t{$src1, $dst|$dst, $src1}",
7096       [(set VR128:$dst,
7097         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
7098       OpSize, VEX;
7099 }
7100 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7101   (ins VR128:$src1),
7102   "aesimc\t{$src1, $dst|$dst, $src1}",
7103   [(set VR128:$dst,
7104     (int_x86_aesni_aesimc VR128:$src1))]>,
7105   OpSize;
7106 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7107   (ins i128mem:$src1),
7108   "aesimc\t{$src1, $dst|$dst, $src1}",
7109   [(set VR128:$dst,
7110     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
7111   OpSize;
7112
7113 // AES Round Key Generation Assist
7114 let Predicates = [HasAVX, HasAES] in {
7115   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7116       (ins VR128:$src1, i8imm:$src2),
7117       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7118       [(set VR128:$dst,
7119         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7120       OpSize, VEX;
7121   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7122       (ins i128mem:$src1, i8imm:$src2),
7123       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7124       [(set VR128:$dst,
7125         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7126                                         imm:$src2))]>,
7127       OpSize, VEX;
7128 }
7129 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7130   (ins VR128:$src1, i8imm:$src2),
7131   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7132   [(set VR128:$dst,
7133     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7134   OpSize;
7135 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7136   (ins i128mem:$src1, i8imm:$src2),
7137   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7138   [(set VR128:$dst,
7139     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7140                                     imm:$src2))]>,
7141   OpSize;
7142
7143 //===----------------------------------------------------------------------===//
7144 // CLMUL Instructions
7145 //===----------------------------------------------------------------------===//
7146
7147 // Carry-less Multiplication instructions
7148 let neverHasSideEffects = 1 in {
7149 let Constraints = "$src1 = $dst" in {
7150 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7151            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7152            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7153            []>;
7154
7155 let mayLoad = 1 in
7156 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7157            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7158            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7159            []>;
7160 }
7161
7162 // AVX carry-less Multiplication instructions
7163 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7164            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7165            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7166            []>;
7167
7168 let mayLoad = 1 in
7169 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7170            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7171            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7172            []>;
7173 }
7174
7175
7176 multiclass pclmul_alias<string asm, int immop> {
7177   def : InstAlias<!strconcat("pclmul", asm,
7178                            "dq {$src, $dst|$dst, $src}"),
7179                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7180
7181   def : InstAlias<!strconcat("pclmul", asm,
7182                              "dq {$src, $dst|$dst, $src}"),
7183                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7184
7185   def : InstAlias<!strconcat("vpclmul", asm,
7186                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7187                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7188
7189   def : InstAlias<!strconcat("vpclmul", asm,
7190                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7191                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7192 }
7193 defm : pclmul_alias<"hqhq", 0x11>;
7194 defm : pclmul_alias<"hqlq", 0x01>;
7195 defm : pclmul_alias<"lqhq", 0x10>;
7196 defm : pclmul_alias<"lqlq", 0x00>;
7197
7198 //===----------------------------------------------------------------------===//
7199 // AVX Instructions
7200 //===----------------------------------------------------------------------===//
7201
7202 //===----------------------------------------------------------------------===//
7203 // VBROADCAST - Load from memory and broadcast to all elements of the
7204 //              destination operand
7205 //
7206 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7207                     X86MemOperand x86memop, Intrinsic Int> :
7208   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7209         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7210         [(set RC:$dst, (Int addr:$src))]>, VEX;
7211
7212 // AVX2 adds register forms
7213 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7214                          Intrinsic Int> :
7215   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7216          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7217          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7218
7219 let ExeDomain = SSEPackedSingle in {
7220   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7221                                       int_x86_avx_vbroadcast_ss>;
7222   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7223                                       int_x86_avx_vbroadcast_ss_256>;
7224 }
7225 let ExeDomain = SSEPackedDouble in
7226 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7227                                     int_x86_avx_vbroadcast_sd_256>;
7228 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7229                                    int_x86_avx_vbroadcastf128_pd_256>;
7230
7231 let ExeDomain = SSEPackedSingle in {
7232   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7233                                            int_x86_avx2_vbroadcast_ss_ps>;
7234   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7235                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7236 }
7237 let ExeDomain = SSEPackedDouble in
7238 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7239                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7240
7241 let Predicates = [HasAVX2] in
7242 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7243                                    int_x86_avx2_vbroadcasti128>;
7244
7245 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7246           (VBROADCASTF128 addr:$src)>;
7247
7248
7249 //===----------------------------------------------------------------------===//
7250 // VINSERTF128 - Insert packed floating-point values
7251 //
7252 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7253 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7254           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7255           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7256           []>, VEX_4V;
7257 let mayLoad = 1 in
7258 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7259           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7260           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7261           []>, VEX_4V;
7262 }
7263
7264 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7265           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7266 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7267           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7268 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7269           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7270
7271 //===----------------------------------------------------------------------===//
7272 // VEXTRACTF128 - Extract packed floating-point values
7273 //
7274 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7275 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7276           (ins VR256:$src1, i8imm:$src2),
7277           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7278           []>, VEX;
7279 let mayStore = 1 in
7280 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7281           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7282           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7283           []>, VEX;
7284 }
7285
7286 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7287           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7288 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7289           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7290 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7291           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7292
7293 //===----------------------------------------------------------------------===//
7294 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7295 //
7296 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7297                           Intrinsic IntLd, Intrinsic IntLd256,
7298                           Intrinsic IntSt, Intrinsic IntSt256> {
7299   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7300              (ins VR128:$src1, f128mem:$src2),
7301              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7302              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7303              VEX_4V;
7304   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7305              (ins VR256:$src1, f256mem:$src2),
7306              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7307              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7308              VEX_4V;
7309   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7310              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7311              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7312              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7313   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7314              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7315              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7316              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7317 }
7318
7319 let ExeDomain = SSEPackedSingle in
7320 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7321                                  int_x86_avx_maskload_ps,
7322                                  int_x86_avx_maskload_ps_256,
7323                                  int_x86_avx_maskstore_ps,
7324                                  int_x86_avx_maskstore_ps_256>;
7325 let ExeDomain = SSEPackedDouble in
7326 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7327                                  int_x86_avx_maskload_pd,
7328                                  int_x86_avx_maskload_pd_256,
7329                                  int_x86_avx_maskstore_pd,
7330                                  int_x86_avx_maskstore_pd_256>;
7331
7332 //===----------------------------------------------------------------------===//
7333 // VPERMIL - Permute Single and Double Floating-Point Values
7334 //
7335 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7336                       RegisterClass RC, X86MemOperand x86memop_f,
7337                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7338                       Intrinsic IntVar, Intrinsic IntImm> {
7339   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7340              (ins RC:$src1, RC:$src2),
7341              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7342              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7343   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7344              (ins RC:$src1, x86memop_i:$src2),
7345              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7346              [(set RC:$dst, (IntVar RC:$src1,
7347                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7348
7349   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7350              (ins RC:$src1, i8imm:$src2),
7351              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7352              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7353   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7354              (ins x86memop_f:$src1, i8imm:$src2),
7355              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7356              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7357 }
7358
7359 let ExeDomain = SSEPackedSingle in {
7360   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7361                                memopv4f32, memopv2i64,
7362                                int_x86_avx_vpermilvar_ps,
7363                                int_x86_avx_vpermil_ps>;
7364   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7365                                memopv8f32, memopv4i64,
7366                                int_x86_avx_vpermilvar_ps_256,
7367                                int_x86_avx_vpermil_ps_256>;
7368 }
7369 let ExeDomain = SSEPackedDouble in {
7370   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7371                                memopv2f64, memopv2i64,
7372                                int_x86_avx_vpermilvar_pd,
7373                                int_x86_avx_vpermil_pd>;
7374   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7375                                memopv4f64, memopv4i64,
7376                                int_x86_avx_vpermilvar_pd_256,
7377                                int_x86_avx_vpermil_pd_256>;
7378 }
7379
7380 def : Pat<(v8f32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7381           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7382 def : Pat<(v4f64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7383           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7384 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7385           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7386 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7387           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7388 def : Pat<(v8f32 (X86VPermilp (memopv8f32 addr:$src1), (i8 imm:$imm))),
7389           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7390 def : Pat<(v4f64 (X86VPermilp (memopv4f64 addr:$src1), (i8 imm:$imm))),
7391           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7392 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7393                                (i8 imm:$imm))),
7394           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7395 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7396           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7397
7398 //===----------------------------------------------------------------------===//
7399 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7400 //
7401 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7402 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7403           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7404           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7405           []>, VEX_4V;
7406 let mayLoad = 1 in
7407 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7408           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7409           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7410           []>, VEX_4V;
7411 }
7412
7413 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7414           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7415 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7416           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7417 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7418           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7419
7420 def : Pat<(int_x86_avx_vperm2f128_ps_256
7421                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7422           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7423 def : Pat<(int_x86_avx_vperm2f128_pd_256
7424                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7425           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7426 def : Pat<(int_x86_avx_vperm2f128_si_256
7427                   VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)), imm:$src3),
7428           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7429
7430 //===----------------------------------------------------------------------===//
7431 // VZERO - Zero YMM registers
7432 //
7433 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7434             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7435   // Zero All YMM registers
7436   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7437                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7438
7439   // Zero Upper bits of YMM registers
7440   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7441                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7442 }
7443
7444 //===----------------------------------------------------------------------===//
7445 // Half precision conversion instructions
7446 //===----------------------------------------------------------------------===//
7447 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7448 let Predicates = [HasAVX, HasF16C] in {
7449   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7450              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7451              [(set RC:$dst, (Int VR128:$src))]>,
7452              T8, OpSize, VEX;
7453   let neverHasSideEffects = 1, mayLoad = 1 in
7454   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7455              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7456 }
7457 }
7458
7459 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7460 let Predicates = [HasAVX, HasF16C] in {
7461   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7462                (ins RC:$src1, i32i8imm:$src2),
7463                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7464                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7465                TA, OpSize, VEX;
7466   let neverHasSideEffects = 1, mayLoad = 1 in
7467   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7468                (ins RC:$src1, i32i8imm:$src2),
7469                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7470                TA, OpSize, VEX;
7471 }
7472 }
7473
7474 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7475 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7476 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7477 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7478
7479 //===----------------------------------------------------------------------===//
7480 // AVX2 Instructions
7481 //===----------------------------------------------------------------------===//
7482
7483 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7484 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7485                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7486                  X86MemOperand x86memop> {
7487   let isCommutable = 1 in
7488   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7489         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7490         !strconcat(OpcodeStr,
7491             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7492         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7493         VEX_4V;
7494   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7495         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7496         !strconcat(OpcodeStr,
7497             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7498         [(set RC:$dst,
7499           (IntId RC:$src1,
7500            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7501         VEX_4V;
7502 }
7503
7504 let isCommutable = 0 in {
7505 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7506                                    VR128, memopv2i64, i128mem>;
7507 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7508                                     VR256, memopv4i64, i256mem>;
7509 }
7510
7511 //===----------------------------------------------------------------------===//
7512 // VPBROADCAST - Load from memory and broadcast to all elements of the
7513 //               destination operand
7514 //
7515 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7516                           X86MemOperand x86memop, PatFrag ld_frag,
7517                           Intrinsic Int128, Intrinsic Int256> {
7518   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7519                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7520                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7521   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7522                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7523                   [(set VR128:$dst,
7524                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7525   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7526                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7527                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7528   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7529                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7530                    [(set VR256:$dst,
7531                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7532 }
7533
7534 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7535                                     int_x86_avx2_pbroadcastb_128,
7536                                     int_x86_avx2_pbroadcastb_256>;
7537 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7538                                     int_x86_avx2_pbroadcastw_128,
7539                                     int_x86_avx2_pbroadcastw_256>;
7540 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7541                                     int_x86_avx2_pbroadcastd_128,
7542                                     int_x86_avx2_pbroadcastd_256>;
7543 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7544                                     int_x86_avx2_pbroadcastq_128,
7545                                     int_x86_avx2_pbroadcastq_256>;
7546
7547 let Predicates = [HasAVX2] in {
7548   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7549           (VPBROADCASTBrm addr:$src)>;
7550   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7551           (VPBROADCASTBYrm addr:$src)>;
7552   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7553           (VPBROADCASTWrm addr:$src)>;
7554   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7555           (VPBROADCASTWYrm addr:$src)>;
7556   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7557           (VPBROADCASTDrm addr:$src)>;
7558   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7559           (VPBROADCASTDYrm addr:$src)>;
7560   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7561           (VPBROADCASTQrm addr:$src)>;
7562   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7563           (VPBROADCASTQYrm addr:$src)>;
7564 }
7565
7566 // AVX1 broadcast patterns
7567 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7568           (VBROADCASTSSYrm addr:$src)>;
7569 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7570           (VBROADCASTSDrm addr:$src)>;
7571 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7572           (VBROADCASTSSYrm addr:$src)>;
7573 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7574           (VBROADCASTSDrm addr:$src)>;
7575
7576 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7577           (VBROADCASTSSrm addr:$src)>;
7578 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7579           (VBROADCASTSSrm addr:$src)>;
7580
7581 //===----------------------------------------------------------------------===//
7582 // VPERM - Permute instructions
7583 //
7584
7585 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7586                      Intrinsic Int> {
7587   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7588                    (ins VR256:$src1, VR256:$src2),
7589                    !strconcat(OpcodeStr,
7590                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7591                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7592   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7593                    (ins VR256:$src1, i256mem:$src2),
7594                    !strconcat(OpcodeStr,
7595                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7596                    [(set VR256:$dst, (Int VR256:$src1,
7597                                       (bitconvert (mem_frag addr:$src2))))]>,
7598                    VEX_4V;
7599 }
7600
7601 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7602 let ExeDomain = SSEPackedSingle in
7603 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7604
7605 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7606                          Intrinsic Int> {
7607   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7608                      (ins VR256:$src1, i8imm:$src2),
7609                      !strconcat(OpcodeStr,
7610                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7611                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7612   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7613                      (ins i256mem:$src1, i8imm:$src2),
7614                      !strconcat(OpcodeStr,
7615                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7616                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7617                      VEX;
7618 }
7619
7620 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7621                             VEX_W;
7622 let ExeDomain = SSEPackedDouble in
7623 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7624                              VEX_W;
7625
7626 //===----------------------------------------------------------------------===//
7627 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7628 //
7629 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7630           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7631           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7632           [(set VR256:$dst,
7633            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7634           VEX_4V;
7635 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7636           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7637           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7638           [(set VR256:$dst,
7639            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7640             imm:$src3))]>,
7641           VEX_4V;
7642
7643 let Predicates = [HasAVX2] in {
7644 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7645           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7646 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7647           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7648 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7649           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7650 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7651           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7652
7653 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7654                   (i8 imm:$imm))),
7655           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7656 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7657                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7658           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7659 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7660                   (i8 imm:$imm))),
7661           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7662 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7663                   (i8 imm:$imm))),
7664           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7665 }
7666
7667 // AVX1 patterns
7668 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7669           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7670 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7671           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7672 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7673           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7674 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7675           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7676 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7677           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7678 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7679           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7680
7681 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7682                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7683           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7684 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7685                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7686           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7687 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7688                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7689           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7690 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7691                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7692           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7693 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7694                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7695           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7696 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7697                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7698           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7699
7700
7701 //===----------------------------------------------------------------------===//
7702 // VINSERTI128 - Insert packed integer values
7703 //
7704 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7705           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7706           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7707           [(set VR256:$dst,
7708             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7709           VEX_4V;
7710 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7711           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7712           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7713           [(set VR256:$dst,
7714             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7715              imm:$src3))]>, VEX_4V;
7716
7717 let Predicates = [HasAVX2] in {
7718 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7719                                    (i32 imm)),
7720           (VINSERTI128rr VR256:$src1, VR128:$src2,
7721                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7722 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7723                                    (i32 imm)),
7724           (VINSERTI128rr VR256:$src1, VR128:$src2,
7725                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7726 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7727                                    (i32 imm)),
7728           (VINSERTI128rr VR256:$src1, VR128:$src2,
7729                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7730 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7731                                    (i32 imm)),
7732           (VINSERTI128rr VR256:$src1, VR128:$src2,
7733                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7734 }
7735
7736 // AVX1 patterns
7737 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7738                                    (i32 imm)),
7739           (VINSERTF128rr VR256:$src1, VR128:$src2,
7740                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7741 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7742                                    (i32 imm)),
7743           (VINSERTF128rr VR256:$src1, VR128:$src2,
7744                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7745 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7746                                    (i32 imm)),
7747           (VINSERTF128rr VR256:$src1, VR128:$src2,
7748                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7749 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7750                                    (i32 imm)),
7751           (VINSERTF128rr VR256:$src1, VR128:$src2,
7752                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7753 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7754                                    (i32 imm)),
7755           (VINSERTF128rr VR256:$src1, VR128:$src2,
7756                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7757 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7758                                    (i32 imm)),
7759           (VINSERTF128rr VR256:$src1, VR128:$src2,
7760                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7761
7762 //===----------------------------------------------------------------------===//
7763 // VEXTRACTI128 - Extract packed integer values
7764 //
7765 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7766           (ins VR256:$src1, i8imm:$src2),
7767           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7768           [(set VR128:$dst,
7769             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7770           VEX;
7771 let neverHasSideEffects = 1, mayStore = 1 in
7772 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7773           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7774           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7775
7776 let Predicates = [HasAVX2] in {
7777 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7778           (v2i64 (VEXTRACTI128rr
7779                     (v4i64 VR256:$src1),
7780                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7781 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7782           (v4i32 (VEXTRACTI128rr
7783                     (v8i32 VR256:$src1),
7784                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7785 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7786           (v8i16 (VEXTRACTI128rr
7787                     (v16i16 VR256:$src1),
7788                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7789 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7790           (v16i8 (VEXTRACTI128rr
7791                     (v32i8 VR256:$src1),
7792                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7793 }
7794
7795 // AVX1 patterns
7796 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7797           (v4f32 (VEXTRACTF128rr
7798                     (v8f32 VR256:$src1),
7799                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7800 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7801           (v2f64 (VEXTRACTF128rr
7802                     (v4f64 VR256:$src1),
7803                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7804 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7805           (v2i64 (VEXTRACTF128rr
7806                     (v4i64 VR256:$src1),
7807                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7808 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7809           (v4i32 (VEXTRACTF128rr
7810                     (v8i32 VR256:$src1),
7811                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7812 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7813           (v8i16 (VEXTRACTF128rr
7814                     (v16i16 VR256:$src1),
7815                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7816 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7817           (v16i8 (VEXTRACTF128rr
7818                     (v32i8 VR256:$src1),
7819                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7820
7821 //===----------------------------------------------------------------------===//
7822 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7823 //
7824 multiclass avx2_pmovmask<string OpcodeStr,
7825                          Intrinsic IntLd128, Intrinsic IntLd256,
7826                          Intrinsic IntSt128, Intrinsic IntSt256> {
7827   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7828              (ins VR128:$src1, i128mem:$src2),
7829              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7830              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7831   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7832              (ins VR256:$src1, i256mem:$src2),
7833              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7834              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7835   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7836              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7837              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7838              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7839   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7840              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7841              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7842              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7843 }
7844
7845 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7846                                 int_x86_avx2_maskload_d,
7847                                 int_x86_avx2_maskload_d_256,
7848                                 int_x86_avx2_maskstore_d,
7849                                 int_x86_avx2_maskstore_d_256>;
7850 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7851                                 int_x86_avx2_maskload_q,
7852                                 int_x86_avx2_maskload_q_256,
7853                                 int_x86_avx2_maskstore_q,
7854                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7855
7856
7857 //===----------------------------------------------------------------------===//
7858 // Variable Bit Shifts
7859 //
7860 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7861                           ValueType vt128, ValueType vt256> {
7862   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7863              (ins VR128:$src1, VR128:$src2),
7864              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7865              [(set VR128:$dst,
7866                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7867              VEX_4V;
7868   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7869              (ins VR128:$src1, i128mem:$src2),
7870              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7871              [(set VR128:$dst,
7872                (vt128 (OpNode VR128:$src1,
7873                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7874              VEX_4V;
7875   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7876              (ins VR256:$src1, VR256:$src2),
7877              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7878              [(set VR256:$dst,
7879                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7880              VEX_4V;
7881   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7882              (ins VR256:$src1, i256mem:$src2),
7883              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7884              [(set VR256:$dst,
7885                (vt256 (OpNode VR256:$src1,
7886                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7887              VEX_4V;
7888 }
7889
7890 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7891 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7892 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7893 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7894 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;