lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE scalar FP Instructions
  19 //===----------------------------------------------------------------------===//
  20
  21 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
  22 // instruction selection into a branch sequence.
  23 let Uses = [EFLAGS], usesCustomInserter = 1 in {
  24   def CMOV_FR32 : I<0, Pseudo,
  25                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
  26                     "#CMOV_FR32 PSEUDO!",
  27                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
  28                                                   EFLAGS))]>;
  29   def CMOV_FR64 : I<0, Pseudo,
  30                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
  31                     "#CMOV_FR64 PSEUDO!",
  32                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
  33                                                   EFLAGS))]>;
  34   def CMOV_V4F32 : I<0, Pseudo,
  35                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
  36                     "#CMOV_V4F32 PSEUDO!",
  37                     [(set VR128:$dst,
  38                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
  39                                           EFLAGS)))]>;
  40   def CMOV_V2F64 : I<0, Pseudo,
  41                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
  42                     "#CMOV_V2F64 PSEUDO!",
  43                     [(set VR128:$dst,
  44                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
  45                                           EFLAGS)))]>;
  46   def CMOV_V2I64 : I<0, Pseudo,
  47                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
  48                     "#CMOV_V2I64 PSEUDO!",
  49                     [(set VR128:$dst,
  50                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
  51                                           EFLAGS)))]>;
  52 }
  53
  54 //===----------------------------------------------------------------------===//
  55 // SSE 1 & 2 Instructions Classes
  56 //===----------------------------------------------------------------------===//
  57
  58 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  59 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  60                            RegisterClass RC, X86MemOperand x86memop,
  61                            bit Is2Addr = 1> {
  62   let isCommutable = 1 in {
  63     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  64        !if(Is2Addr,
  65            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  66            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  67        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  68   }
  69   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  70        !if(Is2Addr,
  71            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  72            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  73        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  74 }
  75
  76 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  77 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  78                              string asm, string SSEVer, string FPSizeStr,
  79                              Operand memopr, ComplexPattern mem_cpat,
  80                              bit Is2Addr = 1> {
  81   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  82        !if(Is2Addr,
  83            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  84            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  85        [(set RC:$dst, (!nameconcat<Intrinsic>("int_x86_sse",
  86                        !strconcat(SSEVer, !strconcat("_",
  87                        !strconcat(OpcodeStr, FPSizeStr))))
  88              RC:$src1, RC:$src2))]>;
  89   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  90        !if(Is2Addr,
  91            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  92            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  93        [(set RC:$dst, (!nameconcat<Intrinsic>("int_x86_sse",
  94                        !strconcat(SSEVer, !strconcat("_",
  95                        !strconcat(OpcodeStr, FPSizeStr))))
  96              RC:$src1, mem_cpat:$src2))]>;
  97 }
  98
  99 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 100 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 101                            RegisterClass RC, ValueType vt,
 102                            X86MemOperand x86memop, PatFrag mem_frag,
 103                            Domain d, bit Is2Addr = 1> {
 104   let isCommutable = 1 in
 105     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 106        !if(Is2Addr,
 107            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 108            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 109        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
 110   let mayLoad = 1 in
 111     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 112        !if(Is2Addr,
 113            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 114            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 115        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 119 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 120                                       string OpcodeStr, X86MemOperand x86memop,
 121                                       list<dag> pat_rr, list<dag> pat_rm,
 122                                       bit Is2Addr = 1> {
 123   let isCommutable = 1 in
 124     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 125        !if(Is2Addr,
 126            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 127            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 128        pat_rr, d>;
 129   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 130        !if(Is2Addr,
 131            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 132            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 133        pat_rm, d>;
 134 }
 135
 136 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 137 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 138                            string asm, string SSEVer, string FPSizeStr,
 139                            X86MemOperand x86memop, PatFrag mem_frag,
 140                            Domain d, bit Is2Addr = 1> {
 141   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 142        !if(Is2Addr,
 143            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 144            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 145            [(set RC:$dst, (!nameconcat<Intrinsic>("int_x86_",
 146                            !strconcat(SSEVer, !strconcat("_",
 147                            !strconcat(OpcodeStr, FPSizeStr))))
 148                  RC:$src1, RC:$src2))], d>;
 149   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 150        !if(Is2Addr,
 151            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 152            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 153        [(set RC:$dst, (!nameconcat<Intrinsic>("int_x86_",
 154                        !strconcat(SSEVer, !strconcat("_",
 155                        !strconcat(OpcodeStr, FPSizeStr))))
 156              RC:$src1, (mem_frag addr:$src2)))], d>;
 157 }
 158
 159 //===----------------------------------------------------------------------===//
 160 // SSE 1 & 2 - Move Instructions
 161 //===----------------------------------------------------------------------===//
 162
 163 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 164       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 165       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 166
 167 // Loading from memory automatically zeroing upper bits.
 168 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 169                     PatFrag mem_pat, string OpcodeStr> :
 170       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 171          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 172                         [(set RC:$dst, (mem_pat addr:$src))]>;
 173
 174 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 175 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 176 // is used instead. Register-to-register movss/movsd is not modeled as an
 177 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 178 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 179 let isAsmParserOnly = 1 in {
 180   def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 181                   "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 182   def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 183                   "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 184
 185   let canFoldAsLoad = 1, isReMaterializable = 1 in {
 186     def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 187
 188     let AddedComplexity = 20 in
 189       def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 190   }
 191 }
 192
 193 let Constraints = "$src1 = $dst" in {
 194   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 195                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 196   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 197                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 198 }
 199
 200 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 201   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 202
 203   let AddedComplexity = 20 in
 204     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 205 }
 206
 207 let AddedComplexity = 15 in {
 208 // Extract the low 32-bit value from one vector and insert it into another.
 209 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 210           (MOVSSrr (v4f32 VR128:$src1),
 211                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 212 // Extract the low 64-bit value from one vector and insert it into another.
 213 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 214           (MOVSDrr (v2f64 VR128:$src1),
 215                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 216 }
 217
 218 // Implicitly promote a 32-bit scalar to a vector.
 219 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 220           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 221 // Implicitly promote a 64-bit scalar to a vector.
 222 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 223           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 224
 225 let AddedComplexity = 20 in {
 226 // MOVSSrm zeros the high parts of the register; represent this
 227 // with SUBREG_TO_REG.
 228 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 229           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 230 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 231           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 232 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 233           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 234 // MOVSDrm zeros the high parts of the register; represent this
 235 // with SUBREG_TO_REG.
 236 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 237           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 238 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 239           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 240 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 241           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 242 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 243           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 244 def : Pat<(v2f64 (X86vzload addr:$src)),
 245           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 246 }
 247
 248 // Store scalar value to memory.
 249 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 250                   "movss\t{$src, $dst|$dst, $src}",
 251                   [(store FR32:$src, addr:$dst)]>;
 252 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 253                   "movsd\t{$src, $dst|$dst, $src}",
 254                   [(store FR64:$src, addr:$dst)]>;
 255
 256 let isAsmParserOnly = 1 in {
 257 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 258                   "movss\t{$src, $dst|$dst, $src}",
 259                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 260 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 261                   "movsd\t{$src, $dst|$dst, $src}",
 262                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 263 }
 264
 265 // Extract and store.
 266 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 267                  addr:$dst),
 268           (MOVSSmr addr:$dst,
 269                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 270 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 271                  addr:$dst),
 272           (MOVSDmr addr:$dst,
 273                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 274
 275 // Move Aligned/Unaligned floating point values
 276 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 277                             X86MemOperand x86memop, PatFrag ld_frag,
 278                             string asm, Domain d,
 279                             bit IsReMaterializable = 1> {
 280 let neverHasSideEffects = 1 in
 281   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 282               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 283 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 284   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 285               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 286                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 287 }
 288
 289 let isAsmParserOnly = 1 in {
 290 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 291                               "movaps", SSEPackedSingle>, VEX;
 292 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 293                               "movapd", SSEPackedDouble>, OpSize, VEX;
 294 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 295                               "movups", SSEPackedSingle>, VEX;
 296 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 297                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 298
 299 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 300                               "movaps", SSEPackedSingle>, VEX;
 301 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 302                               "movapd", SSEPackedDouble>, OpSize, VEX;
 303 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 304                               "movups", SSEPackedSingle>, VEX;
 305 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 306                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 307 }
 308 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 309                               "movaps", SSEPackedSingle>, TB;
 310 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 311                               "movapd", SSEPackedDouble>, TB, OpSize;
 312 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 313                               "movups", SSEPackedSingle>, TB;
 314 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 315                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 316
 317 let isAsmParserOnly = 1 in {
 318 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 319                    "movaps\t{$src, $dst|$dst, $src}",
 320                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 321 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 322                    "movapd\t{$src, $dst|$dst, $src}",
 323                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 324 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 325                    "movups\t{$src, $dst|$dst, $src}",
 326                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 327 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 328                    "movupd\t{$src, $dst|$dst, $src}",
 329                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 330 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 331                    "movaps\t{$src, $dst|$dst, $src}",
 332                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 333 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 334                    "movapd\t{$src, $dst|$dst, $src}",
 335                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 336 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 337                    "movups\t{$src, $dst|$dst, $src}",
 338                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 339 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 340                    "movupd\t{$src, $dst|$dst, $src}",
 341                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 342 }
 343
 344 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 345 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 346           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 347
 348 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 349 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 350           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 351
 352 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 353                    "movaps\t{$src, $dst|$dst, $src}",
 354                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 355 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 356                    "movapd\t{$src, $dst|$dst, $src}",
 357                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 358 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 359                    "movups\t{$src, $dst|$dst, $src}",
 360                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 361 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 362                    "movupd\t{$src, $dst|$dst, $src}",
 363                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 364
 365 // Intrinsic forms of MOVUPS/D load and store
 366 let isAsmParserOnly = 1 in {
 367   let canFoldAsLoad = 1, isReMaterializable = 1 in
 368   def VMOVUPSrm_Int : VPSI<0x10, MRMSrcMem, (outs VR128:$dst),
 369              (ins f128mem:$src),
 370              "movups\t{$src, $dst|$dst, $src}",
 371              [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>, VEX;
 372   def VMOVUPDrm_Int : VPDI<0x10, MRMSrcMem, (outs VR128:$dst),
 373              (ins f128mem:$src),
 374              "movupd\t{$src, $dst|$dst, $src}",
 375              [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>, VEX;
 376   def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 377              (ins f128mem:$dst, VR128:$src),
 378              "movups\t{$src, $dst|$dst, $src}",
 379              [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 380   def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 381              (ins f128mem:$dst, VR128:$src),
 382              "movupd\t{$src, $dst|$dst, $src}",
 383              [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 384 }
 385 let canFoldAsLoad = 1, isReMaterializable = 1 in
 386 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 387                        "movups\t{$src, $dst|$dst, $src}",
 388                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 389 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 390                        "movupd\t{$src, $dst|$dst, $src}",
 391                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 392
 393 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 394                        "movups\t{$src, $dst|$dst, $src}",
 395                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 396 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 397                        "movupd\t{$src, $dst|$dst, $src}",
 398                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 399
 400 // Move Low/High packed floating point values
 401 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 402                                  PatFrag mov_frag, string base_opc,
 403                                  string asm_opr> {
 404   def PSrm : PI<opc, MRMSrcMem,
 405          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 406          !strconcat(!strconcat(base_opc,"s"), asm_opr),
 407      [(set RC:$dst,
 408        (mov_frag RC:$src1,
 409               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 410               SSEPackedSingle>, TB;
 411
 412   def PDrm : PI<opc, MRMSrcMem,
 413          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 414          !strconcat(!strconcat(base_opc,"d"), asm_opr),
 415      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 416                               (scalar_to_vector (loadf64 addr:$src2)))))],
 417               SSEPackedDouble>, TB, OpSize;
 418 }
 419
 420 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 421   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 422                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 423   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 424                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 425 }
 426 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 427   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 428                                    "\t{$src2, $dst|$dst, $src2}">;
 429   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 430                                    "\t{$src2, $dst|$dst, $src2}">;
 431 }
 432
 433 let isAsmParserOnly = 1 in {
 434 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 435                    "movlps\t{$src, $dst|$dst, $src}",
 436                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 437                                  (iPTR 0))), addr:$dst)]>, VEX;
 438 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 439                    "movlpd\t{$src, $dst|$dst, $src}",
 440                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 441                                  (iPTR 0))), addr:$dst)]>, VEX;
 442 }
 443 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 444                    "movlps\t{$src, $dst|$dst, $src}",
 445                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 446                                  (iPTR 0))), addr:$dst)]>;
 447 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 448                    "movlpd\t{$src, $dst|$dst, $src}",
 449                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 450                                  (iPTR 0))), addr:$dst)]>;
 451
 452 // v2f64 extract element 1 is always custom lowered to unpack high to low
 453 // and extract element 0 so the non-store version isn't too horrible.
 454 let isAsmParserOnly = 1 in {
 455 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 456                    "movhps\t{$src, $dst|$dst, $src}",
 457                    [(store (f64 (vector_extract
 458                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 459                                          (undef)), (iPTR 0))), addr:$dst)]>,
 460                    VEX;
 461 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 462                    "movhpd\t{$src, $dst|$dst, $src}",
 463                    [(store (f64 (vector_extract
 464                                  (v2f64 (unpckh VR128:$src, (undef))),
 465                                  (iPTR 0))), addr:$dst)]>,
 466                    VEX;
 467 }
 468 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 469                    "movhps\t{$src, $dst|$dst, $src}",
 470                    [(store (f64 (vector_extract
 471                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 472                                          (undef)), (iPTR 0))), addr:$dst)]>;
 473 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 474                    "movhpd\t{$src, $dst|$dst, $src}",
 475                    [(store (f64 (vector_extract
 476                                  (v2f64 (unpckh VR128:$src, (undef))),
 477                                  (iPTR 0))), addr:$dst)]>;
 478
 479 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 480   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 481                                        (ins VR128:$src1, VR128:$src2),
 482                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 483                       [(set VR128:$dst,
 484                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 485                       VEX_4V;
 486   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 487                                        (ins VR128:$src1, VR128:$src2),
 488                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 489                       [(set VR128:$dst,
 490                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 491                       VEX_4V;
 492 }
 493 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 494   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 495                                        (ins VR128:$src1, VR128:$src2),
 496                       "movlhps\t{$src2, $dst|$dst, $src2}",
 497                       [(set VR128:$dst,
 498                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 499   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 500                                        (ins VR128:$src1, VR128:$src2),
 501                       "movhlps\t{$src2, $dst|$dst, $src2}",
 502                       [(set VR128:$dst,
 503                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 504 }
 505
 506 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 507           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 508 let AddedComplexity = 20 in {
 509   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 510             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 511   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 512             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 513 }
 514
 515 //===----------------------------------------------------------------------===//
 516 // SSE 1 & 2 - Conversion Instructions
 517 //===----------------------------------------------------------------------===//
 518
 519 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 520                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 521                      string asm> {
 522   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 523                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 524   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 525                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 526 }
 527
 528 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 529                           X86MemOperand x86memop, string asm> {
 530   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 531                         []>;
 532   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 533                         []>;
 534 }
 535
 536 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 537                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 538                          string asm, Domain d> {
 539   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 540                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 541   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 542                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 543 }
 544
 545 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 546                           X86MemOperand x86memop, string asm> {
 547   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 548               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 549   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 550               (ins DstRC:$src1, x86memop:$src),
 551               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 552 }
 553
 554 let isAsmParserOnly = 1 in {
 555 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 556                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 557 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 558                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 559                                 VEX_W;
 560 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 561                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 562 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 563                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 564                                 VEX, VEX_W;
 565
 566 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 567 // register, but the same isn't true when only using memory operands,
 568 // provide other assembly "l" and "q" forms to address this explicitly
 569 // where appropriate to do so.
 570 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 571                                   VEX_4V;
 572 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 573                                   VEX_4V, VEX_W;
 574 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 575                                   VEX_4V;
 576 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 577                                   VEX_4V;
 578 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 579                                   VEX_4V, VEX_W;
 580 }
 581
 582 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 583                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 584 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 585                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 586 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 587                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 588 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 589                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 590 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 591                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 592 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 593                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 594 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 595                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 596 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 597                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 598
 599 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 600 // and/or XMM operand(s).
 601
 602 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 603                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 604                          string asm> {
 605   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 606               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 607               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 608   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 609               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 610               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 611 }
 612
 613 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 614                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 615                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 616   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 617               !if(Is2Addr,
 618                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 619                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 620               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 621   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 622               (ins DstRC:$src1, x86memop:$src2),
 623               !if(Is2Addr,
 624                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 625                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 626               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 627 }
 628
 629 let isAsmParserOnly = 1 in {
 630   defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 631                         f32mem, load, "cvtss2si">, XS, VEX;
 632   defm Int_VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 633                           int_x86_sse_cvtss2si64, f32mem, load, "cvtss2si">,
 634                           XS, VEX, VEX_W;
 635   defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 636                         f128mem, load, "cvtsd2si">, XD, VEX;
 637   defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 638                         int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 639                         XD, VEX, VEX_W;
 640
 641   // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 642   // Get rid of this hack or rename the intrinsics, there are several
 643   // intructions that only match with the intrinsic form, why create duplicates
 644   // to let them be recognized by the assembler?
 645   defm VCVTSD2SI_alt : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
 646                         "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 647   defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
 648                         "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 649 }
 650 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 651                       f32mem, load, "cvtss2si">, XS;
 652 defm Int_CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
 653                       f32mem, load, "cvtss2si{q}">, XS, REX_W;
 654 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 655                 f128mem, load, "cvtsd2si{l}">, XD;
 656 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 657                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
 658
 659
 660 let isAsmParserOnly = 1 in {
 661   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 662             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 663   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 664             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 665             VEX_W;
 666   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 667             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 668   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 669             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 670             VEX_4V, VEX_W;
 671 }
 672
 673 let Constraints = "$src1 = $dst" in {
 674   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 675                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 676                         "cvtsi2ss">, XS;
 677   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 678                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 679                         "cvtsi2ss{q}">, XS, REX_W;
 680   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 681                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 682                         "cvtsi2sd">, XD;
 683   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 684                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 685                         "cvtsi2sd">, XD, REX_W;
 686 }
 687
 688 /// SSE 1 Only
 689
 690 // Aliases for intrinsics
 691 let isAsmParserOnly = 1 in {
 692 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 693                                     f32mem, load, "cvttss2si">, XS, VEX;
 694 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 695                                     int_x86_sse_cvttss2si64, f32mem, load,
 696                                     "cvttss2si">, XS, VEX, VEX_W;
 697 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 698                                     f128mem, load, "cvttss2si">, XD, VEX;
 699 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 700                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 701                                     "cvttss2si">, XD, VEX, VEX_W;
 702 }
 703 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 704                                     f32mem, load, "cvttss2si">, XS;
 705 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 706                                     int_x86_sse_cvttss2si64, f32mem, load,
 707                                     "cvttss2si{q}">, XS, REX_W;
 708 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 709                                     f128mem, load, "cvttss2si">, XD;
 710 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 711                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 712                                     "cvttss2si{q}">, XD, REX_W;
 713
 714 let isAsmParserOnly = 1, Pattern = []<dag> in {
 715 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 716                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 717 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 718                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 719                                VEX_W;
 720 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 721                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 722                                SSEPackedSingle>, TB, VEX;
 723 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 724                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 725                                SSEPackedSingle>, TB, VEX;
 726 }
 727 let Pattern = []<dag> in {
 728 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 729                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 730 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 731                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 732 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 733                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 734                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 735 }
 736
 737 /// SSE 2 Only
 738
 739 // Convert scalar double to scalar single
 740 let isAsmParserOnly = 1 in {
 741 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 742                        (ins FR64:$src1, FR64:$src2),
 743                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 744                       VEX_4V;
 745 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 746                        (ins FR64:$src1, f64mem:$src2),
 747                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 748                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 749 }
 750 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 751                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 752                       [(set FR32:$dst, (fround FR64:$src))]>;
 753 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 754                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 755                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 756                   Requires<[HasSSE2, OptForSize]>;
 757
 758 let isAsmParserOnly = 1 in
 759 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 760                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
 761                       XS, VEX_4V;
 762 let Constraints = "$src1 = $dst" in
 763 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 764                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
 765
 766 // Convert scalar single to scalar double
 767 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
 768 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 769                     (ins FR32:$src1, FR32:$src2),
 770                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 771                     []>, XS, Requires<[HasAVX]>, VEX_4V;
 772 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 773                     (ins FR32:$src1, f32mem:$src2),
 774                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 775                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
 776 }
 777 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 778                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 779                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 780                  Requires<[HasSSE2]>;
 781 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 782                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 783                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 784                  Requires<[HasSSE2, OptForSize]>;
 785
 786 let isAsmParserOnly = 1 in {
 787 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 788                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 789                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 790                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 791                                        VR128:$src2))]>, XS, VEX_4V,
 792                     Requires<[HasAVX]>;
 793 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
 794                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 795                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 796                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 797                                        (load addr:$src2)))]>, XS, VEX_4V,
 798                     Requires<[HasAVX]>;
 799 }
 800 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
 801 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 802                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 803                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 804                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 805                                        VR128:$src2))]>, XS,
 806                     Requires<[HasSSE2]>;
 807 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 808                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 809                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 810                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 811                                        (load addr:$src2)))]>, XS,
 812                     Requires<[HasSSE2]>;
 813 }
 814
 815 def : Pat<(extloadf32 addr:$src),
 816           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 817       Requires<[HasSSE2, OptForSpeed]>;
 818
 819 // Convert doubleword to packed single/double fp
 820 let isAsmParserOnly = 1 in { // SSE2 instructions without OpSize prefix
 821 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 822                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 823                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 824                      TB, VEX, Requires<[HasAVX]>;
 825 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 826                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 827                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 828                                         (bitconvert (memopv2i64 addr:$src))))]>,
 829                      TB, VEX, Requires<[HasAVX]>;
 830 }
 831 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 832                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 833                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 834                      TB, Requires<[HasSSE2]>;
 835 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 836                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 837                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 838                                         (bitconvert (memopv2i64 addr:$src))))]>,
 839                      TB, Requires<[HasSSE2]>;
 840
 841 // FIXME: why the non-intrinsic version is described as SSE3?
 842 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
 843 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 844                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 845                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 846                      XS, VEX, Requires<[HasAVX]>;
 847 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 848                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 849                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 850                                         (bitconvert (memopv2i64 addr:$src))))]>,
 851                      XS, VEX, Requires<[HasAVX]>;
 852 }
 853 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 854                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 855                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 856                      XS, Requires<[HasSSE2]>;
 857 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 858                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 859                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 860                                         (bitconvert (memopv2i64 addr:$src))))]>,
 861                      XS, Requires<[HasSSE2]>;
 862
 863
 864 // Convert packed single/double fp to doubleword
 865 let isAsmParserOnly = 1 in {
 866 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 867                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 868 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 869                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 870 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 871                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 872 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 873                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 874 }
 875 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 876                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 877 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 878                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 879
 880 let isAsmParserOnly = 1 in {
 881 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 882                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 883                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
 884                         VEX;
 885 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
 886                          (ins f128mem:$src),
 887                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 888                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 889                                             (memop addr:$src)))]>, VEX;
 890 }
 891 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 892                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 893                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 894 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 895                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 896                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 897                                             (memop addr:$src)))]>;
 898
 899 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XD prefix
 900 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 901                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 902                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 903                      XD, VEX, Requires<[HasAVX]>;
 904 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 905                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 906                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 907                                           (memop addr:$src)))]>,
 908                      XD, VEX, Requires<[HasAVX]>;
 909 }
 910 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 911                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 912                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 913                      XD, Requires<[HasSSE2]>;
 914 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 915                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 916                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 917                                           (memop addr:$src)))]>,
 918                      XD, Requires<[HasSSE2]>;
 919
 920
 921 // Convert with truncation packed single/double fp to doubleword
 922 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XS prefix
 923 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 924                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 925 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 926                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 927 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 928                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 929 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 930                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 931 }
 932 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 933                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 934                       [(set VR128:$dst,
 935                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
 936 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 937                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 938                       [(set VR128:$dst,
 939                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
 940
 941
 942 let isAsmParserOnly = 1 in {
 943 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 944                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 945                         [(set VR128:$dst,
 946                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 947                       XS, VEX, Requires<[HasAVX]>;
 948 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 949                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 950                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 951                                            (memop addr:$src)))]>,
 952                       XS, VEX, Requires<[HasAVX]>;
 953 }
 954
 955 let isAsmParserOnly = 1 in {
 956 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
 957                             (ins VR128:$src),
 958                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 959                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
 960                        VEX;
 961 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
 962                           (ins f128mem:$src),
 963                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 964                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 965                                              (memop addr:$src)))]>, VEX;
 966 }
 967 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 968                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 969                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 970 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
 971                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 972                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 973                                         (memop addr:$src)))]>;
 974
 975 let isAsmParserOnly = 1 in {
 976 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 977 // register, but the same isn't true when using memory operands instead.
 978 // Provide other assembly rr and rm forms to address this explicitly.
 979 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 980                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 981 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 982                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 983
 984 // XMM only
 985 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 986                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 987 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 988                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 989
 990 // YMM only
 991 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 992                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
 993 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 994                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 995 }
 996
 997 // Convert packed single to packed double
 998 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
 999                   // SSE2 instructions without OpSize prefix
1000 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1001                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1002 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1003                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1004 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1005                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1006 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1007                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1008 }
1009 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1010                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1011 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1012                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1013
1014 let isAsmParserOnly = 1 in {
1015 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1016                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1017                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1018                      VEX, Requires<[HasAVX]>;
1019 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1020                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1021                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1022                                           (load addr:$src)))]>,
1023                      VEX, Requires<[HasAVX]>;
1024 }
1025 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1026                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1027                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1028                      TB, Requires<[HasSSE2]>;
1029 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1030                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1031                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1032                                           (load addr:$src)))]>,
1033                      TB, Requires<[HasSSE2]>;
1034
1035 // Convert packed double to packed single
1036 let isAsmParserOnly = 1 in {
1037 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1038 // register, but the same isn't true when using memory operands instead.
1039 // Provide other assembly rr and rm forms to address this explicitly.
1040 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1041                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1042 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1043                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1044
1045 // XMM only
1046 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1047                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1048 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1049                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1050
1051 // YMM only
1052 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1053                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1054 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1055                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1056 }
1057 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1058                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1059 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1060                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1061
1062
1063 let isAsmParserOnly = 1 in {
1064 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1065                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1066                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1067 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1068                          (ins f128mem:$src),
1069                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1070                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1071                                             (memop addr:$src)))]>;
1072 }
1073 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1074                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1075                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1076 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1077                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1078                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1079                                             (memop addr:$src)))]>;
1080
1081 // AVX 256-bit register conversion intrinsics
1082 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1083 // whenever possible to avoid declaring two versions of each one.
1084 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1085           (VCVTDQ2PSYrr VR256:$src)>;
1086 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1087           (VCVTDQ2PSYrm addr:$src)>;
1088
1089 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1090           (VCVTPD2PSYrr VR256:$src)>;
1091 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1092           (VCVTPD2PSYrm addr:$src)>;
1093
1094 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1095           (VCVTPS2DQYrr VR256:$src)>;
1096 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1097           (VCVTPS2DQYrm addr:$src)>;
1098
1099 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1100           (VCVTPS2PDYrr VR128:$src)>;
1101 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1102           (VCVTPS2PDYrm addr:$src)>;
1103
1104 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1105           (VCVTTPD2DQYrr VR256:$src)>;
1106 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1107           (VCVTTPD2DQYrm addr:$src)>;
1108
1109 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1110           (VCVTTPS2DQYrr VR256:$src)>;
1111 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1112           (VCVTTPS2DQYrm addr:$src)>;
1113
1114 //===----------------------------------------------------------------------===//
1115 // SSE 1 & 2 - Compare Instructions
1116 //===----------------------------------------------------------------------===//
1117
1118 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1119 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1120                             string asm, string asm_alt> {
1121   def rr : SIi8<0xC2, MRMSrcReg,
1122                     (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1123                     asm, []>;
1124   let mayLoad = 1 in
1125   def rm : SIi8<0xC2, MRMSrcMem,
1126                     (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1127                     asm, []>;
1128   // Accept explicit immediate argument form instead of comparison code.
1129   let isAsmParserOnly = 1 in {
1130     def rr_alt : SIi8<0xC2, MRMSrcReg,
1131                   (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1132                   asm_alt, []>;
1133     let mayLoad = 1 in
1134     def rm_alt : SIi8<0xC2, MRMSrcMem,
1135                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1136                   asm_alt, []>;
1137   }
1138 }
1139
1140 let neverHasSideEffects = 1, isAsmParserOnly = 1 in {
1141   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1142                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1143                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1144                   XS, VEX_4V;
1145   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1146                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1147                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1148                   XD, VEX_4V;
1149 }
1150
1151 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1152   defm CMPSS  : sse12_cmp_scalar<FR32, f32mem,
1153                     "cmp${cc}ss\t{$src, $dst|$dst, $src}",
1154                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}">, XS;
1155   defm CMPSD  : sse12_cmp_scalar<FR64, f64mem,
1156                     "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1157                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}">, XD;
1158 }
1159
1160 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1161                          Intrinsic Int, string asm> {
1162   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1163                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1164                         [(set VR128:$dst, (Int VR128:$src1,
1165                                                VR128:$src, imm:$cc))]>;
1166   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1167                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1168                         [(set VR128:$dst, (Int VR128:$src1,
1169                                                (load addr:$src), imm:$cc))]>;
1170 }
1171
1172 // Aliases to match intrinsics which expect XMM operand(s).
1173 let isAsmParserOnly = 1 in {
1174   defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1175                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1176                        XS, VEX_4V;
1177   defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1178                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1179                        XD, VEX_4V;
1180 }
1181 let Constraints = "$src1 = $dst" in {
1182   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1183                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1184   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1185                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1186 }
1187
1188
1189 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1190 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1191                             ValueType vt, X86MemOperand x86memop,
1192                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1193   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1194                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1195                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1196   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1197                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1198                      [(set EFLAGS, (OpNode (vt RC:$src1),
1199                                            (ld_frag addr:$src2)))], d>;
1200 }
1201
1202 let Defs = [EFLAGS] in {
1203   let isAsmParserOnly = 1 in {
1204     defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1205                                     "ucomiss", SSEPackedSingle>, VEX;
1206     defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1207                                     "ucomisd", SSEPackedDouble>, OpSize, VEX;
1208     let Pattern = []<dag> in {
1209       defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1210                                       "comiss", SSEPackedSingle>, VEX;
1211       defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1212                                       "comisd", SSEPackedDouble>, OpSize, VEX;
1213     }
1214
1215     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1216                               load, "ucomiss", SSEPackedSingle>, VEX;
1217     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1218                               load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1219
1220     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1221                               load, "comiss", SSEPackedSingle>, VEX;
1222     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1223                               load, "comisd", SSEPackedDouble>, OpSize, VEX;
1224   }
1225   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1226                                   "ucomiss", SSEPackedSingle>, TB;
1227   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1228                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1229
1230   let Pattern = []<dag> in {
1231     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1232                                     "comiss", SSEPackedSingle>, TB;
1233     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1234                                     "comisd", SSEPackedDouble>, TB, OpSize;
1235   }
1236
1237   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1238                               load, "ucomiss", SSEPackedSingle>, TB;
1239   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1240                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1241
1242   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1243                                   "comiss", SSEPackedSingle>, TB;
1244   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1245                                   "comisd", SSEPackedDouble>, TB, OpSize;
1246 } // Defs = [EFLAGS]
1247
1248 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1249 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1250                             Intrinsic Int, string asm, string asm_alt,
1251                             Domain d> {
1252   def rri : PIi8<0xC2, MRMSrcReg,
1253              (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1254              [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1255   def rmi : PIi8<0xC2, MRMSrcMem,
1256              (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1257              [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1258   // Accept explicit immediate argument form instead of comparison code.
1259   let isAsmParserOnly = 1 in {
1260     def rri_alt : PIi8<0xC2, MRMSrcReg,
1261                (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1262                asm_alt, [], d>;
1263     def rmi_alt : PIi8<0xC2, MRMSrcMem,
1264                (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1265                asm_alt, [], d>;
1266   }
1267 }
1268
1269 let isAsmParserOnly = 1 in {
1270   defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1271                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1272                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1273                  SSEPackedSingle>, VEX_4V;
1274   defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1275                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1276                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1277                  SSEPackedDouble>, OpSize, VEX_4V;
1278   defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1279                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1280                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1281                  SSEPackedSingle>, VEX_4V;
1282   defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1283                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1284                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1285                  SSEPackedDouble>, OpSize, VEX_4V;
1286 }
1287 let Constraints = "$src1 = $dst" in {
1288   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1289                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1290                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1291                  SSEPackedSingle>, TB;
1292   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1293                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1294                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1295                  SSEPackedDouble>, TB, OpSize;
1296 }
1297
1298 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1299           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1300 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1301           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1302 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1303           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1304 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1305           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1306
1307 //===----------------------------------------------------------------------===//
1308 // SSE 1 & 2 - Shuffle Instructions
1309 //===----------------------------------------------------------------------===//
1310
1311 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1312 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1313                          ValueType vt, string asm, PatFrag mem_frag,
1314                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1315   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1316                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1317                    [(set RC:$dst, (vt (shufp:$src3
1318                             RC:$src1, (mem_frag addr:$src2))))], d>;
1319   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1320     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1321                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1322                    [(set RC:$dst,
1323                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1324 }
1325
1326 let isAsmParserOnly = 1 in {
1327   defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1328              "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1329              memopv4f32, SSEPackedSingle>, VEX_4V;
1330   defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1331              "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1332              memopv8f32, SSEPackedSingle>, VEX_4V;
1333   defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1334              "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1335              memopv2f64, SSEPackedDouble>, OpSize, VEX_4V;
1336   defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1337              "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1338              memopv4f64, SSEPackedDouble>, OpSize, VEX_4V;
1339 }
1340
1341 let Constraints = "$src1 = $dst" in {
1342   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1343                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1344                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1345                     TB;
1346   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1347                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1348                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1349 }
1350
1351 //===----------------------------------------------------------------------===//
1352 // SSE 1 & 2 - Unpack Instructions
1353 //===----------------------------------------------------------------------===//
1354
1355 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1356 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1357                                    PatFrag mem_frag, RegisterClass RC,
1358                                    X86MemOperand x86memop, string asm,
1359                                    Domain d> {
1360     def rr : PI<opc, MRMSrcReg,
1361                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1362                 asm, [(set RC:$dst,
1363                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1364     def rm : PI<opc, MRMSrcMem,
1365                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1366                 asm, [(set RC:$dst,
1367                            (vt (OpNode RC:$src1,
1368                                        (mem_frag addr:$src2))))], d>;
1369 }
1370
1371 let AddedComplexity = 10 in {
1372   let isAsmParserOnly = 1 in {
1373     defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1374           VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1375                          SSEPackedSingle>, VEX_4V;
1376     defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1377           VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1378                          SSEPackedDouble>, OpSize, VEX_4V;
1379     defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1380           VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1381                          SSEPackedSingle>, VEX_4V;
1382     defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1383           VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1384                          SSEPackedDouble>, OpSize, VEX_4V;
1385
1386     defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1387           VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1388                          SSEPackedSingle>, VEX_4V;
1389     defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1390           VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1391                          SSEPackedDouble>, OpSize, VEX_4V;
1392     defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1393           VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1394                          SSEPackedSingle>, VEX_4V;
1395     defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1396           VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1397                          SSEPackedDouble>, OpSize, VEX_4V;
1398   }
1399
1400   let Constraints = "$src1 = $dst" in {
1401     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1402           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1403                          SSEPackedSingle>, TB;
1404     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1405           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1406                          SSEPackedDouble>, TB, OpSize;
1407     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1408           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1409                          SSEPackedSingle>, TB;
1410     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1411           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1412                          SSEPackedDouble>, TB, OpSize;
1413   } // Constraints = "$src1 = $dst"
1414 } // AddedComplexity
1415
1416 //===----------------------------------------------------------------------===//
1417 // SSE 1 & 2 - Extract Floating-Point Sign mask
1418 //===----------------------------------------------------------------------===//
1419
1420 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1421 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1422                                 Domain d> {
1423   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1424                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1425                      [(set GR32:$dst, (Int RC:$src))], d>;
1426   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
1427                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
1428 }
1429
1430 // Mask creation
1431 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1432                                      SSEPackedSingle>, TB;
1433 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1434                                      SSEPackedDouble>, TB, OpSize;
1435
1436 let isAsmParserOnly = 1 in {
1437   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1438                                         "movmskps", SSEPackedSingle>, VEX;
1439   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1440                                         "movmskpd", SSEPackedDouble>, OpSize,
1441                                         VEX;
1442   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1443                                         "movmskps", SSEPackedSingle>, VEX;
1444   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1445                                         "movmskpd", SSEPackedDouble>, OpSize,
1446                                         VEX;
1447
1448   // Assembler Only
1449   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1450              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1451   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1452              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1453              VEX;
1454   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1455              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1456   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1457              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1458              VEX;
1459 }
1460
1461 //===----------------------------------------------------------------------===//
1462 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1463 //===----------------------------------------------------------------------===//
1464
1465 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1466 // names that start with 'Fs'.
1467
1468 // Alias instructions that map fld0 to pxor for sse.
1469 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1470     canFoldAsLoad = 1 in {
1471   // FIXME: Set encoding to pseudo!
1472 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1473                  [(set FR32:$dst, fp32imm0)]>,
1474                  Requires<[HasSSE1]>, TB, OpSize;
1475 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1476                  [(set FR64:$dst, fpimm0)]>,
1477                Requires<[HasSSE2]>, TB, OpSize;
1478 }
1479
1480 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1481 // bits are disregarded.
1482 let neverHasSideEffects = 1 in {
1483 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1484                      "movaps\t{$src, $dst|$dst, $src}", []>;
1485 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1486                      "movapd\t{$src, $dst|$dst, $src}", []>;
1487 }
1488
1489 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1490 // bits are disregarded.
1491 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1492 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1493                      "movaps\t{$src, $dst|$dst, $src}",
1494                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1495 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1496                      "movapd\t{$src, $dst|$dst, $src}",
1497                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1498 }
1499
1500 //===----------------------------------------------------------------------===//
1501 // SSE 1 & 2 - Logical Instructions
1502 //===----------------------------------------------------------------------===//
1503
1504 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1505 ///
1506 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1507                                        SDNode OpNode> {
1508   let isAsmParserOnly = 1 in {
1509     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
1510                 FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, VEX_4V;
1511
1512     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
1513           FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, OpSize, VEX_4V;
1514   }
1515
1516   let Constraints = "$src1 = $dst" in {
1517     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
1518                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
1519
1520     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
1521                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
1522   }
1523 }
1524
1525 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1526 let mayLoad = 0 in {
1527   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1528   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1529   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1530 }
1531
1532 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1533   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
1534
1535 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1536 ///
1537 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1538                                  SDNode OpNode, int HasPat = 0,
1539                                  list<list<dag>> Pattern = []> {
1540   let isAsmParserOnly = 1, Pattern = []<dag> in {
1541     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1542          !strconcat(OpcodeStr, "ps"), f128mem,
1543          !if(HasPat, Pattern[0], // rr
1544                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1545                                                       VR128:$src2)))]),
1546          !if(HasPat, Pattern[2], // rm
1547                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1548                                                (memopv2i64 addr:$src2)))]), 0>,
1549                                                VEX_4V;
1550
1551     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1552          !strconcat(OpcodeStr, "pd"), f128mem,
1553          !if(HasPat, Pattern[1], // rr
1554                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1555                                                (bc_v2i64 (v2f64
1556                                                VR128:$src2))))]),
1557          !if(HasPat, Pattern[3], // rm
1558                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1559                                                (memopv2i64 addr:$src2)))]), 0>,
1560                                                                OpSize, VEX_4V;
1561   }
1562   let Constraints = "$src1 = $dst" in {
1563     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1564          !strconcat(OpcodeStr, "ps"), f128mem,
1565          !if(HasPat, Pattern[0], // rr
1566                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1567                                                       VR128:$src2)))]),
1568          !if(HasPat, Pattern[2], // rm
1569                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1570                                                (memopv2i64 addr:$src2)))])>, TB;
1571
1572     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1573          !strconcat(OpcodeStr, "pd"), f128mem,
1574          !if(HasPat, Pattern[1], // rr
1575                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1576                                                (bc_v2i64 (v2f64
1577                                                VR128:$src2))))]),
1578          !if(HasPat, Pattern[3], // rm
1579                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1580                                                (memopv2i64 addr:$src2)))])>,
1581                                                                     TB, OpSize;
1582   }
1583 }
1584
1585 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
1586 ///
1587 let isAsmParserOnly = 1 in {
1588 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr> {
1589     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
1590           !strconcat(OpcodeStr, "ps"), f256mem, [], [], 0>, VEX_4V;
1591
1592     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
1593           !strconcat(OpcodeStr, "pd"), f256mem, [], [], 0>, OpSize, VEX_4V;
1594 }
1595 }
1596
1597 // AVX 256-bit packed logical ops forms
1598 defm VAND : sse12_fp_packed_logical_y<0x54, "and">;
1599 defm VOR  : sse12_fp_packed_logical_y<0x56, "or">;
1600 defm VXOR : sse12_fp_packed_logical_y<0x57, "xor">;
1601 let isCommutable = 0 in
1602   defm VANDN : sse12_fp_packed_logical_y<0x55, "andn">;
1603
1604 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1605 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1606 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1607 let isCommutable = 0 in
1608   defm ANDN : sse12_fp_packed_logical<0x55, "andn", undef /* dummy */, 1, [
1609     // single r+r
1610     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1611                                        (bc_v2i64 (v4i32 immAllOnesV))),
1612                                    VR128:$src2)))],
1613     // double r+r
1614     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1615                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1616     // single r+m
1617     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1618                                        (bc_v2i64 (v4i32 immAllOnesV))),
1619                                   (memopv2i64 addr:$src2))))],
1620     // double r+m
1621     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1622                            (memopv2i64 addr:$src2)))]]>;
1623
1624 //===----------------------------------------------------------------------===//
1625 // SSE 1 & 2 - Arithmetic Instructions
1626 //===----------------------------------------------------------------------===//
1627
1628 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
1629 /// vector forms.
1630 ///
1631 /// In addition, we also have a special variant of the scalar form here to
1632 /// represent the associated intrinsic operation.  This form is unlike the
1633 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1634 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1635 ///
1636 /// These three forms can each be reg+reg or reg+mem.
1637 ///
1638
1639 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
1640 /// classes below
1641 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
1642                                   bit Is2Addr = 1> {
1643   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
1644                             OpNode, FR32, f32mem, Is2Addr>, XS;
1645   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
1646                             OpNode, FR64, f64mem, Is2Addr>, XD;
1647 }
1648
1649 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
1650                                    bit Is2Addr = 1> {
1651   let mayLoad = 0 in {
1652   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
1653               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
1654   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
1655               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
1656   }
1657 }
1658
1659 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
1660                                     SDNode OpNode> {
1661   let mayLoad = 0 in {
1662     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
1663                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
1664     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
1665                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
1666   }
1667 }
1668
1669 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
1670                                       bit Is2Addr = 1> {
1671   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1672      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
1673   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1674      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
1675 }
1676
1677 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
1678                                       bit Is2Addr = 1> {
1679   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1680      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
1681                                               SSEPackedSingle, Is2Addr>, TB;
1682
1683   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1684      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
1685                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
1686 }
1687
1688 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
1689   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1690      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
1691       SSEPackedSingle, 0>, TB;
1692
1693   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1694      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
1695       SSEPackedDouble, 0>, TB, OpSize;
1696 }
1697
1698 // Binary Arithmetic instructions
1699 let isAsmParserOnly = 1 in {
1700   defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
1701               basic_sse12_fp_binop_s_int<0x58, "add", 0>,
1702               basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
1703               basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
1704   defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
1705               basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
1706               basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
1707               basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
1708
1709   let isCommutable = 0 in {
1710     defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
1711                 basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
1712                 basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
1713                 basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
1714     defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
1715                 basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
1716                 basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
1717                 basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
1718     defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
1719                 basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
1720                 basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
1721                 basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
1722                 basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
1723                 basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
1724     defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
1725                 basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
1726                 basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
1727                 basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
1728                 basic_sse12_fp_binop_p_y_int<0x5D, "min">,
1729                 basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
1730   }
1731 }
1732
1733 let Constraints = "$src1 = $dst" in {
1734   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
1735              basic_sse12_fp_binop_p<0x58, "add", fadd>,
1736              basic_sse12_fp_binop_s_int<0x58, "add">;
1737   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
1738              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
1739              basic_sse12_fp_binop_s_int<0x59, "mul">;
1740
1741   let isCommutable = 0 in {
1742     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
1743                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
1744                basic_sse12_fp_binop_s_int<0x5C, "sub">;
1745     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
1746                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
1747                basic_sse12_fp_binop_s_int<0x5E, "div">;
1748     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
1749                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
1750                basic_sse12_fp_binop_s_int<0x5F, "max">,
1751                basic_sse12_fp_binop_p_int<0x5F, "max">;
1752     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
1753                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
1754                basic_sse12_fp_binop_s_int<0x5D, "min">,
1755                basic_sse12_fp_binop_p_int<0x5D, "min">;
1756   }
1757 }
1758
1759 /// Unop Arithmetic
1760 /// In addition, we also have a special variant of the scalar form here to
1761 /// represent the associated intrinsic operation.  This form is unlike the
1762 /// plain scalar form, in that it takes an entire vector (instead of a
1763 /// scalar) and leaves the top elements undefined.
1764 ///
1765 /// And, we have a special variant form for a full-vector intrinsic form.
1766
1767 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1768 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1769                           SDNode OpNode, Intrinsic F32Int> {
1770   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1771                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1772                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1773   // For scalar unary operations, fold a load into the operation
1774   // only in OptForSize mode. It eliminates an instruction, but it also
1775   // eliminates a whole-register clobber (the load), so it introduces a
1776   // partial register update condition.
1777   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1778                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1779                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1780             Requires<[HasSSE1, OptForSize]>;
1781   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1782                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1783                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1784   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1785                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1786                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1787 }
1788
1789 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1790 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1791                               SDNode OpNode, Intrinsic F32Int> {
1792   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1793                 !strconcat(OpcodeStr,
1794                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1795   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1796                 !strconcat(OpcodeStr,
1797                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1798                 []>, XS, Requires<[HasAVX, OptForSize]>;
1799   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1800                 !strconcat(OpcodeStr,
1801                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1802                 [(set VR128:$dst, (F32Int VR128:$src))]>;
1803   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1804                 !strconcat(OpcodeStr,
1805                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1806                 [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1807 }
1808
1809 /// sse1_fp_unop_p - SSE1 unops in packed form.
1810 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1811   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1812               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1813               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1814   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1815                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1816                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1817 }
1818
1819 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
1820 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1821   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1822               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1823               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
1824   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1825                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1826                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
1827 }
1828
1829 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
1830 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1831                               Intrinsic V4F32Int> {
1832   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1833                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1834                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1835   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1836                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1837                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1838 }
1839
1840 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
1841 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1842                                 Intrinsic V4F32Int> {
1843   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1844                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1845                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
1846   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1847                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1848                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
1849 }
1850
1851 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1852 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1853                           SDNode OpNode, Intrinsic F64Int> {
1854   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1855                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1856                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1857   // See the comments in sse1_fp_unop_s for why this is OptForSize.
1858   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1859                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1860                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
1861             Requires<[HasSSE2, OptForSize]>;
1862   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1863                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1864                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1865   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1866                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1867                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1868 }
1869
1870 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1871 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1872                               SDNode OpNode, Intrinsic F64Int> {
1873   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1874                !strconcat(OpcodeStr,
1875                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1876   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1877                (ins FR64:$src1, f64mem:$src2),
1878                !strconcat(OpcodeStr,
1879                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1880   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1881            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1882            [(set VR128:$dst, (F64Int VR128:$src))]>;
1883   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1884            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1885            [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1886 }
1887
1888 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1889 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1890                           SDNode OpNode> {
1891   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1892               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1893               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1894   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1895                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1896                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1897 }
1898
1899 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
1900 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1901   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1902               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1903               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
1904   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1905                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1906                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
1907 }
1908
1909 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
1910 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1911                               Intrinsic V2F64Int> {
1912   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1913                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1914                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1915   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1916                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1917                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1918 }
1919
1920 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
1921 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1922                                 Intrinsic V2F64Int> {
1923   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1924                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1925                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
1926   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1927                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1928                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
1929 }
1930
1931 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
1932   // Square root.
1933   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ss>,
1934                 sse2_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_sd>,
1935                 VEX_4V;
1936
1937   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
1938                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
1939                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1940                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1941                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
1942                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
1943                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
1944                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
1945                 VEX;
1946
1947   // Reciprocal approximations. Note that these typically require refinement
1948   // in order to obtain suitable precision.
1949   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt", X86frsqrt,
1950                                    int_x86_sse_rsqrt_ss>, VEX_4V;
1951   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
1952                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
1953                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
1954                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
1955
1956   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ss>,
1957                                    VEX_4V;
1958   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
1959                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
1960                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
1961                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
1962 }
1963
1964 // Square root.
1965 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
1966              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
1967              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
1968              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
1969              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
1970              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
1971
1972 // Reciprocal approximations. Note that these typically require refinement
1973 // in order to obtain suitable precision.
1974 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
1975              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
1976              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
1977 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
1978              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
1979              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
1980
1981 // There is no f64 version of the reciprocal approximation instructions.
1982
1983 //===----------------------------------------------------------------------===//
1984 // SSE 1 & 2 - Non-temporal stores
1985 //===----------------------------------------------------------------------===//
1986
1987 let isAsmParserOnly = 1 in {
1988   def VMOVNTPSmr_Int : VPSI<0x2B, MRMDestMem, (outs),
1989                          (ins i128mem:$dst, VR128:$src),
1990                          "movntps\t{$src, $dst|$dst, $src}",
1991                          [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>, VEX;
1992   def VMOVNTPDmr_Int : VPDI<0x2B, MRMDestMem, (outs),
1993                          (ins i128mem:$dst, VR128:$src),
1994                          "movntpd\t{$src, $dst|$dst, $src}",
1995                          [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>, VEX;
1996
1997   let ExeDomain = SSEPackedInt in
1998     def VMOVNTDQmr_Int : VPDI<0xE7, MRMDestMem, (outs),
1999                        (ins f128mem:$dst, VR128:$src),
2000                        "movntdq\t{$src, $dst|$dst, $src}",
2001                        [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>, VEX;
2002
2003   let AddedComplexity = 400 in { // Prefer non-temporal versions
2004     def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
2005                          (ins f128mem:$dst, VR128:$src),
2006                          "movntps\t{$src, $dst|$dst, $src}",
2007                          [(alignednontemporalstore (v4f32 VR128:$src),
2008                                                    addr:$dst)]>, VEX;
2009     def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
2010                          (ins f128mem:$dst, VR128:$src),
2011                          "movntpd\t{$src, $dst|$dst, $src}",
2012                          [(alignednontemporalstore (v2f64 VR128:$src),
2013                                                    addr:$dst)]>, VEX;
2014     def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
2015                           (ins f128mem:$dst, VR128:$src),
2016                           "movntdq\t{$src, $dst|$dst, $src}",
2017                           [(alignednontemporalstore (v2f64 VR128:$src),
2018                                                     addr:$dst)]>, VEX;
2019     let ExeDomain = SSEPackedInt in
2020     def VMOVNTDQmr : VPDI<0xE7, MRMDestMem, (outs),
2021                         (ins f128mem:$dst, VR128:$src),
2022                         "movntdq\t{$src, $dst|$dst, $src}",
2023                         [(alignednontemporalstore (v4f32 VR128:$src),
2024                                                   addr:$dst)]>, VEX;
2025
2026     def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
2027                          (ins f256mem:$dst, VR256:$src),
2028                          "movntps\t{$src, $dst|$dst, $src}",
2029                          [(alignednontemporalstore (v8f32 VR256:$src),
2030                                                    addr:$dst)]>, VEX;
2031     def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
2032                          (ins f256mem:$dst, VR256:$src),
2033                          "movntpd\t{$src, $dst|$dst, $src}",
2034                          [(alignednontemporalstore (v4f64 VR256:$src),
2035                                                    addr:$dst)]>, VEX;
2036     def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
2037                           (ins f256mem:$dst, VR256:$src),
2038                           "movntdq\t{$src, $dst|$dst, $src}",
2039                           [(alignednontemporalstore (v4f64 VR256:$src),
2040                                                     addr:$dst)]>, VEX;
2041     let ExeDomain = SSEPackedInt in
2042     def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
2043                         (ins f256mem:$dst, VR256:$src),
2044                         "movntdq\t{$src, $dst|$dst, $src}",
2045                         [(alignednontemporalstore (v8f32 VR256:$src),
2046                                                   addr:$dst)]>, VEX;
2047   }
2048 }
2049
2050 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
2051           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
2052 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
2053           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
2054 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
2055           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
2056
2057 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2058                     "movntps\t{$src, $dst|$dst, $src}",
2059                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
2060 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2061                         "movntpd\t{$src, $dst|$dst, $src}",
2062                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2063
2064 let ExeDomain = SSEPackedInt in
2065 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2066                         "movntdq\t{$src, $dst|$dst, $src}",
2067                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2068
2069 let AddedComplexity = 400 in { // Prefer non-temporal versions
2070 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2071                     "movntps\t{$src, $dst|$dst, $src}",
2072                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2073 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2074                     "movntpd\t{$src, $dst|$dst, $src}",
2075                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2076
2077 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2078                     "movntdq\t{$src, $dst|$dst, $src}",
2079                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2080
2081 let ExeDomain = SSEPackedInt in
2082 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2083                     "movntdq\t{$src, $dst|$dst, $src}",
2084                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2085
2086 // There is no AVX form for instructions below this point
2087 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2088                  "movnti\t{$src, $dst|$dst, $src}",
2089                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2090                TB, Requires<[HasSSE2]>;
2091
2092 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2093                      "movnti\t{$src, $dst|$dst, $src}",
2094                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2095                   TB, Requires<[HasSSE2]>;
2096
2097 }
2098 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2099                     "movnti\t{$src, $dst|$dst, $src}",
2100                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2101                   TB, Requires<[HasSSE2]>;
2102
2103 //===----------------------------------------------------------------------===//
2104 // SSE 1 & 2 - Misc Instructions (No AVX form)
2105 //===----------------------------------------------------------------------===//
2106
2107 // Prefetch intrinsic.
2108 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2109     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
2110 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2111     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
2112 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2113     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
2114 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2115     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
2116
2117 // Load, store, and memory fence
2118 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2119              TB, Requires<[HasSSE1]>;
2120 def : Pat<(X86SFence), (SFENCE)>;
2121
2122 // Alias instructions that map zero vector to pxor / xorp* for sse.
2123 // We set canFoldAsLoad because this can be converted to a constant-pool
2124 // load of an all-zeros value if folding it would be beneficial.
2125 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2126 // JIT implementatioan, it does not expand the instructions below like
2127 // X86MCInstLower does.
2128 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2129     isCodeGenOnly = 1 in {
2130 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2131                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2132 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2133                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2134 let ExeDomain = SSEPackedInt in
2135 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2136                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2137 }
2138
2139 // The same as done above but for AVX. The 128-bit versions are the
2140 // same, but re-encoded. The 256-bit does not support PI version.
2141 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2142 // JIT implementatioan, it does not expand the instructions below like
2143 // X86MCInstLower does.
2144 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2145     isCodeGenOnly = 1, Predicates = [HasAVX] in {
2146 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2147                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
2148 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2149                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
2150 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2151                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
2152 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2153                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
2154 let ExeDomain = SSEPackedInt in
2155 def AVX_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2156                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2157 }
2158
2159 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2160 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2161 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2162
2163 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2164           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2165
2166 //===----------------------------------------------------------------------===//
2167 // SSE 1 & 2 - Load/Store XCSR register
2168 //===----------------------------------------------------------------------===//
2169
2170 let isAsmParserOnly = 1 in {
2171   def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2172                     "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2173   def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2174                     "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2175 }
2176
2177 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2178                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2179 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2180                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2181
2182 //===---------------------------------------------------------------------===//
2183 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2184 //===---------------------------------------------------------------------===//
2185
2186 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2187
2188 let isAsmParserOnly = 1 in {
2189   let neverHasSideEffects = 1 in {
2190   def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2191                       "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2192   def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2193                       "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2194   }
2195   def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2196                       "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2197   def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2198                       "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2199
2200   let canFoldAsLoad = 1, mayLoad = 1 in {
2201   def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2202                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2203   def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2204                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2205   let Predicates = [HasAVX] in {
2206     def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2207                       "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2208     def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2209                       "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2210   }
2211   }
2212
2213   let mayStore = 1 in {
2214   def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2215                        (ins i128mem:$dst, VR128:$src),
2216                        "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2217   def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2218                        (ins i256mem:$dst, VR256:$src),
2219                        "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2220   let Predicates = [HasAVX] in {
2221   def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2222                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2223   def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2224                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2225   }
2226   }
2227 }
2228
2229 let neverHasSideEffects = 1 in
2230 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2231                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2232
2233 let canFoldAsLoad = 1, mayLoad = 1 in {
2234 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2235                    "movdqa\t{$src, $dst|$dst, $src}",
2236                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2237 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2238                    "movdqu\t{$src, $dst|$dst, $src}",
2239                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2240                  XS, Requires<[HasSSE2]>;
2241 }
2242
2243 let mayStore = 1 in {
2244 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2245                    "movdqa\t{$src, $dst|$dst, $src}",
2246                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2247 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2248                    "movdqu\t{$src, $dst|$dst, $src}",
2249                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2250                  XS, Requires<[HasSSE2]>;
2251 }
2252
2253 // Intrinsic forms of MOVDQU load and store
2254 let isAsmParserOnly = 1 in {
2255 let canFoldAsLoad = 1 in
2256 def VMOVDQUrm_Int : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2257                        "vmovdqu\t{$src, $dst|$dst, $src}",
2258                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2259                      XS, VEX, Requires<[HasAVX]>;
2260 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2261                        "vmovdqu\t{$src, $dst|$dst, $src}",
2262                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2263                      XS, VEX, Requires<[HasAVX]>;
2264 }
2265
2266 let canFoldAsLoad = 1 in
2267 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2268                        "movdqu\t{$src, $dst|$dst, $src}",
2269                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2270                  XS, Requires<[HasSSE2]>;
2271 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2272                        "movdqu\t{$src, $dst|$dst, $src}",
2273                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2274                      XS, Requires<[HasSSE2]>;
2275
2276 } // ExeDomain = SSEPackedInt
2277
2278 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2279 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2280           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2281
2282 //===---------------------------------------------------------------------===//
2283 // SSE2 - Packed Integer Arithmetic Instructions
2284 //===---------------------------------------------------------------------===//
2285
2286 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2287
2288 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2289                             bit IsCommutable = 0, bit Is2Addr = 1> {
2290   let isCommutable = IsCommutable in
2291   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2292        (ins VR128:$src1, VR128:$src2),
2293        !if(Is2Addr,
2294            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2295            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2296        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2297   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2298        (ins VR128:$src1, i128mem:$src2),
2299        !if(Is2Addr,
2300            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2301            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2302        [(set VR128:$dst, (IntId VR128:$src1,
2303                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2304 }
2305
2306 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2307                              string OpcodeStr, Intrinsic IntId,
2308                              Intrinsic IntId2, bit Is2Addr = 1> {
2309   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2310        (ins VR128:$src1, VR128:$src2),
2311        !if(Is2Addr,
2312            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2313            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2314        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2315   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2316        (ins VR128:$src1, i128mem:$src2),
2317        !if(Is2Addr,
2318            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2319            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2320        [(set VR128:$dst, (IntId VR128:$src1,
2321                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2322   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2323        (ins VR128:$src1, i32i8imm:$src2),
2324        !if(Is2Addr,
2325            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2326            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2327        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2328 }
2329
2330 /// PDI_binop_rm - Simple SSE2 binary operator.
2331 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2332                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2333   let isCommutable = IsCommutable in
2334   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2335        (ins VR128:$src1, VR128:$src2),
2336        !if(Is2Addr,
2337            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2338            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2339        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2340   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2341        (ins VR128:$src1, i128mem:$src2),
2342        !if(Is2Addr,
2343            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2344            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2345        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2346                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2347 }
2348
2349 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2350 ///
2351 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2352 /// to collapse (bitconvert VT to VT) into its operand.
2353 ///
2354 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2355                               bit IsCommutable = 0, bit Is2Addr = 1> {
2356   let isCommutable = IsCommutable in
2357   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2358        (ins VR128:$src1, VR128:$src2),
2359        !if(Is2Addr,
2360            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2361            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2362        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2363   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2364        (ins VR128:$src1, i128mem:$src2),
2365        !if(Is2Addr,
2366            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2367            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2368        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2369 }
2370
2371 } // ExeDomain = SSEPackedInt
2372
2373 // 128-bit Integer Arithmetic
2374
2375 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2376 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2377 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2378 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2379 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2380 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2381 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2382 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2383 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2384 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2385
2386 // Intrinsic forms
2387 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2388                                  VEX_4V;
2389 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2390                                  VEX_4V;
2391 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2392                                  VEX_4V;
2393 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2394                                  VEX_4V;
2395 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2396                                  VEX_4V;
2397 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2398                                  VEX_4V;
2399 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2400                                  VEX_4V;
2401 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2402                                  VEX_4V;
2403 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2404                                  VEX_4V;
2405 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2406                                  VEX_4V;
2407 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2408                                  VEX_4V;
2409 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2410                                  VEX_4V;
2411 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2412                                  VEX_4V;
2413 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2414                                  VEX_4V;
2415 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2416                                  VEX_4V;
2417 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2418                                  VEX_4V;
2419 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2420                                  VEX_4V;
2421 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2422                                  VEX_4V;
2423 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2424                                  VEX_4V;
2425 }
2426
2427 let Constraints = "$src1 = $dst" in {
2428 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2429 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2430 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2431 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2432 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2433 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2434 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2435 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2436 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2437
2438 // Intrinsic forms
2439 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2440 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2441 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2442 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2443 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2444 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2445 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2446 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2447 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2448 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2449 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2450 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2451 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2452 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2453 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2454 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2455 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2456 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2457 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2458
2459 } // Constraints = "$src1 = $dst"
2460
2461 //===---------------------------------------------------------------------===//
2462 // SSE2 - Packed Integer Logical Instructions
2463 //===---------------------------------------------------------------------===//
2464
2465 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2466 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2467                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2468                                 VEX_4V;
2469 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2470                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2471                                 VEX_4V;
2472 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2473                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2474                                 VEX_4V;
2475
2476 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2477                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2478                                 VEX_4V;
2479 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2480                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2481                                 VEX_4V;
2482 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2483                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2484                                 VEX_4V;
2485
2486 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2487                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2488                                 VEX_4V;
2489 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2490                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2491                                 VEX_4V;
2492
2493 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2494 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2495 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2496
2497 let ExeDomain = SSEPackedInt in {
2498   let neverHasSideEffects = 1 in {
2499     // 128-bit logical shifts.
2500     def VPSLLDQri : PDIi8<0x73, MRM7r,
2501                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2502                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2503                       VEX_4V;
2504     def VPSRLDQri : PDIi8<0x73, MRM3r,
2505                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2506                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2507                       VEX_4V;
2508     // PSRADQri doesn't exist in SSE[1-3].
2509   }
2510   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2511                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2512                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2513                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2514                                               VR128:$src2)))]>, VEX_4V;
2515
2516   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2517                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2518                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2519                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2520                                               (memopv2i64 addr:$src2))))]>,
2521                                               VEX_4V;
2522 }
2523 }
2524
2525 let Constraints = "$src1 = $dst" in {
2526 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2527                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2528 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2529                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2530 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2531                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2532
2533 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2534                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2535 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2536                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2537 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2538                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2539
2540 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2541                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2542 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2543                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2544
2545 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2546 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2547 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2548
2549 let ExeDomain = SSEPackedInt in {
2550   let neverHasSideEffects = 1 in {
2551     // 128-bit logical shifts.
2552     def PSLLDQri : PDIi8<0x73, MRM7r,
2553                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2554                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2555     def PSRLDQri : PDIi8<0x73, MRM3r,
2556                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2557                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2558     // PSRADQri doesn't exist in SSE[1-3].
2559   }
2560   def PANDNrr : PDI<0xDF, MRMSrcReg,
2561                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2562                     "pandn\t{$src2, $dst|$dst, $src2}",
2563                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2564                                               VR128:$src2)))]>;
2565
2566   def PANDNrm : PDI<0xDF, MRMSrcMem,
2567                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2568                     "pandn\t{$src2, $dst|$dst, $src2}",
2569                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2570                                               (memopv2i64 addr:$src2))))]>;
2571 }
2572 } // Constraints = "$src1 = $dst"
2573
2574 let Predicates = [HasAVX] in {
2575   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2576             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2577   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2578             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2579   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2580             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
2581   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2582             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
2583   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2584             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2585
2586   // Shift up / down and insert zero's.
2587   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2588             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2589   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2590             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2591 }
2592
2593 let Predicates = [HasSSE2] in {
2594   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2595             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2596   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2597             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2598   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2599             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2600   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2601             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2602   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2603             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2604
2605   // Shift up / down and insert zero's.
2606   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2607             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2608   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2609             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2610 }
2611
2612 //===---------------------------------------------------------------------===//
2613 // SSE2 - Packed Integer Comparison Instructions
2614 //===---------------------------------------------------------------------===//
2615
2616 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2617   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2618                                     0>, VEX_4V;
2619   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2620                                     0>, VEX_4V;
2621   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2622                                     0>, VEX_4V;
2623   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2624                                     0>, VEX_4V;
2625   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2626                                     0>, VEX_4V;
2627   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2628                                     0>, VEX_4V;
2629 }
2630
2631 let Constraints = "$src1 = $dst" in {
2632   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2633   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2634   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2635   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2636   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2637   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2638 } // Constraints = "$src1 = $dst"
2639
2640 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2641           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2642 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2643           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2644 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2645           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2646 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2647           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2648 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2649           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2650 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2651           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2652
2653 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2654           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2655 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2656           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2657 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2658           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2659 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2660           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2661 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2662           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2663 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2664           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2665
2666 //===---------------------------------------------------------------------===//
2667 // SSE2 - Packed Integer Pack Instructions
2668 //===---------------------------------------------------------------------===//
2669
2670 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2671 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
2672                                   0, 0>, VEX_4V;
2673 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
2674                                   0, 0>, VEX_4V;
2675 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
2676                                   0, 0>, VEX_4V;
2677 }
2678
2679 let Constraints = "$src1 = $dst" in {
2680 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2681 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2682 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2683 } // Constraints = "$src1 = $dst"
2684
2685 //===---------------------------------------------------------------------===//
2686 // SSE2 - Packed Integer Shuffle Instructions
2687 //===---------------------------------------------------------------------===//
2688
2689 let ExeDomain = SSEPackedInt in {
2690 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
2691                          PatFrag bc_frag> {
2692 def ri : Ii8<0x70, MRMSrcReg,
2693               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2694               !strconcat(OpcodeStr,
2695                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2696               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
2697                                                       (undef))))]>;
2698 def mi : Ii8<0x70, MRMSrcMem,
2699               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2700               !strconcat(OpcodeStr,
2701                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2702               [(set VR128:$dst, (vt (pshuf_frag:$src2
2703                                       (bc_frag (memopv2i64 addr:$src1)),
2704                                       (undef))))]>;
2705 }
2706 } // ExeDomain = SSEPackedInt
2707
2708 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2709   let AddedComplexity = 5 in
2710   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
2711                                VEX;
2712
2713   // SSE2 with ImmT == Imm8 and XS prefix.
2714   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
2715                                VEX;
2716
2717   // SSE2 with ImmT == Imm8 and XD prefix.
2718   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
2719                                VEX;
2720 }
2721
2722 let Predicates = [HasSSE2] in {
2723   let AddedComplexity = 5 in
2724   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
2725
2726   // SSE2 with ImmT == Imm8 and XS prefix.
2727   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
2728
2729   // SSE2 with ImmT == Imm8 and XD prefix.
2730   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
2731 }
2732
2733 //===---------------------------------------------------------------------===//
2734 // SSE2 - Packed Integer Unpack Instructions
2735 //===---------------------------------------------------------------------===//
2736
2737 let ExeDomain = SSEPackedInt in {
2738 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2739                        PatFrag unp_frag, PatFrag bc_frag, bit Is2Addr = 1> {
2740   def rr : PDI<opc, MRMSrcReg,
2741       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2742       !if(Is2Addr,
2743           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2744           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2745       [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2746   def rm : PDI<opc, MRMSrcMem,
2747       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2748       !if(Is2Addr,
2749           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2750           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2751       [(set VR128:$dst, (unp_frag VR128:$src1,
2752                                   (bc_frag (memopv2i64
2753                                                addr:$src2))))]>;
2754 }
2755
2756 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2757   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, unpckl, bc_v16i8,
2758                                  0>, VEX_4V;
2759   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, unpckl, bc_v8i16,
2760                                  0>, VEX_4V;
2761   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, unpckl, bc_v4i32,
2762                                  0>, VEX_4V;
2763
2764   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2765   /// knew to collapse (bitconvert VT to VT) into its operand.
2766   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2767                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2768                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2769                         [(set VR128:$dst,
2770                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>, VEX_4V;
2771   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2772                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2773                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2774                         [(set VR128:$dst,
2775                           (v2i64 (unpckl VR128:$src1,
2776                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2777
2778   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, unpckh, bc_v16i8,
2779                                  0>, VEX_4V;
2780   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, unpckh, bc_v8i16,
2781                                  0>, VEX_4V;
2782   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, unpckh, bc_v4i32,
2783                                  0>, VEX_4V;
2784
2785   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2786   /// knew to collapse (bitconvert VT to VT) into its operand.
2787   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2788                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2789                          "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2790                         [(set VR128:$dst,
2791                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>, VEX_4V;
2792   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2793                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2794                         "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2795                         [(set VR128:$dst,
2796                           (v2i64 (unpckh VR128:$src1,
2797                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2798 }
2799
2800 let Constraints = "$src1 = $dst" in {
2801   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2802   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2803   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2804
2805   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2806   /// knew to collapse (bitconvert VT to VT) into its operand.
2807   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2808                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2809                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2810                         [(set VR128:$dst,
2811                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2812   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2813                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2814                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2815                         [(set VR128:$dst,
2816                           (v2i64 (unpckl VR128:$src1,
2817                                          (memopv2i64 addr:$src2))))]>;
2818
2819   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2820   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2821   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2822
2823   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2824   /// knew to collapse (bitconvert VT to VT) into its operand.
2825   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2826                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2827                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2828                         [(set VR128:$dst,
2829                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2830   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2831                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2832                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2833                         [(set VR128:$dst,
2834                           (v2i64 (unpckh VR128:$src1,
2835                                          (memopv2i64 addr:$src2))))]>;
2836 }
2837
2838 } // ExeDomain = SSEPackedInt
2839
2840 //===---------------------------------------------------------------------===//
2841 // SSE2 - Packed Integer Extract and Insert
2842 //===---------------------------------------------------------------------===//
2843
2844 let ExeDomain = SSEPackedInt in {
2845 multiclass sse2_pinsrw<bit Is2Addr = 1> {
2846   def rri : Ii8<0xC4, MRMSrcReg,
2847        (outs VR128:$dst), (ins VR128:$src1,
2848         GR32:$src2, i32i8imm:$src3),
2849        !if(Is2Addr,
2850            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2851            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2852        [(set VR128:$dst,
2853          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2854   def rmi : Ii8<0xC4, MRMSrcMem,
2855                        (outs VR128:$dst), (ins VR128:$src1,
2856                         i16mem:$src2, i32i8imm:$src3),
2857        !if(Is2Addr,
2858            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2859            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2860        [(set VR128:$dst,
2861          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2862                     imm:$src3))]>;
2863 }
2864
2865 // Extract
2866 let isAsmParserOnly = 1, Predicates = [HasAVX] in
2867 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
2868                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2869                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2870                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2871                                                 imm:$src2))]>, OpSize, VEX;
2872 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2873                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2874                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2875                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2876                                                 imm:$src2))]>;
2877
2878 // Insert
2879 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2880   defm VPINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
2881   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
2882        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2883        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2884        []>, OpSize, VEX_4V;
2885 }
2886
2887 let Constraints = "$src1 = $dst" in
2888   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
2889
2890 } // ExeDomain = SSEPackedInt
2891
2892 //===---------------------------------------------------------------------===//
2893 // SSE2 - Packed Mask Creation
2894 //===---------------------------------------------------------------------===//
2895
2896 let ExeDomain = SSEPackedInt in {
2897
2898 let isAsmParserOnly = 1 in {
2899 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2900            "pmovmskb\t{$src, $dst|$dst, $src}",
2901            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
2902 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2903            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
2904 }
2905 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2906            "pmovmskb\t{$src, $dst|$dst, $src}",
2907            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2908
2909 } // ExeDomain = SSEPackedInt
2910
2911 //===---------------------------------------------------------------------===//
2912 // SSE2 - Conditional Store
2913 //===---------------------------------------------------------------------===//
2914
2915 let ExeDomain = SSEPackedInt in {
2916
2917 let isAsmParserOnly = 1 in {
2918 let Uses = [EDI] in
2919 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
2920            (ins VR128:$src, VR128:$mask),
2921            "maskmovdqu\t{$mask, $src|$src, $mask}",
2922            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
2923 let Uses = [RDI] in
2924 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
2925            (ins VR128:$src, VR128:$mask),
2926            "maskmovdqu\t{$mask, $src|$src, $mask}",
2927            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
2928 }
2929
2930 let Uses = [EDI] in
2931 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2932            "maskmovdqu\t{$mask, $src|$src, $mask}",
2933            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2934 let Uses = [RDI] in
2935 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2936            "maskmovdqu\t{$mask, $src|$src, $mask}",
2937            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2938
2939 } // ExeDomain = SSEPackedInt
2940
2941 //===---------------------------------------------------------------------===//
2942 // SSE2 - Move Doubleword
2943 //===---------------------------------------------------------------------===//
2944
2945 // Move Int Doubleword to Packed Double Int
2946 let isAsmParserOnly = 1 in {
2947 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2948                       "movd\t{$src, $dst|$dst, $src}",
2949                       [(set VR128:$dst,
2950                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
2951 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2952                       "movd\t{$src, $dst|$dst, $src}",
2953                       [(set VR128:$dst,
2954                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
2955                       VEX;
2956 }
2957 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2958                       "movd\t{$src, $dst|$dst, $src}",
2959                       [(set VR128:$dst,
2960                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2961 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2962                       "movd\t{$src, $dst|$dst, $src}",
2963                       [(set VR128:$dst,
2964                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2965
2966
2967 // Move Int Doubleword to Single Scalar
2968 let isAsmParserOnly = 1 in {
2969 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2970                       "movd\t{$src, $dst|$dst, $src}",
2971                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
2972
2973 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2974                       "movd\t{$src, $dst|$dst, $src}",
2975                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
2976                       VEX;
2977 }
2978 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2979                       "movd\t{$src, $dst|$dst, $src}",
2980                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2981
2982 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2983                       "movd\t{$src, $dst|$dst, $src}",
2984                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2985
2986 // Move Packed Doubleword Int to Packed Double Int
2987 let isAsmParserOnly = 1 in {
2988 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2989                        "movd\t{$src, $dst|$dst, $src}",
2990                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2991                                         (iPTR 0)))]>, VEX;
2992 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
2993                        (ins i32mem:$dst, VR128:$src),
2994                        "movd\t{$src, $dst|$dst, $src}",
2995                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2996                                      (iPTR 0))), addr:$dst)]>, VEX;
2997 }
2998 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2999                        "movd\t{$src, $dst|$dst, $src}",
3000                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3001                                         (iPTR 0)))]>;
3002 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
3003                        "movd\t{$src, $dst|$dst, $src}",
3004                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3005                                      (iPTR 0))), addr:$dst)]>;
3006
3007 // Move Scalar Single to Double Int
3008 let isAsmParserOnly = 1 in {
3009 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3010                       "movd\t{$src, $dst|$dst, $src}",
3011                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
3012 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3013                       "movd\t{$src, $dst|$dst, $src}",
3014                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
3015 }
3016 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3017                       "movd\t{$src, $dst|$dst, $src}",
3018                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
3019 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3020                       "movd\t{$src, $dst|$dst, $src}",
3021                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
3022
3023 // movd / movq to XMM register zero-extends
3024 let AddedComplexity = 15, isAsmParserOnly = 1 in {
3025 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3026                        "movd\t{$src, $dst|$dst, $src}",
3027                        [(set VR128:$dst, (v4i32 (X86vzmovl
3028                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
3029                                       VEX;
3030 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3031                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3032                        [(set VR128:$dst, (v2i64 (X86vzmovl
3033                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
3034                                       VEX, VEX_W;
3035 }
3036 let AddedComplexity = 15 in {
3037 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3038                        "movd\t{$src, $dst|$dst, $src}",
3039                        [(set VR128:$dst, (v4i32 (X86vzmovl
3040                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
3041 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3042                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3043                        [(set VR128:$dst, (v2i64 (X86vzmovl
3044                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
3045 }
3046
3047 let AddedComplexity = 20 in {
3048 let isAsmParserOnly = 1 in
3049 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3050                        "movd\t{$src, $dst|$dst, $src}",
3051                        [(set VR128:$dst,
3052                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3053                                                    (loadi32 addr:$src))))))]>,
3054                                                    VEX;
3055 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3056                        "movd\t{$src, $dst|$dst, $src}",
3057                        [(set VR128:$dst,
3058                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3059                                                    (loadi32 addr:$src))))))]>;
3060
3061 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
3062             (MOVZDI2PDIrm addr:$src)>;
3063 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3064             (MOVZDI2PDIrm addr:$src)>;
3065 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3066             (MOVZDI2PDIrm addr:$src)>;
3067 }
3068
3069 //===---------------------------------------------------------------------===//
3070 // SSE2 - Move Quadword
3071 //===---------------------------------------------------------------------===//
3072
3073 // Move Quadword Int to Packed Quadword Int
3074 let isAsmParserOnly = 1 in
3075 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3076                     "vmovq\t{$src, $dst|$dst, $src}",
3077                     [(set VR128:$dst,
3078                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3079                     VEX, Requires<[HasAVX]>;
3080 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3081                     "movq\t{$src, $dst|$dst, $src}",
3082                     [(set VR128:$dst,
3083                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3084                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3085
3086 // Move Packed Quadword Int to Quadword Int
3087 let isAsmParserOnly = 1 in
3088 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3089                       "movq\t{$src, $dst|$dst, $src}",
3090                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3091                                     (iPTR 0))), addr:$dst)]>, VEX;
3092 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3093                       "movq\t{$src, $dst|$dst, $src}",
3094                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3095                                     (iPTR 0))), addr:$dst)]>;
3096
3097 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3098           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3099
3100 // Store / copy lower 64-bits of a XMM register.
3101 let isAsmParserOnly = 1 in
3102 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3103                      "movq\t{$src, $dst|$dst, $src}",
3104                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3105 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3106                      "movq\t{$src, $dst|$dst, $src}",
3107                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3108
3109 let AddedComplexity = 20, isAsmParserOnly = 1 in
3110 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3111                      "vmovq\t{$src, $dst|$dst, $src}",
3112                      [(set VR128:$dst,
3113                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3114                                                  (loadi64 addr:$src))))))]>,
3115                      XS, VEX, Requires<[HasAVX]>;
3116
3117 let AddedComplexity = 20 in {
3118 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3119                      "movq\t{$src, $dst|$dst, $src}",
3120                      [(set VR128:$dst,
3121                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3122                                                  (loadi64 addr:$src))))))]>,
3123                      XS, Requires<[HasSSE2]>;
3124
3125 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3126             (MOVZQI2PQIrm addr:$src)>;
3127 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3128             (MOVZQI2PQIrm addr:$src)>;
3129 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3130 }
3131
3132 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3133 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3134 let isAsmParserOnly = 1, AddedComplexity = 15 in
3135 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3136                         "vmovq\t{$src, $dst|$dst, $src}",
3137                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3138                       XS, VEX, Requires<[HasAVX]>;
3139 let AddedComplexity = 15 in
3140 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3141                         "movq\t{$src, $dst|$dst, $src}",
3142                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3143                       XS, Requires<[HasSSE2]>;
3144
3145 let AddedComplexity = 20, isAsmParserOnly = 1 in
3146 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3147                         "vmovq\t{$src, $dst|$dst, $src}",
3148                     [(set VR128:$dst, (v2i64 (X86vzmovl
3149                                              (loadv2i64 addr:$src))))]>,
3150                       XS, VEX, Requires<[HasAVX]>;
3151 let AddedComplexity = 20 in {
3152 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3153                         "movq\t{$src, $dst|$dst, $src}",
3154                     [(set VR128:$dst, (v2i64 (X86vzmovl
3155                                              (loadv2i64 addr:$src))))]>,
3156                       XS, Requires<[HasSSE2]>;
3157
3158 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3159             (MOVZPQILo2PQIrm addr:$src)>;
3160 }
3161
3162 // Instructions to match in the assembler
3163 let isAsmParserOnly = 1 in {
3164 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3165                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3166 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3167                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3168 // Recognize "movd" with GR64 destination, but encode as a "movq"
3169 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3170                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3171 }
3172
3173 // Instructions for the disassembler
3174 // xr = XMM register
3175 // xm = mem64
3176
3177 let isAsmParserOnly = 1, Predicates = [HasAVX] in
3178 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3179                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3180 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3181                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3182
3183 //===---------------------------------------------------------------------===//
3184 // SSE2 - Misc Instructions
3185 //===---------------------------------------------------------------------===//
3186
3187 // Flush cache
3188 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3189                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3190               TB, Requires<[HasSSE2]>;
3191
3192 // Load, store, and memory fence
3193 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3194                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3195 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3196                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3197 def : Pat<(X86LFence), (LFENCE)>;
3198 def : Pat<(X86MFence), (MFENCE)>;
3199
3200
3201 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3202 // was introduced with SSE2, it's backward compatible.
3203 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3204
3205 // Alias instructions that map zero vector to pxor / xorp* for sse.
3206 // We set canFoldAsLoad because this can be converted to a constant-pool
3207 // load of an all-ones value if folding it would be beneficial.
3208 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3209     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3210   // FIXME: Change encoding to pseudo.
3211   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3212                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3213
3214 //===---------------------------------------------------------------------===//
3215 // SSE3 - Conversion Instructions
3216 //===---------------------------------------------------------------------===//
3217
3218 // Convert Packed Double FP to Packed DW Integers
3219 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3220 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3221 // register, but the same isn't true when using memory operands instead.
3222 // Provide other assembly rr and rm forms to address this explicitly.
3223 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3224                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3225 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3226                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3227
3228 // XMM only
3229 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3230                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3231 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3232                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3233
3234 // YMM only
3235 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3236                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3237 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3238                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3239 }
3240
3241 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3242                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3243 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3244                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3245
3246 // Convert Packed DW Integers to Packed Double FP
3247 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3248 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3249                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3250 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3251                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3252 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3253                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3254 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3255                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3256 }
3257
3258 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3259                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3260 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3261                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3262
3263 // AVX 256-bit register conversion intrinsics
3264 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3265            (VCVTDQ2PDYrr VR128:$src)>;
3266 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3267            (VCVTDQ2PDYrm addr:$src)>;
3268
3269 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3270           (VCVTPD2DQYrr VR256:$src)>;
3271 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3272           (VCVTPD2DQYrm addr:$src)>;
3273
3274 //===---------------------------------------------------------------------===//
3275 // SSE3 - Move Instructions
3276 //===---------------------------------------------------------------------===//
3277
3278 // Replicate Single FP
3279 multiclass sse3_replicate_sfp<bits<8> op, PatFrag rep_frag, string OpcodeStr> {
3280 def rr : S3SI<op, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3281                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3282                       [(set VR128:$dst, (v4f32 (rep_frag
3283                                                 VR128:$src, (undef))))]>;
3284 def rm : S3SI<op, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3285                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3286                       [(set VR128:$dst, (rep_frag
3287                                          (memopv4f32 addr:$src), (undef)))]>;
3288 }
3289
3290 multiclass sse3_replicate_sfp_y<bits<8> op, PatFrag rep_frag,
3291                                 string OpcodeStr> {
3292 def rr : S3SI<op, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3293               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3294 def rm : S3SI<op, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3295               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3296 }
3297
3298 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3299   // FIXME: Merge above classes when we have patterns for the ymm version
3300   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, movshdup, "vmovshdup">, VEX;
3301   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, movsldup, "vmovsldup">, VEX;
3302   defm VMOVSHDUPY : sse3_replicate_sfp_y<0x16, movshdup, "vmovshdup">, VEX;
3303   defm VMOVSLDUPY : sse3_replicate_sfp_y<0x12, movsldup, "vmovsldup">, VEX;
3304 }
3305 defm MOVSHDUP : sse3_replicate_sfp<0x16, movshdup, "movshdup">;
3306 defm MOVSLDUP : sse3_replicate_sfp<0x12, movsldup, "movsldup">;
3307
3308 // Replicate Double FP
3309 multiclass sse3_replicate_dfp<string OpcodeStr> {
3310 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3311                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3312                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3313 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3314                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3315                     [(set VR128:$dst,
3316                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3317                                       (undef))))]>;
3318 }
3319
3320 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3321 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3322                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3323                     []>;
3324 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3325                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3326                     []>;
3327 }
3328
3329 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3330   // FIXME: Merge above classes when we have patterns for the ymm version
3331   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3332   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3333 }
3334 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3335
3336 // Move Unaligned Integer
3337 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3338   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3339                    "vlddqu\t{$src, $dst|$dst, $src}",
3340                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3341   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3342                    "vlddqu\t{$src, $dst|$dst, $src}",
3343                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
3344 }
3345 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3346                    "lddqu\t{$src, $dst|$dst, $src}",
3347                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3348
3349 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3350                    (undef)),
3351           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3352
3353 // Several Move patterns
3354 let AddedComplexity = 5 in {
3355 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
3356           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3357 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3358           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3359 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
3360           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3361 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3362           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3363 }
3364
3365 // vector_shuffle v1, <undef> <1, 1, 3, 3>
3366 let AddedComplexity = 15 in
3367 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
3368           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3369 let AddedComplexity = 20 in
3370 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3371           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
3372
3373 // vector_shuffle v1, <undef> <0, 0, 2, 2>
3374 let AddedComplexity = 15 in
3375   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
3376             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3377 let AddedComplexity = 20 in
3378   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3379             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
3380
3381 //===---------------------------------------------------------------------===//
3382 // SSE3 - Arithmetic
3383 //===---------------------------------------------------------------------===//
3384
3385 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
3386                        X86MemOperand x86memop, bit Is2Addr = 1> {
3387   def rr : I<0xD0, MRMSrcReg,
3388        (outs RC:$dst), (ins RC:$src1, RC:$src2),
3389        !if(Is2Addr,
3390            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3391            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3392        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
3393   def rm : I<0xD0, MRMSrcMem,
3394        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3395        !if(Is2Addr,
3396            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3397            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3398        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
3399 }
3400
3401 let isAsmParserOnly = 1, Predicates = [HasAVX],
3402   ExeDomain = SSEPackedDouble in {
3403   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
3404                                f128mem, 0>, XD, VEX_4V;
3405   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
3406                                f128mem, 0>, OpSize, VEX_4V;
3407   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
3408                                f256mem, 0>, XD, VEX_4V;
3409   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
3410                                f256mem, 0>, OpSize, VEX_4V;
3411 }
3412 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3413     ExeDomain = SSEPackedDouble in {
3414   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
3415                               f128mem>, XD;
3416   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
3417                               f128mem>, TB, OpSize;
3418 }
3419
3420 //===---------------------------------------------------------------------===//
3421 // SSE3 Instructions
3422 //===---------------------------------------------------------------------===//
3423
3424 // Horizontal ops
3425 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3426                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3427   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3428        !if(Is2Addr,
3429          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3430          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3431       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3432
3433   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3434        !if(Is2Addr,
3435          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3436          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3437       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3438 }
3439 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3440                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3441   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3442        !if(Is2Addr,
3443          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3444          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3445       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3446
3447   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3448        !if(Is2Addr,
3449          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3450          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3451       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3452 }
3453
3454 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3455   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
3456                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
3457   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
3458                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
3459   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
3460                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
3461   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
3462                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
3463   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
3464                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
3465   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
3466                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
3467   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
3468                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
3469   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
3470                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
3471 }
3472
3473 let Constraints = "$src1 = $dst" in {
3474   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
3475                         int_x86_sse3_hadd_ps>;
3476   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
3477                        int_x86_sse3_hadd_pd>;
3478   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
3479                         int_x86_sse3_hsub_ps>;
3480   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
3481                        int_x86_sse3_hsub_pd>;
3482 }
3483
3484 //===---------------------------------------------------------------------===//
3485 // SSSE3 - Packed Absolute Instructions
3486 //===---------------------------------------------------------------------===//
3487
3488
3489 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
3490 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
3491                             PatFrag mem_frag128, Intrinsic IntId128> {
3492   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3493                     (ins VR128:$src),
3494                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3495                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3496                     OpSize;
3497
3498   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3499                     (ins i128mem:$src),
3500                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3501                     [(set VR128:$dst,
3502                       (IntId128
3503                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
3504 }
3505
3506 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3507   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
3508                                   int_x86_ssse3_pabs_b_128>, VEX;
3509   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
3510                                   int_x86_ssse3_pabs_w_128>, VEX;
3511   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
3512                                   int_x86_ssse3_pabs_d_128>, VEX;
3513 }
3514
3515 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
3516                               int_x86_ssse3_pabs_b_128>;
3517 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
3518                               int_x86_ssse3_pabs_w_128>;
3519 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
3520                               int_x86_ssse3_pabs_d_128>;
3521
3522 //===---------------------------------------------------------------------===//
3523 // SSSE3 - Packed Binary Operator Instructions
3524 //===---------------------------------------------------------------------===//
3525
3526 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
3527 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
3528                              PatFrag mem_frag128, Intrinsic IntId128,
3529                              bit Is2Addr = 1> {
3530   let isCommutable = 1 in
3531   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3532        (ins VR128:$src1, VR128:$src2),
3533        !if(Is2Addr,
3534          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3535          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3536        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3537        OpSize;
3538   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3539        (ins VR128:$src1, i128mem:$src2),
3540        !if(Is2Addr,
3541          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3542          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3543        [(set VR128:$dst,
3544          (IntId128 VR128:$src1,
3545           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3546 }
3547
3548 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3549 let isCommutable = 0 in {
3550   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
3551                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
3552   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
3553                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
3554   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
3555                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
3556   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
3557                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
3558   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
3559                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
3560   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
3561                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
3562   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
3563                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
3564   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
3565                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
3566   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
3567                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
3568   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
3569                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
3570   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
3571                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
3572 }
3573 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
3574                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
3575 }
3576
3577 // None of these have i8 immediate fields.
3578 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
3579 let isCommutable = 0 in {
3580   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
3581                                      int_x86_ssse3_phadd_w_128>;
3582   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
3583                                      int_x86_ssse3_phadd_d_128>;
3584   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
3585                                      int_x86_ssse3_phadd_sw_128>;
3586   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
3587                                      int_x86_ssse3_phsub_w_128>;
3588   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
3589                                      int_x86_ssse3_phsub_d_128>;
3590   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
3591                                      int_x86_ssse3_phsub_sw_128>;
3592   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
3593                                      int_x86_ssse3_pmadd_ub_sw_128>;
3594   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
3595                                      int_x86_ssse3_pshuf_b_128>;
3596   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
3597                                      int_x86_ssse3_psign_b_128>;
3598   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
3599                                      int_x86_ssse3_psign_w_128>;
3600   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
3601                                        int_x86_ssse3_psign_d_128>;
3602 }
3603 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
3604                                      int_x86_ssse3_pmul_hr_sw_128>;
3605 }
3606
3607 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3608           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3609 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3610           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3611
3612 //===---------------------------------------------------------------------===//
3613 // SSSE3 - Packed Align Instruction Patterns
3614 //===---------------------------------------------------------------------===//
3615
3616 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
3617   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3618       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3619       !if(Is2Addr,
3620         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3621         !strconcat(asm,
3622                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3623       []>, OpSize;
3624   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3625       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3626       !if(Is2Addr,
3627         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3628         !strconcat(asm,
3629                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3630       []>, OpSize;
3631 }
3632
3633 let isAsmParserOnly = 1, Predicates = [HasAVX] in
3634   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
3635 let Constraints = "$src1 = $dst" in
3636   defm PALIGN : ssse3_palign<"palignr">;
3637
3638 let AddedComplexity = 5 in {
3639 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3640           (PALIGNR128rr VR128:$src2, VR128:$src1,
3641                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3642       Requires<[HasSSSE3]>;
3643 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3644           (PALIGNR128rr VR128:$src2, VR128:$src1,
3645                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3646       Requires<[HasSSSE3]>;
3647 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3648           (PALIGNR128rr VR128:$src2, VR128:$src1,
3649                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3650       Requires<[HasSSSE3]>;
3651 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3652           (PALIGNR128rr VR128:$src2, VR128:$src1,
3653                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3654       Requires<[HasSSSE3]>;
3655 }
3656
3657 //===---------------------------------------------------------------------===//
3658 // SSSE3 Misc Instructions
3659 //===---------------------------------------------------------------------===//
3660
3661 // Thread synchronization
3662 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
3663                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
3664 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
3665                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
3666
3667 //===---------------------------------------------------------------------===//
3668 // Non-Instruction Patterns
3669 //===---------------------------------------------------------------------===//
3670
3671 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3672 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3673 // combine.
3674 // Since these loads aren't folded into the fextend, we have to match it
3675 // explicitly here.
3676 let Predicates = [HasSSE2] in
3677  def : Pat<(fextend (loadf32 addr:$src)),
3678            (CVTSS2SDrm addr:$src)>;
3679
3680 // bit_convert
3681 let Predicates = [HasSSE2] in {
3682   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3683   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3684   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3685   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3686   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3687   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3688   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3689   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3690   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3691   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3692   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3693   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3694   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3695   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3696   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3697   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3698   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3699   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3700   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3701   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3702   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3703   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3704   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3705   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3706   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3707   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3708   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3709   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3710   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3711   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3712 }
3713
3714 // Move scalar to XMM zero-extended
3715 // movd to XMM register zero-extends
3716 let AddedComplexity = 15 in {
3717 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3718 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3719           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3720 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3721           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3722 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3723           (MOVSSrr (v4f32 (V_SET0PS)),
3724                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3725 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3726           (MOVSSrr (v4i32 (V_SET0PI)),
3727                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3728 }
3729
3730 // Splat v2f64 / v2i64
3731 let AddedComplexity = 10 in {
3732 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3733           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3734 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3735           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3736 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3737           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3738 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3739           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3740 }
3741
3742 // Special unary SHUFPSrri case.
3743 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3744           (SHUFPSrri VR128:$src1, VR128:$src1,
3745                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3746 let AddedComplexity = 5 in
3747 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3748           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3749       Requires<[HasSSE2]>;
3750 // Special unary SHUFPDrri case.
3751 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3752           (SHUFPDrri VR128:$src1, VR128:$src1,
3753                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3754       Requires<[HasSSE2]>;
3755 // Special unary SHUFPDrri case.
3756 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3757           (SHUFPDrri VR128:$src1, VR128:$src1,
3758                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3759       Requires<[HasSSE2]>;
3760 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3761 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3762           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3763       Requires<[HasSSE2]>;
3764
3765 // Special binary v4i32 shuffle cases with SHUFPS.
3766 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3767           (SHUFPSrri VR128:$src1, VR128:$src2,
3768                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3769            Requires<[HasSSE2]>;
3770 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3771           (SHUFPSrmi VR128:$src1, addr:$src2,
3772                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3773            Requires<[HasSSE2]>;
3774 // Special binary v2i64 shuffle cases using SHUFPDrri.
3775 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3776           (SHUFPDrri VR128:$src1, VR128:$src2,
3777                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3778           Requires<[HasSSE2]>;
3779
3780 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3781 let AddedComplexity = 15 in {
3782 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3783           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3784           Requires<[OptForSpeed, HasSSE2]>;
3785 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3786           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3787           Requires<[OptForSpeed, HasSSE2]>;
3788 }
3789 let AddedComplexity = 10 in {
3790 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3791           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3792 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3793           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3794 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3795           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3796 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3797           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3798 }
3799
3800 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3801 let AddedComplexity = 15 in {
3802 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3803           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3804           Requires<[OptForSpeed, HasSSE2]>;
3805 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3806           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3807           Requires<[OptForSpeed, HasSSE2]>;
3808 }
3809 let AddedComplexity = 10 in {
3810 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3811           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3812 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3813           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3814 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3815           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3816 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3817           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3818 }
3819
3820 let AddedComplexity = 20 in {
3821 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3822 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3823           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3824
3825 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3826 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3827           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3828
3829 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3830 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3831           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3832 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3833           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3834 }
3835
3836 let AddedComplexity = 20 in {
3837 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3838 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3839           (MOVLPSrm VR128:$src1, addr:$src2)>;
3840 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3841           (MOVLPDrm VR128:$src1, addr:$src2)>;
3842 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3843           (MOVLPSrm VR128:$src1, addr:$src2)>;
3844 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3845           (MOVLPDrm VR128:$src1, addr:$src2)>;
3846 }
3847
3848 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3849 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3850           (MOVLPSmr addr:$src1, VR128:$src2)>;
3851 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3852           (MOVLPDmr addr:$src1, VR128:$src2)>;
3853 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3854                  addr:$src1),
3855           (MOVLPSmr addr:$src1, VR128:$src2)>;
3856 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3857           (MOVLPDmr addr:$src1, VR128:$src2)>;
3858
3859 let AddedComplexity = 15 in {
3860 // Setting the lowest element in the vector.
3861 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3862           (MOVSSrr (v4i32 VR128:$src1),
3863                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3864 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3865           (MOVSDrr (v2i64 VR128:$src1),
3866                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3867
3868 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3869 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3870           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3871       Requires<[HasSSE2]>;
3872 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3873           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3874       Requires<[HasSSE2]>;
3875 }
3876
3877 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3878 // fall back to this for SSE1)
3879 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3880           (SHUFPSrri VR128:$src2, VR128:$src1,
3881                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3882
3883 // Set lowest element and zero upper elements.
3884 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3885           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3886
3887 // Some special case pandn patterns.
3888 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3889                   VR128:$src2)),
3890           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3891 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3892                   VR128:$src2)),
3893           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3894 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3895                   VR128:$src2)),
3896           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3897
3898 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3899                   (memop addr:$src2))),
3900           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3901 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3902                   (memop addr:$src2))),
3903           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3904 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3905                   (memop addr:$src2))),
3906           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3907
3908 // vector -> vector casts
3909 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3910           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3911 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3912           (CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3913
3914 // Use movaps / movups for SSE integer load / store (one byte shorter).
3915 let Predicates = [HasSSE1] in {
3916   def : Pat<(alignedloadv4i32 addr:$src),
3917             (MOVAPSrm addr:$src)>;
3918   def : Pat<(loadv4i32 addr:$src),
3919             (MOVUPSrm addr:$src)>;
3920   def : Pat<(alignedloadv2i64 addr:$src),
3921             (MOVAPSrm addr:$src)>;
3922   def : Pat<(loadv2i64 addr:$src),
3923             (MOVUPSrm addr:$src)>;
3924
3925   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3926             (MOVAPSmr addr:$dst, VR128:$src)>;
3927   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3928             (MOVAPSmr addr:$dst, VR128:$src)>;
3929   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3930             (MOVAPSmr addr:$dst, VR128:$src)>;
3931   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3932             (MOVAPSmr addr:$dst, VR128:$src)>;
3933   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3934             (MOVUPSmr addr:$dst, VR128:$src)>;
3935   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3936             (MOVUPSmr addr:$dst, VR128:$src)>;
3937   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3938             (MOVUPSmr addr:$dst, VR128:$src)>;
3939   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3940             (MOVUPSmr addr:$dst, VR128:$src)>;
3941 }
3942
3943 // Use vmovaps/vmovups for AVX 128-bit integer load/store (one byte shorter).
3944 let Predicates = [HasAVX] in {
3945   def : Pat<(alignedloadv4i32 addr:$src),
3946             (VMOVAPSrm addr:$src)>;
3947   def : Pat<(loadv4i32 addr:$src),
3948             (VMOVUPSrm addr:$src)>;
3949   def : Pat<(alignedloadv2i64 addr:$src),
3950             (VMOVAPSrm addr:$src)>;
3951   def : Pat<(loadv2i64 addr:$src),
3952             (VMOVUPSrm addr:$src)>;
3953
3954   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3955             (VMOVAPSmr addr:$dst, VR128:$src)>;
3956   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3957             (VMOVAPSmr addr:$dst, VR128:$src)>;
3958   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3959             (VMOVAPSmr addr:$dst, VR128:$src)>;
3960   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3961             (VMOVAPSmr addr:$dst, VR128:$src)>;
3962   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3963             (VMOVUPSmr addr:$dst, VR128:$src)>;
3964   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3965             (VMOVUPSmr addr:$dst, VR128:$src)>;
3966   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3967             (VMOVUPSmr addr:$dst, VR128:$src)>;
3968   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3969             (VMOVUPSmr addr:$dst, VR128:$src)>;
3970 }
3971
3972 //===----------------------------------------------------------------------===//
3973 // SSE4.1 - Packed Move with Sign/Zero Extend
3974 //===----------------------------------------------------------------------===//
3975
3976 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3977   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3978                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3979                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3980
3981   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3982                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3983        [(set VR128:$dst,
3984          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3985        OpSize;
3986 }
3987
3988 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3989 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
3990                                      VEX;
3991 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
3992                                      VEX;
3993 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
3994                                      VEX;
3995 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
3996                                      VEX;
3997 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
3998                                      VEX;
3999 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4000                                      VEX;
4001 }
4002
4003 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4004 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4005 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4006 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4007 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4008 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4009
4010 // Common patterns involving scalar load.
4011 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4012           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4013 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4014           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4015
4016 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4017           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4018 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4019           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4020
4021 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4022           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4023 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4024           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4025
4026 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4027           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4028 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4029           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4030
4031 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4032           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4033 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4034           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4035
4036 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4037           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4038 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4039           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4040
4041
4042 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4043   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4044                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4045                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4046
4047   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4048                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4049        [(set VR128:$dst,
4050          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4051           OpSize;
4052 }
4053
4054 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4055 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4056                                      VEX;
4057 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4058                                      VEX;
4059 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4060                                      VEX;
4061 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4062                                      VEX;
4063 }
4064
4065 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4066 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4067 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4068 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4069
4070 // Common patterns involving scalar load
4071 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4072           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4073 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4074           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4075
4076 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4077           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4078 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4079           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4080
4081
4082 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4083   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4084                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4085                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4086
4087   // Expecting a i16 load any extended to i32 value.
4088   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4089                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4090                  [(set VR128:$dst, (IntId (bitconvert
4091                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4092                  OpSize;
4093 }
4094
4095 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4096 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4097                                      VEX;
4098 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4099                                      VEX;
4100 }
4101 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4102 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4103
4104 // Common patterns involving scalar load
4105 def : Pat<(int_x86_sse41_pmovsxbq
4106             (bitconvert (v4i32 (X86vzmovl
4107                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4108           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4109
4110 def : Pat<(int_x86_sse41_pmovzxbq
4111             (bitconvert (v4i32 (X86vzmovl
4112                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4113           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4114
4115 //===----------------------------------------------------------------------===//
4116 // SSE4.1 - Extract Instructions
4117 //===----------------------------------------------------------------------===//
4118
4119 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4120 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4121   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4122                  (ins VR128:$src1, i32i8imm:$src2),
4123                  !strconcat(OpcodeStr,
4124                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4125                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4126                  OpSize;
4127   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4128                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4129                  !strconcat(OpcodeStr,
4130                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4131                  []>, OpSize;
4132 // FIXME:
4133 // There's an AssertZext in the way of writing the store pattern
4134 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4135 }
4136
4137 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4138   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4139   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4140          (ins VR128:$src1, i32i8imm:$src2),
4141          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4142 }
4143
4144 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4145
4146
4147 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4148 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4149   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4150                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4151                  !strconcat(OpcodeStr,
4152                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4153                  []>, OpSize;
4154 // FIXME:
4155 // There's an AssertZext in the way of writing the store pattern
4156 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4157 }
4158
4159 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4160   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4161
4162 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4163
4164
4165 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4166 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4167   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4168                  (ins VR128:$src1, i32i8imm:$src2),
4169                  !strconcat(OpcodeStr,
4170                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4171                  [(set GR32:$dst,
4172                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4173   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4174                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4175                  !strconcat(OpcodeStr,
4176                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4177                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4178                           addr:$dst)]>, OpSize;
4179 }
4180
4181 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4182   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4183
4184 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4185
4186 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4187 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4188   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4189                  (ins VR128:$src1, i32i8imm:$src2),
4190                  !strconcat(OpcodeStr,
4191                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4192                  [(set GR64:$dst,
4193                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4194   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4195                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4196                  !strconcat(OpcodeStr,
4197                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4198                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4199                           addr:$dst)]>, OpSize, REX_W;
4200 }
4201
4202 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4203   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4204
4205 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4206
4207 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4208 /// destination
4209 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4210   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4211                  (ins VR128:$src1, i32i8imm:$src2),
4212                  !strconcat(OpcodeStr,
4213                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4214                  [(set GR32:$dst,
4215                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4216            OpSize;
4217   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4218                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4219                  !strconcat(OpcodeStr,
4220                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4221                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4222                           addr:$dst)]>, OpSize;
4223 }
4224
4225 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4226   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4227   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4228                   (ins VR128:$src1, i32i8imm:$src2),
4229                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4230                   []>, OpSize, VEX;
4231 }
4232 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4233
4234 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4235 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4236                                               imm:$src2))),
4237                  addr:$dst),
4238           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4239          Requires<[HasSSE41]>;
4240
4241 //===----------------------------------------------------------------------===//
4242 // SSE4.1 - Insert Instructions
4243 //===----------------------------------------------------------------------===//
4244
4245 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4246   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4247       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4248       !if(Is2Addr,
4249         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4250         !strconcat(asm,
4251                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4252       [(set VR128:$dst,
4253         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4254   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4255       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4256       !if(Is2Addr,
4257         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4258         !strconcat(asm,
4259                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4260       [(set VR128:$dst,
4261         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4262                    imm:$src3))]>, OpSize;
4263 }
4264
4265 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4266   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4267 let Constraints = "$src1 = $dst" in
4268   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4269
4270 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4271   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4272       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4273       !if(Is2Addr,
4274         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4275         !strconcat(asm,
4276                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4277       [(set VR128:$dst,
4278         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4279       OpSize;
4280   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4281       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4282       !if(Is2Addr,
4283         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4284         !strconcat(asm,
4285                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4286       [(set VR128:$dst,
4287         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4288                           imm:$src3)))]>, OpSize;
4289 }
4290
4291 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4292   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4293 let Constraints = "$src1 = $dst" in
4294   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4295
4296 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4297   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4298       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4299       !if(Is2Addr,
4300         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4301         !strconcat(asm,
4302                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4303       [(set VR128:$dst,
4304         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4305       OpSize;
4306   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4307       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4308       !if(Is2Addr,
4309         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4310         !strconcat(asm,
4311                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4312       [(set VR128:$dst,
4313         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4314                           imm:$src3)))]>, OpSize;
4315 }
4316
4317 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4318   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4319 let Constraints = "$src1 = $dst" in
4320   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4321
4322 // insertps has a few different modes, there's the first two here below which
4323 // are optimized inserts that won't zero arbitrary elements in the destination
4324 // vector. The next one matches the intrinsic and could zero arbitrary elements
4325 // in the target vector.
4326 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4327   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4328       (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4329       !if(Is2Addr,
4330         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4331         !strconcat(asm,
4332                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4333       [(set VR128:$dst,
4334         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4335       OpSize;
4336   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4337       (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
4338       !if(Is2Addr,
4339         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4340         !strconcat(asm,
4341                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4342       [(set VR128:$dst,
4343         (X86insrtps VR128:$src1,
4344                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4345                     imm:$src3))]>, OpSize;
4346 }
4347
4348 let Constraints = "$src1 = $dst" in
4349   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4350 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4351   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4352
4353 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4354           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4355           Requires<[HasAVX]>;
4356 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4357           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4358           Requires<[HasSSE41]>;
4359
4360 //===----------------------------------------------------------------------===//
4361 // SSE4.1 - Round Instructions
4362 //===----------------------------------------------------------------------===//
4363
4364 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4365                             X86MemOperand x86memop, RegisterClass RC,
4366                             PatFrag mem_frag32, PatFrag mem_frag64,
4367                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4368   // Intrinsic operation, reg.
4369   // Vector intrinsic operation, reg
4370   def PSr : SS4AIi8<opcps, MRMSrcReg,
4371                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4372                     !strconcat(OpcodeStr,
4373                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4374                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4375                     OpSize;
4376
4377   // Vector intrinsic operation, mem
4378   def PSm : Ii8<opcps, MRMSrcMem,
4379                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4380                     !strconcat(OpcodeStr,
4381                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4382                     [(set RC:$dst,
4383                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4384                     TA, OpSize,
4385                 Requires<[HasSSE41]>;
4386
4387   // Vector intrinsic operation, reg
4388   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4389                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4390                     !strconcat(OpcodeStr,
4391                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4392                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4393                     OpSize;
4394
4395   // Vector intrinsic operation, mem
4396   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4397                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4398                     !strconcat(OpcodeStr,
4399                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4400                     [(set RC:$dst,
4401                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4402                     OpSize;
4403 }
4404
4405 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4406                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4407   // Intrinsic operation, reg.
4408   // Vector intrinsic operation, reg
4409   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
4410                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4411                     !strconcat(OpcodeStr,
4412                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4413                     []>, OpSize;
4414
4415   // Vector intrinsic operation, mem
4416   def PSm_AVX : Ii8<opcps, MRMSrcMem,
4417                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4418                     !strconcat(OpcodeStr,
4419                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4420                     []>, TA, OpSize, Requires<[HasSSE41]>;
4421
4422   // Vector intrinsic operation, reg
4423   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
4424                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4425                     !strconcat(OpcodeStr,
4426                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4427                     []>, OpSize;
4428
4429   // Vector intrinsic operation, mem
4430   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
4431                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4432                     !strconcat(OpcodeStr,
4433                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4434                     []>, OpSize;
4435 }
4436
4437 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4438                             string OpcodeStr,
4439                             Intrinsic F32Int,
4440                             Intrinsic F64Int, bit Is2Addr = 1> {
4441   // Intrinsic operation, reg.
4442   def SSr : SS4AIi8<opcss, MRMSrcReg,
4443         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4444         !if(Is2Addr,
4445             !strconcat(OpcodeStr,
4446                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4447             !strconcat(OpcodeStr,
4448                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4449         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4450         OpSize;
4451
4452   // Intrinsic operation, mem.
4453   def SSm : SS4AIi8<opcss, MRMSrcMem,
4454         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4455         !if(Is2Addr,
4456             !strconcat(OpcodeStr,
4457                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4458             !strconcat(OpcodeStr,
4459                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4460         [(set VR128:$dst,
4461              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4462         OpSize;
4463
4464   // Intrinsic operation, reg.
4465   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4466         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4467         !if(Is2Addr,
4468             !strconcat(OpcodeStr,
4469                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4470             !strconcat(OpcodeStr,
4471                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4472         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4473         OpSize;
4474
4475   // Intrinsic operation, mem.
4476   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4477         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4478         !if(Is2Addr,
4479             !strconcat(OpcodeStr,
4480                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4481             !strconcat(OpcodeStr,
4482                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4483         [(set VR128:$dst,
4484               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4485         OpSize;
4486 }
4487
4488 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
4489                                    string OpcodeStr> {
4490   // Intrinsic operation, reg.
4491   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
4492         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4493         !strconcat(OpcodeStr,
4494                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4495         []>, OpSize;
4496
4497   // Intrinsic operation, mem.
4498   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
4499         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4500         !strconcat(OpcodeStr,
4501                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4502         []>, OpSize;
4503
4504   // Intrinsic operation, reg.
4505   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
4506         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4507             !strconcat(OpcodeStr,
4508                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4509         []>, OpSize;
4510
4511   // Intrinsic operation, mem.
4512   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
4513         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4514             !strconcat(OpcodeStr,
4515                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4516         []>, OpSize;
4517 }
4518
4519 // FP round - roundss, roundps, roundsd, roundpd
4520 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4521   // Intrinsic form
4522   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
4523                                   memopv4f32, memopv2f64,
4524                                   int_x86_sse41_round_ps,
4525                                   int_x86_sse41_round_pd>, VEX;
4526   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
4527                                   memopv8f32, memopv4f64,
4528                                   int_x86_avx_round_ps_256,
4529                                   int_x86_avx_round_pd_256>, VEX;
4530   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
4531                                   int_x86_sse41_round_ss,
4532                                   int_x86_sse41_round_sd, 0>, VEX_4V;
4533
4534   // Instructions for the assembler
4535   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
4536                                         VEX;
4537   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
4538                                         VEX;
4539   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
4540 }
4541
4542 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
4543                                memopv4f32, memopv2f64,
4544                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
4545 let Constraints = "$src1 = $dst" in
4546 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
4547                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
4548
4549 //===----------------------------------------------------------------------===//
4550 // SSE4.1 - Packed Bit Test
4551 //===----------------------------------------------------------------------===//
4552
4553 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4554 // the intel intrinsic that corresponds to this.
4555 let Defs = [EFLAGS], isAsmParserOnly = 1, Predicates = [HasAVX] in {
4556 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4557                 "vptest\t{$src2, $src1|$src1, $src2}",
4558                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4559                 OpSize, VEX;
4560 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4561                 "vptest\t{$src2, $src1|$src1, $src2}",
4562                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4563                 OpSize, VEX;
4564
4565 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
4566                 "vptest\t{$src2, $src1|$src1, $src2}",
4567                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
4568                 OpSize, VEX;
4569 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
4570                 "vptest\t{$src2, $src1|$src1, $src2}",
4571                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
4572                 OpSize, VEX;
4573 }
4574
4575 let Defs = [EFLAGS] in {
4576 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4577               "ptest \t{$src2, $src1|$src1, $src2}",
4578               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4579               OpSize;
4580 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4581               "ptest \t{$src2, $src1|$src1, $src2}",
4582               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4583               OpSize;
4584 }
4585
4586 // The bit test instructions below are AVX only
4587 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
4588                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
4589   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
4590             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4591             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
4592   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
4593             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4594             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
4595             OpSize, VEX;
4596 }
4597
4598 let Defs = [EFLAGS], isAsmParserOnly = 1, Predicates = [HasAVX] in {
4599 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
4600 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
4601 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
4602 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
4603 }
4604
4605 //===----------------------------------------------------------------------===//
4606 // SSE4.1 - Misc Instructions
4607 //===----------------------------------------------------------------------===//
4608
4609 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
4610 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
4611                                  Intrinsic IntId128> {
4612   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4613                     (ins VR128:$src),
4614                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4615                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
4616   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4617                      (ins i128mem:$src),
4618                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4619                      [(set VR128:$dst,
4620                        (IntId128
4621                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
4622 }
4623
4624 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4625 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
4626                                          int_x86_sse41_phminposuw>, VEX;
4627 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
4628                                          int_x86_sse41_phminposuw>;
4629
4630 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
4631 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
4632                               Intrinsic IntId128, bit Is2Addr = 1> {
4633   let isCommutable = 1 in
4634   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4635        (ins VR128:$src1, VR128:$src2),
4636        !if(Is2Addr,
4637            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4638            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4639        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
4640   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4641        (ins VR128:$src1, i128mem:$src2),
4642        !if(Is2Addr,
4643            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4644            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4645        [(set VR128:$dst,
4646          (IntId128 VR128:$src1,
4647           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4648 }
4649
4650 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4651   let isCommutable = 0 in
4652   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
4653                                                          0>, VEX_4V;
4654   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
4655                                                          0>, VEX_4V;
4656   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
4657                                                          0>, VEX_4V;
4658   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
4659                                                          0>, VEX_4V;
4660   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
4661                                                          0>, VEX_4V;
4662   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
4663                                                          0>, VEX_4V;
4664   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
4665                                                          0>, VEX_4V;
4666   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
4667                                                          0>, VEX_4V;
4668   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
4669                                                          0>, VEX_4V;
4670   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
4671                                                          0>, VEX_4V;
4672   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
4673                                                          0>, VEX_4V;
4674 }
4675
4676 let Constraints = "$src1 = $dst" in {
4677   let isCommutable = 0 in
4678   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
4679   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
4680   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
4681   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
4682   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
4683   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
4684   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
4685   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
4686   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
4687   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
4688   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
4689 }
4690
4691 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
4692           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
4693 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
4694           (PCMPEQQrm VR128:$src1, addr:$src2)>;
4695
4696 /// SS48I_binop_rm - Simple SSE41 binary operator.
4697 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4698                         ValueType OpVT, bit Is2Addr = 1> {
4699   let isCommutable = 1 in
4700   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4701        (ins VR128:$src1, VR128:$src2),
4702        !if(Is2Addr,
4703            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4704            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4705        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
4706        OpSize;
4707   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4708        (ins VR128:$src1, i128mem:$src2),
4709        !if(Is2Addr,
4710            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4711            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4712        [(set VR128:$dst, (OpNode VR128:$src1,
4713                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
4714        OpSize;
4715 }
4716
4717 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4718   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
4719 let Constraints = "$src1 = $dst" in
4720   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
4721
4722 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
4723 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
4724                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
4725                  X86MemOperand x86memop, bit Is2Addr = 1> {
4726   let isCommutable = 1 in
4727   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
4728         (ins RC:$src1, RC:$src2, i32i8imm:$src3),
4729         !if(Is2Addr,
4730             !strconcat(OpcodeStr,
4731                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4732             !strconcat(OpcodeStr,
4733                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4734         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
4735         OpSize;
4736   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
4737         (ins RC:$src1, x86memop:$src2, i32i8imm:$src3),
4738         !if(Is2Addr,
4739             !strconcat(OpcodeStr,
4740                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4741             !strconcat(OpcodeStr,
4742                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4743         [(set RC:$dst,
4744           (IntId RC:$src1,
4745            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
4746         OpSize;
4747 }
4748
4749 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4750   let isCommutable = 0 in {
4751   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
4752                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4753   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
4754                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4755   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
4756             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4757   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
4758             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4759   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
4760                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4761   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
4762                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4763   }
4764   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
4765                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4766   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
4767                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4768   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
4769                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
4770 }
4771
4772 let Constraints = "$src1 = $dst" in {
4773   let isCommutable = 0 in {
4774   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
4775                                      VR128, memopv16i8, i128mem>;
4776   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
4777                                      VR128, memopv16i8, i128mem>;
4778   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
4779                                      VR128, memopv16i8, i128mem>;
4780   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
4781                                      VR128, memopv16i8, i128mem>;
4782   }
4783   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
4784                                   VR128, memopv16i8, i128mem>;
4785   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
4786                                   VR128, memopv16i8, i128mem>;
4787 }
4788
4789 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
4790 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4791 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
4792                                     RegisterClass RC, X86MemOperand x86memop,
4793                                     PatFrag mem_frag, Intrinsic IntId> {
4794   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
4795                   (ins RC:$src1, RC:$src2, RC:$src3),
4796                   !strconcat(OpcodeStr,
4797                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4798                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
4799                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4800
4801   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
4802                   (ins RC:$src1, x86memop:$src2, RC:$src3),
4803                   !strconcat(OpcodeStr,
4804                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4805                   [(set RC:$dst,
4806                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
4807                                RC:$src3))],
4808                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4809 }
4810 }
4811
4812 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
4813                                            memopv16i8, int_x86_sse41_blendvpd>;
4814 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
4815                                            memopv16i8, int_x86_sse41_blendvps>;
4816 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
4817                                            memopv16i8, int_x86_sse41_pblendvb>;
4818 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
4819                                          memopv32i8, int_x86_avx_blendv_pd_256>;
4820 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
4821                                          memopv32i8, int_x86_avx_blendv_ps_256>;
4822
4823 /// SS41I_ternary_int - SSE 4.1 ternary operator
4824 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
4825   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4826     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4827                     (ins VR128:$src1, VR128:$src2),
4828                     !strconcat(OpcodeStr,
4829                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
4830                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
4831                     OpSize;
4832
4833     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4834                     (ins VR128:$src1, i128mem:$src2),
4835                     !strconcat(OpcodeStr,
4836                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
4837                     [(set VR128:$dst,
4838                       (IntId VR128:$src1,
4839                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
4840   }
4841 }
4842
4843 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
4844 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
4845 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
4846
4847 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4848 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4849                        "vmovntdqa\t{$src, $dst|$dst, $src}",
4850                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4851                        OpSize, VEX;
4852 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4853                        "movntdqa\t{$src, $dst|$dst, $src}",
4854                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4855                        OpSize;
4856
4857 //===----------------------------------------------------------------------===//
4858 // SSE4.2 - Compare Instructions
4859 //===----------------------------------------------------------------------===//
4860
4861 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
4862 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
4863                               Intrinsic IntId128, bit Is2Addr = 1> {
4864   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
4865        (ins VR128:$src1, VR128:$src2),
4866        !if(Is2Addr,
4867            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4868            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4869        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4870        OpSize;
4871   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
4872        (ins VR128:$src1, i128mem:$src2),
4873        !if(Is2Addr,
4874            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4875            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4876        [(set VR128:$dst,
4877          (IntId128 VR128:$src1,
4878           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4879 }
4880
4881 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4882   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
4883                                      0>, VEX_4V;
4884 let Constraints = "$src1 = $dst" in
4885   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
4886
4887 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
4888           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
4889 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
4890           (PCMPGTQrm VR128:$src1, addr:$src2)>;
4891
4892 //===----------------------------------------------------------------------===//
4893 // SSE4.2 - String/text Processing Instructions
4894 //===----------------------------------------------------------------------===//
4895
4896 // Packed Compare Implicit Length Strings, Return Mask
4897 multiclass pseudo_pcmpistrm<string asm> {
4898   def REG : Ii8<0, Pseudo, (outs VR128:$dst),
4899     (ins VR128:$src1, VR128:$src2, i8imm:$src3), !strconcat(asm, "rr PSEUDO"),
4900     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
4901                                                   imm:$src3))]>;
4902   def MEM : Ii8<0, Pseudo, (outs VR128:$dst),
4903     (ins VR128:$src1, i128mem:$src2, i8imm:$src3), !strconcat(asm, "rm PSEUDO"),
4904     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
4905                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
4906 }
4907
4908 let Defs = [EFLAGS], usesCustomInserter = 1 in {
4909   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
4910   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
4911 }
4912
4913 let Defs = [XMM0, EFLAGS], isAsmParserOnly = 1,
4914     Predicates = [HasAVX] in {
4915   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4916       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4917       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4918   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4919       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4920       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4921 }
4922
4923 let Defs = [XMM0, EFLAGS] in {
4924   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4925       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4926       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4927   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4928       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4929       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4930 }
4931
4932 // Packed Compare Explicit Length Strings, Return Mask
4933 multiclass pseudo_pcmpestrm<string asm> {
4934   def REG : Ii8<0, Pseudo, (outs VR128:$dst),
4935     (ins VR128:$src1, VR128:$src3, i8imm:$src5), !strconcat(asm, "rr PSEUDO"),
4936     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4937                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
4938   def MEM : Ii8<0, Pseudo, (outs VR128:$dst),
4939     (ins VR128:$src1, i128mem:$src3, i8imm:$src5), !strconcat(asm, "rm PSEUDO"),
4940     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4941                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
4942 }
4943
4944 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
4945   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
4946   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
4947 }
4948
4949 let isAsmParserOnly = 1, Predicates = [HasAVX],
4950     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4951   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4952       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4953       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4954   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4955       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4956       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4957 }
4958
4959 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4960   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4961       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4962       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4963   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4964       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4965       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4966 }
4967
4968 // Packed Compare Implicit Length Strings, Return Index
4969 let Defs = [ECX, EFLAGS] in {
4970   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
4971     def rr : SS42AI<0x63, MRMSrcReg, (outs),
4972       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4973       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4974       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
4975        (implicit EFLAGS)]>, OpSize;
4976     def rm : SS42AI<0x63, MRMSrcMem, (outs),
4977       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4978       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4979       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
4980        (implicit EFLAGS)]>, OpSize;
4981   }
4982 }
4983
4984 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4985 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
4986                                     VEX;
4987 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
4988                                     VEX;
4989 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
4990                                     VEX;
4991 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
4992                                     VEX;
4993 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
4994                                     VEX;
4995 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
4996                                     VEX;
4997 }
4998
4999 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
5000 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
5001 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
5002 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
5003 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
5004 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
5005
5006 // Packed Compare Explicit Length Strings, Return Index
5007 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
5008   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
5009     def rr : SS42AI<0x61, MRMSrcReg, (outs),
5010       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5011       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5012       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
5013        (implicit EFLAGS)]>, OpSize;
5014     def rm : SS42AI<0x61, MRMSrcMem, (outs),
5015       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5016       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5017        [(set ECX,
5018              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
5019         (implicit EFLAGS)]>, OpSize;
5020   }
5021 }
5022
5023 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
5024 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
5025                                     VEX;
5026 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5027                                     VEX;
5028 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5029                                     VEX;
5030 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5031                                     VEX;
5032 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5033                                     VEX;
5034 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5035                                     VEX;
5036 }
5037
5038 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5039 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5040 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5041 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5042 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5043 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5044
5045 //===----------------------------------------------------------------------===//
5046 // SSE4.2 - CRC Instructions
5047 //===----------------------------------------------------------------------===//
5048
5049 // No CRC instructions have AVX equivalents
5050
5051 // crc intrinsic instruction
5052 // This set of instructions are only rm, the only difference is the size
5053 // of r and m.
5054 let Constraints = "$src1 = $dst" in {
5055   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5056                       (ins GR32:$src1, i8mem:$src2),
5057                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5058                        [(set GR32:$dst,
5059                          (int_x86_sse42_crc32_8 GR32:$src1,
5060                          (load addr:$src2)))]>;
5061   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5062                       (ins GR32:$src1, GR8:$src2),
5063                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5064                        [(set GR32:$dst,
5065                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
5066   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5067                       (ins GR32:$src1, i16mem:$src2),
5068                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5069                        [(set GR32:$dst,
5070                          (int_x86_sse42_crc32_16 GR32:$src1,
5071                          (load addr:$src2)))]>,
5072                          OpSize;
5073   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5074                       (ins GR32:$src1, GR16:$src2),
5075                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5076                        [(set GR32:$dst,
5077                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
5078                          OpSize;
5079   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5080                       (ins GR32:$src1, i32mem:$src2),
5081                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5082                        [(set GR32:$dst,
5083                          (int_x86_sse42_crc32_32 GR32:$src1,
5084                          (load addr:$src2)))]>;
5085   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5086                       (ins GR32:$src1, GR32:$src2),
5087                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5088                        [(set GR32:$dst,
5089                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
5090   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5091                       (ins GR64:$src1, i8mem:$src2),
5092                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5093                        [(set GR64:$dst,
5094                          (int_x86_sse42_crc64_8 GR64:$src1,
5095                          (load addr:$src2)))]>,
5096                          REX_W;
5097   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5098                       (ins GR64:$src1, GR8:$src2),
5099                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5100                        [(set GR64:$dst,
5101                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
5102                          REX_W;
5103   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5104                       (ins GR64:$src1, i64mem:$src2),
5105                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5106                        [(set GR64:$dst,
5107                          (int_x86_sse42_crc64_64 GR64:$src1,
5108                          (load addr:$src2)))]>,
5109                          REX_W;
5110   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5111                       (ins GR64:$src1, GR64:$src2),
5112                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5113                        [(set GR64:$dst,
5114                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
5115                          REX_W;
5116 }
5117
5118 //===----------------------------------------------------------------------===//
5119 // AES-NI Instructions
5120 //===----------------------------------------------------------------------===//
5121
5122 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5123                               Intrinsic IntId128, bit Is2Addr = 1> {
5124   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5125        (ins VR128:$src1, VR128:$src2),
5126        !if(Is2Addr,
5127            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5128            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5129        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5130        OpSize;
5131   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5132        (ins VR128:$src1, i128mem:$src2),
5133        !if(Is2Addr,
5134            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5135            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5136        [(set VR128:$dst,
5137          (IntId128 VR128:$src1,
5138           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5139 }
5140
5141 // Perform One Round of an AES Encryption/Decryption Flow
5142 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5143   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5144                          int_x86_aesni_aesenc, 0>, VEX_4V;
5145   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5146                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5147   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5148                          int_x86_aesni_aesdec, 0>, VEX_4V;
5149   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5150                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5151 }
5152
5153 let Constraints = "$src1 = $dst" in {
5154   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5155                          int_x86_aesni_aesenc>;
5156   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5157                          int_x86_aesni_aesenclast>;
5158   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5159                          int_x86_aesni_aesdec>;
5160   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5161                          int_x86_aesni_aesdeclast>;
5162 }
5163
5164 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5165           (AESENCrr VR128:$src1, VR128:$src2)>;
5166 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5167           (AESENCrm VR128:$src1, addr:$src2)>;
5168 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5169           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5170 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5171           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5172 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5173           (AESDECrr VR128:$src1, VR128:$src2)>;
5174 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5175           (AESDECrm VR128:$src1, addr:$src2)>;
5176 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5177           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5178 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5179           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5180
5181 // Perform the AES InvMixColumn Transformation
5182 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5183   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5184       (ins VR128:$src1),
5185       "vaesimc\t{$src1, $dst|$dst, $src1}",
5186       [(set VR128:$dst,
5187         (int_x86_aesni_aesimc VR128:$src1))]>,
5188       OpSize, VEX;
5189   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5190       (ins i128mem:$src1),
5191       "vaesimc\t{$src1, $dst|$dst, $src1}",
5192       [(set VR128:$dst,
5193         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5194       OpSize, VEX;
5195 }
5196 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5197   (ins VR128:$src1),
5198   "aesimc\t{$src1, $dst|$dst, $src1}",
5199   [(set VR128:$dst,
5200     (int_x86_aesni_aesimc VR128:$src1))]>,
5201   OpSize;
5202 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5203   (ins i128mem:$src1),
5204   "aesimc\t{$src1, $dst|$dst, $src1}",
5205   [(set VR128:$dst,
5206     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5207   OpSize;
5208
5209 // AES Round Key Generation Assist
5210 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5211   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5212       (ins VR128:$src1, i8imm:$src2),
5213       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5214       [(set VR128:$dst,
5215         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5216       OpSize, VEX;
5217   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5218       (ins i128mem:$src1, i8imm:$src2),
5219       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5220       [(set VR128:$dst,
5221         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5222                                         imm:$src2))]>,
5223       OpSize, VEX;
5224 }
5225 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5226   (ins VR128:$src1, i8imm:$src2),
5227   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5228   [(set VR128:$dst,
5229     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5230   OpSize;
5231 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5232   (ins i128mem:$src1, i8imm:$src2),
5233   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5234   [(set VR128:$dst,
5235     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5236                                     imm:$src2))]>,
5237   OpSize;
5238
5239 //===----------------------------------------------------------------------===//
5240 // CLMUL Instructions
5241 //===----------------------------------------------------------------------===//
5242
5243 // Only the AVX version of CLMUL instructions are described here.
5244
5245 // Carry-less Multiplication instructions
5246 let isAsmParserOnly = 1 in {
5247 def VPCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5248            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5249            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5250            []>;
5251
5252 def VPCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5253            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5254            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5255            []>;
5256
5257 // Assembler Only
5258 multiclass avx_vpclmul<string asm> {
5259   def rr : I<0, Pseudo, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
5260              !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5261              []>;
5262
5263   def rm : I<0, Pseudo, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
5264              !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5265              []>;
5266 }
5267 defm VPCLMULHQHQDQ : avx_vpclmul<"vpclmulhqhqdq">;
5268 defm VPCLMULHQLQDQ : avx_vpclmul<"vpclmulhqlqdq">;
5269 defm VPCLMULLQHQDQ : avx_vpclmul<"vpclmullqhqdq">;
5270 defm VPCLMULLQLQDQ : avx_vpclmul<"vpclmullqlqdq">;
5271
5272 } // isAsmParserOnly
5273
5274 //===----------------------------------------------------------------------===//
5275 // AVX Instructions
5276 //===----------------------------------------------------------------------===//
5277
5278 let isAsmParserOnly = 1 in {
5279
5280 // Load from memory and broadcast to all elements of the destination operand
5281 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5282                     X86MemOperand x86memop, Intrinsic Int> :
5283   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5284         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5285         [(set RC:$dst, (Int addr:$src))]>, VEX;
5286
5287 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5288                                    int_x86_avx_vbroadcastss>;
5289 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5290                                    int_x86_avx_vbroadcastss_256>;
5291 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5292                                    int_x86_avx_vbroadcast_sd_256>;
5293 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5294                                    int_x86_avx_vbroadcastf128_pd_256>;
5295
5296 // Insert packed floating-point values
5297 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5298           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5299           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5300           []>, VEX_4V;
5301 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5302           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5303           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5304           []>, VEX_4V;
5305
5306 // Extract packed floating-point values
5307 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5308           (ins VR256:$src1, i8imm:$src2),
5309           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5310           []>, VEX;
5311 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5312           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5313           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5314           []>, VEX;
5315
5316 // Conditional SIMD Packed Loads and Stores
5317 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
5318                           Intrinsic IntLd, Intrinsic IntLd256,
5319                           Intrinsic IntSt, Intrinsic IntSt256,
5320                           PatFrag pf128, PatFrag pf256> {
5321   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
5322              (ins VR128:$src1, f128mem:$src2),
5323              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5324              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
5325              VEX_4V;
5326   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
5327              (ins VR256:$src1, f256mem:$src2),
5328              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5329              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
5330              VEX_4V;
5331   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
5332              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
5333              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5334              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
5335   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
5336              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
5337              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5338              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
5339 }
5340
5341 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
5342                                  int_x86_avx_maskload_ps,
5343                                  int_x86_avx_maskload_ps_256,
5344                                  int_x86_avx_maskstore_ps,
5345                                  int_x86_avx_maskstore_ps_256,
5346                                  memopv4f32, memopv8f32>;
5347 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
5348                                  int_x86_avx_maskload_pd,
5349                                  int_x86_avx_maskload_pd_256,
5350                                  int_x86_avx_maskstore_pd,
5351                                  int_x86_avx_maskstore_pd_256,
5352                                  memopv2f64, memopv4f64>;
5353
5354 // Permute Floating-Point Values
5355 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
5356                       RegisterClass RC, X86MemOperand x86memop_f,
5357                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
5358                       Intrinsic IntVar, Intrinsic IntImm> {
5359   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
5360              (ins RC:$src1, RC:$src2),
5361              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5362              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
5363   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
5364              (ins RC:$src1, x86memop_i:$src2),
5365              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5366              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
5367
5368   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
5369              (ins RC:$src1, i8imm:$src2),
5370              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5371              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
5372   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
5373              (ins x86memop_f:$src1, i8imm:$src2),
5374              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5375              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
5376 }
5377
5378 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
5379                              memopv4f32, memopv4i32,
5380                              int_x86_avx_vpermilvar_ps,
5381                              int_x86_avx_vpermil_ps>;
5382 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
5383                              memopv8f32, memopv8i32,
5384                              int_x86_avx_vpermilvar_ps_256,
5385                              int_x86_avx_vpermil_ps_256>;
5386 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
5387                              memopv2f64, memopv2i64,
5388                              int_x86_avx_vpermilvar_pd,
5389                              int_x86_avx_vpermil_pd>;
5390 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
5391                              memopv4f64, memopv4i64,
5392                              int_x86_avx_vpermilvar_pd_256,
5393                              int_x86_avx_vpermil_pd_256>;
5394
5395 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
5396           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5397           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5398           []>, VEX_4V;
5399 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
5400           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
5401           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5402           []>, VEX_4V;
5403
5404 // Zero All YMM registers
5405 def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
5406                  [(int_x86_avx_vzeroall)]>, VEX, VEX_L, Requires<[HasAVX]>;
5407
5408 // Zero Upper bits of YMM registers
5409 def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
5410                    [(int_x86_avx_vzeroupper)]>, VEX, Requires<[HasAVX]>;
5411
5412 } // isAsmParserOnly
5413
5414 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5415           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5416 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5417           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5418 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5419           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5420
5421 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
5422           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5423 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
5424           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5425 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
5426           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5427
5428 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5429           (VBROADCASTF128 addr:$src)>;
5430
5431 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
5432           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5433 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
5434           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5435 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
5436           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5437
5438 def : Pat<(int_x86_avx_vperm2f128_ps_256
5439                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
5440           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5441 def : Pat<(int_x86_avx_vperm2f128_pd_256
5442                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
5443           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5444 def : Pat<(int_x86_avx_vperm2f128_si_256
5445                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
5446           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5447
5448 //===----------------------------------------------------------------------===//
5449 // SSE Shuffle pattern fragments
5450 //===----------------------------------------------------------------------===//
5451
5452 // This is part of a "work in progress" refactoring. The idea is that all
5453 // vector shuffles are going to be translated into target specific nodes and
5454 // directly matched by the patterns below (which can be changed along the way)
5455 // The AVX version of some but not all of them are described here, and more
5456 // should come in a near future.
5457
5458 // Shuffle with PSHUFD instruction folding loads. The first two patterns match
5459 // SSE2 loads, which are always promoted to v2i64. The last one should match
5460 // the SSE1 case, where the only legal load is v4f32, but there is no PSHUFD
5461 // in SSE2, how does it ever worked? Anyway, the pattern will remain here until
5462 // we investigate further.
5463 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5464                                  (i8 imm:$imm))),
5465           (VPSHUFDmi addr:$src1, imm:$imm)>, Requires<[HasAVX]>;
5466 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5467                                  (i8 imm:$imm))),
5468           (PSHUFDmi addr:$src1, imm:$imm)>;
5469 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
5470                                  (i8 imm:$imm))),
5471           (PSHUFDmi addr:$src1, imm:$imm)>; // FIXME: has this ever worked?
5472
5473 // Shuffle with PSHUFD instruction.
5474 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5475           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5476 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5477           (PSHUFDri VR128:$src1, imm:$imm)>;
5478
5479 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5480           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5481 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5482           (PSHUFDri VR128:$src1, imm:$imm)>;
5483
5484 // Shuffle with SHUFPD instruction.
5485 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5486                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5487           (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5488 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5489                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5490           (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
5491
5492 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5493           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5494 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5495           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5496
5497 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5498           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5499 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5500           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5501
5502 // Shuffle with SHUFPS instruction.
5503 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5504                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5505           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5506 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5507                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5508           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5509
5510 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5511           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5512 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5513           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5514
5515 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5516                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5517           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5518 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5519                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5520           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5521
5522 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5523           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5524 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5525           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5526
5527 // Shuffle with MOVHLPS instruction
5528 def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
5529           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5530 def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
5531           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5532
5533 // Shuffle with MOVDDUP instruction
5534 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5535           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5536 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5537           (MOVDDUPrm addr:$src)>;
5538
5539 def : Pat<(X86Movddup (bc_v4f32 (memopv2f64 addr:$src))),
5540           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5541 def : Pat<(X86Movddup (bc_v4f32 (memopv2f64 addr:$src))),
5542           (MOVDDUPrm addr:$src)>;
5543
5544 def : Pat<(X86Movddup (memopv2i64 addr:$src)),
5545           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5546 def : Pat<(X86Movddup (memopv2i64 addr:$src)),
5547           (MOVDDUPrm addr:$src)>;
5548
5549 def : Pat<(X86Movddup (bc_v4i32 (memopv2i64 addr:$src))),
5550           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5551 def : Pat<(X86Movddup (bc_v4i32 (memopv2i64 addr:$src))),
5552           (MOVDDUPrm addr:$src)>;
5553
5554 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5555           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5556 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5557           (MOVDDUPrm addr:$src)>;
5558
5559 def : Pat<(X86Movddup (bc_v2f64
5560                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5561           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5562 def : Pat<(X86Movddup (bc_v2f64
5563                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5564           (MOVDDUPrm addr:$src)>;
5565
5566 // Shuffle with UNPCKLPS
5567 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5568           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5569 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5570           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5571
5572 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5573           (VUNPCKLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5574 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5575           (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
5576
5577 // Shuffle with UNPCKHPS
5578 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5579           (VUNPCKHPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5580 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5581           (UNPCKHPSrm VR128:$src1, addr:$src2)>;
5582
5583 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5584           (VUNPCKHPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5585 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5586           (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
5587
5588 // Shuffle with UNPCKLPD
5589 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5590           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5591 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5592           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5593
5594 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5595           (VUNPCKLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5596 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5597           (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
5598
5599 // Shuffle with UNPCKHPD
5600 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5601           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5602 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5603           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5604
5605 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5606           (VUNPCKHPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5607 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5608           (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
5609
5610 // Shuffle with PUNPCKLBW
5611 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1,
5612                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5613           (PUNPCKLBWrm VR128:$src1, addr:$src2)>;
5614 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1, VR128:$src2)),
5615           (PUNPCKLBWrr VR128:$src1, VR128:$src2)>;
5616
5617 // Shuffle with PUNPCKLWD
5618 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1,
5619                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5620           (PUNPCKLWDrm VR128:$src1, addr:$src2)>;
5621 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1, VR128:$src2)),
5622           (PUNPCKLWDrr VR128:$src1, VR128:$src2)>;
5623
5624 // Shuffle with PUNPCKLDQ
5625 def : Pat<(v4i32 (X86Punpckldq VR128:$src1,
5626                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5627           (PUNPCKLDQrm VR128:$src1, addr:$src2)>;
5628 def : Pat<(v4i32 (X86Punpckldq VR128:$src1, VR128:$src2)),
5629           (PUNPCKLDQrr VR128:$src1, VR128:$src2)>;
5630
5631 // Shuffle with PUNPCKLQDQ
5632 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, (memopv2i64 addr:$src2))),
5633           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>;
5634 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)),
5635           (PUNPCKLQDQrr VR128:$src1, VR128:$src2)>;
5636
5637 // Shuffle with PUNPCKHBW
5638 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1,
5639                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5640           (PUNPCKHBWrm VR128:$src1, addr:$src2)>;
5641 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1, VR128:$src2)),
5642           (PUNPCKHBWrr VR128:$src1, VR128:$src2)>;
5643
5644 // Shuffle with PUNPCKHWD
5645 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1,
5646                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5647           (PUNPCKHWDrm VR128:$src1, addr:$src2)>;
5648 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1, VR128:$src2)),
5649           (PUNPCKHWDrr VR128:$src1, VR128:$src2)>;
5650
5651 // Shuffle with PUNPCKHDQ
5652 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1,
5653                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5654           (PUNPCKHDQrm VR128:$src1, addr:$src2)>;
5655 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1, VR128:$src2)),
5656           (PUNPCKHDQrr VR128:$src1, VR128:$src2)>;
5657
5658 // Shuffle with PUNPCKHQDQ
5659 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, (memopv2i64 addr:$src2))),
5660           (PUNPCKHQDQrm VR128:$src1, addr:$src2)>;
5661 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)),
5662           (PUNPCKHQDQrr VR128:$src1, VR128:$src2)>;
5663
5664 // Shuffle with MOVLHPS
5665 def : Pat<(X86Movlhps VR128:$src1,
5666                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5667           (MOVHPSrm VR128:$src1, addr:$src2)>;
5668 def : Pat<(X86Movlhps VR128:$src1,
5669                     (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
5670           (MOVHPSrm VR128:$src1, addr:$src2)>;
5671 def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
5672           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5673 def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
5674           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5675 def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
5676           (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
5677 // FIXME: Instead of X86Movddup, there should be a X86Movlhps here, the problem
5678 // is during lowering, where it's not possible to recognize the load fold cause
5679 // it has two uses through a bitcast. One use disappears at isel time and the
5680 // fold opportunity reappears.
5681 def : Pat<(v2i64 (X86Movddup VR128:$src)),
5682           (MOVLHPSrr VR128:$src, VR128:$src)>;
5683 def : Pat<(v4f32 (X86Movddup VR128:$src)),
5684           (MOVLHPSrr VR128:$src, VR128:$src)>;
5685 def : Pat<(v2f64 (X86Movddup VR128:$src)),
5686           (UNPCKLPDrr VR128:$src, VR128:$src)>;
5687
5688 // Shuffle with MOVLHPD
5689 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
5690                     (scalar_to_vector (loadf64 addr:$src2)))),
5691           (MOVHPDrm VR128:$src1, addr:$src2)>;
5692 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
5693 // is during lowering, where it's not possible to recognize the load fold cause
5694 // it has two uses through a bitcast. One use disappears at isel time and the
5695 // fold opportunity reappears.
5696 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
5697                     (scalar_to_vector (loadf64 addr:$src2)))),
5698           (MOVHPDrm VR128:$src1, addr:$src2)>;
5699
5700 // Shuffle with MOVSS
5701 def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
5702           (MOVSSrr VR128:$src1, FR32:$src2)>;
5703 def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
5704           (MOVSSrr (v4i32 VR128:$src1),
5705                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
5706 def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
5707           (MOVSSrr (v4f32 VR128:$src1),
5708                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
5709 // FIXME: Instead of a X86Movss there should be a X86Movlps here, the problem
5710 // is during lowering, where it's not possible to recognize the load fold cause
5711 // it has two uses through a bitcast. One use disappears at isel time and the
5712 // fold opportunity reappears.
5713 def : Pat<(X86Movss VR128:$src1,
5714                     (bc_v4i32 (v2i64 (load addr:$src2)))),
5715           (MOVLPSrm VR128:$src1, addr:$src2)>;
5716
5717 // Shuffle with MOVSD
5718 def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
5719           (MOVSDrr VR128:$src1, FR64:$src2)>;
5720 def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
5721           (MOVSDrr (v2i64 VR128:$src1),
5722                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
5723 def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
5724           (MOVSDrr (v2f64 VR128:$src1),
5725                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
5726 def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
5727           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5728 def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
5729           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5730
5731 // Shuffle with MOVSHDUP
5732 def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5733           (MOVSHDUPrr VR128:$src)>;
5734 def : Pat<(X86Movshdup (bc_v4i32 (memopv2i64 addr:$src))),
5735           (MOVSHDUPrm addr:$src)>;
5736
5737 def : Pat<(v4f32 (X86Movshdup VR128:$src)),
5738           (MOVSHDUPrr VR128:$src)>;
5739 def : Pat<(X86Movshdup (memopv4f32 addr:$src)),
5740           (MOVSHDUPrm addr:$src)>;
5741
5742 // Shuffle with MOVSLDUP
5743 def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5744           (MOVSLDUPrr VR128:$src)>;
5745 def : Pat<(X86Movsldup (bc_v4i32 (memopv2i64 addr:$src))),
5746           (MOVSLDUPrm addr:$src)>;
5747
5748 def : Pat<(v4f32 (X86Movsldup VR128:$src)),
5749           (MOVSLDUPrr VR128:$src)>;
5750 def : Pat<(X86Movsldup (memopv4f32 addr:$src)),
5751           (MOVSLDUPrm addr:$src)>;
5752
5753 // Shuffle with PSHUFHW
5754 def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
5755           (PSHUFHWri VR128:$src, imm:$imm)>;
5756 def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5757           (PSHUFHWmi addr:$src, imm:$imm)>;
5758
5759 // Shuffle with PSHUFLW
5760 def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
5761           (PSHUFLWri VR128:$src, imm:$imm)>;
5762 def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5763           (PSHUFLWmi addr:$src, imm:$imm)>;
5764
5765 // Shuffle with PALIGN
5766 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5767           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5768 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5769           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5770 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5771           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5772 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5773           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5774
5775 // Shuffle with MOVLPS
5776 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
5777           (MOVLPSrm VR128:$src1, addr:$src2)>;
5778 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
5779           (MOVLPSrm VR128:$src1, addr:$src2)>;
5780 def : Pat<(X86Movlps VR128:$src1,
5781                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5782           (MOVLPSrm VR128:$src1, addr:$src2)>;
5783
5784 // Shuffle with MOVLPD
5785 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5786           (MOVLPDrm VR128:$src1, addr:$src2)>;
5787 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5788           (MOVLPDrm VR128:$src1, addr:$src2)>;
5789 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
5790                             (scalar_to_vector (loadf64 addr:$src2)))),
5791           (MOVLPDrm VR128:$src1, addr:$src2)>;
5792
5793 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
5794 def : Pat<(store (f64 (vector_extract
5795           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5796           (MOVHPSmr addr:$dst, VR128:$src)>;
5797 def : Pat<(store (f64 (vector_extract
5798           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5799           (MOVHPDmr addr:$dst, VR128:$src)>;
5800
5801 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
5802           (MOVLPSmr addr:$src1, VR128:$src2)>;
5803 def : Pat<(store (v4i32 (X86Movlps
5804                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
5805           (MOVLPSmr addr:$src1, VR128:$src2)>;
5806
5807 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5808           (MOVLPDmr addr:$src1, VR128:$src2)>;
5809 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5810           (MOVLPDmr addr:$src1, VR128:$src2)>;